KR20230142051A - 표시 장치의 제조 장치 및 제조 방법 - Google Patents

표시 장치의 제조 장치 및 제조 방법 Download PDF

Info

Publication number
KR20230142051A
KR20230142051A KR1020220040264A KR20220040264A KR20230142051A KR 20230142051 A KR20230142051 A KR 20230142051A KR 1020220040264 A KR1020220040264 A KR 1020220040264A KR 20220040264 A KR20220040264 A KR 20220040264A KR 20230142051 A KR20230142051 A KR 20230142051A
Authority
KR
South Korea
Prior art keywords
alignment
voltage
positive
alignment signal
signal
Prior art date
Application number
KR1020220040264A
Other languages
English (en)
Inventor
장주녕
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220040264A priority Critical patent/KR20230142051A/ko
Priority to US18/096,099 priority patent/US11929017B2/en
Priority to CN202310304022.6A priority patent/CN116895585A/zh
Publication of KR20230142051A publication Critical patent/KR20230142051A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치의 제조 장치가 제공된다. 표시 장치의 제조 장치는 스테이지, 상기 스테이지 상에 배치되고, 서로 나란하게 연장되는 제1 및 제2 정렬 라인을 포함하는 패널 셀, 정렬 신호를 상기 패널 셀의 제1 및 제2 정렬 라인에 공급하는 전계 인가부, 및 상기 제1 및 제2 정렬 라인 사이에서 정렬되는 발광 소자를 포함하고, 상기 전계 인가부는 양의 적분 값과 음의 적분 값이 동일하고, 양의 피크 전압이 음의 피크 전압과 다르며, 양의 펄스 폭과 음의 펄스 폭이 다른 정렬 신호를 상기 제1 및 제2 정렬 라인에 공급한다.

Description

표시 장치의 제조 장치 및 제조 방법{DEVICE AND METHOD FOR MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치의 제조 장치 및 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다
표시 장치의 화상을 표시하는 장치로서 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중에서, 발광 표시 패널은 발광 소자를 이용하여 발광함으로써 화상을 표시할 수 있다. 이때, 발광 다이오드(Light Emitting Diode, LED)를 발광 소자로 이용하는 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광 물질로 이용하는 무기 발광 다이오드 등이 발광 소자로 이용될 수 있다. 표시 장치의 제조 장치는 정렬 신호를 이용하여 무기 발광 다이오드를 표시 장치 상에 정렬할 수 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 정렬 및 편향 효율을 향상시켜 표시 장치의 발광 효율을 향상시킬 수 있는 표시 장치의 제조 장치 및 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치의 제조 장치는 스테이지, 상기 스테이지 상에 배치되고, 서로 나란하게 연장되는 제1 및 제2 정렬 라인을 포함하는 패널 셀, 정렬 신호를 상기 패널 셀의 제1 및 제2 정렬 라인에 공급하는 전계 인가부, 및 상기 제1 및 제2 정렬 라인 사이에서 정렬되는 발광 소자를 포함하고, 상기 전계 인가부는 양의 적분 값과 음의 적분 값이 동일하고, 양의 피크 전압이 음의 피크 전압과 다르며, 양의 펄스 폭과 음의 펄스 폭이 다른 정렬 신호를 상기 제1 및 제2 정렬 라인에 공급한다.
상기 정렬 신호는 상기 제1 정렬 라인에 인가되는 제1 정렬 신호와 상기 제2 정렬 라인에 인가되는 제2 정렬 신호의 전위 차에 해당할 수 있다.
상기 정렬 신호는 상기 양의 펄스 폭이 상기 음의 펄스 폭보다 작은 경우, 상기 양의 피크 전압이 상기 음의 피크 전압보다 클 수 있다.
상기 정렬 신호가 주기가 T이고 상기 양의 펄스 폭이 A이며 상기 양의 피크 전압이 B인 사각파인 경우(T, A, B는 양의 실수), 상기 음의 펄스 폭은 T-A이고, 상기 음의 피크 전압은 -(A×B)/(T-A)일 수 있다.
상기 정렬 신호의 문턱 전압이 0인 경우, 상기 정렬 신호의 순 직류 전압은 0에 해당할 수 있다.
상기 정렬 신호의 문턱 전압이 상기 음의 피크 전압을 넘는 경우, 상기 정렬 신호의 순 직류 전압은 극대화될 수 있다.
상기 패널 셀의 RC 값이 커질수록 상기 정렬 신호의 순 직류 전압은 감소할 수 있다.
상기 표시 장치의 제조 장치는 상기 정렬 신호를 생성하여 출력하는 전압 출력부, 상기 정렬 신호를 증폭하여 상기 전계 인가부에 공급하는 증폭기, 상기 전압 출력부에 상기 정렬 신호의 파형을 결정하는 제어 신호를 공급하는 제어부, 상기 제어부로부터 발광 타이밍 신호를 수신하여 발광 구동 신호를 출력하는 발광 구동부, 및 상기 발광 구동부로부터 발광 구동 신호를 수신하여 상기 패널 셀에 광을 조사하는 광 조사부를 더 포함할 수 있다.
상기 제어부는 상기 제어 신호 및 상기 발광 타이밍 신호를 동기화하여, 상기 정렬 신호와 상기 발광 타이밍 신호는 동일 주파수를 가질 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치의 제조 장치는 스테이지, 상기 스테이지 상에 배치되고, 서로 나란하게 연장되는 제1 및 제2 정렬 라인을 포함하는 패널 셀, 정렬 신호를 상기 패널 셀의 제1 및 제2 정렬 라인에 공급하는 전계 인가부, 및 상기 제1 및 제2 정렬 라인 사이에서 정렬되는 발광 소자를 포함하고, 상기 전계 인가부는 양의 피크 전압이 음의 피크 전압과 다르고, 양의 펄스 폭과 음의 펄스 폭이 다르며, 초기 직류 성분이 0인 정렬 신호를 상기 제1 및 제2 정렬 라인에 공급한다.
상기 정렬 신호는 상기 양의 펄스 폭이 상기 음의 펄스 폭보다 작은 경우, 상기 양의 피크 전압이 상기 음의 피크 전압보다 클 수 있다.
상기 정렬 신호가 주기가 T이고 상기 양의 펄스 폭이 A이며 상기 양의 피크 전압이 B인 사각파인 경우(T, A, B는 양의 실수), 상기 음의 펄스 폭은 T-A이고, 상기 음의 피크 전압은 -(A×B)/(T-A)일 수 있다.
상기 정렬 신호의 문턱 전압이 0인 경우, 상기 정렬 신호의 순 직류 전압은 0에 해당할 수 있다.
상기 정렬 신호의 문턱 전압이 상기 음의 피크 전압을 넘는 경우, 상기 정렬 신호의 순 직류 전압은 극대화될 수 있다.
상기 패널 셀의 RC 값이 커질수록 상기 정렬 신호의 순 직류 전압은 감소할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치의 제조 방법은 서로 나란하게 연장되는 제1 및 제2 정렬 라인을 포함하는 패널 셀을 준비하는 단계, 양의 적분 값과 음의 적분 값이 동일하고, 양의 피크 전압이 음의 피크 전압과 다르며, 양의 펄스 폭과 음의 펄스 폭이 다른 정렬 신호를 상기 제1 및 제2 정렬 라인에 공급하는 단계, 및 상기 제1 및 제2 정렬 라인 사이에서 복수의 발광 소자를 정렬하는 단계를 포함한다.
상기 정렬 신호는 상기 양의 펄스 폭이 상기 음의 펄스 폭보다 작은 경우, 상기 양의 피크 전압이 상기 음의 피크 전압보다 클 수 있다.
상기 정렬 신호가 주기가 T이고 상기 양의 펄스 폭이 A이며 상기 양의 피크 전압이 B인 사각파인 경우(T, A, B는 양의 실수), 상기 음의 펄스 폭은 T-A이고, 상기 음의 피크 전압은 -(A×B)/(T-A)일 수 있다.
상기 정렬 신호의 문턱 전압이 0인 경우, 상기 정렬 신호의 순 직류 전압은 0에 해당할 수 있다.
상기 정렬 신호의 문턱 전압이 상기 음의 피크 전압을 넘는 경우, 상기 정렬 신호의 순 직류 전압은 극대화될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치의 제조 장치 및 제조 방법에 의하면, 양의 적분 값과 음의 적분 값이 동일하고, 양의 피크 전압이 음의 피크 전압과 다르며, 양의 펄스 폭과 음의 펄스 폭이 다른 정렬 신호를 공급함으로써, 발광 소자의 정렬 및 편향 효율을 향상시켜 표시 장치의 발광 효율을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 발광 소자를 나타내는 사시도이다.
도 5는 도 3의 선 I-I'을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 모기판을 나타내는 평면도이다.
도 7은 도 6의 패널 셀을 나타내는 평면도이다.
도 8은 일 실시예에 따른 표시 장치의 제조 장치를 나타내는 단면도이다.
도 9는 일 실시예에 따른 표시 장치의 제조 장치를 나타내는 블록도이다.
도 10은 일 실시예에 따른 표시 장치의 제조 과정에서, 사각파의 정렬 신호를 나타내는 파형도이다.
도 11은 도 10의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다.
도 12는 일 실시예에 따른 표시 장치의 제조 과정에서, 사인파의 정렬 신호를 나타내는 파형도이다.
도 13은 도 12의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다.
도 14는 일 실시예에 따른 표시 장치의 제조 과정에서, 삼각파의 정렬 신호를 나타내는 파형도이다.
도 15는 도 14의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다.
도 16은 일 실시예에 따른 표시 장치의 제조 과정에서, 세미 톱니파의 정렬 신호를 나타내는 파형도이다.
도 17은 도 16의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다.
도 18은 일 실시예에 따른 표시 장치의 제조 과정에서, 톱니파의 정렬 신호를 나타내는 파형도이다.
도 19는 도 18의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다.
도 20은 일 실시예에 따른 표시 장치의 제조 과정에서, 톱니파의 대칭에 따른 편향율을 나타내는 그래프이다.
도 21은 일 실시예에 따른 표시 장치의 제조 과정에서, 초기 직류 성분을 갖는 일 예의 정렬 신호를 나타내는 파형도이다.
도 22는 일 실시예에 따른 표시 장치의 제조 과정에서, 초기 직류 성분을 갖는 다른 예의 정렬 신호를 나타내는 파형도이다.
도 23은 일 실시예에 따른 표시 장치의 제조 과정에서, 변형 사각파의 정렬 신호를 나타내는 파형도이다.
도 24는 일 실시예에 따른 표시 장치의 제조 과정에서, RC 값에 따른 변형 사각파의 정렬 신호를 나타내는 파형도이다.
도 25는 도 24의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다.
도 26은 일 실시예에 따른 표시 장치의 제조 과정에서, 정렬 신호의 종류에 따른 순 직류 전압을 나타내는 그래프이다.
도 27은 일 실시예에 따른 표시 장치의 제조 과정을 나타내는 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상 또는 정지 영상을 표시할 수 있다. 예를 들어, 표시 장치(10)는 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 다른 예를 들어, 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(Internet Of Things, IOT)의 표시부로 적용될 수 있다. 또 다른 예를 들어, 표시 장치(10)는 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(Head Mounted Display, HMD)와 같이 웨어러블 장치(Wearable Device)에 적용될 수 있다. 또 다른 예를 들어, 표시 장치(10)는 자동차의 계기판, 자동차의 센터페시아(Center Fascia), 자동차의 대쉬 보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(Room Mirror Display), 또는 자동차의 뒷좌석용 엔터테인먼트로서 앞좌석의 배면에 배치되는 디스플레이에 적용될 수 있다.
표시 장치(10)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(10)는 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 표시 패널(100), 회로 보드(200), 및 표시 구동부(300)를 포함할 수 있다. 표시 패널(100)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 복수의 화소를 포함할 수 있다. 표시 영역(DA)은 복수의 발광 영역 또는 복수의 개구 영역으로부터 광을 방출할 수 있다. 표시 패널(100)은 스위칭 소자들을 포함하는 화소 회로, 발광 영역 또는 개구 영역을 정의하는 화소 정의막, 및 자발광 소자(Self-Light Emitting Element)를 포함할 수 있다. 예를 들어, 자발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot LED), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic LED), 및 초소형 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역으로 정의될 수 있다. 비표시 영역(NDA)은 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부, 표시 구동부(300)와 표시 영역(DA)을 전기적으로 연결하는 팬 아웃 라인들, 및 회로 보드(200)와 접속되는 패드부를 포함할 수 있다.
회로 보드(200)는 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 표시 패널(100)의 패드부 상에 부착될 수 있다. 회로 보드(200)의 리드 라인들은 표시 패널(100)의 패드부에 전기적으로 연결될 수 있다. 회로 보드(200)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board), 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
표시 구동부(300)는 표시 패널(100)을 구동하는 신호들과 전압들을 출력할 수 있다. 표시 구동부(300)는 데이터 라인에 데이터 전압을 공급할 수 있다. 표시 구동부(300)는 전원 라인에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 표시 구동부(300)는 집적 회로(Integrated Circuit, IC)로 형성되어 회로 보드(200) 상에 실장될 수 있다. 다른 예를 들어, 표시 구동부(300)는 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2를 참조하면, 표시 패널(100)은 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 복수의 화소(SP), 게이트 구동부(GIC), 게이트 제어 라인(GCL), 제1 및 제2 플로팅 라인(FL1, FL2), 제1 내지 제4 연결 라인(FCL1, FCL2, FCL3, FCL4), 표시 패드부(DP), 및 게이트 패드부(GP)를 포함할 수 있다.
복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 화소(SP)는 표시 패널(100)의 표시 영역(DA)에 배치될 수 있다.
복수의 게이트 라인(GL)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 게이트 라인(GL)은 게이트 구동부(GIC)로부터 수신된 게이트 신호를 복수의 화소(SP)에 공급할 수 있다.
복수의 데이터 라인(DL)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 데이터 라인(DL)은 표시 패드부(DP)를 통해 표시 구동부(300)에 전기적으로 연결될 수 있다. 복수의 데이터 라인(DL)은 표시 구동부(300)로부터 수신된 데이터 전압을 복수의 화소(SP)에 공급할 수 있다.
복수의 화소(SP)는 서로 다른 색의 광을 방출하는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 복수의 화소(SP)는 하나의 그룹을 형성하는 세 개의 화소를 포함할 수 있으나, 화소들의 개수는 이에 한정되지 않는다. 다른 예를 들어, 복수의 화소(SP)는 하나의 그룹을 형성하는 네 개의 화소들을 포함할 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3)는 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배열될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3)는 매트릭스 형태로 배열될 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3)는 제1 방향(X축 방향)에서 순차적으로 배열될 수 있다. 복수의 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제2 방향(Y축 방향)의 동일 선에 배열될 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1) 및 제2 전극(RME2)은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 복수의 화소(SP) 각각의 제1 전극들(RME1)과 제2 전극들(RME2)은 서로 절연될 수 있다. 예를 들어, 한 화소(SP)의 제1 전극(RME1)은 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 인접한 다른 화소(SP)의 제1 전극(RME1)과 서로 이격될 수 있다. 한 화소(SP)의 제2 전극(RME2)은 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 인접한 다른 화소(SP)의 제2 전극(RME2)과 서로 이격될 수 있다. 다른 예를 들어, 한 화소(SP)의 제2 전극(RME2)은 제2 방향(Y축 방향)으로 인접한 다른 화소(SP)의 제2 전극(RME2)과 전기적으로 연결될 수 있다.
복수의 발광 소자는 제1 전극(RME1) 및 제2 전극(RME2) 사이에 배치될 수 있다. 복수의 발광 소자 각각의 일단은 제1 전극(RME1)에 전기적으로 연결되고, 복수의 발광 소자 각각의 타단은 제2 전극(RME2)에 전기적으로 연결될 수 있다. 발광 소자는 제1 전극(RME1)으로부터 제2 전극(RME2)으로 흐르는 구동 전류에 의해 발광할 수 있다.
게이트 구동부(GIC), 게이트 제어 라인(GCL), 제1 및 제2 플로팅 라인(FL1, FL2), 제1 내지 제4 연결 라인(FCL1, FCL2, FCL3, FCL4), 표시 패드부(DP), 및 게이트 패드부(GP)는 표시 패널(100)의 비표시 영역(NDA)에 배치될 수 있다.
게이트 구동부(GIC)는 게이트 제어 라인(GCL)을 통해 게이트 패드부(GP)에 전기적으로 연결될 수 있다. 게이트 구동부(GIC)는 게이트 패드부(GP)를 통해 회로 보드(200)에 전기적으로 연결될 수 있다. 게이트 구동부(GIC)는 회로 보드(200)로부터 수신된 게이트 제어 신호를 기초로 게이트 신호를 생성할 수 있고, 게이트 신호를 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
게이트 구동부(GIC)는 비표시 영역(NDA)의 좌측 가장자리 및 우측 가장자리 각각에 배치될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 게이트 구동부(GIC)는 비표시 영역(NDA)의 좌측 가장자리 및 우측 가장자리 중 한 곳에 배치될 수 있다.
제1 및 제2 플로팅 라인(FL1, FL2), 제1 내지 제4 연결 라인(FCL1, FCL2, FCL3, FCL4)은 표시 장치(10)의 제조 공정에서, 제1 및 제2 정렬 신호를 복수의 화소(SP)에 공급할 수 있다. 제1 및 제2 플로팅 라인(FL1, FL2), 제1 내지 제4 연결 라인(FCL1, FCL2, FCL3, FCL4)은 복수의 발광 소자의 정렬 공정에서 제1 전극(RME1) 또는 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제1 및 제2 플로팅 라인(FL1, FL2), 제1 내지 제4 연결 라인(FCL1, FCL2, FCL3, FCL4)은 복수의 발광 소자의 정렬이 완료되면 제1 내지 제3 화소(SP1, SP2, SP3) 각각의 제1 전극(RME1) 및 제2 전극(RME2), 복수의 게이트 라인(GL), 및 복수의 데이터 라인(DL)에 연결되지 않고, 전기적으로 고립(Isolated)될 수 있다. 따라서, 표시 장치(10)의 제조가 완료되면, 제1 및 제2 플로팅 라인(FL1, FL2), 제1 내지 제4 연결 라인(FCL1, FCL2, FCL3, FCL4)은 별도의 전압을 수신하지 않을 수 있다. 다른 예를 들어, 제1 및 제2 플로팅 라인(FL1, FL2), 제1 내지 제4 연결 라인(FCL1, FCL2, FCL3, FCL4)은 그라운드 전압 또는 소정의 레벨을 갖는 직류 전압을 수신하여 정전기를 방지할 수 있다.
제1 및 제2 플로팅 라인(FL1, FL2)은 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 제1 및 제2 플로팅 라인(FL1, FL2)은 비표시 영역(NDA)의 상측 가장자리에 배치될 수 있다.
제1 플로팅 라인(FL1)은 제1 및 제3 연결 라인(FCL1, FCL3) 사이에 접속될 수 있다. 제1 및 제3 연결 라인(FCL1, FCL3) 각각은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 연결 라인(FCL1)은 제1 플로팅 라인(FL1)으로부터 표시 패널(100)의 상측 가장자리 방향으로 연장될 수 있다. 제3 연결 라인(FCL3)은 제1 플로팅 라인(FL1)으로부터 표시 영역(DA) 방향으로 연장될 수 있다. 제1 연결 라인(FCL1)은 모기판의 제1 정렬 패드에 접속될 수 있다.
제2 플로팅 라인(FL2)은 제2 및 제4 연결 라인(FCL2, FCL4) 사이에 접속될 수 있다. 제2 및 제4 연결 라인(FCL2, FCL4) 각각은 제2 방향(Y축 방향)으로 연장될 수 있다. 제2 연결 라인(FCL2)은 제2 플로팅 라인(FL2)으로부터 표시 패널(100)의 상측 가장자리 방향으로 연장될 수 있다. 제4 연결 라인(FCL4)은 제2 플로팅 라인(FL2)으로부터 표시 영역(DA) 방향으로 연장될 수 있다. 제2 연결 라인(FCL2)은 모기판의 제2 정렬 패드에 접속될 수 있다.
표시 패드부(DP) 및 게이트 패드부(GP)는 비표시 영역(NDA)의 하측 가장자리에 배치될 수 있다. 비표시 영역(NDA)의 하측 가장자리의 좌측 및 우측에 배치된 회로 보드들(200)은 표시 패드부(DP) 및 게이트 패드부(GP)에 접속될 수 있고, 하측 가장자리의 중앙에 배치된 회로 보드(200)는 표시 패드부(DP)에 접속될 수 있다. 하측 가장자리의 좌측에 배치된 회로 보드(200)에 연결되는 게이트 패드부(GP)는 표시 패드부(DP)의 좌측에 배치될 수 있다. 하측 가장자리의 우측에 배치된 회로 보드(200)에 연결되는 게이트 패드부(GP)는 표시 패드부(DP)의 우측에 배치될 수 있다.
도 3은 일 실시예에 따른 표시 장치의 화소를 나타내는 평면도이다.
도 3을 참조하면, 복수의 화소(SP)는 서로 다른 색의 광을 방출하는 제1 내지 제3 화소(SP1, SP2, SP3)를 포함할 수 있다. 복수의 화소(SP)는 하나의 그룹을 형성하는 세 개의 화소를 포함할 수 있으나, 복수의 화소(SP)에 포함된 화소들의 개수는 이에 한정되지 않는다. 다른 예를 들어, 복수의 화소(SP)는 하나의 그룹을 형성하는 네 개의 화소들을 포함할 수 있다. 복수의 화소(SP) 각각은 광을 출력하는 최소 단위의 영역으로 정의될 수 있다.
제1 화소(SP1)는 제1 색의 광을 방출할 수 있고, 제2 화소(SP2)는 제2 색의 광을 방출할 수 있으며, 제3 화소(SP3)는 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각은 제1 전극(RME1), 제2 전극(RME2), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2), 및 발광 소자(ED)를 포함할 수 있다.
제1 전극(RME1)은 제1 내지 제3 화소(SP1, SP2, SP3)마다 분리된 화소 전극이고, 제2 전극(RME2)은 제1 내지 제3 화소(SP1, SP2, SP3)마다 분리된 공통 전극일 수 있다. 예를 들어, 제1 전극(RME1)은 발광 소자(ED)의 일단에 전기적으로 연결되는 애노드(Anode) 전극이고, 제2 전극(RME2)은 발광 소자(ED)의 타단에 전기적으로 연결되는 캐소드(Cathode) 전극일 수 있다. 제1 및 제2 전극(RME1, RME2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 및 제2 전극(RME1, RME2)은 제1 방향(X축 방향)으로 서로 이격될 수 있고, 전기적으로 절연될 수 있다.
제1 전극(RME1)은 제1 컨택홀(CNT1)을 통해 화소 회로에 접속될 수 있다. 제1 전극(RME1)은 제1 컨택홀(CNT1)을 통해 박막 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 연결될 수 있다. 제2 전극(RME2)은 제4 컨택홀(CNT4)을 통해 전원 라인에 전기적으로 연결될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3) 각각은 하나의 제1 전극(RME1) 및 하나의 제2 전극(RME2)을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 2 이상의 제1 전극들(RME1) 또는 제2 전극들(RME2)을 포함할 수 있다. 또 다른 예를 들어, 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 하나의 제1 전극들(RME1)과 두 개의 제2 전극(RME2)을 포함할 수 있다.
제1 접촉 전극(CTE1) 및 제2 접촉 전극(CTE2)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 및 제2 접촉 전극(CTE1, CTE2)은 제1 방향(X축 방향)으로 서로 이격될 수 있고, 전기적으로 절연될 수 있다. 제1 접촉 전극(CTE1)의 제2 방향(Y축 방향)의 길이는 제1 전극(RME1)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 제2 접촉 전극(CTE2)의 제2 방향(Y축 방향)의 길이는 제2 전극(RME2)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 제1 접촉 전극(CTE1)의 제1 방향(X축 방향)의 길이는 제1 전극(RME1)의 제1 방향(X축 방향)의 길이보다 짧을 수 있다. 제2 접촉 전극(CTE2)의 제1 방향(X축 방향)의 길이는 제2 전극(RME2)의 제1 방향(X축 방향)의 길이보다 짧을 수 있다.
제1 접촉 전극(CTE1)은 제1 전극(RME1)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제1 접촉 전극(CTE1)은 제2 컨택홀(CNT2)을 통해 제1 전극(RME1)에 접속될 수 있다. 제2 접촉 전극(CTE2)은 제2 전극(RME2)과 제3 방향(Z축 방향)으로 중첩할 수 있다. 제2 접촉 전극(CTE2)은 제3 컨택홀(CNT3)을 통해 제2 전극(RME2)에 접속될 수 있다.
제1 접촉 전극(CTE1)은 발광 소자(ED)의 일단과 접촉될 수 있고, 제2 접촉 전극(CTE2)은 발광 소자(ED)의 타단에 접촉될 수 있다. 따라서, 발광 소자(ED)의 일단은 제1 접촉 전극(CTE1)을 통해 제1 전극(RME1)에 전기적으로 연결되고, 발광 소자(ED)의 타단은 제2 접촉 전극(CTE2)을 통해 제2 전극(RME2)에 전기적으로 연결될 수 있다.
복수의 발광 소자(ED)는 서로 이격될 수 있다. 복수의 발광 소자(ED)는 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 복수의 발광 소자(ED)는 뱅크 또는 화소 정의막에 의해 정의되는 제1 개구 영역(OA1)에 배치될 수 있다. 복수의 발광 소자(ED) 각각의 일단은 제1 접촉 전극(CTE1)에 접촉되고, 복수의 발광 소자(ED) 각각의 타단은 제2 접촉 전극(CTE2)에 접촉될 수 있다. 복수의 발광 소자(ED) 각각의 일단은 제1 전극(RME1)과 제3 방향(Z축 방향)으로 중첩하고, 복수의 발광 소자(ED) 각각의 타단은 제2 전극(RME2)과 제3 방향(Z축 방향)으로 중첩할 수 있다.
발광 소자(ED)는 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 예를 들어, 발광 소자(ED)는 원기둥 형태 또는 로드(Rod) 형태를 가질 수 있다. 다른 예를 들어, 발광 소자(ED)는 정육면체 및 직육면체와 같은 다면체 형태 또는 육각기둥형 등 다각기둥의 형태를 가질 수 있다. 또 다른 예를 들어, 발광 소자(ED)는 원뿔대와 같이 일 방향으로 연장되며, 외면이 부분적으로 경사진 형태를 가질 수 있다. 발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가질 수 있고, 무기 반도체를 포함하는 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 제1 및 제2 전극(RME1, RME2) 사이에 특정 방향으로 형성된 전계에 따라 제1 및 제2 전극(RME1, RME2) 사이에서 정렬될 수 있다.
뱅크 또는 화소 정의막은 제1 내지 제3 화소(SP1, SP2, SP3)의 제1 개구 영역(OA1) 및 제2 개구 영역(OA2)을 정의할 수 있다. 제1 개구 영역(OA1)은 복수의 발광 소자(ED)가 배치되는 발광 영역일 수 있다. 제2 개구 영역(OA2)은 제2 방향(Y축 방향)으로 인접한 화소들(SP)의 제1 및 제2 전극들(RME1, RME2)을 분리하는 분리 영역일 수 있다. 제2 방향(Y축 방향)으로 인접한 화소들(SP)의 제1 전극들(RME1)은 제2 개구 영역(OA2)에 의해 서로 이격될 수 있다. 제2 방향(Y축 방향)으로 인접한 화소들(SP)의 제2 전극들(RME2)은 제2 개구 영역(OA2)에 의해 서로 이격될 수 있다.
다른 예를 들어, 제1 개구 영역(OA1) 및 제2 개구 영역(OA2)은 하나의 개구 영역으로 형성될 수 있다.
도 4는 일 실시예에 따른 표시 장치의 발광 소자를 나타내는 사시도이다.
도 4를 참조하면, 발광 소자(ED)는 제1 반도체부(111), 제2 반도체부(113), 활성층(115), 전극층(117), 및 절연막(118)을 포함할 수 있다.
제1 반도체부(111)는 활성층(115) 상에 배치될 수 있다. 제1 반도체부(111)는 전극층(117) 및 제1 접촉 전극(CTE1)을 통해 제1 전극(RME1)에 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(ED)가 청색 또는 녹색 광을 방출하는 경우, 제1 반도체부(111)는 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체부(111)는 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 하나의 반도체 물질을 포함할 수 있다. 제1 반도체부(111)는 Mg, Zn, Ca, Se, Ba 등의 p형 도펀트가 도핑될 수 있다. 제1 반도체부(111)는 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체부(111)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 한정되지 않는다.
제2 반도체부(113)는 제2 접촉 전극(CTE2)을 통해 제2 전극(RME2)에 전기적으로 연결될 수 있다. 제2 반도체부(113)는 n형 반도체일 수 있다. 예를 들어, 발광 소자(ED)가 청색 광을 방출하는 경우, 제2 반도체부(113)는 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 물질을 포함할 수 있다. 제2 반도체부(113)는 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 하나의 반도체 물질을 포함할 수 있다. 제2 반도체부(113)는 Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다. 제2 반도체부(113)는 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체부(113)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 한정되지 않는다.
제1 및 제2 반도체부(111, 113) 각각은 하나의 층으로 구성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 및 제2 반도체부(111, 113) 각각은 클래드층(Clad Layer) 또는 TSBR(Tensile Strain Barrier Reducing)층을 더 포함하여 복수의 층을 가질 수 있다.
활성층(115)은 제1 및 제2 반도체부(111, 113) 사이에 배치될 수 있다. 활성층(115)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(115)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층될 수 있다. 활성층(115)은 제1 및 제2 반도체부(111, 113)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 발광할 수 있다. 예를 들어, 활성층(115)이 AlGaN, AlGaInN 등의 물질을 포함하는 경우, 활성층(115)은 청색 광을 방출할 수 있다. 활성층(115)이 다중 양자 우물 구조로서 양자층과 우물층이 교번적으로 적층되는 경우, 양자층은 AlGaN 또는 AlGaInN 등의 물질을 포함할 수 있고, 우물층은 GaN 또는 AlInN 등의 물질을 포함할 수 있다. 활성층(115)은 AlGaInN으로 이루어진 양자층, 및 AlInN으로 이루어진 우물층을 포함함으로써, 청색 광을 방출할 수 있다.
다른 예를 들어, 활성층(115)은 밴드 갭(Band Gap) 에너지가 큰 종류의 반도체 물질과 밴드 갭 에너지가 작은 반도체 물질이 서로 교번적으로 적층된 구조를 가질 수 있고, 방출하는 광의 파장대에 따라 3족 내지 5족 반도체 물질들을 포함할 수 있다. 활성층(115)이 방출하는 광은 청색 광으로 제한되지 않고, 경우에 따라 적색 또는 녹색의 광을 방출할 수 있다. 활성층(115)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 한정되지 않는다.
활성층(115)에서 방출되는 광은 발광 소자(ED)의 길이 방향으로 방출될 수 있고, 양 측면으로도 방출될 수 있다. 활성층(115)에서 방출되는 광은 방향성이 제한되지 않을 수 있다.
전극층(117)은 오믹(Ohmic) 접촉 전극일 수 있다. 다른 예를 들어, 전극층(117)은 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(117)을 포함할 수 있다. 전극층(117)은 발광 소자(ED)가 제1 접촉 전극(CTE1)과 접속될 때, 발광 소자(ED)와 제1 접촉 전극(CTE1) 사이의 저항을 감소시킬 수 있다. 전극층(117)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(117)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중 적어도 하나를 포함할 수 있다. 전극층(117)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
절연막(118)은 제1 및 제2 반도체부(111, 113), 활성층(115), 및 전극층(117)의 외면을 둘러쌀 수 있다. 절연막(118)은 발광 소자(ED)를 보호할 수 있다. 예를 들어, 절연막(118)은 발광 소자(ED)의 측면을 둘러쌀 수 있고, 발광 소자(ED)의 길이 방향의 양 단을 노출시킬 수 있다.
절연막(118)은 절연 특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 따라서, 절연막(118)은 활성층(115)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(118)은 발광 소자(ED)의 외면을 보호함으로써, 발광 효율의 저하를 방지할 수 있다.
절연막(118)의 외면은 표면 처리될 수 있다. 발광 소자(ED)는 표시 패널(100)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 절연막(118)의 표면은 소수성 또는 친수성 처리됨으로써, 발광 소자(ED)는 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지할 수 있다.
도 5는 도 3의 선 I-I'을 따라 자른 단면도이다.
도 5를 참조하면, 표시 패널(100)은 기판(SUB), 버퍼층(BF), 박막 트랜지스터(TFT), 게이트 절연막(GI), 저장 커패시터(CST), 제1 및 제2 층간 절연막(ILD1, ILD2), 연결 전극(CNE), 전원 라인(VL), 평탄화층(OC), 뱅크 패턴(BP), 제1 전극(RME1), 제2 전극(RME2), 제1 절연막(PAS1), 뱅크(SB), 발광 소자(ED), 제2 절연막(PAS2), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2), 제3 절연막(PAS3), 및 파장 변환층(QDL)을 포함할 수 있다.
기판(SUB)은 베이스 기판 또는 베이스 부재일 수 있다. 기판(SUB)은 표시 패널(100)을 지지할 수 있다. 기판(SUB)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(PI)와 같은 고분자 수지를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 기판(SUB)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
박막 트랜지스터(TFT)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소(SP) 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(TFT)는 반도체 영역(ACT), 드레인 전극(DE), 소스 전극(SE), 및 게이트 전극(GE)을 포함할 수 있다.
반도체 영역(ACT), 드레인 전극(DE), 및 소스 전극(SE)은 버퍼층(BF) 상에 배치될 수 있다. 반도체 영역(ACT)은 게이트 전극(GE)과 두께 방향으로 중첩할 수 있고, 게이트 절연막(GI)에 의해 게이트 전극(GE)과 절연될 수 있다. 드레인 전극(DE) 및 소스 전극(SE)은 반도체 영역(ACT)의 물질을 도체화하여 마련될 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 반도체 영역(ACT)과 중첩할 수 있다.
게이트 절연막(GI)은 반도체 영역(ACT), 드레인 전극(DE), 및 소스 전극(SE) 상에 배치될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체 영역(ACT), 드레인 전극(DE), 소스 전극(SE), 및 버퍼층(BF)을 덮을 수 있고, 반도체 영역(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.
저장 커패시터(CST)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2)을 포함할 수 있다. 제1 커패시터 전극(CPE1)은 게이트 절연막(GI) 상에 배치되고, 제2 커패시터 전극(CPE2)은 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제1 및 제2 커패시터 전극(CPE1, CPE2)은 제3 방향(Z축 방향)으로 중첩됨으로써, 제1 및 제2 커패시터 전극(CPE1, CPE2) 사이에 커패시턴스가 형성될 수 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE), 제1 커패시터 전극(CPE1), 및 게이트 절연막(GI) 상에 배치될 수 있다. 제2 층간 절연막(ILD2)은 제2 커패시터 전극(CPE2) 및 제1 층간 절연막(ILD1) 상에 배치될 수 있다. 제1 및 제2 층간 절연막(ILD1, ILD2) 및 게이트 절연막(GI)은 연결 전극(CNE)이 관통하는 컨택홀을 포함할 수 있다.
연결 전극(CNE)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 연결 전극(CNE)은 박막 트랜지스터(TFT)의 소스 전극(SE)과 제1 전극(RME1)을 전기적으로 연결할 수 있다. 연결 전극(CNE)은 제1 및 제2 층간 절연막(ILD1, ILD2) 및 게이트 절연막(GI)에 마련된 컨택홀을 통해 소스 전극(SE)에 접속될 수 있다.
전원 라인(VL)은 제2 층간 절연막(ILD2) 상에서 연결 전극(CNE)과 이격되게 배치될 수 있다. 전원 라인(VL)은 제4 컨택홀(CNT4)에 삽입된 제2 전극(RME2)에 접속될 수 있다. 전원 라인(VL)은 제2 전극(RME2)에 저전위 전압을 공급하는 저전위 라인일 수 있으나, 이에 한정되지 않는다.
평탄화층(OC)은 연결 전극(CNE), 전원 라인(VL), 및 제2 층간 절연막(ILD2) 상에 배치되어, 박막 트랜지스터(TFT)의 상단을 평탄화시킬 수 있다. 평탄화층(OC)은 제1 전극(RME1)이 관통하는 제1 컨택홀(CNT1) 및 제2 전극(RME2)이 관통하는 제4 컨택홀(CNT4)을 포함할 수 있다. 평탄화층(OC)은 유기 물질을 포함할 수 있다.
뱅크 패턴(BP)은 평탄화층(OC) 상에 배치될 수 있다. 뱅크 패턴(BP)은 평탄화층(OC)의 상면을 기준으로 적어도 일부가 돌출될 수 있다. 복수의 뱅크 패턴(BP)은 복수의 화소(SP) 각각의 제1 개구 영역(OA1)에 배치될 수 있다. 복수의 발광 소자(ED)는 복수의 뱅크 패턴(BP) 사이에 배치될 수 있다. 뱅크 패턴(BP)은 경사진 측면을 가질 수 있고, 복수의 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP) 상에 배치된 제1 및 제2 전극(RME1, RME2)에 의해 반사될 수 있다. 예를 들어, 뱅크 패턴(BP)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다.
제1 전극(RME1)은 평탄화층(OC) 및 뱅크 패턴(BP) 상에 배치될 수 있다. 제1 전극(RME1)은 복수의 발광 소자(ED)의 일측에 배치된 뱅크 패턴(BP) 상에 배치될 수 있다. 제1 전극(RME1)은 뱅크 패턴(BP)의 경사진 측면 상에 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 제1 전극(RME1)은 평탄화층(OC)에 마련된 제1 컨택홀(CNT1)에 삽입되어 연결 전극(CNE)에 접속될 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 발광 소자(ED)의 일단에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RME1)은 화소(SP)의 화소 회로로부터 발광 소자(ED)의 휘도에 비례하는 전압을 수신할 수 있다.
제2 전극(RME2)은 평탄화층(OC) 및 뱅크 패턴(BP) 상에 배치될 수 있다. 제2 전극(RME2)은 복수의 발광 소자(ED)의 타측에 배치된 뱅크 패턴(BP) 상에 배치될 수 있다. 제2 전극(RME2)은 뱅크 패턴(BP)의 경사진 측면 상에 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 제2 전극(RME2)은 제2 접촉 전극(CTE2)을 통해 발광 소자(ED)의 타단에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(RME2)은 전원 라인(VL)으로부터 전체 화소(SP)에 공급되는 저전위 전압을 수신할 수 있다.
제1 및 제2 전극(RME1, RME2)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 전극(RME1, RME2)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 중 적어도 하나를 포함할 수 있다. 다른 예를 들어, 제1 및 제2 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 또 다른 예를 들어, 제1 및 제2 전극(RME1, RME2)은 투명 전도성 물질층 및 반사율이 높은 금속층을 갖는 복수의 층을 포함하거나, 투명 전도성 물질 및 반사율이 높은 금속을 포함하는 하나의 층을 포함할 수 있다. 제1 및 제2 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연막(PAS1)은 평탄화층(OC), 제1 및 제2 전극(RME1, RME2) 상에 배치될 수 있다. 제1 절연막(PAS1)은 제1 및 제2 전극(RME1, RME2)을 보호하면서 상호 절연시킬 수 있다. 제1 절연막(PAS1)은 발광 소자(ED)의 정렬 공정에서, 발광 소자(ED)와 제1 및 제2 전극(RME1, RME2)이 직접 접촉하여 손상되는 것을 방지할 수 있다.
뱅크(SB)는 제1 절연막(PAS1) 상에서 제1 및 제2 개구 영역(OA1, OA2) 사이에 배치될 수 있다. 뱅크(SB)는 복수의 화소(SP)의 경계에 배치되어 복수의 화소(SP) 각각의 발광 소자들(ED)을 구분할 수 있다. 뱅크(SB)는 소정의 높이를 가질 수 있고, 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)는 제1 절연막(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)는 제1 및 제2 전극(RME1, RME2) 사이에서 서로 평행하게 정렬될 수 있다. 발광 소자(ED)의 길이는 제1 및 제2 전극(RME1, RME2) 사이의 거리보다 길 수 있다. 발광 소자(ED)는 복수의 반도체층을 포함할 수 있고, 반도체층들을 기준으로 일단, 및 일단에 반대되는 타단이 정의될 수 있다. 발광 소자(ED)의 일단은 제1 전극(RME1) 상에 배치되고, 발광 소자(ED)의 타단은 제2 전극(RME2) 상에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 접촉 전극(CTE1)을 통해 제1 전극(RME1)에 전기적으로 연결될 수 있고, 발광 소자(ED)의 타단은 제2 접촉 전극(CTE2)을 통해 제2 전극(RME2)에 전기적으로 연결될 수 있다.
발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가질 수 있고, 무기물을 포함하는 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 제1 및 제2 전극(RME1, RME2) 사이에 특정 방향으로 형성된 전계에 따라 제1 및 제2 전극(RME1, RME2) 사이에서 정렬될 수 있다.
제2 절연막(PAS2)은 복수의 발광 소자(ED), 뱅크(SB), 및 제1 절연막(PAS1) 상에 배치될 수 있다. 예를 들어, 제2 절연막(PAS2)은 복수의 발광 소자(ED)를 부분적으로 감쌀 수 있고, 복수의 발광 소자(ED) 각각의 양 단을 덮지 않을 수 있다. 제2 절연막(PAS2)은 복수의 발광 소자(ED)를 보호할 수 있고, 표시 장치(10)의 제조 공정에서 복수의 발광 소자(ED)를 고정시킬 수 있다. 제2 절연막(PAS2)은 발광 소자(ED)와 제1 절연막(PAS1) 사이의 공간을 채울 수 있다.
제1 접촉 전극(CTE1)은 제1 절연막(PAS1) 상에 배치될 수 있고, 제1 절연막(PAS1)에 마련된 제2 컨택홀(CNT2)에 삽입되어 제1 전극(RME1)에 접속될 수 있다. 예를 들어, 제2 컨택홀(CNT2)은 뱅크 패턴(BP) 상에 마련될 수 있으나, 이에 한정되지 않는다. 제1 접촉 전극(CTE1)의 일단은 뱅크 패턴(BP) 상에서 제1 전극(RME1)에 접속될 수 있고, 제1 접촉 전극(CTE1)의 타단은 발광 소자(ED)의 일단에 접속될 수 있다.
제2 접촉 전극(CTE2)은 제1 절연막(PAS1) 상에 배치될 수 있고, 제1 절연막(PAS1)에 마련된 제3 컨택홀(CNT3)에 삽입되어 제2 전극(RME2)에 접속될 수 있다. 예를 들어, 제3 컨택홀(CNT3)은 뱅크 패턴(BP) 상에 마련될 수 있으나, 이에 한정되지 않는다. 제2 접촉 전극(CTE2)의 일단은 발광 소자(ED)의 타단에 접속될 수 있고, 제2 접촉 전극(CTE2)의 타단은 뱅크 패턴(BP) 상에서 제2 전극(RME2)에 접속될 수 있다.
제3 절연막(PAS3)은 제1 접촉 전극(CTE1) 및 제2 절연막(PAS2) 상에 배치될 수 있다. 제3 절연막(PAS3)은 제1 및 제2 접촉 전극(CTE1, CTE2)을 절연시킬 수 있다.
파장 변환층(QDL)은 제1 개구 영역(OA1)에서 제3 절연막(PAS3) 및 제2 접촉 전극(CTE2) 상에 배치될 수 있다. 파장 변환층(QDL)은 평면 상에서 뱅크(SB)에 의해 둘러싸일 수 있다. 파장 변환층(QDL)은 입사광의 피크 파장을 변환 또는 시프트시킬 수 있다. 예를 들어, 파장 변환층(QDL)는 복수의 발광 소자(ED)에서 제공된 청색 광을 적색 광 또는 녹색 광으로 변환하여 방출할 수 있다. 다른 예를 들어, 파장 변환층(QDL)은 복수의 발광 소자(ED)에서 제공된 청색 광을 투과시킬 수 있다.
도 6은 일 실시예에 따른 모기판을 나타내는 평면도이고, 도 7은 도 6의 패널 셀을 나타내는 평면도이다. 이하에서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 6 및 도 7을 참조하면, 모기판(MSUB)은 제1 패널 셀(CEL1), 제2 패널 셀(CEL2), 제1 정렬 패드(AP1), 제2 정렬 패드(AP2), 제3 정렬 패드(AP3), 및 제4 정렬 패드(AP4)을 포함할 수 있다. 모기판(MSUB)은 제1 및 제2 패널 셀(CEL1, CEL2)을 포함할 수 있으나, 모기판(MSUB)의 패널 셀들(CEL1, CEL2)의 개수는 이에 한정되지 않는다.
제1 패널 셀(CEL1)은 모기판(MSUB)의 제1 측에 배치되고, 제2 패널 셀(CEL2)은 모기판(MSUB)의 제2 측에 배치될 수 있다. 제1 패널 셀(CEL1) 및 제2 패널 셀(CEL2)은 제2 방향(Y축 방향)의 축을 기준으로 대칭될 수 있다. 제1 및 제2 정렬 패드(AP1, AP2)와 제3 및 제4 정렬 패드(AP3, AP4)는 제2 방향(Y축 방향)의 축을 기준으로 대칭될 수 있다. 예를 들어, 제1 및 제2 정렬 패드(AP1, AP2)는 제1 패널 셀(CEL1)의 우측에 배치될 수 있고, 제3 및 제4 정렬 패드(AP3, AP4)는 제2 패널 셀(CEL2)의 좌측에 배치될 수 있다.
도 7에서, 제1 패널 셀(CEL1)은 복수의 화소(SP), 게이트 구동부(GIC), 게이트 라인(GL), 데이터 라인(DL), 제1 정렬 라인(AL1), 제2 정렬 라인(AL2), 제1 연결 라인(FCL1), 제2 연결 라인(FCL2), 표시 패드부(DP), 및 게이트 패드부(GP)를 포함할 수 있다.
제1 정렬 라인(AL1)은 제1 수평 정렬 라인(HAL1) 및 제1 수직 정렬 라인(VAL1)을 포함할 수 있다. 제1 수평 정렬 라인(HAL1)은 도 2의 제1 플로팅 라인(FL1)과 실질적으로 동일할 수 있다. 제1 수평 정렬 라인(HAL1)은 제1 연결 라인(FCL1)을 통해 제1 정렬 패드(AP1)에 전기적으로 연결될 수 있다. 제1 수직 정렬 라인(VAL1)은 제1 수평 정렬 라인(HAL1)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 제1 수직 정렬 라인(VAL1)은 제2 방향(Y축 방향)으로 배열된 제1 내지 제3 화소들(SP1, SP2, SP3)에 접속될 수 있다.
제2 정렬 라인(AL2)은 제2 수평 정렬 라인(HAL2) 및 제2 수직 정렬 라인(VAL2)을 포함할 수 있다. 제2 수평 정렬 라인(HAL2)은 도 2의 제2 플로팅 라인(FL2)과 실질적으로 동일할 수 있다. 제2 수평 정렬 라인(HAL2)은 제2 연결 라인(FCL2)을 통해 제2 정렬 패드(AP2)에 전기적으로 연결될 수 있다. 제2 수직 정렬 라인(VAL2)은 제2 수평 정렬 라인(HAL2)으로부터 제2 방향(Y축 방향)의 반대 방향으로 연장될 수 있다. 제2 수직 정렬 라인(VAL2)은 제2 방향(Y축 방향)으로 배열된 제1 내지 제3 화소들(SP1, SP2, SP3)에 접속될 수 있다.
제1 정렬 라인(AL1)은 제1 연결 라인(FCL1)을 통해 제1 정렬 패드(AP1)에 전기적으로 연결되고, 제2 정렬 라인(AL2)은 제2 연결 라인(FCL2)을 통해 제2 정렬 패드(AP2)에 전기적으로 연결될 수 있다. 복수의 제1 및 제2 수직 정렬 라인(VAL1, VAL2)은 표시 패널(100)의 모든 화소들(SP)에 배치될 수 있다. 제1 정렬 신호는 제1 정렬 패드(AP1)를 통해 제1 정렬 라인(AL1)에 인가되고, 제2 정렬 신호는 제2 정렬 패드(AP2)를 통해 제2 정렬 라인(AL2)에 인가될 수 있다. 복수의 발광 소자(ED)는 제1 정렬 라인(AL1)의 제1 정렬 신호와 제2 정렬 라인(AL2)의 제2 정렬 신호에 의해 형성되는 전기장에 의해 제1 및 제2 수직 정렬 라인(VAL1, VAL2) 사이에 정렬될 수 있다.
제1 및 제2 수직 정렬 라인(VAL1, VAL2)은 복수의 발광 소자(ED)의 정렬이 완료된 후 단선될 수 있다. 따라서, 제1 수직 정렬 라인(VAL1)은 도 2의 제3 연결 라인(FCL3) 및 복수의 제1 전극(RME1)으로 분할되고, 제2 수직 정렬 라인(VAL2)은 도 2의 제4 연결 라인(FCL4) 및 복수의 제2 전극(RME2)으로 분할될 수 있다.
제1 및 제2 패널 셀(CEL1, CEL2)은 스크라이빙 공정에 의해 절단될 수 있다. 따라서, 제1 및 제2 패널 셀(CEL1, CEL2) 각각은 도 2에 도시된 표시 패널(100)로 형성될 수 있다.
도 8은 일 실시예에 따른 표시 장치의 제조 장치를 나타내는 단면도이고, 도 9는 일 실시예에 따른 표시 장치의 제조 장치를 나타내는 블록도이다.
도 8 및 도 9를 참조하면, 표시 장치의 제조 장치(1000)는 복수의 패널 셀(CEL) 각각에 정렬 신호를 공급할 수 있다. 표시 장치의 제조 장치(1000)는 제1 및 제2 정렬 패드(AP1, AP2)를 통해 제1 패널 셀(CEL1)에 정렬 신호를 공급하고, 제3 및 제4 정렬 패드(AP3, AP4)를 통해 제2 패널 셀(CEL2)에 정렬 신호를 공급할 수 있다. 표시 장치의 제조 장치(1000)는 제1 및 제2 패널 셀(CEL1, CEL2)에 정렬 신호를 공급함으로써, 복수의 발광 소자(ED)를 제1 내지 제3 화소(SP1, SP2, SP3)에 정렬할 수 있다.
표시 장치의 제조 장치(1000)는 스테이지(1100), 스테이지 홀(1110), 스테이지 지지대(1120), 스테이지 이동부(1130), 지지 핀(1140), 핀 지지대(1150), 전압 출력부(1200), 증폭기(1300), 스위칭부(1400), 전계 인가부(1500), 프로브 이동부(1510), 발광 구동부(1600), 광 조사부(1700), 및 제어부(1800)를 포함할 수 있다.
스테이지(1100)는 평탄한 상면을 가짐으로써 모기판(MSUB)을 안정적으로 지지할 수 있다. 스테이지(1100)는 스테이지 이동부(1130)에 의해 상승 또는 하강할 수 있다. 스테이지(1100)는 스테이지(1100)를 관통하는 스테이지 홀(1110)을 포함할 수 있다. 지지 핀(1140) 및 핀 지지대(1150)는 스테이지 홀(1110)을 관통할 수 있다. 스테이지 홀(1110)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 배열될 수 있다. 예를 들어, 스테이지 홀(1110)은 제1 방향(X축 방향)에서 제1 간격으로 배치되고, 제2 방향(Y축 방향)에서 제2 간격으로 배치될 수 있다.
스테이지 지지대(1120)는 스테이지(1100)의 하부에 배치되어 스테이지(1100)를 지지할 수 있다. 스테이지 이동부(1130) 및 핀 지지대(1150)는 스테이지 지지대(1120) 상에 배치될 수 있다. 스테이지 지지대(1120)는 공지된 다양한 형상을 가질 수 있다.
스테이지 이동부(1130)는 스테이지(1100)의 하부에 결합될 수 있다. 스테이지 이동부(1130)는 스테이지(1100)의 하부 가장자리를 지지할 수 있다. 스테이지 이동부(1130)는 제어부(1800)의 스테이지 제어 신호를 기초로 스테이지(1100)를 상승 또는 하강시킬 수 있다. 스테이지 이동부(1130)는 스테이지(1100)를 이동시키는 동력원으로서 모터를 포함할 수 있다.
스테이지 이동부(1130)는 제어부(1800)로부터 제1 전압 레벨의 스테이지 제어 신호를 수신하는 경우, 스테이지(1100)를 기 설정된 높이로 상승시킬 수 있다. 스테이지 이동부(1130)는 제어부(1800)로부터 제2 전압 레벨의 스테이지 제어 신호를 수신하는 경우, 스테이지(1100)를 기 설정된 높이로 하강시킬 수 있다.
지지 핀(1140)은 모기판(MSUB)을 표시 장치의 제조 장치(1000)에 투입하거나 인출하는 과정에서 모기판(MSUB)을 지지할 수 있다. 지지 핀(1140)은 스테이지(1100)의 스테이지 홀(1110)을 통해 스테이지(1100)의 하부에 배치되는 핀 지지대(1150)에 연결될 수 있다.
스테이지(1100)가 스테이지 이동부(1130)에 의해 하강하는 경우, 지지 핀(1140)은 스테이지(1100)의 상면으로부터 돌출될 수 있다. 스테이지(1100)가 스테이지 이동부(1130)에 의해 상승하는 경우, 지지 핀(1140)은 스테이지 홀(1110) 내에 배치되므로, 스테이지(1100)의 상면으로부터 돌출되지 않을 수 있다. 따라서, 스테이지(1100)가 스테이지 이동부(1130)에 의해 상승하는 경우, 모기판(MSUB)은 스테이지(1100)의 상면에 안착될 수 있다.
전압 출력부(1200)는 제어부(1800)로부터 수신된 제어 신호(CS)를 기초로 정렬 신호를 생성하여 증폭기(1300)에 공급할 수 있다. 정렬 신호는 제1 정렬 신호(AS1) 및 제2 정렬 신호(AS2)를 포함할 수 있다. 도 9를 도 7에 결부하면, 제1 정렬 신호(AS1)는 제1 정렬 패드(AP1)를 통해 패널 셀(CEL)의 제1 정렬 라인(AL1)에 인가될 수 있고, 제2 정렬 신호(AS2)는 제2 정렬 패드(AP2)를 통해 패널 셀(CEL)의 제2 정렬 라인(AL2)에 인가될 수 있다. 예를 들어, 제1 정렬 신호(AS1) 및 제2 정렬 신호(AS2)는 교류 신호 또는 직류 신호일 수 있다.
전압 출력부(1200)는 함수 발생기(Function Generator)를 포함할 수 있다. 전압 출력부(1200)는 소정의 주파수를 갖는 사각파, 사인파, 삼각파, 펄스파, 세미 톱니파, 톱니파, 톱니 합성파, 및 역톱니 합성파 중 적어도 하나를 출력할 수 있다. 예를 들어, 톱니 합성파는 주파수 또는 진폭이 다른 복수의 톱니파를 포함할 수 있다. 역톱니 합성파는 주파수 또는 진폭이 다른 복수의 역톱니파를 포함할 수 있다. 전압 출력부(1200)는 제어 신호(CS)를 기초로 출력 파형의 종류, 진폭, 및 주파수를 결정할 수 있다.
증폭기(1300)는 전압 출력부(1200)로부터 제1 및 제2 정렬 신호(AS1, AS2)를 수신할 수 있다. 증폭기(1300)는 제1 및 제2 정렬 신호(AS1, AS2) 중 적어도 하나를 증폭하여 스위칭부(1400)에 공급할 수 있다. 따라서, 증폭기(1300)에서 출력된 제1 및 제2 정렬 신호(AS1, AS2)의 진폭은 전압 출력부(1200)에서 출력된 제1 및 제2 정렬 신호(AS1, AS2)의 진폭보다 클 수 있다. 예를 들어, 제2 정렬 신호(AS2)가 그라운드 전압 또는 그라운드 전압에 가까운 직류 전압인 경우, 증폭기(1300)는 제2 정렬 신호(AS2)를 증폭하지 않을 수 있다.
스위칭부(1400)는 증폭기(1300)에 접속될 수 있다. 스위칭부(1400)는 적어도 하나의 스위치 또는 적어도 하나의 멀티플렉서(Multiplexer)를 포함할 수 있다. 스위칭부(1400)는 발광 소자(ED)의 정렬 공정에서 증폭기(1300)로부터 제1 및 제2 정렬 신호(AS1, AS2)를 수신할 수 있다. 스위칭부(1400)는 제1 및 제2 정렬 신호(AS1, AS2)를 수신하여 전계 인가부(1500)에 공급할 수 있다. 예를 들어, 스위칭부(1400)는 제1 및 제2 정렬 신호(AS1, AS2)를 복수의 전계 인가부(1500)에 일괄적으로 공급할 수 있다. 다른 예를 들어, 스위칭부(1400)는 제1 및 제2 정렬 신호(AS1, AS2)를 복수의 전계 인가부(1500) 중 일부의 전계 인가부(1500)에 선택적으로 공급할 수 있다.
전계 인가부(1500)는 스테이지(1100)의 양 측에 배치될 수 있다. 전계 인가부(1500)는 스테이지(1100)의 제1 측에 배치되어 제1 패널 셀(CEL1)에 정렬 신호를 공급할 수 있다. 전계 인가부(1500)는 스테이지(1100)의 제2 측에 배치되어 제2 패널 셀(CEL2)에 정렬 신호를 공급할 수 있다. 전계 인가부(1500)는 프로브 헤드(HBD), 프로브 핀(PP), 바디부(BD), 및 결합부(CM)를 포함할 수 있다.
프로브 핀(PP)은 프로브 헤드(HBD)의 하부에 배치될 수 있다. 프로브 핀(PP)은 도전성이 높은 물질, 예를 들어 금속 물질을 포함할 수 있다. 프로브 핀(PP)의 개수는 모기판(MSUB) 상의 제1 내지 제4 정렬 패드(AP1, AP2, AP3, AP4)의 개수에 대응될 수 있다. 따라서, 복수의 프로브 핀(PP)은 발광 소자(ED)의 정렬 공정에서 제1 내지 제4 정렬 패드(AP1, AP2, AP3, AP4)에 접속될 수 있다.
바디부(BD)는 제2 방향(Y축 방향)으로 연장될 수 있다. 바디부(BD)는 프로브 헤드(HBD) 및 결합부(CM) 사이에 배치될 수 있다. 바디부(BD)의 일단은 결합부(CM)에 의해 지지되고, 바디부(BD)의 타단은 프로브 헤드(HBD)를 지지할 수 있다. 바디부(BD)는 결합부(CM)와 함께 프로브 이동부(1510)에 의해 상하 이동하고, 정렬 신호를 프로브 헤드(HBD)에 공급할 수 있다. 예를 들어, 바디부(BD) 및 프로브 헤드(HBD)는 일체로 형성될 수 있다. 다른 예를 들어, 바디부(BD)와 프로브 헤드(HBD)는 별도로 구성될 수 있다.
결합부(CM)는 제3 방향(Z축 방향)으로 연장될 수 있다. 결합부(CM)는 바디부(BD)의 하부에 배치될 수 있다. 결합부(CM)는 바디부(BD)의 일단으로부터 제3 방향(Z축 방향)의 반대 방향으로 돌출될 수 있다. 결합부(CM)는 바디부(BD) 및 프로브 이동부(1510) 사이에 배치될 수 있다. 결합부(CM)는 프로브 이동부(1510)에 의해 상하 이동할 수 있다.
프로브 이동부(1510)는 스테이지(1100)의 측면에 결합될 수 있다. 프로브 이동부(1510)는 제어부(1800)의 모듈 이동 신호를 기초로 전계 인가부(1500)를 상승 또는 하강시킬 수 있다. 프로브 이동부(1510)는 전계 인가부(1500)를 이동시키는 동력원으로서 모터를 포함할 수 있다.
프로브 이동부(1510)는 제어부(1800)로부터 제1 전압 레벨의 모듈 이동 신호를 수신하는 경우, 전계 인가부(1500)를 기 설정된 높이로 상승시킬 수 있다. 프로브 이동부(1510)는 제어부(1800)로부터 제2 전압 레벨의 모듈 이동 신호를 수신하는 경우, 전계 인가부(1500)를 기 설정된 높이로 하강시킬 수 있다.
프로브 이동부(1510)가 하강하는 경우, 프로브 핀(PP)은 모기판(MSUB)의 제1 패널 셀(CEL1)에 접속된 제1 및 제2 정렬 패드(AP1, AP2)에 접촉될 수 있다. 제1 및 제2 정렬 신호(AS1, AS2)는 프로브 핀(PP)을 통해 모기판(MSUB) 상의 제1 패널 셀(CEL1)에 인가될 수 있다. 따라서, 제1 패널 셀(CEL1)의 복수의 화소(SP)의 발광 소자들(ED)이 정렬될 수 있다. 프로브 이동부(1510)가 상승하는 경우, 프로브 핀(PP)은 모기판(SUB)의 제1 및 제2 정렬 패드(AP1, AP2)로부터 이격될 수 있다.
발광 구동부(1600)는 제어부(1800)로부터 발광 타이밍 신호(LTS)를 수신하여 발광 구동 신호(LDS)를 광 조사부(1700)에 공급할 수 있다. 광 조사부(1700)는 복수의 발광 다이오드(Light Emitting Diode)를 포함할 수 있고, 발광 구동 신호(LDS)를 기초로 소정의 듀티비를 갖는 광(Light)을 출력할 수 있다. 따라서, 제어부(1800)는 발광 타이밍 신호(LTS)를 이용하여 발광 구동 신호(LDS)의 공급 타이밍을 제어함으로써, 광 조사부(1700)의 광 조사 타이밍을 제어할 수 있다.
광 조사부(1700)는 스테이지(1100)의 상부에 배치되고, 복수의 발광 다이오드(Light Emitting Diode)를 포함할 수 있다. 광 조사부(1700)는 스테이지(1100) 상에 배치된 패널 셀(CEL)을 향하여 광(Light)을 조사할 수 있다. 광 조사부(1700)는 스테이지(1100)의 상면 전체 또는 모기판(MSUB)의 상면 전체를 커버할 수 있다. 예를 들어, 광 조사부(1700)의 면적은 스테이지(1100)의 면적 또는 모기판(MSUB)의 면적보다 클 수 있다. 다른 예를 들어, 광 조사부(1700)의 제1 방향(X축 방향)의 길이는 스테이지(1100)의 제1 방향(X축 방향)의 길이보다 길 수 있고, 광 조사부(1700)의 제2 방향(Y축 방향)의 길이는 스테이지(1100)의 제2 방향(Y축 방향)의 길이보다 길 수 있다. 광 조사부(1700)의 제1 방향(X축 방향)의 길이는 모기판(MSUB)의 제1 방향(X축 방향)의 길이보다 길 수 있고, 광 조사부(1700)의 제2 방향(Y축 방향)의 길이는 모기판(MSUB)의 제2 방향(Y축 방향)의 길이보다 길 수 있다.
예를 들어, 광 조사부(1700)는 모기판(MSUB) 상의 제1 및 제2 패널 셀(CEL1, CEL2)에 광을 조사할 수 있다. 광 조사부(1700)가 제1 및 제2 패널 셀(CEL1, CEL2)에 광을 조사하는 경우, 전계 인가부(1500)는 제1 및 제2 패널 셀(CEL1, CEL2)에 일괄적으로 정렬 신호를 공급할 수 있다. 다른 예를 들어, 광 조사부(1700)는 제1 및 제2 패널 셀(CEL1, CEL2) 중 하나의 패널 셀(CEL)에 선택적으로 광을 조사할 수 있다. 광 조사부(1700)가 복수의 패널 셀(CEL) 중 일부의 패널 셀(CEL)에 광을 조사하는 경우, 전계 인가부(1500)는 해당 셀(CEL)에 선택적으로 정렬 신호를 공급할 수 있다.
발광 소자(ED)는 p형의 제1 반도체층, n형의 제2 반도체층, 및 활성층을 포함할 수 있다. 복수의 발광 소자(ED)의 활성층은 광 조사부(1700)의 광(Light)에 의해 들뜬 상태 또는 여기 상태를 가질 수 있다. 이 경우, p형으로 도핑된 제1 반도체층의 정공은 n형으로 도핑된 제2 반도체층으로 이동하고, n형으로 도핑된 제2 반도체층의 전자는 p형으로 도핑된 제1 반도체층으로 이동할 수 있다. p형으로 도핑된 제1 반도체층에서 n형으로 도핑된 제2 반도체층 방향으로 영구 쌍극자 모멘트(Permanent Dipole Moment)가 강하게 생성될 수 있다. 따라서, 발광 소자(ED)는 광 조사부(1700)의 광(Light)에 의해 들뜬 상태 또는 여기 상태를 갖는 경우, 길이 방향으로 극성을 갖는 입자로 정의될 수 있다.
제어부(1800)는 표시 장치의 제조 장치(1000)의 모든 구성의 동작을 제어할 수 있다. 제어부(1800)는 스테이지 제어 신호를 스테이지 이동부(1130)에 공급함으로써, 스테이지(1100)의 상하 이동을 제어할 수 있다. 제어부(1800)는 제어 신호(CS)를 전압 출력부(1200)에 공급함으로써, 제1 및 제2 정렬 신호(AS1, AS2)의 파형을 결정할 수 있다. 제1 및 제2 정렬 신호(AS1, AS2)의 파형은 종류, 진폭, 및 주파수를 기초로 결정될 수 있다. 제어부(1800)는 모듈 이동 신호를 프로브 이동부(1510)에 공급함으로써, 전계 인가부(1500)의 상하 이동을 제어할 수 있다. 제어부(1800)는 발광 타이밍 신호(LTS)를 발광 구동부(1600)에 공급함으로써, 광 조사부(1700)의 구동 타이밍을 제어할 수 있다. 제어부(1800)는 제어 신호(CS) 및 발광 타이밍 신호(LTS)를 동기화할 수 있다. 예를 들어, 제1 정렬 신호(AS1) 및 발광 타이밍 신호(LTS)는 동일 주파수를 가질 수 있고, 기 설정된 위상 차를 갖도록 제어될 수 있다.
도 10은 일 실시예에 따른 표시 장치의 제조 과정에서, 사각파의 정렬 신호를 나타내는 파형도이고, 도 11은 도 10의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다. 도 10의 사각파는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있다.
도 10 및 도 11을 참조하면, 전계 인가부(1500)는 제1 정렬 패드(AP1)에 제1 정렬 신호(AS1)를 공급할 수 있고, 제2 정렬 패드(AP2)에 제2 정렬 신호(AP2)를 공급할 수 있다. 제1 및 제2 정렬 패드(AP1, AP2)에 인가되는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차는 입력 전압(Vin)에 해당할 수 있다. 입력 전압(Vin)은 소정의 주파수를 갖는 사각파일 수 있다. 예를 들어, 입력 전압(Vin)은 18초부터 19초까지 한 번의 주기를 가질 수 있고, 19초부터 20초까지 한 번의 주기를 가질 수 있다. 입력 전압(Vin)의 양의 피크 전압은 1V일 수 있고, 음의 피크 전압은 -1V일 수 있다. 입력 전압(Vin)의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 입력 전압(Vin)의 초기 직류 성분은 0일 수 있다.
입력 전압(Vin)은 패널 셀(CEL)의 전기적 특성에 따른 RC 값에 따라 RC 딜레이가 발생할 수 있다. 패널 셀(CEL)의 RC 값이 0.01인 경우, 0.01RC의 사각파는 입력 전압(Vin)보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.05인 경우, 0.05RC의 사각파는 0.01RC의 사각파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.1인 경우, 0.1RC의 사각파는 0.05RC의 사각파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.5인 경우, 0.5RC의 사각파는 0.1RC의 사각파보다 지연될 수 있다. 0.01RC, 0.05RC, 및 0.1RC의 사각파의 양의 피크 전압은 1V일 수 있고, 음의 피크 전압은 -1V일 수 있다. 0.5RC의 사각파의 양의 피크 전압은 0.5V일 수 있고, 음의 피크 전압은 -0.5V일 수 있다. 0.01RC, 0.05RC, 0.1RC, 및 0.5RC의 사각파의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 사각파의 초기 직류 성분은 0일 수 있다.
순 직류 전압(VDC)은 문턱 전압(Vth)을 넘는 양의 적분 값과 문턱 전압(Vth)을 넘는 음의 적분 값을 상쇄하여 도출될 수 있다. 여기에서, 문턱 전압(Vth)은 유발 쌍극자(Induced Dipole)에 의한 힘과 같이 발광 소자(ED)를 잡아당기는 힘에 의해 결정될 수 있다. 따라서, 도 10의 사각파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 도 10의 사각파는 문턱 전압(Vth)이 증가하는 경우에도 순 직류 전압(VDC)은 0에 가까울 수 있고, 편향율이 저조할 수 있다(Zero Deflection Rate). 여기에서, 순 직류 전압(VDC)은 발광 소자(ED)를 편향시키기 위해 유효한 전압에 해당할 수 있다.
도 12는 일 실시예에 따른 표시 장치의 제조 과정에서, 사인파의 정렬 신호를 나타내는 파형도이고, 도 13은 도 12의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다. 도 12의 사인파는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있다.
도 12 및 도 13을 참조하면, 전계 인가부(1500)는 제1 정렬 패드(AP1)에 제1 정렬 신호(AS1)를 공급할 수 있고, 제2 정렬 패드(AP2)에 제2 정렬 신호(AP2)를 공급할 수 있다. 제1 및 제2 정렬 패드(AP1, AP2)에 인가되는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차는 입력 전압(Vin)에 해당할 수 있다. 입력 전압(Vin)은 소정의 주파수를 갖는 사인파일 수 있다. 예를 들어, 입력 전압(Vin)은 18초부터 19초까지 한 번의 주기를 가질 수 있고, 19초부터 20초까지 한 번의 주기를 가질 수 있다. 입력 전압(Vin)의 양의 피크 전압은 1V일 수 있고, 음의 피크 전압은 -1V일 수 있다. 입력 전압(Vin)의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 입력 전압(Vin)의 초기 직류 성분은 0일 수 있다.
입력 전압(Vin)은 패널 셀(CEL)의 전기적 특성에 따른 RC 값에 따라 RC 딜레이가 발생할 수 있다. 패널 셀(CEL)의 RC 값이 0.01인 경우, 0.01RC의 사인파는 입력 전압(Vin)과 유사할 수 있다. 패널 셀(CEL)의 RC 값이 0.05인 경우, 0.05RC의 사인파는 0.01RC의 사인파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.1인 경우, 0.1RC의 사인파는 0.05RC의 사인파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.5인 경우, 0.5RC의 사인파는 0.1RC의 사인파보다 지연될 수 있다. 0.05RC의 양의 피크 전압은 0.01RC의 양의 피크 전압보다 작을 수 있고, 0.1RC의 양의 피크 전압은 0.05RC의 양의 피크 전압보다 작을 수 있으며, 0.5RC의 양의 피크 전압은 0.1RC의 양의 피크 전압보다 작을 수 있다. 0.01RC, 0.05RC, 0.1RC, 및 0.5RC의 사인파의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 사인파의 초기 직류 성분은 0일 수 있다.
순 직류 전압(VDC)은 문턱 전압(Vth)을 넘는 양의 적분 값과 문턱 전압(Vth)을 넘는 음의 적분 값을 상쇄하여 도출될 수 있다. 따라서, 도 12의 사인파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 도 12의 사인파는 문턱 전압(Vth)이 증가하는 경우에도 순 직류 전압(VDC)은 0에 가까울 수 있고, 편향율이 저조할 수 있다(Zero Deflection Rate).
도 14는 일 실시예에 따른 표시 장치의 제조 과정에서, 삼각파의 정렬 신호를 나타내는 파형도이고, 도 15는 도 14의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다. 도 14의 삼각파는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있다.
도 14 및 도 15를 참조하면, 전계 인가부(1500)는 제1 정렬 패드(AP1)에 제1 정렬 신호(AS1)를 공급할 수 있고, 제2 정렬 패드(AP2)에 제2 정렬 신호(AP2)를 공급할 수 있다. 제1 및 제2 정렬 패드(AP1, AP2)에 인가되는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차는 입력 전압(Vin)에 해당할 수 있다. 입력 전압(Vin)은 소정의 주파수를 갖는 삼각파일 수 있다. 예를 들어, 입력 전압(Vin)은 18초부터 19초까지 한 번의 주기를 가질 수 있고, 19초부터 20초까지 한 번의 주기를 가질 수 있다. 입력 전압(Vin)의 양의 피크 전압은 1V일 수 있고, 음의 피크 전압은 -1V일 수 있다. 입력 전압(Vin)의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 입력 전압(Vin)의 초기 직류 성분은 0일 수 있다.
입력 전압(Vin)은 패널 셀(CEL)의 전기적 특성에 따른 RC 값에 따라 RC 딜레이가 발생할 수 있다. 패널 셀(CEL)의 RC 값이 0.01인 경우, 0.01RC의 삼각파는 입력 전압(Vin)과 유사할 수 있다. 패널 셀(CEL)의 RC 값이 0.05인 경우, 0.05RC의 삼각파는 0.01RC의 삼각파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.1인 경우, 0.1RC의 삼각파는 0.05RC의 삼각파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.5인 경우, 0.5RC의 삼각파는 0.1RC의 삼각파보다 지연될 수 있다. 0.05RC의 양의 피크 전압은 0.01RC의 양의 피크 전압보다 작을 수 있고, 0.1RC의 양의 피크 전압은 0.05RC의 양의 피크 전압보다 작을 수 있으며, 0.5RC의 양의 피크 전압은 0.1RC의 양의 피크 전압보다 작을 수 있다. 0.01RC, 0.05RC, 0.1RC, 및 0.5RC의 삼각파의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 삼각파의 초기 직류 성분은 0일 수 있다.
순 직류 전압(VDC)은 문턱 전압(Vth)을 넘는 양의 적분 값과 문턱 전압(Vth)을 넘는 음의 적분 값을 상쇄하여 도출될 수 있다. 따라서, 도 14의 삼각파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 도 14의 삼각파는 문턱 전압(Vth)이 증가하는 경우에도 순 직류 전압(VDC)은 0에 가까울 수 있고, 편향율이 저조할 수 있다(Zero Deflection Rate).
도 16은 일 실시예에 따른 표시 장치의 제조 과정에서, 세미 톱니파의 정렬 신호를 나타내는 파형도이고, 도 17은 도 16의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다. 도 16의 세미 톱니파는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있고, 삼각파 및 톱니파의 중간 파형일 수 있다.
도 16 및 도 17을 참조하면, 전계 인가부(1500)는 제1 정렬 패드(AP1)에 제1 정렬 신호(AS1)를 공급할 수 있고, 제2 정렬 패드(AP2)에 제2 정렬 신호(AP2)를 공급할 수 있다. 제1 및 제2 정렬 패드(AP1, AP2)에 인가되는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차는 입력 전압(Vin)에 해당할 수 있다. 입력 전압(Vin)은 소정의 주파수를 갖는 세미 톱니파일 수 있다. 예를 들어, 입력 전압(Vin)은 18초부터 19초까지 한 번의 주기를 가질 수 있고, 19초부터 20초까지 한 번의 주기를 가질 수 있다. 입력 전압(Vin)의 양의 피크 전압은 1V일 수 있고, 음의 피크 전압은 -1V일 수 있다. 입력 전압(Vin)의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 입력 전압(Vin)의 초기 직류 성분은 0일 수 있다.
입력 전압(Vin)은 패널 셀(CEL)의 전기적 특성에 따른 RC 값에 따라 RC 딜레이가 발생할 수 있다. 패널 셀(CEL)의 RC 값이 0.01인 경우, 0.01RC의 세미 톱니파는 입력 전압(Vin)과 유사할 수 있다. 패널 셀(CEL)의 RC 값이 0.05인 경우, 0.05RC의 세미 톱니파는 0.01RC의 세미 톱니파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.1인 경우, 0.1RC의 세미 톱니파는 0.05RC의 세미 톱니파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.5인 경우, 0.5RC의 세미 톱니파는 0.1RC의 세미 톱니파보다 지연될 수 있다. 0.05RC의 양의 피크 전압은 0.01RC의 양의 피크 전압보다 작을 수 있고, 0.1RC의 양의 피크 전압은 0.05RC의 양의 피크 전압보다 작을 수 있으며, 0.5RC의 양의 피크 전압은 0.1RC의 양의 피크 전압보다 작을 수 있다.
0.01RC의 세미 톱니파의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 0.01RC의 세미 톱니파의 초기 직류 성분은 0일 수 있다. 따라서, 0.01RC의 세미 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다. 0.01RC의 세미 톱니파는 문턱 전압(Vth)이 증가하는 경우에도 순 직류 전압(VDC)은 0에 가까울 수 있고, 편향율이 저조할 수 있다.
0.05RC의 세미 톱니파의 양의 적분 값은 음의 적분 값보다 약간 클 수 있다. 따라서, 0.05RC의 세미 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다. 0.05RC의 세미 톱니파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 약간 증가함으로써 편향율이 약간 개선될 수 있다. 예를 들어, 0.05RC의 세미 톱니파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.8인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다.
0.1RC의 세미 톱니파의 양의 적분 값은 음의 적분 값보다 클 수 있다. 따라서, 0.1RC의 세미 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다. 0.1RC의 세미 톱니파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 약간 증가함으로써 편향율이 약간 개선될 수 있다. 예를 들어, 0.1RC의 세미 톱니파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.6인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다.
0.5RC의 세미 톱니파의 양의 적분 값은 음의 적분 값보다 클 수 있다. 따라서, 0.5RC의 세미 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)이 0보다 클 수 있고, 이온 이동이 발생할 수 있다. 예를 들어, 0.5RC의 세미 톱니파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.2인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다. 0.5RC의 세미 톱니파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)은 0에 가까울 수 있고 편향율이 저조할 수 있다.
도 18은 일 실시예에 따른 표시 장치의 제조 과정에서, 톱니파의 정렬 신호를 나타내는 파형도이고, 도 19는 도 18의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다. 도 18의 톱니파는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있다.
도 18 및 도 19를 참조하면, 전계 인가부(1500)는 제1 정렬 패드(AP1)에 제1 정렬 신호(AS1)를 공급할 수 있고, 제2 정렬 패드(AP2)에 제2 정렬 신호(AP2)를 공급할 수 있다. 제1 및 제2 정렬 패드(AP1, AP2)에 인가되는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차는 입력 전압(Vin)에 해당할 수 있다. 입력 전압(Vin)은 소정의 주파수를 갖는 톱니파일 수 있다. 예를 들어, 입력 전압(Vin)은 18.2초부터 19.2초까지 한 번의 주기를 가질 수 있고, 19.2초부터 20.2초까지 한 번의 주기를 가질 수 있다. 입력 전압(Vin)의 양의 피크 전압은 1V일 수 있고, 음의 피크 전압은 -1V일 수 있다. 입력 전압(Vin)의 양의 적분 값과 음의 적분 값은 실질적으로 동일함으로써, 입력 전압(Vin)의 초기 직류 성분은 0일 수 있다.
입력 전압(Vin)은 패널 셀(CEL)의 전기적 특성에 따른 RC 값에 따라 RC 딜레이가 발생할 수 있다. 패널 셀(CEL)의 RC 값이 0.01인 경우, 0.01RC의 톱니파는 입력 전압(Vin)보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.05인 경우, 0.05RC의 톱니파는 0.01RC의 톱니파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.1인 경우, 0.1RC의 톱니파는 0.05RC의 톱니파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.5인 경우, 0.5RC의 톱니파는 0.1RC의 톱니파보다 지연될 수 있다. 0.01RC의 양의 피크 전압은 입력 전압(Vin)의 양의 피크 전압과 유사할 수 있으나, 0.01RC의 음의 피크 전압은 입력 전압(Vin)의 음의 피크 전압보다 클 수 있다. 0.05RC의 음의 피크 전압은 0.01RC의 음의 피크 전압보다 클 수 있고, 0.1RC의 음의 피크 전압은 0.05RC의 음의 피크 전압보다 클 수 있으며, 0.5RC의 음의 피크 전압은 0.1RC의 음의 피크 전압보다 작을 수 있다.
0.01RC의 톱니파의 양의 적분 값은 음의 적분 값보다 약간 클 수 있다. 따라서, 0.01RC의 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 0.01RC의 톱니파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 약간 증가함으로써 편향율이 약간 개선될 수 있다. 예를 들어, 0.01RC의 톱니파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.8인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다.
0.05RC의 톱니파의 양의 적분 값은 음의 적분 값보다 클 수 있다. 따라서, 0.05RC의 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 0.05RC의 톱니파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 증가함으로써 편향율이 개선될 수 있다(Improved Deflection Rate). 예를 들어, 0.05RC의 톱니파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.8인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다. 0.05RC의 순 직류 전압(VDC)의 최대 값은 0.01RC의 순 직류 전압(VDC)의 최대 값보다 클 수 있다.
0.1RC의 톱니파의 양의 적분 값은 음의 적분 값보다 클 수 있다. 따라서, 0.1RC의 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 0.1RC의 톱니파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 증가함으로써 편향율이 개선될 수 있다(Improved Deflection Rate). 예를 들어, 0.1RC의 톱니파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.6인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다. 0.1RC의 순 직류 전압(VDC)의 최대 값은 0.05RC의 순 직류 전압(VDC)의 최대 값보다 클 수 있다.
0.5RC의 톱니파의 양의 적분 값은 음의 적분 값보다 클 수 있다. 따라서, 0.5RC의 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)이 0보다 클 수 있고, 이온 이동이 발생할 수 있다. 예를 들어, 0.5RC의 톱니파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.2인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다.
도 20은 일 실시예에 따른 표시 장치의 제조 과정에서, 톱니파의 대칭에 따른 편향율을 나타내는 그래프이다.
도 20을 참조하면, 톱니파의 대칭(Sawtooth Symmetry)이 100%에 가까운 경우, 정렬 신호는 도 18의 톱니파에 해당할 수 있다. 톱니파의 대칭(Sawtooth Symmetry)이 100%에 가까운 경우, 편향율의 중간 값은 94%에 해당할 수 있다. 톱니파의 대칭(Sawtooth Symmetry)이 99%인 경우, 편향율의 중간 값은 92%에 해당할 수 있다. 톱니파의 대칭(Sawtooth Symmetry)이 작아질수록 정렬 신호는 도 16의 세미 톱니파에 해당할 수 있다. 톱니파의 대칭(Sawtooth Symmetry)이 95%인 경우, 편향율의 중간 값은 61%에 해당할 수 있다. 따라서, 도 18의 톱니파는 도 16의 세미 톱니파보다 편향율이 우수할 수 있다.
도 21은 일 실시예에 따른 표시 장치의 제조 과정에서, 초기 직류 성분을 갖는 일 예의 정렬 신호를 나타내는 파형도이다. 도 21의 정렬 신호는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있다.
도 21을 참조하면, 정렬 신호는 소정의 주파수를 가질 수 있다. 정렬 신호는 한 번의 주기(T) 동안 양의 피크 전압(HV)과 음의 피크 전압(LV)을 가질 수 있다. 정렬 신호의 양의 적분 값(Positive Integral)은 음의 적분 값(Negative Integral)보다 작을 수 있다. 따라서, 정렬 신호는 음의 초기 직류 성분을 가질 수 있다. 정렬 신호는 문턱 전압(Vth)이 상대적으로 작은 경우 이온 이동이 발생함으로써, 정렬 신호의 입력 효율이 저하될 수 있다.
도 22는 일 실시예에 따른 표시 장치의 제조 과정에서, 초기 직류 성분을 갖는 다른 예의 정렬 신호를 나타내는 파형도이다. 도 22의 정렬 신호는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있다.
도 22를 참조하면, 정렬 신호는 소정의 주파수를 가질 수 있다. 정렬 신호는 한 번의 주기(T) 동안 양의 피크 전압(HV)과 음의 피크 전압(LV)을 가질 수 있다. 정렬 신호의 양의 적분 값(Positive Integral)은 음의 적분 값(Negative Integral)보다 클 수 있다. 정렬 신호는 양의 초기 직류 성분을 가질 수 있다. 따라서, 정렬 신호는 문턱 전압(Vth)이 상대적으로 작은 경우 이온 이동이 발생함으로써, 정렬 신호의 입력 효율이 저하될 수 있다.
도 23은 일 실시예에 따른 표시 장치의 제조 과정에서, 변형 사각파의 정렬 신호를 나타내는 파형도이다. 도 24는 일 실시예에 따른 표시 장치의 제조 과정에서, RC 값에 따른 변형 사각파의 정렬 신호를 나타내는 파형도이다. 도 25는 도 24의 표시 장치의 제조 과정에서, RC 값에 따른 순 직류 전압을 나타내는 그래프이다. 도 23 및 도 24의 변형 사각파는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있다.
도 23 내지 도 25를 참조하면, 전계 인가부(1500)는 제1 정렬 패드(AP1)에 제1 정렬 신호(AS1)를 공급할 수 있고, 제2 정렬 패드(AP2)에 제2 정렬 신호(AP2)를 공급할 수 있다. 제1 및 제2 정렬 패드(AP1, AP2)에 인가되는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차는 입력 전압(Vin)에 해당할 수 있다. 입력 전압(Vin)은 소정의 주파수를 갖는 톱니파일 수 있다. 예를 들어, 입력 전압(Vin)은 18초부터 19초까지 한 번의 주기(T)를 가질 수 있고, 19초부터 20초까지 한 번의 주기(T)를 가질 수 있다.
입력 전압(Vin)의 양의 피크 전압은 음의 피크 전압과 다를 수 있고, 양의 펄스 폭은 음의 펄스 폭과 다를 수 있다. 입력 전압(Vin)은 A 초(A는 양의 실수) 동안 B(B는 양의 실수)[V]의 전압을 가질 수 있고, T-A 초 동안 -(A×B)/(T-A) [V]의 전압을 가질 수 있다. 도 23에서, A는 0.25이고, B는 1.5이며, T는 1일 수 있으나, 이에 한정되지 않는다. 입력 전압(Vin)의 양의 피크 전압은 1.5V일 수 있고, 음의 피크 전압은 -0.5V일 수 있다. 입력 전압(Vin)의 양의 펄스 폭은 0.25초일 수 있고, 입력 전압(Vin)의 음의 펄스 폭은 0.75초일 수 있다. 입력 전압(Vin)의 양의 적분 값(A×B, Positive Integral)과 음의 적분 값(A×B, Negative Integral)은 실질적으로 동일할 수 있고, 입력 전압(Vin)의 초기 직류 성분은 0일 수 있다.
입력 전압(Vin)은 패널 셀(CEL)의 전기적 특성에 따른 RC 값에 따라 RC 딜레이가 발생할 수 있다. 패널 셀(CEL)의 RC 값이 0.01인 경우, 0.01RC의 변형 사각파는 입력 전압(Vin)보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.05인 경우, 0.05RC의 변형 사각파는 0.01RC의 변형 사각파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.1인 경우, 0.1RC의 변형 사각파는 0.05RC의 변형 사각파보다 지연될 수 있다. 패널 셀(CEL)의 RC 값이 0.5인 경우, 0.5RC의 변형 사각파는 0.1RC의 변형 사각파보다 지연될 수 있다. 0.01RC 및 0.05RC의 변형 사각파의 양의 피크 전압은 1.5V일 수 있고, 음의 피크 전압은 -0.5V일 수 있다. 0.1RC의 양의 피크 전압은 0.05RC의 양의 피크 전압보다 작을 수 있으며, 0.5RC의 양의 피크 전압은 0.1RC의 양의 피크 전압보다 작을 수 있다.
0.01RC의 변형 사각파의 양의 적분 값과 음의 적분 값은 실질적으로 동일할 수 있다. 따라서, 0.01RC의 변형 사각파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 0.01RC의 변형 사각파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 대폭 증가함으로써 편향율을 극대화할 수 있다(Maximum Deflection Rate). 예를 들어, 0.01RC의 변형 사각파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.6 이상인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다.
0.05RC의 변형 사각파의 양의 적분 값과 음의 적분 값은 실질적으로 동일할 수 있다. 따라서, 0.05RC의 변형 사각파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 0.05RC의 변형 사각파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 대폭 증가함으로써 편향율을 극대화할 수 있다(Maximum Deflection Rate). 예를 들어, 0.05RC의 변형 사각파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.6인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다. 0.05RC의 순 직류 전압(VDC)의 최대 값은 0.01RC의 순 직류 전압(VDC)의 최대 값보다 작을 수 있다.
0.1RC의 변형 사각파의 양의 적분 값과 음의 적분 값은 실질적으로 동일할 수 있다. 따라서, 0.1RC의 변형 사각파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 0.1RC의 변형 사각파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 대폭 증가함으로써 편향율을 극대화할 수 있다(Maximum Deflection Rate). 예를 들어, 0.1RC의 변형 사각파는 입력 전압(Vth) 대비 문턱 전압(Vth)의 비율(Vth/Vin)이 0.6인 경우, 순 직류 전압(VDC)이 최대 값을 가질 수 있다. 0.1RC의 순 직류 전압(VDC)의 최대 값은 0.05RC의 순 직류 전압(VDC)의 최대 값보다 작을 수 있다. 따라서, 변형 사각파의 RC 값이 증가할수록 순 직류 전압(VDC)의 최대 값이 감소할 수 있다. 상기
도 26은 일 실시예에 따른 표시 장치의 제조 과정에서, 정렬 신호의 종류에 따른 순 직류 전압을 나타내는 그래프이다. 도 26은 도 18에 도시된 톱니파, 도 21 및 도 22에 도시된 초기 직류 성분을 갖는 정렬 신호, 및 도 23 및 도 24에 도시된 변형 사각파의 순 직류 전압을 비교할 수 있다.
도 26을 참조하면, 도 18의 톱니파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 따라서, 도 18의 톱니파는 정렬 신호의 입력 효율이 향상될 수 있다. 도 18의 톱니파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 증가함으로써 편향율이 개선될 수 있다(Improved Deflection Rate).
도 21 및 도 22의 정렬 신호는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)이 0보다 클 수 있고, 이온 이동이 발생할 수 있다. 따라서, 도 21 및 도 22의 정렬 신호는 입력 효율이 저하됨으로써, 전력 소비가 증가할 수 있다.
도 23 및 도 24의 변형 사각파는 문턱 전압(Vth)이 입력 전압(Vin)보다 상대적으로 작은 경우 순 직류 전압(VDC)은 0에 가까울 수 있고, 이온 이동이 발생하지 않을 수 있다(Zero Ion Mobility). 따라서, 도 23 및 도 24의 변형 사각파는 정렬 신호의 입력 효율을 향상시킬 수 있다.
도 23 및 도 24의 변형 사각파는 문턱 전압(Vth)이 증가하는 경우, 순 직류 전압(VDC)이 대폭 증가함으로써 편향율을 극대화할 수 있다(Maximum Deflection Rate). 예를 들어, 문턱 전압(Vth)이 변형 사각파의 음의 피크 전압을 넘는 경우, 음의 적분 값은 0에 수렴할 수 있고 양의 적분 값은 음의 적분 값보다 현저하게 클 수 있다. 따라서, 표시 장치의 제조 장치(1000)는 발광 소자(ED)의 정렬 및 편향 효율을 향상시켜 표시 장치(10)의 발광 효율을 향상시킬 수 있다.
도 27은 일 실시예에 따른 표시 장치의 제조 과정을 나타내는 순서도이다.
도 27을 참조하면, 표시 장치의 제조 장치(1000)는 복수의 패널 셀(CEL) 각각에 정렬 신호를 공급할 수 있다. 패널 셀(CEL)은 제1 및 제2 정렬 라인(AL1, AL2)을 포함할 수 있다(단계 S110).
전계 인가부(1500)는 제1 및 제2 정렬 라인(AL1, AL2)에 소정의 전위 차를 갖는 제1 및 제2 정렬 신호(AS1, AS2)를 공급할 수 있다(단계 S120). 제1 정렬 라인(AL1)은 제1 정렬 패드(AP1)를 통해 제1 정렬 신호(AS1)를 수신할 수 있고, 제2 정렬 라인(AL2)은 제2 정렬 패드(AP2)를 통해 제2 정렬 신호(AS2)를 수신할 수 있다. 도 23 및 도 24의 변형 사각파는 제1 및 제2 정렬 신호(AS1, AS2)의 전위 차에 해당할 수 있다. 변형 사각파의 양의 피크 전압은 음의 피크 전압과 다를 수 있고, 양의 펄스 폭은 음의 펄스 폭과 다를 수 있다. 변형 사각파의 양의 적분 값(A×B, Positive Integral)과 음의 적분 값(A×B, Negative Integral)은 실질적으로 동일할 수 있다.
표시 장치의 제조 장치(1000)는 제1 및 제2 패널 셀(CEL1, CEL2)에 정렬 신호를 공급함으로써, 복수의 발광 소자(ED)를 제1 내지 제3 화소(SP1, SP2, SP3)의 제1 및 제2 정렬 라인(AL1, AL2) 사이에서 정렬할 수 있다(단계 S130).
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 회로 보드 300: 표시 구동부
1000: 표시 장치의 제조 장치
1100: 스테이지 1200: 전압 출력부
1300: 증폭기 1400: 스위칭부
1500: 전계 인가부 1600: 발광 구동부
1700: 광 조사부 1800: 제어부
CEL1, CEL2: 제1 및 제2 패널 셀
AP1, AP2, AP3, AP4: 제1 내지 제4 정렬 패드
AL1, AL2: 제1 및 제2 정렬 라인
HAL1, HAL2: 제1 및 제2 수평 정렬 라인
VAL1, VAL2: 제1 및 제2 수직 정렬 라인
AS1, AS2: 제1 및 제2 정렬 신호
ED: 발광 소자

Claims (20)

  1. 스테이지;
    상기 스테이지 상에 배치되고, 서로 나란하게 연장되는 제1 및 제2 정렬 라인을 포함하는 패널 셀;
    정렬 신호를 상기 패널 셀의 제1 및 제2 정렬 라인에 공급하는 전계 인가부; 및
    상기 제1 및 제2 정렬 라인 사이에서 정렬되는 발광 소자를 포함하고,
    상기 전계 인가부는 양의 적분 값과 음의 적분 값이 동일하고, 양의 피크 전압이 음의 피크 전압과 다르며, 양의 펄스 폭과 음의 펄스 폭이 다른 정렬 신호를 상기 제1 및 제2 정렬 라인에 공급하는 표시 장치의 제조 장치.
  2. 제1 항에 있어서,
    상기 정렬 신호는 상기 제1 정렬 라인에 인가되는 제1 정렬 신호와 상기 제2 정렬 라인에 인가되는 제2 정렬 신호의 전위 차에 해당하는 표시 장치의 제조 장치.
  3. 제1 항에 있어서,
    상기 정렬 신호는 상기 양의 펄스 폭이 상기 음의 펄스 폭보다 작은 경우, 상기 양의 피크 전압이 상기 음의 피크 전압보다 큰 표시 장치의 제조 장치.
  4. 제1 항에 있어서,
    상기 정렬 신호가 주기가 T이고 상기 양의 펄스 폭이 A이며 상기 양의 피크 전압이 B인 사각파인 경우(T, A, B는 양의 실수), 상기 음의 펄스 폭은 T-A이고, 상기 음의 피크 전압은 -(A×B)/(T-A)인 표시 장치의 제조 장치.
  5. 제4 항에 있어서,
    상기 정렬 신호의 문턱 전압이 0인 경우, 상기 정렬 신호의 순 직류 전압은 0에 해당하는 표시 장치의 제조 장치.
  6. 제4 항에 있어서,
    상기 정렬 신호의 문턱 전압이 상기 음의 피크 전압을 넘는 경우, 상기 정렬 신호의 순 직류 전압은 극대화되는 표시 장치의 제조 장치.
  7. 제4 항에 있어서,
    상기 패널 셀의 RC 값이 커질수록 상기 정렬 신호의 순 직류 전압은 감소하는 표시 장치의 제조 장치.
  8. 제1 항에 있어서,
    상기 정렬 신호를 생성하여 출력하는 전압 출력부;
    상기 정렬 신호를 증폭하여 상기 전계 인가부에 공급하는 증폭기;
    상기 전압 출력부에 상기 정렬 신호의 파형을 결정하는 제어 신호를 공급하는 제어부;
    상기 제어부로부터 발광 타이밍 신호를 수신하여 발광 구동 신호를 출력하는 발광 구동부; 및
    상기 발광 구동부로부터 발광 구동 신호를 수신하여 상기 패널 셀에 광을 조사하는 광 조사부를 더 포함하는 표시 장치의 제조 장치.
  9. 제8 항에 있어서,
    상기 제어부는 상기 제어 신호 및 상기 발광 타이밍 신호를 동기화하여, 상기 정렬 신호와 상기 발광 타이밍 신호는 동일 주파수를 갖는 표시 장치의 제조 장치.
  10. 스테이지;
    상기 스테이지 상에 배치되고, 서로 나란하게 연장되는 제1 및 제2 정렬 라인을 포함하는 패널 셀;
    정렬 신호를 상기 패널 셀의 제1 및 제2 정렬 라인에 공급하는 전계 인가부; 및
    상기 제1 및 제2 정렬 라인 사이에서 정렬되는 발광 소자를 포함하고,
    상기 전계 인가부는 양의 피크 전압이 음의 피크 전압과 다르고, 양의 펄스 폭과 음의 펄스 폭이 다르며, 초기 직류 성분이 0인 정렬 신호를 상기 제1 및 제2 정렬 라인에 공급하는 표시 장치의 제조 장치.
  11. 제10 항에 있어서,
    상기 정렬 신호는 상기 양의 펄스 폭이 상기 음의 펄스 폭보다 작은 경우, 상기 양의 피크 전압이 상기 음의 피크 전압보다 큰 표시 장치의 제조 장치.
  12. 제10 항에 있어서,
    상기 정렬 신호가 주기가 T이고 상기 양의 펄스 폭이 A이며 상기 양의 피크 전압이 B인 사각파인 경우(T, A, B는 양의 실수), 상기 음의 펄스 폭은 T-A이고, 상기 음의 피크 전압은 -(A×B)/(T-A)인 표시 장치의 제조 장치.
  13. 제12 항에 있어서,
    상기 정렬 신호의 문턱 전압이 0인 경우, 상기 정렬 신호의 순 직류 전압은 0에 해당하는 표시 장치의 제조 장치.
  14. 제12 항에 있어서,
    상기 정렬 신호의 문턱 전압이 상기 음의 피크 전압을 넘는 경우, 상기 정렬 신호의 순 직류 전압은 극대화되는 표시 장치의 제조 장치.
  15. 제12 항에 있어서,
    상기 패널 셀의 RC 값이 커질수록 상기 정렬 신호의 순 직류 전압은 감소하는 표시 장치의 제조 장치.
  16. 서로 나란하게 연장되는 제1 및 제2 정렬 라인을 포함하는 패널 셀을 준비하는 단계;
    양의 적분 값과 음의 적분 값이 동일하고, 양의 피크 전압이 음의 피크 전압과 다르며, 양의 펄스 폭과 음의 펄스 폭이 다른 정렬 신호를 상기 제1 및 제2 정렬 라인에 공급하는 단계; 및
    상기 제1 및 제2 정렬 라인 사이에서 복수의 발광 소자를 정렬하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 정렬 신호는 상기 양의 펄스 폭이 상기 음의 펄스 폭보다 작은 경우, 상기 양의 피크 전압이 상기 음의 피크 전압보다 큰 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 정렬 신호가 주기가 T이고 상기 양의 펄스 폭이 A이며 상기 양의 피크 전압이 B인 사각파인 경우(T, A, B는 양의 실수), 상기 음의 펄스 폭은 T-A이고, 상기 음의 피크 전압은 -(A×B)/(T-A)인 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 정렬 신호의 문턱 전압이 0인 경우, 상기 정렬 신호의 순 직류 전압은 0에 해당하는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 정렬 신호의 문턱 전압이 상기 음의 피크 전압을 넘는 경우, 상기 정렬 신호의 순 직류 전압은 극대화되는 표시 장치의 제조 방법.
KR1020220040264A 2022-03-31 2022-03-31 표시 장치의 제조 장치 및 제조 방법 KR20230142051A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220040264A KR20230142051A (ko) 2022-03-31 2022-03-31 표시 장치의 제조 장치 및 제조 방법
US18/096,099 US11929017B2 (en) 2022-03-31 2023-01-12 Apparatus and method for manufacturing display device
CN202310304022.6A CN116895585A (zh) 2022-03-31 2023-03-27 用于制造显示装置的设备和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220040264A KR20230142051A (ko) 2022-03-31 2022-03-31 표시 장치의 제조 장치 및 제조 방법

Publications (1)

Publication Number Publication Date
KR20230142051A true KR20230142051A (ko) 2023-10-11

Family

ID=88193254

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220040264A KR20230142051A (ko) 2022-03-31 2022-03-31 표시 장치의 제조 장치 및 제조 방법

Country Status (3)

Country Link
US (1) US11929017B2 (ko)
KR (1) KR20230142051A (ko)
CN (1) CN116895585A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BRPI1011063A2 (pt) * 2009-05-29 2016-04-05 Sharp Kk painel de cristal líquido e dispositivo de exibição de cristal líquido
KR101436123B1 (ko) 2013-07-09 2014-11-03 피에스아이 주식회사 초소형 led를 포함하는 디스플레이 및 이의 제조방법
KR102630588B1 (ko) * 2018-09-21 2024-01-31 삼성디스플레이 주식회사 발광 표시 장치의 제조 장치 및 제조 방법
KR20200041430A (ko) * 2018-10-11 2020-04-22 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020111413A1 (ko) * 2018-11-26 2020-06-04 삼성디스플레이 주식회사 표시 장치
KR20220085931A (ko) * 2020-12-15 2022-06-23 삼성디스플레이 주식회사 발광 다이오드 및 이를 포함한 표시 장치

Also Published As

Publication number Publication date
US20230316990A1 (en) 2023-10-05
US11929017B2 (en) 2024-03-12
CN116895585A (zh) 2023-10-17

Similar Documents

Publication Publication Date Title
US11942457B2 (en) Display device using semiconductor light emitting element
US20210193734A1 (en) Display device and method for fabricating the same
US20210273131A1 (en) Method of aligning light emitting elements and method of manufacturing display device using the same
US20220320371A1 (en) Display device using micro-leds and method for manufacturing same
US20220165756A1 (en) Display apparatus using semiconductor light-emitting devices
KR20200024177A (ko) 디스플레이 장치의 제조방법 및 디스플레이 장치 제조를 위한 기판
US11881538B2 (en) Apparatus and method for manufacturing display device
KR20230142051A (ko) 표시 장치의 제조 장치 및 제조 방법
US20220165928A1 (en) Display device and method of manufacturing the same
CN114914265A (zh) 显示装置和制造该显示装置的方法
US20230307280A1 (en) Apparatus and method for manufacturing display device
US20240186473A1 (en) Display device comprising semiconductor light emitting element
US20240038825A1 (en) Semiconductor light emitting device for a display pixel and a display device including the same
US20230215903A1 (en) Display device and method of fabricating the same
EP4318583A1 (en) Display device comprising semiconductor light emitting element
EP4325569A1 (en) Display device comprising semiconductor light-emitting element
US20230299064A1 (en) Assembly substrate structure of semiconductor light emitting device display device and display device including the same
US20210035962A1 (en) Light emitting element and display device including the same and method for manufacturing display device
US20230368725A1 (en) Display device and method for driving the same
KR20220144015A (ko) 표시 장치의 제조 장치 및 제조 방법
US20240113260A1 (en) Display device and manufacturing method of the same
KR102434868B1 (ko) 반도체 발광 소자를 이용한 디스플레이 장치
KR20240026143A (ko) 반도체 발광소자를 포함하는 디스플레이 장치
KR20230085101A (ko) 화소용 반도체 발광소자와 이의 제조방법 및 이를 포함하는 디스플레이 장치
KR20230085100A (ko) 디스플레이 화소용 반도체 발광소자 및 이의 본딩 방법과 반도체 발광소자를 포함하는 디스플레이 장치