KR20230085101A - 화소용 반도체 발광소자와 이의 제조방법 및 이를 포함하는 디스플레이 장치 - Google Patents

화소용 반도체 발광소자와 이의 제조방법 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

실시예에 따른 화소용 반도체 발광소자 및 이를 포함하는 디스플레이 장치는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 구비하는 발광 구조물; 상기 발광 구조물 상에 배치되는 제1 전극; 상기 발광 구조물 아래에 배치되는 제1 금속층; 및상기 발광 구조물 측면에 배치되는 패시베이션층;을 포함할 수 있다. 상기 패시베이션층은 상기 제1 금속층으로부터 이격되며, 실시예는 상기 제1 도전형 반도체층의 일부를 노출하고, 노출된 상기 제1 도전형 반도체층의 측면에는 제2 금속층이 배치될 수 있다.

Description

화소용 반도체 발광소자와 이의 제조방법 및 이를 포함하는 디스플레이 장치{Semiconductor light emitting device for pixel, manufacturing method thereof, and display device including the same}
실시예는 화소용 반도체 발광소자와 이의 제조방법 및 이를 포함하는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 유체 내에서 반도체 발광소자를 자가조립을 한 후, 반도체 발광소자에게 전기적 신호를 공급해주기 위해 전극을 형성할 경우, 패널기판과 반도체 발광소자가 결합되도록 eutectic 금속이 필요하며, eutectic 본딩이 이루어 지기 위해서는 고온과 고압이 필요하여 디스플레이 패널에서 신뢰성을 저하시키는 문제가 발생할 수 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식에서 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제를 해결하는 것이다.
또한, 실시예의 또 다른 목적은 LED 칩을 패널 기판에 본딩할 때, 틸팅, 이탈 등의 본딩 이슈를 방지하는 것이다.
또한, 실시예의 또 다른 목적은 자가 조립을 위한 조립 배선을 반도체 발광 소자를 구동하는 화소 전극으로 이용하는 것이다.
또한, 실시예의 또 다른 목적은 LED 칩이 디스플레이 패널에 조립된 후 배선공정을 진행할 때, 공정을 단순화 하는 것이다.
또한, 실시예의 또 다른 목적은, 디스플레이 패널의 배선 공정에서 고온, 고압의 환경에 따른 LED 칩의 손상을 방지하는 것이다.
또한, 실시예의 또 다른 목적은 하나의 조립 홀에 복수 개의 LED 칩이 겹쳐지는 문제를 해결하는 것이다.
또한, 실시예의 또 다른 목적은 대면적의 디스플레이 패널에서 LED 칩의 조립 속도를 향상시키고 수율을 향상시키는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
실시예에 따른 화소용 반도체 발광소자는, 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 구비하는 발광 구조물과, 상기 발광 구조물 상에 배치되는 제1 전극과, 상기 발광 구조물 아래에 배치되는 제1 금속층과 상기 제1 금속층으로부터 이격되며, 상기 제1 도전형 반도체층의 일부를 노출하면서 상기 발광 구조물 측면에 배치되는 패시베이션층 및 노출된 상기 제1 도전형 반도체층의 측면에 배치되는 제2 금속층을 포함할 수 있다.
또한, 실시예에서 상기 패시베이션층은, 상기 제2 도전형 반도체층에 접하는 제1 영역과, 상기 제1 도전형 반도체층에 접하는 제2 영역을 포함하며, 상기 제1 영역의 기울기와 제2 영역의 기울기는 서로 다를 수 있다.
또한, 실시예에서 상기 제2 영역의 기울기는 상기 제1 영역의 기울기 보다 클 수 있다.
또한, 실시예에서 상기 제2 금속층은 상기 제1 도전형 반도체층의 측면에 접하는 제2-1 금속층 및 상기 패시베이션층에 접하는 제2-2 금속층을 포함할 수 있다.
또한, 실시예에서 상기 제2 금속층의 적어도 일부는 상기 패시베이션층의 일부를 덮을 수 있다.
또한, 실시예에서 상기 제2 금속층은 상기 제1 금속층 상에 배치되며, 상기 패시베이션층을 따라 연장되어 배치될 수 있다.
또한, 다른 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치는 기판;
상기 기판 상에 이격되어 배치되는 복수의 조립 배선; 상기 복수의 조립 배선 상에 배치되며, 조립 홀을 구비하는 격벽; 상기 조립 홀에 배치되는 반도체 발광소자를 포함하며, 상기 반도체 발광소자는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층 및 패시베이션층을 포함하며, 상기 패시베이션층은 상기 제1 도전형 반도체층의 일부를 노출시키고, 노출된 상기 제1 도전형 반도체층의 측면에 배치되는 제2 금속층; 상기 제2 금속층과 상기 복수의 조립 배선 중 적어도 어느 하나를 전기적으로 연결시키는 제3 전극을 포함할 수 있다.
또한, 실시예에서 상기 제2 금속층은 상기 패시베이션층의 일부를 덮을 수 있다.
또한, 실시예에서 상기 패시베이션층은, 상기 제2 도전형 반도체층에 접하는 제1 영역과, 상기 제1 도전형 반도체층에 접하는 제2 영역을 포함하며, 상기 제1 영역의 기울기와 제2 영역의 기울기는 서로 다른, 반도체 발광소자를 포함할 수 있다.
또한, 다른 실시예에 따른 화소용 반도체 발광소자의 제조방법에 있어서, 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광 구조물을 형성하는 단계; 상기 발광 구조물의 측면에 패시베이션층을 형성하는 단계;
상기 제1 도전형 반도체층의 일부가 노출되도록 상기 패시베이션층의 일부를 제거하는 단계; 노출된 상기 제1 도전형 반도체층의 측면에 제2 금속층을 형성하는 단계; 상기 발광 구조물 아래에 제1 금속층을 형성하는 단계를 포함하며, 상기 제2 금속층은 상기 패시베이션층의 일부를 덮을 수 있다.
실시예에 따른 화소용 반도체 발광소자 및 이를 포함하는 디스플레이 장치는 반도체 발광소자를 패널 기판에 본딩할 때, 틸팅, 이탈 등의 본딩 이슈를 방지할 수 있는 기술적 효과가 있다.
또한, 실시예에서 반도체 발광소자의 패시베이션층의 구조를 변형하여 자가 조립 속도 및 하나의 조립 홀에 두개 이상의 반도체 발광소자가 조립되는 중첩 조립현상을 방지할 수 있는 기술적 효과가 있다.
예를 들어, 패시베이션층의 식각을 통해, 반도체 발광소자를 원기둥의 형태로 형성하여 조립 속도가 향상되고 조립률이 향상될 수 있다.
또한, 실시예에서 반도체 발광소자를 디스플레이 패널에 조립하고 배선공정을 진행할 때, 측면 배선을 통해 배선 공정을 단순화할 수 있는 기술적 효과가 있다.
또한, 실시예에서 자가 조립을 위한 조립 배선을 화소 배선으로 활용할 수 있는 기술적 효과가 있다.
또한, 실시예는 eutectic 본딩을 하지 않아도 되어 반도체 발광 소자의 손상을 방지하고, 전기적 및 광학적 특성 저하를 방지할 수 있는 기술적 효과가 있다.
또한, 실시예에서 n형 금속층을 형성할 때, 패시베이션층과 발광 구조물 사이에 보이드가 형성되는 것을 방지할 수 있는 기술적 효과가 있다.
예를 들어, 패시베이션층의 제2 영역을 제1 영역보다 큰 기울기로 에칭하여 n형 금속층이 n형 반도체층과 접하고, 보이드가 형성되지 않을 수 있다.
또한, 실시예에서 n형 금속층은 패시베이션층을 덮도록 연장되어 배치되어, 화소 전극과의 전기적 접촉 면적을 향상시켜, 전기적 신호 전달이 향상되는 기술적 효과가 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실에 대한 예시도.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도.
도 3은 도 2의 화소의 일 예를 보여주는 회로도.
도 4는 도 1의 디스플레이 장치에서 제1 패널영역의 확대도.
도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도.
도 6은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예시도.
도 7은 비공개 내부 반도체 발광 소자의 패널 본딩에서의 불량 이슈를 나타낸 개념도.
도 8은 내부 기술에서의 반도체 발광 소자의 단면도.
도 9는 제1 실시예에 따른 화소용 반도체 발광소자의 단면도.
도 10 내지 도 15는 제1 실시예에 따른 화소용 반도체 발광소자의 제조 공정도.
도 16은 제1 실시예에 따른 화소용 반도체 발광소자를 일부 관찰한 사진.
도 17은 제2 실시예에 따른 화소용 반도체 발광소자가 조립된 디스플레이 장치의 단면도.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 디지털 TV, 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터(laptop computer), 디지털방송용 단말기, PDA(personal digital assistants), PMP(portable multimedia player), 네비게이션, 슬레이트(Slate) PC, 태블릿(Tablet) PC, 울트라 북(Ultra-Book), 데스크탑 컴퓨터 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치(100)가 배치된 주택의 거실을 도시한다.
실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광소자에 의하여 구현될 수 있다. 실시예에서 발광소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3은 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3을 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(45)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광소자(LD)들과 발광소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
도 3을 참조하면 복수의 트랜지스터들은 발광소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전할 수 있다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
다시 도 2를 참조하면, 구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(45)는 메인 전원으로부터 디스플레이 패널(10)의 발광소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(45)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4은 도 1의 디스플레이 장치에서 제1 패널영역(A1)의 확대도이다.
도 4에 의하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 발광소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 한편, 발광소자(150)는 반도체 발광소자일 수 있다.
다음으로 도 5는 도 4의 A2 영역의 B1-B2 선을 따른 단면도이다.
도 5를 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 제1 절연층(211a), 제2 절연층(211b), 제3 절연층(206) 및 복수의 발광소자(150)를 포함할 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 발광소자(150)를 조립하기 위해 유전영동 힘을 생성하기 위해 구비될 수 있다. 또한 상기 제1 조립 배선(201) 및 제2 조립 배선(202)은 상기 발광소자의 전극과 전기적으로 연결되어 디스플레이 패널의 전극으로 기능할 수도 있다.
조립 배선(201, 202)은 투광성 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 조립 배선(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
상기 제1 조립 배선(201) 및 제2 조립 배선(202) 사이에 제1 절연층(211a)이 배치될 수 있고, 상기 제1 조립 배선(201) 및 제2 조립 배선(202) 상에 제2 절연층(211b)이 배치될 수 있다. 상기 제1 절연층(211a)과 상기 제2 절연층(211b)은 산화막, 질화막 등일 수 있으나 이에 한정되는 것은 아니다.
발광소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광소자(150), 녹색 발광소자(150G) 및 청색 발광소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투광성한 재질일 수 있으나 이에 한정되는 것은 아니다.
제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 제3 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
제3 절연층(206)은 발광소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다(도 6 참조). 따라서, 자가 조립시, 발광소자(150)가 제3 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
조립 배선(201, 202) 간의 간격은 발광소자(150)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
조립 배선(201, 202) 상에는 제3 절연층(206)이 형성되어, 조립 배선(201, 202)을 유체(1200)로부터 보호하고, 조립 배선(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 제3 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 제3 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
제3 절연층(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 제3 절연층(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
제3 절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203)이 형성될 수 있다. 예컨대, 기판(200)의 형성 시, 제3 절연층(206)의 일부가 제거됨으로써, 발광소자(150)들 각각이 제3 절연층(206)의 조립 홀(203)에 조립될 수 있다.
기판(200)에는 발광소자(150)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광소자가 조립되거나 복수의 발광소자들이 조립되는 것을 방지할 수 있다.
도 6은 실시예에 따른 발광소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이며, 도면들을 참조하여 발광소자의 자가 조립 방식을 설명한다.
기판(200)은 디스플레이 장치의 패널 기판일 수 있다. 이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 복수의 발광소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 5에 도시한 바와 같이, 기판(200)에는 조립될 발광소자(150) 각각에 대응하는 한 쌍의 조립 배선(201, 202)이 배치될 수 있다.
도 6을 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광소자(150)는 조립 장치(1100)를 향해 이동할 수 있다.
발광소자(150)는 조립 장치(1100)를 향해 이동 중, 유전영동 힘(DEP force)에 의해 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
구체적으로 조립 배선(201, 202)은 외부에서 공급된 전원에 의해 전기장을 형성하고, 이 전기장에 의해 유전영동 힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동 힘에 의해 기판(200) 상의 조립 홀(203)에 발광소자(150)를 고정시킬 수 있다.
기판(200)에 형성된 조립 배선(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광소자(150)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다. 실시예에 의하면, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광소자(150)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이때 기판(200)의 조립 홀(203) 상에 조립된 발광소자(150)와 조립 전극 사이에 소정의 솔더층(미도시)이 형성되어 발광소자(150)의 결합력을 향상시킬 수 있다.
다음으로 기판(200)의 조립 홀(203)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투광성 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
도 7 및 도 8은 내부 기술에서 자가 조립시 발생되는 불량 이슈들과 반도체 발광소자의 구조를 나타내는 도면이다.
도 7을 참조하면, 내부 기술에 의하면, 패널 기판(10) 상에 패널 전극(11)이 배치되며, 상기 패널 전극 상에 복수 개의 반도체 발광소자가 본딩되어 배치되어 있다. 상기 복수 개의 반도체 발광소자는 메사 구조를 포함하며, 하부에는 유체조립 시 필요한 유전 영동성 금속과, 패널 기판(10) 및 반도체 발광소자(50)를 본딩 시켜주고 전기적으로 연결시켜줄 수 있는 eutectic 금속을 포함할 수 있다.
상기 복수 개의 반도체 발광소자는 제1 반도체 발광소자(50A), 제2 반도체 발광소자(50B), 제3 반도체 발광소자(50C), 및 제4 반도체 발광소자(50D)를 포함할 수 있다.
그런데 내부 기술에 의하면, 상기 복수 개의 반도체 발광소자는 상부에서 하부로 갈수록 폭이 증가하는 메사 구조를 가지고 있어서 자가 조립 속도가 저하되며, 하나의 조립 홀에 복수 개의 반도체 발광소자가 겹쳐지는 문제가 발생할 수 있다.
상기 제1 반도체 발광소자(50A)는 정상 조립된 반도체 발광소자이며, 상기 제2 반도체 발광소자(50B)는 상기 패널 기판(10)에 조립된 후 높이가 저하된 반도체 발광소자이며, 상기 제3 반도체 발광소자(50C)는 기울어진 반도체 발광소자이며, 상기 제4 반도체 발광소자(50D)는 이탈된 반도체 발광소자일 수 있다.
이어서, 도 8을 참조하면, 앞서 도 7에서 제시된 문제점은 내부적으로 반도체 발광소자의 구조와 관련이 있는 것으로 연구되었다.
도 8을 참조하면, 내부기술에 따른 반도체 발광소자는, 발광 구조물, 패시베이션층(60), 발광구조물 하측에 배치되는 제1 금속층(20), 확산 방지층(22), 본딩층(24), 상기 발광구조물 상측에 배치되는 제1 전극(54)을 포함할 수 있다.
상기 발광 구조물은, 제1 도전형 반도체층(51), 제2 도전형 반도체층(53) 및 상기 제1 도전형 반도체층(51)과 상기 제2 도전형 반도체층(53) 사이에 개재된 활성층(52)을 포함할 수 있다. 상기 제1 도전형 반도체층(51)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(53)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다.
내부기술에서 반도체 발광소자가 DEP force를 이용해 패널기판에 자가 조립되고, 전기적으로 본딩을 하기 위해서는 eutectic 본딩이 필요하다. 하지만, eutectic 본딩을 형성하기 위한 필요조건에서 반도체 발광소자를 패널기판에 본딩할 때 앞선 문제점들이 발생할 수 있다. 자세하게, 반도체 발광소자의 크기만큼 eutectic 본딩용 본딩층(24)의 충분한 두께와, 상기 금속이 녹을 수 있는 고온과 고압의 환경 및 대형 패널인 경우에 본딩 불량의 문제들이 발생되는 것으로 연구되었다.
이에 실시예의 기술적 과제는 반도체 발광소자의 구조를 변경하여 eutectic 합착 공정 없이 배선 공정을 효과적으로 진행하는 것이다.
또한, 실시예의 기술적 과제는 반도체 발광소자의 구조를 변경하여 패널 기판에 본딩할 때 불량을 방지하고, 수율을 향상시키는 것이다.
도 9는 제1 실시예에 따른 반도체 발광 소자의 구조를 나타낸 단면도이다. (이하의 설명에서 '제1 실시예'는 '실시예'로 약칭하기로 한다)
도 9를 참조하면, 도시된 바와 같이 수직형 반도체 발광소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광소자일 수 있다. 실시예에 따른 반도체 발광소자는 발광 구조물(155)과 발광구조물(155)에 연결되는 제1 금속층(120), 제2 금속층(125), 제1 전극(154)을 포함할 수 있다.
상기 발광 구조물은 제1 도전형 반도체층(151), 제2 도전형 반도체층(153) 및 상기 제1 도전형 반도체층(151)과 상기 제2 도전형 반도체층(153) 사이에 개재된 활성층(152)을 포함할 수 있다. 상기 제1 도전형 반도체층(151)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(153)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 화합물 반도체 물질로 이루어질 수 있다. 예컨대, 화합물 반도체 물질은 3족-5족 화합물 반도체 물질, 2족-6족 화합물 물질 등일 수 있다. 예컨대, 화합물 반도체 물질은 GaN, InGaN, AlN, AlInN, AlGaN, AlInGaN, InP, GaAs, GaP, GaInP 등을 포함할 수 있다.
예컨대, 제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
활성층(152)은 광을 생성하는 영역으로서, 화합물 반도체의 물질 특성에 따라 특정 파장 대역을 갖는 광을 생성할 수 있다. 즉, 활성층(152)에 포함된 화합물 반도체의 에너지 밴드갭에 의해 파장 대역이 결정될 수 있다. 따라서, 활성층(152)에 포함된 화합물 반도체의 에너지 밴드갭에 따라 실시예의 반도체 발광소자(150)는 UV 광, 청색 광, 녹색 광, 적색 광을 생성할 수 있다.
상기 제2 도전형 반도체층 상에는 제1 전극(154)이 배치될 수 있다. 상기 제1 전극(154)은 상기 활성층에서 발생된 빛이 반도체 발광소자의 상부로 출사될 수 있도록 투광성 물질로 형성되며, 예를 들어 ITO(Indium Tin Oxide)로 형성될 수 있으나 이에 한정하지 않는다. 상기 제1 전극(154)은 이후에 반도체 발광소자가 디스플레이 패널에 조립된 후 패널전극과 제2 도전형 반도체층(153)을 전기적으로 연결할 수 있다.
상기 제1 도전형 반도체층(151) 아래에는 제1 금속층(120)이 배치될 수 있다. 상기 제1 금속층(120)은 반도체 발광소자가 유체 내에서 분산되어 있을 때, 조립 장치에 의해 조립 기판의 조립 홀로 위치할 수 있도록 자성을 가질 수 있다. 상기 제1 금속층(120)은 Ti, Ni 등의 물질들을 포함할 수 있으며, 단일층이나 다층, 교대로 증착되어 형성될 수 있으나 이에 한정하지 않는다.
또한, 상기 제1 금속층(120)은 반도체 발광소자가 조립 기판에 조립될 때, 반도체 발광소자가 DEP force에 의해 조립 홀로 이동할 수 있도록, 조립력을 향상시킬 수 있다.
또한, 상기 발광 구조물의 측면에는 패시베이션층(160)이 배치될 수 있다. 상기 패시베이션층(160)은 상기 제2 도전형 반도체층(153), 상기 활성층(152), 상기 제1 도전형 반도체층(151)의 측면에 접할 수 있다. 상기 패시베이션층(160)의 상면은 상기 제2 도전형 반도체층(153)의 상면보다 높게 위치할 수 있으며, 상기 제1 도전형 반도체층(151)의 측면의 일부를 노출시킬 수 있다.
자세하게, 상기 제1 도전형 반도체층(151)은 상기 제1 금속층(120) 상에 상기 제1 금속층(120)과 접하도록 배치되지만, 상기 패시베이션층(160)은 상기 제1 금속층(120) 상에 이격되어 배치될 수 있다. 또한, 상기 패시베이션층(160)은 상기 제2 도전형 반도체층(153)의 측부에 위치하는 제1 영역(161)과, 상기 제1 도전형 반도체층(151)의 측부에 위치하는 제2 영역(162)을 포함할 수 있다.
상기 제1 영역(161)의 기울기와 상기 제2 영역의 기울기는 상이할 수 있다. 자세하게, 상기 제1 영역(161)의 기울기는 상기 발광구조물의 기울기에 대응되도록 형성될 수 있으며, 상기 제2 영역(162)의 기울기는 상기 제1 영역(161)의 기울기보다 클 수 있으며, 상기 제1 금속층(120)으로부터 수직일 수 있다.
따라서, 실시예에 따른 화소용 반도체 발광소자는 상기 패시베이션층(160) 표면을 기준으로 제2 영역(162)이 제1 영역(161)보다 큰 기울기로 형성됨에 따라, 이후 제1 도전형 반도체층의 측면에 제2 금속층이 증착될 때, 패시베이션층에 의해 가려져서 일부분에 제2 금속층이 형성되지 않는 것을 방지할 수 있으며, 패시베이션층과 제1 도전형 반도체층 사이에 보이드가 형성되는 것을 방지할 수 있는 특별한 기술적 효과가 있다.
상기 패시베이션층(160) 표면에서의 제1 영역(161)과 제2 영역(162)의 기울기 차이는 패시베이션층(160)의 에칭 과정에서 형성될 수 있으며, 이하 도 12에서 상세하게 설명하도록 한다.
이어서, 상기 패시베이션층(160)의 제2 영역(162)은 상기 제1 금속층(120)으로부터 이격될 수 있으며, 상기 제1 도전형 반도체층(151)의 측면의 일부는 노출될 수 있다.
이 때, 노출된 상기 제1 도전형 반도체층(151)의 측면에는 제2 금속층(125)이 배치될 수 있다. 상기 제2 금속층(125)은 반도체 발광소자가 디스플레이 패널에 조립된 이후, 패널 기판과 반도체 발광소자를 전기적으로 연결해줄 수 있는 전극 역할을 수행할 수 있다.
상기 제2 금속층(125)은 상기 제1 도전형 반도체층(151)과 접하며, 상기 패시베이션층(160)의 일부를 덮을 수 있다. 따라서, 상기 제2 금속층(125)은 반도체 발광소자의 최외각에 배치되며, 패널 전극과 반도체 발광소자를 측면에서 전기적으로 연결할 수 있는 기술적 효과가 있다.
상기 제2 금속층은 상기 제1 도전형 반도체층(151)의 측면에 접하는 제2-1 금속층(127)과, 상기 패시베이션층의 제2 영역(162) 상에 배치되는 제2-2 금속층(129)을 포함할 수 있다. 상기 제2-2 금속층(129)은 상기 패시베이션층(160)의 일부를 덮을 수 있다.
이 때, 상기 제2-1 금속층(127)의 기울기는 상기 제2-2 금속층(129)의 기울기와 상이할 수 있다. 자세하게, 상기 제2-1 금속층(127)은 상기 제1 도전형 반도체층(151)의 측면의 기울기에 대응되게 형성될 수 있으며, 상기 제2-2 금속층(129)의 기울기는 상기 패시베이션층(160)의 제2 영역(162)의 기울기에 대응되도록 형성될 수 있다.
실시예에 따른 화소용 반도체 발광소자 및 이를 포함하는 디스플레이 장치는 노출된 상기 제1 도전형 반도체층(151)의 측면에는 제2 금속층(125)이 배치되고 상기 제2 금속층(125)이 반도체 발광소자가 디스플레이 패널에 조립된 이후, 패널 기판과 반도체 발광소자를 전기적으로 연결해줄 수 있는 전극 역할을 수행할 수 있다. 이를 통해 실시예는 반도체 발광소자를 패널 기판에 본딩할 때, 틸팅, 이탈 등의 본딩 이슈를 방지할 수 있는 기술적 효과가 있다.
또한, 실시예는 패시베이션층의 식각을 통해, 반도체 발광소자를 원기둥의 형태로 형성하여 조립 속도가 향상되고 조립률이 향상될 수 있다. 이를 통해 실시예는 반도체 발광소자의 패시베이션층의 구조를 변형하여 자가 조립 속도 및 하나의 조립 홀에 두개 이상의 반도체 발광소자가 조립되는 중첩 조립현상을 방지할 수 있는 기술적 효과가 있다.
또한, 실시예에서 반도체 발광소자를 디스플레이 패널에 조립하고 배선공정을 진행할 때, 측면 배선을 통해 배선 공정을 단순화할 수 있는 기술적 효과가 있다.
또한, 실시예에서 자가 조립을 위한 조립 배선을 화소 배선으로 활용할 수 있는 기술적 효과가 있다.
또한, 실시예는 eutectic 본딩을 하지 않아도 되어 반도체 발광 소자의 손상을 방지하고, 전기적 및 광학적 특성 저하를 방지할 수 있는 기술적 효과가 있다.
또한, 실시예에서 n형 금속층을 형성할 때, 패시베이션층과 발광 구조물 사이에 보이드가 형성되는 것을 방지할 수 있는 기술적 효과가 있다. 예를 들어, 패시베이션층의 제2 영역을 제1 영역보다 큰 기울기로 에칭하여 n형 금속층이 n형 반도체층과 접하고, 보이드가 형성되지 않을 수 있다.
또한, 실시예에서 n형 금속층은 패시베이션층을 덮도록 연장되어 배치되어, 화소 전극과의 전기적 접촉 면적을 향상시켜, 전기적 신호 전달이 향상되는 기술적 효과가 있다.
도 10 내지 도 15는 실시예에 따른 반도체 발광소자의 제조 공정을 나타낸 공정도이다.
도 10을 참조하면, 성장 기판(105) 상에 발광 구조물(155)을 형성한다. 상기 발광 구조물(155)은 버퍼층, 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함할 수 있다. 그리고, 상기 제2 도전형 반도체 층 상에 제1 전극(154)을 형성할 수 있다.
도 11을 참조하면, 상기 발광 구조물(155)과 제1 전극(154)을 에칭하여, 필요한 사이즈로 제작한다. 그리고 상기 발광 구조물(155)의 측면을 덮도록 패시베이션층(160)을 형성할 수 있다. 상기 패시베이션층(160)은 상기 제1 전극(154)의 상면을 일부 덮을 수 있으며, 상기 발광 구조물(155)보다 높게 형성될 수 있다.
도 12를 참조하면, 상기 패시베이션층(160)의 일부를 식각할 수 있다. 상기 패시베이션층(160)은 상기 성장 기판(105)의 상면으로부터 소정의 높이만큼 식각될 수 있으며, 이에 따라 상기 발광 구조물(155) 중 제1 도전형 반도체층의 일부가 노출될 수 있다. 상기 패시베이션층(160) 중 남아 있는 일부는 자가 조립에 유리한 구조로 형성할 수 있다.
상기 패시베이션층(160)은 습식 식각을 진행한 후 건식 식각을 진행하여 상기 성장 기판(105)으로부터 수직이 되도록 식각할 수 있으나, 이에 한정하지는 않는다. 이에 따라, 상기 패시베이션층(160)의 표면은 기울기가 서로 다른 제1 영역(161)과 제2 영역(162)을 포함할 수 있다. 상기 제1 영역(161)은 발광구조물의 기울기에 대응되도록 형성될 수 있으며, 상기 제2 영역은 상기 성장 기판(105)으로부터 수직의 기울기에 대응되도록 형성될 수 있다.
상기 패시베이션층(160)에서 제2 영역이 수직으로 형성됨에 따라, 이후 제1 도전형 반도체층의 측면에 제2 금속층이 증착될 때, 패시베이션층에 의해 가려져서 일부분에 제2 금속층이 형성되지 않는 것을 방지할 수 있으며, 패시베이션층과 제1 도전형 반도체층 사이에 보이드가 형성되는 것을 방지할 수 있는 특별한 기술적 효과가 있다.
도 13을 참조하면, 상기 성장 기판(105) 상에는 제2 금속층(125)이 형성될 수 있다. 상기 제2 금속층(125)은 상기 패시베이션층(160)이 식각되어 노출된 상기 제1 도전형 반도체층의 측면에 접하도록 형성될 수 있다.
도 14를 참조하면, 성장 기판(105)에서 제2 기판(107)으로 반도체 발광소자를 전사할 수 있다. 상기 반도체 발광소자가 전사될 영역에는 폴리머(109)를 형성하여 상기 반도체 발광소자가 제2 기판(107)에 합착될 수 있도록 할 수 있다. 이어서, 레이저 리프트 오프(LLO) 공정 등을 이용하여 상기 성장 기판(105)을 반도체 발광소자로부터 떼어내는 공정을 진행한다. 이에 따라, 상기 성장 기판(105)에 부착되어 있던 제2 금속층(125)도 떼어지며, 상기 발광 구조물의 측면에 부착되어 있는 제2 금속층(125)은 발광 구조물에 남아 있을 수 있다.
도 15를 참조하면, 반도체 발광소자와 제2 기판(107) 상에 제1 금속층(120)을 형성할 수 있다. 상기 제1 금속층(120)은 반도체 발광소자가 유체 내에서 분산되어 있을 때, 조립 장치에 의해 조립 기판의 조립 홀로 위치할 수 있도록 자성을 가질 수 있다. 상기 제1 금속층(120)은 Ti, Ni 등의 물질들을 포함할 수 있으며, 단일층이나 다층, 교대로 증착되어 형성될 수 있으나 이에 한정하지 않는다. 또한, 상기 제1 금속층(120)은 디스플레이 패널에서 패널 전극에 의해 DEP force가 발생될 때, 반도체 발광소자가 조립 홀 내로 조립될 수 있도록 하는 역할을 수행하여 자가 조립력을 향상시킬 수 있다.
이후, 제2 기판(107)을 제거하고 반도체 발광소자를 유체 내에 분산하여 디스플레이 패널로 자가 조립 시킬 수 있다.
도 16은 실시예에 따른 반도체 발광소자의 일부를 관찰한 도면이다. 도 16을 참조하면, 실시예에서 제1 도전형 반도체층(151) 상에 패시베이션층(160)이 배치될 수 있다. 또한, 패시베이션층의 일부는 식각되어 상기 제1 도전형 반도체층(151)의 측면의 일부가 노출될 수 있으며, 노출된 제1 도전형 반도체층(151)의 측면에는 제2 금속층(125)이 배치될 수 있다. 상기 제2 금속층(125)은 제1 도전형 반도체층(151)의 측면에 접하며, 상기 패시베이션층의 일부를 덮을 수 있다. 이에 따라, 실시예는 제2 금속층(125)을 통해 반도체 발광소자의 측면으로 전기적 신호를 공급할 수 있으며, 디스플레이 패널의 효과적인 배선 공정이 가능한 기술적 효과가 있다.
도 17은 제2 실시예에 따른 반도체 발광소자를 포함하는 디스플레이 장치를 나타내는 단면도이다. 제2 실시예의 디스플레이 장치에서는 제1 실시예의 화소용 반도체 발광소자가 채용될 수 있다.
도 17을 참조하면, 제2 실시예에 따른 디스플레이 장치는 기판(210), 조립 배선(220), 조립 격벽(230) 및 반도체 발광소자(150)를 포함할 수 있다.
자세하게, 기판(210) 상에 조립 배선(220)이 배치될 수 있다. 상기 조립 배선(220)은 서로 이격되어 배치되는 제1 조립 배선(221) 및 제2 조립 배선(222)을 포함할 수 있다. 상기 제1 조립 배선(221) 및 제2 조립 배선(222)은 서로 다른 전원이 교류로 인가되며, DEP force를 형성하여 반도체 발광소자(150)가 조립 홀(235H)에 조립되도록 할 수 있다. 상기 조립 배선(220)은 이후 패널에서 화소 전극으로 기능할 수 있다.
상기 조립 격벽(230)은 상기 조립 배선(220) 상에 서로 이격되어 소정의 조립 홀(235H)을 구비하도록 배치될 수 있다. 반도체 발광소자(150)는 상기 조립 홀(235H) 내에 조립될 수 있다.
상기 반도체 발광소자(150)의 제1 전극(154)은 제2 전극(227)과 전기적으로 연결될 수 있다. 상기 제2 전극(227)은 투광성 부재로 형성될 수 있으며, 예컨대 ITO를 포함할 수 있으나 이에 한정하지 않는다. 또한, 상기 조립 홀(235H)에는 절연층(235)이 형성될 수 있다. 상기 절연층은 투광성 레진으로 형성될 수 있으며, 상기 조립 홀(235H)을 메울 수 있다.
한편, 반도체 발광소자(150)에서 발광 구조물의 측면에는 패시베이션층(160)이 배치될 수 있다. 자세하게, 제1 도전형 반도체층(151)은 제1 금속층(120) 상에 접하도록 배치되지만, 상기 패시베이션층(160)은 상기 제1 금속층(120)과 이격되며, 상기 제1 도전형 반도체층(151)의 일부를 노출시킬 수 있다.
또한, 상기 패시베이션층(160)은 상기 제2 도전형 반도체층(153)의 측부에 위치하는 제1 영역(161)과, 상기 제1 도전형 반도체층(151)의 측부에 위치하는 제2 영역(162)을 포함할 수 있다. 상기 패시베이션층(160)의 표면에서 상기 제1 영역(161)의 기울기와 상기 제2 영역의 기울기는 상이할 수 있다. 자세하게, 상기 제1 영역(161)의 기울기는 상기 발광구조물의 기울기에 대응되도록 형성될 수 있으며, 상기 제2 영역(162)의 기울기는 상기 제1 영역(161)의 기울기보다 클 수 있으며, 상기 제1 금속층(120)으로부터 수직일 수 있다.
이에 따라, 제2 실시예는 반도체 발광 소자(150)가 유체 분산 시 원기둥 형태를 가질 수 있으며, 자가 조립 속도가 증가할 수 있는 기술적 효과가 있다. 또한, 하나의 조립 홀에 반도체 발광소자가 복수 개로 조립되는 중첩 조립을 방지할 수 있는 기술적 효과가 있다.
한편, 노출된 상기 제1 도전형 반도체층(151)의 측면에는 제2 금속층(125)이 배치될 수 있다. 상기 제2 금속층(125)은 상기 제1 도전형 반도체층(151)과 접하며, 상기 패시베이션층(160)의 일부를 덮을 수 있다. 따라서, 상기 제2 금속층(125)은 반도체 발광소자의 최외각에 배치되며, 패널 전극과 반도체 발광소자를 측면에서 전기적으로 연결할 수 있는 기술적 효과가 있다. 상기 제2 금속층은 상기 제1 도전형 반도체층(151)의 측면에 접하는 제2-1 금속층(127)과, 상기 패시베이션층의 제2 영역(162)에 접하는 제2-2 금속층(129)을 포함할 수 있다. 상기 제2-2 금속층(129)은 상기 패시베이션층(160)의 일부를 덮을 수 있다.
상기 제2 금속층(125)은 제3 전극(225)을 통해 조립 배선(220)과 전기적으로 연결될 수 있다. 따라서, 제2 실시예에서 반도체 발광소자(150)의 측면에 제2 금속층(125)이 배치되어 조립 배선(220)과 전기적으로 연결됨에 따라, 조립 배선(220)을 화소별 화소 전극으로 기능할 수 있는 기술적 효과가 있다.
또한, 제2 실시예에서 제2 금속층(125)는 패시베이션층(160)을 따라 연장되어 배치됨에 따라, 상기 제3 전극(125)과의 전기적 접촉 면적이 증가하여 전기적 신호 전달이 향상되는 기술적 효과가 있다.
또한, 제2 실시예는 반도체 발광소자(150)의 측면에 배치되는 제2 금속층(125)이 측면 전극으로 이용됨에 따라, 디스플레이 패널 공정 중 고온, 고압의 본딩 공정이 필요하지 않아서 배선 공정을 단순화할 수 있고, 고온, 고압의 환경에 따른 반도체 발광소자의 손상을 방지할 수 있는 기술적 효과가 있다.
실시예에 따른 화소용 반도체 발광소자 및 이를 포함하는 디스플레이 장치는 반도체 발광소자를 패널 기판에 본딩할 때, 틸팅, 이탈 등의 본딩 이슈를 방지할 수 있는 기술적 효과가 있다.
또한, 실시예에서 반도체 발광소자의 패시베이션층의 구조를 변형하여 자가 조립 속도 및 하나의 조립 홀에 두개 이상의 반도체 발광소자가 조립되는 중첩 조립현상을 방지할 수 있는 기술적 효과가 있다.
예를 들어, 패시베이션층의 식각을 통해, 반도체 발광소자를 원기둥의 형태로 형성하여 조립 속도가 향상되고 조립률이 향상될 수 있다.
또한, 실시예에서 반도체 발광소자를 디스플레이 패널에 조립하고 배선공정을 진행할 때, 측면 배선을 통해 배선 공정을 단순화할 수 있는 기술적 효과가 있다.
또한, 실시예에서 자가 조립을 위한 조립 배선을 화소 배선으로 활용할 수 있는 기술적 효과가 있다.
또한, 실시예는 eutectic 본딩을 하지 않아도 되어 반도체 발광 소자의 손상을 방지하고, 전기적 및 광학적 특성 저하를 방지할 수 있는 기술적 효과가 있다.
또한, 실시예에서 n형 금속층을 형성할 때, 패시베이션층과 발광 구조물 사이에 보이드가 형성되는 것을 방지할 수 있는 기술적 효과가 있다.
예를 들어, 패시베이션층의 제2 영역을 제1 영역보다 큰 기울기로 에칭하여 n형 금속층이 n형 반도체층과 접하고, 보이드가 형성되지 않을 수 있다.
또한, 실시예에서 n형 금속층은 패시베이션층을 덮도록 연장되어 배치되어, 화소 전극과의 전기적 접촉 면적을 향상시켜, 전기적 신호 전달이 향상되는 기술적 효과가 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
21: 데이터 구동부
22: 타이밍 제어부
PX: 화소
PX1: 제1 서브 화소
PX2: 제2 서브 화소
PX3: 제3 서브 화소
Cst: 커패시터
DT: 구동 트랜지스터
A1: 제1 패널 영역
10: 패널 기판
11: 패널 전극
50: 반도체 발광소자,
50A: 제1 반도체 발광소자
50B: 제2 반도체 발광소자
50C: 제3 반도체 발광소자
50D: 제4 반도체 발광소자
105: 성장 기판
107: 제2 기판
109: 폴리머
120: 제1 금속층
125: 제2 금속층
127: 제2-1 금속층
129: 제2-2 금속층
150: 반도체 발광소자
151: 제1 도전형 반도체층
152: 활성층
153: 제2 도전형 반도체층
154: 제1 전극
160: 패시베이션층
161: 제1 영역
162: 제2 영역
210: 기판
220: 조립 배선
221: 제1 조립 배선
222: 제2 조립 배선
225: 제3 전극
227: 제2 전극
230: 조립 격벽
235: 절연층
235H: 조립 홀

Claims (10)

  1. 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 구비하는 발광 구조물;
    상기 발광 구조물 상에 배치되는 제1 전극;
    상기 발광 구조물 아래에 배치되는 제1 금속층;
    상기 제1 금속층으로부터 이격되며, 상기 제1 도전형 반도체층의 일부를 노출하면서 상기 발광 구조물 측면에 배치되는 패시베이션층; 및
    노출된 상기 제1 도전형 반도체층의 측면에 배치되는 제2 금속층;을 포함하는, 화소용 반도체 발광소자.
  2. 제1항에 있어서,
    상기 패시베이션층은,
    상기 제2 도전형 반도체층에 접하는 제1 영역과, 상기 제1 도전형 반도체층에 접하는 제2 영역을 포함하며,
    상기 제1 영역의 기울기와 제2 영역의 기울기는 서로 다른, 화소용 반도체 발광소자.
  3. 제2항에 있어서,
    상기 제2 영역의 기울기는 상기 제1 영역의 기울기 보다 큰, 화소용 반도체 발광소자.
  4. 제1항에 있어서,
    상기 제2 금속층은 상기 제1 도전형 반도체층의 측면에 접하는 제2-1 금속층 및 상기 패시베이션층에 접하는 제2-2 금속층을 포함하는, 화소용 반도체 발광소자.
  5. 제4항에 있어서,
    상기 제2 금속층 중 상기 제2-2 금속층은 상기 패시베이션층의 일부를 덮는, 화소용 반도체 발광소자.
  6. 제1항에 있어서,
    상기 제2 금속층은 상기 제1 금속층 상에 배치되며, 상기 패시베이션층을 따라 연장되어 배치되는, 화소용 반도체 발광소자.
  7. 기판;
    상기 기판 상에 이격되어 배치되는 복수의 조립 배선;
    상기 복수의 조립 배선 상에 배치되며, 조립 홀을 구비하는 격벽;
    상기 조립 홀에 배치되는 반도체 발광소자를 포함하며,
    상기 반도체 발광소자는, 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층 및 패시베이션층을 포함하며,
    상기 패시베이션층은 상기 제1 도전형 반도체층의 일부를 노출시키고,
    상기 반도체 발광소자는, 노출된 상기 제1 도전형 반도체층의 측면에 배치되는 제2 금속층; 및 상기 제2 금속층과 상기 복수의 조립 배선 중 적어도 어느 하나를 전기적으로 연결시키는 제3 전극을 포함하는, 반도체 발광소자를 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제2 금속층은 상기 패시베이션층의 일부를 덮는, 반도체 발광소자를 포함하는 디스플레이 장치.
  9. 제7항에 있어서,
    상기 패시베이션층은,
    상기 제2 도전형 반도체층에 접하는 제1 영역과, 상기 제1 도전형 반도체층에 접하는 제2 영역을 포함하며,
    상기 제1 영역의 기울기와 제2 영역의 기울기는 서로 다른, 반도체 발광소자를 포함하는 디스플레이 장치.
  10. 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 구비하는 발광 구조물을 형성하는 단계;
    상기 발광 구조물의 측면에 패시베이션층을 형성하는 단계;
    상기 제1 도전형 반도체층의 일부가 노출되도록 상기 패시베이션층의 일부를 제거하는 단계;
    노출된 상기 제1 도전형 반도체층의 측면에 제2 금속층을 형성하는 단계;
    상기 발광 구조물 아래에 제1 금속층을 형성하는 단계;를 포함하며,
    상기 제2 금속층은, 상기 패시베이션층의 일부를 덮는 것을 특징으로 하는 화소용 반도체 발광소자의 제조방법.
KR1020220168126A 2021-12-06 2022-12-05 화소용 반도체 발광소자와 이의 제조방법 및 이를 포함하는 디스플레이 장치 KR20230085101A (ko)

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