KR20240047364A - 디스플레이 장치 - Google Patents

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KR20240047364A
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엘지전자 주식회사
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Abstract

디스플레이 장치는 기판과, 기판 상에 제1 절연층과, 기판 상에 제1 및 제2 조립 배선과, 제1 및 제2 조립 배선 상에 배치되고, 제1 홀과 제1 홀의 측 방향으로 연장되는 적어도 하나 이상의 제2 홀을 갖는 제2 절연층과, 제1 홀에 반도체 발광 소자와, 제2 홀에 연결 전극을 포함한다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 광원으로 이용하기 위한 연구가 진행되고 있다.
이러한 디스플레이 장치는 평판 디스플레이를 넘어, 플렉서블 디스플레이, 폴더블(folderable) 디스플레이, 스트레처블(strechable) 디스플레이, 롤러블(rollable) 디스플레이 등과 같이 다양한 형태로 확대되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 수많은 화소에 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 장치는 수 천만 개 이상의 화소를 포함한다. 따라서, 사이즈가 작은 수 천만 개 이상의 화소 각각에 적어도 하나 이상의 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 신속하고 정확하게 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사 기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프 방식(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체(또는 자석)를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다.
자가 조립 방식에서는 유체가 수용된 소조 내에 수많은 발광 소자가 투하되고 자성체의 이동에 따라 유체 속에 투하된 발광 소자를 기판의 화소로 이동시켜, 발광 소자가 각 화소에 정렬되고 있다. 따라서, 자가 조립 방식은 수많은 발광 소자를 신속하고 정확하게 기판 상에 전사할 수 있어 차세대 전사 방식으로 각광받고 있다.
도 1은 종래의 디스플레이 장치를 도시한 일 예시도이다.
도 1에 도시한 바와 같이, 기판(1) 상에 제1 및 제2 조립 배선(2, 3)과 전극 배선(4)이 배치된다. 이러한 경우, 제1 및 제2 조립 배선(2, 3)을 이용하여 격벽(6)의 조립 홀(7)에 발광 소자(8)가 조립된 후, 전극 배선(4)이 발광 소자(8)의 하측에 전기적으로 연결된다.
최근 점점 더 요구되는 고해상도 디스플레이를 위해 제1 조립 배선(2)과 제2 조립 배선(3) 사이의 간격이 줄어들고 있다. 따라서, 제1 조립 배선(2)과 제2 조립 배선(3) 사이에 전극 배선(4)을 배치할 공간 마진이 없어, 더 이상 전극 배선(4)이 배치될 수 없다.
이러한 문제를 해결하기 위해, 발광 소자(8)의 측부에 전기적으로 연결하려는 연구가 시도되고 이다.
도 2는 종래의 디스플레이 장치를 도시한 다른 예시도이다.
도 2에 도시한 바와 같이, 기판(1) 상에 제1 및 제2 조립 배선(2, 3)이 배치되고, 제1 및 제2 조립 배선(2, 3)을 이용하여 발광 소자(8)가 격벽(6)의 조립 홀(7)에 조립된다.
이후, 격벽(6) 상에 금속막(9)이 증착되고, 이 금속막(9)을 식각하여 발광 소자(8)의 측부 상에 전기적으로 연결된다.
하지만, 도 2에 도시한 바와 같이, 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이의 간격이 너무 좁아, 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이에 증착된 금속막(9)은 안정적으로 증착되기 어려워 전기적 단선이 발생된다. 이러한 전기적 단선은 점등 불량을 야기하는 문제가 있다.
이를 해결하기 위해 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이의 간격을 넓히기 위해서는 조립 홀(7)이 커져야 하고, 이는 고 해상도에 역행하는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 점등 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 부착력 강화로 신뢰성을 제고할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 조립율을 증가시킬 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 절연층; 상기 기판 상에 제1 및 제2 조립 배선; 상기 제1 및 제2 조립 배선 상에 배치되고, 제1 홀과 상기 제1 홀의 측 방향으로 연장되는 적어도 하나 이상의 제2 홀을 갖는 제2 절연층; 상기 제1 홀에 반도체 발광 소자; 및 상기 제2 홀에 연결 전극을 포함한다.
상기 제2 홀은, 상기 제1 조립 배선 상에 제2-1 홀; 및 상기 제2 조립 배선 상에 제2-2 홀을 포함할 수 있다.
상기 연결 전극은, 상기 제2-1 홀에 배치되는 제1 연결 전극; 및 상기 제2-2 홀에 배치되는 제2 연결 전극을 포함할 수 있다.
상기 연결 전극은, 상기 제1 홀 내에 상기 반도체 발광 소자의 둘레를 따라 배치되는 제3 연결 전극을 포함할 수 있다.
상기 제1 및 제2 연결 전극 각각은, 상기 반도체 발광 소자의 측부에 접하는 제1 연결 영역; 상기 제1 연결 영역에서 연장되어 상기 제1 및 제2 조립 배선 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역; 및 상기 제2 연결 영역에서 연장되어 상기 제2 홀의 내 측면에 접하는 제3 연결 영역을 포함할 수 있다.
상기 제2 홀은, 상기 제1 조립 배선 상에 2개 이상의 제2-1 홀; 및 상기 제2 조립 배선 상에 2개 이상의 제2-2 홀을 포함할 수 있다.
실시예는 도 9 내지 도 11에 도시한 바와 같이, 반도체 발광 소자(150)가 조립되는 제1 홀(361)로부터 측 방향을 연장된 적어도 하나 이상의 제2 홀(362, 363)이 형성되고 이 홀에 연결 전극(371, 372)이 배치됨으로써, 연결 전극(371, 372)에 전기적 단선이 발생하지 않아 점등 불량이 방지될 수 있다.
실시예는 도 9 내지 도 11에 도시한 바와 같이, 연결 전극(371, 372, 373)이 제1 홀(361)뿐만 아니라 제2 홀(362, 363)에도 배치되고, 또한 반도체 발광 소자(150)의 측면, 제1 절연층(330)을 통한 제1 및/또는 제2 조립 배선(321, 322)의 상면 그리고 제1 홀(361) 및 제2 홀(362, 363)의 내 측면에 부착됨으로써, 반도체 발광 소자(150)의 결합력이 강화되어 신뢰성이 제고될 수 있다.
실시예는 도 9 내지 도 11에 도시한 바와 같이, 제2 홀(362, 363)의 형성으로 두꺼운 제2 절연층(340)이 제거되므로, 제2 홀(362, 363)이 없을 때에 제2 홀(362, 363)에 전기장의 세기가 커지고, 이에 따라 유전영동힘이 커져, 반도체 발광 소자(150)가 더욱 더 강한 유전영동힘에 의해 당겨질 수 있어 조립율이 향상될 수 있다.
실시예는 도 9 내지 도 11에 도시한 바와 같이, 반도체 발광 소자(150)의 둘레를 따라 연결 전극(371, 372, 373)이 전기적으로 연결되므로, 반도체 발광 소자(150)가 제1 홀(361)에서 한쪽으로 치우치더라도 균일한 전압이 공급되므로, 각 서브 화소 간에 균일한 휘도를 확보하여 화질을 향상시킬 수 있다.
실시예는 도 21에 도시한 바와 같이, 보다 많은 연결 전극이 반도체 발광 소자(150)에 전기적으로 연결됨으로써, 보다 원활한 전압 공급이 가능하여 휘도가 향상될 수 있다.
실시예는 도 21에 도시한 바와 같이, 보다 많은 연결 전극에 의해 반도체 발광 소자(150)가 더욱 더 단단하게 기판(310)에 결합되므로, 결합력이 더욱 더 향상될 수 있다.
실시예는 도 21에 도시한 바와 같이, 서로 등 간격으로 제2 홀(362 내지 365)이 형성되므로, 자가 조립시 제1 홀(361)에 조립된 반도체 발광 소자(150)가 한쪽으로 치우치지 않고 정위치로 정렬될 수 있다.
실시예는 도 22 및 도 23에 도시한 바와 같이, 제1 및 제2 조립 배선(321, 322)가 서로 상이한 층에 배치되는 경우, 반도체 발광 소자(150)의 하측은 제2 조립 배선(322)에 직접 연결되고, 반도체 발광 소자(150)의 측부는 연결 전극(371, 372, 373)을 이용하여 제1 조립 배선(321) 및/또는 제2 조립 배선(322)에 연결됨으로써, 보다 다양한 경로로 전압 공급이 가능하여 휘도가 향상되고 점등 불량이 방지될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 종래의 디스플레이 장치를 도시한 일 예시도이다.
도 2는 종래의 디스플레이 장치를 도시한 다른 예시도이다.
도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.
도 6은 도 3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7은 도 6의 A2 영역의 확대도이다.
도 8는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 9는 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 10은 도 9의 A-B라인을 따라 도시한 단면도이다.
도 11은 도 9의 C-D라인을 따라 도시한 단면도이다.
도 12는 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 13 내지 도 20은 실시예에 따른 디스플레이 장치를 제조하는 방법을 설명하는 도면이다.
도 21은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 22는 제3 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 23은 제4 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 3을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.
도 4 및 도 5를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 4에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 5과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 5와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 5에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 6은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 6을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 4의 PX) 별로 배치된 복수의 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 7은 도 6의 A2 영역의 확대도이다.
도 7을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 발광 소자(150)를 조립하기 위해 유전영동힘을 생성하기 위해 구비될 수 있다. 예컨대, 발광 소자(150)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광 소자(150), 녹색 발광 소자(150G) 및 청색 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
도 8는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7 및 도 8를 참조하여 발광 소자의 자가 조립 방식을 설명한다.
기판(200)은 디스플레이 장치의 패널 기판일 수 있다. 이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 8를 참조하면, 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 7에 도시한 바와 같이, 기판(200)에는 조립될 발광 소자(150) 각각에 대응하는 한 쌍의 조립 배선(201, 202)이 배치될 수 있다.
조립 배선(201, 202)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 조립 배선(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
조립 배선(201, 202)은 외부에서 공급된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 유전영동힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동힘에 의해 기판(200) 상의 조립 홀(203)에 발광 소자(150)를 고정시킬 수 있다.
조립 배선(201, 202) 간의 간격은 발광 소자(150)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
조립 배선(201, 202) 상에는 절연층(206)이 형성되어, 조립 배선(201, 202)을 유체(1200)로부터 보호하고, 조립 배선(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연층(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203)이 형성될 수 있다. 예컨대, 기판(200)의 형성 시, 절연층(206)의 일부가 제거됨으로써, 발광 소자(150)들 각각이 절연층(206)의 조립 홀(203)에 조립될 수 있다.
기판(200)에는 발광 소자(150)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광 소자가 조립되거나 복수의 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 8를 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광 소자(150)는 조립 장치(1100)를 향해 이동할 수 있다.
발광 소자(150)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 조립 배선(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광 소자(150)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광 소자(150)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 발광 소자(150)와 기판(200) 사이에는 소정의 솔더층(미도시)이 더 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
이후 발광 소자(150)에 전극 배선(미도시)이 연결되어 전원을 인가할 수 있다.
다음으로 도시되지 않았지만, 후공정에 의해 적어도 하나 이상의 절연층이 형성될 수 있다. 적어도 하나 이상의 절연층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
한편, 실시예는 반도체 발광 소자가 조립되는 제1 홀로부터 연장되는 적어도 하나 이상의 제2 홀에 연결 전극이 배치됨으로써, 연결 전극에 전기적 단선이 발생되지 않아 점등 불량을 방지할 수 있다.
이하에서 상기 기술적 효과를 얻을 수 있는 다양한 실시예를 설명한다.
[제1 실시예]
도 9는 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 10은 도 9의 A-B라인을 따라 도시한 단면도이다. 도 11은 도 9의 C-D라인을 따라 도시한 단면도이다.
도 9 내지 도 11을 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 제1 절연층(330), 제1 및 제2 조립 배선(321, 322), 제2 절연층(340), 반도체 발광 소자(150) 및 연결 전극(371, 372, 373)를 포함할 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
제1 및 제2 조립 배선(321, 322)은 기판(310) 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322)는 동일 층 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322) 및 기판(310)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 및 제2 조립 배선(321, 322)은 동일한 층에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322)은 서로 나란하게 배치될 수 있다. 제1 및 제2 조립 배선(321, 322)은 자가 조립 방식에서 반도체 발광 소자(150)를 제1 홀(361)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 및 제2 조립 배선(321, 322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 유전영동힘에 의해 조립 장치(도 10의 1100)에 의해 이동 중인 반도체 발광 소자(150)가 제1 홀(361)에 조립될 수 있다.
제1 절연층(330)은 기판(310) 상에 배치될 수 있다. 예컨대, 제1 절연층(330)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(330)은 유전영동힘과 관련된 유전율을 갖는 물질로 이루어질 수 있다.
제2 절연층(340)은 제1 및 제2 조립 배선(321, 322) 상에 배치될 수 있다. 제2 절연층(340)은 반도체 발광 소자(150)가 조립되기 위한 제1 홀(361)을 가질 수 있다. 예컨대, 제1 홀(361) 내에 제2 절연층(340)이 노출될 수 있다. 예컨대, 제1 홀(361)의 바닥면은 제2 절연층(340)의 상면일 수 있다.
제2 절연층(340)은 반도체 발광 소자(150)의 두께를 고려하여 그 두께가 결정될 수 있다. 예컨대, 제2 절연층(340)의 두께는 반도체 발광 소자(150)의 두께보다 작을 수 있다. 따라서, 반도체 발광 소자(150)의 상측은 제2 절연층(340)의 상면보다 더 높게 위치될 수 있다. 즉, 반도체 발광 소자(150)의 상측은 제2 절연층(340)의 상면으로부터 상부 방향으로 돌출될 수 있다.
제1 홀(361)의 형성을 위한 공차 마진과 제1 홀(361) 내에 반도체 발광 소자(150)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 제1 홀(361)의 사이즈가 결정될 수 있다. 예컨대, 제1 홀(361)의 사이즈는 반도체 발광 소자(150)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150)가 제1 홀(361)의 중심에 조립되었을 때 반도체 발광 소자(150)의 외 측면과 제1 홀(361)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 홀(361)은 반도체 발광 소자(150)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150)가 원형인 경우, 제1 홀(361) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150)가 직사각형인 경우, 제1 홀(361) 또한 직사각형일 수 있다.
제2 절연층(340)은 제1 홀(361)의 측 방향으로 연장되는 적어도 하나 이상의 제2 홀(362, 363)을 가질 수 있다.
예컨대, 제2 홀은 제1 조립 배선(321) 상에 형성된 제2-1 홀(362)과 제2 조립 배선(322) 상에 형성된 제2-2 홀(363)을 포함할 수 있다. 예컨대, 제2-1 홀(362)과 제2-2 홀(363)은 Y 방향을 따라 배치될 수 있다. 예컨대, 제2-1 홀(362)은 제1 홀(361)에서 -Y 방향을 따라 연장되어 형성되고, 제2-2 홀(363)은 제1 홀(361)에서 +Y 방향을 따라 연장되어 형성될 수 있다.
한편, 제2 홀(362, 363)은 연결 전극(371, 372, 373)을 형성하기 위한 금속막이 끊김 없이 연속적으로 이어져 증착되도록 충분한 공간을 가질 수 있다. 예컨대, 제2 홀(362, 363)은 폭(W11)과 길이(L11)이 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 폭(W11)은 2㎛ 내지 4㎛일 수 있다. 예컨대, 길이(L11)는 2㎛ 내지 4㎛일 수 있다. 폭(W11)이나 길이(L11)가 2㎛ 미만인 경우, 제2 홀(362, 363)의 공간이 좁아 금속막에 끊김이 발생될 수 있다. 폭(W11)이나 길이(L11)가 4㎛ 초과하는 경우, 공간이 커져 자가 조립시 제2 홀(362, 363)에 또 다른 반도체 발광 소자가 부착되어 조립 불량이 발생되고 반도체 발광 소자의 낭비가 초래되어 제조 단가가 상승될 수 있다.
예컨대, 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)는 제1 조립 배선(321) 및 제2 조립 배선(322) 사이의 간격보다 작을 수 있다. 예컨대, 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)는 반도체 발광 소자(150)의 직경의 1/2 이하일 수 있다. 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)는 반도체 발광 소자(150)의 직경의 1/2를 초과하는 경우, 제2 홀(362, 363)의 공간이 커 또 다른 반도체 발광 소자가 제2 홀(362, 363)에 부착되어 조립 불량이 발생되고 반도체 발광 소자의 낭비가 초래되어 제조 단가가 상승될 수 있다.
예컨대, 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)는 반도체 발광 소자(150)의 외 측면과 제1 홀(361)의 내 측면 사이의 간격(L)보다 클 수 있다. 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)가 반도체 발광 소자(150)의 외 측면과 제1 홀(361)의 내 측면 사이의 간격(L)보다 크므로, 제2 홀(362, 363)에 금속막이 증착되어 연결 전극(371, 372, 373)이 형성되는 경우, 연결 전극(371, 372, 373)에 전기적 단선이 형성되지 않아 점등 불량이 방지될 수 있다.
실시에에 따르면, 제2 홀(362, 363)의 형성으로 두꺼운 제2 절연층(340)이 제거되므로, 제2 홀(362, 363)이 없을 때에 제2 홀(362, 363)에 전기장의 세기가 커지고, 이에 따라 유전영동힘이 커져, 반도체 발광 소자(150)가 더욱 더 강한 유전영동힘에 의해 당겨질 수 있어 조립율이 향상될 수 있다.
한편, 반도체 발광 소자(150)는 제1 홀(361)에 배치될 수 있다.
반도체 발광 소자(150)는 적색 광을 생성하는 적색 반도체 발광 소자, 녹색 광을 생성하는 녹색 반도체 발광 소자 및 청색 광을 생성하는 청색 반도체 발광 소자를 포함할 수 있다.
예컨대, 자가 조립시, 동일한 챔버(도 8의 1300)에 분산된 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자가 동일한 조립 장치(1100)에 의해 동시에 이동되어, 대응하는 서브 화소(도 4의 PX1, PX2, PX3) 각각의 제1 홀(361)에 조립될 수 있다. 서브 화소(도 4의 PX1, PX2, PX3) 각각의 제1 홀(361)의 사이즈가 동일한 경우, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자가 자신이 조립될 제1 홀(361)에 조립되지 않고 다른 제1 홀(361)에 조립될 수 있다. 이러한 문제를 해소하기 위해, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각의 형상을 달리하고, 그 상이한 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각의 형상에 대응하도록 제1 홀(361)이 형성될 수 있다. 따라서, 서로 상이한 형상을 갖는 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각이 자신의 형상에 대응하는 제1 홀(361)에 조립되므로, 조립 불량을 방지할 수 있다.
예컨대, 적색 반도체 발광 소자의 형상은 원형이고, 녹색 반도체 발광 소자의 형상은 제1 단축과 제1 장축을 갖는 제1 타원형이며, 청색 반도체 발광 소자의 형상은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형일 수 있다.
반도체 발광 소자(150)는 제1 홀(361) 내에 배치되어 컬러 광을 생성할 수 있다. 상술한 바와 같이, 반도체 발광 소자(150)는 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자를 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 제1 서브 화소(도 4의 PX1)에 배치되고, 녹색 반도체 발광 소자는 제2 서브 화소(PX2)에 배치되며, 청색 반도체 발광 소자는 제3 서브 화소(PX3)에 배치될 수 있다. 따라서, 제1 서브 화소(PX1)에서 출사된 적새 광, 제2 서브 화소(PX2)에서 출사된 녹새 광 및 제3 서브 화소(PX3)에서 출사된 청색 광에 의해 컬러 영상이 표시될 수 있다.
실시예의 반도체 발광 소자(150)는 수직형 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 반도체 발광 소자(150)가 제1 홀(361)에 조립된 후, 반도체 발광 소자(150)의 제1 전극(154)은 하부 전극 배선에 전기적으로 연결되고, 반도체 발광 소자(150)의 제2 전극(155)은 전극 배선(360)에 전기적으로 연결될 수 있다. 여기서, 하부 전극 배선은 제2 조립 배선(322)일 수 있지만, 이에 대해서는 한정하지 않는다. 반도체 발광 소자(150)가 제1 홀(361)에 조립된 후 열 압착이 수행되면, 열에 의해 반도체 발광 소자(150)의 제1 전극(154)의 본딩층이 녹고 압착에 의해 반도체 발광 소자(150)가 보다 강하게 기판(310)에 밀착될 수 있다. 상기 녹은 본딩층을 매개로 하여 반도체 발광 소자(150)가 기판(310)에 부착될 수 있다.
도 12는 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 12를 참조하면, 실시예에 따른 반도체 발광 소자(150)는 발광부(151, 152, 153), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)를 포함할 수 있다. 제1 실시예에 따른 반도체 발광 소자(150)는 이보다 더 많은 구성 요소를 포함할 수도 있다.
발광부(151, 152, 153)는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함하지만, 이보다 더 많은 구성 요소가 포함될 수도 있다.
제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(미도시) 상에서 순차적으로 성장될 수 있다. 이후, 식각 공정을 이용하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)의 순서로 수직 방향을 따라 식각될 수 있다. 이후, 제1 도전형 반도체층(151)의 측면 일부를 제외한 나머지 영역, 즉 제1 도전형 반도체층(151)의 측면의 다른 일부, 활성층(152)의 측면 및 제2 도전형 반도체층(153)의 측면 둘레를 따라 패시베이션층(157)이 형성됨으로써, 반도체 발광 소자(150)가 제조될 수 있다.
제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
예컨대, 제1 도전형 반도체층(151)은 전자를 생성하고, 제2 도전형 반도체층(153)은 홀을 형성할 수 있다. 활성층(152)은 광을 생성하는 것으로서 발광층으로 불릴 수 있다.
실시예의 반도체 발광 소자(150)가 메사 식각으로 형성되는 경우, 반도체 발광 소자(150)의 상측에서 하측으로 갈수록 그 직경이 점점 더 커질 수 있다.
제1 전극(154)은 제1 도전형 반도체층(151)의 하측에 배치될 수 있다. 제1 전극(154)은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 제1 전극(154)은 반도체 발광 소자(150)를 기판(310)에 본딩하기 위한 본딩층과 발광부(151, 152, 153)의 하측, 예컨대 제1 도전형 반도체층(151)에 본딩층을 접합하기 위한 접합층을 포함할 수 있다. 예컨대, 본딩층은 인듐(In), 주석(Sn) 등으로 이루어질 수 있다. 예컨대, 접합층(154_2)은 티타늄(Ti), 크롬(Cr) 등으로 이루어질 수 있다.
제2 전극(155)은 제2 도전형 반도체층(153) 상에 배치될 수 있다. 제2전극(155)은 적어도 하나 이상의 층을 포함할 수 있다. 제2 전극(155)은 투명 도전층과 자성층을 포함할 수 있다. 투명 도전층은 투명한 도전성 물질, 예컨대 ITO로 이루어질 수 있다. 투명 도전층은 전극 배선(360)에서 공급된 전압에 의한 전류가 제2 도전형 반도체층(153)의 전 영역으로 고르게 퍼지도록 하는 전류 스프레딩 효과를 얻을 수 있다. 즉, 투명 도전층에 의해 제2 도전형 반도체층(153)의 전 영역에 고르게 전류가 퍼져, 제2 도전형 반도체층(153)의 전 영역에서 정공이 생성되므로, 정공 생성량을 늘려 활성층(152)에서 정공과 전자의 재결합에 의해 생성되는 광량을 증가시켜 광 효율을 높일 수 있다. 광 효율의 증가는 휘도의 향상으로 이어질 수 있다.
자성층은 니켈(Ni), 코발트(Co), 철(Fe) 등을 포함할 수 있다. 자성층은 SmCo, Gd계, La계, Mn계 금속을 포함할 수 있다. 자성층은 자가 조립시 조립 장치(도 1100)에 구비된 자성체에 의해 자화되어, 반도체 발광 소자(150)가 자성체와 인력이 작용하도록 하는 역할을 한다. 따라서, 자성체의 이동을 따라 반도체 발광 소자(150)가 동일하게 이동할 수 있다.
반도체 발광 소자(150)의 광의 진행을 방해하지 않도록 자성층은 나노미터(nm) 급으로 매우 얇은 두께로 형성되어 광이 투과될 수 있다.
자성 조립시, 자성체의 이동에 따라 반도체 발광 소자(150)가 보다 빠르고 신속하게 이동되도록 하여, 공정 시간을 단축하고 조립 수율을 향상시킬 수 있다.
패시베이션층(157)은 발광부(151, 152, 153)를 보호할 수 있다. 예컨대, 패시베이션층(157)은 발광부(151, 152, 153)를 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 제2 전극(155)을 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 발광부(151, 152, 153)의 측부 둘레를 따라 배치되고 제2 전극(155) 상에 배치될 수 있다.
패시베이션층(157)은 자가조립시 반도체 발광 소자(150)가 뒤집히지 않고 반도체 발광 소자(150)의 하측, 즉 제1 도전형 반도체층(151)의 하면이 제1 절연층(330)의 상면을 마주보도록 할 수 있다. 즉, 자가조립시 반도체 발광 소자(150)의 패시베이션층(157)이 제1 조립 배선(321)과 제2 조립 배선(322)에서 멀어지도록 위치될 수 있다. 반도체 발광 소자(150)의 하측에는 패시베이션층(157)이 배치되지 않고 있으므로, 반도체 발광 소자(150)의 하측은 제1 조립 배선(321)과 제2 조립 배선(322)으로 가까워지도록 위치될 수 있다. 따라서, 자가조립시, 반도체 발광 소자(150)의 하측은 제1 절연층(330)을 마주보고 위치되고 반도체 발광 소자(150)의 상측은 상부 방향을 향해 위치됨으로써, 반도체 발광 소자(150)가 뒤집혀 조립되는 오정렬을 방지할 수 있다.
한편, 패시베이션층(157)은 발광부(151, 152, 153)의 측부 일부, 즉 제1 측부(158a)의 둘레에는 배치되고, 발광부(151, 152, 153)의 측부의 다른 일부, 즉 제2 측부(158b)의 둘레에는 배치되지 않을 수 있다. 예컨대, 발광부(151, 152, 153)의 제1 측부(158a)는 제1 도전형 반도체층(151)의 측부 일부, 활성층(152)의 측부 및 제2 도전형 반도체층(153)의 측부이고, 발광부(151, 152, 153)의 제2 측부(158b)는 제1 도전형 반도체층(151)의 측부의 다른 일부일 수 있다.
예컨대, 발광부(151, 152, 153)의 제2 측부(158b)는 패시베이션층(157)에는 패시베이션층(157)이 배치되지 않으므로, 외부에 노출될 수 있다. 발광부(151, 152, 153)의 아래에 배치된 제1 전극(154)의 측부도 외부에 노출될 수 있다. 실시예의 연결 전극(371, 372, 373)이 발광부(151, 152, 153)의 제2 측부(158b) 및/또는 제1 전극(154)의 측부에 전기적으로 연결될 수 있다.
연결 전극(371, 372)은 제2 절연층(340)의 제2 홀(362, 363)에 배치될 수 있다. 연결 전극(371, 372)은 제2 절연층(340)의 제2 홀(362, 363)에서 반도체 발광 소자(150)의 측부에 전기적으로 연결될 수 있다. 예컨대, 연결 전극(371, 372)의 제1 측은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전기적으로 연결되고, 연결 전극(371, 372)의 제2 측은 반도체 발광 소자(150)의 측부와 전기적으로 연결될 수 있다.
또한, 연결 전극(373)은 제2 절연층(340)의 제1 홀(361)에 배치될 수 있다. 연결 전극(373)은 제2 절연층(340)의 제1 홀(361)에서 반도체 발광 소자(150)의 측부에 전기적으로 연결될 수 있다. 예컨대, 연결 전극(373)의 제1 측은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전기적으로 연결되고, 연결 전극(373)의 제2 측은 반도체 발광 소자(150)의 측부와 전기적으로 연결될 수 있다.
예컨대, 연결 전극(371, 372, 373)은 전기 전도성이 우수한 적어도 하나 이상의 층으로 이루어질 수 있다. 예컨대, 연결 전극(371, 372, 373)은 몰리브덴(Mo)을 포함하는 제1 층, 알루미늄(Al)을 포함하는 제2 층 및 몰리브덴(Mo)을 포함하는 제3 층을 포함할 수 있다.
예컨대, 연결 전극(371, 372, 373)은 300nm 내지 800nm의 두께를 가질 수 있다. 연결 전극(371, 372, 373)이 300nm 미만인 경우, 증착시 균일하게 증착되지 않고 끊어지는 현상이 발생될 수 있다. 연결 전극(371, 372, 373)이 800nm를 초과하는 경우, 해당 두께 형성을 위한 증착 시간이 너무 오래 걸릴 수 있다.
종래에는 제1 홀(361)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이의 간격(L)이 매우 좁고, 이 좁은 간격(L)을 갖는 영역 상에 연결 전극(373)을 형성하기 위한 금속막이 증착되므로, 금속막이 연속적으로 이어지지 않고 끊기는 현상이 발생된다. 금속막이 패터닝되어 연결 전극(373)이 형성되더라도 해당 끊긴 부분에 전기적 단선이 발생되어 점등 불량이 발생된다.
하지만, 실시예에 따르면, 반도체 발광 소자(150)가 조립되는 제2 절연층(340)의 제1 홀(361)로부터 측 방향으로 연장되어 제2 홀(362, 363)이 형성되고 이 제2 홀(362, 363)에 연결 전극 연결 전극(371, 372)이 배치됨으로써, 연결 전극(371, 372)이 단선 없이 반도체 발광 소자(150)의 측부에 전기적으로 연결되어 점등 불량을 방지할 수 있다.
즉, 제1 홀(361)에서 연장된 제2 홀(362, 363)에는 반도체 발광 소자(150)가 배치되지 않는 빈 공간일 수 있다. 따라서, 반도체 발광 소자(150)가 제1 홀(361)에 조립된 후, 금속막이 제2 절연층(340) 및 반도체 발광 소자(150) 상에 증착되는 경우, 금속막이 제2 홀(362, 363)의 내 측면과 제1 홀(361)에 배치된 반도체 발광 소자(150)의 외 측면 사이의 간격(L)이 적어도 제2 홀(362, 363)의 연장 길이(L11)만큼 증가되므로 제2 홀(362, 363)의 내 측면과 제1 홀(361)에 배치된 반도체 발광 소자(150)의 외 측면 사이의 영역 상에 증착된 금속막이 끊김 없이 연속적으로 이어질 수 있다. 따라서, 해당 금속막을 패턴닝하여 연결 전극(371, 372)이 형성된 경우, 연결 전극(371, 372)이 전기적 단선 없이 반도체 발광 소자(150)의 측부에 전기적으로 연결되어 점등 불량이 방지될 수 있다.
한편, 연결 전극은 제2-1 홀(362)에 배치되는 제1 연결 전극(371)과 제2-2 홀(363)에 배치되는 제2 연결 전극(372)를 포함할 수 있다.
예컨대, 제1 연결 전극(371)은 제2-1 홀(362)에서 제1 홀(361)을 통해 반도체 발광 소자(150)의 제1 측부(158a)에 전기적으로 연결될 수 있다. 예컨대, 제2 연결 전극(372)은 제2-2 홀(363)에서 제1 홀(361)을 통해 반도체 발광 소자(150)의 제2 측부(158b)에 전기적으로 연결될 수 있다.
실시예에서는 반도체 발광 소자(150)의 측부에 2개의 연결 전극, 즉 제1 및 제2 연결 전극(371, 372)이 전기적으로 연결되고 있지만, 제1 및 제2 연결 전극(371, 372) 중 하나의 연결 전극만 반도체 발광 소자(150)의 측부에 연결되고 나머지 연결 전극은 생략될 수도 있다.
제1 및 제2 연결 전극(371, 372) 각각은 반도체 발광 소자(150)의 측부에 접하는 제1 연결 영역(371_1, 372_1), 제1 연결 영역(371_1, 372_1)에서 연장되어 제1 및 제2 조립 배선(321, 322) 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역(371_2, 372_2) 및 제2 연결 영역(371_2, 372_2)에서 연장되어 제2 홀(362, 363)의 내 측면에 접하는 제3 연결 영역(371_3, 372_3)을 포함할 수 있다.
제1 연결 영역(371_1, 372_1)의 상측은 반도체 발광 소자(150)의 패시베이션층(157)과 접하고, 제1 연결 영역(371_1, 372_1)의 하측은 반도체 발광 소자(150)의 제1 도전형 반도체층(151)의 측면 및/또는 제1 전극(154)의 측면에 접할 수 있다.
제1 연결 영역(371_1, 372_1)과 제3 연결 영역(371_3, 372_3)은 동일한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 연결 전극은 제1 홀(361) 내에 반도체 발광 소자(150)의 둘레를 따라 배치되는 제3 연결 전극(373)을 포함할 수 있다. 예컨대, 제3 연결 전극(373)은 제1 홀(361)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이에 배치될 수 있다.
예컨대, 제1 홀(361)의 제3 연결 전극(373)의 제1 측은 제2 홀(362, 363)에서 제1 연결 전극(371)에 연결되고, 제1 홀(361)의 제3 연결 전극(373)의 제2 측은 제2 홀(362, 363)에서 제2 연결 전극(372)에 연결될 수 있다.
제3 연결 전극(373)은 반도체 발광 소자(150)의 측부에 접하는 제1 연결 영역(373_1), 제1 연결 영역(373_1)에서 연장되어 제1 및 제2 조립 배선(321, 322) 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역(373_2) 및 제2 연결 영역(373_2)에서 연장되어 제1 홀(361)의 내 측면에 접하는 제3 연결 영역(373_3)을 포함할 수 있다.
제1 연결 영역(373_1)의 상측은 반도체 발광 소자(150)의 패시베이션층(157)과 접하고, 제1 연결 영역(373_1)의 하측은 반도체 발광 소자(150)의 제1 도전형 반도체층(151)의 측면 및/또는 제1 전극(154)의 측면에 접할 수 있다.
제1 연결 영역(373_1)과 제3 연결 영역(373_3)은 동일한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제1 홀(361)과 제2 홀(362, 363)은 연통되므로, 연결 전극(371, 372, 373)을 형성하기 위해 금속막이 증착되는 경우, 증착막이 제1 홀(361)과 제2 홀(362, 363) 사이에서 연속적으로 이어져 형성될 수 있다. 따라서, 제2 홀(362, 363) 내에서 제1 및/또는 제2 연결 전극(371, 372) 각각의 제1 연결 영역(371_1, 372_1)은 제1 홀(361) 내의 제3 연결 전극(373)의 제1 연결 영역(373_1)일 수 있다. 다시 말해, 제1 연결 영역(373_1)은 제1 내지 제3 연결 전극(371, 372, 373) 모두에서 공유될 수 있다.
그러므로, 제1 연결 영역(371_1, 372_1, 273_1)이 제1 홀(361)에서 반도체 발광 소자(150)의 둘레를 따라 반도체 발광 소자(150)의 측부에 접하고, 제2 연결 영역(273_2)이 제2 홀(362, 363)에서 반도체 발광 소자(150)의 둘레를 따라 제1 및 제2 조립 배선(321, 322) 중 하나의 조립 배선의 상면에 접할 수 있다. 또한, 제1 홀(361)의 제2 연결 영역(273_2)는 제2 홀(362, 363)에서 제2 연결 영역(271_2, 272_2)으로 연장되고, 제2 홀(362, 363)의 제3 연결 영영(271_3, 272_3)은 제2 홀(362, 363)에서 제2 연결 영역(271_2, 272_2)로부터 연장되어 제2 홀(362, 363)의 내 측면에 접할 수 있다. 아울러, 제1 홀(361)의 제3 연결 영역(273_3)은 제2 연결 영역(273_2)로부터 연장되어 제1 홀(361)의 내 측면에 접할 수 있다.
실시예에 따르면, 연결 전극(371, 372, 373)이 제1 홀(361)뿐만 아니라 제2 홀(362, 363)에도 배치되고, 또한 반도체 발광 소자(150)의 측면, 제1 절연층(330)을 통한 제1 및/또는 제2 조립 배선(321, 322)의 상면 그리고 제1 홀(361) 및 제2 홀(362, 363)의 내 측면에 부착됨으로써, 반도체 발광 소자(150)의 결합력이 강화되어 신뢰성이 제고될 수 있다.
한편, 제1 연결 전극(371)은 제1 홈(376)을 가지고, 제2 연결 전극(372)은 제2 홈(377)을 가지며, 제3 연결 전극(373)은 제3 홈(378)을 가질 수 있다. 제1 내지 제3 홈(376, 377 378)은 제1 내지 제3 연결 전극(371, 372, 373) 각각이 증착 방식에 의해 얇은 두께로 형성됨으로 인해 형성될 수 있다.
예컨대, 제1 홈(376)의 폭(W1) 또는 제2 홈(377)의 폭(W2)는 제3 홈(378)의 폭(W3)보다 클 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 제3 절연층(350)을 포함할 수 있다.
제3 절연층(350)은 제1 내지 제3 홈(376, 377 378) 각각에 배치될 수 있다. 나중에 제조 공정에서 설명하겠지만, 제2 절연층(340)은 연결 전극(371, 372, 373)의 높이를 결정하는 스토퍼(stopper)로서의 역할을 할 수 있다. 즉, 제3 절연층(350)의 높이만큼 연결 전극(371, 372, 373)의 높이가 형성될 수 있다. 즉, 제3 절연층(350)의 높이를 높이면, 연결 전극(371, 372, 373)의 높이도 높아질 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 제4 절연층(360) 및 전극 배선(380)을 포함할 수 있다.
제4 절연층(360)은 제2 절연층(340) 및 제3 절연층(350) 상에 배치될 수 있다. 제4 절연층(360)은 전극 배선(380)이나 다른 층을 용이하게 형성하도록 하기 위한 평탄화층일 수 있다. 따라서, 제4 절연층(360)이 상면은 평평한 면을 가질 수 있다.
전극 배선(380)은 제4 절연층(360) 상에 배치되어, 제4 절연층(360)을 통해 반도체 발광 소자(150)에 전기적으로 연결될 수 있다.
예컨대, 전극 배선(380)은 제4 절연층(360) 및 반도체 발광 소자(150)의 패시베이션층(157)을 통해 제2 전극(155)과 전기적으로 연결될 수 있다.
제1 및/또는 제2 조립 배선(321, 322)은 하부 전극 배선이고, 전극 배선(380)은 상부 전극 배선으로 명명될 수 있다.
따라서, 제2 조립 배선(322)과 전극 배선(380)에 의해 공급된 전압에 의해 반도체 발광 소자(150)에서 광이 발광될 수 있다.
이상에서 누락된 설명은 도 7 및 그와 관련된 설명으로부터 용이하게 이해될 수 있다.
제1 내지 제4 절연층(330 내지 360)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예컨대, 제1 내지 제4 절연층(330 내지 360) 중 적어도 하나 이상의 절연층은 유기 물질로 이루어질 수 있다. 예컨대, 제1 내지 제4 절연층(330 내지 360) 중 적어도 2개 이상의 절연층은 동일한 물질로 이루어질 수 있다.
제1 실시예에 따르면, 반도체 발광 소자(150)가 조립되는 제1 홀(361)로부터 측 방향을 연장된 적어도 하나 이상의 제2 홀(362, 363)이 형성되고 이 홀에 연결 전극(371, 372)이 배치됨으로써, 연결 전극(371, 372)에 전기적 단선이 발생하지 않아 점등 불량이 방지될 수 있다.
제1 실시예에 따르면, 연결 전극(371, 372, 373)이 제1 홀(361)뿐만 아니라 제2 홀(362, 363)에도 배치되고, 또한 반도체 발광 소자(150)의 측면, 제1 절연층(330)을 통한 제1 및/또는 제2 조립 배선(321, 322)의 상면 그리고 제1 홀(361) 및 제2 홀(362, 363)의 내 측면에 부착됨으로써, 반도체 발광 소자(150)의 결합력이 강화되어 신뢰성이 제고될 수 있다.
제1 실시예에 따르면, 제2 홀(362, 363)의 형성으로 두꺼운 제2 절연층(340)이 제거되므로, 제2 홀(362, 363)이 없을 때에 제2 홀(362, 363)에 전기장의 세기가 커지고, 이에 따라 유전영동힘이 커져, 반도체 발광 소자(150)가 더욱 더 강한 유전영동힘에 의해 당겨질 수 있어 조립율이 향상될 수 있다.
제1 실시예에 따르면, 반도체 발광 소자(150)의 둘레를 따라 연결 전극(371, 372, 373)이 전기적으로 연결되므로, 반도체 발광 소자(150)가 제1 홀(361)에서 한쪽으로 치우치더라도 균일한 전압이 공급되므로, 각 서브 화소 간에 균일한 휘도를 확보하여 화질을 향상시킬 수 있다.
도 13 내지 도 20은 실시예에 따른 디스플레이 장치를 제조하는 방법을 설명하는 도면이다.
도 13에 도시한 바와 같이, 기판(310) 상에 배치된 제2 절연층(340)에 제1 홀(361)뿐만 아니라 제1 홀(361)에서 측 방향을 따라 연장된 제2 홀(362, 363)이 형성될 수 있다. 제1 홀(361) 및 제2 홀(362, 363)은 제1 조립 배선(321) 상에 위치될 수 있다.
도 14에 도시한 바와 같이, 자가 조립 공정(도 8)을 수행하여, 반도체 발광 소자(150)가 제1 홀(361)에 조립될 수 있다.
다음, 식각 공정을 수행하여 제1 홀(361) 및 제2 홀(362, 363)에 노출된 제1 절연층(330)이 제거되어 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 외부에 노출될 수 있다. 따라서, 제1 홀(361) 및 제2 홀(362, 363)에서 제1 절연층(330)이 제거되어 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 외부에 노출되는 개구(331, 332)가 형성될 수 있다.
도시되지 않았지만, 상기 제거된 제1 절연층(330)에 대응하여 제1 조립 배선(321) 및/또는 제2 조립 배선(322)도 제거될 수도 있다. 이러한 경우, 기판(310)의 상면의 일부가 외부에 노출될 수 있다.
도 15에 도시한 바와 같이, 제2 절연층(340) 및 반도체 발광 소자(150) 상에 금속막(370)이 증착될 수 있다. 금속막(370)은 제1 및 제2 홀(362, 363)에서 개구(331, 332)를 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 각각에 접할 수 있다.
금속막(370)이 비교적 얇게 형성되므로, 제1 홀(361) 및 제2 홀(362, 363)에 증착된 금속막(370)에 의해 홈(376, 377)이 형성될 수 있다.
실시예에 따르면, 제1 홀(361)에서 연장된 제2 홀(362, 363)이 형성되고, 이 제2 홀(362, 363)에 금속막(370)이 형성될 수 있다. 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)가 비교적 크므로, 제2 홀(362, 363)에 증착된 금속막(370)은 끊김 없이 연속적으로 이어질 수 있다.
도 16에 도시한 바와 같이, 금속막(370) 상에 절연막(351)이 형성될 수 있다. 절연막(351)은 제1 홀(361) 및 제2 홀(362, 363)에 증착된 금속막(370)에 의해 형성된 홈(376, 377)에도 형성될 수 있다.
절연막(351)은 반도체 발광 소자(150)의 상측에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 17에 도시한 바와 같이, 애싱(ashing) 공정을 수행하여, 홈(376, 377)에 형성된 절연막(351)을 제외한 나머지 절연막(351)을 제거할 수 있다. 홈(376, 377)에 형성된 절연막(351)은 제3 절연층(350)이 될 수 있다.
도 18에 도시한 바와 같이, 패터닝 공정을 수행하여 금속막(370)이 제거될 수 있다. 제3 절연층(350)이 마스크 역할을 하므로, 제1 홀(361)과 제2 홀(362, 363)에 증착된 금속막(370)은 제거되지 않을 수 있다. 따라서, 제1 홀(361)과 제2 홀(362, 363)에서 제거되지 않은 금속막(370)은 연결 전극(371, 372, 373)이 될 수 있다.
패터닝 공정에 의해 제2 절연층(340), 제3 절연층(350) 및 반도체 발광소자 상의 금속막(370)이 제거될 수 있다. 하지만, 제1 홀(361)과 제2 홀(362, 363)에 증착된 금속막(370)은 제2 절여층과 제3 절연층(350) 사이에 얇은 두께를 가져 더 이상 제거되지 않을 수 있다.
도 19에 도시한 바와 같이, 제2 절연층(340), 제3 절연층(350) 및 반도체 발광 소자(150) 상에 제4 절연층(360)이 형성되고, 제4 절연층(360) 및 반도체 발광 소자(150)의 패시베이션층(157)이 제거되어 콘택홀(365)이 형성될 수 있다.
도 20에 도시한 바와 같이, 제4 절연층(360) 상에 형성되고, 콘택홀(365)를 통해 반도체 발광 소자(150)의 제2 전극(155)에 전기적으로 연결된 전극 배선(380)이 형성될 수 있다.
[제2 실시예]
도 21은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
제2 실시예는 4개이 제2 홀(362 내지 365)을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 21을 참조하면, 제2 실시예에 따른 디스플레이 장치(300A)에서, 복수의 제2 홀(362 내지 365)가 제1 홀(361)로부터 측 방향을 따라 연장되어 형성될 수 있다.
복수의 제2 홀은 제2-1 홀(362), 제2-2 홀(363), 제2-3 홀(364) 및 제2-4 홀(365)을 포함할 수 있다.
예컨대, 제2-1 홀(362) 및 제2-2 홀(363)은 제1 대각선(391) 상에 위치될 수 있다. 예컨대, 제2-3 홀(364) 및 제2-4 홀(365)은 제2 대각선(392) 상에 위치될 수 있다. 제1 대각선(391)과 제2 대각선(392)는 서로 90도 교차할 수 있지만, 이에 대해서는 한정하지 않는다. 따라서, 제2-1 홀(362), 제2-2 홀(363), 제2-3 홀(364) 및 제2-4 홀(365)는 제1 홀(361)의 중심을 기준으로 서로 90도 이격될 수 있다.
예컨대, 제2-1 홀(362), 제2-2 홀(363), 제2-3 홀(364) 및 제2-4 홀(365)은 제1 홀(361)을 중심으로 방사상으로 위치될 수 있다.
예컨대, 제2-1 홀(362) 및 제2-3 홀(364)은 제1 조립 배선(321) 상에 배치되고, 제2-2 홀(363) 및 제2-4 홀(365)은 제2 조립 배선(322) 상에 배치될 수 있다.
연결 전극(도 10 및 도 11의 371, 372, 373)이 제1 홀(361)과 복수의 제2 홀(362 내지 365)에 배치될 수 있다. 예컨대, 제1 연결 전극(371)은 제1 홀(361)에 배치되고, 2개의 제2 연결 전극은 제2-1 홀(362) 및 제2-3 홀(364)에 배치되며, 2개의 연결 전극은 제2-2 홀(363) 및 제2-4 홀(365)에 배치될 수 있다.
제2 실시예에 따르면, 보다 많은 연결 전극이 반도체 발광 소자(150)에 전기적으로 연결됨으로써, 보다 원활한 전압 공급이 가능하여 휘도가 향상될 수 있다.
제2 실시예에 따르면, 보다 많은 연결 전극에 의해 반도체 발광 소자(150)가 더욱 더 단단하게 기판(310)에 결합되므로, 결합력이 더욱 더 향상될 수 있다.
제2 실시예에 따르면, 서로 등 간격으로 제2 홀(362 내지 365)이 형성되므로, 자가 조립시 제1 홀(361)에 조립된 반도체 발광 소자(150)가 한쪽으로 치우치지 않고 정위치로 정렬될 수 있다.
[제3 실시예]
도 22는 제3 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
제3 실시예는 제1 및 제2 조립 배선(321, 322)이 상이한 층에 배치되고, 연결 전극(371, 372, 373)을 이용하여 제2 조립 배선(322)과 반도체 발광 소자(150)가 전기적으로 연결되는 것을 제외하고 제1 또는 제2 실시예와 동일하다. 제3 실시예에서 제1 또는 제2 실시예와 동일한 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 22를 참조하면, 제3 실시예에 따른 디스플레이 장치(300B)는 기판(310), 제1 절연층(330), 제1 및 제2 조립 배선(321, 322), 제2 절연층(340), 반도체 발광 소자(150), 연결 전극(371, 372, 373), 제3 절연층(350), 제4 절연층(360) 및 전극 배선(380)을 포함할 수 있다.
제1 및 제2 조립 배선(321, 322)은 상이한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(321)은 기판(310)과 제1 절연층(330) 사이에 배치될 수 있다. 예컨대, 제2 조립 배선(322)은 제1 절연층(330) 상에 배치되고 제1 홀(361) 및 제2 홀(362, 363)에 의해 외부에 노출될 수 있다. 또한, 제1 절연층(330)의 상면 일부도 제1 홀(361) 및 제2 홀(362, 363)에 의해 외부에 노출될 수 있다.
제1 홀(361) 및 제2 홀(362, 363)에 연결 배선이 배치될 수 있다. 제2 홀(362, 363)에 배치된 연결 배선은 제1 연결 배선(371) 및 제2 연결 배선(372)을 포함할 수 있다. 제1 연결 배선의 제1 측은 반도체 발광 소자(150)의 제1 측부(158a)에 전기적으로 연결되고 제1 연결 배선의 제2 측은 제1 절연층(330)의 상면 일부에 전기적으로 연결될 수 있다. 제2 연결 배선의 제1 측은 반도체 발광 소자(150)의 제2 측부(158b)에 전기적으로 연결되고 제2 연결 배선의 제2 측은 제2 조립 배선(322)의 상면 일부에 전기적으로 연결될 수 있다.
반도체 발광 소자(150)는 예컨대 수직형 반도체 발광 소자로서, 하측에 제1 전극(154)의 일부로서 본딩층이 구비될 수 있다. 열 압착 공정에 의해 본딩층이 녹아 반도체 발광 소자(150)와 기판(310)이 본딩될 수 있다. 이때, 본딩층을 매개로 하여 반도체 발광 소자(150)와 제2 조립 배선(322)은 전기적으로 연결될 수 있다. 제2 조립 배선(322)은 자가 조립을 위한 전기장을 생성하는 한편, 제2 조립 배선(322)은 반도체 발광 소자(150)를 발광하기 위한 전압을 공급할 수 있다. 제2 조립 배선(322)은 하부 전극 배선일 수 있다.
본딩층으로서 주석(Sn)이나 인듐(In)이 사용되는데, 이들 막질이 좋지 않아 전기적 저항이 증가하여 휘도 저하가 야기될 수 있다. 또한, 열 압착에 의해 반도체 발광 소자(150)와 기판(310) 사이에 본딩층이 존재하지 않고 반도체 발광 소자(150) 주변으로 빠져나가 반도체 발광 소자(150)와 기판(310) 간의 전기적 연결 불량이 발생될 수 있다.
이러한 문제를 해결하기 위해, 실시예는 연결 전극(371, 372, 373)을 이용하여 반도체 발광 소자(150)의 측부와 제2 조립 배선(322)을 전기적으로 연결할 수 있다.
제3 실시예에 따르면, 반도체 발광 소자(150)의 하측은 제2 조립 배선(322)에 직접 연결되고, 반도체 발광 소자(150)의 측부는 연결 전극(371, 372, 373)을 이용하여 제2 조립 배선(322)에 연결됨으로써, 휘도가 향상되고 점등 불량이 방지될 수 있다.
[제4 실시예]
도 23은 제4 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
제4 실시예는 연결 전극(371, 372, 373)이 제2 조립 배선(322)뿐만 아니라 제1 조립 배선(321)에도 전기적으로 연결되는 것을 제외하고 제3 실시예와 동일하다. 제4 실시예예서 제3 실시예와 동일한 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 23을 참조하면, 제4 실시예에 따른 디스플레이 장치(300C)는 기판(310), 제1 절연층(330), 제1 및 제2 조립 배선(321, 322), 제2 절연층(340), 반도체 발광 소자(150), 연결 전극(371, 372, 373), 제3 절연층(350), 제4 절연층(360) 및 전극 배선(380)을 포함할 수 있다.
제1 및 제2 조립 배선(321, 322)은 상이한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(321)은 기판(310)과 제1 절연층(330) 사이에 배치될 수 있다. 예컨대, 제2 조립 배선(322)은 제1 절연층(330) 상에 배치되고 제1 홀(361) 및 제2 홀(362, 363)에 의해 외부에 노출될 수 있다. 또한, 제1 절연층(330)의 상면 일부도 제1 홀(361) 및 제2 홀(362, 363)에 의해 외부에 노출될 수 있다.
제1 홀(361) 및 제2 홀(362, 363)에 연결 배선이 배치될 수 있다. 제2 홀(362, 363)에 배치된 연결 배선은 제1 연결 배선(371) 및 제2 연결 배선(372)을 포함할 수 있다. 제1 연결 배선의 제1 측은 반도체 발광 소자(150)의 제1 측부(158a)에 전기적으로 연결되고 제1 연결 배선의 제2 측은 제1 절연층(330)을 통해 제1 조립 배선(321)의 상면 일부에 전기적으로 연결될 수 있다. 제2 연결 배선의 제1 측은 반도체 발광 소자(150)의 제2 측부(158b)에 전기적으로 연결되고 제2 연결 배선의 제2 측은 제2 조립 배선(322)의 상면 일부에 전기적으로 연결될 수 있다.
예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 자가 조립 공정이 완료된 후 서로 전기적으로 연결되어, 동일한 전압이 제1 조립 배선(321) 및 제2 조립 배선(322)을 통해 반도체 발광 소자(150)에 공급될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322)은 하부 전극 배선일 수 있다.
제4 실시예에 따르면, 연결 전극(371, 372, 373)이 제2 조립 배선(322)뿐만 아니라 제1 조립 배선(321)에도 전기적으로 연결됨으로써, 제2 조립 배선(322)뿐만 아니라 제1 조립 배선(321)에서도 전압 공급이 가능하여 휘도가 향상되고 점등 불량이 방지될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 제1 절연층;
    상기 기판 상에 제1 및 제2 조립 배선;
    상기 제1 및 제2 조립 배선 상에 배치되고, 제1 홀과 상기 제1 홀의 측 방향으로 연장되는 적어도 하나 이상의 제2 홀을 갖는 제2 절연층;
    상기 제1 홀에 반도체 발광 소자; 및
    상기 제2 홀에 연결 전극을 포함하는
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 홀은,
    상기 제1 조립 배선 상에 제2-1 홀; 및
    상기 제2 조립 배선 상에 제2-2 홀을 포함하는
    디스플레이 장치.
  3. 제2항에 있어서,
    상기 연결 전극은,
    상기 제2-1 홀에 배치되는 제1 연결 전극; 및
    상기 제2-2 홀에 배치되는 제2 연결 전극을 포함하는
    디스플레이 장치.
  4. 제2항에 있어서,
    상기 제2-1 홀 및 상기 제2-2 홀은 일 방향을 따라 위치되는
    디스플레이 장치.
  5. 제3항에 있어서,
    상기 연결 전극은,
    상기 제1 홀 내에 상기 반도체 발광 소자의 둘레를 따라 배치되는 제3 연결 전극을 포함하는
    디스플레이 장치.
  6. 제5항에 있어서,
    상기 제3 연결전극의 제1 측은 상기 제1 연결 전극에 연결되고,
    상기 제3 연결 전극의 제2 측은 상기 제2 연결 전극에 연결되는
    디스플레이 장치.
  7. 제5항에 있어서,
    상기 제1 연결 전극은 제1 홈을 가지고,
    상기 제2 연결 전극은 제2 홈을 가지고,
    상기 제3 연결 전극은 제3 홈을 가지며,
    상기 제1 내지 제3 홈에 제3 절연층을 포함하는
    디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 홈의 폭은 상기 제3 홈의 폭보다 큰
    디스플레이 장치.
  9. 제7항에 있어서,
    상기 제2 홈의 폭은 상기 제3 홈의 폭보다 큰
    디스플레이 장치.
  10. 제5항에 있어서,
    상기 제1 및 제2 연결 전극 각각은,
    상기 반도체 발광 소자의 측부에 접하는 제1 연결 영역;
    상기 제1 연결 영역에서 연장되어 상기 제1 및 제2 조립 배선 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역; 및
    상기 제2 연결 영역에서 연장되어 상기 제2 홀의 내 측면에 접하는 제3 연결 영역을 포함하는
    디스플레이 장치.
  11. 제10항에 있어서,
    상기 제3 연결 전극은,
    상기 반도체 발광 소자의 상기 측부에 접하는 제1 연결 영역;
    상기 제1 연결 영역에서 연장되어 상기 제1 및 제2 조립 배선 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역; 및
    상기 제2 연결 영역에서 연장되어 상기 제1 홀의 내 측면에 접하는 제3 연결 영역을 포함하는
    디스플레이 장치.
  12. 제11항에 있어서,
    상기 제2 홀 내에서 상기 제1 및 제2 연결 전극 각각의 제1 연결 영역은 상기 제1 홀 내의 상기 제3 연결 전극의 제1 연결 영역인
    디스플레이 장치.
  13. 제7항에 있어서,
    상기 제2 절연층과 상기 제3 절연층 상에 제4 절연층; 및
    상기 제4 절연층을 통해 상기 반도체 발광 소자에 전기적으로 연결되는 전극 배선을 포함하는
    디스플레이 장치.
  14. 제2항에 있어서,
    상기 제2 홀은,
    상기 제1 조립 배선 상에 2개 이상의 제2-1 홀; 및
    상기 제2 조립 배선 상에 2개 이상의 제2-2 홀을 포함하는
    디스플레이 장치.
  15. 제14항에 있어서,
    상기 연결 전극은,
    상기 2개 이상의 제2-1 홀에 배치되는 2개 이상의 제1 연결 전극; 및
    상기 2개 이상의 제2-2 홀에 배치되는 2개 이상의 제2 연결 전극을 포함하는
    디스플레이 장치.
  16. 제14항에 있어서,
    상기 2개 이상의 제2-1 홀 및 상기 2개 이상의 제2-2 홀은 상기 제1 홀을 중심으로 방사상으로 위치되는
    디스플레이 장치.
  17. 제1항에 있어서,
    상기 제2 홀의 폭은 상기 반도체 발광 소자의 외 측면과 상기 제1 홀의 내 측면 사이의 간격보다 큰
    디스플레이 장치.
  18. 제1항에 있어서,
    상기 반도체 발광 소자는,
    발광부;
    상기 발광부 아래에 제1 전극;
    상기 발광부 상에 제2 전극; 및
    상기 발광부의 제1 측부 및 상기 제2 전극 상에 패시베이션층을 포함하고,
    상기 연결 전극은,
    상기 발광부의 제2 측부 및 상기 제1 전극의 측면에 접하고,
    상기 발광부의 상기 제2 측부는 상기 발광부의 상기 제1 측부 아래에 위치되는
    디스플레이 장치.
  19. 제1항에 있어서,
    상기 제1 및 제2 조립 배선은 동일한 층에 배치되고,
    상기 연결 전극은,
    상기 제1 조립 배선 및 상기 제2 조립 배선 중 적어도 하나의 조립 배선과 전기적으로 연결되는
    디스플레이 장치.
  20. 제1항에 있어서,
    상기 제1 및 제2 조립 배선은 상이한 층에 배치되고,
    상기 연결 전극은,
    상기 제1 조립 배선 및 상기 제2 조립 배선 중 적어도 하나의 조립 배선과 전기적으로 연결되는
    디스플레이 장치.
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