WO2023027217A1 - 디스플레이 장치 - Google Patents

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WO2023027217A1
WO2023027217A1 PCT/KR2021/011540 KR2021011540W WO2023027217A1 WO 2023027217 A1 WO2023027217 A1 WO 2023027217A1 KR 2021011540 W KR2021011540 W KR 2021011540W WO 2023027217 A1 WO2023027217 A1 WO 2023027217A1
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light emitting
hole
semiconductor light
connection
emitting device
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PCT/KR2021/011540
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정인도
김용대
김영도
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엘지전자 주식회사
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Definitions

  • the embodiment relates to a display device.
  • a display device uses a self-light emitting element such as a light emitting diode as a light source of a pixel to display a high-quality image.
  • a self-light emitting element such as a light emitting diode
  • Light emitting diodes exhibit excellent durability even under harsh environmental conditions, and are in the limelight as a light source for next-generation display devices because of their long lifespan and high luminance.
  • Such display devices are expanding into various forms such as flexible displays, foldable displays, stretchable displays, and rollable displays beyond flat panel displays.
  • a typical display device includes more than tens of millions of pixels. Therefore, since it is very difficult to align at least one or more light emitting elements in each of tens of millions of small-sized pixels, various researches on arranging light emitting elements in a display panel have recently been actively conducted.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • a self-assembly method in which a light emitting device is transferred onto a substrate using a magnetic material (or magnet) has recently been in the spotlight.
  • the self-assembly method In the self-assembly method, a number of light emitting elements are dropped into the tank containing the fluid, and the light emitting elements dropped into the fluid are moved to the pixels of the substrate according to the movement of the magnetic material, and the light emitting elements are arranged in each pixel. Therefore, the self-assembly method can quickly and accurately transfer a number of light emitting devices onto a substrate, and thus is attracting attention as a next-generation transfer method.
  • 1 is an exemplary diagram illustrating a conventional display device.
  • first and second assembled wires 2 and 3 and electrode wires 4 are disposed on a substrate 1 .
  • the electrode wire 4 is connected to the light emitting element 8 is electrically connected to the lower side of
  • the electrode wiring 4 cannot be disposed any more.
  • FIG. 2 is another exemplary diagram illustrating a conventional display device.
  • first and second assembly wires 2 and 3 are disposed on a substrate 1, and a light emitting element 8 is formed using the first and second assembly wires 2 and 3. is assembled into the assembly hole 7 of the partition wall 6.
  • a metal film 9 is deposited on the barrier rib 6, and the metal film 9 is etched to electrically connect to the side of the light emitting element 8.
  • the distance between the outer side of the light emitting element 8 and the inner side of the assembly hole 7 is too narrow, so that the outer side of the light emitting element 8 and the inner side of the assembly hole 7 are too narrow.
  • the metal film 9 deposited between the side surfaces is difficult to deposit stably, resulting in electrical disconnection. Such electrical disconnection has a problem of causing lighting failure.
  • the assembly hole 7 needs to be enlarged, which runs counter to high resolution.
  • Embodiments are aimed at solving the foregoing and other problems.
  • Another object of the embodiments is to provide a display device capable of preventing lighting failure.
  • Another object of the embodiments is to provide a display device capable of improving reliability by strengthening adhesion.
  • Another object of the embodiments is to provide a display device capable of increasing an assembly rate.
  • the display device includes a substrate; a first insulating layer on the substrate; first and second assembling wires on the board; a second insulating layer disposed on the first and second assembled wires and having a first hole and at least one second hole extending in a lateral direction of the first hole; a semiconductor light emitting device in the first hole; and a connection electrode in the second hole.
  • the second hole may include a 2-1 hole on the first assembly line; and a 2-2 hole on the second assembly line.
  • connection electrode may include a first connection electrode disposed in the 2-1 hole; and a second connection electrode disposed in the 2-2 hole.
  • connection electrode may include a third connection electrode disposed along the circumference of the semiconductor light emitting device in the first hole.
  • Each of the first and second connection electrodes may include a first connection region in contact with a side of the semiconductor light emitting element; a second connection region extending from the first connection region and contacting an upper surface of one of the first and second assembly wires; and a third connection area extending from the second connection area and contacting an inner side surface of the second hole.
  • the second hole may include two or more 2-1 holes on the first assembly line; and two or more 2-2 holes on the second assembly line.
  • connection electrodes 371 and 372 are formed. By disposing the connection electrodes 371 and 372 in the hole, electrical disconnection does not occur in the connection electrodes 371 and 372, thereby preventing lighting defects.
  • connection electrodes 371 , 372 , and 373 are disposed not only in the first hole 361 but also in the second holes 362 and 363 , and the semiconductor light emitting device 150 Attached to the side surface of the ), the top surface of the first and/or second assembly wires 321 and 322 through the first insulating layer 330 and the inner side surfaces of the first hole 361 and the second hole 362 and 363 As a result, the bonding force of the semiconductor light emitting device 150 is strengthened, and reliability can be improved.
  • the second hole 362 and 363 are formed.
  • the strength of the electric field in the holes 362 and 363 increases, and accordingly, the dielectrophoretic force increases, so that the semiconductor light emitting device 150 can be pulled by the stronger dielectrophoretic force, so that the assembly rate can be improved.
  • the semiconductor light emitting device 150 since the connection electrodes 371, 372, and 373 are electrically connected along the circumference of the semiconductor light emitting device 150, the semiconductor light emitting device 150 has a first hole ( 361), since a uniform voltage is supplied even if it is biased to one side, it is possible to improve image quality by securing uniform luminance among sub-pixels.
  • connection electrodes are electrically connected to the semiconductor light emitting device 150, more smooth voltage supply is possible and luminance can be improved.
  • the semiconductor light emitting device 150 assembled in the first hole 361 is not biased to one side during self-assembly. and can be sorted in place.
  • the lower side of the semiconductor light emitting device 150 is the second assembly line 322 .
  • the sides of the semiconductor light emitting device 150 are connected to the first assembly line 321 and/or the second assembly line 322 using the connection electrodes 371, 372, and 373, thereby providing more diverse Since voltage can be supplied through the path, luminance can be improved and defective lighting can be prevented.
  • 1 is an exemplary diagram illustrating a conventional display device.
  • FIG. 2 is another exemplary diagram illustrating a conventional display device.
  • FIG 3 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • FIG. 4 is a schematic block diagram of a display device according to an exemplary embodiment.
  • FIG. 5 is a circuit diagram illustrating an example of a pixel of FIG. 4 .
  • FIG. 6 is an enlarged view of a first panel area in the display device of FIG. 3 .
  • FIG. 7 is an enlarged view of area A2 of FIG. 6 .
  • FIG. 8 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • FIG 9 is a plan view illustrating the display device according to the first embodiment.
  • FIG. 10 is a cross-sectional view taken along line A-B of FIG. 9 .
  • FIG. 11 is a cross-sectional view taken along line C-D of FIG. 9 .
  • FIG. 12 is a cross-sectional view of a semiconductor light emitting device according to an embodiment.
  • 13 to 20 are diagrams for explaining a method of manufacturing a display device according to an embodiment.
  • 21 is a plan view illustrating a display device according to a second embodiment.
  • FIG. 22 is a plan view illustrating a display device according to a third embodiment.
  • FIG. 23 is a plan view illustrating a display device according to a fourth embodiment.
  • the display device described in this specification includes a TV, a Shinage, a mobile phone, a smart phone, a head-up display (HUD) for a car, a backlight unit for a laptop computer, a display for VR or AR, and the like.
  • a TV a Shinage
  • a mobile phone a smart phone
  • a head-up display HUD
  • a backlight unit for a laptop computer
  • a display for VR or AR and the like.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG 3 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103, and the electronic products and IOT-based and can control each electronic product based on the user's setting data.
  • various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103
  • the electronic products and IOT-based can control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 4 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 5 is a circuit diagram illustrating an example of a pixel of FIG. 4 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be formed in a rectangular shape, but is not limited thereto. That is, the display panel 10 may be formed in a circular or elliptical shape. At least one side of the display panel 10 may be formed to be bent with a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage. It may include pixels PXs connected to a high-potential voltage line supplied thereto, a low-potential voltage line supplied with a low-potential voltage, data lines D1 to Dm, and scan lines S1 to Sn.
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first main wavelength
  • the second sub-pixel PX2 emits light of a second color of a second main wavelength
  • the third sub-pixel PX3 emits light of a second color.
  • a third color light having a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 4 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the above voltage line.
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the light emitting device LD may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT.
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to a high potential voltage line to which a high potential voltage is applied, and a drain connected to the first electrodes of the light emitting elements LD. electrodes may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst charges a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST are formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be expressed with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached to pads provided on one edge of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . Accordingly, one side of the circuit board may be attached to one edge of the display panel 10 and the other side may be disposed under the display panel 10 and connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to generate the display panel 10. of high-potential voltage lines and low-potential voltage lines.
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 6 is an enlarged view of a first panel area in the display device of FIG. 3;
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of light emitting elements 150 arranged for each unit pixel (PX in FIG. 4 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red light emitting elements 150R are disposed in the first sub-pixel PX1
  • a plurality of green light emitting elements 150G are disposed in the second sub-pixel PX2
  • a plurality of blue light emitting elements 150B may be disposed in the third sub-pixel PX3.
  • the unit pixel PX may further include a fourth sub-pixel in which no light emitting element is disposed, but is not limited thereto.
  • FIG. 7 is an enlarged view of area A2 of FIG. 6 .
  • a display device 100 may include a substrate 200 , assembled wires 201 and 202 , an insulating layer 206 , and a plurality of light emitting elements 150 . More components than this may be included.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 spaced apart from each other.
  • the first assembling wire 201 and the second assembling wire 202 may be provided to generate dielectrophoretic force for assembling the light emitting device 150 .
  • the light emitting device 150 may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the light emitting element 150 may include, but is not limited to, a red light emitting element 150, a green light emitting element 150G, and a blue light emitting element 150B0 to form a sub-pixel, respectively. It is also possible to implement red and green colors by providing a green phosphor or the like.
  • the substrate 200 may be a support member for supporting components disposed on the substrate 200 or a protection member for protecting components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be formed of glass or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, PET, or the like, and may be integrally formed with the substrate 200 to form a single substrate.
  • the insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may have flexibility and thus enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the light emitting device 150 is inserted. Therefore, during self-assembly, the light emitting element 150 can be easily inserted into the assembly hole 203 of the insulating layer 206 .
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • FIG. 8 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • the substrate 200 may be a panel substrate of a display device.
  • the substrate 200 will be described as a panel substrate of a display device, but the embodiment is not limited thereto.
  • the substrate 200 may be formed of glass or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • a light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200 .
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the substrate 200 may be disposed on the chamber 1300 .
  • the substrate 200 may be introduced into the chamber 1300 .
  • a pair of assembly wires 201 and 202 corresponding to each of the light emitting devices 150 to be assembled may be disposed on the substrate 200 .
  • the assembled wires 201 and 202 may be formed of transparent electrodes (ITO) or may include metal materials having excellent electrical conductivity.
  • the assembled wires 201 and 202 may be titanium (Ti), chromium (Cr), nickel (Ni), aluminum (Al), platinum (Pt), gold (Au), tungsten (W), molybdenum (Mo) ) It may be formed of at least one or an alloy thereof.
  • An electric field is formed between the assembled wirings 201 and 202 by an externally supplied voltage, and a dielectrophoretic force may be formed between the assembled wirings 201 and 202 by the electric field.
  • the light emitting element 150 can be fixed to the assembly hole 203 on the substrate 200 by this dielectrophoretic force.
  • the distance between the assembly wires 201 and 202 is smaller than the width of the light emitting element 150 and the width of the assembly hole 203, so that the assembly position of the light emitting element 150 using an electric field can be more accurately fixed.
  • An insulating layer 206 is formed on the assembled wires 201 and 202 to protect the assembled wires 201 and 202 from the fluid 1200 and prevent current flowing through the assembled wires 201 and 202 from leaking.
  • the insulating layer 206 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 206 may include an insulating and flexible material such as polyimide, PEN, PET, or the like, and may be integrally formed with the substrate 200 to form a single substrate.
  • the insulating layer 206 may be an adhesive insulating layer or a conductive adhesive layer having conductivity. Since the insulating layer 206 is flexible, it can enable a flexible function of the display device.
  • the insulating layer 206 has a barrier rib, and an assembly hole 203 may be formed by the barrier rib. For example, when the substrate 200 is formed, a portion of the insulating layer 206 is removed, so that each of the light emitting devices 150 may be assembled into the assembly hole 203 of the insulating layer 206 .
  • An assembly hole 203 to which the light emitting devices 150 are coupled is formed in the substrate 200 , and a surface on which the assembly hole 203 is formed may contact the fluid 1200 .
  • the assembly hole 203 may guide an accurate assembly position of the light emitting device 150 .
  • the assembly hole 203 may have a shape and size corresponding to the shape of the light emitting element 150 to be assembled at the corresponding position. Accordingly, it is possible to prevent assembling another light emitting device or assembling a plurality of light emitting devices into the assembly hole 203 .
  • the assembly device 1100 including a magnetic material may move along the substrate 200 .
  • a magnetic material for example, a magnet or an electromagnet may be used.
  • the assembly device 1100 may move while in contact with the substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include a magnetic body having a size corresponding to that of the substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 .
  • the light emitting element 150 may enter the assembly hole 203 and come into contact with the substrate 200 .
  • the electric field applied by the assembly lines 201 and 202 formed on the board 200 prevents the light emitting element 150 contacting the board 200 from being separated by the movement of the assembly device 1100.
  • a predetermined solder layer (not shown) may be further formed between the light emitting element 150 assembled on the assembly hole 203 of the substrate 200 and the substrate 200 to improve the bonding strength of the light emitting element 150. .
  • electrode wires may be connected to the light emitting element 150 to apply power.
  • At least one insulating layer may be formed by a post process.
  • At least one insulating layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • connection electrode is disposed in at least one or more second holes extending from a first hole in which a semiconductor light emitting device is assembled, electrical disconnection does not occur in the connection electrode, thereby preventing lighting defects.
  • FIG. 9 is a plan view illustrating the display device according to the first embodiment.
  • FIG. 10 is a cross-sectional view taken along line A-B of FIG. 9 .
  • FIG. 11 is a cross-sectional view taken along line C-D of FIG. 9 .
  • the display device 300 includes a substrate 310, a first insulating layer 330, first and second assembled wires 321 and 322, and a second insulating layer.
  • the layer 340 , the semiconductor light emitting device 150 , and connection electrodes 371 , 372 , and 373 may be included.
  • the substrate 310 may be a support member for supporting components disposed on the substrate 310 or a protection member for protecting the components.
  • the first and second assembled wires 321 and 322 may be disposed on the substrate 310 .
  • the first and second assembled wires 321 and 322 may be disposed on the same layer.
  • the first and second assembled wires 321 and 322 and the upper surface of the substrate 310 may be in contact, but are not limited thereto.
  • the first and second assembled wires 321 and 322 may be disposed on the same layer.
  • the first and second assembly lines 321 and 322 may be disposed parallel to each other.
  • the first and second assembly lines 321 and 322 may serve to assemble the semiconductor light emitting device 150 into the first hole 361 in a self-assembly method.
  • the moving semiconductor light emitting device 150 may be assembled into the first hole 361 by the assembly device ( 1100 in FIG. 10 ) by dielectrophoretic force.
  • the first insulating layer 330 may be disposed on the substrate 310 .
  • the first insulating layer 330 may be made of an inorganic material or an organic material.
  • the first insulating layer 330 may be made of a material having a permittivity related to dielectrophoretic force.
  • the second insulating layer 340 may be disposed on the first and second assembled wires 321 and 322 .
  • the second insulating layer 340 may have a first hole 361 through which the semiconductor light emitting device 150 is assembled.
  • the second insulating layer 340 may be exposed in the first hole 361 .
  • the bottom surface of the first hole 361 may be the top surface of the second insulating layer 340 .
  • the thickness of the second insulating layer 340 may be determined in consideration of the thickness of the semiconductor light emitting device 150 .
  • the thickness of the second insulating layer 340 may be smaller than that of the semiconductor light emitting device 150 .
  • the upper side of the semiconductor light emitting device 150 may be positioned higher than the upper side of the second insulating layer 340 . That is, the upper side of the semiconductor light emitting device 150 may protrude upward from the upper surface of the second insulating layer 340 .
  • the size of the first hole 361 may be determined by considering a tolerance margin for forming the first hole 361 and a margin for easily assembling the semiconductor light emitting device 150 into the first hole 361 . .
  • the size of the first hole 361 may be larger than the size of the semiconductor light emitting device 150 .
  • the distance between the outer side of the semiconductor light emitting device 150 and the inner side of the first hole 361 may be 2 ⁇ m or less. not limited to
  • the first hole 361 may have a shape corresponding to that of the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 is circular
  • the first hole 361 may also be circular.
  • the semiconductor light emitting device 150 has a rectangular shape
  • the first hole 361 may also have a rectangular shape.
  • the second insulating layer 340 may have one or more second holes 362 and 363 extending in a lateral direction of the first hole 361 .
  • the second hole may include a 2-1 hole 362 formed on the first assembly wire 321 and a 2-2 hole 363 formed on the second assembly wire 322 .
  • the 2-1 hole 362 and the 2-2 hole 363 may be disposed along the Y direction.
  • the 2-1st hole 362 extends from the first hole 361 along the -Y direction
  • the 2-2nd hole 363 extends from the first hole 361 along the +Y direction. can be formed.
  • the second holes 362 and 363 may have sufficient space so that metal films for forming the connection electrodes 371 , 372 , and 373 are continuously deposited without interruption.
  • the second holes 362 and 363 may have the same width W11 and length L11, but are not limited thereto.
  • the width W11 may be 2 ⁇ m to 4 ⁇ m.
  • the length L11 may be 2 ⁇ m to 4 ⁇ m. When the width W11 or the length L11 is less than 2 ⁇ m, the space between the second holes 362 and 363 is narrow, and the metal film may be broken.
  • the manufacturing cost may increase.
  • the width W11 or the length L11 of the second holes 362 and 363 may be smaller than the distance between the first assembly line 321 and the second assembly line 322 .
  • the width W11 or length L11 of the second holes 362 and 363 may be less than 1/2 of the diameter of the semiconductor light emitting device 150 .
  • the width W11 or the length L11 of the second holes 362 and 363 exceeds 1/2 of the diameter of the semiconductor light emitting device 150, the space of the second holes 362 and 363 is large, and another The semiconductor light emitting device may be attached to the second holes 362 and 363, resulting in assembly defects and waste of the semiconductor light emitting device, thereby increasing manufacturing cost.
  • the width W11 or length L11 of the second holes 362 and 363 may be greater than the distance L between the outer side of the semiconductor light emitting device 150 and the inner side of the first hole 361. . Since the width W11 or length L11 of the second holes 362 and 363 is greater than the distance L between the outer side surface of the semiconductor light emitting device 150 and the inner side surface of the first hole 361, the second When the connection electrodes 371, 372, and 373 are formed by depositing a metal film in the holes 362 and 363, electrical disconnection is not formed in the connection electrodes 371, 372, and 373, thereby preventing lighting defects.
  • the thick second insulating layer 340 is removed by forming the second holes 362 and 363, an electric field is generated in the second holes 362 and 363 when the second holes 362 and 363 are not present.
  • the dielectrophoretic force increases accordingly, so that the semiconductor light emitting device 150 can be pulled by the stronger dielectrophoretic force, so that the assembly rate can be improved.
  • the semiconductor light emitting device 150 may be disposed in the first hole 361 .
  • the semiconductor light emitting device 150 may include a red semiconductor light emitting device that generates red light, a green semiconductor light emitting device that generates green light, and a blue semiconductor light emitting device that generates blue light.
  • red semiconductor light emitting devices, green semiconductor light emitting devices, and blue semiconductor light emitting devices distributed in the same chamber (1300 in FIG. PX1, PX2, and PX3 of 4 may be assembled to each of the first holes 361.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device are assembled into the first hole 361 ) and may be assembled to other first holes 361.
  • each of the red semiconductor light emitting device, green semiconductor light emitting device, and blue semiconductor light emitting device has a different shape, and to correspond to the different shapes of the red semiconductor light emitting device, green semiconductor light emitting device, and blue semiconductor light emitting device, respectively.
  • a first hole 361 may be formed. Therefore, since each of the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device having different shapes is assembled to the first hole 361 corresponding to its shape, assembly failure can be prevented.
  • the shape of the red semiconductor light emitting element is circular
  • the shape of the green semiconductor light emitting element is a first ellipse having a first minor axis and a first major axis
  • the shape of the blue semiconductor light emitting element is a second minor axis smaller than the first minor axis and a second elliptical shape. It may be a second elliptical shape having a second long axis greater than the first long axis.
  • the semiconductor light emitting device 150 may be disposed in the first hole 361 to generate color light.
  • the semiconductor light emitting device 150 may include a red semiconductor light emitting device, a green semiconductor light emitting device, and a blue semiconductor light emitting device.
  • a red semiconductor light emitting element is disposed in a first sub-pixel (PX1 in FIG. 4 )
  • a green semiconductor light emitting element is disposed in a second sub-pixel PX2
  • a blue semiconductor light emitting element is disposed in a third sub-pixel PX3.
  • a color image may be displayed by red light emitted from the first sub-pixel PX1 , green light emitted from the second sub-pixel PX2 , and blue light emitted from the third sub-pixel PX3 .
  • the semiconductor light emitting device 150 of the embodiment may be a vertical semiconductor light emitting device, but is not limited thereto.
  • the first electrode 154 of the semiconductor light emitting device 150 is electrically connected to the lower electrode wiring, and the semiconductor light emitting device 150
  • the second electrode 155 of may be electrically connected to the electrode wire 360 .
  • the lower electrode wiring may be the second assembly wiring 322, but is not limited thereto.
  • FIG. 12 is a cross-sectional view of a semiconductor light emitting device according to an embodiment.
  • a semiconductor light emitting device 150 may include light emitting units 151 , 152 , and 153 , a first electrode 154 , a second electrode 155 , and a passivation layer 157 . there is.
  • the semiconductor light emitting device 150 according to the first embodiment may include more elements than these.
  • the light emitting units 151 , 152 , and 153 include the first conductivity type semiconductor layer 151 , the active layer 152 , and the second conductivity type semiconductor layer 153 , but more components may be included.
  • the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 may be sequentially grown on a wafer (not shown) using deposition equipment such as MOCVD. Thereafter, the second conductivity type semiconductor layer 153 , the active layer 152 , and the first conductivity type semiconductor layer 151 may be etched in a vertical direction using an etching process.
  • the semiconductor light emitting device 150 may be manufactured by forming the passivation layer 157 along the circumference of the side of the ).
  • the first conductivity type semiconductor layer 151 may include a first conductivity type dopant
  • the second conductivity type semiconductor layer 153 may include a second conductivity type dopant.
  • the first conductivity type dopant may be an n-type dopant such as silicon (Si)
  • the second conductivity type dopant may be a p-type dopant such as boron (B).
  • the first conductivity type semiconductor layer 151 may generate electrons, and the second conductivity type semiconductor layer 153 may form holes.
  • the active layer 152 generates light and may be referred to as a light emitting layer.
  • the diameter may gradually increase from the upper side of the semiconductor light emitting device 150 to the lower side.
  • the first electrode 154 may be disposed below the first conductivity type semiconductor layer 151 .
  • the first electrode 154 may include at least one or more layers.
  • the first electrode 154 is a bonding layer for bonding the semiconductor light emitting device 150 to the substrate 310 and the lower side of the light emitting units 151, 152, and 153, for example, the first conductivity type semiconductor layer 151.
  • a bonding layer for bonding the bonding layer may be included.
  • the bonding layer may be made of indium (In), tin (Sn), or the like.
  • the bonding layer 154_2 may be made of titanium (Ti), chromium (Cr), or the like.
  • the second electrode 155 may be disposed on the second conductivity type semiconductor layer 153 .
  • the second electrode 155 may include at least one or more layers.
  • the second electrode 155 may include a transparent conductive layer and a magnetic layer.
  • the transparent conductive layer may be made of a transparent conductive material such as ITO.
  • the transparent conductive layer can obtain a current spreading effect such that the current by the voltage supplied from the electrode wiring 360 spreads evenly over the entire area of the second conductive semiconductor layer 153 .
  • the light efficiency can be increased by increasing the amount of light generated by recombination of holes and electrons. An increase in light efficiency can lead to an improvement in luminance.
  • the magnetic layer may include nickel (Ni), cobalt (Co), iron (Fe), or the like.
  • the magnetic layer may include SmCo, Gd-based, La-based, and Mn-based metals.
  • the magnetic layer is magnetized by a magnetic material provided in the assembly device (FIG. 1100), and serves to cause the semiconductor light emitting device 150 to act with the magnetic material. Accordingly, the semiconductor light emitting device 150 may move in the same manner as the magnetic material moves.
  • the magnetic layer may be formed to a very thin thickness of a nanometer (nm) level to transmit light so as not to hinder the propagation of light of the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 is moved faster and faster according to the movement of the magnetic material, thereby shortening the process time and improving the assembly yield.
  • the passivation layer 157 may protect the light emitting units 151 , 152 , and 153 .
  • the passivation layer 157 may surround the light emitting units 151 , 152 , and 153 .
  • the passivation layer 157 may surround the second electrode 155 .
  • the passivation layer 157 may be disposed along side circumferences of the light emitting units 151 , 152 , and 153 and disposed on the second electrode 155 .
  • the passivation layer 157 prevents the semiconductor light emitting device 150 from turning over during self-assembly, and the lower side of the semiconductor light emitting device 150, that is, the lower surface of the first conductive semiconductor layer 151 is the upper surface of the first insulating layer 330. can be made to face. That is, during self-assembly, the passivation layer 157 of the semiconductor light emitting device 150 may be positioned away from the first assembly line 321 and the second assembly line 322 . Since the passivation layer 157 is not disposed on the lower side of the semiconductor light emitting device 150, the lower side of the semiconductor light emitting device 150 may be positioned so as to be close to the first assembly line 321 and the second assembly line 322. there is.
  • the lower side of the semiconductor light emitting device 150 is positioned facing the first insulating layer 330 and the upper side of the semiconductor light emitting device 150 is positioned toward the upper direction, so that the semiconductor light emitting device 150 is Misalignment caused by overturning and assembly can be prevented.
  • the passivation layer 157 is disposed around a portion of the side of the light emitting units 151, 152, and 153, that is, around the first side portion 158a, and the other portion of the side of the light emitting units 151, 152, and 153, that is, It may not be disposed around the second side portion 158b.
  • the first side portion 158a of the light emitting units 151 , 152 , and 153 is part of the side portion of the first conductivity-type semiconductor layer 151 , the side portion of the active layer 152 , and the side portion of the second conductivity-type semiconductor layer 153 .
  • the second side portion 158b of the light emitting units 151 , 152 , and 153 may be another part of the side portion of the first conductivity type semiconductor layer 151 .
  • the second side portions 158b of the light emitting units 151 , 152 , and 153 may be exposed to the outside.
  • a side portion of the first electrode 154 disposed below the light emitting units 151 , 152 , and 153 may also be exposed to the outside.
  • the connection electrodes 371 , 372 , and 373 of the embodiment may be electrically connected to the second side portion 158b of the light emitting units 151 , 152 , and 153 and/or to the side portion of the first electrode 154 .
  • connection electrodes 371 and 372 may be disposed in the second holes 362 and 363 of the second insulating layer 340 .
  • the connection electrodes 371 and 372 may be electrically connected to the side of the semiconductor light emitting device 150 in the second holes 362 and 363 of the second insulating layer 340 .
  • first sides of the connection electrodes 371 and 372 are electrically connected to the first assembly line 321 and/or the second assembly line 322 through the first insulating layer 330, and the connection electrode 371, The second side of 372) may be electrically connected to the side of the semiconductor light emitting device 150.
  • connection electrode 373 may be disposed in the first hole 361 of the second insulating layer 340 .
  • the connection electrode 373 may be electrically connected to the side of the semiconductor light emitting device 150 in the first hole 361 of the second insulating layer 340 .
  • the first side of the connection electrode 373 is electrically connected to the first assembly line 321 and/or the second assembly line 322 through the first insulating layer 330, and the first side of the connection electrode 373 is electrically connected.
  • Side 2 may be electrically connected to the side of the semiconductor light emitting device 150 .
  • connection electrodes 371, 372, and 373 may be formed of at least one layer having excellent electrical conductivity.
  • the connection electrodes 371, 372, and 373 may include a first layer containing molybdenum (Mo), a second layer containing aluminum (Al), and a third layer containing molybdenum (Mo).
  • connection electrodes 371, 372, and 373 may have a thickness of 300 nm to 800 nm.
  • the thickness of the connection electrodes 371, 372, and 373 is less than 300 nm, they may not be deposited uniformly and may be disconnected.
  • the connection electrodes 371, 372, and 373 exceed 800 nm, it may take too long a deposition time to form the corresponding thickness.
  • the distance L between the inner side of the first hole 361 and the outer side of the semiconductor light emitting device 150 is very narrow, and the connection electrode 373 is formed on the area having the narrow distance L. Since a metal film is deposited, a phenomenon in which the metal film is not continuously connected and is disconnected occurs. Even if the connection electrode 373 is formed by patterning the metal film, an electrical disconnection occurs at the disconnected portion, resulting in lighting failure.
  • second holes 362 and 363 are formed extending laterally from the first hole 361 of the second insulating layer 340 in which the semiconductor light emitting device 150 is assembled, and the second holes 362 and 363 are formed.
  • the connecting electrodes 371 and 372 are electrically connected to the side of the semiconductor light emitting device 150 without disconnection, thereby preventing defective lighting. .
  • the second holes 362 and 363 extending from the first hole 361 may be empty spaces in which the semiconductor light emitting device 150 is not disposed. Therefore, when a metal film is deposited on the second insulating layer 340 and the semiconductor light emitting element 150 after the semiconductor light emitting device 150 is assembled in the first hole 361, the metal film is formed in the second hole 362, 363) and the outer side of the semiconductor light emitting device 150 disposed in the first hole 361 is increased by at least the extension length L11 of the second holes 362 and 363.
  • the metal film deposited on the region between the inner side of the two holes 362 and 363 and the outer side of the semiconductor light emitting device 150 disposed in the first hole 361 may be continuously connected without interruption. Therefore, when the connection electrodes 371 and 372 are formed by patterning the corresponding metal film, the connection electrodes 371 and 372 are electrically connected to the side of the semiconductor light emitting device 150 without electrical disconnection, thereby preventing lighting failure. .
  • connection electrode may include a first connection electrode 371 disposed in the 2-1 hole 362 and a second connection electrode 372 disposed in the 2-2 hole 363 .
  • the first connection electrode 371 may be electrically connected to the first side portion 158a of the semiconductor light emitting device 150 through the first hole 361 in the 2-1 hole 362 .
  • the second connection electrode 372 may be electrically connected to the second side portion 158b of the semiconductor light emitting device 150 through the first hole 361 in the 2-2 hole 363 .
  • connection electrodes that is, the first and second connection electrodes 371 and 372 are electrically connected to the side of the semiconductor light emitting device 150, but among the first and second connection electrodes 371 and 372 Only one connection electrode is connected to the side of the semiconductor light emitting device 150 and the other connection electrodes may be omitted.
  • Each of the first and second connection electrodes 371 and 372 extends from the first connection regions 371_1 and 372_1 and the first connection regions 371_1 and 372_1 contacting the side of the semiconductor light emitting device 150, and the first and second connection regions 371_1 and 372_1 respectively.
  • Second connection regions 371_2 and 372_2 contacting the upper surface of one of the assembly wires 321 and 322 and inner side surfaces of the second holes 362 and 363 extending from the second connection regions 371_2 and 372_2 It may include third connection regions 371_3 and 372_3 contacting.
  • first connection regions 371_1 and 372_1 are in contact with the passivation layer 157 of the semiconductor light emitting device 150, and lower sides of the first connection regions 371_1 and 372_1 are of the first conductivity type of the semiconductor light emitting device 150. It may contact the side surface of the semiconductor layer 151 and/or the side surface of the first electrode 154 .
  • the first connection regions 371_1 and 372_1 and the third connection regions 371_3 and 372_3 may have the same height, but are not limited thereto.
  • connection electrode may include a third connection electrode 373 disposed along the circumference of the semiconductor light emitting device 150 in the first hole 361 .
  • the third connection electrode 373 may be disposed between the inner side of the first hole 361 and the outer side of the semiconductor light emitting device 150 .
  • the first side of the third connection electrode 373 of the first hole 361 is connected to the first connection electrode 371 in the second holes 362 and 363, and the third connection of the first hole 361
  • the second side of the electrode 373 may be connected to the second connection electrode 372 through the second holes 362 and 363 .
  • the third connection electrode 373 is the first connection region 373_1 contacting the side of the semiconductor light emitting device 150 and extending from the first connection region 373_1 to form one of the first and second assembled wires 321 and 322 . It may include a second connection region 373_2 contacting the upper surface of the assembled wiring and a third connection region 373_3 extending from the second connection region 373_2 and contacting the inner side surface of the first hole 361 .
  • the upper side of the first connection region 373_1 contacts the passivation layer 157 of the semiconductor light emitting device 150, and the lower side of the first connection region 373_1 contacts the first conductivity type semiconductor layer 151 of the semiconductor light emitting device 150. ) and/or the side of the first electrode 154.
  • the first connection area 373_1 and the third connection area 373_3 may have the same height, but are not limited thereto.
  • the first hole 361 communicates with the second holes 362 and 363, when a metal film is deposited to form the connection electrodes 371, 372 and 373, the deposited film is formed between the first hole 361 and the second hole 361. It may be continuously formed between the two holes 362 and 363. Accordingly, the first connection regions 371_1 and 372_1 of the first and/or second connection electrodes 371 and 372 in the second holes 362 and 363 are the third connection electrodes in the first hole 361 ( 373) may be the first connection region 373_1. In other words, the first connection region 373_1 may be shared by all of the first to third connection electrodes 371, 372, and 373.
  • first connection regions 371_1, 372_1, and 273_1 are in contact with the side of the semiconductor light emitting device 150 along the circumference of the semiconductor light emitting device 150 in the first hole 361, and the second connection region 273_2 is
  • the second holes 362 and 363 may come into contact with an upper surface of one of the first and second assembly wires 321 and 322 along the circumference of the semiconductor light emitting device 150 .
  • connection area 273_2 of the first hole 361 extends from the second holes 362 and 363 to the second connection area 271_2 and 272_2, and the third connection area 273_2 of the second hole 362 and 363
  • the connection regions 271_3 and 272_3 may extend from the second connection regions 271_2 and 272_2 in the second holes 362 and 363 to contact inner side surfaces of the second holes 362 and 363 .
  • the third connection area 273_3 of the first hole 361 may extend from the second connection area 273_2 and come into contact with an inner side surface of the first hole 361 .
  • connection electrodes 371, 372, and 373 are disposed not only in the first hole 361 but also in the second holes 362 and 363, and also in the side surface of the semiconductor light emitting device 150, the first insulating layer ( 330) to the upper surface of the first and/or second assembled wires 321 and 322 and to the inner side surfaces of the first hole 361 and the second hole 362 and 363, thereby forming the semiconductor light emitting device 150.
  • Reliability can be improved by strengthening the bonding force.
  • the first connection electrode 371 has a first groove 376
  • the second connection electrode 372 has a second groove 377
  • the third connection electrode 373 has a third groove 378.
  • the first to third grooves 376, 377, and 378 may be formed when each of the first to third connection electrodes 371, 372, and 373 is thinly formed by a deposition method.
  • the width W1 of the first groove 376 or the width W2 of the second groove 377 may be greater than the width W3 of the third groove 378 .
  • the display device 300 may include a third insulating layer 350 .
  • the third insulating layer 350 may be disposed in each of the first to third grooves 376, 377, and 378.
  • the second insulating layer 340 may serve as a stopper that determines the heights of the connection electrodes 371 , 372 , and 373 . That is, the connection electrodes 371 , 372 , and 373 may be formed as high as the height of the third insulating layer 350 . That is, if the height of the third insulating layer 350 is increased, the heights of the connection electrodes 371, 372, and 373 may also be increased.
  • the display device 300 may include a fourth insulating layer 360 and an electrode wire 380 .
  • the fourth insulating layer 360 may be disposed on the second insulating layer 340 and the third insulating layer 350 .
  • the fourth insulating layer 360 may be a planarization layer for easily forming the electrode wiring 380 or other layers. Accordingly, the upper surface of the fourth insulating layer 360 may have a flat surface.
  • the electrode wiring 380 may be disposed on the fourth insulating layer 360 and electrically connected to the semiconductor light emitting device 150 through the fourth insulating layer 360 .
  • the electrode wiring 380 may be electrically connected to the second electrode 155 through the fourth insulating layer 360 and the passivation layer 157 of the semiconductor light emitting device 150 .
  • the first and/or second assembly wires 321 and 322 may be referred to as lower electrode wires, and the electrode wires 380 may be referred to as upper electrode wires.
  • light may be emitted from the semiconductor light emitting device 150 by the voltage supplied by the second assembled wiring 322 and the electrode wiring 380 .
  • the first to fourth insulating layers 330 to 360 may be made of an organic material or an inorganic material.
  • at least one insulating layer among the first to fourth insulating layers 330 to 360 may be made of an organic material.
  • at least two or more insulating layers among the first to fourth insulating layers 330 to 360 may be made of the same material.
  • connection electrode 371, 372) is disposed, electrical disconnection does not occur between the connection electrodes 371 and 372, thereby preventing lighting defects.
  • connection electrodes 371, 372, and 373 are disposed not only in the first hole 361 but also in the second holes 362 and 363, and also on the side surface of the semiconductor light emitting device 150, the first insulation.
  • the semiconductor light emitting device 150 By being attached to the top surface of the first and/or second assembled wirings 321 and 322 through the layer 330 and the inner side surfaces of the first hole 361 and the second hole 362 and 363, the semiconductor light emitting device 150 ) can be strengthened and reliability can be improved.
  • the second holes 362 and 363 do not have the second holes 362 and 363.
  • the strength of the electric field increases and, accordingly, the dielectrophoretic force increases, so that the semiconductor light emitting device 150 can be pulled by the stronger dielectrophoretic force, so that the assembly rate can be improved.
  • connection electrodes 371, 372, and 373 are electrically connected along the circumference of the semiconductor light emitting device 150, the semiconductor light emitting device 150 is biased to one side in the first hole 361. Since a uniform voltage is supplied even if it is, it is possible to improve image quality by securing a uniform luminance between each sub-pixel.
  • 13 to 20 are diagrams for explaining a method of manufacturing a display device according to an embodiment.
  • first hole 361 in the second insulating layer 340 disposed on the substrate 310 can be formed.
  • the first hole 361 and the second holes 362 and 363 may be located on the first assembly wire 321 .
  • the semiconductor light emitting device 150 may be assembled into the first hole 361 by performing a self-assembly process ( FIG. 8 ).
  • an etching process is performed to remove the first insulating layer 330 exposed through the first hole 361 and the second holes 362 and 363 to form the first assembly line 321 and/or the second assembly line ( 322) may be exposed to the outside. Therefore, the first insulating layer 330 is removed from the first hole 361 and the second holes 362 and 363 to expose the first assembly line 321 and/or the second assembly line 322 to the outside. Openings 331 and 332 may be formed.
  • first assembly line 321 and/or the second assembly line 322 may also be removed corresponding to the removed first insulating layer 330 . In this case, a portion of the upper surface of the substrate 310 may be exposed to the outside.
  • a metal film 370 may be deposited on the second insulating layer 340 and the semiconductor light emitting device 150 .
  • the metal film 370 may contact the first and second assembly wires 321 and/or the second assembly wires 322 through the openings 331 and 332 in the first and second holes 362 and 363 .
  • grooves 376 and 377 may be formed by the metal film 370 deposited in the first hole 361 and the second holes 362 and 363 .
  • second holes 362 and 363 extending from the first hole 361 may be formed, and the metal film 370 may be formed in the second holes 362 and 363 . Since the width W11 or the length L11 of the second holes 362 and 363 is relatively large, the metal film 370 deposited in the second holes 362 and 363 can be continuously connected without interruption.
  • an insulating layer 351 may be formed on the metal layer 370 .
  • the insulating film 351 may also be formed in the grooves 376 and 377 formed by the metal film 370 deposited in the first hole 361 and the second holes 362 and 363 .
  • the insulating film 351 may be formed on the upper side of the semiconductor light emitting device 150, but is not limited thereto.
  • an ashing process may be performed to remove the remaining insulating layer 351 except for the insulating layer 351 formed in the grooves 376 and 377 .
  • the insulating film 351 formed in the grooves 376 and 377 may become the third insulating layer 350 .
  • the metal layer 370 may be removed by performing a patterning process. Since the third insulating layer 350 serves as a mask, the metal layer 370 deposited on the first hole 361 and the second holes 362 and 363 may not be removed. Accordingly, the metal film 370 that is not removed from the first hole 361 and the second holes 362 and 363 may become the connection electrodes 371 , 372 and 373 .
  • the second insulating layer 340, the third insulating layer 350, and the metal layer 370 on the semiconductor light emitting device may be removed by the patterning process.
  • the metal film 370 deposited on the first hole 361 and the second holes 362 and 363 has a thin thickness between the second cutting layer and the third insulating layer 350 and may not be removed any longer. there is.
  • a fourth insulating layer 360 is formed on the second insulating layer 340, the third insulating layer 350, and the semiconductor light emitting device 150, and the fourth insulating layer 360 In addition, the passivation layer 157 of the semiconductor light emitting device 150 may be removed to form a contact hole 365 .
  • the electrode wiring 380 formed on the fourth insulating layer 360 and electrically connected to the second electrode 155 of the semiconductor light emitting device 150 through the contact hole 365 is can be formed
  • 21 is a plan view illustrating a display device according to a second embodiment.
  • the second embodiment is the same as the first embodiment except for the four second holes 362 to 365.
  • components having the same shape, structure and/or function as those in the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • a plurality of second holes 362 to 365 may be formed to extend from the first hole 361 in a lateral direction.
  • the plurality of second holes may include a 2-1 hole 362 , a 2-2 hole 363 , a 2-3 hole 364 , and a 2-4 hole 365 .
  • the 2-1 hole 362 and the 2-2 hole 363 may be located on the first diagonal line 391 .
  • the 2-3 hole 364 and the 2-4 hole 365 may be located on the second diagonal line 392 .
  • the first diagonal line 391 and the second diagonal line 392 may intersect each other at 90 degrees, but this is not limited thereto. Therefore, the 2-1st hole 362, the 2-2nd hole 363, the 2-3rd hole 364, and the 2-4th hole 365 are mutually based on the center of the first hole 361. They can be spaced 90 degrees apart.
  • the 2-1 hole 362, the 2-2 hole 363, the 2-3 hole 364, and the 2-4 hole 365 are radially positioned around the first hole 361. It can be.
  • the 2-1 hole 362 and the 2-3 hole 364 are disposed on the first assembly line 321, and the 2-2 hole 363 and the 2-4 hole 365 are It may be disposed on the second assembly line 322 .
  • Connection electrodes ( 371 , 372 , and 373 in FIGS. 10 and 11 ) may be disposed in the first hole 361 and the plurality of second holes 362 to 365 .
  • the first connection electrode 371 is disposed in the first hole 361
  • the two second connection electrodes are disposed in the 2-1 hole 362 and the 2-3 hole 364, and the two Connection electrodes may be disposed in the 2-2nd hole 363 and the 2-4th hole 365 .
  • connection electrodes are electrically connected to the semiconductor light emitting device 150, more smooth voltage supply is possible and luminance can be improved.
  • the semiconductor light emitting device 150 is more firmly coupled to the substrate 310 by more connection electrodes, bonding strength can be further improved.
  • the semiconductor light emitting device 150 assembled in the first hole 361 does not shift to one side during self-assembly and is in place. can be sorted
  • FIG. 22 is a plan view illustrating a display device according to a third embodiment.
  • the first and second assembly wires 321 and 322 are disposed on different layers, and the second assembly wires 322 and the semiconductor light emitting device 150 are formed using connection electrodes 371, 372, and 373. It is the same as the first or second embodiment except that is electrically connected.
  • components having the same shape, structure, and/or function as those in the first or second embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • a display device 300B includes a substrate 310, a first insulating layer 330, first and second assembled wires 321 and 322, and a second insulating layer 340. ), the semiconductor light emitting device 150, the connection electrodes 371, 372, and 373, the third insulating layer 350, the fourth insulating layer 360, and the electrode wiring 380 may be included.
  • the first and second assembled wires 321 and 322 may be disposed on different layers.
  • the first assembly wiring 321 may be disposed between the substrate 310 and the first insulating layer 330 .
  • the second assembly line 322 may be disposed on the first insulating layer 330 and exposed to the outside through the first hole 361 and the second holes 362 and 363 .
  • a portion of the upper surface of the first insulating layer 330 may be exposed to the outside through the first hole 361 and the second holes 362 and 363 .
  • Connection wires may be disposed in the first hole 361 and the second holes 362 and 363 .
  • the connection wires disposed in the second holes 362 and 363 may include a first connection wire 371 and a second connection wire 372 .
  • a first side of the first connection wire may be electrically connected to the first side portion 158a of the semiconductor light emitting device 150 and a second side of the first connection wire may be electrically connected to a portion of the upper surface of the first insulating layer 330.
  • a first side of the second connection wire may be electrically connected to the second side portion 158b of the semiconductor light emitting device 150 and a second side of the second connection wire may be electrically connected to a portion of the upper surface of the second assembly wire 322 . .
  • the semiconductor light emitting device 150 is, for example, a vertical semiconductor light emitting device, and a bonding layer may be provided on the lower side as a part of the first electrode 154 .
  • the bonding layer may be melted by the thermal compression process so that the semiconductor light emitting device 150 and the substrate 310 may be bonded.
  • the semiconductor light emitting device 150 and the second assembly line 322 may be electrically connected via a bonding layer.
  • the second assembly line 322 may generate an electric field for self-assembly, and may supply a voltage for the semiconductor light emitting device 150 to emit light.
  • the second assembly wiring 322 may be a lower electrode wiring.
  • Tin (Sn) or indium (In) is used as a bonding layer, and their film quality is not good, so electrical resistance may increase and luminance may decrease.
  • a bonding layer does not exist between the semiconductor light emitting device 150 and the substrate 310 due to thermal compression and escapes around the semiconductor light emitting device 150, resulting in poor electrical connection between the semiconductor light emitting device 150 and the substrate 310. this may occur.
  • side portions of the semiconductor light emitting device 150 and the second assembly line 322 may be electrically connected using the connection electrodes 371 , 372 , and 373 .
  • the lower side of the semiconductor light emitting device 150 is directly connected to the second assembling wire 322, and the side of the semiconductor light emitting device 150 is first connected using the connection electrodes 371, 372, and 373.
  • luminance can be improved and lighting failure can be prevented.
  • FIG. 23 is a plan view illustrating a display device according to a fourth embodiment.
  • the fourth embodiment is the same as the third embodiment except that the connecting electrodes 371 , 372 , and 373 are electrically connected to the first assembly wiring 321 as well as the second assembly wiring 322 .
  • components having the same shape, structure, and/or function as those in the third embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • a display device 300C includes a substrate 310, a first insulating layer 330, first and second assembled wires 321 and 322, and a second insulating layer 340. ), the semiconductor light emitting device 150, the connection electrodes 371, 372, and 373, the third insulating layer 350, the fourth insulating layer 360, and the electrode wiring 380 may be included.
  • the first and second assembled wires 321 and 322 may be disposed on different layers.
  • the first assembly wiring 321 may be disposed between the substrate 310 and the first insulating layer 330 .
  • the second assembly line 322 may be disposed on the first insulating layer 330 and exposed to the outside through the first hole 361 and the second holes 362 and 363 .
  • a portion of the upper surface of the first insulating layer 330 may be exposed to the outside through the first hole 361 and the second holes 362 and 363 .
  • Connection wires may be disposed in the first hole 361 and the second holes 362 and 363 .
  • the connection wires disposed in the second holes 362 and 363 may include a first connection wire 371 and a second connection wire 372 .
  • the first side of the first connection wire is electrically connected to the first side portion 158a of the semiconductor light emitting device 150, and the second side of the first connection wire is connected to the first assembly wire 321 through the first insulating layer 330. It may be electrically connected to a part of the upper surface of the.
  • a first side of the second connection wire may be electrically connected to the second side portion 158b of the semiconductor light emitting device 150 and a second side of the second connection wire may be electrically connected to a portion of the upper surface of the second assembly wire 322 . .
  • first assembly wire 321 and the second assembly wire 322 are electrically connected to each other after the self-assembly process is completed, and the same voltage is applied through the first assembly wire 321 and the second assembly wire 322. It may be supplied to the semiconductor light emitting device 150 .
  • the first assembly wire 321 and the second assembly wire 322 may be lower electrode wires.
  • connection electrodes 371, 372, and 373 are electrically connected not only to the second assembly line 322 but also to the first assembly line 321, so that not only the second assembly line 322 but also the first assembly line 321 is electrically connected. Voltage can also be supplied through the assembled wiring 321, so luminance can be improved and defective lighting can be prevented.
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment can be adopted in the field of display displaying images or information using a semiconductor light emitting device.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.

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Abstract

디스플레이 장치는 기판과, 기판 상에 제1 절연층과, 기판 상에 제1 및 제2 조립 배선과, 제1 및 제2 조립 배선 상에 배치되고, 제1 홀과 제1 홀의 측 방향으로 연장되는 적어도 하나 이상의 제2 홀을 갖는 제2 절연층과, 제1 홀에 반도체 발광 소자와, 제2 홀에 연결 전극을 포함한다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 광원으로 이용하기 위한 연구가 진행되고 있다.
이러한 디스플레이 장치는 평판 디스플레이를 넘어, 플렉서블 디스플레이, 폴더블(folderable) 디스플레이, 스트레처블(strechable) 디스플레이, 롤러블(rollable) 디스플레이 등과 같이 다양한 형태로 확대되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 수많은 화소에 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 장치는 수 천만 개 이상의 화소를 포함한다. 따라서, 사이즈가 작은 수 천만 개 이상의 화소 각각에 적어도 하나 이상의 발광 소자들을 정렬하는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 정렬하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
발광 소자의 사이즈가 작아짐에 따라, 이들 발광 소자를 기판 상에 신속하고 정확하게 전사하는 것이 매우 중요한 해결 과제로 대두되고 있다. 최근 개발되고 있는 전사 기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프 방식(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다. 특히, 자성체(또는 자석)를 이용하여 발광 소자를 기판 상에 전사하는 자가 조립 방식이 최근 각광받고 있다.
자가 조립 방식에서는 유체가 수용된 소조 내에 수많은 발광 소자가 투하되고 자성체의 이동에 따라 유체 속에 투하된 발광 소자를 기판의 화소로 이동시켜, 발광 소자가 각 화소에 정렬되고 있다. 따라서, 자가 조립 방식은 수많은 발광 소자를 신속하고 정확하게 기판 상에 전사할 수 있어 차세대 전사 방식으로 각광받고 있다.
도 1은 종래의 디스플레이 장치를 도시한 일 예시도이다.
도 1에 도시한 바와 같이, 기판(1) 상에 제1 및 제2 조립 배선(2, 3)과 전극 배선(4)이 배치된다. 이러한 경우, 제1 및 제2 조립 배선(2, 3)을 이용하여 격벽(6)의 조립 홀(7)에 발광 소자(8)가 조립된 후, 전극 배선(4)이 발광 소자(8)의 하측에 전기적으로 연결된다.
최근 점점 더 요구되는 고해상도 디스플레이를 위해 제1 조립 배선(2)과 제2 조립 배선(3) 사이의 간격이 줄어들고 있다. 따라서, 제1 조립 배선(2)과 제2 조립 배선(3) 사이에 전극 배선(4)을 배치할 공간 마진이 없어, 더 이상 전극 배선(4)이 배치될 수 없다.
이러한 문제를 해결하기 위해, 발광 소자(8)의 측부에 전기적으로 연결하려는 연구가 시도되고 이다.
도 2는 종래의 디스플레이 장치를 도시한 다른 예시도이다.
도 2에 도시한 바와 같이, 기판(1) 상에 제1 및 제2 조립 배선(2, 3)이 배치되고, 제1 및 제2 조립 배선(2, 3)을 이용하여 발광 소자(8)가 격벽(6)의 조립 홀(7)에 조립된다.
이후, 격벽(6) 상에 금속막(9)이 증착되고, 이 금속막(9)을 식각하여 발광 소자(8)의 측부 상에 전기적으로 연결된다.
하지만, 도 2에 도시한 바와 같이, 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이의 간격이 너무 좁아, 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이에 증착된 금속막(9)은 안정적으로 증착되기 어려워 전기적 단선이 발생된다. 이러한 전기적 단선은 점등 불량을 야기하는 문제가 있다.
이를 해결하기 위해 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이의 간격을 넓히기 위해서는 조립 홀(7)이 커져야 하고, 이는 고 해상도에 역행하는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 점등 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 부착력 강화로 신뢰성을 제고할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 조립율을 증가시킬 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 절연층; 상기 기판 상에 제1 및 제2 조립 배선; 상기 제1 및 제2 조립 배선 상에 배치되고, 제1 홀과 상기 제1 홀의 측 방향으로 연장되는 적어도 하나 이상의 제2 홀을 갖는 제2 절연층; 상기 제1 홀에 반도체 발광 소자; 및 상기 제2 홀에 연결 전극을 포함한다.
상기 제2 홀은, 상기 제1 조립 배선 상에 제2-1 홀; 및 상기 제2 조립 배선 상에 제2-2 홀을 포함할 수 있다.
상기 연결 전극은, 상기 제2-1 홀에 배치되는 제1 연결 전극; 및 상기 제2-2 홀에 배치되는 제2 연결 전극을 포함할 수 있다.
상기 연결 전극은, 상기 제1 홀 내에 상기 반도체 발광 소자의 둘레를 따라 배치되는 제3 연결 전극을 포함할 수 있다.
상기 제1 및 제2 연결 전극 각각은, 상기 반도체 발광 소자의 측부에 접하는 제1 연결 영역; 상기 제1 연결 영역에서 연장되어 상기 제1 및 제2 조립 배선 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역; 및 상기 제2 연결 영역에서 연장되어 상기 제2 홀의 내 측면에 접하는 제3 연결 영역을 포함할 수 있다.
상기 제2 홀은, 상기 제1 조립 배선 상에 2개 이상의 제2-1 홀; 및 상기 제2 조립 배선 상에 2개 이상의 제2-2 홀을 포함할 수 있다.
실시예는 도 9 내지 도 11에 도시한 바와 같이, 반도체 발광 소자(150)가 조립되는 제1 홀(361)로부터 측 방향을 연장된 적어도 하나 이상의 제2 홀(362, 363)이 형성되고 이 홀에 연결 전극(371, 372)이 배치됨으로써, 연결 전극(371, 372)에 전기적 단선이 발생하지 않아 점등 불량이 방지될 수 있다.
실시예는 도 9 내지 도 11에 도시한 바와 같이, 연결 전극(371, 372, 373)이 제1 홀(361)뿐만 아니라 제2 홀(362, 363)에도 배치되고, 또한 반도체 발광 소자(150)의 측면, 제1 절연층(330)을 통한 제1 및/또는 제2 조립 배선(321, 322)의 상면 그리고 제1 홀(361) 및 제2 홀(362, 363)의 내 측면에 부착됨으로써, 반도체 발광 소자(150)의 결합력이 강화되어 신뢰성이 제고될 수 있다.
실시예는 도 9 내지 도 11에 도시한 바와 같이, 제2 홀(362, 363)의 형성으로 두꺼운 제2 절연층(340)이 제거되므로, 제2 홀(362, 363)이 없을 때에 제2 홀(362, 363)에 전기장의 세기가 커지고, 이에 따라 유전영동힘이 커져, 반도체 발광 소자(150)가 더욱 더 강한 유전영동힘에 의해 당겨질 수 있어 조립율이 향상될 수 있다.
실시예는 도 9 내지 도 11에 도시한 바와 같이, 반도체 발광 소자(150)의 둘레를 따라 연결 전극(371, 372, 373)이 전기적으로 연결되므로, 반도체 발광 소자(150)가 제1 홀(361)에서 한쪽으로 치우치더라도 균일한 전압이 공급되므로, 각 서브 화소 간에 균일한 휘도를 확보하여 화질을 향상시킬 수 있다.
실시예는 도 21에 도시한 바와 같이, 보다 많은 연결 전극이 반도체 발광 소자(150)에 전기적으로 연결됨으로써, 보다 원활한 전압 공급이 가능하여 휘도가 향상될 수 있다.
실시예는 도 21에 도시한 바와 같이, 보다 많은 연결 전극에 의해 반도체 발광 소자(150)가 더욱 더 단단하게 기판(310)에 결합되므로, 결합력이 더욱 더 향상될 수 있다.
실시예는 도 21에 도시한 바와 같이, 서로 등 간격으로 제2 홀(362 내지 365)이 형성되므로, 자가 조립시 제1 홀(361)에 조립된 반도체 발광 소자(150)가 한쪽으로 치우치지 않고 정위치로 정렬될 수 있다.
실시예는 도 22 및 도 23에 도시한 바와 같이, 제1 및 제2 조립 배선(321, 322)가 서로 상이한 층에 배치되는 경우, 반도체 발광 소자(150)의 하측은 제2 조립 배선(322)에 직접 연결되고, 반도체 발광 소자(150)의 측부는 연결 전극(371, 372, 373)을 이용하여 제1 조립 배선(321) 및/또는 제2 조립 배선(322)에 연결됨으로써, 보다 다양한 경로로 전압 공급이 가능하여 휘도가 향상되고 점등 불량이 방지될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 종래의 디스플레이 장치를 도시한 일 예시도이다.
도 2는 종래의 디스플레이 장치를 도시한 다른 예시도이다.
도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.
도 6은 도 3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7은 도 6의 A2 영역의 확대도이다.
도 8는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 9는 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 10은 도 9의 A-B라인을 따라 도시한 단면도이다.
도 11은 도 9의 C-D라인을 따라 도시한 단면도이다.
도 12는 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 13 내지 도 20은 실시예에 따른 디스플레이 장치를 제조하는 방법을 설명하는 도면이다.
도 21은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 22는 제3 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 23은 제4 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 3은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 3을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 4는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 5는 도 4의 화소의 일 예를 보여주는 회로도이다.
도 4 및 도 5를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 4에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 5과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 5와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 5에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 5에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 6은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 6을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 4의 PX) 별로 배치된 복수의 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 7은 도 6의 A2 영역의 확대도이다.
도 7을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 발광 소자(150)를 조립하기 위해 유전영동힘을 생성하기 위해 구비될 수 있다. 예컨대, 발광 소자(150)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 발광 소자(150), 녹색 발광 소자(150G) 및 청색 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다.
도 8는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7 및 도 8를 참조하여 발광 소자의 자가 조립 방식을 설명한다.
기판(200)은 디스플레이 장치의 패널 기판일 수 있다. 이후 설명에서는 기판(200)은 디스플레이 장치의 패널 기판인 경우로 설명하나 실시예가 이에 한정되는 것은 아니다.
기판(200)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
도 8를 참조하면, 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
이 후, 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시예에 따라, 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 7에 도시한 바와 같이, 기판(200)에는 조립될 발광 소자(150) 각각에 대응하는 한 쌍의 조립 배선(201, 202)이 배치될 수 있다.
조립 배선(201, 202)은 투명 전극(ITO)으로 형성되거나, 전기 전도성이 우수한 금속물질을 포함할 수 있다. 예를 들어, 조립 배선(201, 202)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 몰리브덴(Mo) 중 적어도 어느 하나 또는 이들의 합금으로 형성될 수 있다.
조립 배선(201, 202)은 외부에서 공급된 전압에 의해 전기장이 형성되고, 이 전기장에 의해 유전영동힘이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 유전영동힘에 의해 기판(200) 상의 조립 홀(203)에 발광 소자(150)를 고정시킬 수 있다.
조립 배선(201, 202) 간의 간격은 발광 소자(150)의 폭 및 조립 홀(203)의 폭보다 작게 형성되어, 전기장을 이용한 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
조립 배선(201, 202) 상에는 절연층(206)이 형성되어, 조립 배선(201, 202)을 유체(1200)로부터 보호하고, 조립 배선(201, 202)에 흐르는 전류의 누출을 방지할 수 있다. 절연층(206)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다.
또한 절연층(206)은 폴리이미드, PEN, PET 등과 같이 절연성과 유연성 있는 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성이 있는 절연층일 수 있거나, 전도성을 가지는 전도성 접착층일 수 있다. 절연층(206)은 연성이 있어서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다.
절연층(206)은 격벽을 가지고, 이 격벽에 의해 조립 홀(203)이 형성될 수 있다. 예컨대, 기판(200)의 형성 시, 절연층(206)의 일부가 제거됨으로써, 발광 소자(150)들 각각이 절연층(206)의 조립 홀(203)에 조립될 수 있다.
기판(200)에는 발광 소자(150)들이 결합되는 조립 홀(203)이 형성되고, 조립 홀(203)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(203)은 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(203)은 대응하는 위치에 조립될 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(203)에 다른 발광 소자가 조립되거나 복수의 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 8를 참조하면, 기판(200)이 배치된 후, 자성체를 포함하는 조립 장치(1100)가 기판(200)을 따라 이동할 수 있다. 자성체로 예컨대, 자석이나 전자석이 사용될 수 있다. 조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해, 챔버(1300) 내의 발광 소자(150)는 조립 장치(1100)를 향해 이동할 수 있다.
발광 소자(150)는 조립 장치(1100)를 향해 이동 중, 조립 홀(203)로 진입하여 기판(200)과 접촉될 수 있다.
이때, 기판(200)에 형성된 조립 배선(201, 202)에 의해 가해지는 전기장에 의해, 기판(200)에 접촉된 발광 소자(150)가 조립 장치(1100)의 이동에 의해 이탈되는 것이 방지될 수 있다.
즉, 상술한 전자기장을 이용한 자가 조립 방식에 의해, 발광 소자(150)들 각각이 기판(200)에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
기판(200)의 조립 홀(203) 상에 조립된 발광 소자(150)와 기판(200) 사이에는 소정의 솔더층(미도시)이 더 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
이후 발광 소자(150)에 전극 배선(미도시)이 연결되어 전원을 인가할 수 있다.
다음으로 도시되지 않았지만, 후공정에 의해 적어도 하나 이상의 절연층이 형성될 수 있다. 적어도 하나 이상의 절연층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
한편, 실시예는 반도체 발광 소자가 조립되는 제1 홀로부터 연장되는 적어도 하나 이상의 제2 홀에 연결 전극이 배치됨으로써, 연결 전극에 전기적 단선이 발생되지 않아 점등 불량을 방지할 수 있다.
이하에서 상기 기술적 효과를 얻을 수 있는 다양한 실시예를 설명한다.
[제1 실시예]
도 9는 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 10은 도 9의 A-B라인을 따라 도시한 단면도이다. 도 11은 도 9의 C-D라인을 따라 도시한 단면도이다.
도 9 내지 도 11을 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 제1 절연층(330), 제1 및 제2 조립 배선(321, 322), 제2 절연층(340), 반도체 발광 소자(150) 및 연결 전극(371, 372, 373)를 포함할 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
제1 및 제2 조립 배선(321, 322)은 기판(310) 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322)는 동일 층 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322) 및 기판(310)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 및 제2 조립 배선(321, 322)은 동일한 층에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322)은 서로 나란하게 배치될 수 있다. 제1 및 제2 조립 배선(321, 322)은 자가 조립 방식에서 반도체 발광 소자(150)를 제1 홀(361)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 및 제2 조립 배선(321, 322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 유전영동힘에 의해 조립 장치(도 10의 1100)에 의해 이동 중인 반도체 발광 소자(150)가 제1 홀(361)에 조립될 수 있다.
제1 절연층(330)은 기판(310) 상에 배치될 수 있다. 예컨대, 제1 절연층(330)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(330)은 유전영동힘과 관련된 유전율을 갖는 물질로 이루어질 수 있다.
제2 절연층(340)은 제1 및 제2 조립 배선(321, 322) 상에 배치될 수 있다. 제2 절연층(340)은 반도체 발광 소자(150)가 조립되기 위한 제1 홀(361)을 가질 수 있다. 예컨대, 제1 홀(361) 내에 제2 절연층(340)이 노출될 수 있다. 예컨대, 제1 홀(361)의 바닥면은 제2 절연층(340)의 상면일 수 있다.
제2 절연층(340)은 반도체 발광 소자(150)의 두께를 고려하여 그 두께가 결정될 수 있다. 예컨대, 제2 절연층(340)의 두께는 반도체 발광 소자(150)의 두께보다 작을 수 있다. 따라서, 반도체 발광 소자(150)의 상측은 제2 절연층(340)의 상면보다 더 높게 위치될 수 있다. 즉, 반도체 발광 소자(150)의 상측은 제2 절연층(340)의 상면으로부터 상부 방향으로 돌출될 수 있다.
제1 홀(361)의 형성을 위한 공차 마진과 제1 홀(361) 내에 반도체 발광 소자(150)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 제1 홀(361)의 사이즈가 결정될 수 있다. 예컨대, 제1 홀(361)의 사이즈는 반도체 발광 소자(150)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150)가 제1 홀(361)의 중심에 조립되었을 때 반도체 발광 소자(150)의 외 측면과 제1 홀(361)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 홀(361)은 반도체 발광 소자(150)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150)가 원형인 경우, 제1 홀(361) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150)가 직사각형인 경우, 제1 홀(361) 또한 직사각형일 수 있다.
제2 절연층(340)은 제1 홀(361)의 측 방향으로 연장되는 적어도 하나 이상의 제2 홀(362, 363)을 가질 수 있다.
예컨대, 제2 홀은 제1 조립 배선(321) 상에 형성된 제2-1 홀(362)과 제2 조립 배선(322) 상에 형성된 제2-2 홀(363)을 포함할 수 있다. 예컨대, 제2-1 홀(362)과 제2-2 홀(363)은 Y 방향을 따라 배치될 수 있다. 예컨대, 제2-1 홀(362)은 제1 홀(361)에서 -Y 방향을 따라 연장되어 형성되고, 제2-2 홀(363)은 제1 홀(361)에서 +Y 방향을 따라 연장되어 형성될 수 있다.
한편, 제2 홀(362, 363)은 연결 전극(371, 372, 373)을 형성하기 위한 금속막이 끊김 없이 연속적으로 이어져 증착되도록 충분한 공간을 가질 수 있다. 예컨대, 제2 홀(362, 363)은 폭(W11)과 길이(L11)이 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 폭(W11)은 2㎛ 내지 4㎛일 수 있다. 예컨대, 길이(L11)는 2㎛ 내지 4㎛일 수 있다. 폭(W11)이나 길이(L11)가 2㎛ 미만인 경우, 제2 홀(362, 363)의 공간이 좁아 금속막에 끊김이 발생될 수 있다. 폭(W11)이나 길이(L11)가 4㎛ 초과하는 경우, 공간이 커져 자가 조립시 제2 홀(362, 363)에 또 다른 반도체 발광 소자가 부착되어 조립 불량이 발생되고 반도체 발광 소자의 낭비가 초래되어 제조 단가가 상승될 수 있다.
예컨대, 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)는 제1 조립 배선(321) 및 제2 조립 배선(322) 사이의 간격보다 작을 수 있다. 예컨대, 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)는 반도체 발광 소자(150)의 직경의 1/2 이하일 수 있다. 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)는 반도체 발광 소자(150)의 직경의 1/2를 초과하는 경우, 제2 홀(362, 363)의 공간이 커 또 다른 반도체 발광 소자가 제2 홀(362, 363)에 부착되어 조립 불량이 발생되고 반도체 발광 소자의 낭비가 초래되어 제조 단가가 상승될 수 있다.
예컨대, 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)는 반도체 발광 소자(150)의 외 측면과 제1 홀(361)의 내 측면 사이의 간격(L)보다 클 수 있다. 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)가 반도체 발광 소자(150)의 외 측면과 제1 홀(361)의 내 측면 사이의 간격(L)보다 크므로, 제2 홀(362, 363)에 금속막이 증착되어 연결 전극(371, 372, 373)이 형성되는 경우, 연결 전극(371, 372, 373)에 전기적 단선이 형성되지 않아 점등 불량이 방지될 수 있다.
실시에에 따르면, 제2 홀(362, 363)의 형성으로 두꺼운 제2 절연층(340)이 제거되므로, 제2 홀(362, 363)이 없을 때에 제2 홀(362, 363)에 전기장의 세기가 커지고, 이에 따라 유전영동힘이 커져, 반도체 발광 소자(150)가 더욱 더 강한 유전영동힘에 의해 당겨질 수 있어 조립율이 향상될 수 있다.
한편, 반도체 발광 소자(150)는 제1 홀(361)에 배치될 수 있다.
반도체 발광 소자(150)는 적색 광을 생성하는 적색 반도체 발광 소자, 녹색 광을 생성하는 녹색 반도체 발광 소자 및 청색 광을 생성하는 청색 반도체 발광 소자를 포함할 수 있다.
예컨대, 자가 조립시, 동일한 챔버(도 8의 1300)에 분산된 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자가 동일한 조립 장치(1100)에 의해 동시에 이동되어, 대응하는 서브 화소(도 4의 PX1, PX2, PX3) 각각의 제1 홀(361)에 조립될 수 있다. 서브 화소(도 4의 PX1, PX2, PX3) 각각의 제1 홀(361)의 사이즈가 동일한 경우, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자가 자신이 조립될 제1 홀(361)에 조립되지 않고 다른 제1 홀(361)에 조립될 수 있다. 이러한 문제를 해소하기 위해, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각의 형상을 달리하고, 그 상이한 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각의 형상에 대응하도록 제1 홀(361)이 형성될 수 있다. 따라서, 서로 상이한 형상을 갖는 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각이 자신의 형상에 대응하는 제1 홀(361)에 조립되므로, 조립 불량을 방지할 수 있다.
예컨대, 적색 반도체 발광 소자의 형상은 원형이고, 녹색 반도체 발광 소자의 형상은 제1 단축과 제1 장축을 갖는 제1 타원형이며, 청색 반도체 발광 소자의 형상은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형일 수 있다.
반도체 발광 소자(150)는 제1 홀(361) 내에 배치되어 컬러 광을 생성할 수 있다. 상술한 바와 같이, 반도체 발광 소자(150)는 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자를 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 제1 서브 화소(도 4의 PX1)에 배치되고, 녹색 반도체 발광 소자는 제2 서브 화소(PX2)에 배치되며, 청색 반도체 발광 소자는 제3 서브 화소(PX3)에 배치될 수 있다. 따라서, 제1 서브 화소(PX1)에서 출사된 적새 광, 제2 서브 화소(PX2)에서 출사된 녹새 광 및 제3 서브 화소(PX3)에서 출사된 청색 광에 의해 컬러 영상이 표시될 수 있다.
실시예의 반도체 발광 소자(150)는 수직형 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 반도체 발광 소자(150)가 제1 홀(361)에 조립된 후, 반도체 발광 소자(150)의 제1 전극(154)은 하부 전극 배선에 전기적으로 연결되고, 반도체 발광 소자(150)의 제2 전극(155)은 전극 배선(360)에 전기적으로 연결될 수 있다. 여기서, 하부 전극 배선은 제2 조립 배선(322)일 수 있지만, 이에 대해서는 한정하지 않는다. 반도체 발광 소자(150)가 제1 홀(361)에 조립된 후 열 압착이 수행되면, 열에 의해 반도체 발광 소자(150)의 제1 전극(154)의 본딩층이 녹고 압착에 의해 반도체 발광 소자(150)가 보다 강하게 기판(310)에 밀착될 수 있다. 상기 녹은 본딩층을 매개로 하여 반도체 발광 소자(150)가 기판(310)에 부착될 수 있다.
도 12는 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 12를 참조하면, 실시예에 따른 반도체 발광 소자(150)는 발광부(151, 152, 153), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)를 포함할 수 있다. 제1 실시예에 따른 반도체 발광 소자(150)는 이보다 더 많은 구성 요소를 포함할 수도 있다.
발광부(151, 152, 153)는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함하지만, 이보다 더 많은 구성 요소가 포함될 수도 있다.
제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(미도시) 상에서 순차적으로 성장될 수 있다. 이후, 식각 공정을 이용하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)의 순서로 수직 방향을 따라 식각될 수 있다. 이후, 제1 도전형 반도체층(151)의 측면 일부를 제외한 나머지 영역, 즉 제1 도전형 반도체층(151)의 측면의 다른 일부, 활성층(152)의 측면 및 제2 도전형 반도체층(153)의 측면 둘레를 따라 패시베이션층(157)이 형성됨으로써, 반도체 발광 소자(150)가 제조될 수 있다.
제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
예컨대, 제1 도전형 반도체층(151)은 전자를 생성하고, 제2 도전형 반도체층(153)은 홀을 형성할 수 있다. 활성층(152)은 광을 생성하는 것으로서 발광층으로 불릴 수 있다.
실시예의 반도체 발광 소자(150)가 메사 식각으로 형성되는 경우, 반도체 발광 소자(150)의 상측에서 하측으로 갈수록 그 직경이 점점 더 커질 수 있다.
제1 전극(154)은 제1 도전형 반도체층(151)의 하측에 배치될 수 있다. 제1 전극(154)은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 제1 전극(154)은 반도체 발광 소자(150)를 기판(310)에 본딩하기 위한 본딩층과 발광부(151, 152, 153)의 하측, 예컨대 제1 도전형 반도체층(151)에 본딩층을 접합하기 위한 접합층을 포함할 수 있다. 예컨대, 본딩층은 인듐(In), 주석(Sn) 등으로 이루어질 수 있다. 예컨대, 접합층(154_2)은 티타늄(Ti), 크롬(Cr) 등으로 이루어질 수 있다.
제2 전극(155)은 제2 도전형 반도체층(153) 상에 배치될 수 있다. 제2전극(155)은 적어도 하나 이상의 층을 포함할 수 있다. 제2 전극(155)은 투명 도전층과 자성층을 포함할 수 있다. 투명 도전층은 투명한 도전성 물질, 예컨대 ITO로 이루어질 수 있다. 투명 도전층은 전극 배선(360)에서 공급된 전압에 의한 전류가 제2 도전형 반도체층(153)의 전 영역으로 고르게 퍼지도록 하는 전류 스프레딩 효과를 얻을 수 있다. 즉, 투명 도전층에 의해 제2 도전형 반도체층(153)의 전 영역에 고르게 전류가 퍼져, 제2 도전형 반도체층(153)의 전 영역에서 정공이 생성되므로, 정공 생성량을 늘려 활성층(152)에서 정공과 전자의 재결합에 의해 생성되는 광량을 증가시켜 광 효율을 높일 수 있다. 광 효율의 증가는 휘도의 향상으로 이어질 수 있다.
자성층은 니켈(Ni), 코발트(Co), 철(Fe) 등을 포함할 수 있다. 자성층은 SmCo, Gd계, La계, Mn계 금속을 포함할 수 있다. 자성층은 자가 조립시 조립 장치(도 1100)에 구비된 자성체에 의해 자화되어, 반도체 발광 소자(150)가 자성체와 인력이 작용하도록 하는 역할을 한다. 따라서, 자성체의 이동을 따라 반도체 발광 소자(150)가 동일하게 이동할 수 있다.
반도체 발광 소자(150)의 광의 진행을 방해하지 않도록 자성층은 나노미터(nm) 급으로 매우 얇은 두께로 형성되어 광이 투과될 수 있다.
자성 조립시, 자성체의 이동에 따라 반도체 발광 소자(150)가 보다 빠르고 신속하게 이동되도록 하여, 공정 시간을 단축하고 조립 수율을 향상시킬 수 있다.
패시베이션층(157)은 발광부(151, 152, 153)를 보호할 수 있다. 예컨대, 패시베이션층(157)은 발광부(151, 152, 153)를 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 제2 전극(155)을 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 발광부(151, 152, 153)의 측부 둘레를 따라 배치되고 제2 전극(155) 상에 배치될 수 있다.
패시베이션층(157)은 자가조립시 반도체 발광 소자(150)가 뒤집히지 않고 반도체 발광 소자(150)의 하측, 즉 제1 도전형 반도체층(151)의 하면이 제1 절연층(330)의 상면을 마주보도록 할 수 있다. 즉, 자가조립시 반도체 발광 소자(150)의 패시베이션층(157)이 제1 조립 배선(321)과 제2 조립 배선(322)에서 멀어지도록 위치될 수 있다. 반도체 발광 소자(150)의 하측에는 패시베이션층(157)이 배치되지 않고 있으므로, 반도체 발광 소자(150)의 하측은 제1 조립 배선(321)과 제2 조립 배선(322)으로 가까워지도록 위치될 수 있다. 따라서, 자가조립시, 반도체 발광 소자(150)의 하측은 제1 절연층(330)을 마주보고 위치되고 반도체 발광 소자(150)의 상측은 상부 방향을 향해 위치됨으로써, 반도체 발광 소자(150)가 뒤집혀 조립되는 오정렬을 방지할 수 있다.
한편, 패시베이션층(157)은 발광부(151, 152, 153)의 측부 일부, 즉 제1 측부(158a)의 둘레에는 배치되고, 발광부(151, 152, 153)의 측부의 다른 일부, 즉 제2 측부(158b)의 둘레에는 배치되지 않을 수 있다. 예컨대, 발광부(151, 152, 153)의 제1 측부(158a)는 제1 도전형 반도체층(151)의 측부 일부, 활성층(152)의 측부 및 제2 도전형 반도체층(153)의 측부이고, 발광부(151, 152, 153)의 제2 측부(158b)는 제1 도전형 반도체층(151)의 측부의 다른 일부일 수 있다.
예컨대, 발광부(151, 152, 153)의 제2 측부(158b)는 패시베이션층(157)에는 패시베이션층(157)이 배치되지 않으므로, 외부에 노출될 수 있다. 발광부(151, 152, 153)의 아래에 배치된 제1 전극(154)의 측부도 외부에 노출될 수 있다. 실시예의 연결 전극(371, 372, 373)이 발광부(151, 152, 153)의 제2 측부(158b) 및/또는 제1 전극(154)의 측부에 전기적으로 연결될 수 있다.
연결 전극(371, 372)은 제2 절연층(340)의 제2 홀(362, 363)에 배치될 수 있다. 연결 전극(371, 372)은 제2 절연층(340)의 제2 홀(362, 363)에서 반도체 발광 소자(150)의 측부에 전기적으로 연결될 수 있다. 예컨대, 연결 전극(371, 372)의 제1 측은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전기적으로 연결되고, 연결 전극(371, 372)의 제2 측은 반도체 발광 소자(150)의 측부와 전기적으로 연결될 수 있다.
또한, 연결 전극(373)은 제2 절연층(340)의 제1 홀(361)에 배치될 수 있다. 연결 전극(373)은 제2 절연층(340)의 제1 홀(361)에서 반도체 발광 소자(150)의 측부에 전기적으로 연결될 수 있다. 예컨대, 연결 전극(373)의 제1 측은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전기적으로 연결되고, 연결 전극(373)의 제2 측은 반도체 발광 소자(150)의 측부와 전기적으로 연결될 수 있다.
예컨대, 연결 전극(371, 372, 373)은 전기 전도성이 우수한 적어도 하나 이상의 층으로 이루어질 수 있다. 예컨대, 연결 전극(371, 372, 373)은 몰리브덴(Mo)을 포함하는 제1 층, 알루미늄(Al)을 포함하는 제2 층 및 몰리브덴(Mo)을 포함하는 제3 층을 포함할 수 있다.
예컨대, 연결 전극(371, 372, 373)은 300nm 내지 800nm의 두께를 가질 수 있다. 연결 전극(371, 372, 373)이 300nm 미만인 경우, 증착시 균일하게 증착되지 않고 끊어지는 현상이 발생될 수 있다. 연결 전극(371, 372, 373)이 800nm를 초과하는 경우, 해당 두께 형성을 위한 증착 시간이 너무 오래 걸릴 수 있다.
종래에는 제1 홀(361)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이의 간격(L)이 매우 좁고, 이 좁은 간격(L)을 갖는 영역 상에 연결 전극(373)을 형성하기 위한 금속막이 증착되므로, 금속막이 연속적으로 이어지지 않고 끊기는 현상이 발생된다. 금속막이 패터닝되어 연결 전극(373)이 형성되더라도 해당 끊긴 부분에 전기적 단선이 발생되어 점등 불량이 발생된다.
하지만, 실시예에 따르면, 반도체 발광 소자(150)가 조립되는 제2 절연층(340)의 제1 홀(361)로부터 측 방향으로 연장되어 제2 홀(362, 363)이 형성되고 이 제2 홀(362, 363)에 연결 전극 연결 전극(371, 372)이 배치됨으로써, 연결 전극(371, 372)이 단선 없이 반도체 발광 소자(150)의 측부에 전기적으로 연결되어 점등 불량을 방지할 수 있다.
즉, 제1 홀(361)에서 연장된 제2 홀(362, 363)에는 반도체 발광 소자(150)가 배치되지 않는 빈 공간일 수 있다. 따라서, 반도체 발광 소자(150)가 제1 홀(361)에 조립된 후, 금속막이 제2 절연층(340) 및 반도체 발광 소자(150) 상에 증착되는 경우, 금속막이 제2 홀(362, 363)의 내 측면과 제1 홀(361)에 배치된 반도체 발광 소자(150)의 외 측면 사이의 간격(L)이 적어도 제2 홀(362, 363)의 연장 길이(L11)만큼 증가되므로 제2 홀(362, 363)의 내 측면과 제1 홀(361)에 배치된 반도체 발광 소자(150)의 외 측면 사이의 영역 상에 증착된 금속막이 끊김 없이 연속적으로 이어질 수 있다. 따라서, 해당 금속막을 패턴닝하여 연결 전극(371, 372)이 형성된 경우, 연결 전극(371, 372)이 전기적 단선 없이 반도체 발광 소자(150)의 측부에 전기적으로 연결되어 점등 불량이 방지될 수 있다.
한편, 연결 전극은 제2-1 홀(362)에 배치되는 제1 연결 전극(371)과 제2-2 홀(363)에 배치되는 제2 연결 전극(372)를 포함할 수 있다.
예컨대, 제1 연결 전극(371)은 제2-1 홀(362)에서 제1 홀(361)을 통해 반도체 발광 소자(150)의 제1 측부(158a)에 전기적으로 연결될 수 있다. 예컨대, 제2 연결 전극(372)은 제2-2 홀(363)에서 제1 홀(361)을 통해 반도체 발광 소자(150)의 제2 측부(158b)에 전기적으로 연결될 수 있다.
실시예에서는 반도체 발광 소자(150)의 측부에 2개의 연결 전극, 즉 제1 및 제2 연결 전극(371, 372)이 전기적으로 연결되고 있지만, 제1 및 제2 연결 전극(371, 372) 중 하나의 연결 전극만 반도체 발광 소자(150)의 측부에 연결되고 나머지 연결 전극은 생략될 수도 있다.
제1 및 제2 연결 전극(371, 372) 각각은 반도체 발광 소자(150)의 측부에 접하는 제1 연결 영역(371_1, 372_1), 제1 연결 영역(371_1, 372_1)에서 연장되어 제1 및 제2 조립 배선(321, 322) 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역(371_2, 372_2) 및 제2 연결 영역(371_2, 372_2)에서 연장되어 제2 홀(362, 363)의 내 측면에 접하는 제3 연결 영역(371_3, 372_3)을 포함할 수 있다.
제1 연결 영역(371_1, 372_1)의 상측은 반도체 발광 소자(150)의 패시베이션층(157)과 접하고, 제1 연결 영역(371_1, 372_1)의 하측은 반도체 발광 소자(150)의 제1 도전형 반도체층(151)의 측면 및/또는 제1 전극(154)의 측면에 접할 수 있다.
제1 연결 영역(371_1, 372_1)과 제3 연결 영역(371_3, 372_3)은 동일한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 연결 전극은 제1 홀(361) 내에 반도체 발광 소자(150)의 둘레를 따라 배치되는 제3 연결 전극(373)을 포함할 수 있다. 예컨대, 제3 연결 전극(373)은 제1 홀(361)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이에 배치될 수 있다.
예컨대, 제1 홀(361)의 제3 연결 전극(373)의 제1 측은 제2 홀(362, 363)에서 제1 연결 전극(371)에 연결되고, 제1 홀(361)의 제3 연결 전극(373)의 제2 측은 제2 홀(362, 363)에서 제2 연결 전극(372)에 연결될 수 있다.
제3 연결 전극(373)은 반도체 발광 소자(150)의 측부에 접하는 제1 연결 영역(373_1), 제1 연결 영역(373_1)에서 연장되어 제1 및 제2 조립 배선(321, 322) 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역(373_2) 및 제2 연결 영역(373_2)에서 연장되어 제1 홀(361)의 내 측면에 접하는 제3 연결 영역(373_3)을 포함할 수 있다.
제1 연결 영역(373_1)의 상측은 반도체 발광 소자(150)의 패시베이션층(157)과 접하고, 제1 연결 영역(373_1)의 하측은 반도체 발광 소자(150)의 제1 도전형 반도체층(151)의 측면 및/또는 제1 전극(154)의 측면에 접할 수 있다.
제1 연결 영역(373_1)과 제3 연결 영역(373_3)은 동일한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제1 홀(361)과 제2 홀(362, 363)은 연통되므로, 연결 전극(371, 372, 373)을 형성하기 위해 금속막이 증착되는 경우, 증착막이 제1 홀(361)과 제2 홀(362, 363) 사이에서 연속적으로 이어져 형성될 수 있다. 따라서, 제2 홀(362, 363) 내에서 제1 및/또는 제2 연결 전극(371, 372) 각각의 제1 연결 영역(371_1, 372_1)은 제1 홀(361) 내의 제3 연결 전극(373)의 제1 연결 영역(373_1)일 수 있다. 다시 말해, 제1 연결 영역(373_1)은 제1 내지 제3 연결 전극(371, 372, 373) 모두에서 공유될 수 있다.
그러므로, 제1 연결 영역(371_1, 372_1, 273_1)이 제1 홀(361)에서 반도체 발광 소자(150)의 둘레를 따라 반도체 발광 소자(150)의 측부에 접하고, 제2 연결 영역(273_2)이 제2 홀(362, 363)에서 반도체 발광 소자(150)의 둘레를 따라 제1 및 제2 조립 배선(321, 322) 중 하나의 조립 배선의 상면에 접할 수 있다. 또한, 제1 홀(361)의 제2 연결 영역(273_2)는 제2 홀(362, 363)에서 제2 연결 영역(271_2, 272_2)으로 연장되고, 제2 홀(362, 363)의 제3 연결 영영(271_3, 272_3)은 제2 홀(362, 363)에서 제2 연결 영역(271_2, 272_2)로부터 연장되어 제2 홀(362, 363)의 내 측면에 접할 수 있다. 아울러, 제1 홀(361)의 제3 연결 영역(273_3)은 제2 연결 영역(273_2)로부터 연장되어 제1 홀(361)의 내 측면에 접할 수 있다.
실시예에 따르면, 연결 전극(371, 372, 373)이 제1 홀(361)뿐만 아니라 제2 홀(362, 363)에도 배치되고, 또한 반도체 발광 소자(150)의 측면, 제1 절연층(330)을 통한 제1 및/또는 제2 조립 배선(321, 322)의 상면 그리고 제1 홀(361) 및 제2 홀(362, 363)의 내 측면에 부착됨으로써, 반도체 발광 소자(150)의 결합력이 강화되어 신뢰성이 제고될 수 있다.
한편, 제1 연결 전극(371)은 제1 홈(376)을 가지고, 제2 연결 전극(372)은 제2 홈(377)을 가지며, 제3 연결 전극(373)은 제3 홈(378)을 가질 수 있다. 제1 내지 제3 홈(376, 377 378)은 제1 내지 제3 연결 전극(371, 372, 373) 각각이 증착 방식에 의해 얇은 두께로 형성됨으로 인해 형성될 수 있다.
예컨대, 제1 홈(376)의 폭(W1) 또는 제2 홈(377)의 폭(W2)는 제3 홈(378)의 폭(W3)보다 클 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 제3 절연층(350)을 포함할 수 있다.
제3 절연층(350)은 제1 내지 제3 홈(376, 377 378) 각각에 배치될 수 있다. 나중에 제조 공정에서 설명하겠지만, 제2 절연층(340)은 연결 전극(371, 372, 373)의 높이를 결정하는 스토퍼(stopper)로서의 역할을 할 수 있다. 즉, 제3 절연층(350)의 높이만큼 연결 전극(371, 372, 373)의 높이가 형성될 수 있다. 즉, 제3 절연층(350)의 높이를 높이면, 연결 전극(371, 372, 373)의 높이도 높아질 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 제4 절연층(360) 및 전극 배선(380)을 포함할 수 있다.
제4 절연층(360)은 제2 절연층(340) 및 제3 절연층(350) 상에 배치될 수 있다. 제4 절연층(360)은 전극 배선(380)이나 다른 층을 용이하게 형성하도록 하기 위한 평탄화층일 수 있다. 따라서, 제4 절연층(360)이 상면은 평평한 면을 가질 수 있다.
전극 배선(380)은 제4 절연층(360) 상에 배치되어, 제4 절연층(360)을 통해 반도체 발광 소자(150)에 전기적으로 연결될 수 있다.
예컨대, 전극 배선(380)은 제4 절연층(360) 및 반도체 발광 소자(150)의 패시베이션층(157)을 통해 제2 전극(155)과 전기적으로 연결될 수 있다.
제1 및/또는 제2 조립 배선(321, 322)은 하부 전극 배선이고, 전극 배선(380)은 상부 전극 배선으로 명명될 수 있다.
따라서, 제2 조립 배선(322)과 전극 배선(380)에 의해 공급된 전압에 의해 반도체 발광 소자(150)에서 광이 발광될 수 있다.
이상에서 누락된 설명은 도 7 및 그와 관련된 설명으로부터 용이하게 이해될 수 있다.
제1 내지 제4 절연층(330 내지 360)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예컨대, 제1 내지 제4 절연층(330 내지 360) 중 적어도 하나 이상의 절연층은 유기 물질로 이루어질 수 있다. 예컨대, 제1 내지 제4 절연층(330 내지 360) 중 적어도 2개 이상의 절연층은 동일한 물질로 이루어질 수 있다.
제1 실시예에 따르면, 반도체 발광 소자(150)가 조립되는 제1 홀(361)로부터 측 방향을 연장된 적어도 하나 이상의 제2 홀(362, 363)이 형성되고 이 홀에 연결 전극(371, 372)이 배치됨으로써, 연결 전극(371, 372)에 전기적 단선이 발생하지 않아 점등 불량이 방지될 수 있다.
제1 실시예에 따르면, 연결 전극(371, 372, 373)이 제1 홀(361)뿐만 아니라 제2 홀(362, 363)에도 배치되고, 또한 반도체 발광 소자(150)의 측면, 제1 절연층(330)을 통한 제1 및/또는 제2 조립 배선(321, 322)의 상면 그리고 제1 홀(361) 및 제2 홀(362, 363)의 내 측면에 부착됨으로써, 반도체 발광 소자(150)의 결합력이 강화되어 신뢰성이 제고될 수 있다.
제1 실시예에 따르면, 제2 홀(362, 363)의 형성으로 두꺼운 제2 절연층(340)이 제거되므로, 제2 홀(362, 363)이 없을 때에 제2 홀(362, 363)에 전기장의 세기가 커지고, 이에 따라 유전영동힘이 커져, 반도체 발광 소자(150)가 더욱 더 강한 유전영동힘에 의해 당겨질 수 있어 조립율이 향상될 수 있다.
제1 실시예에 따르면, 반도체 발광 소자(150)의 둘레를 따라 연결 전극(371, 372, 373)이 전기적으로 연결되므로, 반도체 발광 소자(150)가 제1 홀(361)에서 한쪽으로 치우치더라도 균일한 전압이 공급되므로, 각 서브 화소 간에 균일한 휘도를 확보하여 화질을 향상시킬 수 있다.
도 13 내지 도 20은 실시예에 따른 디스플레이 장치를 제조하는 방법을 설명하는 도면이다.
도 13에 도시한 바와 같이, 기판(310) 상에 배치된 제2 절연층(340)에 제1 홀(361)뿐만 아니라 제1 홀(361)에서 측 방향을 따라 연장된 제2 홀(362, 363)이 형성될 수 있다. 제1 홀(361) 및 제2 홀(362, 363)은 제1 조립 배선(321) 상에 위치될 수 있다.
도 14에 도시한 바와 같이, 자가 조립 공정(도 8)을 수행하여, 반도체 발광 소자(150)가 제1 홀(361)에 조립될 수 있다.
다음, 식각 공정을 수행하여 제1 홀(361) 및 제2 홀(362, 363)에 노출된 제1 절연층(330)이 제거되어 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 외부에 노출될 수 있다. 따라서, 제1 홀(361) 및 제2 홀(362, 363)에서 제1 절연층(330)이 제거되어 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 외부에 노출되는 개구(331, 332)가 형성될 수 있다.
도시되지 않았지만, 상기 제거된 제1 절연층(330)에 대응하여 제1 조립 배선(321) 및/또는 제2 조립 배선(322)도 제거될 수도 있다. 이러한 경우, 기판(310)의 상면의 일부가 외부에 노출될 수 있다.
도 15에 도시한 바와 같이, 제2 절연층(340) 및 반도체 발광 소자(150) 상에 금속막(370)이 증착될 수 있다. 금속막(370)은 제1 및 제2 홀(362, 363)에서 개구(331, 332)를 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 각각에 접할 수 있다.
금속막(370)이 비교적 얇게 형성되므로, 제1 홀(361) 및 제2 홀(362, 363)에 증착된 금속막(370)에 의해 홈(376, 377)이 형성될 수 있다.
실시예에 따르면, 제1 홀(361)에서 연장된 제2 홀(362, 363)이 형성되고, 이 제2 홀(362, 363)에 금속막(370)이 형성될 수 있다. 제2 홀(362, 363)의 폭(W11) 또는 길이(L11)가 비교적 크므로, 제2 홀(362, 363)에 증착된 금속막(370)은 끊김 없이 연속적으로 이어질 수 있다.
도 16에 도시한 바와 같이, 금속막(370) 상에 절연막(351)이 형성될 수 있다. 절연막(351)은 제1 홀(361) 및 제2 홀(362, 363)에 증착된 금속막(370)에 의해 형성된 홈(376, 377)에도 형성될 수 있다.
절연막(351)은 반도체 발광 소자(150)의 상측에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 17에 도시한 바와 같이, 애싱(ashing) 공정을 수행하여, 홈(376, 377)에 형성된 절연막(351)을 제외한 나머지 절연막(351)을 제거할 수 있다. 홈(376, 377)에 형성된 절연막(351)은 제3 절연층(350)이 될 수 있다.
도 18에 도시한 바와 같이, 패터닝 공정을 수행하여 금속막(370)이 제거될 수 있다. 제3 절연층(350)이 마스크 역할을 하므로, 제1 홀(361)과 제2 홀(362, 363)에 증착된 금속막(370)은 제거되지 않을 수 있다. 따라서, 제1 홀(361)과 제2 홀(362, 363)에서 제거되지 않은 금속막(370)은 연결 전극(371, 372, 373)이 될 수 있다.
패터닝 공정에 의해 제2 절연층(340), 제3 절연층(350) 및 반도체 발광소자 상의 금속막(370)이 제거될 수 있다. 하지만, 제1 홀(361)과 제2 홀(362, 363)에 증착된 금속막(370)은 제2 절여층과 제3 절연층(350) 사이에 얇은 두께를 가져 더 이상 제거되지 않을 수 있다.
도 19에 도시한 바와 같이, 제2 절연층(340), 제3 절연층(350) 및 반도체 발광 소자(150) 상에 제4 절연층(360)이 형성되고, 제4 절연층(360) 및 반도체 발광 소자(150)의 패시베이션층(157)이 제거되어 콘택홀(365)이 형성될 수 있다.
도 20에 도시한 바와 같이, 제4 절연층(360) 상에 형성되고, 콘택홀(365)를 통해 반도체 발광 소자(150)의 제2 전극(155)에 전기적으로 연결된 전극 배선(380)이 형성될 수 있다.
[제2 실시예]
도 21은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
제2 실시예는 4개이 제2 홀(362 내지 365)을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 21을 참조하면, 제2 실시예에 따른 디스플레이 장치(300A)에서, 복수의 제2 홀(362 내지 365)가 제1 홀(361)로부터 측 방향을 따라 연장되어 형성될 수 있다.
복수의 제2 홀은 제2-1 홀(362), 제2-2 홀(363), 제2-3 홀(364) 및 제2-4 홀(365)을 포함할 수 있다.
예컨대, 제2-1 홀(362) 및 제2-2 홀(363)은 제1 대각선(391) 상에 위치될 수 있다. 예컨대, 제2-3 홀(364) 및 제2-4 홀(365)은 제2 대각선(392) 상에 위치될 수 있다. 제1 대각선(391)과 제2 대각선(392)는 서로 90도 교차할 수 있지만, 이에 대해서는 한정하지 않는다. 따라서, 제2-1 홀(362), 제2-2 홀(363), 제2-3 홀(364) 및 제2-4 홀(365)는 제1 홀(361)의 중심을 기준으로 서로 90도 이격될 수 있다.
예컨대, 제2-1 홀(362), 제2-2 홀(363), 제2-3 홀(364) 및 제2-4 홀(365)은 제1 홀(361)을 중심으로 방사상으로 위치될 수 있다.
예컨대, 제2-1 홀(362) 및 제2-3 홀(364)은 제1 조립 배선(321) 상에 배치되고, 제2-2 홀(363) 및 제2-4 홀(365)은 제2 조립 배선(322) 상에 배치될 수 있다.
연결 전극(도 10 및 도 11의 371, 372, 373)이 제1 홀(361)과 복수의 제2 홀(362 내지 365)에 배치될 수 있다. 예컨대, 제1 연결 전극(371)은 제1 홀(361)에 배치되고, 2개의 제2 연결 전극은 제2-1 홀(362) 및 제2-3 홀(364)에 배치되며, 2개의 연결 전극은 제2-2 홀(363) 및 제2-4 홀(365)에 배치될 수 있다.
제2 실시예에 따르면, 보다 많은 연결 전극이 반도체 발광 소자(150)에 전기적으로 연결됨으로써, 보다 원활한 전압 공급이 가능하여 휘도가 향상될 수 있다.
제2 실시예에 따르면, 보다 많은 연결 전극에 의해 반도체 발광 소자(150)가 더욱 더 단단하게 기판(310)에 결합되므로, 결합력이 더욱 더 향상될 수 있다.
제2 실시예에 따르면, 서로 등 간격으로 제2 홀(362 내지 365)이 형성되므로, 자가 조립시 제1 홀(361)에 조립된 반도체 발광 소자(150)가 한쪽으로 치우치지 않고 정위치로 정렬될 수 있다.
[제3 실시예]
도 22는 제3 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
제3 실시예는 제1 및 제2 조립 배선(321, 322)이 상이한 층에 배치되고, 연결 전극(371, 372, 373)을 이용하여 제2 조립 배선(322)과 반도체 발광 소자(150)가 전기적으로 연결되는 것을 제외하고 제1 또는 제2 실시예와 동일하다. 제3 실시예에서 제1 또는 제2 실시예와 동일한 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 22를 참조하면, 제3 실시예에 따른 디스플레이 장치(300B)는 기판(310), 제1 절연층(330), 제1 및 제2 조립 배선(321, 322), 제2 절연층(340), 반도체 발광 소자(150), 연결 전극(371, 372, 373), 제3 절연층(350), 제4 절연층(360) 및 전극 배선(380)을 포함할 수 있다.
제1 및 제2 조립 배선(321, 322)은 상이한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(321)은 기판(310)과 제1 절연층(330) 사이에 배치될 수 있다. 예컨대, 제2 조립 배선(322)은 제1 절연층(330) 상에 배치되고 제1 홀(361) 및 제2 홀(362, 363)에 의해 외부에 노출될 수 있다. 또한, 제1 절연층(330)의 상면 일부도 제1 홀(361) 및 제2 홀(362, 363)에 의해 외부에 노출될 수 있다.
제1 홀(361) 및 제2 홀(362, 363)에 연결 배선이 배치될 수 있다. 제2 홀(362, 363)에 배치된 연결 배선은 제1 연결 배선(371) 및 제2 연결 배선(372)을 포함할 수 있다. 제1 연결 배선의 제1 측은 반도체 발광 소자(150)의 제1 측부(158a)에 전기적으로 연결되고 제1 연결 배선의 제2 측은 제1 절연층(330)의 상면 일부에 전기적으로 연결될 수 있다. 제2 연결 배선의 제1 측은 반도체 발광 소자(150)의 제2 측부(158b)에 전기적으로 연결되고 제2 연결 배선의 제2 측은 제2 조립 배선(322)의 상면 일부에 전기적으로 연결될 수 있다.
반도체 발광 소자(150)는 예컨대 수직형 반도체 발광 소자로서, 하측에 제1 전극(154)의 일부로서 본딩층이 구비될 수 있다. 열 압착 공정에 의해 본딩층이 녹아 반도체 발광 소자(150)와 기판(310)이 본딩될 수 있다. 이때, 본딩층을 매개로 하여 반도체 발광 소자(150)와 제2 조립 배선(322)은 전기적으로 연결될 수 있다. 제2 조립 배선(322)은 자가 조립을 위한 전기장을 생성하는 한편, 제2 조립 배선(322)은 반도체 발광 소자(150)를 발광하기 위한 전압을 공급할 수 있다. 제2 조립 배선(322)은 하부 전극 배선일 수 있다.
본딩층으로서 주석(Sn)이나 인듐(In)이 사용되는데, 이들 막질이 좋지 않아 전기적 저항이 증가하여 휘도 저하가 야기될 수 있다. 또한, 열 압착에 의해 반도체 발광 소자(150)와 기판(310) 사이에 본딩층이 존재하지 않고 반도체 발광 소자(150) 주변으로 빠져나가 반도체 발광 소자(150)와 기판(310) 간의 전기적 연결 불량이 발생될 수 있다.
이러한 문제를 해결하기 위해, 실시예는 연결 전극(371, 372, 373)을 이용하여 반도체 발광 소자(150)의 측부와 제2 조립 배선(322)을 전기적으로 연결할 수 있다.
제3 실시예에 따르면, 반도체 발광 소자(150)의 하측은 제2 조립 배선(322)에 직접 연결되고, 반도체 발광 소자(150)의 측부는 연결 전극(371, 372, 373)을 이용하여 제2 조립 배선(322)에 연결됨으로써, 휘도가 향상되고 점등 불량이 방지될 수 있다.
[제4 실시예]
도 23은 제4 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
제4 실시예는 연결 전극(371, 372, 373)이 제2 조립 배선(322)뿐만 아니라 제1 조립 배선(321)에도 전기적으로 연결되는 것을 제외하고 제3 실시예와 동일하다. 제4 실시예예서 제3 실시예와 동일한 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 23을 참조하면, 제4 실시예에 따른 디스플레이 장치(300C)는 기판(310), 제1 절연층(330), 제1 및 제2 조립 배선(321, 322), 제2 절연층(340), 반도체 발광 소자(150), 연결 전극(371, 372, 373), 제3 절연층(350), 제4 절연층(360) 및 전극 배선(380)을 포함할 수 있다.
제1 및 제2 조립 배선(321, 322)은 상이한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(321)은 기판(310)과 제1 절연층(330) 사이에 배치될 수 있다. 예컨대, 제2 조립 배선(322)은 제1 절연층(330) 상에 배치되고 제1 홀(361) 및 제2 홀(362, 363)에 의해 외부에 노출될 수 있다. 또한, 제1 절연층(330)의 상면 일부도 제1 홀(361) 및 제2 홀(362, 363)에 의해 외부에 노출될 수 있다.
제1 홀(361) 및 제2 홀(362, 363)에 연결 배선이 배치될 수 있다. 제2 홀(362, 363)에 배치된 연결 배선은 제1 연결 배선(371) 및 제2 연결 배선(372)을 포함할 수 있다. 제1 연결 배선의 제1 측은 반도체 발광 소자(150)의 제1 측부(158a)에 전기적으로 연결되고 제1 연결 배선의 제2 측은 제1 절연층(330)을 통해 제1 조립 배선(321)의 상면 일부에 전기적으로 연결될 수 있다. 제2 연결 배선의 제1 측은 반도체 발광 소자(150)의 제2 측부(158b)에 전기적으로 연결되고 제2 연결 배선의 제2 측은 제2 조립 배선(322)의 상면 일부에 전기적으로 연결될 수 있다.
예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 자가 조립 공정이 완료된 후 서로 전기적으로 연결되어, 동일한 전압이 제1 조립 배선(321) 및 제2 조립 배선(322)을 통해 반도체 발광 소자(150)에 공급될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322)은 하부 전극 배선일 수 있다.
제4 실시예에 따르면, 연결 전극(371, 372, 373)이 제2 조립 배선(322)뿐만 아니라 제1 조립 배선(321)에도 전기적으로 연결됨으로써, 제2 조립 배선(322)뿐만 아니라 제1 조립 배선(321)에서도 전압 공급이 가능하여 휘도가 향상되고 점등 불량이 방지될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 제1 절연층;
    상기 기판 상에 제1 및 제2 조립 배선;
    상기 제1 및 제2 조립 배선 상에 배치되고, 제1 홀과 상기 제1 홀의 측 방향으로 연장되는 적어도 하나 이상의 제2 홀을 갖는 제2 절연층;
    상기 제1 홀에 반도체 발광 소자; 및
    상기 제2 홀에 연결 전극을 포함하는
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 홀은,
    상기 제1 조립 배선 상에 제2-1 홀; 및
    상기 제2 조립 배선 상에 제2-2 홀을 포함하는
    디스플레이 장치.
  3. 제2항에 있어서,
    상기 연결 전극은,
    상기 제2-1 홀에 배치되는 제1 연결 전극; 및
    상기 제2-2 홀에 배치되는 제2 연결 전극을 포함하는
    디스플레이 장치.
  4. 제2항에 있어서,
    상기 제2-1 홀 및 상기 제2-2 홀은 일 방향을 따라 위치되는
    디스플레이 장치.
  5. 제3항에 있어서,
    상기 연결 전극은,
    상기 제1 홀 내에 상기 반도체 발광 소자의 둘레를 따라 배치되는 제3 연결 전극을 포함하는
    디스플레이 장치.
  6. 제5항에 있어서,
    상기 제3 연결전극의 제1 측은 상기 제1 연결 전극에 연결되고,
    상기 제3 연결 전극의 제2 측은 상기 제2 연결 전극에 연결되는
    디스플레이 장치.
  7. 제5항에 있어서,
    상기 제1 연결 전극은 제1 홈을 가지고,
    상기 제2 연결 전극은 제2 홈을 가지고,
    상기 제3 연결 전극은 제3 홈을 가지며,
    상기 제1 내지 제3 홈에 제3 절연층을 포함하는
    디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 홈의 폭은 상기 제3 홈의 폭보다 큰
    디스플레이 장치.
  9. 제7항에 있어서,
    상기 제2 홈의 폭은 상기 제3 홈의 폭보다 큰
    디스플레이 장치.
  10. 제5항에 있어서,
    상기 제1 및 제2 연결 전극 각각은,
    상기 반도체 발광 소자의 측부에 접하는 제1 연결 영역;
    상기 제1 연결 영역에서 연장되어 상기 제1 및 제2 조립 배선 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역; 및
    상기 제2 연결 영역에서 연장되어 상기 제2 홀의 내 측면에 접하는 제3 연결 영역을 포함하는
    디스플레이 장치.
  11. 제10항에 있어서,
    상기 제3 연결 전극은,
    상기 반도체 발광 소자의 상기 측부에 접하는 제1 연결 영역;
    상기 제1 연결 영역에서 연장되어 상기 제1 및 제2 조립 배선 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역; 및
    상기 제2 연결 영역에서 연장되어 상기 제1 홀의 내 측면에 접하는 제3 연결 영역을 포함하는
    디스플레이 장치.
  12. 제11항에 있어서,
    상기 제2 홀 내에서 상기 제1 및 제2 연결 전극 각각의 제1 연결 영역은 상기 제1 홀 내의 상기 제3 연결 전극의 제1 연결 영역인
    디스플레이 장치.
  13. 제7항에 있어서,
    상기 제2 절연층과 상기 제3 절연층 상에 제4 절연층; 및
    상기 제4 절연층을 통해 상기 반도체 발광 소자에 전기적으로 연결되는 전극 배선을 포함하는
    디스플레이 장치.
  14. 제2항에 있어서,
    상기 제2 홀은,
    상기 제1 조립 배선 상에 2개 이상의 제2-1 홀; 및
    상기 제2 조립 배선 상에 2개 이상의 제2-2 홀을 포함하는
    디스플레이 장치.
  15. 제14항에 있어서,
    상기 연결 전극은,
    상기 2개 이상의 제2-1 홀에 배치되는 2개 이상의 제1 연결 전극; 및
    상기 2개 이상의 제2-2 홀에 배치되는 2개 이상의 제2 연결 전극을 포함하는
    디스플레이 장치.
  16. 제14항에 있어서,
    상기 2개 이상의 제2-1 홀 및 상기 2개 이상의 제2-2 홀은 상기 제1 홀을 중심으로 방사상으로 위치되는
    디스플레이 장치.
  17. 제1항에 있어서,
    상기 제2 홀의 폭은 상기 반도체 발광 소자의 외 측면과 상기 제1 홀의 내 측면 사이의 간격보다 큰
    디스플레이 장치.
  18. 제1항에 있어서,
    상기 반도체 발광 소자는,
    발광부;
    상기 발광부 아래에 제1 전극;
    상기 발광부 상에 제2 전극; 및
    상기 발광부의 제1 측부 및 상기 제2 전극 상에 패시베이션층을 포함하고,
    상기 연결 전극은,
    상기 발광부의 제2 측부 및 상기 제1 전극의 측면에 접하고,
    상기 발광부의 상기 제2 측부는 상기 발광부의 상기 제1 측부 아래에 위치되는
    디스플레이 장치.
  19. 제1항에 있어서,
    상기 제1 및 제2 조립 배선은 동일한 층에 배치되고,
    상기 연결 전극은,
    상기 제1 조립 배선 및 상기 제2 조립 배선 중 적어도 하나의 조립 배선과 전기적으로 연결되는
    디스플레이 장치.
  20. 제1항에 있어서,
    상기 제1 및 제2 조립 배선은 상이한 층에 배치되고,
    상기 연결 전극은,
    상기 제1 조립 배선 및 상기 제2 조립 배선 중 적어도 하나의 조립 배선과 전기적으로 연결되는
    디스플레이 장치.
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