WO2023157996A1 - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

반도체 발광 소자 및 디스플레이 장치 Download PDF

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WO2023157996A1
WO2023157996A1 PCT/KR2022/002498 KR2022002498W WO2023157996A1 WO 2023157996 A1 WO2023157996 A1 WO 2023157996A1 KR 2022002498 W KR2022002498 W KR 2022002498W WO 2023157996 A1 WO2023157996 A1 WO 2023157996A1
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light emitting
layer
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semiconductor light
recess
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PCT/KR2022/002498
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박주도
최윤영
임충현
박형조
조병권
민영환
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엘지전자 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to semiconductor light emitting devices and display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • micro-LED displays micro-LED displays
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color reproducibility, viewing angle, brightness, resolution, lifespan, luminous efficiency or luminance because it uses micro-LED, which is a semiconductor light emitting device, as a display element.
  • the micro-LED display has the advantage of being free to adjust the size or resolution as screens can be separated and combined in a modular manner, and can implement a flexible display.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • the self-assembly method is a method in which a semiconductor light emitting device finds an assembly position by itself in a fluid, and is an advantageous method for realizing a large-screen display device.
  • light emitting elements assembled on a substrate by a self-assembly method are electrically connected by a thermal compression method. That is, the bonding layer provided under the light emitting element is melted by thermal compression and electrically connected to the electrical wiring of the substrate.
  • thermal compression method by the bonding layer has the following problems. Referring to Figures 1 to 4, the corresponding problems will be described.
  • the bonding material 5 under the light emitting element 4 is the light emitting element ( 4) and the substrate 1, rather than staying between them, they escape to the periphery of the light emitting element 4. In this way, the bonding material 5 escapes around the light emitting element 4 and a part of the bonding material 5 forms a sharp spire as high as the light emitting element 4 .
  • an electrode wire (not shown) is disposed on the upper side of the light emitting element 4 by a post process, the electrode wire is in electrical contact with the bonding material 5 so that the upper and lower parts of the light emitting element 5 are electrically shorted. A problem arises.
  • FIG. 2 is a cross-sectional view showing a light emitting device according to an undisclosed internal technology.
  • the bonding material 5 is provided on the lower side of the light emitting device according to the undisclosed internal technology. That is, the undisclosed internal technology is not provided with a structure that prevents the bonding material 5 from escaping in the lateral direction during thermal compression.
  • a press having a heater on the upper side of the light emitting element presses the light emitting element, and at this time, the heat of the heater melts the bonding material provided on the lower side of the light emitting element through the light emitting element.
  • the heat of the heater is intensively supplied to the lower side of the light emitting element through the center of the light emitting element compared to the periphery of the light emitting element, the melting point between the bonding material corresponding to the center of the light emitting element and the bonding material corresponding to the periphery of the light emitting element is It varies. That is, the melting point varies depending on the location of the bonding material, which becomes a factor limiting the smooth bonding process. That is, the bonding process time is prolonged or bonding failure occurs.
  • Embodiments are aimed at solving the foregoing and other problems.
  • Another object of the embodiments is to provide a display device capable of preventing bonding failure.
  • Another object of the embodiments is to provide a display device capable of enhancing bonding force.
  • Another object of the embodiments is to provide a display device capable of preventing assembly failure and lighting failure.
  • a semiconductor light emitting device includes a light emitting unit; a first electrode including a bonding layer under the light emitting part; a second electrode on the light emitting part; and a passivation layer surrounding the light emitting part and the second electrode, wherein a lower side of the light emitting part has a first area and a second area surrounding the first area, the second area including a recess. and the bonding layer is disposed in the recess.
  • the passivation layer may include a barrier, and the barrier may contact the recess.
  • the light emitting unit may include a first conductivity type semiconductor layer; an active layer on the first conductivity-type semiconductor layer; and a second conductivity-type semiconductor layer on the active layer, and the first conductivity-type semiconductor layer may include the recess.
  • a third semiconductor layer may be included under the first conductivity type semiconductor layer, and the third semiconductor layer may include the recess.
  • the recess may include protrusions.
  • the first electrode may include a magnetic layer, and the magnetic layer may be disposed on the first region.
  • the bonding layer may be disposed on the magnetic layer.
  • the display device includes a substrate; first and second assembling wires on the substrate; partition walls having a plurality of assembly holes on the first and second assembly wires; and a plurality of semiconductor light emitting devices in the plurality of assembly holes, wherein each of the plurality of semiconductor light emitting devices includes: a light emitting unit; a first electrode including a bonding layer under the light emitting part; a second electrode on the light emitting part; and a passivation layer surrounding the light emitting part and the second electrode, wherein a lower side of the light emitting part has a first area and a second area surrounding the first area, the second area including a recess.
  • the bonding layer may be disposed in the recess.
  • the display device includes an insulating layer between the first assembly wiring and the second assembly wiring, the second assembly wiring constitutes a part of the bottom of the assembly hole, and the bonding layer is connected to the second assembly wiring. can be contacted.
  • the recess 160 may be provided on the lower side of the semiconductor light emitting device 150 , that is, in an edge region of the first conductivity type semiconductor layer 151 . Accordingly, as shown in FIGS. 17A to 17C , when the bonding layer 154-1 is melted by the thermal compression process and then moved in the lateral direction by compression, the corresponding bonding layer 154-1 is a semiconductor light emitting device. It can be accommodated only in the recess 160 without exiting to the outside of the 150.
  • bonding layer 154 - 1 is sufficiently accommodated in the recess 160 , bonding defects between the semiconductor light emitting device 150 and the second assembled wiring 322 may be prevented. Accordingly, assembly failure and/or lighting failure of the semiconductor light emitting device 150 may be prevented.
  • the bonding layer 154-1 is disposed below the magnetic layer 154-2 or accommodated in the recess 160, the entire lower area of the semiconductor light emitting device 150 contributes to bonding, thereby contributing to the semiconductor light emitting device ( 150) can be strengthened.
  • the bonding layer 154-1 is disposed under the magnetic layer 154-2 or accommodated in the recess 160, the entire lower area of the semiconductor light emitting device 150 is in contact with the second assembled wiring 322. Therefore, electrical contact resistance between the semiconductor light emitting device 150 and the second assembled wiring 322 is reduced, thereby reducing power consumption and improving light efficiency of the semiconductor light emitting device 150 .
  • the bonding layer 154-1 since the bonding layer 154-1 is accommodated only in the recess 160 and does not escape to the outside of the semiconductor light emitting element 150, the bonding layer 154-1 escapes to the outside of the semiconductor light emitting element 150. An electrical short defect with the electrode wiring 360 connected to the upper side of the semiconductor light emitting device 150 caused by the exiting can be prevented.
  • FIG. 2 is a cross-sectional view showing a light emitting device according to an undisclosed internal technology.
  • FIG. 5 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • FIG. 6 is a schematic block diagram of a display device according to an exemplary embodiment.
  • FIG. 7 is a circuit diagram illustrating an example of a pixel of FIG. 6 .
  • FIG. 8 is an enlarged view of a first panel area in the display device of FIG. 5 .
  • FIG. 9 is an enlarged view of area A2 of FIG. 8 .
  • FIG. 10 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • FIG. 11 is a cross-sectional view of a display device according to an exemplary embodiment.
  • FIG. 12A is a plan perspective view showing the semiconductor light emitting device according to the first embodiment.
  • FIG. 12B is a bottom perspective view showing the semiconductor light emitting device according to the first embodiment.
  • FIG. 13 is a cross-sectional view of the semiconductor light emitting device according to the first embodiment.
  • 15A to 15C are various exemplary views of the semiconductor light emitting device according to the first embodiment provided with a recess having an inclined surface.
  • 16A to 16C are various exemplary views of the semiconductor light emitting device according to the first embodiment provided with a recess having a round surface.
  • 17A to 17C show how the semiconductor light emitting device according to the first embodiment is bonded using a thermal compression method.
  • 18A to 18I show a method of manufacturing a semiconductor light emitting device according to the first embodiment.
  • 19A to 19E illustrate a method of manufacturing a display device according to an embodiment.
  • 20 is a cross-sectional view of a semiconductor light emitting device according to a second embodiment.
  • the display device described in this specification includes a TV, a Shinage, a mobile phone, a smart phone, a head-up display (HUD) for a car, a backlight unit for a laptop computer, a display for VR or AR, and the like.
  • a TV a Shinage
  • a mobile phone a smart phone
  • a head-up display HUD
  • a backlight unit for a laptop computer
  • a display for VR or AR and the like.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 5 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment may display the status of various electronic products such as the washing machine 101, the robot cleaner 102, and the air purifier 103, and the electronic products and IOT-based and can control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 6 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 7 is a circuit diagram illustrating an example of a pixel of FIG. 6 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be formed in a rectangular shape, but is not limited thereto. That is, the display panel 10 may be formed in a circular or elliptical shape. At least one side of the display panel 10 may be formed to be bent with a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage.
  • pixels PXs connected to the high potential voltage line VDDL supplied, the low potential voltage line VSSL supplied with the low potential voltage, and the data lines D1 to Dm and the scan lines S1 to Sn can include
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first main wavelength
  • the second sub-pixel PX2 emits light of a second color of a second main wavelength
  • the third sub-pixel PX3 emits light of a second color.
  • a third color light having a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 6 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the upper voltage line (VDDL).
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the light emitting device LD may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT, as shown in FIG. 7 .
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and first electrodes of the light emitting elements LD.
  • a connected drain electrode may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst charges a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST are formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be expressed with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached to pads provided on an edge region of one side of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . Accordingly, one side of the circuit board may be attached to an edge region of one side of the display panel 10 and the other side may be disposed under the display panel 10 and connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to generate the display panel 10. can be supplied to the high potential voltage line (VDDL) and the low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 8 is an enlarged view of a first panel area in the display device of FIG. 3;
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 6 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of first semiconductor light emitting devices 150R are disposed in a first sub-pixel PX1
  • a plurality of second semiconductor light emitting devices 150G are disposed in a second sub-pixel PX2
  • a plurality of third semiconductor light emitting devices 150G are disposed in a plurality of third sub-pixels PX1 .
  • the semiconductor light emitting device 150B may be disposed in the third sub-pixel PX3 .
  • the unit pixel PX may further include a fourth sub-pixel in which the semiconductor light emitting device is not disposed, but is not limited thereto.
  • FIG. 9 is an enlarged view of area A2 of FIG. 8 .
  • a display device 100 may include a substrate 200 , assembled wires 201 and 202 , an insulating layer 206 , and a plurality of semiconductor light emitting devices 150 . More components than this may be included.
  • the assembly line may include a first assembly line 201 and a second assembly line 202 spaced apart from each other.
  • the first assembling wire 201 and the second assembling wire 202 may be provided to generate a dielectrophoretic force (DEP force) for assembling the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light emitting device 150 may include the first semiconductor light emitting device 150, the second semiconductor light emitting device 150G, and the third semiconductor light emitting device 150B0 to form a sub-pixel, but is limited thereto. It is not, and red and green may be implemented by providing a red phosphor and a green phosphor, respectively.
  • the substrate 200 may be a support member for supporting components disposed on the substrate 200 or a protection member for protecting components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be formed of sapphire, glass, silicon or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may function as a substrate for assembly when self-assembling a light emitting device.
  • the substrate 200 may be a backplane provided with circuits in the sub-pixels PX1, PX2, and PX3 shown in FIGS. 6 and 7, for example, transistors ST and DT, capacitors Cst, and signal wires. However, it is not limited thereto.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. 200 and may form a single substrate.
  • an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc.
  • an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx)
  • the insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may have flexibility and thus enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206 .
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • the assembly hole 203 may also be called a hole.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, or the like.
  • the assembly hole 203 may be different according to the shape of the semiconductor light emitting device 150 .
  • each of the first semiconductor light emitting device, the second semiconductor light emitting device, and the third semiconductor light emitting device may have a different shape, and may have an assembly hole 203 having a shape corresponding to the shape of each semiconductor light emitting device.
  • the assembling hole 203 includes a first assembling hole for assembling the first semiconductor light emitting device, a second assembling hole for assembling the second semiconductor light emitting device, and a third assembling hole for assembling the third semiconductor light emitting device.
  • the first semiconductor light emitting device has a circular shape
  • the second semiconductor light emitting device has a first elliptical shape having a first minor axis and a second major axis
  • the third semiconductor light emitting device has a second elliptical shape having a second minor axis and a second long axis. It may have an elliptical shape, but is not limited thereto.
  • the second major axis of the ellipse of the third semiconductor light emitting element is greater than the second major axis of the ellipse of the second semiconductor light emitting element, and the second minor axis of the ellipse of the third semiconductor light emitting element is greater than the first minor axis of the ellipse of the second semiconductor light emitting element.
  • a method of mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 10) and a transfer method.
  • FIG. 10 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • the assembly substrate 200 described below may also function as a panel substrate 200a in a display device after assembling a light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200, and the semiconductor light emitting device 150 may be assembled by a magnetic field generated from the assembly device 1100. 200) can be moved. At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly board 200 may be assembled into the assembly hole 207H by the DEP force generated by the electric field of the assembly lines.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the assembly substrate 200 may be disposed on the chamber 1300 .
  • the assembly substrate 200 may be put into the chamber 1300 .
  • the assembly device 1100 applying a magnetic field may move along the assembly substrate 200 .
  • Assembling device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move in a state of being in contact with the assembly substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include magnetic bodies having a size corresponding to that of the assembly substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100 .
  • the semiconductor light emitting device 150 may enter into the assembly hole 207H and be fixed by a DEP force generated by an electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100 .
  • the first and second assembled wires 201 and 202 form an electric field by AC power, and a DEP force may be formed between the assembled wires 201 and 202 by the electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting element 150 assembled on the assembly hole 207H of the assembly board 200 and the assembly wires 201 and 202 to increase the bonding strength of the light emitting element 150. can improve
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200 .
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • FIGS. 11 to 20 Descriptions omitted below can be readily understood from the descriptions given above in relation to FIGS. 1 to 10 and the corresponding drawings.
  • FIG. 11 is a cross-sectional view of a display device according to an exemplary embodiment.
  • FIG. 11 shows one sub-pixel among a plurality of sub-pixels, and an image may be displayed with a plurality of sub-pixels shown in FIG. 11 .
  • Each of the plurality of sub-pixels emits light of different colors, and a color image may be displayed by the light of different colors.
  • a display device 300 may include a substrate 310, first and second assembled wires 321 and 322, barrier ribs 340, and a semiconductor light emitting device 150. .
  • the display device 300 according to the embodiment may include more components than these.
  • the substrate 310 may be a support member for supporting components disposed on the substrate 310 or a protection member for protecting the components. Since the substrate 310 has been previously described, it is omitted.
  • the first and second assembled wires 321 and 322 may be disposed on the substrate 310 .
  • the first and second assembly lines 321 and 322 may serve to assemble the semiconductor light emitting device 150 into the assembly hole 340H in a self-assembly method. That is, during self-assembly, an electric field is generated between the first assembly wiring 321 and the second assembly wiring 322 by the voltage supplied to the first and second assembly wirings 321 and 322, and the electric field is formed by the electric field.
  • the moving semiconductor light emitting device 150 may be assembled into the assembly hole 340H by the assembly device ( 1100 in FIG. 10 ) by dielectrophoretic force.
  • the first assembly line 321 and the second assembly line 322 may be disposed on different layers.
  • the first assembly wiring 321 may be disposed under the first insulating layer 320 and the second assembly wiring 322 may be disposed on the first insulating layer 320 .
  • the first assembly wiring 321 may be disposed between the substrate 310 and the first insulating layer 320 .
  • the second assembly line 322 may be disposed on the first insulating layer 320, and an upper surface thereof may be exposed to the outside, that is, through the assembly hole 340H. A part of the first insulating layer 320 and a part of the second assembly wire 322 may be exposed by the assembly hole 340H.
  • the second assembly line 322 may form part of the bottom of the assembly hole 340H.
  • the first insulating layer 320 may be made of an inorganic material or an organic material.
  • the first insulating layer 320 may be made of a material having a permittivity related to dielectrophoretic force.
  • the upper surface of the first insulating layer 320 and the upper surface of the second assembly line 322 may be located on the same horizontal line, but are not limited thereto.
  • the semiconductor light emitting device 150 when the semiconductor light emitting device 150 is assembled in the assembly hole 340H, the lower side of the semiconductor light emitting device 150 is in contact with a portion of the first insulating layer 320 and a portion of the second assembly line 322. can In this case, the semiconductor light emitting device 150 and the second assembly line 322 may be electrically connected by the bonding layer 154 - 1 provided on the lower side of the semiconductor light emitting device 150 .
  • the second assembly wiring 322 may be a lower electrode wiring for supplying a voltage to the lower side of the semiconductor light emitting device 150 .
  • the electrode wiring 360 may be electrically connected to the upper side of the semiconductor light emitting device 150 . Accordingly, the semiconductor light emitting device 150 may emit light by the voltage supplied to the second assembled wiring 322 and the electrode wiring 360 .
  • the second assembled wiring 322 may be referred to as a first electrode wiring
  • the electrode wiring 360 may be referred to as an upper electrode wiring or a second electrode wiring.
  • the barrier rib 340 may be disposed on the substrate 310 and may have an assembly hole 340H.
  • the barrier rib 340 may be disposed on the first assembly line 321 and the second assembly line 322 .
  • the assembly hole 340H may be provided on the first assembly line 321 and the second assembly line 322 .
  • the thickness of the barrier rib 340 may be determined in consideration of the thickness of the semiconductor light emitting device 150 .
  • the thickness of the barrier rib 340 may be smaller than that of the semiconductor light emitting device 150 .
  • the upper side of the semiconductor light emitting device 150 may be positioned higher than the upper side of the barrier rib 340 . That is, the upper side of the semiconductor light emitting device 150 may protrude upward from the upper surface of the barrier rib 340 .
  • the size of the assembly hole 340H may be determined by considering a tolerance margin for forming the assembly hole 340H and a margin for easily assembling the semiconductor light emitting device 150 into the assembly hole 340H.
  • the size of the assembly hole 340H may be larger than the size of the semiconductor light emitting device 150 .
  • the distance between the outer side of the semiconductor light emitting device 150 and the inner side of the assembly hole 340H may be 2 ⁇ m or less, but this is limited. I never do that.
  • the assembly hole 340H may have a shape corresponding to that of the semiconductor light emitting device 150 .
  • the assembly hole 340H may also have a circular shape.
  • the assembly hole 340H may also have a rectangular shape.
  • the semiconductor light emitting device 150 includes a first semiconductor light emitting device ( 150 - 1 in FIG. 19A ) generating first color light, a second semiconductor light emitting device 150 - 2 generating second color light, and a third semiconductor light emitting device 150 - 2 generating light of a second color.
  • a third semiconductor light emitting device 150 - 3 generating color light may be included.
  • the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 are respectively a first sub-pixel PX1 and a second sub-pixel PX2. and in the third sub-pixel PX3.
  • the first color light may include red light
  • the second color light may include green light
  • the third color light may include blue light.
  • the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 dispersed in the same chamber (1300 in FIG. 10) are It can be moved by the assembling device 1100 and assembled into the respective assembling holes 340H of corresponding sub-pixels (PX1, PX2, and PX3 in FIG. 6 ).
  • each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 sequentially corresponds to sub-pixels PX1, PX2, and PX3.
  • the first semiconductor light emitting device 150-1 is assembled into the assembly hole 340H of the first sub-pixel of the substrate 310
  • the second semiconductor light emitting device 150-2 is assembled into the second sub-pixel assembly hole 340H of the substrate 310.
  • the third semiconductor light emitting device 150 - 3 may be assembled into the assembly hole 340H of the third sub-pixel of the substrate 310 .
  • each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 may have the same shape, but is not limited thereto.
  • Each assembly hole 340H has a shape corresponding to the shape of each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3,
  • the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 may have a larger size than each other.
  • the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 simultaneously correspond to the corresponding sub-pixels PX1, PX2, and PX3, respectively. It can be assembled in the assembly hole (340H) of.
  • the assembly device 1100 After the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 are put into the chamber (1300 in FIG. 10), the assembly device 1100 ), and can be simultaneously assembled into the assembly holes 340H of the corresponding sub-pixels (PX1, PX2, and PX3 in FIG. 6).
  • each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 may have different shapes, but is not limited thereto.
  • Each assembly hole 340H has a shape corresponding to the shape of each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3,
  • the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 may have a larger size than each other.
  • the chamber (1300 in FIG. 10) has a first semiconductor light emitting device.
  • the semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 are input and simultaneously assembled on the substrate 310, the first semiconductor light emitting device ( 150-1), the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 may not be assembled in the assembly hole 340H where they are to be assembled but may be assembled in another assembly hole 340H. there is.
  • Assembly holes 340H may be formed to correspond to respective shapes of the semiconductor light emitting device 150 - 1 , the second semiconductor light emitting device 150 - 2 , and the third semiconductor light emitting device 150 - 3 . Therefore, each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 having different shapes has assembly holes ( 340H), it is possible to prevent assembly defects.
  • the shape of the first semiconductor light emitting device 150-1 is circular
  • the shape of the second semiconductor light emitting device 150-2 is a first ellipse having a first minor axis and a first long axis
  • the third semiconductor light emitting device The shape of (150-3) may be a second elliptical shape having a second minor axis smaller than the first minor axis and a second major axis greater than the first major axis.
  • the semiconductor light emitting device 150 of the embodiment may be a vertical semiconductor light emitting device, but is not limited thereto.
  • the first electrode 154 of the semiconductor light emitting device 150 is electrically connected to the lower electrode wiring
  • the semiconductor light emitting device 150 The second electrode 155 may be electrically connected to the electrode wiring 360 .
  • the lower electrode wiring may be the second assembly wiring 322, but is not limited thereto.
  • thermal compression is performed after the semiconductor light emitting device 150 is assembled in the assembly hole 340H, the bonding layer 154-1 of the first electrode 154 of the semiconductor light emitting device 150 is melted by heat and compressed by compression.
  • the semiconductor light emitting device 150 may adhere more strongly to the substrate 310 .
  • the semiconductor light emitting device 150 may be attached to the substrate 310 and electrically connected to the second assembly line 322 through the melted bonding layer 154 - 1 .
  • the recess 160 may be provided at an edge region of the lower side of the semiconductor light emitting device 150 .
  • the recess 160 may serve to confine the bonding layer 154-1 melted by the thermal compression process from escaping in the lateral direction. That is, the bonding layer 154-1 may be melted by heat, and the melted bonding layer 154-1 may move laterally by the applied pressure.
  • the laterally moved bonding layer 154 - 1 may be accommodated in the recess 160 provided in the lower edge region of the semiconductor light emitting device 150 . That is, the corresponding bonding layer 154-1 passes through the recess 160 and no longer escapes to the outside of the semiconductor light emitting device 150, and is only applied to the lower side of the semiconductor light emitting device 150, especially the recess 160. can be accepted
  • the bonding layer 154 - 1 is formed only on the lower side of the semiconductor light emitting device 150 , bonding defects of the semiconductor light emitting device 150 can be prevented. Accordingly, assembly failure and/or lighting failure of the semiconductor light emitting device 150 may be prevented.
  • bonding layer 154 - 1 is formed only on the lower side of the semiconductor light emitting device 150 , bonding force of the semiconductor light emitting device 150 may be enhanced.
  • the bonding layer 154-1 is formed only on the lower side of the semiconductor light emitting device 150, the electrical contact resistance between the semiconductor light emitting device 150 and the second assembled wiring 322 is reduced, thereby reducing power consumption and reducing the semiconductor light emitting device.
  • the light efficiency of (150) can be improved.
  • the bonding layer 154-1 is formed only on the lower side of the semiconductor light emitting device 150, the semiconductor light emitting device 150 caused by the bonding layer 154-1 escaping to the outside of the semiconductor light emitting device 150 An electrical short defect with the second insulating layer 350 connected to the upper side of the can be prevented.
  • 12A is a plan perspective view showing the semiconductor light emitting device according to the first embodiment.
  • 12B is a bottom perspective view showing the semiconductor light emitting device according to the first embodiment.
  • 13 is a cross-sectional view of the semiconductor light emitting device according to the first embodiment.
  • FIG. 12A, 12B, and 13 may be referred to in FIG. 11 for missing reference numerals.
  • the semiconductor light emitting device 150 includes light emitting units 151, 152, and 153, a first electrode 154, a second electrode 155, a passivation layer 157 and recess 160 .
  • the semiconductor light emitting device 150 according to the first embodiment may include more elements than these.
  • the light emitting unit includes the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153, but may include more components than these.
  • the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 may be sequentially grown on a wafer (not shown) using deposition equipment such as MOCVD. That is, the first conductivity type semiconductor layer 151 is grown, then the active layer 152 is grown on the first conductivity type semiconductor layer 151, and then the second conductivity type semiconductor layer 153 is grown on the active layer 152. ) can grow. Thereafter, the second conductivity type semiconductor layer 153 , the active layer 152 , and the first conductivity type semiconductor layer 151 may be etched in a vertical direction using an etching process.
  • the semiconductor light emitting device 150 may be manufactured by forming the passivation layer 157 along the circumference of the side of the ). A method of manufacturing the semiconductor light emitting device 150 will be described later in detail with reference to FIGS. 18A to 18L.
  • the first conductivity type semiconductor layer 151 may include a first conductivity type dopant
  • the second conductivity type semiconductor layer 153 may include a second conductivity type dopant.
  • the first conductivity type dopant may be an n-type dopant such as silicon (Si)
  • the second conductivity type dopant may be a p-type dopant such as boron (B).
  • the first conductivity type semiconductor layer 151 may generate electrons, and the second conductivity type semiconductor layer 153 may form holes.
  • the active layer 152 generates light by recombination of electrons and holes, and may be referred to as a light emitting layer.
  • the diameter of the semiconductor light emitting device 150 may gradually increase from the upper side to the lower side.
  • the first electrode 154 may be disposed below the first conductivity type semiconductor layer 151 .
  • the first electrode 154 may include a plurality of layers.
  • the first electrode 154 may include a bonding layer 154-1, a magnetic layer 154-2, and the like.
  • the first electrode 154 may not include the magnetic layer 154-2, and the second electrode 155 may include the magnetic layer 154-2.
  • the first electrode 154 may further include a reflective layer, an adhesive layer, a barrier layer, and the like.
  • the bonding layer 154 - 1 may easily bond the semiconductor light emitting device 150 to the substrate 310 .
  • the bonding layer 154-1 may be made of indium (In), tin (Sn), or the like.
  • the magnetic layer 154-2 is magnetized by the assembling device (1100 in FIG. 10) so that the semiconductor light emitting device 150 moves faster and more quickly according to the movement of the assembling device 1100. , can shorten the process time and improve the assembly yield.
  • the magnetic layer 154 - 2 may be made of nickel (Ni), cobalt (Co), iron (Fe), or the like.
  • the second electrode 155 may be disposed on the second conductivity type semiconductor layer 153 .
  • the second electrode 155 may include a plurality of layers.
  • the second electrode 155 may include a transparent conductive layer or the like.
  • the transparent conductive layer may be made of, for example, ITO, IZO, or the like.
  • a current spreading effect can be obtained by the transparent conductive layer so that the current by the voltage supplied from the electrode wiring 360 is evenly spread over the entire area of the second conductivity type semiconductor layer 153 . That is, since the current is spread evenly over the entire area of the second conductivity type semiconductor layer 153 by the transparent conductive layer and holes are generated in the entire area of the second conductivity type semiconductor layer 153, the amount of hole generation is increased and the active layer 152 ), the light efficiency can be increased by increasing the amount of light generated by recombination of holes and electrons. An increase in light efficiency can lead to an improvement in luminance.
  • the passivation layer 157 may protect the light emitting units 151 , 152 , and 153 .
  • the passivation layer 157 blocks leakage current flowing on the outer surfaces of the light emitting units 151, 152, and 153 to reduce power consumption, and the side surfaces of the first conductivity type semiconductor layer 151 and the second conductivity type semiconductor caused by foreign substances. An electrical short between the side surfaces of the layer 153 can be prevented.
  • the passivation layer 157 may surround the light emitting units 151 , 152 , and 153 .
  • the passivation layer 157 may surround the second electrode 155 .
  • the passivation layer 157 may be disposed along side circumferences of the light emitting units 151 , 152 , and 153 and disposed on the second electrode 155 .
  • the passivation layer 157 prevents the semiconductor light emitting device 150 from turning over during self-assembly, and the lower side of the semiconductor light emitting device 150, that is, the lower surface of the first conductive semiconductor layer 151 is the upper surface of the first insulating layer 320. can be made to face. That is, during self-assembly, the passivation layer 157 of the semiconductor light emitting device 150 may be positioned away from the first assembly line 321 and the second assembly line 322 . Since the passivation layer 157 is not disposed on the lower side of the semiconductor light emitting device 150, the lower side of the semiconductor light emitting device 150 may be positioned so as to be close to the first assembly line 321 and the second assembly line 322. there is.
  • the lower side of the semiconductor light emitting device 150 is positioned facing the first insulating layer 320 and the upper side of the semiconductor light emitting device 150 is positioned toward the upper direction, so that the semiconductor light emitting device 150 is Misalignment caused by overturning and assembly can be prevented.
  • the opening 159 is formed, but this is not limited thereto.
  • a second insulating layer 350 is formed and the second electrode 155 of the semiconductor light emitting device 150 is exposed.
  • the passivation layer 157 may also be removed to form a contact hole (or opening) corresponding to the contact hole in the second insulating layer.
  • lower portions of the light emitting units 151 , 152 , and 153 may have a first region 151a and a second region 151b surrounding the first region.
  • the first region 151a may include lower centers of the light emitting units 151 , 152 , and 153 .
  • the second region 151b may form a closed loop along the first region 151a, but is not limited thereto.
  • the second region 151b may include the recess 160 . That is, the recess 160 may be formed along the lower edge area of the light emitting units 151 , 152 , and 153 .
  • the recess 160 may constitute a closed loop, but is not limited thereto.
  • the recesses 160 may be formed in a plurality separated from each other along the edge region of the lower side of the bar miner.
  • the recess 160 may have a shape recessed inward from the lower surfaces of the light emitting units 151 , 152 , and 153 .
  • the magnetic layer 154-2 of the first electrode 154 may be disposed on the first region 151a.
  • the bonding layer 154-1 of the first electrode 154 may be disposed on the magnetic layer 154-2.
  • the bonding layer 154 - 1 of the first electrode 154 may be disposed in the recess 160 .
  • the thickness of the bonding layer 154 - 1 may be smaller than the depth of the recess 160 .
  • the recess 160 may be formed by the first region 151a below the light emitting units 151 , 152 , and 153 and the passivation layer 157 .
  • the passivation layer 157 includes a barrier 157a, and the barrier 157a may contact the recess 160. An inner surface of the barrier 157a may be exposed by the recess 160 .
  • the recess 160 may have various shapes, as shown in FIGS. 15A to 15C and 16A to 16C.
  • the recess 160 may have an inclined surface 156a. Specifically, as shown in FIG. 15A , the width w and the depth d of the recess 160 may be the same. As shown in FIG. 15B, the width w of the recess 160 may be smaller than the depth d. As shown in FIG. 15C , the width w of the recess 160 may be greater than the depth d.
  • the recess 160 may have a round surface 156b.
  • the width w and the depth d of the recess 160 may be the same.
  • the width w of the recess 160 may be smaller than the depth d.
  • the width w of the recess 160 may be greater than the depth d.
  • an opening 159 through which the first electrode 155 is exposed is formed on the upper side of the semiconductor light emitting device 150, or as shown in FIGS. 15B, 15C, 16B, and 16C. As described above, the opening 159 may not be formed on the upper side of the semiconductor light emitting device 150 . When the opening 159 is not formed on the upper side of the semiconductor light emitting device 150, after the semiconductor light emitting device 150 is assembled to the substrate 310 shown in FIG. ) When a contact hole is formed in the second insulating layer 350 to be connected to the first electrode 155, an opening (or contact hole) corresponding to the contact hole may be formed.
  • the bonding layer 154-1 of the first electrode 154 of the semiconductor light emitting device 150 is formed by a thermal compression process. can melt When all of the melting bonding layer 154-1 disposed on the magnetic layer 154-2 is accommodated in the recess 160 and the bonding layer 154-1 accommodated in the recess 160 is solidified by cooling, A lower surface of the bonding layer 154 - 1 accommodated in the set 160 may contact the second assembly line 322 . At this time, the bonding layer 154-1 may not exist or remain finely below the magnetic layer 154-2.
  • the first conductivity type semiconductor layer 151 of the light emitting units 151 , 152 , and 153 may include a recess 160 . That is, the recess 160 may be formed in the second region 151b below the first conductive semiconductor layer 151 .
  • the recess 160 is the first conductivity type semiconductor layer. It may be formed in the second region 151b below 151.
  • the second region 151b below the first conductivity type semiconductor layer 151 may have a shape corresponding to the second region 151b below the light emitting parts 151 , 152 , and 153 . Accordingly, the same reference numeral 151b is used for the second region below the light emitting units 151 , 152 , and 153 and the second region below the first conductivity type semiconductor layer 151 .
  • the recesses 160 and 160 may be provided on the lower side of the semiconductor light emitting device 150, that is, in an edge region of the first conductivity type semiconductor layer 151. Accordingly, when the bonding layer 154-1 is melted and compressed by the thermal compression process and moved laterally, the bonding layer 154-1 does not escape to the outside of the semiconductor light emitting device 150 and only It can be accommodated in seth 160 .
  • bonding layer 154 - 1 is sufficiently accommodated in the recess 160 , bonding defects between the semiconductor light emitting device 150 and the second assembled wiring 322 may be prevented. Accordingly, assembly failure and/or lighting failure of the semiconductor light emitting device 150 may be prevented.
  • the bonding layer 154-1 is disposed below the magnetic layer 154-2 or accommodated in the recess 160, the entire lower area of the semiconductor light emitting device 150 contributes to bonding, thereby contributing to the semiconductor light emitting device ( 150) can be strengthened.
  • the bonding layer 154-1 is disposed under the magnetic layer 154-2 or accommodated in the recess 160, the entire lower area of the semiconductor light emitting device 150 is in contact with the second assembled wiring 322. Therefore, electrical contact resistance between the semiconductor light emitting device 150 and the second assembled wiring 322 is reduced, thereby reducing power consumption and improving light efficiency of the semiconductor light emitting device 150 .
  • the bonding layer 154-1 since the bonding layer 154-1 is accommodated only in the recess 160 and does not escape to the outside of the semiconductor light emitting element 150, the bonding layer 154-1 escapes to the outside of the semiconductor light emitting element 150. An electrical short defect with the second insulating layer 350 connected to the upper side of the semiconductor light emitting device 150 caused by the stepping out can be prevented.
  • the recess 160 may be formed by removing the second region 151b below the first conductivity type semiconductor layer 151 using a wet etching process. As shown in FIG. 14 by the wet etching process, the recess 160 may include protrusions 162 .
  • the protrusions 162 have random shapes, and may have different heights and widths.
  • the protrusions 162 are part of the first conductivity type semiconductor layer 151 and may protrude downward from the first conductivity type semiconductor layer 151 as shown in FIG. 11 .
  • the light generated in the active layer 152 of the semiconductor light emitting device 150 and proceeding to the first conductivity type semiconductor layer 151 is reflected and/or scattered by the protrusions 162 provided in the recess 160,
  • the efficiency of the light emitted to the front of the semiconductor light emitting device 150 is increased and the uniformity of light from the semiconductor light emitting device 150 is secured, thereby improving image quality.
  • the recess 160 has an inclined surface 156a, and the protrusions 162 are formed on the inclined surface 156a, so that light is reflected and/or scattered in more and more various directions, so that the viewer's glare or Eye pain can be prevented more strongly.
  • FIGS. 17A to 17C a bonding method using a thermal compression method for the semiconductor light emitting device 150 according to the first embodiment will be described.
  • 17A to 17C show how the semiconductor light emitting device according to the first embodiment is bonded using a thermal compression method.
  • the semiconductor light emitting device 150 may be assembled on the substrate 310 using a self-assembly process.
  • a barrier rib 340 having an assembly hole 340H is disposed on the substrate 310, and the semiconductor light emitting device 150 may be assembled into the assembly hole 340H.
  • a thermal compression process may be performed.
  • a heater may be provided on a stage on which the substrate 310 is raised, and heat generated by the heater may be transferred to the semiconductor light emitting device 150 through the substrate 310 .
  • the bonding layer 154-1 of the first electrode 154 of the semiconductor light emitting device 150 may be melted by this heat.
  • pressure may be applied to the semiconductor light emitting device 150 and/or the substrate 310 .
  • the bonding layer 154 - 1 disposed on the magnetic material and melted may move in a lateral direction.
  • the bonding layer 154-1 moved laterally under the magnetic layer 154-2 is accommodated in the recess 160, so that it does not escape to the outside of the semiconductor light emitting device 150. .
  • the passivation layer 157 is formed to extend further downward, so that a part of the passivation layer 157, that is, the barrier 157a is formed to extend below the substrate 310
  • the semiconductor light emitting device 150 it may serve to block the bonding layer 154-1 from escaping to the outside of the semiconductor light emitting device 150 in advance.
  • 18A to 18I show a method of manufacturing a semiconductor light emitting device according to the first embodiment.
  • a third semiconductor layer 158, a first conductivity type semiconductor layer 151, an active layer 152, and a second conductivity type semiconductor layer 153 are sequentially formed on the first substrate 1000.
  • the third semiconductor layer 158, the first conductivity type semiconductor layer 151, the active layer 152, and the second conductivity type semiconductor layer 153 may be deposited using, for example, MOCVD equipment.
  • the first substrate 1000 may be a substrate for semiconductor growth such as sapphire or GaAs.
  • Each of the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 may include at least one layer.
  • the third semiconductor layer 158 is an undoped semiconductor layer containing no dopant, and is used to easily grow the first conductivity type semiconductor layer 151, the active layer 152, and the second conductivity type semiconductor layer 153. can serve as a seed for
  • a photoresist film may be formed on the second conductive semiconductor layer 153, and a PR pattern 1001 may be formed through a pattern process.
  • the second conductive semiconductor layer 153 , the active layer 152 , and the first conductive semiconductor layer 151 may be sequentially removed using the PR pattern 1001 as a mask.
  • the second conductivity-type semiconductor layer 153, the active layer 152, and the first conductivity-type semiconductor layer 151 may be etched by a mesa etching technique, and the etched width may decrease in a downward direction. Accordingly, the widths of the second conductivity type semiconductor layer 153, the active layer 152, and the first conductivity type semiconductor layer 151 remaining after etching may increase in a downward direction.
  • the PR pattern 1001 may be removed, a passivation layer 157 may be formed on the substrate, and a sacrificial layer 1002 may be formed on the passivation layer 157 .
  • the passivation layer 157 and the sacrificial layer 1002 may cover groups 150d separated from each other. That is, the passivation layer 157 is formed on the top and sides of the second conductivity type semiconductor layer 153, on the side of the active layer 152, on the side of the first conductivity type semiconductor layer 151 and on the top surface of the first substrate 1000. And a sacrificial layer 1002 may be formed.
  • the group 150d collectively refers to all of the second conductivity type semiconductor layer 153, the active layer 152, and the first conductivity type semiconductor layer 151, which will become the semiconductor light emitting device 150 through a post-process. can
  • the passivation layer 157 is an inorganic material and may be, for example, SiNx or SiOx.
  • the sacrificial layer 1002 may include, for example, aluminum (Al).
  • an adhesive pattern 1003 may be formed on the sacrificial layer 1002 , and the second substrate 1010 may be attached via the adhesive pattern 1003 .
  • the adhesive pattern 1003 may be formed on each of the groups 150d, but is not limited thereto.
  • the first substrate 1000 may be separated by irradiating a laser beam between the first substrate 1000 and the third semiconductor layer 158 .
  • the third semiconductor layer 158 may be removed to expose the first conductive semiconductor layer 151 by performing an etching process.
  • the groups 150d may be separated from each other by removing the passivation layer 157 and the sacrificial layer 1002 connected to each other.
  • a photoresist film 1012 may be formed on the group 150d.
  • the photoresist film 1012 may be formed on the upper side of the group 150d or on the upper surface of the first substrate 1000 between the groups 150d.
  • the photoresist film 1012 may be patterned to form a PR pattern 1014 .
  • the photoresist film 1012 on the group 150d may be irradiated with light from a furnace equipment through the second substrate 1010, the group 150d, and the like, and the photoresist film 1012 may be exposed.
  • a PR pattern 1014 having an undercut shape may be formed.
  • the upper side of the group 150d that is, the upper surface of the first conductivity type semiconductor layer 151 may be exposed by the PR pattern 1014.
  • a magnetic material may be deposited on the second substrate 1010 to form a magnetic layer 154 - 2 . Since the PR pattern 1014 has an undercut shape, the magnetic material is formed in the central region of the first conductivity type semiconductor layer 151, that is, in the first region 151a through the space between the PR patterns 1014, and the PR pattern ( 1014) is not in contact with the inner surface.
  • the magnetic layer 154-2 is formed in the first region 151a of the first conductivity type semiconductor layer 151, so that the magnetic layer 154-2 is formed in the second region 151b surrounding the first region 151a. ) may not be formed.
  • the PR pattern 1014 can be removed. Thereafter, an etching process may be performed using the magnetic layer 154 - 2 as a mask to remove the second region 151b of the first conductivity type semiconductor layer 151 .
  • the etching process may be a wet etching process, but is not limited thereto.
  • the recess 160 may be formed by removing the second region 151b of the first conductivity type semiconductor layer 151 . As the third region of the first conductivity type semiconductor layer 151 is removed, the inner surface of the passivation layer 157 may be exposed through the recess 160 .
  • the passivation layer 157 may also serve as a mask. Therefore, since the passivation layer 157 and the magnetic layer 154-2 act as a mask, the first conductive semiconductor layer 151 exposed between the passivation layer 157 and the magnetic layer 154-2 by the etchant is removed. Region 2 151b may be removed.
  • the recess 160 may have an inclined surface ( 156a in FIGS. 15A to 15C ) or a round surface ( 157a in FIGS. 16A to 16C ) by adjusting the mixing ratio of the etchant or the process time.
  • a bonding material may be deposited on the second substrate 1010 to form a bonding layer 154 - 1 .
  • a bonding layer 154-1 may be formed on the second substrate 1010 between the groups 150d.
  • the bonding layer 154-1 may be formed on the upper side of the group 150d, for example, on the magnetic layer 154-2 corresponding to the first region 151a of the first conductive semiconductor layer 151.
  • the bonding layer 154-1 may be formed on the upper side of the group 150d, for example, in the recess 160 formed in the second region 151b of the first conductive semiconductor layer 151.
  • the bonding layer 154-1 formed in the recess 160 The surface may be located lower than the lower surface of the magnetic layer 154-2.
  • the surface of the bonding layer 154-1 formed in the recess 160 may be positioned at the same level as or higher than the lower surface of the magnetic layer 154-2. there is.
  • the groups 150d are separated from the second substrate 1010 and can be manufactured as semiconductor light emitting devices 150 .
  • the removal of the third semiconductor layer 158 is optional, and the third semiconductor layer 158 may not be removed.
  • a magnetic layer 154-2 may be formed on the third semiconductor layer 158 (FIG. 18I). Thereafter, the third semiconductor layer 158 and the first conductivity type semiconductor layer 151 are removed using the magnetic layer 154 - 2 as a mask, thereby forming a recess 160 in the edge region of the first conductivity type semiconductor layer 151 . ) can be formed. Thereafter, a bonding layer 154-1 may be formed on or on the magnetic layer 154-2, so that the first electrode 154 including the magnetic layer 154-2 and the bonding layer 154-1 may be formed. there is.
  • the semiconductor light emitting device 150 having the first electrode 154 is assembled on the substrate 310 through a self-assembly process, and the bonding layer 154-1 is formed on the recess 160 through a thermal compression process.
  • the first conductive semiconductor layer 151 of the semiconductor light emitting device 150 and the second assembling wiring 322 are electrically connected through the bonding layer 154-1 formed by the recess 160. can be connected Therefore, even if the third semiconductor layer 158 is not removed in FIG. 18F, there is no obstacle to the electrical connection between the semiconductor light emitting device 150 and the second assembly line 322.
  • the display device 300 may include a second insulating layer 350 and an electrode wire 360 .
  • the second insulating layer 350 may be disposed on the barrier rib 340 to protect the semiconductor light emitting device 150 .
  • the second insulating layer 350 may be disposed in the assembly hole 340H around the semiconductor to firmly fix the semiconductor light emitting device 150 .
  • the second insulating layer 350 may be disposed on the semiconductor light emitting device 150 to protect the semiconductor light emitting device 150 from external impact and to prevent contamination by foreign substances.
  • the second insulating layer 350 may serve as a planarization layer that allows a layer formed in a subsequent process to be formed with a constant thickness. Accordingly, the upper surface of the second insulating layer 350 may have a flat surface.
  • the second insulating layer 350 may be formed of an organic material or an inorganic material.
  • the electrode wiring 360 may be disposed on the second insulating layer 350 and electrically connected to an upper side of the semiconductor light emitting device 150 through the second insulating layer 350 .
  • the electrode wiring 360 may be electrically connected to the second electrode 155 through the second insulating layer 350 .
  • FIGS. 19A to 19E illustrate a manufacturing method of a display device 300 according to an embodiment.
  • the semiconductor light emitting device 150 illustrated in FIGS. 19A to 19E may be the semiconductor light emitting device manufactured according to FIGS. 18A to 18L.
  • a self-assembly process is performed to assemble a plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3 into each of the plurality of assembly holes 340H on the substrate 310.
  • the substrate 310 may include a plurality of sub-pixels PX1 , PX2 , and PX3 .
  • the plurality of semiconductor light emitting devices may include a first semiconductor light emitting device 150-1, a second semiconductor light emitting device 150-2, and a third semiconductor light emitting device 150-3.
  • Each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 is different color light, that is, first color light, second color light and A third color light may be emitted.
  • the plurality of pixels may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a pair of assembly lines that is, a first assembly line 321 and a second assembly line 322 are provided in each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 . can be placed.
  • the first assembly line 321 and the second assembly line 322 may be disposed on different layers.
  • a first insulating layer 320 may be disposed between the first assembly line 321 and the second assembly line 322 .
  • the first assembly wiring 321 may be disposed under the first insulating layer 320 and the second assembly wiring 322 may be disposed on the first insulating layer 320 .
  • assembly holes 340H may be provided in each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 .
  • barrier ribs 340 are formed on the substrate 310, and among the barrier ribs 340, barrier ribs ( By removing a portion of the region 340, an assembly hole 340H may be formed.
  • the second assembly line 322 may be exposed through the formed assembly hole 340H.
  • a portion of the barrier rib 340 is removed to expose the second assembly line 322 disposed in each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 .
  • the inner surface of the assembly hole 340H has an inclined surface, but may have a vertical surface or other shape.
  • the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3 correspond to the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 of the substrate 310, respectively.
  • the lower side of each of the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3, that is, the bonding layer 154-1 is connected to the second assembly line 322 and It may contact the first insulating layer 320 .
  • the semiconductor light emitting devices 150 - 1 , 150 - 2 , and 150 - 3 may be bonded by the bonding layer 154 - 1 by performing a thermal compression process.
  • heat is provided from under the substrate 310, and the heat is transferred to the bonding layer 154-1 through the substrate 310 and the first insulating layer 320 to melt the bonding layer 154-1.
  • the bonding layer 154-1 melted under the magnetic layer 154-2 side It is moved in the direction and can be accommodated in the recess 160 formed in the edge region of the semiconductor light emitting devices 150-1, 150-2, and 150-3. Since the recess 160 is a space having a predetermined width (w in FIGS. 15A to 15C and FIGS. 16A to 16C) and a depth d, the moved bonding layer 154-1 is the recess 160 can be accommodated in the space of
  • the bonding layer 154-1 provided on the lower side of the semiconductor light emitting devices 150-1, 150-2, and 150-3 is melted by thermal compression, the bonding layer 154-1 is recessed. It is accommodated in 160 and does not escape to the outside of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • bonding defects are prevented, assembly defects and/or lighting defects are prevented, bonding strength of the semiconductor light emitting devices 150-1, 150-2, and 150-3 is strengthened, and the semiconductor light emitting devices 150-1 , 150-2, 150-3) reduce power consumption and improve light efficiency, and when the bonding layer 154-1 escapes to the outside of the semiconductor light emitting devices 150-1, 150-2, 150-3 Electrical short-circuit defects between the bonding layer 154-1 and the second insulating layer 350 caused by this may be prevented.
  • a second insulating layer 350 may be formed on the barrier rib 340 .
  • the second insulating layer 350 may be formed to be thicker than at least the top surface of the barrier rib 340 .
  • a top surface of the second insulating layer 350 may have a flat surface.
  • the plurality of semiconductor light emitting devices 150 - 1 , 150 - 2 , and 150 - 3 assembled and bonded to each of the plurality of assembly holes 340H may be firmly fixed by the second insulating layer 350 .
  • an etching process is performed to expose the upper side of each of the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3, that is, the second electrode 155, through a plurality of contact holes. (350H) may be formed.
  • Electrode wires 360 - 1 , 360 - 2 , and 360 - 3 connected to each of the second electrodes 155 may be formed.
  • the display device 300 may be manufactured through a series of processes as described above.
  • a plurality of second assembly wires 322, that is, first electrode wires, and (360-1, 360-2, 360-3), that is, a plurality of power applied to the second electrode wires are applied.
  • Different color lights are emitted from each of the semiconductor light emitting devices 150-1, 150-2, and 150-3, and a full-color image can be displayed by the different color lights.
  • 20 is a cross-sectional view of a semiconductor light emitting device according to a second embodiment.
  • the second embodiment is the same as the first embodiment (FIG. 13) except that the recess 160 is formed in the third semiconductor layer 158.
  • components having the same structure, shape, and/or function as those in the first embodiment are given the same reference numerals, and detailed descriptions are omitted.
  • the semiconductor light emitting device 150A according to the second embodiment includes light emitting units 151, 152, 153, and 158, a first electrode 154, a second electrode 155, and a passivation layer 157. and recesses 160 and 160.
  • the semiconductor light emitting device 150A according to the second embodiment may include more components than these.
  • the light emitting unit may include a third semiconductor layer 158 , a first conductivity type semiconductor layer 151 , an active layer 152 , and a second conductivity type semiconductor layer 153 .
  • the third semiconductor layer 158 may be an undoped semiconductor layer containing no dopant. As shown in FIG. 18A, the third semiconductor layer 158 is deposited on the first substrate 1000, and the first conductivity type semiconductor layer 151 and the active layer 152 are formed using the third semiconductor layer 158 as a seed. ) and the second conductivity type semiconductor layer 153 may be sequentially deposited.
  • FIG. 18F after the first substrate 1000 is separated, the third semiconductor layer 158 is not removed, and a series of processes shown in FIGS. 18G to 18L are performed, as shown in FIG. 20.
  • a semiconductor light emitting device according to the second embodiment may be manufactured.
  • the third semiconductor layer 158 is disposed in the central region (first region 151a) of the semiconductor light emitting device, and is not disposed in the edge region region (second region 151b) surrounding the central region. That is, as shown in FIG. 18I , when the third semiconductor layer 158 is not removed, the magnetic layer 154 - 2 may be formed in the central region of the third semiconductor layer 158 . As shown in FIG. 18J, the etching process is performed using the magnetic layer 154-2 as a mask, so that the third semiconductor layer 158 exposed to the outside in the edge region and the third semiconductor layer 158 under the third semiconductor layer 158 are removed. A recess 160 may be formed by removing a portion of the 1-conductivity semiconductor layer 151 . At this time, the third semiconductor layer 158 formed under the magnetic layer 154-2 is not removed because the magnetic layer 154-2 serves as a mask.
  • a third semiconductor layer 158 may be disposed on the magnetic layer 154-2. That is, the third semiconductor layer 158 may be disposed between the magnetic layer 154 - 2 and the first conductivity type semiconductor layer 151 .
  • the third semiconductor layer 158 may include a recess 160 . That is, the third semiconductor layer 158 corresponding to the central region of the semiconductor light emitting device may not be removed, and the third semiconductor layer 158 corresponding to the edge region of the semiconductor light emitting device may be removed. Accordingly, the third semiconductor layer 158 may be removed from the edge region of the semiconductor light emitting device to form the recess 160 .
  • the first conductivity type semiconductor layer 151 may include a recess 160 . That is, the first conductivity type semiconductor layer 151 corresponding to the central region of the semiconductor light emitting device may not be removed, and the first conductivity type semiconductor layer 151 corresponding to the edge region of the semiconductor light emitting device may be removed. Accordingly, the first conductivity type semiconductor layer 151 may be removed from the edge region of the semiconductor light emitting device to form the recess 160 .
  • the recess 160 formed in the third semiconductor layer 158 and the recess 160 formed in the first conductivity type semiconductor layer 151 may communicate with each other.
  • the display device described above may be a display panel. That is, in an embodiment, a display device and a display panel may be understood as the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment can be adopted in the field of display displaying images or information using a semiconductor light emitting device.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • the embodiment may be adopted for a TV, signage, smart phone, mobile phone, mobile terminal, automobile HUD, notebook backlight unit, VR or AR display device.

Landscapes

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Abstract

반도체 발광 소자는 발광부와, 발광부 아래에 본딩층을 포함하는 제1 전극과, 발광부 상에 제2 전극과, 발광부 및 제2 전극을 둘러싸는 패시베이션층을 포함한다. 발광부의 하측은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 가진다. 제2 영역은 리세스를 포함하고, 본딩층은 리세스에 배치된다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 비공개 내부기술에 의하면, 자가 조립 방식에 의해 기판 상에 조립된 발광 소자는 열 압착 방식에 의해 전기적으로 연결된다. 즉, 발광 소자의 하부에 구비된 본딩층이 열 압착에 의해 녹아 기판의 전기적 배선과 전기적으로 연결된다.
하지만, 본딩층에 의한 열 압착 방식은 다음과 같은 문제가 있다. 도 1 내지 도 4를 참조하여, 해당 문제들을 설명한다.
도 1은 본딩 물질이 발광 소자 주변으로 빠져나가는 모습을 도시한다.
도 1에 도시한 바와 같이, 발광 소자(4)가 조립 홀(3)에 조립된 후 발광 소자(4)가 열 압착되는 경우, 발광 소자(4) 하측의 본딩 물질(5)이 발광 소자(4)와 기판(1) 사이에 머무르기보다는 발광 소자(4) 주변으로 빠져나간다. 이와 같이 본딩 물질(5)이 발광 소자(4) 주변으로 빠져나가 본딩 물질(5) 중 일부는 발광 소자(4)의 높이만큼 뾰족한 첨탑을 이룬다. 후공정에 의해 전극 배선(미도시)이 발광 소자(4)의 상측에 배치되는 경우, 전극 배선이 본딩 물질(5)과 전기적으로 접촉되어 발광 소자(5)의 상부와 하부가 전기적으로 쇼트되는 문제가 발생된다.
도 2는 비공개 내부기술에 따른 발광 소자를 도시한 단면도이다.
도 2에 도시한 바와 같이, 비공개 내부기술에 따른 발광 소자의 하측에 본딩 물질(5)이 구비된다. 즉, 비공개 내부기술에는 본딩 물질(5)이 열 압착시 측 방향으로 빠져나가지 않도록 하는 구조가 구비되지 않고 있다.
따라서, 도 2에 도시된 비공개 내부기술에 따른 발광 소자를 도 1에 도시한 바와 같이, 열 압착 방식을 이용하여 기판(1) 상에 열 압착하는 경우, 열 압착 공정시 발생된 열에 의해 녹은 본딩 물질(5)이 발광 소자(4)의 하측에 머무르지 않고 발광 소자(4)의 주변으로 빠져나간다.
도 3은 발광 소자가 이탈되는 모습을 도시한다.
앞서 본딩 물질(5)이 발광 소자(4) 주변으로 빠져나간 경우, 발광 소자(4)와 기판(1) 사이에 본딩 물질(5)이 거의 존재하지 않아, 도 3에 도시한 바와 같이, 발광 소자(4)가 기판(1)에 부착되지 않고 이탈된다. 즉, 본딩 물질(5)에 의해 발광 소자(5)가 기판(1)에 부착된다. 발광 소자(5)가 기판(1)에 강하게 부착되기 위해서는 열 압착에도 불구하고 발광 소자(5) 하측에 소정의 본딩 물질(5)이 존재해야 한다. 하지만, 열 압착시 발광 소자(5)의 하측에 구비된 본딩 물질(5)의 대부분이 발광 소자(5) 주변으로 빠져나가고 발광 소자(5)의 하측에 소량의 본딩 물질(5)만이 남게 된다. 따라서, 발광 소자(5)가 강하게 기판(1)에 부착되지 않게 되어, 발광 소자(5)가 기판(1)으로부터 쉽게 이탈되는 문제가 있다. 발광 소자(5)의 이탈은 조립율을 저하시키고 조립 불량이나 점등 불량을 야기한다.
도 4는 발광 소자와 기판의 전기적 배선의 전기적 연결 불량을 도시한다.
도 4에 도시한 바와 같이, 열 압착에 의해 본딩 물질(5)이 발광 소자(4)의 주변으로 빠져나가는 경우, 발광 소자(4)의 하측에 남아 있는 본딩 물질(5)이 거의 없어(X 영역 참조) 본딩 물질(5)을 매개로 한 발광 소자(4)와 기판(1)이 전기적 연결 불량이 발생된다. 즉, 발광 소자(4)와 기판(1) 사이에 본딩 물질(5)이 연속적으로 존재하지 않고 국부적으로 존재하게 되므로, 발광 소자(4)와 기판(1) 사이에 전기적 연결 또한 국부적으로 연결된다. 이는 발광 소자(4)와 기판(1) 사이의 전기적 저항의 증가로 이어져 기판(1)의 전기적 신호가 발광 소자(4)로 용이하게 공급되지 않아 휘도가 저하되는 문제가 있다.
한편, 열 압착시 발광 소자의 상측에서 히터를 갖는 프레스가 발광 소자를 가압하게 되고, 이때 히터의 열이 발광 소자를 통해 발광 소자의 하측에 구비된 본딩 물질을 녹인다. 통상 히터의 열은 발광 소자의 주변에 비해 발광 소자의 중심을 통해 발광 소자의 하측으로 집중적으로 공급되므로, 발광 소자의 중심에 대응하는 본딩 물질과 발광 소자의 주변에 대응하는 본딩 물질 간의 녹는 시점이 달라진다. 즉, 본딩 물질의 위치에 따라 녹는 시점이 달라지고, 이는 원활한 본딩 공정을 제약하는 요인이 된다. 즉, 본딩 공정 시간이 길어지거나 본딩 불량이 발생된다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 본딩 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 본딩력을 강화할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 조립 불량 및 점등 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 발광부; 상기 발광부 아래에 본딩층을 포함하는 제1 전극; 상기 발광부 상에 제2 전극; 및 상기 발광부 및 상기 제2 전극을 둘러싸는 패시베이션층;을 포함하고, 상기 발광부의 하측은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 가지며, 상기 제2 영역은 리세스를 포함하고, 상기 본딩층은 상기 리세스에 배치된다.
상기 패시베이션층은 배리어를 포함하고, 상기 배리어는 상기 리세스에 접촉할 수 있다.
상기 발광부는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 상기 활성층 상에 제2 도전형 반도체층;을 포함하고, 상기 제1 도전형 반도체층은 상기 리세스를 포함할 수 있다.
상기 제1 도전형 반도체층 아래에 제3 반도체층을 포함하고, 상기 제3 반도체층은 상기 리세스를 포함할 수 있다.
상기 리세스는 돌기들을 포함할 수 있다.
상기 제1 전극은 자성층을 포함하고, 상기 자성층은 상기 제1 영역 상에 배치될 수 있다.
상기 본딩층은 상기 자성층 상에 배치될 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 및 제2 조립 배선; 상기 제1 및 제2 조립 배선 상에 복수의 조립 홀을 갖는 격벽; 및 상기 복수의 조립 홀에 복수의 반도체 발광 소자;를 포함하고, 상기 복수의 반도체 발광 소자 각각은, 발광부; 상기 발광부 아래에 본딩층을 포함하는 제1 전극; 상기 발광부 상에 제2 전극; 및 상기 발광부 및 상기 제2 전극을 둘러싸는 패시베이션층;을 포함하고, 상기 발광부의 하측은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 가지며, 상기 제2 영역은 리세스를 포함하고, 상기 본딩층은 상기 리세스에 배치될 수 있다.
디스플레이 장치는, 상기 제1 조립 배선과 상기 제2 조립 배선 사이에 절연층을 포함하고, 상기 제2 조립 배선은 상기 조립 홀의 바닥부의 일부를 구성하고, 상기 본딩층은 상기 제2 조립 조립 배선에 접촉될 수 있다.
도 13에 도시한 바와 같이, 반도체 발광 소자(150)의 하측, 즉 제1 도전형 반도체층(151)의 가장자리 영역에 리세스(160)를 구비할 수 있다. 이에 따라, 도 17a 내지 도 17c에 도시한 바와 같이, 열 압착 공정에 의해 본딩층(154-1)이 녹고 압착이 가해져 측 방향으로 이동되는 경우, 해당 본딩층(154-1)이 반도체 발광 소자(150)의 외측으로 빠져나가지 않고 오로지 리세스(160)에 수용될 수 있다.
따라서, 본딩층(154-1)이 리세스(160)에 충분히 수용됨으로써, 반도체 발광 소자(150)와 제2 조립 배선(322) 간의 본딩 불량이 방지될 수 있다. 이에 따른 반도체 발광 소자(150)의 조립 불량 및/또는 점등 불량이 방지될 수 있다.
또한, 본딩층(154-1)이 자성층(154-2) 아래에 배치되거나 리세스(160)에 수용되므로, 반도체 발광 소자(150)의 하측의 전 영역이 본딩에 기여함으로써, 반도체 발광 소자(150)의 본딩력이 강화될 수 있다.
또한, 본딩층(154-1)이 자성층(154-2) 아래에 배치되거나 리세스(160)에 수용되므로, 반도체 발광 소자(150)의 하측의 전 영역이 제2 조립 배선(322)과 접촉되므로, 반도체 발광 소자(150)와 제2 조립 배선(322) 간의 전기적 접촉 저항이 줄어 소비 전력이 감소되고 반도체 발광 소자(150)의 광 효율이 향상될 수 있다.
또한, 본딩층(154-1)이 리세스(160)에만 수용되고 반도체 발광 소자(150)의 외측으로 빠져나가지 않으로써, 본딩층(154-1)이 반도체 발광 소자(150)의 외측으로 빠져나감으로써 야기되는 반도체 발광 소자(150)의 상측에 연결된 전극 배선(360)과의 전기적 쇼트 불량이 방지될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본딩 물질이 발광 소자 주변으로 빠져나가는 모습을 도시한다.
도 2는 비공개 내부기술에 따른 발광 소자를 도시한 단면도이다.
도 3은 발광 소자가 이탈되는 모습을 도시한다.
도 4는 발광 소자와 기판의 전기적 배선의 전기적 연결 불량을 도시한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 8은 도 5의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 9은 도 8의 A2 영역의 확대도이다.
도 10는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 11은 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 12a는 제1 실시예에 따른 반도체 발광 소자를 도시한 평면 사시도이다.
도 12b는 제1 실시예에 따른 반도체 발광 소자를 도시한 저면 사시도이다.
도 13은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 14는 리세스에 구비된 돌기들을 보여준다.
도 15a 내지 도 15c는 경사 면을 갖는 리세스가 구비된 제1 실시예에 따른 반도체 발광 소자의 다양한 예시도이다.
도 16a 내지 도 16c는 라운드 면을 갖는 리세스가 구비된 제1 실시예에 따른 반도체 발광 소자의 다양한 예시도이다.
도 17a 내지 도 17c는 제1 실시예에 따른 반도체 발광 소자가 열 압착 방식을 이용하여 본딩되는 모습을 도시한다.
도 18a 내지 도 18ㅣ은 제1 실시예에 따른 반도체 발광 소자의 제조 방법을 도시한다.
도 19a 내지 도 19e는 실시예에 따른 디스플레이 장치의 제조 방법을 도시한다.
도 20은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 6 및 도 7를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 6에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 7과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 7와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 7에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 7에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리 영역에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리 영역에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 8은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 6의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 제1 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 제2 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 제3 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 9은 도 8의 A2 영역의 확대도이다.
도 9을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 제1 반도체 발광 소자(150), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 6 및 도 7에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 제1 반도체 발광 소자, 제2 반도체 발광 소자 및 제3 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 제1 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 제2 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 제3 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 제1 반도체 발광 소자는 원형을 가지고, 제2 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 제3 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 제3 반도체 발광 소자의 타원형의 제2 장축은 제2 반도체 발광 소자의 타원형의 제2 장축보다 크고, 제3 반도체 발광 소자의 타원형의 제2 단축은 제2 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 10)과 전사 방식 등이 있을 수 있다.
도 10은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 10을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 11 내지 도 20을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도 1 내지 도 10 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
도 11은 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 11은 복수의 서브 화소 중 하나의 서브 화소를 도시하는 것으로서, 도 11에 도시된 서브 화소가 복수개 구비되어 영상이 표시될 수 있다. 복수의 서브 화소 각각은 서로 상이한 컬러 광을 발광하고, 서로 상이한 컬러 광에 의해 컬러 영상이 표시될 수 있다.
도 11을 참조하면, 실시예에 따른 디스플레이 장치(300)는 기판(310), 제1 및 제2 조립 배선(321, 322), 격벽(340) 및 반도체 발광 소자(150)를 포함할 수 있다. 실시예에 따른 디스플레이 장치(300)는 이보다 더 많은 구성 요소를 포함할 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다. 기판(310)은 앞서 기술한 바 있으므로, 생략한다.
제1 및 제2 조립 배선(321, 322)는 기판(310) 상에 배치될 수 있다. 제1 및 제2 조립 배선(321, 322)은 자가 조립 방식에서 반도체 발광 소자(150)를 조립 홀(340H)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 및 제2 조립 배선(321, 322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 유전영동힘에 의해 조립 장치(도 10의 1100)에 의해 이동 중인 반도체 발광 소자(150)가 조립 홀(340H)에 조립될 수 있다.
실시예에 따르면, 제1 조립 배선(321)과 제2 조립 배선(322)은 서로 상이한 층에 배치될 수 있다. 예컨대, 제1 조립 배선(321)은 제1 절연층(320) 아래에 배치되고, 제2 조립 배선(322)은 제1 절연층(320) 상에 배치될 수 있다. 예컨대, 제1 조립 배선(321)은 기판(310)과 제1 절연층(320) 사이에 배치될 수 있다. 예컨대, 제2 조립 배선(322)은 제1 절연층(320) 상에 배치되고, 그 상면은 외부, 즉 조립 홀(340H)에 노출될 수 있다. 조립 홀(340H)에 의해 제1 절연층(320)의 일부와 제2 조립 배선(322)의 일부가 노출될 수 있다. 예컨대, 제2 조립 배선(322)은 조립 홀(340H)의 바닥부의 일부를 구성할 수 있다. 예컨대, 제1 절연층(320)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(320)은 유전영동힘과 관련된 유전율을 갖는 물질로 이루어질 수 있다.
예컨대, 제1 절연층(320)의 상면과 제2 조립 배선(322)의 상면은 동일 수평 선 상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 조립 홀(340H) 내에 반도체 발광 소자(150)가 조립되는 경우, 반도체 발광 소자(150)의 하측은 제1 절연층(320)의 일부 및 제2 조립 배선(322)의 일부와 접촉될 수 있다. 이러한 경우, 반도체 발광 소자(150)의 하측에 구비된 본딩층(154-1)에 의해 반도체 발광 소자(150)와 제2 조립 배선(322)이 전기적으로 연결될 수 있다. 이러한 경우, 제2 조립 배선(322)은 반도체 발광 소자(150)의 하측에 전압을 공급하기 위한 하부 전극 배선일 수 있다. 나중에 설명하겠지만, 전극 배선(360)이 반도체 발광 소자(150)의 상측에 전기적으로 연결될 수 있다. 따라서, 제2 조립 배선(322)과 전극 배선(360)에 공급된 전압에 의해 반도체 발광 소자(150)가 발광될 수 있다. 제2 조립 배선(322)은 제1 전극 배선으로 명명되고, 전극 배선(360)은 상부 전극 배선 또는 제2 전극 배선으로 명명될 수 있다.
격벽(340)은 기판(310) 상에 배치되고 조립 홀(340H)을 가질 수 있다. 격벽(340)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 조립 홀(340H)는 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 구비될 수 있다. 격벽(340)은 반도체 발광 소자(150)의 두께를 고려하여 그 두께가 결정될 수 있다. 예컨대, 격벽(340)의 두께는 반도체 발광 소자(150)의 두께보다 작을 수 있다. 따라서, 반도체 발광 소자(150)의 상측은 격벽(340)의 상면보다 더 높게 위치될 수 있다. 즉, 반도체 발광 소자(150)의 상측은 격벽(340)의 상면으로부터 상부 방향으로 돌출될 수 있다.
조립 홀(340H)의 형성을 위한 공차 마진과 조립 홀(340H) 내에 반도체 발광 소자(150)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 조립 홀(340H)의 사이즈가 결정될 수 있다. 예컨대, 조립 홀(340H)의 사이즈는 반도체 발광 소자(150)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150)가 조립 홀(340H)의 중심에 조립되었을 때 반도체 발광 소자(150)의 외 측면과 조립 홀(340H)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 조립 홀(340H)은 반도체 발광 소자(150)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150)가 원형인 경우, 조립 홀(340H) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150)가 직사각형인 경우, 조립 홀(340H) 또한 직사각형일 수 있다.
한편, 반도체 발광 소자(150)는 제1 컬러 광을 생성하는 제1 반도체 발광 소자(도 19a의 150-1), 제2 컬러 광을 생성하는 제2 반도체 발광 소자(150-2) 및 제3 컬러 광을 생성하는 제3 반도체 발광 소자(150-3)를 포함할 수 있다. 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)는 각각 는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 배치될 수 있다. 예컨대, 제1 컬러 광은 적색 광을 포함하고, 제2 컬러 광은 녹색 광을 포함하며, 제3 컬러 광은 청색 광을 포함할 수 있다.
예컨대, 자가 조립시, 동일한 챔버(도 10의 1300)에 분산된 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 조립 장치(1100)에 의해 이동되어, 대응하는 서브 화소(도 6의 PX1, PX2, PX3) 각각의 조립 홀(340H)에 조립될 수 있다.
일 예로서, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 순차적으로 대응하는 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H)에 조립될 수 있다. 예컨대, 제1 반도체 발광 소자(150-1)가 기판(310)의 제1 서브 화소의 조립 홀(340H)에 조립되고, 제2 반도체 발광 소자(150-2)가 기판(310)의 제2 서브 화소의 조립 홀(340H)에 조립되며, 제3 반도체 발광 소자(150-3)가 기판(310)의 제3 서브 화소의 조립 홀(340H)에 조립될 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상은 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(340H) 각각은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응하는 형상을 가지되, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 사이즈보다 큰 사이즈를 가질 수 있다.
다른 예로서, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 동시에 대응하는 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H)에 조립될 수 있다. 예컨대, 챔버(도 10의 1300)에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 투입된 후, 조립 장치(1100)에 의해 이동되어, 대응하는 서브 화소(도 6의 PX1, PX2, PX3) 각각의 조립 홀(340H)에 동시에 조립될 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상은 상이할 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(340H) 각각은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응하는 형상을 가지되, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 사이즈보다 큰 사이즈를 가질 수 있다.
제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상이 동일할 때, 챔버(도 10의 1300)에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 투입되어 기판(310) 상에 동시에 조립되는 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 자신이 조립될 조립 홀(340H)에 조립되지 않고 다른 조립 홀(340H)에 조립될 수 있다. 이러한 문제를 해소하기 위해, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상을 달리하고, 그 상이한 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응하도록 조립 홀(340H)이 형성될 수 있다. 따라서, 서로 상이한 형상을 갖는 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 자신의 형상에 대응하는 조립 홀(340H)에 조립되므로, 조립 불량을 방지할 수 있다.
예컨대, 제1 반도체 발광 소자(150-1)의 형상은 원형이고, 제2 반도체 발광 소자(150-2)의 형상은 제1 단축과 제1 장축을 갖는 제1 타원형이며, 제3 반도체 발광 소자(150-3)의 형상은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형일 수 있다.
실시예의 반도체 발광 소자(150)는 수직형 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 반도체 발광 소자(150)가 조립 홀(340H)에 조립된 후, 반도체 발광 소자(150)의 제1 전극(154)은 하부 전극 배선에 전기적으로 연결되고, 반도체 발광 소자(150)의 제2 전극(155)은 전극 배선(360)에 전기적으로 연결될 수 있다. 여기서, 하부 전극 배선은 제2 조립 배선(322)일 수 있지만, 이에 대해서는 한정하지 않는다. 반도체 발광 소자(150)가 조립 홀(340H)에 조립된 후 열 압착이 수행되면, 열에 의해 반도체 발광 소자(150)의 제1 전극(154)의 본딩층(154-1)이 녹고 압착에 의해 반도체 발광 소자(150)가 보다 강하게 기판(310)에 밀착될 수 있다. 상기 녹은 본딩층(154-1)을 매개로 하여 반도체 발광 소자(150)가 기판(310)에 부착되고 제2 조립 배선(322)에 전기적으로 연결될 수 있다.
실시예에 따르면, 반도체 발광 소자(150)의 하측의 가장자리 영역 영역에 리세스(160)를 구비할 수 있다. 리세스(160)는 열 압착 공정에 의해 녹은 본딩층(154-1)이 측 방향으로 빠져나가지 않도록 가두는 역할을 할 수 있다. 즉, 열에 의해 본딩층(154-1)이 녹고, 가해진 압력에 의해 상기 녹은 본딩층(154-1)이 측 방향으로 이동될 수 있다. 이러한 경우, 반도체 발광 소자(150)의 하측의 가장자리 영역 영역에 구비된 리세스(160)에 상기 측 방향으로 이동된 본딩층(154-1)이 수용될 수 있다. 즉, 해당 본딩층(154-1)이 리세스(160)를 지나 더 이상 반도체 발광 소자(150)의 외측으로 빠져나가지 않게 되고 오로지 반도체 발광 소자(150)의 하측, 특히 리세스(160)에 수용될 수 있다.
따라서, 본딩층(154-1)이 반도체 발광 소자(150)의 하측에만 형성됨으로써, 반도체 발광 소자(150)의 본딩 불량이 방지될 수 있다. 이에 따른 반도체 발광 소자(150)의 조립 불량 및/또는 점등 불량이 방지될 수 있다.
또한, 본딩층(154-1)이 반도체 발광 소자(150)의 하측에만 형성됨으로써, 반도체 발광 소자(150)의 본딩력이 강화될 수 있다.
또한, 본딩층(154-1)이 반도체 발광 소자(150)의 하측에만 형성됨으로써, 반도체 발광 소자(150)와 제2 조립 배선(322) 간의 전기적 접촉 저항이 줄어 소비 전력이 감소되고 반도체 발광 소자(150)의 광 효율이 향상될 수 있다.
또한, 본딩층(154-1)이 반도체 발광 소자(150)의 하측에만 형성됨으로써, 본딩층(154-1)이 반도체 발광 소자(150)의 외측으로 빠져나감으로써 야기되는 반도체 발광 소자(150)의 상측에 연결된 제2 절연층(350)과의 전기적 쇼트 불량이 방지될 수 있다.
이하에서, 도 12a 내지 도 18l을 참조하여 제1 실시에 따른 반도체 발광 소자(150)를 상세히 설명한다.
[제1 실시예]
도 12a는 제1 실시예에 따른 반도체 발광 소자를 도시한 평면 사시도이다. 도 12b는 제1 실시예에 따른 반도체 발광 소자를 도시한 저면 사시도이다. 도 13은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 12a, 도 12b 및 도 13의 설명에서 누락된 도면 부호는 도 11의 도면 번호가 참조될 수 있다.
도 12a, 도 12b 및 도 13을 참조하면, 제1 실시예에 따른 반도체 발광 소자(150)는 발광부(151, 152, 153), 제1 전극(154), 제2 전극(155), 패시베이션층(157) 및 리세스(160)를 포함할 수 있다. 제1 실시예에 따른 반도체 발광 소자(150)는 이보다 더 많은 구성 요소를 포함할 수도 있다.
발광부는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함하지만, 이보다 더 많은 구성 요소가 포함될 수도 있다.
제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(미도시) 상에서 순차적으로 성장될 수 있다. 즉, 제1 도전형 반도체층(151)이 성장되고, 이어서 제1 도전형 반도체층(151) 상에 활성층(152)이 성장되며, 이어서 활성층(152) 상에 제2 도전형 반도체층(153)이 성장될 수 있다. 이후, 식각 공정을 이용하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)의 순서로 수직 방향을 따라 식각될 수 있다. 이후, 제1 도전형 반도체층(151)의 측면 일부를 제외한 나머지 영역, 즉 제1 도전형 반도체층(151)의 측면의 다른 일부, 활성층(152)의 측면 및 제2 도전형 반도체층(153)의 측면 둘레를 따라 패시베이션층(157)이 형성됨으로써, 반도체 발광 소자(150)가 제조될 수 있다. 반도체 발광 소자(150)의 제조 방법은 나중에 도 18a 내지 도 18l을 참조하여 상세히 설명하기로 한다.
제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
예컨대, 제1 도전형 반도체층(151)은 전자를 생성하고, 제2 도전형 반도체층(153)은 홀을 형성할 수 있다. 활성층(152)은 전자와 정공의 재결합에 의해 광을 생성하는 것으로서 발광층으로 불릴 수 있다.
제1 실시예에 따른 반도체 발광 소자(150)가 메사 식각으로 형성되는 경우, 반도체 발광 소자(150)의 상측에서 하측으로 갈수록 그 직경이 점점 더 커질 수 있다.
제1 전극(154)은 제1 도전형 반도체층(151)의 하측에 배치될 수 있다.
제1 전극(154)은 복수의 층을 포함할 수 있다. 예컨대, 제1 전극(154)은 본딩층(154-1), 자성층(154-2) 등을 포함할 수 있다. 예컨대, 제1 전극(154)은 자성층(154-2)를 포함하지 않고, 제2 전극(155)은 자성층(154-2)을 포함할 수도 있다.
도시되지 않았지만, 제1 전극(154)는 반사층, 접착층, 배리어층 등을 더 포함할 수도 있다.
본딩층(154-1)은 반도체 발광 소자(150)를 기판(310)에 용이하게 본딩할 수 있다. 예컨대, 본딩층(154-1)은 인듐(In), 주석(Sn) 등으로 이루어질 수 있다. 자성층(154-2)은 조립 장치(도 10의 1100)에 의해 자화되어, 반도체 발광 소자(150)가 조립 장치(1100)의 이동에 따라 반도체 발광 소자(150)가 보다 빠르고 신속하게 이동되도록 하여, 공정 시간을 단축하고 조립 수율을 향상시킬 수 있다. 예컨대, 자성층(154-2)은 니켈(Ni), 코발트(Co), 철(Fe) 등으로 이루어질 수 있다.
제2 전극(155)은 제2 도전형 반도체층(153) 상에 배치될 수 있다. 제2전극(155)은 복수의 층을 포함할 수 있다.
예컨대, 제2전극(155)은 투명 도전층 등을 포함할 수 있다. 투명 도전층은 예컨대, ITO, IZO 등으로 이루어질 수 있다. 투명 도전층에 의해 전극 배선(360)에서 공급된 전압에 의한 전류가 제2 도전형 반도체층(153)의 전 영역으로 고르게 퍼지도록 하는 전류 스프레딩 효과가 얻어질 수 있다. 즉, 투명 도전층에 의해 제2 도전형 반도체층(153)의 전 영역에 고르게 전류가 퍼져, 제2 도전형 반도체층(153)의 전 영역에서 정공이 생성되므로, 정공 생성량을 늘려 활성층(152)에서 정공과 전자의 재결합에 의해 생성되는 광량을 증가시켜 광 효율을 높일 수 있다. 광 효율의 증가는 휘도의 향상으로 이어질 수 있다.
패시베이션층(157)은 발광부(151, 152, 153)를 보호할 수 있다. 패시베이션층(157)은 발광부(151, 152, 153)의 외측면에 흐르는 누전 전류를 차단하여 소비 전력을 줄이고, 이물질에 의한 제1 도전형 반도체층(151)의 측면과 제2 도전형 반도체층(153)의 측면 사이의 전기적 쇼트를 방지할 수 있다.
예컨대, 패시베이션층(157)은 발광부(151, 152, 153)를 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 제2 전극(155)을 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 발광부(151, 152, 153)의 측부 둘레를 따라 배치되고 제2 전극(155) 상에 배치될 수 있다.
패시베이션층(157)은 자가조립시 반도체 발광 소자(150)가 뒤집히지 않고 반도체 발광 소자(150)의 하측, 즉 제1 도전형 반도체층(151)의 하면이 제1 절연층(320)의 상면을 마주보도록 할 수 있다. 즉, 자가조립시 반도체 발광 소자(150)의 패시베이션층(157)이 제1 조립 배선(321)과 제2 조립 배선(322)에서 멀어지도록 위치될 수 있다. 반도체 발광 소자(150)의 하측에는 패시베이션층(157)이 배치되지 않고 있으므로, 반도체 발광 소자(150)의 하측은 제1 조립 배선(321)과 제2 조립 배선(322)으로 가까워지도록 위치될 수 있다. 따라서, 자가조립시, 반도체 발광 소자(150)의 하측은 제1 절연층(320)을 마주보고 위치되고 반도체 발광 소자(150)의 상측은 상부 방향을 향해 위치됨으로써, 반도체 발광 소자(150)가 뒤집혀 조립되는 오정렬을 방지할 수 있다.
도면에는 반도체 발광 소자(150)의 상층의 패시베이션층(157)이 제거된 개구(159)가 형성됨이 도시되고 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 반도체 발광 소자(150)가 자가 조립 공정을 이용하여 기판(310) 상에 조립된 후, 제2 절연층(350)이 형성되고 반도체 발광 소자(150)의 제2 전극(155)을 노출시키기 위해 제2 절연층(350)에 컨택홀을 형성할 때 패시베이션층(157) 또한 제거되어 제2 절연층의 컨택홀에 대응하는 컨택홀(또는 개구)이 형성될 수 있다.
한편, 발광부(151, 152, 153)의 하측은 제1 영역(151a)과 제1 영역을 둘러싸는 제2 영역(151b)을 가질 수 있다. 제1 영역(151a)은 발광부(151, 152, 153)의 하측의 중심을 포함할 수 있다. 제2 영역(151b)은 제1 영역(151a)을 따라 폐루프를 형성할 수 있지만, 이에 대해서는 한정하지 않는다.
이러한 경우, 제2 영역(151b)은 리세스(160)를 포함할 수 있다. 즉, 리세스(160)가 발광부(151, 152, 153)의 하측의 가장자리 영역 영역을 따라 형성될 수 있다. 예컨대, 발광부(151, 152, 153)의 하측이 도 12b에 도시한 바와 같이, 원형을 가질 때, 리세스(160)는 또한 발광부(151, 152, 153)의 하측의 가장자리 영역을 따라 형성되어 원형을 가질 수 있다. 리세스(160)는 폐루프를 구성할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 리세스(160)는 바광부의 하측의 가장자리 영역을 따라 서로 분리된 복수개로 구성될 수도 있다. 리세스(160)는 발광부(151, 152, 153)의 하측의 표면으로부터 내측으로 움푹 들어간 형상을 가질 수 있다.
한편, 제1 전극(154)의 자성층(154-2)은 제1 영역(151a) 상에 배치될 수 있다. 이러한 경우, 제1 전극(154)의 본딩층(154-1)은 자성층(154-2) 상에 배치될 수 있다. 또한, 제1 전극(154)의 본딩층(154-1)은 리세스(160)에 배치될 수 있다. 예컨대, 본딩층(154-1)의 두께는 리세스(160)의 깊이보다 작을 수 있다.
리세스(160)는 발광부(151, 152, 153)의 하측의 제1 영역(151a)과 패시베이션층(157)에 의해 형성될 수 있다. 이러한 경우, 패시베이션층(157)은 배리어(157a)를 포함하고, 이 배리어(157a)가 리세스(160)에 접할 수 있다. 배리어(157a)의 내측면은 리세스(160)에 의해 노출될 수 있다.
리세스(160)는 도 15a 내지 도 15c 및 도 16a 내지 도 16c에 도시한 바와 같이, 다양한 형상을 가질 수 있다.
도 15a 내지 도 15c에 도시한 바와 같이, 리세스(160)는 경사 면(156a)을 가질 수 있다. 구체적으로, 도 15a에 도시한 바와 같이, 리세스(160)의 폭(w)와 깊이(d)가 동일할 수 있다. 도 15b에 도시한 바와 같이, 리세스(160)의 폭(w)이 깊이(d)보다 작을 수 있다. 도 15c에 도시한 바와 같이, 리세스(160)의 폭(w)이 깊이(d)보다 클 수 있다.
또한, 도 16a 내지 도 16c에 도시한 바와 같이, 리세스(160)는 라운드 면(156b)을 가질 수 있다. 구체적으로, 도 16a에 도시한 바와 같이, 리세스(160)의 폭(w)와 깊이(d)가 동일할 수 있다. 도 16b에 도시한 바와 같이, 리세스(160)의 폭(w)이 깊이(d)보다 작을 수 있다. 도 16c에 도시한 바와 같이, 리세스(160)의 폭(w)이 깊이(d)보다 클 수 있다.
도 15a 및 도 16a에 도시한 바와 같이, 반도체 발광 소자(150)의 상측에 제1 전극(155)이 노출된 개구(159)가 형성되거나, 도 15b, 도 15c, 도 16b 및 도 16c에 도시한 바와 같이, 반도체 발광 소자(150)의 상측에 개구(159)가 형성되지 않을 수 있다. 반도체 발광 소자(150)의 상측에 개구(159)가 형성되지 경우, 반도체 발광 소자(150)가 도 11에 도시된 기판(310)에 조립된 후, 전극 배선(360)이 반도체 발광 소자(150)제1 전극(155)과 연결되기 위해 제2 절연층(350)에 컨택홀이 형성될 때, 해당 컨택홀에 대응하는 개구(또는 컨택홀)가 형성될 수 있다.
예컨대, 조립 공정에 의해 반도체 발광 소자(150)가 기판(310) 상에 조립된 후, 열 압착 공정에 의해 반도체 발광 소자(150)의 제1 전극(154)의 본딩층(154-1)이 녹을 수 있다. 자성층(154-2) 상에 배치되어 녹은 본딩층(154-1)이 리세스(160)에 모두 수용되고 리세스(160)에 수용된 본딩층(154-1)이 냉각에 의해 고체화되었을 때 리세스(160)에 수용된 본딩층(154-1)의 하면이 제2 조립 배선(322)과 접할 수 있다. 이때, 자성층(154-2) 아래에는 본딩층(154-1)이 없거나 미세하게 잔존할 수 있다.
한편, 발광부(151, 152, 153)의 제1 도전형 반도체층(151)은 리세스(160)를 포함할 수 있다. 즉, 리세스(160)가 제1 도전형 반도체층(151) 하측의 제2 영역(151b)에 형성될 수 있다. 제1 도전형 반도체층(151)의 하측이 제1 영역(151a)과 제1 영역(151a)을 둘러싼 제2 영역(151b)으로 구분될 때, 리세스(160)가 제1 도전형 반도체층(151)의 하측의 제2 영역(151b)에 형성될 수 있다. 이때, 제1 도전형 반도체층(151)의 하측의 제2 영역(151b)은 발광부(151, 152, 153)의 하측의 제2 영역(151b)에 대응하는 형상을 가질 수 있다. 따라서, 발광부(151, 152, 153)의 하측의 제2 영역과 제1 도전형 반도체층(151)의 하측의 제2 영역은 동일한 도면 부호, 즉 151b를 사용하기로 한다.
실시예에 따르면, 반도체 발광 소자(150)의 하측, 즉 제1 도전형 반도체층(151)의 가장자리 영역에 리세스(160)(160)를 구비할 수 있다. 이에 따라, 열 압착 공정에 의해 본딩층(154-1)이 녹고 압착이 가해져 측 방향으로 이동되는 경우, 해당 본딩층(154-1)이 반도체 발광 소자(150)의 외측으로 빠져나가지 않고 오로지 리세스(160)에 수용될 수 있다.
따라서, 본딩층(154-1)이 리세스(160)에 충분히 수용됨으로써, 반도체 발광 소자(150)와 제2 조립 배선(322) 간의 본딩 불량이 방지될 수 있다. 이에 따른 반도체 발광 소자(150)의 조립 불량 및/또는 점등 불량이 방지될 수 있다.
또한, 본딩층(154-1)이 자성층(154-2) 아래에 배치되거나 리세스(160)에 수용되므로, 반도체 발광 소자(150)의 하측의 전 영역이 본딩에 기여함으로써, 반도체 발광 소자(150)의 본딩력이 강화될 수 있다.
또한, 본딩층(154-1)이 자성층(154-2) 아래에 배치되거나 리세스(160)에 수용되므로, 반도체 발광 소자(150)의 하측의 전 영역이 제2 조립 배선(322)과 접촉되므로, 반도체 발광 소자(150)와 제2 조립 배선(322) 간의 전기적 접촉 저항이 줄어 소비 전력이 감소되고 반도체 발광 소자(150)의 광 효율이 향상될 수 있다.
또한, 본딩층(154-1)이 리세스(160)에만 수용되고 반도체 발광 소자(150)의 외측으로 빠져나가지 않음으로써, 본딩층(154-1)이 반도체 발광 소자(150)의 외측으로 빠져나감으로써 야기되는 반도체 발광 소자(150)의 상측에 연결된 제2 절연층(350)과의 전기적 쇼트 불량이 방지될 수 있다.
한편, 제1 도전형 반도체층(151)의 하측의 제2 영역(151b)을 습식 식각 공정을 이용하여 제거함으로써, 리세스(160)가 형성될 수 있다. 습식 식각 공정에 의해, 도 14에 도시한 바와 같이, 리세스(160)는 돌기(162)들을 포함할 수 있다. 돌기(162)들은 랜덤한 형상을 가지는 것으로서, 높이가 폭이 제각각일 수 있다.
돌기(162)들은 제1 도전형 반도체층(151)의 일부로서, 도 11에 도시한 바와 같이, 제1 도전형 반도체층(151)으로부터 하측 방향을 향해 돌출될 수 있다.
따라서, 반도체 발광 소자(150)의 활성층(152)에서 생성되어 제1 도전형 반도체층(151)으로 진행된 광이 리세스(160)에 구비된 돌기(162)들에 의해 반사 및/산란되어, 그 진행 방향이 다양하게 변경됨으로써, 반도체 발광 소자(150)의 전방으로 출사되는 광 효율이 증가되고 반도체 발광 소자(150)로부터 보다 광 균일성(uniformity)를 확보하여 영상의 화질이 향상될 수 있다.
통상, 반도체 발광 소자(150)의 중심에 해당하는 전방으로 광이 주로 출사되는 경우, 해당 광에 의해 구성된 영상을 시청하는 시청자에게 눈부심이나 안구 통증이 유발될 수 있다. 하지만, 실시예에서와 같이, 리세스(160)에 구비된 돌기(162)들에 의해 광이 다양한 방향으로 반사 및/또는 산란됨으로써, 반도체 발광 소자(150)로부터 보다 다양한 방향으로 보다 균일한 광이 출사되어 시청자의 눈부심이나 안구 통증의 유발을 방지하여, 시청자의 편의성을 제고할 수 있다. 특히, 리세스(160)가 경사 면(156a)을 가지며, 이 경사 면(156a) 상에 돌기(162)들이 형성됨으로써, 광이 더욱 더 다양한 방향으로 반사 및/또는 산란됨으로써, 시청자의 눈부심이나 안구 통증이 보다 강력하게 방지될 수 있다.
한편, 도 17a 내지 도 17c를 참조하여, 제1 실시예에 따른 반도체 발광 소자(150)가 열 압착 방식을 이용한 본딩 방법을 설명한다. 도 17a 내지 도 17c는 제1 실시예에 따른 반도체 발광 소자가 열 압착 방식을 이용하여 본딩되는 모습을 도시한다.
도 17a에 도시한 바와 같이, 자가 조립 공정을 이용하여 기판(310) 상에 반도체 발광 소자(150)가 조립될 수 있다. 도시되지 않았지만, 기판(310) 상에 조립 홀(340H)을 갖는 격벽(340)이 배치되고, 이 조립 홀(340H)에 반도체 발광 소자(150)가 조립될 수 있다.
도 17b에 도시한 바와 같이, 열 압착 공정이 수행될 수 있다. 예컨대, 기판(310)이 높여진 스테이지에 히터가 구비되어, 이 히터에 의해 발생된 열이 기판(310)을 통해 반도체 발광 소자(150)로 전달될 수 있다. 이 열에 의해 반도체 발광 소자(150)의 제1 전극(154)의 본딩층(154-1)이 녹을 수 있다.
아울러, 반도체 발광 소자(150) 및/기판(310)에 압력이 가해질 수 있다. 반도체 발광 소자(150)나 기판(310)에 압력이 가해짐에 따라, 자성체 상에 배치되어 녹은 본딩층(154-1)이 측방향으로 이동될 수 있다.
도 17c에 도시한 바와 같이, 자성층(154-2) 아래에서 측방향으로 이동된 본딩층(154-1)이 리세스(160)에 수용됨으로써, 반도체 발광 소자(150)의 외측으로 빠져나가지 않는다.
도면에는 패시베이션층(157)과 기판(310) 사이에 갭이 존재하지만, 패시베이션층(157)이 하측으로 더 연장되도록 형성되어 패시베이션층(157)의 일부, 즉 배리어(157a)가 기판(310)과 접함으로써, 혹시라도 반도체 발광 소자(150)의 외측으로 빠져나가려는 본딩층(154-1)을 사전에 차단하는 역할을 할 수 있다.
설사 패시베이션층(157)과 기판(310) 사이에 갭이 존재하더라도, 반도체 발광 소자(150)의 하측에 구비된 본딩층(154-1)이 모두 녹더라도, 그 녹은 양을 리세스(160)에서 모두 수용할 수 있도록 설게됨으로써, 본딩층(154-1)이 반도체 발광 소자(150)의 외측으로 빠져나가지 않는다.
이하, 도 18a 내지 도 18l을 참조하여, 제1 실시예에 따른 반도체 발광 소자(150)의 제조 방법을 설명한다. 도 18a 내지 도 18ㅣ은 제1 실시예에 따른 반도체 발광 소자의 제조 방법을 도시한다.
도 18a에 도시한 바와 같이, 제1 기판(1000) 상에 제3 반도체층(158), 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)이 순차적으로 증착될 수 있다. 제3 반도체층(158), 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 예컨대, MOCVD 장비를 이용하여 증착될 수 있다. 예컨대, 제1 기판(1000)은 사파이어나 GaAs와 같은 반도체 성장용 기판일 수 있다. 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153) 각각은 적어도 하나 이상의 층을 포함할 수 있다.
제3 반도체층(158)은 도펀트를 포함하지 않는 언도프트된 반도체층으로서, 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)가 용이하게 성장되도록 하기 위한 시드(seed)로서의 역할을 할 수 있다.
도 18b에 도시한 바와 같이, 제2 도전형 반도체층(153) 상에 감광막이 형성되고, 패턴 공정을 통해 PR 패턴(1001)이 형성될 수 있다.
도 18c에 도시한 바와 같이, PR 패턴(1001)을 마스크로 하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)이 순차적으로 제거될 수 있다. 예컨대, 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)은 메사 식각 기법에 의해 식각되어, 하부 방향으로 갈수록 식각된 폭이 줄어들 수 있다. 이에 따라, 식각에 의해 남은 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)은 하부 방향으로 갈수록 폭이 커질 수 있다.
도 18d에 도시한 바와 같이, PR 패턴(1001)이 제거되고, 기팡 상에 패시베이션층(157)이 형성되고, 패시베이션층(157) 상에 희생층(1002)이 형성될 수 있다.
패시베이션층(157) 및 희생층(1002)은 서로 분리된 그룹(150d)들을 덮을 수 있다. 즉, 제2 도전형 반도체층(153)의 상측 및 측부, 활성층(152)의 측부, 제1 도전형 반도체층(151)의 측부 그리고 제1 기판(1000)의 상면 상에 패시베이션층(157) 및 희생층(1002)이 형성될 수 있다. 여기서, 그룹(150d)은 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151) 모두를 통칭하여 부르는 것으로서, 후공정을 통해 반도체 발광 소자(150)가 될 수 있다.
패시베이션층(157)은 무기 재질로서, 예컨대, SiNx나 SiOx일 수 있다. 희생층(1002)은 예컨대, 알루미늄(Al) 등을 포함할 수 있다.
도 18e에 도시한 바와 같이, 희생층(1002) 상에 접착 패턴(1003)이 형성되고, 접착 패턴(1003)을 매개로 하여 제2 기판(1010)이 부착될 수 있다. 접착 패턴(1003)은 그룹(150d)들 각각에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 18f에 도시한 바와 같이, 제1 기판(1000)과 제3 반도체층(158) 사이에 레이저의 빔이 조사됨으로써, 제1 기판(1000)이 분리될 수 있다.
이후, 식각 공정을 수행하여 제1 도전형 반도체층(151)이 노출되도록 제3 반도체층(158)이 제거될 수 있다.
이후, 그룹(150d)들 간에 서로 연결되고 있는 패시베이션층(157) 및 희생층(1002)이 제거됨으로써, 그룹(150d)들 간에 서로 분리될 수 있다.
도 18g에 도시한 바와 같이, 그룹(150d) 상에 감광막(1012)이 형성될 수 있다. 감광막(1012)는 그룹(150d)의 상측이나 그룹(150d) 사이의 재1 기판(1000)의 상면에 형성될 수 있다.
도 18h에 도시한 바와 같이, 감광막(1012)이 패터닝되어, PR 패턴(1014)이 형성될 수 있다.
예컨대, 노장 장비로부터의 광이 제2 기판(1010), 그룹(150d) 등을 통해 그룹(150d) 상의 감광막(1012)에 조사되어, 감광막(1012)이 노광될 수 있다. 이 노광된 감광막(1012)이 현상됨으로써, 언더컷(undercut) 형상을 갖는 PR 패턴(1014)이 형성될 수 있다.
PR 패턴(1014)에 의해 그룹(150d)의 상측, 즉 제1 도전형 반도체층(151)의 상면이 노출될 수 있다.
도 18i에 도시한 바와 같이, 제2 기판(1010) 상에 자성 재질을 증착되어, 자성층(154-2)이 형성될 수 있다. PR 패턴(1014)가 언더컷 형상을 가지므로, 자성 재질은 PR 패턴(1014) 사이를 통해 제1 도전형 반도체층(151)의 중심 영역, 즉 제1 영역(151a)에 형성되되, PR 패턴(1014)의 내측면과 접하지 않는다.
따라서, 자성층(154-2)은 제1 도전형 반도체층(151)의 제1 영역(151a)에 형성됨으로써, 제1 영역(151a)을 둘러싸는 제2 영역(151b)에는 자성층(154-2)이 형성되지 않을 수 있다.
도 18j에 도시한 바와 같이, PR 패턴(1014)이 제거될 수 있다. 이후, 자성층(154-2)을 마스크로 하여 식각 공정이 수행되어, 제1 도전형 반도체층(151)의 제2 영역(151b)이 제거될 수 있다. 예컨대, 식각 공정은 습식 식각 공정일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 도전형 반도체층(151)의 제2 영역(151b)이 제거됨으로써, 리세스(160)가 형성될 수 있다. 제1 도전형 반도체층(151)의 제3 영역이 제거됨으로써, 패시베이션층(157)의 내측면이 리세스(160)에 의해 노출될 수 있다.
습식 식각 공정용 식각액에 대해 패시베이션층(157)이 선택도가 없어, 패시베이션층(157)은 해당 식각액에 의해 제거되지 않으므로, 패시베이션층(157) 또한 마스크 역할을 할 수 있다. 따라서, 패시베이션층(157)과 자성층(154-2)이 마스크로 작용하므로, 식각액에 의해 패시베이션층(157)과 자성층(154-2) 사이에 노출된 제1 도전형 반도체층(151)의 제2 영역(151b)이 제거될 수 있다.
식각액의 혼합 비율이나 공정 시간 등을 조절함으로써, 리세스(160)가 경사 면(도 15a 내지 도 15c의 156a)을 갖거나 라운드 면(도 16a 내지 도 16c의 157a)을 가질 수 있다.
도 18k에 도시한 바와 같이, 제2 기판(1010) 상에 본딩 물질이 증착되어, 본딩층(154-1)이 형성될 수 있다. 그룹(150d) 사이의 제2 기판(1010) 상에 본딩층(154-1)이 형성될 수 있다. 본딩층(154-1)이 그룹(150d)의 상측, 예컨대 제1 도전형 반도체층(151)의 제1 영역(151a)에 대응하는 자성층(154-2) 상에 형성될 수 있다. 본딩층(154-1)이 그룹(150d)의 상측, 예컨대 제1 도전형 반도체층(151)의 제2 영역(151b)에 형성된 리세스(160)에 형성될 수 있다.
본딩층(154-1)이 일정한 두께로 형성되고, 본딩층(154-1)의 두께가 리세스(160)의 깊이보다 작은 경우, 리세스(160)에 형성된 본딩층(154-1)의 표면은 자성층(154-2)의 하면보다 낮게 위치될 수 있다. 이와 달리, 본딩층(154-1)의 두께를 두껍게 형성하는 경우, 리세스(160)에 형성된 본딩층(154-1)의 표면이 자성층(154-2)의 하면과 같거나 높게 위치될 수도 있다.
도 18l에 도시한 바와 같이, 식각 공정을 수행하여 희생층(1002)을 제거함으로써, 그룹(150d)들이 제2 기판(1010)으로부터 분리되어, 반도체 발광 소자(150)들로 제조될 수 있다.
한편, 도 18f에서, 제3 반도체층(158)의 제거는 선택 사항으로서, 제3 반도체층(158)을 제거하지 않아도 무방하다.
제3 반도체층(158)이 제거되지 않는 경우, 자성층(154-2)이 제3 반도체층(158) 상에 형성될 수 있다(도 18i). 이후, 자성층(154-2)을 마스크로 하여 제3 반도체층(158) 및 제1 도전형 반도체층(151)이 제거됨으로써, 제1 도전형 반도체층(151)의 가장자리 영역에 리세스(160)가 형성될 수 있다. 이후, 자성층(154-2) 상이나 리레스에 본딩층(154-1)이 형성되어, 자성층(154-2) 및 본딩층(154-1)을 포함하는 제1 전극(154)이 형성될 수 있다.
이와 같이 제1 전극(154)을 구비한 반도체 발광 소자(150)가 자가 조립 공정을 통해 기판(310) 상에 조립되고, 열 압착 공정을 통해 본딩층(154-1)이 리세스(160)에 집중적으로 형성되고, 리세스(160)에 의해 형성된 본딩층(154-1)을 통해 반도체 발광 소자(150)의 제1 도전형 반도체층(151)과 제2 조립 배선(322)이 전기적으로 연결될 수 있다. 따라서, 도 18f에서 제3 반도체층(158)을 제거하지 않아도, 반도체 발광 소자(150)와 제2 조립 배선(322) 간의 전기적 연결에 아무런 장애가 되지 않는다.
한편, 다시 도 11을 참조하면, 실시예에 따른 디스플레이 장치(300)는 제2 절연층(350) 및 전극 배선(360)을 포함할 수 있다.
제2 절연층(350)은 격벽(340) 상에 배치되어, 반도체 발광 소자(150)를 보호할 수 있다. 제2 절연층(350)은 반도체 주변의 조립 홀(340H)에 배치되어, 반도체 발광 소자(150)를 단단하게 고정시킬 수 있다. 또한, 제2 절연층(350)은 반도체 발광 소자(150) 상에 배치되어, 반도체 발광 소자(150)를 외부의 충격으로부터 보호하고, 이물질에 의해 오염되는 것을 방지할 수 있다. 제2 절연층(350)은 이후 공정에서 형성되는 레이어(layer)가 일정한 두께로 형성될 수 있도록 하는 평탄화층으로서의 역할을 할 수 있다. 이에 따라, 제2 절연층(350)의 상면은 평평한 면을 가질 수 있다. 제2 절연층(350)은 유기 물질 또는 무기 물질로 형성될 수 있다.
전극 배선(360)은 제2 절연층(350) 상에 배치되어, 제2 절연층(350)을 통해 반도체 발광 소자(150)의 상측과 전기적으로 연결될 수 있다. 예컨대, 전극 배선(360)은 제2 절연층(350)을 통해 제2 전극(155)과 전기적으로 연결될 수 있다.
이하, 도 19a 내지 도 19e를 참조하여, 실시예에 따른 디스플레이 장치(300)의 제조 방법을 설명한다. 도 19a 내지 도 19e는 실시예에 따른 디스플레이 장치(300)의 제조 방법을 도시한다. 도 19a 내지 도 19e에 도시된 반도체 발광 소자(150)는 도 18a 내지 도 18l에 의해 제조된 반도체 발광 소자일 수 있다.
도 19a에 도시한 바와 같이, 자가 조립 공정이 수행되어, 기판(310) 상의 복수의 조립 홀(340H) 각각에 복수의 반도체 발광 소자(150-1, 150-2, 150-3)가 조립될 수 있다.
기판(310)은 복수의 서브 화소(PX1, PX2, PX3)를 포함할 수 있다.
예컨대, 복수의 반도체 발광 소자가 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)을 포함할 수 있다. 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각은 서로 상이한 컬러 광, 즉 제1 컬러 광, 제2 컬러 광 및 제3 컬러 광을 발광할 수 있다. 이러한 경우, 복수의 화소는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다.
예컨대, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 한 쌍의 조립 배선, 즉 제1 조립 배선(321) 및 제2 조립 배선(322)이 배치될 수 있다.
제1 조립 배선(321) 및 제2 조립 배선(322)은 상이한 층에 배치될 수 있다. 이를 위해, 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 제1 절연층(320)이 배치될 수 있다. 예컨대, 제1 조립 배선(321)은 제1 절연층(320) 아래에 배치되고, 제2 조립 배선(322)은 제1 절연층(320) 상에 배치될 수 있다.
아울러, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 조립 홀(340H)이 구비될 수 있다. 예컨대, 기판(310) 상에 격벽(340)이 형성되고, 격벽(340) 중에서 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 대응하는 격벽(340)의 일부 영역을 제거함으로써, 조립 홀(340H)이 형성될 수 있다. 상기 형성된 조립 홀(340H)에 의해 제2 조립 배선(322)이 노출될 수 있다. 이를 위해, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 배치된 제2 조립 배선(322)이 노출되도록 격벽(340)의 일부 영역이 제거될 수 있다. 도면에는 조립 홀(340H)의 내측면이 경사 면을 갖지만, 수직 면이나 다른 형상을 가질 수도 있다.
복수의 반도체 발광 소자(150-1, 150-2, 150-3)가 각각 기판(310)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 대응하는 조립 홀(340H)에 조립되는 경우, 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 하측, 즉 본딩층(154-1)이 제2 조립 배선(322) 및 제1 절연층(320)과 접할 수 있다.
도 19b에 도시한 바와 같이, 열 압착 공정이 수행됨으로써, 본딩층(154-1)에 의해 반도체 발광 소자(150-1, 150-2, 150-3)가 본딩될 수 있다.
구체적으로, 기판(310) 아래에서 열이 제공되어, 이 열이 기판(310) 및 제1 절연층(320)을 통해 본딩층(154-1)에 전달되어 본딩층(154-1)이 녹을 수 있다.
이후, 복수의 반도체 발광 소자(150-1, 150-2, 150-3)나 기판(310)에 압력이 가해지는 경우, 자성층(154-2) 아래에서 녹은 본딩층(154-1)이 측 방향으로 이동되어, 반도체 발광 소자(150-1, 150-2, 150-3)의 가장자리 영역에 형성된 리세스(160)에 수용될 수 있다. 리세스(160)는 소정의 폭(도 15a 내지 도 15c 및 도 16a 내지 도 16c의 w)와 깊이(d)를 갖는 공간이므로, 상기 이동된 본딩층(154-1)이 리세스(160)의 공간에 수용될 수 있다.
이와 같이, 반도체 발광 소자(150-1, 150-2, 150-3)의 하측에 구비된 본딩층(154-1)이 열 압착에 의해 녹더라도, 해당 본딩층(154-1)이 리세스(160)에 수용되어 반도체 발광 소자(150-1, 150-2, 150-3)의 외측으로 빠져나가지 않는다. 이에 따라, 본딩 불량이 방지되어, 조립 불량 및/또는 점등 불량이 방지되고, 반도체 발광 소자(150-1, 150-2, 150-3)의 본딩력이 강화되고, 반도체 발광 소자(150-1, 150-2, 150-3)의 소비 전력이 감소되고 광 효율이 향상되며, 본딩층(154-1)이 반도체 발광 소자(150-1, 150-2, 150-3)의 외측으로 빠져나갔을 때 야기되는 본딩층(154-1)과 제2 절연층(350) 간의 전기적 쇼트 불량이 방지될 수 있다.
도 19c에 도시한 바와 같이, 격벽(340) 상에 제2 절연층(350)이 형성될 수 있다. 예컨대, 제2 절연층(350)은 적어도 격벽(340)의 상면보다 높도록 두껍게 형성될 수 있다. 제2 절연층(350)의 상면은 평평한 면을 가질 수 있다. 제2 절연층(350)에 의해 복수의 조립 홀(340H) 각각에 조립되고 본딩된 복수의 반도체 발광 소자(150-1, 150-2, 150-3)가 단단하게 고정될 수 있다.
도 19d에 도시한 바와 같이, 식각 공정을 수행하여, 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 상측, 즉 제2 전극(155)이 노출되도록 복수의 컨택홀(350H)이 형성될 수 있다.
도 19e에 도시한 바와 같이, 제2 절연층(350) 상에 금속막이 형성되고 금속막이 패터닝되어, 복수의 컨택홀(350H)을 통해 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 제2 전극(155)에 연결된 전극 배선(360-1, 360-2, 360-3)이 형성될 수 있다.
상술한 바와 같은 일련의 공정을 통해 실시예에 따른 디스플레이 장치(300)가 제조될 수 있다. 상기 제조된 디스플레이 장치(300)에서, 제2 조립 배선(322), 즉 제1 전극 배선과 (360-1, 360-2, 360-3), 즉 제2 전극 배선에 인가된 전원에 의해 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각으로부터 상이한 컬러 광이 발광되고, 이 상이한 컬러 광에 의해 풀 컬러 영상이 디스플레이될 수 있다.
[제2 실시예]
도 20은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제2 실시예는 제3 반도체층(158)에 리세스(160)가 형성되는 것을 제외하고 제1 실시예(도 13)와 동일하다. 제2 실시예에서 제1 실시예와 동일한 구조, 형상 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 상세한 설명을 생략한다.
도 20을 참조하면, 제2 실시예에 따른 반도체 발광 소자(150A)는 발광부(151, 152, 153, 158), 제1 전극(154), 제2 전극(155), 패시베이션층(157) 및 리세스(160)(160)를 포함할 수 있다. 제2 실시예에 따른 반도체 발광 소자(150A)는 이보다 더 많은 구성 요소를 포함할 수도 있다.
발광부는 제3 반도체층(158), 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함할 수 있다.
제3 반도체층(158)은 도펀트를 포함하지 않는 언도프트된 반도체층일 수 있다. 제3 반도체층(158)은 도 18a에 도시한 바와 같이 제1 기판(1000) 상에 증착되고, 제3 반도체층(158)을 시드로 하여 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)이 순차적으로 증착될 수 있다.
도 18f에 도시한 바와 같이, 제1 기판(1000)이 분리된 후, 제3 반도체층(158)이 제거되지 않고, 도 18g 내지 도 18l에 도시된 일련의 공정을 수행함으로써, 도 20에 도시된 제2 실시예에 따른 반도체 발광 소자가 제조될 수 있다.
제3 반도체층(158)은 반도체 발광 소자의 중심 영역(제1 영역(151a))에 배치되고, 중심 영역을 둘러싸는 가장자리 영역 영역(제2 영역(151b))에는 배치되지 않는다. 즉, 도 18i에 도시한 바와 같이, 제3 반도체층(158)이 제거되지 않는 경우, 제3 반도체층(158)의 중심 영역에 자성층(154-2)이 형성될 수 있다. 도 18j에 도시한 바와 같이, 자성층(154-2)을 마스크로 하여 식각 공정이 수행됨으로써, 가장자리 영역 영역에서 외부에 노출된 제3 반도체층(158)과 제3 반도체층(158) 아래의 제1 도전형 반도체층(151)의 일부 영역이 제거됨으로써, 리세스(160)가 형성될 수 있다. 이때, 자성층(154-2) 아래에 형성된 제3 반도체층(158)은 자성층(154-2)이 마스크 역할을 하기 때문에 제거되지 않는다.
따라서, 도 20에 도시한 바와 같이, 자성층(154-2) 상에 제3 반도체층(158)이 배치될 수 있다. 즉, 제3 반도체층(158)은 자성층(154-2)과 제1 도전형 반도체층(151) 사이에 배치될 수 있다.
예컨대, 제3 반도체층(158)은 리세스(160)를 포함할 수 있다. 즉, 반도체 발광 소자의 중심 영역에 대응하는 제3 반도체층(158)은 제거되지 않고 반도체 발광 소자의 가장자리 영역 영역에 대응하는 제3 반도체층(158)은 제거될 수 있다. 따라서, 반도체 발광 소자의 가장자리 영역 영역에서 제3 반도체층(158)이 제거되어 리세스(160)가 형성될 수 있다.
아울러, 제1 도전형 반도체층(151)은 리세스(160)를 포함할 수 있다. 즉, 반도체 발광 소자의 중심 영역에 대응하는 제1 도전형 반도체층(151)은 제거되지 않고 반도체 발광 소자의 가장자리 영역 영역에 대응하는 제1 도전형 반도체층(151)은 제거될 수 있다. 따라서, 반도체 발광 소자의 가장자리 영역 영역에서 제1 도전형 반도체층(151)이 제거되어 리세스(160)가 형성될 수 있다. 예컨대, 제3 반도체층(158)에 형성된 리세스(160)와 제1 도전형 반도체층(151)에 형성된 리세스(160)는 서로 연통될 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (19)

  1. 발광부;
    상기 발광부 아래에 본딩층을 포함하는 제1 전극;
    상기 발광부 상에 제2 전극; 및
    상기 발광부 및 상기 제2 전극을 둘러싸는 패시베이션층;을 포함하고,
    상기 발광부의 하측은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 가지며,
    상기 제2 영역은 리세스를 포함하고,
    상기 본딩층은 상기 리세스에 배치되는
    반도체 발과 소자.
  2. 제1항에 있어서,
    상기 패시베이션층은 배리어를 포함하고,
    상기 배리어는 상기 리세스에 접촉하는
    반도체 발광 소자.
  3. 제1항에 있어서,
    상기 리세스는 경사 면을 갖는
    반도체 발광 소자.
  4. 제1항에 있어서,
    상기 리세스는 라운드 면을 갖는
    반도체 발광 소자.
  5. 제1항에 있어서,
    상기 발광부는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층;을 포함하고,
    상기 제1 도전형 반도체층은 상기 리세스를 포함하는
    반도체 발광 소자.
  6. 제5항에 있어서,
    상기 제1 도전형 반도체층 아래에 제3 반도체층을 포함하고,
    상기 제3 반도체층은 상기 리세스를 포함하는
    반도체 발광 소자.
  7. 제1항에 있어서,
    상기 리세스는 돌기들을 포함하는
    반도체 발광 소자.
  8. 제1항에 있어서,
    상기 제1 전극은 자성층을 포함하고,
    상기 자성층은 상기 제1 영역 상에 배치되는
    반도체 발광 소자.
  9. 제8항에 있어서,
    상기 본딩층은 상기 자성층 상에 배치되는
    반도체 발광 소자.
  10. 기판;
    상기 기판 상에 제1 및 제2 조립 배선;
    상기 제1 및 제2 조립 배선 상에 복수의 조립 홀을 갖는 격벽; 및
    상기 복수의 조립 홀에 복수의 반도체 발광 소자;를 포함하고,
    상기 복수의 반도체 발광 소자 각각은,
    발광부;
    상기 발광부 아래에 본딩층을 포함하는 제1 전극;
    상기 발광부 상에 제2 전극; 및
    상기 발광부 및 상기 제2 전극을 둘러싸는 패시베이션층;을 포함하고,
    상기 발광부의 하측은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 가지며,
    상기 제2 영역은 리세스를 포함하고,
    상기 본딩층은 상기 리세스에 배치되는
    디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1 조립 배선과 상기 제2 조립 배선 사이에 절연층을 포함하고,
    상기 제2 조립 배선은 상기 조립 홀의 바닥부의 일부를 구성하고,
    상기 본딩층은 상기 제2 조립 조립 배선에 접촉하는
    디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 전극은 자성층을 포함하고,
    상기 자성층은 상기 제1 영역 상에 배치되는
    디스플레이 장치.
  13. 제12항에 있어서,
    상기 자성층은 상기 제2 조립 배선에 접촉하는
    디스플레이 장치.
  14. 제10항에 있어서,
    상기 패시베이션층은 배리어를 포함하고,
    상기 배리어는 상기 리세스에 접하는
    디스플레이 장치.
  15. 제10항에 있어서,
    상기 리세스는 경사 면을 갖는
    디스플레이 장치.
  16. 제10항에 있어서,
    상기 리세스는 라운드 면을 갖는
    디스플레이 장치.
  17. 제10항에 있어서,
    상기 발광부는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층;
    상기 활성층 상에 제2 도전형 반도체층을 포함하고,
    상기 제1 도전형 반도체층은 상기 리세스를 포함하는
    디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 도전형 반도체층 아래에 제3 반도체층을 포함하고,
    상기 제3 반도체층은 상기 리세스를 포함하는
    디스플레이 장치.
  19. 제10항에 있어서,
    상기 리세스는 돌기들을 포함하는
    디스플레이 장치.
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