WO2024024998A1 - 디스플레이 장치 - Google Patents

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WO2024024998A1
WO2024024998A1 PCT/KR2022/010958 KR2022010958W WO2024024998A1 WO 2024024998 A1 WO2024024998 A1 WO 2024024998A1 KR 2022010958 W KR2022010958 W KR 2022010958W WO 2024024998 A1 WO2024024998 A1 WO 2024024998A1
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semiconductor light
emitting device
electrode
light emitting
assembly
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PCT/KR2022/010958
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장재원
최원석
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엘지전자 주식회사
엘지디스플레이 주식회사
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • a micro-LED display is a display that uses micro-LED, a semiconductor light emitting device with a diameter or cross-sectional area of 100 ⁇ m or less, as a display element.
  • micro-LED displays use micro-LED, a semiconductor light-emitting device, as a display device, they have excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency, and luminance.
  • the micro-LED display has the advantage of being able to freely adjust the size and resolution and implement a flexible display because the screen can be separated and combined in a modular manner.
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the self-assembly method is a method in which the semiconductor light-emitting device finds its assembly position within the fluid on its own, and is an advantageous method for implementing a large-screen display device.
  • a post-process for electrical connection to the semiconductor light emitting device is performed.
  • 1A and 1B show a display device according to undisclosed internal technology.
  • connection electrode 4 is formed on the side of the semiconductor light emitting device 3. .
  • an insulating layer 5 is formed on the partition wall 1 and the electrode wiring 6 is connected to the upper side of the semiconductor light emitting device 3 through the contact hole 2.
  • a contact hole 2 is formed on the semiconductor device 3 using an exposure process.
  • a pattern mask 7 including pattern holes 8 is placed on the insulating layer 5. Afterwards, an alignment process is performed so that the pattern hole 8 is located at the center of the semiconductor light emitting device 3.
  • the contact hole 2 is formed so that the connection electrode 4 is exposed. Afterwards, as shown in FIG. 3, when the electrode wire 6 is formed in the contact hole 2, the electrode wire 6 is electrically short-circuited with the connection electrode 4. In this case, there is a problem that the semiconductor light emitting device 3 does not emit light, resulting in poor light emission.
  • contact holes 2 of various sizes are generated depending on the position of the focus of the beam spot.
  • FIG. 4A when an exposure process is performed after the beam spot is positioned on the upper side of the semiconductor light emitting device 3, a normal contact hole 2 is formed.
  • FIG. 4B when the beam spot is located on the upper side of the semiconductor light emitting device 3, the size of the contact hole 2 is very small and is processed as abnormal.
  • FIG. 4C when the beam spot is located inside the semiconductor light emitting device 3, the size of the contact hole 2 is very large and is processed as abnormal.
  • FIG. 4A when an exposure process is performed after the beam spot is positioned on the upper side of the semiconductor light emitting device 3, a normal contact hole 2 is formed.
  • FIG. 4B when the beam spot is located on the upper side of the semiconductor light emitting device 3, the size of the contact hole 2 is very small and is processed as abnormal.
  • FIG. 4C when the beam spot is located inside the semiconductor light emitting device 3, the size of the contact hole 2 is very large and is processed as abnormal.
  • the embodiments aim to solve the above-described problems and other problems.
  • Another object of the embodiment is to provide a display device.
  • Another purpose of the embodiment is to provide a display device that can prevent electrical short circuit defects.
  • Another object of the embodiment is to provide a display device with a simple structure.
  • Another object of the embodiment is to provide a display device capable of improving luminance.
  • Another purpose of the embodiment is to provide a display device that is easy to process.
  • another purpose of the embodiment is to provide a display device that can strengthen the fixing force.
  • a display device includes: a substrate; a first assembled wiring on the substrate; a second assembled wiring on the substrate; a partition including an assembly hole on the first assembly wiring and the second assembly wiring; a semiconductor light emitting device in the assembly hole; a connection electrode on a side of the semiconductor light emitting device; and an electrode wiring on an upper side of the semiconductor light emitting device, wherein the first assembly wiring and the second assembly wiring each include a first conductive electrode vertically overlapping the assembly hole; and a second conductive electrode connected to the first conductive electrode and vertically overlapping the semiconductor light emitting device.
  • the substrate includes a first sub-pixel, a second sub-pixel, and a third sub-pixel
  • the semiconductor light-emitting device includes at least one first semiconductor light-emitting device in the first sub-pixel; at least one second semiconductor light emitting device in the second sub-pixel; and at least one third semiconductor light-emitting device in the third sub-pixel, wherein each of the first semiconductor light-emitting device, the second semiconductor light-emitting device, and the third semiconductor light-emitting device may emit different light.
  • the electrode wiring may be commonly connected to the first semiconductor light emitting device, the second semiconductor light emitting device, and the third semiconductor light emitting device.
  • connection electrode includes: a first connection electrode around the first semiconductor light emitting device of the first sub-pixel; a second connection electrode around the second semiconductor light emitting device of the second sub-pixel; and a third connection electrode around the third semiconductor light emitting device of the third sub-pixel.
  • Each of the first semiconductor light emitting device, the second semiconductor light emitting device, and the third semiconductor light emitting device includes a light emitting layer; and a side electrode extending from a lower side of the light-emitting layer and disposed on a side of the light-emitting layer, wherein the first connection electrode, the second connection electrode, and the third connection electrode may each be in contact with the side electrode.
  • the first connection electrode, the second connection electrode, and the third connection electrode may each be connected to at least one assembly wiring of the first assembly wiring or the second assembly wiring.
  • the first connection electrode, the second connection electrode, and the third connection electrode may each be in contact with the first conductive electrode.
  • the first connection electrode, the second connection electrode, and the third connection electrode may each be in contact with the second conductive electrode.
  • the electrode wiring may be disposed on the first semiconductor light emitting device, the second semiconductor light emitting device, the third semiconductor light emitting device, and the partition wall.
  • the electrode wiring may be in contact with an upper surface of each of the first semiconductor element, the second semiconductor light-emitting element, and the third semiconductor light-emitting element.
  • a top surface of each of the first semiconductor light emitting device, the second semiconductor light emitting device, and the third semiconductor light emitting device may be positioned on the same horizontal line as the top surface of the partition wall.
  • At least one of the first assembled wiring and the second assembled wiring may be an anode electrode, and the electrode wiring may be a cathode electrode.
  • the first conductive electrode may be a metal electrode.
  • the second conductive electrode may be a transparent electrode, and the electrode wiring may be a reflective electrode.
  • the second conductive electrode may be a reflective electrode, and the electrode wiring may be a transparent electrode.
  • the semiconductor light emitting device may have an inclined surface such that the lower side is larger than the upper side.
  • an insulating layer 5 is formed on the semiconductor light-emitting device 3 for electrical connection to the upper side of the semiconductor light-emitting device 3.
  • a contact hole 2 may be formed in the corresponding insulating layer 5 .
  • FIGS. 2A and 2B when the exposure process is performed with the pattern mask 7 misaligned, the connection electrode 4 is exposed beyond the center of the semiconductor light emitting device 3.
  • a contact hole 2 may be formed. In this case, as shown in FIG. 3, the electrode wiring 6 and the connecting electrode 4 are electrically short-circuited, resulting in a lighting defect in which the semiconductor light emitting device 3 does not emit light.
  • the electrode wiring 360 includes the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device ( 150-3) Can be directly connected without penetrating a separate insulating layer on each upper side. That is, no separate insulating layer is formed on the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3.
  • the upper surface of the second insulating layer 350 formed in each of the first assembly hole 340H1, the second assembly hole 340H2, and the third assembly hole 340H3 is the first semiconductor light emitting device 150-1, Since it is located on the same horizontal line as the upper surface of each of the 2 semiconductor light-emitting devices 150-2 and the third semiconductor light-emitting devices 150-3, the second insulating layer 350 is connected to the first semiconductor light-emitting device 150-1, It is not formed on the second semiconductor light emitting device 150-2 and the third semiconductor light emitting device 150-3.
  • the electrode wiring 360 is disposed on the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3, so that the electrode wiring 360 ) can directly contact the upper surfaces of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 without interference from a separate insulating layer. Therefore, as shown in FIGS. 2A to 3, the contact hole 2 is not in the correct position due to the misalignment of the pattern mask 7 in the insulating layer 5 formed on the semiconductor light emitting device 3. When located, an electrical short may occur between the electrode wiring 6 and the connection electrode 4 through the corresponding contact hole 2. However, the electrical short problem can be solved by the structure of the embodiment.
  • the electrode wire 360 is formed integrally on the display area DA of the display panel 10, and the electrode wire 360 is used as a cathode electrode.
  • a reference voltage may be supplied to the electrode wiring 360 at a fixed voltage, for example, 0V. Therefore, the electrode wiring 360 connected to the upper side of each of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 is separated and insulated from each other. There is no need to do it. Accordingly, the electrode wiring 360 is formed by depositing a conductive film on the display area DA of the display panel 10, so the structure can be simple and the process can be easy.
  • Brightness can be improved by reflecting part of the light and contributing to light output in a specific direction, that is, the front or rear direction.
  • 1A and 1B show a display device according to undisclosed internal technology.
  • Figures 2a and 2b show a contact hole formed so that the connection electrode is exposed due to misalignment.
  • Figure 3 shows an electrical short circuit occurring between an electrode wire and a connecting electrode through a contact hole.
  • Figure 4 shows various contact holes formed by a contact hole forming process.
  • Figure 5 shows a living room of a house where a display device according to an embodiment is placed.
  • Figure 6 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 7 is a circuit diagram showing an example of the pixel of FIG. 6.
  • FIG. 8 is an enlarged view of the first panel area in the display device of FIG. 5.
  • Figure 9 is an enlarged view of area A2 in Figure 8.
  • Figure 10 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • Figure 11 is a plan view showing a display device according to an embodiment.
  • Figure 12 is a plan view showing a display device according to an embodiment in more detail.
  • FIG. 13 is a cross-sectional view taken along line C1-C2 of the display device according to the embodiment of FIG. 12.
  • Figure 14 is a cross-sectional view showing the first semiconductor light emitting device of the embodiment.
  • Figure 15 shows an image displayed according to a bottom emission method in a display device according to an embodiment.
  • Figure 16 shows an image displayed according to a top emission method in a display device according to an embodiment.
  • 17 to 24 are cross-sectional views showing a manufacturing process of a display device according to an embodiment.
  • Figure 25 is a block diagram showing a display device according to an embodiment.
  • Display devices described in this specification include TVs, shines, mobile phones, smart phones, head-up displays (HUDs) for automobiles, backlight units for laptop computers, displays for VR or AR, etc. You can. However, the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even if it is a new product type that is developed in the future.
  • HUDs head-up displays
  • Figure 5 shows a living room of a house where a display device according to an embodiment is placed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and an IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display may be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • FIG. 6 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 7 is a circuit diagram showing an example of the pixel of FIG. 6.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be rectangular, but is not limited thereto. That is, the display panel 10 may be formed in a circular or oval shape. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel 10 may be divided into a display area (DA) and a non-display area (NDA) disposed around the display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • a pixel ( PX) may be included.
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel (PX1) emits a first color light of a first main wavelength
  • the second sub-pixel (PX2) emits a second color light of a second main wavelength
  • the third sub-pixel (PX3) A third color light of a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 6 it is illustrated that each of the pixels PX includes three sub-pixels, but the present invention is not limited thereto. That is, each pixel PX may include four or more sub-pixels.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting elements (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT is connected to a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and the first electrodes of the light emitting elements LD. It may include a connected drain electrode.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are explained with a focus on being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing controller 22.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • Timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the driving circuit 20 may be disposed in the non-display area (NDA) provided on one side of the display panel 10.
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) rather than on the display panel 10.
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal (SCS) from the timing controller 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the circuit board may be attached to pads provided at one edge of the display panel 10 using an anisotropic conductive film. Because of this, the lead lines of the circuit board can be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent toward the bottom of the display panel 10. Because of this, one side of the circuit board is attached to one edge of the display panel 10, and the other side is placed below the display panel 10 and can be connected to a system board on which the host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power supply.
  • FIG. 8 is an enlarged view of the first panel area in the display device of FIG. 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 6).
  • the unit pixel PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • a plurality of red semiconductor light-emitting devices 150R are disposed in the first sub-pixel PX1
  • a plurality of green semiconductor light-emitting devices 150G are disposed in the second sub-pixel PX2
  • a plurality of blue semiconductor light-emitting devices are disposed in the second sub-pixel PX2.
  • (150B) may be disposed in the third sub-pixel (PX3).
  • the unit pixel PX may further include a fourth sub-pixel in which a semiconductor light-emitting device is not disposed, but this is not limited.
  • Figure 9 is an enlarged view of area A2 in Figure 8.
  • the display device 100 of the embodiment may include a substrate 200, assembly wiring 201 and 202, an insulating layer 206, and a plurality of semiconductor light emitting devices 150. More components may be included than this.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 that are spaced apart from each other.
  • the first assembly wiring 201 and the second assembly wiring 202 may be provided to generate dielectrophoresis force (DEP force) to assemble the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip type semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light-emitting device 150 may include, but is not limited to, a red semiconductor light-emitting device 150, a green semiconductor light-emitting device 150G, and a blue semiconductor light-emitting device 150B0 to form a unit pixel (sub-pixel).
  • red and green phosphors may be provided to implement red and green colors, respectively.
  • the substrate 200 may be a support member that supports components disposed on the substrate 200 or a protection member that protects the components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be made of sapphire, glass, silicon, or polyimide. Additionally, the substrate 200 may include a flexible material such as PEN (Polyethylene Naphthalate) or PET (Polyethylene Terephthalate). Additionally, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may also function as an assembly substrate when self-assembling a light emitting device.
  • the substrate 200 may be a backplane equipped with circuits in the sub-pixels (PX1, PX2, PX3) shown in FIGS. 6 and 7, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • PX1, PX2, PX3 sub-pixels shown in FIGS. 6 and 7, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • ST, DT transistors
  • Cst capacitors
  • signal wires etc.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. (200) may be integrated to form one substrate.
  • the insulating layer 206 may be a conductive adhesive layer that has adhesiveness and conductivity, and the conductive adhesive layer may be flexible and enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropic conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness, but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206.
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, etc.
  • the assembly hall 203 may also be called a hall.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, etc.
  • the assembly hole 203 may be different depending on the shape of the semiconductor light emitting device 150.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device each have different shapes, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first oval shape with a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second oval shape with a second minor axis and a second major axis.
  • the second major axis of the oval shape of the blue semiconductor light emitting device may be greater than the second major axis of the oval shape of the green semiconductor light emitting device
  • the second minor axis of the oval shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the oval shape of the green semiconductor light emitting device.
  • methods for mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 10) and a transfer method.
  • Figure 10 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • the assembled substrate 200 which will be described later, can also function as the panel substrate 200a in a display device after assembly of the light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be introduced into the chamber 1300 filled with the fluid 1200, and the semiconductor light emitting device 150 may be placed on the assembly substrate ( 200). At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly substrate 200 may be assembled into the assembly hole 207H by DEP force caused by the electric field of the assembly wiring.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • the chamber may be called a water tank, container, container, etc.
  • the assembled substrate 200 may be placed on the chamber 1300. Depending on the embodiment, the assembled substrate 200 may be input into the chamber 1300.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) containing a magnetic material.
  • the magnetic layer may include a magnetic metal such as nickel (Ni). Since the semiconductor light emitting device 150 introduced into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by the magnetic field generated from the assembly device 1100.
  • the magnetic layer may be disposed on the top or bottom or on both sides of the light emitting device.
  • the semiconductor light emitting device 150 may include a passivation layer surrounding the top and side surfaces.
  • the passivation layer can be formed using an inorganic insulator such as silica or alumina through PECVD, LPCVD, sputtering deposition, etc. Additionally, the passivation layer can be formed by spin coating an organic material such as photoresist or polymer material.
  • the semiconductor light emitting device 150 may include a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between them.
  • the first conductive semiconductor layer may be an n-type semiconductor layer
  • the second conductive semiconductor layer may be a p-type semiconductor layer, but are not limited thereto.
  • the first conductive semiconductor layer, the second conductive semiconductor layer, and the active layer disposed between them may constitute a light emitting unit.
  • the light emitting part may be called a light emitting layer, a light emitting area, etc.
  • a first electrode (layer) may be disposed under the first conductivity type semiconductor layer, and a second electrode (layer) may be disposed on the second conductivity type semiconductor layer.
  • a partial area of the first conductivity type semiconductor layer or the second conductivity type semiconductor layer may be exposed to the outside. Accordingly, in the manufacturing process of the display device after the semiconductor light emitting device 150 is assembled on the assembly substrate 200, some areas of the passivation layer may be etched.
  • the first electrode may include at least one layer.
  • the first electrode may include an ohmic layer, a reflective layer, a magnetic layer, a conductive layer, an anti-oxidation layer, an adhesive layer, etc.
  • the ohmic layer may include Au, AuBe, etc.
  • the reflective layer may include Al, Ag, etc.
  • the magnetic layer may include Ni, Co, etc.
  • the conductive layer may include Cu or the like.
  • the anti-oxidation layer may include Mo and the like.
  • the adhesive layer may include Cr, Ti, etc.
  • the second electrode may include a transparent conductive layer.
  • the second electrode may include ITO, IZO, etc.
  • the assembly substrate 200 may include a pair of first assembly wiring lines 201 and second assembly wiring lines 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled.
  • Each of the first assembled wiring 201 and the second assembled wiring 202 may be formed by stacking multiple single metals, metal alloys, metal oxides, etc.
  • the first assembled wiring 201 and the second assembled wiring 202 each have Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of the following, but is not limited thereto.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and the assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembled wiring 201 and the second assembled wiring 202 to protect the first assembled wiring 201 and the second assembled wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly wiring 201 and the second assembly wiring 202 can be prevented.
  • the insulating layer 215 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly wiring 201 and the second assembly wiring 202 when assembling the semiconductor light emitting device 150. can have a maximum thickness for stable assembly.
  • a partition 207 may be formed on the insulating layer 215. Some areas of the partition wall 207 may be located on top of the first assembly wiring 201 and the second assembly wiring 202, and the remaining area may be located on the top of the assembly substrate 200.
  • An assembly hole 207H where the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200, and the surface where the assembly hole 207H is formed may be in contact with the fluid 1200.
  • the assembly hole 207H can guide the exact assembly position of the semiconductor light emitting device 150.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding location. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • Assembly device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move while in contact with the assembly substrate 200 in order to maximize the area to which the magnetic field is applied within the fluid 1200.
  • the assembly device 1100 may include a plurality of magnetic materials or may include a magnetic material of a size corresponding to that of the assembly substrate 200. In this case, the moving distance of the assembly device 1100 may be limited to within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100.
  • the semiconductor light emitting device 150 may enter the assembly hole 207H and be fixed by the DEP force formed by the electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100.
  • the first and second assembly wirings 201 and 202 generate an electric field using an AC power source, and a DEP force may be formed between the assembly wirings 201 and 202 due to this electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting device 150 assembled on the assembly hole 207H of the assembly substrate 200 and the assembly wiring 201 and 202 to improve the bonding force of the light emitting device 150. It can be improved.
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200.
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the time required to assemble each semiconductor light-emitting device on a substrate can be drastically shortened, making it possible to implement a large-area, high-pixel display more quickly and economically.
  • FIGS. 11 to 25 Descriptions omitted below can be easily understood from FIGS. 1 to 10 and the description given above in relation to the corresponding drawings.
  • Figure 11 is a plan view showing a display device according to an embodiment.
  • Figure 12 is a plan view showing a display device according to an embodiment in more detail.
  • the unit pixel PX may include a first sub-pixel (PX1), a second sub-pixel (PX2), and a third sub-pixel (PX3).
  • the display device 300 includes at least one first semiconductor light-emitting device 150-1, at least one second semiconductor light-emitting device 150-2, and at least one third semiconductor light-emitting device to display an image. It may include an element 150-3.
  • At least one first semiconductor light-emitting device 150-1 is disposed in the first sub-pixel (PX1), and at least one second semiconductor light-emitting device 150-2 is disposed in the second sub-pixel (PX2), At least one third semiconductor light emitting device 150-3 may be disposed in the third sub-pixel PX3.
  • the first sub-pixel PX1 includes a first assembly hole 340H1
  • the second sub-pixel PX2 includes a second assembly hole 340H2
  • the third sub-pixel PX3 includes a third assembly hole 340H3.
  • the first semiconductor light emitting device 150-1 is disposed in the first assembly hole 340H1 of the first sub-pixel PX1
  • the second semiconductor light emitting device 150-2 is disposed in the first assembly hole 340H1 of the second sub-pixel PX2.
  • 2 is disposed in the assembly hole 340H2
  • the third semiconductor light emitting device 150-3 may be disposed in the third assembly hole 340H3 of the third sub-pixel PX3.
  • the display device 300 may include electrode wiring 360.
  • the electrode wire 360 may be disposed on the entire area of the unit pixel PX. That is, the electrode wire 360 may be disposed on the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3).
  • the electrode wiring 360 is connected to the first semiconductor light-emitting device 150-1 of the first sub-pixel PX1, the second semiconductor light-emitting device 150-2 of the second sub-pixel PX2, and the third sub-pixel. It may be disposed on the third semiconductor light emitting device 150-3 (PX3).
  • the electrode wire 360 may have a plate shape.
  • the bottom and/or top surface of the electrode wiring 360 may have a horizontal surface.
  • the electrode wiring 360 having a plate shape may be formed. Therefore, a separate patterning process is not required after deposition, so the process can be simple and the process time can be shortened.
  • the electrode wire 360 may be a cathode electrode.
  • the electrode wiring 360 may be commonly connected to the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3.
  • a low-potential voltage (VSS in FIG. 6) supplied from a low-potential voltage line (VSSL in FIG. 7) is connected to the first semiconductor light-emitting device 150-1 and the second semiconductor light-emitting device 150 through the electrode wiring 360. -2) and the third semiconductor light emitting device 150-3, respectively.
  • the low potential voltage may be 0V or a lower voltage.
  • the display device 300 may include a plurality of connection electrodes 370-1, 370-2, and 370-3.
  • the plurality of connection electrodes may include a first connection electrode 370-1, a second connection electrode 370-2, and a third connection electrode 170-3.
  • the first connection electrode 370-1 is disposed on the side of the first semiconductor light-emitting device 150-1
  • the second connection electrode 370-2 is disposed on the side of the second semiconductor light-emitting device 150-2
  • the third connection electrode 370-3 may be disposed on the side of the third semiconductor light emitting device 150-3.
  • the first connection electrode 370-1 may be disposed in the first assembly hole 340H1 of the first sub-pixel PX1.
  • the first connection electrode 370-1 may be disposed around the first semiconductor light emitting device 150-1 in the first assembly hole 340H1.
  • the second connection electrode 370-2 may be disposed in the second assembly hole 340H2 of the second sub-pixel PX2.
  • the second connection electrode 370-2 may be disposed around the second semiconductor light emitting device 150-2 in the second assembly hole 340H2.
  • the third connection electrode 170-3 may be disposed in the third assembly hole 340H3 of the third sub-pixel PX3.
  • the third connection electrode 170-3 may be disposed around the third semiconductor light emitting device 150-3 in the third assembly hole 340H3.
  • the display device 300 may include a plurality of signal lines SL1 to SL4.
  • the plurality of signal lines may include a first signal line (SL1), a second signal line (SL2), a third signal line (SL3), and a fourth signal line (SL4).
  • the first signal line SL1 is connected to the first connection electrode 370-1 of the first sub-pixel PX1, and the second signal line SL2 is connected to the second connection electrode 370-1 of the second sub-pixel PX2. 370-2), and the third signal line SL3 may be connected to the third connection electrode 170-3 of the third sub-pixel PX3.
  • the first signal line SL1 may be connected to the first connection electrode 370-1 connected to the side of the first semiconductor light emitting device 150-1 in the first sub-pixel PX1.
  • the second signal line SL2 may be connected to the second connection electrode 370-2 connected to the side of the second semiconductor light emitting device 150-2 in the second sub-pixel PX2.
  • the third signal line SL3 may be connected to the third connection electrode 170-3 connected to the side of the third semiconductor light emitting device 150-3 in the third sub-pixel PX3.
  • the first signal line (SL1), the second signal line (SL2), and the third signal line (SL3) transmit first data via the scan transistor (ST) and driving transistor (DT) shown in FIGS. 6 and 7, respectively. It may be connected to the line D1, the second data line D2, and the third data line D3.
  • the first signal line (SL1), the second signal line (SL2), and the third signal line (SL3) are each connected to the drain terminal of the driving transistor (DT) and supply a high potential voltage (VDD).
  • the voltage line VDDL may be connected to the source terminal of the driving transistor DT.
  • the fourth signal line SL4 is an electrode wiring ( 360). Additionally, the fourth signal line SL4 may be connected to the low-potential voltage line VSSL. Accordingly, the low-potential voltage (VSS in FIG. 6) is transmitted to the first semiconductor light-emitting device 150-1 and the second semiconductor light-emitting device 150-1 via the low-potential voltage line (VSSL), the fourth signal line (SL4), and the electrode wiring 360. It may be supplied to each of the semiconductor light emitting device 150-2 and the third semiconductor light emitting device 150-3.
  • the fourth signal line SL4 may be formed integrally with the electrode wiring 360.
  • the fourth signal line SL4 and the electrode wire 360 may be located on the same horizontal plane.
  • the fourth signal line SL4 and the electrode wire 360 may be formed simultaneously using the same patterning process.
  • a metal film is deposited and patterned on the substrate 310 to form electrode wires 360 and 360 on the first sub-pixel (PX1), second sub-pixel (PX2), and third sub-pixel (PX3).
  • the fourth signal line SL4 extending from ) may be formed simultaneously.
  • the fourth signal line SL4 may not be formed integrally with the electrode wiring 360.
  • the fourth signal line SL4 and the electrode wire 360 may be disposed on different layers. That is, the fourth signal line SL4 may be electrically connected to the electrode wiring 360 through a contact hole.
  • the same high potential voltage VDD may be supplied to the high potential voltage line VDDL connected to each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3.
  • the same low potential voltage VSS may be supplied to the low potential voltage line VSSL connected to each of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3.
  • the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) each have the same potential value, that is, the potential difference between the high potential voltage (VDD) and the low potential voltage (VSS).
  • VDD high potential voltage
  • VSS low potential voltage
  • the first semiconductor light emitting device 150-1 and the second sub-pixel PX2 of the first sub-pixel PX1 according to the first data voltage, the second data voltage, and the third data voltage, respectively.
  • the luminance of light of each of the second semiconductor light emitting device 150-2 of ) and the third semiconductor light emitting device 150-3 of the third sub-pixel PX3 may be determined.
  • the luminance of light of each of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 is determined by the first data voltage, the second data voltage, and the third semiconductor light-emitting device 150-3. It may be determined by the driving current flowing in the driving transistor DT of each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) according to each of the three data voltages.
  • a first driving current flows through the driving transistor DT of the first sub-pixel PX1 according to the first data voltage, and the first semiconductor light emitting device 150-1 generates a first luminance corresponding to the first driving current.
  • the first light having may be emitted.
  • a second driving current flows through the driving transistor DT of the second sub-pixel PX2 according to the second data voltage, and the second semiconductor light emitting device 150-2 generates a second luminance corresponding to the second driving current.
  • a second light having may be emitted.
  • a third driving current flows through the driving transistor DT of the third sub-pixel PX3 according to the third data voltage, and the third semiconductor light emitting device 150-3 has a third luminance corresponding to the third driving current.
  • a third light having may be emitted.
  • the first light may be red light
  • the second light may be green light
  • the third light may be blue light.
  • the driving current if the driving current is to be increased, the potential difference between the low potential voltage (VSS) and the high potential voltage (VDD) can be increased.
  • the low potential voltage (VSS) is 0V
  • the high potential voltage (VDD) by increasing the high potential voltage (VDD), the driving current can be increased and the luminance can also be increased. That is, the luminance can be adjusted by adjusting the potential difference between the low potential voltage (VSS) and the high potential voltage (VDD).
  • the first semiconductor light emitting device 150-1 may be made of a compound semiconductor material including GaAs to emit red light, but this is not limited.
  • the second semiconductor light emitting device 150-2 and the third semiconductor light emitting device 150-3 may be made of a compound semiconductor material including GaN to emit green light and blue light, respectively, but this is not limited. No.
  • the electrode wiring 360 commonly connected to the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 has a low potential voltage (VSS). is supplied, and a high potential voltage (VDD) may be supplied to the source terminal of the driving transistor (DT).
  • VDD high potential voltage
  • the intensity of light, that is, the luminance, of each of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 is It may vary depending on the size of the first, second, and third data voltages supplied to each of the first data line (D1), the second data line (D2), and the third data line (D3).
  • the first data voltage may be a red data voltage
  • the second data voltage may be a green data voltage
  • the third data voltage may be a blue data voltage, but there is no limitation thereto.
  • FIG. 13 is a cross-sectional view taken along line C1-C2 of the display device according to the embodiment of FIG. 12.
  • the second sub-pixel PX2 and the third sub-pixel PX3 also have a similar structure to the first sub-pixel PX1, so the first sub-pixel PX1 is described below. It can be easily understood from the description of the pixel PX1.
  • the display device 300 includes a substrate 310, first assembly wiring (321, 323, 325), second assembly wiring (322, 324, 326), and a partition ( 340), a plurality of semiconductor light emitting devices (150-1, 150-2, 150-3), a plurality of connection electrodes (370-1, 370-2, 370-3), and electrode wiring 360. .
  • the display device 300 according to an embodiment may include more components than these.
  • the substrate 310 serves to support the components placed thereon, and since it has been described previously, detailed description will be omitted.
  • a plurality of sub-pixels may be defined on the substrate 310.
  • the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) are shown as being arranged along the second direction (Y), but this is not limited.
  • Sub-pixel rows may be arranged in parallel with each other along the second direction (Y).
  • At least one assembly hole 340H1, 340H2, and 340H3 may be provided in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3).
  • a plurality of sub-pixels (PX1, PX2, PX3) are formed by the DEP force formed between the first assembly wiring (321, 323, 325) and the second assembly wiring (322, 324, 326).
  • Each of the semiconductor light emitting devices 150-1, 150-2, and 150-3 may be assembled in the assembly holes 340H1, 340H2, and 340H3.
  • the first semiconductor light emitting device 150-1 is formed in the first assembly hole ( 340H1) can be assembled.
  • the second semiconductor light emitting device 150-2 is formed in the second assembly hole ( 340H2) can be assembled.
  • the third semiconductor light emitting device 150-3 is formed through the third assembly hole ( 340H3) can be assembled.
  • a tolerance margin for forming the assembly holes (340H1, 340H2, 340H3) and a margin for easily assembling the semiconductor light emitting devices (150-1, 150-2, 150-3) within the assembly holes (340H1, 340H2, 340H3) may be determined by considering such factors. For example, the size of the assembly holes 340H1, 340H2, and 340H3 may be larger than the size of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • the semiconductor light emitting devices 150-1, 150-2, and 150-3 are assembled in the center of the assembly holes 340H1, 340H2, and 340H3, the semiconductor light emitting devices 150-1, 150-2, and 150-3
  • the distance between the outer side and the inner side of the assembly hole (340H1, 340H2, 340H3) may be 2 ⁇ m or less, but is not limited thereto.
  • the assembly holes 340H1, 340H2, and 340H3 may have a shape corresponding to the shape of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • the assembly holes 340H1, 340H2, and 340H3 may also be circular.
  • the assembly holes 340H1, 340H2, and 340H3 may also be rectangular.
  • the assembly holes 340H1, 340H2, and 340H3 in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may have the same shape, that is, a circular shape.
  • the third semiconductor light emitting device 150-3 disposed in PX3) may have a shape corresponding to the assembly holes 340H1, 340H2, and 340H3, that is, a circular shape.
  • the first semiconductor light emitting device (150-1), the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 each sequentially correspond to the sub-pixels (PX1, PX2, PX3) assembly holes (340H1, 340H2) , 340H3), but there is no limitation thereto.
  • the first semiconductor light emitting device 150-1 is assembled in the first assembly hole 340H1 of the first sub-pixel PX1 of the substrate 310, and the second semiconductor light emitting device 150-2 is installed on the substrate ( It is assembled in the second assembly hole 340H2 of the second sub-pixel PX2 of the substrate 310, and the third semiconductor light emitting device 150-3 is assembled into the third assembly hole of the third sub-pixel PX3 of the substrate 310.
  • the shapes of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 may be the same, but this is not limited.
  • Each of the assembly holes 340H1, 340H2, and 340H3 has a shape corresponding to the shape of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3. It may have a size larger than each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3.
  • the assembly holes 340H1, 340H2, and 340H3 in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may have different shapes. .
  • the first assembly hole 340H1 in the first sub-pixel PX1 has a circular shape
  • the second assembly hole 340H2 in the second sub-pixel PX2 has a first minor axis and a first major axis.
  • 1 has an oval shape
  • the third assembly hole 340H3 in the third sub-pixel PX3 may have a second oval shape with a second minor axis smaller than the first minor axis and a second major axis larger than the first major axis.
  • the first semiconductor light emitting device 150-1 has a shape corresponding to the first assembly hole 340H1 of the first sub-pixel PX1, that is, a circular shape
  • the second semiconductor light emitting device 150-2 has a circular shape.
  • It has a shape corresponding to the second assembly hole 340H2 of the second sub-pixel (PX2), that is, a first oval shape, and the third semiconductor light emitting device 150-3 is connected to the third assembly hole of the third sub-pixel (PX3). It may have a shape corresponding to (340H3), that is, a second oval shape.
  • the assembly holes 340H1, 340H2, and 340H3 have different shapes
  • the first to third semiconductor light emitting devices 150-1 and 150-2 have shapes corresponding to each of the assembly holes 340H1, 340H2, and 340H3.
  • 150-3 the first to third semiconductor light emitting devices 150-1, 150-2, and 150-3 can be simultaneously assembled into the corresponding assembly holes 340H1, 340H2, and 340H3 during self-assembly. That is, even if the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 are mixed in the fluid 1200 for self-assembly, the substrate 310 ) semiconductor elements (150-1, 150-2, 150-3) can be assembled.
  • the first semiconductor light emitting device 150-1 having a shape corresponding to the shape of the first assembly hole 340H1 may be assembled in the first assembly hole 340H1 of the first sub-pixel PX1.
  • the second semiconductor light emitting device 150-2 having a shape corresponding to the shape of the second assembly hole 340H2 may be assembled in the second assembly hole 340H2 of the second sub-pixel PX2.
  • the third semiconductor light emitting device 150-3 having a shape corresponding to the shape of the third assembly hole 340H3 may be assembled in the third assembly hole 340H3 of the third sub-pixel PX3.
  • each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3, which have different shapes, has an assembly hole ( Since it is assembled on 340H1, 340H2, 340H3), assembly defects can be prevented.
  • the plurality of semiconductor light-emitting devices may include a first semiconductor light-emitting device 150-1, a second semiconductor light-emitting device 150-2, and a third semiconductor light-emitting device 150-3.
  • the first semiconductor light-emitting device 150-1 is disposed in the first assembly hole 340H1 of the first sub-pixel PX1
  • the second semiconductor light-emitting device 150-2 is located in the second sub-pixel PX2.
  • the third semiconductor light emitting device 150-3 is located in the third assembly hole 340H3 of the second semiconductor light emitting device 150-2 and the third sub-pixel PX3. can be placed.
  • the first semiconductor light emitting device 150-1 Since the structures of each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 are similar or identical, hereinafter, the first semiconductor light emitting device 150 The explanation will focus on -1).
  • the second semiconductor light emitting device 150-2 and the third semiconductor light emitting device 150-3 can be easily understood from the first semiconductor light emitting device 150-1 described below.
  • the first semiconductor light emitting device 150-1 includes a second conductive semiconductor layer 153, an active layer 152, a first conductive semiconductor layer 151, a passivation layer 157, and It may include a side electrode 155.
  • the second conductive semiconductor layer, the active layer 152, and the first conductive semiconductor layer 151 may form a light emitting layer.
  • the active layer 152 may be disposed on the upper surface of the second conductive semiconductor layer 153, and the first conductive semiconductor layer 151 may be disposed on the upper surface of the active layer 152.
  • the second conductive semiconductor layer 153 may include a p-type dopant, and the first conductive semiconductor layer 151 may include an n-type dopant.
  • the passivation layer 157 may surround the emission layers 151 to 153.
  • an upper electrode including an ohmic layer for ohmic formation may be disposed on the first conductive semiconductor layer 151, but this is not limited.
  • the side electrode 155 may be disposed on the sides of the light emitting layers 151 to 153.
  • the side electrode 155 may extend from the lower side of the light-emitting layers 151 to 153 and be disposed on the side of the light-emitting layers 151 to 153.
  • the side electrode 155 may be disposed along the circumference of the side of the light emitting layers 151 to 153, but this is not limited.
  • the side electrode 155 may be disposed along the perimeter of the side of the second conductive semiconductor layer 153.
  • the side electrode 155 may be in contact with the passivation layer 157 at the sides of the light emitting layers 151 to 153.
  • the light emitting layers 151 to 153 may be protected by the passivation layer 157 and the side electrode 155. Since the height of the side electrode 155 disposed on the sides of the light emitting layers 151 to 153 is smaller than the height of the active layer 152, electrical short circuit between the side electrode 155 and the active layer 152 can be prevented. Here, the height may be based on the lower surfaces of the light emitting layers 151 to 153.
  • the first semiconductor light emitting device 150-1 may have an inclined surface 154 such that the lower side is larger than the upper side.
  • the inclined surface 154 may be a side of the light-emitting layers 151 to 153 or a side of the passivation layer 157.
  • the light emitting layers 151 to 153 may have an inclined surface 154 such that the size of the lower surface is larger than the size of the upper surface 151a.
  • the passivation layer 157 since the passivation layer 157 is disposed on the inclined surface 154 of the light emitting layers 151 to 153, the passivation layer 157 may also have an inclined surface.
  • the partition wall 340 may include a plurality of assembly holes 340H1, 340H2, and 340H3.
  • the plurality of assembly holes 340H1, 340H2, and 340H3 include a first assembly hole 340H1 in the first sub-pixel PX1, a second assembly hole 340H2 in the second sub-pixel PX2, and a third sub-pixel PX3.
  • the first assembly hole 340H1, the second assembly hole 340H2, and the third assembly hole 340H3 may each be a groove, a recess, a groove, or a dent having a predetermined depth.
  • the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 are each assembled through the first assembly hole. It can be assembled in (340H1), the second assembly hole (340H2), and the third assembly hole (340H3).
  • the first semiconductor light emitting device, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150 are disposed in each of the first assembly hole 340H1, the second assembly hole 340H2, and the third assembly hole 340H3.
  • the upper surface of -3) may be equal to or higher than the upper surface of the partition wall 340.
  • first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) have first assembled wiring (321, 323, 325) and second assembled wiring (322, 324, 326), respectively. may include.
  • the first assembly wires 321, 323, and 325 may be disposed in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) of the substrate 310.
  • the second assembly wires 322 , 324 , and 326 may be disposed in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) of the substrate 310.
  • the first semiconductor light emitting device 150-1 and the second semiconductor light emitting device 150-2 are formed by the DEP force between the first assembly wiring 321, 323, and 325 and the second assembly wiring 322, 324, and 326.
  • the third semiconductor light emitting device 150-3 is formed through the first assembly hole 340H1 of the first sub-pixel PX1, the second assembly hole 340H2 of the second sub-pixel PX2, and the third sub-pixel ( It may be placed in the third assembly hole 340H3 of PX3). That is, the first assembly wiring (321, 323, 325) and the second assembly wiring (322, 324, 326) of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3), respectively. may be provided to assemble the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3.
  • the first assembly wiring (321, 323, 325) and the second assembly wiring (322, 324, 326) are located at the centers of the first assembly hole (340H1), the second assembly hole (340H2), and the third assembly hole (340H3), respectively. They may have symmetrical structures around a reference line in the second direction (Y) passing through.
  • the first assembly wirings 321, 323, and 325 are connected to the first conductive electrodes 321-1 and 323-1. , 325-1) and second conductive electrodes (321-2, 323-2, 325-2), and the second assembly wiring (322, 324, 326) includes the first conductive electrodes (322-1, 324- 1 and 326-1) and second conductive electrodes 322-2, 324-2, and 326-2.
  • the first conductive electrodes 321-1, 323-1, and 325-1 of the first assembly wirings 321, 323, and 325 may be disposed long along the second direction (Y). Some areas of the first conductive electrodes 321-1, 323-1, and 325-1 of the first assembly wirings 321, 323, and 325 are respectively formed in the first assembly hole 340H1, the second assembly hole 340H2, and It may include a protruding electrode extending toward each of the third assembly holes 340H3.
  • the protruding electrodes of the first conductive electrodes 321-1, 323-1, and 325-1 of the first assembly wirings 321, 323, and 325 are respectively formed in the first assembly hole 340H1, the second assembly hole 340H2, and It may vertically overlap the third assembly hole 340H3.
  • the second conductive electrodes 321-2, 323-2, and 325-2 of the first assembly wirings 321, 323, and 325 are respectively connected to the first conductive electrodes 321-1, 323-1, and 325-1. and may vertically overlap the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3. Some areas of the second conductive electrodes 321-2, 323-2, and 325-2 of the first assembly wirings 321, 323, and 325 are the first conductive electrodes 321-1, 323-1, and 325-, respectively. It can overlap vertically with the protruding electrode in 1).
  • the second conductive electrodes 321-2, 323-2, and 325-2 may contact the side and top surfaces of the protruding electrodes of the first conductive electrodes 321-1, 323-1, and 325-1. There is no limitation on this. That is, the second conductive electrodes 321-2, 323-2, and 325-2 may contact the lower surface of the protruding electrode.
  • the first conductive electrodes 322-1, 324-1, and 326-1 of the second assembly wirings 322, 324, and 326 may be disposed long along the second direction (Y). Some areas of the first conductive electrodes 322-1, 324-1, and 326-1 of the second assembly wirings 322, 324, and 326 are respectively formed in the first assembly hole 340H1, the second assembly hole 340H2, and It may include a protruding electrode extending toward each of the third assembly holes 340H3.
  • the protruding electrodes of the first conductive electrodes 322-1, 324-1, and 326-1 of the second assembly wirings 322, 324, and 326 are respectively formed in the first assembly hole 340H1, the second assembly hole 340H2, and It may vertically overlap the third assembly hole 340H3.
  • the second conductive electrodes 322-2, 324-2, and 326-2 of the second assembly wirings 322, 324, and 326 are respectively connected to the first conductive electrodes 322-1, 324-1, and 326-1. and may vertically overlap the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3. Some areas of the second conductive electrodes 322-2, 324-2, and 326-2 of the second assembly wiring 322, 324, and 326 are the first conductive electrodes 322-1, 324-1, and 326-, respectively. It can overlap vertically with the protruding electrode in 1).
  • the second conductive electrodes 322-2, 324-2, and 326-2 may contact the side and top surfaces of the protruding electrodes of the first conductive electrodes 322-1, 324-1, and 326-1. There is no limitation on this. That is, the second conductive electrodes 322-2, 324-2, and 326-2 may contact the lower surface of the protruding electrode.
  • -1, 324-1, 326-1) are reference lines in the second direction (Y) passing through the centers of the first assembly hole (340H1), the second assembly hole (340H2), and the third assembly hole (340H3), respectively. They can have structures that are symmetrical to each other.
  • -2, 324-2, and 326-2 are reference lines in the second direction (Y) passing through the centers of each of the first assembly hole (340H1), the second assembly hole (340H2), and the third assembly hole (340H3), respectively. They can have structures that are symmetrical to each other.
  • the plurality of sub-pixels PX1, PX2, and PX3 may each include a plurality of connection electrodes 370-1, 370-2, and 370-3.
  • the first connection electrode 370-1 may be disposed around the first semiconductor light emitting device 150-1 within the first assembly hole 340H1 of the first sub-pixel PX1. One side of the first connection electrode 370-1 may be connected to a side of the first semiconductor light emitting device 150-1. One side of the first connection electrode 370-1 may be connected to the side electrode 155 of the first semiconductor light emitting device 150-1. The other side of the first connection electrode 370-1 may be connected to the first assembly wiring 321 and/or the second assembly wiring 322. The other side of the first connection electrode 370-1 may be in contact with the first conductive electrode 321-1 of the first assembly wiring 321. The other side of the first connection electrode 370-1 may be in contact with the second conductive electrode 321-2 of the first assembly wiring 321. The other side of the first connection electrode 370-1 may be in contact with the first conductive electrode 322-1 of the second assembly wiring 322. The other side of the first connection electrode 370-1 may be in contact with the second conductive electrode 322-2 of the second assembly wiring 322.
  • a portion of the second conductive electrode 321-2 of the first assembly wiring 321 vertically overlaps the other side of the first connection electrode 370-1, and the second conductive electrode of the first assembly wiring 321 Another area of 321-2 may vertically overlap the first semiconductor light emitting device 150-1.
  • a portion of the second conductive electrode 322-2 of the second assembly wiring 322 vertically overlaps the other side of the first connection electrode 370-1, and the second conductive electrode of the second assembly wiring 322 Another area of 322-2 may vertically overlap the first semiconductor light emitting device 150-1.
  • the second connection electrode 370-2 may be disposed around the second semiconductor light emitting device 150-2 in the second assembly hole 340H2 of the second sub-pixel PX2. One side of the second connection electrode 370-2 may be connected to a side of the second semiconductor light emitting device 150-2. One side of the second connection electrode 370-2 may be connected to a side electrode of the second semiconductor light emitting device 150-2. The other side of the second connection electrode 370-2 may be connected to the first assembly wiring 323 and/or the second assembly wiring 324. The other side of the second connection electrode 370-2 may be in contact with the first conductive electrode 323-1 of the first assembly wiring 323. The other side of the second connection electrode 370-2 may be in contact with the second conductive electrode 323-2 of the first assembly wiring 323.
  • the other side of the second connection electrode 370-2 may be in contact with the first conductive electrode 324-1 of the second assembly wiring 324.
  • the other side of the second connection electrode 370-2 may be in contact with the second conductive electrode 324-2 of the second assembly wiring 324.
  • a portion of the second conductive electrode 323-2 of the first assembly wiring 323 vertically overlaps the other side of the second connection electrode 370-2, and the second conductive electrode of the first assembly wiring 323 Another area of 323-2 may vertically overlap the second semiconductor light emitting device 150-2.
  • a portion of the second conductive electrode 324-2 of the second assembly wiring 324 vertically overlaps the other side of the second connection electrode 370-2, and the second conductive electrode of the second assembly wiring 324 Another area of 324-2 may vertically overlap the second semiconductor light emitting device 150-2.
  • the third connection electrode 370-3 may be disposed around the third semiconductor light emitting device 150-3 in the third assembly hole 340H3 of the third sub-pixel PX3.
  • One side of the third connection electrode 170-3 may be connected to a side of the third semiconductor light emitting device 150-3.
  • One side of the third connection electrode 170-3 may be connected to a side electrode of the third semiconductor light emitting device 150-3.
  • the other side of the third connection electrode 170-3 may be connected to the first assembly wiring 325 and/or the second assembly wiring 326.
  • the other side of the third connection electrode 170-3 may be in contact with the first conductive electrode 325-1 of the first assembly wiring 325.
  • the other side of the third connection electrode 170-3 may be in contact with the second conductive electrode 325-1 of the first assembly wiring 325.
  • the other side of the third connection electrode 170-3 may be in contact with the first conductive electrode 326-1 of the second assembly wiring 326.
  • the other side of the third connection electrode 170-3 may be in contact with the
  • a portion of the second conductive electrode 325-2 of the first assembly wiring 325 vertically overlaps the other side of the third connection electrode 170-3, and the second conductive electrode of the first assembly wiring 325 Another area of 325-2 may vertically overlap the third semiconductor light emitting device 150-3.
  • a portion of the second conductive electrode 326-2 of the second assembly wiring 326 vertically overlaps the other side of the third connection electrode 170-3, and the second conductive electrode of the second assembly wiring 326 Another area of 326-2 may vertically overlap the third semiconductor light emitting device 150-3.
  • the first connection electrode 370-1 is connected to the first semiconductor light emitting device 150-1, the first conductive electrode 321-1, and the second conductive electrode 321-2 of the first assembly wiring 321. and the first conductive electrode 322-1 and the second conductive electrode 322-2 of the second assembly wiring 322, as well as the first insulating layer 330 and the partition wall exposed in the first assembly hole 340H1 ( 340). Accordingly, the fixing force of the first assembly wiring 321, the second assembly wiring 322, and the first semiconductor light emitting device 150-1 can be strengthened by the first connection electrode 370-1.
  • the second connection electrode 370-2 is connected to the second semiconductor light emitting device 150-2, the first conductive electrode 323-1 and the second conductive electrode 323-2 of the first assembly wiring 323, and the second conductive electrode 323-2. 2
  • the first conductive electrode 324-1 and the second conductive electrode 324-2 of the assembly wiring 324, as well as the first insulating layer 330 and the partition 340 exposed in the second assembly hole 340H2 can be attached to Accordingly, the fixing force of the first assembly wiring 323, the second assembly wiring 324, and the second semiconductor light emitting device 150-2 can be strengthened by the second connection electrode 370-2.
  • the third connection electrode 170-3 is connected to the third semiconductor light emitting device 150-3, the first conductive electrode 325-1 and the second conductive electrode 325-2 of the first assembly wiring 325, and the third conductive electrode 325-2. 2
  • the first conductive electrode 326-1 and the second conductive electrode 326-2 of the assembly wiring 326, as well as the first insulating layer 330 and the partition wall 340 exposed in the third assembly hole 340H3 can be attached to Accordingly, the fixing force of the first assembly wiring 325, the second assembly wiring 326, and the third semiconductor light emitting device 150-3 can be strengthened by the third connection electrode 170-3.
  • the electrode wiring 360 may be disposed on a plurality of pixels (PX). That is, the electrode wire 360 may be disposed on the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) that constitute each of the plurality of pixels (PX).
  • the electrode wiring 360 is connected to the first semiconductor light-emitting device 150-1 of the first sub-pixel PX1, the second semiconductor light-emitting device 150-2 of the second sub-pixel PX2, and the third sub-pixel. It may be disposed on the third semiconductor light emitting device 150-3 (PX3).
  • the electrode wire 360 may be disposed on the partition wall 340.
  • the electrode wiring 360 may be connected to the first assembly hole 340H1 and the second assembly hole 340H2 of each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3). and the third assembly hole 340H3 may be disposed on the second insulating layer 350, respectively.
  • the electrode wiring 360 may be commonly connected to the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3.
  • the electrode wiring 360 may contact the top surface 151a of the first semiconductor light emitting device 150-1.
  • the electrode wiring 360 may contact the upper surface 151a of the first conductivity type semiconductor layer 151 of the first semiconductor light emitting device 150-1.
  • the electrode wiring 360 may contact the upper surface of the upper electrode.
  • the upper electrode may include an ohmic layer for ohmic formation.
  • the electrode wire 360 may contact the top surface of the second semiconductor light emitting device 150-2.
  • the electrode wiring 360 may contact the upper surface of the first conductivity type semiconductor layer 151 of the second semiconductor light emitting device 150-2.
  • the electrode wiring 360 may contact the upper surface of the upper electrode.
  • the upper electrode may include an ohmic layer for ohmic formation.
  • the electrode wiring 360 may contact the upper surface of the third semiconductor light emitting device 150-3.
  • the electrode wiring 360 may contact the upper surface of the first conductivity type semiconductor layer 151 of the third semiconductor light emitting device 150-3.
  • the electrode wiring 360 may contact the upper surface of the upper electrode.
  • the upper electrode may include an ohmic layer for ohmic formation.
  • the electrode wire 360 may be in contact with the upper surface of the partition wall 340.
  • the upper surface 151a of each of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 is on the same horizontal line as the upper surface of the partition wall 340. It may be located, but is not limited thereto.
  • the upper surface of the partition 340 is located lower than the upper surface 151a of each of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3.
  • the upper surface 151a of each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 and the upper surface of the partition wall 340 are aligned with the same horizontal line. It is not located on the
  • the first assembled wiring 321, 323, and 325 and/or the second assembled wiring 322, 324, and 326 may be an anode electrode
  • the electrode wiring 360 may be a cathode electrode.
  • a negative (-) voltage is supplied to the electrode wiring 360 and a positive (+) voltage is supplied to the first assembly wiring (321, 323, 325) and/or the second assembly wiring (322, 324, 326). Since this is supplied, the first assembly wiring (321, 323, 325) and/or the second assembly wiring (322, 324, 326) --> the first semiconductor light emitting device (150-1), the second semiconductor light emitting device (150) -2) Alternatively, current may flow in the order of the third semiconductor light emitting device 150-3 --> electrode wiring 360.
  • the first current flows from the bottom to the top of the first semiconductor light-emitting device 150-1, and red light with luminance corresponding to the first current may be emitted from the first semiconductor light-emitting device 150-1.
  • the second current flows from the bottom to the top of the second semiconductor light-emitting device 150-2, and green light with luminance corresponding to the second current may be emitted from the second semiconductor light-emitting device 150-2.
  • the third current flows from the bottom to the top of the third semiconductor light-emitting device 150-3, and blue light with luminance corresponding to the third current may be emitted from the third semiconductor light-emitting device 150-3.
  • the first current, second current, and third current may each be driving currents for generating light.
  • the display device 300 may include a first insulating layer 330 and a second insulating layer 350.
  • the first insulating layer 330 may be disposed on the first assembled wires 321, 323, and 325 and the second assembled wires 322, 324, and 326.
  • the first insulating layer 330 can prevent the first assembly wiring (321, 323, 325) and the second assembly wiring (322, 324, 326) from being exposed to fluid and corroding during self-assembly.
  • the first insulating layer 330 can prevent electrical short circuits between the first assembled wirings 321, 323, and 325 and the second assembled wirings 322, 324, and 326.
  • the first insulating layer 330 can help assemble the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3 more easily.
  • the first insulating layer 330 may be made of an insulating material with a dielectric constant.
  • the intensity of the DEP force may vary depending on not only the dielectric constant of the first insulating layer 330 but also the dielectric constant within the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3, for example, the dielectric constant of the passivation layer 157. there is.
  • the first insulating layer 330 may be made of a material with excellent insulating properties.
  • the first insulating layer 330 may be made of an inorganic insulating material such as SiNx or SiOx, but this is not limited.
  • the second insulating layer 350 may be disposed in a plurality of sub-pixels (PX1, PX2, and PX3). That is, the second insulating layer 350 is formed in the first assembly hole 340H1 of the first sub-pixel PX1, the second assembly hole 340H2 of the second sub-pixel PX2, and the third sub-pixel PX3. It may be placed in each of the third assembly holes 340H3.
  • the second insulating layer 350 may be disposed around the first semiconductor light emitting device 150-1 in the first assembly hole 340H1.
  • the second insulating layer 350 may be disposed on the first connection electrode 370-1 in the first assembly hole 340H1.
  • the second insulating layer 350 may be disposed around the second semiconductor light emitting device 150-2 in the second assembly hole 340H2.
  • the second insulating layer 350 may be disposed on the second connection electrode 370-2 in the second assembly hole 340H2.
  • the second insulating layer 350 may be disposed around the third semiconductor light emitting device 150-3 in the third assembly hole 340H3.
  • the second insulating layer 350 may be disposed on the third connection electrode 170-3 in the third assembly hole 340H3.
  • the top surface of the second insulating layer 350 may be located on the same horizontal line as the top surface of the partition wall 340.
  • the top surface of the second insulating layer 350 is the same as the top surface 151a of each of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3. It can be located on the horizon.
  • the first signal line (SL1), the second signal line (SL2), and the third signal line (SL3) are the first sub-pixel (PX1) and the second sub-pixel (PX2), respectively. and the first assembly wiring (321, 323, 325), the second assembly wiring (322, 324, 326) and the contact holes (CTH1a, CTH1b, CTH2a, CTH2b, CTH3a, CTH3b) of each of the third sub-pixels (PX3). can be electrically connected through
  • the first signal line (SL1), the second signal line (SL2), and the third signal line (SL3) each have first assembly wiring (321, 323, 325) and second assembly wiring (322, 324, 326). Although it is shown as being connected to both, it may be selectively connected to either the first assembly wiring (321, 323, 325) or the second assembly wiring (322, 324, 326).
  • FIG. 15 shows an image displayed according to a bottom emission method in a display device according to an embodiment.
  • the electrode wire 360 may be a reflective electrode
  • the first assembled wire 321 and/or the second assembled wire 322 may be a transparent electrode.
  • the first conductive electrode 321-1 of the first assembled wiring 321 and/or the first conductive electrode 322-1 of the second assembled wiring 322 is a metal electrode
  • the first conductive electrode 321-1 of the first assembled wiring 321 is a metal electrode.
  • the second conductive electrode 321-2 and/or the second conductive electrode 322-2 of the second assembly wiring 322 may be a transparent electrode. Even if the first conductive electrode 321-1 of the first assembly wiring 321 and/or the first conductive electrode 322-1 of the second assembly wiring 322 are opaque metal electrodes, the wavelength of red light may be transmitted. By designing the thickness so that red light can penetrate the first conductive electrode 321-1 of the first assembly wiring 321 and/or the first conductive electrode 322-1 of the second assembly wiring 322. You can.
  • green light from the second semiconductor light-emitting device 150-2 and blue light from the third semiconductor light-emitting device 150-3 may also be emitted in a bottom emission manner traveling downward.
  • the electrode wire 360 serves as a reflective electrode and reflects light, thereby improving the luminance of light.
  • Figure 16 shows an image displayed according to a top emission method in a display device according to an embodiment.
  • the light generated by the first semiconductor light emitting device 150-1 is emitted directly upward or is reflected by the first assembly wiring 321 and/or the second assembly wiring 322. After that, you can proceed in the upper direction. Red light traveling upward may pass through the electrode wiring 360.
  • the electrode wire 360 may be a transparent electrode
  • the first assembled wire 321 and/or the second assembled wire 322 may be a reflective electrode.
  • the second conductive electrode 321-2 of the first assembled wiring 321 and/or the second conductive electrode 322-2 of the second assembled wiring 322 may be a reflective electrode.
  • green light from the second semiconductor light emitting device 150-2 and blue light from the third semiconductor light emitting device 150-3 may also be emitted in a top emission manner traveling upward.
  • the electrode wiring 360 is directly connected to the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150- without penetrating a separate insulating layer. 3) Can be connected to each upper side. Therefore, in the embodiment, when electrode wiring is formed on a separate insulating layer and contact holes are formed to individually connect each semiconductor light emitting device, the electrode wiring and the angle due to the shift of the contact hole due to misalignment of the pattern mask Electrical short circuits between connecting electrodes around the semiconductor light emitting device can be prevented.
  • a first semiconductor light emitting device for connecting to each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 on a separate insulating layer.
  • the plate-shaped single electrode wiring 360 is connected to the first semiconductor light emitting device 150-1 and the second semiconductor light emitting device 150-2.
  • the structure can be simple and the process can be easy.
  • 17 to 24 are cross-sectional views showing a manufacturing process of a display device according to an embodiment.
  • FIG 17 to 24 illustrate the manufacturing process of the first sub-pixel (PX) of the display device 300, the second sub-pixel (PX2) and the third sub-pixel (PX3) are also manufactured by the first sub-pixel (PX3), which will be described below. This may be the same as the manufacturing process of the pixel PX1.
  • first conductive electrodes 321-1 and 322-1 may be formed on the substrate 310 to be spaced apart from each other. That is, the first conductive electrodes 321-1 and 322-1 may be formed by depositing and patterning a conductive film on the substrate 310.
  • the first conductive electrodes 321-1 and 322-1 may be opaque electrodes, transparent electrodes, or reflective electrodes.
  • the first conductive electrodes 321-1 and 322-1 may be a single layer or a multi-layer.
  • second conductive electrodes 321-2 and 322-2 may be formed on the substrate 310 to be spaced apart from each other. That is, a conductive film is deposited and patterned on the substrate 310, thereby forming the second conductive electrodes 321-2 and 322-2.
  • the second conductive electrodes 321-2 and 322-2 may be opaque electrodes, transparent electrodes, or reflective electrodes.
  • the second conductive electrodes 321-2 and 322-2 may be a single layer or a multi-layer.
  • Some areas of the second conductive electrodes 321-2 and 322-2 vertically overlap with some areas of the first conductive electrodes 321-1 and 322-1, thereby allowing them to be electrically connected to each other.
  • the first assembly wiring 321 may be formed by the first conductive electrode 321-1 and the second conductive electrode 321-2 connected to the first conductive electrode 321-1.
  • the second assembly wiring 322 may be formed by the first conductive electrode 322-1 and the second conductive electrode 322-2 connected to the first conductive electrode 322-1.
  • the first assembly wiring 321 and the second assembly wiring 322 may be used later to assemble the first semiconductor light emitting device 150-1.
  • the first insulating layer 330 may be formed on the first assembled wiring 321 and the second assembled wiring 322.
  • the first insulating layer 330 may be formed on the entire area of the substrate 310, but this is not limited.
  • the first insulating layer 330 may be formed of an inorganic material with excellent insulating properties, but this is not limited.
  • the first insulating layer 330 may be made of an insulating material with a dielectric constant.
  • a partition wall 340 may be formed on the first insulating layer 330.
  • the partition wall 340 may have a first assembly hole 340H1. After the partition 340 is formed on the first insulating layer 330, the partition 340 is removed on the first assembly wiring 321 and the second assembly wiring 322, thereby forming the first assembly hole 340H1. can be formed. That is, by removing the partition wall 340, the upper surface of the first insulating layer 330 may be exposed.
  • the partition wall 340 may be formed to be equal to or smaller than the thickness of the first semiconductor light emitting device 150-1 to be later assembled in the first assembly hole 340H1.
  • the first assembly hole 340H1 may be formed on the second conductive electrode 321-2 of the first assembly wiring 321 and the second conductive electrode 322-2 of the second assembly wiring 322.
  • the first assembly hole 340H1 may be formed on the second conductive electrode 321-2 of the first assembly wiring 321 and the second conductive electrode 322-2 of the second assembly wiring 322.
  • the substrate 310 on which the first assembly wiring 321, the second assembly wiring 322, and the first assembly hole 340H1 are formed may be called an assembly substrate 300A or a backplane substrate.
  • the assembled substrate 300A includes a first semiconductor light emitting device 150-1 and a second semiconductor light emitting device 150-1, respectively, of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3.
  • Driving circuits for driving each of the and third semiconductor light emitting devices 150-3, such as the scan transistor (ST), driving transistor (DT), and capacitor (Cst) shown in FIG. 7, may be provided. .
  • a self-assembly process can be performed using the assembled substrate 300A manufactured in this way.
  • the assembled substrate 300A may be fastened to the chamber 1300. Thereafter, a plurality of first semiconductor light emitting devices 150 - 1 may be introduced into the fluid 120 . By applying alternating voltage to the first assembly wiring 321 and the second assembly wiring 322, a DEP force may be formed in the first assembly hole 340H1. Thereafter, at least one magnet 1100 rotates and/or moves behind the assembly substrate 300A, thereby allowing the plurality of first semiconductor light emitting devices 150-1 to rotate and/or move.
  • the first semiconductor light emitting device 150-1 closest to the first assembly hole 340H1 is the first assembly wiring. It can be assembled in the first assembly hole 340H1 by the DEP force formed by the alternating voltage between 321 and the second assembly wiring 322.
  • the lower side of the first semiconductor light emitting device 150-1 assembled in the first assembly hole 340H1 may be in contact with the upper surface of the first insulating layer 330 or may be positioned on the upper surface of the first insulating layer 330.
  • the first semiconductor light emitting device 150-1 assembled in the first assembly hole 340H1 is fixed to the DEP force and does not fall out of the first assembly hole 340H1.
  • a connection hole 330H may be formed in which the upper surface of the second assembly wiring 322 is exposed.
  • the upper surface of a partial region of the first conductive electrodes 321-1 and 322-1 of the first assembly wiring 321 and/or the second assembly wiring 322 may be exposed by the connection hole 330H.
  • the upper surface of a partial area of the second conductive electrodes 321-2 and 322-2 of the first assembly wiring 321 and/or the second assembly wiring 322 may be exposed by the connection hole 330H.
  • the connection hole 330H may be used to electrically connect the first semiconductor light emitting device 150-1 and the first assembly wiring 321 and/or the second assembly wiring 322.
  • the first connection electrode 370-1 may be formed around the first semiconductor light emitting device 150-1 in the first assembly hole 340H1.
  • the first connection electrode 370-1 may be in contact with the side electrode 155 of the first semiconductor light emitting device 150-1.
  • the first connection electrode 370-1 may contact a partial area of the passivation layer 157 of the first semiconductor light emitting device 150-1.
  • the first connection electrode 370-1 may contact a partial area of the first conductive electrodes 321-1 and 322-1 of the first assembly wiring 321 and/or the second assembly wiring 322.
  • the first connection electrode 370-1 may contact a partial area of the second conductive electrodes 321-2 and 322-2 of the first assembly wiring 321 and/or the second assembly wiring 322.
  • the first connection electrode 370-1 may contact the first insulating layer 330 and the partition wall 340 in the first assembly hole 340H1.
  • a second insulating layer 350 may be formed around the first semiconductor light emitting device 150-1 in the first assembly hole 340H1. Since the second insulating layer 350 is formed to a large thickness, it may be formed of an organic material that is easy to form a thickness, but this is not limited.
  • the second insulating layer 350 may be disposed on the first connection electrode 370-1 in the first assembly hole 340H1.
  • the top surface of the second insulating layer 350 may be located on the same horizontal line as the top surface of the partition wall 340.
  • the top surface of the second insulating layer 350 may be positioned on the same horizontal line as the top surface 151a of the first semiconductor light emitting device 150-1.
  • the fixing force of each of the first connection electrode 370-1 and the first semiconductor light emitting device 150-1 may be strengthened by the second insulating layer 350.
  • electrode wiring 360 may be formed on the substrate 310. By depositing and patterning a conductive film on the substrate 310, the electrode wiring 360 can be formed. That is, in forming the electrode wiring 360, only a deposition process is required and no contact hole formation process is required, making the process easy and the process time can be shortened.
  • the electrode wiring 360 may be formed on the first semiconductor light emitting device 150-1.
  • the electrode wiring 360 may be formed on the partition wall 340.
  • the electrode wire 360 may be formed on the second insulating layer 350.
  • the electrode wiring 360 includes not only the first sub-pixel (PX1) including the first semiconductor light-emitting device 150-1, but also the second sub-pixel (PX1) including the second semiconductor light-emitting device 150-2. It may also be formed on the third sub-pixel (PX3) including PX2) and the third semiconductor light emitting device 150-3.
  • the electrode wiring 360 is integrally formed on the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) through the same process, the structure may be simple and the process may be easy.
  • the display device 300 can be manufactured by forming the electrode wiring 360 through a post-process.
  • the display device 300 related to the unit pixel (PX) including the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) has been described.
  • a display panel including a plurality of pixels (PX) and various circuit devices to drive the display panel are required.
  • Figure 25 is a block diagram showing a display device according to an embodiment.
  • a display device 300 may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display panel 10 may be divided into a display area (DA) and a non-display area (NDA) disposed around the display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • each pixel PX is shown in FIGS. 11 to 13.
  • the electrode wires 360 may be integrally disposed on the display area DA of the display panel 10.
  • the electrode wire 360 is arranged integrally not only with the pixels PX in the display area DA but also with the boundary areas between the pixels PX, so the structure can be simple and the process can be easy.
  • the electrode wiring 360 is connected to the first semiconductor light emitting device 150-1 and the second semiconductor light emitting device 150-1 of each of the pixels PX of the display area DA. 2), it may be disposed on the third semiconductor light emitting device 150-3, the partition wall 340, and the second insulating layer 350.
  • the upper and/or lower surfaces of the electrode wiring 360 may have a horizontal surface.
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments can be adopted in TVs, signage, smart phones, mobile phones, mobile terminals, HUDs for automobiles, backlight units for laptops, and display devices for VR or AR.

Landscapes

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Abstract

디스플레이 장치는 기판과, 기판 상에 제1 조립 배선과, 기판 상에 제2 조립 배선과, 제1 조립 배선 및 제2 조립 배선 상에 조립 홀을 포함하는 격벽과, 조립 홀에 반도체 발광 소자와, 반도체 발광 소자의 측부에 연결 전극과, 반도체 발광 소자의 상측에 전극 배선을 포함한다. 제1 조립 배선 및 제2 조립 배선은 각각 조립 홀과 수직으로 중첩하는 제1 도전 전극과, 제1 도전 전극에 연결되고 반도체 발광 소자와 수직으로 중첩하는 제2 도전 전극을 포함한다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 비공개 내부기술에 따르면, 자가 조립 방식에 의해 반도체 발광 소자가 기판 상에 조립된 후, 반도체 발광 소자에 대한 전기적 연결을 위한 후공정이 수행된다.
도 1a 및 도 1b는 비공개 내부기술에 따른 디스플레이 장치를 도시한다.
도 1a 및 도 1b에 도시한 바와 같이, 반도체 발광 소자(3)가 격벽(1)의 조립 홀(1H)에 조립된 후, 반도체 발광 소자(3)의 측부에 연결 전극(4)이 형성된다. 이어서, 격벽(1) 상에 절연층(5)이 형성되고 컨택 홀(2)을 통해 전극 배선(6)이 반도체 발광 소자(3)의 상측에 연결된다.
노광 공정을 이용하여 반도체 발과 소자(3) 상에 컨택 홀(2)이 형성된다. 이를 위해, 도 2a 및 도 2b에 도시한 바와 같이, 패턴 홀(8)을 포함하는 패턴 마스크(7)이 절연층(5) 상에 위치된다. 이후, 패턴 홀(8)이 반도체 발광 소자(3)의 중심에 위치되도록 얼라인 공정이 수행된다.
하지만, 미스얼라인에 의해 패턴 마스크(7)의 패턴 홀(8)이 쉬프트된 후, 노광 공정이 수행되는 경우, 연결 전극(4)가 노출되도록 컨택 홀(2)가 형성된다. 이 후 도 3에 도시한 바와 같이, 컨택 홀(2)에 전극 배선(6)이 형성되는 경우, 전극 배선(6)이 연결 전극(4)와 전기적으로 쇼트된다. 이러한 경우, 반도체 발광 소자(3)는 발광되지 않아 발광 불량이 발생되는 문제가 있다.
한편, 노광시 빔 스폿의 포커스의 위치에 따라 다양한 사이즈를 갖는 컨택 홀(2)이 발생된다. 도 4a에 도시한 바와 같이, 빔 스폿이 반도체 발광 소자(3)의 상측에 위치된 후 노광 공정이 수행되는 경우, 정상적인 컨택 홀(2)이 형성된다. 하지만, 도 4b에 도시한 바와 같이, 빔 스폿이 반도체 발광 소자(3)의 상측봐 위에 위치된 경우, 컨택 홀(2)의 사이즈가 매우 작아 비정상으로 처리된다. 도 4c에 도시한 바와 같이, 빔 스폿이 반도체 발광 소자(3)의 내측에 위치된 경우, 컨택 홀(2)의 사이즈가 매우 커 비정상으로 처리된다. 특히, 도 4c에 도시한 바와 같이, 컨택 홀(2)의 사이즈가 반도체 발광 소자(3)의 사이즈보다 큰 경우, 반도체 발광 소자(3)의 상면뿐만 아니라 연결 전극(4)도 노출되어, 앞서 기술한 바와 같은 전극 배선(6)과 연결 전극(4) 간의 전기적 쇼트가 발생되는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 전기적 쇼트 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 구조가 단순한 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 휘도를 향상시킬 수 있는 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 공정이 쉬운 디스플레이 장치를 제공하는 것이다.
아울러, 실시예의 또 다른 목적은 고정력을 강화할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 조립 배선; 상기 기판 상에 제2 조립 배선; 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 조립 홀을 포함하는 격벽; 상기 조립 홀에 반도체 발광 소자; 상기 반도체 발광 소자의 측부에 연결 전극; 및 상기 반도체 발광 소자의 상측에 전극 배선;을 포함하고, 상기 제1 조립 배선 및 상기 제2 조립 배선은 각각, 상기 조립 홀과 수직으로 중첩하는 제1 도전 전극; 및 상기 제1 도전 전극에 연결되고 상기 반도체 발광 소자와 수직으로 중첩하는 제2 도전 전극;을 포함한다.
상기 기판은 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 상기 반도체 발광 소자는, 상기 제1 서브 화소에 적어도 하나의 제1 반도체 발광 소자; 상기 제2 서브 화소에 적어도 하나의 제2 반도체 발광 소자; 및 상기 제3 서브 화소에 적어도 하나의 제3 반도체 발광 소자;를 포함하고, 상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자 각각은 상이한 광을 발광할 수 있다.
상기 전극 배선은, 상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자에 공통으로 연결될 수 있다.
상기 연결 전극은, 상기 제1 서브 화소의 상기 제1 반도체 발광 소자의 둘레에 제1 연결 전극; 상기 제2 서브 화소의 상기 제2 반도체 발광 소자의 둘레에 제2 연결 전극; 및 상기 제3 서브 화소의 상기 제3 반도체 발광 소자의 둘레에 제3 연결 전극;을 포함할 수 있다.
상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자 각각은, 발광층; 및 상기 발광층의 하측에서 연장되어 상기 발광층의 측부에 배치된 측부 전극;을 포함하고, 상기 제1 연결 전극, 상기 제2 연결 전극 및 상기 제3 연결 전극은 각각, 상기 측부 전극에 접할 수 있다.
상기 제1 연결 전극, 상기 제2 연결 전극 및 상기 제3 연결 전극은 각각, 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선에 연결될 수 있다.
상기 제1 연결 전극, 상기 제2 연결 전극 및 상기 제3 연결 전극은 각각, 상기 제1 도전 전극에 접할 수 있다.
상기 제1 연결 전극, 상기 제2 연결 전극 및 상기 제3 연결 전극은 각각, 상기 제2 도전 전극에 접할 수 있다.
상기 전극 배선은, 상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자 및 상기 격벽 상에 배치될 수 있다.
상기 전극 배선은, 상기 제1 반도체 발과 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자 각각의 상면에 접할 수 있다.
상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 각각의 상면은 각각 상기 격벽의 상면과 동일 수평선 상에 위치될 수 있다.
상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선은 아노드 전극이고, 상기 전극 배선은 캐소드 전극일 수 있다.
상기 제1 도전 전극은 금속 전극일 수 있다.
상기 제2 도전 전극은 투명 전극이고, 상기 전극 배선은 반사 전극일 수있다.
상기 제2 도전 전극은 반사 전극이고, 상기 전극 배선은 투명 전극일 수있다.
상기 반도체 발광 소자는, 하측의 사이즈가 상측의 사이즈보다 크도록 경사면을 가질 수 있다.
도 1a 및 도 1b에 도시한 바와 같이, 반도체 발광 소자(3) 상에 절연층(5)이 형성된 경우, 반도체 발광 소자(3)의 상측의 전기적 연결을 위해 반도체 발광 소자(3)의 상측에 상응하는 절연층(5)에 컨택 홀(2)이 형성될 수 있다. 하지만, 도 2a 및 도 2b에 도시한 바와 같이, 패턴 마스크(7)가 미스얼라인된 상태에서 노광 공정이 수행되는 경우, 반도체 발광 소자(3)의 중심을 벗어나 연결 전극(4)이 노출된 컨택 홀(2)이 형성될 수 있다. 이러한 경우, 도 3에 도시한 바와 같이, 전극 배선(6)과 연결 전극(4)이 전기적으로 쇼트되어, 반도체 발광 소자(3)가 발광되지 않는 점등 불량이 발생된다.
실시예에 따르면, 도 11 내지 도 13에 도시한 바와 같이, 전극 배선(360)은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상측에 별도의 절연층을 관통하지 않고 직접 연결될 수 있다. 즉, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 상에 별도의 절연층이 형성되지 않는다. 예컨대, 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3) 각각에 형성된 제2 절연층(350)의 상면은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상면과 동일 수평선 상에 위치되므로, 제2 절연층(350)은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 상에 형성되지 않는다.
이러한 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 상에 전극 배선(360)이 배치됨으로써, 전극 배선(360)은 별도의 절연층의 방해 없이 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)의 상면과 직접 접할 수 있다. 따라서, 도 2a 내지 도 3에 도시한 바와 같이, 반도체 발광 소자(3) 상에 형성된 절연층(5)에 패턴 마스크(7)의 미스얼라인에 의해 컨택 홀(2)이 정위치가 아닌 잘못된 위치되는 경우, 해당 컨택 홀(2)을 통한 전극 배선(6)과 연결 전극(4) 간에 전기적 쇼트가 발생될 수 있다. 하지만, 실시예의 구조에 의해 전기적 쇼트 문제가 해결될 수 있다.
한편, 도 11 내지 도 13 및 도 25에 도시한 바와 같이, 전극 배선(360)이 디스플레이 패널(10)의 표시 영역(DA) 상에 일체로 형성되고, 전극 배선(360)은 캐소드 전극으로 사용될 수 있다. 예컨대, 전극 배선(360)에는 고정된 전압, 예컨대 0V로 기준 전압이 공급될 수 있다. 따라서, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상측과 연결되는 전극 배선(360)을 분리하여 서로 절연시킬 필요가 없다. 이에 따라, 도전막을 디스플레이 패널(10)의 표시 영역(DA) 상에 증착함으로써, 전극 배선(360)이 형성되므로, 구조가 단순하고 공정이 쉬울 수 있다.
한편, 도 15 및 도 16에 도시한 바와 같이, 제1 반도체 발광 소자(150-1)(제2 반도체 발광 소자(150-2), 제3 반도체 발광 소자(150-3)도 마찬가지)에서 생성된 광의 일부를 반사시켜 주어 특정 방향, 즉 전방 방향 또는 후방 방향으로의 광 출력에 기여함으로써, 휘도를 향상시킬 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1a 및 도 1b는 비공개 내부기술에 따른 디스플레이 장치를 도시한다.
도 2a 및 도 2b는 미스얼라인에 의해 연결 전극이 노출되도록 컨택 홀이 형성된 모습을 도시한다.
도 3은 컨택 홀을 통해 전극 배선이 연결 전극과 전기적 쇼트가 발생된 모습을 도시한다.
도 4는 컨택 홀 형성 공정에 의해 형성된 다양한 컨택 홀을 도시한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 8은 도 5의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 9은 도 8의 A2 영역의 확대도이다.
도 10는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 11은 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 12는 실시예에 따른 디스플레이 장치를 더욱 상세히 도시한 평면도이다.
도 13은 도 12의 실시예에 따른 디스플레이 장치에서 C1-C2 라인을 따라 절단한 단면도다.
도 14는 실시예의 제1 반도체 발광 소자를 도시한 단면도이다.
도 15는 실시예에 따른 디스플레이 장치에서 바텀 에미션(bottom emission) 방식에 따라 영상을 디스플레이하는 모습을 도시한다.
도 16은 실시예에 따른 디스플레이 장치에서 탑 에미션(top emission) 방식에 따라 영상을 디스플레이하는 모습을 도시한다.
도 17 내지 도 24는 실시예에 따른 디스플레이 장치의 제조 공정을 도시하는 단면도이다.
도 25는 실시예에 따른 디스플레이 장치를 도시한 블록도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 6 및 도 7를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압(VSS)이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 6에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 7과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 7와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 7에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 7에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 8은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 6의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 9은 도 8의 A2 영역의 확대도이다.
도 9을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 6 및 도 7에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 10)과 전사 방식 등이 있을 수 있다.
도 10은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 10을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
반도체 발광 소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광 소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 자성층은 발광 소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
반도체 발광 소자(150)는 상면 및 측면을 둘러싸는 패시베이션층을 포함할 수 있다. 패시베이션층은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
반도체 발광 소자(150)는 제1 도전형 반도체층, 제2 도전형 반도체층 및 그 사이에 배치되는 활성층을 포함할 수 있다. 제1 도전형 반도체층은 n형 반도체층일 수 있고, 제2 도전형 반도체층은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다. 제1 도전형 반도체층, 제2 도전형 반도체층 및 그 사이에 배치되는 활성층는 발광부를 구성할 수 있다. 발광부는 발광층, 발광 영역 등으로 불릴 수 있다.
제1 전극(층)이 제1 도전형 반도체층 아래에 배치될 수 있고, 제2 전극(층)이 제2 도전형 반도체층 상에 배치될 수 있다. 이를 위해서는 제1 도전형 반도체층 또는 제2 도전형 반도체층의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광 소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층 중 일부 영역이 식각될 수 있다.
제1 전극은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 제1 전극은 오믹층, 반사층, 자성층, 전도층, 산화 방지층, 접착층 등을 포함할 수 있다. 오믹층은 Au, AuBe 등을 포함할 수 있다. 반사층은 Al, Ag 등을 포함할 수 있다. 자성층은 Ni, Co 등을 포함할 수 있다. 도전층은 Cu 등을 포함할 수 있다. 산화 방지층은 Mo 등을 포함할 수 있다. 접착층은 Cr, Ti 등을 포함할 수 있다.
제2 전극은 투명한 도전층을 포함할 수 있다. 예컨대, 제2 전극는 ITO, IZO 등을 포함할 수 있다.
조립 기판(200)은 조립될 반도체 발광 소자(150) 각각에 대응하는 한 쌍의 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 10을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 11 내지 도 25를 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도1 내지 도 10 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
도 11은 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 12는 실시예에 따른 디스플레이 장치를 더욱 상세히 도시한 평면도이다.
도 11 및 도 12에 도시한 바와 같이, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다.
실시예에 따른 디스플레이 장치(300)는 영상을 디스플레이하기 위해 적어도 하나의 제1 반도체 발광 소자(150-1), 적어도 하나의 제2 반도체 발광 소자(150-2) 및 적어도 하나의 제3 반도체 발광 소자(150-3)을 포함할 수 있다.
적어도 하나의 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)에 배치되고, 적어도 하나의 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)에 배치되며, 적어도 하나의 제3 반도체 발광 소자(150-3)는 제3 서브 화소(PX3)에 배치될 수 있다.
제1 서브 화소(PX1)는 제1 조립 홀(340H1)을 포함하고, 제2 서브 화소(PX2)는 제2 조립 홀(340H2) 및 제3 서브 화소(PX3)는 제3 조립 홀(340H3)을 포함할 수 있다. 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 배치되고, 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 배치되며, 제3 반도체 발광 소자(150-3)는 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 배치될 수 있다.
실시예에 따른 디스플레이 장치(300)는 전극 배선(360)을 포함할 수 있다. 전극 배선(360)은 단위 화소(PX)의 전 영역 상에 배치될 수 있다. 즉, 전극 배선(360)은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 상에 배치될 수 있다. 예컨대, 전극 배선(360)은 제1 서브 화소(PX1)의 제1 반도체 발광 소자(150-1), 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3) 상에 배치될 수 있다.
전극 배선(360)은 플레이트 형상을 가질 수 있다. 예컨대, 전극 배선(360)의 하면 및/또는 상면은 수평 면을 가질 수 있다. 예컨대, 금속막이 단위 화소(PX)의 전 영역에 증착됨으로써, 플레이트 형상을 갖는 전극 배선(360)이 형성될 수 있다. 따라서, 증착 후 별도의 패터닝 공정이 필요하지 않아, 공정이 단순하고 공정 시간이 단축될 수 있다.
전극 배선(360)은 캐소드 전극일 수 있다. 전극 배선(360)은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)에 공통으로 연결될 수 있다. 예컨대, 저전위 전압 라인(도 7의 VSSL)으로부터 공급된 저전위 전압(도 6의 VSS)아 전극 배선(360)을 통해 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각으로 공급될 수 있다. 예컨대, 저전위 전압은 0V이거나 이보다 낮은 전압일 수 있다.
실시예에 따른 디스플레이 장치(300)는 복수의 연결 전극(370-1, 370-2, 370-3)을 포함할 수 있다. 복수의 연결 전극은 제1 연결 전극(370-1), 제2 연결 전극(370-2) 및 제3 연결 전극(170-3)을 포함할 수 있다. 제1 연결 전극(370-1)은 제1 반도체 발광 소자(150-1)의 측부 상에 배치되고, 제2 연결 전극(370-2)은 제2 반도체 발광 소자(150-2)의 측부 상에 배치되며, 제3 연결 전극(370-3)은 제3 반도체 발광 소자(150-3)의 측부 상에 배치될 수 있다.
제1 연결 전극(370-1)은 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 배치될 수 있다. 예컨대, 제1 연결 전극(370-1)은 제1 조립 홀(340H1)에서 제1 반도체 발광 소자(150-1)의 둘레에 배치될 수 있다. 제2 연결 전극(370-2)은 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 배치될 수 있다. 예컨대, 제2 연결 전극(370-2)은 제2 조립 홀(340H2)에서 제2 반도체 발광 소자(150-2)의 둘레에 배치될 수 있다. 제3 연결 전극(170-3)은 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 배치될 수 있다. 예컨대, 제3 연결 전극(170-3)은 제3 조립 홀(340H3)에서 제3 반도체 발광 소자(150-3)의 둘레에 배치될 수 있다.
한편, 실시예에 따른 디스플레이 장치(300)는 복수의 신호 라인(SL1 내지 SL4)을 포함할 수 있다. 복수의 신호 라인은 제1 신호 라인(SL1), 제2 신호 라인(SL2), 제3 신호 라인(SL3) 및 제4 신호 라인(SL4)을 포함할 수 있다.
제1 신호 라인(SL1)은 제1 서브 화소(PX1)의 제1 연결 전극(370-1)에 연결되고, 제2 신호 라인(SL2)은 제2 서브 화소(PX2)의 제2 연결 전극(370-2)에 연결되며, 제3 신호 라인(SL3)은 제3 서브 화소(PX3)의 제3 연결 전극(170-3)에 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)은 제1 서브 화소(PX1)에서 제1 반도체 발광 소자(150-1)의 측부에 연결된 제1 연결 전극(370-1)에 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)은 제2 서브 화소(PX2)에서 제2 반도체 발광 소자(150-2)의 측부에 연결된 제2 연결 전극(370-2)에 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)은 제3 서브 화소(PX3)에서 제3 반도체 발광 소자(150-3)의 측부에 연결된 제3 연결 전극(170-3)에 연결될 수 있다.
제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3)은 각각 도 6 및 도 7에 도시된 스캔 트랜지스터(ST) 및 구동 트랜지스터(DT)를 경유하여 제1 데이터 라인(D1), 제2 데이터 라인(D2) 및 제3 데이터 라인(D3)에 연결될 수 있다. 예컨대, 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3)은 각각 구동 트랜지스터(DT)의 드레인 단자에 연결되고, 고전위 전압(VDD)을 공급하는 고전위 전압 라인(VDDL)은 구동 트랜지스터(DT)의 소스 단자에 연결될 수 있다.
제4 신호 라인(SL4)은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상측에 공통으로 연결된 전극 배선(360)에 연결될 수 있다. 또한, 제4 신호 라인(SL4)은 저전위 전압 라인(VSSL)에 연결될 수 있다. 이에 따라, 저전위 전압(도 6의 VSS)은 저전위 전압 라인(VSSL), 제4 신호 라인(SL4) 및 전극 배선(360)을 경유하여 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각에 공급될 수 있다.
일 예로서, 제4 신호 라인(SL4)은 전극 배선(360)과 일체로 형성될 수 있다. 이러한 경우, 제4 신호 라인(SL4)과 전극 배선(360)은 동일 수평 면 상에 위치될 수 있다. 예컨대, 제4 신호 라인(SL4)과 전극 배선(360)은 동일한 패터닝 공정을 이용하여 동시에 형성될 수 있다. 예컨대, 기판(310) 상에 금속막이 증착되고 패터닝되어, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 상에 전극 배선(360)과 전극 배선(360)으로부터 연장된 제4 신호 라인(SL4)이 동시에 형성될 수 있다.
다른 예로서, 제4 신호 라인(SL4)은 전극 배선(360)과 일체로 형성되지 않을 수 있다. 이러한 경우, 제4 신호 라인(SL4)과 전극 배선(360)은 상이한 층 상에 배치될 수 있다. 즉, 제4 신호 라인(SL4)은 컨택 홀을 통해 전극 배선(360)과 전기적으로 연결될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 연결된 고전위 전압 라인(VDDL)에는 동일한 고전위 전압(VDD)이 공급될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 연결된 저전위 전압 라인(VSSL)에는 동일한 저전위 전압(VSS)이 공급될 수 있다.
이러한 경우, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 각각 동일한 전위값, 즉 고전위 전압(VDD)와 저전위 전압(VSS) 사이의 전위차에 해당하는 전위값을 바탕으로, 제1 데이터 전압, 제2 데이터 전압 및 제3 데이터 전압 각각에 따라 제1 서브 화소(PX1)의 제1 반도체 발광 소자(150-1), 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3) 각각의 광의 휘도가 결정될 수 있다. 즉, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 광의 휘도는 제1 데이터 전압, 제2 데이터 전압 및 제3 데이터 전압 각각에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 구동 트랜지스터(DT)에 흐르는 구동 전류에 의해 결정될 수 있다.
예컨대, 제1 데이터 전압에 따라 제1 서브 화소(PX1)의 구동 트랜지스터(DT)에 제1 구동 전류가 흐르고, 제1 반도체 발광 소자(150-1)는 제1 구동 전류에 상응하는 제1 휘도를 갖는 제1 광이 발광될 수 있다. 예컨대, 제2 데이터 전압에 따라 제2 서브 화소(PX2)의 구동 트랜지스터(DT)에 제2 구동 전류가 흐르고, 제2 반도체 발광 소자(150-2)는 제2 구동 전류에 상응하는 제2 휘도를 갖는 제2 광이 발광될 수 있다. 예컨대, 제3 데이터 전압에 따라 제3 서브 화소(PX3)의 구동 트랜지스터(DT)에 제3 구동 전류가 흐르고, 제3 반도체 발광 소자(150-3)는 제3 구동 전류에 상응하는 제3 휘도를 갖는 제3 광이 발광될 수 있다. 예컨대, 제1 광은 적색 광이고, 제2 광은 녹색 광이며, 제3 광은 청색 광일 수 있다.
한편, 휘도가 구동 전류에 의해 결정되므로, 구동 전류를 증가시키고자 하는 경우 저전위 전압(VSS)과 고전위 전압(VDD) 간의 전위차를 증가시킬 수 있다. 예컨대, 저전위 전압(VSS)가 0V인 경우, 고전위 전압(VDD)을 증가시킴으로써, 구동 전류가 증가되어 휘도 또한 증가될 수 있다. 즉, 저전위 전압(VSS)과 고전위 전압(VDD) 간의 전위차가 조절됨으로써, 휘도가 조절될 수 있다.
예컨대, 제1 반도체 발광 소자(150-1)는 적색 광을 발광하기 위해 GaAs를 포함하는 화합물 반도체 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)는 각각 녹색 광 및 청색 광을 발광하기 위해 GaN을 포함하는 화합물 반도체 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)에 공통으로 연결된 전극 배선(360)은 저전위 전압(VSS)이 공급되고, 구동 트랜지스터(DT)의 소스 단자는 고전위 전압(VDD)이 공급될 수 있다. 이러한 경우, 앞서 기술한 바와 같이, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 광의 세기, 즉 휘도는 제1 데이터 라인(D1), 제2 데이터 라인(D2) 및 제3 데이터 라인(D3) 각각으로 공급되는 제1 데이터 전압, 제2 데이터 전압, 제3 데이터 전압 각각의 크기에 따라 달라질 수 있다. 제1 데이터 전압은 적색 데이터 전압이고, 제2 데이터 전압은 녹색 데이터 전압이며, 제3 데이터 전압은 청색 데이터 전압일 수 있지만, 이에 대해서는 한정하지 않는다.
도 13은 도 12의 실시예에 따른 디스플레이 장치에서 C1-C2 라인을 따라 절단한 단면도다.
도 12에는 제1 서브 화소(PX1)을 도시하고 있지만, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 또한 제1 서브 화소(PX1)와 유사한 구조를 가지므로, 이하의 제1 서브 화소(PX1)에 대한 설명으로부터 용이하게 이해될 수 있다.
도 11 내지 도 13을 참조하면, 실시예에 따른 디스플레이 장치(300)는 기판(310), 제1 조립 배선(321, 323, 325), 제2 조립 배선(322, 324, 326), 격벽(340), 복수의 반도체 발광 소자(150-1, 150-2, 150-3), 복수의 연결 전극(370-1, 370-2, 370-3) 및 전극 배선(360)을 포함할 수 있다. 실시예에 따른 디스플레이 장치(300)는 이보다 더 많은 구성 요소를 포함할 수 있다.
기판(310)은 그 위에 배치된 구성 요소들을 지지하는 역할을 하는 것으로서, 앞서 기술된 바 있으므로 상세한 설명을 생략한다.
기판(310) 상에 복수의 서브 화소(PX1, PX2, PX3)가 정의될 수 있다. 도면에는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)이 제2 방향(Y)을 따라 배열되는 것으로 도시되고 있지만, 이에 대해서는 한정하지 않는다.
복수의 제1 서브 화소(PX1)을 포함하는 제1 서브 화소 열, 복수의 제2 서브 화소(PX2)을 포함하는 제2 서브 화소 열 및 복수의 제3 서브 화소(PX3)을 포함하는 제3 서브 화소 열이 서로 나란하게 제2 방향(Y)을 따라 배열될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 적어도 하나의 조립 홀(340H1, 340H2, 340H3)이 구비될 수 있다.
자가 조립 공정을 통해, 복수의 서브 화소(PX1, PX2, PX3) 각각에서 제1 조립 배선(321, 323, 325)과 제2 조립 배선(322, 324, 326) 사이에 형성된 DEP force에 의해 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각이 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있다.
예컨대, 제1 서브 화소(PX1)에 구비된 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 제1 반도체 발광 소자(150-1)가 제1 조립 홀(340H1)에 조립될 수 있다. 예컨대, 제2 서브 화소(PX2)에 구비된 제1 조립 배선(323)과 제2 조립 배선(324) 사이에 형성된 DEP force에 의해 제2 반도체 발광 소자(150-2)가 제2 조립 홀(340H2)에 조립될 수 있다. 예컨대, 제3 서브 화소(PX3)에 구비된 제1 조립 배선(325)과 제2 조립 배선(326) 사이에 형성된 DEP force에 의해 제3 반도체 발광 소자(150-3)가 제3 조립 홀(340H3)에 조립될 수 있다.
조립 홀(340H1, 340H2, 340H3)의 형성을 위한 공차 마진과 조립 홀(340H1, 340H2, 340H3) 내에 반도체 발광 소자(150-1, 150-2, 150-3)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 조립 홀(340H1, 340H2, 340H3)의 사이즈가 결정될 수 있다. 예컨대, 조립 홀(340H1, 340H2, 340H3)의 사이즈는 반도체 발광 소자(150-1, 150-2, 150-3)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 조립 홀(340H1, 340H2, 340H3)의 중심에 조립되었을 때 반도체 발광 소자(150-1, 150-2, 150-3)의 외 측면과 조립 홀(340H1, 340H2, 340H3)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 조립 홀(340H1, 340H2, 340H3)은 반도체 발광 소자(150-1, 150-2, 150-3)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 원형인 경우, 조립 홀(340H1, 340H2, 340H3) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 직사각형인 경우, 조립 홀(340H1, 340H2, 340H3) 또한 직사각형일 수 있다.
일 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 동일한 형상, 즉 원형을 가질 수 있다. 이러한 경우, 제1 서브 화소(PX1)에 배치되는 제1 반도체 발광 소자(150-1), 제2 서브 화소(PX2)에 배치되는 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)에 배치되는 제3 반도체 발광 소자(150-3)는 조립 홀(340H1, 340H2, 340H3)에 대응하는 형상, 즉 원형을 가질 수 있다.
이와 같이, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 동일한 형상을 갖는 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 순차적으로 대응하는 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 반도체 발광 소자(150-1)가 기판(310)의 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 조립되고, 제2 반도체 발광 소자(150-2)가 기판(310)의 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 조립되며, 제3 반도체 발광 소자(150-3)가 기판(310)의 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 조립될 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상은 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(340H1, 340H2, 340H3) 각각은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응하는 형상을 가지되, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 사이즈보다 큰 사이즈를 가질 수 있다.
다른 예로서, 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 상이한 형상을 가질 수 있다.
예컨대, 제1 서브 화소(PX1)에서의 제1 조립 홀(340H1)은 원형을 가지고, 제2 서브 화소(PX2)에서의 제2 조립 홀(340H2)은 제1 단축과 제1 장축을 갖는 제1 타원형을 가지며, 제3 서브 화소(PX3)에서의 제3 조립 홀(340H3)은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형을 가질 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 대응하는 형상, 즉 원형을 가지고, 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 대응하는 형상, 즉 제1 타원형을 가지며, 제3 반도체 발광 소자(150-3)는 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 대응하는 형상, 즉 제2 타원형을 가질 수 있다.
이와 같이 서로 상이한 형상을 갖는 조립 홀들(340H1, 340H2, 340H3)과 그 조립 홀들(340H1, 340H2, 340H3) 각각에 대응하는 형상을 갖는 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)에 의해, 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)가 자가 조립시 동시에 해당 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있다. 즉, 자가 조립을 위해 유체(1200) 내에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 혼합되더라도, 기판(310) 상의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 조립 홀(340H1, 340H2, 340H3)에 대응하는 반도체 소자(150-1, 150-2, 150-3)가 조립될 수 있다.
예컨대, 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에는 그 제1 조립 홀(340H1)의 형상에 대응하는 형상을 갖는 제1 반도체 발광 소자(150-1)가 조립될 수 있다. 동시에, 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에는 그 제2 조립 홀(340H2)의 형상에 대응하는 형상을 갖는 제2 반도체 발광 소자(150-2)가 조립될 수 있다. 동시에, 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에는 그 제3 조립 홀(340H3)의 형상에 대응하는 형상을 갖는 제3 반도체 발광 소자(150-3)가 조립될 수 있다. 따라서, 서로 상이한 형상을 갖는 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 자신의 형상에 대응하는 조립 홀(340H1, 340H2, 340H3)에 조립되므로, 조립 불량을 방지할 수 있다.
한편, 복수의 반도체 발광 소자는 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)를 포함할 수 있다. 예컨대, 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 배치되고, 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 배치되며, 제3 반도체 발광 소자(150-3)는 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 배치될 수 있다.
제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 구조는 유사하거나 동일하므로, 이하에서는 제1 반도체 발광 소자(150-1)를 중심으로 설명한다. 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)는 이하에서 설명된 제1 반도체 발광 소자(150-1)로부터 용이하게 이해될 수 있다.
도 14에 도시한 바와 같이, 제1 반도체 발광 소자(150-1)는 제2 도전형 반도체층(153), 활성층(152), 제1 도전형 반도체층(151), 패시베이션층(157) 및 측부 전극(155)을 포함할 수 있다. 제2 도전형 반도체층, 활성층(152) 및 제1 도전형 반도체층(151)은 발광층을 구성할 수 있다.
활성층(152)은 제2 도전형 반도체층(153)의 상면 상에 배치되고, 제1 도전형 반도체층(151)은 활성층(152)의 상면 상에 배치될 수 있다. 제2 도전형 반도체층(153)은 p형 도펀트를 포함하고, 제1 도전형 반도체층(151)은 n형 도펀트를 포함할 수 있다. 패시베이션층(157)은 발광층(151 내지 153)의 둘레를 둘러쌀 수 있다.
도시되지 않았지만, 제1 도전형 반도체층(151) 상에 오믹 형성을 위한 오믹층을 포함하는 상부 전극이 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
측부 전극(155)은 발광층(151 내지 153)의 측부 상에 배치될 수 있다. 측부 전극(155)은 발광층(151 내지 153)의 하측에서 연장되어 발광층(151 내지 153)의 측부에 배치될 수 있다. 측부 전극(155)은 발광층(151 내지 153)의 측부의 둘레를 따라 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 측부 전극(155)은 제2 도전형 반도체층(153)의 측부의 둘레를 따라 배치될 수 있다. 발광층(151 내지 153)의 측부에서 측부 전극(155)은 패시베이션층(157)에 접할 수 있다. 따라서, 발광층(151 내지 153)은 패시베이션층(157)과 측부 전극(155)에 의해 보호될 수 있다. 발광층(151 내지 153)의 측부 상에 배치된 측부 전극(155)의 높이는 활성층(152)의 높이보다 작으므로, 측부 전극(155)과 활성층(152) 간의 전기적인 쇼트를 방지할 수 있다. 여기서, 높이는 발광층(151 내지 153)의 하면을 기준으로 할 수 있다.
한편, 제1 반도체 발광 소자(150-1)는 하측의 사이즈가 상측의 사이즈보다 크도록 경사면(154)을 가질 수 있다. 경사면(154)은 발광층(151 내지 153)의 측면이거나 패시베이션층(157)의 측면일 수 있다. 예컨대, 발광층(151 내지 153)의 하면의 사이즈가 상면(151a)의 사이즈보다 크도록 경사면(154)을 가질 수 있다. 이러한 경우, 발광층(151 내지 153)의 경사면(154) 상에 패시베이션층(157)이 배치되므로, 패시베이션층(157) 또한 경사면을 가질 수 있다.
한편, 격벽(340)은 복수의 조립 홀(340H1, 340H2, 340H3)을 포함할 수 있다. 복수의 조립 홀(340H1, 340H2, 340H3)은 제1 서브 화소(PX1)에 제1 조립 홀(340H1), 제2 서브 화소(PX2)에 제2 조립 홀(340H2) 및 제3 서브 화소(PX3)에 제3 조립 홀(340H3)을 포함할 수 있다.
제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3)은 각각소정의 깊이를 갖는 홈, 리세스, 그루브, 덴트(dent)일 수 있다.
앞서 기술한 바와 같이, 자가 조립 방식을 이용하여 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)는 각각 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3)에 조립될 수 있다.
제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3) 각각에 배치된 제 반도체 발광 소자, 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)의 상면은 격벽(340)의 상면과 같거나 이보다 더 높을 수 있다.
한편, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 각각 제1 조립 배선(321, 323, 325) 및 제2 조립 배선(322, 324, 326)을 포함할 수 있다.
제1 조립 배선(321, 323, 325)은 기판(310)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 배치될 수 있다. 제2 조립 배선(322, 324, 326)은 기판(310)의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 배치될 수 있다.
제1 조립 배선(321, 323, 325) 및 제2 조립 배선(322, 324, 326) 사이의 DEP force에 의해 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)는 각각 제1 서브 화소(PX1)의 제1 조립 홀(340H1), 제2 서브 화소(PX2)의 제2 조립 홀(340H2) 및 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 배치될 수 있다. 즉, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 제1 조립 배선(321, 323, 325)과 제2 조립 배선(322, 324, 326)은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)를 조립하기 위해 구비될 수 있다.
제1 조립 배선(321, 323, 325)과 제2 조립 배선(322, 324, 326)은 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3) 각각의 중심을 지나는 제2 방향(Y)으로의 기준선을 중심으로 서로 대칭적인 구조를 가질 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서, 제1 조립 배선(321, 323, 325)은 제1 도전 전극(321-1, 323-1, 325-1) 및 제2 도전 전극(321-2, 323-2, 325-2)을 포함하고, 제2 조립 배선(322, 324, 326)는 제1 도전 전극(322-1, 324-1, 326-1) 및 제2 도전 전극(322-2, 324-2, 326-2)을 포함할 수 있다.
제1 조립 배선(321, 323, 325)의 제1 도전 전극(321-1, 323-1, 325-1)은 제2 방향(Y)을 따라 길게 배치될 수 있다. 제1 조립 배선(321, 323, 325)의 제1 도전 전극(321-1, 323-1, 325-1)의 일부 영역은 각각 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3) 각각을 향해 연장되는 돌출 전극을 포함할 수 있다. 제1 조립 배선(321, 323, 325)의 제1 도전 전극(321-1, 323-1, 325-1)의 돌출 전극은 각각 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3)과 수직으로 중첩될 수 있다.
제1 조립 배선(321, 323, 325)의 제2 도전 전극(321-2, 323-2, 325-2)은 각각 제1 도전 전극(321-1, 323-1, 325-1)에 연결되고, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)와 수직으로 중첩될 수 있다. 제1 조립 배선(321, 323, 325)의 제2 도전 전극(321-2, 323-2, 325-2)의 일부 영역은 각각 상기 제1 도전 전극(321-1, 323-1, 325-1)의 돌출 전극과 수직으로 중첩될 수 있다. 예컨대, 제2 도전 전극(321-2, 323-2, 325-2)은 제1 도전 전극(321-1, 323-1, 325-1)의 돌출 전극의 측면과 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 제2 도전 전극(321-2, 323-2, 325-2)은 돌출 전극의 하면에 접할 수도 있다.
제2 조립 배선(322, 324, 326)의 제1 도전 전극(322-1, 324-1, 326-1)은 제2 방향(Y)을 따라 길게 배치될 수 있다. 제2 조립 배선(322, 324, 326)의 제1 도전 전극(322-1, 324-1, 326-1)의 일부 영역은 각각 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3) 각각을 향해 연장되는 돌출 전극을 포함할 수 있다. 제2 조립 배선(322, 324, 326)의 제1 도전 전극(322-1, 324-1, 326-1)의 돌출 전극은 각각 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3)과 수직으로 중첩될 수 있다.
제2 조립 배선(322, 324, 326)의 제2 도전 전극(322-2, 324-2, 326-2)은 각각 제1 도전 전극(322-1, 324-1, 326-1)에 연결되고, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)와 수직으로 중첩될 수 있다. 제2 조립 배선(322, 324, 326)의 제2 도전 전극(322-2, 324-2, 326-2)의 일부 영역은 각각 상기 제1 도전 전극(322-1, 324-1, 326-1)의 돌출 전극과 수직으로 중첩될 수 있다. 예컨대, 제2 도전 전극(322-2, 324-2, 326-2)은 제1 도전 전극(322-1, 324-1, 326-1)의 돌출 전극의 측면과 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 제2 도전 전극(322-2, 324-2, 326-2)은 돌출 전극의 하면에 접할 수도 있다.
예컨대, 제1 조립 배선(321, 323, 325)의 제1 도전 전극(321-1, 323-1, 325-1)과 제2 조립 배선(322, 324, 326)의 제1 도전 전극(322-1, 324-1, 326-1)은 각각 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3) 각각의 중심을 지나는 제2 방향(Y)으로의 기준선을 중심으로 서로 대칭적인 구조를 가질 수 있다. 예컨대, 제1 조립 배선(321, 323, 325)의 제2 도전 전극(321-2, 323-2, 325-2)과 제2 조립 배선(322, 324, 326)의 제2 도전 전극(322-2, 324-2, 326-2)은 각각 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3) 각각의 중심을 지나는 제2 방향(Y)으로의 기준선을 중심으로 서로 대칭적인 구조를 가질 수 있다.
한편, 복수의 서브 화소(PX1, PX2, PX3)는 각각 복수의 연결 전극(370-1, 370-2, 370-3)을 포함할 수 있다.
제1 연결 전극(370-1)은 제1 서브 화소(PX1)의 제1 조립 홀(340H1) 내에 제1 반도체 발광 소자(150-1)의 둘레에 배치될 수 있다. 제1 연결 전극(370-1)의 일 측은 제1 반도체 발광 소자(150-1)의 측부에 연결될 수 있다. 제1 연결 전극(370-1)의 일측은 제1 반도체 발광 소자(150-1)의 측부 전극(155)에 연결될 수 있다. 제1 연결 전극(370-1)의 타측은 제1 조립 배선(321) 및/또는 제2 조립 배선(322)에 연결될 수 있다. 제1 연결 전극(370-1)의 타측은 제1 조립 배선(321)의 제1 도전 전극(321-1)에 접할 수 있다. 제1 연결 전극(370-1)의 타측은 제1 조립 배선(321)의 제2 도전 전극(321-2)에 접할 수 있다. 제1 연결 전극(370-1)의 타측은 제2 조립 배선(322)의 제1 도전 전극(322-1)에 접할 수 있다. 제1 연결 전극(370-1)의 타측은 제2 조립 배선(322)의 제2 도전 전극(322-2)에 접할 수 있다.
제1 조립 배선(321)의 제2 도전 전극(321-2)의 일부 영역은 제1 연결 전극(370-1)의 타측과 수직으로 중첩되고, 제1 조립 배선(321)의 제2 도전 전극(321-2)의 다른 영역은 제1 반도체 발광 소자(150-1)와 수직으로 중첩될 수 있다. 제2 조립 배선(322)의 제2 도전 전극(322-2)의 일부 영역은 제1 연결 전극(370-1)의 타측과 수직으로 중첩되고, 제2 조립 배선(322)의 제2 도전 전극(322-2)의 다른 영역은 제1 반도체 발광 소자(150-1)와 수직으로 중첩될 수 있다.
제2 연결 전극(370-2)은 제2 서브 화소(PX2)의 제2 조립 홀(340H2) 내에 제2 반도체 발광 소자(150-2)의 둘레에 배치될 수 있다. 제2 연결 전극(370-2)의 일 측은 제2 반도체 발광 소자(150-2)의 측부에 연결될 수 있다. 제2 연결 전극(370-2)의 일측은 제2 반도체 발광 소자(150-2)의 측부 전극에 연결될 수 있다. 제2 연결 전극(370-2)의 타측은 제1 조립 배선(323) 및/또는 제2 조립 배선(324)에 연결될 수 있다. 제2 연결 전극(370-2)의 타측은 제1 조립 배선(323)의 제1 도전 전극(323-1)에 접할 수 있다. 제2 연결 전극(370-2)의 타측은 제1 조립 배선(323)의 제2 도전 전극(323-2)에 접할 수 있다. 제2 연결 전극(370-2)의 타측은 제2 조립 배선(324)의 제1 도전 전극(324-1)에 접할 수 있다. 제2 연결 전극(370-2)의 타측은 제2 조립 배선(324)의 제2 도전 전극(324-2)에 접할 수 있다.
제1 조립 배선(323)의 제2 도전 전극(323-2)의 일부 영역은 제2 연결 전극(370-2)의 타측과 수직으로 중첩되고, 제1 조립 배선(323)의 제2 도전 전극(323-2)의 다른 영역은 제2 반도체 발광 소자(150-2)와 수직으로 중첩될 수 있다. 제2 조립 배선(324)의 제2 도전 전극(324-2)의 일부 영역은 제2 연결 전극(370-2)의 타측과 수직으로 중첩되고, 제2 조립 배선(324)의 제2 도전 전극(324-2)의 다른 영역은 제2 반도체 발광 소자(150-2)와 수직으로 중첩될 수 있다.
제3 연결 전극(370-3)은 제3 서브 화소(PX3)의 제3 조립 홀(340H3) 내에 제3 반도체 발광 소자(150-3)의 둘레에 배치될 수 있다. 제3 연결 전극(170-3)의 일 측은 제3 반도체 발광 소자(150-3)의 측부에 연결될 수 있다. 제3 연결 전극(170-3)의 일측은 제3 반도체 발광 소자(150-3)의 측부 전극에 연결될 수 있다. 제3 연결 전극(170-3)의 타측은 제1 조립 배선(325) 및/또는 제2 조립 배선(326)에 연결될 수 있다. 제3 연결 전극(170-3)의 타측은 제1 조립 배선(325)의 제1 도전 전극(325-1)에 접할 수 있다. 제3 연결 전극(170-3)의 타측은 제1 조립 배선(325)의 제2 도전 전극(325-1)에 접할 수 있다. 제3 연결 전극(170-3)의 타측은 제2 조립 배선(326)의 제1 도전 전극(326-1)에 접할 수 있다. 제3 연결 전극(170-3)의 타측은 제2 조립 배선(326)의 제2 도전 전극(326-2)에 접할 수 있다.
제1 조립 배선(325)의 제2 도전 전극(325-2)의 일부 영역은 제3 연결 전극(170-3)의 타측과 수직으로 중첩되고, 제1 조립 배선(325)의 제2 도전 전극(325-2)의 다른 영역은 제3 반도체 발광 소자(150-3)와 수직으로 중첩될 수 있다. 제2 조립 배선(326)의 제2 도전 전극(326-2)의 일부 영역은 제3 연결 전극(170-3)의 타측과 수직으로 중첩되고, 제2 조립 배선(326)의 제2 도전 전극(326-2)의 다른 영역은 제3 반도체 발광 소자(150-3)와 수직으로 중첩될 수 있다.
한편, 제1 연결 전극(370-1)은 제1 반도체 발광 소자(150-1), 제1 조립 배선(321)의 제1 도전 전극(321-1) 및 제2 도전 전극(321-2)과 제2 조립 배선(322)의 제1 도전 전극(322-1)과 제2 도전 전극(322-2)뿐만 아니라 제1 조립 홀(340H1) 내에 노출된 제1 절연층(330) 및 격벽(340)에 부착될 수 있다. 이에 따라, 제1 연결 전극(370-1)에 의해 제1 조립 배선(321), 제2 조립 배선(322) 및 제1 반도체 발광 소자(150-1)의 고정력이 강화될 수 있다.
제2 연결 전극(370-2)은 제2 반도체 발광 소자(150-2), 제1 조립 배선(323)의 제1 도전 전극(323-1) 및 제2 도전 전극(323-2)과 제2 조립 배선(324)의 제1 도전 전극(324-1)과 제2 도전 전극(324-2)뿐만 아니라 제2 조립 홀(340H2) 내에 노출된 제1 절연층(330) 및 격벽(340)에 부착될 수 있다. 이에 따라, 제2 연결 전극(370-2)에 의해 제1 조립 배선(323), 제2 조립 배선(324) 및 제2 반도체 발광 소자(150-2)의 고정력이 강화될 수 있다.
제3 연결 전극(170-3)은 제3 반도체 발광 소자(150-3), 제1 조립 배선(325)의 제1 도전 전극(325-1) 및 제2 도전 전극(325-2)과 제2 조립 배선(326)의 제1 도전 전극(326-1)과 제2 도전 전극(326-2)뿐만 아니라 제3 조립 홀(340H3) 내에 노출된 제1 절연층(330) 및 격벽(340)에 부착될 수 있다. 이에 따라, 제3 연결 전극(170-3)에 의해 제1 조립 배선(325), 제2 조립 배선(326) 및 제3 반도체 발광 소자(150-3)의 고정력이 강화될 수 있다.
한편, 전극 배선(360)은 복수의 화소(PX) 상에 배치될 수 있다. 즉, 전극 배선(360)은 복수의 화소(PX) 각각을 구성하는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 상에 배치될 수 있다. 예컨대, 전극 배선(360)은 제1 서브 화소(PX1)의 제1 반도체 발광 소자(150-1), 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3) 상에 배치될 수 있다. 예컨대, 전극 배선(360)은 격벽(340) 상에 배치될 수 있다. 예컨대, 예컨대, 전극 배선(360)은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 제1 조립 홀(340H1), 제2 조립 홀(340H2) 및 제3 조립 홀(340H3) 각각의 제2 절연층(350) 상에 배치될 수 있다.
전극 배선(360)은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)에 공통으로 연결될 수 있다.
전극 배선(360)은 제1 반도체 발광 소자(150-1)의 상면(151a)에 접할 수 있다. 전극 배선(360)은 제1 반도체 발광 소자(150-1)의 제1 도전형 반도체층(151)의 상면(151a)에 접할 수 있다. 제1 도전형 반도체층(151) 상에 상부 전극이 배치되는 경우, 전극 배선(360)은 상부 전극의 상면에 접할 수 있다. 상부 전극은 오믹 형성을 위한 오믹층을 포함할 수 있다.
전극 배선(360)은 제2 반도체 발광 소자(150-2)의 상면에 접할 수 있다. 전극 배선(360)은 제2 반도체 발광 소자(150-2)의 제1 도전형 반도체층(151)의 상면에 접할 수 있다. 제1 도전형 반도체층(151) 상에 상부 전극이 배치되는 경우, 전극 배선(360)은 상부 전극의 상면에 접할 수 있다. 상부 전극은 오믹 형성을 위한 오믹층을 포함할 수 있다.
전극 배선(360)은 제3 반도체 발광 소자(150-3)의 상면에 접할 수 있다. 전극 배선(360)은 제3 반도체 발광 소자(150-3)의 제1 도전형 반도체층(151)의 상면에 접할 수 있다. 제1 도전형 반도체층(151) 상에 상부 전극이 배치되는 경우, 전극 배선(360)은 상부 전극의 상면에 접할 수 있다. 상부 전극은 오믹 형성을 위한 오믹층을 포함할 수 있다.
전극 배선(360)은 격벽(340)의 상면에 접할 수 있다. 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상면(151a)은 격벽(340)의 상면과 동일 수평선 상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다. 격벽(340)의 상면이 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상면(151a)보다 더 낮게 위치되는 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상면(151a)과 격벽(340)의 상면은 동일 수평선 상에 위치되지 않는다.
한편, 제1 조립 배선(321, 323, 325) 및/또는 제2 조립 배선(322, 324, 326)은 아노드 전극이고, 전극 배선(360)은 캐소드 전극일 수 있다. 이러한 경우, 전극 배선(360)에 음(-)의 전압이 공급되고 제1 조립 배선(321, 323, 325) 및/또는 제2 조립 배선(322, 324, 326)에 양(+)의 전압이 공급되므로, 제1 조립 배선(321, 323, 325) 및/또는 제2 조립 배선(322, 324, 326) --> 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 또는 제3 반도체 발광 소자(150-3) --> 전극 배선(360)의 순서로 전류가 흐를 수 있다. 예컨대, 제1 전류가 제1 반도체 발광 소자(150-1)의 하부에서 상부로 흐르고, 제1 전류에 상응하는 휘도를 갖는 적색 광이 제1 반도체 발광 소자(150-1)에서 발광될 수 있다. 예컨대, 제2 전류가 제2 반도체 발광 소자(150-2)의 하부에서 상부로 흐르고, 제2 전류에 상응하는 휘도를 갖는 녹색 광이 제2 반도체 발광 소자(150-2)에서 발광될 수 있다. 예컨대, 제3 전류가 제3 반도체 발광 소자(150-3)의 하부에서 상부로 흐르고, 제3 전류에 상응하는 휘도를 갖는 청색 광이 제3 반도체 발광 소자(150-3)에서 발광될 수 있다. 여기서, 제1 전류, 제2 전류 및 제3 전류는 각각 광을 생성하기 위한 구동 전류일 수 있다.
다시 도 11 내지 도 13을 참조하면, 실시예에 따른 디스플레이 장치(300)는 제1 절연층(330) 및 제2 절연층(350)을 포함할 수 있다.
제1 절연층(330)은 제1 조립 배선(321, 323, 325) 및 제2 조립 배선(322, 324, 326) 상에 배치될 수 있다. 제1 절연층(330)은 제1 조립 배선(321, 323, 325) 및 제2 조립 배선(322, 324, 326)이 자가 조립시 유체에 노출되어 부식되는 것을 방지할 수 있다. 제1 절연층(330)은 제1 조립 배선(321, 323, 325)과 제2 조립 배선(322, 324, 326) 간의 전기적 쇼트를 방지할 수 있다. 제1 절연층(330)은 복수의 반도체 발광 소자(150-1, 150-2, 150-3)을 보다 용이하게 조립하도록 도와줄 수 있다. 이를 위해, 제1 절연층(330)은 유전율을 갖는 절연 재질로 이루어질 수 있다. DEP force는 제1 절연층(330)의 유전율뿐만 아니라 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 내의 유전율, 예컨대 패시베이션층(157)의 유전율에 의해 그 세기가 달라질 수 있다.
제1 절연층(330)은 절연 특성이 우수한 재질로 이루어질 수 있다. 예컨대, 제1 절연층(330)은 SiNx나 SiOx와 같은 무기 절연 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
제2 절연층(350)은 복수의 서브 화소(PX1, PX2, PX3)에 배치될 수 있다. 즉, 제2 절연층(350)은 제1 서브 화소(PX1)의 제1 조립 홀(340H1), 제2 서브 화소(PX2)의 제2 조립 홀(340H2) 및 제3 서브 화소(PX3)의 제3 조립 홀(340H3) 각각에 배치될 수 있다. 제2 절연층(350)은 제1 조립 홀(340H1)에서 제1 반도체 발광 소자(150-1)의 둘레에 배치될 수 있다. 제2 절연층(350)은 제1 조립 홀(340H1)에서 제1 연결 전극(370-1) 상에 배치될 수 있다. 제2 절연층(350)은 제2 조립 홀(340H2)에서 제2 반도체 발광 소자(150-2)의 둘레에 배치될 수 있다. 제2 절연층(350)은 제2 조립 홀(340H2)에서 제2 연결 전극(370-2) 상에 배치될 수 있다. 제2 절연층(350)은 제3 조립 홀(340H3)에서 제3 반도체 발광 소자(150-3)의 둘레에 배치될 수 있다. 제2 절연층(350)은 제3 조립 홀(340H3)에서 제3 연결 전극(170-3) 상에 배치될 수 있다.
제2 절연층(350)의 상면은 격벽(340)의 상면과 동일 수평선 상에 위치될 수 있다. 제2 절연층(350)의 상면은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상면(151a)과 동일 수평선 상에 위치될 수 있다.
한편, 도 12에 도시한 바와 같이, 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3)은 각각 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 제1 조립 배선(321, 323, 325) 및 제2 조립 배선(322, 324, 326)과 컨택 홀(CTH1a, CTH1b, CTH2a, CTH2b, CTH3a, CTH3b)을 통해 전기적으로 연결될 수 있다. 도면에는 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각이 제1 조립 배선(321, 323, 325) 및 제2 조립 배선(322, 324, 326) 모두에 연결되는 것으로 도시되고 있지만, 제1 조립 배선(321, 323, 325) 또는 제2 조립 배선(322, 324, 326) 중에서 선택적으로 연결될 수도 있다.
한편, 도 15는 실시예에 따른 디스플레이 장치에서 바텀 에미션 방식에 따라 영상을 디스플레이하는 모습을 도시한다.
도 15에 도시한 바와 같이, 제1 반도체 발광 소자(150-1)에서 생성된 광이 직접 하부 방향으로 방출되거나 전극 배선(360)에 의해 반사된 후 하부 방향을 진행될 수 있다. 하부 방향으로 진행되는 적색 광은 제1 조립 배선(321)이 및/또는 제2 조립 배선(322)을 투과할 수 있다. 이를 위해, 전극 배선(360)은 반사 전극이고, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 투명 전극일 수 있다. 제1 조립 배선(321)의 제1 도전 전극(321-1) 및/또는 제2 조립 배선(322)의 제1 도전 전극(322-1)은 금속 전극이고, 제1 조립 배선(321)의 제2 도전 전극(321-2) 및/또는 제2 조립 배선(322)의 제2 도전 전극(322-2)은 투명 전극일 수 있다. 제1 조립 배선(321)의 제1 도전 전극(321-1) 및/또는 제2 조립 배선(322)의 제1 도전 전극(322-1)이 불투명한 금속 전극일지라도, 적색 광의 파장이 투과될 수 있는 두께로 설계함으로써, 적색 광이 제1 조립 배선(321)의 제1 도전 전극(321-1) 및/또는 제2 조립 배선(322)의 제1 도전 전극(322-1)을 투과할 수 있다.
도시되지 않았지만, 제2 반도체 발광 소자(150-2)의 녹색 광 및 제3 반도체 발광 소자(150-3)의 청색 광 또한 하부 방향으로 진행되는 바텀 에미션 방식으로 발광될 수 있다.
실시예에 따르면, 전극 배선(360)이 반사 전극으로서 광을 반사시켜 줌으로써, 광의 휘도를 향상시킬 수 있다.
도 16은 실시예에 따른 디스플레이 장치에서 탑 에미션(top emission) 방식에 따라 영상을 디스플레이하는 모습을 도시한다.
도 16에 도시한 바와 같이, 제1 반도체 발광 소자(150-1)에서 생성된 광이 직접 상부 방향으로 방출되거나 제1 조립 배선(321)이 및/또는 제2 조립 배선(322)에 의해 반사된 후 상부 방향을 진행될 수 있다. 상부 방향으로 진행되는 적색 광은 전극 배선(360)을 투과할 수 있다. 이를 위해, 전극 배선(360)은 투명 전극이고, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 반사 전극일 수 있다. 제1 조립 배선(321)의 제2 도전 전극(321-2) 및/또는 제2 조립 배선(322)의 제2 도전 전극(322-2)은 반사 전극일 수 있다.
도시되지 않았지만, 제2 반도체 발광 소자(150-2)의 녹색 광 및 제3 반도체 발광 소자(150-3)의 청색 광 또한 상부 방향으로 진행되는 탑 에미션 방식으로 발광될 수 있다.
실시예에 따르면, 전극 배선(360)을 별도의 절연층을 관통하지 않고 직접 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 상측에 연결할 수 있다. 따라서, 실시예는 별도의 절연층 상에 전극 배선을 형성하여 개별적으로 각 반도체 발광 소자에 연결하기 위해 컨택 홀을 형성하는 경우, 패턴 마스크의 미스얼라인으로 인한 컨택 홀의 쉬프트에 의한 전극 배선과 각 반도체 발광 소자 둘레의 연결 전극 간의 전기적 쇼트를 방지할 수 있다.
실시예에 따르면, 별도의 절연층 상에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각에 연결하기 위한 제1 전극 배선, 제2 전극 배선 및 제3 전극 배선을 개별적으로 형성할 필요 없이, 플레이트 형상의 단일 전극 배선(360)을 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 상에 배치함으로써, 구조가 단순하고 공정이 쉬울 수 있다.
도 17 내지 도 24는 실시예에 따른 디스플레이 장치의 제조 공정을 도시하는 단면도이다.
도 17 내지 도 24는 디스플레이 장치(300)의 제1 서브 화소(PX)의 제조 공정을 도시하고 있지만, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 또한 이하에서 설명될 제1 서브 화소(PX1)의 제조 공정과 동일할 수 있다.
도 17에 도시한 바와 같이, 제1 도전 전극(321-1, 322-1)이 기판(310) 상에 서로 이격되어 형성될 수 있다. 즉, 도전막이 기판(310) 상에 증착되고 패터닝됨으로써, 제1 도전 전극(321-1, 322-1)이 형성될 수 있다. 제1 도전 전극(321-1, 322-1)은 불투명 전극, 투명 전극 또는 반사 전극일 수 있다. 제1 도전 전극(321-1, 322-1)은 단일층이거나 다중층일 수 있다.
도 18에 도시한 바와 같이, 제2 도전 전극(321-2, 322-2)이 기판(310) 상에 서로 이격되어 형성될 수 있다. 즉, 도전막이 기판(310) 상에 증착되고 패터닝됨으로써, 제2 도전 전극(321-2, 322-2)이 형성될 수 있다. 제2 도전 전극(321-2, 322-2)은 불투명 전극, 투명 전극 또는 반사 전극일 수 있다. 제2 도전 전극(321-2, 322-2)은 단일층이거나 다중층일 수 있다.
제2 도전 전극(321-2, 322-2)의 일부 영역은 제1 도전 전극(321-1, 322-1)의 일부 영역과 수직으로 중첩됨으로써, 서로 전기적으로 연결될 수 있다.
제1 도전 전극(321-1)과 제1 도전 전극(321-1)에 연결된 제2 도전 전극(321-2)에 의해 제1 조립 배선(321)이 구성될 수 있다. 제1 도전 전극(322-1)과 제1 도전 전극(322-1)에 연결된 제2 도전 전극(322-2)에 의해 제2 조립 배선(322)이 구성될 수 있다.
제1 조립 배선(321) 및 제2 조립 배선(322)은 나중에 제1 반도체 발광 소자(150-1)를 조립하기 위해 사용될 수 있다.
도 19에 도시한 바와 같이, 제1 절연층(330)이 제1 조립 배선(321)과 제2 조립 배선(322) 상에 형성될 수 있다. 제1 절연층(330)은 기판(310)의 전 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 제1 절연층(330)은 절연성이 우수한 무기물 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 제1 절연층(330)은 유전율을 갖는 절연 재질로 이루어질 수 있다.
도 20에 도시한 바와 같이, 격벽(340)이 제1 절연층(330) 상에 형성될 수 있다. 격벽(340)은 제1 조립 홀(340H1)을 가질 수 있다. 격벽(340)이 제1 절연층(330) 상에 형성된 후, 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 격벽(340)이 제거됨으로써, 제1 조립 홀(340H1)에 형성될 수 있다. 즉, 격벽(340)이 제거됨으로써, 제1 절연층(330)의 상면이 노출될 수 있다.
격벽(340)은 나중에 제1 조립 홀(340H1)에 조립될 제1 반도체 발광 소자(150-1)의 두께와 같거나 작도록 형성될 수 있다.
예컨대, 제1 조립 홀(340H1)은 제1 조립 배선(321)의 제2 도전 전극(321-2)과 제2 조립 배선(322)의 제2 도전 전극(322-2) 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
이와 같이, 제1 조립 배선(321), 제2 조립 배선(322) 및 제1 조립 홀(340H1)이 형성된 기판(310)을 조립 기판(300A)이나 백플레인 기판으로 부를 수 있다. 조립 기판(300A)에는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각을 구동하기 위한 구동 회로들, 예컨대 도 7에 도시된 스캔 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(Cst) 등이 구비될 수 있다.
한편, 이와 같이 제조된 조립 기판(300A)을 이용하여 자가 조립 공정이 수행될 수 있다.
먼저, 챔버(도 10의 1300)에 유체(1200)가 채워진 후, 조립 기판(300A)이 챔버(1300)에 체결될 수 있다. 이후, 복수의 제1 반도체 발광 소자(150-1)가 유체(120)에 투입될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)에 교류 전압을 인가함으로써, 제1 조립 홀(340H1)에 DEP force가 형성될 수 있다. 이후, 조립 기판(300A) 후방에서 적어도 하나 이상의 자석(1100)이 회전 및/또는 이동함으로써, 복수의 제1 반도체 발광 소자(150-1)가 회전 및/또는 이동할 수 있다.
챔버(1300) 내에서 회전 및/또는 이동 중인 복수의 제1 반도체 발광 소자(150-1) 중에서 제1 조립 홀(340H1)에 가장 인접한 제1 반도체 발광 소자(150-1)가 제1 조립 배선(321)과 제2 조립 배선(322) 간의 교류 전압에 의해 형성된 DEP force에 의해 제1 조립 홀(340H1)에 조립될 수 있다. 제1 조립 홀(340H1)에 조립된 제1 반도체 발광 소자(150-1)의 하측은 제1 절연층(330)의 상면에 접하거나 제1 절연층(330)의 상면 위에 위치될 수 있다.
도 21에 도시한 바와 같이, 제1 조립 홀(340H1)에 조립된 제1 반도체 발광 소자(150-1)는 DEP force에 고정되어 제1 조립 홀(340H1) 밖으로 이탈되지 않는다.
도 22에 도시한 바와 같이, 제1 조립 홀(340H1)에서 제1 반도체 발광 소자(150-1)의 둘레에 위치된 제1 절연층(330)이 제거됨으로써, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 상면이 노출된 연결 홀(330H)이 형성될 수 있다. 연결 홀(330H)에 의해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 제1 도전 전극(321-1, 322-1)의 일부 영역의 상면이 노출될 수 있다. 연결 홀(330H)에 의해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 제2 도전 전극(321-2, 322-2)의 일부 영역의 상면이 노출될 수 있다. 연결 홀(330H)은 제1 반도체 발광 소자(150-1)와 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 전기적으로 연결하는데 사용될 수 있다.
즉, 도 23에 도시한 바와 같이, 제1 조립 홀(340H1)에서 제1 반도체 발광 소자(150-1)의 둘레에 제1 연결 전극(370-1)이 형성될 수 있다. 제1 연결 전극(370-1)은 제1 반도체 발광 소자(150-1)의 측부 전극(155)에 접할 수 있다. 제1 연결 전극(370-1)은 제1 반도체 발광 소자(150-1)의 패시베이션층(157)의 일부 영역에 접할 수 있다. 제1 연결 전극(370-1)은 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 제1 도전 전극(321-1, 322-1)의 일부 영역에 접할 수 있다. 제1 연결 전극(370-1)은 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의의 제2 도전 전극(321-2, 322-2)의 일부 영역에 접할 수 있다. 제1 연결 전극(370-1)은 제1 조립 홀(340H1)에서 제1 절연층(330) 및 격벽(340)에 접할 수 있다.
한편, 제1 조립 홀(340H1)에서 제1 반도체 발광 소자(150-1)의 둘레에 제2 절연층(350)이 형성될 수 있다. 제2 절연층(350)은 두꺼운 두께로 형성되므로, 두께 형성이 쉬운 유기물 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 절연층(350)은 제1 조립 홀(340H1)에서 제1 연결 전극(370-1) 상에 배치될 수 있다. 제2 절연층(350)의 상면은 격벽(340)의 상면과 동일 수평선 상에 위치될 수 있다. 제2 절연층(350)의 상면은 제1 반도체 발광 소자(150-1)의 상면(151a)과 동일 수평선 상에 위치될 수 있다. 제2 절연층(350)에 의해 제1 연결 전극(370-1)과 제1 반도체 발광 소자(150-1) 각각의 고정력이 강화될 수 있다.
도 24에 도시한 바와 같이, 전극 배선(360)이 기판(310) 상에 형성될 수 있다. 도전 막이 기판(310) 상에 증착되고 패터닝됨으로써, 전극 배선(360)이 형성될 수 있다. 즉, 전극 배선(360)을 형성하는데 있어서, 증착 공정만 필요하고 컨택 홀 형성 공정이 필요하지 않아 공정이 쉽고 공정 시간이 단축될 수 있다.
전극 배선(360)은 제1 반도체 발광 소자(150-1) 상에 형성될 수 있다. 전극 배선(360)은 격벽(340) 상에 형성될 수 있다. 전극 배선(360)은 제2 절연층(350) 상에 형성될 수 있다.
도시되지 않았지만, 전극 배선(360)은 제1 반도체 발광 소자(150-1)를 포함하는 제1 서브 화소(PX1)뿐만 아니라 제2 반도체 발광 소자(150-2)를 포함하는 제2 서브 화소(PX2) 및 제3 반도체 발광 소자(150-3)를 포함하는 제3 서브 화소(PX3) 상에도 형성될 수 있다.
전극 배선(360)은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 상에 동일 공정에 의해 일체로 형성되므로, 구조가 단순하고 공정이 쉬울 수 있다.
후공정에 의해 전극 배선(360)이 형성됨으로써, 디스플레이 장치(300)가 제조될 수 있다.
한편, 이상에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)을 포함하는 단위 화소(PX)에 관한 디스플레이 장치(300)가 기술되었다.
하지만, 디스플레이 장치(300)에서 영상을 구현하기 위해서는 복수의 화소(PX)를 포함하는 디스플레이 패널과 이 디스플레이 패널을 구동하기 위한 다양한 회로 장치가 필요하다.
도 25는 실시예에 따른 디스플레이 장치를 도시한 블록도이다.
도 25를 참조하면, 실시예에 따른 디스플레이 장치(300)는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)은 도 6에서 기술되었으므로, 더 이상의 설명은 생략한다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다.
화소(PX) 각각의 구조는 도 11 내지 도 13에 도시되고 있다.
실시예에서, 전극 배선(360)은 디스플레이 패널(10)의 표시 영역(DA) 상에 일체로 배치될 수 있다.
즉, 전극 배선(360)은 표시 영역(DA)의 화소(PX)들뿐만 아니라 화소(PX)들 사이의 경계 영역까지 일체로 배치되므로, 구조가 단순하고 공정이 쉬울 수 있다.
도 11 내지 도 13 및 도 25를 참조하면, 전극 배선(360)은 표시 영역(DA)의 화소(PX)들 각각의 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2), 제3 반도체 발광 소자(150-3), 격벽(340) 및 제2 절연층(350) 상에 배치될 수 있다. 전극 배선(360)의 상면 및/또는 하면은 수평 면을 가질 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (16)

  1. 기판;
    상기 기판 상에 제1 조립 배선;
    상기 기판 상에 제2 조립 배선;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 조립 홀을 포함하는 격벽;
    상기 조립 홀에 반도체 발광 소자;
    상기 반도체 발광 소자의 측부에 연결 전극; 및
    상기 반도체 발광 소자의 상측에 전극 배선;을 포함하고,
    상기 제1 조립 배선 및 상기 제2 조립 배선은 각각,
    상기 조립 홀과 수직으로 중첩하는 제1 도전 전극; 및
    상기 제1 도전 전극에 연결되고 상기 반도체 발광 소자와 수직으로 중첩하는 제2 도전 전극;을 포함하는,
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 기판은 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소)를 포함하고,
    상기 반도체 발광 소자는,
    상기 제1 서브 화소에 적어도 하나의 제1 반도체 발광 소자;
    상기 제2 서브 화소에 적어도 하나의 제2 반도체 발광 소자; 및
    상기 제3 서브 화소에 적어도 하나의 제3 반도체 발광 소자;를 포함하고,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자 각각은 상이한 광을 발광하는,
    디스플레이 장치.
  3. 제2항에 있어서,
    상기 전극 배선은,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자에 공통으로 연결되는,
    디스플레이 장치.
  4. 제2항에 있어서,
    상기 연결 전극은,
    상기 제1 서브 화소의 상기 제1 반도체 발광 소자의 둘레에 제1 연결 전극;
    상기 제2 서브 화소의 상기 제2 반도체 발광 소자의 둘레에 제2 연결 전극; 및
    상기 제3 서브 화소의 상기 제3 반도체 발광 소자의 둘레에 제3 연결 전극;을 포함하는,
    디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자 각각은,
    발광층; 및
    상기 발광층의 하측에서 연장되어 상기 발광층의 측부에 배치된 측부 전극;을 포함하고,
    상기 제1 연결 전극, 상기 제2 연결 전극 및 상기 제3 연결 전극은 각각,
    상기 측부 전극에 접하는,
    디스플레이 장치.
  6. 제4항에 있어서,
    상기 제1 연결 전극, 상기 제2 연결 전극 및 상기 제3 연결 전극은 각각,
    상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선에 연결되는,
    디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1 연결 전극, 상기 제2 연결 전극 및 상기 제3 연결 전극은 각각,
    상기 제1 도전 전극에 접하는,
    디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 연결 전극, 상기 제2 연결 전극 및 상기 제3 연결 전극은 각각,
    상기 제2 도전 전극에 접하는,
    디스플레이 장치.
  9. 제2항에 있어서,
    상기 전극 배선은,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자 및 상기 격벽 상에 배치되는,
    디스플레이 장치.
  10. 제2항에 있어서,
    상기 전극 배선은,
    상기 제1 반도체 발과 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자 각각의 상면에 접하는,
    디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 각각의 상면은 각각 상기 격벽의 상면과 동일 수평선 상에 위치되는,
    디스플레이 장치.
  12. 제1항에 있어서,
    상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선은 아노드 전극이고,
    상기 전극 배선은 캐소드 전극인,
    디스플레이 장치.
  13. 제1항에 있어서,
    상기 제1 도전 전극은 금속 전극인,
    디스플레이 장치.
  14. 제1항에 있어서,
    상기 제2 도전 전극은 투명 전극이고,
    상기 전극 배선은 반사 전극인,
    디스플레이 장치.
  15. 제1항에 있어서,
    상기 제2 도전 전극은 반사 전극이고,
    상기 전극 배선은 투명 전극인,
    디스플레이 장치.
  16. 제1항에 있어서,
    상기 반도체 발광 소자는,
    하측의 사이즈가 상측의 사이즈보다 크도록 경사면을 갖는,
    디스플레이 장치.
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