WO2024014579A1 - 반도체 발광 소자 패키지 및 디스플레이 장치 - Google Patents

반도체 발광 소자 패키지 및 디스플레이 장치 Download PDF

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WO2024014579A1
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semiconductor light
emitting device
light emitting
assembly
semiconductor
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PCT/KR2022/010341
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김명수
박성진
오태수
강병준
김정섭
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엘지전자 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to semiconductor light emitting device packages and display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • a micro-LED display is a display that uses micro-LED, a semiconductor light emitting device with a diameter or cross-sectional area of 100 ⁇ m or less, as a display element.
  • micro-LED displays use micro-LED, a semiconductor light-emitting device, as a display device, they have excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency, and luminance.
  • the micro-LED display has the advantage of being able to freely adjust the size and resolution and implement a flexible display because the screen can be separated and combined in a modular manner.
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the self-assembly method is a method in which the semiconductor light-emitting device finds its assembly position within the fluid on its own, and is an advantageous method for implementing a large-screen display device.
  • the red light-emitting device, the green light-emitting device, and the blue light-emitting device are individually subjected to the dropping process, assembly process, and recovery process, so there is a problem in that the process time takes a very long time.
  • a light-emitting device not recovered in the previous process is assembled with other light-emitting devices, light-emitting devices emitting light of different colors are assembled in a specific color area, resulting in color mixing, making it difficult to implement full color.
  • the red light-emitting device, the green light-emitting device, and the blue light-emitting device must be placed in the pixels of the display substrate, it is difficult to reduce the size of the pixel, making it difficult to implement ultra-high resolution.
  • the embodiments aim to solve the above-described problems and other problems.
  • Another object of the embodiment is to provide a light emitting device package and a display device that can improve assembly speed.
  • Another purpose of the embodiment is to provide a light emitting device package and display device that can prevent color mixing defects.
  • Another purpose of the embodiment is to provide a light emitting device package and display device capable of implementing ultra-high resolution.
  • a semiconductor light emitting device package includes: a common connection electrode having a first region and a second region; a first semiconductor light emitting device on the first region of the common connection electrode; a pair of first assembled wiring lines on the second region of the common connection electrode; and a second semiconductor light emitting device on the pair of first assembly wirings.
  • the semiconductor light emitting device package may include a third semiconductor light emitting device on the pair of first assembly wirings.
  • the common connection electrode may have a third area, and the second area may be located between the first area and the third area.
  • the semiconductor light emitting device package may include a fourth semiconductor light emitting device on the third region of the common connection electrode; and a fifth semiconductor light emitting device and a sixth semiconductor light emitting device on the pair of first assembly wirings.
  • the first semiconductor light emitting device and the fourth semiconductor light emitting device are red semiconductor light emitting devices
  • the second semiconductor light emitting device and the fifth semiconductor light emitting device are green semiconductor light emitting devices
  • the third semiconductor light emitting device and the sixth semiconductor light emitting device The semiconductor light emitting device may be a blue semiconductor light emitting device.
  • the first semiconductor light-emitting device, the second semiconductor light-emitting device, and the third semiconductor light-emitting device constitute a first pixel
  • the fourth semiconductor light-emitting device, the fifth semiconductor light-emitting device, and the sixth semiconductor light-emitting device are a first pixel. 2 pixels can be configured.
  • the first semiconductor light-emitting device, the second semiconductor light-emitting device, and the third semiconductor light-emitting device constitute a pixel
  • the fourth semiconductor light-emitting device, the fifth semiconductor light-emitting device, and the sixth semiconductor light-emitting device constitute a dummy pixel. It can be configured.
  • the second semiconductor light emitting device, the third semiconductor light emitting device, the fifth semiconductor light emitting device, and the sixth semiconductor light emitting device may be disposed between the first semiconductor light emitting device and the fourth semiconductor light emitting device.
  • the third semiconductor light emitting device and the sixth semiconductor light emitting device may be disposed between the second semiconductor light emitting device and the fifth semiconductor light emitting device.
  • the common connection electrode is connected to the lower side of each of the first semiconductor light-emitting device and the fourth semiconductor light-emitting device, and connects the second semiconductor light-emitting device, the third semiconductor light-emitting device, and the second semiconductor light-emitting device between the pair of first assembly wirings. It may be connected to the lower side of each of the fifth semiconductor light emitting device and the sixth semiconductor light emitting device.
  • the common connection electrode may be connected to a lower side of each of the pair of first assembly wirings.
  • the semiconductor light emitting device package includes: a first common pad on one side of the first semiconductor light emitting device; and a second common pad on one side of the fourth semiconductor light emitting device.
  • the first common pad may be connected to a first assembly wiring of the pair of first assembly wirings
  • the second common pad may be connected to a second assembly wiring of the pair of first assembly wirings.
  • the first common pad and the second common pad may be located diagonally.
  • the first semiconductor light emitting device and the fourth semiconductor light emitting device include a GaAs-based semiconductor material
  • the second semiconductor light emitting device, the third semiconductor light emitting device, the fifth semiconductor light emitting device, and the sixth semiconductor light emitting device each include It may include GaN-based semiconductor material.
  • the second semiconductor light emitting device, the third semiconductor light emitting device, the fifth semiconductor light emitting device, and the sixth semiconductor light emitting device may each include a magnetic layer.
  • the common connection electrode may include a reflective layer.
  • the common connection electrode may have a third area, and the first area may be located between the second area and the third area.
  • the semiconductor light emitting device package includes: a pair of second assembly lines on the third region of the common connection electrode; and a third semiconductor light emitting device on the pair of second assembly wirings.
  • At least one of the common connection electrode, the pair of first assembled wires, or the pair of second assembled wires may include a magnetic layer.
  • a display device includes: a panel substrate including a plurality of pixels; a pair of first assembled wires corresponding to each of the plurality of pixels; a partition wall including an assembly hole on the pair of first assembly wirings; It includes a semiconductor light emitting device package in the assembly hole.
  • the semiconductor light emitting device package includes a common connection electrode having a first region and a second region; a first semiconductor light emitting device on the first region of the common connection electrode; a pair of second assembly wirings on the second region of the common connection electrode; and a second semiconductor light emitting device and a third semiconductor light emitting device on the pair of second assembly wirings.
  • a semiconductor light-emitting device package 350 including a plurality of semiconductor light-emitting devices 421 to 426 capable of displaying an image is assembled on the display substrate 310 using a self-assembly method. , assembly defects caused by individually assembling semiconductor light-emitting devices can be prevented and assembly speed can be dramatically improved.
  • the process speed can be dramatically improved compared to when the semiconductor light emitting devices are individually assembled.
  • the semiconductor light emitting device package 350 including a plurality of semiconductor light emitting devices 421, 422, and 423 is assembled, thereby preventing color mixing defects.
  • the semiconductor light-emitting device package 350 including a plurality of semiconductor light-emitting devices 421 to 426 is manufactured using a semiconductor process, thereby reducing the separation distance between the semiconductor light-emitting devices 421 to 426. You can. In this way, by manufacturing the display device (300 in FIGS. 7 and 8) based on the semiconductor light-emitting device package 350 with a reduced separation distance between the semiconductor light-emitting devices 421 to 426, ultra-high resolution can be realized.
  • a magnetic layer is included in each of the plurality of semiconductor light-emitting devices 421 to 426 and/or a pair of assembly wirings in the semiconductor light-emitting device package 350, so that the semiconductor light-emitting device package 350 is more stable by the magnet during self-assembly. Since it is easily moved, the assembly speed can be improved by increasing the mobility of the semiconductor light emitting device package 350.
  • the semiconductor light-emitting device package 350 including a plurality of semiconductor light-emitting devices 421 to 426 becomes larger, the semiconductor light-emitting device package 350 is more strongly influenced by the DEP force formed on the display substrate 310 and is assembled. Since it is assembled more quickly and stably in the hole 340H, assembly speed can be improved and assembly defects can be prevented.
  • the semiconductor light emitting device package 350 of the embodiment includes a plurality of semiconductor light emitting devices 421 to 426 to form two pixels (PX1 and PX2), thereby further improving resolution. It can be.
  • the semiconductor light emitting device package 350 of the embodiment includes a plurality of semiconductor light emitting devices 421 to 426 to form one pixel (PX) and a dummy pixel (PX_D), so that the pixel Even if the semiconductor light emitting devices 421 to 423 in (PX) fail, they can be replaced with the semiconductor light emitting devices 424 to 426 in the dummy pixel (PX_D), thereby significantly improving yield.
  • the common connection electrode 450 may include a reflective layer. As shown in FIGS. 10A to 10D, the reflective layer of the common connection electrode 450 may reflect light traveling downward from the first semiconductor light-emitting device 421 or the fourth semiconductor light-emitting device 424 upward.
  • the reflective layer of the common connection electrode 450 is between a pair of assembly wirings 441 and 442 in the second and third semiconductor light emitting devices 422 and 423 or the fifth and sixth semiconductor light emitting devices 425 and 426, respectively. Light traveling downward through the recess 430 can be reflected upward. Accordingly, luminance can be improved by increasing forward light efficiency or light output by the reflective layer of the common connection electrode 450.
  • Figure 1 shows a living room of a house where a display device according to an embodiment is placed.
  • Figure 2 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2.
  • FIG. 4 is an enlarged view of the first panel area in the display device of FIG. 1.
  • Figure 5 is an enlarged view of area A2 in Figure 4.
  • Figure 6 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • Figure 7 is a diagram illustrating a display device according to an embodiment.
  • Figure 8 is a cross-sectional view schematically showing a display device according to an embodiment.
  • Figure 9a is a plan view showing a semiconductor light emitting device package according to the first embodiment.
  • Figure 9b is a bottom view showing a semiconductor light emitting device package according to the first embodiment.
  • FIG. 10A is a cross-sectional view taken along line D1-D2 of the semiconductor light emitting device package according to the first embodiment of FIG. 9A.
  • FIG. 10B is a cross-sectional view taken along line E1-E2 of the semiconductor light emitting device package according to the first embodiment of FIG. 9A.
  • FIG. 10C is a cross-sectional view taken along line F1-F2 of the semiconductor light emitting device package according to the first embodiment of FIG. 9A.
  • FIG. 10D is a cross-sectional view taken along line G1-G2 of the semiconductor light emitting device package according to the first embodiment of FIG. 9A.
  • Figure 11a is a cross-sectional view showing a second semiconductor light emitting device.
  • Figure 11b is a cross-sectional view showing a third semiconductor light emitting device.
  • FIG. 12 shows a plurality of semiconductor light emitting device packages manufactured on a wafer.
  • Figure 13 shows two pixels composed of first to sixth semiconductor light emitting devices.
  • FIG. 14 shows one pixel and one dummy pixel constructed by first to sixth semiconductor light emitting devices.
  • 15 to 28 show a manufacturing process of a semiconductor light emitting device package according to the first embodiment.
  • Figure 29 is a plan view showing a plurality of semiconductor light emitting device packages manufactured on a wafer according to the second embodiment.
  • Display devices described in this specification include TVs, shines, mobile phones, smart phones, head-up displays (HUDs) for automobiles, backlight units for laptop computers, displays for VR or AR, etc. You can. However, the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even if it is a new product type that is developed in the future.
  • HUDs head-up displays
  • Figure 1 shows a living room of a house where a display device according to an embodiment is installed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and an IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display may be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • FIG. 2 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be rectangular, but is not limited thereto. That is, the display panel 10 may be formed in a circular or oval shape. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel 10 may be divided into a display area (DA) and a non-display area (NDA) disposed around the display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • the pixels (PX) connected to the high-potential voltage line (VDDL) supplied, the low-potential voltage line (VSSL) supplied with the low-potential voltage, and the data lines (D1 to Dm) and scan lines (S1 to Sn). It can be included.
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel (PX1) emits a first color light of a first main wavelength
  • the second sub-pixel (PX2) emits a second color light of a second main wavelength
  • the third sub-pixel (PX3) A third color light of a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 2 it is illustrated that each of the pixels PX includes three sub-pixels, but the present invention is not limited thereto. That is, each pixel PX may include four or more sub-pixels.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting elements (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT is connected to a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and the first electrodes of the light emitting elements LD. It may include a connected drain electrode.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are mainly described as being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing controller 22.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • Timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the scan driver 30 receives a scan control signal (SCS) from the timing control unit 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power supply.
  • FIG. 4 is an enlarged view of the first panel area in the display device of FIG. 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, by tiling.
  • it may be composed of a single display panel in which a plurality of panel areas are formed integrally.
  • Figure 5 is an enlarged view of area A2 in Figure 4.
  • the display device 100 of the embodiment may include a substrate 200, assembly wiring 201 and 202, an insulating layer 206, and a plurality of semiconductor light emitting devices 150. More components may be included than this.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 that are spaced apart from each other.
  • the first assembly wiring 201 and the second assembly wiring 202 may be provided to generate dielectrophoresis force (DEP force) to assemble the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip type semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light-emitting device 150 may include, but is not limited to, a red semiconductor light-emitting device 150, a green semiconductor light-emitting device 150G, and a blue semiconductor light-emitting device 150B0 to form a unit pixel (sub-pixel).
  • red and green phosphors may be provided to implement red and green colors, respectively.
  • the substrate 200 may be a support member that supports components disposed on the substrate 200 or a protection member that protects the components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be made of sapphire, glass, silicon, or polyimide. Additionally, the substrate 200 may include a flexible material such as PEN (Polyethylene Naphthalate) or PET (Polyethylene Terephthalate). Additionally, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may also function as an assembly substrate when self-assembling a light emitting device.
  • the substrate 200 may be a backplane equipped with circuits in the sub-pixels (PX1, PX2, PX3) shown in FIGS. 2 and 3, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • PX1, PX2, PX3 sub-pixels shown in FIGS. 2 and 3, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • ST, DT transistors
  • Cst capacitors
  • signal wires etc.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. (200) may be integrated to form one substrate.
  • the insulating layer 206 may be a conductive adhesive layer that has adhesiveness and conductivity, and the conductive adhesive layer may be flexible and enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropic conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness, but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206.
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, etc.
  • the assembly hall 203 may also be called a hall.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, etc.
  • the assembly hole 203 may be different depending on the shape of the semiconductor light emitting device 150.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device each have different shapes, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first oval shape with a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second oval shape with a second minor axis and a second major axis.
  • the second major axis of the oval shape of the blue semiconductor light emitting device may be greater than the second major axis of the oval shape of the green semiconductor light emitting device
  • the second minor axis of the oval shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the oval shape of the green semiconductor light emitting device.
  • methods for mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 6) and a transfer method.
  • Figure 6 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • the assembled substrate 200 which will be described later, can also function as the display substrate 200a in a display device after assembly of the light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be introduced into the chamber 1300 filled with the fluid 1200, and the semiconductor light emitting device 150 may be placed on the assembly substrate ( 200). At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly substrate 200 may be assembled into the assembly hole 207H by DEP force caused by the electric field of the assembly wiring.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • the chamber may be called a water tank, container, container, etc.
  • the assembled substrate 200 may be placed on the chamber 1300. Depending on the embodiment, the assembled substrate 200 may be input into the chamber 1300.
  • the semiconductor light emitting device 150 may be a horizontal semiconductor light emitting device, a vertical semiconductor light emitting device, or a flip chip type semiconductor light emitting device.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) containing a magnetic material.
  • the magnetic layer may include a magnetic metal such as nickel (Ni). Since the semiconductor light emitting device 150 introduced into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by the magnetic field generated from the assembly device 1100.
  • the magnetic layer may be disposed on the top or bottom or on both sides of the light emitting device.
  • the semiconductor light emitting device 150 may include a passivation layer 156 surrounding the top and side surfaces.
  • the passivation layer 156 may be formed using an inorganic insulator such as silica or alumina through PECVD, LPCVD, sputtering deposition, etc. Additionally, the passivation layer 156 may be formed by spin coating an organic material such as photoresist or polymer material.
  • the semiconductor light emitting device 150 may include a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between them.
  • the first conductive semiconductor layer may be an n-type semiconductor layer
  • the second conductive semiconductor layer may be a p-type semiconductor layer, but are not limited thereto.
  • the first conductive semiconductor layer, the second conductive semiconductor layer, and the active layer disposed between them may constitute a light emitting unit.
  • the light emitting part may be called a light emitting layer, a light emitting area, etc.
  • a first electrode (layer) may be disposed under the first conductivity type semiconductor layer, and a second electrode (layer) may be disposed on the second conductivity type semiconductor layer.
  • a partial area of the first conductivity type semiconductor layer or the second conductivity type semiconductor layer may be exposed to the outside. Accordingly, in the manufacturing process of the display device after the semiconductor light emitting device 150 is assembled on the assembly substrate 200, some areas of the passivation layer may be etched.
  • the first electrode may include at least one layer.
  • the first electrode may include an ohmic layer, a reflective layer, a magnetic layer, a conductive layer, an anti-oxidation layer, an adhesive layer, etc.
  • the ohmic layer may include Au, AuBe, etc.
  • the reflective layer may include Al, Ag, etc.
  • the magnetic layer may include Ni, Co, etc.
  • the conductive layer may include Cu or the like.
  • the anti-oxidation layer may include Mo and the like.
  • the adhesive layer may include Cr, Ti, etc.
  • the second electrode may include a transparent conductive layer.
  • the second electrode may include ITO, IZO, etc.
  • the assembly substrate 200 may include first assembly wiring 201 and second assembly wiring 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled.
  • Each of the first assembled wiring 201 and the second assembled wiring 202 may be formed by stacking multiple single metals, metal alloys, metal oxides, etc.
  • the first assembled wiring 201 and the second assembled wiring 202 each have Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of the following, but is not limited thereto.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and the assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembled wiring 201 and the second assembled wiring 202 to protect the first assembled wiring 201 and the second assembled wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly wiring 201 and the second assembly wiring 202 can be prevented.
  • the insulating layer 215 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly wiring 201 and the second assembly wiring 202 when assembling the semiconductor light emitting device 150. can have a maximum thickness for stable assembly.
  • a partition wall 207 may be formed on the insulating layer 215. Some areas of the partition wall 207 may be located on top of the first assembly wiring 201 and the second assembly wiring 202, and the remaining area may be located on the top of the assembly substrate 200.
  • An assembly hole 207H where the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200, and the surface where the assembly hole 207H is formed may be in contact with the fluid 1200.
  • the assembly hole 207H can guide the exact assembly position of the semiconductor light emitting device 150.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding location. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • Assembly device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move while in contact with the assembly substrate 200 in order to maximize the area to which the magnetic field is applied within the fluid 1200.
  • the assembly device 1100 may include a plurality of magnetic materials or may include a magnetic material of a size corresponding to that of the assembly substrate 200. In this case, the moving distance of the assembly device 1100 may be limited to within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100.
  • the semiconductor light emitting device 150 may enter the assembly hole 207H and be fixed by the DEP force formed by the electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100.
  • the first and second assembly wirings 201 and 202 generate an electric field using an AC power source, and a DEP force may be formed between the assembly wirings 201 and 202 due to this electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting device 150 assembled on the assembly hole 207H of the assembly substrate 200 and the assembly wiring 201 and 202 to improve the bonding force of the light emitting device 150. It can be improved.
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200.
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the time required to assemble each semiconductor light-emitting device on a substrate can be drastically shortened, making it possible to implement a large-area, high-pixel display more quickly and economically.
  • FIGS. 7 to 29 Descriptions omitted below can be easily understood from FIGS. 1 to 6 and the description given above in relation to the corresponding drawings.
  • Figure 7 is a diagram illustrating a display device according to an embodiment.
  • Figure 8 is a cross-sectional view schematically showing a display device according to an embodiment.
  • a display device 300 may include a display substrate 310, a plurality of semiconductor light emitting device packages 350, and a first signal line group 361.
  • the display substrate 310 may serve as a support member that supports various components of the display device 300.
  • a plurality of assembly holes 340H may be provided on the display substrate 310.
  • a partition wall 340 may be disposed on the display substrate 310, and a plurality of assembly holes 340H may be formed in the partition wall 340.
  • a plurality of pixels may be defined on the display substrate 310.
  • one pixel PX may be provided with at least one assembly hole 340H.
  • the semiconductor light emitting device package 350 may be placed in the assembly hole 340H of the partition wall 340. Accordingly, at least one semiconductor light emitting device package 350 may be provided in one pixel PX.
  • the semiconductor light emitting device package 350 of the first embodiment can be assembled into the assembly hole 340H using a self-assembly method. Since the self-assembly method has been described in detail previously with reference to FIG. 6, detailed description is omitted.
  • a plurality of semiconductor light emitting device packages 350 may be assembled in a plurality of assembly holes 340H using a self-assembly method.
  • the first assembly wiring 321 and the second assembly wiring 322 are disposed in the assembly hole 340H of the display substrate 310, and the first assembly wiring 321 and the second assembly wiring 322 are
  • an insulating layer 330 (hereinafter referred to as a first insulating layer) may be disposed on the first assembled wiring 321 and the second assembled wiring 322.
  • the bottom of the assembly hole 340H may be part of the top surface of the first insulating layer 330. That is, a portion of the upper surface of the first insulating layer 330 may be exposed through the assembly hole 340H.
  • the shape of the assembly hole 340H may correspond to the shape of the semiconductor light emitting device package 350.
  • the semiconductor light emitting device package 350 has a square shape when viewed from above, so the assembly hole 340H may also have a square shape.
  • the size of the assembly hole 340H may be larger than the size of the semiconductor light emitting device package 350. That is, when the semiconductor light emitting device package 350 is inserted into the assembly hole 340H, the outer surface of the semiconductor light emitting device package 350 may be spaced apart from the inner surface of the assembly hole 340H.
  • the semiconductor light emitting device package 350 and the assembly hole 340H have a square shape, so when the semiconductor light emitting device package 350 is assembled in the assembly hole 340H, the assembly hole 340H Due to the square shape, the semiconductor light emitting device package 350 can maintain its current assembled state without being rotated, thereby strengthening the fixing force of the semiconductor light emitting device package 350.
  • an insulating layer 360 (hereinafter referred to as a second insulating layer) may be formed on the semiconductor light emitting device package 350 and the partition wall 340.
  • a black matrix may be disposed between the pixels PX to distinguish between the pixels PX.
  • the black matrix may be disposed on the partition wall 340 between the partition wall 340 and the second insulating layer 360, excluding the assembly hole 340H, but this is not limited.
  • the semiconductor light emitting device package 350 may generate light of a plurality of different colors.
  • a color image can be displayed by a plurality of colored lights.
  • a plurality of semiconductor light emitting device packages 350 may each be disposed in a plurality of pixels (PX).
  • the semiconductor light-emitting device package 350 of the first embodiment includes a first semiconductor light-emitting device 421, a second semiconductor light-emitting device 422, and a third semiconductor light-emitting device 423, as shown in FIGS. 9A and 9B. It can be included.
  • the first semiconductor light-emitting device 421, the second semiconductor light-emitting device 422, and the third semiconductor light-emitting device 423 may emit light of different colors to display an image.
  • the first semiconductor light-emitting device 421 may be a red semiconductor light-emitting device
  • the second semiconductor light-emitting device 422 may be a green semiconductor light-emitting device
  • the third semiconductor light-emitting device 423 may be a blue semiconductor light-emitting device. There is no limitation on this.
  • the first signal line group 361 is disposed on one side of each of the plurality of assembly holes 340H and may include a plurality of signal lines (VDD_1, VDD_2, VDD_3, and VSS).
  • a driving transistor (DT in FIG. 3) may be connected between each of the plurality of signal lines (VDD_1, VDD_2, VDD_3, and VSS) and the pixel (PX).
  • a plurality of signal lines may be connected to each of a plurality of pixels (PX).
  • Each of the plurality of pixels (PX) may include at least one semiconductor light emitting device package 350.
  • a plurality of signal lines (VDD_1, VDD_2, VDD_3, and VSS) may be connected to a plurality of semiconductor light emitting devices 421 to 423 of the semiconductor light emitting device package 350, respectively.
  • the plurality of signal lines may include a first signal line (VDD_1), a second signal line (VDD_2), a third signal line (VDD_3), and a fourth signal line (VSS). You can.
  • the first signal line (VDD_1), the second signal line (VDD_2), and the signal line (VDD_3) may be arranged parallel to each other in the second direction (Y).
  • the fourth signal line (VSS) may intersect the first signal line (VDD_1), the second signal line (VDD_2), and the signal line (VDD_3) and may be disposed along the first direction (X).
  • the pixel PX may be defined by the intersection of the first signal line (VDD_1), the second signal line (VDD_2), the third signal line (VDD_3), and the fourth signal line (VSS). Accordingly, a pixel PX may be defined for each intersection area of the first signal line VDD_1, the second signal line VDD_2, the third signal line VDD_3, and the fourth signal line VSS.
  • the first signal line (VDD_1), the second signal line (VDD_2), the third signal line (VDD_3), and the fourth signal line (VSS) are connected to the pixel (PX) through a plurality of connection lines (370-1 to 370-4). ) Can be connected to a plurality of semiconductor light-emitting devices 421 to 423 of each semiconductor light-emitting device package 350.
  • a plurality of connection lines 370 - 1 to 370 - 4 may be formed after the semiconductor light emitting device package 350 is assembled in the assembly hole 340H on the display substrate 310 .
  • the first signal line (VDD_1) is connected to the first side of the first semiconductor light emitting device 421 through the first connection line (370-1), and the second signal line (VDD_2) is connected to the second connection line ( 370-2), and is connected to the first side of the second semiconductor light-emitting device 422, and the third signal line (VDD_3) is connected to the third semiconductor light-emitting device 423 through the third connection line 370-3.
  • the fourth signal line (VSS) is connected to each of the first semiconductor light-emitting device 421, the second semiconductor light-emitting device 422, and the third semiconductor light-emitting device 423 through the fourth connection line 370-4. Can be connected on 2 sides.
  • the fourth signal line (VSS) is connected to the first common pad 443, and the first common pad 443 is connected to the first semiconductor light emitting device 421, the second semiconductor light emitting device 422, and the third semiconductor light emitting device. It can be commonly connected to (423).
  • the first common pad 443 extends horizontally from the second side of the first semiconductor light emitting device 421 onto the pair of assembly wirings 441 and 442 and is connected to the pair of assembly wirings 441 and 442. You can.
  • a pair of assembly wirings 441 and 442 may be connected to the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 through the common connection electrode 450.
  • the common connection electrode 450 may be connected to the lower side of each of the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423.
  • the common connection electrode 450 may contact the lower surfaces of each of the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423.
  • the common connection electrode 450 may contact the lower surfaces of the magnetic layers 422-1 and 423-1 of the second semiconductor light-emitting device 422 and the third semiconductor light-emitting device 423, respectively.
  • the first common pad 443 and the connection lines 370-1 to 37-4 are disposed above each of the plurality of semiconductor light-emitting devices 421 to 423, each of the plurality of semiconductor light-emitting devices 421 to 423 It may hinder the progress of light. Accordingly, the first common pad 443 and the connection lines 370-1 to 37-4 may be made of a conductive material with excellent light transmittance.
  • the first common pad 443 and the connection lines 370-1 to 37-4 may include ITO or IZO, but are not limited thereto.
  • the first common pad 443 and the connection lines 370-1 to 37-4 are made of a transparent conductive material, the light emitted from each of the plurality of semiconductor light emitting devices 421 to 423 progresses. Since the light is not obstructed, the light is easily emitted, thereby preventing a decrease in light efficiency.
  • the display device 300 may include a second signal line group 362.
  • the second signal line group 362 is disposed on the other side of each of the plurality of assembly holes 340H and may include a plurality of signal lines VDD_1', VDD_2', and VDD_3'.
  • a driving transistor (DT in FIG. 3) may be connected between each of the plurality of signal lines (VDD_1', VDD_2', and VDD_3') and the pixel (PX).
  • the semiconductor light-emitting device package 350 includes a fourth semiconductor light-emitting device 424, a fifth semiconductor light-emitting device 425, and a sixth semiconductor light-emitting device 426. can do.
  • the fourth semiconductor light-emitting device 424, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 may emit light of different colors to display an image.
  • the fourth semiconductor light-emitting device 424 may be a red semiconductor light-emitting device
  • the fifth semiconductor light-emitting device 425 may be a green semiconductor light-emitting device
  • the sixth semiconductor light-emitting device 426 may be a blue semiconductor light-emitting device. There is no limitation on this.
  • the first semiconductor light-emitting device 421 and the fourth semiconductor light-emitting device 424 each include a GaAs-based semiconductor material
  • the light emitting device 425 and the sixth semiconductor light emitting device 426 may include a GaN-based semiconductor material, but are not limited thereto.
  • the fifth signal line VDD_1' is connected to the first side of the fourth semiconductor light emitting device 424 through the fifth connection line 371-1
  • the sixth signal line VDD_2' is connected to the sixth connection line 371-1. It is connected to the first side of the fifth semiconductor light emitting device 425 through the line 371-2
  • the seventh signal line VDD_3' is connected to the sixth semiconductor light emitting device (VDD_3') through the seventh connection line 371-3. 426) can be connected to the first side.
  • the fourth signal line (VSS) is connected to each of the fourth semiconductor light-emitting device 424, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 through the fourth connection line 370-4. Can be connected on 2 sides.
  • the fourth signal line (VSS) is connected to the second common pad 444, and the second common pad 444 is connected to the fourth semiconductor light emitting device ( 424), and may be commonly connected to the fifth semiconductor light-emitting device 425 and the sixth semiconductor light-emitting device 426.
  • the second common pad 444 extends horizontally from the second side of the fourth semiconductor light emitting device 424 onto the pair of assembly wirings 441 and 442 and is connected to the pair of assembly wirings 441 and 442. You can.
  • a pair of assembly wirings 441 and 442 may be connected to the fifth semiconductor light emitting device 425 and the sixth semiconductor light emitting device 426 through the common connection electrode 450.
  • the common connection electrode 450 may be connected to the lower side of each of the fifth semiconductor light emitting device 425 and the sixth semiconductor light emitting device 426.
  • the common connection electrode 450 may contact the lower surfaces of each of the fifth semiconductor light emitting device 425 and the sixth semiconductor light emitting device 426.
  • the common connection electrode 450 may contact the lower surfaces of the magnetic layers 425-1 and 426-1 of the fifth semiconductor light-emitting device 425 and the sixth semiconductor light-emitting device 426, respectively.
  • Both the first common pad 443 and the second common pad 444 may be provided, or only one common pad may be provided. Additionally, three or more common pads may be provided.
  • the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 are connected to a pair of assembly wirings 441 and 442.
  • the first common pad 443 and the second common pad 444 are electrically connected to each of the upper portions of the pair of assembly wirings 441 and 442, and the pair of assembly wirings 441,
  • a common connection electrode 450 may be electrically connected to the lower side of 442).
  • the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 are disposed on the pair of assembly wirings 441 and 442. ) may be electrically connected to a pair of assembly wirings 441 and 442.
  • the second semiconductor light emitting device 422 may be electrically connected to the common connection electrode 450 through the recess 430 between a pair of assembly wirings 441 and 442.
  • the third semiconductor light emitting device 423 may be electrically connected to the common connection electrode 450 through the recess 430 between a pair of assembly wirings 441 and 442.
  • the fifth semiconductor light emitting device 425 may electrically connect the recess 430 between the pair of assembly wirings 441 and 442 to the common connection electrode 450.
  • the sixth semiconductor light emitting device 426 may electrically connect the recess 430 between the pair of assembly wirings 441 and 442 to the common connection electrode 450.
  • first semiconductor light emitting device 421 and the sixth semiconductor light emitting device 426 may be electrically connected to the common connection electrode 450.
  • the lower surfaces of each of the first semiconductor light emitting device 421 and the sixth semiconductor light emitting device 426 may be in contact with the common connection electrode 450.
  • the common connection electrode 450 is in contact with the lower surface of the first semiconductor light-emitting device 421, and the first assembly wiring 441 of the pair of assembly wirings 441 and 442 is on the lower surface of the first semiconductor light-emitting device 421.
  • the common connection electrode 450 is in contact with the lower surface of the fourth semiconductor light-emitting device 424, and the second assembly wiring 442 of the pair of assembly wirings 441 and 442 is on the lower surface of the fourth semiconductor light-emitting device 424.
  • the second semiconductor light emitting device 422, the third semiconductor light emitting device 423, the fifth semiconductor light emitting device 425, and the sixth semiconductor light emitting device 426 are exposed by the gap between the pair of assembly wirings 441 and 442. )
  • the lower surface of each may be in contact with the common connection electrode 450.
  • the size of the common connection electrode 450 may be the same as the size of the semiconductor light emitting device package 350, but this is not limited.
  • each of the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 is vertically connected electrically at the upper and lower sides. It may be a type semiconductor light emitting device.
  • the second common pad 444 and the connection lines 371-1 to 371-3 are disposed above each of the plurality of semiconductor light-emitting devices 424 to 426, each of the plurality of semiconductor light-emitting devices 424 to 426 It may hinder the progress of light. Accordingly, the second common pad 444 and the connection lines 371-1 to 371-3 may be made of a conductive material with excellent light transmittance.
  • the second common pad 444 and the connection lines 371-1 to 371-3 may include ITO or IZO, but are not limited thereto.
  • the second common pad 444 and the connection lines 371-1 to 371-3 are made of a transparent conductive material, the light emitted from each of the plurality of semiconductor light emitting devices 424 to 426 progresses. Since the light is not obstructed, the light is easily emitted, thereby preventing a decrease in light efficiency.
  • the plurality of semiconductor light emitting devices 421 to 426 included in the semiconductor light emitting device package 350 of the first embodiment may be composed of two pixels or one pixel and a dummy pixel.
  • the first to third semiconductor light emitting devices 421 to 423 constitute the first pixel PX1, and the fourth to sixth semiconductors
  • the light emitting elements 424 to 426 may form the second pixel PX2.
  • the semiconductor light emitting device package 350 shown in FIG. 13 is placed in the assembly hole 340H of FIG. 7, the number of pixels is doubled, including two pixels (PX1, PX2) per pixel (PX), Ultra-high resolution displays can be implemented.
  • the first pixel (PX1) is configured by the red data signal, green data signal, and blue data signal applied to the first to third signal lines (VDD_1 to VDD_3) included in the first signal line group 361. Red light, green light, and blue light may be emitted from each of the first to third semiconductor light emitting devices 421 to 423 to display an image for the first pixel PX1.
  • the second pixel (PX2) is configured by the red data signal, green data signal, and blue data signal applied to the first to third signal lines (VDD_1' to VDD_3') included in the second signal line group 362. Red light, green light, and blue light may be emitted from each of the fourth to sixth semiconductor light emitting devices 424 to 426 to display an image for the second pixel PX2.
  • the first to third semiconductor light emitting devices 421 to 423 constitute one pixel (PX), and the fourth to sixth semiconductors
  • the light emitting elements 424 to 426 may constitute a dummy pixel (PX_D).
  • the semiconductor light emitting device package 350 shown in FIG. 14 is placed in the assembly hole 340H shown in FIG. 7, the corresponding pixel PX displays an image and the dummy pixel PX_D does not display an image.
  • Red light, green light, and blue light are emitted from each of the three semiconductor light emitting devices 421 to 423 to display an image for the pixel PX1.
  • the fourth to sixth semiconductor light emitting devices 424 to 426 included in the dummy pixel PX_D may not emit light. That is, the red data signal, green data signal, and blue data signal are not supplied to each of the fourth to sixth semiconductor light emitting devices 424 to 426 included in the dummy pixel PX_D.
  • the failed semiconductor light emitting device is used to form a dummy pixel PX_D. It can be used instead of at least one semiconductor light emitting device among the fourth to sixth semiconductor light emitting devices 424 to 426.
  • the fifth semiconductor light-emitting device 425 emits the same color light as the second semiconductor light-emitting device 422, that is, green light. It can be used as a replacement for the second semiconductor light emitting device 422.
  • the green data signal is not supplied to the second semiconductor light emitting device 422 but instead is supplied to the fifth semiconductor light emitting device 422.
  • Green light may be supplied to the light emitting device 425 to emit green light from the fifth semiconductor light emitting device 425.
  • the semiconductor light emitting device package 350 according to the first embodiment will be described with reference to FIGS. 9A, 9B, and 10A to 10D.
  • Figure 9a is a plan view showing a semiconductor light emitting device package according to the first embodiment.
  • Figure 9b is a bottom view showing a semiconductor light emitting device package according to the first embodiment.
  • FIG. 10A is a cross-sectional view taken along line D1-D2 of the semiconductor light emitting device package according to the first embodiment of FIG. 9A.
  • FIG. 10B is a cross-sectional view taken along line E1-E2 of the semiconductor light emitting device package according to the first embodiment of FIG. 9A.
  • FIG. 10C is a cross-sectional view taken along line F1-F2 of the semiconductor light emitting device package according to the first embodiment of FIG. 9A.
  • FIG. 10D is a cross-sectional view taken along line G1-G2 of the semiconductor light emitting device package according to the first embodiment of FIG. 9A.
  • the semiconductor light emitting device package 350 includes a common connection electrode 450, a first semiconductor light emitting device 421, a pair of assembly wirings 441 and 442, It may include a second semiconductor light emitting device 422 and a third semiconductor light emitting device 423.
  • the common connection electrode 450 serves to support the first semiconductor light-emitting device 421, a pair of assembly wirings 441 and 442, the second semiconductor light-emitting device 422, and the third semiconductor light-emitting device 423. You can.
  • the common connection electrode 450 may have a first area 411 and a second area 412.
  • the first area 411 and the second area 412 may contact each other in the horizontal direction.
  • the first semiconductor light emitting device 421 is disposed on the first region 411 of the common connection electrode 450, and a pair of assembly wirings 441 and 442 are connected to the second region 412 of the common connection electrode 450. ) can be placed on. Accordingly, the pair of assembly wirings 441 and 442 and the first semiconductor light emitting device 421 may be arranged horizontally to each other. That is, the pair of assembly wirings 441 and 442 and the first semiconductor light emitting device 421 may not overlap vertically.
  • the common connection electrode 450 may function as a support substrate or support structure. That is, the common connection electrode 450 includes various components disposed thereon, namely, a pair of assembly wirings 441 and 442, a plurality of semiconductor light emitting devices 421 to 426, and common pads 443 and 444. It can play a supporting role.
  • the common connection electrode 450 may include a reflective layer.
  • the reflective layer may reflect light traveling downward from the first semiconductor light-emitting device 421 or the fourth semiconductor light-emitting device 424 upward.
  • the reflective layer is formed through a recess 430 between a pair of assembly lines 441 and 442 in the second and third semiconductor light emitting devices 422 and 423 or the fifth and sixth semiconductor light emitting devices 425 and 426, respectively. Light traveling downward can be reflected upward. Therefore, the brightness can be improved by increasing the forward light efficiency or light output by the reflective layer.
  • the first semiconductor light emitting device 421 may include a first conductivity type semiconductor layer 421a, an active layer 421b, and a second conductivity type semiconductor layer 421c.
  • the first conductivity type semiconductor layer 421a may be an n-type semiconductor layer
  • the second conductivity type semiconductor layer 421c may be a p-type semiconductor layer, but this is not limited.
  • the active layer 421b of the first semiconductor light emitting device 421 may be made of a semiconductor material that emits blue light.
  • the common connection electrode 450 may share the first conductivity type semiconductor layer 421a of the first semiconductor light emitting device 421. That is, the first conductivity type semiconductor layer 421a of the first semiconductor light emitting device 421 can be used as the common connection electrode 450. Accordingly, both the first region 411 and the second region 412 of the common connection electrode 450 may be the first conductive semiconductor layer 421a of the first semiconductor light emitting device 421.
  • the active layer 421b and the second conductive semiconductor layer 421c are formed on one area of the first conductive semiconductor layer 421a, that is, the first area 411 of the common connection electrode 450,
  • a first semiconductor light emitting device 421 including a first conductive semiconductor layer 421a, an active layer 421b, and a second conductive semiconductor layer 421c is formed on the first region 411 of the common connection electrode 450.
  • a pair of assembly wirings 441 and 442 may be disposed on another area of the first conductivity type semiconductor layer 421a, that is, on the second area 412 of the common connection electrode 450.
  • a pair of assembly wirings 441 and 442 connects the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 on the second region 412 of the common connection electrode 450 using a self-assembly method. You can have it assembled.
  • a DEP force is formed by an alternating voltage applied to a pair of assembly wirings 441 and 442, and this DEP force causes the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 to form a pair. It can be assembled on the assembly wiring (441, 442). Although not shown in the drawing, assembly corresponding to each of the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 is performed so that the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 can be easily assembled.
  • a partition wall (1030 in FIG. 16E) including holes (1021 to 1024 in FIG. 15) may be formed. The partition wall 1030 may be removed after the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 are assembled, but this is not limited.
  • the semiconductor light-emitting device package 350 may include a fourth semiconductor light-emitting device 424, a fifth semiconductor light-emitting device 425, and a sixth semiconductor light-emitting device 426.
  • the common connection electrode 450 may have a third area 413.
  • the second area 412 may be located between the first area 411 and the third area 413. Accordingly, the first area 411, the second area 412, and the third area 413 may be sequentially positioned along the horizontal direction.
  • the fourth semiconductor light emitting device 424 may be disposed on the third region 413 of the common connection electrode 450.
  • the fifth semiconductor light emitting device 425 and the sixth semiconductor light emitting device 426 may be disposed on a pair of assembly wirings 441 and 442.
  • the second semiconductor light-emitting device 422 and the third semiconductor light-emitting device 423 as well as the fifth semiconductor light-emitting device 425 and 6 The semiconductor light emitting device 426 may also be assembled on a pair of assembly wirings 441 and 442.
  • the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 may be moved along the magnet.
  • the second semiconductor light-emitting device 426 In this case, in order to enhance the mobility of each of the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426, the second semiconductor light-emitting device 426
  • the device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 each have magnetic layers 422-1, 423-1, 425-1, and 426-1. ) may include.
  • the magnetic layers 422-1, 423-1, 425-1, and 426-1 may contain nickel, cobalt, etc., but are not limited thereto.
  • the magnetic layers 422-1, 423-1, 425-1, and 426-1 include the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 425-1. It may be provided below each semiconductor light emitting device 426, but this is not limited.
  • a partition wall 1030 including holes (1021 to 1024 in FIG. 15) may be formed. The partition wall 1030 may be removed after the fifth semiconductor light emitting device 425 and the sixth semiconductor light emitting device 426 are assembled, but this is not limited.
  • the fourth semiconductor light emitting device 424 may include a first conductivity type semiconductor layer 424a, an active layer 424b, and a second conductivity type semiconductor layer 424c.
  • the first conductive semiconductor layer 424a may be an n-type semiconductor layer
  • the second conductive semiconductor layer 424c may be a p-type semiconductor layer, but this is not limited.
  • the first conductivity type semiconductor layer 424a of the fourth semiconductor light emitting device 424 may be connected to the first conductivity type semiconductor layer 421a of the first semiconductor light emitting device 421. That is, the first conductivity type semiconductor layer 424a of the fourth semiconductor light emitting device 424 and the first conductivity type semiconductor layer 421a of the first semiconductor light emitting device 421 may be formed integrally. Therefore, the first conductivity type semiconductor layer 421a of the first semiconductor light emitting device 421 or the first conductivity type semiconductor layer 424a of the fourth semiconductor light emitting device 424 is connected to the first region of the common connection electrode 450. It can be used as 411, second area 412, and third area 413.
  • the active layer 421b and the second conductive semiconductor layer 421c of the first semiconductor light-emitting device 421 or the active layer of the fourth semiconductor light-emitting device 424 are formed on the second region 412 of the common connection electrode 450. (424b) and the second conductivity type semiconductor layer 424c are not disposed. Accordingly, a recess (1010 in FIG. 16C or 16D) may be formed on the second region 412 of the common connection electrode 450.
  • the second semiconductor light-emitting device 422 the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 425 are connected to each other.
  • a semiconductor light emitting device 426 may be disposed.
  • the third semiconductor light emitting device 423 and the sixth semiconductor light emitting device 426 may be disposed between the second semiconductor light emitting device 422 and the fifth semiconductor light emitting device 425.
  • the first semiconductor light emitting device 421 and the fourth semiconductor light emitting device 424 may be symmetrical to each other with respect to the center of the semiconductor light emitting device package 350.
  • the second semiconductor light emitting device 422 and the fifth semiconductor light emitting device 425 may be symmetrical to each other with respect to the center of the semiconductor light emitting device package 350.
  • the third semiconductor light emitting device 423 and the sixth semiconductor light emitting device 426 may be symmetrical to each other with respect to the center of the semiconductor light emitting device package 350.
  • the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 are disposed on a pair of assembly wirings 441 and 442. You can.
  • the second semiconductor light emitting device 422, the third semiconductor light emitting device 423, the fifth semiconductor light emitting device 425, and the sixth semiconductor light emitting device are caused by the DEP force formed on the pair of assembly wirings 441 and 442.
  • 426 can be self-assembled on a pair of assembly wirings 441 and 442 at the same time.
  • the third semiconductor light emitting device 423 and the sixth semiconductor light emitting device 426 may be disposed between the second semiconductor light emitting device 422 and the fifth semiconductor light emitting device 425. Accordingly, the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the sixth semiconductor light-emitting device 426, and the Five semiconductor light emitting devices 425 may be arranged in this order.
  • unexplained symbols 461 to 468 may be contact holes.
  • a plurality of connection lines (370-1 to 370-4, 371-1 to 371-3) are connected to a plurality of semiconductor light emitting devices (421 to 426) of the semiconductor light emitting device package 350 through these contact holes (461 to 468). can be connected to
  • the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 may be pre-made semiconductor light emitting devices, that is, chips.
  • the fifth semiconductor light emitting device 425 and the sixth semiconductor light emitting device 426 may also be pre-made chips.
  • These second semiconductor light-emitting devices 422, third semiconductor light-emitting devices 423, fifth semiconductor light-emitting devices 425, and sixth semiconductor light-emitting devices 426 are formed by a pair of assembly wirings 441 and 442. It can be self-assembled on a pair of assembly wires 441 and 442 by DEP force.
  • the second semiconductor light emitting device 422 may include a first conductivity type semiconductor layer 422a, an active layer 422b, and a second conductivity type semiconductor layer 422c.
  • the third semiconductor light emitting device 423 may include a first conductivity type semiconductor layer 423a, an active layer 423b, and a second conductivity type semiconductor layer 423c.
  • the second semiconductor light emitting device 422 includes a magnetic layer 422-1, a first conductive semiconductor layer 422a, an active layer 422b, and a second conductive semiconductor layer 422c below the first conductive semiconductor layer 422a. ) may include a passivation layer (422-2) surrounding the.
  • the second semiconductor light emitting device 423 includes a magnetic layer 423-1, a first conductive semiconductor layer 423a, an active layer 423b, and a second conductive semiconductor layer below the first conductive semiconductor layer 423a. It may include a passivation layer (423-2) surrounding (423c).
  • the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 may include magnetic layers 422-1 and 423-1, respectively.
  • the magnetic layer 422-1 is disposed under the first conductivity type semiconductor layer 422a of the second semiconductor light emitting device 422, and the magnetic layer 423-1 is disposed under the first conductivity type semiconductor layer 422a of the third semiconductor light emitting device 423. It may be disposed under the semiconductor layer 423a.
  • the magnetic layers 422-1 and 423-1 of each of the second semiconductor light-emitting device 422 and the third semiconductor light-emitting device 423 are magnetized by a magnet, so the second semiconductor light-emitting device is moved by the magnet. Since the 422 and the third semiconductor light emitting device 423 can be easily moved, the assembly speed of each of the second semiconductor light emitting device 422 and the third semiconductor light emitting device 423 can be improved.
  • each of the fifth semiconductor light emitting device 425 and the sixth semiconductor light emitting device 426 may include a magnetic layer (not shown).
  • the semiconductor light emitting device package 350 may include a first common pad 443 and a second common pad 444. Since these first common pads 443 and second common pads 444 are disposed on the first to sixth semiconductor light emitting devices 421 to 426, they can be made of a transparent conductive material so as not to interfere with the forward progress of the corresponding lights. there is.
  • the first common pad 443 is commonly connected on the first side of each of the first semiconductor light-emitting device 421, the second semiconductor light-emitting device 422, and the third semiconductor light-emitting device 423, and the second The common pad 444 may be commonly connected to the first side of each of the fourth semiconductor light-emitting device 424, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426.
  • the first common pad 443 may extend from the third semiconductor light emitting device 423 to the first semiconductor light emitting device 421 via the second semiconductor light emitting device 422.
  • the second common pad 444 may extend from the sixth semiconductor light emitting device 426 to the fourth semiconductor light emitting device 424 via the fifth semiconductor light emitting device 425.
  • the first common pad 443 and the second common pad 444 may be positioned diagonally with respect to the center of the semiconductor light emitting device package 350.
  • the semiconductor light emitting device package 350 may include an insulating layer 431.
  • the insulating layer 431 may serve to insulate various components disposed on the common connection electrode 450.
  • the insulating layer 431 may be composed of multiple layers, but this is not limited.
  • the plurality of layers may be made of the same insulating material, but there is no limitation thereto.
  • the insulating layer 431 may be formed around each of the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426.
  • the insulating layer 431 securely fixes each of the second semiconductor light-emitting device, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 to the common connection electrode 450. You can.
  • the insulating layer 431 may be formed on the first to sixth semiconductor light emitting devices 421 to 426.
  • the insulating layer 431 may protect the first to sixth semiconductor light emitting devices 421 to 426 from external shock or electrical short circuit caused by external foreign substances.
  • the plurality of semiconductor light emitting devices 422, 423, 425, and 426 are assembled into the assembly hole 340H shown in FIGS. 7 and 8 using a self-assembly process. can be assembled on
  • the semiconductor light emitting device package 350 of the first embodiment is provided with a plurality of semiconductor light emitting devices 421 to 426, it may not be easy to move the semiconductor light emitting device package 350 by a magnet during the self-assembly process.
  • the pair of assembly wirings 441 and 442 and/or the common connection electrode 450 of the semiconductor light-emitting device package 350 include at least two magnetic layers. It may include more than one metal layer. The larger the area of the magnetic layer, the greater the magnetization characteristics can be. To this end, the overall width W1 of the pair of assembled wirings 441 and 442 may be larger than the width W2 of the first semiconductor light emitting device 421 or the fourth semiconductor light emitting device 424. Additionally, the size of the common connection electrode 450 may be the same as the size of the semiconductor light emitting device package 350 according to the first embodiment.
  • the semiconductor light emitting device package 350 according to the first embodiment can be manufactured on the wafer 1000 shown in FIG. 12.
  • an epi layer (1005 in FIGS. 16A to 16E) for forming the first semiconductor light emitting device 421 or the fourth semiconductor light emitting device 424 is formed on the wafer 1000, and the epi layer 1005 The upper side may be etched to form a recess 1010.
  • a pair of assembly wirings 441 and 442 are formed in the recess 1010, and the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, and the fifth semiconductor light-emitting device are assembled using a self-assembly process. 425 and the sixth semiconductor light emitting device 426 can be assembled.
  • the first semiconductor light emitting device 421 and the fourth semiconductor light emitting device 424 formed in the epi layer 1005 are manufactured through a series of post-processes, and the second semiconductor light emitting device 422 is formed on the recess 1010. ), the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426 may be formed.
  • package regions corresponding to each of the plurality of semiconductor light emitting device packages 350 are divided, and after the plurality of package regions are separated from the wafer 1000 through a separation process, a common connection electrode is formed on the rear surface of each of the package regions. By forming this, a plurality of semiconductor light emitting device packages 350 can be manufactured.
  • 15 to 28 show a manufacturing process of a semiconductor light emitting device package according to the first embodiment.
  • a plurality of holes 1021 to 1024 may be formed on the wafer 1000 along the second direction (Y).
  • an epi layer 1005 may be formed on the wafer 1000.
  • the epitaxial layer 1005 may include a plurality of semiconductor layers 1005a, 1005b, and 1005c.
  • the plurality of semiconductor layers may include a first semiconductor layer 1005a, a second semiconductor layer 1005b, and a third semiconductor layer 1005c.
  • the first semiconductor layer 1005a, the second semiconductor layer 1005b, and the third semiconductor layer 1005c may each include a plurality of layers.
  • the wafer 1000 is a member that supports the epitaxial layer 1005 and allows the epitaxial layer 1005 to be easily deposited, and may be, for example, a sapphire substrate, a semiconductor substrate, or a ceramic substrate.
  • the first semiconductor layer 1005a is a first conductivity type semiconductor layer and may include a first conductivity type dopant.
  • the second semiconductor layer 1005b is an active layer and can generate light. Light having a wavelength corresponding to the bandgap of the semiconductor material of the active layer 1005b may be generated.
  • the third semiconductor layer 1005c is a second conductivity type semiconductor layer and may include a second conductivity type dopant.
  • the first conductivity type dopant may be an n-type dopant
  • the second conductivity type dopant may be a p-type dopant, but there is no limitation thereto.
  • the first semiconductor layer 1005a, the second semiconductor layer 1005b, and the third semiconductor layer 1005c may be sequentially deposited on the wafer 1000 using deposition equipment, such as MOCVD deposition equipment.
  • the recess 1010 may be formed by etching the epi layer 1005 along the second direction (Y) from the top surface to the inside. That is, the third semiconductor layer 1005c and the second semiconductor layer 1005b of the epitaxial layer 1005 are removed and a portion of the upper surface of the first semiconductor layer 1005a is removed to form a recess 1010. . Accordingly, the depth of the recess 1010 may be the sum of the thickness of the third semiconductor layer 1005c, the thickness of the second semiconductor layer 1005b, and the thickness from which a portion of the upper surface of the first semiconductor layer 1005a is removed.
  • the epi layers 1005 may be connected to each other through below the recess 1010. That is, the bottom of the recess 1010 is the first semiconductor layer 1005a of the epitaxial layer 1005, so the first semiconductor layer 1005a of the epitaxial layer 1005 corresponding to the left and right sides of the recess 1010, respectively. ) may be connected to each other through the first semiconductor layer 1005a below the recess 1010.
  • the first semiconductor layer 1005a of the epi layer 1005 on the left side of the recess 1010 is defined as the first region 411, and the first semiconductor layer of the epi layer 1005 below the recess 1010 ( 1005a) may be defined as the second area 412, and the first semiconductor layer 1005a of the epi layer 1005 on the right side of the recess 1010 may be defined as the third area 413.
  • an insulating layer 431a may be formed on the epi layer 1005. Since the epi layer 1005 includes a dopant, an insulating layer 431a may be formed to insulate the epi layer 1005.
  • a pair of assembly wirings 441 and 442 may be formed in the recess 1010.
  • a metal film is deposited on the insulating layer 431a and then patterned, thereby forming a pair of assembly wiring lines 441 and 442 in the recess 1010.
  • a pair of assembly wires 441 and 442 may be formed to be long along the second direction (Y).
  • a pair of assembly wires 441 and 442 may be made of metal with excellent electrical conductivity.
  • Each pair of assembly wires 441 and 442 may include a magnetic layer that can be easily magnetized by a magnet.
  • another insulating layer 431b may be formed on the pair of assembled wirings 441 and 442 and the insulating layer 431a.
  • the insulating layer 431a and the other insulating layer 431b may be made of the same insulating material. Accordingly, the insulating layer 431 may be formed by the insulating layer 431a and the other insulating layer 431b. Accordingly, the insulating layer 431 prevents an electrical short between the pair of assembly wirings 441 and 442 and the epi layer 1005, and the epi layer 1005 can be protected from external foreign substances.
  • a partition wall 1030 may be formed on the insulating layer 431. Since the partition wall 1030 is formed to be relatively thick, it may be made of an organic material, but this is not limited.
  • the partition wall 1030 may include a plurality of assembly holes 1021 to 1024.
  • a plurality of assembly holes 1021 to 1024 may be located on a pair of assembly wires 441 and 442 within the recess 1010.
  • a plurality of semiconductor light emitting devices 422, 423, 425, and 426 may be assembled on a pair of assembly wirings 441 and 442 using self-assembly.
  • a DEP force may be formed by an alternating voltage applied to a pair of assembly wires 441 and 442.
  • a plurality of semiconductor light emitting devices 422, 423, 425, and 426 within the fluid may move.
  • a plurality of semiconductor light emitting devices 422, 423, 425, and 426 may be moved in a fluid and then assembled in a plurality of assembly holes 1021 to 1024 on the wafer 1000.
  • the DEP force formed by the pair of assembly wirings 441 and 442 is formed in each of the plurality of assembly holes 1021 to 1024, the plurality of semiconductor light emitting devices 422 and 423 are moved by this DEP force.
  • 425 and 426 may be assembled into a plurality of assembly holes 1021 to 1024, respectively.
  • a plurality of semiconductor light emitting devices 422, 423, 425, and 426 are shown as having the same shape, but this is not limited.
  • the plurality of semiconductor light emitting devices 422, 423, 425, and 426 may have different shapes.
  • the second semiconductor light emitting device 422 and the fifth semiconductor light emitting device 425 that emit green light have a square shape
  • the third semiconductor light emitting device 423 and the sixth semiconductor light emitting device 426 emit blue light.
  • the second semiconductor light emitting device 422 and the fifth semiconductor light emitting device 425 that emit green light have a circular shape
  • the third semiconductor light emitting device 423 and the sixth semiconductor light emitting device 426 emit blue light.
  • the plurality of semiconductor light emitting devices 422, 423, 425, and 426 have different shapes, even if the plurality of semiconductor light emitting devices 422, 423, 425, and 426 are mixed in the fluid in the chamber, a pair of semiconductor light emitting devices 422, 423, 425, and 426 Simultaneous assembly is possible without assembly defects on the assembly wiring (441, 442).
  • the plurality of assembly holes (1021 to 1024 in FIG. 15) may have different shapes.
  • the corresponding assembly holes 1021 and 1024 may also have a square shape.
  • the corresponding assembly holes 1022 and 1023 may also have a circular shape.
  • Each of the plurality of semiconductor light emitting devices 422, 423, 425, and 426 may be a pre-manufactured component. That is, each of the plurality of semiconductor light emitting devices 422, 423, 425, and 426 can be manufactured using a series of semiconductor processes. Each of the plurality of semiconductor light emitting devices 422, 423, 425, and 426 includes a first conductive semiconductor layer (not shown), an active layer (not shown), a second conductive semiconductor layer (not shown), and a magnetic layer (422 in FIG. 20A). -1, 423-1, 425-1, 426-1).
  • a plurality of semiconductor light emitting devices 422, 423, 425, and 426 are formed by the DEP force formed on the pair of assembly wirings 441 and 442, respectively. It can be assembled in the assembly holes 1021 to 1024.
  • the polymer is sprayed by spraying and then removed, so that each of the plurality of semiconductor light emitting devices 422, 423, 425, and 426 is insulated by the polymer. ) can be attached to.
  • Other materials may be used instead of polymer.
  • the partition wall 1030 may also be removed, but the present invention is not limited thereto.
  • the first semiconductor layer 1005a that is, the first conductivity type semiconductor layer, can be exposed from the epi layer 1005 by partially patterning using the mask 1040.
  • the epi layer 1005 is not blocked by the mask 1040 as shown in FIG. 22B.
  • the third semiconductor layer 1005c and the second semiconductor layer 1005b may be removed to expose the first semiconductor layer 1005a.
  • a portion of the top surface of the first semiconductor layer 1005a may also be removed, but this is not limited.
  • mask 1040 may be removed.
  • the epi layer 1005 is located on both sides of the second semiconductor light emitting device 422, the third semiconductor light emitting device 423, the fifth semiconductor light emitting device 425, and the sixth semiconductor light emitting device.
  • the third semiconductor layer 1005c and the second semiconductor layer 1005b may be removed in some areas to expose the first semiconductor layer 1005a.
  • a first common pad 443 and a second common pad 444 may be formed.
  • the first semiconductor layer 1005a may be exposed in some areas of the epitaxial layer 1005.
  • a contact hole 471 exposing the top surface of the first assembled wiring 441 may be formed.
  • the first common pad 443 may electrically connect the first semiconductor layer 1005a of the epi layer 1005 and the first assembly wiring 441. That is, one side of the first common pad 443 is located on the first semiconductor layer 1005a of the epitaxial layer 1005, and the other side of the first common pad 443 is located on the first assembly wiring 441. It can be.
  • the first common pad 443 extends from the first semiconductor layer 1005a of the epi layer 1005 along the first direction (X) and is connected to the first assembly wiring 441 through the contact hole 471. You can.
  • the second common pad 444 may also be formed by the same method as the forming method of the first common pad 443 described above.
  • a plurality of contact holes 461 to 468 may be formed.
  • contact holes 462, 463, 466, and 467 are formed on the second semiconductor light-emitting device 422, the third semiconductor light-emitting device 423, the fifth semiconductor light-emitting device 425, and the sixth semiconductor light-emitting device 426, respectively.
  • contact holes 464 and 468 may be formed on the first and second common pads 443 and 444, respectively.
  • contact holes 461 and 465 may be formed on the epi layer 1005 on both sides of the pair of assembly wirings 441 and 442, respectively. These contact holes 461 to 468 can be formed by removing the insulating layer 431.
  • the epi layer 1005 is patterned using the mask 1050 to form a package area ( 350a) may be formed.
  • All layers of the epitaxial layer 1005, that is, the first semiconductor layer 1005a, the second semiconductor layer 1005b, and the third semiconductor layer 1005c, may be removed along the perimeter of each of the package areas 350a.
  • the upper surface of the wafer 1000 for example, a sapphire substrate, may be exposed.
  • a recess 1060 may be formed between the package regions 350a.
  • the common connection electrode 450 is formed on the lower side of each of the package regions 350a separated from the wafer 1000, so that each of the package regions 350a becomes a plurality of semiconductor light emitting device packages 350. You can.
  • each of the package regions 350a includes first to sixth semiconductor light emitting devices 421 to 426, a pair of assembly wirings 441 and 442, a first common pad 443, and a second common pad 443. may include.
  • each pad area 350a may be separated from the wafer 1000.
  • each of the pad areas 350a may be separated from the wafer 1000, but this is not limited.
  • the common connection electrode 450 is formed under each pad area 350a, so that the semiconductor light emitting device package 350 can be manufactured (FIGS. 28A to 28D).
  • the package area 350a may be separated from the wafer 1000.
  • the first semiconductor layer 1005a of the epitaxial layer 10005 may be etched to expose the insulating layer 431 under the pair of assembled wirings 441 and 442. That is, the etching process of the first semiconductor layer 1005a can be performed until the insulating layer 431 is exposed.
  • the epi layer 1005 is formed by the first semiconductor layer 1005a, the second semiconductor layer 1005b, and the third semiconductor layer 1005c, respectively, into the first semiconductor light emitting device 421 and the fourth semiconductor light emitting device 424. ) can be formed.
  • the first semiconductor layer 1005a becomes the first conductive semiconductor layer 421a and 424a of the first and fourth semiconductor light emitting devices 421 and 424, respectively
  • the second semiconductor layer 1005b becomes the first conductive semiconductor layer 421a and 424a, respectively.
  • the third semiconductor layer 1005c is the second conductivity type semiconductor of each of the first and fourth semiconductor light emitting devices 421 and 424. This may be layer 1005c.
  • the insulating layer 431 below the pair of assembly wiring lines 441 and 442 may be etched to expose the pair of assembly wiring lines 441 and 442. Accordingly, the pair of assembly wiring lines 441 and 442 may be etched.
  • a recess 430 may be formed between the insulating layers 431 and 442. The insulating layer 431 may be penetrated up and down by the recess 430.
  • a metal film may be deposited on the lower side of the package area 350a to form a common connection electrode 450.
  • the common connection electrode 450 is in contact with the lower surface of the first conductivity type semiconductor layer 421a of the first semiconductor light emitting device 421 and the first conductivity type semiconductor layer 424a of the fourth semiconductor light emitting device 424. You can touch the bottom of the.
  • the common connection electrode 450 may be in contact with the lower surface of each pair of assembly wirings 441 and 442.
  • the common connection electrode 450 is connected to the second semiconductor light emitting device 422, the third semiconductor light emitting device 423, and the fifth semiconductor light emitting device through the recess 430 between the pair of assembly wirings 441 and 442. It may be in contact with the lower side of each of the device 425 and the sixth semiconductor light emitting device 426.
  • the common connection electrode 450 is connected to the lower surface of the first conductivity type semiconductor layer (not shown) of the two semiconductor light emitting devices 422 through the recess 430 between the pair of assembly wirings 441 and 442,
  • the bottom surface of the first conductivity type semiconductor layer (not shown) of the third semiconductor light emitting device 423, the bottom surface of the first conductivity type semiconductor layer (not shown) of the fifth semiconductor light emitting device 425, and the sixth semiconductor light emitting device ( 426) can be in contact with each lower side of the first conductivity type semiconductor layer (not shown).
  • the first to sixth semiconductor light emitting devices 421 to 426 may be connected by the common connection electrode 450.
  • the first common pad 443 is connected to one side of the first assembly wiring 441 among the pair of common electrodes 441 and 442, and the second common pad 443 is connected to the pair of common electrodes 441 and 442. 442) is connected to one side of the second assembly wiring 442, and the common connection electrode 450 may be connected to the other side of each of the pair of assembly wirings 441 and 442.
  • connection lines (370-1 to 370-3 in FIG. 7, 371-1 to 361-3).
  • the other side of the first to sixth semiconductor light emitting devices 421 to 426 is connected to a connection line via a common connection electrode 450, a pair of assembly wires 441 and 442, and the first and second common pads 443 and 444. It can be linked to (370-4).
  • the connection line 370-4 may be connected to the first and second common pads 443 and 444 through the contact holes 464 and 468.
  • each of the first to sixth semiconductor light emitting devices 421 to 426 has a wavelength band corresponding to the current according to the corresponding voltage. Light may be emitted.
  • the first current flows in the order of the first assembly wiring 441, the first common pad 443, the fourth contact hole 464, and the fourth connection line 37-4, corresponding to the first current.
  • First light having a wavelength band may be emitted.
  • the second current flows in that order through the first assembly wiring 441, the first common pad 443, the fourth contact hole 464, and the fourth connection line 37-4, corresponding to the second current.
  • a second light having a wavelength band may be emitted.
  • the third current flows in that order through the first assembly wiring 441, the first common pad 443, the fourth contact hole 464, and the fourth connection line 37-4, corresponding to the third current.
  • Third light having a wavelength band may be emitted.
  • the first light may be red light
  • the second light may be green light
  • the third light may be blue light, but there is no limitation thereto.
  • the plurality of semiconductor light emitting device packages 350 described above are assembled using a self-assembly process on the display substrate 310 shown in FIGS. 7 and 8, and a post-process for electrical connection is performed, thereby producing a display device. (300) can be manufactured.
  • each epi layer (1005) on both sides of the pair of assembly wirings (441, 442) ) has been described in detail.
  • the epi layer 1005 between the pair of first assembly wirings and the pair of second assembly wirings A semiconductor light emitting device package including a semiconductor light emitting device formed in may be manufactured.
  • Figure 29 is a plan view showing a plurality of semiconductor light emitting device packages manufactured on a wafer according to the second embodiment.
  • a plurality of pairs of assembled wiring lines 441-1 to 441-3 and 442-1 to 442-3 may be formed on the wafer (1000 in FIGS. 16A to 16).
  • a plurality of pairs of assembly wirings 441-1 to 441-3 and 442-1 to 442-3 are formed in the pre-formed recess 1010, from the first embodiment described above (FIGS. 16A to 16E). Since it can be easily understood, detailed description is omitted.
  • Semiconductor light emitting devices 422, 423, 425, and 426 that emit different lights may be formed on each of the plurality of pairs of assembly wirings 441-1 to 441-3 and 442-1 to 442-3.
  • a plurality of semiconductor light emitting devices 422 emitting second light are formed on a pair of first assembly wirings 441-1 and 442-1, and a pair of second assembly wirings 441-2, A plurality of semiconductor light-emitting devices 423 and 426 that emit third light are formed on 442-2), and a plurality of semiconductor light-emitting devices 423 and 426 are formed on a pair of third assembly wirings 441-3 and 442-3.
  • a plurality of semiconductor light emitting devices 425 may be formed. In this way, a plurality of semiconductor light emitting devices 422 and 425 that emit second light and a plurality of semiconductor light emitting devices 423 and 426 that emit third light are connected to a pair of assembly wirings 441-1 to 441-3. , 442-1 to 442-3) may be formed alternately.
  • the plurality of semiconductor light emitting devices 421 and 424 that emit the first light are connected to the epi layer 1005 between a pair of adjacent assembly wirings 441-1 to 441-3 and 442-1 to 442-3.
  • a plurality of semiconductor light emitting devices (421, 424) each emitting first light from the epi layer (1005) between (441-2, 442-2) and a pair of third assembly wirings (441-3, 442-3) ) can be formed.
  • the semiconductor light emitting devices 421 and 424 that emit the first light are the first semiconductor light emitting devices, and the plurality of semiconductor light emitting devices 422 and 425 that emit the second light are the second semiconductor light emitting devices and emit the third light.
  • the plurality of semiconductor light emitting devices 423 and 426 may be third semiconductor light emitting devices.
  • common pads 443 and 444 may be formed on one side of the first semiconductor light emitting devices 421 and 424.
  • the common pads 443 and 444 may extend to both sides and be connected to a pair of assembly wires 441-1 to 441-3 and 442-1 to 442-3.
  • the first side of the first common pad 443 is connected to the second assembly wiring 442-1 of the pair of first assembly wirings 441-1 and 442-1, and the first common pad 443
  • the second side of may be connected to the first assembly wiring 441-2 of the pair of second assembly wirings 441-2 and 442-2.
  • the first side of the second common pad 444 is connected to the second assembly wiring 442-2 of the pair of second assembly wirings 441-2 and 442-2, and the second side of the second common pad 444 is connected to the second assembly wiring 442-2.
  • the second side may be connected to the first assembly wiring 441-3 among the pair of third assembly wirings 441-3 and 442-3.
  • first to sixth semiconductor light emitting devices 421 to 426 may be commonly connected by a common connection electrode 450.
  • the common connection electrode 450 can be easily understood from the previously described first embodiment (FIGS. 16A to 16E), so detailed description will be omitted.
  • a semiconductor light-emitting device package ( 351, 351') can be obtained.
  • the semiconductor light emitting device packages 351 and 351' may be triangular when viewed from above. Accordingly, a plurality of triangular package regions 350a are separated on the wafer 1000, and a common connection electrode 450 is formed on the lower side of each of the separated plurality of package regions 350a, thereby forming a plurality of semiconductor light emitting devices.
  • Packages 351 and 351' may be manufactured.
  • the first semiconductor light-emitting device package 351 is obtained by the first semiconductor light-emitting device 421, the second semiconductor light-emitting device 422, and the third semiconductor light-emitting device 423, and the first semiconductor light-emitting device 424 ), the second semiconductor light emitting device package 351' can be obtained by the second semiconductor light emitting device 425 and the third semiconductor light emitting device 426.
  • one semiconductor light-emitting device package may be obtained by six semiconductor light-emitting devices 421 to 426.
  • the semiconductor light emitting device package may have a parallelogram shape when viewed from above, but is not limited thereto.
  • the semiconductor light emitting device package may include two pixels (PX1, PX2). That is, the first pixel (PX1) is composed of the first to third semiconductor light-emitting devices 421 to 423, and the second pixel (PX2) is composed of the fourth to sixth semiconductor light-emitting devices 424 to 426. It can be. Therefore, when the corresponding semiconductor light emitting device package is placed in the assembly hole 340H of FIG. 7, the number of pixels is doubled, including two pixels (PX1, PX2) per pixel (PX), making it possible to implement an ultra-high resolution display. You can.
  • the semiconductor light emitting device package may include a pixel (PX1) and a dummy pixel (PX_D). That is, the pixel PX1 may be composed of the first to third semiconductor light emitting devices 421 to 423, and the dummy pixel PX_D may be composed of the fourth to sixth semiconductor light emitting devices 424 to 426. . Accordingly, when the corresponding semiconductor light emitting device package 350 is placed in the assembly hole 340H shown in FIG. 7, the corresponding pixel PX displays an image and the dummy pixel PX_D does not display an image.
  • a specific semiconductor light emitting device of the corresponding pixel (PX1) fails, a semiconductor light emitting device that emits light of the same color as the light emitted from the specific semiconductor light emitting device is selected from the dummy pixel (PX_1) and selected from the dummy pixel (PX_D).
  • a specific semiconductor light emitting device that is broken in the corresponding pixel (PX1) can be replaced by the semiconductor light emitting device. Accordingly, a desired color image can always be displayed regardless of a failure of the semiconductor light emitting device in the pixel PX1.
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments can be adopted in TVs, signage, smart phones, mobile phones, mobile terminals, HUDs for automobiles, backlight units for laptops, and display devices for VR or AR.

Landscapes

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Abstract

반도체 발광 소자 패키지는 제1 영역과 제2 영역을 갖는 공통 연결 전극과, 공통 연결 전극의 제1 영역 상에 제1 반도체 발광 소자와, 공통 연결 전극의 제2 영역 상에 한 쌍의 조립 배선과, 한 쌍의 조립 배선 상에 제2 반도체 발광 소자를 포함한다.

Description

반도체 발광 소자 패키지 및 디스플레이 장치
실시예는 반도체 발광 소자 패키지 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가 조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가 조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가 조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 자가 조립 방식에서는 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자가 개별적으로 투하 공정, 조립 공정 및 회수 공정이 진행되므로, 공정 시간이 매우 오래 걸리는 문제가 있다. 아울러, 이전 공정에서 회수되지 않은 발광 소자가 다른 발광 소자와 함께 조립되는 경우, 특정 컬러 영역에 다른 컬러의 광을 발광하는 발광 소자가 조립되어 혼색이 발생되어 풀 컬러를 구현하기 어려운 문제가 있었다.
한편, 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자가 디스플레이용 기판의 화소에 배치되어야 하므로, 화소의 사이즈를 줄이기 어려워 초고해상도의 구현이 어려운 문제가 있었다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 조립 속도를 향상할 수 있는 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 혼색 불량을 방지할 수 있는 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 초고해상도 구현이 가능한 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자 패키지는, 제1 영역과 제2 영역을 갖는 공통 연결 전극; 상기 공통 연결 전극의 상기 제1 영역 상에 제1 반도체 발광 소자; 상기 공통 연결 전극의 상기 제2 영역 상에 한 쌍의 제1 조립 배선; 및 상기 한 쌍의 제1 조립 배선 상에 제2 반도체 발광 소자;를 포함한다.
상기 반도체 발광 소자 패키지는, 상기 한 쌍의 제1 조립 배선 상에 제3 반도체 발광 소자;를 포함할 수 있다.
상기 공통 연결 전극은 제3 영역을 가지고, 상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 위치될 수 있다. 이러한 경우, 상기 반도체 발광 소자 패키지는, 상기 공통 연결 전극의 상기 제3 영역 상에 제4 반도체 발광 소자; 및 상기 한 쌍의 제1 조립 배선 상에 제5 반도체 발광 소자 및 제6 반도체 발광 소자;를 포함할 수 있다.
상기 제1 반도체 발광 소자 및 상기 제4 반도체 발광 소자는 적색 반도체 발광 소자이고, 상기 제2 반도체 발광 소자 및 상기 제5 반도체 발광 소자는 녹색 반도체 발광 소자이며, 상기 제3 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 청색 반도체 발광 소자일 수 있다.
상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자는 제1 화소를 구성하고, 상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 제2 화소를 구성할 수 있다.
상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자는 화소를 구성하고, 상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 더미 화소를 구성할 수 있다.
상기 제1 반도체 발광 소자와 상기 제4 반도체 발광 소자 사이에 상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자가 배치될 수 있다.
상기 제2 반도체 발광 소자와 상기 제5 반도체 발광 소자 사이에 상기 제3 반도체 발광 소자 및 상기 제6 반도체 발광 소자가 배치될 수 있다.
상기 공통 연결 전극은, 상기 제1 반도체 발광 소자 및 상기 제4 반도체 발광 소자 각각의 하측에 연결되고, 상기 한 쌍의 제1 조립 배선 사이에서 상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자 각각의 하측에 연결될 수 있다.
상기 공통 연결 전극은, 상기 한 쌍의 제1 조립 배선 각각의 하측에 연결될 수 있다.
상기 반도체 발광 소자 패키지는, 상기 제1 반도체 발광 소자의 일측 상에 제1 공통 패드; 및 상기 제4 반도체 발광 소자의 일측 상에 제2 공통 패드;를 포함할 수 있다.
상기 제1 공통 패드는, 상기 한 쌍의 제1 조립 배선 중 제1 조립 배선에 연결되고, 상기 제2 공통 패드는, 상기 한 쌍의 제1 조립 배선 중 제2 조립 배선에 연결될 수 있다.
상기 제1 공통 패드와 상기 제2 공통 패드는 대각선 상에 위치될 수 있다.
상기 제1 반도체 발광 소자 및 상기 제4 반도체 발광 소자는 GaAs 기반 반도체 재질을 포함하고, 상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 제6 반도체 발광 소자는 각각 GaN 기반 반도체 재질을 포함할 수 있다.
상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 각각 자성층을 포함할 수 있다.
상기 공통 연결 전극은 반사층을 포함할 수 있다.
상기 공통 연결 전극은 제3 영역을 가지고, 상기 제1 영역은 상기 제2 영역과 상기 제3 영역 사이에 위치될 수 있다. 이러한 경우, 상기 반도체 발광 소자 패키지는, 상기 공통 연결 전극의 상기 제3 영역 상에 한 쌍의 제2 조립 배선; 및 상기 한 쌍의 제2 조립 배선 상에 제3 반도체 발광 소자;를 포함할 수 있다.
상기 공통 연결 전극, 상기 한 쌍의 제1 조립 배선 또는 상기 한 쌍의 제2 조립 배선 중 적어도 하나는 자성층을 포함할 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 복수의 화소를 포함하는 패널 기판; 상기 복수의 화소 각각에 대응하는 한 쌍의 제1 조립 배선; 상기 한 쌍의 제1 조립 배선 상에 조립 홀을 포함하는 격벽; 상기 조립 홀에 반도체 발광 소자 패키지;를 포함한다. 상기 반도체 발광 소자 패키지는, 제1 영역과 제2 영역을 갖는 공통 연결 전극; 상기 공통 연결 전극의 상기 제1 영역 상에 제1 반도체 발광 소자; 상기 공통 연결 전극의 상기 제2 영역 상에 한 쌍의 제2 조립 배선; 및 상기 한 쌍의 제2 조립 배선 상에 제2 반도체 발광 소자 및 제3 반도체 발광 소자;를 포함한다.
도 9a에 도시한 바와 같이, 영상을 표시할 수 있는 복수의 반도체 발광 소자(421 내지 426)을 포함하는 반도체 발광 소자 패키지(350)가 자가 조립 방식을 이용하여 디스플레이 기판(310) 상에 조립됨으로써, 반도체 발광 소자들을 개별적으로 조립함으로써 발생되는 조립 불량을 방지하고 조립 속도를 획기적으로 향상시킬 수 있다.
아울러, 복수의 반도체 발광 소자(421 내지 426)을 포함하는 반도체 발광 소자 패키지(350)이 조립됨으로써, 반도체 발광 소자들이 개별적으로 조립되는 것이 비해 공정 속도가 획기적으로 개선될 수 있다.
한편, 반도체 발광 소자들을 개별적으로 조립하는 경우 반도체 발광 소자가 다른 조립 홀에 조립되는 혼색 불량이 발생된다. 하지만, 실시예에서와 같이, 복수의 반도체 발광 소자(421, 422, 423)을 포함하는 반도체 발광 소자 패키지(350)가 조립됨으로써, 혼색 불량을 방지할 수 있다.
반도체 발광 소자들이 개별적으로 조립되는 경우, 이들 반도체 발광 소자들이 조립되기 위한 조립 홀들이 디스플레이 기판 상에 구비된다. 이러한 경우, 조립 홀들 간의 최소한의 이격 거리가 요구되어 고해상도 구현이 어렵다. 하지만, 실시예에서와 같이, 반도체 공정을 이용하여 복수의 반도체 발광 소자(421 내지 426)를 포함하는 반도체 발광 소자 패키지(350)가 제조됨으로써, 반도체 발광 소자(421 내지 426) 간의 이격 거리를 줄일 수 있다. 이와 같이 반도체 발광 소자(421 내지 426) 간의 이격 거리를 줄인 반도체 발광 소자 패키지(350)를 바탕으로 디스플레이 장치(도 7 및 도 8의 300)가 제조함으로써, 초고해상도를 구현할 수 있다.
한편, 복수의 반도체 발광 소자(421 내지 426) 각각 및/또는 반도체 발광 소자 패키지(350) 내의 한 쌍의 조립 배선에 자성층이 포함됨으로써, 자가 조립시 자석에 의해 반도체 발광 소자 패키지(350)가 보다 용이하게 이동되므로 반도체 발광 소자 패키지(350)의 이동성을 높여 조립 속도가 향상될 수 있다. 또한, 복수의 반도체 발광 소자(421 내지 426)을 포함하는 반도체 발광 소자 패키지(350)가 커지므로, 디스플레이 기판(310)에 형성된 DEP force에 보다 강하게 영향을 받아 반도체 발광 소자 패키지(350)가 조립 홀(340H)에 보다 신속하고 안정적으로 조립되므로, 조립 속도가 향상되고 조립 불량이 방지될 수 있다.
한편, 실시예의 반도체 발광 소자 패키지(350)는 도 13에 도시한 바와 같이, 2개의 화소(PX1, PX2)를 구성하도록 복수의 반도체 발광 소자(421 내지 426)를 포함함으로써, 해상도가 더욱 더 향상될 수 있다.
또한, 실시예의 반도체 발광 소자 패키지(350)는 도 14에 도시한 바와 같이, 하나의 화소(PX)와 더미 화소(PX_D)를 구성하도록 복수의 반도체 발광 소자(421 내지 426)를 포함함으로써, 화소(PX) 내의 반도체 발광 소자(421 내지 423)가 고장나더라도 더미 화소(PX_D) 내의 반도체 발광 소자(424 내지 426)로 대체할 수 있어, 수율을 현저히 향상시킬 수 있다.
한편, 공통 연결 전극(450)은 반사층을 포함할 수 있다. 공통 연결 전극(450)의 반사층은 도 10a 내지 도 10d에 도시한 바와 같이, 제1 반도체 발광 소자(421)나 제4 반도체 발광 소자(424)에서 하측으로 진행된 광을 상측으로 반사시킬 수 있다. 공통 연결 전극(450)의 반사층은 제2 및 제3 반도체 발광 소자(422, 423) 또는 제5 및 제6 반도체 발광 소자(425, 426) 각각에서 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 통해 하측으로 진행된 광을 상측으로 반사시킬 수 있다. 따라서, 공통 연결 전극(450)의 반사층에 의해 전방으로의 광 효율이나 광 출력을 높여 휘도를 향상시킬 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5은 도 4의 A2 영역의 확대도이다.
도 6는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7은 실시예에 따른 디스플레이 장치를 도시한 도면이다.
도 8은 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 9a는 제1 실시예에 따른 반도체 발광 소자 패키지를 도시한 평면도이다.
도 9b는 제1 실시예에 따른 반도체 발광 소자 패키지를 도시한 저면도이다.
도 10a는 도 9a의 제1 실시예에 따른 반도체 발광 소자 패키지에서 D1-D2 라인을 따라 절단한 단면도이다.
도 10b는 도 9a의 제1 실시예에 따른 반도체 발광 소자 패키지에서 E1-E2 라인을 따라 절단한 단면도이다.
도 10c는 도 9a의 제1 실시예에 따른 반도체 발광 소자 패키지에서 F1-F2 라인을 따라 절단한 단면도이다.
도 10d는 도 9a의 제1 실시예에 따른 반도체 발광 소자 패키지에서 G1-G2 라인을 따라 절단한 단면도이다.
도 11a는 제2 반도체 발광 소자를 도시한 단면도이다.
도 11b는 제3 반도체 발광 소자를 도시한 단면도이다.
도 12는 웨이퍼 상에서 제조된 복수의 반도체 발광 소자 패키지를 도시한다.
도 13은 제1 내지 제6 반도체 발광 소자에 의해 구성된 2개의 화소를 도시한다.
도 14는 제1 내지 제6 반도체 발광 소자에 의해 구성된 하나의 화소 및 하나의 더미 화소를 도시한다.
도 15 내지 도 28은 제1 실시예에 따른 반도체 발광 소자 패키지의 제조 공정을 도시한다.
도 29는 웨이퍼 상에 제조된 제2 실시예에 따른 복수의 반도체 발광 소자 패키지를 도시한 평면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 1을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 3와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 4을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
이와 달리, 복수의 패널영역들이 일체로 형성된 단일 디스플레이 패널로 구성될 수도 있다.
도 5은 도 4의 A2 영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 2 및 도 3에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 6)과 전사 방식 등이 있을 수 있다.
도 6은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 6을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가 조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 디스플레이 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
반도체 발광 소자(150)는 수평형 반도체 발광 소자, 수직형 반도체 발광 소자, 플립칩형 반도체 발광 소자일 수 있다.
반도체 발광 소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광 소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 자성층은 발광 소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
반도체 발광 소자(150)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층(156)은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
반도체 발광 소자(150)는 제1 도전형 반도체층, 제2 도전형 반도체층 및 그 사이에 배치되는 활성층을 포함할 수 있다. 제1 도전형 반도체층은 n형 반도체층일 수 있고, 제2 도전형 반도체층은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다. 제1 도전형 반도체층, 제2 도전형 반도체층 및 그 사이에 배치되는 활성층은 발광부를 구성할 수 있다. 발광부는 발광층, 발광 영역 등으로 불릴 수 있다.
제1 전극(층)이 제1 도전형 반도체층 아래에 배치될 수 있고, 제2 전극(층)이 제2 도전형 반도체층 상에 배치될 수 있다. 이를 위해서는 제1 도전형 반도체층 또는 제2 도전형 반도체층의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광 소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층 중 일부 영역이 식각될 수 있다.
제1 전극은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 제1 전극은 오믹층, 반사층, 자성층, 전도층, 산화 방지층, 접착층 등을 포함할 수 있다. 오믹층은 Au, AuBe 등을 포함할 수 있다. 반사층은 Al, Ag 등을 포함할 수 있다. 자성층은 Ni, Co 등을 포함할 수 있다. 도전층은 Cu 등을 포함할 수 있다. 산화 방지층은 Mo 등을 포함할 수 있다. 접착층은 Cr, Ti 등을 포함할 수 있다.
제2 전극은 투명한 도전층을 포함할 수 있다. 예컨대, 제2 전극는 ITO, IZO 등을 포함할 수 있다.
조립 기판(200)은 조립될 반도체 발광 소자(150) 각각에 대응하는 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가 조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 7 내지 도 29를 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도1 내지 도 6 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
도 7은 실시예에 따른 디스플레이 장치를 도시한 도면이다. 도 8은 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 7 및 도 8을 참조하면, 실시예에 따른 디스플레이 장치(300)는 디스플레이 기판(310), 복수의 반도체 발광 소자 패키지(350) 및 제1 신호 라인 그룹(361)을 포함할 수 있다.
디스플레이 기판(310)은 디스플레이 장치(300)의 다양한 구성 요소들을 지지하는 지지 부재로서의 역할을 할 수 있다.
디스플레이 기판(310) 상에 복수의 조립 홀(340H)가 구비될 수 있다. 예컨대, 디스플레이 기판(310) 상에 격벽(340)이 배치되고, 격벽(340)에 복수의 조립 홀(340H)가 형성될 수 있다.
복수의 화소(PX)가 디스플레이 기판(310) 상에 정의될 수 있다. 예컨대, 하나의 화소(PX)에 적어도 하나의 조립 홀(340H)가 구비될 수 있다. 반도체 발광 소자 패키지(350)는 격벽(340)의 조립 홀(340H)에 배치될 수 있다. 따라서, 하나의 화소(PX)에 적어도 하나의 반도체 발광 소자 패키지(350)가 구비될 수 있다.
제1 실시예의 반도체 발광 소자 패키지(350)는 자가 조립 방식을 이용하여 조립 홀(340H)에 조립될 수 있다. 자가 조립 방식은 도 6을 참조하여 앞서 상세히 기술한 바 있으므로, 상세한 설명은 생략한다.
제1 실시예에서, 복수의 반도체 발광 소자 패키지(350)는 자가 조립 방식을 이용하여 복수의 조립 홀(340H)에 조립될 수 있다. 이를 위해, 디스플레이 기판(310)의 조립 홀(340H)에 제1 조립 배선(321) 및 제2 조립 배선(322)이 배치되고, 제1 조립 배선(321) 및 제2 조립 배선(322)을 절연시키기 위해 절연층(330, 이하 제1 절연층이라 함)이 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 이러한 경우, 조립 홀(340H)의 바닥부는 제1 절연층(330)의 상면의 일부일 수 있다. 즉, 제1 절연층(330)의 상면의 일부가 조립 홀(340H)에 의해 노출될 수 있다.
예컨대, 조립 홀(340H)의 형상은 반도체 발광 소자 패키지(350)의 형상에 대응할 수 있다. 제1 실시예에서, 반도체 발광 소자 패키지(350)는 위에서 보았을 때, 사각형을 가지므로, 조립 홀(340H) 또한 사각형을 가질 수 있다. 예컨대, 조립 홀(340H)의 사이즈는 반도체 발광 소자 패키지(350)의 사이즈보다 클 수 있다. 즉, 반도체 발광 소자 패키지(350)가 조립 홀(340H)에 삽입되었을 때, 반도체 발광 소자 패키지(350)의 외측면은 조립 홀(340H)의 내측면으로부터 이격될 수 있다.
제1 실시예에 따르면, 반도체 발광 소자 패키지(350)와 조립 홀(340H)이 사각형을 가지므로, 반도체 발광 소자 패키지(350)가 조립 홀(340H)에 조립되는 경우, 조립 홀(340H)의 사각형에 의해 반도체 발광 소자 패키지(350)가 회전되지 않고 현재 조립 상태를 유지할 수 있어, 반도체 발광 소자 패키지(350)의 고정력을 강화할 수 있다.
반도체 발광 소자 패키지(350)가 조립 홀(340H)에 조립된 후, 반도체 발광 소자 패키지(350) 및 격벽(340) 상에 절연층(360, 이하 제2 절연층이라 함)이 형성될 수 있다. 도시되지 않았지만, 화소(PX) 사이를 구분하기 위해 화소(PX) 사이에 블랙 매트릭스가 배치될 수 있다. 블랙 매트릭스는 격벽(340)과 제2 절연층(360) 사이에서 조립 홀(340H)를 제외한 격벽(340) 상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 반도체 발광 소자 패키지(350)는 서로 상이한 복수의 컬러 광을 생성할 수 있다. 복수의 컬러 광에 의해 컬러 영상이 디스플레이될 수 있다. 복수의 반도체 발광 소자 패키지(350)는 각각 복수의 화소(PX)에 배치될 수 있다.
제1 실시예의 반도체 발광 소자 패키지(350)는 도 9a 및 도9b에 도시한 바와 같이, 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)를 포함할 수 있다. 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)는 영상을 표시하기 위해 서로 상이한 컬러 광을 발광할 수 있다. 예컨대, 제1 반도체 발광 소자(421)는 적색 반도체 발광 소자이고, 제2 반도체 발광 소자(422)는 녹색 반도체 발광 소자이며, 제3 반도체 발광 소자(423)는 청색 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제1 신호 라인 그룹(361)은 복수의 조립 홀(340H) 각각의 일측에 배치되고, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)를 포함할 수 있다. 도시되지 않았지만, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS) 각각과 화소(PX) 사이에 구동 트랜지스터(도 3의 DT)가 연결될 수 있다.
복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)은 복수의 화소(PX) 각각에 연결될 수 있다. 복수의 화소(PX) 각각은 적어도 하나의 반도체 발광 소자 패키지(350)를 포함할 수 있다. 이러한 경우, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)이 각각 반도체 발광 소자 패키지(350)의 복수의 반도체 발광 소자(421 내지 423)에 연결될 수 있다.
예컨대, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)은 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3) 및 제4 신호 라인(VSS)을 포함할 수 있다.
예컨대, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 신호 라인(VDD_3)은 서로 평행하게 제2 방향(Y)을 따라 배치될 수 있다. 예컨대, 제4 신호 라인(VSS)은 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 신호 라인(VDD_3)과 교차하고 제1 방향(X)을 따라 배치될 수 있다. 이러한 경우, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)의 교차에 의해 화소(PX)가 정의될 수 있다. 따라서, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)의 교차 영역마다 화소(PX)가 정의될 수 있다.
제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)는 복수의 연결 라인(370-1 내지 370-4)을 통해 화소(PX) 각각의 반도체 발광 소자 패키지(350)의 복수의 반도체 발광 소자(421 내지 423)에 연결될 수 있다.
복수의 연결 라인(370-1 내지 370-4)은 반도체 발광 소자 패키지(350)가 디스플레이 기판(310) 상의 조립 홀(340H)에 조립된 이후에 형성될 수 있다.
예컨대, 제1 신호 라인(VDD_1)은 제1 연결 라인(370-1)을 통해 제1 반도체 발광 소자(421)의 제1 측에 연결되고, 제2 신호 라인(VDD_2)은 제2 연결 라인(370-2)을 통해 제2 반도체 발광 소자(422)의 제1 측에 연결되며, 제3 신호 라인(VDD_3)은 제3 연결 라인(370-3)을 통해 제3 반도체 발광 소자(423)의 제1 측에 연결될 수 있다.
예컨대, 제4 신호 라인(VSS)은 제4 연결 라인(370-4)을 통해 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 제2 측에 연결될 수 있다.
제4 신호 라인(VSS)은 제1 공통 패드(443)에 연결되고, 제1 공통 패드(443)는 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)에 공통으로 연결될 수 있다.
예컨대, 제1 공통 패드(443)는 제1 반도체 발광 소자(421)의 제2 측에서 한 쌍의 조립 배선(441, 442) 상으로 수평 연장되어 한 쌍의 조립 배선(441, 442)에 연결될 수 있다. 한 쌍의 조립 배선(441, 442)은 공통 연결 전극(450)을 통해 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)에 연결될 수 있다.
예컨대, 공통 연결 전극(450)은 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 하측에 연결될 수 있다. 예컨대, 공통 연결 전극(450)은 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 하면에 접할 수 있다. 구체적으로, 공통 연결 전극(450)은 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 자성층(422-1, 423-1)의 하면에 접할 수 있다.
한편, 제1 공통 패드(443) 및 연결 라인(370-1 내지 37-4)이 복수의 반도체 발광 소자(421 내지 423) 각각의 상측에 배치되므로, 복수의 반도체 발광 소자(421 내지 423) 각각의 광의 진행을 방해할 수 있다. 이에 따라, 제1 공통 패드(443) 및 연결 라인(370-1 내지 37-4)은 광 투과도가 우수한 도전 물질로 이루어질 수 있다. 예컨대, 제1 공통 패드(443) 및 연결 라인(370-1 내지 37-4)은 ITO나 IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따르면, 제1 공통 패드(443) 및 연결 라인(370-1 내지 37-4)이 투명한 도전 물질로 이루어지는 경우, 복수의 반도체 발광 소자(421 내지 423) 각각에서 발광된 광의 진행을 방해하지 않아 해당 광이 용이하게 출사되어, 광 효율 저하를 방지할 수 있다.
한편, 실시예에에 따른 디스플레이 장치(300)는 제2 신호 라인 그룹(362)을 포함할 수 있다.
제2 신호 라인 그룹(362)은 복수의 조립 홀(340H) 각각의 타측에 배치되고, 복수의 신호 라인(VDD_1', VDD_2', VDD_3')를 포함할 수 있다. 도시되지 않았지만, 복수의 신호 라인(VDD_1', VDD_2', VDD_3') 각각과 화소(PX) 사이에 구동 트랜지스터(도 3의 DT)가 연결될 수 있다.
제2 신호 라인 그룹(362)의 복수의 신호 라인(VDD_1', VDD_2', VDD_3') 또한 화소(PX)에 연결될 수 있다. 이를 위해, 도 9a 및 도9b에 도시한 바와 같이, 반도체 발광 소자 패키지(350)는 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)를 포함할 수 있다.
제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 영상을 표시하기 위해 서로 상이한 컬러 광을 발광할 수 있다. 예컨대, 제4 반도체 발광 소자(424)는 적색 반도체 발광 소자이고, 제5 반도체 발광 소자(425)는 녹색 반도체 발광 소자이며, 제6 반도체 발광 소자(426)는 청색 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 반도체 발광 소자(421) 및 제4 반도체 발광 소자(424)는 각각 GaAs 기반 반도체 재질을 포함하고, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 GaN 기반 반도체 재질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제5 신호 라인(VDD_1')은 제5 연결 라인(371-1)을 통해 제4 반도체 발광 소자(424)의 제1 측에 연결되고, 제6 신호 라인(VDD_2')은 제6 연결 라인(371-2)을 통해 제5 반도체 발광 소자(425)의 제1 측에 연결되며, 제7 신호 라인(VDD_3')은 제7 연결 라인(371-3)을 통해 제6 반도체 발광 소자(426)의 제1 측에 연결될 수 있다.
예컨대, 제4 신호 라인(VSS)은 제4 연결 라인(370-4)을 통해 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 제2 측에 연결될 수 있다.
구체적으로, 도 7, 도 9a 및 도9b에 도시한 바와 같이, 제4 신호 라인(VSS)은 제2 공통 패드(444)에 연결되고, 제2 공통 패드(444)는 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)에 공통으로 연결될 수 있다.
예컨대, 제2 공통 패드(444)는 제4 반도체 발광 소자(424)의 제2 측에서 한 쌍의 조립 배선(441, 442) 상으로 수평 연장되어 한 쌍의 조립 배선(441, 442)에 연결될 수 있다. 한 쌍의 조립 배선(441, 442)은 공통 연결 전극(450)을 통해 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)에 연결될 수 있다.
예컨대, 공통 연결 전극(450)은 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 하측에 연결될 수 있다. 예컨대, 공통 연결 전극(450)은 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 하면에 접할 수 있다. 구체적으로, 공통 연결 전극(450)은 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 자성층(425-1, 426-1)의 하면에 접할 수 있다.
제1 공통 패드(443) 및 제2 공통 패드(444)가 모두 구비되거나 이들 중 하나의 공통 패드만 구비될 수도 있다. 또한, 3개 이상의 공통 패드가 구비될 수도 있다.
나중에 설명하겠지만, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 한 쌍의 조립 배선(441, 442) 상에 조립된 후, 한 쌍의 조립 배선(441, 442)의 상측 일부 각각에 제1 공통 패드(443) 및 제2 공통 패드(444)가 전기적으로 연결되고 또한 한 쌍의 조립 배선(441, 442)의 하측에 공통 연결 전극(450)이 전기적으로 연결될 수 있다.
한편, 한 쌍의 조립 배선(441, 442) 상에 배치된 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)은 한 쌍의 조립 배선(441, 442)에 전기적으로 연결될 수 있다.
예컨대, 제2 반도체 발광 소자(422)는 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 통해 공통 연결 전극(450)에 전기적으로 연결될 수 있다. 예컨대, 제3 반도체 발광 소자(423)는 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 통해 공통 연결 전극(450)에 전기적으로 연결될 수 있다. 예컨대, 제5 반도체 발광 소자(425)는 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 공통 연결 전극(450)에 전기적으로 연결될 수 있다. 예컨대, 제6 반도체 발광 소자(426)는 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 공통 연결 전극(450)에 전기적으로 연결될 수 있다.
아울러, 제1 반도체 발광 소자(421) 및 제6 반도체 발광 소자(426)은 공통 연결 전극(450)과 전기적으로 연결될 수 있다. 예컨대, 제1 반도체 발광 소자(421) 및 제6 반도체 발광 소자(426) 각각의 하면은 공통 연결 전극(450)에 접할 수 있다.
예컨대, 공통 연결 전극(450)은 제1 반도체 발광 소자(421)의 하면에 접하고, 제1 반도체 발광 소자(421)의 하면 상에서 한 쌍의 조립 배선(441, 442) 중 제1 조립 배선(441)을 경유한 후, 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 통해 한 쌍의 조립 배선(441, 442) 상에 배치된 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 하면에 접할 수 있다.
예컨대, 공통연결 전극(450)은 제4 반도체 발광 소자(424)의 하면에 접하고, 제4 반도체 발광 소자(424)의 하면 상에서 한 쌍의 조립 배선(441, 442) 중 제2 조립 배선(442)을 경유한 후, 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 통해 한 쌍의 조립 배선(441, 442) 상에 배치된 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 하면에 접할 수 있다.
한 쌍의 조립 배선(441, 442) 사이의 간격만큼 노출된 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 하면이 공통 연결 전극(450)에 접할 수 있다.
예컨대, 공통 연결 전극(450)의 사이즈는 반도체 발광 소자 패키지(350)의 사이즈와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
실시예에서, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각은 상측 및 하측에서 전기적 연결이 가능한 수직형 반도체 발광 소자일 수 있다.
한편, 제2 공통 패드(444) 및 연결 라인(371-1 내지 371-3)이 복수의 반도체 발광 소자(424 내지 426) 각각의 상측에 배치되므로, 복수의 반도체 발광 소자(424 내지 426) 각각의 광의 진행을 방해할 수 있다. 이에 따라, 제2 공통 패드(444) 및 연결 라인(371-1 내지 371-3)은 광 투과도가 우수한 도전 물질로 이루어질 수 있다. 예컨대, 제2 공통 패드(444) 및 연결 라인(371-1 내지 371-3)은 ITO나 IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따르면, 제2 공통 패드(444) 및 연결 라인(371-1 내지 371-3)이 투명한 도전 물질로 이루어지는 경우, 복수의 반도체 발광 소자(424 내지 426) 각각에서 발광된 광의 진행을 방해하지 않아 해당 광이 용이하게 출사되어, 광 효율 저하를 방지할 수 있다.
한편, 제1 실시예의 반도체 발광 소자 패키지(350)에 포함된 복수의 반도체 발광 소자(421 내지 426)은 2개의 화소로 구성되거나 하나의 화소와 더미 화소로 구성될 수 있다.
도 13에 도시한 바와 같이, 제1 실시예의 반도체 발광 소자 패키지(350)에서 제1 내지 제3 반도체 발광 소자(421 내지 423)는 제1 화소(PX1)를 구성하고, 제4 내지 제6 반도체 발광 소자(424 내지 426)는 제2 화소(PX2)를 구성할 수 있다. 도 13에 도시된 반도체 발광 소자 패키지(350)가 도 7의 조립 홀(340H)에 배치되는 경우, 화소(PX) 당 2개의 화소(PX1, PX2)를 포함하여 화소 개수가 2배로 증가되므로, 초고해상도 디스플레이를 구현할 수 있다.
즉, 제1 신호 라인 그룹(361)에 포함된 제1 내지 제3 신호 라인(VDD_1 내지 VDD_3)으로 인가된 적색 데이터 신호, 녹색 데이터 신호 및 청색 데이터 신호에 의해 제1 화소(PX1)를 구성하는 제1 내지 제3 반도체 발광 소자(421 내지 423) 각각에서 적색 광, 녹색 광 및 청색 광이 발광되어 제1 화소(PX1)에 대한 영상이 디스플레이 될 수 있다. 제2 신호 라인 그룹(362)에 포함된 제1 내지 제3 신호 라인(VDD_1' 내지 VDD_3')으로 인가된 적색 데이터 신호, 녹색 데이터 신호 및 청색 데이터 신호에 의해 제2 화소(PX2)를 구성하는 제4 내지 제6 반도체 발광 소자(424 내지 426) 각각에서 적색 광, 녹색 광 및 청색 광이 발광되어 제2 화소(PX2)에 대한 영상이 디스플레이 될 수 있다.
도 14에 도시한 바와 같이, 제1 실시예의 반도체 발광 소자 패키지(350)에서 제1 내지 제3 반도체 발광 소자(421 내지 423)는 하나의 화소(PX)를 구성하고, 제4 내지 제6 반도체 발광 소자(424 내지 426)는 더미 화소(PX_D)를 구성할 수 있다. 도 14에 도시된 반도체 발광 소자 패키지(350)가 도 7에 도시된 조립 홀(340H)에 배치되는 경우, 해당 화소(PX)는 영상을 표시하고 더미 화소(PX_D)는 영상을 표시하지 않는다.
제1 신호 라인 그룹(361)에 포함된 제1 내지 제3 신호 라인(VDD_1 내지 VDD_3)으로 인가된 적색 데이터 신호, 녹색 데이터 신호 및 청색 데이터 신호에 의해 화소(PX1)를 구성하는 제1 내지 제3 반도체 발광 소자(421 내지 423) 각각에서 적색 광, 녹색 광 및 청색 광이 발광되어 화소(PX1)에 대한 영상이 디스플레이 될 수 있다. 더미 화소(PX_D)에 포함된 제4 내지 제6 반도체 발광 소자(424 내지 426)는 발광되지 않을 수 있다. 즉, 더미 화소(PX_D)에 포함된 제4 내지 제6 반도체 발광 소자(424 내지 426) 각각에 적색 데이터 신호, 녹색 데이터 신호 및 청색 데이터 신호가 공급되지 않는다.
해당 화소(PX1)를 구성하는 제1 내지 제3 반도체 발광 소자(421 내지 423) 중 적어도 하나 이상의 반도체 발광 소자가 고장나 발광되지 않는 경우, 해당 고장난 반도체 발광 소자를 더미 화소(PX_D)를 구성하는 제4 내지 제6 반도체 발광 소자(424 내지 426) 중에서 적어도 하나 이상의 반도체 발광 소자로 대체하여 사용할 수 있다.
예컨대, 해당 화소(PX1)를 구성하는 제2 반도체 발광 소자(422)가 고장난 경우, 제2 반도체 발광 소자(422)와 동일한 컬러 광, 즉 녹색 광을 발광하는 제5 반도체 발광 소자(425)로 제2 반도체 발광 소자(422)를 대체하여 사용할 수 있다. 이를 위해, 녹색 데이터 신호를 제2 신호 라인(VDD_2) 대신에 제5 신호 라인(VDD_2')으로 공급하여 줌으로써, 해당 녹색 데이터 신호가 제2 반도체 발광 소자(422)로 공급되지 않고 대신 제5 반도체 발광 소자(425)로 공급되어 제5 반도체 발광 소자(425)에서 녹색 광이 발광될 수 있다.
이하에서 도 9a, 도 9b 및 도 10a 내지 도 10d를 참조하여 제1 실시예에 따른 반도체 발광 소자 패키지(350)를 설명한다.
[제1 실시예]
도 9a는 제1 실시예에 따른 반도체 발광 소자 패키지를 도시한 평면도이다. 도 9b는 제1 실시예에 따른 반도체 발광 소자 패키지를 도시한 저면도이다. 도 10a는 도 9a의 제1 실시예에 따른 반도체 발광 소자 패키지에서 D1-D2 라인을 따라 절단한 단면도이다. 도 10b는 도 9a의 제1 실시예에 따른 반도체 발광 소자 패키지에서 E1-E2 라인을 따라 절단한 단면도이다. 도 10c는 도 9a의 제1 실시예에 따른 반도체 발광 소자 패키지에서 F1-F2 라인을 따라 절단한 단면도이다. 도 10d는 도 9a의 제1 실시예에 따른 반도체 발광 소자 패키지에서 G1-G2 라인을 따라 절단한 단면도이다.
도 9a 내지 도 10d를 참조하면, 제1 실시예에 따른 반도체 발광 소자 패키지(350)는 공통 연결 전극(450), 제1 반도체 발광 소자(421), 한 쌍의 조립 배선(441, 442), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)를 포함할 수 있다.
공통 연결 전극(450)은 제1 반도체 발광 소자(421), 한 쌍의 조립 배선(441, 442), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)를 지지하는 역할을 할 수 있다.
공통 연결 전극(450)은 제1 영역(411)과 제2 영역(412)을 가질 수 있다. 예컨대, 제1 영역(411)과 제2 영역(412)은 수평 방향에서 서로 접할 수 있다.
제1 반도체 발광 소자(421)는 공통 연결 전극(450)의 제1 영역(411) 상에 배치되고, 한 쌍의 조립 배선(441, 442)이 공통 연결 전극(450)의 제2 영역(412) 상에 배치될 수 있다. 따라서, 한 쌍의 조립 배선(441, 442)과 제1 반도체 발광 소자(421)는 서로 수평으로 배치될 수 있다. 즉, 한 쌍의 조립 배선(441, 442)과 제1 반도체 발광 소자(421)는 수직으로 중첩되지 않을 수 있다.
한편, 공통 연결 전극(450)은 지지 기판이나 지지 구조물로서의 기능을 가질 수 있다. 즉, 공통 연결 전극(450)은 그 위에 배치된 다양한 구성 요소들, 즉 한 쌍의 조립 배선(441, 442), 복수의 반도체 발광 소자(421 내지 426), 공통 패드들(443, 444)을 지지하는 역할을 할 수 있다.
한편, 공통 연결 전극(450)은 반사층을 포함할 수 있다. 반사층은 제1 반도체 발광 소자(421)나 제4 반도체 발광 소자(424)에서 하측으로 진행된 광을 상측으로 반사시킬 수 있다. 반사층은 제2 및 제3 반도체 발광 소자(422, 423) 또는 제5 및 제6 반도체 발광 소자(425, 426) 각각에서 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 통해 하측으로 진행된 광을 상측으로 반사시킬 수 있다. 따라서, 반사층에 의해 전방으로의 광 효율이나 광 출력을 높여 휘도를 향상시킬 수 있다.
제1 반도체 발광 소자(421)는 제1 도전형 반도체층(421a), 활성층(421b) 및 제2 도전형 반도체층(421c)을 포함할 수 있다. 예컨대, 제1 도전형 반도체층(421a)은 n형 반도체층이고, 제2 도전형 반도체층(421c)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 제1 반도체 발광 소자(421)에 전압이 인가되는 경우, 제1 도전형 반도체층(421a)에서 전자들이 생성되어 활성층(421b)으로 공급되고, 제2 도전형 반도체층(421c)에서 정공들이 생성되어 활성층(421b)으로 공급될 수 있다. 활성층(421b)에서 전자들과 정공들이 재결합함으로써, 활성층(421b)의 반도체 물질의 에너지 밴드갭에 상응하는 파장에 해당하는 컬러 광이 생성될 수 있다. 예컨대, 제1 반도체 발광 소자(421)의 활성층(421b)은 청색 광을 발광하는 반도체 물질로 이루어질 수 있다.
한편, 공통 연결 전극(450)은 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)을 공유할 수 있다. 즉, 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)이 공통 연결 전극(450)으로 사용될 수 있다. 따라서, 공통 연결 전극(450)의 제1 영역(411)과 제2 영역(412) 모두 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)일 수 있다.
이러한 경우, 제1 도전형 반도체층(421a)의 일측 영역, 즉 공통 연결 전극(450)의 제1 영역(411) 상에 활성층(421b) 및 제2 도전형 반도체층(421c)이 형성됨으로써, 제1 도전형 반도체층(421a), 활성층(421b) 및 제2 도전형 반도체층(421c)을 포함하는 제1 반도체 발광 소자(421)가 공통 연결 전극(450)의 제1 영역(411) 상에 배치될 수 있다. 아울러, 제1 도전형 반도체층(421a)의 다른 영역, 즉 공통 연결 전극(450)의 제2 영역(412) 상에 한 쌍의 조립 배선(441, 442)이 배치될 수 있다.
한 쌍의 조립 배선(441, 442)은 자가 조립 방식을 이용하여 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)를 공통 연결 전극(450)의 제2 영역(412) 상에 조립하도록 할 수 있다.
예컨대, 한 쌍의 조립 배선(441, 442)에 인가된 교류 전압에 의해 DEP force가 형성되고, 이 DEP force에 의해 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)가 한 쌍의 조립 배선(441, 442) 상에 조립될 수 있다. 도면에 도시되지 않았지만, 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)가 용이하게 조립되도록 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각에 대응하는 조립 홀들(도 15의 1021 내지 1024)을 포함하는 격벽(도 16e의 1030)이 형성될 수 있다. 해당 격벽(1030)은 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)가 조립된 후에 제거될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제1 실시예에 따른 반도체 발광 소자 패키지(350)는 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)를 포함할 수 있다.
공통 연결 전극(450)은 제3 영역(413)을 가질 수 있다. 이때, 제2 영역(412)은 제1 영역(411)과 제3 영역(413) 사이에 위치될 수 있다. 따라서, 제1 영역(411), 제2 영역(412) 및 제3 영역(413)이 수평 방향을 따라 순차적으로 위치될 수 있다.
제4 반도체 발광 소자(424)는 공통 연결 전극(450)의 제3 영역(413) 상에 배치될 수 있다. 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 한 쌍의 조립 배선(441, 442) 상에 배치될 수 있다.
자가 조립 공정시, 한 쌍의 조립 배선(441, 442)에 형성된 DEP force에 의해 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)뿐만 아니라 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 또한 한 쌍의 조립 배선(441, 442) 상에 조립될 수 있다.
자가 조립 공정시 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 자석을 따라 이동될 수 있다. 이러한 경우, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 이동성을 강화하기 위해, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각은 자성층(422-1, 423-1, 425-1, 426-1)을 포함할 수 있다. 자성층(422-1, 423-1, 425-1, 426-1)은 니켈, 코발트 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 자성층(422-1, 423-1, 425-1, 426-1)은 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 하측에 구비될 수 있지만, 이에 대해서는 한정하지 않는다.
도면에 도시되지 않았지만, 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 용이하게 조립되도록 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각에 대응하는 조립 홀들(도 15의 1021 내지 1024)을 포함하는 격벽(1030)이 형성될 수 있다. 해당 격벽(1030)은 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 조립된 후에 제거될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제4 반도체 발광 소자(424)는 제1 도전형 반도체층(424a), 활성층(424b) 및 제2 도전형 반도체층(424c)을 포함할 수 있다. 제1 도전형 반도체층(424a)은 n형 반도체층이고, 제2 도전형 반도체층(424c)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
제4 반도체 발광 소자(424)의 제1 도전형 반도체층(424a)은 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)과 연결될 수 있다. 즉, 제4 반도체 발광 소자(424)의 제1 도전형 반도체층(424a)과 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)은 일체로 형성될 수 있다. 따라서, 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)이나 제4 반도체 발광 소자(424)의 제1 도전형 반도체층(424a)가 공통 연결 전극(450)의 제1 영역(411), 제2 영역(412) 및 제3 영역(413)으로 사용될 수 있다.
예컨대, 공통 연결 전극(450)의 제2 영역(412) 상에는 제1 반도체 발광 소자(421)의 활성층(421b) 및 제2 도전형 반도체층(421c) 또는 제4 반도체 발광 소자(424)의 활성층(424b) 및 제2 도전형 반도체층(424c)이 배치되지 않는다. 따라서, 공통 연결 전극(450)의 제2 영역(412) 상에 리세스(도 16c나 도 16d의 1010)가 형성될 수 있다.
예컨대, 제1 반도체 발광 소자(421)와 제4 반도체 발광 소자(424) 사이에 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 배치될 수 있다. 예컨대, 제2 반도체 발광 소자(422)와 제5 반도체 발광 소자(425) 사이에 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)가 배치될 수 있다.
제1 반도체 발광 소자(421)와 제4 반도체 발광 소자(424)는 반도체 발광 소자 패키지(350)의 중심을 기준으로 서로 대칭될 수 있다. 제2 반도체 발광 소자(422)와 제5 반도체 발광 소자(425)는 반도체 발광 소자 패키지(350)의 중심을 기준으로 서로 대칭될 수 있다. 제3 반도체 발광 소자(423)와 제6 반도체 발광 소자(426)은 반도체 발광 소자 패키지(350)의 중심을 기준으로 서로 대칭될 수 있다.
제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 한 쌍의 조립 배선(441, 442) 상에 배치될 수 있다. 예컨대, 한 쌍의 조립 배선(441, 442)에 형성된 DEP force에 의해 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 동시에 한 쌍의 조립 배선(441, 442) 상에 자가 조립될 수 있다.
예컨대, 제2 반도체 발광 소자(422)와 제5 반도체 발광 소자(425) 사이에 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)가 배치될 수 있다. 이에 따라, 한 쌍의 조립 배선(441, 442)의 길이 방향, 즉 Y 방향을 따라 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제6 반도체 발광 소자(426) 및 제5 반도체 발광 소자(425)의 순서로 배치될 수 있다.
한편 미설명 부호 461 내지 468은 컨택홀일 수 있다. 이들 컨택홀(461 내지 468)을 통해 복수의 연결 라인(370-1 내지 370-4, 371-1 내지 371-3)이 반도체 발광 소자 패키지(350)의 복수의 반도체 발광 소자(421 내지 426)에 연결될 수 있다.
한편, 도 11a 및 도 11b에 도시한 바와 같이, 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)은 미리 만들어진 반도체 발광 소자, 즉 칩일 수 있다. 도시되지 않았지만, 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 또한 미리 만들어진 칩일 수 있다. 이들 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)은 한 쌍의 조립 배선(441, 442)에 의해 형성된 DEP force에 의해 한 쌍의 조립 배선(441, 442) 상에 자가 조립될 수 있다.
제2 반도체 발광 소자(422)는 제1 도전형 반도체층(422a), 활성층(422b) 및 제2 도전형 반도체층(422c)를 포함할 수 있다. 제3 반도체 발광 소자(423)은 제1 도전형 반도체층(423a), 활성층(423b) 및 제2 도전형 반도체층(423c)을 포함할 수 있다. 제2 반도체 발광 소자(422)는 제1 도전형 반도체층(422a) 아래에 자성층(422-1) 및 제1 도전형 반도체층(422a), 활성층(422b) 및 제2 도전형 반도체층(422c)을 둘러싸는 패시베이션층(422-2)을 포함할 수 있다. 마찬가지로, 제2 반도체 발광 소자(423)는 제1 도전형 반도체층(423a) 아래에 자성층(423-1) 및 제1 도전형 반도체층(423a), 활성층(423b) 및 제2 도전형 반도체층(423c)을 둘러싸는 패시베이션층(423-2)을 포함할 수 있다.
아울러, 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)은 각각 자성층(422-1, 423-1)을 포함할 수 있다. 자성층(422-1)은 제2 반도체 발광 소자(422)의 제1 도전형 반도체층(422a) 아래에 배치되고, 자성층(423-1)은 제3 반도체 발광 소자(423)의 제1 도전형 반도체층(423a) 아래에 배치될 수 있다. 자가 조립시, 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 자성층(422-1, 423-1)이 자석에 의해 자화되므로, 자석의 이동에 의해 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)이 쉽게 이동될 수 있어, 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 조립 속도가 향상될 수 있다.
마찬가지로, 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각은 자성층(미도시)을 포함할 수 있다.
한편, 제1 실시예에 따른 반도체 발광 소자 패키지(350)는 제1 공통 패드(443) 및 제2 공통 패드(444)를 포함할 수 있다. 이들 제1 공통 패드(443) 및 제2 공통 패드(444)은 제1 내지 제6 반도체 발광 소자(421 내지 426) 상에 배치되므로, 해당 광들의 전방 진행을 방해하지 않도록 투명한 도전 재질로 이루어질 수 있다.
예컨대, 제1 공통 패드(443)는 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 제1 측 상에 공통으로 연결되고, 제2 공통 패드(444)는 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 제1 측 상에 공통으로 연결될 수 있다.
제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 전류가 제1 공통 패드(443)를 통해 제4 신호 라인(VSS)로 흐를 수 있다. 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 전류가 제2 공통 패드(444)를 통해 제4 신호 라인(VSS)로 흐를 수 있다.
제1 공통 패드(443)는 제3 반도체 발광 소자(423)에서 제2 반도체 발광 소자(422)를 경유하여 제1 반도체 발광 소자(421)로 연장될 수 있다. 제2 공통 패드(444)는 제6 반도체 발광 소자(426)에서 제5 반도체 발광 소자(425)를 경유하여 제4 반도체 발광 소자(424)로 연장될 수 있다.
제1 공통 패드(443)와 제2 공통 패드(444)는 반도체 발광 소자 패키지(350)의 중심을 기준으로 대각선 상에 위치될 수 있다.
한편, 제1 실시예에 따른 반도체 발광 소자 패키지(350)는 절연층(431)을 포함할 수 있다.
절연층(431)은 공통 연결 전극(450) 상에 배치된 다양한 구성 요소들을 절연시키기는 역할을 할 수 있다. 절연층(431)은 복수의 층으로 구성될 수 있지만, 이에 대해서는 한정하지 않는다. 복수의 층은 서로 동일한 절연 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(431)은 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 둘레에 형성될 수 있다. 절연층(431)은 2 반도체 발광 소자, 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각을 공통 연결 전극(450)에 단단하게 고정할 수 있다.
절연층(431)은 제1 내지 제6 반도체 발광 소자(421 내지 426) 상에 형성될 수 있다. 절연층(431)은 제1 내지 제6 반도체 발광 소자(421 내지 426)를 외부의 충격이나 외부의 이물질에 의한 전기적 쇼트로부터 보호될 수 있다.
한편, 제1 실시예에 따른 반도체 발광 소자 패키지(350)에서 복수의 반도체 발광 소자(422, 423, 425, 426)는 자가 조립 공정을 이용하여 도 7 및 도 8에 도시한 조립 홀(340H)에 조립될 수 있다.
제1 실시예의 반도체 발광 소자 패키지(350)는 복수의 반도체 발광 소자(421 내지 426)가 구비되므로, 자가 조립 공정시 자석에 의해 반도체 발광 소자 패키지(350)가 이동되기가 쉽지 않을 수 있다.
따라서, 반도체 발광 소자 패키지(350)의 이동성을 강화하기 위해 반도체 발광 소자 패키지(350)의 한 쌍의 조립 배선(441, 442) 및/또는 공통 연결 전극(450)은 적어도 자성층을 포함하는 적어도 2개 이상의 금속층을 포함할 수 있다. 자성층의 면적이 클수록 자화 특성이 증가될 수 있다. 이를 위해, 한 쌍의 조립 배선(441, 442)의 전체 폭(W1)은 제1 반도체 발광 소자(421) 또는 제4 반도체 발광 소자(424)의 폭(W2)보다 클 수 있다. 또한, 공통 연결 전극(450)의 사이즈는 제1 실시예에 따른 반도체 발광 소자 패키지(350)의 사이즈와 동일할 수 있다.
한편, 제1 실시예에 따른 반도체 발광 소자 패키지(350)는 도 12에 도시한 웨이퍼(1000) 상에서 제조될 수 있다.
즉, 웨이퍼(1000) 상에 제1 반도체 발광 소자(421)나 제4 반도체 발광 소자(424)를 형성하기 위한 에피층(도 16a 내지 도 16e의 1005)이 형성되고, 에피층(1005)의 상측이 식각되어 리세스(1010)가 형성될 수 있다. 그 리세스(1010)에 한 쌍의 조립 배선(441, 442)이 형성되고, 자가 조립 공정을 이용하여 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 조립될 수 있다. 이후, 일련의 후공정을 통해 에피층(1005)에서 형성된 제1 반도체 발광 소자(421) 및 제4 반도체 발광 소자(424)사 제조되고, 리세스(1010) 상에 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 형성될 수 있다. 이후, 복수의 반도체 발광 소자 패키지(350) 각각에 대응하는 패키지 영역들이 구획되고, 분리 공정을 통해 복수의 패키지 영역들이 웨이퍼(1000)로부터 분리된 후, 패키지 영역들 각각의 후면 상에 공통 연결 전극이 형성됨으로써, 복수의 반도체 발광 소자 패지지(350)가 제조될 수 있다.
[반도체 발광 소자 패키지의 제조 공정]
도 15 내지 도 28은 제1 실시예에 따른 반도체 발광 소자 패키지의 제조 공정을 도시한다.
도 15를 참조하면, 먼저 웨이퍼(1000) 상에 제2 방향(Y)을 따라 복수의 홀(1021 내지 1024)이 형성될 수 있다.
구체적으로, 도 16a에 도시한 바와 같이, 웨이퍼(1000) 상에 에피층(1005)이 형성될 수 있다. 에피층(1005)은 복수의 반도체층(1005a, 1005b, 1005c)을 포함할 수 있다. 복수의 반도체층은 제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)을 포함할 수 있다. 제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)은 각각 복수의 층을 포함할 수 있다.
예컨대, 웨이퍼(1000)는 에피층(1005)을 지지하며, 또한 에피층(1005)이 용이하게 증착되도록 하는 부재로서, 예컨대 사파이어 기판, 반도체 기판, 세라믹 기판일 수 있다.
예컨대, 제1 반도체층(1005a)은 제1 도전형 반도체층으로서, 제1 도전형 도펀트를 포함할 수 있다. 예컨대, 제2 반도체층(1005b)은 활성층으로서, 광을 생성할 수 있다. 활성층(1005b)의 반도체 재질의 밴드갭에 상응하는 파장을 갖는 광이 생성될 수 있다. 예컨대, 제3 반도체층(1005c)은 제2 도전형 반도체층으로서, 제2 도전형 도펀트를 포함할 수 있다. 제1 도전형 도펀트는 n형 도펀트이고, 제2 도전형 도펀트는 p형 도펀트일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)은 증착 장비, 예컨대 MOCVD 증착 장비를 이용하여 웨이퍼(1000) 상에 순차적으로 증착될 수 있다.
한편, 제2 방향(Y)을 따라 에피층(1005)의 상면부터 내부로 움푹 들어가도록 식각됨으로써, 리세스(1010)가 형성될 수 있다. 즉, 에피층(1005)의 제3 반도체층(1005c) 및 제2 반도체층(1005b)이 제거되고 제1 반도체층(1005a)의 상면 일부가 제거되어, 리세스(1010)가 형성될 수 있다. 따라서, 리세스(1010)의 깊이는 제3 반도체층(1005c)의 두께, 제2 반도체층(1005b)의 두께 그리고 제1 반도체층(1005a)의 상면 일부가 제거된 두께의 합일 수 있다.
리세스(1010)가 형성되더라도, 에피층(1005)은 리세스(1010) 아래를 통해 서로 연결될 수 있다. 즉, 리세스(1010)의 바닥부는 에피층(1005)의 제1 반도체층(1005a)이므로, 리세스(1010)의 좌측 및 우측 각각에 해당하는 에피층(1005)의 제1 반도체층(1005a)이 리세스(1010) 아래의 제1 반도체층(1005a)을 통해 서로 연결될 수 있다. 리세스(1010)의 좌측 상의 에피층(1005)의 제1 반도체층(1005a)이 제1 영역(411)으로 정의되고, 리세스(1010) 아래의 에피층(1005)의 제1 반도체층(1005a)이 제2 영역(412)으로 정의되며, 리세스(1010)의 우측 상의 에피층(1005)의 제1 반도체층(1005a)이 제3 영역(413)으로 정의될 수 있다.
도 16b에 도시한 바와 같이, 에피층(1005) 상에 절연층(431a)이 형성될 수 있다. 에피층(1005)이 도펀트를 포함하므로, 에피층(1005)을 절연시키기 위해 절연층(431a)이 형성될 수 있다.
도 16c에 도시한 바와 같이, 리세스(1010)에 한 쌍의 조립 배선(441, 442)이 형성될 수 있다. 예컨대, 절연층(431a) 상에 금속막이 증착된 후 패터닝됨으로써, 리세스(1010)에 한 쌍의 조립 배선(441, 442)이 형성될 수 있다. 한 쌍의 조립 배선(441, 442)은 제2 방향(Y)을 따라 길게 형성될 수 있다. 한 쌍의 조립 배선(441, 442)은 전기 전도도가 우수한 금속으로 이루어질 수 있다. 한 쌍의 조립 배선(441, 442)은 각각 자석에 의해 용이하게 자화될 수 있는 자성층을 포함할 수 있다.
도 16d에 도시한 바와 같이, 한 쌍의 조립 배선(441, 442) 및 절연층(431a) 상에 또 다른 절연층(431b)이 형성될 수 있다. 절연층(431a)과 다른 절연층(431b)은 동일한 절연 재질로 이루어질 수 있다. 이에 따라, 절연층(431a)과 다른 절연층(431b)에 의해 절연층(431)이 형성될 수 있다. 따라서, 절연층(431)에 의해 한 쌍의 조립 배선(441, 442)과 에피층(1005) 간의 전기적인 쇼트가 방지되고, 에피층(1005)이 외부의 이물질로부터 보호될 수 있다.
도 16e에 도시한 바와 같이, 절연층(431) 상에 격벽(1030)이 형성될 수 있다. 격벽(1030)은 비교적 두꺼운 두께로 형성되므로, 유기물 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
도 15에 도시한 바와 같이, 격벽(1030)은 복수의 조립 홀(1021 내지 1024)을 포함할 수 있다. 복수의 조립 홀(1021 내지 1024)은 리세스(1010) 내의 한 쌍의 조립 배선(441, 442) 상에 위치될 수 있다.
한편, 도 17a 및 도 17b를 참조하면, 자가 조립을 이용하여 한 쌍의 조립 배선(441, 442) 상에 복수의 반도체 발광 소자(422, 423, 425, 426)가 조립될 수 있다.
구체적으로, 자가 조립을 위해 웨이퍼(1000)가 유체(미도시)가 채워진 챔버에 장착된 후, 한 쌍의 조립 배선(441, 442)에 인가된 교류 전압에 의해 DEP force가 형성될 수 있다. 자석이 이동함에 따라 유체 내의 복수의 반도체 발광 소자(422, 423, 425, 426)가 이동될 수 있다. 복수의 반도체 발광 소자(422, 423, 425, 426)가 유체 내에 이동되다가 웨이퍼(1000) 상의 복수의 조립 홀(1021 내지 1024)에 조립될 수 있다. 즉, 한 쌍의 조립 배선(441, 442)에 의해 형성된 DEP force가 복수의 조립 홀(1021 내지 1024) 각각에 형성되므로, 이 DEP force에 의해 상기 이동 중이 복수의 반도체 발광 소자(422, 423, 425, 426)가 각각 복수의 조립 홀(1021 내지 1024)에 조립될 수 있다.
도면에는 복수의 반도체 발광 소자(422, 423, 425, 426)가 동일한 모양을 갖는 것으로 도시되고 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 복수의 반도체 발광 소자(422, 423, 425, 426)는 서로 상이한 모양을 가질 수 있다. 예컨대, 녹색 광을 발광하는 제2 반도체 발광 소자(422) 및 제5 반도체 발광 소자(425)는 사각형을 가지고, 청색 광을 발광하는 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)는 원형을 가질 수 있다. 예컨대, 녹색 광을 발광하는 제2 반도체 발광 소자(422) 및 제5 반도체 발광 소자(425)는 원형을 가지고, 청색 광을 발광하는 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)는 타원형을 가질 수 있다. 이와 같이, 복수의 반도체 발광 소자(422, 423, 425, 426)가 서로 상이한 모양을 가지므로, 복수의 반도체 발광 소자(422, 423, 425, 426)가 챔버 내의 유체에 혼합되더라도, 한 쌍의 조립 배선(441, 442) 상에 조립 불량 없이 동시 조립이 가능하다.
한편, 복수의 조립 홀(도 15의 1021 내지 1024)은 서로 상이한 모양을 가질 수 있다. 예컨대, 제2 반도체 발광 소자(422) 및 제5 반도체 발광 소자(425)가 사각형을 갖는 경우, 해당 조립 홀(1021, 1024) 또한 사각형을 가질 수 있다. 예컨대, 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)가 원형을 갖는 경우, 해당 조립 홀(1022, 1023) 또한 원형을 가질 수 있다.
복수의 반도체 발광 소자(422, 423, 425, 426) 각각은 미리 제조된 부품일 수 있다. 즉, 일련의 반도체 공정을 이용하여 복수의 반도체 발광 소자(422, 423, 425, 426) 각각이 제조될 수 있다. 복수의 반도체 발광 소자(422, 423, 425, 426) 각각은 제1 도전형 반도체층(미도시), 활성층(미도시), 제2 도전형 반도체층(미도시) 및 자성층(도 20a의 422-1, 423-1, 425-1, 426-1)을 포함할 수 있다.
먼저, 도 18a, 도 19a 및 도 20a에 도시한 바와 같이, 한 쌍의 조립 배선(441, 442) 상에 형성된 DEP force에 의해 복수의 반도체 발광 소자(422, 423, 425, 426)가 각각 복수의 조립 홀(1021 내지 1024)에 조립될 수 있다.
이후, 도 18b, 도 19b 및 도 20b에 도시한 바와 같이, 폴리머를 스프레이 방식으로 분사한 후 제거함으로써, 복수의 반도체 발광 소자(422, 423, 425, 426) 각각이 폴리머에 의해 절연층(431)에 부착될 수 있다. 폴리머 대신에 다른 재질이 사용될 수도 있다. 폴리머가 제거될 때, 격벽(1030)도 함께 제거될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도 21을 참조하면, 마스크(1040)를 이용하여 부분적으로 패터닝함으로써, 에피층(1005)에서 제1 반도체층(1005a), 즉 제1 도전형 반도체층이 노출될 수 있다.
구체적으로, 도 22a에 도시한 바와 같이 마스크(1040)에 의해 에피층(1005)의 일부 영역이 차단된 후, 도 22b에 도시한 바와 같이 마스크(1040)에 의해 차단되지 않은 에피층(1005)의 제3 반도체층(1005c) 및 제2 반도체층(1005b)이 제거되어 제1 반도체층(1005a)이 노출될 수 있다. 제1 반도체층(1005a)의 상면 일부도 제거될 수 있지만, 이에 대해서는 한정하지 않는다. 이후, 마스크(1040)가 제거될 수 있다.
도 21에 도시한 바와 같이, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자의 양측 각각에 위치된 에피층(1005)의 일부 영역에서 제3 반도체층(1005c) 및 제2 반도체층(1005b)이 제거되어 제1 반도체층(1005a)이 노출될 수 있다.
한편, 도 23을 참조하면, 제1 공통 패드(443) 및 제2 공통 패드(444)가 형성될 수 있다.
구체적으로, 도 24a에 도시한 바와 같이, 에피층(1005)의 일부 영역에서 제1 반도체층(1005a)가 노출될 수 있다.
한편, 제1 조립 배선(441) 상에 절연막(431)을 패터닝하여, 제1 조립 배선(441)의 상면이 노출되는 컨택홀(471)이 형성될 수 있다.
이후, 웨이퍼(1000) 상에 도전막을 형성하고 패터닝하여, 제1 공통 패드(443)이 형성될 수 있다. 제1 공통 패드(443)은 에피층(1005)의 제1 반도체층(1005a)와 제1 조립 배선(441)을 전기적으로 연결될 수 있다. 즉, 제1 공통 패드(443)의 일측은 에피층(1005)의 제1 반도체층(1005a) 상에 위치되고, 제1 공통 패드(443)의 타측은 제1 조립 배선(441) 상에 위치될 수 있다. 예컨대, 제1 공통 패드(443)은 에피층(1005)의 제1 반도체층(1005a)에서 제1 방향(X)을 따라 연장되어 컨택홀(471)을 통해 제1 조립 배선(441)에 연결될 수 있다.
마찬가지로, 제2 공통 패드(444) 또한 앞서 기술한 제1 공통 패드(443)의 형성 방법과 동일한 방법에 의해 형성될 수 있다.
한편, 도시되지 않았지만, 복수의 컨택홀(461 내지 468)이 형성될 수 있다. 예컨대, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 상에 각각 컨택홀(462, 463, 466, 467)이 형성될 수 있다. 예컨대, 제1 및 제2 공통 패드(443, 444) 상에 각각 컨택홀(464, 468)이 형성될 수 있다. 예컨대, 한 쌍의 조립 배선(441, 442) 양측 각각의 에피층(1005) 상에 컨택홀(461, 465)이 형성될 수 있다. 이들 컨택홀(461 내지 468)은 절연층(431)을 제거함으로써 형성될 수 있다.
한편, 도 25 및 도 26을 참조하면, 마스크(1050)를 이용하여 에피층(1005)이 패터닝되어, 웨이퍼(1000) 상에 복수의 반도체 발광 소자 패키지(350)을 각각 형성하기 위한 패키지 영역(350a)들이 형성될 수 있다.
패키지 영역(350a)들 각각의 둘레를 따라 에피층(1005)의 모든 층, 즉 제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)이 제거될 수 있다. 제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)이 제거됨으로써, 웨이퍼(1000), 예컨대 사파이어 기판의 상면이 노출될 수 있다. 제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)이 제거됨으로써, 패키지 영역(350a)들 사이에 리세스(1060)가 형성될 수 있다.
나중에 설명하겠지만, 웨이퍼(1000)로부터 분리된 패키지 영역(350a)들 각각의 하측에 공통 연결 전극(450)이 형성됨으로써, 패키지 영역(350a)들 각각이 복수의 반도체 발광 소자 패키지(350)가 될 수 있다.
한편, 패키지 영역(350a)들 각각은 제1 내지 제6 반도체 발광 소자(421 내지 426), 한 쌍의 조립 배선(441, 442), 제1 공통 패드(443) 및 제2 공통 패드(443)을 포함할 수 있다.
한편, 도 27을 참조하면, 패드 영역(350a) 각각이 웨이퍼(1000)로부터 분리될 수 있다. 예컨대, 레이저를 에피층(1005)과 웨이퍼(1000) 사이의 경계면에 조사함으로써, 패드 영역(350a) 각각이 웨이퍼(1000)로부터 분리될 수 있지만, 이에 대해서는 한정하지 않는다.
이후, 공통 연결 전극(450)이 패드 영역(350a) 각각의 하측에 형성됨으로써, 반도체 발광 소자 패키지(350)가 제조될 수 있다(도 28a 내지 도 28d).
구체적으로, 도 28a에 도시한 바와 같이, 웨이퍼(1000)로부터 패키지 영역(350a)이 분리될 수 있다.
도 28b에 도시한 바와 같이, 한 쌍의 조립 배선(441, 442) 아래의 절연층(431)이 노출되도록 에피층(10005)의 제1 반도체층(1005a)이 식각될 수 있다. 즉, 제1 반도체층(1005a)의 식각 공정은 절연층(431)이 노출될 때까지 수행될 수 있다.
이와 같이, 절연층(431)이 노출될 때까지 제1 반도체층(1005a)이 식각 공정에 의해 제거되더라도, 제1 반도체층(1005a)의 일부는 존재할 수 있다. 따라서, 제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)에 의해 에피층(1005)이 각각 제1 반도체 발광 소자(421) 및 제4 반도체 발광 소자(424)로 형성될 수 있다. 이러한 경우, 제1 반도체층(1005a)은 제1 및 제4 반도체 발광 소자(421, 424) 각각의 제1 도전형 반도체층(421a, 424a)이 되고, 제2 반도체층(1005b)은 제1 및 제4 반도체 발광 소자(421, 424) 각각의 활성층(421b, 424b)이 되며, 제3 반도체층(1005c)은 제1 및 제4 반도체 발광 소자(421, 424) 각각의 제2 도전형 반도체층(1005c)이 될 수 있다.
도 28c에 도시한 바와 같이, 한 쌍의 조립 배선(441, 442)이 노출되도록 한 쌍의 조립 배선(441, 442 아래이 절연층(431)이 식각될 수 있다. 이에 따라, 한 쌍의 조립 배선(441, 442) 사이에서 절연층(431)이 이격된 리세스(430)가 형성될 수 있다. 리세스(430)에 의해 절연층(431)가 상하로 관통될 수 있다.
도 28d에 도시한 바와 같이, 패키지 영역(350a)의 하측에 금속막이 증착되어, 공통 연결 전극(450)이 형성될 수 있다.
예컨대, 공통 연결 전극(450)은 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)의 하면에 접하고, 제4 반도체 발광 소자(424)의 제1 도전형 반도체층(424a)의 하면에 접할 수 있다.
예컨대, 공통 연결 전극(450)은 한 쌍의 조립 배선(441, 442) 각각의 하면에 접할 수 있다.
예컨대, 공통 연결 전극(450)은 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 통해 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 하측에 접할 수 있다. 구체적으로, 공통 연결 전극(450)은 한 쌍의 조립 배선(441, 442) 사이의 리세스(430)를 통해 2 반도체 발광 소자(422) 의 제1 도전형 반도체층(미도시)의 하면, 제3 반도체 발광 소자(423)의 제1 도전형 반도체층(미도시)의 하면, 제5 반도체 발광 소자(425)의 제1 도전형 반도체층(미도시)의 하면 및 제6 반도체 발광 소자(426) 의 제1 도전형 반도체층(미도시)의 하면 각각의 하측에 접할 수 있다.
예컨대, 공통 연결 전극(450)에 의해 제1 내지 제6 반도체 발광 소자(421 내지 426)이 연결될 수 있다. 아울러, 제1 공통 패드(443)은 한 쌍의 공통 전극(441, 442) 중 제1 조립 배선(441)의 일측에 연결되고, 제2 공통패드(443)은 한 쌍의 공통 전극(441, 442) 중 제2 조립 배선(442)의 일측에 연결되며, 공통 연결 전극(450)은 한 쌍의 조립 배선(441, 442) 각각의 타측에 연결될 수 있다.
한편, 제1 내지 제6 반도체 발광 소자(421 내지 426)의 일측은 각각 복수의 컨택홀(461 내지 463, 465 내지 467)을 통해 복수의 연결 라인(도 7의 370-1 내지 370-3, 371-1 내지 361-3)에 연결될 수 있다. 제1 내지 제6 반도체 발광 소자(421 내지 426)의 타측은 공통 연결 전극(450), 한 쌍의 조립 배선(441, 442) 및 제1 제2 공통 패드(443, 444)를 경유하여 연결 라인(370-4)에 연결될 수 있다. 예컨대, 연결 라인(370-4)은 컨택홀(464, 468)을 통해 제1 및 제2 공통 패드(443, 444)에 연결될 수 있다.
따라서, 제1 내지 제6 반도체 발광 소자(421 내지 426) 각각에 전압이 인가되는 경우, 제1 내지 제6 반도체 발광 소자(421 내지 426) 각각에서 해당 전압에 따른 전류에 상응하는 파장 대역을 갖는 광이 발광될 수 있다.
예컨대, 제1 전압이 제1 반도체 발광 소자(421)에 인가되는 경우, 제1 연결 라인(370-1), 제1 컨택홀(461), 제1 반도체 발광 소자(421), 공통 연결 전극(450), 제1 조립 배선(441), 제1 공통 패드(443), 제4 컨택홀(464) 및 제4 연결 라인(37-4)으 순서로 제1 전류가 흘러, 제1 전류에 상응하는 파장 대역을 갖는 제1 광이 발광될 수 있다.
예컨대, 제2 전압이 제2 반도체 발광 소자(422)에 인가되는 경우, 제2 연결 라인(370-2), 제2 컨택홀(462), 제2 반도체 발광 소자(422), 공통 연결 전극(450), 제1 조립 배선(441), 제1 공통 패드(443), 제4 컨택홀(464) 및 제4 연결 라인(37-4)으 순서로 제2 전류가 흘러, 제2 전류에 상응하는 파장 대역을 갖는 제2 광이 발광될 수 있다.
예컨대, 제3 전압이 제3 반도체 발광 소자(423)에 인가되는 경우, 제3 연결 라인(370-3), 제3 컨택홀(463), 제3 반도체 발광 소자(423), 공통 연결 전극(450), 제1 조립 배선(441), 제1 공통 패드(443), 제4 컨택홀(464) 및 제4 연결 라인(37-4)으 순서로 제3 전류가 흘러, 제3 전류에 상응하는 파장 대역을 갖는 제3 광이 발광될 수 있다.
예컨대, 제1 광은 적색 광이고, 제2 광은 녹색 광이며, 제3 광은 청색 광일 수 있지만, 이에 대해서는 한정하지 않는다.
앞서 기술한 복수의 반도체 발광 소자 패키지(350)가 도 도 7 및 8에 도시된 디스플레이 디스플레이 기판(310) 상에 자가 조립 공정을 이용하여 조립되고, 전기적 연결을 위한 후공정이 수행됨으로써, 디스플레이 장치(300)가 제조될 수 있다.
이상에서는 한 쌍의 조립 배선(441, 442) 상에 자가 조립되는 반도체 발광 소자(422, 423, 425, 426)와 더불어 한 쌍의 조립 배선(441, 442)의 양측 상 각각의 에피층(1005)에서 형성된 반도체 발광 소자(421, 424)을 포함하는 반도체 발광 소자 패키지(350)를 상세히 설명하였다.
이와 달리, 한 쌍의 제1 조립 배선과 한 쌍의 제2 조립 배선 각각에서 자가 조립되는 반도체 발광 소자와 더불어 한 쌍의 제1 조립 배선과 한 쌍의 제2 조립 배선 사이의 에피층(1005)에서 형성된 반도체 발광 소자를 포함하는 반도체 발광 소자 패키지가 제조될 수도 있다.
[제2 실시예]
이하에서 도 29를 제2 실시예에 따른 반도체 발광 소자 패키지를 설명한다.
도 29는 웨이퍼 상에 제조된 제2 실시예에 따른 복수의 반도체 발광 소자 패키지를 도시한 평면도이다.
도 29에 도시한 바와 같이, 웨이퍼(도 16a 내지 도 16의 1000) 상에 복수 쌍의 조립 배선(441-1 내지 441-3, 442-1 내지 442-3)이 형성될 수 있다. 복수 쌍의 조립 배선(441-1 내지 441-3, 442-1 내지 442-3)은 미리 형성된 리세스(1010)에 형성되는 것으로서, 앞서 설명된 제1 실시예(도 16a 내지 도 16e)로부터 용이하게 이해될 수 있는 바, 상세한 설명은 생략한다.
복수 쌍의 조립 배선(441-1 내지 441-3, 442-1 내지 442-3) 상 각각에 서로 상이한 광을 발광하는 반도체 발광 소자들(422, 423, 425, 426)이 형성될 수 있다.
예컨대, 한 쌍의 제1 조립 배선(441-1, 442-1) 상에 제2 광을 발광하는 복수의 반도체 발광 소자(422)가 형성되고, 한 쌍의 제2 조립 배선(441-2, 442-2) 상에 제3 광을 발광하는 복수의 반도체 발광 소자(423, 426)가 형성되며, 한 쌍의 제3 조립 배선(441-3, 442-3) 상에 제2 광을 발광하는 복수의 반도체 발광 소자(425)이 형성될 수 있다. 이와 같이, 제2 광을 발광하는 복수의 반도체 발광 소자(422, 425)와 제3 광을 발광하는 복수의 반도체 발광 소자(423, 426)가 한 쌍의 조립 배선(441-1 내지 441-3, 442-1 내지 442-3)마다 교대로 형성될 수 있다.
한편, 제1 광을 발광하는 복수의 반도체 발광 소자(421, 424)는 인접하는 한 쌍의 조립 배선(441-1 내지 441-3, 442-1 내지 442-3) 사이의 에피층(1005)으로부터 형성될 수 있다. 예컨대, 한 쌍의 제1 조립 배선(441-1, 442-1)과 한 쌍의 제2 조립 배선(441-2, 442-2) 사이의 에피층(1005)과 한 쌍의 제2 조립 배선(441-2, 442-2)과 한 쌍의 제3 조립 배선(441-3, 442-3) 사이의 에피층(1005) 각각에서 제1 광을 발광하는 복수의 반도체 발광 소자(421, 424)가 형성될 수 있다.
제1 광을 발광하는 반도체 발광 소자(421, 424)는 제1 반도체 발광 소자이고, 2 광을 발광하는 복수의 반도체 발광 소자(422, 425)는 제2 반도체 발광 소자이며, 제3 광을 발광하는 복수의 반도체 발광 소자(423, 426)는 제3 반도체 발광 소자일 수 있다.
한편, 제1 반도체 발광 소자(421, 424)의 일측 상에 공통 패드(443, 444)가 형성될 수 있다.
공통 패드(443, 444)는 양측으로 연장되어 한 쌍의 조립 배선(441-1 내지 441-3, 442-1 내지 442-3)에 연결될 수 있다. 예컨대, 제1 공통 패드(443)의 제1 측은 한 쌍의 제1 조립 배선(441-1, 442-1) 중 제2 조립 배선(442-1)에 연결되고, 제1 공통 패드(443)의 제2 측한 쌍의 제2 조립 배선(441-2, 442-2) 중 제1 조립 배선(441-2)에 연결될 수 있다. 예컨대, 제2 공통 패드(444)의 제1 측은 한 쌍의 제2 조립 배선(441-2, 442-2) 중 제2 조립 배선(442-2)에 연결되고, 2 공통 패드(444)의 제2 측은 한 쌍의 제3 조립 배선(441-3, 442-3) 중 제1 조립 배선(441-3)에 연결될 수 있다.
한편, 도시되지 않았지만, 공통 연결 전극(450)에 의해 복수의 제1 내지 제6 반도체 발광 소자(421 내지 426)이 공통으로 연결될 수 있다. 공통 연결 전극(450)은 앞서 설명된 제1 실시예(도 16a 내지 도 16e)로부터 용이하게 이해될 수 있는 바, 상세한 설명은 생략한다.
한편, 도 29에 도시한 바와 같이, 제1 반도체 발광 소자(421, 424), 제2 반도체 발광 소자(422, 425) 및 제3 반도체 발광 소자(423, 426)를 포함하는 반도체 발광 소자 패키지(351, 351')가 얻어질 수 있다. 이러한 경우, 반도체 발광 소자 패키지(351, 351')는 위에서 보았을 때, 삼각형일 수 있다. 따라서, 웨이퍼(1000) 상에서 삼각형을 갖는 복수의 패키지 영역(350a)들이 분리되고, 이들 분리된 복수의 패키지 영역(350a) 각각의 하측에 공통 연결 전극(450)이 형성됨으로써, 복수의 반도체 발광 소자 패키지(351, 351')가 제조될 수 있다.
예컨대, 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)에 의해 제1 반도체 발광 소자 패키지(351)가 얻어지고, 제1 반도체 발광 소자(424), 제2 반도체 발광 소자(425) 및 제3 반도체 발광 소자(426)에 의해 제2 반도체 발광 소자 패키지(351')가 얻어질 수 있다.
한편, 도시되지 않았지만, 6개의 반도체 발광 소자(421 내지 426)에 의해 하나의 반도체 발광 소자 패키지가 얻어질 수도 있다. 반도체 발광 소자 패키지는 위에서 보았을 때, 평행 사변형일 수 있지만, 이에 대해서는 한정하지 않는다.
이러한 경우, 도 13에 도시한 바와 같이, 반도체 발광 소자 패키지는 2개의 화소(PX1, PX2)를 포함할 수 있다. 즉, 제1 화소(PX1)는 제1 내지 제3 반도체 발광 소자(421 내지 423)에 의해 구성되고, 제2 화소(PX2)는 제4 내지 제6 반도체 발광 소자(424 내지 426)에 의해 구성될 수 있다. 따라서, 해당 반도체 발광 소자 패키지가 도 7의 조립 홀(340H)에 배치되는 경우, 화소(PX) 당 2개의 화소(PX1, PX2)를 포함하여 화소 개수가 2배로 증가되므로, 초고해상도 디스플레이를 구현할 수 있다.
또한, 도 14에 도시한 바와 같이, 반도체 발광 소자 패키지는 화소(PX1)와 더미 화소(PX_D)를 포함할 수 있다. 즉, 화소(PX1)는 제1 내지 제3 반도체 발광 소자(421 내지 423)에 의해 구성되고, 더미 화소(PX_D)는 제4 내지 제6 반도체 발광 소자(424 내지 426)에 의해 구성될 수 있다. 따라서, 해당 반도체 발광 소자 패키지(350)가 도 7에 도시된 조립 홀(340H)에 배치되는 경우, 해당 화소(PX)는 영상을 표시하고 더미 화소(PX_D)는 영상을 표시하지 않는다.
만일 해당 화소(PX1)의 특정 반도체 발광 소자가 고장나는 경우, 특정 반도체 발광 소자에서 발광되는 광과 동일한 컬러 광을 발광하는 반도체 발광 소자가 더미 화(PX_1)에서 선택되어 더미 화소(PX_D)에서 선택된 반도체 발광 소자에 의해 해당 화소(PX1)에서 고장난 특정 반도체 발광 소자가 대체될 수 있다. 따라서, 화소(PX1) 내의 반도체 발광 소자의 고장에 관계없이 항상 원하는 컬러 영상이 디스플레이될 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (19)

  1. 제1 영역과 제2 영역을 갖는 공통 연결 전극;
    상기 공통 연결 전극의 상기 제1 영역 상에 제1 반도체 발광 소자;
    상기 공통 연결 전극의 상기 제2 영역 상에 한 쌍의 제1 조립 배선; 및
    상기 한 쌍의 제1 조립 배선 상에 제2 반도체 발광 소자;를 포함하는,
    반도체 발광 소자 패키지.
  2. 제1항에 있어서,
    상기 한 쌍의 제1 조립 배선 상에 제3 반도체 발광 소자;를 포함하는,
    반도체 발광 소자 패키지.
  3. 제2항에 있어서,
    상기 공통 연결 전극은 제3 영역을 가지고,
    상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 위치되고,
    상기 공통 연결 전극의 상기 제3 영역 상에 제4 반도체 발광 소자; 및
    상기 한 쌍의 제1 조립 배선 상에 제5 반도체 발광 소자 및 제6 반도체 발광 소자;를 포함하는,
    반도체 발광 소자 패키지.
  4. 제3항에 있어서,
    상기 제1 반도체 발광 소자 및 상기 제4 반도체 발광 소자는 적색 반도체 발광 소자이고,
    상기 제2 반도체 발광 소자 및 상기 제5 반도체 발광 소자는 녹색 반도체 발광 소자이며,
    상기 제3 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 청색 반도체 발광 소자인,
    반도체 발광 소자 패키지.
  5. 제4항에 있어서,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자는 제1 화소를 구성하고,
    상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 제2 화소를 구성하는,
    반도체 발광 소자.
  6. 제4항에 있어서,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자는 화소를 구성하고,
    상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 더미 화소를 구성하는,
    반도체 발광 소자 패키지.
  7. 제4항에 있어서,
    상기 제1 반도체 발광 소자와 상기 제4 반도체 발광 소자 사이에 상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자가 배치되는,
    반도체 발광 소자 패키지.
  8. 제4항에 있어서,
    상기 제2 반도체 발광 소자와 상기 제5 반도체 발광 소자 사이에 상기 제3 반도체 발광 소자 및 상기 제6 반도체 발광 소자가 배치되는,
    반도체 발광 소자 패키지.
  9. 제3항에 있어서,
    상기 공통 연결 전극은,
    상기 제1 반도체 발광 소자 및 상기 제4 반도체 발광 소자 각각의 하측에 연결되고,
    상기 한 쌍의 제1 조립 배선 사이에서 상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자 각각의 하측에 연결되는,
    반도체 발광 소자 패키지.
  10. 제9항에 있어서,
    상기 공통 연결 전극은,
    상기 한 쌍의 제1 조립 배선 각각의 하측에 연결되는,
    반도체 발광 소자 패키지.
  11. 제3항에 있어서,
    상기 제1 반도체 발광 소자의 일측 상에 제1 공통 패드; 및
    상기 제4 반도체 발광 소자의 일측 상에 제2 공통 패드;를 포함하는,
    반도체 발광 소자 패키지.
  12. 제11항에 있어서,
    상기 제1 공통 패드는,
    상기 한 쌍의 제1 조립 배선 중 제1 조립 배선에 연결되고,
    상기 제2 공통 패드는,
    상기 한 쌍의 제1 조립 배선 중 제2 조립 배선에 연결되는,
    반도체 발광 소자 패키지.
  13. 제11항에 있어서,
    상기 제1 공통 패드와 상기 제2 공통 패드는 대각선 상에 위치되는,
    반도체 발광 소자 패키지.
  14. 제3항에 있어서,
    상기 제1 반도체 발광 소자 및 상기 제4 반도체 발광 소자는 GaAs 기반 반도체 재질을 포함하고,
    상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 제6 반도체 발광 소자는 각각 GaN 기반 반도체 재질을 포함하는,
    반도체 발광 소자 패키지.
  15. 제3항에 있어서,
    상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 각각 자성층을 포함하는,
    반도체 발광 소자 패키지.
  16. 제1항에 있어서,
    상기 공통 연결 전극은 반사층을 포함하는,
    반도체 발광 소자 패키지.
  17. 제1항에 있어서,
    상기 공통 연결 전극은 제3 영역을 가지고,
    상기 제1 영역은 상기 제2 영역과 상기 제3 영역 사이에 위치되고,
    상기 공통 연결 전극의 상기 제3 영역 상에 한 쌍의 제2 조립 배선; 및
    상기 한 쌍의 제2 조립 배선 상에 제3 반도체 발광 소자;를 포함하는,
    반도체 발광 소자 패키지.
  18. 제17항에 있어서,
    상기 공통 연결 전극, 상기 한 쌍의 제1 조립 배선 또는 상기 한 쌍의 제2 조립 배선 중 적어도 하나는 자성층을 포함하는,
    반도체 발광 소자 패키지.
  19. 복수의 화소를 포함하는 패널 기판;
    상기 복수의 화소 각각에 대응하는 한 쌍의 제1 조립 배선;
    상기 한 쌍의 제1 조립 배선 상에 조립 홀을 포함하는 격벽; 및
    상기 조립 홀에 반도체 발광 소자 패키지;를 포함하고,
    상기 반도체 발광 소자 패키지는,
    제1 영역과 제2 영역을 갖는 공통 연결 전극;
    상기 공통 연결 전극의 상기 제1 영역 상에 제1 반도체 발광 소자;
    상기 공통 연결 전극의 상기 제2 영역 상에 한 쌍의 제2 조립 배선; 및
    상기 한 쌍의 제2 조립 배선 상에 제2 반도체 발광 소자 및 제3 반도체 발광 소자;를 포함하는,
    디스플레이 장치.
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