WO2023182541A1 - 디스플레이 장치 - Google Patents

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WO2023182541A1
WO2023182541A1 PCT/KR2022/003985 KR2022003985W WO2023182541A1 WO 2023182541 A1 WO2023182541 A1 WO 2023182541A1 KR 2022003985 W KR2022003985 W KR 2022003985W WO 2023182541 A1 WO2023182541 A1 WO 2023182541A1
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WO
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assembly
wiring
light emitting
semiconductor light
emitting device
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Application number
PCT/KR2022/003985
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English (en)
French (fr)
Inventor
김기수
전기성
Original Assignee
엘지전자 주식회사
엘지디스플레이 주식회사
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • a micro-LED display is a display that uses micro-LED, a semiconductor light emitting device with a diameter or cross-sectional area of 100 ⁇ m or less, as a display element.
  • micro-LED displays use micro-LED, a semiconductor light-emitting device, as a display device, they have excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency, and luminance.
  • the micro-LED display has the advantage of being able to freely adjust the size and resolution and implement a flexible display because the screen can be separated and combined in a modular manner.
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the self-assembly method is a method in which the semiconductor light-emitting device finds its assembly position within the fluid on its own, and is an advantageous method for implementing a large-screen display device.
  • DEP Force is required for self-assembly, but due to the difficulty in uniformly controlling the DEP Force, when assembling using self-assembly, a phenomenon occurs in which the semiconductor light emitting device is tilted to an incorrect position within the assembly hall. There is a problem.
  • DEP Force is required for self-assembly, but when DEP Force is used, it faces a technical contradiction in that the electrical contact characteristics are deteriorated due to the tilting phenomenon of the semiconductor light-emitting device.
  • the embodiments aim to solve the above-described problems and other problems.
  • Another object of the embodiment is to provide a display device with a new structure.
  • Another object of the embodiment is to provide a display device with high resolution.
  • Another purpose of the embodiment is to provide a display device that can improve the assembly rate.
  • Another purpose of the embodiment is to provide a display device that can improve the lighting rate.
  • a display device includes: a substrate; a first assembled wiring on the substrate; a second assembled wiring on the substrate; an adjustment member below the second assembly wiring; an insulating layer on the first assembled wiring and the second assembled wiring; a partition including an assembly hole on the first assembly wiring and the second assembly wiring; and a semiconductor light emitting device in the assembly hole.
  • a thickness of the second assembly wiring may be smaller than a thickness of the first assembly wiring.
  • the thickness of the adjustment member may be a difference value between the thickness of the first assembly wiring and the thickness of the second cooking wiring.
  • the first assembly wiring and the adjustment member may be disposed on the same layer.
  • the first assembly wiring and the second assembly wiring may be disposed on different layers.
  • the lower surface of the first assembled wiring and the lower surface of the adjustment member are located on a first horizontal plane, and the upper surface of the first assembled wiring and the upper surface of the second assembled wiring are positioned on a second horizontal plane parallel to the first horizontal plane. It can be located on the surface.
  • the adjustment member may include at least one conductive layer.
  • the width of the adjustment member may be the same as the width of the second assembly wiring.
  • the adjustment member includes: a first adjustment area below the second assembly wiring; a second adjustment area disposed between the first assembled wiring and the insulating layer; and a third control area connecting the first control area and the second control area.
  • the adjustment member may include a dielectric layer.
  • the dielectric constant of the adjustment member may be less than the dielectric constant of the insulating layer.
  • the thickness of the adjustment member may be less than the thickness of the insulating layer.
  • the thickness of the first assembly wiring and the second assembly wiring may be the same.
  • the first assembly wiring and the second assembly wiring may be disposed on different layers.
  • the lower surface of the first assembly wiring and the lower surface of the first adjustment area are located on a first horizontal plane, and the upper surface of the second adjustment area and the upper surface of the second assembly wiring are parallel to the first horizontal plane. 2 Can be positioned on a horizontal plane.
  • the gap between the first assembly wiring and the second assembly wiring may be 3.5 ⁇ m or less.
  • the semiconductor light emitting device may have a diameter of 5 ⁇ m or less.
  • connection electrode may be included in the assembly hole, and the connection electrode may connect a lower side of the semiconductor light emitting device to at least one of the first assembly wiring and the second assembly wiring.
  • the electrode wiring may be connected to an upper side of the semiconductor light emitting device.
  • Embodiments may implement a high-resolution display.
  • the size of the semiconductor light emitting device 150 must be reduced.
  • the size of the semiconductor light emitting device may be reduced from 10 ⁇ m to 5 ⁇ m. In this way, when the size of the semiconductor light emitting device is reduced, the gap between the first assembly wiring and the second assembly wiring on the substrate must also be reduced in order to assemble the semiconductor light emitting device of the reduced size.
  • the semiconductor light emitting device 150-1 can be assembled in the assembly hole 340H1 using self-assembly.
  • the display substrate 305 according to the first embodiment includes a plurality of sub-pixels (PX1, PX2, PX3), and each of the plurality of sub-pixels (PX1, PX2, PX3) has at least one Assembly holes 340H1, 340H2, and 340H3 may be included.
  • the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 may be assembled in each of the assembly holes 340H1, 340H2, and 340H3.
  • the shape of each of the assembly holes 340H1, 340H2, and 340H3 corresponds to the shape of each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3. You can.
  • the semiconductor light emitting device 150-1 may be inserted into the assembly hole 340H1 by the DEP force formed in the assembly hole 340H1.
  • the semiconductor light emitting device 150-1 may be inserted into the assembly hole 340H1 by the DEP force formed in the assembly hole 340H1.
  • the electrode 322a must vertically overlap the assembly hole 340H1.
  • the size (or diameter) of the assembly hole 340H1 corresponding to the shape of the semiconductor light emitting device 150-2 may also be reduced.
  • the size of the assembly hole 340H1 decreases, the area of the first assembly wiring 321 and the second assembly wiring 322 vertically overlapping the assembly hole 340H1 decreases.
  • the DEP force formed within the assembly hole 340H1 may decrease.
  • the assembly rate may be reduced and the lighting rate may be reduced.
  • the gap between the first assembly wiring 321 and the second assembly wiring 322 is narrowed as much as possible, so that the area of the first assembly wiring 321 vertically overlapping the assembly hole 340H1 and the 2 The area of the assembly wiring 322 can be expanded.
  • the first assembly wiring 321 and the second assembly wiring 322 are arranged on different layers, so that the gap between the first assembly wiring 321 and the second assembly wiring 322 (L1 in FIG. 10) ) can be reduced to the maximum.
  • the gap L1 between the first assembly wiring 321 and the second assembly wiring 322 may be 3.5 ⁇ m or less.
  • the adjustment member 311 may be disposed below the second assembly wiring 322.
  • the height of the upper surface of the second assembled wiring 322 may be adjusted by the adjustment member 311 to be located on the same horizontal plane as the upper surface of the first assembled wiring 321.
  • the DEP force is symmetrical or uniform within the assembly hole 340H1.
  • an adjustment member 313 having a dielectric constant may be disposed on the first assembly wiring 321 .
  • the adjustment member 313 and the insulating layer 320 are disposed on the first assembled wiring 321, while the insulating layer 320 is disposed on the second assembled wiring 322, so that the first assembled wiring 321 ) and the DEP force on the second assembly wiring 322 are different, so asymmetry or non-uniformity of the DEP force may occur within the assembly hole 340H1.
  • the first assembled wiring ( The DEP force on 321) and the DEP force on the second assembly wiring 322 may be similar or identical.
  • the DEP force on the first assembly wiring 321 may be reduced, so that the DEP force on the first assembly wiring 321 and the DEP force on the second assembly wiring 322 may be similar or identical.
  • the DEP force on the first assembly wiring 321 becomes smaller and the DEP force on the second assembly wiring 322 increases, so that the DEP force on the first assembly wiring 321 and the second assembly wiring 322 DEP forces may be similar or identical.
  • the assembly rate and lighting rate can be improved.
  • Figure 1 shows a living room of a house where a display device according to an embodiment is installed.
  • Figure 2 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2.
  • FIG. 4 is an enlarged view of the first panel area in the display device of FIG. 1.
  • Figure 5 is an enlarged view of area A2 in Figure 4.
  • Figure 6 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • Figure 7 is a partial enlarged view of area A3 in Figure 6.
  • Figures 8a and 8b are examples of self-assembly in a display device according to internal technology.
  • Figure 8c is a photo of self-assembly in a display device according to internal technology.
  • Figure 8d is a diagram showing the tilt phenomenon that occurs when self-assembling a display device according to internal technology.
  • Figure 9 is a plan view showing a display substrate according to the first embodiment.
  • Figure 10 is a cross-sectional view showing a display substrate according to the first embodiment.
  • Figure 11 shows a semiconductor light emitting device being assembled on a display substrate according to the first embodiment during self-assembly.
  • Figure 12 shows the change in DEP force according to the diameter of the semiconductor light emitting device and the assembly wiring spacing.
  • 13A to 13F show a method of manufacturing a display substrate according to the first embodiment.
  • Figure 14 is a cross-sectional view showing a display substrate according to the second embodiment.
  • Figure 15 shows a semiconductor light emitting device being assembled on a display substrate according to the second embodiment during self-assembly.
  • Figure 16 shows the force acting on the semiconductor light emitting device depending on the material or thickness of each of the adjustment member and the first insulating layer.
  • 17A to 17E show a method of manufacturing a display substrate according to a second embodiment.
  • Figure 18 is a plan view showing a display device according to an embodiment.
  • FIG. 19 is a cross-sectional view taken along line D1-D2 of the first sub-pixel in the display device according to the embodiment of FIG. 18.
  • Display devices described in this specification include TVs, shines, mobile phones, smart phones, head-up displays (HUDs) for automobiles, backlight units for laptop computers, displays for VR or AR, etc. You can. However, the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even if it is a new product type that is developed in the future.
  • HUDs head-up displays
  • Figure 1 shows a living room of a house where a display device according to an embodiment is placed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and an IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display may be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • FIG. 2 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 3 is a circuit diagram showing an example of the pixel of FIG. 2.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be rectangular, but is not limited thereto. That is, the display panel 10 may be formed in a circular or oval shape. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel 10 may be divided into a display area (DA) and a non-display area (NDA) disposed around the display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • the pixels (PX) connected to the high-potential voltage line (VDDL) supplied, the low-potential voltage line (VSSL) supplied with the low-potential voltage, and the data lines (D1 to Dm) and scan lines (S1 to Sn). It can be included.
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel (PX1) emits a first color light of a first main wavelength
  • the second sub-pixel (PX2) emits a second color light of a second main wavelength
  • the third sub-pixel (PX3) A third color light of a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 2 it is illustrated that each of the pixels PX includes three sub-pixels, but the present invention is not limited thereto. That is, each pixel PX may include four or more sub-pixels.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting elements (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT is connected to a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and the first electrodes of the light emitting elements LD. It may include a connected drain electrode.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are mainly described as being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing controller 22.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • Timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the driving circuit 20 may be disposed in the non-display area (NDA) provided on one side of the display panel 10.
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) rather than on the display panel 10.
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal (SCS) from the timing controller 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the circuit board may be attached to pads provided at one edge of the display panel 10 using an anisotropic conductive film. Because of this, the lead lines of the circuit board can be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent toward the bottom of the display panel 10. Because of this, one side of the circuit board is attached to one edge of the display panel 10, and the other side is placed below the display panel 10 and can be connected to a system board on which the host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power supply.
  • FIG. 4 is an enlarged view of the first panel area in the display device of FIG. 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 2).
  • the unit pixel PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • a plurality of red semiconductor light-emitting devices 150R are disposed in the first sub-pixel PX1
  • a plurality of green semiconductor light-emitting devices 150G are disposed in the second sub-pixel PX2
  • a plurality of blue semiconductor light-emitting devices are disposed in the second sub-pixel PX2.
  • (150B) may be placed in the third sub-pixel (PX3).
  • the unit pixel PX may further include a fourth sub-pixel in which a semiconductor light-emitting device is not disposed, but this is not limited.
  • Figure 5 is an enlarged view of area A2 in Figure 4.
  • the display device 100 of the embodiment may include a substrate 200, assembly wiring 201 and 202, an insulating layer 206, and a plurality of semiconductor light emitting devices 150. More components may be included than this.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 that are spaced apart from each other.
  • the first assembly wiring 201 and the second assembly wiring 202 may be provided to generate dielectrophoresis force (DEP force) to assemble the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip type semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light-emitting device 150 may include, but is not limited to, a red semiconductor light-emitting device 150, a green semiconductor light-emitting device 150G, and a blue semiconductor light-emitting device 150B0 to form a unit pixel (sub-pixel).
  • red and green phosphors may be provided to implement red and green colors, respectively.
  • the substrate 200 may be a support member that supports components disposed on the substrate 200 or a protection member that protects the components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be made of sapphire, glass, silicon, or polyimide. Additionally, the substrate 200 may include a flexible material such as PEN (Polyethylene Naphthalate) or PET (Polyethylene Terephthalate). Additionally, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may also function as an assembly substrate when self-assembling a light emitting device.
  • the substrate 200 may be a backplane equipped with circuits in the sub-pixels (PX1, PX2, PX3) shown in FIGS. 2 and 3, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • PX1, PX2, PX3 sub-pixels shown in FIGS. 2 and 3, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • ST, DT transistors
  • Cst capacitors
  • signal wires etc.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. (200) may be integrated to form one substrate.
  • the insulating layer 206 may be a conductive adhesive layer that has adhesiveness and conductivity, and the conductive adhesive layer may be flexible and enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropic conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness, but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206.
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, etc.
  • the assembly hall 203 may also be called a hall.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, etc.
  • the assembly hole 203 may be different depending on the shape of the semiconductor light emitting device 150.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device each have different shapes, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first oval shape with a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second oval shape with a second minor axis and a second major axis.
  • the second major axis of the oval shape of the blue semiconductor light emitting device may be greater than the second major axis of the oval shape of the green semiconductor light emitting device
  • the second minor axis of the oval shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the oval shape of the green semiconductor light emitting device.
  • methods for mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 6) and a transfer method.
  • FIG. 6 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method
  • FIG. 7 is a partial enlarged view of area A3 of FIG. 6.
  • Figure 7 is a diagram with area A3 rotated by 180 degrees for convenience of explanation.
  • FIGS. 6 and 7 Based on FIGS. 6 and 7 , an example in which a semiconductor light emitting device according to an embodiment is assembled into a display panel by a self-assembly method using an electromagnetic field will be described.
  • the assembled substrate 200 which will be described later, can also function as the panel substrate 200a in a display device after assembly of the light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be introduced into the chamber 1300 filled with the fluid 1200, and the semiconductor light emitting device 150 may be placed on the assembly substrate ( 200). At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly substrate 200 may be assembled into the assembly hole 207H by DEP force caused by the electric field of the assembly wiring.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • the chamber may be called a water tank, container, vessel, etc.
  • the assembled substrate 200 may be placed on the chamber 1300. Depending on the embodiment, the assembled substrate 200 may be input into the chamber 1300.
  • the semiconductor light emitting device 150 may be implemented as a vertical semiconductor light emitting device as shown, but is not limited to this and a horizontal light emitting device may be employed.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) containing a magnetic material.
  • the magnetic layer may include a magnetic metal such as nickel (Ni). Since the semiconductor light emitting device 150 introduced into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by the magnetic field generated from the assembly device 1100.
  • the magnetic layer may be disposed on the top or bottom or on both sides of the light emitting device.
  • the semiconductor light emitting device 150 may include a passivation layer 156 surrounding the top and side surfaces.
  • the passivation layer 156 may be formed using an inorganic insulator such as silica or alumina through PECVD, LPCVD, sputtering deposition, etc. Additionally, the passivation layer 156 may be formed by spin coating an organic material such as photoresist or polymer material.
  • the semiconductor light emitting device 150 may include a first conductivity type semiconductor layer 152a, a second conductivity type semiconductor layer 152c, and an active layer 152b disposed between them.
  • the first conductive semiconductor layer 152a may be an n-type semiconductor layer
  • the second conductive semiconductor layer 152c may be a p-type semiconductor layer, but are not limited thereto.
  • the first conductive semiconductor layer 152a, the second conductive semiconductor layer 152c, and the active layer 152b disposed between them may constitute the light emitting unit 152.
  • the light emitting unit 152 may be called a light emitting layer, a light emitting area, etc.
  • the first electrode (layer) 154a may be disposed under the first conductivity type semiconductor layer 152a, and the second electrode (layer) 154b may be disposed on the second conductivity type semiconductor layer 152c. there is. To this end, a partial area of the first conductivity type semiconductor layer 152a or the second conductivity type semiconductor layer 152c may be exposed to the outside. Accordingly, in the manufacturing process of the display device after the semiconductor light emitting device 150 is assembled on the assembly substrate 200, some areas of the passivation layer 156 may be etched.
  • the first electrode 154a may include at least one layer.
  • the first electrode 154a may include an ohmic layer, a reflective layer, a magnetic layer, a conductive layer, an anti-oxidation layer, an adhesive layer, etc.
  • the ohmic layer may include Au, AuBe, etc.
  • the reflective layer may include Al, Ag, etc.
  • the magnetic layer may include Ni, Co, etc.
  • the conductive layer may include Cu or the like.
  • the anti-oxidation layer may include Mo and the like.
  • the adhesive layer may include Cr, Ti, etc.
  • the second electrode 154b may include a transparent conductive layer.
  • the second electrode 154b may include ITO, IZO, etc.
  • the assembly substrate 200 may include a pair of first assembly wiring lines 201 and second assembly wiring lines 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled.
  • Each of the first assembled wiring 201 and the second assembled wiring 202 may be formed by stacking multiple single metals, metal alloys, metal oxides, etc.
  • the first assembled wiring 201 and the second assembled wiring 202 each have Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of the following, but is not limited thereto.
  • first assembly wiring 201 and the second assembly wiring 202 each include indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), and IGZO ( indium gallium zinc oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IZO Nitride (IZON), Al-Ga ZnO (AGZO), IGZO (In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, but is not limited thereto.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and the assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembled wiring 201 and the second assembled wiring 202 to protect the first assembled wiring 201 and the second assembled wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly wiring 201 and the second assembly wiring 202 can be prevented.
  • the insulating layer 215 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly wiring 201 and the second assembly wiring 202 when assembling the semiconductor light emitting device 150. can have a maximum thickness for stable assembly.
  • a partition 207 may be formed on the insulating layer 215. Some areas of the partition wall 207 may be located on top of the first assembly wiring 201 and the second assembly wiring 202, and the remaining area may be located on the top of the assembly substrate 200.
  • An assembly hole 207H where the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200, and the surface where the assembly hole 207H is formed may be in contact with the fluid 1200.
  • the assembly hole 207H can guide the exact assembly position of the semiconductor light emitting device 150.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding location. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • Assembly device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move while in contact with the assembly substrate 200 in order to maximize the area to which the magnetic field is applied within the fluid 1200.
  • the assembly device 1100 may include a plurality of magnetic materials or may include a magnetic material of a size corresponding to that of the assembly substrate 200. In this case, the moving distance of the assembly device 1100 may be limited to within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100.
  • the semiconductor light emitting device 150 enters the assembly hole 207H and is fixed by the DEP force formed by the electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100. You can.
  • the first and second assembly wirings 201 and 202 generate an electric field using an AC power source, and a DEP force may be formed between the assembly wirings 201 and 202 due to this electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting device 150 assembled on the assembly hole 207H of the assembly substrate 200 and the assembly wiring 201 and 202 to improve the bonding force of the light emitting device 150. It can be improved.
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200.
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the time required to assemble each semiconductor light-emitting device on a substrate can be drastically shortened, making it possible to implement a large-area, high-pixel display more quickly and economically.
  • a Vdd line is disposed between the first assembly wiring 201 and the second assembly wiring 202 and can be used as an electrode wiring for electrically contacting the semiconductor light emitting device 150.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 also narrows, and the first assembly wiring 201 and the second assembly wiring 202 If the gap between them narrows, a problem may occur in which the first assembly wiring 201 or the second assembly wiring 202 is electrically short-circuited with the Vdd line.
  • the size of the semiconductor light emitting device 150 is becoming smaller, and as the size of the pixel (or sub-pixel) is correspondingly smaller, the first assembly wiring 201 and the second assembly wiring 201 As the gap between the assembled wirings 202 becomes narrower, the possibility of an electrical short circuit between the first assembled wiring 201 or the second assembled wiring 202 and the Vdd line is increasing.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 As the gap becomes narrower, the possibility of an electrical short circuit occurring between the first assembly wiring 201 and the second assembly wiring 202 may increase due to limitations in exposure. Therefore, there is a problem in that it is difficult to form the first assembly wiring 201 and the second assembly wiring 202 on the same layer.
  • FIGS. 8A to 8B are illustrations of self-assembly of the display device 300 according to the internal technology
  • FIG. 8C is a photo of self-assembly of the display device 300 according to the internal technology.
  • either the first assembly wiring 201 or the second assembly wiring 202 is contacted with the bonding metal 155 of the semiconductor light emitting device 150 through a bonding process. I am ordering it.
  • the existing Vdd line is omitted as shown in FIGS. 8A and 8B and its role is played on one side of the assembly wiring, for example, the first assembly wiring 201.
  • the open method Since the Vdd line is omitted, the gap between the first assembled wiring 201 and the second assembled wiring 202 can be further narrowed, making it possible to easily respond to miniaturization of the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 dragged to the first assembly wiring 201 by DEP in the fluid comes into contact with the first assembly wiring 201 and becomes conductive. Accordingly, there is a problem in that the electric field force is concentrated on the second assembly wiring 202 that is not opened by the insulating layer 215, and as a result, the assembly is biased in one direction.
  • the contact area C between the bonding metal 155 of the semiconductor light emitting device 150 and the first assembly wiring 201 functioning as a panel electrode is very small, so poor contact may occur.
  • DEP Force is required for self-assembly, but due to the difficulty in uniformly controlling the DEP Force, when assembling using self-assembly, the semiconductor light emitting device is tilted to an incorrect position within the assembly hole 207H. There is a problem causing this phenomenon.
  • DEP Force is required for self-assembly, but when DEP Force is used, it faces a technical contradiction in that the electrical contact characteristics are deteriorated due to the tilting phenomenon of the semiconductor light-emitting device.
  • Figure 8d is a diagram showing the tilt phenomenon that may occur during self-assembly according to internal technology.
  • an insulating layer 215 is disposed on the first and second assembly wirings 201 and 202 on the assembly substrate 200, and an assembly hole 207H is defined by the assembly partition wall 207.
  • Self-assembly of the semiconductor light emitting device 150 was performed using DEP force.
  • the electric field force is concentrated in the second assembly wiring 202 and as a result, the assembly is biased in one direction.
  • self-assembly is not performed properly and the problem is that the assembly is tilted within the assembly hole 207H. has been studied.
  • the embodiment can improve the lighting rate by implementing high resolution and increasing the assembly rate.
  • Figure 9 is a plan view showing a display substrate according to the first embodiment.
  • Figure 10 is a cross-sectional view showing a display substrate according to the first embodiment.
  • the display substrate 305 according to the first embodiment may be a substrate for assembling tens of millions of semiconductor light emitting devices to implement a display through self-assembly.
  • the display substrate 305 according to the first embodiment includes a substrate 310, a first assembly wiring 321, a second assembly wiring 322, an adjustment member 311, an insulating layer 320, and a partition ( 340) may be included.
  • a plurality of sub-pixels may be arranged on the substrate 310.
  • the plurality of sub-pixels may include a plurality of first sub-pixels (PX1) arranged along the first direction (X). Each of the plurality of first sub-pixels PX1 may emit the same color light, that is, the first color light. That is, a first semiconductor light emitting device (150-1 in FIG. 18) for emitting first color light may be disposed in each of the plurality of first sub-pixels PX1.
  • the plurality of sub-pixels may include a plurality of second sub-pixels (PX2) adjacent to each of the plurality of first sub-pixels (PX1) along the second direction (Y) and arranged along the first direction (X). You can.
  • Each of the plurality of second sub-pixels PX2 may emit the same color light, that is, the second color light. That is, a second semiconductor light emitting device 150-2 for emitting second color light may be disposed in each of the plurality of second sub-pixels PX2.
  • the plurality of sub-pixels may include a plurality of third sub-pixels (PX3) adjacent to each of the plurality of second sub-pixels (PX2) along the second direction (Y) and arranged along the first direction (X). You can.
  • the plurality of third sub-pixels PX3 may emit the same color light, that is, a third color light. That is, a third semiconductor light emitting device 150-3 for emitting third color light may be disposed in each of the plurality of third sub-pixels PX3.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light
  • the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) arranged along the second direction (Y) may form a unit pixel capable of displaying a full color image. Accordingly, by arranging a plurality of unit pixels on the substrate 310, a large-area image can be displayed.
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) may also include the components of the first sub-pixel (PX1).
  • the second semiconductor light-emitting device 150-2 may be disposed in the second sub-pixel PX2
  • the third semiconductor light-emitting device 150-3 may be disposed in the third sub-pixel PX3.
  • the substrate 310 may be a support member that supports components disposed on the substrate 310 or a protection member that protects the components. Since the substrate 310 has been previously described, it is omitted.
  • the first and second assembly wirings 321 and 322 may be disposed on the substrate 310 . That is, the plurality of sub-pixels PX1, PX2, and PX3 may each include a first assembly wiring 321 and a second assembly wiring 322.
  • the first and second assembly wires 321 and 322 may serve to assemble the semiconductor light emitting device 150-1 into the assembly hole 340H in a self-assembly method. That is, during self-assembly, an electric field is generated between the first assembly wiring 321 and the second assembly wiring 322 by the voltage supplied to the first and second assembly wirings 321 and 322, and the electric field formed by this electric field
  • the first semiconductor light emitting device 150-1 which is moving by the assembly device 1100 in FIG. 6, may be assembled in the assembly hole 340H1 by DEP force.
  • first assembly wiring 321 and the second assembly wiring 322 may be arranged long along the first direction (X).
  • the first assembly wiring 321 and the second assembly wiring 322 may be arranged parallel to each other.
  • the first assembly wiring 321 and the second assembly wiring 322 may each protrude toward the assembly hole.
  • These protruding areas may be called assembly electrodes 321a, 322a or protrusions.
  • the assembled electrodes 321a and 322a may be included in the first assembled wiring 321 or the second assembled wiring 322.
  • the first assembly electrode 321a and the second assembly electrode 322a may each vertically overlap the assembly hole 340H1.
  • a portion of the first assembly electrode 321a may vertically overlap the assembly hole 340H1 and another portion may not vertically overlap the assembly hole 340H1.
  • a portion of the second assembly electrode 322a may vertically overlap the assembly hole 340H1 and another portion may not vertically overlap the assembly hole 340H1.
  • the first assembly wiring 321 and the second assembly wiring 322 may be arranged in different layers. That is, the adjustment member 311 may be disposed between the second assembly wiring 322 and the substrate 310. Accordingly, the first assembly wiring 321 may be disposed on the substrate 310, and the second assembly wiring 322 may be disposed on the adjustment member 311.
  • the adjustment member 311 may be a member that adjusts the height of the upper surface of the second assembly wiring 322.
  • the adjustment member 311 may be a member that adjusts the height of the upper surface of the second assembled wiring 322 so that it is located on the same horizontal plane as the upper surface of the first assembled wiring 321.
  • the thickness T11 of the first assembly wiring 321 and the thickness T12 of the second assembly wiring 322 may be different.
  • the thickness T12 of the second assembly wiring 322 may be smaller than the thickness T11 of the first assembly wiring 321.
  • the thickness T11 of the first assembly wiring 321 may be the sum of the thickness T12 of the second assembly wiring 322 and the thickness T13 of the adjustment member 311.
  • the thickness T13 of the adjustment member 311 may be the difference between the thickness T11 of the first assembled wiring 321 and the thickness T12 of the second assembled wiring 322.
  • the first assembly wiring 321 and the adjustment member 311 may be disposed on the same layer.
  • the first assembly wiring 321 and the adjustment member 311 may be disposed on the substrate 310.
  • the lower surface of the first assembly wiring 321 and the lower surface of the adjustment member 311 may be positioned on the first horizontal surface, for example, the upper surface of the substrate 310.
  • the top surface of the second assembly wiring 322 and the top surface of the second assembly wiring 322 may be located on the second horizontal plane.
  • the second horizontal plane may be parallel to the first horizontal plane.
  • each of the first assembled wiring 321 and the second assembled wiring 322 may be composed of at least one layer containing metal.
  • the first assembly wiring 321 and the second assembly wiring 322 may include the same metal, but this is not limited.
  • the first assembly wiring 321 and the second assembly wiring 322 may be arranged in different layers. Accordingly, the first assembly wiring 321 and the second assembly wiring 322 can be formed independently.
  • the first assembly wiring 321 may be formed on the substrate 310 using a first photolithography process. Thereafter, after the adjustment member 311 is formed, the second assembly wiring 322 may be formed.
  • the second assembled wiring 322 may be formed using a second photolithography process. Since the first cooking wire and the second assembly wire 322 are formed independently, the second assembly wire 322 can be formed as close to the first assembly wire 321 as possible without causing an electrical short.
  • the gap L1 between the first assembly wiring 321 and the second assembly wiring 322 may be 3.5 ⁇ m or less.
  • the DEP force varies depending on the diameter of the semiconductor light emitting device (150-1, 150-2, and 150-3 in FIG. 18) and the assembly wiring spacing (L1).
  • the chip may refer to the semiconductor light emitting devices 150-1, 150-2, and 150-3 of the embodiment.
  • the semiconductor light emitting device assembled in the assembly hole 340H1 may not fall out of the assembly hole 340H1.
  • the semiconductor light emitting device assembled in the assembly hole 340H1 may not fall out of the assembly hole 340H1.
  • the semiconductor light emitting device when the diameter of the semiconductor light emitting device is 5 ⁇ m, and the gap L1 between the first assembly wiring 321 and the second assembly wiring 322 is 3.5 ⁇ m or less, the semiconductor light emitting device assembled in the assembly hole 340H1 The device may not fall out of the assembly hole 340H1.
  • the gap L1 between the first assembly wiring 321 and the second assembly wiring 322 is designed to be 3.5 ⁇ m without an electrical short, so that it is possible to implement a display with high resolution.
  • the adjustment member 311 may serve as an electrode that supplies voltage together with the second assembly wiring 322.
  • the adjustment member 311 may include at least one conductive layer.
  • adjustment member 311 may include metal.
  • the adjustment member 311 may include a conductive oxide such as ITO.
  • the thickness T12 of the second assembled wiring 322 is smaller than the thickness T11 of the first assembled wiring 321, so the resistance of the second assembled wiring 322 may be smaller than the resistance of the first assembled wiring 321. there is.
  • the resistance may be line resistance or sheet resistance.
  • Asymmetry can mean imbalance or unevenness.
  • an adjustment member 311 including at least one conductive layer is disposed under the second assembled wiring 322 to reduce the resistance of the second assembled wiring 322, thereby reducing the first assembled wiring 321. Since the current supply between the and the second assembly wiring 322 is symmetrical, the DEP force within the assembly hole 340H1 can also be symmetrical. In this way, since the DEP force is symmetrical within the assembly hole 340H1, the semiconductor light emitting devices (150-1, 150-2, and 150-3 in FIG. 18) are not only assembled in the correct position within the assembly hole, but also within the assembly hole. Leaning of the assembled semiconductor light emitting device to one side can be prevented. Accordingly, the assembly rate and lighting rate of the semiconductor light emitting device can be improved.
  • the width W12 of the adjustment member 311 may be the same as the width W11 of the second assembly wiring 322, but this is not limited.
  • the adjustment member 311 is formed by performing an etching process using the second assembly wiring 322 as a mask, so the width W11 of the second assembly wiring 322 and the width of the adjustment member 311 are (W12) may be the same. Accordingly, since a separate mask process is not required, the process can be simplified and the process time can be shortened.
  • the insulating layer 320 may be disposed on the first assembled wiring 321 and the second assembled wiring 322 .
  • the insulating layer 320 may prevent the first assembly wiring 321 and the second assembly wiring 322 from being electrically short-circuited. That is, the insulating layer 320 may be disposed between the first assembled wiring 321 and the second assembled wiring 322.
  • the insulating layer 320 may contact the substrate 310 between the first assembly wiring 321 and the second assembly wiring 322. Accordingly, an electrical short between the first assembly wiring 321 and the second assembly wiring 322 is prevented by the insulating layer 320 disposed between the first assembly wiring 321 and the second assembly wiring 322. It can be.
  • first assembly wiring 321 and the second assembly wiring 322 are not exposed to the outside through the assembly hole 340H1 due to the insulating layer 320, the first assembly wiring 321 is damaged by foreign substances. An electrical short circuit between the and second assembly wirings 322 can also be prevented.
  • the insulating layer 320 is made of a material with a dielectric constant and may contribute to the formation of DEP force.
  • the insulating layer 320 may be made of an inorganic material or an organic material.
  • the insulating layer 320 may be made of a material having a dielectric constant related to DEP force.
  • an insulating layer 320 may be formed on the upper surface of the first assembled wiring 321 and the upper surface of the second assembled wiring 322 located on the second horizontal plane. Accordingly, since the upper surface of the insulating layer 320 has a horizontal surface, the semiconductor light emitting devices (150-1, 150-2, and 150-3 in FIG. 18) are connected to each of the plurality of sub-pixels (PX1, PX2, and PX3). It is disposed without tilt on the bottom surface of the assembly holes 340H1, 340H2, and 340H3, that is, the top surface of the insulating layer 320, thereby preventing assembly defects and improving the assembly rate.
  • the thickness of the insulating layer 320 disposed on the top surface of the first assembled wiring 321 and the second assembled wiring 322 located on the second horizontal plane is constant.
  • the DEP force formed on the first assembly wiring 321 and the DEP force formed on the second assembly wiring 322 may be the same.
  • the Dep force formed in the assembly holes 340H1, 340H2, and 340H3 of each of the plurality of sub-pixels (PX1, PX2, and PX3) becomes uniform, so that the semiconductor light emitting device ( Figure 18) is formed by the uniform DEP force during self-assembly.
  • 150-1, 150-2, and 150-3) are not only assembled in the correct position within the assembly hole, but also the semiconductor light emitting device assembled within the assembly hole can be prevented from being tilted to one side. Accordingly, the assembly rate and lighting rate of the semiconductor light emitting device can be improved.
  • the partition 340 is disposed on the substrate 310 and may have an assembly hole 340H1. As shown in FIG. 9, the plurality of sub-pixels PX1, PX2, and PX3 may each include at least one assembly hole 340H1, 340H2, and 340H3.
  • the partition wall 340 may be disposed on the first assembly wiring 321 and the second assembly wiring 322.
  • the first assembly hole 340H1 may be provided on the first assembly wiring 321 and the second assembly wiring 322 of the first sub-pixel PX1.
  • the second assembly hole 340H2 may be provided on the first assembly wiring 321 and the second assembly wiring 322 of the second sub-pixel PX2.
  • the third assembly hole 340H3 may be provided on the first assembly wiring 321 and the second assembly wiring 322 of the third sub-pixel PX3.
  • the first semiconductor light emitting device (150-1 in FIG. 18) is disposed in the first assembly hole 340H1 of the first sub-pixel (PX1), and the second assembly hole 340H2 of the second sub-pixel (PX2) ), and the third semiconductor light emitting device 150-3 may be disposed in the third assembly hole 340H3 of the third sub-pixel PX3.
  • 13A to 13F show a method of manufacturing a display substrate according to the first embodiment.
  • the first assembly wiring 321 may be formed on the substrate 310.
  • the photosensitive film may be patterned to form a photosensitive pattern. Thereafter, an etching process is performed using the photosensitive pattern as a mask, so that the remaining metal films except the metal film corresponding to the photosensitive pattern can be removed.
  • the remaining metal film may be formed as the first assembly wiring 321.
  • an adjustment member 311 may be formed on the substrate 310.
  • the adjustment member 311 may be formed on the entire area of the substrate 310.
  • the adjustment member 311 may be formed on the first assembly wiring 321 .
  • the adjustment member 311 may be made of an insulating material.
  • the adjustment member 311 may be made of a dielectric material.
  • the second assembly wiring 322 may be formed on the adjustment member 311.
  • the photosensitive film may be patterned to form a photosensitive pattern. Thereafter, an etching process is performed using the photosensitive pattern as a mask, so that the remaining metal films except the metal film corresponding to the photosensitive pattern can be removed.
  • the remaining metal film may be formed as a second assembly line 322.
  • the second assembly wiring 322 may be horizontally spaced apart from the first assembly wiring 321 .
  • the first assembly wiring 321 and the second assembly wiring 322 are members for forming a DEP force for assembling a semiconductor light emitting device during self-assembly, and must not be electrically short-circuited.
  • the first assembly wiring 321 and the second assembly wiring 322 are formed in different layers, an electrical short circuit between the first assembly wiring 321 and the second assembly wiring 322 will not occur. You can. That is, since the adjustment member 311 covers the first assembly wiring 321, the first assembly wiring 321 and the second assembly wiring 322 may be electrically insulated by the adjustment member 311.
  • the second assembly wiring 322 may be arranged horizontally moved further to the left than shown in FIG. 13C.
  • the second assembly wiring 322 may be arranged to be spaced apart from the adjustment member 311 disposed on the side of the first assembly wiring 321. You can.
  • the second assembly wiring 322 is connected to the first assembly wiring 321 and the second assembly wiring 322.
  • the distance L1 may be formed to be 3.5 ⁇ m or less. Therefore, in order to reduce material costs and secure price competitiveness, even if the size of the semiconductor light emitting device is reduced to 5 ⁇ m or less, the first assembly wiring 321 is installed within the assembly hole of each of the plurality of sub-pixels (PX1, PX2, and PX3 in FIG. 9). ) and the second assembly wiring 322 can be designed so that the gap L1 is 3.5 ⁇ m or less, so that the assembly rate and lighting can be improved by stably assembling the semiconductor light emitting device of the reduced size.
  • Adjustment member 311 can be removed.
  • the adjustment member 311 may have the same shape as the second assembly wiring 322.
  • the width W12 of the adjustment member 311 may be the same as the width W11 of the second assembly wiring 322.
  • the thickness T11 of the first assembly wiring 321 may be the sum of the thickness T12 of the second assembly wiring 322 and the thickness T13 of the adjustment member 311.
  • the adjustment member 311 may serve to adjust the upper surface of the second assembly wiring 322 to be positioned on the same horizontal plane as the upper surface of the first assembly wiring 321.
  • the thickness T13 of the adjustment member 311 may be a value obtained by subtracting the thickness T12 of the second assembly wiring 322 from the thickness T11 of the first assembly wiring 321. Accordingly, the adjustment member 311 is formed under the second assembly wiring 322, so that the upper surface of the second assembly wiring 322 is the same horizontal plane as the upper surface of the first assembly wiring 321 due to the adjustment member 311. It can be located on the top.
  • the adjustment member 311 may have the same area as the second assembly wiring 322, but the area is not limited thereto. When wet etching is performed, the adjustment member 311 corresponding to the edge of the second assembly wiring 322 may be overetched by etching further inward.
  • the photosensitive pattern may not be removed, but an etching process may be performed using the photosensitive pattern as a mask to form the second assembly wiring 322 and the adjustment member 311 corresponding to the photosensitive pattern.
  • the insulating layer 320 is formed on the first assembled wiring 321 and the second assembled wiring 322, and the upper surface of the first assembled wiring 321 and the upper surface of the second assembled wiring 322 Since they are located on the same horizontal plane, the plurality of sub-pixels (PX1, PX2, PX3) are symmetrical within each assembly hole (340H1, 340H2, 340H3) by the first assembly wiring 321 and the second assembly wiring 322.
  • the assembly rate and lighting rate can be significantly improved.
  • an insulating layer 320 may be formed on the substrate 310.
  • the insulating layer 320 may be formed on the entire area of the substrate 310.
  • the insulating layer 320 may be formed on the first assembled wiring 321.
  • the insulating layer 320 may be formed on the second assembly wiring 322.
  • the insulating layer 320 may be formed on the substrate 310 between the first assembly wiring 321 and the second assembly wiring 322.
  • the top surface of the insulating layer 320 may also have a horizontal surface.
  • semiconductor light emitting devices 150-1, 150-2, and 150-3 in FIG. 18 are assembled on the assembly holes (340H1, 340H2, and 340H3) of each of the plurality of sub-pixels (PX1, PX2, and PX3).
  • the semiconductor light emitting devices 150-1, 150-2, and 150-3 may be disposed without tilt on the insulating layer 320 having a horizontal surface.
  • the semiconductor light emitting devices 150-1, 150-2, and 150-3 assembled in the assembly holes 340H1, 340H2, and 340H3 are formed by the first assembly wiring 321 and the second assembly wiring 322.
  • the assembly rate can be improved as it receives DEP force uniformly and does not fall out of the assembly holes (340H1, 340H2, 340H3).
  • An improvement in the assembly rate can lead to an improvement in the lighting rate.
  • a partition 340 including an assembly hole 340H1 may be formed on the insulating layer 320.
  • An insulating film may be formed on the insulating layer 320, and the insulating film may be partially removed to form an assembly hole 340H1.
  • the shape of the assembly hole 340H1 may be formed to correspond to the shape of the semiconductor light emitting device (150-1 in FIG. 18).
  • the size of the assembly hole may be larger than the size of the semiconductor light emitting device so that the semiconductor light emitting device can be easily assembled into the assembly hole.
  • the outer surface of the semiconductor light emitting device may be spaced apart from the inner surface of the assembly hole.
  • the spacing between the outer surface of the semiconductor light emitting device and the inner surface of the assembly hole may be 1.5 ⁇ m or less, but this is not limited.
  • the diameter of the assembly hole may be larger than the gap L1 between the first assembly wiring 321 and the second assembly wiring 322. Accordingly, a portion of the first assembly wiring 321 and a portion of the second assembly wiring 322 may vertically overlap the assembly hole. DEP force may be formed within the assembly hole by the first assembly wiring 321 and the second assembly wiring 322 vertically overlapping the assembly hole.
  • DEP force is also formed by the first assembly endorsement and the second assembly wiring 322 that vertically overlap the partition wall 340, and this DEP force is blocked by the partition wall 340 having a thick thickness, thereby forming the partition wall 340.
  • DEP force may not be formed on the upper surface. Therefore, even if numerous semiconductor light emitting devices are moved on the partition wall 340 during self-assembly, they are not affected by DEP force and can move freely without being restricted by DEP force. In this way, the moving semiconductor light emitting device can be inserted into the assembly hole under the influence of a large DEP force formed in the assembly hole and continuously fixed in the assembly hole by the DEP force.
  • assembly holes 340H1, 340H2, and 340H3 may be formed in each of the plurality of sub-pixels (PX1, PX2, and PX3 in FIG. 9).
  • Figure 14 is a cross-sectional view showing a display substrate according to the second embodiment.
  • the second embodiment is identical to the first embodiment except for the adjustment member 313.
  • components having the same structure, shape, and/or function as those of the first embodiment are given the same reference numerals, and detailed descriptions are omitted.
  • the display substrate 306 includes a first assembly wiring 321, a second assembly wiring 322, an adjustment member 313, an insulating layer 320, and a partition wall 340. may include.
  • first assembly wiring 321 and the second assembly wiring 322 may be disposed on different layers.
  • the gap L2 between the first assembly wiring 321 and the second assembly wiring 322 may be 3.5 ⁇ m or less.
  • the adjustment member 311 is disposed only under the second assembly wiring 322, whereas in the second embodiment (FIG. 14), the adjustment member 313 may be formed wider.
  • the adjusting member 313 may be a member that adjusts the dielectric constant contributing to the DEP force.
  • the control member 313 may be a member for lowering the DEP force formed on the first assembly wiring 321.
  • the adjustment member 313 may include a first adjustment area 313-1, a second adjustment area 31-2, and a third adjustment area 313-3.
  • the first adjustment area 313-1 is disposed below the second assembly wiring 322, the second adjustment area 31-2 is disposed on the first assembly wiring 321, and the third adjustment area 313 -3) may connect the first control area 313-1 and the second control area 31-2.
  • the first control area 313-1 is disposed between the substrate 310 and the second assembly wiring 322, and the second control area 31-2 is between the first assembly wiring 321 and the insulating layer ( 320 , and the third control region 313 - 3 may be disposed between the substrate 310 and the insulating layer 320 .
  • the lower surface of the first assembly wiring 321 and the lower surface of the first adjustment area 313-1 are located on the first horizontal plane, and the upper surface of the second adjustment area 313-2 and the second assembly wiring 322
  • the upper surface of may be located on a second horizontal plane parallel to the first horizontal plane.
  • the sum of the thickness of the first assembly wiring 321 and the thickness of the first adjustment area 313-1 may be equal to the sum of the thickness of the second adjustment area 313-2 and the thickness of the second assembly wiring 322. You can.
  • the adjustment member 313 and the insulating layer 320 may be disposed on the first assembled wiring 321, and the insulating layer 320 may be disposed on the second assembled wiring 322.
  • the DE force formed on the first assembly wiring 321 may be formed by the dielectric constant of the adjustment member 313 as well as the dielectric constant of the insulating layer 320.
  • the DEP force formed on the second assembly wiring 322 may be shaped by the dielectric constant of the insulating layer 320. Since the DEP force formed on the first assembly wiring 321 is greater than the DEP force formed on the second assembly wiring 322, the DEP force may be formed asymmetrically or non-uniformly within the assembly hole.
  • Adjustment member 313 may include a dielectric layer.
  • the adjustment member 313 may be made of a dielectric material.
  • the dielectric constant of the adjustment member 313 may be smaller than the dielectric constant of the insulating layer 320.
  • the material of the adjustment member 313 may be made of a material with a low dielectric constant.
  • the DEP force may also be affected by the thickness of the adjustment member 313.
  • the thickness of the adjustment member 313 may be smaller than the thickness of the insulating layer 320.
  • the thickness of the adjustment member 313 on the first assembled wiring 321 may be smaller than the thickness of the insulating layer 320.
  • the thickness of the adjustment member 313 on the first assembly wiring 321 in the assembly hole may be smaller than the thickness of the insulating layer 320.
  • the thickness T21 of the first assembly wiring 321 and the thickness T22 of the second assembly endorsement may be the same.
  • the applicant performed a symmetry test of the force acting on the semiconductor light emitting device considering the material and thickness of the control member 313 and the insulating layer 320.
  • control member 313 and the insulating layer 320 used in the experiment can be shown in Table 1.
  • Sample Adjustment member (313) Insulating layer (320) texture Thickness (nm) texture Thickness (nm) #One SiO 2 100 SiO 2 100 #2 SiN 100 SiN 100 #3 SiO 2 100 SiN 100 #4 SiN 100 SiO 2 100 #5 SiN 50 SiO 2 100
  • FIG. 16 The symmetry distribution tested using Table 1 is shown in Figure 16. As shown in FIG. 16, when the third sample (#3) is used, it can be seen that the unevenness of DEP force between the first assembly wiring 321 and the second assembly wiring 322 is the most severe. It can be seen that the DEP force becomes more uniform in the order of the first sample (#1), the second sample (#2), the fourth sample (#4), and the fifth sample (#5).
  • the fifth sample (#5) when the adjustment member 313 containing SiN and having a thickness of 50 nm and the insulating layer 320 containing SiO 2 and having a thickness of 100 nm were used, the first assembly It can be seen that the DEP force on the wiring 321 and the DEP force on the second assembly wiring 322 are almost uniform.
  • the gradient ratio of DEP force between the first assembly wiring 321 and the second assembly wiring 322 may be 50% or less. In an embodiment, the gradient ratio of DEP force between the first assembly wiring 321 and the second assembly wiring 322 may be 30% or less.
  • the gradient ratio may represent the degree of non-uniformity of the DEP force between the first assembly wiring 321 and the second assembly wiring 322.
  • a lower gradient ratio may mean that the DEP force between the first assembly wiring 321 and the second assembly wiring 322 becomes more uniform. For example, when the gradient ratio is 0, the DEP force on the first assembly wiring 321 and the DEP force on the second assembly wiring 322 are the same, and the DEP between the first assembly wiring 321 and the second assembly wiring 322 It can mean that the force becomes symmetrical or uniform.
  • the semiconductor light emitting device 150-1 can be assembled on the display substrate 306 according to the second embodiment by a self-assembly method.
  • a DEP force may be formed in the assembly hole by the alternating voltage supplied to the first assembly wiring 321 and the second assembly wiring 322.
  • the DEP force can be formed symmetrically or uniformly within the assembly hole.
  • the semiconductor light emitting device 150-1 may be assembled in the correct position without being tilted to one side by the DEP force uniformly formed within the assembly hole and may not be separated from the assembly hole.
  • the adjusting member 313 is disposed on the first assembly wiring 321, and the dielectric constant of the adjusting member 313 is less than the dielectric constant of the insulating layer 320 or the thickness of the adjusting member 313 is insulated.
  • the gradient ratio of the DEP force between the first assembly wiring 321 and the second assembly wiring 322 is set to 50% or less, thereby reducing the gradient ratio of the DEP force and creating an assembly hole.
  • the asymmetry or non-uniformity of the DEP force can be changed to symmetry or uniformity. Accordingly, the assembly rate and lighting rate can be dramatically improved by solving the problem of the semiconductor light emitting device being tilted to a non-correct position within the assembly hole or moving out of the assembly hole during self-assembly.
  • 17A to 17E show a method of manufacturing a display substrate according to a second embodiment.
  • FIGS. 17A to 17C are the same as FIGS. 13A to 13C and have been previously described, detailed descriptions are omitted.
  • an insulating layer 320 may be formed on the substrate 310.
  • the insulating layer 320 may be formed on the second assembly wiring 322.
  • the insulating layer 320 may be formed on the adjustment member 313 corresponding to the first assembled wiring 321.
  • the insulating layer 320 may be formed on the adjustment member 313 between the first assembled wiring 321 and the second assembled wiring 322.
  • a partition 340 including an assembly hole 340H1 may be formed on the insulating layer 320.
  • An insulating film may be formed on the insulating layer 320, and the insulating film may be partially removed to form an assembly hole 340H1.
  • FIG. 17E is the same as FIG. 13F and has been described previously, detailed description will be omitted.
  • Figure 18 is a plan view showing a display device according to an embodiment.
  • FIG. 19 is a cross-sectional view taken along line D1-D2 of the first sub-pixel in the display device according to the embodiment of FIG. 18.
  • the display substrate (306 in FIG. 14) according to the second embodiment may also be applied in the same manner as in FIG. 19.
  • the display device 301 includes a substrate 310, a plurality of first assembly wirings 321, a plurality of adjustment members 311, and a plurality of second assembly wirings 322. ), a first insulating layer 320, a partition wall 340, a plurality of semiconductor light emitting devices (150-1, 150-2, 150-3), a second insulating layer 350, a plurality of connection electrodes 370, and It may include a plurality of signal lines (SL1, SL2, SL3, and SL4).
  • the first insulating layer 320 may be an insulating layer of the display substrate 305 according to the first embodiment shown in FIG. 10.
  • a plurality of sub-pixels may be defined on the substrate 310.
  • the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) are shown as being arranged along the second direction (Y), but this is not limited.
  • Sub-pixel rows may be arranged in parallel with each other along the first direction (X).
  • At least one assembly hole 340H1, 340H2, and 340H3 may be provided in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3).
  • a plurality of semiconductor light emitting devices 150-1 are formed by the DEP force formed between the first assembly wiring 321 and the second assembly wiring 322 in each of the plurality of sub-pixels (PX1, PX2, and PX3).
  • 150-2, 150-3) can each be assembled in the assembly holes (340H1, 340H2, 340H3).
  • the first semiconductor light emitting device 150-1 is formed in the first assembly hole ( 340H1) can be assembled.
  • the second semiconductor light emitting device 150-2 is formed in the second assembly hole ( 340H2) can be assembled.
  • the third semiconductor light emitting device 150-3 is formed through the third assembly hole ( 340H3) can be assembled.
  • a tolerance margin for forming the assembly holes (340H1, 340H2, 340H3) and a margin for easily assembling the semiconductor light emitting devices (150-1, 150-2, 150-3) within the assembly holes (340H1, 340H2, 340H3) may be determined by considering such factors. For example, the size of the assembly holes 340H1, 340H2, and 340H3 may be larger than the size of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • the semiconductor light emitting devices 150-1, 150-2, and 150-3 are assembled in the center of the assembly holes 340H1, 340H2, and 340H3, the semiconductor light emitting devices 150-1, 150-2, and 150-3
  • the distance between the outer side and the inner side of the assembly hole (340H1, 340H2, 340H3) may be 2 ⁇ m or less, but is not limited thereto.
  • the assembly holes 340H1, 340H2, and 340H3 may have a shape corresponding to the shape of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • the assembly holes 340H1, 340H2, and 340H3 may also be circular.
  • the assembly holes 340H1, 340H2, and 340H3 may also be rectangular.
  • the assembly holes 340H1, 340H2, and 340H3 in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may have the same shape, that is, a circular shape.
  • the third semiconductor light emitting device 150-3 disposed in PX3) may have a shape corresponding to the assembly holes 340H1, 340H2, and 340H3, that is, a circular shape.
  • the first semiconductor light emitting device (150-1), the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 each sequentially correspond to the sub-pixels (PX1, PX2, PX3) assembly holes (340H1, 340H2) , 340H3), but there is no limitation thereto.
  • the first semiconductor light emitting device 150-1 is assembled in the first assembly hole 340H1 of the first sub-pixel PX1 of the substrate 310, and the second semiconductor light emitting device 150-2 is installed on the substrate ( It is assembled in the second assembly hole 340H2 of the second sub-pixel PX2 of the substrate 310, and the third semiconductor light emitting device 150-3 is assembled into the third assembly hole of the third sub-pixel PX3 of the substrate 310.
  • the shapes of the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 may be the same, but this is not limited.
  • Each of the assembly holes 340H1, 340H2, and 340H3 has a shape corresponding to the shape of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3. It may have a size larger than each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3.
  • the assembly holes 340H1, 340H2, and 340H3 in each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may have different shapes.
  • the first assembly hole 340H1 in the first sub-pixel PX1 has a circular shape
  • the second assembly hole 340H2 in the second sub-pixel PX2 has a first minor axis and a first major axis.
  • 1 has an oval shape
  • the third assembly hole 340H3 in the third sub-pixel PX3 may have a second oval shape with a second minor axis smaller than the first minor axis and a second major axis larger than the first major axis.
  • the first semiconductor light emitting device 150-1 has a shape corresponding to the first assembly hole 340H1 of the first sub-pixel PX1, that is, a circular shape
  • the second semiconductor light emitting device 150-2 has a circular shape. It has a shape corresponding to the second assembly hole 340H2 of the second sub-pixel (PX2), that is, a first oval shape
  • the third semiconductor light emitting device 150-3 is connected to the third assembly hole of the third sub-pixel (PX3). It may have a shape corresponding to (340H3), that is, a second oval shape.
  • the assembly holes 340H1, 340H2, and 340H3 have different shapes
  • the first to third semiconductor light emitting devices 150-1 and 150-2 have shapes corresponding to each of the assembly holes 340H1, 340H2, and 340H3.
  • 150-3 the first to third semiconductor light emitting devices 150-1, 150-2, and 150-3 can be simultaneously assembled into the corresponding assembly holes 340H1, 340H2, and 340H3 during self-assembly. That is, even if the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 are mixed in the fluid 1200 for self-assembly, the substrate 310 ) semiconductor elements (150-1, 150-2, 150-3) can be assembled.
  • the first semiconductor light emitting device 150-1 having a shape corresponding to the shape of the first assembly hole 340H1 may be assembled in the first assembly hole 340H1 of the first sub-pixel PX1.
  • a second semiconductor light emitting device 150-2 having a shape corresponding to the shape of the second assembly hole 340H2 may be assembled in the second assembly hole 340H2 of the second sub-pixel PX2.
  • a third semiconductor light emitting device 150-3 having a shape corresponding to the shape of the third assembly hole 340H3 may be assembled in the third assembly hole 340H3 of the third sub-pixel PX3.
  • each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3, which have different shapes, has an assembly hole ( Since it is assembled on 340H1, 340H2, 340H3), assembly defects can be prevented.
  • the first semiconductor light emitting device 150-1 includes a light emitting unit 150a, a first electrode 154 below the light emitting unit 150a, a second electrode 155 on the light emitting unit 150a, and a light emitting unit ( It may include a passivation layer 157 surrounding 150a).
  • the light emitting unit 150a is a location that generates light and may include at least one first conductivity type semiconductor layer, an active layer, and at least one second conductivity type semiconductor layer.
  • the first conductivity type semiconductor layer may include a first dopant, such as Si
  • the second conductivity type semiconductor layer may include a second dopant, such as Mn.
  • connection electrode 370 may be disposed in the assembly holes 340H1, 340H2, and 340H3.
  • the connection electrode 370 may be disposed around the semiconductor light emitting devices 10-1, 150-2, and 150-3 within the assembly holes 340H1, 340H2, and 340H3.
  • connection electrode 370 may connect the lower side of the semiconductor light emitting device to at least one of the first assembly wiring 321 and the second assembly wiring 322.
  • connection electrode 370 may also be connected to the second semiconductor light-emitting device 150-2 of the second sub-pixel (PX2) or the third semiconductor light-emitting device 150-3 of the third sub-pixel (PX3).
  • the second semiconductor light emitting device 150-2 or the third semiconductor light emitting device 150-3 may have the same structure as the first semiconductor light emitting device 150-1 except for the shape.
  • connection electrode 370 is disposed along the circumference of the semiconductor light emitting devices 150-1, 150-2, and 150-3 within the assembly hole 340H1, so that the connection electrode 370 ), the partition wall 340 and the semiconductor light emitting devices 150-1, 150-2, and 150-3 are firmly fixed, so that fixation can be strengthened.
  • the second insulating layer 350 is disposed on the partition wall 340 to protect the first semiconductor light emitting device 150-1.
  • the second insulating layer 350 is disposed in the assembly hole 340H1 around the semiconductor light emitting device 150-1, and can firmly fix the semiconductor light emitting device 150-1.
  • the second insulating layer 350 is disposed on the semiconductor light-emitting device 150-1 to protect the semiconductor light-emitting device 150-1 from external shocks and prevent contamination by foreign substances.
  • the second insulating layer 350 may serve as a planarization layer that allows a layer formed in a later process to be formed at a constant thickness. Accordingly, the upper surface of the second insulating layer 350 may have a flat surface.
  • the second insulating layer 350 may be formed of an organic material or an inorganic material. Accordingly, the electrode wires 362-1, 362-2, and 362-3 can be easily formed on the upper surface of the second insulating layer 350 having a flat surface without disconnection.
  • a plurality of electrode wires 362-1, 362-2, and 362-3 may be disposed on each of the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include electrode wires 362-1, 362-2, and 362-3.
  • the electrode wires 362-1, 362-2, and 362-3 may be disposed above the first semiconductor light emitting device 150-1 disposed in the first sub-pixel PX1.
  • the first electrode wire 362-1 may be connected to the second side of the first semiconductor light emitting device 150-1 through the first contact hole 350H1.
  • the second electrode wire 362-2 may be disposed above the second semiconductor light emitting device 150-2 disposed in the second sub-pixel PX2.
  • the second electrode wire 362-2 may be connected to the second side of the second semiconductor light emitting device 150-2 through the second contact hole 350H2.
  • the third electrode wire 362-3 may be disposed above the third semiconductor light emitting device 150-3 disposed in the third sub-pixel PX3.
  • the third electrode wire 362-3 may be connected to the second side of the third semiconductor light emitting device 150-3 through the third contact hole 350H3.
  • the first electrode wire 362-1 may be disposed on the second insulating layer 350.
  • the first electrode wire 362-1 may be made of a transparent conductive material that allows light to pass through.
  • the first electrode wire 362-1 may include ITO, IZO, etc., but is not limited thereto.
  • the second electrode wire 362-2 and the third electrode wire 362-3 may also be disposed on the second insulating layer 350.
  • the first assembly wiring 321 and/or the second assembly wiring 322 are used as the first electrode wiring, and the electrode wirings 362-1 and 362-2 , 362-3) may be the second electrode wiring. Accordingly, the first semiconductor light emitting device 150- 1) may emit a first color light, for example, red light.
  • the display device 301 may include a plurality of signal lines SL1, SL2, SL3, and SL4.
  • the plurality of signals may include a first signal line (SL1), a second signal line (SL2), a third signal line (SL3), and a fourth signal line (SL4).
  • a plurality of signal lines (SL1, SL2, SL3, and SL4) may be arranged on the same layer.
  • the plurality of signal lines SL1, SL2, SL3, and SL4 may be arranged in a different layer from the electrode wires 362-1, 362-2, and 362-3. Accordingly, the plurality of signal lines (SL1, SL2, SL3, SL4) and the electrode wires (362-1, 362-2, 362-3) can be electrically connected through the plurality of contact holes (351H1, 351H2, 351H3).
  • the first signal line SL1 and the first electrode wire 362-1 may be electrically connected through the first contact hole 351H1.
  • the second signal line SL2 and the second electrode wire 362-2 may be electrically connected through the second contact hole 351H2.
  • the third signal line SL3 and the third electrode wire 362-3 may be electrically connected through the third contact hole 351H3.
  • the fourth signal line SL4 and the first assembly wiring 321 and/or the second assembly wiring 322 may be electrically connected through the contact hole 352.
  • the plurality of signal lines SL1, SL2, SL3, and SL4 may be disposed on a different layer from the first and second assembled wirings 321 and 322.
  • the first signal line SL1 may be electrically connected to a plurality of first sub-pixels PX1.
  • the first signal line SL1 is connected to the second electrode 155 of the first semiconductor light emitting device 150-1 through the first electrode wiring 362-1 of each of the plurality of first sub-pixels PX1. Can be electrically connected.
  • the second signal line SL2 may be electrically connected to a plurality of second sub-pixels PX2.
  • the second signal line SL2 is connected to the second electrode 155 of the second semiconductor light emitting device 150-2 through the second electrode wiring 362-2 of each of the plurality of second sub-pixels PX2. Can be electrically connected.
  • the third signal line SL3 may be electrically connected to a plurality of third sub-pixels PX3.
  • the third signal line SL3 is connected to the second electrode 155 of the third semiconductor light emitting device 150-3 through the third electrode wiring 362-3 of each of the plurality of third sub-pixels PX3. Can be electrically connected.
  • the fourth signal line SL4 may be commonly connected to the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3).
  • the fourth signal line SL4 is connected to the first assembly line 321 of the first sub-pixel PX1 and/or the second assembly line 322 of the first semiconductor light emitting device 150-1. It may be electrically connected to the electrode 154.
  • the fourth signal line SL4 is connected to the first assembly line 321 of the second sub-pixel PX2 and/or the second assembly line 322 of the second semiconductor light emitting device 150-2. It may be electrically connected to the electrode 154.
  • the fourth signal line SL4 is connected to the first assembly line 321 of the third sub-pixel PX3 and/or the second assembly line 322 of the third semiconductor light emitting device 150-3. It may be electrically connected to the electrode 154.
  • a positive (+) voltage may be supplied to each of the first signal line (SL1), the second signal line (SL2), and the third signal line (SL3).
  • the fourth signal line SL4 may be grounded or supplied with a negative (-) voltage.
  • the positive (+) voltage supplied to each of the first signal line (SL1), the second signal line (SL2), and the third signal line (SL3) may be the same, but this is not limited.
  • the first signal line SL1 connected to the first sub-pixel PX1 may be the high potential voltage line VDDL shown in FIG. 7 .
  • the second signal line (SL2) connected to the second sub-pixel (PX2) and the third signal line (SL3) connected to the third sub-pixel (PX3) also serve as a high-potential signal line (VDDL), and a high-potential voltage (Figure A VDD of 6) can be supplied.
  • the fourth signal line SL4 commonly connected to each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) is a low-potential signal line (VSSL), and is a low-potential voltage (VSS in FIG. 6) may be supplied.
  • a driving transistor (DT in FIG. 7) may be provided between the semiconductor light emitting device 150-2 and the third signal line SL3 and the third semiconductor light emitting device 150-3 of the third sub-pixel PX3. there is.
  • the gate terminal of the driving transistor (DT) may be connected to the data line (Dj) through the scan transistor (ST).
  • the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) each include a scan transistor (ST), a driving transistor (DT), and a semiconductor light emitting device (150-1, 150-2). , 150-3) may be provided.
  • the driving transistor DT may be connected to the scan transistor ST and the semiconductor light emitting devices 150-1, 150-2, and 150-3, and the scan transistor ST may be connected to the data line Dj.
  • the driving transistors (ST) of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) are connected to the high potential signal line (VDDL), that is, the first to third signal lines (SL1, It can be connected to SL2, SL3).
  • the semiconductor light emitting elements 150-1, 150-2, and 150-3 of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) each have a low potential signal line (VSSL), That is, it may be connected to the fourth signal line SL4.
  • the current flowing in the driving transistor (ST) varies depending on the data voltage supplied to the data line (Dj), and this different current causes the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel
  • the intensity of light, that is, the luminance or gradation, of each of the semiconductor light emitting devices 150-1, 150-2, and 150-3 of (PX3) is different, so that images with different brightnesses can be displayed.
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments can be adopted in TVs, signage, smart phones, mobile phones, mobile terminals, HUDs for automobiles, backlight units for laptops, and display devices for VR or AR.

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Abstract

디스플레이 장치는 기판과, 기판 상에 제1 조립 배선과, 기판 상에 제2 조립 배선과, 제2 조립 배선 아래에 조절 부재와, 제1 조립 배선 및 제2 조립 배선 상에 절연층과, 제1 조립 배선 및 제2 조립 배선 상에 조립 홀을 포함하는 격벽과, 조립 홀에 반도체 발광 소자를 포함한다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 비공개 내부기술에 의하면, 자가 조립을 위해서는 DEP Force가 필요한데, DEP Force의 균일한 제어의 어려움으로 자가 조립을 이용한 조립 시 반도체 발광 소자가 조립 홀 내에서 정위치가 아닌 곳으로 쏠림 현상이 발생하는 문제가 있다.
또한 이러한 반도체 발광 소자의 쏠림 현상으로 인해 이후 전기적 컨택 공정에 있어서 전기적 접촉 특성이 저하되어 점등률이 저하되는 문제가 있다.
그러므로 비공개 내부기술에 의하면 자기 조립을 위해 DEP Force가 필요하나 DEP Force를 이용하는 경우 반도체 발광 소자의 쏠림 현상으로 인해 전기적 접촉 특성이 저하되는 기술적 모순에 직면하고 있다.
특히, 고해상도를 위해 화소나 서브 화소의 사이즈가 작아지는 경우, DEP force의 균일한 제어를 통한 조립률을 향상은 더욱 더 어려워졌다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 새로운 구조를 갖는 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 고해상도를 갖는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 조립율을 향상시킬 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 점등율을 향상시킬 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 조립 배선; 상기 기판 상에 제2 조립 배선; 상기 제2 조립 배선 아래에 조절 부재; 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 절연층; 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 조립 홀을 포함하는 격벽; 및 상기 조립 홀에 반도체 발광 소자;를 포함한다.
상기 제2 조립 배선의 두께는 상기 제1 조립 배선의 두께보다 작을 수 있다. 상기 조절 부재의 두께는 제1 조립 배선의 두께와 제2 조리 배선의 두께 사이의 차이값일 수 있다.
상기 제1 조립 배선과 상기 조절 부재는 동일한 층 상에 배치될 수 있다. 상기 제1 조립 배선과 상기 제2 조립 배선은 상이한 층 상에 배치될 수 있다.
상기 제1 조립 배선의 하면과 상기 조절 부재의 하면은 제1 수평 면 상에 위치되고, 상기 제1 조립 배선의 상면과 상기 제2 조립 배선의 상면은 상기 제1 수평 면과 평행한 제2 수평 면 상에 위치될 수 있다.
상기 조절 부재는, 적어도 하나 이상의 도전층을 포함할 수 있다. 상기 조절 부재의 폭은 상기 제2 조립 배선의 폭과 동일할 수 있다.
상기 조절 부재는, 상기 제2 조립 배선 아래에 제1 조절 영역; 상기 제1 조립 배선과 상기 절연층 사이에 배치되는 제2 조절 영역; 및 상기 제1 조절 영역과 상기 제2 조절 영역을 연결하는 제3 조절 영역;을 포함할 수 있다.
상기 조절 부재는, 유전층을 포함할 수 있다. 상기 조절 부재의 유전율은 상기 절연층의 유전율보다 작을 수 있다.
상기 조절 부재의 두께는 상기 절연층의 두께보다 작을 수 있다. 상기 제1 조립 배선의 두께와 제2 조립 배선의 두께는 동일할 수 있다.
상기 제1 조립 배선과 상기 제2 조립 배선은 상이한 층 상에 배치될 수 있다.
상기 제1 조립 배선의 하면과 상기 제1 조절 영역의 하면은 제1 수평 면 상에 위치되고, 상기 제2 조절 영역의 상면과 상기 제2 조립 배선의 상면은 상기 제1 수평 면과 평행한 제2 수평 면 상에 위치될 수 있다.
상기 제1 조립 배선과 상기 제2 조립 배선 사이의 간격은 3.5㎛이하일 수 있다. 상기 반도체 발광 소자는 5㎛이하의 직경을 가질 수 있다.
상기 조립 홀 내에 연결 전극;을 포함하고, 상기 연결 전극은, 상기 반도체 발광 소자의 하측을 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선을 연결할 수 있다.
상기 반도체 발광 소자 상에 전극 배선;을 포함하고, 상기 전극 배선은, 상기 반도체 발광 소자의 상측에 연결될 수 있다.
실시예는 고해상도 디스플레이를 구현할 수 있다.
재료비 절감과 가격 경쟁력 확보를 위해서는 반도체 발광 소자(150)의 사이즈가 작아져야 한다. 예컨대, 10㎛에서 5㎛로 반도체 발광 소자의 사이즈가 줄어들 수 있다. 이와 같이 반도체 발광 소자의 사이즈가 줄어드는 경우, 상기 사이즈가 줄어든 반도체 발광 소자를 조립하기 위해 기판 상의 제1 조립 배선과 제2 조립 배선 사이의 간격 또한 줄어들어야 한다.
도 11에 도시한 바와 같이, 자가 조립을 이용하여 반도체 발광 소자(150-1)가 조립 홀(340H1)에 조립될 수 있다. 도 9에 도시한 바와 같이, 제1 실시예에 따른 디스플레이 기판(305)은 복수의 서브 화소(PX1, PX2, PX3)을 포함하고, 복수의 서브 화소(PX1, PX2, PX3) 각각에 적어도 하나의 조립 홀(340H1, 340H2, 340H3)이 포함될 수 있다. 조립 홀(340H1, 340H2, 340H3) 각각에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)이 조립될 수 있다. 조립 홀(340H1, 340H2, 340H3) 각각의 형상은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응할 수 있다.
자가 조립 방식에서 반도체 발광 소자(150-1)는 조립 홀(340H1) 내에 형성된 DEP force에 의해 조립 홀(340H1)로 삽입될 수 있다. 이때, 조립 홀(340H1) 내에 DEP force를 형성하기 위해서는 제1 조립 배선(321)의 일부, 즉 제1 조립 전극(도 9의 321a) 및 제2 조립 배선(322)의 일부, 즉 제2 조립 전극(322a)가 조립 홀(340H1)과 수직으로 중첩되어야 한다.
앞서 기술한 바와 같이, 반도체 발광 소자(150-1)의 사이즈가 줄기 때문에 반도체 발광 소자(150-2)의 형상에 대응하는 조립 홀(340H1)의 사이즈(또는 직경) 또한 작아질 수 있다. 조립 홀(340H1)의 사이즈가 줄어들수록 조립 홀(340H1)과 수직으로 중첩되는 제1 조립 배선(321)의 면적 및 제2 조립 배선(322)의 면적이 감소한다. 조립 홀(340H1)과 수직으로 중첩되는 제1 조립 배선(321)의 면적 및 제2 조립 배선(322)의 면적이 감소할수록 조립 홀(340H1) 내에서 형성되는 DEP force가 작아질 수 있다. DEP force가 작아지면, 반도체 발광 소자(150-1)가 조립 홀(340H1) 내로 당겨지기 어려워 조립이 잘 안되며 또한 조립 홀(340H1)에 조립된 반도체 발광 소자(150-1)도 조립 홀(340H1)의 밖으로 이탈되기 쉬워, 조립율이 감소되어 점등율이 줄 수 있다.
이러한 문제를 해결하기 위해서는 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격을 최대한 좁게 함으로써, 조립 홀(340H1)과 수직으로 중첩되는 제1 조립 배선(321)의 면적 및 제2 조립 배선(322)의 면적이 확장할 수 있다.
실시예에서는 제1 조립 배선(321)과 제2 조립 배선(322)를 서로 상이한 층 상에 배치함으로써, 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(도 10의 L1)을 최대로 줄일 수 있다. 예컨대, 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L1)은 3.5㎛이하일 수 있다.
실시예에서는 조절 부재(311)가 제2 조립 배선(322) 아래에 배치될 수 있다. 조절 부재(311)에 의해 제1 조립 배선(321)의 상면와 동일한 수평 면 상에 위치하도록 제2 조립 배선(322)의 상면의 높이가 조절될 수 있다. 동일한 수평 면 상에 위치된 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 유전율을 갖는 절연층(320)이 배치됨으로써, 조립 홀(340H1) 내에서 대칭적이거나 균일한 DEP force가 형성됨으로써, 자가 조립시 반도체 발광 소자(150-1)의 조립율이 향상뿐만 아니라 점등율도 향상될 수 있다.
한편, 도 14에 도시한 바와 같이, 유전율을 갖는 조절 부재(313)가 제1 조립 배선(321) 상에 배치될 수 있다. 이러한 경우, 제1 조립 배선(321) 상에는 조절 부재(313)과 절연층(320)이 배치되는데 반해, 제2 조립 배선(322) 상에는 절연층(320)이 배치되어, 제1 조립 배선(321) 상의 DEP force와 제2 조립 배선(322) 상의 DEP force가 상이하여, 조립 홀(340H1) 내에서 DEP force의 비대칭 또는 비균일이 발생될 수 있다.
이러한 문제를 해결하기 위해, 조절 부재(313)의 유전율을 절연층(320)의 유전율보다 작거나 조절 부재(313)의 두께를 절연층(320)의 두께보다 작도록 함으로써, 제1 조립 배선(321) 상의 DEP force와 제2 조립 배선(322) 상의 DEP force가 유사하거나 동일하도록 할 수 있다. 일 예로서, 제1 조립 배선(321) 상의 DEP force가 작아져, 제1 조립 배선(321) 상의 DEP force와 제2 조립 배선(322) 상의 DEP force가 유사하거나 동일해질 수 있다. 다른 예로서, 제1 조립 배선(321) 상의 DEP force가 작아지고, 제2 조립 배선(322) 상의 DEP force가 커져, 제1 조립 배선(321) 상의 DEP force와 제2 조립 배선(322) 상의 DEP force가 유사하거나 동일해질 수 있다.
따라서, 조립 홀(340H1) 내에 대칭적이거나 균일한 DEP force가 형성됨으로써, 조립율과 점등율이 향상될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5은 도 4의 A2 영역의 확대도이다.
도 6는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7은 도 6의 A3 영역의 부분 확대도이다.
도 8a 내지 도 8b는 내부기술에 따른 디스플레이 장치에서 자가조립 예시도이다.
도 8c는 내부기술에 따른 디스플레이 장치에서 자가조립 사진이다.
도 8d는 내부 기술에 따른 디스플레이 장치의 자가 조립시 발생되는 틸트 현상을 나타내는 도면이다.
도 9는 제1 실시예에 따른 디스플레이 기판을 도시한 평면도이다.
도 10은 제1 실시예에 따른 디스플레이 기판을 도시한 단면도이다.
도 11은 자가 조립시 반도체 발광 소자가 제1 실시예에 따른 디스플레이 기판 상에 조립되는 모습을 도시한다.
도 12는 반도체 발광 소자의 직경 및 조립 배선 간격에 따른 DEP force으 변화 모습을 도시한다.
도 13a 내지 도 13f는 제1 실시예에 따른 디스플레이 기판의 제조 방법을 도시한다.
도 14는 제2 실시예에 따른 디스플레이 기판을 도시한 단면도이다.
도 15는 자가 조립시 반도체 발광 소자가 제2 실시예에 따른 디스플레이 기판 상에 조립되는 모습을 도시한다.
도 16은 조절 부재 및 제1 절연층 각각의 재질이나 두께에 따라 반도체 발광 소자에 작용하는 힘을 도시한다.
도 17a 내지 도 17e는 제2 실시예에 따른 디스플레이 기판의 제조 방법을 도시한다.
도 18은 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 19는 도 18의 실시예에 따른 디스플레이 장치에서 제1 서브 화소의 D1-D2라인을 따라 절단한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 1을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 3와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 4을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 5은 도 4의 A2 영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 2 및 도 3에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 6)과 전사 방식 등이 있을 수 있다.
도 6은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이며, 도 7은 도 6의 A3 영역의 부분 확대도이다. 도 7은 설명 편의를 위해 A3 영역을 180도 회전시킨 상태의 도면이다.
도 6 및 도 7을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
도 7을 참조하면 반도체 발광 소자(150)는 도시된 바와 같이 수직형 반도체 발광 소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광 소자가 채용될 수 있다.
반도체 발광 소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광 소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 자성층은 발광 소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
반도체 발광 소자(150)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층(156)은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
반도체 발광 소자(150)는 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)을 포함할 수 있다. 제1 도전형 반도체층(152a)은 n형 반도체층일 수 있고, 제2 도전형 반도체층(152c)은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다. 제1 도전형 반도체층(152a), 제2 도전형 반도체층(152c) 및 그 사이에 배치되는 활성층(152b)는 발광부(152)를 구성할 수 있다. 발광부(152)는 발광층, 발광 영역 등으로 불릴 수 있다.
제1 전극(층)(154a)이 제1 도전형 반도체층(152a) 아래에 배치될 수 있고, 제2 전극(층)(154b)이 제2 도전형 반도체층(152c) 상에 배치될 수 있다. 이를 위해서는 제1 도전형 반도체층(152a) 또는 제2 도전형 반도체층(152c)의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광 소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층(156) 중 일부 영역이 식각될 수 있다.
제1 전극(154a)은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 제1 전극(154a)은 오믹층, 반사층, 자성층, 전도층, 산화 방지층, 접착층 등을 포함할 수 있다. 오믹층은 Au, AuBe 등을 포함할 수 있다. 반사층은 Al, Ag 등을 포함할 수 있다. 자성층은 Ni, Co 등을 포함할 수 있다. 도전층은 Cu 등을 포함할 수 있다. 산화 방지층은 Mo 등을 포함할 수 있다. 접착층은 Cr, Ti 등을 포함할 수 있다.
제2 전극(154b)은 투명한 도전층을 포함할 수 있다. 예컨대, 제2 전극(154b)는 ITO, IZO 등을 포함할 수 있다.
조립 기판(200)은 조립될 반도체 발광 소자(150) 각각에 대응하는 한 쌍의 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
또한 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되지 않는다.
제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
도 7을 참조하면, 반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
한편, 도시되지 않았지만, 제1 조립 배선(201)과 제2 조립 배선(202) 사이에 Vdd 라인이 배치되어, 반도체 발광 소자(150)에 전기적으로 컨택하기 위한 위한 전극 배선으로 사용될 수 있다.
하지만, 반도체 발광 소자(150)가 소형화됨에 따라 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격 또한 좁아지게 되고, 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격이 좁아지는 경우, 제1 조립 배선(201) 또는 제2 조립 배선(202)가 Vdd 라인과 전기적으로 쇼트되는 문제가 발생할 수 있다.
특히, 재료비 절감과 가격 경쟁력 확보를 위해, 반도체 발광 소자(150)의 사이즈가 점자 작아지고 있고, 이에 따라 화소(또는 서브 화소)의 사이즈도 작아짐에 따라, 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격은 더욱 더 좁아지므로, 제1 조립 배선(201) 또는 제2 조립 배선(202)과 Vdd 라인 간의 전기적 쇼트 가능성은 더욱 높아지고 있다.
아울러, 포토리쏘그라피 공정을 이용하여 제1 조립 배선(201) 및 제2 조립 배선(202)을 동일 층 상에 형성하는 경우, 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격이 좁아질수록, 노광의 한계로 인해 제1 조립 배선(201)과 제2 조립 배선(202) 간에 전기적 쇼트가 발생될 가능성이 높아질 수 있다. 따라서, 제1 조립 배선(201)과 제2 조립 배선(202)을 동일 층 상에 형성하기 어려운 문제가 있다.
다음으로 도 8a 내지 도 8b는 내부기술에 따른 디스플레이 장치(300)에서 자가조립 예시도이며, 도 8c는 내부기술에 따른 디스플레이 장치에서 자가조립 사진이다.
내부기술에 따른 디스플레이 장치(300)에서는 제1 조립 배선(201) 또는 제2 조립 배선(202) 중 어느 하나와 반도체 발광 소자(150)의 본딩 메탈(155)을 본딩(Boding) 공정을 통해 컨택시키고 있다.
그런데 반도체 발광 소자(150)가 소형화되면서 본딩 영역도 축소되는 문제를 해결하기 위해, 도 8a 내지 도 8b와 같이 기존 Vdd 라인은 생략하고 그 역할을 조립 배선 한쪽, 예컨대, 제1 조립 배선(201)으로 오픈(open) 시키는 방법을 사용한다. Vdd 라인이 생략되므로, 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격이 더욱 더 좁아질 수 있어, 반도체 발광 소자(150)의 소형화에 용이하게 대응할 수 있다.
그런데 이 방법을 사용하게 되면 유체내 DEP에 의해 제1 조립 배선(201)으로 끌려온 반도체 발광 소자(150)가 제1 조립 배선(201)과 접촉되어 도통이 된다. 이에 따라 절연층(215)에 의해 오픈되지 않은 제2 조립 배선(202)으로 전기장 힘이 집중되어 결과적으로 한쪽 방향으로 치우치며 조립이 되는 문제가 있다.
도 8b 및 도 8c를 참조하면 반도체 발광 소자(150)의 본딩 메탈(155)과 패널 전극으로 기능하는 제1 조립 배선(201)간의 접촉영역(C)이 매우 작아서 접촉불량이 발생할 수 있다.
즉, 비공개 내부기술에 의하면, 자가 조립을 위해서는 DEP Force가 필요한데, DEP Force의 균일한 제어의 어려움으로 자가 조립을 이용한 조립 시 반도체 발광 소자가 조립 홀(207H) 내에서 정위치가 아닌 곳으로 쏠림 현상이 발생하는 문제가 있다.
또한 이러한 반도체 발광 소자의 쏠림 현상으로 인해 이후 전기적 컨택 공정에 있어서 전기적 접촉 특성이 저하되어 점등률 불량이 발생하고, 수율이 저하되는 문제가 있다.
그러므로 비공개 내부기술에 의하면 자기 조립을 위해 DEP Force가 필요하나 DEP Force를 이용하는 경우 반도체 발광 소자의 쏠림 현상으로 인해 전기적 접촉 특성이 저하되는 기술적 모순에 직면하고 있다.
다음으로 도 8d는 내부 기술에 따른 자가 조립시 발생될 수 있는 틸트 현상을 나타내는 도면이다.
내부 기술에 의하면, 조립 기판(200) 상의 제1 및 제2 조립 배선들(201, 202) 상에 절연층(215)이 배치되고, 조립 조립 격벽(207)에 의해 설정되는 조립 홀(207H)에 반도체 발광 소자(150)의 DEP force에 의한 자가 조립을 진행하였다. 그런데 내부 기술에 의하면 제2 조립 배선(202)으로 전기장 힘이 집중되어 결과적으로 한쪽 방향으로 치우치며 조립이 되는 문제가 있고 이로 인해 자가조립이 제대로 되지 못하고 조립 홀(207H) 내에서 틸트되는 문제가 연구되었다.
실시예는 고해상도를 구현하며서 조립율을 높여 점등율을 향상시킬 수 있다.
이하, 도 9 내지 도 19를 참조하여 상술한 기술적 과제를 달성하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도 1 내지 도 8 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[제1 실시예]
도 9는 제1 실시예에 따른 디스플레이 기판을 도시한 평면도이다. 도 10은 제1 실시예에 따른 디스플레이 기판을 도시한 단면도이다.
도 9 및 도 10을 참조하면, 제1 실시예에 따른 디스플레이 기판(305)은 자가 조립을 통해 디스플레이를 구현하기 위한 수 천 만개의 반도체 발광 소자를 조립하기 위한 기판일 수 있다. 이를 위해, 제1 실시예에 따른 디스플레이 기판(305)은 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 조절 부재(311), 절연층(320) 및 격벽(340)을 포함할 수 있다.
기판(310) 상에 복수의 서브 화소(PX1, PX2, PX3)가 배열될 수 있다.
복수의 서브 화소는 제1 방향(X)을 따라 배열된 복수의 제1 서브 화소(PX1)를 포함할 수 있다. 복수의 제1 서브 화소(PX1)는 각각 동일한 컬러 광, 즉 제1 컬러 광을 발광할 수 있다. 즉, 복수의 제1 서브 화소(PX1) 각각에 제1 컬러 광을 발광하기 위한 제1 반도체 발광 소자(도 18의 150-1)가 배치될 수 있다.
예컨대, 복수의 서브 화소는 복수의 제1 서브 화소(PX1) 각각에서 제2 방향(Y)을 따라 인접하고 제1 방향(X)을 따라 배열된 복수의 제2 서브 화소(PX2)를 포함할 수 있다. 복수의 제2 서브 화소(PX2)는 각각 동일한 컬러 광, 즉 제2 컬러 광을 발광할 수 있다. 즉, 복수의 제2 서브 화소(PX2) 각각에 제2 컬러 광을 발광하기 위한 제2 반도체 발광 소자(150-2)가 배치될 수 있다.
예컨대, 복수의 서브 화소는 복수의 제2 서브 화소(PX2) 각각에서 제2 방향(Y)을 따라 인접하고 제1 방향(X)을 따라 배열된 복수의 제3 서브 화소(PX3)를 포함할 수 있다. 복수의 제3 서브 화소(PX3)는 동일한 컬러 광, 즉 제3 컬러 광을 발광할 수 있다. 즉, 복수의 제3 서브 화소(PX3) 각각에 제3 컬러 광을 발광하기 위한 제3 반도체 발광 소자(150-3)가 배치될 수 있다.
에컨대, 제1 컬러 광은 적색 광이고, 제2 컬러 광은 녹색 광이며, 제3 컬러 광은 청색 광일 수 있지만, 이에 대해서는 한정하지 않는다. 제2 방향(Y)을 따라 배열된 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 풀러 컬러 영상을 표시할 수 있는 단위 화소를 구성할 수 있다. 따라서, 기판(310) 상에 복수의 단위 화소가 배열됨으로써, 대면적의 영상이 디스플레이될 수 있다.
도 10에는 제1 서브 화소(PX1)에 포함된 구성 요소들이 도시되고 있다. 도시되지 않았지만, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 또한 제1 서브 화소(PX1)의 구성 요소들을 그대로 포함할 수 있다. 다만, 제2 서브 화소(PX2)에는 제2 반도체 발광 소자(150-2)가 배치되고, 제3 서브 화소(PX3)에는 제3 반도체 발광 소자(150-3)가 배치될 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다. 기판(310)은 앞서 기술한 바 있으므로, 생략한다.
제1 및 제2 조립 배선(321, 322)는 기판(310) 상에 배치될 수 있다. 즉, 복수의 서브 화소(PX1, PX2, PX3)는 각각 제1 조립 배선(321) 및 제2 조립 배선(322)을 포함할 수 있다. 제1 및 제2 조립 배선(321, 322)은 자가 조립 방식에서 반도체 발광 소자(150-1)를 조립 홀(340H)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 및 제2 조립 배선(321, 322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 DEP force에 의해 조립 장치(도 6의 1100)에 의해 이동 중인 제1 반도체 발광 소자(150-1)가 조립 홀(340H1)에 조립될 수 있다.
한편, 제1 조립 배선(321)과 제2 조립 배선(322)은 제1 방향(X)을 따라 길게 배치될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)은 서로 평행하게 배치될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322)은 각각 조립 홀을 향해 돌출될 수 있다. 이 돌출된 영역은 조립 전극(321a, 322a) 또는 돌출부로 불릴 수 있다. 조립 전극(321a, 322a)은 제1 조립 배선(321) 또는 제2 조립 배선(322)에 포함될 수 있다.
제1 조립 전극(321a) 및 제2 조립 전극(322a)은 각각 조립 홀(340H1)과 수직으로 중첩될 수 있다. 예컨대, 제1 조립 전극(321a)의 일부는 조립 홀(340H1)과 수직으로 중첩되고 다른 일부는 조립 홀(340H1)과 수직으로 중첩되지 않을 수 있다. 예컨대, 제2 조립 전극(322a)의 일부는 조립 홀(340H1)과 수직으로 중첩되고 다른 일부는 조립 홀(340H1)과 수직으로 중첩되지 않을 수 있다.
제1 조립 배선(321)과 제2 조립 배선(322)은 상이한 층에 배치될 수 있다. 즉, 제2 조립 배선(322)와 기판(310) 사이에 조절 부재(311)가 배치될 수 있다. 이에 따라, 제1 조립 배선(321)은 기판(310) 상에 배치되고, 제2 조립 배선(322)은 조절 부재(311) 상에 배치될 수 있다.
조절 부재(311)는 제2 조립 배선(322)의 상면의 높이를 조절하는 부재일 수 있다. 예컨대, 조절 부재(311)는 제1 조립 배선(321)의 상면와 동일한 수평 면 상에 위치하도록 제2 조립 배선(322)의 상면의 높이를 조절하는 부재일 수 있다.
제1 조립 배선(321)의 두께(T11)과 제2 조립 배선(322)의 두께(T12)는 상이할 수 있다. 예컨대, 제2 조립 배선(322)의 두께(T12)는 제1 조립 배선(321)은 두께(T11)보다 작을 수 있다. 예컨대, 제1 조립 배선(321)의 두께(T11)는 제2 조립 배선(322)의 두께(T12)와 조절 부재(311)의 두께(T13)의 합일 수 있다. 예컨대, 조절 부재(311)의 두께(T13)는 제1 조립 배선(321)의 두께(T11)와 제2 조립 배선(322)의 두께(T12) 사이의 차이값일 수 있다.
제1 조립 배선(321)과 조절 부재(311)는 동일한 층 상에 배치될 수 있다. 예컨대, 제1 조립 배선(321)과 조절 부재(311)는 기판(310) 상에 배치될 수 있다.
제1 조립 배선(321)의 하면과 조절 부재(311)의 하면은 제1 수평 면, 예컨대, 기판(310)의 상면 상에 위치될 수 있다. 제2 조립 배선(322)의 상면과 제2 조립 배선(322)의 상면은 제2 수평 면 상에 위치될 수 있다. 제2 수평 면은 제1 수평 면과 평행할 수 있다.
한편, 제1 조립 배선(321)과 제2 조립 배선(322) 각각은 금속을 포함하는 적어도 하나 이상의 층으로 구성될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)은 동일한 금속을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
실시예에 따르면, 제1 조립 배선(321)과 제2 조립 배선(322)을 상이한 층에 배치할 수 있다. 이에 따라, 제1 조립 배선(321)과 제2 조립 배선(322)은 독립적으로 형성될 수 있다. 예컨대, 기판(310) 상에 제1 조립 배선(321)이 제1 포토리쏘그라피 공정을 이용하여 형성될 수 있다. 이후, 조절 부재(311)가 형성된 후, 제2 조립 배선(322)이 형성될 수 있다. 제2 조립 배선(322)은 제2 포토리쏘그라피 공정을 이용하여 형성될 수 있다. 제1 조리 배선과 제2 조립 배선(322)이 독립적으로 형성되므로, 전기적 쇼트없이 제2 조립 배선(322)을 최대한 제1 조립 배선(321)에 근접하도록 형성할 수 있다. 예컨대, 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L1)은 3.5㎛이하일 수 있다.
도 12에 도시한 바와 같이, 반도체 발광 소자(도 18의 150-1, 150-2, 150-3)의 직경 및 조립 배선 간격(L1)에 따라 DEP force가 상이함을 알 수 있다. 도 12에서 칩(chip)은 실시예의 반도체 발광 소자(150-1, 150-2, 150-3)을 지칭할 수 있다.
예컨대, 반도체 발광 소자의 직경이 10㎛인 경우, 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L1)이 8.5㎛이하일 때, 조립 홀(340H1)에 조립된 반도체 발광 소자가 조립 홀(340H1) 밖으로 이탈되지 않을 수 있다. 예컨대, 반도체 발광 소자의 직경이 7㎛인 경우, 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L1)이 5.5㎛이하일 때, 조립 홀(340H1)에 조립된 반도체 발광 소자가 조립 홀(340H1) 밖으로 이탈되지 않을 수 있다. 예컨대, 반도체 발광 소자의 직경이 5㎛인 경우, 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L1)이 3.5㎛이하일 때, 조립 홀(340H1)에 조립된 반도체 발광 소자가 조립 홀(340H1) 밖으로 이탈되지 않을 수 있다.
제1 조립 배선(321)과 제2 조립 배선(322)을 상이한 층에 배치함으로써, 반도체 발광 소자의 직경이 5㎛이하일 때 조립 홀(340H1)에 조립된 반도체 발광 소자의 이탈을 방지하기 위해 요구된 조건이 충족될 수 있다. 즉, 전기적 쇼트 없이 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L1)이 3.5㎛로 설계되어, 고해상도를 갖는 디스플레이 구현이 가능할 수 있다.
한편, 조절 부재(311)는 제2 조립 배선(322)과 함께 전압을 공급하는 전극으로서의 역할을 할 수 있다.
조절 부재(311)는 적어도 하나 이상의 도전층을 포함할 수 있다. 예컨대, 조절 부재(311)는 금속을 포함할 수 있다. 예컨대, 조절 부재(311)는 도전성 산화물로서, 예컨대 ITO 등을 포함할 수 있다.
제2 조립 배선(322)의 두께(T12)가 제1 조립 배선(321)의 두께(T11)보다 작아, 제2 조립 배선(322)의 저항이 제1 조립 배선(321)의 저항보다 작을 수 있다. 여기서, 저항은 선 저항이나 면 저항일 수 있다. 이러한 경우, 제1 조립 배선(321)보다 제2 조립 배선(322)에서 전류 공급이 원활하지 않으므로, 제1 조립 배선(321)과 제2 조립 배선(322) 간의 전류 공급의 비대칭이 발생되어 조립 홀(340H1) 내에서 DEP force의 비대칭이 야기될 수 있다. 비대칭은 불균형이나 불균일을 의미할 수 있다.
실시예에 따르면, 제2 조립 배선(322) 아래에 적어도 하나 이상의 도전층을 포함하는 조절 부재(311)가 배치되어 제2 조립 배선(322)의 저항이 줄어듦으로써, 제1 조립 배선(321)과 제2 조립 배선(322) 간의 전류 공급이 대칭되어 조립 홀(340H1) 내에서 DEP force 또한 대칭될 수 있다. 이와 같이, 조립 홀(340H1) 내에서 DEP force가 대칭되므로, 반도체 발광 소자(도 18의 150-1, 150-2, 150-3)가 조립 홀 내에서 정위치에 조립될뿐만 아니라 조립 홀 내에 조립된 반도체 발광 소자의 한쪽으로의 쏠림 현상이 방지될 수 있다. 따라서, 반도체 발광 소자의 조립율 및 점등율이 향상될 수 있다.
한편, 조절 부재(311)의 폭(W12)은 제2 조립 배선(322)의 폭(W11)과 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 나중에서 설명하겠지만, 제2 조립 배선(322)을 마스크로 하여 식각 공정을 수행하여 조절 부재(311)가 형성되므로, 제2 조립 배선(322)의 폭(W11)과 조절 부재(311)의 폭(W12)이 동일할 수 있다. 이에 따라, 별도의 마스크 공정이 필요하지 않아 공정이 단순하고 공정 시간이 단축될 수 있다.
다시 도 9 및 도 10을 참조하면, 절연층(320)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 절연층(320)은 제1 조립 배선(321)과 제2 조립 배선(322)가 전기적으로 쇼트되지 않도록 할 수 있다. 즉, 절연층(320)은 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 배치될 수 있다. 예컨대, 절연층(320)은 제1 조립 배선(321)과 제2 조립 배선(322) 사이에서 기판(310)에 접할 수 있다. 이에 따라, 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 배치된 절연층(320)에 의해 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 전기적 쇼트가 방지될 수 있다. 또한, 절연층(320)에 의해 제1 조립 배선(321)과 제2 조립 배선(322)이 조립 홀(340H1)을 통해 외부에 노출되지 않으므로, 이물질을 매개로 한 제1 조립 배선(321)과 제2 조립 배선(322) 간의 전기적 쇼트도 방지될 수 있다.
예컨대, 절연층(320)은 유전율을 갖는 물질로 이루어져, DEP force의 형성에 기여할 수 있다. 예컨대, 절연층(320)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 절연층(320)은 DEP force과 관련된 유전율을 갖는 물질로 이루어질 수 있다.
한편, 제2 수평 면 상에 위치된 제1 조립 배선(321)의 상면과 제2 조립 배선(322)의 상면 상에 절연층(320)이 형성될 수 있다. 이에 따라, 절연층(320)의 상면은 수평 면을 가지므로, 반도체 발광 소자(도 18의 150-1, 150-2, 150-3)가 복수의 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H1, 340H2, 340H3)의 바닥면, 즉 절연층(320)의 상면에 틸트 없이 배치되어 조립 불량을 방지하여 조립율을 향상시킬 수 있다.
특히, 제2 수평 면 상에 위치된 제1 조립 배선(321)의 상면과 제2 조립 배선(322)의 상면 상에 배치된 절연층(320)의 두께가 일정하다. 이러한 경우, 도 11에 도시한 바와 같이, 자가 조립시 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 교류 전압이 공급되는 경우, 제1 조립 배선(321) 상에 형성된 DEP force와 제2 조립 배선(322) 상에 형성된 DEP force가 동일해질 수 있다. 이에 따라, 복수의 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H1, 340H2, 340H3) 내에 형성된 Dep force가 균일해지므로, 자가 조립시 균일한 DEP force에 의해 반도체 발광 소자(도 18의 150-1, 150-2, 150-3)가 조립 홀 내에서 정위치에 조립될뿐만 아니라 조립 홀 내에 조립된 반도체 발광 소자의 한쪽으로의 쏠림 현상이 방지될 수 있다. 이에 따라, 반도체 발광 소자의 조립율 및 점등율이 향상될 수 있다.
격벽(340)은 기판(310) 상에 배치되고 조립 홀(340H1)을 가질 수 있다. 도 9에 도시한 바와 같이, 복수의 서브 화소(PX1, PX2, PX3)는 각각 적어도 하나 이상의 조립 홀(340H1, 340H2, 340H3)를 포함할 수 있다. 격벽(340)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 제1 조립 홀(340H1)은 제1 서브 화소(PX1)의 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 구비될 수 있다. 예컨대, 제2 조립 홀(340H2)은 제2 서브 화소(PX2)의 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 구비될 수 있다. 예컨대, 제3 조립 홀(340H3)은 제3 서브 화소(PX3)의 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 구비될 수 있다.
이러한 경우, 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 제1 반도체 발광 소자(도 18의 150-1)가 배치되고, 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 제2 반도체 발광 소자(150-2)가 배치되며, 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 제3 반도체 발광 소자(150-3)가 배치될 수 있다.
도 13a 내지 도 13f는 제1 실시예에 따른 디스플레이 기판의 제조 방법을 도시한다.
도 13a에 도시한 바와 같이, 기판(310) 상에 제1 조립 배선(321)이 형성될 수 있다.
도시되지 않았지만, 기판(310) 상에 금속막과 감광막이 형성된 후, 감광막이 패턴되어 감광 패턴이 형성될 수 있다. 이후, 감광 패턴을 마스크로 하여 식각 공정이 수행됨으로써, 감광 패턴에 대응하는 금속막을 제외한 나머지 금속막이 제거될 수 있다. 상기 잔류하는 금속막이 제1 조립 배선(321)으로 형성될 수 있다.
도 13b에 도시한 바와 같이, 기판(310) 상에 조절 부재(311)이 형성될 수 있다.
조절 부재(311)는 기판(310)의 전 영역 상에 형성될 수 있다. 조절 부재(311)는 제1 조립 배선(321) 상에 형성될 수 있다. 조절 부재(311)는 절연 재질로 이루어질 수 있다. 조절 부재(311)는 유전 재질로 이루어질 수 있다.
도 13c에 도시한 바와 같이, 조절 부재(311) 상에 제2 조립 배선(322)이 형성될 수 있다.
도시되지 않았지만, 조절 부재(311) 상에 금속막과 감광막이 형성된 후, 감광막이 패턴되어 감광 패턴이 형성될 수 있다. 이후, 감광 패턴을 마스크로 하여 식각 공정이 수행됨으로써, 감광 패턴에 대응하는 금속막을 제외한 나머지 금속막이 제거될 수 있다. 상기 잔류하는 금속막이 제2 조립 배선(322)으로 형성될 수 있다.
제2 조립 배선(322)은 제1 조립 배선(321)과 수평으로 이격될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)은 자가 조립시 반도체 발광 소자를 조립하기 위한 DEP force를 형성하기 위한 부재로서, 전기적으로 쇼트되지 않아야 한다.
실시예에 따르면, 제1 조립 배선(321)과 제2 조립 배선(322)이 상이한 층에 형성되므로, 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 전기적 쇼트가 발생하지 않을 수 있다. 즉, 조절 부재(311)가 제1 조립 배선(321)을 덮으므로, 제1 조립 배선(321)과 제2 조립 배선(322)은 조절 부재(311)에 의해 전기적으로 절연될 수 있다.
따라서, 조절 부재(311)의 전기적 절연 성능이 확보되는 경우, 제2 조립 배선(322)은 도 13c에 도시된 것 보다 좌측으로 더 수평 이동되어 배치될 수도 있다. 다만, 제2 조립 배선(322)을 형성하기 위한 패턴 공정 마진을 고려하여 제2 조립 배선(322)이 제1 조립 배선(321)의 측부 상에 배치된 조절 부재(311)로부터 이격되어 배치될 수 있다.
그럼에도 불구하고, 조절 부재(311)에 의해 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 전기적 쇼트가 방지되므로, 제2 조립 배선(322)은 제1 조립 배선(321)과의 거리(L1)가 3.5㎛이하가 되도록 형성될 수 있다. 따라서, 재료비 절감과 가격 경쟁력 확보를 위해 반도체 발광 소자의 사이즈가 5㎛이하로 작아지더라도, 복수의 서브 화소(도 9의 PX1, PX2, PX3) 각각의 조립 홀 내에서 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L1)이 3.5㎛이하가 되도록 설계 가능하므로, 상기 사이즈가 작아진 반도체 발광 소자를 안정적으로 조립하여 조립율과 점등을 향상할 수 있다.
도 13d에 도시한 바와 같이, 감광 패턴이 제거된 후, 제2 조립 배선(322)을 마스크로 하여 식각 공정이 수행됨으로써, 제2 조립 배선(322)에 대응하는 조절 부재(311)를 제외한 나머지 조절 부재(311)가 제거될 수 있다.
따라서, 조절 부재(311)는 제2 조립 배선(322)과 동일한 형상을 가질 수 있다. 조절 부재(311)의 폭(W12)은 제2 조립 배선(322)의 폭(W11)과 동일할 수 있다.
제1 조립 배선(321)의 두께(T11)은 제2 조립 배선(322)의 두께(T12)와 조절 부재(311)의 두께(T13)의 합일 수 있다.
조절 부재(311)는 제2 조립 배선(322)의 상면을 제1 조립 배선(321)의 상면과 동일 수평 면 상에 위치되도록 조절하는 역할을 할 수 있다. 예컨대, 조절 부재(311)의 두께(T13)는 제1 조립 배선(321)의 두께(T11)에서 제2 조립 배선(322)의 두께(T12)를 감한 값일 수 있다. 따라서, 제2 조립 배선(322) 아래에 조절 부재(311)가 형성됨으로써, 조절 부재(311)에 의해 제2 조립 배선(322)의 상면은 제1 조립 배선(321)의 상면과 동일 수평 면 상에 위치될 수 있다.
조절 부재(311)는 제2 조립 배선(322)과 동일한 면적을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 습식 식각이 진행되는 경우, 제2 조립 배선(322)의 가장자리에 대응하는 조절 부재(311)가 내측으로 더 식각되는 과식각으로 형성될 수도 있다.
한편, 감광 패턴이 제거되지 않고, 감광 패턴을 마스크로 하여 식각 공정이 수행되어 감광 패턴에 대응하는 제2 조립 배선(322) 및 조절 부재(311)가 형성될 수도 있다.
실시예에 따르면, 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 절연층(320)이 형성되고, 제1 조립 배선(321)의 상면과 제2 조립 배선(322)의 상면이 동일한 수평 면 상에 위치되므로, 제1 조립 배선(321)과 제2 조립 배선(322)에 의해 복수의 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H1, 340H2, 340H3) 내에 대칭적이거나 균일한 DEP force가 형성됨으로써, 조립율 및 점등율이 현저히 향상될 수 있다.
도 13e에 도시한 바와 같이, 기판(310) 상에 절연층(320)이 형성될 수 있다.
절연층(320)은 기판(310)의 전 영역 상에 형성될 수 있다. 절연층(320)은 제1 조립 배선(321) 상에 형성될 수 있다. 절연층(320)은 제2 조립 배선(322) 상에 형성될 수 있다. 절연층(320)은 제1 조립 배선(321)과 제2 조립 배선(322) 사이에서 기판(310) 상에 형성될 수 있다.
실시예에 따르면, 제1 조립 배선(321)과 제2 조립 배선(322)이 동일 수평 면 상에 위치되므로, 이들 제1 조립 배선(321)과 제2 조립 배선(322) 상에 절연층(320)이 형성되는 경우, 절연층(320)의 상면 또한 수평 면을 가질 수 있다. 자가 조립시 반도체 발광 소자(도 18의 150-1, 150-2, 150-3)가 복수의 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H1, 340H2, 340H3) 상에 조립되는 경우, 반도체 발광 소자(150-1, 150-2, 150-3)가 수평 면을 갖는 절연층(320) 상에 틸트 없이 배치될 수 있다. 이에 따라, 조립 홀(340H1, 340H2, 340H3) 내에 조립된 반도체 발광 소자(150-1, 150-2, 150-3)가 제1 조립 배선(321)과 제2 조립 배선(322)에 의해 형성된 DEP force를 균일하게 받아 조립 홀(340H1, 340H2, 340H3) 밖으로 이탈되지 않아 조립율이 향상될 수 있다. 조립율의 향상은 점등율의 향상으로 이어질 수 있다.
도 13f에 도시한 바와 같이, 절연층(320) 상에 조립 홀(340H1)을 포함하는 격벽(340)이 형성될 수 있다.
절연층(320) 상에 절연막이 형성되고, 절연막이 부분적으로 제거되어, 조립 홀(340H1)이 형성될 수 있다.
조립 홀(340H1)의 형상은 반도체 발광 소자(도 18의 150-1)의 형상에 대응하도록 형성될 수 있다. 반도체 발광 소자가 조립 홀에 용이하게 조립되도록 조립 홀의 사이즈는 반도체 발광 소자의 사이즈보다 클 수 있다. 반도체 발광 소자가 조립 홀 내에 조립된 경우, 반도체 발광 소자의 외측면은 조립 홀의 내측면으로부터 이격될 수 있다. 예컨대, 반도체 발광 소자의 외측면과 조립 홀의 내측면 사이의 이격 간격은 1.5㎛이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 조립 홀의 직경은 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L1)보다 클 수 있다. 이에 따라, 제1 조립 배선(321)의 일부 및 제2 조립 배선(322)의 일부는 조립 홀과 수직으로 중첩될 수 있다. 조립 홀에 수직으로 중첩된 제1 조립 배선(321) 및 제2 조립 배선(322)에 의해 DEP force가 조립 홀 내에서 형성될 수 있다.
한편, 격벽(340)과 수직으로 중첩되는 제1 조립 배서 및 제2 조립 배선(322)에 의해서도 DEP force가 형성되는데, 이 DEP force는 두꺼운 두께를 갖는 격벽(340)에 의해 차단되어 격벽(340)의 상면 상에는 DEP force가 형성도지 않을 수 있다. 따라서, 자가 조립시 수많은 반도체 발광 소자가 격벽(340) 상에서 이동되더라도, DEP force의 영향을 받지 않아 DEP force의 제약 없이 자유롭게 이동 가능하다. 이와 같이 이동 중인 반도체 발광 소자는 조립 홀에 형성된 커다란 DEP force의 영향을 받아 조립 홀 내로 삽입되어 DEP force에 의해 조립 홀 내에 지속적으로 고정될 수 있다.
한편, 복수의 서브 화소(도 9의 PX1, PX2, PX3) 각각에 조립 홀(340H1, 340H2, 340H3)이 형성될 수 있다.
[제2 실시예]
도 14는 제2 실시예에 따른 디스플레이 기판을 도시한 단면도이다.
제2 실시예는 조절 부재(313)을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 구조, 형상 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 상세한 설명을 생략한다.
도 14를 참조하면, 제2 실시예에 따른 디스플레이 기판(306)은 제1 조립 배선(321), 제2 조립 배선(322), 조절 부재(313), 절연층(320) 및 격벽(340)을 포함할 수 있다.
실시예에서, 제1 조립 배선(321)과 제2 조립 배선(322)은 상이한 층 상에 배치될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322) 사이의 간격(L2)은 3.5㎛이하일 수 있다.
제1 실시예(도 10)에서는 조절 부재(311)이 제2 조립 배선(322) 아래에만 배치되는데 반해, 제2 실시예(도 14)에서는 조절 부재(313)이 보다 넓게 형성될 수 있다.
조절 부재(313)는 DEP force에 기여하는 유전율을 조절하는 부재일 수 있다. 예커대, 조절 부재(313)는 제1 조립 배선(321) 상에 형성되는 DEP force를 낮추기 위한 부재일 수 있다.
조절 부재(313)는 제1 조절 영역(313-1), 제2 조절 영역(31-2) 및 제3 조절 영역(313-3)을 포함할 수 있다. 제1 조절 영역(313-1)은 제2 조립 배선(322) 아래에 배치되고, 제2 조절 영역(31-2)은 제1 조립 배선(321) 상에 배치되며, 제3 조절 영역(313-3)은 제1 조절 영역(313-1)과 제2 조절 영역(31-2)을 연결할 수 있다.
예컨대, 제1 조절 영역(313-1)은 기판(310)과 제2 조립 배선(322) 사이에 배치되고, 제2 조절 영역(31-2)은 제1 조립 배선(321)과 절연층(320) 사이에 배치되며, 제3 조절 영역(313-3)은 기판(310)과 절연층(320) 사이에 배치될 수 있다.
제1 조립 배선(321)의 하면과 제1 조절 영역(313-1)의 하면은 제1 수평 면 상에 위치되고, 제2 조절 영역(313-2)의 상면과 제2 조립 배선(322)의 상면은 제1 수평 면과 평행한 제2 수평 면 상에 위치될 수 있다. 제1 조립 배선(321)의 두께와 제1 조절 영역(313-1)의 두께의 합은 제2 조절 영역(313-2)의 두께와 제2 조립 배선(322)의 두께의 합과 동일할 수 있다.
예컨대, 제1 조립 배선(321) 상에 조절 부재(313)와 절연층(320)이 배치되고, 제2 조립 배선(322) 상에 절연층(320)이 배치될 수 있다. 이에 따라, 제1 조립 배선(321) 상에 형성된 DE force는 절연층(320)의 유전율뿐만 아니라 조절 부재(313)의 유전율에 의해 형성될 수 있다. 제2 조립 배선(322) 상에 형성된 DEP force는 절연층(320)의 유전율에 의해 형서될 수 있다. 제1 조립 배선(321) 상에 형성된 DEP force가 제2 조립 배선(322) 상에 형성된 DEP force보다 커, 조립 홀 내에서 DEP force가 비대칭 또는 비균일하게 형성될 수 있다.
조절 부재(313)는 유전층을 포함할 수 있다. 조절 부재(313)는 유전 재질로 이루어질 수 있다. 조절 부재(313)의 유전율은 절연층(320)의 유전율보다 작을 수 있다. 이를 위해, 조절 부재(313)의 재질은 유전율이 낮은 재질로 이루어질 수 있다.
한편, DEP force는 조절 부재(313)의 두께에도 영향을 받을 수 있다. 조절 부재(313)의 두께는 절연층(320)의 두께보다 작을 수 있다. 제1 조립 배선(321) 상에서 조절 부재(313)의 두께는 절연층(320)의 두께보다 작을 수 있다. 조립 홀 내의 제1 조립 배선(321) 상에서 조절 부재(313)의 두께는 절연층(320)의 두께보다 작을 수 있다.
제1 조립 배선(321)의 두께(T21)와 제2 조립 배서의 두께(T22)는 동일할 수 있다.
출원인은 조절 부재(313)와 절연층(320)의 재질이나 두께를 고려하여 반도체 발광 소자에 작용하는 힘의 대칭성 실험을 수행하였다.
실험에 사용된 조절 부재(313)와 절연층(320)의 재질이나 두께는 표 1로 나타낼 수 있다.
샘플 조절 부재(313) 절연층(320)
재질 두께(nm) 재질 두께(nm)
#1 SiO2 100 SiO2 100
#2 SiN 100 SiN 100
#3 SiO2 100 SiN 100
#4 SiN 100 SiO2 100
#5 SiN 50 SiO2 100
표 1을 이용하여 실험된 대칭성 분포가 도 16에 도시되었다. 도 16에 도시한 바와 같이, 제3 샘플(#3)이 사용된 경우, 제1 조립 배선(321)과 제2 조립 배선(322) 간의 DEP force의 불균일이 제일 심함을 알 수 있다. 제1 샘플(#1), 제2 샘플(#2), 제4 샘플(#4) 및 제5 샘플(#5)의 순서로 DEP force가 보다 더 균일해짐을 알 수 있다. 즉, 제5 샘플(#5)에 의해, SiN을 포함하고 50nm의 두께를 갖는 조절 부재(313)와 SiO2를 포함하고 100nm의 두께를 갖는 절연층(320)이 사용된 경우, 제1 조립 배선(321) 상의 DEP force와 제2 조립 배선(322) 상의 DEP force가 거의 균일해짐을 알 수 있다.
실시예에서 제1 조립 배선(321)과 제2 조립 배선(322) 간의 DEP force의 구배 비율은 50%이하일 수 있다. 실시예에서 제1 조립 배선(321)과 제2 조립 배선(322) 간의 DEP force의 구배 비율은 30%이하일 수 있다. 구배 비율은 제1 조립 배선(321)과 제2 조립 배선(322) 간의 DEP force의 비균일 정도를 나타낼 수 있다. 구배 비율이 낮을수록 제1 조립 배선(321)과 제2 조립 배선(322) 간의 DEP force이 균일해짐을 의미할 수 있다. 예컨대, 구배 비율이 0인 경우 제1 조립 배선(321) 상의 DEP force와 제2 조립 배선(322) 상의 DEP force가 동일한 것으로서, 제1 조립 배선(321)과 제2 조립 배선(322) 간의 DEP force가 대칭적이거나 균일해짐을 의미할 수 있다.
도 15에 도시한 바와 같이, 제2 실시예에 따른 디스플레이 기판(306) 상에 반도체 발광 소자(150-1)이 자가 조립 방식에 의해 조립될 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)에 공급된 교류 전압에 의해 조립 홀 내에 DEP force가 형성될 수 있다. 제1 조립 배선(321)과 절연층(320) 상이에 조절 부재(313)가 배치됨으로써, DEP force가 조립 홀 내에 대칭적이거나 균일하게 형성될 수 있다. 이러한 경우, 반도체 발광 소자(150-1)가 조립 홀 내에 균일하게 형성된 DEP force에 의해 한쪽으로 쏠리지 않고 정위치에 조립되고 조립 홀 밖으로 이탈되지 않을 수 있다.
실시예에 따르면, 제1 조립 배선(321) 상에 조절 부재(313)가 배치되고, 조절 부재(313)의 유전율은 절연층(320)의 유전율보다 작거나 조절 부재(313)의 두께는 절연층(320)의 두께보다 작도록 설계됨으로써, 제1 조립 배선(321)과 제2 조립 배선(322) 간의 DEP force의 구배 비율은 50%이하가 되도록 하여, DEP force의 구배 비율을 줄여 조립 홀 내에 DEP force의 비대칭이나 비균일을 대칭이나 균일로 변경하여 줄 수 있다. 이에 따라, 자가 조립시 반도체 발광 소자가 조립 홀 내에서 정위치가 아닌 곳으로 쏠림 현상이 발생하는 문제나 조립 홀 내에서 밖으로 이탈되는 문제를 해결함으로써, 조립율과 점등율을 획기적으로 향상시킬 수 있다.
도 17a 내지 도 17e는 제2 실시예에 따른 디스플레이 기판의 제조 방법을 도시한다.
도 17a 내지 도 17c는 도 13a 내지 도 13c와 동일하고 앞서 설명된 바 있으므로, 상세한 설명은 생략한다.
도 17d에 도시한 바와 같이, 기판(310) 상에 절연층(320)이 형성될 수 있다.
절연층(320)은 제2 조립 배선(322) 상에 형성될 수 있다. 절연층(320)은 제1 조립 배선(321)에 대응하는 조절 부재(313) 상에 형성될 수 있다. 절연층(320)은 제1 조립 배선(321)과 제2 조립 배선(322) 사이에서의 조절 부재(313) 상에 형성될 수 있다.
도 17e에 도시한 바와 같이, 절연층(320) 상에 조립 홀(340H1)을 포함하는 격벽(340)이 형성될 수 있다.
절연층(320) 상에 절연막이 형성되고, 절연막이 부분적으로 제거되어, 조립 홀(340H1)이 형성될 수 있다.
도 17e는 도 13f와 동일하고 앞서 설명된 바 있으므로, 상세한 설명은 생략한다.
도 18은 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 19는 도 18의 실시예에 따른 디스플레이 장치에서 제1 서브 화소의 D1-D2라인을 따라 절단한 단면도이다.
제1 실시예에 따른 디스플레이 기판(도 9 및 도 10의 305)이나 제2 실시예에 따른 디스플레이 기판(도 14의 306) 상에 반도체 발광 소자(150-1, 15-2, 150-3)이 조립 된 후, 후공정을 통해 반도체 발광 소자(150-1, 15-2, 150-3)이 전기적으로 연결됨으로써, 실시예에 따른 디스플레이 장치(301)가 제조될 수 있다.
도면에 도시되지 않았지만, 제2 실시예에 따른 디스플레이 기판(도 14의 306) 또한 도 19에 동일하게 적용될 수 있다.
도 18 및 도 19를 참조하면, 실시예에 따른 디스플레이 장치(301)는 기판(310), 복수의 제1 조립 배선(321), 복수의 조절 부재(311), 복수의 제2 조립 배선(322), 제1 절연층(320), 격벽(340), 복수의 반도체 발광 소자(150-1, 150-2, 150-3), 제2 절연층(350), 복수의 연결 전극(370) 및 복수의 신호 라인(SL1, SL2, SL3, SL4)을 포함할 수 있다.
제1 절연층(320)은 도 10에 도시된 제1 실시예에 따른 디스플레이 기판(305)의 절연층일 수 있다.
기판(310), 복수의 제1 조립 배선(321), 복수의 제2 조립 배선(322) 및 격벽(340)은 앞서 기술된 바 있으므로, 상세한 설명을 생략한다.
기판(310) 상에 복수의 서브 화소(PX1, PX2, PX3)이 정의될 수 있다. 도면에는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)이 제2 방향(Y)을 따라 배열되는 것으로 도시되고 있지만, 이에 대해서는 한정하지 않는다.
복수의 제1 서브 화소(PX1)을 포함하는 제1 서브 화소 열, 복수의 제2 서브 화소(PX2)을 포함하는 제2 서브 화소 열 및 복수의 제3 서브 화소(PX3)을 포함하는 제3 서브 화소 열이 서로 나란하게 제1 방향(X)을 따라 배열될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 적어도 하나의 조립 홀(340H1, 340H2, 340H3)이 구비될 수 있다.
자가 조립 공정을 통해, 복수의 서브 화소(PX1, PX2, PX3) 각각에서 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각이 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있다. 예컨대, 제1 서브 화소(PX1)에 구비된 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 제1 반도체 발광 소자(150-1)가 제1 조립 홀(340H1)에 조립될 수 있다. 예컨대, 제2 서브 화소(PX2)에 구비된 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 제2 반도체 발광 소자(150-2)가 제2 조립 홀(340H2)에 조립될 수 있다. 예컨대, 제3 서브 화소(PX3)에 구비된 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 DEP force에 의해 제3 반도체 발광 소자(150-3)가 제3 조립 홀(340H3)에 조립될 수 있다.
조립 홀(340H1, 340H2, 340H3)의 형성을 위한 공차 마진과 조립 홀(340H1, 340H2, 340H3) 내에 반도체 발광 소자(150-1, 150-2, 150-3)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 조립 홀(340H1, 340H2, 340H3)의 사이즈가 결정될 수 있다. 예컨대, 조립 홀(340H1, 340H2, 340H3)의 사이즈는 반도체 발광 소자(150-1, 150-2, 150-3)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 조립 홀(340H1, 340H2, 340H3)의 중심에 조립되었을 때 반도체 발광 소자(150-1, 150-2, 150-3)의 외 측면과 조립 홀(340H1, 340H2, 340H3)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 조립 홀(340H1, 340H2, 340H3)은 반도체 발광 소자(150-1, 150-2, 150-3)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 원형인 경우, 조립 홀(340H1, 340H2, 340H3) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 직사각형인 경우, 조립 홀(340H1, 340H2, 340H3) 또한 직사각형일 수 있다.
일 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 동일한 형상, 즉 원형을 가질 수 있다. 이러한 경우, 제1 서브 화소(PX1)에 배치되는 제1 반도체 발광 소자(150-1), 제2 서브 화소(PX2)에 배치되는 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)에 배치되는 제3 반도체 발광 소자(150-3)는 조립 홀(340H1, 340H2, 340H3)에 대응하는 형상, 즉 원형을 가질 수 있다.
이와 같이, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 동일한 형상을 갖는 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 순차적으로 대응하는 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 반도체 발광 소자(150-1)가 기판(310)의 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 조립되고, 제2 반도체 발광 소자(150-2)가 기판(310)의 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 조립되며, 제3 반도체 발광 소자(150-3)가 기판(310)의 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 조립될 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상은 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(340H1, 340H2, 340H3) 각각은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응하는 형상을 가지되, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 사이즈보다 큰 사이즈를 가질 수 있다.
다른 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H1, 340H2, 340H3)이 상이한 형상을 가질 수 있다. 예컨대, 제1 서브 화소(PX1)에서의 제1 조립 홀(340H1)은 원형을 가지고, 제2 서브 화소(PX2)에서의 제2 조립 홀(340H2)은 제1 단축과 제1 장축을 갖는 제1 타원형을 가지며, 제3 서브 화소(PX3)에서의 제3 조립 홀(340H3)은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형을 가질 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에 대응하는 형상, 즉 원형을 가지고, 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에 대응하는 형상, 즉 제1 타원형을 가지며, 제3 반도체 발광 소자(150-3)는 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에 대응하는 형상, 즉 제2 타원형을 가질 수 있다.
이와 같이 서로 상이한 형상을 갖는 조립 홀들(340H1, 340H2, 340H3)과 그 조립 홀들(340H1, 340H2, 340H3) 각각에 대응하는 형상을 갖는 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)에 의해, 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)가 자가 조립시 동시에 해당 조립 홀(340H1, 340H2, 340H3)에 조립될 수 있다. 즉, 자가 조립을 위해 유체(1200) 내에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 혼합되더라도, 기판(310) 상의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 조립 홀(340H1, 340H2, 340H3)에 대응하는 반도체 소자(150-1, 150-2, 150-3)가 조립될 수 있다. 즉, 제1 서브 화소(PX1)의 제1 조립 홀(340H1)에는 그 제1 조립 홀(340H1)의 형상에 대응하는 형상을 갖는 제1 반도체 발광 소자(150-1)가 조립될 수 있다. 제2 서브 화소(PX2)의 제2 조립 홀(340H2)에는 그 제2 조립 홀(340H2)의 형상에 대응하는 형상을 갖는 제2 반도체 발광 소자(150-2)가 조립될 수 있다. 제3 서브 화소(PX3)의 제3 조립 홀(340H3)에는 그 제3 조립 홀(340H3)의 형상에 대응하는 형상을 갖는 제3 반도체 발광 소자(150-3)가 조립될 수 있다. 따라서, 서로 상이한 형상을 갖는 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 자신의 형상에 대응하는 조립 홀(340H1, 340H2, 340H3)에 조립되므로, 조립 불량을 방지할 수 있다.
한편, 제1 반도체 발광 소자(150-1)는 발광부(150a), 발광부(150a) 아래의 제1 전극(154), 발광부(150a) 상에 제2 전극(155) 및 발광부(150a)를 둘러싸는 패시베이션층(157)을 포함할 수 있다.
발광부(150a)는 광을 생성하는 장소로서, 적어도 하나 이상의 제1 도전형 반도체층, 활성층 및 적어도 하나 이상의 제2 도전형 반도체층을 포함할 수 있다. 예컨대, 제1 도전형 반도체층은 제1 도펀트, 예컨대 Si 등을 포함하고, 제2 도전형 반도체층은 제2 도펀트, 예컨대 Mn 등을 포함할 수 있다.
한편, 연결 전극(370)이 조립 홀(340H1, 340H2, 340H3)에 배치될 수 있다. 예컨대, 연결 전극(370)은 조립 홀(340H1, 340H2, 340H3) 내에서 반도체 발광 소자(10-1, 150-2, 150-3) 둘레에 배치될 수 있다.
연결 전극(370)은 반도체 발광 소자의 하측을 제1 조립 배선(321) 또는 제2 조립 배선(322) 중 적어도 하나의 조립 배선을 연결할 수 있다.
도시되지 않았지만, 연결 전극(370)은 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2)나 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3)에도 연결될 수 있다. 제2 반도체 발광 소자(150-2)나 제3 반도체 발광 소자(150-3)은 형상을 제외하고 제1 반도체 발광 소자(150-1)의 구조와 동일할 수 있다.
또한, 도 19에 도시한 바와 같이, 연결 전극(370)이 조립 홀(340H1) 내에서 반도체 발광 소자(150-1, 150-2, 150-3)의 둘레를 따라 배치됨으로써, 연결 전극(370)에 의해 격벽(340)과 반도체 발광 소자(150-1, 150-2, 150-3)가 단단히 고정되어, 고정성이 강화될 수 있다.
한편, 제2 절연층(350)은 격벽(340) 상에 배치되어, 제1 반도체 발광 소자(150-1)를 보호할 수 있다. 제2 절연층(350)은 반도체 발광 소자(150-1) 주변의 조립 홀(340H1)에 배치되어, 반도체 발광 소자(150-1)를 단단하게 고정시킬 수 있다. 또한, 제2 절연층(350)은 반도체 발광 소자(150-1) 상에 배치되어, 반도체 발광 소자(150-1)를 외부의 충격으로부터 보호하고, 이물질에 의해 오염되는 것을 방지할 수 있다.
제2 절연층(350)은 이후 공정에서 형성되는 레이어(layer)가 일정한 두께로 형성될 수 있도록 하는 평탄화층으로서의 역할을 할 수 있다. 이에 따라, 제2 절연층(350)의 상면은 평평한 면을 가질 수 있다. 제2 절연층(350)은 유기 물질 또는 무기 물질로 형성될 수 있다. 이에 따라, 전극 배선(362-1, 362-2, 362-3)이 평평한 면을 갖는 제2 절연층(350)의 상면 상에 단선 없이 용이하게 형성될 수 있다.
복수의 전극 배선(362-1, 362-2, 362-3)는 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 상측 상에 배치될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 전극 배선(362-1, 362-2, 362-3)을 포함할 수 있다.
예컨대, 전극 배선(362-1, 362-2, 362-3)은 제1 서브 화소(PX1)에 배치된 제1 반도체 발광 소자(150-1)의 상측에 배치될 수 있다. 제1 전극 배선(362-1)은 제1 컨택홀(350H1)을 통해 제1 반도체 발광 소자(150-1)의 제2 측에 연결될 수 있다. 예컨대, 제2 전극 배선(362-2)은 제2 서브 화소(PX2)에 배치된 제2 반도체 발광 소자(150-2)의 상측에 배치될 수 있다. 제2 전극 배선(362-2)은 제2 컨택홀(350H2)을 통해 제2 반도체 발광 소자(150-2)의 제2 측에 연결될 수 있다. 예컨대, 제3 전극 배선(362-3)은 제3 서브 화소(PX3)에 배치된 제3 반도체 발광 소자(150-3)의 상측에 배치될 수 있다. 제3 전극 배선(362-3)은 제3 컨택홀(350H3)을 통해 제3 반도체 발광 소자(150-3)의 제2 측에 연결될 수 있다.
제1 전극 배선(362-1)은 제2 절연층(350) 상에 배치될 수 있다. 예컨대, 제1 전극 배선(362-1)은 광이 투과될 수 있는 투명한 도전성 재질로 이루어질 수 있다. 예컨대, 제1 전극 배선(362-1)은 ITO, IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 제2 전극 배선(362-2) 및 제3 전극 배선(362-3) 또한 제2 절연층(350) 상에 배치될 수 있다.
한편, 복수의 서브 화소(PX1, PX2, PX3) 각각에서 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 제1 전극 배선으로 사용되고, 전극 배선(362-1, 362-2, 362-3)은 제2 전극 배선이 될 수 있다. 따라서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전극 배선(362-1, 362-2, 362-3) 사이에 인가된 전압에 의해 제1 반도체 발광 소자(150-1)가 제1 컬러 광, 예컨대 적색 광을 발광할 수 있다.
한편, 실시예에 따른 디스플레이 장치(301)는 복수의 신호 라인(SL1, SL2, SL3, SL4)을 포함할 수 있다. 복수의 신호는 제1 신호 라인(SL1), 제2 신호 라인(SL2), 제3 신호 라인(SL3) 및 제4 신호 라인(SL4)을 포함할 수 있다. 복수의 신호 라인(SL1, SL2, SL3, SL4)은 동일 층에 배치될 수 있다.
복수의 신호 라인(SL1, SL2, SL3, SL4)은 전극 배선(362-1, 362-2, 362-3)과 상이한 층에 배치될 수 있다. 이에 따라, 복수의 신호 라인(SL1, SL2, SL3, SL4)과 전극 배선(362-1, 362-2, 362-3)은 복수의 컨택홀(351H1, 351H2, 351H3)을 통해 전기적으로 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)과 제1 전극 배선(362-1)은 제1 컨택홀(351H1)을 통해 전기적으로 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)과 제2 전극 배선(362-2)은 제2 컨택홀(351H2)을 통해 전기적으로 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)과 제3 전극 배선(362-3)은 제3 컨택홀(351H3)을 통해 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)과 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 컨택홀(352)을 통해 전기적으로 연결될 수 있다.
복수의 신호 라인(SL1, SL2, SL3, SL4)은 제1 조립 배선(321) 및 제2 조립 배선(322)과 상이한 층에 배치될 수 있다.
한편, 제1 신호 라인(SL1)은 복수의 제1 서브 화소(PX1)에 전기적으로 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)은 복수의 제1 서브 화소(PX1) 각각의 제1 전극 배선(362-1)을 통해 제1 반도체 발광 소자(150-1)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제2 신호 라인(SL2)은 복수의 제2 서브 화소(PX2)에 전기적으로 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)은 복수의 제2 서브 화소(PX2) 각각의 제2 전극 배선(362-2)을 통해 제2 반도체 발광 소자(150-2)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제3 신호 라인(SL3)은 복수의 제3 서브 화소(PX3)에 전기적으로 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)은 복수의 제3 서브 화소(PX3) 각각의 제3 전극 배선(362-3)을 통해 제3 반도체 발광 소자(150-3)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제4 신호 라인(SL4)은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 공통으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제1 서브 화소(PX1)의 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 통해 제1 반도체 발광 소자(150-1)의 제1 전극(154)에 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제2 서브 화소(PX2)의 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 통해 제2 반도체 발광 소자(150-2)의 제1 전극(154)에 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제3 서브 화소(PX3)의 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 통해 제3 반도체 발광 소자(150-3)의 제1 전극(154)에 전기적으로 연결될 수 있다.
예컨대, 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각은 양(+)의 전압이 공급될 수 있다. 예컨대, 제4 신호 라인(SL4)은 그라운드 접지되거나 음(-)의 전압이 공급될 수 있다. 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각으로 공급되는 양(+)의 전압은 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브 화소(PX1)에 연결된 제1 신호 라인(SL1)은 도 7에 도시된 고전위 전압 라인(VDDL)일 수 있다. 예컨대, 제2 서브 화소(PX2)에 연결된 제2 신호 라인(SL2) 및 제3 서브 화소(PX3)에 연결된 제3 신호 라인(SL3) 또한 고전위 신호 라인(VDDL)으로서, 고전위 전압(도 6의 VDD)가 공급될 수 있다. 예컨대, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 공통으로 연결된 제4 신호 라인(SL4)은 저전위 신호 라인(VSSL)으로서, 저전위 전압(도 6의 VSS)가 공급될 수 있다.
도면에 도시되지 않았지만, 제1 신호 라인(SL1)과 제1 서브 화소(PX1)의 제1 반도체 발광 소자(150-1), 제2 신호 라인(SL2)과 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2) 및 제3 신호 라인(SL3)과 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3) 사이에 구동 트랜지스터(도 7의 DT)가 구비될 수 있다. 이때, 구동 트래지스터(DT)의 게이트 단자는 스캔 트래지스터(ST)를 통해 데이터 라인(Dj)과 연결될 수 있다.
따라서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에는 스캔 트랜지스터(ST), 구동 트랜지스터(DT) 및 반도체 발광 소자(150-1, 150-2, 150-3)가 구비될 수 있다. 이때, 구동 트랜지스터(DT)는 스캔 트랜지스터(ST) 및 반도체 발광 소자(150-1, 150-2, 150-3)가 연결되고, 스캔 트랜지스터(ST)는 데이터 라인(Dj)에 연결될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 구동 트랜지스터(ST)는 각각 고전위 신호 라인(VDDL), 즉 제1 내지 제3 신호 라인(SL1, SL2, SL3)에 연결될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 반도체 발광 소자(150-1, 150-2, 150-3)는 각각 저전위 신호 라인(VSSL), 즉 제4 신호 라인(SL4)에 연결될 수 있다.
데이터 라인(Dj)으로 공급되는 데이터 전압에 따라 구동 트랜지스터(ST)에 흐르는 전류가 상이해지고, 이와 같이 상이한 전류에 의해 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 광의 세기, 즉 휘도나 계조가 상이해져, 서로 상이한 밝기를 갖는 영상이 표시될 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (19)

  1. 기판;
    상기 기판 상에 제1 조립 배선;
    상기 기판 상에 제2 조립 배선;
    상기 제2 조립 배선 아래에 조절 부재;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 절연층;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 조립 홀을 포함하는 격벽; 및
    상기 조립 홀에 반도체 발광 소자;를 포함하는
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 조립 배선의 두께는 상기 제1 조립 배선의 두께보다 작은
    디스플레이 장치.
  3. 제1항에 있어서,
    상기 조절 부재의 두께는 제1 조립 배선의 두께와 제2 조리 배선의 두께 사이의 차이값인
    디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1 조립 배선과 상기 조절 부재는 동일한 층 상에 배치되는
    디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1 조립 배선과 상기 제2 조립 배선은 상이한 층 상에 배치되는
    디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 조립 배선의 하면과 상기 조절 부재의 하면은 제1 수평 면 상에 위치되고,
    상기 제1 조립 배선의 상면과 상기 제2 조립 배선의 상면은 상기 제1 수평 면과 평행한 제2 수평 면 상에 위치되는
    디스플레이 장치.
  7. 제1항에 있어서,
    상기 조절 부재는,
    적어도 하나 이상의 도전층을 포함하는
    디스플레이 장치.
  8. 제1항에 있어서,
    상기 조절 부재의 폭은 상기 제2 조립 배선의 폭과 동일한
    디스플레이 장치.
  9. 제1항에 있어서,
    상기 조절 부재는,
    상기 제2 조립 배선 아래에 제1 조절 영역;
    상기 제1 조립 배선과 상기 절연층 사이에 배치되는 제2 조절 영역; 및
    상기 제1 조절 영역과 상기 제2 조절 영역을 연결하는 제3 조절 영역;을 포함하는
    디스플레이 장치.
  10. 제9항에 있어서,
    상기 조절 부재는,
    유전층을 포함하는
    디스플레이 장치.
  11. 제10항에 있어서,
    상기 조절 부재의 유전율은 상기 절연층의 유전율보다 작은
    디스플레이 장치.
  12. 제10항에 있어서,
    상기 조절 부재의 두께는 상기 절연층의 두께보다 작은
    디스플레이 장치.
  13. 제9항에 있어서,
    상기 제1 조립 배선의 두께와 제2 조립 배선의 두께는 동일한
    디스플레이 장치.
  14. 제9항에 있어서,
    상기 제1 조립 배선과 상기 제2 조립 배선은 상이한 층 상에 배치되는
    디스플레이 장치.
  15. 제9항에 있어서,
    상기 제1 조립 배선의 하면과 상기 제1 조절 영역의 하면은 제1 수평 면 상에 위치되고,
    상기 제2 조절 영역의 상면과 상기 제2 조립 배선의 상면은 상기 제1 수평 면과 평행한 제2 수평 면 상에 위치되는
    디스플레이 장치.
  16. 제1항에 있어서,
    상기 제1 조립 배선과 상기 제2 조립 배선 사이의 간격은 3.5㎛이하인
    디스플레이 장치.
  17. 제1항에 있어서,
    상기 반도체 발광 소자는 5㎛이하의 직경을 갖는
    디스플레이 장치.
  18. 제1항에 있어서,
    상기 조립 홀 내에 연결 전극;을 포함하고,
    상기 연결 전극은,
    상기 반도체 발광 소자의 하측을 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선을 연결하는
    디스플레이 장치.
  19. 제18항에 있어서,
    상기 반도체 발광 소자 상에 전극 배선;을 포함하고,
    상기 전극 배선은,
    상기 반도체 발광 소자의 상측에 연결되는
    디스플레이 장치.
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