WO2024085288A1 - 디스플레이 장치 - Google Patents

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WO2024085288A1
WO2024085288A1 PCT/KR2022/016191 KR2022016191W WO2024085288A1 WO 2024085288 A1 WO2024085288 A1 WO 2024085288A1 KR 2022016191 W KR2022016191 W KR 2022016191W WO 2024085288 A1 WO2024085288 A1 WO 2024085288A1
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WO
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insulating layer
light emitting
semiconductor light
emitting device
layer
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PCT/KR2022/016191
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English (en)
French (fr)
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이경동
이홍철
정인도
송선용
김영도
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엘지전자 주식회사
엘지디스플레이 주식회사
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • a micro-LED display is a display that uses micro-LED, a semiconductor light emitting device with a diameter or cross-sectional area of 100 ⁇ m or less, as a display element.
  • micro-LED displays use micro-LED, a semiconductor light-emitting device, as a display device, they have excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency, and luminance.
  • the micro-LED display has the advantage of being able to freely adjust the size and resolution and implement a flexible display because the screen can be separated and combined in a modular manner.
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the self-assembly method is a method in which the semiconductor light-emitting device finds its assembly position within the fluid on its own, and is an advantageous method for implementing a large-screen display device.
  • an assembly hole 7 is formed on the substrate 1 for self-assembly, and the semiconductor light emitting device 8 is assembled into the assembly hole 7. Thereafter, a metal film 9 is deposited on the substrate 1 using a deposition process to form side electrodes.
  • the gap between the outer surface of the semiconductor light emitting device 8 and the inner surface of the assembly hole 7 is very narrow, and the metal material passes through the gap into the first assembly wiring 2 and the second assembly wiring 3. It is difficult to transfer the metal material to the first assembly wiring 2 and the second assembly wiring 3, but there is a limit to depositing a thick film, so there is a problem of electrical disconnection occurring or film quality deteriorating. . These problems are likely to continue in post-processing and cause lighting defects when implementing a display device.
  • the not-illustrated reference numeral 6 is a partition wall, which is provided to form the assembly hole 7.
  • the not-illustrated reference numeral 4 is an insulating layer that protects the first assembled wiring 2 and the second assembled wiring 3.
  • the metal film 9 is not formed, but the partition wall 6 can be removed. Since the partition wall 6 is removed, there is no physical obstacle in the lateral direction of the semiconductor light emitting device 8. Therefore, without any physical obstruction in the lateral direction of the semiconductor light-emitting device 8, the metal film 9 is deposited on the substrate 1 as well as the semiconductor light-emitting device 8, and this metal film 9 is patterned. Thus, the side of the semiconductor light emitting device 8 and the first assembly wiring 2 can be electrically connected.
  • the oxidized organic residual film 11 is transferred to the substrate corresponding to the area where the barrier rib 6 was. (1) It is formed on the phase. That is, the partition 6 is removed through dry etching using O2 plasma as an ashing process. In this case, the barrier rib 6 is oxidized by oxygen (O2) to form the oxidized organic residual film 11 on the surface of the substrate 1.
  • O2 oxygen
  • the thickness of the partition wall 6 is thick, it takes a lot of time to completely remove the partition wall 6 through the ashing process, which increases the process time.
  • the metal film 9 is formed after the semiconductor light emitting device 8 is assembled, or the semiconductor light emitting device 8 is formed while the metal film 9 is formed after the partition 6 is removed. Since a process of fixing the semiconductor light emitting device 8 to the insulating layer 4 must be added to prevent the semiconductor light emitting device 8 from falling out of the assembly hole 7, there is a problem in that the process time is long and complicated.
  • the embodiments aim to solve the above-described problems and other problems.
  • Another object of the embodiment is to provide a display device that is easily electrically connected.
  • another purpose of the embodiment is to provide a display device that can enhance the fixation of the semiconductor light emitting device.
  • Another purpose of the embodiment is to provide a display device that can enhance the fixation of electrode wiring.
  • the present invention provides a display device in which the process is simple and the process time can be dramatically shortened by simultaneously forming the second and third insulating layers and removing the partition.
  • a display device includes a substrate including a plurality of pixels, each of which includes a plurality of sub-pixels: a first assembly wiring and a second assembly on each of the plurality of sub-pixels.
  • the semiconductor light emitting device including a passivation layer in each of the plurality of sub-pixels; a second insulating layer between the first insulating layer and the semiconductor light emitting device; a connection electrode on a side of the semiconductor light emitting device; a third insulating layer on the semiconductor light emitting device; a fourth insulating layer on the third insulating layer; and an electrode wire on the semiconductor light emitting device, wherein the connecting electrode is connected to at least one of the first assembled wire and the second assembled wire through the first insulating layer, and the electrode wire is connected to the first assembled wire. It is connected to the upper side of the semiconductor light-emitting device through the fourth insulating layer, the third insulating layer, and the passivation layer of the semiconductor light-emitting device.
  • the second insulating layer may be a fixed layer.
  • the third insulating layer may be a fixed layer.
  • the third insulating layer may surround the electrode wiring.
  • the second insulating layer and the third insulating layer may include the same material.
  • the second insulating layer and the third insulating layer may include a photosensitive material.
  • the semiconductor light emitting device includes a light emitting layer; The passivation layer surrounding the light emitting layer; and an electrode below the light emitting layer.
  • the third insulating layer includes: a 3-1 insulating layer on the upper side of the semiconductor light emitting device; and a 3-2 insulating layer extending from the 3-1 insulating layer and surrounding a side portion of the semiconductor light emitting device.
  • the electrode of the semiconductor light emitting device may contact the 3-2 insulating layer and the connection electrode.
  • the third insulating layer includes a 3-1 insulating pattern on a partial area of the upper side of the semiconductor light emitting device; and a 3-2 insulating pattern extending from the 3-1 insulating pattern on a partial area of a side of the semiconductor light emitting device.
  • the 3-2 insulating pattern may be connected to the second insulating layer.
  • the electrode may be in contact with the 3-2 insulating pattern and the connection electrode.
  • connection electrode includes: a first connection electrode on a side of the semiconductor light emitting device; a second connection electrode on at least one of the first assembly wiring and the second assembly wiring; and a third connection electrode on the first insulating layer.
  • the light-emitting layer may include a first region and a second region surrounding the first region, and the connection electrode may include a fourth connection electrode below the second region of the light-emitting layer.
  • the second insulating layer may be disposed below the first region of the light emitting layer.
  • the fourth connection electrode may surround the second insulating layer.
  • the semiconductor light emitting device may have a size of 5 micrometers or less.
  • the semiconductor light emitting device 150-1 is firmly fixed to the first insulating layer 330 by the second insulating layer 335, so that the semiconductor light emitting device 150-1 The fixity can be strengthened.
  • the third insulating layer 345 surrounds the side of the electrode wiring 360, so that the electrode wiring 360 is formed as a semiconductor light emitting device ( 150-1) can be firmly fixed to the upper side. Accordingly, the peeling problem of the electrode wiring 360 can be solved.
  • the electrode wiring 360 is formed by the third insulating layer 345. ) can be firmly fixed to the upper side of the semiconductor light emitting device 150-1. Accordingly, the overall thickness of the display devices 301 to 305 according to the embodiment can be reduced and the peeling problem of the electrode wiring 360 can also be solved.
  • the third insulating layer 345 is made of a photosensitive material, which can further strengthen the fixation of the electrode wiring 360.
  • the second insulating layer 335 and the third insulating layer 345 may be formed simultaneously. Additionally, formation of the second insulating layer 335 and third insulating layer 345 and removal of the partition wall 340 may be performed simultaneously. Accordingly, the process is very simple and the process time can be dramatically shortened.
  • the barrier rib 340 is made of a photosensitive material, the barrier rib 340 irradiated with light can be easily removed through the exposure process, and no trace of the barrier rib 340 is left, so the first insulating layer ( Since the surface of 330 is clean, the connection electrode 370 can be formed with a constant thickness without disconnection, and the upper surface of the layer disposed on the first insulating layer 330 can also be formed to have a straight plane.
  • the third insulating layer 345 is disposed not only on the top but also on the side of the semiconductor light emitting device 150-1, so that the third insulating layer 345 is connected to the electrode wiring 360.
  • the semiconductor light emitting device 150-1 can be fixed to the first insulating layer 330 through the second insulating layer 335.
  • the semiconductor light emitting device 150-1 becomes more rigid due to the second insulating layer 335 and the third insulating layer 345. It may be fixed to the first insulating layer 330.
  • connection electrode 370 that is, the fourth connection electrode 370-4 may be disposed below the second region 150b surrounding the first region 150a of the semiconductor light emitting device 150-1. Accordingly, the semiconductor light emitting device 150 is connected not only to the first connection electrode 370-1 but also to the fourth connection electrode 370-4 of the connection electrode 370 disposed on the side of the semiconductor light emitting device 150-1.
  • the contact area with respect to the semiconductor light emitting device 150-1 can be maximized and the electrical characteristics can be improved. Accordingly, the operating voltage may be lowered or optical efficiency and optical brightness may be improved.
  • a recess 330a of the first insulating layer 330 is formed between the first assembled wiring 321 and the second assembled wiring 322, and the second insulating layer 335 is formed.
  • the contact area between the second insulating layer 335 and the first insulating layer 330 is expanded so that the semiconductor light emitting device 150-1 It can be more firmly fixed to the first insulating layer 330.
  • 1 is a plan view showing a semiconductor light emitting device assembled in an assembly hole using an assembly method.
  • Figure 2 is a cross-sectional view showing a disconnection occurring during metal deposition.
  • Figure 3(a) is a plan view showing the oxidized organic residual film generated when the partition is removed.
  • FIG. 3(b) is a cross-sectional view showing defects in the side electrode caused by the oxidized residual organic film of FIG. 3(a).
  • Figure 4 shows a living room of a house where a display device according to an embodiment is placed.
  • Figure 5 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 6 is a circuit diagram showing an example of the pixel of FIG. 5.
  • FIG. 7 is an enlarged view of the first panel area in the display device of FIG. 4.
  • Figure 8 is an enlarged view of area A2 in Figure 7.
  • Figure 9 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • Figure 10 is a plan view showing a display device according to the first embodiment.
  • FIG. 11 is a cross-sectional view taken along line C1-C2 of FIG. 10.
  • FIG. 27 shows the top surface of the first insulating layer exposed by removal of the partition wall and photosensitive film in FIG. 18.
  • Figure 28 is a plan view showing a display device according to a second embodiment.
  • FIG. 29 is a cross-sectional view of the display device according to the second embodiment of FIG. 28 taken along line D1-D2.
  • FIG. 30 is a cross-sectional view of the display device according to the second embodiment of FIG. 28 taken along line E1-E2.
  • 31 to 34 show the manufacturing process of the display device according to the second embodiment.
  • Figure 35 is a plan view showing a display device according to a third embodiment.
  • FIG. 36 is a cross-sectional view of the display device according to the third embodiment of FIG. 35 taken along line F1-F2.
  • FIG. 37 is a cross-sectional view of the display device according to the third embodiment of FIG. 35 taken along line G1-G2.
  • Figure 38 is a cross-sectional view showing a display device according to the fourth embodiment.
  • Figure 39 shows the arrangement relationship between the semiconductor light emitting device, the second insulating layer, and the fourth connection electrode.
  • Figure 40 is a cross-sectional view showing a display device according to the fifth embodiment.
  • Display devices described in this specification include TVs, shines, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, It may include displays, light sources, etc. for VR, AR, or MR (mixed reality).
  • HUDs head-up displays
  • the configuration according to the embodiment described in this specification can be equally applied to a device capable of displaying, even if it is a new product type that is developed in the future.
  • Figure 4 shows a living room of a house where a display device according to an embodiment is placed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and an IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display may be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • FIG. 5 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 6 is a circuit diagram showing an example of the pixel of FIG. 5.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be rectangular, but is not limited thereto. That is, the display panel 10 may be formed in a circular or oval shape. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel may include a display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel may include a non-display area (NDA).
  • the non-display area (DNA) may be an area excluding the display area (DA).
  • the display area DA and the non-display area NDA may be defined on the same surface.
  • the non-display area (DNA) may surround the display area (DA) on the same side as the display area (DA), but this is not limited.
  • the display area DA and the non-display area NDA may be defined on different planes.
  • the display area DA may be defined on the top surface of the substrate
  • the non-display area NDA may be defined on the bottom surface of the substrate.
  • the non-display area NDA may be defined on the entire or partial area of the bottom surface of the substrate.
  • DA display area
  • NDA non-display area
  • DA display area
  • NDA non-display area
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • VDDL high-potential voltage line
  • VSSL low-potential voltage line
  • S1 to Sn scan lines
  • PX pixels
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel (PX1) emits a first color light of a first main wavelength
  • the second sub-pixel (PX2) emits a second color light of a second main wavelength
  • the third sub-pixel (PX3) A third color light of a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • each pixel PX includes three sub-pixels, but the present invention is not limited thereto. That is, each pixel PX may include four or more sub-pixels.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting elements (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which the high potential voltage VDD is applied, and the first electrode of the light emitting elements LD. It may include a drain electrode connected to the electrodes.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are mainly described as being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing controller 22.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the driving circuit 20 may be disposed in the non-display area (NDA) provided on one side of the display panel 10.
  • the driving circuit 20 may be formed as an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) rather than on the display panel 10.
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal (SCS) from the timing controller 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power source.
  • FIG. 7 is an enlarged view of the first panel area in the display device of FIG. 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, through tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 5).
  • Figure 8 is an enlarged view of area A2 in Figure 7.
  • the display device 100 of the embodiment may include a substrate 200, assembly wiring 201 and 202, an insulating layer 206, and a plurality of semiconductor light emitting devices 150. More components may be included than this.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 that are spaced apart from each other.
  • the first assembly wiring 201 and the second assembly wiring 202 may be provided to generate dielectrophoresis force (DEP force) to assemble the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip type semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light-emitting device 150 may include, but is not limited to, a red semiconductor light-emitting device 150, a green semiconductor light-emitting device 150G, and a blue semiconductor light-emitting device 150B0 to form a unit pixel (sub-pixel).
  • red and green phosphors may be provided to implement red and green colors, respectively.
  • the substrate 200 may be a support member that supports components disposed on the substrate 200 or a protection member that protects the components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be made of sapphire, glass, silicon, or polyimide. Additionally, the substrate 200 may include a flexible material such as PEN (Polyethylene Naphthalate) or PET (Polyethylene Terephthalate). Additionally, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may also function as an assembly substrate when self-assembling a light emitting device.
  • the substrate 200 may be a backplane equipped with circuits in the sub-pixels (PX1, PX2, PX3) shown in FIGS. 5 and 6, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • PX1, PX2, PX3 sub-pixels shown in FIGS. 5 and 6, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • ST, DT transistors
  • Cst capacitors
  • signal wires etc.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. (200) may be integrated to form one substrate.
  • the insulating layer 206 may be a conductive adhesive layer that has adhesiveness and conductivity, and the conductive adhesive layer may be flexible and enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropic conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness, but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206.
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, etc.
  • the assembly hall 203 may also be called a hall.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, etc.
  • the assembly hole 203 may be different depending on the shape of the semiconductor light emitting device 150.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device each have different shapes, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first oval shape with a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second oval shape with a second minor axis and a second major axis.
  • the second major axis of the oval shape of the blue semiconductor light emitting device may be greater than the second major axis of the oval shape of the green semiconductor light emitting device
  • the second minor axis of the oval shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the oval shape of the green semiconductor light emitting device.
  • methods for mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 9) and a transfer method.
  • Figure 9 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • the assembled substrate 200 which will be described later, can also function as the panel substrate 200a in a display device after assembly of the light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light-emitting device 150 may be introduced into the chamber 1300 filled with fluid 1200, and the semiconductor light-emitting device 150 may be assembled onto the assembly substrate ( 200). At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly substrate 200 may be assembled into the assembly hole 207H by DEP force caused by the electric field of the assembly wiring.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • the chamber may be called a water tank, container, vessel, etc.
  • the assembled substrate 200 may be placed on the chamber 1300. Depending on the embodiment, the assembled substrate 200 may be input into the chamber 1300.
  • the semiconductor light emitting device 150 may be implemented as a vertical semiconductor light emitting device as shown, but is not limited to this and a horizontal light emitting device may be employed.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) containing a magnetic material.
  • the magnetic layer may include a magnetic metal such as nickel (Ni). Since the semiconductor light emitting device 150 introduced into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by the magnetic field generated from the assembly device 1100.
  • the magnetic layer may be disposed on the top or bottom or on both sides of the light emitting device.
  • an electric field is formed in the first assembly wiring 201 and the second assembly wiring 202 as an alternating voltage is applied, and the semiconductor light emitting device 150 is inserted into the assembly hole 207H by the DEP force caused by this electric field.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and the assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembled wiring 201 and the second assembled wiring 202 to protect the first assembled wiring 201 and the second assembled wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly wiring 201 and the second assembly wiring 202 can be prevented.
  • the insulating layer 215 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly wiring 201 and the second assembly wiring 202 when assembling the semiconductor light emitting device 150. can have a maximum thickness for stable assembly.
  • a partition wall 207 may be formed on the insulating layer 215. Some areas of the partition wall 207 may be located on top of the first assembly wiring 201 and the second assembly wiring 202, and the remaining area may be located on the top of the assembly substrate 200.
  • An assembly hole 207H where the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200, and the surface where the assembly hole 207H is formed may be in contact with the fluid 1200.
  • the assembly hole 207H can guide the exact assembly position of the semiconductor light emitting device 150.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding location. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • Assembly device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move while in contact with the assembly substrate 200 in order to maximize the area to which the magnetic field is applied within the fluid 1200.
  • the assembly device 1100 may include a plurality of magnetic materials or may include a magnetic material of a size corresponding to that of the assembly substrate 200. In this case, the moving distance of the assembly device 1100 may be limited to within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100.
  • the semiconductor light emitting device 150 may enter the assembly hole 207H and be fixed by the DEP force formed by the electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100.
  • the first and second assembly wirings 201 and 202 generate an electric field using an AC power source, and a DEP force may be formed between the assembly wirings 201 and 202 due to this electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting device 150 assembled on the assembly hole 207H of the assembly substrate 200 and the assembly wiring 201 and 202 to improve the bonding force of the light emitting device 150. It can be improved.
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200.
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the time required to assemble each semiconductor light-emitting device on a substrate can be drastically shortened, making it possible to implement a large-area, high-pixel display more quickly and economically.
  • FIGS. 10 to 40 Descriptions omitted below can be easily understood from FIGS. 1 to 9 and the description given above in relation to the corresponding drawings.
  • Figure 10 is a plan view showing a display device according to the first embodiment.
  • FIG. 11 is a cross-sectional view taken along line C1-C2 of FIG. 10.
  • the display device 301 according to the first embodiment includes a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, A plurality of semiconductor light emitting devices 150-1 to 150-3, a second insulating layer 335, a connection electrode 370, a third insulating layer 345, a fourth insulating layer 350, and an electrode wire 360. may include.
  • the display device 301 according to the first embodiment may include more components than these, but is not limited thereto.
  • a second substrate may be provided as an upper substrate on the electrode wiring 360.
  • the second substrate may be made of a rigid or flexible material.
  • the second substrate may be made of a transparent or opaque material.
  • the substrate 310 may serve as a support member that supports various components of the display device 301.
  • a plurality of sub-pixels may be defined on the substrate 310.
  • the unit pixel PX may be composed of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3.
  • the semiconductor light emitting devices 150-1 to 150-3 may be assembled into each of the plurality of sub-pixels PX1, PX2, and PX3 using a self-assembly method.
  • a backplane substrate may be provided to assemble the semiconductor light emitting devices 150-1 to 150-3 in each of the plurality of sub-pixels PX1, PX2, and PX3 using this self-assembly method.
  • the backplane substrate can be manufactured by the manufacturing process shown in FIGS. 12 to 15B.
  • the backplane substrate may include a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, and a partition wall 340.
  • the partition wall 340 may be removed. That is, after the plurality of semiconductor light emitting devices 150-1 to 150-3 are assembled in the plurality of assembly holes 340H of the partition 340, the first assembly of the plurality of semiconductor light emitting devices 150-1 to 150-3 1
  • a connection electrode 370 may be formed on the side of the first conductive semiconductor layer 151 and/or the electrode 154 for electrical connection with the conductive semiconductor layer 151 and/or the electrode 154.
  • the gap between the outer side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 and the inner side of the assembly hole 340H is very narrow, resulting in a disconnection in the connection electrode 370.
  • the partition wall 340 may be removed. Accordingly, there are no obstacles on the sides of each of the plurality of semiconductor light emitting devices 150-1 to 150-3, so disconnection does not occur in the connection electrode 370.
  • the first assembly wiring 321 and the second assembly wiring 322 may be disposed on the substrate 310 .
  • the first assembly wiring 321 and the second assembly wiring 322 may dispose the semiconductor light emitting devices 150-1 to 150-3 in each of the plurality of sub-pixels PX1, PX2, and PX3.
  • the first assembly wiring 321 and the second assembly wiring 322 may be disposed on the same layer.
  • the first assembly wiring 321 and the second assembly wiring 322 may be in contact with the upper surface of the substrate 310, but this is not limited.
  • the first assembly wiring 321 and the second assembly wiring 322 may be arranged parallel to each other.
  • the first assembly wiring 321 and the second assembly wiring 322 are members for forming a DEP force.
  • the DEP force is used to form a semiconductor light emitting device ( 150-1 to 150-3) can be assembled. That is, the semiconductor light emitting devices 150-1 to 150-3 flowing in the fluid may be pulled by the DEP force and assembled into each of the plurality of sub-pixels PX1, PX2, and PX3.
  • the first insulating layer 330 may be disposed on the first assembly wiring 321 and the second assembly wiring 322.
  • the first insulating layer 330 may be made of an inorganic material or an organic material.
  • the first insulating layer 330 is made of a material having a dielectric constant related to the DEP force, and may contribute to the size of the DEP force formed between the first assembly wiring 321 and the second assembly wiring 322.
  • the first insulating layer 330 may protect the first assembled wiring 321 and the second assembled wiring 322.
  • a plurality of semiconductor light emitting devices 150 - 1 to 150 - 3 may be disposed on the substrate 310 .
  • a plurality of semiconductor light emitting devices 150-1 to 150-3 may be disposed in a plurality of sub-pixels PX1, PX2, and PX3 of the substrate 310, respectively.
  • the first semiconductor light-emitting device 150-1 is disposed in the first sub-pixel (PX1)
  • the second semiconductor light-emitting device 150-2 is disposed in the second sub-pixel (PX2)
  • the element 150-3 may be disposed in the third sub-pixel PX3.
  • the plurality of semiconductor light emitting devices 150-1 to 150-3 may emit light of different colors to display an image.
  • the first semiconductor light-emitting device 150-1 on the first sub-pixel PX1 emits first color light, that is, red light
  • the second semiconductor light-emitting device 150-2 on the second sub-pixel PX2 may emit green light
  • the third semiconductor light emitting device 150-3 on the third sub-pixel PX3 may emit blue light, but this is not limited.
  • the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 are distributed in a chamber (1300 in FIG. 9). can be simultaneously moved by the same assembly device 1100 and assembled into each of the corresponding sub-pixels (PX1, PX2, and PX3).
  • the first semiconductor light-emitting device 150-1, the second semiconductor light-emitting device 150-2, and the third semiconductor light-emitting device 150-3 sequentially correspond to sub-pixels (PX1, PX2, PX3) can be assembled respectively.
  • the first semiconductor light-emitting device 150-1 is assembled into the first sub-pixel (PX1)
  • the second semiconductor light-emitting device 150-2 is assembled into the second sub-pixel (PX2)
  • the third The semiconductor light emitting device 150-3 may be assembled into the third sub-pixel PX3.
  • the plurality of semiconductor light emitting devices 150-1 to 150-3 may have different shapes to increase assembly speed and assembly rate, but this is not limited.
  • the plurality of semiconductor light emitting devices 150-1 to 150-3 of the embodiment may be vertical semiconductor light emitting devices, but this is not limited.
  • the plurality of semiconductor light emitting devices 150-1 to 150-3 may have similar or identical structures except for the material of the semiconductor layer. for example,
  • the plurality of semiconductor light emitting devices 150-1 to 150-3 may each include a light emitting layer 151, 152, and 153, an electrode 154, and a passivation layer 157. Each of the plurality of semiconductor light emitting devices 150-1 to 150-3 may include more components.
  • the light emitting layers 151, 152, and 153 include at least one first conductive semiconductor layer 151, an active layer 152, and at least one second conductive semiconductor layer 153, but may include more components. It may be possible.
  • the first conductivity type semiconductor layer 151 may include a first conductivity type dopant
  • the second conductivity type semiconductor layer 153 may include a second conductivity type dopant.
  • the first conductivity type dopant may be an n-type dopant such as silicon (Si)
  • the second conductivity type dopant may be a p-type dopant such as boron (B).
  • the electrode 154 may be disposed on the lower side of the first conductive semiconductor layer 151.
  • the electrode 154 may include at least one or more layers.
  • the electrode 154 may include an ohmic layer (or ohmic contact layer), a reflective layer, a magnetic layer, a conductive layer (or an electrode layer), an anti-oxidation layer, an adhesive layer, etc.
  • part or all of the ohmic layer may be in contact with the first conductivity type semiconductor layer 151.
  • the ohmic layer may include Au, AuBe, etc.
  • Part or all of the reflective layer may include Al, Ag, etc.
  • the magnetic layer may include Ni, Co, etc.
  • the conductive layer may include Cu or the like.
  • the oxidation prevention layer is in contact with the lower surface of the conductive layer and can prevent corrosion of the conductive layer.
  • the anti-oxidation layer may include Mo and the like.
  • the adhesive layer may be disposed between an ohmic layer and a reflective layer, between an ohmic layer and a magnetic layer, between an ohmic layer and a conductive layer, between a reflective layer and a conductive layer, etc.
  • the adhesive layer may include Cr, Ti, etc.
  • the electrode 154 may be disposed on the side of the first conductivity type semiconductor layer 151 for electrical contact with the connection electrode 370.
  • another electrode may be disposed on the top of the second conductivity type semiconductor layer 153. Additionally, the second electrode may include a transparent conductive layer such as ITO.
  • the passivation layer 157 may protect the light emitting layers 151, 152, and 153.
  • the passivation layer 157 may surround the light emitting layers 151, 152, and 153.
  • the passivation layer 157 has a dielectric constant and may affect the size of the DEP force formed between the first assembly wiring 321 and the second assembly wiring 322 during self-assembly.
  • an attractive force is applied to the electrode 154 of each of the plurality of semiconductor light emitting devices 150-1 to 150-3, and passivation occurs.
  • a repulsive force may be applied to the layer 157.
  • the electrode 154 is disposed on the lower side of the light-emitting layer 151, 152, and 153, and the remaining sides of the light-emitting layer 151, 152, and 153 are surrounded by the passivation layer 157, thereby forming a plurality of sub-pixels
  • the first conductive semiconductor layer 151 of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 is connected to the first assembly wiring 321 and the second assembly line by the DEP force formed in each of PX1, PX2, and PX3). It can be adjusted to face the wiring 322 and the second conductive semiconductor layer 153 to face forward. Therefore, the semiconductor light emitting devices 150-1 to 150-3 can be properly assembled into each of the plurality of sub-pixels PX1, PX2, and PX3 without being turned over.
  • connection electrode 370 After a plurality of semiconductor light emitting devices 150-1 to 150-3 are assembled into a plurality of sub-pixels PX1, PX2, and PX3 using a self-assembly method, an electrical connection process is performed to connect the connection electrode 370. ) and electrode wiring 360 may be formed.
  • the fluid 1200 in the chamber (1300 in FIG. 9) is drained, the corresponding substrate 310 is detached from the chamber 1300, the substrate 310 is dried, and the partition wall (340 in FIG. 16) on the substrate 310 can be removed. Even if this series of processes is performed, the plurality of semiconductor light emitting devices 150-1 to 150-3 assembled in the plurality of sub-pixels PX1, PX2, and PX3 must be stably fixed.
  • the second insulating layer 335 is formed before the series of processes is performed and the electrical connection process is performed, and the plurality of semiconductor light emitting devices 150-1 are formed by the second insulating layer 335. to 150-3) can be stably fixed to each of the plurality of sub-pixels (PX1, PX2, and PX3).
  • Each of the plurality of semiconductor light emitting devices 150-1 to 150-3 may have a size of 5 micrometers or less. The smaller the size of each of the plurality of semiconductor light emitting devices 150-1 to 150-3, the more difficult it is to form the connection electrode 370 on the side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3. It's more difficult. Furthermore, after each of the plurality of semiconductor light emitting devices 150-1 to 150-3 is assembled in the plurality of assembly holes 340H of the partition 340, the connection electrode 370 is connected to the plurality of semiconductor light emitting devices 150-1 to 150-3. 150-3) It is very difficult to form on each side.
  • the partition wall 340 can be removed while forming the second insulating layer 335 and the fourth insulating layer 350 by patterning the photosensitive film containing the photosensitive material using a photolithography process. This can dramatically simplify the process and significantly shorten the process time.
  • the second insulating layer 335 is a fixed layer and may be a fixing member for stably fixing the plurality of semiconductor light emitting devices 150-1 to 150-3 to the plurality of sub-pixels PX1, PX2, and PX3, respectively.
  • the partition wall 340 is removed simultaneously when forming the second insulating layer 335, so the process can be simplified and the process time can be shortened.
  • the second insulating layer 335 may be disposed between the semiconductor light emitting devices 150-1 to 150-3 and the first insulating layer 330.
  • the second insulating layer 335 may have a shape corresponding to the shape of the semiconductor light emitting devices 150-1 to 150-3.
  • the diameter (or width) of the second insulating layer 335 may be the same as the diameter (or width) of the semiconductor light emitting devices 150-1 to 150-3, but this is not limited.
  • the second insulating layer 335 may have a shape corresponding to the shape of the first conductive semiconductor layer 151 and/or the shape of the electrode 154 of the semiconductor light emitting devices 150-1 to 150-3. there is.
  • the thickness of the second insulating layer 335 may be smaller than the thickness of the first insulating layer 330.
  • the thickness of the second insulating layer 335 may be smaller than the thickness of the electrode 154 of the semiconductor light emitting devices 150-1 to 150-3.
  • connection electrode 370 may be disposed on a side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the connection electrode 370 may be electrically connected to each side of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the connection electrode 370 may be electrically connected to the side of the electrode 154 of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the connection electrode 370 may be electrically connected to the side of the first conductive semiconductor layer 151 of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the thickness of the connection electrode 370 may be greater than the thickness of the first insulating layer 330.
  • the thickness of the connection electrode 370 may be greater than the thickness of the electrode 154 of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • connection electrode 370 may be made of at least one layer with excellent electrical conductivity.
  • the connection electrode 370 may include a first layer containing molybdenum (Mo), a second layer containing aluminum (Al), and a third layer containing molybdenum (Mo), but is not limited thereto. No.
  • the first side of the connection electrode 370 is electrically connected to the first assembly wiring 321 and/or the second assembly wiring 322 through the first insulating layer 330, and the first side of the connection electrode 370 is electrically connected to the first assembly wiring 321 and/or the second assembly wiring 322.
  • the second side may be electrically connected to the sides of the semiconductor light emitting devices 150-1 to 150-3.
  • connection electrode 370 includes a first connection electrode 370-1, a first assembly wiring 321, and/or a second assembly wiring ( It may include a second connection electrode 370-2 on 322) and a third connection electrode 370-3 on the first insulating layer 330.
  • the first connection electrode 370-1 may be disposed along the side perimeter of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the first connection electrode 370-1 may be electrically connected to the sides of the light emitting layers 151, 152, and 153 along the circumference of each side of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the first connection electrode 370-1 may be electrically connected to the side of each electrode 154 of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the first connection electrode 370-1 may be in contact with the side of the electrode 154 of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the first connection electrode 370-1 may be electrically connected to the side of the first conductivity type semiconductor layer 151 of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the first connection electrode 370-1 may be in contact with the side of the first conductivity type semiconductor layer 151 of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the second connection electrode 370-2 may be electrically connected to the first connection electrode 370-1.
  • the second connection electrode 370-2 may extend from the first connection electrode 370-1 in an outward direction of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the second connection electrode 370 - 2 may be disposed on the first assembly wiring 321 and/or the second assembly wiring 322 through the first insulating layer 330 .
  • the second connection electrode 370 - 2 may be electrically connected to the first assembly wiring 321 and/or the second assembly wiring 322 through the first insulating layer 330 .
  • the second connection electrode 370-2 may contact the upper surface of the first assembled wiring 321 and/or the second assembled wiring 322 through the first insulating layer 330.
  • the third connection electrode 370-3 may be electrically connected to the second connection electrode 370-2.
  • the third connection electrode 370-3 may extend from the second connection electrode 370-2 in an outward direction of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the third connection electrode 370-3 may be disposed on the first insulating layer 330.
  • the third connection electrode 370-3 may be in contact with the upper surface of the first insulating layer 330.
  • the third connection electrode 370-3 may be omitted.
  • connection electrode 370 extends from the first connection electrode 370-1 to the plurality of semiconductor light emitting devices 150-1 to 150 along the sides of each of the plurality of semiconductor light emitting devices 150-1 to 150-3. -3) Can extend toward the upper side of each. Some ends of the connection electrode 370 may be located lower than the active layer 152, but this is not limited. A portion of the connection electrode 370 is disposed on a partial area of the passivation layer 157 disposed on the side of the light emitting layer 151, 152, and 153 of each of the plurality of semiconductor light emitting devices 150-1 to 150-3. You can.
  • connection electrode 370 may be in contact with a portion of the passivation layer 157 disposed on the side of each of the light emitting layers 151, 152, and 153 of the plurality of semiconductor light emitting devices 150-1 to 150-3. .
  • connection electrode 370 may flow through the connection electrode 370 to the first assembly wiring 321 and/or the second assembly wiring 322.
  • the electrode wire 360 may be disposed on the upper side of each of the semiconductor light-emitting devices 150-1 to 150-3 and electrically connected to the upper side of each of the semiconductor light-emitting devices 150-1 to 150-3.
  • the electrode wiring 360 may contact the upper surfaces of the light emitting layers 151, 152, and 153 through the fourth insulating layer 350 and the passivation layer 157 of each of the semiconductor light emitting devices 150-1 to 150-3. In this case, the fixation of the electrode wiring 360 may be weak. In particular, when the fourth insulating layer 350 is not disposed on each of the semiconductor light emitting devices 150-1 to 150-3, the electrode wiring 360 is only connected to the light emitting layers 151 and 152 through the passivation layer 157. , 153), the fixation of the electrode wiring 360 may be quite weak.
  • a third insulating layer 345 may be disposed on the upper side of each of the semiconductor light emitting devices 150-1 to 150-3.
  • the fourth insulating layer 350 may be disposed on the third insulating layer 345, but this is not limited.
  • the third insulating layer 345 is a fixed layer and may be a fixing member to strengthen the fixation of the electrode wiring 360. That is, the electrode wiring 360 is connected to the light emitting layers 151 and 152 through the fourth insulating layer 350, the third insulating layer 345, and the passivation layer 157 of each of the semiconductor light emitting devices 150-1 to 150-3. , 153), the electrode wiring 360 is firmly fixed by the third insulating layer 345, and the fixation of the electrode wiring 360 can be strengthened.
  • the third insulating layer 345 may surround the electrode wiring 360.
  • the third insulating layer 345 may surround a portion of the side surface of the electrode wire 360.
  • the third insulating layer 345 may be a mask or a stopper to prevent the fourth insulating layer 350 from being formed on each of the semiconductor light emitting devices 150-1 to 150-3.
  • the fourth insulating layer 350 is a planarization layer, and its upper surface may have a straight plane.
  • the fourth insulating layer 350 may be formed relatively thickly over the entire area of the substrate 310 so that its upper surface has a straight plane.
  • the fourth insulating layer 350 may be formed on each of the semiconductor light emitting devices 150-1 to 150-3.
  • the fourth insulating layer 350 is thick, there is a problem that the overall thickness of the display device 301 according to the first embodiment also becomes thick. In particular, since the fourth insulating layer 350 occupies a significant proportion of the total thickness of the display device 301 according to the first embodiment, it is necessary to reduce the thickness of the fourth insulating layer 350.
  • the fourth insulating layer 350 may be formed of a low-viscosity organic material that is easy to form a thickness.
  • the fourth insulating layer 350 may be removed through an ashing process.
  • the ashing process may be performed until the third insulating layer 345 disposed on the upper side of each of the semiconductor light emitting devices 150-1 to 150-3 is exposed. That is, if the third insulating layer 345 is exposed while the ashing process is being performed, the ashing process may be stopped.
  • the top surface of the ashed fourth insulating layer 350 may be located on the same horizontal line as the top surface of the third insulating layer 345.
  • the third insulating layer 345 may be used as a mask or stopper to perform an ashing process to form the upper surface of the fourth insulating layer 350 into a straight plane.
  • the third insulating layer 345 as a mask or stopper, the thickness of the fourth insulating layer 350 can be reduced and its upper surface can be made to have a straight plane.
  • the second insulating layer 335 and the third insulating layer 345 may include the same material.
  • the second insulating layer 335 and the third insulating layer 345 may include a photosensitive material.
  • the second insulating layer 335 and the third insulating layer 345 can be formed at the same time, thereby simplifying the process and shortening the process time.
  • the same photolithography process not only the second insulating layer 335 and the third insulating layer 345 but also the partition wall 340 is removed, making it possible to remove the partition wall using an ashing process. This can solve the problem of long process times.
  • the fourth insulating layer 350 may be disposed on the entire area of the substrate 310 .
  • the fourth insulating layer 350 may be disposed on the third insulating layer 345.
  • the fourth insulating layer 350 may be formed of a low-viscosity organic material.
  • the fourth insulating layer 350 is a planarization layer and can prevent disconnection from occurring when forming a layer formed on the fourth insulating layer 350, for example, the electrode wiring 360.
  • the electrode wire 360 may be disposed on the fourth insulating layer 350.
  • the electrode wire 360 may contact the upper surface of the fourth insulating layer 350.
  • the electrode wire 360 may be disposed on the third insulating layer 345.
  • the electrode wire 360 may contact the top surface of the third insulating layer 345.
  • the electrode wiring 360 is connected to a plurality of semiconductor light-emitting devices through the fourth insulating layer 350, the third insulating layer 345, and the passivation layer 157 of each of the plurality of semiconductor light-emitting devices 150-1 to 150-3. (150-1 to 150-3) may be electrically connected to each upper side.
  • the electrode wiring 360 may contact the upper surface of the second conductive semiconductor layer 153.
  • the electrode wire 360 may contact the upper surface of the second electrode.
  • first assembly wiring 321 and second assembly wiring 322 may be formed on the substrate 310. Thereafter, the first insulating layer 330 may be formed on the first assembled wiring 321 and the second assembled wiring 322.
  • first assembly wiring 321 and the second assembly wiring 322 are formed simultaneously on the same plane, they may be formed separately from each other. For example, it may be formed in the following order: first assembled wiring 321 --> another insulating layer --> second assembled wiring 322 --> first insulating layer 330.
  • Another insulating layer may be formed of the same material as that of the first insulating layer 330, but this is not limited.
  • a photosensitive film 340a may be formed on the first insulating layer 330.
  • the photosensitive film 340a may be made of a positive photosensitive material.
  • an area irradiated with light may be removed, and an area not irradiated with light may not be removed.
  • the photosensitive film 340a may form a partition wall 340 for forming an assembly hole (340H in FIGS. 15A and 15B).
  • the barrier rib was made of an organic material, and when the barrier rib was removed through a post-process, the oxidized organic residual film (11 in Fig. 3A) remained, causing the connection electrode (or side electrode, 12 in Fig. 3B) to be disconnected or the side electrode to be disconnected. There was a problem of increased electrical resistance due to the large roughness of (12).
  • the photosensitive film 340a made of a positive photosensitive material is used as the barrier rib 340, not only is the photosensitive film 340a easily removed by exposure when the barrier rib 340 is removed, but also the first insulating layer ( 330), the oxidized organic residual film (11 in FIG. 3A) is not generated and the top surface of the first insulating layer 330 can maintain a clean surface (FIG. 27). Accordingly, the connection electrode 370 can be easily formed through a post-process without disconnection.
  • an assembly hole 340H may be formed in the photosensitive film 340a by performing a photolithography process.
  • the photomask 400 may be positioned on the photoresist film 340a.
  • the photomask 400 may include a light transmitting area 401 and a light blocking area 402.
  • the light blocking area 402 may surround the light transmitting area 401.
  • the light transmitting area 401 may be an area through which light passes, and the light blocking area 402 may be an area where light is blocked.
  • the light transmitting area 401 may have a shape corresponding to the shape of the assembly hole 340H.
  • the light transmitting area 401 may have a size corresponding to the size of the assembly hole 340H.
  • An exposure process may be performed on the photomask 400.
  • the light is irradiated to the photomask 400, the light is irradiated to the photoresist film 340a corresponding to the light transmitting area 401 of the photomask 400 and corresponding to the light transmitting area 401 of the photomask 400.
  • the photosensitive film 340a may not be irradiated.
  • the development process is performed, so that the assembly hole 340H can be formed, as shown in FIGS. 15A and 15B.
  • the photosensitive film 340a may be formed as a partition wall 340.
  • the assembly hole 340H may vertically overlap a portion of the first assembly wiring 321 and a portion of the second assembly wiring 322, respectively.
  • the first insulating layer 330 may be exposed through the assembly hole 340H.
  • assembly holes corresponding to each of the plurality of sub-pixels PX1, PX2, and PX3 of each of the plurality of pixels may be formed in the partition wall 340.
  • a backplane substrate can be manufactured through the manufacturing process shown in FIGS. 12 to 15B. These backplane substrates can be manufactured in advance.
  • a self-assembly process may be performed, and the semiconductor light emitting device 150-1 may be assembled in the assembly hole 340H.
  • the self-assembly process uses a magnetic field from a magnet and an electric field (or DEP force) formed by the first assembly wiring 321 and the second assembly wiring 322 to emit light from a plurality of semiconductors in the fluid of the chamber. This may refer to a series of processes for assembling the elements 150-1 to 150-3 into the plurality of assembly holes 340H of the partition wall 340, respectively.
  • the plurality of second semiconductor light emitting devices 150-2 and the plurality of third semiconductor light emitting devices 150-3 shown in FIG. 10 may be assembled in the corresponding assembly hole 340H. .
  • the semiconductor light emitting device 150-1 is assembled in the assembly hole 340H, the corresponding substrate 310 is detached from the chamber and a drying process is performed to form the substrate 310, the partition wall 340, and the semiconductor light emitting device 150. -1) The back may dry out.
  • the semiconductor light emitting device 150-1 may be fixed by DEP force and may be spaced upward from the first insulating layer 330. That is, a predetermined space S may be formed between the first insulating layer 330 and the lower side of the semiconductor light emitting device 150-1.
  • a photosensitive film 500 may be formed on the partition wall 340.
  • the photosensitive film 500 may be made of a positive photosensitive material.
  • an area irradiated with light may be removed, and an area not irradiated with light may not be removed.
  • the photoresist film 500 may be formed not only on the partition wall 340 but also on the semiconductor light emitting device 150-1. That is, the photosensitive film 500 may cover the semiconductor light emitting device 150-1. Additionally, the photosensitive film 500 may be formed in the space S between the first insulating layer 330 and the semiconductor light emitting device 150-1 within the assembly hole 340H.
  • a photomask 410 may be placed on the photoresist film 500 .
  • the photomask 410 may include a light transmitting area 411 and a light blocking area 412.
  • the light transmitting area 411 may surround the light blocking area 412 .
  • the light transmitting area 411 may be an area through which light passes, and the light blocking area 412 may be an area where light is blocked.
  • the light blocking area 412 may have a shape corresponding to the shape of the upper side of the semiconductor light emitting device 150-1.
  • the light blocking area 412 may have a size (or diameter, D2) that is equal to or smaller than the size (or diameter, D1) of the upper side of the semiconductor light emitting device 150-1.
  • An exposure process may be performed on the photomask 410.
  • the light is irradiated to the photomask 410, the light is irradiated to the photoresist film 500 corresponding to the light transmitting area 411 of the photomask 410 and corresponding to the light transmitting area 411 of the photomask 410.
  • the photosensitive film 500 may not be irradiated.
  • the development process is performed, so that the second insulating layer 335 and the third insulating layer 345 are formed on the lower and upper sides of the semiconductor light emitting device 150-1, respectively, as shown in FIGS. 19A and 19B. It can be.
  • the photosensitive film 500 filled in the space S between the first insulating layer 330 and the semiconductor light emitting device 150-1 is not irradiated with light and is not removed by the developing process, thereby forming a second insulating layer ( 335).
  • the photosensitive film 500 corresponding to the shape of the lower side of the semiconductor light emitting device 150-1 is formed as the second insulating layer 335, so the second insulating layer 335
  • the shape of may correspond to the shape of the lower side of the semiconductor light emitting device 150-1.
  • the second insulating layer 335 may be the same size or smaller than the lower side of the semiconductor light emitting device 150-1.
  • the second insulating layer 335 may be a fixed layer.
  • the second insulating layer 335 is formed between the first insulating layer 330 and the lower side of the semiconductor light-emitting device 150-1, so that the semiconductor light-emitting device 150-1 is 1 Can be firmly fixed to the insulating layer 330.
  • the light blocking area 412 of the photomask 410 has a size D2 that is equal to or smaller than the size D1 on the upper side of the semiconductor light emitting device 150-1, so the exposure process and development process
  • the size (or diameter) of the third insulating layer 345 formed may be the same as or smaller than the size (or diameter, D1) of the upper side of the semiconductor light emitting device 150-1.
  • the diameter of the third insulating layer 345 may be the same as the diameter D2 of the light blocking area 412 of the photomask 410, but this is not limited.
  • the third insulating layer 345 may be a fixed layer. As will be explained later, the electrode wiring (360 in FIG. 26) can be firmly fixed to the upper side of the semiconductor light emitting device 150-1 by the third insulating layer 345. That is, by wrapping the third insulating layer 345 around the side of the electrode wiring 360, the electrode wiring 360 can be more firmly fixed to the upper side of the semiconductor light emitting device 150-1.
  • the partition wall 340 may also be removed through an exposure process and a development process. Since the barrier rib 340 and the photosensitive film 500 are made of a positive photosensitive material, the unexposed barrier rib 340 and the photosensitive film 500 can be removed together through the development process. In addition, since the partition wall 340 and the photosensitive film 500 are made of a positive photosensitive material, the first insulating layer 330 exposed by removing the partition wall 340 and the photosensitive film 500 during the development process is shown in FIG. 27. As shown, it can be maintained as a clean surface. Accordingly, the connection electrode 370 can be easily formed through a post-process without disconnection.
  • the semiconductor light emitting device 150-1 is fixed to the second insulating layer 335 by the second insulating layer 335, and no obstructions exist on the side of the semiconductor light emitting device 150-1. As will be explained later, it is very easy to form the connection electrode 370 on the side of the semiconductor light emitting device 150-1, and electrical disconnection defects can be prevented.
  • the partition wall 340 is removed, so that these components can be individually processed. Since no processes are required, the process can be simplified and the process time can be dramatically shortened.
  • a patterning process is performed using a pattern mask (not shown), thereby removing the first insulating layer 330 along the circumference of the semiconductor light emitting device 150-1 to form an opening 331. can be formed. A portion of the upper surface of the first assembly wiring 321 and/or the second assembly wiring 322 may be exposed through the opening 331 .
  • a metal film 370a may be formed on the entire area of the substrate 310.
  • the metal film 370a may be composed of multiple layers of a plurality of metals. Since there are no obstructions on the side of the semiconductor light emitting device 150-1, the metal film 370a can be formed evenly over the entire area of the substrate 310 without disconnection.
  • an organic layer 420 may be formed on the metal layer 370a.
  • the organic layer 420 may be formed on the entire area of the metal layer 370a.
  • the organic layer 420 may be made of an organic material whose thickness is easy to form.
  • the organic layer 420 may be made of a low-viscosity organic material.
  • an ashing process is performed to remove the upper portion of the organic layer 420, thereby reducing the thickness of the organic layer 420.
  • the upper surface of the organic layer 420 with the reduced thickness may be located lower than the active layer 152 of the semiconductor light emitting device 150-1, but this is not limited.
  • connection electrode 370 has a first connection electrode 370-1 on the side of the semiconductor light emitting device 150-1, a second connection on the first assembly wiring 321 and/or the second assembly wiring 322. It may include a third connection electrode 370-3 on the electrode 370-2 and the first insulating layer 330.
  • the organic layer 420 whose thickness is reduced may serve as a stopper to prevent the metal layer 370a covered by the organic layer 420 from being etched.
  • an organic layer that is, the fourth insulating layer 350, may be formed on the entire area of the substrate 310.
  • the fourth insulating layer 350 may be made of the same material as the organic layer (420 in FIGS. 23 and 24) used as a mask for forming the connection electrode 370, but is not limited thereto.
  • the fourth insulating layer 350 may be formed after the organic layer 420 is removed, or the fourth insulating layer 350 may be formed on the organic layer 420.
  • a patterning process may be performed to form a contact hole 350a exposing the upper side of the semiconductor light emitting device 150-1, that is, the upper surface of the second conductivity type semiconductor layer 153.
  • a circular hole may be formed in each of the fourth insulating layer 350, the third insulating layer 345, and the passivation layer 157 of the semiconductor light emitting device 150-1.
  • an electrode wire 360 may be formed on the semiconductor light emitting device 150-1. That is, by forming a metal film on the fourth insulating layer 350, the metal film can be formed not only on the fourth insulating layer 350 but also on the contact hole 350a. Thereafter, by performing a patterning process, the metal film may be formed into the electrode wiring 360 electrically connected to the upper side of the semiconductor light emitting device 150-1 through the contact hole 350a.
  • the third insulating layer 345 together with the fourth insulating layer 350, can ensure that the electrode wiring 360 is firmly fixed to the upper side of the semiconductor light emitting device 150-1. That is, by wrapping the third insulating layer 345 around the side of the electrode wiring 360, the electrode wiring 360 can be more firmly fixed to the upper side of the semiconductor light emitting device 150-1.
  • the fourth insulating layer 350 may not be formed on the upper side of the semiconductor light emitting device 150-1. That is, the upper side of the fourth insulating layer 350 is etched, so that the etched fourth insulating layer 350 is not formed on the upper side of the semiconductor light emitting device 150-1, but is formed on the upper side of the third insulating layer 345. Can be located on the same horizontal line. In this case, even if the fourth insulating layer 350 is not formed on the upper side of the semiconductor light emitting device 150-1, the electrode wiring 360 is connected to the semiconductor light emitting device 150-1 by the third insulating layer 345. It can be firmly fixed to the upper side.
  • Figure 28 is a plan view showing a display device according to a second embodiment.
  • FIG. 29 is a cross-sectional view of the display device according to the second embodiment of FIG. 28 taken along line D1-D2.
  • FIG. 30 is a cross-sectional view of the display device according to the second embodiment of FIG. 28 taken along line E1-E2.
  • the second embodiment is the same as the first embodiment except for the shape of the third insulating layer 345.
  • components having the same shape, structure, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the display device 302 according to the second embodiment includes a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, A plurality of semiconductor light emitting devices 150-1 to 150-3, a second insulating layer 335, a connection electrode 370, a third insulating layer 345, a fourth insulating layer 350, and an electrode wire 360. may include.
  • the display device 302 according to the second embodiment may include more components, but is not limited thereto.
  • the electrode wire 360 may be disposed on the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 and electrically connected to the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3. At this time, the electrode wiring 360 may be electrically connected to the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 through the fourth insulating layer 350. Since the fourth insulating layer 350 has a large thickness, it is essential to reduce the thickness of the fourth insulating layer 350 in order to reduce the overall thickness of the display device 302 according to the second embodiment.
  • the thickness of the fourth insulating layer 350 disposed on the upper side of each of the plurality of semiconductor light-emitting devices 150-1 to 150-3 is minimized or The fourth insulating layer 350 may not be formed on each upper side.
  • the electrode wiring 360 is not in contact with the fourth insulating layer 350, and its fixation may be weakened and may be peeled off from the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the third insulating layer 345 of the embodiment is disposed on the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 and along the circumference of the sidewall of the electrode wiring 360, thereby maintaining the height of the electrode wiring 360. You can strengthen your sincerity.
  • electrode wiring is formed by the third insulating layer 345 in addition to the fourth insulating layer 350. The fixity of (360) can be further strengthened.
  • the third insulating layer 345 may surround each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the third insulating layer 345 may be disposed on the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the third insulating layer 345 may be disposed along the circumference of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the third insulating layer 345 may include a 3-1 insulating layer 345-11 and a 3-2 insulating layer 345-12.
  • the 3-1st insulating layer 345-11 may be disposed on the upper side of the semiconductor light emitting device 150-1.
  • the 3-2 insulating layer 345-12 may extend from the 3-1 insulating layer 345-11 and surround the side of the semiconductor light emitting device 150-1. When the semiconductor light emitting device 150-1 is circular when viewed from above, the 3-2 insulating layer 345-12 may be disposed along the round side of the side of the semiconductor light emitting device 150-1.
  • the third insulating layer 345 may be connected to the second insulating layer 335. That is, the third insulating layer 345 is disposed on the upper side of the semiconductor light-emitting device 150-1, and passes from the upper side of the semiconductor light-emitting device 150-1 via the side of the semiconductor light-emitting device 150-1. It may be connected to the second insulating layer 335 on the lower side of the light emitting device 150-1.
  • the 3-2 insulating layer 345-12 may be in contact with the second insulating layer 335.
  • the second insulating layer 335 is circular like the semiconductor light emitting device 150-1
  • the 3-2 insulating layer 345-12 is formed along the end of the edge region of the second insulating layer 335. It may be connected to the end of the edge area of the insulating layer 335.
  • connection electrode 370 may be electrically connected to the side of the semiconductor light emitting device 150-1 through the third insulating layer 345. For example, an additional exposure process and a development process are performed along the perimeter of the lower region of the side of the semiconductor light emitting device 150-1, so that the lower region of the 3-2 insulating layer 345-12 is removed, thereby forming the semiconductor light emitting device 150-1. The lower area of the side of (150-1) may be exposed. Thereafter, the connection electrode 370 is formed, so that the connection electrode 370 is connected to the lower area of the side of the semiconductor light emitting device 150-1, that is, the side of the electrode 154 and/or the first conductivity type semiconductor layer 151. can be accessed.
  • the connection electrode 370 may be disposed on the lower area of the 3-2 insulating layer 345-12. That is, the connection electrode 370 may horizontally overlap a portion of the lower region of the 3-2 insulating layer 345-12.
  • the arrangement relationship between the first semiconductor light-emitting device 150-1 and the third insulating layer 345 is described, but this arrangement relationship is similar to that of the second semiconductor light-emitting device 150-2 and the third semiconductor layer 345. The same may be applied to each light emitting device 150-3.
  • 31 to 34 show the manufacturing process of the display device according to the second embodiment.
  • the semiconductor light emitting device 150-1 may be assembled on the backplane substrate using a self-assembly method, and the second photoresist film 500 may be formed on the partition wall 340. Since this series of manufacturing processes has been previously described with reference to FIGS. 12 to 17, detailed description will be omitted.
  • a photomask 410 may be positioned on the photoresist film 500.
  • the photomask 410 may include a light transmitting area 411 and a light blocking area 412.
  • the light transmitting area 411 may surround the light blocking area 412.
  • the light transmitting area 411 may be an area through which light passes, and the light blocking area 412 may be an area where light is blocked.
  • the light blocking area 412 may have a shape corresponding to the shape of the upper side of the semiconductor light emitting device 150-1.
  • the light blocking area 412 may have a size (or diameter, D4) larger than the size (or diameter, D1) on the upper side of the semiconductor light emitting device 150-1.
  • An exposure process may be performed on the photomask 410.
  • the light is irradiated to the photomask 410, the light is irradiated to the photoresist film 500 corresponding to the light transmitting area 411 of the photomask 410 and corresponding to the light transmitting area 411 of the photomask 410.
  • the photosensitive film 500 may not be irradiated.
  • the development process is performed, so that the photosensitive film 500 can surround the semiconductor light emitting device 150-1, as shown in FIGS. 32A and 32B.
  • the photoresist film 500 surrounding the semiconductor light emitting device 150-1 may be formed of the second insulating layer 335 and the third insulating layer 345.
  • the second insulating layer 335 may be formed on the lower side of the semiconductor light emitting device 150-1.
  • the third insulating layer 345 may be formed on the top and sides of the semiconductor light emitting device 150-1.
  • the third insulating layer 345 may be formed along the side perimeter of the semiconductor light emitting device 150-1.
  • the third insulating layer 345 includes a 3-1 insulating layer 345-11 on the upper side of the semiconductor light-emitting device 150-1, and extends from the 3-1 insulating layer 345-11 to form a semiconductor light-emitting device. It may include a 3-2 insulating layer 345-12 surrounding the side of 150-1.
  • the photomask 430 may be positioned on the substrate 310 .
  • the photomask 430 may include a light transmitting area 431 and a light blocking area 432.
  • the transmission area may surround the light blocking area 432.
  • the light transmitting area 431 may be an area through which light passes, and the light blocking area 432 may be an area where light is blocked.
  • the light blocking area 432 may have a shape corresponding to the shape of the upper side of the semiconductor light emitting device 150-1.
  • the light blocking area 432 When light is irradiated in the diagonal direction, the light blocking area 432 is irradiated onto the lower area of the sidewall of the semiconductor light-emitting device 150-1 and is not irradiated onto the upper area of the sidewall of the semiconductor light-emitting device 150-1. It can have a size that prevents it.
  • the light blocking area 432 may have a size that is more than twice the size of the upper side of the semiconductor light emitting device 150-1.
  • an exposure process is performed so that light can be irradiated in a diagonal direction.
  • Light in the diagonal direction may not be irradiated to the semiconductor light emitting device 150-1 through the light blocking area 432 of the photomask 430.
  • Light in the diagonal direction may be irradiated onto the lower side area of the semiconductor light emitting device 150-1 through the transmission area of the photomask 430.
  • the development process is performed to form a third insulating layer 345, that is, a 3-2 insulating layer 345-12, on the lower area of the side of the semiconductor light emitting device 150-1, as shown in FIG. 34.
  • the lower area of the semiconductor light emitting device 150-1 may be exposed.
  • the exposed lower area of the semiconductor light emitting device 150-1 may be an electrode 154 and/or a first conductivity type semiconductor layer 151.
  • connection electrode 370 to which the exposed lower region of the semiconductor light-emitting device 150-1 is connected, and the semiconductor light-emitting device 150-1 An electrode wire 360 connected to the upper side may be formed. Since this series of manufacturing processes has been previously described with reference to FIGS. 20 to 26, detailed description will be omitted.
  • Figure 35 is a plan view showing a display device according to a third embodiment.
  • FIG. 36 is a cross-sectional view of the display device according to the third embodiment of FIG. 35 taken along line F1-F2.
  • FIG. 37 is a cross-sectional view of the display device according to the third embodiment of FIG. 35 taken along line G1-G2.
  • the third embodiment is the same as the first or second embodiments except for the shape of the third insulating layer 345.
  • components having the same shape, structure, and/or function as those of the first or second embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the display device 303 according to the third embodiment includes a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, A plurality of semiconductor light emitting devices 150-1 to 150-3, a second insulating layer 335, a connection electrode 370, a third insulating layer 345, a fourth insulating layer 350, and an electrode wire 360. may include.
  • the display device 303 according to the third embodiment may include more components than these, but is not limited thereto.
  • the electrode wire 360 may be disposed on the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 and electrically connected to the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3. At this time, the electrode wiring 360 may be electrically connected to the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 through the fourth insulating layer 350. Since the fourth insulating layer 350 has a large thickness, it is essential to reduce the thickness of the fourth insulating layer 350 in order to reduce the overall thickness of the display device 303 according to the third embodiment.
  • the thickness of the fourth insulating layer 350 disposed on the upper side of each of the plurality of semiconductor light-emitting devices 150-1 to 150-3 is minimized or The fourth insulating layer 350 may not be formed on each upper side.
  • the electrode wiring 360 is not in contact with the fourth insulating layer 350, and its fixation may be weakened and may be peeled off from the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the third insulating layer 345 of the embodiment is disposed on the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 and along the circumference of the sidewall of the electrode wiring 360, thereby maintaining the height of the electrode wiring 360. You can strengthen your sincerity.
  • electrode wiring is formed by the third insulating layer 345 in addition to the fourth insulating layer 350. The fixity of (360) can be further strengthened.
  • the third insulating layer 345 may partially surround each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the third insulating layer 345 may be disposed on the upper side of each of the plurality of semiconductor light emitting devices 150-1 to 150-3.
  • the third insulating layer 345 is not disposed along the circumference of each of the plurality of semiconductor light emitting devices 150-1 to 150-3 in some areas on the sides of each of the plurality of semiconductor light emitting devices 150-1 to 150-3. It may not be possible.
  • the third insulating layer 345 may include a 3-1 insulating pattern 345-21 and a 3-2 insulating pattern 345-22.
  • the 3-1st insulating pattern 345-21 may be disposed on the upper side of the semiconductor light emitting device 150-1.
  • the 3-2 insulating pattern 345-22 may extend from the 3-1 insulating pattern 345-21 and be disposed on a partial area of the side of the semiconductor light emitting device 150-1.
  • the 3-2 insulating pattern 345-22 may or may not be disposed along the side perimeter of the semiconductor light emitting device 150-1.
  • the 3-2 insulating pattern 345-22 may not be disposed on the side of the semiconductor light emitting device 150-1.
  • the 3-2 insulating pattern 345-22 may be disposed on the side of the semiconductor light emitting device 150-1.
  • the third insulating pattern may be connected to the second insulating layer 335. That is, the third insulating pattern is disposed on the upper side of the semiconductor light-emitting device 150-1, and is connected from the upper side of the semiconductor light-emitting device 150-1 via the side of the semiconductor light-emitting device 150-1 ( It may be connected to the second insulating layer 335 on the lower side of 150-1).
  • the 3-2 insulating pattern 345 - 22 may contact the second insulating layer 335 .
  • the second insulating layer 335 is circular like the semiconductor light emitting device 150-1
  • the 3-2 insulating pattern 345-22 is formed along the edge of the edge area of the second insulating layer 335. It may be connected to the end of the edge area of the insulating layer 335.
  • connection electrode 370 may be disposed on the side of the semiconductor light emitting device 150-1.
  • the connection electrode 370 may contact the side of the semiconductor light emitting device 150-1, that is, the electrode 154 and/or the first conductivity type semiconductor layer 151.
  • the connection electrode 370 may contact the third insulating layer 345, that is, the 3-2 insulating pattern 345-22, on the side of the semiconductor light emitting device 150-1.
  • the third insulating layer 345 together with the second insulating layer 335, more firmly fixes the semiconductor light emitting device 150-1 to the first insulating layer 330 and forms the side of the electrode wiring 360.
  • the fixation of the electrode wiring 360 can be strengthened.
  • the third insulating layer 345 that is, the 3-2 insulating pattern 345-22, is not disposed, thereby exposing a portion of the side area of the semiconductor light emitting device 150-1.
  • the connection electrode 370 can be easily formed in the exposed portion of the side. Additionally, by securing a sufficient contact area between the connection electrode 370 and the semiconductor light emitting device 150-1, electrical characteristics can be improved.
  • Figure 38 is a cross-sectional view showing a display device according to the fourth embodiment.
  • Figure 39 shows the arrangement relationship between the semiconductor light emitting device, the second insulating layer, and the fourth connection electrode.
  • the fourth embodiment is the same as the first embodiment except for the shape of the second insulating layer 335.
  • components having the same shape, structure, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the shape of the third insulating layer 345 of the fourth embodiment can be applied in the same way to the second or third embodiments.
  • the display device 304 according to the fourth embodiment includes a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, A plurality of semiconductor light emitting devices 150-1 to 150-3, a second insulating layer 335, a connection electrode 370, a third insulating layer 345, a fourth insulating layer 350, and an electrode wire 360. may include.
  • the display device 304 according to the fourth embodiment may include more components than these, but is not limited thereto.
  • the second insulating layer 335 can firmly fix the semiconductor light emitting device 150-1 to the first insulating layer 330.
  • the second insulating layer 335 may be formed simultaneously with the third insulating layer 345.
  • the second insulating layer 335 and the third insulating layer 345 may be made of the same material.
  • the second insulating layer 335 and the third insulating layer 345 may include a photosensitive material.
  • a positive photosensitive material may be used as the photosensitive material.
  • the process is simple and the process time can be dramatically shortened.
  • the second insulating layer 335 may have a shape corresponding to the shape of the semiconductor light emitting device 150-1.
  • the second insulating layer 335 may have a shape corresponding to the shape of the lower side of the semiconductor light emitting device 150-1.
  • the second insulating layer 335 may have a size (or diameter) smaller than the size (or diameter) of the lower side of the semiconductor light emitting device 150-1.
  • a photomask (not shown) is placed on the semiconductor light emitting device 150-1 shown in FIG. 19A, and light in the diagonal direction passes through the light transmitting area 431 of the photomask to the second insulating layer 335.
  • the side is irradiated, and a partial area of the side of the second insulating layer 335 may be removed along the circumference of the side of the second insulating layer 335 through a development process.
  • the semiconductor light emitting device 150-1 may include a first region 150a and a second region 150b surrounding the first region 150a.
  • the second insulating layer 335 may be disposed below the first region 150a of the semiconductor light emitting device 150-1.
  • the second insulating layer 335 may not vertically overlap the second region 150b of the semiconductor light emitting device 150-1.
  • connection electrode 370 may be disposed on the side of the semiconductor light emitting device 150-1.
  • the connection electrode 370 has a first connection electrode 370-1 on the side of the semiconductor light emitting device 150-1, a second connection on the first assembly wiring 321 and/or the second assembly wiring 322. It may include a third connection electrode 370-3 on the electrode 370-2 and the first insulating layer 330.
  • connection electrode 370 may include a fourth connection electrode 370-4 below the second region 150b of the semiconductor light emitting device 150-1.
  • the fourth connection electrode 370-4 may be formed integrally with the first to third connection electrodes 370-1 to 370-3.
  • the fourth connection electrode 370-4 may extend from the second connection electrode 370-2, which is the first connection electrode 370-1.
  • the fourth connection electrode 370-4 may extend from the first connection electrode 370-1 below the second region 150b of the semiconductor light emitting device 150-1.
  • the fourth connection electrode 370-4 may surround the second insulating layer 335.
  • the fourth connection electrode 370-4 is in contact with the side surface of the second insulating layer 335, so that the fourth connection electrode 370-4 is connected to the semiconductor light emitting device 150-1 together with the second insulating layer 335. can be more firmly fixed to the first insulating layer 330.
  • the fourth connection electrode 370-4 may be in contact with the lower side of the semiconductor light emitting device 150-1.
  • the fourth connection electrode 370-4 may be in contact with the lower surface of the second electrode 154 of the semiconductor light emitting device 150-1. Accordingly, the fourth connection electrode 370-4 can maximize the contact area with the semiconductor light emitting device 150-1 together with the first connection electrode 370-1, thereby improving electrical characteristics.
  • Figure 40 is a cross-sectional view showing a display device according to the fifth embodiment.
  • the fifth embodiment is the same as the first to fourth embodiments except for the recess 330a of the first insulating layer 330 and the second insulating layer 335 formed in the recess 330a.
  • components having the same shape, structure, and/or function as those of the first to fourth embodiments are assigned the same reference numerals and detailed descriptions are omitted.
  • the display device 305 includes a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, and a plurality of semiconductors. It may include light emitting elements 150-1 to 150-3, a second insulating layer 335, a connection electrode 370, a third insulating layer 345, a fourth insulating layer 350, and an electrode wire 360. You can.
  • the display device 305 according to the fifth embodiment may include more components than these, but is not limited thereto.
  • a second substrate may be provided as an upper substrate on the electrode wiring 360.
  • the second substrate may be made of a rigid or flexible material.
  • the second substrate may be made of a transparent or opaque material.
  • the thickness T2 of the first insulating layer 330 may be smaller than the thickness T1 of the first assembled wiring 321 and/or the second assembled wiring 322.
  • the first assembly wiring 321 and the second assembly wiring 322 may be spaced apart from each other for electrical insulation.
  • the first insulating layer 330 is formed on the first assembled wiring 321 and the second assembled wiring 322, the first insulating layer 330 is formed on the first assembled wiring 321 and the second assembled wiring ( A recess 330a may be formed between 322).
  • the recess 330a may be formed long along the longitudinal direction of the first assembly wiring 321 or the second assembly wiring 322.
  • a second insulating layer 335 may be disposed between the first insulating layer 330 and the semiconductor light emitting device 150-1.
  • the second insulating layer 335 may also be disposed in the recess 330a of the first insulating layer 330.
  • the second insulating layer 335 is formed not only on the top surface of the first insulating layer 330 but also on the recess 330a, the contact area between the second insulating layer 335 and the first insulating layer 330 is expanded. , the semiconductor light emitting device 150-1 formed in the recess 330a of the first insulating layer 330 can be more firmly fixed to the first insulating layer 330.
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments include TVs, Shiny, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, VR, and AR.
  • HUDs head-up displays
  • MR mixed reality
  • light sources etc.

Landscapes

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Abstract

디스플레이 장치는 기판 상에 제1 조립 배선 및 제2 조립 배선과, 제1 조립 배선 및 제2 조립 배선 상에 제1 절연층과, 제1 절연층 상에 패시베이션층을 포함하는 반도체 발광 소자와, 제1 절연층과 반도체 발광 소자 사이에 제2 절연층과, 반도체 발광 소자의 측부 상에 연결 전극과, 반도체 발광 소자 상에 제3 절연층과, 제3 절연층 상에 제4 절연층과, 반도체 발광 소자 상에 전극 배선을 포함할 수 있다. 연결 전극은 제1 절연층을 통해 제1 조립 배선 또는 제2 조립 배선 중 적어도 하나의 조립 배선에 연결될 수 있다. 전극 배선은 제4 절연층, 제3 절연층 및 반도체 발광 소자의 패시베이션층을 통해 반도체 발광 소자의 상측에 연결될 수 있다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 도 1 및 도 2에 도시한 바와 같이, 자가 조립을 위한 기판(1) 상에 조립 홀(7)이 형성되고, 이 조립 홀(7)에 반도체 발광 소자(8)가 조립된다. 이후, 측부 전극을 형성하기 위해 증착 공정을 이용하여 금속막(9)이 기판(1) 상에 증착된다.
하지만, 반도체 발광 소자(8)의 외측면과 조립 홀(7)의 내측면 사이의 갭이 매우 좁아, 금속 물질이 이 갭 사이를 통해 제1 조립 배선(2) 및 제2 조립 배선(3)에 전달되기 어렵고, 금속 물질이 제1 조립 배선(2) 및 제2 조립 배선(3)에 전달된다 하더라도, 막 두께가 두껍게 증착하는데 한계가 있어 전기적으로 단선이 발생하거나 막질이 저하되는 문제가 있다. 이러한 문제는 후공정으로 이어질 가능성이 높고, 디스플레이 장치의 구현시 점등 불량을 야기하는 문제가 있다.
미설명 도면 부호 6은 격벽으로서, 조립 홀(7)을 형성하기 위해 구비된다. 미설명 도면 부호 4는 절연층으로서, 제1 조립 배선(2) 및 제2 조립 배선(3)을 보호한다.
비공개 내부 기술에 따르면, 도 2에 도시한 바와 같이, 반도체 발광 소자(8)가 조립 홀(7)에 조립된 후 금속막(9)이 형성되는 것이 아니라 격벽(6)이 제거될 수 있다. 격벽(6)이 제거됨으로써, 반도체 발광 소자(8)의 측 방향으로 물리적 장해가 없다. 따라서, 반도체 발광 소자(8)의 측 방향으로 어떠한 물리적 방해를 받지 않고, 금속막(9)이 반도체 발광 소자(8)뿐만 아니라 기판(1) 상에 증착되고, 이러한 금속막(9)이 패터닝되어 반도체 발광 소자(8)의 측부와 제1 조립 배선(2)이 전기적으로 연결될 수 있다.
하지만, 격벽(6)을 애싱(ashing) 공정을 이용하여 제거하는 경우, 도 3(a)에 도시한 바와 같이, 산화된 유기 잔여막(11)이 격벽(6)이 있던 영역에 해당하는 기판(1) 상에 형성된다. 즉, 애싱 공정으로서 O2 플라즈마를 이용한 건식 식각으로 격벽(6)이 제거된다. 이러한 경우, 산소(O2)에 의해 격벽(6)이 산화되어 기판(1) 표면에 상기 산화된 유기 잔여막(11)이 형성된다.
도 3(b)에 도시한 바와 같이, 상기 산화된 유기 잔여막(11)이 형성된 상태에서 금속막이 증착되고 패터닝되어 측부 전극(12)이 형성되는 경우, 상기 산화된 유기 잔여막(11)에 기인하여 측부 전극(12)가 단선되거나 측부 전극(12)의 러프니스(roughness)가 커 전기 저항이 커지는 문제가 있다.
아울러, 격벽(6)의 두께가 두꺼워 애싱 공정에 의해 격벽(6)을 완전하게 제거하는데 많은 시간이 소요되어 공정 시간이 늘어나는 문제가 있다.
한편, 도 1 및 도 2에 도시한 바와 같이, 반도체 발광 소자(8)가 조립된 후 금속막(9)이 형성되거나 격벽(6)을 제거한 후 금속막(9)이 형성되는 동안 반도체 발광 소자(8)가 조립 홀(7) 밖으로 이탈되지 않도록 반도체 발광 소자(8)를 절연층(4)에 고정시키는 공정이 추가되어야 하므로, 공정 시간이 길고 복잡해지는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 전기적 연결이 용이한 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 반도체 발광 소자의 고정성을 강화할 수 있는 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 전극 배선의 고정성을 강화할 수 있는 디스플레이 장치를 제공하는 것이다.
아울러, 제2 절연층 및 제3 절연층의 형성과 격벽의 제거를 동시에 수행하여 공정이 단순하고 공정 시간이 획기적으로 단축될 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 각각 복수의 서브 화소를 포함하는 복수의 화소를 포함하는 기판: 상기 복수의 서브 화소 각각에 제1 조립 배선 및 제2 조립 배선; 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 제1 절연층; 상기 복수의 서브 화소 각각에 패시베이션층을 포함하는 상기 반도체 발광 소자; 상기 제1 절연층과 상기 반도체 발광 소자 사이에 제2 절연층; 상기 반도체 발광 소자의 측부 상에 연결 전극; 상기 반도체 발광 소자 상에 제3 절연층; 상기 제3 절연층 상에 제4 절연층; 및 상기 반도체 발광 소자 상에 전극 배선을 포함하고, 상기 연결 전극은 상기 제1 절연층을 통해 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선에 연결되고, 상기 전극 배선은 상기 제4 절연층, 상기 제3 절연층 및 상기 반도체 발광 소자의 상기 패시베이션층을 통해 상기 반도체 발광 소자의 상측에 연결된다.
상기 제2 절연층은 고정층일 수 있다.
상기 제3 절연층은 고정층일 수 있다.
상기 제3 절연층은 상기 전극 배선을 둘러쌀 수 있다.
상기 제2 절연층과 상기 제3 절연층을 동일한 물질을 포함할 수 있다. 상기 제2 절연층과 상기 제3 절연층은 감광 물질을 포함할 수 있다.
상기 반도체 발광 소자는, 발광층; 상기 발광층을 둘러싸는 상기 패시베이션층; 및 상기 발광층의 아래에 전극;을 포함할 수 있다.
상기 제3 절연층은, 상기 반도체 발광 소자의 상측 상에 제3-1 절연층; 및 상기 제3-1 절연층로부터 연장되어 상기 반도체 발광 소자의 측부를 둘러싸는 제3-2 절연층;을 포함할 수 있다.
상기 상기 반도체 발광 소자의 상기 전극은 상기 제3-2 절연층 및 상기 연결 전극에 접할 수 있다.
상기 제3 절연층은, 상기 반도체 발광 소자의 상측의 일부 영역 상에 제3-1 절연 패턴; 및 상기 제3-1 절연 패턴으로부터 연장되어 상기 반도체 발광 소자의 측부의 일부 영역 상에 제3-2 절연 패턴;을 포함할 수 있다.
상기 제3-2 절연 패턴은 상기 제2 절연층과 연결될 수 있다.
상기 전극은 제3-2 절연 패턴 및 상기 연결 전극에 접할 수 있다.
상기 연결 전극은, 상기 반도체 발광 소자의 측부 상에 제1 연결 전극; 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선 상에 제2 연결 전극; 및 상기 제1 절연층 상에 제3 연결 전극;을 포함할 수 있다.
상기 발광층은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함하고, 상기 연결 전극은, 상기 발광층의 상기 제2 영역 아래에 제4 연결 전극;을 포함할 수 있다.
상기 제2 절연층은 상기 발광층의 상기 제1 영역 아래에 배치될 수 있다.
상기 제4 연결 전극은, 상기 제2 절연층을 둘러쌀 수 있다.
상기 반도체 발광 소자는 5마이크로미터 이하의 사이즈를 가질 수 있다.
도 10 내지 도 27에 도시한 바와 같이, 제2 절연층(335)에 의해 반도체 발광 소자(150-1)가 제1 절연층(330)에 단단하게 고정됨으로서, 반도체 발광 소자(150-1)의 고정성이 강화될 수 있다.
도 10 내지 도 27에 도시한 바와 같이, 제3 절연층(345)이 전극 배선(360)의 측부를 둘러쌈으로써, 제3 절연층(345)에 의해 전극 배선(360)이 반도체 발광 소자(150-1)의 상측에 단단하게 고정될 수 있다. 이에 따라, 전극 배선(360)의 박리 문제가 해결될 수 있다. 특히, 제4 절연층(350)의 두께를 줄이기 위해 제4 절연층(350)이 반도체 발광 소자(150-1) 상에 배치되지 않는 경우, 제3 절연층(345)에 의해 전극 배선(360)이 단단하게 반도체 발광 소자(150-1)의 상측에 고정될 수 있다. 이에 따라, 실시예에 따른 디스플레이 장치(301 내지 305)의 전체 두께가 줄고 전극 배선(360)의 박리 문제도 해결될 수 있다. 제3 절연층(345)은 감광 물질로 이루어져, 전극 배선(360)에 대한 고정성을 더욱 강화시킬 수 있다.
도 16 내지 도 19b에 도시한 바와 같이, 제2 절연층(335) 및 제3 절연층(345)이 동시에 형성될 수 있다. 또한, 제2 절연층(335) 및 제3 절연층(345)의 형성과 격벽(340)의 제거가 동시에 수행될 수 있다. 이에 따라, 공정이 매우 단순하고 공정 시간이 획기적으로 단축될 수 있다. 아울러, 격벽(340)이 감광 물질로 이루어져, 노광 공정에 의해 광이 조사된 격벽(340)이 쉽게 제거될 뿐만 아니라 격벽(340)의 흔적이 남지 않아 격벽(340) 아래의 제1 절연층(330)의 표면이 깨끗하여 연결 전극(370)이 단선 없이 일정한 두께로 형성될 수 있으며, 제1 절연층(330) 상에 배치되는 레이어의 상면 또한 직선 평면을 갖도록 형성될 수 있다.
도 28 내지 도 37에 도시한 바와 같이, 제3 절연층(345)이 반도체 발광 소자(150-1)의 상측뿐만 아니라 측부 상에도 배치됨으로써, 제3 절연층(345)이 전극 배선(360)을 반도체 발광 소자(150-1)에 고정하는 동시에 반도체 발광 소자(150-1)를 제2 절연층(335)을 통해 제1 절연층(330)에 고정시킬 수 있다. 특히, 제2 절연층(335)과 제3 절연층(345)이 연결됨으로써, 제2 절연층(335)과 제3 절연층(345)에 의해 반도체 발광 소자(150-1)가 더욱 더 단단하게 제1 절연층(330)에 고정될 수 있다.
도 38 및 도 39에 도시한 바와 같이, 제2 절연층(335)의 사이즈(또는 직경)을 반도체 발광 소자(150-1)의 사이즈(또는 직경)보다 작게 함으로써, 연결 전극(370)의 일부, 즉 제4 연결 전극(370-4)이 반도체 발광 소자(150-1)의 제1 영역(150a)을 둘러싸는 제2 영역(150b) 아래에 배치될 수 있다. 이에 따라, 반도체 발광 소자(150-1)의 측부 상에 배치된 연결 전극(370)의 제1 연결 전극(370-1)뿐만 아니라 제4 연결 전극(370-4)에 의해 반도체 발광 소자(150-1)에 접함으로써, 반도체 발광 소자(150-1)에 대한 컨택 면적이 극대화되어 전기적 특성이 향상될 수 있다. 이에 따라, 동작 전압이 낮아지거나 광 효율 및 광 휘도가 향상될 수 있다.
도 40에 도시한 바와 같이, 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 제1 절연층(330)의 리세스(330a)가 형성되고, 제2 절연층(335)이 제1 절연층(330)의 상면뿐만 아니라 리세스(330a)에 배치됨으로써, 제2 절연층(335)과 제1 절연층(330)의 접촉 면적이 확장되어 반도체 발광 소자(150-1)가 보다 더 단단하게 제1 절연층(330)에 고정될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 조립 방식을 이용하여 반도체 발광 소자가 조립 홀에 조립된 모습을 도시한 평면도이다.
도 2는 메탈 증착시 단선이 발생된 모습을 도시한 단면도이다.
도 3(a)는 격벽 제거시 산화된 유기 잔여막이 발생된 모습을 보여주는 평면도이다.
도 3(b)는 도 3(a)의 산화된 유기 잔여막에 의해 유발된 측부 전극의 불량을 보여주는 단면도이다.
도 4은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 6는 도 5의 화소의 일 예를 보여주는 회로도이다.
도 7은 도 4의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8은 도 7의 A2 영역의 확대도이다.
도 9는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 11은 도 10의 C1-C2 라인을 따라 절단한 단면도이다.
도 12 내지 26은 제1 실시예에 따른 디스플레이 장치의 제조 공정을 도시한다.
도 27은 도 18에서 격벽과 감광막의 제거에 의해 노출된 제1 절연층의 상면을 보여준다.
도 28은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 29는 도 28의 제2 실시예에 따른 디스플레이 장치를 D1-D2 라인을 따라 절단한 단면도이다.
도 30은 도 28의 제2 실시예에 따른 디스플레이 장치를 E1-E2 라인을 따라 절단한 단면도이다.
도 31 내지 도 34는 제2 실시예에 따른 디스플레이 장치의 제조 공정을 도시한다.
도 35는 제3 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 36은 도 35의 제3 실시예에 따른 디스플레이 장치를 F1-F2 라인을 따라 절단한 단면도이다.
도 37은 도 35의 제3 실시예에 따른 디스플레이 장치를 G1-G2 라인을 따라 절단한 단면도이다.
도 38은 제4 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 39는 반도체 발광 소자와 제2 절연층 및 제4 연결 전극의 배치 관계를 도시한다.
도 40은 제5 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에 동일하게 적용될 수 있다.
도 4은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 4을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 5는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 6는 도 5의 화소의 일 예를 보여주는 회로도이다.
도 5 및 도 6를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널은 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(DNA)은 표시 영역(DA)을 제외한 영역일 수 있다.
일 예로서, 표시 영역(DA)와 비표시 영역(NDA)은 동일 면상에 정의될 수 있다. 예컨대, 비표시 영역(DNA)은 표시 영역(DA)와 함께 동일 면 상에서 표시 영역(DA)을 둘러쌀 수 있지만, 이에 대해서는 한정하지 않는다.
다른 예로서, 도면에 도시되지 않았지만, 표시 영역(DA)와 비표시 영역(NDA)은 상이한 면 상에 정의될 수 있다. 예컨대, 표시 영역(DA)은 기판의 상면에 정의되고, 비표시 영역(NDA)은 기판의 하면에 정의될 수 있다. 예컨대, 비표시 영역(NDA)은 기판의 하면의 전체 영역 또는 일부 영역 상에 정의될 수도 있다.
한편, 도면에는 표시 영역(DA)과 비표시 영역(NDA)으로 구분되는 것으로 도시되고 있지만, 표시 영역(DA)과 비표시 영역(NDA)으로 구분되지 않을 수도 있다. 즉, 기판의 상면 상에 표시 영역(DA)만 존재하고, 비표시 영역(NDA)가 존재하지 않을 수 있다. 다시 말해, 기판의 상면의 전체 영역이 영상이 디스플레이되는 표시 영역(DA)으로서, 비표시 영역(NDA)인 베젤 영역이 존재하지 않을 수 있다.
디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압(VDD)이 공급되는 고전위 전압 라인(VDDL), 저전위 전압(VSS)이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 5에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 6과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 6와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압(VDD)이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 6에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 6에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 7은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 5의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
도 8은 도 7의 A2 영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 5 및 도 6에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 9)과 전사 방식 등이 있을 수 있다.
도 9은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 9을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 9을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
반도체 발광 소자(150)는 도시된 바와 같이 수직형 반도체 발광 소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광 소자가 채용될 수 있다.
반도체 발광 소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광 소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 자성층은 발광 소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
한편, 제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 9을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 10 내지 도 40을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도1 내지 도 9 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[제1 실시예]
도 10은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 11은 도 10의 C1-C2 라인을 따라 절단한 단면도이다.
도 10 및 도 11을 참조하면, 제1 실시예에 따른 디스플레이 장치(301)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330), 복수의 반도체 발광 소자(150-1 내지 150-3), 제2 절연층(335), 연결 전극(370), 제3 절연층(345), 제4 절연층(350) 및 전극 배선(360)을 포함할 수 있다. 제1 실시예에 따른 디스플레이 장치(301)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 도시되지 않았지만, 전극 배선(360) 상에 상부 기판으로서 제2 기판이 구비될 수도 있다. 제2 기판은 리지드(regid)하거나 플렉서블한 재질로 이루어질 수 있다. 제2 기판은 투명하거나 불투명한 재질로 이루어질 수 있다.
기판(310)은 디스플레이 장치(301)의 다양한 구성 요소들을 지지하는 지지 부재로서의 역할을 할 수 있다.
복수의 서브 화소(PX1, PX2, PX3)가 기판(310) 상에 정의될 수 있다. 예컨대, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 의해 단위 화소(PX)가 구성될 수 있다.
기판(310)의 복수의 서브 화소(PX1, PX2, PX3) 각각에 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330), 반도체 발광 소자(150-1 내지 150-3), 제2 절연층(335), 연결 전극(370), 제3 절연층(345), 제4 절연층(350) 및 전극 배선(360)이 순차적으로 배치될 수 있다.
제1 실시예에 따른 디스플레이 장치(301)는 자가 조립 방식을 이용하여 반도체 발광 소자(150-1 내지 150-3)가 복수의 서브 화소(PX1, PX2, PX3) 각각에 조립될 수 있다.
이러한 자가 조립 방식을 이용하여 복수의 서브 화소(PX1, PX2, PX3) 각각에 반도체 발광 소자(150-1 내지 150-3)를 조립하기 위해 백플레인 기판이 구비될 수 있다.
예컨대, 백플레인 기판은 도 12 내지 도 15b에 도시한 제조 공정에 의해 제조될 수 있다. 이에 따라, 백플레인 기판은 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330) 및 격벽(340)을 포함할 수 있다.
나중에 설명하겠지만, 복수의 반도체 발광 소자(150-1 내지 150-3)가 복수의 서브 화소(PX1, PX2, PX3) 각각에 조립된 후, 격벽(340)은 제거될 수 있다. 즉, 복수의 반도체 발광 소자(150-1 내지 150-3)가 격벽(340)의 복수의 조립 홀(340H)에 조립된 후, 복수의 반도체 발광 소자(150-1 내지 150-3)의 제1 도전형 반도체층(151) 및/또는 전극(154)와의 전기적 연결을 위해 제1 도전형 반도체층(151) 및/또는 전극(154)의 측부 상에 연결 전극(370)이 형성될 수 있다. 하지만, 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 외 측면과 조립 홀(340H)의 내 측면 사이의 간격이 매우 좁아, 연결 전극(370)에 단선이 발생된다. 이러한 문제를 해결하기 위해, 복수의 반도체 발광 소자(150-1 내지 150-3)가 복수의 서브 화소(PX1, PX2, PX3) 각각에 조립된 후, 격벽(340)은 제거될 수 있다. 이에 따라, 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부 상에 장애물이 없어 연결 전극(370)에 단선이 발생되지 않는다.
다시 도 10 및 도 11을 참조하면, 제1 조립 배선(321) 및 제2 조립 배선(322)은 기판(310) 상에 배치될 수 있다. 제1 조립 배선(321) 및 제2 조립 배선(322)은 반도체 발광 소자(150-1 내지 150-3)를 복수의 서브 화소(PX1, PX2, PX3) 각각에 배치될 수 있다. 예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 동일 층 상에 배치될 수 있다. 예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 기판(310)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 조립 배선(321) 및 제2 조립 배선(322)은 서로 나란하게 배치될 수 있다.
제1 조립 배선(321) 및 제2 조립 배선(322)은 DEP force를 형성하기 위한 부재로서, 자가 조립시 DEP force를 이용하여 복수의 서브 화소(PX1, PX2, PX3) 각각에 반도체 발광 소자(150-1 내지 150-3)를 조립할 수 있다. 즉 DEP force에 의해 유체 속에 유동하는 반도체 발광 소자(150-1 내지 150-3)가 당겨져 복수의 서브 화소(PX1, PX2, PX3) 각각에 조립될 수 있다.
제1 절연층(330)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 제1 절연층(330)은 무기 물질이나 유기물로 이루어질 수 있다. 예컨대, 제1 절연층(330)은 DEP force와 관련된 유전율을 갖는 물질로 이루어져, 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 형성된 DEP force의 크기에 기여할 수 있다. 제1 절연층(330)은 제1 조립 배선(321) 및 제2 조립 배선(322)을 보호할 수 있다.
복수의 반도체 발광 소자(150-1 내지 150-3)은 기판(310) 상에 배치될 수 있다. 복수의 반도체 발광 소자(150-1 내지 150-3)은 각각 기판(310)의 복수의 서브 화소(PX1, PX2, PX3)에 배치될 수 있다. 예컨대, 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)에 배치되고, 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)에 배치되며, 제3 반도체 발광 소자(150-3)는 제3 서브 화소(PX3)에 배치될 수 있다.
복수의 반도체 발광 소자(150-1 내지 150-3)은 영상을 디스플레이하기 위해 서로 상이한 컬러 광을 발광할 수 있다. 예컨대, 제1 서브 화소(PX1) 상의 제1 반도체 발광 소자(150-1)는 제1 컬러 광, 즉 적색 광을 발광하고, 제2 서브 화소(PX2) 상의 제2 반도체 발광 소자(150-2)는 녹색 광을 발광하며, 제3 서브 화소(PX3) 상의 제3 반도체 발광 소자(150-3)는 청색 광을 발광할 수 있지만, 이에 대해서는 한정하지 않는다.
일 예로서, 자가 조립시, 챔버(도 9의 1300)에 분산된 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 동일한 조립 장치(1100)에 의해 동시에 이동되어, 대응하는 서브 화소(PX1, PX2, PX3) 각각에 조립될 수 있다.
다른 예로서, 자가 조립시, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 순차적으로 대응하는 서브 화소(PX1, PX2, PX3) 각각에 조립될 수 있다. 예컨대, 제1 반도체 발광 소자(150-1)가 제1 서브 화소(PX1)에 조립되고, 이어서 제2 반도체 발광 소자(150-2)가 제2 서브 화소(PX2)에 조립되며, 이어서 제3 반도체 발광 소자(150-3)가 제3 서브 화소(PX3)에 조립될 수 있다.
복수의 반도체 발광 소자(150-1 내지 150-3)는 조립 속도를 높이고 조립율을 향상시키기 위해 서로 상이한 모양을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
실시예의 복수의 반도체 발광 소자(150-1 내지 150-3)는 수직형 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
복수의 반도체 발광 소자(150-1 내지 150-3)는 반도체층의 재질을 제외하고 비슷하거나 동일한 구조를 가질 수 있다. 예컨대,
복수의 반도체 발광 소자(150-1 내지 150-3)는 각각 발광층(151, 152, 153), 전극(154) 및 패시베이션층(157)를 포함할 수 있다. 복수의 반도체 발광 소자(150-1 내지 150-3)는 각각 이보다 더 많은 구성 요소를 포함할 수도 있다.
발광층(151, 152, 153)은 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함하지만, 이보다 더 많은 구성 요소가 포함될 수도 있다. 제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
전극(154)은 제1 도전형 반도체층(151)의 하측 상에 배치될 수 있다. 전극(154)은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 전극(154)은 오믹층(또는 오믹 컨택층), 반사층, 자성층, 도전층(또는 전극층), 산화 방지층, 접착층 등을 포함할 수 있다. 예컨대, 오믹층의 일부 또는 전부는 제1 도전형 반도체층(151)에 접할 수 있다. 오믹층은 Au, AuBe 등을 포함할 수 있다. 반사층의 일부 또는 전부는 Al, Ag 등을 포함할 수 있다. 자성층은 Ni, Co 등을 포함할 수 있다. 도전층은 Cu 등을 포함할 수 있다. 산화 방지층은 도전층의 하면에 접하여, 도전층의 부식을 방지할 수 있다. 산화 방지층은 Mo 등을 포함할 수 있다. 접착층은 오믹층과 반사층 사이, 오믹층과 자성층 사이, 오믹층과 도전층 사이, 반사층과 도전층 사이 등에 배치될 수 있다. 접착층은 Cr, Ti 등을 포함할 수 있다.
도시되지 않았지만, 전극(154)은 연결 전극(370)과의 전기적 컨택을 위해 제1 도전형 반도체층(151)의 측부 상에 배치될 수 있다.
도시되지 않았지만, 또 다른 전극(제2 전극)이 제2 도전형 반도체층(153)의 상측 상에 배치될 수 있다. 또 제2 전극은 ITO와 같은 투명 도전층을 포함할 수 있다.
패시베이션층(157)은 발광층(151, 152, 153)을 보호할 수 있다. 예컨대, 패시베이션층(157)은 발광층(151, 152, 153)을 둘러쌀 수 있다. 패시베이션층(157)은 유전율을 가지고 있어, 자가 조립시 제1 조립 배선(321) 및 제2 조립 배선(322) 간에 형성된 DEP force의 크기에 영향을 줄 수 있다.
한편, 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 형성된 DEP force에 대해 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 전극(154)에는 인력이 작용되고 패시베이션층(157)에는 척력이 작용될 수 있다. 이에 따라, 전극(154)이 발광층(151, 152, 153)의 하측 상에 배치되고, 발광층(151, 152, 153)의 나머지 측부들을 패시베이션층(157)이 둘러쌈으로써, 복수의 서브 화소(PX1, PX2, PX3) 각각에 형성된 DEP force에 의해 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 제1 도전형 반도체층(151)이 제1 조립 배선(321) 및 제2 조립 배선(322)을 향하고, 제2 도전형 반도체층(153)이 전방을 향하도록 조정될 수 있다. 그러므로, 반도체 발광 소자(150-1 내지 150-3)가 뒤집히지 않고 복수의 서브 화소(PX1, PX2, PX3) 각각에 정 조립될 수 있다.
한편, 자가 조립 방식을 이용하여 복수의 반도체 발광 소자(150-1 내지 150-3)가 각각 복수의 서브 화소(PX1, PX2, PX3)에 조립된 후, 전기적 연결 공정이 수행되어 연결 전극(370) 및 전극 배선(360)이 형성될 수 있다.
복수의 반도체 발광 소자(150-1 내지 150-3)가 각각 복수의 서브 화소(PX1, PX2, PX3)에 조립된 후 전기적 연결 공정을 수행하기 전에 챔버(도 9의 1300) 내의 유체(1200)을 배수하고, 해당 기판(310)이 챔버(1300)으로부터 탈착되고, 기판(310)이 건조되고, 기판(310) 상의 격벽(도 16의 340)이 제거될 수 있다. 이러한 일련의 공정이 수행되더라도 복수의 서브 화소(PX1, PX2, PX3)에 각각 조립된 복수의 반도체 발광 소자(150-1 내지 150-3)가 안정적으로 고정되어야 한다. 이를 위해, 실시예에서는 이러한 일련의 공정이 수행되고 전기적 연결 공정이 수행되기 전에 제2 절연층(335)을 형성하여, 해당 제2 절연층(335)에 의해 복수의 반도체 발광 소자(150-1 내지 150-3)가 각각 복수의 서브 화소(PX1, PX2, PX3)에 안정적으로 고정될 수 있다.
복수의 반도체 발광 소자(150-1 내지 150-3) 각각은 5마이크로미터 이하의 사이즈를 가질 수 있다. 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 사이즈가 작을수록, 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부 상에 연결 전극(370)을 형성하기가 더욱 더 어렵다. 더욱이, 복수의 반도체 발광 소자(150-1 내지 150-3) 각각이 격벽(340)의 복수의 조립 홀(340H)에 조립된 후에 연결 전극(370)을 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부 상에 형성하는 것은 매우 어렵다. 하지만, 나중에 설명하겠지만, 기존에는 격벽이 유기물로 이루어져, 격벽의 제거를 위해 애싱 공정이 수행되는 경우, 애싱 공정의 식각율이 매우 느려 공정 시간이 매우 오려 소요되었다. 이에 반해, 실시예에서는 감광 물질을 포함한 감광막을 포토리쏘그라피 공정을 이용하여 패터닝함으로써, 제2 절연층(335) 및 제4 절연층(350)을 형성함과 동시에 격벽(340)을 제거할 수 있어, 공정을 획기적으로 단순화하고 공정 시간을 현저히 단축할 수 있다.
제2 절연층(335)은 고정층으로서, 복수의 반도체 발광 소자(150-1 내지 150-3)를 각각 복수의 서브 화소(PX1, PX2, PX3)에 안정적으로 고정하기 위한 고정 부재일 수 있다.
나중에 설명하겠지만, 제2 절연층(335)의 형성시 격벽(340)이 동시에 제거됨으로써, 공정이 단순하고 공정 시간이 단축될 수 있다.
제2 절연층(335)은 반도체 발광 소자(150-1 내지 150-3)와 제1 절연층(330) 사이에 배치될 수 있다. 제2 절연층(335)은 반도체 발광 소자(150-1 내지 150-3)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 제2 절연층(335)의 직경(또는 폭)은 반도체 발광 소자(150-1 내지 150-3)의 직경(또는 폭)과 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 절연층(335)은 반도체 발광 소자(150-1 내지 150-3)의 제1 도전형 반도체층(151)의 형상 및/또는 전극(154)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 제2 절연층(335)의 두께는 제1 절연층(330)의 두께보다 작을 수 있다. 예컨대, 제2 절연층(335)의 두께는 반도체 발광 소자(150-1 내지 150-3)의 전극(154)의 두께보다 작을 수 있다.
연결 전극(370)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부 상에 배치될 수 있다. 연결 전극(370)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부에 전기적으로 연결될 수 있다. 연결 전극(370)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 전극(154)의 측부에 전기적으로 연결될 수 있다. 연결 전극(370)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 제1 도전형 반도체층(151)의 측부에 전기적으로 연결될 수 있다.
예컨대, 연결 전극(370)의 두께는 제1 절연층(330)의 두께보다 클 수 있다. 예컨대, 연결 전극(370)의 두께는 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 전극(154)의 두께보다 클 수 있다.
예컨대, 연결 전극(370)은 전기 전도성이 우수한 적어도 하나 이상의 층으로 이루어질 수 있다. 예컨대, 연결 전극(370)은 몰리브덴(Mo)을 포함하는 제1 층, 알루미늄(Al)을 포함하는 제2 층 및 몰리브덴(Mo)을 포함하는 제3 층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 연결 전극(370)의 제1 측은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전기적으로 연결되고, 연결 전극(370)의 제2 측은 반도체 발광 소자(150-1 내지 150-3)의 측부와 전기적으로 연결될 수 있다.
연결 전극(370)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부 상에 제1 연결 전극(370-1), 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 상에 제2 연결 전극(370-2) 및 제1 절연층(330) 상에 제3 연결 전극(370-3)을 포함할 수 있다.
제1 연결 전극(370-1)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부 둘레를 따라 배치될 수 있다. 제1 연결 전극(370-1)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부 둘레를 따라 발광층(151, 152, 153)의 측부에 전기적으로 연결될 수 있다. 제1 연결 전극(370-1)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 전극(154)의 측부에 전기적으로 연결될 수 있다. 제1 연결 전극(370-1)은 복수의 반도체 발광 소자(150-1 내지 150-3)의 전극(154)의 측부에 접할 수 있다. 제1 연결 전극(370-1)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 제1 도전형 반도체층(151)의 측부에 전기적으로 연결될 수 있다. 제1 연결 전극(370-1)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 제1 도전형 반도체층(151)의 측부에 접할 수 있다.
제2 연결 전극(370-2)은 제1 연결 전극(370-1)에 전기적으로 연결될 수 있다. 제2 연결 전극(370-2)은 제1 연결 전극(370-1)으로부터 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 외측 방향으로 연장될 수 있다. 제2 연결 전극(370-2)은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 상에 배치될 수 있다. 제2 연결 전극(370-2)은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)에 전기적으로 연결될 수 있다. 제2 연결 전극(370-2)은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 상면에 접할 수 있다.
제3 연결 전극(370-3)은 제2 연결 전극(370-2)에 전기적으로 연결될 수 있다. 제3 연결 전극(370-3)은 제2 연결 전극(370-2)으로부터 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 외측 방향으로 연장될 수 있다. 제3 연결 전극(370-3)은 제1 절연층(330) 상에 배치될 수 있다. 제3 연결 전극(370-3)은 제1 절연층(330)의 상면에 접할 수 있다. 제3 연결 전극(370-3)은 생략될 수도 있다.
한편, 연결 전극(370)의 일부는 제1 연결 전극(370-1)으로부터 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부를 따라 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측을 향해 연장될 수 있다. 연결 전극(370)의 일부의 끝단은 활성층(152)보다 낮게 위치될 수 있지만, 이에 대해서는 한정하지 않는다. 연결 전극(370)의 일부는 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 발광층(151, 152, 153)의 측부 상에 배치된 패시베이션층(157)의 일부 영역 상에 배치될 수 있다. 연결 전극(370)의 일부는 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 발광층(151, 152, 153)의 측부 상에 배치된 패시베이션층(157)의 일부 영역에 접할 수 있다.
이에 따라, 반도체 발광 소자(150-1 내지 150-3) 각각에서의 전류가 연결 전극(370)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)으로 흐를 수 있다.
한편, 전극 배선(360)이 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 배치되어, 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 전기적으로 연결될 수 있다.
전극 배선(360)은 제4 절연층(350)과 반도체 발광 소자(150-1 내지 150-3) 각각의 패시베이션층(157)을 통해 발광층(151, 152, 153)의 상면에 접할 수 있다. 이러한 경우, 전극 배선(360)의 고정성이 취약할 수 있다. 특히, 제4 절연층(350)이 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 배치되지 않는 경우, 전극 배선(360)은 오직 패시베이션층(157)을 통해 발광층(151, 152, 153)의 상면에 접하므로, 전극 배선(360)의 고정성이 상당히 취약할 수 있다.
이러한 문제를 해결하기 위해, 반도체 발광 소자(150-1 내지 150-3) 각각의 상측 상에 제3 절연층(345)가 배치될 수 있다. 제3 절연층(345) 상에 제4 절연층(350)이 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 절연층(345)은 고정층으로서, 전극 배선(360)의 고정성을 강화하기 위한 고정 부재일 수 있다. 즉, 전극 배선(360)은 제4 절연층(350), 제3 절연층(345) 및 반도체 발광 소자(150-1 내지 150-3) 각각의 패시베이션층(157)을 통해 발광층(151, 152, 153)의 상측에 연결되므로, 제3 절연층(345)에 의해 전극 배선(360)이 단단하게 고정되어, 전극 배선(360)의 고정성이 강화될 수 있다.
제3 절연층(345)은 전극 배선(360)을 둘러쌀 수 있다. 제3 절연층(345)은 전극 배선(360)의 일부의 측면을 둘러쌀 수 있다.
한편, 제3 절연층(345)은 제4 절연층(350)이 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 형성되지 않도록 하기 위한 마스크나 스토퍼일 수 있다. 제4 절연층(350)은 평탄화층으로서, 그 상면이 직선 평면을 가질 수 있다.
예컨대, 제4 절연층(350)이 그 상면이 직선 평면을 가지도록 비교적 두껍게 기판(310)의 전 영역 상에 형성될 수 있다. 이러한 경우, 제4 절연층(350)이 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 형성될 수 있다.
하지만, 제4 절연층(350)이 두꺼우면, 제1 실시예에 따른 디스플레이 장치(301)의 전체 두께 또한 두꺼워지는 문제가 있다. 특히, 제4 절연층(350)이 제1 실시예에 따른 디스플레이 장치(301)의 전체 두께에서 차지하는 비중이 상당히 크므로, 제4 절연층(350)의 두께를 줄일 필요가 있다.
예컨대, 제4 절연층(350)은 두께 형성이 용이한 저점도 유기물로 형성될 수 있다. 이러한 경우, 제4 절연층(350)은 애싱 공정을 통해 제거될 수 있다. 이때, 애싱 공정은 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 배치된 제3 절연층(345)이 노출될 때까지 수행될 수 있다. 즉, 애싱 공정이 수행 중 제3 절연층(345)이 노출되는 경우, 애싱 공정의 수행이 중지될 수 있다. 이러한 경우, 상기 애싱된 제4 절연층(350)의 상면은 제3 절연층(345)의 상면과 동일 수평 선 상에 위치될 수 있다. 따라서, 제3 절연층(345)은 제4 절연층(350)의 상면을 직선 평면으로 형성되도록 애싱 공정이 수행되도록 하기 위한 마스크나 스토퍼로 사용될 수 있다. 제3 절연층(345)을 마스크나 스토퍼로 사용함으로써, 제4 절연층(350)의 두께를 줄일 수 있고, 또한 그 상면이 직선 평면을 갖도록 할 수 있다.
한편, 제2 절연층(335) 및 제3 절연층(345)은 동일한 물질을 포함할 수 있다. 예컨대, 제2 절연층(335) 및 제3 절연층(345)은 감광 물질을 포함할 수 있다. 이러한 경우, 동일한 포토리쏘그라피(photolithography) 공정을 이용함으로써, 제2 절연층(335) 및 제3 절연층(345)이 동시에 형성될 수 있어, 공정이 단순하고 공정 시간이 단축될 수 있다. 아울러, 동일한 포토리쏘그라피(photolithography) 공정을 이용함으로써, 제2 절연층(335) 및 제3 절연층(345)뿐만 아니라 격벽(340)도 제거됨으로써, 기존에 격벽을 애싱 공정을 이용하여 제거하기 위해 공정 시간이 길어지는 문제점을 해결할 수 있다.
제4 절연층(350)은 기판(310)의 전 영역 상에 배치될 수 있다. 제4 절연층(350)은 제3 절연층(345) 상에 배치될 수 있다. 제4 절연층(350)은 저점도 유기물로 형성될 수 있다.
제4 절연층(350)은 평탄화층으로서, 제4 절연층(350) 상에 형성되는 레이어, 예컨대 전극 배선(360)의 형성시 단선이 발생되지 않도록 할 수 있다.
전극 배선(360)은 제4 절연층(350) 상에 배치될 수 있다. 예컨대, 전극 배선(360)은 제4 절연층(350)의 상면에 접할 수 있다. 전극 배선(360)이 제3 절연층(345) 상에 배치되지 않는 경우, 전극 배선(360)은 제3 절연층(345) 상에 배치될 수 있다. 예컨대, 전극 배선(360)은 제3 절연층(345)의 상면에 접할 수 있다.
전극 배선(360)은 제4 절연층(350), 제3 절연층(345) 및 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 패시베이션층(157)을 통해 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 전기적으로 연결될 수 있다. 예컨대, 전극 배선(360)은 제2 도전형 반도체층(153)의 상면에 접할 수 있다. 제2 도전형 반도체층(153) 상에 제2 전극(미도시)이 배치되는 경우, 전극 배선(360)은 제2 전극의 상면에 접할 수 있다.
도 12 내지 26은 제1 실시예에 따른 디스플레이 장치의 제조 공정을 도시한다.
도 12에 도시한 바와 같이, 기판(310) 상에 제1 조립 배선(321) 및 제2 조립 배선(322)가 형성될 수 있다. 이후, 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 제1 절연층(330)이 형성될 수 있다.
도면에는 제1 조립 배선(321)과 제2 조립 배선(322)이 동일한 평면 상에 동시에 형성되는 것으로 도시되고 있지만, 서로 개별적으로 형성될 수도 있다. 예컨대, 제1 조립 배선(321) --> 또 다른 절연층 --> 제2 조립 배선(322) --> 제1 절연층(330)의 순서로 형성될 수 있다. 또 다른 절연층은 제1 절연층(330)의 재질과 동일한 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 13에 도시한 바와 같이, 감광막(340a)이 제1 절연층(330) 상에 형성될 수 있다. 예컨대, 감광막(340a)은 포지티브(positive) 감광 물질로 이루어질 수 있다. 해당 감광막(340a)에서 광이 조사된 영역은 제거되고 광이 조사되지 않은 영역은 제거되지 않을 수 있다.
감광막(340a)은 조립 홀(도 15a 도 15b의 340H)을 형성하기 위한 격벽(340)을 구성할 수 있다.
기존에는 격벽이 유기물질로 이루어져, 후공정에 의해 격벽이 제거되는 경우, 산화된 유기 잔여막(도 3a의 11)이 잔존하여 연결 전극(또는 측부 전극, 도 3b의 12)가 단선되거나 측부 전극(12)의 러프니스(roughness)가 커 전기 저항이 커지는 문제가 있었다.
이에 반해, 실시예에서는 격벽(340)으로 포지티브 감광 물질로 이루어진 감광막(340a)이 사용되는 경우, 격벽(340) 제거시 해당 감광막(340a)이 노광에 의해 쉽게 제거될 뿐만 아니라 제1 절연층(330) 상에 상기 산화된 유기 잔여막(도 3a의 11)도 생성되지 않고 제1 절연층(330)의 상면이 깨끗한 표면(도 27)을 유지할 수 있다. 이에 따라, 후공정에 의해 연결 전극(370)이 단선 없이 용이하게 형성될 수 있다.
도 14 및 도 15에 도시한 바와 같이, 포토리쏘그라피 공정을 수행하여, 감광막(340a)에 조립 홀(340H)이 형성될 수 있다.
즉, 도 14에 도시한 바와 같이, 포토마스크(400)이 감광막(340a) 상에 위치될 수 있다. 포토마스크(400)는 투광 영역(401)과 차광 영역(402)를 포함할 수 있다. 차광 영역(402)이 투광 영역(401)을 둘러쌀 수 있다. 투광 영역(401)은 광이 투과하는 영역이고, 차광 영역(402)은 광이 차단되는 영역일 수 있다. 예컨대, 투광 영역(401)은 조립 홀(340H)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 투광 영역(401)은 조립 홀(340H)의 사이즈에 대응하는 사이즈를 가질 수 있다.
포토마스크(400)를 대상으로 노광 공정이 수행될 수 있다. 포토마스크(400)를 대상으로 광이 조사됨으로써, 해당 광이 포토마스크(400)의 투광 영역(401)에 대응하는 감광막(340a)에 조사되고 포토마스크(400)의 투광 영역(401)에 대응하는 감광막(340a)에는 조사되지 않을 수 있다.
이후, 현상 공정이 수행됨으로써, 도 15a 및 도 15b에 도시한 바와 같이, 조립 홀(340H)이 형성될 수 있다. 이때, 감광막(340a)은 격벽(340)으로 형성될 수 있다. 예컨대, 조립 홀(340H)은 제1 조립 배선(321)의 일부 및 제2 조립 배선(322)의 일부 각각과 수직으로 중첩될 수 있다. 예컨대, 조립 홀(340H)에 의해 제1 절연층(330)이 노출될 수 있다.
도면에는 하나의 조립 홀(340H)이 도시되고 있지만, 격벽(340)에 복수의 화소 각각의 복수의 서브 화소(PX1, PX2, PX3) 각각에 대응하는 조립 홀이 형성될 수 있다.
이상과 같이, 도 12 내지 도 15b에 도시된 제조 공정에 의해 백플레인 기판이 제조될 수 있다. 이러한 백플레인 기판은 미리 제조될 수 있다.
도 16에 도시한 바와 같이, 자가 조립 공정이 수행되어, 반도체 발광 소자(150-1)이 조립 홀(340H)에 조립될 수 있다. 앞서 기술한 바와 같이, 자가 조립 공정은 자석에 의한 자기장과 제1 조립 배선(321) 및 제2 조립 배선(322)에 의해 형성된 전기장(또는 DEP force)을 이용하여 챔버의 유체 내의 복수의 반도체 발광 소자(150-1 내지 150-3)를 각각 격벽(340)의 복수의 조립 홀(340H)에 조립시키는 일련의 과정을 의미할 수 있다.
도 16에 도시되지 않았지만, 도 10에 도시된 복수의 제2 반도체 발광 소자(150-2) 및 복수의 제3 반도체 발광 소자(150-3)가 대응하는 조립 홀(340H)에 조립될 수 있다.
반도체 발광 소자(150-1)가 조립 홀(340H)에 조립된 후, 해당 기판(310)이 챔버로부터 탈착된 후 건조 공정이 수행되어 기판(310), 격벽(340), 반도체 발광 소자(150-1) 등이 건조될 수 있다. 이때, 반도체 발광 소자(150-1)는 DEP force에 의해 고정되고 또한 제1 절연층(330)으로부터 상부 방향으로 이격될 수 있다. 즉, 제1 절연층(330)과 반도체 발광 소자(150-1)의 하측 사이에 소정의 공간(S)이 형성될 수 있다.
도 17에 도시한 바와 같이, 격벽(340) 상에 감광막(500)이 형성될 수 있다. 감광막(500)은 포지티브 감광 물질로 이루어질 수 있다. 해당 감광막(500)에서 광이 조사된 영역은 제거되고 광이 조사되지 않은 영역은 제거되지 않을 수 있다.
감광막(500)은 격벽(340)뿐만 아니라 반도체 발광 소자(150-1) 위에도 형성될 수 있다. 즉, 감광막(500)은 반도체 발광 소자(150-1)를 덮을 수 있다. 또한, 감광막(500)은 조립 홀(340H) 내에서 제1 절연층(330)과 반도체 발광 소자(150-1) 사이의 공간(S)에 형성될 수 있다.
도 18에 도시한 바와 같이, 포토마스크(410)가 감광막(500) 상에 위치될 수 있다. 포토마스크(410)는 투광 영역(411)과 차광 영역(412)를 포함할 수 있다. 투광 영역(411)이 차광 영역(412)을 둘러쌀 수 있다. 투광 영역(411)은 광이 투과하는 영역이고, 차광 영역(412)은 광이 차단되는 영역일 수 있다. 예컨대, 차광 영역(412)은 반도체 발광 소자(150-1)의 상측의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 차광 영역(412)은 반도체 발광 소자(150-1)의 상측의 사이즈(또는 직경, D1)와 같거나 작은 사이즈(또는 직경, D2)를 가질 수 있다.
포토마스크(410)를 대상으로 노광 공정이 수행될 수 있다. 포토마스크(410)를 대상으로 광이 조사됨으로써, 해당 광이 포토마스크(410)의 투광 영역(411)에 대응하는 감광막(500)에 조사되고 포토마스크(410)의 투광 영역(411)에 대응하는 감광막(500)에는 조사되지 않을 수 있다.
이후, 현상 공정이 수행됨으로써, 도 19a 및 도 19b에 도시한 바와 같이, 반도체 발광 소자(150-1)의 하측 및 상측 각각에 제2 절연층(335) 및 제3 절연층(345)이 형성될 수 있다.
노광 공정시 제1 절연층(330)과 반도체 발광 소자(150-1) 사이의 공간(S)에 채워진 감광막(500)이 광이 조사되지 않아, 현상 공정에 의해 제거되지 않아 제2 절연층(335)으로 형성될 수 있다.
노광 공정시 광이 수직으로 조사되는 경우, 반도체 발광 소자(150-1)의 하측의 형상에 대응하는 감광막(500)이 그대로 제2 절연층(335)으로 형성되므로, 제2 절연층(335)의 형상은 반도체 발광 소자(150-1)의 하측의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 제2 절연층(335)은 반도체 발광 소자(150-1)의 하측의 사이즈와 같거나 작을 수 있다.
제2 절연층(335)은 고정층일 수 있다. 제2 절연층(335)이 제1 절연층(330)과 반도체 발광 소자(150-1)의 하측 사이에 형성됨으로써, 제2 절연층(335)에 의해 반도체 발광 소자(150-1)가 제1 절연층(330)에 단단히 고정될 수 있다.
앞서 기술한 바와 같이, 포토마스크(410)의 차광 영역(412)은 반도체 발광 소자(150-1)의 상측의 사이즈(D1)와 같거나 작은 사이즈(D2)를 가지므로, 노광 공정 및 현상 공정에 의해 형성된 제3 절연층(345)의 사이즈(또는 직경)는 반도체 발광 소자(150-1)의 상측의 사이즈(또는 직경, D1)와 같거나 작을 수 있다. 이러한 경우, 제3 절연층(345)의 직경은 포토마스크(410)의 차광 영역(412)의 직경(D2)와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
제3 절연층(345)은 고정층일 수 있다. 나중에 설명하겠지만, 제3 절연층(345)에 의해 전극 배선(도 26의 360)이 반도체 발광 소자(150-1)의 상측에 단단히 고정될 수 있다. 즉, 제3 절연층(345)이 전극 배선(360)의 측부 둘레를 감쌈으로써, 전극 배선(360)이 보다 더 단단하게 반도체 발광 소자(150-1)의 상측에 고정될 수 있다.
한편, 노광 공정 및 현상 공정에 의해 격벽(340)도 제거될 수 있다. 격벽(340)과 감광막(500)이 포지티브 감광 물질로 이루어지므로, 현상 공정에 의해 노광되지 않은 격벽(340) 및 감광막(500)이 함께 제거될 수 있다. 아울러, 격벽(340)과 감광막(500)이 포지티브 감광 물질로 이루어지므로, 현상 공정에 이해 격벽(340)과 감광막(500)이 제거되어 노출된 제1 절연층(330)이 도 27에 도시한 바와 같이, 깨끗한 표면으로 유지될 수 있다. 이에 따라, 후공정에 의해 연결 전극(370)이 단선 없이 용이하게 형성될 수 있다.
이에 따라, 반도체 발광 소자(150-1)가 제2 절연층(335)에 의해 제2 절연층(335)에 고정되고, 반도체 발광 소자(150-1)의 측부 상에 방해물이 존재하지 않게 되어, 나중에 설명하겠지만, 반도체 발광 소자(150-1)의 측부 상에 연결 전극(370)의 형성이 매우 쉽고 전기적 단선 불량이 방지될 수 있다.
실시예에 따르면, 노광 공정 및 현상 공정에 의해 제2 절연층(335) 및 제3 절연층(345)이 형성될 뿐만 아니라 격벽(340)이 제거됨으로써, 이들 구성 요소들이 개별적으로 처리되기 위한 추가 공정들이 필요치 않아 공정이 단순화고 공정 시간이 획기적으로 단축될 수 있다.
도 20에 도시한 바와 같이, 패턴마스크(미도시)를 이용하여 패터닝 공정이 수행됨으로써, 반도체 발광 소자(150-1)의 둘레를 따라 제1 절연층(330)이 제거되어 개구(331)가 형성될 수 있다. 개구(331)에 의해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 상면 일부가 노출될 수 있다.
도 21에 도시한 바와 같이, 기판(310)의 전 영역 상에 금속막(370a)이 형성될 수 있다. 금속막(370a)은 복수의 금속이 다중층으로 구성될 수 있다. 반도체 발광 소자(150-1)의 측부 상에 방해물이 없기 때문에 금속막(370a)이 단선 없이 기판(310)의 전 영역에 골고루 형성될 수 있다.
도 22에 도시한 바와 같이, 금속막(370a) 상에 유기막(420)이 형성될 수 있다. 유기막(420)은 금속막(370a)의 전 영역 상에 형성될 수 있다. 유기막(420)은 두께 형성이 용이한 유기물로 이루어질 수 있다. 예컨대, 유기막(420)은 저점도 유기물로 이루어질 수 있다.
도 23에 도시한 바와 같이, 애싱 공정이 수행되어 유기막(420)의 상부가 제거됨으로써, 유기막(420)의 두께가 줄어들 수 있다. 상기 두께가 줄어든 유기막(420)의 상면은 반도체 발광 소자(150-1)의 활성층(152)보다 낮게 위치될 수 있지만, 이에 대해서는 한정하지 않는다.
이후 상기 두께가 줄어든 유기막(420)을 마스크로 하여 식각 공정이 수행되어 금속막(370a)이 제거됨으로써, 도 24에 도시한 바와 같이 연결 전극(370)이 형성될 수 있다. 즉, 상기 두께가 줄어든 유기막(420)에 의해 보호되지 않고 노출된 금속막(370a)이 제거됨으로써, 해당 유기막(420)에 의해 보호된 금속막(370a)이 연결 전극(370)으로 형성될 수 있다. 연결 전극(370)은 반도체 발광 소자(150-1)의 측부 상에 제1 연결 전극(370-1), 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 상에 제2 연결 전극(370-2) 및 제1 절연층(330) 상에 제3 연결 전극(370-3)을 포함할 수 있다.
상기 두께가 줄어든 유기막(420)은 해당 유기막(420)에 의해 덮힌 금속막(370a)이 식각되지 않도록 하는 스토퍼로서의 역할을 할 수 있다.
도 25에 도시한 바와 같이, 기판(310)의 전 영역 상에 유기막, 즉 제4 절연층(350)이 형성될 수 있다. 제4 절연층(350)은 연결 전극(370)을 형성하기 위한 마스크로 사용된 유기막(도 23 및 도 24의 420)의 재질과 동일한 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 해당 유기막(420)이 제거된 후 제4 절연층(350)이 형성되거나 해당 유기막(420) 상에 제4 절연층(350)이 형성될 수도 있다.
이후, 패터닝 공정이 수행되어, 반도체 발광 소자(150-1)의 상측, 즉 제2 도전형 반도체층(153)의 상면이 노출된 컨택홀(350a)이 형성될 수 있다. 컨택홀(350a)이 원형인 경우, 제4 절연층(350), 제3 절연층(345) 및 반도체 발광 소자(150-1)의 패시베이션층(157) 각각에 원형 홀이 형성될 수 있다.
도 26에 도시한 바와 같이, 반도체 발광 소자(150-1) 상에 전극 배선(360)이 형성될 수 있다. 즉, 제4 절연층(350) 상에 금속막이 형성됨으로써, 금속막이 제4 절연층(350)뿐만 아니라 컨택홀(350a)에도 형성될 수 있다. 이후, 패터닝 공정이 수행됨으로써, 금속막이 컨택홀(350a)을 통해 반도체 발광 소자(150-1)의 상측에 전기적으로 연결된 전극 배선(360)으로 형성될 수 있다.
한편, 제3 절연층(345)은 제4 절연층(350)과 더불어 전극 배선(360)이 반도체 발광 소자(150-1)의 상측에 단단하게 고정되도록 할 수 있다. 즉, 제3 절연층(345)이 전극 배선(360)의 측부 둘레를 감쌈으로써, 전극 배선(360)이 보다 더 단단하게 반도체 발광 소자(150-1)의 상측에 고정될 수 있다.
제1 실시예에 따른 디스플레이 장치(301)의 두께를 줄이기 위해서는 제4 절연층(350)이 반도체 발광 소자(150-1)의 상측에 형성되지 않을 수 있다. 즉, 제4 절연층(350)의 상측이 식각되어, 상기 식각된 제4 절연층(350)이 반도체 발광 소자(150-1)의 상측 상에는 형성되지 않고 제3 절연층(345)의 상측과 동일한 수평선 상에 위치될 수 있다. 이러한 경우, 반도체 발광 소자(150-1)의 상측에 제4 절연층(350)이 형성되지 않더라도, 제3 절연층(345)에 의해 전극 배선(360)이 반도체 발광 소자(150-1)의 상측에 단단하게 고정될 수 있다.
[제2 실시예]
도 28은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 29는 도 28의 제2 실시예에 따른 디스플레이 장치를 D1-D2 라인을 따라 절단한 단면도이다. 도 30은 도 28의 제2 실시예에 따른 디스플레이 장치를 E1-E2 라인을 따라 절단한 단면도이다.
제2 실시예는 제3 절연층(345)의 형상을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 28 내지 도 30을 참조하면, 제2 실시예에 따른 디스플레이 장치(302)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330), 복수의 반도체 발광 소자(150-1 내지 150-3), 제2 절연층(335), 연결 전극(370), 제3 절연층(345), 제4 절연층(350) 및 전극 배선(360)을 포함할 수 있다. 제2 실시예에 따른 디스플레이 장치(302)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
전극 배선(360)이 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 배치되어 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 전기적으로 연결될 수 있다. 이때, 전극 배선(360)은 제4 절연층(350)을 통해 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 전기적으로 연결될 수 있다. 제4 절연층(350)은 두께가 커, 제2 실시예에 따른 디스플레이 장치(302)의 전체 두께를 줄이기 위해서는 제4 절연층(350)의 두께 감소가 필수적이다. 이러한 경우, 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측 상에 배치된 제4 절연층(350)의 두께를 최소화하거나 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측 상에 제4 절연층(350)이 형성되지 않을 수 있다. 이러한 이러한 경우, 전극 배선(360)은 제4 절연층(350)와 접촉하지 않아, 고정성이 약해져 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측으로부터 박리될 수 있다.
실시예의 제3 절연층(345)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 배치되어 전극 배선(360)의 측벽 둘레를 따라 배치함으로써, 전극 배선(360)의 고정성을 강화할 수 있다. 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 제4 절연층(350)이 배치되는 경우, 제4 절연층(350)과 더불어 제3 절연층(345)에 의해 전극 배선(360)의 고정성이 더욱 더 강화될 수 있다.
제3 절연층(345)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각을 감쌀 수 있다. 제3 절연층(345)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측 상에 배치될 수 있다. 제3 절연층(345)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 둘레를 따라 배치될 수 있다.
도 29 및 도 30에 도시한 바와 같이, 제3 절연층(345)은 제3-1 절연층(345-11) 및 제3-2 절연층(345-12)을 포함할 수 있다. 제3-1 절연층(345-11)은 반도체 발광 소자(150-1)의 상측 상에 배치될 수 있다. 제3-2 절연층(345-12)은 제3-1 절연층(345-11)으로부터 연장되어 반도체 발광 소자(150-1)의 측부를 둘러쌀 수 있다. 반도체 발광 소자(150-1)가 위에서 볼 때 원형인 경우, 제3-2 절연층(345-12)은 반도체 발광 소자(150-1)의 측부의 라운드 면을 따라 배치될 수 있다.
한편, 제3 절연층(345)은 제2 절연층(335)과 연결될 수 있다. 즉, 제3 절연층(345)은 반도체 발광 소자(150-1)의 상측 상에 배치되고, 반도체 발광 소자(150-1)의 상측에서 반도체 발광 소자(150-1)의 측부를 경유하여 반도체 발광 소자(150-1)의 하측 상의 제2 절연층(335)과 연결될 수 있다. 예컨대, 제3-2 절연층(345-12)은 제2 절연층(335)과 접할 수 있다. 제2 절연층(335)이 반도체 발광 소자(150-1)와 같이 원형인 경우, 제3-2 절연층(345-12)은 제2 절연층(335)의 가장자리 영역의 끝단을 따라 제2 절연층(335)의 가장자리 영역의 끝단에 연결될 수 있다.
한편, 연결 전극(370)은 제3 절연층(345)을 통해 반도체 발광 소자(150-1)의 측부에 전기적으로 연결될 수 있다. 예컨대, 반도체 발광 소자(150-1)의 측부의 하측 영역의 둘레를 따라 추가 노광 공정 및 현상 공정이 수행되어, 제3-2 절연층(345-12)의 하측 영역이 제거되어, 반도체 발광 소자(150-1)의 측부의 하측 영역이 노출될 수 있다. 이후, 연결 전극(370)이 형성됨으로써, 연결 전극(370)이 반도체 발광 소자(150-1)의 측부의 하측 영역, 즉 전극(154) 및/또는 제1 도전형 반도체층(151)의 측면에 접할 수 있다. 연결 전극(370)은 제3-2 절연층(345-12)의 하측 영역 상에 배치될 수 있다. 즉, 연결 전극(370)은 제3-2 절연층(345-12)의 하측 영역의 일부와 수평으로 중첩될 수 있다.
제2 실시예에서, 제1 반도체 발광 소자(150-1)와 제3 절연층(345)의 배치 관계를 설명하고 있지만, 이러한 배치 관계는 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각에 동일하게 적용될 수 있다.
도 31 내지 도 34는 제2 실시예에 따른 디스플레이 장치의 제조 공정을 도시한다.
자가 조립 방식을 이용하여 백플레인 기판 상에 반도체 발광 소자(150-1)이 조립되고, 격벽(340) 상에 제2 감광막(500)이 형성될 수 있다. 이러한 일련의 제조 공정은 도 12 내지 도 17와 관련하여 앞서 기술한 바 있으므로, 상세한 설명은 생략한다.
도 31에 도시한 바와 같이, 포토마스크(410)가 감광막(500) 상에 위치될 수 있다. 포토마스크(410)는 투광 영역(411)과 차광 영역(412)를 포함할 수 있다. 투광 영역(411)이 차광 영역(412)을 둘러쌀 수 있다. 투광 영역(411)은 광이 투과하는 영역이고, 차광 영역(412)은 광이 차단되는 영역일 수 있다. 예컨대, 차광 영역(412)은 반도체 발광 소자(150-1)의 상측의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 차광 영역(412)은 반도체 발광 소자(150-1)의 상측의 사이즈(또는 직경, D1)보다 큰 사이즈(또는 직경, D4)를 가질 수 있다.
포토마스크(410)를 대상으로 노광 공정이 수행될 수 있다. 포토마스크(410)를 대상으로 광이 조사됨으로써, 해당 광이 포토마스크(410)의 투광 영역(411)에 대응하는 감광막(500)에 조사되고 포토마스크(410)의 투광 영역(411)에 대응하는 감광막(500)에는 조사되지 않을 수 있다.
이후, 현상 공정이 수행됨으로써, 도 32a 및 도 32b에 도시한 바와 같이, 감광막(500)이 반도체 발광 소자(150-1)를 감쌀 수 있다. 이와 같이, 반도체 발광 소자(150-1)를 감싸는 감광막(500)은 제2 절연층(335)과 제3 절연층(345)으로 형성될 수 있다. 제2 절연층(335)은 반도체 발광 소자(150-1) 하측 상에 형성될 수 있다. 제3 절연층(345)은 반도체 발광 소자(150-1)의 상측 및 측부 상에 형성될 수 있다. 제3 절연층(345)은 반도체 발광 소자(150-1)의 측부 둘레를 따라 형성될 수 있다. 제3 절연층(345)은 반도체 발광 소자(150-1)의 상측 상에 제3-1 절연층(345-11)과, 제3-1 절연층(345-11)으로부터 연장되어 반도체 발광 소자(150-1)의 측부를 둘러싸는 제3-2 절연층(345-12)을 포함할 수 있다.
도 33에 도시한 바와 같이, 포토마스크(430)은 기판(310) 상에 위치될 수 있다. 포토마스크(430)는 투광 영역(431)과 차광 영역(432)를 포함할 수 있다. 투과 영역이 차광 영역(432)을 둘러쌀 수 있다. 투광 영역(431)은 광이 투과하는 영역이고, 차광 영역(432)은 광이 차단되는 영역일 수 있다. 예컨대, 차광 영역(432)은 반도체 발광 소자(150-1)의 상측의 형상에 대응하는 형상을 가질 수 있다. 차광 영역(432)은 대각선 방향으로 광이 조사될 때 광이 반도체 발광 소자(150-1)의 측벽의 하측 영역 상으로 조사되고 반도체 발광 소자(150-1)의 측벽의 상측 영역 상으로 조사되지 않도록 하는 사이즈를 가질 수 있다. 예컨대, 차광 영역(432)은 반도체 발광 소자(150-1)의 상측의 사이즈의 2배 이상의 사이즈를 가질 수 있다.
이후, 노광 공정이 수행되어 광이 대각선 방향으로 조사될 수 있다. 대각선 방향으로의 광이 포토마스크(430)의 차광 영역(432)을 통해서는 반도체 발광 소자(150-1)에 조사되지 않을 수 있다. 대각선 방향으로의 광이 포토마스크(430)의 투과 영역을 통해 반도체 발광 소자(150-1)의 측부의 하측 영역 상으로 조사될 수 있다.
이후, 현상 공정이 수행됨으로써, 도 34에 도시한 바와 같이, 반도체 발광 소자(150-1)의 측부의 하측 영역 상의 제3 절연층(345), 즉 제3-2 절연층(345-12)이 제거됨으로써, 반도체 발광 소자(150-1)의 하측 영역이 노출될 수 있다. 상기 노출된 반도체 발광 소자(150-1)의 하측 영역은 전극(154) 및/또는 제1 도전형 반도체층(151)일 수 있다.
이후, 도시되지 않았지만, 후공정이 수행되어 연결 전극(370)이 상기 노출된 반도체 발광 소자(150-1)의 하측 영역이 연결된 연결 전극(370)이 형성되고, 반도체 발광 소자(150-1)의 상측에 연결된 전극 배선(360)이 형성될 수 있다. 이러한 일련의 제조 공정은 도 20 내지 도 26과 관련하여 앞서 기술한 바 있으므로, 상세한 설명은 생략한다.
[제3 실시예]
도 35는 제3 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 36은 도 35의 제3 실시예에 따른 디스플레이 장치를 F1-F2 라인을 따라 절단한 단면도이다. 도 37은 도 35의 제3 실시예에 따른 디스플레이 장치를 G1-G2 라인을 따라 절단한 단면도이다.
제3 실시예는 제3 절연층(345)의 형상을 제외하고 제1 실시예 또는 제2 실시예와 동일하다. 제3 실시예에서 제1 실시예 또는 제2 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 35 내지 도 37을 참조하면, 제3 실시예에 따른 디스플레이 장치(303)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330), 복수의 반도체 발광 소자(150-1 내지 150-3), 제2 절연층(335), 연결 전극(370), 제3 절연층(345), 제4 절연층(350) 및 전극 배선(360)을 포함할 수 있다. 제3 실시예에 따른 디스플레이 장치(303)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
전극 배선(360)이 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 배치되어 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 전기적으로 연결될 수 있다. 이때, 전극 배선(360)은 제4 절연층(350)을 통해 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 전기적으로 연결될 수 있다. 제4 절연층(350)은 두께가 커, 제3 실시예에 따른 디스플레이 장치(303)의 전체 두께를 줄이기 위해서는 제4 절연층(350)의 두께 감소가 필수적이다. 이러한 경우, 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측 상에 배치된 제4 절연층(350)의 두께를 최소화하거나 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측 상에 제4 절연층(350)이 형성되지 않을 수 있다. 이러한 이러한 경우, 전극 배선(360)은 제4 절연층(350)와 접촉하지 않아, 고정성이 약해져 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측으로부터 박리될 수 있다.
실시예의 제3 절연층(345)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 배치되어 전극 배선(360)의 측벽 둘레를 따라 배치함으로써, 전극 배선(360)의 고정성을 강화할 수 있다. 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측에 제4 절연층(350)이 배치되는 경우, 제4 절연층(350)과 더불어 제3 절연층(345)에 의해 전극 배선(360)의 고정성이 더욱 더 강화될 수 있다.
제3 절연층(345)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각을 부분적으로 감쌀 수 있다. 제3 절연층(345)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 상측 상에 배치될 수 있다. 제3 절연층(345)은 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 둘레를 따라 복수의 반도체 발광 소자(150-1 내지 150-3) 각각의 측부의 일부 영역은 배치되지 않을 수 있다.
도 36 및 도 37에 도시한 바와 같이, 제3 절연층(345)은 제3-1 절연 패턴(345-21) 및 제3-2 절연 패턴(345-22)을 포함할 수 있다. 제3-1 절연 패턴(345-21)은 반도체 발광 소자(150-1)의 상측 상에 배치될 수 있다. 제3-2 절연 패턴(345-22)은 제3-1 절연 패턴(345-21)으로부터 연장되어 반도체 발광 소자(150-1)의 측부의 일부 영역 상에 배치될 수 있다. 예컨대, 제3-2 절연 패턴(345-22)은 반도체 발광 소자(150-1)의 측부 둘레를 따라 배치되거나 배치되지 않을 수 있다. 도 36에 도시한 바와 같이, 제3-2 절연 패턴(345-22)이 반도체 발광 소자(150-1)의 측부 상에 배치되지 않을 수 있다. 도 37에 도시한 바와 같이, 제3-2 절연 패턴(345-22)이 반도체 발광 소자(150-1)의 측부 상에 배치될 수 있다.
한편, 제3 절연 패턴은 제2 절연층(335)과 연결될 수 있다. 즉, 제3 절연 패턴은 반도체 발광 소자(150-1)의 상측 상에 배치되고, 반도체 발광 소자(150-1)의 상측에서 반도체 발광 소자(150-1)의 측부를 경유하여 반도체 발광 소자(150-1)의 하측 상의 제2 절연층(335)과 연결될 수 있다. 예컨대, 제3-2 절연 패턴(345-22)은 제2 절연층(335)과 접할 수 있다. 제2 절연층(335)이 반도체 발광 소자(150-1)와 같이 원형인 경우, 제3-2 절연 패턴(345-22)은 제2 절연층(335)의 가장자리 영역의 끝단을 따라 제2 절연층(335)의 가장자리 영역의 끝단에 연결될 수 있다.
한편, 연결 전극(370)이 반도체 발광 소자(150-1)의 측부 상에 배치될 수 있다. 이러한 경우, 연결 전극(370)은 반도체 발광 소자(150-1)의 측부, 즉 전극(154) 및/또는 제1 도전형 반도체층(151)에 접할 수 있다. 연결 전극(370)은 반도체 발광 소자(150-1)의 측부 상의 제3 절연층(345), 즉 제3-2 절연 패턴(345-22)에 접할 수 있다.
따라서, 제3 절연층(345)이 제2 절연층(335)과 더불어 반도체 발광 소자(150-1)를 제1 절연층(330)에 보다 더 단단하게 고정시키고 전극 배선(360)의 측부를 감쌈으로써 전극 배선(360)의 고정성을 강화시킬 수 있다. 또한, 제3 절연층(345), 즉 제3-2 절연 패턴(345-22)이 배치되지 않아 반도체 발광 소자(150-1)의 측부의 일부 영역이 노출됨으로써, 반도체 발광 소자(150-1)의 측부의 상기 노출된 일부 영역에 연결 전극(370)이 용이하게 형성될 수 있다. 또한, 연결 전극(370)과 반도체 발광 소자(150-1) 간의 컨택 면적이 충분히 확보됨으로써, 전기적 특성이 향상될 수 있다.
[제4 실시예]
도 38은 제4 실시예에 따른 디스플레이 장치를 도시한 단면도이다. 도 39는 반도체 발광 소자와 제2 절연층 및 제4 연결 전극의 배치 관계를 도시한다.
제4 실시예는 제2 절연층(335)의 형상을 제외하고 제1 실시예와 동일하다. 제4 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다. 한편, 제4 실시예의 제3 절연층(345)의 형상은 제2 실시예나 제3 실시예에 동일하게 적요될 수 있다.
도 38 및 도 39를 참조하면, 제4 실시예에 따른 디스플레이 장치(304)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330), 복수의 반도체 발광 소자(150-1 내지 150-3), 제2 절연층(335), 연결 전극(370), 제3 절연층(345), 제4 절연층(350) 및 전극 배선(360)을 포함할 수 있다. 제4 실시예에 따른 디스플레이 장치(304)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
앞서 기술한 바와 같이, 제2 절연층(335)은 반도체 발광 소자(150-1)를 제1 절연층(330)에 단단하게 고정시킬 수 있다. 제2 절연층(335)은 제3 절연층(345)과 동시에 형성될 수 있다. 제2 절연층(335) 및 제3 절연층(345)은 동일한 재질로 이루어질 수 있다. 예컨대, 제2 절연층(335) 및 제3 절연층(345)은 감광 물질을 포함할 수 있다. 감광 물질로는 포지티브 감광 물질이 사용될 수 있다. 아울러, 제2 절연층(335)과 제3 절연층(345)의 형성과 격벽(340)의 제거가 동시에 수행되므로, 공정이 단순하고 공정 시간이 획기적으로 단축될 수 있다.
한편, 제2 절연층(335)은 반도체 발광 소자(150-1)의 형상에 대응하는 형상을 가질 수 있다. 제2 절연층(335)은 반도체 발광 소자(150-1)의 하측의 형상에 대응하는 형상을 가질 수 있다. 제2 절연층(335)은 반도체 발광 소자(150-1)의 하측의 사이즈(또는 직경)보다 작은 사이즈(또는 직경)를 가질 수 있다. 예컨대, 도 19a에 도시된 반도체 발광 소자(150-1) 상에 포토마스크(미도시)를 위치시키고, 대각선 방향의 광이 포토마스크의 투광 영역(431)을 통해 제2 절연층(335)의 측부에 조사되고, 현상 공정을 통해 제2 절연층(335)의 측부 둘레를 따라 제2 절연층(335)의 측부의 일부 영역이 제거될 수 있다.
반도체 발광 소자(150-1)는 제1 영역(150a)과 제1 영역(150a)을 둘러싸는 제2 영역(150b)을 포함할 수 있다. 이러한 경우, 제2 절연층(335)은 반도체 발광 소자(150-1)의 제1 영역(150a) 아래에 배치될 수 있다. 제2 절연층(335)은 반도체 발광 소자(150-1)의 제2 영역(150b)과 수직으로 중첩되지 않을 수 있다.
한편, 연결 전극(370)이 반도체 발광 소자(150-1)의 측부 상에 배치될 수 있다. 연결 전극(370)은 반도체 발광 소자(150-1)의 측부 상에 제1 연결 전극(370-1), 제1 조립 배선(321) 및/또는 제2 조립 배선(322) 상에 제2 연결 전극(370-2) 및 제1 절연층(330) 상에 제3 연결 전극(370-3)을 포함할 수 있다.
아울러, 연결 전극(370)은 반도체 발광 소자(150-1)의 제2 영역(150b) 아래에 제4 연결 전극(370-4)을 포함할 수 있다. 제4 연결 전극(370-4)은 제1 연결 전극(370-1) 내지 제3 연결 전극(370-3)과 일체로 형성될 수 있다. 제4 연결 전극(370-4)은 제1 연결 전극(370-1)인 제2 연결 전극(370-2)으로부터 연장될 수 있다. 제4 연결 전극(370-4)은 제1 연결 전극(370-1)로부터 반도체 발광 소자(150-1)의 제2 영역(150b) 아래로 연장될 수 있다.
제4 연결 전극(370-4)은 제2 절연층(335)을 둘러쌀 수 있다. 제4 연결 전극(370-4)은 제2 절연층(335)의 측면에 접함으로써, 제4 연결 전극(370-4)은 제2 절연층(335)과 함께 반도체 발광 소자(150-1)를 제1 절연층(330)에 보다 더 단단하게 고정시킬 수 있다.
제4 연결 전극(370-4)은 반도체 발광 소자(150-1)의 하측에 접할 수 있다. 제4 연결 전극(370-4)은 반도체 발광 소자(150-1)의 제2 전극(154)의 하면에 접할 수 있다. 이에 따라, 제4 연결 전극(370-4)은 제1 연결 전극(370-1)과 함께 반도체 발광 소자(150-1)와의 컨택 면적을 극대화하여, 전기적 특성을 향상시킬 수 있다.
[제5 실시예]
도 40은 제5 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제5 실시예는 제1 절연층(330)의 리세스(330a)와 리세스(330a)에 형성된 제2 절연층(335)을 제외하고 제1 실시예 내지 제4 실시예와 동일하다. 제5 실시예에서 제1 실시예 내지 제4 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 40을 참조하면, 제5 실시예에 따른 디스플레이 장치(305)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330), 복수의 반도체 발광 소자(150-1 내지 150-3), 제2 절연층(335), 연결 전극(370), 제3 절연층(345), 제4 절연층(350) 및 전극 배선(360)을 포함할 수 있다. 제5 실시예에 따른 디스플레이 장치(305)는 이보다 더 많은 구성 요소를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 도시되지 않았지만, 전극 배선(360) 상에 상부 기판으로서 제2 기판이 구비될 수도 있다. 제2 기판은 리지드하거나 플렉서블한 재질로 이루어질 수 있다. 제2 기판은 투명하거나 불투명한 재질로 이루어질 수 있다.
제1 절연층(330)의 두께(T2)는 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 두께(T1)보다 작을 수 있다. 제1 조립 배선(321)과 제2 조립 배선(322)은 전기적 절연을 위해 서로 이격될 수 있다. 제1 절연층(330)이 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 형성되는 경우, 제1 절연층(330)은 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 리세스(330a)가 형성될 수 있다. 리세스(330a)는 제1 조립 배선(321)이나 제2 조립 배선(322)의 길이 방향을 따라 길게 형성될 수 있다.
제1 절연층(330)과 반도체 발광 소자(150-1) 사이에 제2 절연층(335)이 배치될 수 있다. 이러한 경우, 제2 절연층(335)은 제1 절연층(330)의 리세스(330a)에도 배치될 수 있다.
제2 절연층(335)이 제1 절연층(330)의 상면뿐만 아니라 리세스(330a) 상에도 형성되어, 제2 절연층(335)과 제1 절연층(330)의 접촉 면적이 확대되므로, 제1 절연층(330)의 리세스(330a)에 형성된 반도체 발광 소자(150-1)가 보다 더 단단하게 제1 절연층(330)에 고정될 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등에 채택될 수 있다.

Claims (15)

  1. 각각 복수의 서브 화소를 포함하는 복수의 화소를 포함하는 기판:
    상기 복수의 서브 화소 각각에 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 제1 절연층;
    상기 복수의 서브 화소 각각에 패시베이션층을 포함하는 상기 반도체 발광 소자;
    상기 제1 절연층과 상기 반도체 발광 소자 사이에 제2 절연층;
    상기 반도체 발광 소자의 측부 상에 연결 전극;
    상기 반도체 발광 소자 상에 제3 절연층;
    상기 제3 절연층 상에 제4 절연층; 및
    상기 반도체 발광 소자 상에 전극 배선을 포함하고,
    상기 연결 전극은 상기 제1 절연층을 통해 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선에 연결되고,
    상기 전극 배선은 상기 제4 절연층, 상기 제3 절연층 및 상기 반도체 발광 소자의 상기 패시베이션층을 통해 상기 반도체 발광 소자의 상측에 연결되는,
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 제3 절연층은 상기 전극 배선을 둘러싸는,
    디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 절연층과 상기 제3 절연층을 동일한 물질을 포함하는,
    디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 절연층과 상기 제3 절연층은 감광 물질을 포함하는,
    디스플레이 장치.
  5. 제1항에 있어서,
    상기 반도체 발광 소자는,
    발광층;
    상기 발광층을 둘러싸는 상기 패시베이션층; 및
    상기 발광층의 아래에 전극;을 포함하는,
    디스플레이 장치.
  6. 제5항에 있어서,
    상기 제3 절연층은,
    상기 반도체 발광 소자의 상측 상에 제3-1 절연층; 및
    상기 제3-1 절연층로부터 연장되어 상기 반도체 발광 소자의 측부를 둘러싸는 제3-2 절연층;을 포함하는,
    디스플레이 장치.
  7. 제6항에 있어서,
    상기 상기 반도체 발광 소자의 상기 전극은 상기 제3-2 절연층 및 상기 연결 전극에 접하는,
    디스플레이 장치.
  8. 제5항에 있어서,
    상기 제3 절연층은,
    상기 반도체 발광 소자의 상측의 일부 영역 상에 제3-1 절연 패턴; 및
    상기 제3-1 절연 패턴으로부터 연장되어 상기 반도체 발광 소자의 측부의 일부 영역 상에 제3-2 절연 패턴;을 포함하는,
    디스플레이 장치.
  9. 제8항에 있어서,
    상기 제3-2 절연 패턴은 상기 제2 절연층과 연결되는,
    디스플레이 장치.
  10. 제9항에 있어서,
    상기 전극은 제3-2 절연 패턴 및 상기 연결 전극에 접하는,
    디스플레이 장치.
  11. 제1항에 있어서,
    상기 연결 전극은,
    상기 반도체 발광 소자의 측부 상에 제1 연결 전극;
    상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선 상에 제2 연결 전극; 및
    상기 제1 절연층 상에 제3 연결 전극;을 포함하는,
    디스플레이 장치.
  12. 제11항에 있어서,
    상기 발광층은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 포함하고,
    상기 연결 전극은,
    상기 발광층의 상기 제2 영역 아래에 제4 연결 전극;을 포함하는,
    디스플레이 장치는,
  13. 제12항에 있어서,
    상기 제2 절연층은 상기 발광층의 상기 제1 영역 아래에 배치되는,
    디스플레이 장치.
  14. 제13항에 있어서,
    상기 제4 연결 전극은,
    상기 제2 절연층을 둘러싸는,
    디스플레이 장치.
  15. 제1항에 있어서,
    상기 반도체 발광 소자는 5마이크로미터 이하의 사이즈를 갖는,
    디스플레이 장치.
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