WO2024014581A1 - 반도체 발광 소자 패키지 및 디스플레이 장치 - Google Patents

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Abstract

반도체 발광 소자 패키지는 제1 영역과 제2 영역을 갖는 반도체 기판과, 반도체 기판의 제1 영역 상에 제1 반도체 발광 소자와, 반도체 기판의 제2 영역 상에 한 쌍의 조립 배선과, 한 쌍의 조립 배선 상에 제2 반도체 발광 소자 및 제3 반도체 발광 소자를 포함한다.

Description

반도체 발광 소자 패키지 및 디스플레이 장치
실시예는 반도체 발광 소자 패키지 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가 조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가 조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가 조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가 조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 자가 조립 방식에서는 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자가 개별적으로 투하 공정, 조립 공정 및 회수 공정이 진행되므로, 공정 시간이 매우 오래 걸리는 문제가 있다. 아울러, 이전 공정에서 회수되지 않은 발광 소자가 다른 발광 소자와 함께 조립되는 경우, 특정 컬러 영역에 다른 컬러의 광을 발광하는 발광 소자가 조립되어 혼색이 발생되어 풀 컬러를 구현하기 어려운 문제가 있었다.
한편, 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자가 디스플레이용 기판의 화소에 배치되어야 하므로, 화소의 사이즈를 줄이기 어려워 초고해상도의 구현이 어려운 문제가 있었다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 조립 속도를 향상할 수 있는 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 혼색 불량을 방지할 수 있는 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 초고해상도 구현이 가능한 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자 패키지는, 제1 영역과 제2 영역을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 영역 상에 제1 반도체 발광 소자; 상기 반도체 기판의 상기 제2 영역 상에 한 쌍의 조립 배선; 및 상기 한 쌍의 조립 배선 상에 제2 반도체 발광 소자 및 제3 반도체 발광 소자;를 포함한다.
상기 반도체 기판은 상기 제1 반도체 발광 소자의 제1 도전형 반도체층을 공유할 수 있다.
상기 반도체 기판은 제3 영역을 가지고, 상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 위치될 수 있다. 이러한 경우, 반도체 발광 소자 패키지는, 상기 반도체 기판의 상기 제3 영역 상에 제4 반도체 발광 소자; 및 상기 한 쌍의 조립 배선 상에 제5 반도체 발광 소자 및 제6 반도체 발광 소자;를 포함할 수 있다.
상기 제1 반도체 발광 소자 및 상기 제4 반도체 발광 소자는 청색 반도체 발광 소자이고, 상기 제2 반도체 발광 소자 및 상기 제5 반도체 발광 소자는 녹색 반도체 발광 소자이며, 상기 제3 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 적색 반도체 발광 소자일 수 있다.
상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자는 제1 화소를 구성하고, 상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 제2 화소를 구성할 수 있다.
상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자는 화소를 구성하고, 상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 더미 화소를 구성할 수 있다.
상기 제2 반도체 발광 소자와 상기 제5 반도체 발광 소자 사이에 상기 제3 반도체 발광 소자 및 상기 제6 반도체 발광 소자가 배치될 수 있다.
상기 제3 반도체 발광 소자와 상기 제6 반도체 발광 소자는 상기 한 쌍의 조립 배선의 길이 방향을 기준으로 서로 대칭될 수 있다.
상기 제3 반도체 발광 소자는 상기 한 쌍의 조립 배선 중 제1 조립 배선 상에 배치되고, 상기 제6 반도체 발광 소자는 상기 한 쌍의 조립 배선 중 제2 조립 배선 상에 배치될 수 있다.
상기 제3 반도체 발광 소자의 제1 도전형 반도체층과 상기 제6 반도체 발광 소자의 제1 도전형 반도체층은 연결될 수 있다.
반도체 발광 소자 패키지는, 상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자 각각의 제1 상측 상에 공통으로 연결되는 제1 공통 패드; 및 상기 제3 반도체 발광 소자의 제2 상측 상에서 상기 제1 반도체 발광 소자의 제2 상측 방향으로 수평 연장되는 제1 전극 패드;를 포함할 수 있다.
반도체 발광 소자 패키지는, 상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자 각각의 제1 상측 상에 공통으로 연결되는 제2 공통 패드; 및 상기 제6 반도체 발광 소자의 제2 상측 상에서 상기 제4 반도체 발광 소자의 제2 상측 방향으로 수평 연장되는 제2 전극 패드;를 포함할 수 있다.
상기 제1 공통 패드와 상기 제2 공통 패드는 대각선 상에 위치될 수 있다.
반도체 발광 소자 패키지는, 상기 반도체 기판의 상기 제2 영역과 상기 한 쌍의 조립 배선 사이에 제1 절연층; 상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자 각각의 둘레에 제2 절연층; 및 상기 제1 내지 제6 반도체 발광 소자 상에 제3 절연층;을 포함할 수 있다.
상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 각각 자성층을 포함할 수 있다.
상기 한 쌍의 조립 배선은 자성층을 포함할 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 복수의 화소를 포함하는 디스플레이 기판; 상기 복수의 화소 각각에 대응하는 한 쌍의 제1 조립 배선; 상기 한 쌍의 제1 조립 배선 상에 조립 홀을 포함하는 격벽; 상기 조립 홀에 반도체 발광 소자 패키지;를 포함하고, 상기 반도체 발광 소자 패키지는, 제1 영역과 제2 영역을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 영역 상에 제1 반도체 발광 소자; 상기 반도체 기판의 상기 제2 영역 상에 한 쌍의 제2 조립 배선; 및 상기 한 쌍의 제2 조립 배선 상에 제2 반도체 발광 소자 및 제3 반도체 발광 소자;를 포함한다.
도 9a에 도시한 바와 같이, 영상을 표시할 수 있는 복수의 반도체 발광 소자(421, 422, 423)을 포함하는 반도체 발광 소자 패키지(350)가 자가 조립 방식을 이용하여 디스플레이 기판(310) 상에 조립됨으로써, 반도체 발광 소자들을 개별적으로 조립함으로써 발생되는 조립 불량을 방지하고 조립 속도를 획기적으로 향상시킬 수 있다.
반도체 발광 소자들을 개별적으로 조립하는 경우 반도체 발광 소자가 다른 조립 홀에 조립되는 혼색 불량이 발생된다. 하지만, 실시예에서와 같이, 복수의 반도체 발광 소자(421, 422, 423)을 포함하는 반도체 발광 소자 패키지(350)가 조립됨으로써, 혼색 불량을 방지할 수 있다.
반도체 발광 소자들이 개별적으로 조립되는 경우, 이들 반도체 발광 소자들이 조립되기 위한 조립 홀들이 디스플레이 기판 상에 구비된다. 이러한 경우, 조립 홀들 간의 최소한의 이격 거리가 요구되어 고해상도 구현이 어렵다. 하지만, 실시예에서와 같이, 반도체 공정을 이용하여 복수의 반도체 발광 소자(421 내지 426)를 포함하는 반도체 발광 소자 패키지(350)가 제조됨으로써, 반도체 발광 소자(421 내지 426) 간의 이격 거리를 줄일 수 있다. 이와 같이 반도체 발광 소자(421 내지 426) 간의 이격 거리를 줄인 반도체 발광 소자 패키지(350)를 바탕으로 디스플레이 장치(도 7 및 도 8의 300)가 제조함으로써, 초고해상도를 구현할 수 있다.
한편, 실시예의 반도체 발광 소자 패키지(350)는 도 13에 도시한 바와 같이, 2개의 화소(PX1, PX2)를 구성하도록 복수의 반도체 발광 소자(421 내지 426)를 포함함으로써, 해상도가 더욱 더 향상될 수 있다.
또한, 실시예의 반도체 발광 소자 패키지(350)는 도 14에 도시한 바와 같이, 하나의 화소(PX)와 더미 화소(PX_D)를 구성하도록 복수의 반도체 발광 소자(421 내지 426)를 포함함으로써, 화소(PX) 내의 반도체 발광 소자(421 내지 423)가 고장나더라도 더미 화소(PX_D) 내의 반도체 발광 소자(424 내지 426)로 대체할 수 있어, 수율을 현저히 향상시킬 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5은 도 4의 A2 영역의 확대도이다.
도 6는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7은 실시예에 따른 디스플레이 장치를 도시한 도면이다.
도 8은 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 9a는 실시예에 따른 반도체 발광 소자 패키지를 도시한 평면도이다.
도 9b는 실시예에 따른 반도체 발광 소자 패키지를 도시한 저면도이다.
도 10a는 도 9a의 실시예에 따른 반도체 발광 소자 패키지에서 D1-D2 라인을 따라 절단한 단면도이다.
도 10b는 도 9a의 실시예에 따른 반도체 발광 소자 패키지에서 E1-E2 라인을 따라 절단한 단면도이다.
도 10c는 도 9a의 실시예에 따른 반도체 발광 소자 패키지에서 F1-F2 라인을 따라 절단한 단면도이다.
도 11a는 제3 반도체 발광 소자 및 제6 반도체 발광 소자를 도시한 평면도이다.
도 11b는 제3 반도체 발광 소자 및 제6 반도체 발광 소자를 도시한 단면도이다.
도 12는 웨이퍼 상에서 제조된 복수의 반도체 발광 소자 패키지를 도시한다.
도 13은 제1 내지 제6 반도체 발광 소자에 의해 구성된 2개의 화소를 도시한다.
도 14는 제1 내지 제6 반도체 발광 소자에 의해 구성된 하나의 화소 및 하나의 더미 화소를 도시한다.
도 15 내지 도 34는 실시예에 따른 반도체 발광 소자 패키지의 제조 공정을 도시한다.
도 35a 및 도 35b는 실시예에 따른 반도체 발광 소자 패키지를 바탕으로 전사 방식을 이용하여 디스플레이 장치를 제조하는 공정을 도시한다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 1을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 3와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 4을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
이와 달리, 복수의 패널영역들이 일체로 형성된 단일 디스플레이 패널로 구성될 수도 있다.
도 5은 도 4의 A2 영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 2 및 도 3에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 6)과 전사 방식 등이 있을 수 있다.
도 6은 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 6을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가 조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 디스플레이 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
반도체 발광 소자(150)는 수평형 반도체 발광 소자, 수직형 반도체 발광 소자, 플립칩형 반도체 발광 소자일 수 있다.
반도체 발광 소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광 소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 자성층은 발광 소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
반도체 발광 소자(150)는 상면 및 측면을 둘러싸는 패시베이션층(156)을 포함할 수 있다. 패시베이션층(156)은 실리카, 알루미나 등의 무기물 절연체를 PECVD, LPCVD, 스퍼터링 증착법 등을 통해 형성될 수 있다. 또한 패시베이션층(156)은 포토레지스트, 고분자 물질과 같은 유기물을 스핀 코팅하는 방법을 통해 형성될 수 있다.
반도체 발광 소자(150)는 제1 도전형 반도체층, 제2 도전형 반도체층 및 그 사이에 배치되는 활성층을 포함할 수 있다. 제1 도전형 반도체층은 n형 반도체층일 수 있고, 제2 도전형 반도체층은 p형 반도체층일 수 있으나 이에 한정되는 것은 아니다. 제1 도전형 반도체층, 제2 도전형 반도체층 및 그 사이에 배치되는 활성층은 발광부를 구성할 수 있다. 발광부는 발광층, 발광 영역 등으로 불릴 수 있다.
제1 전극(층)이 제1 도전형 반도체층 아래에 배치될 수 있고, 제2 전극(층)이 제2 도전형 반도체층 상에 배치될 수 있다. 이를 위해서는 제1 도전형 반도체층 또는 제2 도전형 반도체층의 일부 영역이 외부로 노출될 수 있다. 이에 따라 반도체 발광 소자(150)가 조립 기판(200)에 조립된 후에 디스플레이 장치의 제조 공정에서, 패시베이션층 중 일부 영역이 식각될 수 있다.
제1 전극은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 제1 전극은 오믹층, 반사층, 자성층, 전도층, 산화 방지층, 접착층 등을 포함할 수 있다. 오믹층은 Au, AuBe 등을 포함할 수 있다. 반사층은 Al, Ag 등을 포함할 수 있다. 자성층은 Ni, Co 등을 포함할 수 있다. 도전층은 Cu 등을 포함할 수 있다. 산화 방지층은 Mo 등을 포함할 수 있다. 접착층은 Cr, Ti 등을 포함할 수 있다.
제2 전극은 투명한 도전층을 포함할 수 있다. 예컨대, 제2 전극는 ITO, IZO 등을 포함할 수 있다.
조립 기판(200)은 조립될 반도체 발광 소자(150) 각각에 대응하는 한 쌍의 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 6을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가 조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 7 내지 도 35b를 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도1 내지 도 6 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[자가 조립 방식]
도 7은 실시예에 따른 디스플레이 장치를 도시한 도면이다. 도 8은 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다. 도 9a는 실시예에 따른 반도체 발광 소자 패키지를 도시한 평면도이다. 도 9b는 실시예에 따른 반도체 발광 소자 패키지를 도시한 저면도이다. 도 10a는 도 9a의 실시예에 따른 반도체 발광 소자 패키지에서 D1-D2 라인을 따라 절단한 단면도이다. 도 10b는 도 9a의 실시예에 따른 반도체 발광 소자 패키지에서 E1-E2 라인을 따라 절단한 단면도이다. 도 10c는 도 9a의 실시예에 따른 반도체 발광 소자 패키지에서 F1-F2 라인을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 실시예에 따른 디스플레이 장치(300)는 디스플레이 기판(310), 복수의 반도체 발광 소자 패키지(350) 및 제1 신호 라인 그룹(361)을 포함할 수 있다.
디스플레이 기판(310)은 디스플레이 장치(300)의 다양한 구성 요소들을 지지하는 지지 부재로서의 역할을 할 수 있다.
디스플레이 기판(310) 상에 복수의 조립 홀(340H)가 구비될 수 있다. 예컨대, 디스플레이 기판(310) 상에 격벽(340)이 배치되고, 격벽(340)에 복수의 조립 홀(340H)가 형성될 수 있다.
복수의 화소(PX)가 디스플레이 기판(310) 상에 정의될 수 있다. 예컨대, 하나의 화소(PX)에 적어도 하나의 조립 홀(340H)가 구비될 수 있다. 반도체 발광 소자 패키지(350)는 격벽(340)의 조립 홀(340H)에 배치될 수 있다. 따라서, 하나의 화소(PX)에 적어도 하나의 반도체 발광 소자 패키지(350)가 구비될 수 있다.
실시예의 반도체 발광 소자 패키지(350)는 자가 조립 방식을 이용하여 졸비 홀(340H)에 조립될 수 있다. 자가 조립 방식은 도 6을 참조하여 앞서 상세히 기술한 바 있으므로, 상세한 설명은 생략한다.
실시예에서, 복수의 반도체 발광 소자 패키지(350)는 자가 조립 방식을 이용하여 복수의 조립 홀(340H)에 조립될 수 있다. 이를 위해, 디스플레이 기판(310)의 조립 홀(340H)에 제1 조립 배선(321) 및 제2 조립 배선(322)이 배치되고, 제1 조립 배선(321) 및 제2 조립 배선(322)을 절연시키기 위해 절연층(330, 이하 제1 절연층이라 함)이 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 이러한 경우, 조립 홀(340H)의 바닥부는 제1 절연층(330)의 상면의 일부일 수 있다. 즉, 제1 절연층(330)의 상면의 일부가 조립 홀(340H)에 의해 노출될 수 있다.
예컨대, 조립 홀(340H)의 형상은 반도체 발광 소자 패키지(350)의 형상에 대응할 수 있다. 실시예에서, 반도체 발광 소자 패키지(350)는 위에서 보았을 때, 사각형을 가지므로, 조립 홀(340H) 또한 사각형을 가질 수 있다. 예컨대, 조립 홀(340H)의 사이즈는 반도체 발광 소자 패키지(350)의 사이즈보다 클 수 있다. 즉, 반도체 발광 소자 패키지(350)가 조립 홀(340H)에 삽입되었을 때, 반도체 발광 소자 패키지(350)의 외측면은 조립 홀(340H)의 내측면으로부터 이격될 수 있다.
실시예에 따르면, 반도체 발광 소자 패키지(350)와 조립 홀(340H)가 사각형을 가지므로, 반도체 발광 소자 패키지(350)가 조립 홀(340H)에 조립되는 경우, 조립 홀(340H)의 사각형에 의해 반도체 발광 소자 패키지(350)가 회전되지 않고 현재 조립 상태를 유지할 수 있어, 반도체 발광 소자 패키지(350)의 고정력을 강화할 수 있다.
반도체 발광 소자 패키지(350)가 조립 홀(340H)에 조립된 후, 반도체 발광 소자 패키지(350) 및 격벽(340) 상에 절연층(360, 이하 제2 절연층이라 함)이 형성될 수 있다. 도시되지 않았지만, 화소(PX) 사이를 구분하기 위해 화소(PX) 사이에 블랙 매트릭스가 배치될 수 있다. 블랙 매트릭스는 격벽(340)과 제2 절연층(360) 사이에서 조립 홀(340H)를 제외한 격벽(340) 상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 반도체 발광 소자 패키지(350)는 서로 상이한 복수의 컬러 광을 생성할 수 있다. 복수의 컬러 광에 의해 컬러 영상이 디스플레이될 수 있다. 복수의 반도체 발광 소자 패키지(350)는 각각 복수의 화소(PX)에 배치될 수 있다.
실시예의 반도체 발광 소자 패키지(350)는 도 9a 및 도9b에 도시한 바와 같이, 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)를 포함할 수 있다. 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)는 영상을 표시하기 위해 서로 상이한 컬러 광을 발광할 수 있다. 예컨대, 제1 반도체 발광 소자(421)는 청색 반도체 발광 소자이고, 제2 반도체 발광 소자(422)는 녹색 반도체 발광 소자이며, 제3 반도체 발광 소자(423)는 적색 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제1 신호 라인 그룹(361)은 복수의 조립 홀(340H) 각각의 일측에 배치되고, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)를 포함할 수 있다. 도시되지 않았지만, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS) 각각과 화소(PX) 사이에 구동 트랜지스터(도 3의 DT)가 연결될 수 있다.
복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)은 복수의 화소(PX) 각각에 연결될 수 있다. 복수의 화소(PX) 각각은 적어도 하나의 반도체 발광 소자 패키지(350)를 포함할 수 있다. 이러한 경우, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)이 각각 반도체 발광 소자 패키지(350)의 복수의 반도체 발광 소자(421 내지 423)에 연결될 수 있다.
예컨대, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)은 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3) 및 제4 신호 라인(VSS)을 포함할 수 있다.
예컨대, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 신호 라인(VDD_3)은 서로 평행하게 제2 방향(Y)을 따라 배치될 수 있다. 예컨대, 제4 신호 라인(VSS)은 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 신호 라인(VDD_3)과 교차하고 제1 방향(X)을 따라 배치될 수 있다. 이러한 경우, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)의 교차에 의해 화소(PX)가 정의될 수 있다. 따라서, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)의 교차 영역마다 화소(PX)가 정의될 수 있다.
제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)는 복수의 연결 라인(370-1 내지 370-4)을 통해 화소(PX) 각각의 반도체 발광 소자 패키지(350)의 복수의 반도체 발광 소자(421 내지 423)에 연결될 수 있다.
복수의 연결 라인(370-1 내지 370-4)은 반도체 발광 소자 패키지(350)가 디스플레이 기판(310) 상의 조립 홀(340H)에 조립된 이후에 형성될 수 있다.
예컨대, 제1 신호 라인(VDD_1)은 제1 연결 라인(370-1)을 통해 제1 반도체 발광 소자(421)의 제1 측에 연결되고, 제2 신호 라인(VDD_2)은 제2 연결 라인(370-2)을 통해 제2 반도체 발광 소자(422)의 제1 측에 연결되며, 제3 신호 라인(VDD_3)은 제3 연결 라인(370-3)을 통해 제3 반도체 발광 소자(423)의 제1 측에 연결될 수 있다.
예컨대, 제4 신호 라인(VSS)은 제4 연결 라인(370-4)을 통해 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 제2 측에 연결될 수 있다.
구체적으로, 도 9a 및 도9b에 도시한 바와 같이, 제3 신호 라인(VDD_3)은 제3 연결 라인(370-3)을 통해 제1 전극 패드(445)에 연결될 수 있다. 제1 전극 패드(445)는 제3 반도체 발광 소자(423)의 제1 측에 연결될 수 있다. 예컨대, 제1 전극 패드(445)는 제3 반도체 발광 소자(423)의 제1 측에서 제1 반도체 발광 소자(421) 상으로 수평 연장될 수 있다. 이러한 경우, 제3 연결 라인(370-3)은 제1 반도체 발광 소자(421) 상에 위치된 제1 전극 패드(445)에 연결될 수 있다.
제4 신호 라인(VSS)은 제1 공통 패드(443)에 연결되고, 제1 공통 패드(443)는 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)에 공통으로 연결될 수 있다. 예컨대, 제1 공통 패드(443)는 제1 반도체 발광 소자(421)의 제2 측에서 제2 반도체 발광 소자(422) 상으로 수평 연장되어 제2 반도체 발광 소자(422)의 제2 측에 연결되고, 제2 반도체 발광 소자(422)의 제2 측에서 제3 반도체 발광 소자(423) 상으로 수평 연장되어 제3 반도체 발광 소자(423)의 제2 측에 연결될 수 있다.
한편, 제1 전극 패드(445), 제1 공통 패드(443) 및 연결 라인(370-1 내지 370-4)이 복수의 반도체 발광 소자(421 내지 423) 각각의 상측에 배치되므로, 복수의 반도체 발광 소자(421 내지 423) 각각의 광의 진행을 방해할 수 있다. 이에 따라, 제1 전극 패드(445), 제1 공통 패드(443) 및 연결 라인(370-1 내지 370-4)은 광 투과도가 우수한 도전 물질로 이루어질 수 있다. 예컨대, 제1 전극 패드(445), 제1 공통 패드(443) 및 제 연결 라인(370-1 내지 370-4)은 ITO나 IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
실시예에 따르면, 제1 전극 패드(445), 제1 공통 패드(443) 및 연결 라인(370-1 내지 370-4)이 투명한 도전 물질로 이루어지는 경우, 복수의 반도체 발광 소자(421 내지 423) 각각에서 발광된 광의 진행을 방해하지 않아 해당 광이 용이하게 출사되어, 광 효율 저하를 방지할 수 있다.
한편, 실시예에에 따른 디스플레이 장치(300)는 제2 신호 라인 그룹(362)을 포함할 수 있다.
제2 신호 라인 그룹(362)은 복수의 조립 홀(340H) 각각의 타측에 배치되고, 복수의 신호 라인(VDD_1', VDD_2', VDD_3')를 포함할 수 있다. 도시되지 않았지만, 복수의 신호 라인(VDD_1', VDD_2', VDD_3') 각각과 화소(PX) 사이에 구동 트랜지스터(도 3의 DT)가 연결될 수 있다.
제2 신호 라인 그룹(362)의 복수의 신호 라인(VDD_1', VDD_2', VDD_3') 또한 화소(PX)에 연결될 수 있다. 이를 위해, 도 9a 및 도9b에 도시한 바와 같이, 반도체 발광 소자 패키지(350)는 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)를 포함할 수 있다.
제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 영상을 표시하기 위해 서로 상이한 컬러 광을 발광할 수 있다. 예컨대, 제4 반도체 발광 소자(424)는 청색 반도체 발광 소자이고, 제5 반도체 발광 소자(425)는 녹색 반도체 발광 소자이며, 제6 반도체 발광 소자(426)는 적색 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422), 제4 반도체 발광 소자(424) 및 제5 반도체 발광 소자(425)는 각각 GaN 기반 반도체 재질을 포함하고, 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426) 각각은 GaAs 기반 반도체 재질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제5 신호 라인(VDD_1')은 제5 연결 라인(371-1)을 통해 제4 반도체 발광 소자(424)의 제1 측에 연결되고, 제6 신호 라인(VDD_2')은 제6 연결 라인(371-2)을 통해 제5 반도체 발광 소자(425)의 제1 측에 연결되며, 제7 신호 라인(VDD_3')은 제7 연결 라인(371-3)을 통해 제6 반도체 발광 소자(426)의 제1 측에 연결될 수 있다.
예컨대, 제4 신호 라인(VSS)은 제4 연결 라인(370-4)을 통해 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 제2 측에 연결될 수 있다.
구체적으로, 도 7, 도 9a 및 도9b에 도시한 바와 같이, 제7 신호 라인(VDD_3')은 제7 연결 라인(371-3)을 통해 제2 전극 패드(446)에 연결될 수 있다. 제2 전극 패드(446)는 제6 반도체 발광 소자(426)의 제1 측에 연결될 수 있다. 예컨대, 제2 전극 패드(446)는 제6 반도체 발광 소자(426)의 제1 측에서 제4 반도체 발광 소자(424) 상으로 수평 연장될 수 있다. 이러한 경우, 제7 연결 라인(371-3)은 제4 반도체 발광 소자(424) 상에 위치된 제2 전극 패드(446)에 연결될 수 있다.
제4 신호 라인(VSS)은 제2 공통 패드(444)에 연결되고, 제2 공통 패드(444)는 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)에 공통으로 연결될 수 있다. 예컨대, 제2 공통 패드(444)는 제4 반도체 발광 소자(424)의 제2 측에서 제5 반도체 발광 소자(425) 상으로 수평 연장되어 제5 반도체 발광 소자(425)의 제2 측에 연결되고, 제5 반도체 발광 소자(425)의 제2 측에서 제6 반도체 발광 소자(426) 상으로 수평 연장되어 제6 반도체 발광 소자(426)의 제2 측에 연결될 수 있다.
실시예에서, 제1 내지 제6 반도체 발광 소자(421 내지 426) 각각은 상측에서 전기적 연결이 가능한 수평형 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다. 제1 내지 제6 반도체 발광 소자(421 내지 426) 각각의 제1 측 및 제2 측 모두 상측이나 상면일 수 있다. 예컨대, 제1 측은 제2 도전형 반도체층(421c, 424c)의 상면이고, 제2 측은 제1 도전형 반도체층(421a, 424a)의 상면일 수 있다.
한편, 제2 전극 패드(446), 제2 공통 패드(444) 및 연결 라인(371-1 내지 371-3)이 복수의 반도체 발광 소자(424 내지 426) 각각의 상측에 배치되므로, 복수의 반도체 발광 소자(424 내지 426) 각각의 광의 진행을 방해할 수 있다. 이에 따라, 제2 전극 패드(446), 제2 공통 패드(444) 및 연결 라인(371-1 내지 371-3)은 광 투과도가 우수한 도전 물질로 이루어질 수 있다. 예컨대, 제2 전극 패드(446), 제2 공통 패드(444) 및 연결 라인(371-1 내지 371-3)은 ITO나 IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
실시예에 따르면, 제2 전극 패드(446), 제2 공통 패드(444) 및 연결 라인(371-1 내지 371-3)이 투명한 도전 물질로 이루어지는 경우, 복수의 반도체 발광 소자(424 내지 426) 각각에서 발광된 광의 진행을 방해하지 않아 해당 광이 용이하게 출사되어, 광 효율 저하를 방지할 수 있다.
한편, 실시예의 반도체 발광 소자 패키지(350)에 포함된 복수의 반도체 발광 소자(421 내지 426)은 2개의 화소로 구성되거나 하나의 화소와 하나의 더미 화소로 구성될 수 있다.
도 13에 도시한 바와 같이, 실시예의 반도체 발광 소자 패키지(350)에서 제1 내지 제3 반도체 발광 소자(421 내지 423)는 제1 화소(PX1)를 구성하고, 제4 내지 제6 반도체 발광 소자(421 내지 426)는 제2 화소(PX2)를 구성할 수 있다. 도 13에 도시된 반도체 발광 소자 패키지(350)가 도 7의 조립 홀(340H)에 배치되는 경우, 화소(PX) 당 2개의 화소(PX1, PX2)를 포함하여 화소수가 2배로 증가되므로, 초고해상도 디스플레이를 구현할 수 있다. 즉, 제1 신호 라인 그룹(361)에 포함된 제1 내지 제3 신호 라인(VDD_1 내지 VDD_3)으로 인가된 청색 데이터 신호, 녹색 데이터 신호 및 적색 데이터 신호에 의해 제1 화소(PX1)를 구성하는 제1 내지 제3 반도체 발광 소자(421 내지 423) 각각에서 청색 광, 녹색 광 및 적색 광이 발광될 수 있다. 제2 신호 라인 그룹(362)에 포함된 제1 내지 제3 신호 라인(VDD_1' 내지 VDD_3')으로 인가된 청색 데이터 신호, 녹색 데이터 신호 및 적색 데이터 신호에 의해 제2 화소(PX2)를 구성하는 제4 내지 제6 반도체 발광 소자(424 내지 426) 각각에서 청색 광, 녹색 광 및 적색 광이 발광될 수 있다.
도 14에 도시한 바와 같이, 실시예의 반도체 발광 소자 패키지(350)에서 제1 내지 제3 반도체 발광 소자(421 내지 423)는 하나의 화소(PX)를 구성하고, 제4 내지 제6 반도체 발광 소자(424 내지 426)는 더미 화소(PX_D)를 구성할 수 있다. 도 14에 도시된 반도체 발광 소자 패키지(350)가 도 7에 도시된 조립 홀(340H)에 배치되는 경우, 해당 화소(PX)는 영상을 표시하고 더미 화소(PX_D)는 영상을 표시하지 않는다.
제1 신호 라인 그룹(361)에 포함된 제1 내지 제3 신호 라인(VDD_1 내지 VDD_3)으로 인가된 청색 데이터 신호, 녹색 데이터 신호 및 적색 데이터 신호에 의해 화소(PX1)를 구성하는 제1 내지 제3 반도체 발광 소자(421 내지 423) 각각에서 청색 광, 녹색 광 및 적색 광이 발광될 수 있다. 더미 화소(PX_D)에 포함된 제4 내지 제6 반도체 발광 소자(424 내지 426)는 발광되지 않을 수 있다. 즉, 더미 화소(PX_D)에 포함된 제4 내지 제6 반도체 발광 소자(424 내지 426) 각각에 청색 데이터 신호, 녹색 데이터 신호 및 적색 데이터 신호가 공급되지 않는다.
해당 화소(PX1)를 구성하는 제1 내지 제3 반도체 발광 소자(421 내지 423) 중 적어도 하나 이상의 반도체 발광 소자가 고장나 발광되지 않는 경우, 해당 고장난 반도체 발광 소자를 더미 화소(PX_D)를 구성하는 제4 내지 제6 반도체 발광 소자(424 내지 426) 중에서 적어도 하나 이상의 반도체 발광 소자로 대체하여 사용할 수 있다. 예컨대, 해당 화소(PX1)를 구성하는 제2 반도체 발광 소자(422)가 고장난 경우, 제2 반도체 발광 소자(422)와 동일한 컬러 광, 즉 녹색 광을 발광하는 제5 반도체 발광 소자(425)로 제2 반도체 발광 소자(422)를 대체하여 사용할 수 있다. 이를 위해, 녹색 데이터 신호를 제2 신호 라인(VDD_2) 대신에 제5 신호 라인(VDD_2')으로 공급하여 줌으로써, 해당 녹색 데이터 신호가 제2 반도체 발광 소자(422)로 공급되지 않고 대신 제5 반도체 발광 소자(425)로 공급되어 제5 반도체 발광 소자(425)에서 녹색 광이 발광될 수 있다.
이하에서 도 9a, 도 9b 및 도 10을 참조하여 실시예에 따른 반도체 발광 소자 패키지(350)를 설명한다.
도 9a 내지 도 10c를 참조하면, 실시예에 따른 반도체 발광 소자 패키지(350)는 반도체 기판(410), 제1 반도체 발광 소자(421), 한 쌍의 조립 배선(441, 442), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)를 포함할 수 있다.
반도체 기판(410)은 제1 반도체 발광 소자(421), 한 쌍의 조립 배선(441, 442), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)를 지지하는 역할을 할 수 있다.
반도체 기판(410)은 제1 영역(411)과 제2 영역(412)을 가질 수 있다. 예컨대, 제1 영역(411)과 제2 영역(412)은 수평 방향에서 서로 접할 수 있다.
제1 반도체 발광 소자(421)는 반도체 기판(410)의 제1 영역(411) 상에 배치되고, 한 쌍의 조립 배선(441, 442)이 반도체 기판(410)의 제2 영역(412) 상에 배치될 수 있다. 따라서, 한 쌍의 조립 배선(441, 442)과 제1 반도체 발광 소자(421)는 서로 수평으로 배치될 수 있다. 즉, 한 쌍의 조립 배선(441, 442)과 제1 반도체 발광 소자(421)는 수직으로 중첩되지 않을 수 있다.
제1 반도체 발광 소자(421)는 제1 도전형 반도체층(421a), 활성층(421b) 및 제2 도전형 반도체층(421c)을 포함할 수 있다. 예컨대, 제1 도전형 반도체층(421a)은 n형 반도체층이고, 제2 도전형 반도체층(421c)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 제1 반도체 발광 소자(421)에 전압이 인가되는 경우, 제1 도전형 반도체층(421a)에서 전자들이 생성되어 활성층(421b)으로 공급되고, 제2 도전형 반도체층(421c)에서 정공들이 생성되어 활성층(421b)으로 공급될 수 있다. 활성층(421b)에서 전자들과 정공들이 재결합함으로써, 활성층(421b)의 반도체 물질의 에너지 밴드갭에 상응하는 파장에 해당하는 컬러 광이 생성될 수 있다. 예컨대, 제1 반도체 발광 소자(421)의 활성층(421b)은 청색 광을 발광하는 반도체 물질로 이루어질 수 있다.
한편, 반도체 기판(410)은 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)을 공유할 수 있다. 즉, 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)이 반도체 기판(410)으로 사용될 수 있다. 따라서, 반도체 기판(410)의 제1 영역(411)과 제2 영역(412) 모두 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)일 수 있다. 이러한 경우, 제1 도전형 반도체층(421a)의 일측 영역, 즉 반도체 기판(410)의 제1 영역(411) 상에 활성층(421b) 및 제2 도전형 반도체층(421c)이 형성됨으로써, 제1 도전형 반도체층(421a), 활성층(421b) 및 제2 도전형 반도체층(421c)을 포함하는 제1 반도체 발광 소자(421)가 반도체 기판(410)의 제1 영역(411) 상에 배치될 수 있다. 아울러, 제1 도전형 반도체층(421a)의 다른 영역, 즉 반도체 기판(410)의 제2 영역(412) 상에 한 쌍의 조립 배선(441, 442)이 배치될 수 있다.
한 쌍의 조립 배선(441, 442)은 자가 조립 방식을 이용하여 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)를 반도체 기판(410)의 제2 영역(412) 상에 조립하도록 할 수 있다. 예컨대, 한 쌍의 조립 배선(441, 442)에 인가된 교류 전압에 의해 DEP force가 형성되고, 이 DEP force에 의해 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)가 한 쌍의 조립 배선(441, 442) 상에 조립될 수 있다. 도면에 도시되지 않았지만, 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)가 용이하게 조립되도록 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각에 대응하는 조립 홀들(도 15의 1021 내지 1023)을 포함하는 격벽(도 16e의 1030)이 형성될 수 있다. 해당 격벽(1030)은 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)가 조립된 후에 제거될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 실시예에 따른 반도체 발광 소자 패키지(350)는 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)를 포함할 수 있다.
반도체 기판(410)은 제3 영역(413)을 가질 수 있다. 이때, 제2 영역(412)은 제1 영역(411)과 제3 영역(413) 사이에 위치될 수 있다. 따라서, 제1 영역(411), 제2 영역(412) 및 제3 영역(413)이 수평 방향을 따라 순차적으로 위치될 수 있다.
제4 반도체 발광 소자(424)는 반도체 기판(410)의 제3 영역(413) 상에 배치될 수 있다. 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 한 쌍의 조립 배선(441, 442) 상에 배치될 수 있다.
자가 조립 공정시, 한 쌍의 조립 배선(441, 442)에 형성된 DEP force에 의해 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423)뿐만 아니라 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 또한 한 쌍의 조립 배선(441, 442) 상에 조립될 수 있다.
자가 조립 공정시 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 자석의 이동에 의해 이동될 수 있다. 이러한 경우, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 이동성을 강화하기 위해, 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각은 자성층(422-1, 423-1, 425-1)을 포함할 수 있다. 자성층(422-1, 423-1, 425-1)은 니켈, 코발트 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 자성층(422-1, 423-1, 425-1)은 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 하측에 구비될 수 있지만, 이에 대해서는 한정하지 않는다.
도면에 도시되지 않았지만, 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 용이하게 조립되도록 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각에 대응하는 조립 홀들(도 15의 1021 내지 1023)을 포함하는 격벽(1030)이 형성될 수 있다. 해당 격벽(1030)은 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 조립된 후에 제거될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 제4 반도체 발광 소자(424)는 제1 도전형 반도체층(424a), 활성층(424b) 및 제2 도전형 반도체층(424c)을 포함할 수 있다. 제1 도전형 반도체층(424a)은 n형 반도체층이고, 제2 도전형 반도체층(424c)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
제4 반도체 발광 소자(424)의 제1 도전형 반도체층(424a)는 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)와 연결될 수 있다. 즉, 제4 반도체 발광 소자(424)의 제1 도전형 반도체층(424a)과 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)은 일체로 형성될 수 있다. 따라서, 제1 반도체 발광 소자(421)의 제1 도전형 반도체층(421a)이나 제4 반도체 발광 소자(424)의 제1 도전형 반도체층(424a)가 반도체 기판(410)의 제1 영역(411), 제2 영역(412) 및 제3 영역(413)으로 사용될 수 있다.
예컨대, 반도체 기판(410)의 제2 영역(412) 상에는 제1 반도체 발광 소자(421)의 활성층(421b) 및 제2 도전형 반도체층(421c)이나 제4 반도체 발광 소자(424)의 활성층(424b) 및 제2 도전형 반도체층(424c)이 배치되지 않는다. 따라서, 반도체 기판(410)의 제2 영역(412) 상에 리세스(도 16c나 도 16d의 1010)가 형성될 수 있다.
예컨대, 제1 반도체 발광 소자(421)와 제4 반도체 발광 소자(424) 사이에 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 배치될 수 있다. 예컨대, 제2 반도체 발광 소자(422)와 제5 반도체 발광 소자(425) 사이에 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)가 배치될 수 있다.
제1 반도체 발광 소자(421)와 제4 반도체 발광 소자(424)는 반도체 발광 소자 패키지(350)의 중심을 기준으로 서로 대칭될 수 있다. 제2 반도체 발광 소자(422)와 제5 반도체 발광 소자(425)는 반도체 발광 소자 패키지(350)의 중심을 기준으로 서로 대칭될 수 있다. 제3 반도체 발광 소자(423)와 제6 반도체 발광 소자(426)은 반도체 발광 소자 패키지(350)의 중심을 기준으로 서로 대칭될 수 있다.
제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)는 한 쌍의 조립 배선(441, 442) 상에 배치될 수 있다. 예컨대, 한 쌍의 조립 배선(441, 442)에 형성된 DEP force에 의해 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 동시에 한 쌍의 조립 배선(441, 442) 상에 자가 조립될 수 있다.
예컨대, 제2 반도체 발광 소자(422)와 제5 반도체 발광 소자(425) 사이에 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)가 배치될 수 있다. 이에 따라, 한 쌍의 조립 배선(441, 442)의 길이 방향, 즉 Y 방향을 따라 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제6 반도체 발광 소자(426) 및 제5 반도체 발광 소자(425)의 순서로 배치될 수 있다.
제3 반도체 발광 소자(423)와 제6 반도체 발광 소자(426)는 한 쌍의 조립 배선(441, 442)의 길이 방향을 기준으로 서로 대칭될 수 있다. 예컨대, 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)는 위에서 볼 때 원형을 가질 수 있다. 즉, 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426) 각각이 반구형을 가지므로, 이러한 반구형을 갖는 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)가 서로 대칭되도록 배치됨으로써, 제3 반도체 발광 소자(423) 및 제6 반도체 발광 소자(426)는 위에서 볼 때 원형을 가질 수 있다. 예컨대, 제3 반도체 발광 소자(423)는 한 쌍의 조립 배선(441, 442) 중 제1 조립 배선(441) 상에 배치되고, 제6 반도체 발광 소자(426)는 한 쌍의 조립 배선(441, 442) 중 제2 조립 배선(442) 상에 배치될 수 있다.
한편 미설명 부호 461 내지 466은 컨택홀일 수 있다. 이들 컨택홀(461 내지 466)을 통해 복수의 연결 라인(370-1 내지 370-4, 371-1 내지 371-3)이 반도체 발광 소자 패키지(350)의 복수의 반도체 발광 소자(421 내지 426)에 연결될 수 있다.
한편, 도 11a 및 도 11b에 도시한 바와 같이, 제3 반도체 발광 소자(423)의 일부와 제6 반도체 발광 소자(426)의 일부는 서로 연결되고, 제3 반도체 발광 소자(423)과 제6 반도체 발광 소자(426) 사이에 리세스(450)가 형성될 수 있다.
제3 반도체 발광 소자(423)는 제1 도전형 반도체층(423a), 활성층(423b) 및 제2 도전형 반도체층(423c)을 포함할 수 있다. 제6 반도체 발광 소자(426)는 제1 도전형 반도체층(426a), 활성층(426b) 및 제2 도전형 반도체층(426c)을 포함할 수 있다.
예컨대, 제3 반도체 발광 소자(423)의 제1 도전형 반도체층(423a)와 제6 반도체 발광 소자(426)의 제1 도전형 반도체층(426a)은 연결될 수 있다. 도 13에 도시한 바와 같이 2개의 화소(PX1, PX2)로 구동되는 경우, 제2 공통 패드(444)가 제6 반도체 발광 소자(426)의 제1 도전형 반도체층(426a)에 연결되지 않더라도, 제1 공통 패드(443)기 제3 반도체 발광 소자(423)의 제1 도전형 반도체층(423a)에 연결될 수 있다. 이에 따라, 제1 전극 패드(445)와 제2 전극 패드(446)에 서로 상이한 적색 데이터 신호를 공급하여 줌으로써, 제1 화소(PX1)의 제3 반도체 발광 소자(423)와 제2 화소(PX2)의 제6 반도체 발광 소자(426) 각각에서 서로 상이한 휘도(또는 계조)를 얻을 수 있어, 초고해상도 구현이 가능하다.
도시되지 않았지만, 제3 반도체 발광 소자(423)의 제1 도전형 반도체층(423a)와 제6 반도체 발광 소자(426)의 제1 도전형 반도체층(426a)이 연결되지 않고 서로 공간적으로 이격되어 절연 물질을 사이에 두고 절연될 수도 있다.
미설명 부호 423-2는 전극으로서, 오믹 컨택 특성이 우수한 금속을 포함할 수 있다. 해당 전극(423-2)에 제1 전극 패드(445)나 제2 전극 패드(446)이 연결될 수 있다.
한편, 실시예에 따른 반도체 발광 소자 패키지(350)는 제1 전극 패드(445), 제2 전극 패드(446), 제1 공통 패드(443) 및 제2 공통 패드(444)를 포함할 수 있다. 이들 제1 전극 패드(445), 제2 전극 패드(446), 제1 공통 패드(443) 및 제2 공통 패드(444)은 제1 내지 제6 반도체 발광 소자(421 내지 426) 상에 배치되므로, 해당 광들의 전방 진행을 방해하지 않도록 투명한 도전 재질로 이루어질 수 있다.
예컨대, 제1 전극 패드(445)는 제3 반도체 발광 소자(423)의 제2 측 상에서 제1 반도체 발광 소자(421)의 제2 측 방향으로 수평 연장되고, 제2 전극 패드(446)는 제6 반도체 발광 소자(426)의 제2 측 상에서 제4 반도체 발광 소자(424)의 제2 측 방향으로 수평 연장될 수 있다.
예컨대, 제1 공통 패드(443)는 제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 제1 측 상에 공통으로 연결되고, 제2 공통 패드(444)는 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 제1 측 상에 공통으로 연결될 수 있다.
제1 반도체 발광 소자(421), 제2 반도체 발광 소자(422) 및 제3 반도체 발광 소자(423) 각각의 전류가 제1 공통 패드(443)를 통해 제4 신호 라인(VSS)로 흐를 수 있다. 제4 반도체 발광 소자(424), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 전류가 제2 공통 패드(444)를 통해 제4 신호 라인(VSS)로 흐를 수 있다.
제1 공통 패드(443)는 제3 반도체 발광 소자(423)에서 제2 반도체 발광 소자(422)를 경유하여 제1 반도체 발광 소자(421)로 연장될 수 있다. 제2 공통 패드(444)는 제6 반도체 발광 소자(426)에서 제5 반도체 발광 소자(425)를 경유하여 제4 반도체 발광 소자(424)로 연장될 수 있다.
제1 공통 패드(443)와 제2 공통 패드(444)는 반도체 발광 소자 패키지(350)의 중심을 기준으로 대각선 상에 위치될 수 있다. 제1 공통 패드(443)와 제2 공통 패드(444) 각각은 소정의 위치에서 절곡된 절곡부(443a, 444a)를 가질 수 있다. 예컨대, 제1 공통 패드(443)와 제2 공통 패드(444) 각각의 절곡부(443a, 444a)는 제2 반도체 발광 소자(422)의 제2 측 상이나 제5 반도체 발광 소자(425)의 제2 측 상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 실시예에 따른 반도체 발광 소자 패키지(350)는 제1 절연층(431), 제2 절연층(432) 및 제3 절연층(433)을 포함할 수 있다.
제1 절연층(431)은 반도체 기판(410)의 제2 영역(412)과 한 쌍의 조립 배선(441, 442) 사이에 형성될 수 있다. 제1 절연층(431)은 반도체 기판(410)과 한 쌍의 조립 배선(441, 442) 사이의 전기적인 쇼트를 방지할 수 있다.
제2 절연층(432)은 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각의 둘레에 형성될 수 있다. 제2 절연층(432)은 2 반도체 발광 소자, 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각을 반도체 기판(410)에 단단하게 고정할 수 있다.
제3 절연층(433)은 제1 내지 제6 반도체 발광 소자(421 내지 426) 상에 형성될 수 있다. 제3 절연층(433)은 제1 내지 제6 반도체 발광 소자(421 내지 426)를 외부의 충격이나 외부의 이물질에 의한 전기적 쇼트로부터 보호될 수 있다.
제1 절연층(431), 제2 절연층(432) 및 제3 절연층(433)은 상이한 절연 물질로 이루어질 수 있다. 예컨대, 제1 절연층(431) 및 제3 절연층(433)은 무기 물질로 이루어지고, 제2 절연층(432)은 유기 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 절연층(431)과 제3 절연층(433)은 동일한 절연 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 실시예에 따른 반도체 발광 소자 패키지(350)에서 복수의 반도체 발광 소자(422, 423, 425, 426)는 자가 조립 공정을 이용하여 도 7 및 도 8에 도시한 조립 홀(340H)에 조립될 수 있다. 실시예의 반도체 발광 소자 패키지(350)는 복수의 반도체 발광 소자(421 내지 426)가 구비되므로, 자가 조립 공정시 자석에 의해 반도체 발광 소자 패키지(350)가 이동되기가 쉽지 않을 수 있다. 따라서, 반도체 발광 소자 패키지(350)의 이동성을 강화하기 위해 반도체 발광 소자 패키지(350)의 한 쌍의 조립 배선(441, 442)은 적어도 자성층을 포함하는 적어도 2개 이상의 금속층을 포함할 수 있다. 자성층의 면적이 클수록 자화 특성이 증가될 수 있다. 이를 위해, 한 쌍의 조립 배선(441, 442)의 전체 폭(W1)은 제1 반도체 발광 소자(421) 또는 제4 반도체 발광 소자(424)의 폭(W2)보다 클 수 있다.
한편, 실시예에 따른 반도체 발광 소자 패키지(350)는 도 12에 도시한 웨이퍼(1000) 상에서 제조될 수 있다. 즉, 웨이퍼(1000) 상에 제1 반도체 발광 소자(421)나 제4 반도체 발광 소자(424)를 형성하기 위한 에피층(도 16a의 1005)이 형성되고, 에피층(1005)의 상측이 식각되어 리세스(1010)가 형성되고, 그 리세스(1010)에 한 쌍의 조립 배선(441, 442)을 형성하며, 자가 조립 공정을 이용하여 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 조립된 후, 일련의 후공정을 통해 에피층(1005)에서 형성된 제1 반도체 발광 소자(421) 및 제4 반도체 발광 소자(424)와 더불어 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)를 포함하는 반도체 발광 소자 패키지(350)가 복수개 제조될 수 있다. 이후, 분리 공정을 통해 복수의 반도체 발광 소자 패키지(350)가 웨이퍼(1000)로부터 분리될 수 있다.
[반도체 발광 소자 패키지의 제조 공정]
도 15 내지 도 34는 실시예에 따른 반도체 발광 소자 패키지의 제조 공정을 도시한다.
도 15를 참조하면, 먼저 웨이퍼(1000) 상에 제2 방향(Y)을 따라 복수의 홀(1021, 1022, 1023)이 형성될 수 있다.
구체적으로, 도 16a에 도시한 바와 같이, 웨이퍼(1000) 상에 에피층(1005)이 형성될 수 있다. 에피층(1005)은 복수의 반도체층(1005a, 1005b, 1005c)을 포함할 수 있다. 복수의 반도체층은 제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)을 포함할 수 있다. 제1 반도체층(1005a) 제2 반도체층(1005b) 및 제3 반도체층(1005c)은 각각 복수의 층을 포함할 수 있다.
예컨대, 웨이퍼(1000)는 에피층(1005)을 지지하며, 또한 에피층(1005)이 용이하게 증착되도록 하는 부재로서, 예컨대 사파이어 기판, 반도체 기판, 세라믹 기판일 수 있다.
예컨대, 제1 반도체층(1005a)은 제1 도전형 반도체층으로서, 제1 도전형 도펀트를 포함할 수 있다. 예컨대, 제2 반도체층(1005b)은 활성층으로서, 광을 생성할 수 있다. 활성층(1005b)의 반도체 재질의 밴드갭에 상응하는 파장을 갖는 광이 생성될 수 있다. 예컨대, 제3 반도체층(1005c)은 제2 도전형 반도체층으로서, 제2 도전형 도펀트를 포함할 수 있다. 제1 도전형 도펀트는 n형 도펀트이고, 제2 도전형 도펀트는 p형 도펀트일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)은 증착 장비, 예컨대 MOCVD 증착 장비를 이용하여 웨이퍼(1000) 상에 순차적으로 증착될 수 있다.
나중에 설명하겠지만, 에피층(1005)의 제1 영역(411)을 이용하여 제1 반도체 발광 소자(도 32의 421)가 형성되고, 에피층(1005)의 제2 영역(412)을 이용하여 제4 반도체 발광 소자(424)가 형성될 수 있다. 따라서, 제1 반도체 발광 소자(421)와 제4 반도체 발광 소자(424)는 동일한 반도체 재질로 이루어진 활성층(도 33의 421b, 424b)을 포함하므로, 동일한 컬러 광을 생성할 수 있다.
한편, Y 방향을 따라 에피층(1005)의 상면부터 내부로 움푹 들어가도록 식각됨으로써, 리세스(1010)가 형성될 수 있다. 즉, 에피층(1005)의 제3 반도체층(1005c) 및 제2 반도체층(1005b)이 제거되고 제1 반도체층(1005a)의 상면 일부가 제거되어, 리세스(1010)가 형성될 수 있다. 따라서, 리세스(1010)의 깊이는 제3 반도체층(1005c)의 두께, 제2 반도체층(1005b)의 두께 그리고 제1 반도체층(1005a)의 상면 일부가 제거된 두께의 합일 수 있다.
리세스(1010)가 형성되더라도, 에피층(1005)은 리세스(1010) 아래를 통해 서로 연결될 수 있다. 즉, 리세스(1010)의 바닥부는 에피층(1005)의 제1 반도체층(1005a)이므로, 리세스(1010)의 양측의 에피층(1005)의 제1 반도체층(1005a)이 서로 연결될 수 있다. 리세스(1010)의 좌측 상의 에피층(1005)의 제1 반도체층(1005a)이 제1 영역(411)으로 정의되고, 리세스(1010) 아래의 에피층(1005)의 제1 반도체층(1005a)이 제2 영역(412)으로 정의되며, 리세스(1010)의 우측 상의 에피층(1005)의 제1 반도체층(1005a)이 제3 영역(413)으로 정의될 수 있다.
도 16b에 도시한 바와 같이, 에피층(1005) 상에 절연층(431a)이 형성될 수 있다. 에피층(1005)이 도펀트를 포함하므로, 에피층(1005)을 절연시키기 위해 절연층(431a)이 형성될 수 있다.
도 16c에 도시한 바와 같이, 리세스(1010)에 한 쌍의 조립 배선(441, 442)이 형성될 수 있다. 예컨대, 절연층(431a) 상에 금속막이 증착된 후 패터닝됨으로써, 리세스(1010)에 한 쌍의 조립 배선(441, 442)이 형성될 수 있다. 한 쌍의 조립 배선(441, 442)은 제2 방향(Y)을 따라 길게 형성될 수 있다. 한 쌍의 조립 배선(441, 442)은 전기 전도도가 우수한 금속으로 이루어질 수 있다. 한 쌍의 조립 배선(441, 442)은 각각 자석에 의해 용이하게 자화될 수 있는 자성층을 포함할 수 있다.
도 16d에 도시한 바와 같이, 한 쌍의 조립 배선(441, 442) 및 절연층(431a) 상에 또 다른 절연층(431b)이 형성될 수 있다. 절연층(431a)과 다른 절연층(431b)은 동일한 절연 재질로 이루어질 수 있다. 이에 따라, 절연층(431a)과 다른 절연층(431b)에 의해 제1 절연층(431)이 형성될 수 있다. 따라서, 제1 절연층(431)에 의해 한 쌍의 조립 배선(441, 442)과 에피층(1005) 간의 전기적인 쇼트가 방지되고, 에피층(1005)이 외부의 이물질로부터 보호될 수 있다.
도 16e에 도시한 바와 같이, 제1 절연층(431) 상에 격벽(1030)이 형성될 수 있다. 격벽(1030)은 비교적 두꺼운 두께로 형성되므로, 유기 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
도 15에 도시한 바와 같이, 격벽(1030)은 복수의 조립 홀(1021 내지 1023)을 포함할 수 있다. 복수의 조립 홀(1021 내지 1023)은 리세스(1010) 내의 한 쌍의 조립 배선(441, 442) 상에 위치될 수 있다.
한편, 도 17a 및 도 17b를 참조하면, 자가 조립을 이용하여 한 쌍의 조립 배선(441, 442) 상에 복수의 반도체 발광 소자(422, 423, 425)가 조립될 수 있다.
구체적으로, 자가 조립을 위해 웨이퍼(1000)가 유체(미도시)가 채워진 챔버에 장착된 후, 한 쌍의 조립 배선(441, 442)에 인가된 교류 전압에 의해 DEP force가 형성될 수 있다. 자석이 이동함에 따라 유체 내의 복수의 반도체 발광 소자(422, 423, 425)가 이동될 수 있다. 복수의 반도체 발광 소자(422, 423, 425)가 유체 내에 이동되다가 웨이퍼(1000) 상의 복수의 조립 홀(1021 내지 1023)에 조립될 수 있다. 즉, 한 쌍의 조립 배선(441, 442)에 의해 형성된 DEP force가 복수의 조립 홀(1021 내지 1023) 각각에 형성되므로, 이 DEP force에 의해 상기 이동 중이 복수의 반도체 발광 소자(422, 423, 425)가 각각 복수의 조립 홀(1021 내지 1023)에 조립될 수 있다.
동시 조립을 위해 복수의 반도체 발광 소자(422, 423, 425)는 서로 상이한 모양을 가질 수 있다.
복수의 반도체 발광 소자(422, 423, 425) 각각은 미리 제조된 부품일 수 있다. 즉, 일련의 반도체 공정을 이용하여 복수의 반도체 발광 소자(422, 423, 425) 각각이 제조될 수 있다. 복수의 반도체 발광 소자(422, 423, 425) 각각은 제1 도전형 반도체층(미도시), 활성층(미도시), 제2 도전형 반도체층(미도시) 및 자성층(도 20a의 422-1, 423-1, 425-1)을 포함할 수 있다. 예컨대, 제3 반도체 발광 소자(423)은 제1 도전형 반도체층의 상면 상에 제1 전극(423-2)을 포함하지만, 이에 대해서는 한정하지 않는다. 제1 전극(423-2)에 공통 패드(도 9a의 443, 444)가 연결될 수 있다.
먼저, 도 18a, 도 19a 및 도 20a에 도시한 바와 같이, 한 쌍의 조립 배선(441, 442) 상에 형성된 DEP force에 의해 복수의 반도체 발광 소자(422, 423, 425)가 각각 복수의 조립 홀(1021 내지 1023)에 조립될 수 있다.
이후, 폴리머를 스프레이 방식으로 분사한 후 제거함으로써, 복수의 반도체 발광 소자(422, 423, 425) 각각이 폴리머에 의해 제1 절연층(431)에 부착될 수 있다. 폴리머가 제거될 때, 격벽(1030)도 함께 제거될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도 21을 참조하면, 마스크(1040)를 이용하여 부분적으로 패터닝함으로써, 제3 반도체 발광 소자(423)로부터 제3 반도체 발광 소자(423)와 제6 반도체 발광 소자(426)가 형성되고, 에피층(1005)에서 제1 반도체층(1005a), 즉 제1 도전형 반도체층이 노출되고 또한 제2 반도체 발광 소자(422) 및 제5 반도체 발광 소자(425) 각각에서 제1 도전형 반도체층이 노출될 수 있다.
구체적으로, 도 22a에 도시한 바와 같이 마스크(1040)에 의해 에피층(1005)의 일부 영역이 차단된 후, 도 22b에 도시한 바와 같이 마스크(1040)에 의해 차단되지 않은 에피층(1005)의 제3 반도체층(1005c) 및 제2 반도체층(1005b)이 제거되어 제1 반도체층(1005a)이 노출될 수 있다. 제1 반도체층(1005a)의 상면 일부도 제거될 수 있지만, 이에 대해서는 한정하지 않는다. 이후, 마스크(1040)가 제거될 수 있다.
도 23a에 도시한 바와 같이 마스크(1040)에 의해 제3 반도체층(1005c)의 중심을 제외한 나머지 영역이 차단된 후, 도 23b에 도시한 바와 같이 마스크(1040)에 의해 차단되지 않은 제3 반도체 발광 소자(423)의 중심에 위치된 제2 도전형 반도체층(423c)과 활성층(423b)이 제거되어 제1 도전형 반도체층이 노출되는 리세스(450)이 형성될 수 있다. 제1 도전형 반도체층의 상면 일부도 제거될 수 있지만, 이에 대해서는 한정되지 않는다. 이후, 마스크(1040)가 제거될 수 있다.
제3 반도체 발광 소자(423)의 중심선을 기준으로 제3 반도체 발광 소자(423)와 제6 반도체 발광 소자(426)로 분리될 수 있다. 제3 반도체 발광 소자(423)와 제6 반도체 발광 소자(426)가 분리됨에도 불구하고, 제3 반도체 발광 소자(423)와 제6 반도체 발광 소자(426)는 연결될 수 있다. 즉, 제1 도전형 반도체층에 의해 제3 반도체 발광 소자(423)와 제6 반도체 발광 소자(426)가 연결될 수 있다.
도 24a에 도시한 바와 같이 마스크(1040)에 의해 제2 반도체 발광 소자(422)의 일부 영역이 차단된 후, 도 24b에 도시한 바와 같이 마스크(1040)에 의해 차단되지 않은 제2 반도체 발광 소자(422)의 제2 도전형 반도체층 및 활성층이 제거되어 제1 도전형 반도체층이 노출될 수 있다. 제1 도전형 반도체층의 상면 일부도 제거될 수 있지만, 이에 대해서는 한정되지 않는다. 이후 마스크(1040)가 제거될 수 있다.
한편, 도 25를 참조하면, 제1 공통 패드(443) 및 제2 공통 패드(444)가 형성될 수 있다.
구체적으로, 도 26a 및 도 26b에 도시한 바와 같이, 웨이퍼(1000) 상에 금속막이 증착된 후 패터닝되어, 제1 공통 패드(443) 및 제2 공통 패드(444)가 형성될 수 있다.
예컨대, 제1 공통 패드(443)에 의해 에피층(1005)의 제1 영역(411)의 제1 반도체층(1005a), 제2 반도체 발광 소자(422)의 제1 도전형 반도체층 및 제3 반도체 발광 소자(423)의 제1 도전형 반도체층(423a)이 연결될 수 있다.
예컨대, 제2 공통 패드(444)에 의해 에피층(1005)의 제3 영역(413)의 제1 반도체층(1005a), 제5 반도체 발광 소자(425)의 제1 도전형 반도체층 및 제6 반도체 발광 소자(426)의 제1 도전형 반도체층(426a)이 연결될 수 있다.
도시되지 않았지만, 제1 공통 패드(443) 및 제2 공통 패드(444)는 한 쌍의 조립 배선(441, 442)에 연결될 수도 있지만, 이에 대해서는 한정하지 않는다.
이후, 도 27a 및 도 27b에 도시한 바와 같이, 리세스(1010) 내에 제2 절연층(432)이 형성될 수 있다.
예컨대, 제2 절연층(432)은 한 쌍의 조립 배선(441, 442) 상에 배치된 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426)가 각각의 둘레를 따라 형성될 수 있다. 제2 절연층(432)에 의해 제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각이 단단히 제1 절연층(431)에 고정될 수 있다.
제2 반도체 발광 소자(422), 제3 반도체 발광 소자(423), 제5 반도체 발광 소자(425) 및 제6 반도체 발광 소자(426) 각각이 단단히 제1 절연층(431)에 고정되는 경우, 제2 절연층(432)은 생략될 수 있다.
한편, 도 28을 참조하면, 마스크(1050)를 이용하여 에피층(1005)이 패터닝되어, 웨이퍼(1000) 상에 복수의 반도체 발광 소자 패키지(350)가 형성될 수 있다. 예컨대, 에피층(1005)의 모든 층, 즉 제1 반도체층(1005a), 제2 반도체층(1005b) 및 제3 반도체층(1005c)이 제거되어 웨이퍼(1000), 예컨대 사파이어 기판의 상면이 노출될 수 있다.
구체적으로, 도 29에 도시한 바와 같이, 마스크(1050)이 이용하여 에피층(1005)의 제2 영역(412)이 패터닝되어, 에피층(1005)의 제2 영역(412) 상에 형성된 복수의 제2 반도체 발광 소자(422), 복수의 제3 반도체 발광 소자(423), 복수의 제5 반도체 발광 소자(425) 및 복수의 제6 반도체 발광 소자(426) 중에서 하나의 제2 반도체 발광 소자(422), 하나의 제3 반도체 발광 소자(423), 하나의 제5 반도체 발광 소자(425) 및 하나의 제6 반도체 발광 소자(426)를 포함하는 복수의 반도체 발광 소자 패키지(350)가 형성될 수 있다. 이때, 복수의 반도체 발광 소자 패키지(350) 사이에 리세스(1060)가 형성될 수 있다.
도 30a에 도시한 바와 같이 마스크(1050)를 이용하여 에피층(1005)의 제1 영역(411) 및 제3 영역(413)이 패터닝되어, 도 30b에 도시한 바와 같이 에피층(1005)의 제1 영역(411) 상에 제1 반도체 발광 소자(421)가 형성되고, 에피층(1005)의 제3 영역(413) 상에 제4 반도체 발광 소자(424)가 형성될 수 있다.
도 31에 도시한 바와 같이 마스크(1050)를 이용하여 에피층(1005)의 제1 영역(411)이 패터닝되어, 에피층(1005)의 제1 영역(411) 상에 제1 반도체 발광 소자(421)가 형성될 수 있다.
한편, 도 32를 참조하면, 제1 전극 패드(445) 및 제2 전극 패드(446)가 형성될 수 있다.
구체적으로, 도 33에 도시한 바와 같이, 웨이퍼(1000) 상에 금속막이 증착된 후 패터닝되어, 제1 전극 패드(445) 및 제2 전극 패드(446)가 형성될 수 있다.
제1 전극 패드(445)는 제3 반도체 발광 소자(423)의 일 영역 상에서 제1 방향(X)을 따라 연장되어 제1 반도체 발광 소자(421)의 일 영역 상에 형성될 수 있다. 예컨대, 제1 전극 패드(445)의 일측 끝단은 제3 반도체 발광 소자(423)의 제2 도전형 반도체층(423c)의 상면에 접할 수 있다.
제2 전극 패드(446)는 제6 반도체 발광 소자(426)의 일 영역 상에서 제1 방향(-X)을 따라 연장되어 제4 반도체 발광 소자(424)의 일 영역 상에 형성될 수 있다. 예컨대, 제2 전극 패드(446)의 일측 끝단은 제6 반도체 발광 소자(426)의 제2 도전형 반도체층(426c)의 상면에 접할 수 있다.
이후, 제1 전극 패드(445) 및 제2 전극 패드(446)을 포함하는 웨이퍼(1000) 상에 제3 절연층(도 10a의 433)이 형성될 수 있다. 제3 절연층(433)과 제1 절연층(431)은 동일한 절연 재질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도 34에 도시한 바와 같이, 복수의 반도체 발광 소자 패키지(350) 각각이 웨이퍼(1000)로부터 분리될 수 있다.
이와 같이 분리된 복수의 반도체 발광 소자 패키지(350)가 도 8에 도시된 디스플레이 디스플레이 기판(310) 상에 자가 조립 공정을 이용하여 조립됨으로써, 디스플레이 장치(300)가 제조될 수 있다.
이상에서는 실시예에 따른 반도체 발광 소자(도 9a의 350)를 바탕으로 자가 조립 방식을 이용하여 디스플레이 장치(300)를 제조하는 방법을 상세히 설명하였다.
실시예에 따른 반도체 발광 소자(도 9a의 350)는 전사 방식을 이용하여 디스플레이 장치로 제조될 수도 있다.
이하에서 도 35a 및 도 35b를 참조하여 전사 방식을 이용한 디스플레이 장치(301)의 제조 방법을 설명한다.
[전사 방식]
도 35a 및 도 35b는 실시예에 따른 반도체 발광 소자 패키지를 바탕으로 전사 방식을 이용하여 디스플레이 장치를 제조하는 공정을 도시한다.
도 35a에 도시한 바와 같이, 도 32에 도시된 웨이퍼(1000)가 뒤집힌 후, 웨이퍼(1000) 상에 복수의 반도체 발광 소자 패키지(350)가 인터포저, 즉 임시 기판(2000) 상으로 전사될 수 있다.
예컨대, 인터포저(2000)의 상면 상에 접착제가 코팅될 수 있다.
복수의 반도체 발광 소자 패키지(350)를 포함하는 웨이퍼(1000)가 뒤집힌 후 웨이퍼(1000)가 인터포저(2000)를 향해 가압됨으로써, 복수의 반도체 발광 소자 패키지(350) 각각이 접착제에 의해 인터포저(2000)에 부착될 수 있다.
이후, 레이저가 웨이퍼(1000)와 제1 및 제4 반도체 발광 소자(421, 424) 각각의 제1 도전형 반도체층(421a, 424a) 사이에 집중적으로 조사됨으로써, 웨이퍼(1000)로부터 반도체 발광 소자 패키지(350)가 분리될 수 있다. 이에 따라, 복수의 반도체 발광 소자 패키지(350)가 인터포저(2000) 상으로 전사될 수 있다.
도 35b에 도시한 바와 같이, 복수의 반도체 발광 소자 패키지(350)를 포함하는 인터포저(2000)가 뒤집힌 후, 인터포저(2000) 상에 복수의 반도체 발광 소자 패키지(350)가 디스플레이 기판(3000) 상으로 전사될 수 있다.
예컨대, 디스플레이 기판(3000) 상에 접착제가 코팅될 수 있다.
복수의 반도체 발광 소자 패키지(350)를 포함하는 인터포저(2000)가 뒤집힌 후 인터포저(2000)가 디스플레이 기판(3000)을 향해 가압됨으로써, 복수의 반도체 발광 소자 패키지(350) 각각이 접착제에 의해 디스플레이 기판(3000)에 부착될 수 있다.
이후, 인터포저(2000)가 상부 방향으로 이동함에 따라, 인터포저(2000) 상의 복수의 반도체 발광 소자 패키지(350)가 디스플레이 기판(3000) 상으로 전사될 수 있다. 이를 위해, 디스플레이 기판(3000) 상의 접착제의 접착력이 인터포저(2000) 상의 접착제의 접착력보다 클 수 있다.
이후, 후공정에 의해 복수의 반도체 발광 소자 패키지(350) 각각의 전기적 연결이 이루어짐으로써, 디스플레이 장치(301)가 제조될 수 있다. 전기적 연결이라 함은 복수의 반도체 발광 소자 패키지(350)가 도 7에 도시된 복수의 연결 라인(370-1 내지 370-4, 371-1 내지 371-3)을 통해 제1 신호 라인 그룹(361) 및 제2 신호 라인 그룹(362)에 전기적으로 연결됨을 말한다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (17)

  1. 제1 영역과 제2 영역을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 영역 상에 제1 반도체 발광 소자;
    상기 반도체 기판의 상기 제2 영역 상에 한 쌍의 조립 배선; 및
    상기 한 쌍의 조립 배선 상에 제2 반도체 발광 소자 및 제3 반도체 발광 소자;를 포함하는,
    반도체 발광 소자 패키지.
  2. 제1항에 있어서,
    상기 반도체 기판은 상기 제1 반도체 발광 소자의 제1 도전형 반도체층을 공유하는,
    반도체 발광 소자 패키지.
  3. 제1항에 있어서,
    상기 반도체 기판은 제3 영역을 가지고,
    상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 위치되고,
    상기 반도체 기판의 상기 제3 영역 상에 제4 반도체 발광 소자; 및
    상기 한 쌍의 조립 배선 상에 제5 반도체 발광 소자 및 제6 반도체 발광 소자;를 포함하는,
    반도체 발광 소자 패키지.
  4. 제3항에 있어서,
    상기 제1 반도체 발광 소자 및 상기 제4 반도체 발광 소자는 청색 반도체 발광 소자이고,
    상기 제2 반도체 발광 소자 및 상기 제5 반도체 발광 소자는 녹색 반도체 발광 소자이며,
    상기 제3 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 적색 반도체 발광 소자인,
    반도체 발광 소자 패키지.
  5. 제4항에 있어서,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자는 제1 화소를 구성하고,
    상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 제2 화소를 구성하는,
    반도체 발광 소자 패키지.
  6. 제4항에 있어서,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자는 화소를 구성하고,
    상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 더미 화소를 구성하는,
    반도체 발광 소자 패키지.
  7. 제4항에 있어서,
    상기 제2 반도체 발광 소자와 상기 제5 반도체 발광 소자 사이에 상기 제3 반도체 발광 소자 및 상기 제6 반도체 발광 소자가 배치되는,
    반도체 발광 소자 패키지.
  8. 제4항에 있어서,
    상기 제3 반도체 발광 소자와 상기 제6 반도체 발광 소자는 상기 한 쌍의 조립 배선의 길이 방향을 기준으로 서로 대칭되는,
    반도체 발광 소자 패키지.
  9. 제8항에 있어서,
    상기 제3 반도체 발광 소자는 상기 한 쌍의 조립 배선 중 제1 조립 배선 상에 배치되고,
    상기 제6 반도체 발광 소자는 상기 한 쌍의 조립 배선 중 제2 조립 배선 상에 배치되는,
    반도체 발광 소자 패키지.
  10. 제8항에 있어서,
    상기 제3 반도체 발광 소자의 제1 도전형 반도체층과 상기 제6 반도체 발광 소자의 제1 도전형 반도체층은 연결되는,
    반도체 발광 소자 패키지.
  11. 제4항에 있어서,
    상기 제1 반도체 발광 소자, 상기 제2 반도체 발광 소자 및 상기 제3 반도체 발광 소자 각각의 제1 상측 상에 공통으로 연결되는 제1 공통 패드; 및
    상기 제3 반도체 발광 소자의 제2 상측 상에서 상기 제1 반도체 발광 소자의 제2 상측 방향으로 수평 연장되는 제1 전극 패드;를 포함하는,
    반도체 발광 소자 패키지.
  12. 제11항에 있어서,
    상기 제4 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자 각각의 제1 상측 상에 공통으로 연결되는 제2 공통 패드; 및
    상기 제6 반도체 발광 소자의 제2 상측 상에서 상기 제4 반도체 발광 소자의 제2 상측 방향으로 수평 연장되는 제2 전극 패드;를 포함하는,
    반도체 발광 소자 패키지.
  13. 제12항에 있어서,
    상기 제1 공통 패드와 상기 제2 공통 패드는 대각선 상에 위치되는,
    반도체 발광 소자 패키지.
  14. 제3항에 있어서,
    상기 반도체 기판의 상기 제2 영역과 상기 한 쌍의 조립 배선 사이에 제1 절연층;
    상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자 각각의 둘레에 제2 절연층; 및
    상기 제1 내지 제6 반도체 발광 소자 상에 제3 절연층;을 포함하는,
    반도체 발광 소자 패키지.
  15. 제3항에 있어서,
    상기 제2 반도체 발광 소자, 상기 제3 반도체 발광 소자, 상기 제5 반도체 발광 소자 및 상기 제6 반도체 발광 소자는 각각 자성층을 포함하는,
    반도체 발광 소자 패키지.
  16. 제1항에 있어서,
    상기 한 쌍의 조립 배선은 자성층을 포함하는,
    반도체 발광 소자 패키지.
  17. 복수의 화소를 포함하는 디스플레이 기판;
    상기 복수의 화소 각각에 대응하는 한 쌍의 제1 조립 배선;
    상기 한 쌍의 제1 조립 배선 상에 조립 홀을 포함하는 격벽;
    상기 조립 홀에 반도체 발광 소자 패키지;를 포함하고,
    상기 반도체 발광 소자 패키지는,
    제1 영역과 제2 영역을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 영역 상에 제1 반도체 발광 소자;
    상기 반도체 기판의 상기 제2 영역 상에 한 쌍의 제2 조립 배선; 및
    상기 한 쌍의 제2 조립 배선 상에 제2 반도체 발광 소자 및 제3 반도체 발광 소자;를 포함하는,
    디스플레이 장치.
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