WO2023158094A1 - 발광 소자 패키지 및 디스플레이 장치 - Google Patents

발광 소자 패키지 및 디스플레이 장치 Download PDF

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WO2023158094A1
WO2023158094A1 PCT/KR2022/095034 KR2022095034W WO2023158094A1 WO 2023158094 A1 WO2023158094 A1 WO 2023158094A1 KR 2022095034 W KR2022095034 W KR 2022095034W WO 2023158094 A1 WO2023158094 A1 WO 2023158094A1
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light emitting
semiconductor light
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layer
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PCT/KR2022/095034
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최봉석
문준권
박성진
김수현
오태수
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엘지전자 주식회사
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
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    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the embodiment relates to a light emitting device package and a display device.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • micro-LED displays micro-LED displays
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color reproducibility, viewing angle, brightness, resolution, lifespan, luminous efficiency or luminance because it uses micro-LED, which is a semiconductor light emitting device, as a display element.
  • the micro-LED display has the advantage of being free to adjust the size or resolution as screens can be separated and combined in a modular manner, and can implement a flexible display.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • the self-assembly method is a method in which a semiconductor light emitting device finds an assembly position by itself in a fluid, and is an advantageous method for realizing a large-screen display device.
  • the transfer speed can be improved, but the transfer error rate can be increased and the transfer yield is lowered. There is a technical problem.
  • the red light emitting device, the green light emitting device, and the blue light emitting device are separately dropped, assembled, and collected, there is a problem in that the process takes a very long time.
  • the light emitting elements not recovered in the previous process are assembled together with other light emitting elements, the light emitting elements emitting light of different colors are assembled in a specific color region, resulting in mixed colors, making it difficult to implement full color.
  • a self-assembly method of simultaneously assembling a red light emitting device, a green light emitting device, and a blue color light emitting device has been proposed.
  • the shape and size of each red light emitting device, green light emitting device, and blue light emitting device are different. Since each of the red light emitting element, the green light emitting element, and the blue light emitting element have different shapes and sizes, the amount of light of the red light emitting element, the green light emitting element, and the blue light emitting element is different from each other, resulting in a decrease in color gamut. .
  • the red light emitting element, the green light emitting element, and the blue light emitting element must be disposed on the pixel of the substrate for display, it is difficult to reduce the size of the pixel, and thus it is difficult to implement ultra-high resolution.
  • Embodiments are aimed at solving the foregoing and other problems.
  • Another object of the embodiments is to provide a light emitting device package and a display device capable of improving assembly speed.
  • another object of the embodiments is to provide a light emitting device package and a display device capable of solving a decrease in color gamut.
  • Another object of the embodiments is to provide a light emitting device package and a display device capable of implementing ultra-high resolution.
  • the light emitting device package includes a first layer having an elliptical shape; a first group of semiconductor light emitting elements on the first layer; a first electrode pad group on the first layer; and a second electrode pad group on the first layer, wherein the first layer includes a first region including a long axis of the ellipse, and a second region in contact with the first region at one side of the long axis of the ellipse.
  • the first semiconductor light emitting device group is disposed on the first region and includes a plurality of semiconductor light emitting devices
  • the electrode pad group is disposed on the second region and includes a plurality of electrode pads
  • the second electrode pad group is disposed on the third region and includes a plurality of redundancy electrode pads.
  • At least one semiconductor light emitting element among the plurality of semiconductor light emitting elements is disposed at the center of the first region, and the plurality of electrode pads and the plurality of redundancy electrode pads are disposed to face each other around the at least one semiconductor light emitting element. can be placed.
  • the electrode pad and the redundancy electrode pad disposed to face each other may be connected to the same semiconductor light emitting device.
  • the second region may have a first round side portion
  • the third region may have a second round side portion
  • the first round side portion and the second round side portion may be symmetrical to each other with respect to a major axis of the ellipse.
  • the plurality of electrode pads may be disposed along the first round side in the second area
  • the plurality of redundancy electrode pads may be disposed along the second round side in the third area.
  • Each of the plurality of electrode pads and each of the plurality of redundancy electrode pads may have a dot shape spaced apart from each other.
  • the plurality of redundancy semiconductor light emitting devices may be disposed adjacent to the plurality of semiconductor light emitting devices on the first region.
  • Each of the plurality of semiconductor light emitting devices may be connected to the plurality of electrode pads, and each of the plurality of redundancy semiconductor light emitting devices may be connected to the plurality of redundancy electrode pads.
  • the metal layer may include a magnetic layer or a reflective layer.
  • the display device includes a substrate including a plurality of grooves; a plurality of light emitting device packages respectively disposed in the plurality of grooves; and a first signal line group disposed on one side of each of the plurality of grooves and including a plurality of signal lines
  • the light emitting device package includes: a first layer having an elliptical shape; a first group of semiconductor light emitting elements on the first layer; a first electrode pad group on the first layer; and a second electrode pad group on the first layer, wherein the first layer includes a first region including a long axis of the ellipse, and a second region in contact with the first region at one side of the long axis of the ellipse.
  • the first semiconductor light emitting device group is disposed on the first region and includes a plurality of semiconductor light emitting devices
  • the electrode pad group is disposed on the second region and includes a plurality of electrode pads
  • the second electrode pad group is disposed on the third region and includes a plurality of redundancy electrode pads.
  • the display device includes a second signal line group disposed on the other side of each of the plurality of grooves and including a plurality of redundancy signal lines, wherein the light emitting device package comprises a second semiconductor light emitting device on the first layer. group; wherein the second semiconductor light emitting device group is disposed on the first region and includes a plurality of redundancy semiconductor light emitting devices, and the plurality of signal lines may be respectively connected to the plurality of semiconductor light emitting devices. there is.
  • a major axis of the elliptical shape of the first layer may be parallel to the plurality of signal lines and the plurality of redundancy signal lines.
  • the plurality of semiconductor light emitting devices may be disposed adjacent to the plurality of signal lines, and the plurality of redundancy semiconductor light emitting devices may be disposed adjacent to the plurality of redundancy signal lines.
  • At least one semiconductor light emitting element among the plurality of semiconductor light emitting elements is disposed in the center of the first region of the first layer of the light emitting element package, and a plurality of electrode pads and a plurality of electrode pads are formed around the at least one semiconductor light emitting element.
  • the redundancy electrode pads may be arranged to face each other.
  • the electrode pads and the redundancy electrode pads disposed to face each other may be connected to the same semiconductor light emitting device. Therefore, even when the light emitting device package is normally or rotated by 180 degrees and assembled into the recess portion of the substrate, a plurality of signal lines disposed on the substrate face each other around the semiconductor light emitting device located at the center of the light emitting device package.
  • the plurality of semiconductor light emitting elements of the light emitting element package are always electrically connected to the plurality of signal lines disposed on the substrate regardless of the assembly direction, electrical connection failure that may be caused by the light emitting element package having an elliptical shape is eliminated. It can be completely blocked.
  • the light emitting device package and the groove of the barrier rib have an elliptical shape, when the light emitting device package is assembled into the groove of the barrier rib, rotation within the groove of the barrier rib is prevented, thereby enhancing the stability of the light emitting device package.
  • the degree of freedom in the assembly direction can be maximized since electrical connection is possible regardless of the assembly direction.
  • a light emitting device package including a plurality of semiconductor light emitting devices constituting one pixel is made in advance, and the light emitting device package is assembled in a self-assembly method to realize a display device, thereby dramatically improving assembly speed and mass production this is possible
  • a light emitting device package including a plurality of semiconductor light emitting devices in one pixel, it is possible to reduce the pixel size and realize ultra-high resolution.
  • the size of each of the plurality of semiconductor light emitting elements may be expanded, and luminance may be increased by the size expansion, thereby realizing a high-definition image.
  • FIG. 1 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • FIG. 2 is a schematic block diagram of a display device according to an exemplary embodiment.
  • FIG. 3 is a circuit diagram illustrating an example of a pixel of FIG. 2 .
  • FIG. 4 is an enlarged view of a first panel area in the display device of FIG. 1 .
  • FIG. 5 is an enlarged view of area A2 of FIG. 4 .
  • FIG. 6 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • FIG. 7 is a diagram illustrating a display device according to the first embodiment.
  • FIG. 8 is a cross-sectional view taken along line C1-C2 of the display device according to the first embodiment of FIG. 7 .
  • 9A is a plan view schematically illustrating the light emitting device package according to the first embodiment.
  • 9B is a plan view showing the light emitting device package according to the first embodiment in detail.
  • FIG. 10 is a schematic cross-sectional view of the light emitting device package according to the first embodiment.
  • FIG. 11 is a diagram illustrating a display device according to a second embodiment.
  • FIG. 12 is a schematic cross-sectional view of a light emitting device package according to a second embodiment.
  • FIGS. 13A to 13F are flowcharts illustrating a manufacturing process of a light emitting device package according to a second embodiment.
  • FIG. 14 is a cross-sectional view illustrating a display device having a light emitting device package according to a second embodiment.
  • the display device described in this specification includes a TV, a Shinage, a mobile phone, a smart phone, a head-up display (HUD) for a car, a backlight unit for a laptop computer, a display for VR or AR, and the like.
  • a TV a Shinage
  • a mobile phone a smart phone
  • a head-up display HUD
  • a backlight unit for a laptop computer
  • a display for VR or AR and the like.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 1 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment may display the status of various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103, and may display the status of each electronic product and an IOT based and can control each electronic product based on the user's setting data.
  • various electronic products such as a washing machine 101, a robot cleaner 102, and an air purifier 103
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 2 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 3 is a circuit diagram illustrating an example of a pixel of FIG. 2 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be formed in a rectangular shape, but is not limited thereto. That is, the display panel 10 may be formed in a circular or elliptical shape. At least one side of the display panel 10 may be formed to be bent with a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage.
  • pixels PXs connected to the high potential voltage line VDDL supplied, the low potential voltage line VSSL supplied with the low potential voltage, and the data lines D1 to Dm and the scan lines S1 to Sn can include
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first main wavelength
  • the second sub-pixel PX2 emits light of a second color of a second main wavelength
  • the third sub-pixel PX3 emits light of a second color.
  • a third color light having a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 2 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the upper voltage line (VDDL).
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the light emitting device LD may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT, as shown in FIG. 3 .
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and first electrodes of the light emitting elements LD.
  • a connected drain electrode may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst charges a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST have been mainly described as being formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be expressed with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached to pads provided on one edge of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . Accordingly, one side of the circuit board may be attached to one edge of the display panel 10 and the other side may be disposed under the display panel 10 and connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to generate the display panel 10. can be supplied to the high potential voltage line (VDDL) and the low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 4 is an enlarged view of a first panel area in the display device of FIG. 3;
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 2 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red semiconductor light emitting elements 150R are disposed in the first sub-pixel PX1
  • a plurality of green semiconductor light emitting elements 150G are disposed in the second sub-pixel PX2
  • a plurality of blue semiconductor light emitting elements 150B may be disposed in the third sub-pixel PX3.
  • the unit pixel PX may further include a fourth sub-pixel in which the semiconductor light emitting device is not disposed, but is not limited thereto.
  • FIG. 5 is an enlarged view of area A2 of FIG. 4 .
  • a display device 100 may include a substrate 200 , assembled wires 201 and 202 , an insulating layer 206 , and a plurality of semiconductor light emitting devices 150 . More components than this may be included.
  • the assembly line may include a first assembly line 201 and a second assembly line 202 spaced apart from each other.
  • the first assembling wire 201 and the second assembling wire 202 may be provided to generate a dielectrophoretic force (DEP force) for assembling the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light emitting device 150 may include a red semiconductor light emitting device 150, a green semiconductor light emitting device 150G, and a blue semiconductor light emitting device 150B0 to form a sub-pixel, but is not limited thereto.
  • red phosphor and green phosphor may be provided to implement red and green, respectively.
  • the substrate 200 may be a support member for supporting components disposed on the substrate 200 or a protection member for protecting components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be formed of sapphire, glass, silicon or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may function as a substrate for assembly when self-assembling a light emitting device.
  • the substrate 200 may be a backplane provided with circuits in the sub-pixels PX1, PX2, and PX3 shown in FIGS. 2 and 3, for example, transistors ST and DT, capacitors Cst, and signal wires. However, it is not limited thereto.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. 200 and may form a single substrate.
  • an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc.
  • an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx)
  • the insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may have flexibility and thus enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206 .
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • the assembly hole 203 may also be called a hole.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, or the like.
  • the assembly hole 203 may be different according to the shape of the semiconductor light emitting device 150 .
  • each of a red semiconductor light emitting device, a green semiconductor light emitting device, and a blue semiconductor light emitting device may have a different shape, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first elliptical shape having a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second elliptical shape having a second minor axis and a second major axis. may, but is not limited thereto.
  • the second major axis of the elliptical shape of the blue semiconductor light emitting device may be greater than the second major axis of the elliptical shape of the green semiconductor light emitting device, and the second minor axis of the elliptical shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the elliptical shape of the green semiconductor light emitting device.
  • a method of mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 6) and a transfer method.
  • FIG. 6 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • the assembly substrate 200 described below may also function as a panel substrate 200a in a display device after assembling a light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200, and the semiconductor light emitting device 150 may be assembled by a magnetic field generated from the assembly device 1100. 200) can be moved. At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly board 200 may be assembled into the assembly hole 207H by the DEP force generated by the electric field of the assembly lines.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the assembly substrate 200 may be disposed on the chamber 1300 .
  • the assembly substrate 200 may be put into the chamber 1300 .
  • the assembly substrate 200 may include a pair of first and second assembly wires 201 and 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled.
  • Each of the first assembly line 201 and the second assembly line 202 may be formed by multiple stacking of a single metal or a metal alloy or metal oxide.
  • each of the first assembly line 201 and the second assembly line 202 is Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of and is not limited thereto.
  • An electric field is formed between the first assembly line 201 and the second assembly line 202 as AC voltage is applied, and the semiconductor light emitting device 150 injected into the assembly hole 207H is fixed by the DEP force caused by the electric field. It can be.
  • the distance between the first assembly line 201 and the second assembly line 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembly wiring 201 and the second assembly wiring 202 to protect the first assembly wiring 201 and the second assembly wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly line 201 and the second assembly line 202 can be prevented.
  • the insulating layer 215 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly line 201 and the second assembly line 202 when the semiconductor light emitting device 150 is assembled, and the semiconductor light emitting device 150 may have a maximum thickness for being stably assembled.
  • a barrier rib 207 may be formed on the insulating layer 215 . A portion of the barrier rib 207 may be positioned above the first assembly line 201 and the second assembly line 202 , and the remaining area may be positioned above the assembly substrate 200 .
  • the assembly substrate 200 when the assembly substrate 200 is manufactured, some of the barrier ribs formed on the insulating layer 215 are removed, so that the assembly holes 207H through which the semiconductor light emitting devices 150 are coupled and assembled to the assembly substrate 200 are formed. can be formed
  • An assembly hole 207H to which the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200 , and a surface on which the assembly hole 207H is formed may contact the fluid 1200 .
  • the assembly hole 207H may guide an accurate assembly position of the semiconductor light emitting device 150 .
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding position. Accordingly, it is possible to prevent another semiconductor light emitting device or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • the assembly device 1100 applying a magnetic field may move along the assembly substrate 200 .
  • Assembling device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move in a state of being in contact with the assembly substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include magnetic bodies having a size corresponding to that of the assembly substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100 .
  • the semiconductor light emitting device 150 may enter into the assembly hole 207H and be fixed by a DEP force generated by an electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100 .
  • the first and second assembled wires 201 and 202 form an electric field by AC power, and a DEP force may be formed between the assembled wires 201 and 202 by the electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting element 150 assembled on the assembly hole 207H of the assembly board 200 and the assembly wires 201 and 202 to increase the bonding strength of the light emitting element 150. can improve
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200 .
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • a Vdd line is disposed between the first assembly line 201 and the second assembly line 202 and may be used as an electrode wire to electrically contact the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 is miniaturized, the distance between the first assembly wiring 201 and the second assembly wiring 202 also narrows, and the first assembly wiring 201 and the second assembly wiring 202 When the gap between them is narrowed, a problem in which the first assembly line 201 or the second assembly line 202 is electrically shorted with the Vdd line may occur.
  • FIGS. 7 to 14 Descriptions omitted below can be readily understood from the descriptions given above in relation to FIGS. 1 to 7 and the corresponding drawings.
  • FIG. 7 is a diagram illustrating a display device according to the first embodiment.
  • FIG. 8 is a cross-sectional view taken along line C1-C2 of the display device according to the first embodiment of FIG. 7 .
  • the display device 300 may include a substrate 310 , a plurality of light emitting device packages 350 and a first signal line group 361 .
  • the substrate 310 may serve as a support member supporting various components of the display device 300 .
  • a plurality of grooves 340H may be provided on the substrate 310 .
  • a barrier rib 340 may be disposed on the substrate 310 , and a plurality of grooves 340H may be formed in the barrier rib 340 .
  • the groove portion 340H may be referred to as an assembly hole.
  • a plurality of pixels PX may be defined on the substrate 310 .
  • at least one groove 340H may be provided in one pixel PX.
  • the light emitting device package 350 may be disposed in the groove portion 340H of the barrier rib 340 . Accordingly, at least one light emitting device package 350 may be provided in one pixel PX.
  • the plurality of light emitting device packages 350 may be assembled into the plurality of grooves 340H using a self-assembly method.
  • a first assembly wire 321 and a second assembly wire 322 are disposed between the board 310 and the barrier rib 340, and the first assembly wire 321 and the second assembly wire 322 are insulated.
  • an insulating layer 330 (hereinafter, referred to as a first insulating layer) may be disposed on the first assembly line 321 and the second assembly line 322 .
  • the bottom portion of the groove portion 340H may be part of the top surface of the first insulating layer 330 . That is, a portion of the upper surface of the first insulating layer 330 may be exposed by the groove portion 340H.
  • the shape of the groove portion 340H may correspond to the shape of the light emitting device package 350 .
  • the groove portion 340H may also have an elliptical shape.
  • the size of the groove portion 340H may be larger than the size of the light emitting device package 350 . That is, when the light emitting device package 350 is inserted into the groove portion 340H, an outer surface of the light emitting device package 350 may be spaced apart from an inner surface of the groove portion 340H.
  • the separation distance between the outer surface of the light emitting device package 350 and the inner surface of the groove portion 340H may be 30 ⁇ m or less.
  • the separation distance between the outer surface of the light emitting device package 350 and the inner surface of the groove portion 340H may be 200 nm to 20 ⁇ m.
  • the light emitting device package 350 and the groove portion 340H have an elliptical shape, when the light emitting device package 350 is assembled to the groove portion 340H, the light emitting device package ( 350) can maintain the current assembled state without being rotated, so that the fixing force of the light emitting device package 350 can be strengthened.
  • an insulating layer 360 (hereinafter referred to as a second insulating layer) may be formed on the light emitting device package 350 and the barrier rib 340 .
  • a black matrix may be disposed between the pixels PX to distinguish between them.
  • the black matrix may be disposed on the barrier rib 340 except for the groove portion 340H between the barrier rib 340 and the second insulating layer 360, but is not limited thereto.
  • the light emitting device package 350 may generate light of a plurality of different colors.
  • a color image may be displayed by a plurality of color lights.
  • a plurality of light emitting device packages 350 may be disposed in each of a plurality of pixels PX.
  • the light emitting device package 350 includes a first layer 3510, a first semiconductor light emitting device group 351, a first electrode pad group 353, and a second electrode pad group 354.
  • a first layer 3510 can include
  • the first layer 3510 may be a support member supporting the first semiconductor light emitting device group 351 , the first electrode pad group 353 , and the second electrode pad group 354 . As will be described later, the first layer 3510 may be an adhesive member for easily bonding the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351. .
  • the first layer 3510 may be an insulating member.
  • the first layer 3510 may be a rigid member or a flexible member.
  • the first layer 3510 may have an elliptical shape.
  • the elliptical shape of the first layer 3510 may have a minor axis and a major axis.
  • the length of the major axis may be greater than the length of the minor axis. The length may be greatest in the major axis and smallest in the minor axis.
  • the first layer 3510 includes a first region 401 including the long axis of the ellipse, a second region 402 contacting the first region 401 at one side of the long axis of the ellipse, and the first region 402 at the other side of the long axis of the ellipse.
  • a third region 403 contacting 401 may be included.
  • the second area 402 may have a first round side part 3511
  • the third area 403 may have a second round side part 3512 .
  • the first round side portion 3511 and the second round side portion 3512 may be symmetrical to each other with respect to the long axis of the ellipse. That is, the curvature of the first round side portion 3511 and the second round side portion 3512 may be the same.
  • the first semiconductor light emitting device group 351 is disposed on the first region 401 of the first layer 3510 and may include a plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3. there is.
  • the plurality of semiconductor light emitting devices 351 - 1 , 351 - 2 , and 351 - 3 may be disposed along the long axis of the elliptical shape on the first region 401 of the first layer 3510 . That is, the plurality of semiconductor light emitting devices 351 - 1 , 351 - 2 , and 351 - 3 may be arranged in a line on the long axis of the ellipse on the first region 401 of the first layer 3510 .
  • the first electrode pad group 353 is disposed on the second region 402 of the first layer 3510 and may include a plurality of electrode pads 353-1, 353-2, and 353-3.
  • the second electrode pad group 354 is disposed on the third region 403 of the first layer 3510 and may include a plurality of redundancy electrode pads 354-1, 354-2, and 354-3. .
  • the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 may generate light of different colors capable of displaying a color image.
  • the plurality of semiconductor light emitting elements include a first semiconductor light emitting element 351-1 emitting light of a first color, a second semiconductor light emitting element 351-2 emitting light of a second color, and light emitting a third color. It may include a third semiconductor light emitting device 351-3 that does.
  • the first color light may include red light
  • the second color light may include green light
  • the third color light may include blue light.
  • the first semiconductor light emitting device 351 - 1 , the second semiconductor light emitting device 351 - 2 , and the third semiconductor light emitting device 351 - 3 may be arranged in a line on the long axis of the elliptical shape. That is, the second semiconductor light emitting device 351-2 may be positioned between the first semiconductor light emitting device 351-1 and the third semiconductor light emitting device 351-3.
  • the plurality of electrode pads are first to third electrode pads 353-1, 353-2, and 353-3 respectively connected to the first to third semiconductor light emitting devices 351-1, 351-2, and 351-3.
  • the first electrode pad 353-1 is electrically connected to one side of the first semiconductor light emitting device 351-1
  • the second electrode pad 353-2 is connected to the second semiconductor light emitting device 351-2
  • the third electrode pad 353-3 may be electrically connected to one side of the third semiconductor light emitting element 351-3.
  • the plurality of redundancy electrode pads are first to third redundancy electrode pads 354-1, 354-2, 354-1, 354-2, and 354- respectively connected to the first to third semiconductor light emitting devices 351-1, 35-2, and 351-3. 3) may be included.
  • the first redundancy electrode pad 354-1 is electrically connected to one side of the first semiconductor light emitting element 351-1
  • the second redundancy electrode pad 354-2 is electrically connected to the second semiconductor light emitting element 351-1. 2
  • the third redundancy electrode pad 354-3 may be electrically connected to one side of the third semiconductor light emitting element 351-3.
  • the plurality of electrode pads 353-1, 353-2, and 353-3 and the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 may be disposed on the same layer, but are not limited thereto. .
  • the plurality of electrode pads 353-1, 353-2, and 353-3 and the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 are disposed on the upper surface of the first layer 3510. It can be.
  • a plurality of semiconductor light emitting elements 351-1, 351-2, and 351-3, a plurality of electrode pads 353-1, 353-2, and 353-3, and a plurality of redundancy electrode pads 354-1 and 354-2 , 354-3) may be disposed on the same layer, but is not limited thereto.
  • the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3, the plurality of electrode pads 353-1, 353-2, and 353-3, and the plurality of redundancy electrode pads 354-1 and 354 -2 and 354-3) may be disposed on the upper surface of the first layer 3510.
  • At least one semiconductor light emitting device 351-2 among the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 is disposed in the center of the first region 401 of the first layer 3510, A plurality of electrode pads 353-1, 353-2, and 353-3 and a plurality of redundancy electrode pads 354-1, 354-2, and 354-3 around at least one semiconductor light emitting element 351-2 may be arranged to face each other. In this case, the electrode pads and the redundancy electrode pads disposed to face each other may be connected to the same semiconductor light emitting devices 351-1, 351-2, and 351-3.
  • the second semiconductor light emitting device 351 - 2 may be disposed in the center of the first region 401 of the first layer 3510 .
  • the first electrode pad 353-1 and the second redundancy electrode pad 354-2 are disposed to face each other around the second semiconductor light emitting element 351-2, and the first electrode pad 353-2 is disposed to face each other.
  • 1) and the second redundancy electrode pad 354-2 may be electrically connected to one side of the same semiconductor light emitting device, that is, the first semiconductor light emitting device 351-1.
  • the second electrode pad 353-2 and the second redundancy electrode pad 354-2 are disposed to face each other around the second semiconductor light emitting element 351-2, and the second electrode pad 353-2 and The second redundancy electrode pad 354-2 may be electrically connected to one side of the same semiconductor light emitting device, that is, the second semiconductor light emitting device 351-2.
  • the third electrode pad 353-3 and the third redundancy electrode pad 354-3 are disposed to face each other around the second semiconductor light emitting element 351-2, and the third electrode pad 353-3 and The third redundancy electrode pad 354-3 may be electrically connected to one side of the same semiconductor light emitting device, that is, the third semiconductor light emitting device 351-3.
  • the plurality of electrode pads 353-1, 353-2, and 353-3 are disposed along the first round side portion 3511 on the second region 402 of the first layer 3510, and the plurality of redundancy electrodes
  • the pads 354 - 1 , 354 - 2 , and 354 - 3 may be disposed along the second round side portion 3512 on the third region 403 of the first layer 3510 .
  • Each of the plurality of electrode pads 353-1, 353-2, and 353-3 and each of the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 may have a dot shape spaced apart from each other.
  • connection between a plurality of light emitting elements, a plurality of electrode pads 353-1, 353-2, and 353-3, and a plurality of redundancy electrode pads 354-1, 354-2, and 354-3 with reference to FIG. 9B. Describe the relationship in detail.
  • each of the plurality of electrode pads 353-1, 353-2, and 353-3 and each of the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 are lower contact electrodes. 3541 and an upper contact electrode 3542.
  • the lower contact electrode 3541 may be disposed on the first layer 3510, and the upper contact electrode 3542 may be disposed on the second-first layer 3520-1 of the second layer (3520 in FIG. 13D). there is.
  • the upper contact electrode 3542 may be electrically connected to the lower contact electrode 3541 through a contact hole.
  • the upper contact electrode 3542 of each of the plurality of electrode pads 353-1, 353-2, and 353-3 and each of the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 is a connection electrode 3543.
  • a connection electrode 3543 may be electrically connected to one side of the first semiconductor light emitting device 351-1, the second semiconductor light emitting device 351-2, and the third semiconductor light emitting device 351-3.
  • the upper contact electrode 3542 and the connection electrode 3543 may be integrated. That is, the upper contact electrode 3542 and the connection electrode 3543 may be formed at one time by using the same metal and performing the same photolithography process.
  • the metal film formed in the contact hole among the metal films is formed as the upper contact electrode 3542, and
  • the first semiconductor light emitting element 351-1, the second semiconductor light emitting element 351-2, and the third semiconductor light emitting element are formed from the upper contact electrode 3542 on the second-first layer 3520-1 of the layer 3520.
  • a metal film extending to one side of (351-3) may be formed as a connection electrode 3543.
  • a portion of the lower contact electrode 3541 is extended to form an extension portion 3541a, and the extension portion 3541a may cross at least one connection electrode 3543.
  • a partial region of the lower electrode pad constituting the third electrode pad 353-3 is connected to the first semiconductor light emitting element 351-1 and the second semiconductor light emitting device on the second region 402 of the first layer 3510. It extends between the elements 351-2 to form an extension portion 3541a, and the extension portion 3541a and the upper electrode pad constituting the third redundancy electrode pad 354-3 are electrically connected by the connection electrode 3543.
  • connection electrode 3543 may also be electrically connected to one side of the first semiconductor light emitting element 351-1.
  • electrode pads and redundancy electrode pads may be disposed on both sides of the long axis of the elliptical shape of the first layer 3510 , respectively.
  • the first electrode pad 353-1 and the second electrode pad 353-2 disposed on both sides of the long axis of the elliptical shape of the first layer 3510 are connected to each other through a contact hole, and the lower electrode pad and the upper electrode pad and serves as a common electrode pad for commonly connecting to the other side of each of the first semiconductor light emitting device 351-1, the second semiconductor light emitting device 351-2, and the third semiconductor light emitting device 351-3. can do.
  • the first electrode pad 353 - 1 may be included in the first electrode pad group 353 and the second electrode pad 353 - 2 may be included in the second electrode pad group 354 .
  • the first signal line group 361 may be disposed on one side of each of the plurality of grooves 340H and may include a plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS.
  • a driving transistor (DT of FIG. 3 ) may be connected between each of the plurality of signal lines VDD_1 , VDD_2 , VDD_3 , and VSS and the pixel PX.
  • the plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS may be connected to each of the plurality of pixels PX.
  • Each of the plurality of pixels PX may include at least one light emitting device package 350 .
  • the light emitting device package 350 may include a first semiconductor light emitting device group 351 including a plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3. Accordingly, the plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS may be connected to the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3.
  • the plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS may include a first signal line VDD_1, a second signal line VDD_2, a third signal line VDD_3, and a fourth signal line VSS.
  • the first signal line VDD_1, the second signal line VDD_2, and the signal line VDD_3 may be parallel to each other along the second direction Y.
  • the fourth signal line VSS may cross the first signal line VDD_1, the second signal line VDD_2, and the signal line VDD_3 and may be disposed along the first direction X.
  • the pixel PX may be defined by the intersection of the first signal line VDD_1, the second signal line VDD_2, the third signal line VDD_3, and the fourth signal line VSS. Accordingly, a pixel PX may be defined in each intersection area of the first signal line VDD_1, the second signal line VDD_2, the third signal line VDD_3, and the fourth signal line VSS.
  • the first signal line VDD_1, the second signal line VDD_2, the third signal line VDD_3, and the fourth signal line VSS are a plurality of connection lines 370-1, 370-2, 370-3, and 370 -4) may be connected to the plurality of semiconductor light emitting devices 351 - 1 , 351 - 2 , and 351 - 3 of the light emitting device package 350 of each pixel PX.
  • the first signal line VDD_1 is connected to the first electrode pad 353-1 of the first electrode pad group 353 through the first connection line 370-1
  • the second signal line VDD_2 is connected to the second electrode pad 353-2 of the first electrode pad group 353 through the second connection line 370-2
  • the third signal line VDD_3 is connected to the third connection line 370-3.
  • the fourth signal line VSS is the fourth electrode pad of the first electrode pad group 353 through the fourth connection line 370-4 (a lower contact disposed on one of both sides of the long axis of the ellipse in FIG. 9B). electrode 3541 and the upper electrode pad).
  • the connection line 370 - 4 may connect the fourth electrode pad and the plurality of semiconductor light emitting devices 351 - 1 , 351 - 2 , and 351 - 3 on the light emitting device package 350 . That is, the connection line 370-4 may be a connection electrode commonly connecting the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3.
  • connection line 370 - 4 is the fourth signal line VSS outside the pixel PX and the fourth signal line VSS of the first electrode pad group 353 of the light emitting device package 350 provided in the pixel PX.
  • the electrode pads are connected, and the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 of the light emitting device package 350 are commonly connected in the pixel PX. can be connected
  • connection lines 370 - 1 , 370 - 2 , 370 - 3 , and 370 - 4 may be formed after the light emitting device package 350 is assembled to the groove portion 340H on the substrate 310 . That is, after the light emitting device package 350 is assembled to the groove portion 340H on the substrate 310, the first connection line 370-1 is formed on the first electrode pad group 353 of the light emitting device package 350. It may be electrically connected to the upper contact electrode 3542 of the lower contact electrode 3541 and the upper contact electrode 3542 constituting the first electrode pad 353-1.
  • the lower contact electrode (electrode pads disposed on both sides of the long axis of the ellipse of the first layer 3510 in FIG. 3541) and the upper contact electrode 3542 may be electrically connected to the upper contact electrode 3542.
  • the fourth connection line 370 - 4 is the upper side of each of the plurality of semiconductor light emitting devices 351 - 1 , 351 - 2 , and 351 - 3 of the first semiconductor light emitting device group 351 of the light emitting device package 350 . can be connected in common.
  • electrode pads are not disposed on both sides of the elliptical shape, and the fourth connection line 370-4 connects the fourth signal line VSS of the first signal line group 361 and the light emitting device package 350.
  • An upper side of each of the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 may be directly connected.
  • the plurality of connection lines 370-1, 370-2, 370-3, and 370-4 may be made of a conductive material having excellent light transmittance.
  • the connection line 370-4 may include ITO or IZO, but is not limited thereto.
  • the fourth signal line VSS is made of a transparent conductive material
  • the first signal line VDD_1, the second signal line VDD_2, and the third signal line VDD_3 are made of a metal having excellent electrical conductivity.
  • connection line 370-4 when the connection line 370-4 is made of a transparent conductive material, as shown in FIG. 8, when the light emitting device package 350 is assembled to the groove portion 340H on the substrate 310, when the connection line 370-4 connecting the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 in common is located on the front side, a plurality of Light of different colors emitted from the semiconductor light emitting devices 351-1, 351-2, and 351-3 is easily emitted forward, and light efficiency reduction can be prevented.
  • the groove portion 340H of the barrier rib 340 has an elliptical shape
  • the major axis of the elliptical shape coincides with the second direction Y and the minor axis of the elliptical shape coincides with the first direction X. 340H
  • a plurality of first electrode pad groups 353 disposed in the second region 402 of the first layer 3510.
  • a plurality of redundancy electrode pads 354-1, 354-2, 354 of the second electrode pad group 354 disposed in the electrode pads 353-1, 353-2, 353-3 or the third region 403 of -3) may be disposed adjacent to the plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS of the first signal line group 361.
  • the plurality of electrode pads 353-1, 353-2, and 353-3 of the first electrode pad group 353 disposed in the second region 402 of the first layer 3510 are connected to the first signal line
  • At least one semiconductor light emitting device 351-2 among the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 is formed in the first region 401 of the first layer 3510.
  • a plurality of electrode pads 353-1, 353-2, and 353-3 and a plurality of redundancy electrode pads 354-1 and 354-2 are disposed at the center and center on at least one semiconductor light emitting element 351-2. , 354-3) may be arranged to face each other.
  • the electrode pads and the redundancy electrode pads disposed to face each other may be connected to the same semiconductor light emitting devices 351-1, 351-2, and 351-3.
  • the plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS disposed on the substrate 310
  • a plurality of electrode pads 353-1, 353-2, and 353-3 or a plurality of redundancy electrodes disposed to face each other with the semiconductor light emitting device 351-2 located at the center thereof facing each other. It may be connected to the pads 354-1, 354-2, and 354-3.
  • VDD_1, VDD_2) always disposed on the substrate 310.
  • VDD_3, and VSS it is possible to fundamentally block electrical connection defects that may be caused by the light emitting device package 350 having an elliptical shape.
  • the barrier rib 340 since the light emitting device package 350 and the groove portion 340H of the barrier rib 340 have an elliptical shape, when the light emitting device package 350 is assembled to the groove portion 340H of the barrier rib 340, the barrier rib 340 Rotation within the groove portion 340H is prevented, so that the fixation of the light emitting device package 350 can be enhanced.
  • the light emitting device package 350 rotates in any direction during the self-assembly process and is assembled to the groove 340H of the partition wall 340, electrical connection is possible regardless of the assembly direction, so freedom in assembly direction. can maximize
  • a light emitting device package 350 including a plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 constituting one pixel PX is prepared in advance, and the light emitting device package 350 By assembling the display device 300 by self-assembly, the assembly speed is remarkably improved and mass production is possible.
  • the embodiment there is no need to individually assemble the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 emitting light of different colors in a self-assembly manner, thereby preventing a decrease in color reproducibility and preventing color mixing. Through this, it is possible to implement full-color images.
  • the light emitting device package 350 including the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 is disposed in one pixel PX, thereby reducing the size of the pixel PX. It is possible to achieve ultra-high resolution.
  • the size of each of the semiconductor light emitting devices 351-1, 351-2, and 351-3 can be expanded, and luminance is increased by such size expansion, so that high-quality images can be realized.
  • a second layer 3520 is disposed on the first semiconductor light emitting device group 351, the first electrode pad group 353, and the second electrode pad group 354, and the metal layer ( 3530) may be disposed on the second layer 3520.
  • the second layer 3520 may be a protective layer that protects the first semiconductor light emitting device group 351 , the second electrode pad group 354 , and the second electrode pad group 354 .
  • the second layer 3520 may be an insulating member.
  • the first layer 3510 may be a rigid member or a flexible member.
  • the second layer 3520 may include a plurality of insulating layers.
  • the second layer 3520 may be made of an organic material, but is not limited thereto.
  • the metal layer 3530 may include a plurality of layers.
  • the metal layer 3530 may include a magnetic layer 3531 .
  • the magnetic layer may be made of a magnetic material capable of being magnetized by a magnetic material member.
  • the magnetic layer may include nickel (Ni) or cobalt (Co), but is not limited thereto.
  • the magnetic body member is the assembly device 1100 shown in FIG. 6 and may include a plurality of magnetic bodies arranged parallel to the substrate 310 or a single magnetic body having a size corresponding to the size of the substrate 310. .
  • the plurality of light emitting device packages 350 in the fluid may be moved along the direction in which the magnetic member moves. That is, since the magnetic layer of the light emitting device package 350 is magnetized by the magnetic field of the magnetic member and is affected by the magnetic field of the magnetic member, when the magnetic member moves, the light emitting device package 350 is affected by the magnetic field of the magnetic member. It may be moved along the moving direction of the magnetic body member.
  • the magnetization of the magnetic layer must be high so that the light emitting device package 350 can move according to the movement of the magnetic member.
  • the thickness of the magnetic layer may be increased or the magnetic layer may be disposed not only on the upper side of the second layer 3520 but also on the side of the second layer 3520 .
  • roughness is formed on the surface of the magnetic layer exposed to the outside, so that the lower surface of the light emitting device package 350, that is, the lower surface of the magnetic layer, is on the bottom surface of the chamber 1300 shown in FIG. 6 during the self-assembly process. By preventing adsorption, the assembly rate and assembly speed can be significantly increased.
  • the metal layer 3530 may include a reflective layer 3532 .
  • the reflective layer may be made of a metal having excellent reflectivity.
  • the reflective layer may include aluminum (Al) or silver (Ag), but is not limited thereto.
  • each of the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 of the light emitting device package 350 emits light, and the metal layer 3530 ) may be reflected by the reflective layer of the metal layer 3530 and emitted to the outside through the first layer 3510 .
  • light emitted from each of the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 of the light emitting device package 350 is reflected to increase light efficiency and display high luminance. implementation may be possible.
  • the reflective layer is shown as being disposed between the magnetic layer and the second layer 3520 in the drawings, the magnetic layer may be disposed between the reflective layer and the second layer 3520 .
  • the magnetic layer has a very thin thickness so that light can be transmitted.
  • the second layer 3520 and the metal layer 3530 may each have a shape corresponding to that of the first layer 3510, but are not limited thereto.
  • each of the second layer 3520 and the metal layer 3530 may have an elliptical shape.
  • the size of the metal layer 3530 is smaller than the size of the second layer 3520 in the drawing, it may be the same as the size of the second layer 3520 .
  • FIG. 11 is a diagram illustrating a display device according to a second embodiment.
  • 12 is a schematic cross-sectional view of a light emitting device package according to a second embodiment.
  • the second embodiment is the same as the first embodiment except for the second signal line group 362 and the second semiconductor light emitting device group 352 .
  • components having the same shape, structure, and/or function as those in the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the display device 301 includes a substrate (310 in FIG. 14), a plurality of light emitting device packages 350a, a first signal line group 361, and a second signal line group.
  • Line group 362 may be included.
  • the second embodiment not only the first signal line group 361 but also the second signal line group 362 are added, so that a plurality of redundancy signal lines (VDD) of the second signal line group 362 are added.
  • VDD redundancy signal lines
  • '-1, VDD'-2, VDD'-3, VSS' is redundant through electrical connection with the plurality of redundancy semiconductor light emitting devices 352-1, 352-2, and 353-3 of the light emitting device package 350a. function can have.
  • the second semiconductor light emitting device group Among the plurality of redundancy semiconductor light emitting devices 352-1, 352-2, and 353-3 of 352, a redundancy semiconductor light emitting device 352-1 emitting the same color light as the color light of a defective or defective semiconductor light emitting device.
  • 352-2, 353-3 are electrically connected to corresponding redundancy signal lines among the plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS of the second signal line group 362, so that the corresponding redundancy semiconductor light emitting device ( In 352-1, 352-2, and 353-3), the same color light as that of the defective or faulty semiconductor light emitting device may be emitted.
  • Such a redundancy function may be used in a repair process when a semiconductor light emitting device is broken or defective in an inspection process after completion of an electrode connection process as well as a self-assembly process, but is not limited thereto.
  • the second signal line group 362 may include a plurality of redundancy signal lines VDD'-1, VDD'-2, VDD'-3, and VSS'.
  • the plurality of redundancy signal lines VDD'-1, VDD'-2, VDD'-3, and VSS' include a first redundancy signal line VDD'-1 and a second redundancy signal line VDD'-2.
  • the first redundancy signal line VDD'-1, the second redundancy signal line VDD'-2, and the third redundancy signal line VDD'-3 are disposed parallel to each other along the second direction Y. It can be.
  • the fourth signal line VSS crosses the first redundancy signal line VDD'-1, the second redundancy signal line VDD'-2, and the third redundancy signal line VDD'-3, and It can be arranged along the direction (X).
  • the fourth signal line VSS may be commonly included in the first signal line group 361 and the second signal line group 362 . Although not shown, the fourth signal line VSS may be separately included in the first signal line group 361 and the second signal line group 362 .
  • the fourth signal line VSS included in the first signal line group 361 is positioned on the first side of the pixel PX, and the fourth signal line included in the second signal line group 362 ( VSS) may be located on the second side of the pixel PX.
  • the second embodiment as shown in FIG. 12, not only the first semiconductor light emitting device group 351 but also the second semiconductor light emitting device group 352 are added, and the first semiconductor light emitting device group 352 is added.
  • the second semiconductor light emitting device group 352 In the plurality of redundancy semiconductor light emitting devices 352-1, 352-2, and 353-3, a corresponding redundancy signal of the second signal line group 362 replaces the faulty or defective semiconductor light emitting device.
  • reference numerals 371-1, 371-2, and 371-3 shown in FIG. 12 denote redundancy connection lines, and a plurality of signal lines VDD'_1, VDD'_2, and VDD of the second signal line group 362 '_3) and the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 of the second electrode pad group 353 of the light emitting device package 350a may be connected.
  • the light emitting device package 350a may have an elliptical shape.
  • the first layer 3510 may have an elliptical shape.
  • the groove portion 340H on the substrate 310 has an elliptical shape and may have a size larger than that of the light emitting device package 350a.
  • the long axis of the groove portion 340H may be positioned parallel to the second direction Y.
  • the long axis of the light emitting device package 350a may also be positioned parallel to the second direction Y.
  • the second area 402 or the third area 403 of the light emitting device package 350a assembled in the groove part 340H is the first signal line VDD_1 of the first signal line group 361, the second It may be positioned adjacent to the signal line VDD_2 and the third signal line VDD_3.
  • the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 on the second region 402 of the light emitting device package 350a may include a plurality of electrode pads of the first electrode pad group 353 ( The plurality of redundancy semiconductor light emitting elements 352-1, 352-2, and 353-3 through 353-1, 353-2, and 353-3 or on the third region 403 form the second electrode pad group 354. electrically with the plurality of signal lines VDD-1, VDD-2, and VDD-3 of the first signal line group 361 through the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 of can be connected
  • the light emitting device package 350a may include a first semiconductor light emitting device group 351 , a second semiconductor light emitting device group 352 , a first signal line group 361 and a second signal line group 362 . These components, that is, the first semiconductor light emitting device group 351, the second semiconductor light emitting device group 352, the first signal line group 361 and the second signal line group 362 are formed on the first layer 3510. can be placed in
  • the first semiconductor light emitting device group 351 may include a plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3.
  • the second semiconductor light emitting device 351-2 may include a plurality of redundancy semiconductor light emitting devices 352-1, 352-2, and 353-3.
  • the first signal line group 361 may include a plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS.
  • the second signal line group 362 may include a plurality of redundancy signal lines VDD'-1, VDD'-2, VDD'-3, and VSS'.
  • the first semiconductor light emitting device group 351 and the second semiconductor light emitting device group 352 are disposed on the first region 401 of the first layer 3510, and the first signal line group 361 is disposed on the first layer 3510. 3510 and the second signal line group 362 may be disposed on the third region 403 of the first layer 3510 .
  • the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 and the plurality of redundancy semiconductor light emitting devices 352-1 of the second semiconductor light emitting device group 352, 352-2 and 353-3 may be disposed in a closed loop form on the first region 401 of the second layer 3520. At this time, the closed loop may have a circular or elliptical shape.
  • each of the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 is the same toward the second region 402 from the center of the first layer 3510. or may be spaced a similar distance apart.
  • the plurality of semiconductor light emitting elements 351-1, 351-2, and 351-3 of the first semiconductor light emitting element group 351 and the plurality of electrode pads 353-1 of the first electrode pad group 353, 353-2 and 353-3) may be the same, respectively, but is not limited thereto.
  • each of the plurality of redundancy semiconductor light emitting devices 352-1, 352-2, and 353-3 of the second semiconductor light emitting device group 352 is directed toward the third region 403 from the center of the first layer 3510. They may be spaced at equal or similar distances.
  • the plurality of redundancy semiconductor light emitting elements 352-1, 352-2, and 353-3 of the second semiconductor light emitting element group 352 and the plurality of redundancy electrode pads 354- of the second electrode pad group 354 1, 354-2, 354-3) may be the same, but is not limited thereto.
  • the plurality of semiconductor light emitting elements 351 - 1 , 351 - 2 , and 351 - 3 of the first semiconductor light emitting element group 351 are the plurality of electrode pads 353 - 1 and 353 of the first electrode pad group 353 . -2, 353-3), respectively.
  • the plurality of redundancy light emitting elements of the second semiconductor light emitting element group 352 may be connected to the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 of the second electrode pad group 354, respectively. not limited to
  • the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 and the plurality of redundancy semiconductor light emitting devices of the second semiconductor light emitting device group 352 ( 352-1, 352-2, and 353-3) to emit light to implement a high luminance display
  • the plurality of semiconductor light emitting devices 351-1, 351-2, 351- of the first semiconductor light emitting device group 351 3) is connected to the plurality of electrode pads 353-1, 353-2, and 353-3 of the first electrode pad group 353, respectively
  • the plurality of redundancy light emitting elements of the second semiconductor light emitting element group 352 It may be connected to the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 of the second electrode pad group 354, respectively.
  • the first semiconductor light emitting device group 351 the first semiconductor light emitting device group 351
  • the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of ) are respectively connected to the plurality of electrode pads 353-1, 353-2, and 353-3 of the first electrode pad group 353.
  • the plurality of semiconductor light emitting devices 351-1 of the first semiconductor light emitting device group 351 of the light emitting device package 350a When at least one of the semiconductor light emitting devices 351-2 and 351-3 is out of order or defective, a repair process may be performed.
  • a semiconductor light emitting device emitting light may be connected to a corresponding redundancy electrode pad of the second electrode pad group 354 . Therefore, even if at least one semiconductor light emitting device among the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 of the first semiconductor light emitting device group 351 is out of order or defective, the second semiconductor light emitting device is repaired by a repair process.
  • the corresponding redundancy semiconductor light emitting devices 352-1, 352-2, and 353-3 of the semiconductor light emitting device group 352 electrically By being connected, the same color light as that of the failed or defective semiconductor light emitting device can be emitted, thereby preventing full-color defects.
  • FIGS. 13A to 13F are flowcharts illustrating a manufacturing process of a light emitting device package according to a second embodiment.
  • the manufacturing process of the light emitting device package 350 is not described, the first embodiment is from the description of the manufacturing process of the light emitting device package 350a according to the second embodiment. can be easily understood.
  • a first layer 3510 is formed on a substrate 3503, and a plurality of semiconductor light emitting elements 351-1, 351-2, and 351-3 are formed on a second layer 3520. can be formed.
  • a plurality of semiconductor light emitting elements 351-1, 351-2, and 351-3 constituting the first semiconductor light emitting element group 351 are shown in the drawing, a plurality of semiconductor light emitting elements constituting the second semiconductor light emitting element group 352 are shown.
  • the redundancy semiconductor light emitting devices 352 - 1 , 352 - 2 , and 353 - 3 of may also be formed on the first layer 3510 .
  • the substrate 3503 may be made of a glass material, but is not limited thereto.
  • the first layer 3510 may be made of an adhesive material.
  • the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 may be attached to the first layer 3510 using a transfer process.
  • the plurality of semiconductor light emitting devices include a first semiconductor light emitting device 351-1 emitting a first color light, a second semiconductor light emitting device 351-2 emitting a second color light, and a third semiconductor light emitting device 351-2 emitting a third color light.
  • 3 semiconductor light emitting devices 351-3 may be included.
  • a plurality of first semiconductor light emitting devices 351-1 are formed on a first substrate using a deposition process, and a plurality of second semiconductor light emitting devices 351-2 are formed on a second substrate using a deposition process.
  • a plurality of third semiconductor light emitting devices 351 - 3 may be formed on the third substrate using a deposition process.
  • the first substrate, the second substrate, and the third substrate are growth substrates for growing the first semiconductor light emitting device 351-1, the second semiconductor light emitting device 351-2, and the third semiconductor light emitting device 351-3. can be
  • the plurality of lower contact electrodes 355-1, 355-2, 355-3, 357-1, 357-2, and 357-3 are formed in the first layer ( 3510) can be formed on.
  • the second - A first layer 3520 - 1 may be formed, and a plurality of contact holes may be formed using a pattern process.
  • Each of the plurality of semiconductor light emitting elements 351-1, 351-2, and 351-3 of the first semiconductor light emitting element group 351 and the plurality of redundancy semiconductors of the second semiconductor light emitting element group 352 are connected by a plurality of contact holes.
  • a plurality of upper contact electrodes 358-1, 358-2, 358-3, 359-1, 359-2, and 359-3 on the 2-1st layer 3520-1 and a plurality of connection electrodes 356a-1, 356a-2, 356a-3, 356b-1, 356b-2, and 356b-3 may be formed.
  • Lower contact electrodes 355-1, 355-2, 355-3, 357-1, 357-2, 357-3 and upper contact electrodes 358-1, 358-2, 358-3, 359-1, 359 -2 and 359-3) may be electrically connected through the contact hole of the 2-1 layer (3520-1).
  • the lower contact electrodes 355-1, 355-2, 355-3, 357-1, 357-2, and 357-3 and the upper contact electrodes 358-1, 358-2, 358-3, and 359-1 , 359-2, 359-3) is made of a metal having excellent electrical conductivity and may be composed of a plurality of layers.
  • Upper contact electrodes 358-1, 358-2, 358-3, 359-1, 359-2, 359-3 and connection electrodes 356a-1, 356a-2, 356a-3, 356b-1, 356b- 2, 356b-3) may be integrally formed.
  • the connection electrodes 356a-1, 356a-2, 356a-3, 356b-1, 356b-2, and 356b-3 are the upper contact electrodes 358-1, 358-2, 358-3, 359-1, 359-2, 359-3).
  • Each of the plurality of electrode pads 353-1, 353-2, and 353-3 and each of the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 are configured by -2 and 359-3.
  • One sides of the semiconductor light emitting devices 351-1, 351-2, and 351-3 are electrically connected to each other, and a plurality of connection electrodes 356a-1, 356a-2, 356a-3, 356b-1, and 356b-2 , 356b-3), the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 and the plurality of redundancy semiconductor light emitting devices 352-1, 352-2, and 353-3 are electrically connected, respectively.
  • the plurality of semiconductor light emitting devices 351-1, 351-2, and 351-3 constitute the first semiconductor light emitting device group 351
  • the plurality of redundancy semiconductor light emitting devices 352-1 and 352 -2 and 353-3 constitute the second semiconductor light emitting element group 352
  • the plurality of electrode pads 353-1, 353-2 and 353-3 constitute the first electrode pad group 353
  • the plurality of redundancy electrode pads 354-1, 354-2, and 354-3 may constitute the second electrode pad group 354.
  • the 2-2nd layer 3520-2 may be formed.
  • the second layer 3520 may be formed by the 2-1st layer 3520-1 and the 2-2nd layer 3520-2.
  • the 2-2 layer 3520-2 includes a plurality of upper contact electrodes 358-1, 358-2, 358-3, 359-1, 359-2, and 359-3 and a plurality of connection electrodes 356a-1.
  • 356a-2, 356a-3, 356b-1, 356b-2, and 356b-3) may be a protective layer protecting the 2-2 layer 3520-2.
  • the 2-2nd layer 3520 - 2 may be a planarization layer for easily forming another layer or pattern through a post process.
  • the 2-1st layer 3520-1 and the 2-2nd layer 3520-2 may be made of the same material or different materials.
  • the 2-1st layer 3520-1 and the 2-2nd layer 3520-2 may be made of an organic material.
  • the 2-1st layer 3520-1 may be made of an organic material
  • the 2-2nd layer 3520-2 may be made of an inorganic material.
  • a metal layer 3530 may be formed on the second layer 3520, that is, the 2-2 layer 3520-2.
  • the metal layer 3530 may include a plurality of layers.
  • a reflective layer (3532 in FIG. 10 ) may be formed on the second-second layer 3520 - 2 and a magnetic layer 3531 may be formed on the reflective layer, but this is not limited thereto.
  • the substrate 3503 is divided into a plurality of regions for forming a plurality of light emitting device packages 350a by removing the second layer 3520 and the first layer 3510, and the substrate 3503 is removed. , a plurality of regions may be individually separated. In this case, each of the plurality of regions may be a light emitting device package 350a.
  • the light emitting device package 350a may be manufactured through such a manufacturing process.
  • the manufactured light emitting device package 350a is assembled into the recess 340H of each pixel PX shown in FIG. 11 and a post-process is performed, thereby manufacturing the display device 301 according to the second embodiment. .
  • FIG. 14 a display device 301 according to a second embodiment will be described.
  • FIG. 14 is a cross-sectional view illustrating a display device having a light emitting device package according to a second embodiment. That is, FIG. 14 is a cross-sectional view illustrating a unit pixel of the display device according to the second embodiment.
  • the light emitting device package 350a manufactured by FIGS. 13A to 13F may be disposed in the groove portion 340H of the substrate 310 .
  • connection lines 370-1, 370-2, 370-3, and 370-4 are formed.
  • the plurality of signal lines VDD_1, VDD_2, VDD_3, and VSS of the first signal line group 361 are connected to the light emitting device package ( It may be electrically connected to the plurality of electrode pads 353-1, 353-2, and 353-3 of the first electrode pad group 353 of 350a).
  • the fourth connection line 370 - 4 is connected to the fourth signal line VSS of the first signal line group 361 and a plurality of semiconductor light emitting devices of the first semiconductor light emitting device group 351 of the light emitting device package 350a. Upper sides of each of the elements 351-1, 351-2, and 351-3 may be connected in common.
  • An insulating layer 360 may be disposed on the light emitting device package 350a and the barrier rib 340 .
  • the light emitting device package 350a may be protected and fixed by the insulating layer 360 .
  • the insulating layer 360 may be made of an organic material, but is not limited thereto.
  • high-level voltages from the first signal line VDD_1, the second signal line VDD_2, and the third signal line VDD_3 of the first signal line group 361 are connected to the connection lines 370-1 and 370-1. 2, 370-3), the first semiconductor light emitting device 351-1, the second semiconductor light emitting device 351-2, and the third semiconductor of the first semiconductor light emitting device group 351 of the light emitting device package 350a It may be supplied to the lower side of each of the light emitting elements 351-3.
  • a low-level voltage from each of the fourth signal lines VSS of the first signal line group 361 is applied to the first semiconductor light emitting device 351 of the light emitting device package 350a through the fourth connection line 370-4.
  • the second semiconductor light emitting element 351-2 and the third semiconductor light emitting element 351-3 may be commonly supplied to each upper side. Accordingly, the first semiconductor light emitting device 351-1, the second semiconductor light emitting device 351-2, and the third semiconductor light emitting device 351-1 of the first semiconductor light emitting device group 351 of the light emitting device package 350a. 3) As the first color light, the second color light, and the third color light are respectively emitted, a full color image can be displayed.
  • the low level voltage may be 0V as a ground voltage.
  • the high-level voltage by varying the high-level voltage, the brightness of the first color light, the second color light, and the third color light may be varied to express an image.
  • the display device described above may be a display panel. That is, in an embodiment, a display device and a display panel may be understood as the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment can be adopted in the field of display displaying images or information using a semiconductor light emitting device.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • the embodiment may be adopted for a TV, signage, smart phone, mobile phone, mobile terminal, automobile HUD, notebook backlight unit, VR or AR display device.

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Abstract

발광 소자 패키지는 타원형을 갖는 제1층과, 제1층 상에 제1 반도체 발광 소자 그룹과, 제1층 상에 제1 전극 패드 그룹과, 제1층 상에 제2 전극 패드 그룹을 포함한다. 제1층은 타원형의 장축을 포함하는 제1 영역과, 타원형의 장축의 일측에서 제1 영역에 접하는 제2 영역과, 타원형의 장축의 타측에서 제1 영역에 접하는 제3 영역을 가질 수 있다. 제1 반도체 발광 소자 그룹은 제1 영역 상에 배치되고, 복수의 반도체 발광 소자를 포함할 수 있다. 제1 전극 패드 그룹은 제2 영역 상에 배치되고, 복수의 전극 패드를 포함할 수 있다. 제2 전극 패드 그룹은 제3 영역 상에 배치되고, 복수의 리던던시 전극 패드를 포함할 수 있다.

Description

발광 소자 패키지 및 디스플레이 장치
실시예는 발광 소자 패키지 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
한편, 자가 조립 방식에서는 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자가 개별적으로 투하 공정, 조립 공정 및 회수 공정이 진행되므로, 공정 시간이 매우 오래 걸리는 문제가 있다. 아울러, 이전 공정에서 회수되지 않은 발광 소자가 다른 발광 소자와 함께 조립되는 경우, 특정 컬러 영역에 다른 컬러의 광을 발광하는 발광 소자가 조립되어 혼색이 발생되어 풀 컬러를 구현하기 어려운 문제가 있다.
공정 시간을 단축하기 위해 적색 발광 소자, 녹색 발광 소자 및 청색 컬러 발광 소자를 동시에 조립하는 자가 조립 방식이 제안되었다. 이러한 자가 조립 방식을 구현하기 위해 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자 각각의 모양과 사이즈가 상이하다. 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자 각각의 모양과 사이즈가 상이하므로, 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자 각각의 광량이 서로 상이하여 색 재현율(color gamut)이 저하되는 문제가 있다.
한편, 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자가 디스플레이용 기판의 화소에 배치되어야 하므로, 화소의 사이즈를 줄이기 어려워 초고해상도의 구현이 어려운 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 조립 속도를 향상할 수 있는 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 색재현율 저하를 해결할 수 있는 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 초고해상도 구현이 가능한 발광 소자 패키지 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 발광 소자 패키지는, 타원형을 갖는 제1층; 상기 제1층 상에 제1 반도체 발광 소자 그룹; 상기 제1층 상에 제1 전극 패드 그룹; 및 상기 제1층 상에 제2 전극 패드 그룹;을 포함하고, 상기 제1층은, 상기 타원형의 장축을 포함하는 제1 영역, 상기 타원형의 장축의 일측에서 상기 제1 영역에 접하는 제2 영역 및 상기 타원형의 장축의 타측에서 상기 제1 영역에 접하는 제3 영역을 갖고, 상기 제1 반도체 발광 소자 그룹은, 상기 제1 영역 상에 배치되고, 복수의 반도체 발광 소자를 포함하고, 상기 제1 전극 패드 그룹은, 상기 제2 영역 상에 배치되고, 복수의 전극 패드를 포함하며, 상기 제2 전극 패드 그룹은, 상기 제3 영역 상에 배치되고, 복수의 리던던시 전극 패드를 포함한다.
상기 복수의 반도체 발광 소자 중 적어도 하나의 반도체 발광 소자는 상기 제1 영역의 중심에 배치되고, 상기 적어도 하나의 반도체 발광 소자를 중심으로 상기 복수의 전극 패드과 상기 복수의 리던던시 전극 패드는 서로 마주보도록 배치 배치될 수 있다. 상기 서로 마주보도록 배치된 전극 패드와 리던던시 전극 패드는 동일 반도체 발광 소자에 연결될 수 있다.
상기 제2 영역은 제1 라운드 측부를 갖고, 상기 제3 영역은 제2 라운드 측부를 가지며, 상기 제1 라운드 측부와 상기 제2 라운드 측부는 상기 타원형의 장축에 대해 서로 대칭될 수 있다. 상기 복수의 전극 패드는 상기 제2 영역 상에서 상기 제1 라운드 측부를 따라 배치되고, 상기 복수의 리던던시 전극 패드는 상기 제3 영역 상에서 상기 제2 라운드 측부를 따라 배치될 수 있다.
상기 복수의 전극 패드 각각 및 상기 복수의 리던던시 전극 패드 각각은 서로 이격된 도트 형상을 가질 수 있다.
상기 제1층 상에 제2 반도체 발광 소자 그룹;를 포함하고, 상기 제2 반도체 발광 소자 그룹은, 상기 제1 영역 상에 배치되고, 복수의 리던던시 반도체 발광 소자를 포함할 수 있다. 상기 복수의 리던던시 반도체 발광 소자는, 상기 제1 영역 상에서 상기 복수의 반도체 발광 소자와 인접하여 배치될 수 있다. 상기 복수의 반도체 발광 소자는 각각 상기 복수의 전극 패드에 연결되고, 상기 복수의 리던던시 반도체 발광 소자는 각각 상기 복수의 리던던시 전극 패드에 연결될 수 있다.
상기 제1 반도체 발광 소자 그룹, 상기 제1 전극 패드 그룹 및 상기 제2 전극 패드 그룹 상에 제2층; 및 상기 제2층 상에 금속층을 포함할 수 있다. 상기 금속층은, 자성층 또는 반사층을 포함할 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 복수의 홈부를 포함하는 기판; 상기 복수의 홈부에 각각 배치되는 복수의 발광 소자 패키지; 및 상기 복수의 홈부 각각의 일측에 배치되고, 복수의 신호 라인을 포함하는 제1 신호 라인 그룹;을 포함하고, 상기 발광 소자 패키지는, 타원형을 갖는 제1층; 상기 제1층 상에 제1 반도체 발광 소자 그룹; 상기 제1층 상에 제1 전극 패드 그룹; 및 상기 제1층 상에 제2 전극 패드 그룹;을 포함하고, 상기 제1층은, 상기 타원형의 장축을 포함하는 제1 영역, 상기 타원형의 장축의 일측에서 상기 제1 영역에 접하는 제2 영역 및 상기 타원형의 장축의 타측에서 상기 제1 영역에 접하는 제3 영역을 갖고, 상기 제1 반도체 발광 소자 그룹은, 상기 제1 영역 상에 배치되고, 복수의 반도체 발광 소자를 포함하고, 상기 제1 전극 패드 그룹은, 상기 제2 영역 상에 배치되고, 복수의 전극 패드를 포함하며, 상기 제2 전극 패드 그룹은, 상기 제3 영역 상에 배치되고, 복수의 리던던시 전극 패드를 포함한다.
디스플레이 장치는, 상기 복수의 홈부 각각의 타측에 배치되고, 복수의 리던던시 신호 라인을 포함하는 제2 신호 라인 그룹;을 포함하고, 상기 발광 소자 패키지는, 상기 제1층 상에 제2 반도체 발광 소자 그룹;를 포함하고, 상기 제2 반도체 발광 소자 그룹은, 상기 제1 영역 상에 배치되고, 복수의 리던던시 반도체 발광 소자를 포함하며, 상기 복수의 신호 라인은 각각 상기 복수의 반도체 발광 소자에 연결될 수 있다.
상기 제1층의 상기 타원형의 장축은 상기 복수의 신호 라인 및 상기 복수의 리던던시 신호 라인과 평행할 수 있다.
상기 복수의 반도체 발광 소자는 상기 복수의 신호 라인에 인접하여 배치되고, 상기 복수의 리던던시 반도체 발광 소자는 상기 복수의 리던던시 신호 라인에 인접하여 배치될 수 있다.
실시예에 따르면, 복수의 반도체 발광 소자 중 적어도 하나의 반도체 발광 소자는 발광 소자 패키지의 제1층의 제1 영역의 중심에 배치되고, 적어도 하나의 반도체 발광 소자를 중심으로 복수의 전극 패드와 복수의 리던던시 전극 패드는 서로 마주보도록 배치될 수 있다. 이러한 경우, 서로 마주보도록 배치된 전극 패드와 리던던시 전극 패드는 동일 반도체 발광 소자에 연결될 수 있다. 따라서, 발광 소자 패키지가 기판의 홈부에 정상적으로 또는 180도 회전되어 조립되더라도, 기판 상에 배치된 복수의 신호 라인이 발광 소자 패키지에서 그 중심에 위치된 반도체 발광 소자를 중심으로 서로 마주보도록 배치된 복수의 전극 패드 또는 복수의 리던던시 전극 패드에 연결될 수 있다. 그러므로, 발광 소자 패키지의 복수의 반도체 발광 소자가 조립 방향성에 관계없이 항상 기판 상에 배치된 복수의 신호 라인과 전기적으로 연결되므로, 발광 소자 패키지가 타원형을 가짐으로 인해 야기될 수 있는 전기적 연결 불량을 원천적으로 차단할 수 있다.
실시예에 따르면, 발광 소자 패키지 및 격벽의 홈부가 타원형을 가지므로 발광 소자 패키지가 격벽의 홈부에 조립되는 경우 격벽의 홈부 내에서 회전됨이 방지되어 발광 소자 패키지의 고정성을 강화할 수 있다.
실시예에 따르면, 자가 조립 공정시 발광 소자 패키지가 어떤 방향으로 회전하든지 간에 격벽의 홈부에 조립되는 경우, 조립 방향성에 관계없이 전기적 연결이 가능하므로 조립 방향성의 자유도를 극대화할 수 있다.
실시예예 따르면, 미리 하나의 화소를 구성하는 복수의 반도체 발광 소자를 포함하는 발광 소자 패키지를 만들어, 발광 소자 패키지를 자가 조립 방식으로 조립하여 디스플레이 장치를 구현함으로써, 조립 속도가 획기적으로 향상되어 대량 생산이 가능하다.
실시예에 따르면, 서로 상이한 컬러 광을 발광하는 복수의 반도체 발광 소자를 개별적으로 자가 조립 방식으로 조립할 필요가 없어, 색재현율 저하를 방지하고 혼색 방지를 통해 풀 컬러 영상 구현이 가능하다.
실시예에 따르면, 복수의 반도체 발광 소자를 포함하는 발광 소자 패키지를 하나의 화소에 배치함으로써, 화소 사이즈를 줄여 초고해상도 구현이 가능하다.
실시예에 따르면, 복수의 반도체 발광 소자와 복수의 전극 패드의 배치 레이아웃을 최적화함으로서, 복수의 반도체 발광 소자 각각의 사이즈를 확장할 수 있고, 이러한 사이즈 확장에 의해 휘도가 증가되어 고화질 영상을 구현할 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 4은 도 1의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5은 도 4의 A2 영역의 확대도이다.
도 6는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 7은 제1 실시예에 따른 디스플레이 장치를 도시한 도면이다.
도 8은 도 7의 제1 실시예에 따른 디스플레이 장치의 C1-C2라인을 따라 절단한 단면도이다.
도 9a는 제1 실시예에 따른 발광 소자 패키지를 개략적으로 도시한 평면도이다.
도 9b는 제1 실시예에 따른 발광 소자 패키지를 상세히 도시한 평면도이다.
도 10은 제1 실시예에 따른 발광 소자 패키지를 개략적으로 도시한 단면도이다.
도 11은 제2 실시예에 따른 디스플레이 장치를 도시한 도면이다.
도 12는 제2 실시예에 따른 발광 소자 패키지를 개략적으로 도시한 단면도이다.
도 13a 내지 도 13f는 제2 실시예에 따른 발광 소자 패키지의 제조 공정을 설명하는 순서도이다.
도 14는 제2 실시예에 따른 발광 소자 패키지를 구비한 디스플레이 장치를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 1은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 1을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 2는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 3는 도 2의 화소의 일 예를 보여주는 회로도이다.
도 2 및 도 3를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 2에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 3과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 3와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 3에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 4은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 4을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 2의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 5은 도 4의 A2 영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 2 및 도 3에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 6)과 전사 방식 등이 있을 수 있다.
도 6은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 6을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 6을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
조립 기판(200)은 조립될 반도체 발광 소자(150) 각각에 대응하는 한 쌍의 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
한편, 도시되지 않았지만, 제1 조립 배선(201)과 제2 조립 배선(202) 사이에 Vdd 라인이 배치되어, 반도체 발광 소자(150)에 전기적으로 컨택하기 위한 위한 전극 배선으로 사용될 수 있다.
하지만, 반도체 발광 소자(150)가 소형화됨에 따라 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격 또한 좁아지게 되고, 제1 조립 배선(201)과 제2 조립 배선(202) 사이의 간격이 좁아지는 경우, 제1 조립 배선(201) 또는 제2 조립 배선(202)가 Vdd 라인과 전기적으로 쇼트되는 문제가 발생할 수 있다.
이하, 도 7 내지 도 14를 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도 1 내지 도 7 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[제1 실시예]
도 7은 제1 실시예에 따른 디스플레이 장치를 도시한 도면이다. 도 8은 도 7의 제1 실시예에 따른 디스플레이 장치의 C1-C2라인을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 복수의 발광 소자 패키지(350) 및 제1 신호 라인 그룹(361)을 포함할 수 있다.
기판(310)은 디스플레이 장치(300)의 다양한 구성 요소들을 지지하는 지지 부재로서의 역할을 할 수 있다.
기판(310) 상에 복수의 홈부(340H)가 구비될 수 있다. 예컨대, 기판(310) 상에 격벽(340)이 배치되고, 격벽(340)에 복수의 홈부(340H)가 형성될 수 있다. 홈부(340H)는 조립 홀로 불릴 수 있다.
복수의 화소(PX)가 기판(310) 상에 정의될 수 있다. 예컨대, 하나의 화소(PX)에 적어도 하나의 홈부(340H)가 구비될 수 있다. 발광 소자 패키지(350)는 격벽(340)의 홈부(340H)에 배치될 수 있다. 따라서, 하나의 화소(PX)에 적어도 하나의 발광 소자 패키지(350)가 구비될 수 있다.
실시예에서, 복수의 발광 소자 패키지(350)는 자가 조립 방식을 이용하여 복수의 홈부(340H)에 조립될 수 있다. 이를 위해, 기판(310)과 격벽(340) 사이에 제1 조립 배선(321) 및 제2 조립 배선(322)이 배치되고, 제1 조립 배선(321) 및 제2 조립 배선(322)을 절연시키기 위해 절연층(330, 이하 제1 절연층이라 함)이 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 이러한 경우, 홈부(340H)의 바닥부는 제1 절연층(330)의 상면의 일부일 수 있다. 즉, 제1 절연층(330)의 상면의 일부가 홈부(340H)에 의해 노출될 수 있다.
예컨대, 홈부(340H)의 형상은 발광 소자 패키지(350)의 형상에 대응할 수 있다. 실시예에서, 발광 소자 패키지(350)는 위에서 보았을 때, 타원형을 가지므로, 홈부(340H) 또한 타원형을 가질 수 있다. 예컨대, 홈부(340H)의 사이즈는 발광 소자 패키지(350)의 사이즈보다 클 수 있다. 즉, 발광 소자 패키지(350)가 홈부(340H)에 삽입되었을 때, 발광 소자 패키지(350)의 외측면은 홈부(340H)의 내측면으로부터 이격될 수 있다. 발광 소자 패키지(350)의 외측면과 홈부(340H)의 내측면 사이의 이격 거리는 30㎛이하일 수 있다. 예컨대, 발광 소자 패키지(350)의 외측면과 홈부(340H)의 내측면 사이의 이격 거리는 200nm 내지 20㎛일 수 있다.
실시예에 따르면, 발광 소자 패키지(350)와 홈부(340H)가 타원형을 가지므로, 발광 소자 패키지(350)가 홈부(340H)에 조립되는 경우, 홈부(340H)의 타원형에 의해 발광 소자 패키지(350)가 회전되지 않고 현재 조립 상태를 유지할 수 있어, 발광 소자 패키지(350)의 고정력을 강화할 수 있다.
발광 소자 패키지(350)가 홈부(340H)에 조립된 후, 발광 소자 패키지(350) 및 격벽(340) 상에 절연층(360, 이하 제2 절연층이라 함)이 형성될 수 있다. 도시되지 않았지만, 화소(PX) 사이를 구분하기 위해 화소(PX) 사이에 블랙 매트릭스가 배치될 수 있다. 블랙 매트릭스는 격벽(340)과 제2 절연층(360) 사이에서 홈부(340H)를 제외한 격벽(340) 상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 발광 소자 패키지(350)는 서로 상이한 복수의 컬러 광을 생성할 수 있다. 복수의 컬러 광에 의해 컬러 영상이 디스플레이될 수 있다. 복수의 발광 소자 패키지(350)는 복수의 화소(PX)에 각각 배치될 수 있다.
도 9a에 도시한 바와 같이, 발광 소자 패키지(350)는 제1층(3510), 제1 반도체 발광 소자 그룹(351), 제1 전극 패드 그룹(353) 및 제2 전극 패드 그룹(354)를 포함할 수 있다.
제1층(3510)은 제1 반도체 발광 소자 그룹(351), 제1 전극 패드 그룹(353) 및 제2 전극 패드 그룹(354)을 지지하는 지지 부재일 수 있다. 나중에 설명하겠지만, 제1층(3510)은 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)가 용이하게 접착되도록 하는 접착 부재일 수 있다. 제1층(3510)은 절연 부재일 수 있다. 제1층(3510)은 리지드 부재이거나 플렉서블 부재일 수 있다.
제1층(3510)은 타원형을 가질 수 있다. 제1층(3510)의 타원형은 단축과 장축을 가질 수 있다. 장축의 길이가 단축의 길이보다 클 수 있다. 장축에서 길이가 가장 크고, 단축에서 길이가 가장 작을 수 있다.
제1층(3510)은 타원형의 장축을 포함하는 제1 영역(401), 타원형의 장축의 일측에서 제1 영역(401)에 접하는 제2 영역(402) 및 타원형의 장축의 타측에서 제1 영역(401)에 접하는 제3 영역(403)을 포함할 수 있다.
제2 영역(402)은 제1 라운드 측부(3511)을 가지며, 제3 영역(403)은 제2 라운드 측부(3512)를 가질 수 있다. 이러한 경우, 제1 라운드 측부(3511)와 제2 라운드 측부(3512)는 타원형의 장축에 대해 서로 대칭될 수 있다. 즉, 제1 라운드 측부(3511)의 곡률과 제2 라운드 측부(3512)의 곡률이 동일할 수 있다.
제1 반도체 발광 소자 그룹(351)은 제1층(3510)의 제1 영역(401) 상에 배치되고, 복수의 반도체 발광 소자 (351-1, 351-2, 351-3)을 포함할 수 있다. 예컨대, 복수의 반도체 발광 소자(351-1, 351-2, 351-3)는 제1층(3510)의 제1 영역(401) 상에서 타원형의 장축을 따라 배치될 수 있다. 즉, 복수의 반도체 발광 소자(351-1, 351-2, 351-3)는 제1층(3510)의 제1 영역(401) 상에서 타원형의 장축 상에 일렬로 배치될 수 있다. 제1 전극 패드 그룹(353)은 제1층(3510)의 제2 영역(402) 상에 배치되고, 복수의 전극 패드(353-1, 353-2, 353-3)을 포함할 수 있다. 제2 전극 패드 그룹(354)은 제1층(3510)의 제3 영역(403) 상에 배치되고, 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)를 포함할 수 있다.
복수의 반도체 발광 소자(351-1, 351-2, 351-3)는 컬러 영상을 디스플레이할 수 있는 서로 상이한 컬러 광을 생성할 수 있다. 예컨대, 복수의 반도체 발광 소자는 제1 컬러 광을 발광하는 제1 반도체 발광 소자(351-1), 제2 컬러 광을 발광하는 제2 반도체 발광 소자(351-2) 및 제3 컬러 광을 발광하는 제3 반도체 발광 소자(351-3)를 포함할 수 있다. 예컨대, 제1 컬러 광은 적색 광을 포함하고, 제2 컬러 광은 녹색 광을 포함하며, 제3 컬러 광은 청색 광을 포함할 수 있다. 이러한 경우, 제1 반도체 발광 소자(351-1), 제2 반도체 발광 소자(351-2) 및 제3 반도체 발광 소자(351-3)가 타원형의 장축 상에 일렬로 배치될 수 있다. 즉, 제2 반도체 발광 소자(351-2)가 제1 반도체 발광 소자(351-1)와 제3 반도체 발광 소자(351-3) 사이에 위치될 수 있다.
복수의 전극 패드는 제1 내지 제3 반도체 발광 소자(351-1, 351-2, 351-3)에 각각 연결되는 제1 내지 제3 전극 패드(353-1, 353-2, 353-3)을 포함할 수 있다. 예컨대, 제1 전극 패드(353-1)는 제1 반도체 발광 소자(351-1)의 일측에 전기적으로 연결되고, 제2 전극 패드(353-2)는 제2 반도체 발광 소자(351-2)의 일측에 전기적으로 연결되며, 제3 전극 패드(353-3)는 제3 반도체 발광 소자(351-3)의 일측에 전기적으로 연결될 수 있다.
복수의 리던던시 전극 패드는 제1 내지 제3 반도체 발광 소자(351-1, 35-2, 351-3)에 각각 연결되는 제1 내지 제3 리던던시 전극 패드(354-1, 354-2, 354-3)를 포함할 수 있다. 예컨대, 제1 리던던시 전극 패드(354-1)는 제1 반도체 발광 소자(351-1)의 일측에 전기적으로 연결되고, 제2 리던던시 전극 패드(354-2)는 제2 반도체 발광 소자(351-2)의 일측에 전기적으로 연결되며, 제3 리던던시 전극 패드(354-3)는 제3 반도체 발광 소자(351-3)의 일측에 전기적으로 연결될 수 있다.
복수의 전극 패드(353-1, 353-2, 353-3) 및 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)는 동일 층상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 복수의 전극 패드(353-1, 353-2, 353-3) 및 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)는 제1층(3510)의 상면 상에 배치될 수 있다.
복수의 반도체 발광 소자(351-1, 351-2, 351-3), 복수의 전극 패드(353-1, 353-2, 353-3) 및 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)는 동일 층상에 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 복수의 반도체 발광 소자(351-1, 351-2, 351-3), 복수의 전극 패드(353-1, 353-2, 353-3) 및 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)는 제1층(3510)의 상면 상에 배치될 수 있다.
복수의 반도체 발광 소자(351-1, 351-2, 351-3) 중 적어도 하나의 반도체 발광 소자(351-2)는 제1층(3510)의 제1 영역(401)의 중심에 배치되고, 적어도 하나의 반도체 발광 소자(351-2)를 중심으로 복수의 전극 패드(353-1, 353-2, 353-3)와 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)는 서로 마주보도록 배치될 수 있다. 이러한 경우, 서로 마주보도록 배치된 전극 패드와 리던던시 전극 패드는 동일 반도체 발광 소자(351-1, 351-2, 351-3)에 연결될 수 있다.
제2 반도체 발광 소자(351-2)가 제1층(3510)의 제1 영역(401)의 중심에 배치될 수 있다. 이러한 경우, 제2 반도체 발광 소자(351-2)를 중심으로 제1 전극 패드(353-1)와 제2 리던던시 전극 패드(354-2)는 서로 마주보도록 배치되고, 제1 전극 패드(353-1)와 제2 리던던시 전극 패드(354-2)는 동일 반도체 발광 소자, 즉 제1 반도체 발광 소자(351-1)의 일측에 전기적으로 연결될 수 있다. 제2 반도체 발광 소자(351-2)를 중심으로 제2 전극 패드(353-2)와 제2 리던던시 전극 패드(354-2)는 서로 마주보도록 배치되고, 제2 전극 패드(353-2)와 제2 리던던시 전극 패드(354-2)는 동일 반도체 발광 소자, 즉 제2 반도체 발광 소자(351-2)의 일측에 전기적으로 연결될 수 있다. 제2 반도체 발광 소자(351-2)를 중심으로 제3 전극 패드(353-3)와 제3 리던던시 전극 패드(354-3)는 서로 마주보도록 배치되고, 제3 전극 패드(353-3)와 제3 리던던시 전극 패드(354-3)는 동일 반도체 발광 소자, 즉 제3 반도체 발광 소자(351-3)의 일측에 전기적으로 연결될 수 있다.
한편, 복수의 전극 패드(353-1, 353-2, 353-3)는 제1층(3510)의 제2 영역(402) 상에서 제1 라운드 측부(3511)를 따라 배치되고, 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)는 제1층(3510)의 제3 영역(403) 상에서 제2 라운드 측부(3512)를 따라 배치될 수 있다.
복수의 전극 패드(353-1, 353-2, 353-3) 각각 및 복수의 리던던시 전극 패드(354-1, 354-2, 354-3) 각각은 서로 이격된 도트 형상을 가질 수 있다.
이하, 도 9b를 참조하여 복수의 발광 소자, 복수의 전극 패드(353-1, 353-2, 353-3) 및 복수의 리던던시 전극 패드(354-1, 354-2, 354-3) 간의 연결 관계를 상세히 설명한다.
도 9b에 도시한 바와 같이, 복수의 전극 패드(353-1, 353-2, 353-3) 각각 및 복수의 리던던시 전극 패드(354-1, 354-2, 354-3) 각각은 하부 컨택 전극(3541) 및 상부 컨택 전극(3542)을 포함할 수 있다.
하부 컨택 전극(3541)은 제1층(3510) 상에 배치되고, 상부 컨택 전극(3542)은 제2층(도 13d의 3520)의 제2-1층(3520-1) 상에 배치될 수 있다. 상부 컨택 전극(3542)은 컨택홀을 통해 하부 컨택 전극(3541)과 전기적으로 연결될 수 있다.
복수의 전극 패드(353-1, 353-2, 353-3) 각각 및 복수의 리던던시 전극 패드(354-1, 354-2, 354-3) 각각의 상부 컨택 전극(3542)은 연결 전극(3543)을 통해 제1 반도체 발광 소자(351-1), 제2 반도체 발광 소자(351-2) 및 제3 반도체 발광 소자(351-3)의 일측에 전기적으로 연결될 수 있다. 예컨대, 상부 컨택 전극(3542)과 연결 전극(3543)은 일체화될 수 있다. 즉, 상부 컨택 전극(3542)과 연결 전극(3543)은 동일한 금속으로 동일한 포토리쏘그라피 공정을 수행하여 한번에 형성될 수 있다. 예컨대, 제2층(3520)의 제2-1층(3520-1) 상에 금속막이 형성되고 패터닝될 때, 금속막 중에서 컨택홀에 형성된 금속막은 상부 컨택 전극(3542)으로 형성되고, 제2층(3520)의 제2-1층(3520-1) 상에서 상부 컨택 전극(3542)으로부터 제1 반도체 발광 소자(351-1), 제2 반도체 발광 소자(351-2) 및 제3 반도체 발광 소자(351-3)의 일측으로 연장되는 금속막은 연결 전극(3543)으로 형성될 수 있다.
한편, 하부 컨택 전극(3541) 중 일부 영역은 연장되어 연장부(3541a)를 형성하고, 이 연장부(3541a)는 적어도 하나 이상의 연결 전극(3543)과 교차할 수 있다. 예컨대, 제3 전극 패드(353-3)를 구성하는 하부 전극 패드의 일부 영역이 제1층(3510)의 제2 영역(402) 상에서 제1 반도체 발광 소자(351-1)와 제2 반도체 발광 소자(351-2) 사이로 연장되어 연장부(3541a)를 형성하고, 이 연장부(3541a)와 제3 리던던시 전극 패드(354-3)를 구성하는 상부 전극 패드가 연결 전극(3543)에 의해 전기적으로 연결될 수 있다. 예컨대, 제1 리던던시 전극 패드(354-1)를 구성하는 하부 전극 패드의 일부 영역이 제1층(3510)의 제3 영역(403) 상에서 제1 반도체 발광 소자(351-1) 근처로 연장되어 연장부(3541a)를 형성하고, 이 연장부(3541a)와 제1 전극 패드(353-1)를 구성하는 상부 전극 패드가 연결 전극(3543)에 의해 전기적으로 연결될 수 있다. 이때, 연결 전극(3543)은 제1 반도체 발광 소자(351-1)의 일측에도 전기적으로 연결될 수 있다.
한편, 도 9a에는 도시되지 않았지만, 도 9b에 도시한 바와 같이, 제1층(3510)의 타원형의 장축의 양측에 각각 전극 패드 및 리던던시 전극 패드가 배치될 수 있다. 제1층(3510)의 타원형의 장축의 양측에 각각 배치된 제1 전극 패드(353-1) 및 제2 전극 패드(353-2)는 서로 컨택홀을 통해 연결되는 하부 전극 패드 및 상부 전극 패드를 포함하며, 제1 반도체 발광 소자(351-1), 제2 반도체 발광 소자(351-2) 및 제3 반도체 발광 소자(351-3) 각각의 타측에 공통으로 연결하기 위한 공통 전극 패드로서의 역할을 할 수 있다. 이러한 경우, 제1 전극 패드(353-1)는 제1 전극 패드 그룹(353)에 포함되고 제2 전극 패드(353-2)는 제2 전극 패드 그룹(354)에 포함될 수 있다.
다시 도 7을 참조하면, 제1 신호 라인 그룹(361)은 복수의 홈부(340H) 각각의 일측에 배치되고, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)를 포함할 수 있다. 도시되지 않았지만, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS) 각각과 화소(PX) 사이에 구동 트랜지스터(도 3의 DT)가 연결될 수 있다.
복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)은 복수의 화소(PX) 각각에 연결될 수 있다. 복수의 화소(PX) 각각은 적어도 하나의 발광 소자 패키지(350)를 포함할 수 있다. 발광 소자 패키지(350)는 복수의 반도체 발광 소자(351-1, 351-2, 351-3)를 포함하는 제1 반도체 발광 소자 그룹(351)을 포함할 수 있다. 따라서, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)은 복수의 반도체 발광 소자(351-1, 351-2, 351-3)에 연결될 수 있다.
예컨대, 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)은 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3) 및 제4 신호 라인(VSS)을 포함할 수 있다.
예컨대, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 신호 라인(VDD_3)은 서로 평행하게 제2 방향(Y)을 따라 배치될 수 있다. 예컨대, 제4 신호 라인(VSS)은 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 신호 라인(VDD_3)과 교차하고 제1 방향(X)을 따라 배치될 수 있다. 이러한 경우, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)의 교차에 의해 화소(PX)가 정의될 수 있다. 따라서, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)의 교차 영역마다 화소(PX)가 정의될 수 있다.
제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2), 제3 신호 라인(VDD_3)과 제4 신호 라인(VSS)는 복수의 연결 라인(370-1, 370-2, 370-3, 370-4)을 통해 화소(PX) 각각의 발광 소자 패키지(350)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)에 연결될 수 있다.
예컨대, 제1 신호 라인(VDD_1)은 제1 연결 라인(370-1)을 통해 제1 전극 패드 그룹(353)의 제1 전극 패드(353-1)에 연결되고, 제2 신호 라인(VDD_2)은 제2 연결 라인(370-2)을 통해 제1 전극 패드 그룹(353)의 제2 전극 패드(353-2)에 연결되며, 제3 신호 라인(VDD_3)은 제3 연결 라인(370-3)을 통해 제1 전극 패드 그룹(353)의 제3 전극 패드(353-3)에 연결될 수 있다.
예컨대, 제4 신호 라인(VSS)은 제4 연결 라인(370-4)을 통해 제1 전극 패드 그룹(353)의 제4 전극 패드(도 9b에서 타원형의 장축의 양측 중 일측에 배치된 하부 컨택 전극(3541)과 상부 전극 패드)에 연결될 수 있다. 또한, 연결 라인(370-4)은 발광 소자 패키지(350) 상에서 제4 전극 패드와 복수의 반도체 발광 소자(351-1, 351-2, 351-3)들을 연결시킬 수 있다. 즉, 연결 라인(370-4)은 복수의 반도체 발광 소자(351-1, 351-2, 351-3)를 공통으로 연결시키는 연결 전극일 수 있다. 다시 말해, 연결 라인(370-4)은 화소(PX) 밖에서는 제4 신호 라인(VSS)과 화소(PX)에 구비된 발광 소자 패키지(350)의 제1 전극 패드 그룹(353)의 제4 전극 패드를 연결시키고, 화소(PX) 내에서는 발광 소자 패키지(350)의 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)들을 공통으로 연결시킬 수 있다.
복수의 연결 라인(370-1, 370-2, 370-3, 370-4)은 발광 소자 패키지(350)가 기판(310) 상의 홈부(340H)에 조립된 이후에 형성될 수 있다. 즉, 발광 소자 패키지(350)가 기판(310) 상의 홈부(340H)에 조립된 후, 제1 연결 라인(370-1)이 발광 소자 패키지(350)의 제1 전극 패드 그룹(353)의 제1 전극 패드(353-1)를 구성하는 하부 컨택 전극(3541) 및 상부 컨택 전극(3542) 중 상부 컨택 전극(3542)과 전기적으로 연결될 수 있다. 제2 연결 라인(370-2)이 발광 소자 패키지(350)의 제1 전극 패드 그룹(353)의 제2 전극 패드(353-2)를 구성하는 하부 컨택 전극(3541) 및 상부 컨택 전극(3542) 중 상부 컨택 전극(3542)과 전기적으로 연결될 수 있다. 제3 연결 라인(370-3)이 발광 소자 패키지(350)의 제1 전극 패드 그룹(353)의 제3 전극 패드(353-3)를 구성하는 하부 컨택 전극(3541) 및 상부 컨택 전극(3542) 중 상부 컨택 전극(3542)과 전기적으로 연결될 수 있다.
한편, 제4 연결 라인(370-4)이 발광 소자 패키지(350)의 전극 패드(도 9b에서 제1층(3510)의 타원형의 장축의 양측에 배치된 전극 패드)를 구성하는 하부 컨택 전극(3541) 및 상부 컨택 전극(3542) 중 상부 컨택 전극(3542)과 전기적으로 연결될 수 있다. 아울러, 제4 연결 라인(370-4)은 발광 소자 패키지(350)의 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각의 상측에 공통으로 연결될 수 있다. 도면에 도시되지 않았지만, 타원형의 양측에 전극 패드가 배치되지 않고, 제4 연결 라인(370-4)이 제1 신호 라인 그룹(361)의 제4 신호 라인(VSS)과 발광 소자 패키지(350)의 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각의 상측을 직접 연결할 수도 있다.
제4 신호 라인(VSS)이 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각의 상측에 배치되므로, 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각의 광의 진행을 방해할 수 있다. 이에 따라, 복수의 연결 라인(370-1, 370-2, 370-3, 370-4)은 광 투과도가 우수한 도전 물질로 이루어질 수 있다. 예컨대, 연결 라인(370-4)은 ITO나 IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
다른 예로서, 제4 신호 라인(VSS)은 투명한 도전 물질로 이루어지고, 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 제3 신호 라인(VDD_3)은 전기 전도도가 우수한 금속으로 이루어질 수 있다.
실시예에 따르면, 연결 라인(370-4)이 투명한 도전 물질로 이루어지는 경우, 도 8에 도시한 바와 같이, 발광 소자 패키지(350)가 기판(310) 상에 홈부(340H)에 조립되었을 때, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)들을 공통으로 연결시키는 연결 라인(370-4)이 전방 측에 위치되는 경우, 복수의 반도체 발광 소자(351-1, 351-2, 351-3)들에서 발광된 서로 상이한 컬러 광이 전방으로 용이하게 출사되어, 광 효율 저하를 방지할 수 있다.
한편, 격벽(340)의 홈부(340H)가 타원형을 가질 때, 타원형의 장축은 제2 방향(Y)과 일치하고 타원형의 단축은 제1 방향(X)과 일치하도록 격벽(340)의 홈부(340H)가 배치될 수 있다. 이러한 경우, 발광 소자 패키지(350)가 격벽(340)의 홈부(340H)에 조립될 때, 제1층(3510)의 제2 영역(402)에 배치된 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3)나 제3 영역(403)에 배치된 제2 전극 패드 그룹(354)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)가 제1 신호 라인 그룹(361)의 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)에 인접하여 배치될 수 있다.
이에 따라, 제1층(3510)의 제2 영역(402)에 배치된 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3)가 제1 신호 라인 그룹(361)의 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)에 인접하여 배치되거나 제1층(3510)의 제2 전극 패드 그룹(354)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)가 제1 신호 라인 그룹(361)의 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)에 인접하여 배치되든가에 관계없이, 어떠한 장애 없이 제1 신호 라인 그룹(361)의 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)와 제1 전극 패드 그룹(353)의 복수의 전극 패드(351-1, 351-2, 351-3) 또는 제2 전극 패드 그룹(354)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)가 용이하게 연결될 수 있다.
실시예에 따르면, 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 중 적어도 하나의 반도체 발광 소자(351-2)는 제1층(3510)의 제1 영역(401)의 중심에 배치되고, 적어도 하나의 반도체 발광 소자(351-2)를 중심으로 복수의 전극 패드(353-1, 353-2, 353-3)와 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)는 서로 마주보도록 배치될 수 있다. 이러한 경우, 서로 마주보도록 배치된 전극 패드와 리던던시 전극 패드는 동일 반도체 발광 소자(351-1, 351-2, 351-3)에 연결될 수 있다.
따라서, 발광 소자 패키지(350)가 기판(310)의 홈부(340H)에 정상적으로 또는 180도 회전되어 조립되더라도, 기판(310) 상에 배치된 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)이 발광 소자 패키지(350)에서 그 중심에 위치된 반도체 발광 소자(351-2)를 중심으로 서로 마주보도록 배치된 복수의 전극 패드(353-1, 353-2, 353-3) 또는 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)에 연결될 수 있다. 그러므로, 발광 소자 패키지(350)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)가 조립 방향성에 관계없이 항상 기판(310) 상에 배치된 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)과 전기적으로 연결되므로, 발광 소자 패키지(350)가 타원형을 가짐으로 인해 야기될 수 있는 전기적 연결 불량을 원천적으로 차단할 수 있다.
실시예에 따르면, 발광 소자 패키지(350) 및 격벽(340)의 홈부(340H)가 타원형을 가지므로 발광 소자 패키지(350)가 격벽(340)의 홈부(340H)에 조립되는 경우 격벽(340)의 홈부(340H) 내에서 회전됨이 방지되어 발광 소자 패키지(350)의 고정성을 강화할 수 있다.
실시예에 따르면, 자가 조립 공정시 발광 소자 패키지(350)가 어떤 방향으로 회전하든지 간에 격벽(340)의 홈부(340H)에 조립되는 경우, 조립 방향성에 관계없이 전기적 연결이 가능하므로 조립 방향성의 자유도를 극대화할 수 있다.
실시예예 따르면, 미리 하나의 화소(PX)를 구성하는 복수의 반도체 발광 소자(351-1, 351-2, 351-3)를 포함하는 발광 소자 패키지(350)를 만들어, 발광 소자 패키지(350)를 자가 조립 방식으로 조립하여 디스플레이 장치(300)를 구현함으로써, 조립 속도가 획기적으로 향상되어 대량 생산이 가능하다.
실시예에 따르면, 서로 상이한 컬러 광을 발광하는 복수의 반도체 발광 소자(351-1, 351-2, 351-3)를 개별적으로 자가 조립 방식으로 조립할 필요가 없어, 색재현율 저하를 방지하고 혼색 방지를 통해 풀 컬러 영상 구현이 가능하다.
실시예에 따르면, 복수의 반도체 발광 소자(351-1, 351-2, 351-3)를 포함하는 발광 소자 패키지(350)를 하나의 화소(PX)에 배치함으로써, 화소(PX) 사이즈를 줄여 초고해상도 구현이 가능하다.
실시예에 따르면, 복수의 반도체 발광 소자(351-1, 351-2, 351-3)와 복수의 전극 패드(353-1, 353-2, 353-3)의 배치 레이아웃을 최적화함으로서, 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각의 사이즈를 확장할 수 있고, 이러한 사이즈 확장에 의해 휘도가 증가되어 고화질 영상을 구현할 수 있다.
한편, 도 10에 도시한 바와 같이 제2층(3520)이 제1 반도체 발광 소자 그룹(351), 제1 전극 패드 그룹(353) 및 제2 전극 패드 그룹(354) 상에 배치되고, 금속층(3530)이 제2층(3520) 상에 배치될 수 있다.
제2층(3520)은 제1 반도체 발광 소자 그룹(351), 제2 전극 패드 그룹(354) 및 제2 전극 패드 그룹(354)을 보호하는 보호층일 수 있다. 제2층(3520)은 절연 부재일 수 있다. 제1층(3510)은 리지드 부재이거나 플렉서블 부재일 수 있다. 제2층(3520)은 복수의 절연층을 포함할 수 있다. 제2층(3520)은 유기 물질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
금속층(3530)은 복수의 층을 포함할 수 있다.
일 예로서, 금속층(3530)은 자성층(3531)을 포함할 수 있다. 자성층은 자성체 부재에 의해 자화될 수 있는 자성 물질로 이루어질 수 있다. 예컨대, 자성층은 니켈(Ni)이나 코발트(Co) 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
자성체 부재는 도 6에 도시된 조립 장치(1100)로서, 기판(310)에 평행하도록 배열된 복수의 자성체를 포함하거나, 기판(310)의 사이즈에 대응하는 사이즈를 갖는 단일 자성체를 포함할 수 있다. 유체 내의 복수의 발광 소자 패키지(350)가 자성체 부재가 이동 방향을 따라 이동될 수 있다. 즉, 자성체 부재의 자기장에 의해 발광 소자 패키지(350)의 자성층이 자화되어, 자성채 부재의 자기장 영향을 받으므로, 자성체 부재가 이동하는 경우, 발광 소자 패키지(350)가 자성체 부재의 자기장에 영향을 받아 자성체 부재의 이동 방향을 따라 이동될 수 있다.
한편, 발광 소자 패키지(350)의 사이즈가 비교적 크므로, 자성층의 자화도가 커야 발광 소자 패키지(350)가 자성체 부재의 이동에 따라 이동 가능할 수 있다. 이를 위해, 자성층의 두께를 두껍게 하거나 자성층이 제2층(3520) 상측뿐만 아니라 제2층(3520)의 측부 상에도 배치될 수 있다. 아울러, 자성층이 외부에 노출된 면에 러프니스(roughness)를 형성하여, 자가 조립 공정시 발광 소자 패키지(350)의 하면, 즉 자성층의 하면이 도 6에 도시된 챔버(1300)의 바닥면에 흡착되지 않도록 하여, 조립율과 조립 속도를 현저히 증가시킬 수 있다.
금속층(3530)은 반사층(3532)을 포함할 수 있다. 반사층은 반사도가 우수한 금속으로 이루어질 수 있다. 예컨대, 반사층은 알루미늄(Al)이나 은(Ag) 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도 10에 도시한 바와 같이, 발광 소자 패키지(350)의 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각에서 발광되어 금속층(3530)으로 진행된 광이 금속층(3530)의 반사층에 의해 반사되어 제1층(3510)을 통해 외부로 출사될 수 있다. 이와 같이 발광 소자 패키지(350)의 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각에서 발광된 광을 반사시켜 광효율을 높여 고휘도 디스플레이 구현이 가능할 수 있다.
도면에는 반사층이 자성층과 제2층(3520) 사이에 배치되는 것으로 도시되고 있지만, 자성층이 반사층과 제2층(3520) 사이에 배치될 수도 있다. 이러한 경우, 자성층은 매우 얇은 두께를 가져 광이 투과될 수 있다.
한편, 제2층(3520) 및 금속층(3530)은 각가 제1층(3510)의 형상에 대응하는 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2층(3520) 및 금속층(3530) 각각은 타원형을 가질 수 있다.
도면에는 금속층(3530)의 사이즈가 제2층(3520)의 사이즈보다 작게 도시되고 있지만, 제2층(3520)의 사이즈와 동일할 수도 있다.
[제2 실시예]
도 11은 제2 실시예에 따른 디스플레이 장치를 도시한 도면이다. 도 12는 제2 실시예에 따른 발광 소자 패키지를 개략적으로 도시한 단면도이다.
제2 실시예는 제2 신호 라인 그룹(362)와 제2 반도체 발광 소자 그룹(352)를 제외하고 제1 실시예와 동일하다. 제2 실시예예서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 11 및 도 12를 참조하면, 제2 실시예에 따른 디스플레이 장치(301)는 기판(도 14의 310), 복수의 발광 소자 패키지(350a), 제1 신호 라인 그룹(361) 및 제2 신호 라인 그룹(362)을 포함할 수 있다.
기판(310)과 제1 신호 라인 그룹(361)은 제1 실시예에서 설명한 바 있으므로, 상세한 설명은 생략한다.
제1 실시예에 달리, 제2 실시예에서는 제1 신호 라인 그룹(361)뿐만 아니라 제2 신호 라인 그룹(362)을 추가하여, 제2 신호 라인 그룹(362)의 복수의 리던던시 신호 라인(VDD'-1, VDD'-2, VDD'-3, VSS')이 발광 소자 패키지(350a)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)와의 전기적 연결을 통해 리던던시 기능을 가질 수 있다. 즉, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 중 적어도 하나의 반도체 발광 소자가 고장나거나 불량인 경우, 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3) 중 고장났거나 불량인 반도체 발광 소자의 컬러 광과 동일한 컬러 광을 발광하는 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)를 제2 신호 라인 그룹(362)의 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS) 중 대응하는 리던던시 신호 라인과 전기적으로 연결하여, 해당 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)에서 고장났거나 불량인 반도체 발광 소자의 컬러 광과 동일한 컬러 광을 발광할 수 있다.
이러한 리던던시 기능은 자가 조립 공정뿐만 아니라 전극 연결 공정이 완료된 후, 검사 공정에서 반도체 발광 소자가 고장났거나 불량인 경우, 리페어 공정에서 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 신호 라인 그룹(362)은 복수의 리던던시 신호 라인(VDD’-1, VDD’-2, VDD’-3, VSS’)을 포함할 수 있다. 예컨대, 복수의 리던던시 신호 라인(VDD’-1, VDD’-2, VDD’-3, VSS’)은 제1 리던던시 신호 라인(VDD'-1), 제2 리던던시 신호 라인(VDD'-2), 제3 리던던시 신호 라인(VDD'-3) 및 제4 리던던시 신호 라인(VSS')을 포함할 수 있다.
예컨대, 제1 리던던시 신호 라인(VDD'-1), 제2 리던던시 신호 라인(VDD'-2) 및 제3 리던던시 신호 라인(VDD'-3)은 서로 평행하게 제2 방향(Y)을 따라 배치될 수 있다. 예컨대, 제4 신호 라인(VSS)은 제1 리던던시 신호 라인(VDD'-1), 제2 리던던시 신호 라인(VDD'-2) 및 제3 리던던시 신호 라인(VDD'-3)과 교차하고 제1 방향(X)을 따라 배치될 수 있다. 제4 신호 라인(VSS)은 제1 신호 라인 그룹(361)과 제2 신호 라인 그룹(362)에 공통으로 포함될 수 있다. 도시되지 않았지만, 제4 신호 라인(VSS)은 제1 신호 라인 그룹(361)과 제2 신호 라인 그룹(362)에 개별적으로 포함될 수도 있다. 이러한 경우, 제1 신호 라인 그룹(361)에 포함된 제4 신호 라인(VSS)은 화소(PX)의 제1 측에 위치되고, 제2 신호 라인 그룹(362)에 포함된 제4 신호 라인(VSS)은 화소(PX)의 제2 측에 위치될 수 있다.
한편, 제1 실시예에 달리, 제2 실시예에서는 도 12에 도시한 바와 같이, 제1 반도체 발광 소자 그룹(351)뿐만 아니라 제2 반도체 발광 소자 그룹(352)이 추가되어, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 중 적어도 하나의 반도체 발광 소자가 고장나거나 불량이 발생된 경우, 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)에서 대응하는 반도체 발광 소자를 상기 고장났거나 불량인 반도체 발광 소자 대신에 제2 신호 라인 그룹(362)의 대응하는 리던던시 신호 라인에 전기적으로 연결함으로써, 상기 고장났거나 불량인 반도체 발광 소자의 컬러 광과 동일한 컬러 광을 발광하여 풀 컬러 불량을 방지하여 제품에 대한 신뢰성을 제고할 수 있다.
한편, 도 12에 도시된 미설명 부호 371-1, 371-2, 371-3은 리던던시 연결 라인으로써, 제2 신호 라인 그룹(362)의 복수의 신호 라인(VDD'_1, VDD'_2, VDD'_3)과 발광 소자 패키지(350a)의 제2 전극 패드 그룹(353)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)를 연결시켜 줄 수 있다.
이하 도 12와 관련하여 누락된 설명은 앞서 기술한 도 9a 및 도 9b의 관련된 설명으로부터 용이하게 이해될 수 있다.
발광 소자 패키지(350a)는 타원형을 가질 수 있다. 구체적으로, 제1층(3510)은 타원형을 가질 수 있다. 기판(310) 상의 홈부(340H)는 타원형을 가지며, 발광 소자 패키지(350a)의 사이즈보다 큰 사이즈를 가질 수 있다. 예컨대, 홈부(340H)의 장축은 제2 방향(Y)과 평행하게 위치될 수 있다. 발광 소자 패키지(350a)가 홈부(340H)에 조립되는 경우, 발광 소자 패키지(350a)의 장축 또한 제2 방향(Y)과 평행하게 위치될 수 있다.
이러한 경우, 홈부(340H)에 조립된 발광 소자 패키지(350a)의 제2 영역(402) 또는 제3 영역(403)이 제1 신호 라인 그룹(361)의 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 제3 신호 라인(VDD_3)에 인접하여 위치될 수 있다. 이에 따라, 발광 소자 패키지(350a)의 제2 영역(402) 상의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)가 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3)를 통하여 또는 제3 영역(403) 상의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)가 제2 전극 패드 그룹(354)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)를 통하여 제1 신호 라인 그룹(361)의 복수의 신호 라인(VDD-1, VDD-2, VDD-3)과 전기적으로 연결될 수 있다.
발광 소자 패키지(350a)는 제1 반도체 발광 소자 그룹(351), 제2 반도체 발광 소자 그룹(352), 제1 신호 라인 그룹(361) 및 제2 신호 라인 그룹(362)을 포함할 수 있다. 이들 구성 요소, 즉 제1 반도체 발광 소자 그룹(351), 제2 반도체 발광 소자 그룹(352), 제1 신호 라인 그룹(361) 및 제2 신호 라인 그룹(362)은 제1층(3510) 상에 배치될 수 있다.
제1 반도체 발광 소자 그룹(351)은 복수의 반도체 발광 소자(351-1, 351-2, 351-3)를 포함할 수 있다. 제2 반도체 발광 소자(351-2)는 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)를 포함할 수 있다. 제1 신호 라인 그룹(361)은 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)을 포함할 수 있다. 제2 신호 라인 그룹(362)은 복수의 리던던시 신호 라인(VDD’-1, VDD’-2, VDD’-3, VSS’)을 포함할 수 있다.
제1 반도체 발광 소자 그룹(351)과 제2 반도체 발광 소자 그룹(352)은 제1층(3510)의 제1 영역(401) 상에 배치되고, 제1 신호 라인 그룹(361)은 제1층(3510)의 제2 영역(402) 상에 배치되며, 제2 신호 라인 그룹(362)은 제1층(3510)의 제3 영역(403) 상에 배치될 수 있다.
제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)와 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)는 제2층(3520)의 제1 영역(401) 상에서 폐루프 형태로 배치될 수 있다. 이때, 폐루프는 원형이나 타원형을 가질 수 있다.
예컨대, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각은 제1층(3510)의 중심에서 제2 영역(402)을 향해 동일하거나 비슷한 거리로 이격되어 배치될 수 있다. 이러한 경우, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)와 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3) 간의 거리는 각각 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3) 각각은 제1층(3510)의 중심에서 제3 영역(403)을 향해 동일하거나 비슷한 거리로 이격되어 배치될 수 있다. 이러한 경우, 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)와 제2 전극 패드 그룹(354)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3) 간의 거리는 각각 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)는 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3)에 각각 연결될 수 있다. 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 발광 소자는 제2 전극 패드 그룹(354)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)에 각각 연결될 수 있지만, 이에 대해서는 한정하지 않는다.
일 예로서, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)와 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3) 모두 발광시켜 고 휘도 디스플레이를 구현하고자 할 때, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)는 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3)에 각각 연결되고, 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 발광 소자는 제2 전극 패드 그룹(354)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)에 각각 연결될 수 있다.
다른 예로서, 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)를 리던던시 기능으로 사용하고자 할 때, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3)는 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3)에 각각 연결될 수 있다. 발광 소자 패키지(350a)가 조립되고 후공정에 의해 전기적 연결이 수행된 후, 검사 공정에서 발광 소자 패키지(350a)의 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 중 적어도 하나의 반도체 발광 소자가 고장났거나 불량인 경우, 리페어 공정이 수행될 수 있다.
이러한 리페어 공정에 의해 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3) 중 상기 고장났거나 불량인 반도체 발광 소자의 컬러 광과 동일한 컬러 광을 발광하는 반도체 발광 소자를 제2 전극 패드 그룹(354)의 대응하는 리던던시 전극 패드에 연결될 수 있다. 따라서, 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 중 적어도 하나의 반도체 발광 소자가 고장났거나 불량이더라도, 리페어 공정에 의해 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3) 중 대응하는 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)가 전기적으로 연결되어 상기 고장났거나 불량인 반도체 발광 소자의 컬러 광과 동일한 컬러 광을 발광할 수 있어, 풀 컬러 불량을 방지할 수 있다.
도 13a 내지 도 13f는 제2 실시예에 따른 발광 소자 패키지의 제조 공정을 설명하는 순서도이다.
제1 실시예(도 7 및 도 8)에서, 발광 소자 패키지(350)의 제조 공정을 설명하지 않았지만, 제1 실시예는 제2 실시예에 따른 발광 소자 패키지(350a)의 제조 공정의 설명으로부터 용이하게 이해될 수 있다.
도 13a에 도시한 바와 같이, 기판(3503) 상에 제1층(3510)이 형성되고, 제2층(3520) 상에 복수의 반도체 발광 소자(351-1, 351-2, 351-3)가 형성될 수 있다. 도면에는 제1 반도체 발광 소자 그룹(351)을 구성하는 복수의 반도체 발광 소자(351-1, 351-2, 351-3)가 도시되고 있지만, 제2 반도체 발광 소자 그룹(352)을 구성하는 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3) 또한 제1층(3510) 상에 형성될 수 있다.
예컨대, 기판(3503)은 유리 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 제1층(3510)은 접착 재질로 이루어질 수 있다.
예컨대, 복수의 반도체 발광 소자(351-1, 351-2, 351-3)는 전사 공정을 이용하여 제1층(3510) 상에 접착될 수 있다. 복수의 반도체 발광 소자는 제1 컬러 광을 발광하는 제1 반도체 발광 소자(351-1), 제2 컬러 광을 발광하는 제2 반도체 발광 소자(351-2) 및 제3 컬러 광을 발광하는 제3 반도체 발광 소자(351-3)를 포함할 수 있다.
예컨대, 복수의 제1 반도체 발광 소자(351-1)가 증착 공정을 이용하여 제1 기판 상에 형성되고, 복수의 제2 반도체 발광 소자(351-2)가 증착 공정을 이용하여 제2 기판 상에 형성되며, 복수의 제3 반도체 발광 소자(351-3)가 증착 공정을 이용하여 제3 기판 상에 형성될 수 있다. 이후, 제1 기판 상의 제1 반도체 발광 소자(351-1), 제2 기판 상의 제2 반도체 발광 소자(351-2) 및 제3 기판 상의 제3 반도체 발광 소자(351-3) 각각이, 도 13a에 도시한 바와 같이, 제1층(3510)으로 전사될 수 있다. 제1 기판, 제2 기판 및 제3 기판은 제1 반도체 발광 소자(351-1), 제2 반도체 발광 소자(351-2) 및 제3 반도체 발광 소자(351-3)를 성장하기 위한 성장 기판일 수 있다.
도 13b에 도시한 바와 같이, 포로리소그라피 공정을 이용하여, 복수의 하부 컨택 전극(355-1, 355-2, 355-3, 357-1, 357-2, 357-3)가 제1층(3510) 상에 형성될 수 있다.
도 13c에 도시한 바와 같이, 제1 반도체 발광 소자 그룹(351), 제2 반도체 발광 소자 그룹(352), 제1 전극 패드 그룹(353) 및 제2 전극 패드 그룹(354) 상에 제2-1층(3520-1)이 형성되고, 패턴 공정을 이용하여 복수의 컨택홀이 형성될 수 있다. 복수의 컨택홀에 의해 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각, 제2 반도체 발광 소자 그룹(352)의 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3) 각각, 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3) 각각 및 제2 전극 패드 그룹(354)의 복수의 리던던시 전극 패드(354-1, 354-2, 354-3) 각각의 상측이 외부에 노출될 수 있다.
도 13d에 도시한 바와 같이, 제2-1층(3520-1) 상에 복수의 상부 컨택 전극(358-1, 358-2, 358-3, 359-1, 359-2, 359-3) 및 복수의 연결 전극(356a-1, 356a-2, 356a-3, 356b-1, 356b-2, 356b-3)이 형성될 수 있다.
하부 컨택 전극(355-1, 355-2, 355-3, 357-1, 357-2, 357-3)과 상부 컨택 전극(358-1, 358-2, 358-3, 359-1, 359-2, 359-3)은 제2-1층(3520-1)의 컨택홀에서 전기적으로 연결될 수 있다. 예컨대, 하부 컨택 전극(355-1, 355-2, 355-3, 357-1, 357-2, 357-3)과 상부 컨택 전극(358-1, 358-2, 358-3, 359-1, 359-2, 359-3)은 전기 전도도가 우수한 금속으로 이루어지며, 복수의 층으로 구성될 수 있다.
상부 컨택 전극(358-1, 358-2, 358-3, 359-1, 359-2, 359-3)과 연결 전극(356a-1, 356a-2, 356a-3, 356b-1, 356b-2, 356b-3)은 일체로 형성될 수 있다. 예컨대, 연결 전극(356a-1, 356a-2, 356a-3, 356b-1, 356b-2, 356b-3)은 상부 컨택 전극(358-1, 358-2, 358-3, 359-1, 359-2, 359-3)으로부터 연장될 수 있다.
하부 컨택 전극(355-1, 355-2, 355-3, 357-1, 357-2, 357-3)과 상부 컨택 전극(358-1, 358-2, 358-3, 359-1, 359-2, 359-3)에 의해 복수의 전극 패드(353-1, 353-2, 353-3) 각각과 복수의 리던던시 전극 패드(354-1, 354-2, 354-3) 각각이 구성될 수 있다.
복수의 연결 전극(356a-1, 356a-2, 356a-3, 356b-1, 356b-2, 356b-3)에 의해 복수의 전극 패드(353-1, 353-2, 353-3)와 복수의 반도체 발광 소자(351-1, 351-2, 351-3)의 일측이 각각 전기적으로 연결되고, 복수의 연결 전극(356a-1, 356a-2, 356a-3, 356b-1, 356b-2, 356b-3)에 의해 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)와 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)가 각각 전기적으로 연결될 수 있다. 앞서 기술한 바와 같이, 복수의 반도체 발광 소자(351-1, 351-2, 351-3)는 제1 반도체 발광 소자 그룹(351)을 구성하고, 복수의 리던던시 반도체 발광 소자(352-1, 352-2, 353-3)는 제2 반도체 발광 소자 그룹(352)을 구성하고, 복수의 전극 패드(353-1, 353-2, 353-3)는 제1 전극 패드 그룹(353)을 구성하며, 복수의 리던던시 전극 패드(354-1, 354-2, 354-3)는 제2 전극 패드 그룹(354)을 구성할 수 있다.
도 13e에 도시한 바와 같이, 복수의 상부 컨택 전극(358-1, 358-2, 358-3, 359-1, 359-2, 359-3)과 복수의 연결 전극(356a-1, 356a-2, 356a-3, 356b-1, 356b-2, 356b-3) 상에 제2-2층(3520-2)이 형성될 수 있다. 제2-1층(3520-1)과 제2-2층(3520-2)에 의해 제2층(3520)이 구성될 수 있다.
제2-2층(3520-2)은 복수의 상부 컨택 전극(358-1, 358-2, 358-3, 359-1, 359-2, 359-3)과 복수의 연결 전극(356a-1, 356a-2, 356a-3, 356b-1, 356b-2, 356b-3) 상에 제2-2층(3520-2)을 보호하는 보호층일 수 있다. 제2-2층(3520-2)은 후공정에 의해 다른 층이나 패턴이 용이하게 형성되도록 하기 위한 평탄화층일 수 있다.
제2-1층(3520-1)과 제2-2층(3520-2)은 동일 재질이나 상이한 재질로 이루어질 수 있다. 예컨대, 제2-1층(3520-1)과 제2-2층(3520-2)은 유기 재질로 이루어질 수 있다. 예컨대, 제2-1층(3520-1)은 유기 재질로 이루어지고, 제2-2층(3520-2)은 무기 재질로 이루어질 수 있다.
도 13f에 도시한 바와 같이, 제2층(3520), 즉 제2-2층(3520-2) 상에 금속층(3530)이 형성될 수 있다.
금속층(3530)은 복수의 층을 포함할 수 있다.
예컨대, 제2-2층(3520-2) 상에 반사층(도 10의 3532)이 형성되고, 반사층 상에 자성층(3531)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 기판(3503) 상의 제2층(3520)과 제1층(3510)을 제거하여 복수의 발광 소자 패키지(350a)를 형성하기 위한 복수의 영역으로 구분되고 기판(3503)이 제거됨으로써, 복수의 영역이 개별적으로 분리될 수 있다. 이때, 복수의 영역 각각이 발광 소자 패키지(350a)가 될 수 있다.
이와 같은 제조 공정에 의해 발광 소자 패키지(350a)가 제조될 수 있다.
상기 제조된 발광 소자 패키지(350a)가 도 11에 도시된 각 화소(PX)의 홈부(340H)에 조립되고 후공정이 수행됨으로써, 제2 실시예에 따른 디스플레이 장치(301)이 제조될 수 있다.
도 14를 참조하여, 제2 실시예에 따른 디스플레이 장치(301)을 설명한다.
도 14는 제2 실시예에 따른 발광 소자 패키지를 구비한 디스플레이 장치를 도시한 단면도이다. 즉, 도 14는 제2 실시예에 따른 디스플레이 장치의 단위 화소를 도시한 단면도이다.
도 11 및 도 14를 참조하면, 도 13a 내지 도 13f에 의해 제조된 발광 소자 패키지(350a)가 기판(310)의 홈부(340H)에 배치될 수 있다.
자가 조립 공정에 의해 발광 소자 패키지(350a)가 기판(310)의 홈부(340H)에 조립된 후, 복수의 연결 라인(370-1, 370-2, 370-3, 370-4)이 형성될 수 있다.
복수의 연결 라인(370-1, 370-2, 370-3, 370-4)에 의해 제1 신호 라인 그룹(361)의 복수의 신호 라인(VDD_1, VDD_2, VDD_3, VSS)이 발광 소자 패키지(350a)의 제1 전극 패드 그룹(353)의 복수의 전극 패드(353-1, 353-2, 353-3)에 전기적으로 연결될 수 있다.
특히, 제4 연결 라인(370-4)은 제1 신호 라인 그룹(361)의 제4 신호 라인(VSS)과 발광 소자 패키지(350a)의 제1 반도체 발광 소자 그룹(351)의 복수의 반도체 발광 소자(351-1, 351-2, 351-3) 각각의 상측을 공통으로 연결시킬 수 있다.
발광 소자 패키지(350a) 및 격벽(340) 상에 절연층(360)이 배치될 수 있다. 절연층(360)에 의해 발광 소자 패키지(350a)가 보호되고 고정될 수 있다. 절연층(360)은 유기 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 신호 라인 그룹(361)의 제1 신호 라인(VDD_1), 제2 신호 라인(VDD_2) 및 제3 신호 라인(VDD_3) 각각으로부터 하이 레벨의 전압이 연결 라인(370-1, 370-2, 370-3)을 통해 발광 소자 패키지(350a)의 제1 반도체 발광 소자 그룹(351)의 제1 반도체 발광 소자(351-1), 제2 반도체 발광 소자(351-2) 및 제3 반도체 발광 소자(351-3) 각각의 하측으로 공급될 수 있다. 예컨대, 제1 신호 라인 그룹(361)의 제4 신호 라인(VSS) 각각으로부터 로우 레벨의 전압이 제4 연결 라인(370-4)을 통해 발광 소자 패키지(350a)의 제1 반도체 발광 소자(351-1), 제2 반도체 발광 소자(351-2) 및 제3 반도체 발광 소자(351-3) 각각의 상측으로 공통으로 공급될 수 있다. 이에 따라, 발광 소자 패키지(350a)의 제1 반도체 발광 소자 그룹(351)의 제1 반도체 발광 소자(351-1), 제2 반도체 발광 소자(351-2) 및 제3 반도체 발광 소자(351-3) 각각에 의해 제1 컬러 광, 제2 컬러 광 및 제3 컬러 광이 발광됨으로써, 풀 컬러 영상이 디스플레이될 수 있다.
예컨대, 로우 레벨의 전압은 그라운드 전압으로서, 0V일 수 있다. 이러한 경우, 하이 레벨의 전압을 달리함으로써, 제1 컬러 광, 제2 컬러 광 및 제3 컬러 광 각각의 휘도를 달리하여 영상의 게조가 표현될 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (19)

  1. 타원형을 갖는 제1층;
    상기 제1층 상에 제1 반도체 발광 소자 그룹;
    상기 제1층 상에 제1 전극 패드 그룹; 및
    상기 제1층 상에 제2 전극 패드 그룹;을 포함하고,
    상기 제1층은,
    상기 타원형의 장축을 포함하는 제1 영역, 상기 타원형의 장축의 일측에서 상기 제1 영역에 접하는 제2 영역 및 상기 타원형의 장축의 타측에서 상기 제1 영역에 접하는 제3 영역을 갖고,
    상기 제1 반도체 발광 소자 그룹은,
    상기 제1 영역 상에 배치되고, 복수의 반도체 발광 소자를 포함하고,
    상기 제1 전극 패드 그룹은,
    상기 제2 영역 상에 배치되고, 복수의 전극 패드를 포함하며,
    상기 제2 전극 패드 그룹은,
    상기 제3 영역 상에 배치되고, 복수의 리던던시 전극 패드를 포함하는
    발광 소자 패키지.
  2. 제1항에 있어서,
    상기 복수의 반도체 발광 소자는,
    상기 제1 영역 상에서 상기 타원형의 장축을 따라 배치되는
    발광 소자 패키지.
  3. 제2항에 있어서,
    상기 복수의 반도체 발광 소자 중 적어도 하나의 반도체 발광 소자는 상기 제1 영역의 중심에 배치되고,
    상기 적어도 하나의 반도체 발광 소자를 중심으로 상기 복수의 전극 패드과 상기 복수의 리던던시 전극 패드는 서로 마주보도록 배치 배치되는
    발광 소자 패키지.
  4. 제3항에 있어서,
    상기 서로 마주보도록 배치된 전극 패드와 리던던시 전극 패드는 동일 반도체 발광 소자에 연결되는
    발광 소자 패키지.
  5. 제1항에 있어서,
    상기 제2 영역은 제1 라운드 측부를 갖고,
    상기 제3 영역은 제2 라운드 측부를 가지며,
    상기 제1 라운드 측부와 상기 제2 라운드 측부는 상기 타원형의 장축에 대해 서로 대칭되는
    발광 소자 패키지.
  6. 제5항에 있어서,
    상기 복수의 전극 패드는 상기 제2 영역 상에서 상기 제1 라운드 측부를 따라 배치되고,
    상기 복수의 리던던시 전극 패드는 상기 제3 영역 상에서 상기 제2 라운드 측부를 따라 배치되는
    발광 소자 패키지.
  7. 제1항에 있어서,
    상기 복수의 전극 패드 각각 및 상기 복수의 리던던시 전극 패드 각각은 서로 이격된 도트 형상을 갖는
    발광 소자 패키지.
  8. 제1항에 있어서,
    상기 제1층 상에 제2 반도체 발광 소자 그룹;를 포함하고,
    상기 제2 반도체 발광 소자 그룹은,
    상기 제1 영역 상에 배치되고, 복수의 리던던시 반도체 발광 소자를 포함하는
    발광 소자 패키지.
  9. 제8항에 있어서,
    상기 복수의 리던던시 반도체 발광 소자는,
    상기 제1 영역 상에서 상기 복수의 반도체 발광 소자와 인접하여 배치되는
    발광 소자 패키지.
  10. 제9항에 있어서,
    상기 복수의 반도체 발광 소자 및 상기 복수의 리던던시 반도체 발광 소자는 폐루프 형태로 배치되는
    발광 소자 패키지.
  11. 제10항에 있어서,
    상기 복수의 반도체 발광 소자는 각각 상기 복수의 전극 패드에 연결되고,
    상기 복수의 리던던시 반도체 발광 소자는 각각 상기 복수의 리던던시 전극 패드에 연결되는
    발광 소자 패키지.
  12. 제1항에 있어서,
    상기 제1 반도체 발광 소자 그룹, 상기 제1 전극 패드 그룹 및 상기 제2 전극 패드 그룹 상에 제2층; 및
    상기 제2층 상에 금속층을 포함하는
    발광 소자 패키지.
  13. 제12항에 있어서,
    상기 금속층은,
    자성층을 포함하는
    발광 소자 패키지.
  14. 제13항에 있어서,
    상기 금속층은,
    반사층을 포함하는
    발광 소자 패키지.
  15. 제12항에 있어서,
    상기 제2층 및 상기 금속층은 각각 상기 제1층의 형상에 대응하는 형상을 갖는
    발광 소자 패키지.
  16. 복수의 홈부를 포함하는 기판;
    상기 복수의 홈부에 각각 배치되는 복수의 발광 소자 패키지; 및
    상기 복수의 홈부 각각의 일측에 배치되고, 복수의 신호 라인을 포함하는 제1 신호 라인 그룹;을 포함하고,
    상기 발광 소자 패키지는,
    타원형을 갖는 제1층;
    상기 제1층 상에 제1 반도체 발광 소자 그룹;
    상기 제1층 상에 제1 전극 패드 그룹; 및
    상기 제1층 상에 제2 전극 패드 그룹;을 포함하고,
    상기 제1층은,
    상기 타원형의 장축을 포함하는 제1 영역, 상기 타원형의 장축의 일측에서 상기 제1 영역에 접하는 제2 영역 및 상기 타원형의 장축의 타측에서 상기 제1 영역에 접하는 제3 영역을 갖고,
    상기 제1 반도체 발광 소자 그룹은,
    상기 제1 영역 상에 배치되고, 복수의 반도체 발광 소자를 포함하고,
    상기 제1 전극 패드 그룹은,
    상기 제2 영역 상에 배치되고, 복수의 전극 패드를 포함하며,
    상기 제2 전극 패드 그룹은,
    상기 제3 영역 상에 배치되고, 복수의 리던던시 전극 패드를 포함하는
    디스플레이 장치.
  17. 제16항에 있어서,
    상기 복수의 홈부 각각의 타측에 배치되고, 복수의 리던던시 신호 라인을 포함하는 제2 신호 라인 그룹;을 포함하고,
    상기 발광 소자 패키지는,
    상기 제1층 상에 제2 반도체 발광 소자 그룹;를 포함하고,
    상기 제2 반도체 발광 소자 그룹은,
    상기 제1 영역 상에 배치되고, 복수의 리던던시 반도체 발광 소자를 포함하며,
    상기 복수의 신호 라인은 각각 상기 복수의 반도체 발광 소자에 연결되는
    디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1층의 상기 타원형의 장축은 상기 복수의 신호 라인 및 상기 복수의 리던던시 신호 라인과 평행한
    디스플레이 장치.
  19. 제18항에 있어서,
    상기 복수의 반도체 발광 소자는 상기 복수의 신호 라인에 인접하여 배치되고,
    상기 복수의 리던던시 반도체 발광 소자는 상기 복수의 리던던시 신호 라인에 인접하여 배치되는
    디스플레이 장치.
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