WO2023167350A1 - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

반도체 발광 소자 및 디스플레이 장치 Download PDF

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WO2023167350A1
WO2023167350A1 PCT/KR2022/003106 KR2022003106W WO2023167350A1 WO 2023167350 A1 WO2023167350 A1 WO 2023167350A1 KR 2022003106 W KR2022003106 W KR 2022003106W WO 2023167350 A1 WO2023167350 A1 WO 2023167350A1
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conductive layer
semiconductor light
electrode
layer
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PCT/KR2022/003106
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전지나
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엘지전자 주식회사
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to semiconductor light emitting devices and display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • micro-LED displays micro-LED displays
  • a micro-LED display is a display using a micro-LED, which is a semiconductor light emitting device having a diameter or cross-sectional area of 100 ⁇ m or less, as a display device.
  • Micro-LED display has excellent performance in many characteristics such as contrast ratio, response speed, color reproducibility, viewing angle, brightness, resolution, lifespan, luminous efficiency or luminance because it uses micro-LED, which is a semiconductor light emitting device, as a display element.
  • the micro-LED display has the advantage of being free to adjust the size or resolution as screens can be separated and combined in a modular manner, and can implement a flexible display.
  • Transfer technologies that have recently been developed include a pick and place process, a laser lift-off method, or a self-assembly method.
  • the self-assembly method is a method in which a semiconductor light emitting device finds an assembly position by itself in a fluid, and is an advantageous method for realizing a large-screen display device.
  • light emitting elements assembled on a substrate by a self-assembly method are electrically connected by a thermal compression method. That is, the bonding layer provided under the light emitting element is melted by thermal compression and electrically connected to the electrical wiring of the substrate.
  • thermal compression method by the bonding layer has the following problems. Referring to Figures 1 to 4, the corresponding problems will be described.
  • the bonding material 5 under the light emitting element 4 is the light emitting element ( 4) and the substrate 1, rather than staying between them, they escape to the periphery of the light emitting element 4. In this way, the bonding material 5 escapes around the light emitting element 4 and a part of the bonding material 5 forms a sharp spire as high as the light emitting element 4 .
  • an electrode wire (not shown) is disposed on the upper side of the light emitting element 4 by a post process, the electrode wire is in electrical contact with the bonding material 5 so that the upper and lower parts of the light emitting element 5 are electrically shorted. A problem arises.
  • FIG. 2 is a cross-sectional view showing a light emitting device according to an undisclosed internal technology.
  • the bonding material 5 is provided on the lower side of the light emitting device according to the undisclosed internal technology. That is, the undisclosed internal technology is not provided with a structure that prevents the bonding material 5 from escaping in the lateral direction during thermal compression.
  • a press having a heater on the upper side of the light emitting element presses the light emitting element, and at this time, the heat of the heater melts the bonding material provided on the lower side of the light emitting element through the light emitting element.
  • the heat of the heater is intensively supplied to the lower side of the light emitting element through the center of the light emitting element compared to the periphery of the light emitting element, the melting point between the bonding material corresponding to the center of the light emitting element and the bonding material corresponding to the periphery of the light emitting element is It varies. That is, the melting point varies depending on the location of the bonding material, which becomes a factor limiting the smooth bonding process. That is, the bonding process time is prolonged or bonding failure occurs.
  • Embodiments are aimed at solving the foregoing and other problems.
  • Another object of the embodiments is to provide a semiconductor light emitting device and a display device having a novel structure that does not require solder metal.
  • Another object of the embodiments is to provide a semiconductor light emitting device and a display device capable of preventing contact failure.
  • Another object of the embodiments is to provide a semiconductor light emitting device and a display device capable of preventing assembly defects and lighting defects.
  • a semiconductor light emitting device includes a light emitting unit including a first region and a second region on the first region; a first electrode; a second electrode on the second region; and a passivation layer surrounding the second region, wherein the first electrode includes: a first conductive layer surrounding the first region; and a second conductive layer surrounding the first region and on the first conductive layer.
  • the first electrode may include a third conductive layer under the first region.
  • the third conductive layer may be disposed under the first conductive layer.
  • the first conductive layer may be an electrode layer, an ultraviolet blocking layer, a visible light transmitting layer, or a heat absorbing layer.
  • the second conductive layer may be an electrode layer, and the third conductive layer may be a magnetic layer.
  • the width of the attachment portion may be a difference value between a diameter of the second area and a diameter of the first area.
  • the second conductive layer may be disposed on the stepped portion.
  • the light emitting unit may include a first conductivity type semiconductor layer; an active layer on the first conductivity-type semiconductor layer; and a second conductivity-type semiconductor layer on the active layer, wherein the first region includes the first conductivity-type semiconductor layer, and the second region includes the active layer and the second conductivity-type semiconductor layer.
  • a display device includes a substrate including a plurality of sub-pixels; a plurality of first assembling wires for each of the plurality of sub-pixels; a plurality of second assembling wires in each of the plurality of sub-pixels; barrier ribs having a plurality of assembly holes in each of the plurality of sub-pixels; a plurality of semiconductor light emitting elements respectively in the plurality of assembly holes; a plurality of first electrode wirings on a first side of an upper side of each of the plurality of semiconductor light emitting elements; and a plurality of second electrode wires on a second side above each of the plurality of semiconductor light emitting elements, wherein each of the plurality of semiconductor light emitting elements includes a first region and a second region on the first region.
  • a light emitting unit a first electrode; a second electrode on the second region; and a passivation layer surrounding the second region, wherein the first electrode includes: a first conductive layer surrounding the first region; and a second conductive layer surrounding the first region and on the first conductive layer.
  • the first electrode may include a third conductive layer under the first region and the first conductive layer.
  • the plurality of first electrode wires are each connected to at least one conductive layer among the first conductive layer, the second conductive layer, and the third conductive layer, and the plurality of second electrode wires are respectively connected to the plurality of semiconductors. It may be connected to the second electrode of the light emitting element.
  • a display device includes a substrate including a plurality of sub-pixels; a plurality of first assembling wires for each of the plurality of sub-pixels; a plurality of second assembling wires in each of the plurality of sub-pixels; barrier ribs having a plurality of assembly holes in each of the plurality of sub-pixels; a plurality of semiconductor light emitting elements respectively in the plurality of assembly holes; and a connection electrode surrounding a side of each of the plurality of semiconductor light emitting devices.
  • each of the plurality of semiconductor light emitting elements includes a light emitting unit including a first region and a second region on the first region; a first electrode; a second electrode on the second region; and a passivation layer surrounding the second region, wherein the first electrode includes: a first conductive layer surrounding the first region; and a second conductive layer surrounding the first region and on the first conductive layer.
  • the first electrode may include a third conductive layer under the first region and the first conductive layer.
  • the connection electrode may connect at least one assembly line among the first assembly line and the second assembly line and at least one conductive layer among the first conductive layer, the second conductive layer, and the third conductive layer. .
  • the first electrode wire 361 and the second electrode wire 362 are disposed on the same surface, so that the structure is simple and the electrical connection with the signal line is easy.
  • the first and/or second assembly wires 321 and/or the second assembly wires 322 are used as electrode wires, so that the corresponding assembly wires 321 and 322 are not separately formed.
  • the structure can be simplified because it is not required.
  • the connection electrode 370 extends along the circumference of the first conductivity-type semiconductor layer 151 of each of the semiconductor light emitting devices 150-1, 150-2, and 150-3. , 150-3), light efficiency can be improved by more smooth current flow by being in surface contact with the outer surface of the first conductivity type semiconductor layer 151.
  • the embodiment may include a third conductive layer 154 - 3 constituting the first electrode 154 of the semiconductor light emitting device 150 - 1 .
  • the third conductive layer 154-3 is a magnetic layer and is disposed under the ring-shaped first conductive layer 154-1 as well as the first region 150a to expand its area, so that the third conductive layer 154 The magnetization of -3) is shifted to increase, and the assembly yield can be significantly improved.
  • the third conductive layer 154-3 includes a metal, it may serve as an electrode layer for smoothly flowing current.
  • the first conductive layer 154-1 constituting the first electrode 154 of the semiconductor light emitting device 150-1 is disposed along the circumference of the first region 150a, and the second conductive layer By being disposed between (154-2) and the third conductive layer (154-3), the following various technical advantages can be obtained.
  • the first conductive layer 154-1 may be an electrode layer. That is, the first conductive layer 154-1 may be made of a conductive oxide material having excellent electrical conductivity. Accordingly, it can easily flow from the first region 150a to the first conductive layer 154-1. In particular, since the first conductive layer 154-1 is disposed along the circumference of the first region 150a, current flows through the first conductive layer 154-1 in the entire region of the first region 150a. may flow to the electrode wiring 361 . Accordingly, more electrons may be generated in the first region 150a, that is, in the first conductivity-type semiconductor layer 151, thereby contributing to improvement in light efficiency.
  • the second conductive layer 154-2 may be a UV blocking layer or a visible light transmitting layer.
  • the wavelength of the laser beam used in the LLO process (FIG. 15c) of the manufacturing process of the semiconductor light emitting device 150-1 is an ultraviolet wavelength
  • the first conductive layer 154-1 Since the corresponding laser beam is blocked and the corresponding laser beam passes through the first conductive layer 154-1 and is not irradiated to the second conductive layer 154-2, the second conductive layer 154-2 is not affected by the corresponding laser beam. Be protected from the beam.
  • the color light emitted from the semiconductor light emitting element 150-1 is a wavelength of visible light
  • the corresponding color light can pass through the first conductive layer 154-1 and be emitted to the outside.
  • the color light is emitted from the inner surface of the first assembly line 231, the second assembly line 232, or the barrier rib 340. Since it is refracted or reflected by and emitted forward, uniform light output is possible and light efficiency can be improved.
  • the first conductive layer 154-1 may be a heat absorption layer.
  • the first substrate 1000 and the semiconductor light emitting device 150-1 may be separated from each other by the LLO process (FIG. 15C).
  • the first conductive layer 154-1 absorbs the laser beam and converts it into heat, so that the temperature of the first conductive layer 154-1 can rapidly increase due to the heat in the first conductive layer 154-1.
  • the first substrate 1000 and the semiconductor light emitting device 150-1 Separation of the liver can be promoted.
  • the conductive layer 154-3 As the conductive layer 154-3 is disposed, current flows from the entire region of the first region 150a to the first conductive layer 154-1, the second conductive layer 154-2, and/or the third conductive layer 154. -3) to the first electrode wire 361, light efficiency can be improved through generation of more electrons in the first region 150a, that is, the first conductive semiconductor layer 151.
  • FIG. 2 is a cross-sectional view showing a light emitting device according to an undisclosed internal technology.
  • FIG. 5 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • FIG. 6 is a schematic block diagram of a display device according to an exemplary embodiment.
  • FIG. 7 is a circuit diagram illustrating an example of a pixel of FIG. 6 .
  • FIG. 8 is an enlarged view of a first panel area in the display device of FIG. 5 .
  • FIG. 9 is an enlarged view of area A2 of FIG. 8 .
  • FIG. 10 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • FIG. 11 is a plan view illustrating the display device according to the first embodiment.
  • FIG. 12 is a cross-sectional view taken along line C1-C2 of FIG. 11 .
  • FIG. 13 is a plan view illustrating a semiconductor light emitting device according to an embodiment.
  • FIG. 14 is a cross-sectional view taken along line D1-D2 of FIG. 13 .
  • 15A to 15E show manufacturing processes of a semiconductor light emitting device according to an embodiment.
  • 17 is a plan view illustrating a display device according to a second embodiment.
  • FIG. 18 is a cross-sectional view taken along line E1-E2 of FIG. 17 .
  • the display device described in this specification includes a TV, a Shinage, a mobile phone, a smart phone, a head-up display (HUD) for a car, a backlight unit for a laptop computer, a display for VR or AR, and the like.
  • a TV a Shinage
  • a mobile phone a smart phone
  • a head-up display HUD
  • a backlight unit for a laptop computer
  • a display for VR or AR and the like.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 5 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment may display the status of various electronic products such as the washing machine 101, the robot cleaner 102, and the air purifier 103, and the electronic products and IOT-based and can control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 6 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 7 is a circuit diagram illustrating an example of a pixel of FIG. 6 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be formed in a rectangular shape, but is not limited thereto. That is, the display panel 10 may be formed in a circular or elliptical shape. At least one side of the display panel 10 may be formed to be bent with a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage.
  • pixels PXs connected to the high potential voltage line VDDL supplied, the low potential voltage line VSSL supplied with the low potential voltage, and the data lines D1 to Dm and the scan lines S1 to Sn can include
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first main wavelength
  • the second sub-pixel PX2 emits light of a second color of a second main wavelength
  • the third sub-pixel PX3 emits light of a second color.
  • a third color light having a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 6 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the upper voltage line (VDDL).
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the light emitting device LD may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT, as shown in FIG. 7 .
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and first electrodes of the light emitting elements LD.
  • a connected drain electrode may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst charges a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST are formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be expressed with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached to pads provided on an edge region of one side of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . Accordingly, one side of the circuit board may be attached to an edge region of one side of the display panel 10 and the other side may be disposed under the display panel 10 and connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to generate the display panel 10. can be supplied to the high potential voltage line (VDDL) and the low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 8 is an enlarged view of a first panel area in the display device of FIG. 3;
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 6 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of first semiconductor light emitting devices 150R are disposed in a first sub-pixel PX1
  • a plurality of second semiconductor light emitting devices 150G are disposed in a second sub-pixel PX2
  • a plurality of third semiconductor light emitting devices 150G are disposed in a plurality of third sub-pixels PX1 .
  • the semiconductor light emitting device 150B may be disposed in the third sub-pixel PX3 .
  • the unit pixel PX may further include a fourth sub-pixel in which the semiconductor light emitting device is not disposed, but is not limited thereto.
  • FIG. 9 is an enlarged view of area A2 of FIG. 8 .
  • a display device 100 may include a substrate 200 , assembled wires 201 and 202 , an insulating layer 206 , and a plurality of semiconductor light emitting devices 150 . More components than this may be included.
  • the assembly line may include a first assembly line 201 and a second assembly line 202 spaced apart from each other.
  • the first assembling wire 201 and the second assembling wire 202 may be provided to generate a dielectrophoretic force (DEP force) for assembling the semiconductor light emitting device 150 .
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light emitting device 150 may include the first semiconductor light emitting device 150, the second semiconductor light emitting device 150G, and the third semiconductor light emitting device 150B0 to form a sub-pixel, but is limited thereto. It is not, and red and green may be implemented by providing a red phosphor and a green phosphor, respectively.
  • the substrate 200 may be a support member for supporting components disposed on the substrate 200 or a protection member for protecting components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be formed of sapphire, glass, silicon or polyimide.
  • the substrate 200 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 200 may be a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may function as a substrate for assembly when self-assembling a light emitting device.
  • the substrate 200 may be a backplane provided with circuits in the sub-pixels PX1, PX2, and PX3 shown in FIGS. 6 and 7, for example, transistors ST and DT, capacitors Cst, and signal wires. However, it is not limited thereto.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. 200 and may form a single substrate.
  • an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc.
  • an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx)
  • the insulating layer 206 may be a conductive adhesive layer having adhesiveness and conductivity, and the conductive adhesive layer may have flexibility and thus enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropy conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206 .
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, or the like.
  • the assembly hole 203 may also be called a hole.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, or the like.
  • the assembly hole 203 may be different according to the shape of the semiconductor light emitting device 150 .
  • each of the first semiconductor light emitting device, the second semiconductor light emitting device, and the third semiconductor light emitting device may have a different shape, and may have an assembly hole 203 having a shape corresponding to the shape of each semiconductor light emitting device.
  • the assembling hole 203 includes a first assembling hole for assembling the first semiconductor light emitting device, a second assembling hole for assembling the second semiconductor light emitting device, and a third assembling hole for assembling the third semiconductor light emitting device.
  • the first semiconductor light emitting device has a circular shape
  • the second semiconductor light emitting device has a first elliptical shape having a first minor axis and a second major axis
  • the third semiconductor light emitting device has a second elliptical shape having a second minor axis and a second long axis. It may have an elliptical shape, but is not limited thereto.
  • the second major axis of the ellipse of the third semiconductor light emitting element is greater than the second major axis of the ellipse of the second semiconductor light emitting element, and the second minor axis of the ellipse of the third semiconductor light emitting element is greater than the first minor axis of the ellipse of the second semiconductor light emitting element.
  • a method of mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 10) and a transfer method.
  • FIG. 10 is a view showing an example in which a light emitting device according to an embodiment is assembled to a substrate by a self-assembly method.
  • the assembly substrate 200 described below may also function as a panel substrate 200a in a display device after assembling a light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be put into a chamber 1300 filled with a fluid 1200, and the semiconductor light emitting device 150 may be assembled by a magnetic field generated from the assembly device 1100. 200) can be moved. At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly board 200 may be assembled into the assembly hole 207H by the DEP force generated by the electric field of the assembly wires.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • a chamber may also be called a water bath, container, vessel, or the like.
  • the assembly substrate 200 may be disposed on the chamber 1300 .
  • the assembly substrate 200 may be put into the chamber 1300 .
  • the assembly device 1100 applying a magnetic field may move along the assembly substrate 200 .
  • Assembling device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move in a state of being in contact with the assembly substrate 200 in order to maximize the area of the magnetic field into the fluid 1200 .
  • the assembly device 1100 may include a plurality of magnetic bodies or may include magnetic bodies having a size corresponding to that of the assembly substrate 200 . In this case, the moving distance of the assembling device 1100 may be limited within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100 .
  • the semiconductor light emitting device 150 may enter into the assembly hole 207H and be fixed by a DEP force generated by an electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100 .
  • the first and second assembled wires 201 and 202 form an electric field by AC power, and a DEP force may be formed between the assembled wires 201 and 202 by the electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting element 150 assembled on the assembly hole 207H of the assembly board 200 and the assembly wires 201 and 202 to increase the bonding strength of the light emitting element 150. can improve
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200 .
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • FIGS. 11 to 18 Descriptions omitted below can be readily understood from the descriptions given above in relation to FIGS. 1 to 10 and the corresponding drawings.
  • FIG. 11 is a plan view illustrating the display device according to the first embodiment.
  • FIG. 12 is a cross-sectional view taken along line C1-C2 of FIG. 11 .
  • the display device 300 includes a substrate 310, a plurality of first assembled wires 321, a plurality of second assembled wires 322, and a barrier 340. , a plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3, a plurality of first electrode wires 361, and a plurality of second electrode wires 362.
  • the display device 300 according to the first embodiment may include more components than these.
  • the substrate 310 may include a plurality of sub-pixels PX1 , PX2 , and PX3 .
  • the plurality of sub-pixels may include a plurality of first sub-pixels PX1 arranged along the first direction X.
  • Each of the plurality of first sub-pixels PX1 may emit light of the same color, that is, light of the first color.
  • the plurality of sub-pixels may include a plurality of second sub-pixels PX2 adjacent to each of the plurality of first sub-pixels PX1 along the second direction Y and arranged along the first direction X.
  • Each of the plurality of second sub-pixels PX2 may emit the same color light, that is, second color light.
  • the plurality of sub-pixels may include a plurality of third sub-pixels PX3 adjacent to each of the plurality of second sub-pixels PX2 along the second direction Y and arranged along the first direction X.
  • the plurality of third sub-pixels PX3 may emit light of the same color, that is, third color light.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 arranged along the second direction Y may constitute a unit pixel capable of displaying a full color image. Accordingly, by arranging a plurality of unit pixels on the substrate 310, a large-area image can be displayed.
  • the substrate 310 may be a support member for supporting components disposed on the substrate 310 or a protection member for protecting the components. Since the substrate 310 has been previously described, it is omitted.
  • the first and second assembled wires 321 and 322 may be disposed on the substrate 310 . That is, each of the plurality of sub-pixels PX1 , PX2 , and PX3 may include a first assembly line 321 and a second assembly line 322 .
  • the first and second assembly wires 321 and 322 may serve to assemble the semiconductor light emitting device 150 - 1 into the assembly hole 340H in a self-assembly method. That is, during self-assembly, an electric field is generated between the first assembly wiring 321 and the second assembly wiring 322 by the voltage supplied to the first and second assembly wirings 321 and 322, and the electric field is formed by the electric field.
  • the moving semiconductor light emitting device 150 - 1 may be assembled into the assembly hole 340H by the assembly device ( 1100 in FIG. 10 ) by dielectrophoretic force.
  • the same assembled wiring of each of the plurality of sub-pixels PX1 , PX2 , and PX3 may be integrally formed.
  • the second assembly wire 322 of the first sub-pixel PX1 may be integrally formed with the second assembly wire 322 of the second sub-pixel PX2 .
  • the first assembly line 321 of the second sub-pixel PX2 may be integrally formed with the first assembly line 321 of the third sub-pixel PX3 .
  • the first assembly line 321 and the second assembly line 322 may be disposed on the same layer. That is, the first assembly line 321 and the second assembly line 322 may be disposed between the substrate 310 and the first insulating layer 320 . In this case, the first assembly line 321 and the second assembly line 322 may be spaced apart from each other to prevent an electrical short.
  • first assembly line 321 and the second assembly line 322 are illustrated as being disposed on the same layer, but may be disposed on different layers.
  • the first assembly wiring 321 may be disposed under the first insulating layer 320 and the second assembly wiring 322 may be disposed on the first insulating layer 320 .
  • the upper surface of the second assembly wire 322 may be exposed to the outside, that is, through the assembly hole 340H.
  • the second assembly line 322 may form part of the bottom of the assembly hole 340H.
  • the first insulating layer 320 may be disposed on the first assembly line 321 and the second assembly line 322 .
  • the first insulating layer 320 may prevent the first assembly line 321 and the second assembly line 322 from being electrically shorted by foreign substances.
  • the first insulating layer 320 is made of a material having a permittivity and can contribute to the formation of dielectrophoretic force.
  • the first insulating layer 320 may be made of an inorganic material or an organic material.
  • the first insulating layer 320 may be made of a material having a permittivity related to dielectrophoretic force.
  • the barrier rib 340 may be disposed on the substrate 310 and may have an assembly hole 340H. Each of the plurality of sub-pixels PX1 , PX2 , and PX3 may include at least one assembly hole 340H.
  • the barrier rib 340 may be disposed on the first assembly line 321 and the second assembly line 322 .
  • the assembly hole 340H may be provided on the first assembly line 321 and the second assembly line 322 .
  • the thickness of the barrier rib 340 may be determined in consideration of the thickness of the semiconductor light emitting device 150-1. For example, the thickness of the barrier rib 340 may be smaller than that of the semiconductor light emitting device 150-1.
  • the upper side of the semiconductor light emitting device 150 - 1 may be positioned higher than the upper side of the barrier rib 340 . That is, the upper side of the semiconductor light emitting device 150 - 1 may protrude upward from the upper surface of the barrier rib 340 .
  • the plurality of semiconductor light emitting devices 150-1, 150-2, 150-3) may be assembled into each assembly hole 340H.
  • one semiconductor light emitting device may be assembled in the assembly hole 340H.
  • the assembly hole 340H can be determined.
  • the size of the assembly hole 340H may be larger than the size of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • the semiconductor light emitting devices 150-1, 150-2, and 150-3 are assembled at the center of the assembly hole 340H, the outer lateral surfaces of the semiconductor light emitting devices 150-1, 150-2, and 150-3 and The distance between inner sides of the assembly hole 340H may be 2 ⁇ m or less, but is not limited thereto.
  • the assembly hole 340H may have a shape corresponding to that of the semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • the assembling hole 340H may also be circular.
  • the assembly hole 340H may also have a rectangular shape.
  • assembly holes 340H in each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may have the same shape, that is, a circular shape.
  • the first semiconductor light emitting device 150-1 disposed on the first sub-pixel PX1, the second semiconductor light-emitting device 150-2 disposed on the second sub-pixel PX2, and the third sub-pixel ( The third semiconductor light emitting device 150 - 3 disposed in PX3 may have a shape corresponding to the assembly hole 340H, that is, a circular shape.
  • the first semiconductor light emitting device 150 - 1 when the assembly holes 340H in each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 have the same shape, the first semiconductor light emitting device 150 - 1 ), the second semiconductor light emitting device 150-2 and the third semiconductor light emitting device 150-3 may be sequentially assembled into the respective assembly holes 340H of the corresponding sub-pixels PX1, PX2, and PX3. , but not limited to this.
  • the first semiconductor light emitting device 150 - 1 is assembled into the assembly hole 340H of the first sub-pixel PX1 of the substrate 310
  • the second semiconductor light emitting device 150 - 2 is formed on the substrate 310 .
  • each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 may have the same shape, but is not limited thereto.
  • Each assembly hole 340H has a shape corresponding to the shape of each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3, The first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 may have a larger size than each other.
  • the assembly hole 340H in each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may have a different shape.
  • the assembly hole 340H in the first sub-pixel PX1 has a circular shape
  • the assembly hole 340H in the second sub-pixel PX2 has a first oval shape having a first short axis and a first long axis.
  • the assembly hole 340H in the third sub-pixel PX3 may have a second elliptical shape having a second short axis smaller than the first short axis and a second long axis larger than the first long axis.
  • the first semiconductor light emitting device 150-1 has a shape corresponding to the assembly hole 340H of the first sub-pixel PX1, that is, a circular shape
  • the second semiconductor light emitting device 150-2 has a second semiconductor light emitting device 150-2. It has a shape corresponding to the assembly hole 340H of the sub-pixel PX2, that is, a first elliptical shape
  • the third semiconductor light emitting device 150-3 has a shape corresponding to the assembly hole 340H of the third sub-pixel PX3. It may have a shape, that is, a second elliptical shape.
  • the first semiconductor light emitting device 150-1 on the substrate Semiconductor devices corresponding to the assembly holes 340H of each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may be assembled. That is, the first semiconductor light emitting device 150 - 1 having a shape corresponding to the shape of the assembly hole 340H may be assembled into the assembly hole 340H of the first sub-pixel PX1 .
  • a second semiconductor light emitting device 150 - 2 having a shape corresponding to the shape of the assembly hole 340H may be assembled into the assembly hole 340H of the second sub-pixel PX2 .
  • a third semiconductor light emitting device 150 - 3 having a shape corresponding to the shape of the assembly hole 340H may be assembled into the assembly hole 340H of the third sub-pixel PX3 . Therefore, each of the first semiconductor light emitting device 150-1, the second semiconductor light emitting device 150-2, and the third semiconductor light emitting device 150-3 having different shapes has assembly holes ( 340H), it is possible to prevent assembly defects.
  • the plurality of semiconductor light emitting devices include a first semiconductor light emitting device 150-1 emitting a first color light, a second semiconductor light emitting device 150-2 emitting a second color light, and a third color light emitting device. It may include a third semiconductor light emitting device 150-3 that does.
  • at least one first semiconductor light emitting device 150 - 1 may be disposed in each of the plurality of first sub-pixels PX1 arranged along the first direction.
  • at least one second semiconductor light emitting device 150 - 2 may be disposed in each of the plurality of second sub-pixels PX2 arranged along the first direction.
  • at least one third semiconductor light emitting device 150 - 3 may be disposed in each of the plurality of third sub-pixels PX3 arranged along the first direction.
  • the plurality of first electrode wires 361 and the plurality of second electrode wires 362 may be disposed on the upper side of each of the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a first electrode wire 361 and a second electrode wire 362 .
  • the first electrode wire 361 and the second electrode wire 362 may be disposed above the first semiconductor light emitting device 150 - 1 disposed in the first sub-pixel PX1 .
  • the first electrode wiring 361 is connected to the first side of the first semiconductor light emitting device 150-1 through the first contact hole 350H1, and the second electrode wiring 362 is connected to the second contact hole 350H2. It may be connected to the second side of the first semiconductor light emitting device 150-1 through.
  • the first electrode wire 361 and the second electrode wire 362 may be disposed above the second semiconductor light emitting element 150 - 2 disposed in the second sub-pixel PX2 .
  • the first electrode wiring 361 is connected to the first side of the second semiconductor light emitting device 150-2 through the first contact hole 350H1, and the second electrode wiring 362 is connected to the second contact hole 350H2. It may be connected to the second side of the second semiconductor light emitting device 150-2 through.
  • the first electrode wire 361 and the second electrode wire 362 may be disposed above the third semiconductor light emitting device 150 - 3 disposed in the third sub-pixel PX3 .
  • the first electrode wiring 361 is connected to the first side of the third semiconductor light emitting device 150-3 through the first contact hole 350H1, and the second electrode wiring 362 is connected to the second contact hole 350H2. It may be connected to the second side of the third semiconductor light emitting device 150-3 through.
  • the first electrode wire 361 and the second electrode wire 362 may be disposed on the same layer.
  • the first electrode wiring 361 and the second electrode wiring 362 may be disposed on the second insulating layer 350 .
  • the second electrode wire 362 may be made of a transparent conductive material through which light can pass.
  • the second electrode wire 362 may include ITO, IZO, etc., but is not limited thereto.
  • the first electrode wiring 361 may be made of the same material as the second electrode wiring 362 .
  • the first electrode wiring 361 may be made of a material different from that of the second electrode wiring 362 .
  • the first electrode wiring 361 may be made of a metal having excellent electrical conductivity.
  • the first electrode wiring 361 may have a multilayer structure.
  • the second insulating layer 350 may be disposed on the barrier rib 340 to protect the semiconductor light emitting device 150 - 1 .
  • the second insulating layer 350 may be disposed in the assembly hole 340H around the semiconductor to firmly fix the semiconductor light emitting device 150-1.
  • the second insulating layer 350 may be disposed on the semiconductor light emitting device 150-1 to protect the semiconductor light emitting device 150-1 from external impact and to prevent contamination by foreign substances.
  • the second insulating layer 350 may serve as a planarization layer that allows a layer formed in a subsequent process to be formed with a constant thickness. Accordingly, the upper surface of the second insulating layer 350 may have a flat surface.
  • the second insulating layer 350 may be formed of an organic material or an inorganic material. Accordingly, the first electrode wiring 361 and the second electrode wiring 362 can be easily formed without disconnection on the top surface of the second insulating layer having a flat surface.
  • the semiconductor light emitting device may emit light by power supplied by the first electrode wiring 361 and the second electrode wiring 362 .
  • the semiconductor light emitting device may be easily connected to the first electrode wiring 361 and the second electrode wiring 362 by changing the structure of the semiconductor light emitting device. Referring to Figs. 13 and 14, the semiconductor light emitting device of the embodiment will be described.
  • FIG. 13 is a plan view illustrating a semiconductor light emitting device according to an embodiment.
  • FIG. 14 is a cross-sectional view taken along line D1-D2 of FIG. 13 .
  • a semiconductor light emitting device 150-1 includes light emitting units 151, 152, and 153, a first electrode 154, a second electrode 155, and a passivation layer 157. ) may be included.
  • the semiconductor light emitting device 150-1 according to the exemplary embodiment may include more components than these.
  • the light emitting units 151, 152, and 153 may emit light of a predetermined color.
  • the light emitting unit includes the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153, but may include more components than these. That is, each of the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 may include a plurality of layers.
  • the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 may be sequentially grown on a wafer (not shown) using deposition equipment such as MOCVD. That is, the first conductivity type semiconductor layer 151 is grown, then the active layer 152 is grown on the first conductivity type semiconductor layer 151, and then the second conductivity type semiconductor layer 153 is grown on the active layer 152. ) can grow. Thereafter, the second conductivity type semiconductor layer 153 , the active layer 152 , and the first conductivity type semiconductor layer 151 may be etched in a vertical direction using an etching process. Through such an etching process, the plurality of light emitting units 151, 152, and 153 are spaced apart from each other between the substrate (1000 in FIG. 15A), and the substrate 1000 is removed. ) can be separated.
  • various types of light emitting units 151, 152, and 153 may be formed.
  • the diameter D11 of the first region 150a is larger than the diameter D12 of the second region 150b, and the diameter D12 of the first region 150a is
  • the light emitting parts 151, 152, and 153 may have a stepped part 150c having a width W11 equal to the difference between the diameter D12 of the second region 150b and the diameter D12 of the second region 150b.
  • light emitting units 151 , 152 , and 153 having a mesa structure in which diameters gradually decrease from the lower side to the upper side of the light emitting units 151 , 152 , and 153 may be formed.
  • the first conductivity type semiconductor layer 151 may include a first conductivity type dopant
  • the second conductivity type semiconductor layer 153 may include a second conductivity type dopant.
  • the first conductivity type dopant may be an n-type dopant such as silicon (Si)
  • the second conductivity type dopant may be a p-type dopant such as boron (B).
  • the first conductivity type semiconductor layer 151 may generate electrons, and the second conductivity type semiconductor layer 153 may form holes.
  • the active layer 152 generates light by recombination of electrons and holes, and may be referred to as a light emitting layer.
  • the first electrode 154 may be disposed around the lower side of the light emitting units 151 , 152 , and 153 .
  • the first electrode 154 may be disposed on some side portions of the light emitting units 151 , 152 , and 153 .
  • the first electrode 154 may be disposed below the light emitting units 151 , 152 , and 153 .
  • the first electrode 154 may include a plurality of layers.
  • the first electrode 154 may include a first conductive layer 154-1, a second conductive layer 154-2, and a third conductive layer 154-3, but may include more layers than these. You may. That is, although not shown, the first electrode 154 may further include a reflective layer, an adhesive layer, a barrier layer, and the like.
  • the second electrode 155 may be disposed on the light emitting parts 151 , 152 , and 153 .
  • the second electrode 155 may be disposed on the second conductivity type semiconductor layer 153 .
  • the second electrode 155 may include a plurality of layers.
  • the second electrode 155 may include a transparent conductive layer or the like.
  • the transparent conductive layer may be made of, for example, ITO, IZO, or the like.
  • a current spreading effect can be obtained by the transparent conductive layer so that the current by the voltage supplied from the electrode wiring 360 is evenly spread over the entire area of the second conductivity type semiconductor layer 153 . That is, since the current is spread evenly over the entire area of the second conductivity type semiconductor layer 153 by the transparent conductive layer and holes are generated in the entire area of the second conductivity type semiconductor layer 153, the amount of hole generation is increased and the active layer 152 ), the light efficiency can be increased by increasing the amount of light generated by recombination of holes and electrons. An increase in light efficiency can lead to an improvement in luminance.
  • the passivation layer 157 may protect the light emitting units 151 , 152 , and 153 .
  • the passivation layer 157 blocks leakage current flowing on the outer surfaces of the light emitting units 151, 152, and 153 to reduce power consumption, and the side surfaces of the first conductivity type semiconductor layer 151 and the second conductivity type semiconductor caused by foreign substances. An electrical short between the side surfaces of the layer 153 can be prevented.
  • the passivation layer 157 may surround the light emitting units 151 , 152 , and 153 .
  • the passivation layer 157 may surround the second electrode 155 .
  • the passivation layer 157 may be disposed along side circumferences of the light emitting units 151 , 152 , and 153 and disposed on the second electrode 155 .
  • the passivation layer 157 may be disposed around a portion of the second region 150b of the light emitting units 151 , 152 , and 153 .
  • the passivation layer 157 is formed so that the semiconductor light emitting device 150-1 does not turn over during self-assembly, and the lower side of the semiconductor light emitting device 150-1, that is, the lower surface of the first conductive semiconductor layer 151 is the first insulating layer ( 320) may face the upper surface. That is, during self-assembly, the passivation layer 157 of the semiconductor light emitting device 150-1 may be positioned away from the first assembly line 321 and the second assembly line 322. Since the passivation layer 157 is not disposed on the lower side of the semiconductor light emitting device 150-1, the lower side of the semiconductor light emitting device 150-1 is close to the first assembly line 321 and the second assembly line 322. It can be positioned to hold.
  • the lower side of the semiconductor light emitting device 150-1 is positioned facing the first insulating layer 320 and the upper side of the semiconductor light emitting device 150-1 is positioned toward the upper direction, so that the semiconductor light emitting device It is possible to prevent misalignment in which the (150-1) is turned over and assembled.
  • the upper sides of the light emitting units 151, 152, and 153 are shown as being covered by the passivation layer 157, but this is not limited thereto. That is, a portion of the passivation layer 157 on the upper side of the light emitting units 151 , 152 , and 153 may be removed to form an opening through which the upper sides of the light emitting units 151 , 152 , and 153 are exposed.
  • the semiconductor light emitting device 150-1 having the light emitting units 151, 152, and 153 having the openings is assembled on the substrate 310 using a self-assembly process, the second electrode wiring ( 362 of FIG. 12) may be connected.
  • the light emitting units 151, 152, and 153 may include a first region 150a and a second region 150b.
  • the second area 150b may be located on the first area 150a.
  • the first region 150a may include the first conductivity type semiconductor layer 151 .
  • the second region 150b may include an active layer 152 and a second conductivity type semiconductor layer 153 .
  • the second region 150b may include a portion of the first conductivity type semiconductor layer 151 .
  • the first region 150a may be referred to as a first structure, and the second region 150b may be referred to as a second structure.
  • the first region 150a and the second region 150b may have different diameters D11 and D12.
  • the diameter D11 of the first region 150a may be greater than the diameter D12 of the second region 150b.
  • the first area 150a may have a cylindrical shape with a side surface perpendicular to the ground
  • the second area 150b may have a mesa shape with a side surface inclined to the ground. That is, the diameter D12 of the second region 150b may gradually decrease from the lower side to the upper side.
  • the light emitting parts 151, 152, and 153 may have a stepped part 150c.
  • the stepped portion 150c may be formed by a difference in diameters D11 and D12 between the first area 150a and the second area 150b.
  • the width W11 of the stepped portion 150c is equal to the first area 150a. It may be a difference value between the diameter D11 of the second region 150b and the diameter D12 of the second region 150b.
  • a part of the first area 150a may vertically overlap the second area 150b, and another part of the first area 150a may not vertically overlap the second area 150b.
  • An upper surface of another portion of the first region 150a that does not vertically overlap with the second region 150b may be defined as the stepped portion 150c. Accordingly, the stepped portion 150c may have a ring shape along the circumference of the second region 150b.
  • the first electrode 154 may be disposed on the first region 150a and the second electrode 155 may be disposed on the second region 150b.
  • the passivation layer 157 may be disposed on the second region 150b.
  • the second electrode 155 is disposed on the upper side of the second region 150b, and the passivation layer 157 is disposed along the circumference of the side of the second region 150b and disposed on the second electrode 155. It can be. Accordingly, the passivation layer 157 may protect the second electrode 155 as well as the second region 150b.
  • the first electrode 154 may include a first conductive layer 154-1, a second conductive layer 154-2, and a third conductive layer 154-3.
  • the first conductive layer 154-1 may surround the first region 150a.
  • the first conductive layer 154-1 may be disposed along the circumference of the first region 150a.
  • the first conductive layer 154-1 may include a conductive oxide material.
  • the first conductive layer 154-1 may include ITO, IZO, AZO, or the like.
  • it may have a multilayer structure in which a conductive oxide material and a metal are stacked.
  • the second conductive layer 154-2 may be disposed on the first region 150a.
  • the second conductive layer 154-2 may surround the first region 150a.
  • the second conductive layer 154-2 may be disposed along the circumference of the first region 150a.
  • the first conductive layer 154-1 and the second conductive layer 154-2 may vertically overlap.
  • the first conductive layer 154-1 and the second conductive layer 154-2 may horizontally overlap the first region 150a.
  • the second conductive layer 154 - 2 is a metal having excellent electrical conductivity, and current may flow from the first region 150a to the first electrode wiring 361 and current loss may be prevented.
  • the second conductive layer 154-2 may have a multilayer structure.
  • the second conductive layer 154-2 may include an electrode layer.
  • the second conductive layer 154 - 2 may include a barrier layer, a reflective layer, a bonding layer, and the like.
  • the contact area between the second conductive layer 154-2 and the first region 150a is expanded, and the first region 150a Current flow from the to the first electrode wire 361 can be more easily.
  • a width W21 of the first conductive layer 154-1 may be greater than a width W31 of the second conductive layer 154-2.
  • a width W21 of the first conductive layer 154-1 may be the same as a width W31 of the second conductive layer 154-2.
  • the first conductive layer 154-1 can protect the second conductive layer 154-2 from a laser. When the first conductive layer 154-1 does not exist, the laser is directly irradiated to the second conductive layer 154-2 so that the second conductive layer 154-2 is melted and removed, and the second conductive layer 154-2 is melted and removed.
  • the first conductive layer 154-1 protects the second conductive layer 154-2 from laser during the LLO process, thereby maintaining the electrical characteristics and shape of the second conductive layer 154-2. .
  • the third conductive layer 154-3 may be disposed below the first region 150a. Also, the third conductive layer 154-3 may be disposed under the first conductive layer 154-1.
  • the third conductive layer 154-3 includes a magnetic layer containing metal, it can be magnetized by a magnet. Therefore, during self-assembly, the third conductive layer 154-3 is magnetized by the assembling device (1100 in FIG. 10), so that the semiconductor light emitting device 150-1 moves faster and faster when the assembling device 1100 moves. As such, it is possible to shorten the process time and improve the assembly yield.
  • the third conductive layer 154 - 3 may be made of nickel (Ni), cobalt (Co), iron (Fe), or the like.
  • the third conductive layer 154-3 is disposed under the ring-shaped first conductive layer 154-1 as well as the first region 150a to expand its area, so that the third conductive layer ( 154-3) is shifted to increase the magnetization, so that the assembly yield can be significantly improved.
  • the third conductive layer 154-3 since the third conductive layer 154-3 includes a metal, it may serve as an electrode layer for smoothly flowing current.
  • the first conductive layer 154-1 and the second conductive layer 154-2 may have a ring shape. That is, since the first conductive layer 154-1 and the second conductive layer 154-2 are disposed along the circumference of the first region 150a, they may have a ring shape.
  • the first conductive layer 154-1 is disposed along the circumference of the first region 150a and disposed between the second conductive layer 154-2 and the third conductive layer 154-3.
  • the first conductive layer 154-1 may be an electrode layer. That is, the first conductive layer 154-1 may be made of a conductive oxide material having excellent electrical conductivity.
  • the first conductive layer 154-1 may include ITO, IZO, AZO, or the like. Accordingly, it can easily flow from the first region 150a to the first conductive layer 154-1.
  • the first conductive layer 154-1 since the first conductive layer 154-1 is disposed along the circumference of the first region 150a, current flows through the first conductive layer 154-1 in the entire region of the first region 150a. may flow to the electrode wiring 361 . Accordingly, more electrons may be generated in the first region 150a, that is, in the first conductivity-type semiconductor layer 151, thereby contributing to improvement in light efficiency.
  • the first conductive layer 154-1 may be a UV blocking layer or a visible light transmitting layer.
  • the first conductive layer 154-1 may include, for example, ITO.
  • light transmittance may be 20% or less in the case of ultraviolet wavelengths, and 70% or more in the case of visible light wavelengths. Accordingly, the first conductive layer 154-1 may block ultraviolet light and transmit visible light.
  • the wavelength of the laser beam used in the LLO process (FIG. 15c) of the manufacturing process of the semiconductor light emitting device is an ultraviolet wavelength
  • the corresponding laser beam is blocked by the first conductive layer 154-1 when the corresponding laser beam is irradiated. Therefore, since the corresponding laser beam passes through the first conductive layer 154-1 and is not irradiated to the second conductive layer 154-2, the second conductive layer 154-2 can be protected from the corresponding laser beam. there is.
  • the color light emitted from the semiconductor light emitting device has a visible ray wavelength
  • the corresponding color light can pass through the first conductive layer 154-1 and be emitted to the outside.
  • the color light is emitted through the first assembly line 321, the second assembly line 322 or Since the light is refracted or reflected by the inner surface of the barrier rib 340 and emitted forward, uniform light output is possible and light efficiency can be improved.
  • the first conductive layer 154-1 may be a heat absorption layer.
  • the first substrate 1000 and the semiconductor light emitting device may be separated from each other by the LLO process ( FIG. 15C ).
  • the LLO process FIG. 15C .
  • the temperature of the interface is increased to separate, for example, Ga and N from the interface, thereby separating the first substrate 1000 and the semiconductor light emitting device.
  • Semiconductor light emitting devices may be separated from each other.
  • the first conductive layer 154-1 absorbs the laser beam and converts it into heat, so that the temperature of the first conductive layer 154-1 can rapidly increase due to the heat in the first conductive layer 154-1. As this increased temperature is transferred to the interface between the first substrate 1000 and the semiconductor light emitting device through the first region 150a, separation between the first substrate 1000 and the semiconductor light emitting device can be promoted.
  • the plurality of first electrode wires 361 are the first conductive layer 154-1, the second conductive layer 154-2, or the third conductive layer 154-3, respectively. ) It may be connected to at least one or more conductive layers.
  • the first electrode wire 361 may be connected to the side surface of the first conductive layer 154-1 through the first contact hole 350H1.
  • the first electrode wire 361 may be connected to the upper surface of the second conductive layer 154-2 through the first contact hole 350H1.
  • the first electrode wire 361 may be connected to the side surface of the second conductive layer 154-2 through the first contact hole 350H1.
  • the first electrode wiring 361 may contact the side surface of the third conductive layer 154-3 through the first contact hole 350H1.
  • the plurality of second electrode wires 362 may be connected to the second electrodes 155 of the plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3 through second contact holes 35H2, respectively.
  • the second conduction of the light emitting units 151, 152, and 153 A current may flow through the type semiconductor layer 153 , the active layer 152 , and the first conductivity type semiconductor layer 151 .
  • the first region 150a that is, the entire region of the first conductivity-type semiconductor layer 151 is the first conductive layer 154-1 and the second conductive layer 154-2 of the first electrode 154. and the third conductive layer 154-3, current can more easily flow from the first region 150a to the second electrode wire 362, and light efficiency can be remarkably improved.
  • the display device 300 may include a plurality of signal lines SL1 , SL2 , SL3 , and SL4 .
  • the plurality of signals may include a first signal line SL1 , a second signal line SL2 , a third signal line SL3 , and a fourth signal line SL4 .
  • the plurality of signal lines SL1 , SL2 , SL3 , and SL4 may be disposed on the same layer.
  • the plurality of signal lines SL1 , SL2 , SL3 , and SL4 may be disposed on a different layer from the first electrode wire 361 and the second electrode wire 362 . Accordingly, the plurality of signal lines SL1, SL2, SL3, and SL4, the first electrode wire 361, and the second electrode wire 362 are electrically connected through the plurality of contact holes 351H1, 351H2, 351H3, and 351H4. can be connected
  • the first signal line SL1 and the second electrode wire 362 may be electrically connected through the first contact hole 351H1.
  • the second signal line SL2 and the second electrode wire 362 may be electrically connected through the second contact hole 351H2.
  • the third signal line SL3 and the second electrode wire 362 may be electrically connected through the third contact hole 351H3.
  • the fourth signal line SL4 and the first electrode wiring 361 may be electrically connected through the fourth contact hole 351H4.
  • the plurality of signal lines SL1 , SL2 , SL3 , and SL4 may be disposed on a different layer from the first assembly line 321 and the second assembly line 322 .
  • the first signal line SL1 may be electrically connected to the plurality of first sub-pixels PX1.
  • the first signal line SL1 is electrically connected to the second electrode 155 of the first semiconductor light emitting device 150-1 through the second electrode wire 362 of each of the plurality of first sub-pixels PX1. can be connected
  • the second signal line SL2 may be electrically connected to the plurality of second sub-pixels PX2.
  • the second signal line SL2 is electrically connected to the second electrode 155 of the second semiconductor light emitting device 150-2 through the second electrode wiring 362 of each of the plurality of second sub-pixels PX2. can be connected
  • the third signal line SL3 may be electrically connected to the plurality of third sub-pixels PX3.
  • the third signal line SL3 is electrically connected to the second electrode 155 of the third semiconductor light emitting device 150-3 through the second electrode wire 362 of each of the plurality of third sub-pixels PX3. can be connected
  • the fourth signal line SL4 may be commonly connected to the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 .
  • the fourth signal line SL4 may be electrically connected to the first electrode 154 of the first semiconductor light emitting device 150-1 through the first electrode wire 361 of the first sub-pixel PX1.
  • the fourth signal line SL4 may be electrically connected to the first electrode 154 of the second semiconductor light emitting device 150-2 through the first electrode wire 361 of the second sub-pixel PX2.
  • the fourth signal line SL4 may be electrically connected to the first electrode 154 of the third semiconductor light emitting device 150-3 through the first electrode wire 361 of the third sub-pixel PX3. .
  • a positive (+) voltage may be supplied to each of the first signal line SL1 , the second signal line SL2 , and the third signal line SL3 .
  • the fourth signal line SL4 may be grounded or a negative (-) voltage may be supplied.
  • Positive (+) voltages supplied to each of the first signal line SL1 , the second signal line SL2 , and the third signal line SL3 may be the same, but are not limited thereto.
  • the first signal line SL1 connected to the first sub-pixel PX1 may be the high potential voltage line VDDL shown in FIG. 7 .
  • the second signal line SL2 connected to the second sub-pixel PX2 and the third signal line SL3 connected to the third sub-pixel PX3 are also high-potential signal lines VDDL, and have a high-potential voltage (Fig. VDD of 6) can be supplied.
  • the fourth signal line SL4 commonly connected to each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 is a low-potential signal line VSSL, and is a low-potential voltage. (VSS in FIG. 6) may be supplied.
  • the first semiconductor light emitting device 150-1 of the first signal line SL1 and the first sub-pixel PX1, the second signal line SL2 and the second sub-pixel PX2 A driving transistor (DT in FIG. 7 ) may be provided between the second semiconductor light emitting device 150-2 and the third signal line SL3 and the third semiconductor light emitting device 150-3 of the third sub-pixel PX3. there is.
  • the gate terminal of the driving transistor DT may be connected to the data line Dj through the scan transistor ST.
  • the scan transistor ST, the driving transistor DT, and the semiconductor light emitting devices 150-1 and 150-2 are respectively provided in the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3. , 150-3) may be provided.
  • the driving transistor DT may be connected to the scan transistor ST and the semiconductor light emitting devices 150-1, 150-2, and 150-3, and the scan transistor ST may be connected to the data line Dj.
  • the driving transistors ST of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 have high-potential signal lines VDDL, that is, the first to third signal lines SL1 , respectively.
  • SL2, SL3) can be connected.
  • the semiconductor light emitting devices 150-1, 150-2, and 150-3 of the first sub-pixel PX1, the second sub-pixel PX2, and the third sub-pixel PX3 each have a low potential signal line VSSL; That is, it may be connected to the fourth signal line SL4.
  • the current flowing through the driving transistor ST is different according to the data voltage supplied to the data line Dj, and the different currents cause the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel Intensity of light, that is, luminance or gradation of each of the semiconductor light emitting devices 150-1, 150-2, and 150-3 of (PX3) may be different, and images having different brightness may be displayed.
  • FIGS. 15A to 15E a manufacturing process of a semiconductor light emitting device according to an embodiment will be described with reference to FIGS. 15A to 15E.
  • 15A to 15E show manufacturing processes of a semiconductor light emitting device according to an embodiment.
  • the first substrate 1000 may be a growth substrate for growing the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 of the light emitting units 151, 152, and 153. .
  • a first conductivity-type semiconductor layer 151, an active layer 152, and a second conductivity-type semiconductor layer 153 may be sequentially deposited on the first substrate 1000.
  • the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 may be deposited using, for example, MOCVD equipment.
  • the first substrate 1000 may be a substrate for semiconductor growth such as sapphire or GaAs.
  • Each of the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 may include at least one layer.
  • a third semiconductor layer may be deposited before depositing the first conductivity type semiconductor layer 151 .
  • the third semiconductor layer is an undoped semiconductor layer that does not contain a dopant, and is a seed for easily growing the first conductivity type semiconductor layer 151, the active layer 152, and the second conductivity type semiconductor layer 153 ( can serve as a seed).
  • An etching process may be performed to form light emitting portions 151 , 152 , and 153 having a second region 150b, a stepped portion 150c, and a first region 150a.
  • Mesa etching is performed on the second region 150b, and the diameter may increase from the upper side to the lower side.
  • a plurality of light emitting units 151 , 152 , and 153 spaced apart from each other may be formed on the first substrate 1000 .
  • the diameter D11 of the first region 150a may be greater than the diameter D12 of the second region 150b.
  • a stepped portion 150c may be formed between the first region 150a and the second region 150b.
  • the stepped portion 150c may be an upper surface exposed on the upper side of the first region 150a.
  • a passivation layer 157 may be formed around the first region 150a.
  • the passivation layer 157 may be formed on the upper side of the first region 150a and may be formed along the side circumference of the first region 150a.
  • the passivation layer 157 may prevent an electrical short between the first conductivity type semiconductor layer 151 and the second conductivity type semiconductor layer 153 due to foreign substances.
  • the passivation layer 157 may prevent leakage current flowing through each side of the first conductivity type semiconductor layer 151 and the second conductivity type semiconductor layer 153 .
  • the passivation layer 157 can ensure that the semiconductor light emitting devices (150-1, 150-2, and 150-3 in FIG. 11) do not turn over during self-assembly and are assembled correctly.
  • the passivation layer 157 is an inorganic material and may be, for example, SiNx or SiOx.
  • a second electrode 155 may be formed on the second conductivity type semiconductor layer 153 .
  • a second electrode 155 may be formed on the second conductivity type semiconductor layer 153 before the light emitting units 151 , 152 , and 153 are formed. Thereafter, after the second electrode 155 is patterned, an etching process is performed using the second electrode 155 as a mask, thereby forming light emitting units 151 , 152 , and 153 .
  • the second electrode 155 may be formed on the second conductive semiconductor layer 153 .
  • the second electrode 155 may be made of a conductive oxide material through which visible light is transmitted. As described above, ITO, IZO, and the like may be used as the conductive oxide material.
  • a photolithography process may be performed to form a first conductive layer 154-1 and a second conductive layer 154-2.
  • a photolithography process is performed to sequentially remove the metal film and the conductive oxide film, thereby forming the first conductive layer 154-1 and the second conductive layer 154-1.
  • a layer 154-2 may be formed.
  • the width W21 of the first conductive layer 154-1 may be greater than the width W31 of the second conductive layer 154-2.
  • the first conductive layer 154-1 may be formed to extend outward from an end of the second conductive layer 154-2.
  • the first conductive layer 154-1 is formed along the side circumference of the first region 150a of the light emitting units 151, 152, and 153
  • the second conductive layer 154-2 is formed along the circumference of the side of the first region 150a -2), and may be formed along the side circumference of the first region 150a.
  • the second conductive layer 154-2 may be formed on the stepped portion 150c.
  • the first conductive layer 154-1 may be made of a conductive oxide material such as ITO, and the second conductive layer 154-2 may have a multilayer structure including a plurality of metals different from each other.
  • the second conductive layer 154-2 may include a metal layer or a reflective layer.
  • the second substrate 1010 may be bonded to the upper side of the light emitting units 151 , 152 , and 153 .
  • an LLO process is performed to separate the light emitting units 151, 152, and 153 from the first substrate 1000.
  • the light emitting units 151, 152, and 153 are still connected to the second substrate 1010.
  • the surface of the first conductive semiconductor layer 151 and the surface of the first conductive layer 154-1 may be exposed to the outside.
  • the laser beam may be irradiated to the light emitting units 151, 152, and 153 through the first substrate 1000.
  • the laser beam may be applied to the interface between the first substrate 1000 and the light emitting units 151, 152, and 153. Accordingly, the laser beam is collectively irradiated to the interface between the first substrate 1000 and the light emitting units 151, 152, and 153, the temperature of the interface rapidly rises, and light emission adjacent to the interface occurs.
  • the first substrate 1000 may be separated from the light emitting portions 151 , 152 , and 153 .
  • the laser beam may also be irradiated to the first conductive layer 154 - 1 through the first substrate 1000 .
  • the first conductive layer 154-1 is a conductive oxide material, and as shown in FIG. 16, ITO has different light transmittance depending on the wavelength. For example, light of ultraviolet wavelengths may have light transmittance of 20% or less, which is close to 0, and visible light wavelengths may have light transmittance of 70%. Accordingly, the first conductive layer 154 - 1 may serve as an ultraviolet blocking layer for light of ultraviolet wavelengths and serve as a visible light transmission layer for light of visible light wavelengths.
  • the corresponding laser beam is applied to the first conductive layer. Since the laser beam is blocked by 154-1 and does not proceed further, the corresponding laser beam is blocked by the first conductive layer 154-1, so that the second conductive layer 154-2 If the corresponding laser beam is irradiated to the second conductive layer 154-2, the second conductive layer 154-2 melts or its electrical and/or chemical properties are deformed, so that the second conductive layer 154-2 is no longer irradiated. (154-2), for example, cannot function as an electrode layer Therefore, the first conductive layer 154-1 can serve as a protective layer that protects the second conductive layer 154-2 from the laser beam. there is.
  • the width W21 of the first conductive layer 154-1 is set to the second conductive layer 154-2. may be greater than the width W31 of .
  • a third conductive layer 154-3 may be formed on the exposed surface of the first conductivity type semiconductor layer 151 and each of the first conductivity type.
  • the third conductive layer 154-3 may include a ferromagnetic metal having excellent magnetization characteristics.
  • the third conductive layer 154-3 may include a metal having excellent electrical conductivity.
  • the third conductive layer 154-3 may include one or more layers.
  • the magnetic layer of the semiconductor light emitting devices 150-1, 150-2, and 150-3 should be high.
  • the thickness or area may be increased.
  • the third conductive layer 154-3 is formed not only on the first conductive semiconductor layer 151 but also on the first conductive layer 154-1, so that the area of the third conductive layer 154-3 is By expanding, the degree of magnetization can be increased. Therefore, during the self-assembly process, the semiconductor light emitting devices 150-1, 150-2, and 150-3 can be quickly moved by the movement of the magnet, so that the assembly yield can be improved.
  • the third conductive layer 154-3 may be formed along the side circumference of the first conductive layer 154-1. Although not shown, the third conductive layer 154-3 may be formed along the side circumference of the second conductive layer 154-2. Accordingly, the area of the third conductive layer 154-3 is further expanded, and the assembly yield can be remarkably improved. In addition, in this way, the third conductive layer 154-3 wraps around the side of the first conductive layer 154-1 and the side of the third conductive layer 154-3, so that the light emitting units 151, 152, 153), the reliability of product quality of the semiconductor light emitting devices 150-1, 150-2, and 150-3 may be improved.
  • the first conductive layer 154 - 1 , the second conductive layer 154 - 2 , and the third conductive layer 154 - 3 may constitute the first electrode 154 .
  • the first semiconductor light emitting device 150 - 1 may be manufactured by removing the second substrate 1010 .
  • a sacrificial layer such as aluminum (Al) may be provided between the second substrate 1010 and the light emitting parts 151, 152, and 153.
  • the second substrate 1010 and the light emitting units 151 , 152 , and 153 may be separated from each other by removing the sacrificial layer through a wet etching process.
  • the light emitting units 151 , 152 , and 153 may constitute the first semiconductor light emitting device 150 - 1 together with the first electrode 154 , the second electrode 155 , and the passivation layer 157 .
  • 15A to 15E show manufacturing processes of the first semiconductor light emitting device 150-1, but the second semiconductor light emitting device 150-2 and the third semiconductor light emitting device 150-3 are also shown in FIGS. 15A to 15E. It can be manufactured by applying the same manufacturing process shown in 15e.
  • FIG. 17 is a plan view illustrating a display device according to a second embodiment.
  • FIG. 18 is a cross-sectional view taken along line E1-E2 of FIG. 17 .
  • the second embodiment is similar to the first embodiment except that each side of the semiconductor light emitting devices 150-1, 150-2, and 150-3 is connected using the connecting electrode 370.
  • the same reference numerals are given to components having the same shape, structure and/or function as those in the first embodiment, and detailed descriptions are omitted.
  • the display device 301 includes a substrate 310, a plurality of first assembled wires 321, a plurality of second assembled wires 322, and a partition wall 340. , a plurality of semiconductor light emitting devices 150-1, 150-2, and 150-3 and a plurality of connection electrodes 370.
  • a plurality of sub-pixels PX1 , PX2 , and PX3 may be arranged on the substrate.
  • the first sub-pixel PX1 includes a first assembly line 321, a second assembly line 322, an assembly hole 340H, a first semiconductor light emitting device 150-1, and a connection.
  • An electrode 370 and an electrode wire 362 may be included.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may also include elements of the first sub-pixel PX1 as they are.
  • the first semiconductor light emitting device 150-1 may be manufactured by the manufacturing process shown in FIGS. 15A to 15E.
  • the first semiconductor light emitting device 150 - 1 may be assembled into the assembly hole 340H through a self-assembly process. That is, during self-assembly, dielectrophoretic force may be formed by the voltage supplied to the first assembly line 321 and the second assembly line 322 . That is, dielectrophoretic force may be formed in the assembly hole 340H.
  • the first semiconductor light emitting device 150 - 1 may be moved by a magnet in the fluid and then inserted into the assembly hole 340H by dielectrophoretic force formed in the assembly hole 340H of the first sub-pixel PX1 .
  • the first semiconductor light emitting device 150 - 1 inserted into the assembly hole 340H may be fixed by dielectrophoretic force.
  • the first semiconductor light emitting element 150-1 and the assembly hole 340H The first semiconductor foot and the device may still be fixed in the assembly hole 340H by van der Waals force between the bottom portion of the inner portion.
  • the first insulating layer 320 to be exposed around the first semiconductor light emitting device 150-1 is removed in the assembly hole 340H through an etching process, so that the first assembly line 321 and/or the second Assembly wiring 322 may be exposed.
  • a metal film may be deposited and patterned to be formed along the circumference of the first semiconductor light emitting device 150 - 1 within the assembly hole 340H. Accordingly, the first electrode 154 of the first semiconductor light emitting device 150 - 1 may be connected to the first assembly line 321 and/or the second assembly line 322 by the connection electrode 370 . In this case, the first assembly line 321 and/or the second assembly line 322 may be connected to the fourth signal line SL4 through the contact hole 352 .
  • connection electrode 370 may have a thickness smaller than that of the barrier rib 340, but is not limited thereto.
  • the connection electrode 370 may be connected to the first conductive layer 154 - 1 of the first electrode 154 .
  • the connection electrode 370 may be connected to a side surface of the first conductive layer 154 - 1 of the first electrode 154 .
  • the connection electrode 370 may be connected to the second conductive layer 154 - 2 of the first electrode 154 .
  • the connection electrode 370 may be connected to the upper and side surfaces of the second conductive layer 154 - 2 of the first electrode 154 .
  • the connection electrode 370 may cover the entire area of the second conductive layer 154 - 2 of the first electrode 154 .
  • the connection electrode 370 may be connected to the third conductive layer 154 - 3 of the first electrode 154 .
  • the connection electrode 370 may be connected to a side surface of the third electrode of the first electrode 154 .
  • connection electrode 370 is disposed along the circumference of the semiconductor light emitting devices 150-1, 150-2, and 150-3 in the assembly hole 340H, so that the partition 340 and the barrier rib 340 are formed by the connection electrode 370. Since the semiconductor light emitting devices 150-1, 150-2, and 150-3 are firmly fixed, fixation may be enhanced.
  • a second insulating layer 350 may be formed on the barrier rib 340 and the first semiconductor light emitting device 150 - 1 , and an electrode wire 362 may be formed on the second insulating layer 350 .
  • the electrode wiring 362 may be connected to the second electrode 155 of the first semiconductor light emitting device 150 - 1 through the contact hole 350H2 formed in the second insulating layer 350 .
  • the first assembly wire 321 and/or the second assembly wire 322 may be used as the first electrode wire 361
  • the electrode wire 362 may be the second electrode wire 362 .
  • the first semiconductor device emits a first color light, for example, red light, by a voltage applied between the first assembly line 321 and/or the second assembly line 322 and the electrode wiring 362.
  • the display device described above may be a display panel. That is, in an embodiment, a display device and a display panel may be understood as the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment can be adopted in the field of display displaying images or information using a semiconductor light emitting device.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • the embodiment may be adopted for a TV, signage, smart phone, mobile phone, mobile terminal, automobile HUD, notebook backlight unit, VR or AR display device.

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Abstract

반도체 발광 소자는 제1 영역과 제1 영역 상에 제2 영역을 포함하는 발광부와, 제1 전극와, 제2 영역 상에 제2 전극과, 제2 영역을 둘러싸는 패시베이션층을 포함한다. 제1 전극은 제1 영역을 둘러싸는 제1 도전층과, 제1 영역을 둘러싸고, 제1 도전층 상에 제2 도전층을 포함한다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
한편, 비공개 내부기술에 의하면, 자가 조립 방식에 의해 기판 상에 조립된 발광 소자는 열 압착 방식에 의해 전기적으로 연결된다. 즉, 발광 소자의 하부에 구비된 본딩층이 열 압착에 의해 녹아 기판의 전기적 배선과 전기적으로 연결된다.
하지만, 본딩층에 의한 열 압착 방식은 다음과 같은 문제가 있다. 도 1 내지 도 4를 참조하여, 해당 문제들을 설명한다.
도 1은 본딩 물질이 발광 소자 주변으로 빠져나가는 모습을 도시한다.
도 1에 도시한 바와 같이, 발광 소자(4)가 조립 홀(3)에 조립된 후 발광 소자(4)가 열 압착되는 경우, 발광 소자(4) 하측의 본딩 물질(5)이 발광 소자(4)와 기판(1) 사이에 머무르기보다는 발광 소자(4) 주변으로 빠져나간다. 이와 같이 본딩 물질(5)이 발광 소자(4) 주변으로 빠져나가 본딩 물질(5) 중 일부는 발광 소자(4)의 높이만큼 뾰족한 첨탑을 이룬다. 후공정에 의해 전극 배선(미도시)이 발광 소자(4)의 상측에 배치되는 경우, 전극 배선이 본딩 물질(5)과 전기적으로 접촉되어 발광 소자(5)의 상부와 하부가 전기적으로 쇼트되는 문제가 발생된다.
도 2는 비공개 내부기술에 따른 발광 소자를 도시한 단면도이다.
도 2에 도시한 바와 같이, 비공개 내부기술에 따른 발광 소자의 하측에 본딩 물질(5)이 구비된다. 즉, 비공개 내부기술에는 본딩 물질(5)이 열 압착시 측 방향으로 빠져나가지 않도록 하는 구조가 구비되지 않고 있다.
따라서, 도 2에 도시된 비공개 내부기술에 따른 발광 소자를 도 1에 도시한 바와 같이, 열 압착 방식을 이용하여 기판(1) 상에 열 압착하는 경우, 열 압착 공정시 발생된 열에 의해 녹은 본딩 물질(5)이 발광 소자(4)의 하측에 머무르지 않고 발광 소자(4)의 주변으로 빠져나간다.
도 3은 발광 소자가 이탈되는 모습을 도시한다.
앞서 본딩 물질(5)이 발광 소자(4) 주변으로 빠져나간 경우, 발광 소자(4)와 기판(1) 사이에 본딩 물질(5)이 거의 존재하지 않아, 도 3에 도시한 바와 같이, 발광 소자(4)가 기판(1)에 부착되지 않고 이탈된다. 즉, 본딩 물질(5)에 의해 발광 소자(5)가 기판(1)에 부착된다. 발광 소자(5)가 기판(1)에 강하게 부착되기 위해서는 열 압착에도 불구하고 발광 소자(5) 하측에 소정의 본딩 물질(5)이 존재해야 한다. 하지만, 열 압착시 발광 소자(5)의 하측에 구비된 본딩 물질(5)의 대부분이 발광 소자(5) 주변으로 빠져나가고 발광 소자(5)의 하측에 소량의 본딩 물질(5)만이 남게 된다. 따라서, 발광 소자(5)가 강하게 기판(1)에 부착되지 않게 되어, 발광 소자(5)가 기판(1)으로부터 쉽게 이탈되는 문제가 있다. 발광 소자(5)의 이탈은 조립율을 저하시키고 조립 불량이나 점등 불량을 야기한다.
도 4는 발광 소자와 기판의 전기적 배선의 전기적 연결 불량을 도시한다.
도 4에 도시한 바와 같이, 열 압착에 의해 본딩 물질(5)이 발광 소자(4)의 주변으로 빠져나가는 경우, 발광 소자(4)의 하측에 남아 있는 본딩 물질(5)이 거의 없어(X 영역 참조) 본딩 물질(5)을 매개로 한 발광 소자(4)와 기판(1)이 전기적 연결 불량이 발생된다. 즉, 발광 소자(4)와 기판(1) 사이에 본딩 물질(5)이 연속적으로 존재하지 않고 국부적으로 존재하게 되므로, 발광 소자(4)와 기판(1) 사이에 전기적 연결 또한 국부적으로 연결된다. 이는 발광 소자(4)와 기판(1) 사이의 전기적 저항의 증가로 이어져 기판(1)의 전기적 신호가 발광 소자(4)로 용이하게 공급되지 않아 휘도가 저하되는 문제가 있다.
한편, 열 압착시 발광 소자의 상측에서 히터를 갖는 프레스가 발광 소자를 가압하게 되고, 이때 히터의 열이 발광 소자를 통해 발광 소자의 하측에 구비된 본딩 물질을 녹인다. 통상 히터의 열은 발광 소자의 주변에 비해 발광 소자의 중심을 통해 발광 소자의 하측으로 집중적으로 공급되므로, 발광 소자의 중심에 대응하는 본딩 물질과 발광 소자의 주변에 대응하는 본딩 물질 간의 녹는 시점이 달라진다. 즉, 본딩 물질의 위치에 따라 녹는 시점이 달라지고, 이는 원활한 본딩 공정을 제약하는 요인이 된다. 즉, 본딩 공정 시간이 길어지거나 본딩 불량이 발생된다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 솔더 메탈이 필요 없는 새로운 구조의 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 컨택 불량을 방지할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 조립 불량 및 점등 불량을 방지할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부; 제1 전극; 상기 제2 영역 상에 제2 전극; 및 상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고, 상기 제1 전극은, 상기 제1 영역을 둘러싸는 제1 도전층; 및 상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함한다.
상기 제1 전극은, 상기 제1 영역 아래에 제3 도전층을 포함할 수 있다. 상기 제3 도전층은, 상기 제1 도전층 아래에 배치될 수 있다.
상기 제1 도전층은 전극층, 자외선 차단층, 가시광선 투과층 또는 상기 제1 도전층은 열 흡수층일 수 있다.
상기 제2 도전층은 전극층이고, 상기 제3 도전층은 자성층일 수 있다.
상기 제1 영역과 상기 제2 영역 사이에 단차부를 가지며. 상기 단착부의 폭은 상기 제2 영역의 직경과 상기 제1 영역의 직경 간의 차이 값일 수 있다. 상기 제2 도전층은 상기 단차부에 배치될 수 있다.
상기 발광부는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 활성층; 및 상기 활성층 상에 제2 도전형 반도체층;을 포함하고, 상기 제1 영역은 상기 제1 도전형 반도체층을 포함하고, 상기 제2 영역은 상기 활성층 및 상기 제2 도전형 반도체층을 포함할 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 복수의 서브 화소를 포함하는 기판; 상기 복수의 서브 화소에 각각 복수의 제1 조립 배선; 상기 복수의 서브 화소에 각각 복수의 제2 조립 배선; 상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽; 상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자; 상기 복수의 반도체 발광 소자 각각의 상측의 제1 측 상에 복수의 제1 전극 배선; 상기 복수의 반도체 발광 소자 각각의 상측의 제2 측 상에 복수의 제2 전극 배선;을 포함하고, 상기 복수의 반도체 발광 소자는 각각, 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부; 제1 전극; 상기 제2 영역 상에 제2 전극; 및 상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고, 상기 제1 전극은, 상기 제1 영역을 둘러싸는 제1 도전층; 및 상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함한다.
상기 제1 전극은, 상기 제1 영역 및 상기 제1 도전층 아래에 제3 도전층을 포함할 수 있다. 상기 복수의 제1 전극 배선은 각각 각각 상기 제1 도전층, 상기 제2 도전층 또는 상기 제3 도전층 중 적어도 하나 이상의 도전층에 연결되고, 상기 복수의 제2 전극 배선은 각각 상기 복수의 반도체 발광 소자의 상기 제2 전극에 연결될 수 있다.
실시예의 또 다른 측면에 따르면, 디스플레이 장치는, 복수의 서브 화소를 포함하는 기판; 상기 복수의 서브 화소에 각각 복수의 제1 조립 배선; 상기 복수의 서브 화소에 각각 복수의 제2 조립 배선; 상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽; 상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자; 및 상기 복수의 반도체 발광 소자 각각의 측부를 둘러싸는 연결 전극; 상기 복수의 반도체 발광 소자 각각의 상측 상에 전극 배선;을 포함하고, 상기 복수의 반도체 발광 소자는 각각, 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부; 제1 전극; 상기 제2 영역 상에 제2 전극; 및 상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고, 상기 제1 전극은, 상기 제1 영역을 둘러싸는 제1 도전층; 및 상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함할 수 있다.
상기 제1 전극은, 상기 제1 영역 및 상기 제1 도전층 아래에 제3 도전층을 포함할 수 있다. 상기 연결 전극은, 상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선과 상기 제1 도전층, 상기 제2 도전층 또는 상기 제3 도전층 중 적어도 하나 이상의 도전층을 연결할 수 있다.
실시예는 도 11 및 도 12에 도시한 바와 같이, 제1 전극 배선(361)과 제2 전극 배선(362)을 동일 면 상에 배치함으로써, 구조가 단순하고 신호 라인과의 전기적 연결성이 용이할 수 있다.
실시예는 도 17 및 도 18에 도시한 바와 같이, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)을 전극 배선으로 사용함으로써, 해당 조립 배선(321, 322)을 별도로 형성하지 않아도 되므로 구조가 단순할 수 있다. 이때, 연결 전극(370)이 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 제1 도전형 반도체층(151)의 둘레를 따라 반도체 발광 소자(150-1, 150-2, 150-3)의 제1 도전형 반도체층(151)의 외측면과 면 접촉됨으로써, 보다 더 원활한 전류 흐름에 의해 광 효율이 향상될 수 있다.
실시예는 도 13 및 도 14에 도시한 바와 같이, 반도체 발광 소자(150-1)의 제1 전극(154)을 구성하는 제3 도전층(154-3)을 포함할 수 있다. 제3 도전층(154-3)은 자성층으로서, 제1 영역(150a)뿐만 아니라 링 형상을 갖는 제1 도전층(154-1) 아래에도 배치되어 그 면적이 확장되므로, 제3 도전층(154-3)의 자화도가 증가될 이동되어, 조립 수율을 현저히 향상시킬 수 있다. 아울러, 제3 도전층(154-3)은 금속을 포함하므로, 전류를 원할하게 흐르도록 하기 위한 전극층으로서의 역할을 할 수도 있다.
한편, 실시예는 반도체 발광 소자(150-1)의 제1 전극(154)을 구성하는 제1 도전층(154-1)이 제1 영역(150a)의 둘레를 따라 배치되고, 제2 도전층(154-2)과 제3 도전층(154-3) 사이에 배치됨으로써, 다음과 같은 다양한 기술적 장점을 가질 수 있다.
제1 도전층(154-1)은 전극층일 수 있다. 즉, 제1 도전층(154-1)은 전기 전도도가 우수한 전도성 산화 재질로 이루어질 수 있다. 이에 따라, 제1 영역(150a)에서 제1 도전층(154-1)으로 용이하게 흐를 수 있다. 특히, 제1 도전층(154-1)이 제1 영역(150a)의 둘레를 따라 배치되므로, 제1 영역(150a)의 전 영역에서 제1 도전층(154-1)을 통해 전류가 제1 전극 배선(361)으로 흐를 수 있다. 이에 따라, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자가 생성되어, 광 효율 향상에 기여할 수 있다.
또한, 제2 도전층(154-2)은 자외선 차단층이거나 가시광선 투과층일 수 있다. 예컨대, 반도체 발광 소자(150-1)의 제조 공정 중 LLO 공정(도 15c)시 사용되는 레이저 빔의 파장은 자외선 파장이므로, 해당 레이저 빔이 조사되는 경우 제1 도전층(154-1)에 의해 해당 레이저 빔이 차단되어, 해당 레이저가 빔이 제1 도전층(154-1)을 투과하여 제2 도전층(154-2)으로 조사되지 않으므로, 제2 도전층(154-2)이 해당 레이저 빔으로부터 보호될 수 있다. 예컨대, 반도체 발광 소자(150-1에서 발광되는 컬러 광은 가시광선 파장이므로, 해당 컬러 광은 제1 도전층(154-1)을 투과하여 외부로 방출될 수 있다. 도 12에 도시한 바와 같이, 반도체 발광 소자에서 제1 도전층(154-1)을 통해 컬러 광이 방출되는 경우, 해당 컬러 광은 제1 조립 배선(231), 제2 조립 배선(232) 또는 격벽(340)의 내측면에 의해 굴절되거나 반사되어 전방으로 출사되므로, 균일한 광 출력이 가능하고 광 효율이 향상될 수 있다.
아울러, 제1 도전층(154-1)은 열 흡수층일 수 있다. 반도체 발광 소자(150-1)의 제조 공정 중 LLO 공정(도 15c)에 의해 제1 기판(1000)과 반도체 발광 소자(150-1)가 서로 분리될 수 있다. 이때, 제1 도전층(154-1)은 레이저 빔이 조사되는 경우, 레이저 빔을 흡수하여 열로 변환함으로써, 제1 도전층(154-1) 내의 열에 의해 온도가 급격히 증가될 수 있다 이와 같이 급격이 증가된 온도가 제1 영역(150a)을 통해 제1 기판(1000)과 반도체 발광 소자(150-1) 사이의 계면으로 전달됨으로써, 제1 기판(1000)과 반도체 발광 소자(150-1) 간의 분리를 촉진시킬 수 있다.
한편, 실시예는 반도체 발광 소자(150-1)의 하측 주변에 제1 전극(154)을 구성하는 제1 도전층(154-1), 제2 도전층(154-2) 및/또는 제3 도전층(154-3)이 배치됨으로써, 전류가 제1 영역(150a)의 전 영역으로부터 1 도전층(154-1), 제2 도전층(154-2) 및/또는 제3 도전층(154-3)을 통해 제1 전극 배선(361)으로 흐르므로, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자의 생성을 통해 광 효율이 향상될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본딩 물질이 발광 소자 주변으로 빠져나가는 모습을 도시한다.
도 2는 비공개 내부기술에 따른 발광 소자를 도시한 단면도이다.
도 3은 발광 소자가 이탈되는 모습을 도시한다.
도 4는 발광 소자와 기판의 전기적 배선의 전기적 연결 불량을 도시한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 8은 도 5의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 9은 도 8의 A2 영역의 확대도이다.
도 10는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 11은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 12는 도 11의 C1-C2라인을 따라 절단한 단면도이다.
도 13은 실시예에 따른 반도체 발광 소자를 도시한 평면도이다.
도 14는 도 13의 D1-D2라인을 따라 절단한 단면도이다.
도 15a 내지 도 15e는 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 16은 ITO의 파장에 따른 광 투과도를 보여준다.
도 17은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 18은 도 17의 E1-E2라인을 따라 절단한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 6 및 도 7를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 6에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 7과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 7와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 7에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 7에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리 영역에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리 영역에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 8은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 6의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 제1 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 제2 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 제3 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 9은 도 8의 A2 영역의 확대도이다.
도 9을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 제1 반도체 발광 소자(150), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 6 및 도 7에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 제1 반도체 발광 소자, 제2 반도체 발광 소자 및 제3 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 제1 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 제2 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 제3 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 제1 반도체 발광 소자는 원형을 가지고, 제2 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 제3 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 제3 반도체 발광 소자의 타원형의 제2 장축은 제2 반도체 발광 소자의 타원형의 제2 장축보다 크고, 제3 반도체 발광 소자의 타원형의 제2 단축은 제2 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 10)과 전사 방식 등이 있을 수 있다.
도 10은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 10을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 11 내지 도 18을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도 1 내지 도 10 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[제1 실시예]
도 11은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 12는 도 11의 C1-C2라인을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 복수의 제1 조립 배선(321), 복수의 제2 조립 배선(322), 격벽(340), 복수의 반도체 발광 소자(150-1, 150-2, 150-3), 복수의 제1 전극 배선(361) 및 복수의 제2 전극 배선(362)을 포함할 수 있다. 제1 실시예에 따른 디스플레이 장치(300)는 이보다 더 많은 구성 요소를 포함할 수 있다.
기판(310)은 복수의 서브 화소(PX1, PX2, PX3)를 포함할 수 있다.
복수의 서브 화소는 제1 방향(X)을 따라 배열된 복수의 제1 서브 화소(PX1)를 포함할 수 있다. 복수의 제1 서브 화소(PX1)는 각각 동일한 컬러 광, 즉 제1 컬러 광을 발광할 수 있다.
예컨대, 복수의 서브 화소는 복수의 제1 서브 화소(PX1) 각각에서 제2 방향(Y)을 따라 인접하고 제1 방향(X)을 따라 배열된 복수의 제2 서브 화소(PX2)를 포함할 수 있다. 복수의 제2 서브 화소(PX2)는 각각 동일한 컬러 광, 즉 제2 컬러 광을 발광할 수 있다.
예컨대, 복수의 서브 화소는 복수의 제2 서브 화소(PX2) 각각에서 제2 방향(Y)을 따라 인접하고 제1 방향(X)을 따라 배열된 복수의 제3 서브 화소(PX3)를 포함할 수 있다. 복수의 제3 서브 화소(PX3)는 동일한 컬러 광, 즉 제3 컬러 광을 발광할 수 있다.
제1 컬러 광은 적색 광이고, 제2 컬러 광은 녹색 광이며, 제3 컬러 광은 청색 광일 수 있지만, 이에 대해서는 한정하지 않는다. 제2 방향(Y)을 따라 배열된 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 풀러 컬러 영상을 표시할 수 있는 단위 화소를 구성할 수 있다. 따라서, 기판(310) 상에 복수의 단위 화소가 배열됨으로써, 대면적의 영상이 디스플레이될 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다. 기판(310)은 앞서 기술한 바 있으므로, 생략한다.
제1 및 제2 조립 배선(321, 322)는 기판(310) 상에 배치될 수 있다. 즉, 복수의 서브 화소(PX1, PX2, PX3)는 각각 제1 조립 배선(321) 및 제2 조립 배선(322)을 포함할 수 있다. 제1 및 제2 조립 배선(321, 322)은 자가 조립 방식에서 반도체 발광 소자(150-1)를 조립 홀(340H)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 및 제2 조립 배선(321, 322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 유전영동힘에 의해 조립 장치(도 10의 1100)에 의해 이동 중인 반도체 발광 소자(150-1)가 조립 홀(340H)에 조립될 수 있다.
복수의 서브 화소(PX1, PX2, PX3) 각각의 동일한 조립 배선은 일체로 형성될 수 있다. 예컨대, 제1 서브 화소(PX1)의 제2 조립 배선(322)는 제2 서브 화소(PX2)의 제2 조립 배선(322)과 일체로 형성될 수 있다. 예컨대, 제2 서브 화소(PX2)의 제1 조립 배선(321)은 제3 서브 화소(PX3)의 제1 조립 배선(321)과 일체로 형성될 수 있다.
제1 조립 배선(321)과 제2 조립 배선(322)은 동일 층에 배치될 수 있다. 즉, 제1 조립 배선(321) 및 제2 조립 배선(322)은 기판(310)가 제1 절연층(320) 사이에 배치될 수 있다. 이러한 경우, 제1 조립 배선(321) 및 제2 조립 배선(322)은 전기적인 쇼트를 방지하기 위해 서로 이격되어 배치될 수 있다.
도면에는 제1 조립 배선(321) 및 제2 조립 배선(322)가 동일 층에 배치되는 것으로 도시되고 있지만, 서로 상이한 층에 배치될 수도 있다.
예컨대, 제1 조립 배선(321)은 제1 절연층(320) 아래에 배치되고, 제2 조립 배선(322)은 제1 절연층(320) 상에 배치될 수 있다. 이러한 경우, 제2 조립 배선(322)의 상면은 외부, 즉 조립 홀(340H)에 노출될 수 있다. 예컨대, 제2 조립 배선(322)은 조립 홀(340H)의 바닥부의 일부를 구성할 수 있다. 반도체 발광 소자(150-1)이 조립 홀(340H)에 조립되는 경우, 반도체 발광 소자(150-1)의 하측이 조립 홀(340H)에서 제2 조립 배선(322)의 상면과 접촉될 수 있다.
다시 도 12를 참조하면, 제1 절연층(320)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 제1 절연층(320)은 이물질에 의해 제1 조립 배선(321)과 제2 조립 배선(322)가 전기적으로 쇼트되지 않도록 할 수 있다. 예컨대, 제1 절연층(320)은 유전율을 갖는 물질로 이루어져, 유전영동힘의 형성에 기여할 수 있다. 예컨대, 제1 절연층(320)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(320)은 유전영동힘과 관련된 유전율을 갖는 물질로 이루어질 수 있다.
격벽(340)은 기판(310) 상에 배치되고 조립 홀(340H)을 가질 수 있다. 복수의 서브 화소(PX1, PX2, PX3)는 각각 적어도 하나 이상의 조립 홀(340H)를 포함할 수 있다. 격벽(340)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 배치될 수 있다. 예컨대, 조립 홀(340H)은 제1 조립 배선(321) 및 제2 조립 배선(322) 상에 구비될 수 있다. 격벽(340)은 반도체 발광 소자(150-1)의 두께를 고려하여 그 두께가 결정될 수 있다. 예컨대, 격벽(340)의 두께는 반도체 발광 소자(150-1)의 두께보다 작을 수 있다. 따라서, 반도체 발광 소자(150-1)의 상측은 격벽(340)의 상면보다 더 높게 위치될 수 있다. 즉, 반도체 발광 소자(150-1)의 상측은 격벽(340)의 상면으로부터 상부 방향으로 돌출될 수 있다.
복수의 서브 화소(PX1, PX2, PX3) 각각에서 제1 조립 배선(321)과 제2 조립 배선(322) 사이에 형성된 유전영동힘에 의해 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각이 조립 홀(340H)에 조립될 수 있다. 예컨대, 조립 홀(340H)에 하나의 반도체 발광 소자가 조립될 수 있다.
조립 홀(340H)의 형성을 위한 공차 마진과 조립 홀(340H) 내에 반도체 발광 소자(150-1, 150-2, 150-3)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 조립 홀(340H)의 사이즈가 결정될 수 있다. 예컨대, 조립 홀(340H)의 사이즈는 반도체 발광 소자(150-1, 150-2, 150-3)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 조립 홀(340H)의 중심에 조립되었을 때 반도체 발광 소자(150-1, 150-2, 150-3)의 외 측면과 조립 홀(340H)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 조립 홀(340H)은 반도체 발광 소자(150-1, 150-2, 150-3)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 원형인 경우, 조립 홀(340H) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150-1, 150-2, 150-3)가 직사각형인 경우, 조립 홀(340H) 또한 직사각형일 수 있다.
일 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H)이 동일한 형상, 즉 원형을 가질 수 있다. 이러한 경우, 제1 서브 화소(PX1)에 배치되는 제1 반도체 발광 소자(150-1), 제2 서브 화소(PX2)에 배치되는 제2 반도체 발광 소자(150-2) 및 제3 서브 화소(PX3)에 배치되는 제3 반도체 발광 소자(150-3)는 조립 홀(340H)에 대응하는 형상, 즉 원형을 가질 수 있다.
이와 같이, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H)이 동일한 형상을 갖는 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 순차적으로 대응하는 서브 화소(PX1, PX2, PX3) 각각의 조립 홀(340H)에 조립될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 반도체 발광 소자(150-1)가 기판(310)의 제1 서브 화소(PX1)의 조립 홀(340H)에 조립되고, 제2 반도체 발광 소자(150-2)가 기판(310)의 제2 서브 화소(PX2)의 조립 홀(340H)에 조립되며, 제3 반도체 발광 소자(150-3)가 기판(310)의 제3 서브 화소(PX3)의 조립 홀(340H)에 조립될 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상은 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 조립 홀(340H) 각각은 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 형상에 대응하는 형상을 가지되, 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각의 사이즈보다 큰 사이즈를 가질 수 있다.
다른 예로서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에서의 조립 홀(340H)이 상이한 형상을 가질 수 있다. 예컨대, 제1 서브 화소(PX1)에서의 조립 홀(340H)은 원형을 가지고, 제2 서브 화소(PX2)에서의 조립 홀(340H)은 제1 단축과 제1 장축을 갖는 제1 타원형을 가지며, 제3 서브 화소(PX3)에서의 조립 홀(340H)은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형을 가질 수 있다. 이러한 경우, 제1 반도체 발광 소자(150-1)는 제1 서브 화소(PX1)의 조립 홀(340H)에 대응하는 형상, 즉 원형을 가지고, 제2 반도체 발광 소자(150-2)는 제2 서브 화소(PX2)의 조립 홀(340H)에 대응하는 형상, 즉 제1 타원형을 가지며, 제3 반도체 발광 소자(150-3)는 제3 서브 화소(PX3)의 조립 홀(340H)에 대응하는 형상, 즉 제2 타원형을 가질 수 있다.
이와 같이 서로 상이한 형상을 갖는 조립 홀(340H)들과 그 조립 홀(340H)들 각각에 대응하는 형상을 갖는 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)에 의해, 제1 내지 제3 반도체 발광 소자(150-1, 150-2, 150-3)가 자가 조립시 동시에 해당 조립 홀(340H)에 조립될 수 있다. 즉, 자가 조립을 위해 유체(1200) 내에 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3)가 혼합되더라도, 기판 상의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 조립 홀(340H)에 대응하는 반도체 소자가 조립될 수 있다. 즉, 제1 서브 화소(PX1)의 조립 홀(340H)에는 그 조립 홀(340H)의 형상에 대응하는 형상을 갖는 제1 반도체 발광 소자(150-1)가 조립될 수 있다. 제2 서브 화소(PX2)의 조립 홀(340H)에는 그 조립 홀(340H)의 형상에 대응하는 형상을 갖는 제2 반도체 발광 소자(150-2)가 조립될 수 있다. 제3 서브 화소(PX3)의 조립 홀(340H)에는 그 조립 홀(340H)의 형상에 대응하는 형상을 갖는 제3 반도체 발광 소자(150-3)가 조립될 수 있다. 따라서, 서로 상이한 형상을 갖는 제1 반도체 발광 소자(150-1), 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 각각이 자신의 형상에 대응하는 조립 홀(340H)에 조립되므로, 조립 불량을 방지할 수 있다.
한편, 복수의 반도체 발광 소자는 제1 컬러 광을 발광하는 제1 반도체 발광 소자(150-1), 제2 컬러 광을 발광하는 제2 반도체 발광 소자(150-2) 및 제3 컬러 광을 발광하는 제3 반도체 발광 소자(150-3)를 포함할 수 있다. 예컨대, 제1 방향을 따라 배열된 복수의 제1 서브 화소(PX1) 각각에 적어도 하나 이상의 제1 반도체 발광 소자(150-1)가 배치될 수 있다. 예컨대, 제1 방향을 따라 배열된 복수의 제2 서브 화소(PX2) 각각에 적어도 하나 이상의 제2 반도체 발광 소자(150-2)가 배치될 수 있다. 예컨대, 제1 방향을 따라 배열된 복수의 제3 서브 화소(PX3) 각각에 적어도 하나 이상의 제3 반도체 발광 소자(150-3)가 배치될 수 있다.
복수의 제1 전극 배선(361) 및 복수의 제2 전극 배선(362)는 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 상측 상에 배치될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 제1 전극 배선(361) 및 제2 전극 배선(362)을 포함할 수 있다.
예컨대, 제1 전극 배선(361) 및 제2 전극 배선(362)은 제1 서브 화소(PX1)에 배치된 제1 반도체 발광 소자(150-1)의 상측에 배치될 수 있다. 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제1 반도체 발광 소자(150-1)의 제1 측에 연결되고, 제2 전극 배선(362)은 제2 컨택홀(350H2)을 통해 제1 반도체 발광 소자(150-1)의 제2 측에 연결될 수 있다. 예컨대, 제1 전극 배선(361) 및 제2 전극 배선(362)은 제2 서브 화소(PX2)에 배치된 제2 반도체 발광 소자(150-2)의 상측에 배치될 수 있다. 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제2 반도체 발광 소자(150-2)의 제1 측에 연결되고, 제2 전극 배선(362)은 제2 컨택홀(350H2)을 통해 제2 반도체 발광 소자(150-2)의 제2 측에 연결될 수 있다. 예컨대, 제1 전극 배선(361) 및 제2 전극 배선(362)은 제3 서브 화소(PX3)에 배치된 제3 반도체 발광 소자(150-3)의 상측에 배치될 수 있다. 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제3 반도체 발광 소자(150-3)의 제1 측에 연결되고, 제2 전극 배선(362)은 제2 컨택홀(350H2)을 통해 제3 반도체 발광 소자(150-3)의 제2 측에 연결될 수 있다.
제1 전극 배선(361) 및 제2 전극 배선(362)은 동일 층 상에 배치될 수 있다. 예컨대, 제1 전극 배선(361) 및 제2 전극 배선(362)은 제2 절연층(350) 상에 배치될 수 있다.
예컨대, 제2 전극 배선(362)은 광이 투과될 수 있는 투명한 도전성 재질로 이루어질 수 있다. 예컨대, 제2 전극 배선(362)은 ITO, IZO 등을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 전극 배선(361)은 제2 전극 배선(362)과 동일한 재질로 이루어질 수 있다. 또는, 제1 전극 배선(361)은 제2 전극 배선(362)과 상이한 재질로 이루어질 수 있다. 예컨대, 제1 전극 배선(361)은 전기 전도도가 우수한 금속으로 이루어질 수 있다. 제1 전극 배선(361)은 다층 구조를 가질 수 있다.
제2 절연층(350)은 격벽(340) 상에 배치되어, 반도체 발광 소자(150-1)를 보호할 수 있다. 제2 절연층(350)은 반도체 주변의 조립 홀(340H)에 배치되어, 반도체 발광 소자(150-1)를 단단하게 고정시킬 수 있다. 또한, 제2 절연층(350)은 반도체 발광 소자(150-1) 상에 배치되어, 반도체 발광 소자(150-1)를 외부의 충격으로부터 보호하고, 이물질에 의해 오염되는 것을 방지할 수 있다.
제2 절연층(350)은 이후 공정에서 형성되는 레이어(layer)가 일정한 두께로 형성될 수 있도록 하는 평탄화층으로서의 역할을 할 수 있다. 이에 따라, 제2 절연층(350)의 상면은 평평한 면을 가질 수 있다. 제2 절연층(350)은 유기 물질 또는 무기 물질로 형성될 수 있다. 이에 따라, 제1 전극 배선(361) 및 제2 전극 배선(362)이 평평한 면을 갖는 제2 절연층의 상면 상에 단선 없이 용이하게 형성될 수 있다.
제1 전극 배선(361)과 제2 전극 배선(362)에 의해 공급된 전원에 의해 반도체 발광 소자가 발광될 수 있다.
한편, 실시예에서, 반도체 발광 소자의 구조를 변경하여 제1 전극 배선(361)과 제2 전극 배선(362)과 용이하게 연결될 수 있다. 도 13 및 도 14를 참조하여, 실시예의 반도체 발광 소자를 설명한다.
도 13은 실시예에 따른 반도체 발광 소자를 도시한 평면도이다. 도 14는 도 13의 D1-D2라인을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 실시예에 따른 반도체 발광 소자(150-1)는 발광부(151, 152, 153), 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)을 포함할 수 있다. 실시예에 따른 반도체 발광 소자(150-1)는 이보다 더 많은 구성 요소를 포함할 수 있다.
발광부(151, 152, 153)는 소정의 컬러 광을 발광할 수 있다. 발광부는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함하지만, 이보다 더 많은 구성 요소가 포함될 수도 있다. 즉, 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153) 각각은 복수의 층을 포함할 수 있다.
제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(미도시) 상에서 순차적으로 성장될 수 있다. 즉, 제1 도전형 반도체층(151)이 성장되고, 이어서 제1 도전형 반도체층(151) 상에 활성층(152)이 성장되며, 이어서 활성층(152) 상에 제2 도전형 반도체층(153)이 성장될 수 있다. 이후, 식각 공정을 이용하여 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)의 순서로 수직 방향을 따라 식각될 수 있다. 이와 같은 식각 공정을 통해 기판(도 15a의 1000) 사에 복수의 발광부(151, 152, 153)가 서로 이격되고, 해당 기판(1000)이 제거됨으로써, 복수의 발광부(151, 152, 153)가 분리될 수 있다.
이러한 식각 공정을 통해 다양한 형태의 발광부(151, 152, 153)가 형성될 수 있다. 일 예로서, 도 14에 도시한 바와 같이, 제1 영역(150a)의 직경(D11)이 제2 영역(150b)의 직경(D12)보다 크고, 이들 제1 영역(150a)의 직경(D12)과 제2 영역(150b)의 직경(D12) 간의 차이 값만큼의 폭(W11)을 갖는 단차부(150c)를 갖는 발광부(151, 152, 153)가 형성될 수 있다. 다른 예로서, 도시되지 않았지만, 발광부(151, 152, 153)의 하측에서 상측으로 갈수록 점점 더 직경이 작아지는 메사 구조의 발광부(151, 152, 153)가 형성될 수 있다.
제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
예컨대, 제1 도전형 반도체층(151)은 전자를 생성하고, 제2 도전형 반도체층(153)은 홀을 형성할 수 있다. 활성층(152)은 전자와 정공의 재결합에 의해 광을 생성하는 것으로서 발광층으로 불릴 수 있다.
제1 전극(154)은 발광부(151, 152, 153)의 하측 주변에 배치될 수 있다. 예컨대, 제1 전극(154)은 발광부(151, 152, 153)의 측부 일부에 배치될 수 있다. 예컨대, 제1 전극(154)은 발광부(151, 152, 153)의 하측에 배치될 수 있다.
제1 전극(154)은 복수의 층을 포함할 수 있다. 예컨대, 제1 전극(154)은 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)을 포함할 수 있지만, 이보다 더 많은 층을 포함할 수도 있다. 즉, 도시되지 않았지만, 제1 전극(154)는 반사층, 접착층, 배리어층 등을 더 포함할 수도 있다.
제2 전극(155)은 발광부(151, 152, 153) 상에 배치될 수 있다. 예컨대, 제2 전극(155)은 제2 도전형 반도체층(153) 상에 배치될 수 있다. 제2전극(155)은 복수의 층을 포함할 수 있다.
예컨대, 제2전극(155)은 투명 도전층 등을 포함할 수 있다. 투명 도전층은 예컨대, ITO, IZO 등으로 이루어질 수 있다. 투명 도전층에 의해 전극 배선(360)에서 공급된 전압에 의한 전류가 제2 도전형 반도체층(153)의 전 영역으로 고르게 퍼지도록 하는 전류 스프레딩 효과가 얻어질 수 있다. 즉, 투명 도전층에 의해 제2 도전형 반도체층(153)의 전 영역에 고르게 전류가 퍼져, 제2 도전형 반도체층(153)의 전 영역에서 정공이 생성되므로, 정공 생성량을 늘려 활성층(152)에서 정공과 전자의 재결합에 의해 생성되는 광량을 증가시켜 광 효율을 높일 수 있다. 광 효율의 증가는 휘도의 향상으로 이어질 수 있다.
패시베이션층(157)은 발광부(151, 152, 153)를 보호할 수 있다. 패시베이션층(157)은 발광부(151, 152, 153)의 외측면에 흐르는 누전 전류를 차단하여 소비 전력을 줄이고, 이물질에 의한 제1 도전형 반도체층(151)의 측면과 제2 도전형 반도체층(153)의 측면 사이의 전기적 쇼트를 방지할 수 있다.
예컨대, 패시베이션층(157)은 발광부(151, 152, 153)를 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 제2 전극(155)을 둘러쌀 수 있다. 예컨대, 패시베이션층(157)은 발광부(151, 152, 153)의 측부 둘레를 따라 배치되고 제2 전극(155) 상에 배치될 수 있다. 실시예에서, 패시베이션층(157)은 발광부(151, 152, 153)의 제2 영역(150b) 일부 둘레에 배치될 수 있다.
패시베이션층(157)은 자가조립시 반도체 발광 소자(150-1)가 뒤집히지 않고 반도체 발광 소자(150-1)의 하측, 즉 제1 도전형 반도체층(151)의 하면이 제1 절연층(320)의 상면을 마주보도록 할 수 있다. 즉, 자가조립시 반도체 발광 소자(150-1)의 패시베이션층(157)이 제1 조립 배선(321)과 제2 조립 배선(322)에서 멀어지도록 위치될 수 있다. 반도체 발광 소자(150-1)의 하측에는 패시베이션층(157)이 배치되지 않고 있으므로, 반도체 발광 소자(150-1)의 하측은 제1 조립 배선(321)과 제2 조립 배선(322)으로 가까워지도록 위치될 수 있다. 따라서, 자가조립시, 반도체 발광 소자(150-1)의 하측은 제1 절연층(320)을 마주보고 위치되고 반도체 발광 소자(150-1)의 상측은 상부 방향을 향해 위치됨으로써, 반도체 발광 소자(150-1)가 뒤집혀 조립되는 오정렬을 방지할 수 있다.
도면에는 발광부(151, 152, 153)의 상측이 패시베이션층(157)에 의해 덮혀진 것으로 도시되고 있지만, 이에 대해서는 한정하지 않는다. 즉, 발광부(151, 152, 153)의 상측 상의 패시베이션층(157) 일부가 제거되어, 발광부(151, 152, 153)의 상측이 노출된 개구가 형성될 수 있다. 이와 같이 개구가 형성된 발광부(151, 152, 153)를 갖는 반도체 발광 소자(150-1)가 자가 조립 공정을 이용하여 기판(310) 상에 조립된 후, 해당 개구를 통해 제2 전극 배선(도 12의 362)이 연결될 수 있다.
한편, 실시예에서, 발광부(151, 152, 153)는 제1 영역(150a)과 제2 영역(150b)을 포함할 수 있다. 제2 영역(150b)는 제1 영역(150a) 상에 위치될 수 있다. 예컨대, 제1 영역(150a)은 제1 도전형 반도체층(151)을 포함할 수 있다. 예컨대, 제2 영역(150b)은 활성층(152) 및 제2 도전형 반도체층(153)을 포함할 수 있다. 예컨대, 제2 영역(150b)은 제1 도전형 반도체층(151)의 일부를 포함할 수 있다. 제1 영역(150a)은 제1 스트럭쳐로 불리고, 제2 영역(150b)는 제2 스트럭쳐로 불릴 수 있다.
제1 영역(150a)과 제2 영역(150b)은 서로 상이한 직경(D11, D12)을 가질 수 있다. 예컨대, 제1 영역(150a)의 직경(D11)은 제2 영역(150b)의 직경(D12)보다 클 수 있다. 예컨대, 제1 영역(150a)은 지면에 대해 수직인 측면을 갖는 원통형을 가지고, 제2 영역(150b)은 지면에 대해 경사진 측면을 갖는 메사 형태를 가질 수 있다. 즉, 제2 영역(150b)은 하측에서 상측으로 갈수록 점점 더 직경(D12)이 감소할 수 있다.
실시예에서, 발광부(151, 152, 153)는 단차부(150c)를 가질 수 있다. 단차부(150c)는 제1 영역(150a)과 제2 영역(150b) 간의 직경(D11, D12) 차이에 의해 형성될 수 있다 단차부(150c)의 폭(W11)은 제1 영역(150a)의 직경(D11)과 제2 영역(150b)의 직경(D12) 사이의 차이값일 수 있다.
제1 영역(150a)의 일부는 제2 영역(150b)과 수직으로 중첩되고, 제1 영역(150a)의 다른 일부는 제2 영역(150b)과 수직으로 중첩되지 않을 수 있다. 제2 영역(150b)과 수직으로 중첩되지 않는 제1 영역(150a)의 다른 일부의 상면이 단차부(150c)로 정의될 수 있다. 따라서, 단차부(150c)는 제2 영역(150b)의 둘레를 따라 링 형상을 가질 수 있다.
예컨대, 제1 전극(154)은 제1 영역(150a) 상에 배치되고, 제2 전극(155)은 제2 영역(150b) 상에 배치될 수 있다. 또한, 패시베이션층(157)은 제2 영역(150b) 상에 배치될 수 있다. 예컨대, 제2 전극(155)은 제2 영역(150b)의 상측 상에 배치되고, 패시베이션층(157)은 제2 영역(150b)의 측부 둘레를 따라 배치되고 제2 전극(155) 상에 배치될 수 있다. 이에 따라, 패시베이션층(157)은 제2 영역(150b)뿐만 아니라 제2 전극(155)을 보호할 수 있다.
한편, 제1 전극(154)은 앞서 기술한 바와 같이, 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)을 포함할 수 있다.
제1 도전층(154-1)은 제1 영역(150a)을 둘러쌀 수 있다. 예컨대, 제1 도전층(154-1)은 제1 영역(150a)의 둘레를 따라 배치될 수 있다. 제1 도전층(154-1)은 도전성 산화 재질을 포함할 수 있다. 예컨대, 제1 도전층(154-1)은 ITO, IZO, AZO 등을 포함할 수 있다. 예컨대, 도전성 산화 재질과 금속이 적층된 다층 구조를 가질 수도 있다.
제2 도전층(154-2)은 제1 영역(150a) 상에 배치될 수 있다. 제2 도전층(154-2)은 제1 영역(150a)을 둘러쌀 수 있다. 제2 도전층(154-2)은 제1 영역(150a)의 둘레를 따라 배치될 수 있다. 제1 도전층(154-1)과 제2 도전층(154-2)은 수직으로 중첩될 수 있다. 제1 도전층(154-1) 및 제2 도전층(154-2)은 제1 영역(150a)과 수평으로 중첩될 수 있다. 제2 도전층(154-2)은 전기 전도도가 우수한 금속으로서, 전류가 제1 영역(150a)에서 제1 전극 배선(361)으로 흐를 뿐만 아니라 전류 손실을 방지할 수 있다. 제2 도전층(154-2)은 다층 구조를 가질 수 있다. 예컨대, 제2 도전층(154-2)은 전극층을 포함할 수 있다. 예컨대, 제2 도전층(154-2)은 배리어층, 반사층, 접합층 등을 포함할 수 있다.
한편, 제2 도전층(154-2)은 단차부(150c)에 배치됨으로써, 제2 도전층(154-2)과 제1 영역(150a)의 접촉 면적이 확장되어, 제1 영역(150a)으로부터 제1 전극 배선(361)으로의 전류 흐름이 보다 용이해질 수 있다.
제1 도전층(154-1)의 폭(W21)은 제2 도전층(154-2)의 폭(W31)보다 클 수 있다. 제1 도전층(154-1)의 폭(W21)은 제2 도전층(154-2)의 폭(W31)과 동일할 수 있다. 나중에 설명하겠지만, 반도체 발광 소자의 제조 공정 중 LLO 공정(도 15c)시, 제1 도전층(154-1)은 레이저로부터 제2 도전층(154-2)을 보호할 수 있다. 제1 도전층(154-1)이 없는 경우, 레이저가 직접 제2 도전층(154-2)에 조사되어 제2 도전층(154-2)이 녹아 제거될 뿐만 아니라 제2 도전층(154-2)의 전기적 특성, 예컨대 전기 전도도가 저하될 수 있다. 따라서, 제1 도전층(154-1)은 LLO 공정시 레이저로부터 제2 도전층(154-2)을 보호하여 제2 도전층(154-2)의 전기적 특성이나 형태를 그대로 유지하여 줄 수 있다.
제3 도전층(154-3)은 제1 영역(150a) 아래에 배치될 수 있다. 또한, 제3 도전층(154-3)은 제1 도전층(154-1) 아래에 배치될 수 있다.
제3 도전층(154-3)은 금속을 포함하는 자성층을 포함하므로, 자석에 의해 자화될 수 있다. 따라서, 자가 조립 시, 조립 장치(도 10의 1100)에 의해 제3 도전층(154-3)이 자화되어, 조립 장치(1100)의 이동시 반도체 발광 소자(150-1)가 보다 빠르고 신속하게 이동되도록 하여, 공정 시간을 단축하고 조립 수율을 향상시킬 수 있다. 예컨대, 제3 도전층(154-3)은 니켈(Ni), 코발트(Co), 철(Fe) 등으로 이루어질 수 있다.
실시예에서, 제3 도전층(154-3)은 제1 영역(150a)뿐만 아니라 링 형상을 갖는 제1 도전층(154-1) 아래에도 배치되어 그 면적이 확장되므로, 제3 도전층(154-3)의 자화도가 증가될 이동되어, 조립 수율을 현저히 향상시킬 수 있다.
아울러, 제3 도전층(154-3)은 금속을 포함하므로, 전류를 원할하게 흐르도록 하기 위한 전극층으로서의 역할을 할 수도 있다.
제1 도전층(154-1)과 제2 도전층(154-2)은 도 13에 도시한 바와 같이, 링 형상을 가질 수 있다. 즉, 제1 도전층(154-1)과 제2 도전층(154-2)은 제1 영역(150a)의 둘레를 따라 배치되므로, 링 형상을 가질 수 있다.
실시예에 따르면, 제1 도전층(154-1)이 제1 영역(150a)의 둘레를 따라 배치되고, 제2 도전층(154-2)과 제3 도전층(154-3) 사이에 배치됨으로써, 다음과 같은 다양한 기술적 장점을 가질 수 있다.
제1 예로서, 제1 도전층(154-1)은 전극층일 수 있다. 즉, 제1 도전층(154-1)은 전기 전도도가 우수한 전도성 산화 재질로 이루어질 수 있다. 예컨대, 제1 도전층(154-1)은 ITO, IZO, AZO 등을 포함할 수 있다. 이에 따라, 제1 영역(150a)에서 제1 도전층(154-1)으로 용이하게 흐를 수 있다. 특히, 제1 도전층(154-1)이 제1 영역(150a)의 둘레를 따라 배치되므로, 제1 영역(150a)의 전 영역에서 제1 도전층(154-1)을 통해 전류가 제1 전극 배선(361)으로 흐를 수 있다. 이에 따라, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자가 생성되어, 광 효율 향상에 기여할 수 있다.
제2 예로서, 제1 도전층(154-1)은 자외선 차단층이거나 가시광선 투과층일 수 있다. 제1 도전층(154-1)은 앞서 기술한 바와 같이, 예컨대, ITO를 포함할 수 있다.
도 16에 도시한 바와 같이, ITO의 경우, 자외선 파장의 경우 광 투과도가 20% 이하이고, 가시광선 파장의 경우 광 투과도가 70% 이상일 수 있다. 따라서, 제1 도전층(154-1)은 자외선 광은 차단하고, 가시광선은 투과할 수 있다.
예컨대, 반도체 발광 소자의 제조 공정 중 LLO 공정(도 15c)시 사용되는 레이저 빔의 파장은 자외선 파장이므로, 해당 레이저 빔이 조사되는 경우 제1 도전층(154-1)에 의해 해당 레이저 빔이 차단되어, 해당 레이저가 빔이 제1 도전층(154-1)을 투과하여 제2 도전층(154-2)으로 조사되지 않으므로, 제2 도전층(154-2)이 해당 레이저 빔으로부터 보호될 수 있다.
예컨대, 반도체 발광 소자에서 발광되는 컬러 광은 가시광선 파장이므로, 해당 컬러 광은 제1 도전층(154-1)을 투과하여 외부로 방출될 수 있다. 도 12에 도시한 바와 같이, 반도체 발광 소자에서 제1 도전층(154-1)을 통해 컬러 광이 방출되는 경우, 해당 컬러 광은 제1 조립 배선(321), 제2 조립 배선(322) 또는 격벽(340)의 내측면에 의해 굴절되거나 반사되어 전방으로 출사되므로, 균일한 광 출력이 가능하고 광 효율이 향상될 수 있다.
제3 예로서, 제1 도전층(154-1)은 열 흡수층일 수 있다. 반도체 발광 소자의 제조 공정 중 LLO 공정(도 15c)에 의해 제1 기판(1000)과 반도체 발광 소자가 서로 분리될 수 있다. 예컨대, 레이저 빔이 제1 기판(1000)과 반도체 발광 소자 간의 계면 상에 집중적으로 조사됨으로써, 해당 계면의 온도를 증가시켜 해당 계면에서 예컨대, Ga과 N을 분리함으로써, 제1 기판(1000)과 반도체 발광 소자가 서로 분리될 수 있다.
이때, 제1 도전층(154-1)은 레이저 빔이 조사되는 경우, 레이저 빔을 흡수하여 열로 변환함으로써, 제1 도전층(154-1) 내의 열에 의해 온도가 급격히 증가될 수 있다 이와 같이 급격이 증가된 온도가 제1 영역(150a)을 통해 제1 기판(1000)과 반도체 발광 소자 사이의 계면으로 전달됨으로써, 제1 기판(1000)과 반도체 발광 소자 간의 분리를 촉진시킬 수 있다.
다시 도 11 및 도 12를 참조하면, 복수의 제1 전극 배선(361)은 각각 각각 제1 도전층(154-1), 제2 도전층(154-2) 또는 제3 도전층(154-3) 중 적어도 하나 이상의 도전층에 연결될 수 있다. 예컨대, 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제1 도전층(154-1)의 측면에 연결될 수 있다. 예컨대, 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제2 도전층(154-2)의 상면에 연결될 수 있다. 예컨대, 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제2 도전층(154-2)의 측면에 연결될 수 있다. 예컨대, 제1 전극 배선(361)은 제1 컨택홀(350H1)을 통해 제3 도전층(154-3)의 측면에 접할 수 있다.
따라서, 전류가 제1 영역(150a)의 전 영역으로부터 제1 도전층(154-1), 제2 도전층(154-2) 및/또는 제3 도전층(154-3)을 통해 제1 전극 배선(361)으로 흐르므로, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자의 생성을 통해 광 효율이 향상될 수 있다.
복수의 제2 전극 배선(362)은 제2 컨택홀(35H2)을 통해 각각 복수의 반도체 발광 소자(150-1, 150-2, 150-3)의 제2 전극(155)에 연결될 수 있다.
예컨대, 제2 전극 배선(362)을 통해 (+) 전압이 공급되고, 제1 전극 배선(361)을 통해 (-) 전압이 공급되는 경우, 발광부(151, 152, 153)의 제2 도전형 반도체층(153), 활성층(152) 및 제1 도전형 반도체층(151)을 통해 전류가 흐를 수 있다. 이러한 경우, 제1 영역(150a), 즉 제1 도전형 반도체층(151)의 전 영역이 제1 전극(154)의 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)에 접촉되므로, 전류가 제1 영역(150a)에서 제2 전극 배선(362)으로 보다 용이하게 흐를 수 있어, 광 효율이 현저히 향상될 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)는 복수의 신호 라인(SL1, SL2, SL3, SL4)을 포함할 수 있다. 복수의 신호는 제1 신호 라인(SL1), 제2 신호 라인(SL2), 제3 신호 라인(SL3) 및 제4 신호 라인(SL4)을 포함할 수 있다. 복수의 신호 라인(SL1, SL2, SL3, SL4)은 동일 층에 배치될 수 있다.
복수의 신호 라인(SL1, SL2, SL3, SL4)은 제1 전극 배선(361) 및 제2 전극 배선(362)과 상이한 층에 배치될 수 있다. 이에 따라, 복수의 신호 라인(SL1, SL2, SL3, SL4)과 제1 전극 배선(361) 및 제2 전극 배선(362)은 복수의 컨택홀(351H1, 351H2, 351H3, 351H4)을 통해 전기적으로 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)과 제2 전극 배선(362)은 제1 컨택홀(351H1)을 통해 전기적으로 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)과 제2 전극 배선(362)은 제2 컨택홀(351H2)을 통해 전기적으로 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)과 제2 전극 배선(362)은 제3 컨택홀(351H3)을 통해 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)과 제1 전극 배선(361)은 제4 컨택홀(351H4)을 통해 전기적으로 연결될 수 있다.
복수의 신호 라인(SL1, SL2, SL3, SL4)은 제1 조립 배선(321) 및 제2 조립 배선(322)과 상이한 층에 배치될 수 있다.
한편, 제1 신호 라인(SL1)은 복수의 제1 서브 화소(PX1)에 전기적으로 연결될 수 있다. 예컨대, 제1 신호 라인(SL1)은 복수의 제1 서브 화소(PX1) 각각의 제2 전극 배선(362)을 통해 제1 반도체 발광 소자(150-1)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제2 신호 라인(SL2)은 복수의 제2 서브 화소(PX2)에 전기적으로 연결될 수 있다. 예컨대, 제2 신호 라인(SL2)은 복수의 제2 서브 화소(PX2) 각각의 제2 전극 배선(362)을 통해 제2 반도체 발광 소자(150-2)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제3 신호 라인(SL3)은 복수의 제3 서브 화소(PX3)에 전기적으로 연결될 수 있다. 예컨대, 제3 신호 라인(SL3)은 복수의 제3 서브 화소(PX3) 각각의 제2 전극 배선(362)을 통해 제3 반도체 발광 소자(150-3)의 제2 전극(155)에 전기적으로 연결될 수 있다.
제4 신호 라인(SL4)은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 공통으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제1 서브 화소(PX1)의 제1 전극 배선(361)을 통해 제1 반도체 발광 소자(150-1)의 제1 전극(154)에 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제2 서브 화소(PX2)의 제1 전극 배선(361)을 통해 제2 반도체 발광 소자(150-2)의 제1 전극(154)에 전기적으로 연결될 수 있다. 예컨대, 제4 신호 라인(SL4)은 제3 서브 화소(PX3)의 제1 전극 배선(361)을 통해 제3 반도체 발광 소자(150-3)의 제1 전극(154)에 전기적으로 연결될 수 있다.
예컨대, 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각은 양(+)의 전압이 공급될 수 있다. 예컨대, 제4 신호 라인(SL4)은 그라운드 접지되거나 음(-)의 전압이 공급될 수 있다. 제1 신호 라인(SL1), 제2 신호 라인(SL2) 및 제3 신호 라인(SL3) 각각으로 공급되는 양(+)의 전압은 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브 화소(PX1)에 연결된 제1 신호 라인(SL1)은 도 7에 도시된 고전위 전압 라인(VDDL)일 수 있다. 예컨대, 제2 서브 화소(PX2)에 연결된 제2 신호 라인(SL2) 및 제3 서브 화소(PX3)에 연결된 제3 신호 라인(SL3) 또한 고전위 신호 라인(VDDL)으로서, 고전위 전압(도 6의 VDD)가 공급될 수 있다. 예컨대, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 공통으로 연결된 제4 신호 라인(SL4)은 저전위 신호 라인(VSSL)으로서, 저전위 전압(도 6의 VSS)가 공급될 수 있다.
도면에 도시되지 않았지만, 제1 신호 라인(SL1)과 제1 서브 화소(PX1)의 제1 반도체 발광 소자(150-1), 제2 신호 라인(SL2)과 제2 서브 화소(PX2)의 제2 반도체 발광 소자(150-2) 및 제3 신호 라인(SL3)과 제3 서브 화소(PX3)의 제3 반도체 발광 소자(150-3) 사이에 구동 트랜지스터(도 7의 DT)가 구비될 수 있다. 이때, 구동 트래지스터(DT)의 게이트 단자는 스캔 트래지스터(ST)를 통해 데이터 라인(Dj)과 연결될 수 있다.
따라서, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에는 스캔 트랜지스터(ST), 구동 트랜지스터(DT) 및 반도체 발광 소자(150-1, 150-2, 150-3)가 구비될 수 있다. 이때, 구동 트랜지스터(DT)는 스캔 트랜지스터(ST) 및 반도체 발광 소자(150-1, 150-2, 150-3)가 연결되고, 스캔 트랜지스터(ST)는 데이터 라인(Dj)에 연결될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 구동 트랜지스터(ST)는 각각 고전위 신호 라인(VDDL), 즉 제1 내지 제3 신호 라인(SL1, SL2, SL3)에 연결될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 반도체 발광 소자(150-1, 150-2, 150-3)는 각각 저전위 신호 라인(VSSL), 즉 제4 신호 라인(SL4)에 연결될 수 있다.
데이터 라인(Dj)으로 공급되는 데이터 전압에 따라 구동 트랜지스터(ST)에 흐르는 전류가 상이해지고, 이와 같이 상이한 전류에 의해 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 광의 세기, 즉 휘도나 계조가 상이해져, 서로 상이한 밝기를 갖는 영상이 표시될 수 있다.
이하, 도 15a 내지 도 15e를 참조하여 실시예에 따른 반도체 발광 소자의 제조 공정을 설명한다.
도 15a 내지 도 15e는 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 15a에 도시한 바와 같이, 제1 기판(1000) 상에 발광부(151, 152, 153)가 형성되고, 발광부(151, 152, 153)의 일측 둘레에 패시베이션층(157)이 형성될 수 있다. 제1 기판(1000)은 발광부(151, 152, 153)의 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 성장하기 위한 성장 기판일 수 있다.
구체적으로, 도 15a에 도시한 바와 같이, 제1 기판(1000) 상에 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)이 순차적으로 증착될 수 있다. 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 예컨대, MOCVD 장비를 이용하여 증착될 수 있다. 예컨대, 제1 기판(1000)은 사파이어나 GaAs와 같은 반도체 성장용 기판일 수 있다. 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153) 각각은 적어도 하나 이상의 층을 포함할 수 있다.
도시되지 않았지만, 제1 도전형 반도체층(151)을 증착하기 전에 제3 반도체층이 증착될 수 있다. 제3 반도체층은 도펀트를 포함하지 않는 언도프트된 반도체층으로서, 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)가 용이하게 성장되도록 하기 위한 시드(seed)로서의 역할을 할 수 있다.
식각 공정이 수행되어, 제2 영역(150b), 단차부(150c) 및 제1 영역(150a)을 갖는 발광부(151, 152, 153)가 형성될 수 있다. 제2 영역(150b)은 메사 식각이 수행되어, 상측에서 하측으로 갈수록 직경이 커질 수 있다. 이와 같은 식각 공정을 통해 제1 기판(1000) 상에 서로 이격된 복수의 발광부(151, 152, 153)가 형성될 수 있다.
제1 영역(150a)의 직경은(D11) 제2 영역(150b)의 직경(D12)보다 클 수 있다. 단차부(150c)가 제1 영역(150a)과 제2 영역(150b) 사이에 형성될 수 있다. 단차부(150c)는 제1 영역(150a)의 상측에 노출된 상면일 수 있다.
이후, 제1 영역(150a) 주변에 패시베이션층(157)이 형성될 수 있다. 예컨대, 패시베이션층(157)은 제1 영역(150a)의 상측에 형성되고, 제1 영역(150a)의 측부 둘레를 따라 형성될 수 있다.
패시베이션층(157)은 이물질에 의해 제1 도전형 반도체층(151)과 제2 도전형 반도체층(153) 간의 전기적 쇼트를 방지할 수 있다. 패시베이션층(157)은 제1 도전형 반도체층(151)과 제2 도전형 반도체층(153) 각각의 측부를 통해 흐르는 누설 전류를 방지할 수 있다. 패시베이션층(157)은 자기 조립시 반도체 발광 소자(도 11의 150-1, 150-2, 150-3)이 뒤집히지 않고 정조립되도록 할 수 있다.
패시베이션층(157)은 무기 재질로서, 예컨대, SiNx나 SiOx일 수 있다.
한편, 제2 도전형 반도체층(153) 상에 제2 전극(155)이 형성될 수 있다. 발광부(151, 152, 153)가 형성되기 전에 제2 전극(155)이 제2 도전형 반도체층(153) 상에 형성될 수 있다. 이후, 제2 전극(155)이 패터닝된 후, 제2 전극(155)을 마스크로 하여 식각 공정이 수행됨으로써, 발광부(151, 152, 153)가 형성될 수 있다.
다른 예로서, 발광부(151, 152, 153)가 형성된 후, 제2 도전형 반도체층(153) 상에 제2 전극(155)이 형성될 수도 있다.
제2 전극(155)은 광, 즉 가시광이 투과되는 도전성 산화 재질로 이루어질 수 있다. 앞서 기술한 바와 같이, 도전성 산화 재질로는 ITO, IZO 등이 사용될 수 있다.
도 15b에 도시한 바와 같이, 포토리쏘그라피 공정이 수행되어, 제1 도전층(154-1) 및 제2 도전층(154-2)이 형성될 수 있다.
예컨대, 제1 기판(1000) 상에 도전성 산화막과 금속막이 증착된 후, 포토리쏘그라피 공정을 수행하여 금속막 및 도전성 산화막이 순차적으로 제거됨으로써, 제1 도전층(154-1) 및 제2 도전층(154-2)이 형성될 수 있다. 이때, 제1 도전층(154-1)의 폭(W21)은 제2 도전층(154-2)의 폭(W31)보다 클 수 있다. 예컨대, 제1 도전층(154-1)은 제2 도전층(154-2)의 끝단으로부터 외측 방향으로 연장되어 형성될 수 있다.
제1 도전층(154-1)은 발광부(151, 152, 153)의 제1 영역(150a)의 측부 둘레를 따라 형성되고, 제2 도전층(154-2)은 제2 도전층(154-2) 상에 형성되며, 제1 영역(150a)의 측부 둘레를 따라 형성될 수 있다. 또한, 제2 도전층(154-2)은 단차부(150c)에 형성될 수도 있다.
예컨대, 제1 도전층(154-1)은 ITO 등과 같은 도전성 산화 재질로 이루어지고, 제2 도전층(154-2)은 서로 상이한 복수의 금속을 포함하는 다층 구조를 가질 수 있다. 예컨대, 제2 도전층(154-2)은 금속층, 반사층 등을 포함할 수 있다.
도 15c에 도시한 바와 같이, 제2 기판(1010)이 발광부(151, 152, 153)의 상측에 접합될 수 있다.
이후, LLO 공정이 수행되어, 발광부(151, 152, 153)와 제1 기판(1000이 서로 분리될 수 있다. 이때, 발광부(151, 152, 153)는 여전이 제2 기판(1010)에 접합될 수 있다. 제1 기판(1000이 분리됨으로써, 제1 도전형 반도체층(151)의 표면과 제1 도전층(154-1)의 표면이 외부에 노출될 수 있다.
즉, 레이저 빔이 제1 기판(1000을 통해 발광부(151, 152, 153)로 조사될 수 있다. 이때, 레이저 빔은 제1 기판(1000과 발광부(151, 152, 153) 사이의 계면에 포커스될 수 있다. 이에 따라, 레이저 빔이 제1 기판(1000과 발광부(151, 152, 153) 사이의 계면에 집붕적으로 조사되어, 해당 계면의 온도가 급격히 상승되어 해당 계면에 인접한 발광부(151, 152, 153)의 Ga과 N가 분리됨으로써, 제1 기판(1000이 발광부(151, 152, 153)로부터 분리될 수 있다.
한편, 레이저 빔은 제1 기판(1000을 통해 제1 도전층(154-1)에도 조사될 수 있다.
앞서 기술한 바와 같이, 제1 도전층(154-1)은 도전성 산화 재질로서, 도 16에 도시한 바와 같이, ITO는 파장에 따라 광 투과도가 달라진다. 예컨대, 자외선 파장의 광은 광 투과도가 20%이하로서 0에 근접하며, 가시광선 파장은 광 투과도가 70%일 수 있다. 이에 따라, 제1 도전층(154-1)은 자외선 파장의 광에 대해서는 자외선 차단층으로서의 역할을 하며, 가시광선 파장의 광에 대해서는 가시광선 투과층으로서의 역할을 할 수 있다.
예컨대, KrF(248nm) 레이저가 사용하여 LLO 공정이 수행되는 경우, 해당 레이저 빔이 제1 기판(1000을 통해 제1 도전층(154-1)에 조사되는 경우, 해당 레이저 빔은 제1 도전층(154-1)에 의해 차단되어 더 이상 진행되지 않는다. 이에 따라, 해당 레이저 빔은 제1 도전층(154-1)에 의해 차단되므로, 제2 도전층(154-2)은 해당 레이저 빔이 조사되지 않는다. 만일 해당 레이저 빔이 제2 도전층(154-2)에 조사되는 경우, 제2 도전층(154-2)은 녹거나 전기적 및/화학적 특성이 변형됨으로써, 더 이상 제2 도전층(154-2), 예컨대 전극층으로서의 기능을 수행할 수 없다. 따라서, 제1 도전층(154-1)은 레이저 빔으로부터 제2 도전층(154-2)을 보호하는 보호층으로서의 역할을 할 수 있다.
해당 레이저 빔이 제2 도전층(154-2)으로 전달되지 못하도록 하기 위해, 앞서 기술한 바와 같이, 제1 도전층(154-1)의 폭(W21)은 제2 도전층(154-2)의 폭(W31)보다 클 수 있다.
도 15d에 도시한 바와 같이, 제1 도전형 반도체층(151) 및 제1 도전형 각각의 상기 노출된 표면 상에 제3 도전층(154-3)이 형성될 수 있다. 제3 도전층(154-3)은 자화 특성이 우수한 강자성 금속을 포함할 수 있다. 제3 도전층(154-3)은 전기 전도도가 우수한 금속을 포함할 수 있다. 제3 도전층(154-3)은 적어도 하나 이상의 층을 포함할 수도 있다.
자가 조립 공정시, 유체 내의 반도체 발광 소자(도 11의 150-1, 150-2, 150-3)를 보다 빠르게 이동시키기 위해서는 반도체 발광 소자(150-1, 150-2, 150-3)의 자성층, 즉 제3 도전층(154-3)의 자화도가 커야 한다. 제3 도전층(154-3)의 자화도를 증가시키기 위해서는 두께를 증가시키거나 면적을 증가시킬 수 있다.
실시예에서는 제3 도전층(154-3)이 제1 도전형 반도체층(151)뿐만 아니라 제1 도전층(154-1) 상에도 형성되어, 제3 도전층(154-3)의 면적이 확장됨으로써, 자화도가 증가될 수 있다. 따라서, 자가 조립 공정시 자석의 이동에 의해 반도체 발광 소자(150-1, 150-2, 150-3)가 신속히 이동될 수 있어, 조립 수율이 향상될 수 있다.
도시되지 않았지만, 제3 도전층(154-3)은 제1 도전층(154-1)의 측부 둘레를 따라 형성될 수도 있다. 도시되지 않았지만, 제3 도전층(154-3)은 제2 도전층(154-2)의 측부 둘레를 따라 형성될 수도 있다. 이에 따라, 제3 도전층(154-3)의 면적이 더욱 더 확장되어, 조립 수율이 현저히 향상될 수 있다. 아울러, 이와 같이, 제3 도전층(154-3)이 제1 도전층(154-1)의 측부 및 제3 도전층(154-3)의 측부 둘레를 감쌈으로써, 발광부(151, 152, 153)와의 결합력이나 고정성이 강화되어, 반도체 발광 소자(150-1, 150-2, 150-3)의 제품 품질에 대한 신뢰성이 제고될 수 있다.
제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)은 제1 전극(154)을 구성할 수 있다.
도 15e에 도시한 바와 같이, 제2 기판(1010)이 제거됨으로써, 제1 반도체 발광 소자(150-1)가 제조될 수 있다.
도시되지 않았지만, 제2 기판(1010)은 알루미늄(Al)과 같은 희생층이 제2 기판(1010)과 발광부(151, 152, 153) 사이에 구비될 수 있다. 예컨대, 습식 식각 공정이 수행되어 희생층이 제거됨으로써, 제2 기판(1010)과 발광부(151, 152, 153)가 서로 분리될 수 있다. 발광부(151, 152, 153)는 제1 전극(154), 제2 전극(155) 및 패시베이션층(157)과 더불어 제1 반도체 발광 소자(150-1)를 구성할 수 있다.
도 15a 내지 도 15e는 제1 반도체 발광 소자(150-1)의 제조 공정을 도시하고 있지만, 제2 반도체 발광 소자(150-2) 및 제3 반도체 발광 소자(150-3) 또한 도 15a 내지 도 15e에 도시된 제조 공정을 동일하게 적용하여 제조될 수 있다.
[제2 실시예]
도 17은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 18은 도 17의 E1-E2라인을 따라 절단한 단면도이다.
제2 실시예는 연결 전극(370)을 이용하여 반도체 발광 소자(150-1, 150-2, 150-3) 각각의 측부가 연결되는 것을 제외하고 제1 실시예와 유사하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 17 및 도 18을 참조하면, 제2 실시예에 따른 디스플레이 장치(301)는 기판(310), 복수의 제1 조립 배선(321), 복수의 제2 조립 배선(322), 격벽(340), 복수의 반도체 발광 소자(150-1, 150-2, 150-3) 및 복수의 연결 전극(370)을 포함할 수 있다.
기판 상에 복수의 서브 화소(PX1, PX2, PX3)가 배열될 수 있다.
도 18에 도시한 바와 같이, 제1 서브 화소(PX1)는 제1 조립 배선(321), 제2 조립 배선(322), 조립 홀(340H), 제1 반도체 발광 소자(150-1), 연결 전극(370) 및 전극 배선(362)을 포함할 수 있다. 도시되지 않았지만, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 또한 제1 서브 화소(PX1)의 구성 요소들을 그대로 포함할 수 있다.
제1 반도체 발광 소자(150-1)는 도 15a 내지 도 15e에 도시된 제조 공정에 의해 제조될 수 있다.
예컨대, 제1 반도체 발광 소자(150-1)는 자가 조립 공정을 통해 조립 홀(340H)에 조립될 수 있다. 즉, 자가 조립 시 제1 조립 배선(321)과 제2 조립 배선(322)에 공급된 전압에 의해 유전영동힘이 형성될 수 있다. 즉, 유전영동힘이 조립 홀(340H)에 형성될 수 있다. 제1 반도체 발광 소자(150-1)가 유체 내에서 자석에 의해 이동되다가 제1 서브 화소(PX1)의 조립 홀(340H)에 형성된 유전영동힘에 의해 조립 홀(340H) 내로 삽입될 수 있다. 조립 홀(340H) 내로 삽입된 제1 반도체 발광 소자(150-1)는 유전영동힘에 의해 고정될 수 있다.
유체가 제거된 후 제1 조립 배선(321)과 제2 조립 배선(322)에 공급 중인 전압이 차단되어 유전영동힘이 소멸하더라도, 제1 반도체 발광 소자(150-1)와 조립 홀(340H) 내의 바닥부 사이의 반데르발스 힘에 의해 제1 반도체 발과 소자가 조립 홀(340H) 내에 여전히 고정될 수 있다.
이후, 식각 공정을 통해 조립 홀(340H) 내에서 제1 반도체 발광 소자(150-1) 주변에 노출될 제1 절연층(320)이 제거되어, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 노출될 수 있다.
이후, 금속막이 증착되고 패터닝되어, 조립 홀(340H) 내에서 제1 반도체 발광 소자(150-1) 둘레를 따라 형성될 수 있다. 이에 따라, 연결 전극(370)에 의해 제1 반도체 발광 소자(150-1)의 제1 전극(154)과 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 연결될 수 있다. 이러한 경우, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)는 컨택홀(352)를 통해 제4 신호 라인(SL4)에 연결될 수 있다.
연결 전극(370)의 두께는 격벽(340)의 두께보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.
연결 전극(370)은 제1 전극(154)의 제1 도전층(154-1)에 연결될 수 있다. 예컨대, 연결 전극(370)은 제1 전극(154)의 제1 도전층(154-1)의 측면에 연결될 수 있다. 연결 전극(370)은 제1 전극(154)의 제2 도전층(154-2)에 연결될 수 있다. 예컨대, 연결 전극(370)은 제1 전극(154)의 제2 도전층(154-2)의 상면 및 측면에 연결될 수 있다. 예컨대, 연결 전극(370)은 제1 전극(154)의 제2 도전층(154-2)의 전 영역을 덮을 수 있다. 연결 전극(370)은 제1 전극(154)의 제3 도전층(154-3)에 연결될 수 있다. 예컨대, 연결 전극(370)은 제1 전극(154)의 제3 전극의 측면에 연결될 수 있다.
따라서, 전류가 제1 영역(150a)의 전 영역으로부터 제1 도전층(154-1), 제2 도전층(154-2) 및/또는 제3 도전층(154-3)을 통해 연결 전극(370)으로 흐르므로, 제1 영역(150a), 즉 제1 도전형 반도체층(151)에서 보다 많은 전자의 생성을 통해 광 효율이 향상될 수 있다.
아울러, 연결 전극(370)이 조립 홀(340H) 내에서 반도체 발광 소자(150-1, 150-2, 150-3)의 둘레를 따라 배치됨으로써, 연결 전극(370)에 의해 격벽(340)과 반도체 발광 소자(150-1, 150-2, 150-3)가 단단히 고정되어, 고정성이 강화될 수 있다.
이후, 격벽(340) 및 제1 반도체 발광 소자(150-1) 상에 제2 절연층(350)이 형성되고, 제2 절연층(350) 상에 전극 배선(362)이 형성될 수 있다. 전극 배선(362)은 제2 절연층(350)에 형성된 컨택홀(350H2)을 통해 제1 반도체 발광 소자(150-1)의 제2 전극(155)에 연결될 수 있다.
이러한 경우, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)은 제1 전극 배선(361)으로 사용되고, 전극 배선(362)은 제2 전극 배선(362)이 될 수 있다. 따라서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전극 배선(362) 사이에 인가된 전압에 의해 제1 반도체 발과 소자가 제1 컬러 광, 예컨대 적색 광을 발광할 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 사이니지, 스마트 폰, 모바일 폰, 이동 단말기, 자동차용 HUD, 노트북용 백라이트 유닛, VR이나 AR용 디스플레이 장치에 채택될 수 있다.

Claims (19)

  1. 제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부;
    제1 전극;
    상기 제2 영역 상에 제2 전극; 및
    상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고,
    상기 제1 전극은,
    상기 제1 영역을 둘러싸는 제1 도전층; 및
    상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함하는
    반도체 발광 소자.
  2. 제1항에 있어서,
    상기 제1 전극은,
    상기 제1 영역 아래에 제3 도전층을 포함하는
    반도체 발광 소자.
  3. 제2항에 있어서,
    상기 제3 도전층은,
    상기 제1 도전층 아래에 배치되는
    반도체 발광 소자.
  4. 제2항에 있어서,
    상기 제1 도전층은 전극층인
    반도체 발광 소자.
  5. 제2항에 있어서,
    상기 제1 도전층은 자외선 차단층인
    반도체 발광 소자.
  6. 제2항에 있어서,
    상기 제1 도전층은 가시광선 투과층인
    반도체 발광 소자.
  7. 제2항에 있어서,
    상기 제1 도전층은 열 흡수층인
    반도체 발광 소자.
  8. 제2항에 있어서,
    상기 제1 도전층은 도전성 산화 재질을 포함하는
  9. 제3항에 있어서,
    상기 제2 도전층은 전극층이고,
    상기 제3 도전층은 자성층인
    반도체 발광 소자.
  10. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역 사이에 단차부를 가지며.
    상기 단착부의 폭은 상기 제2 영역의 직경과 상기 제1 영역의 직경 간의 차이 값인
    반도체 발광 소자.
  11. 제10항에 있어서,
    상기 제2 도전층은
    상기 단차부에 배치되는
    반도체 발광 소자.
  12. 제1항에 있어서,
    상기 제1 도전층의 폭은 상기 제2 도전층의 폭보다 큰
    반도체 발광 소자.
  13. 제1항에 있어서,
    상기 발광부는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 활성층; 및
    상기 활성층 상에 제2 도전형 반도체층;을 포함하고,
    상기 제1 영역은 상기 제1 도전형 반도체층을 포함하고,
    상기 제2 영역은 상기 활성층 및 상기 제2 도전형 반도체층을 포함하는
    반도체 발광 소자.
  14. 복수의 서브 화소를 포함하는 기판;
    상기 복수의 서브 화소에 각각 복수의 제1 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 제2 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽;
    상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자;
    상기 복수의 반도체 발광 소자 각각의 상측의 제1 측 상에 복수의 제1 전극 배선;
    상기 복수의 반도체 발광 소자 각각의 상측의 제2 측 상에 복수의 제2 전극 배선;을 포함하고,
    상기 복수의 반도체 발광 소자는 각각,
    제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부;
    제1 전극;
    상기 제2 영역 상에 제2 전극; 및
    상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고,
    상기 제1 전극은,
    상기 제1 영역을 둘러싸는 제1 도전층; 및
    상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함하는
    디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1 전극은,
    상기 제1 영역 및 상기 제1 도전층 아래에 제3 도전층을 포함하는
    디스플레이 장치.
  16. 제15항에 있어서,
    상기 복수의 제1 전극 배선은 각각 각각 상기 제1 도전층, 상기 제2 도전층 또는 상기 제3 도전층 중 적어도 하나 이상의 도전층에 연결되고,
    상기 복수의 제2 전극 배선은 각각 상기 복수의 반도체 발광 소자의 상기 제2 전극에 연결되는
    디스플레이 장치.
  17. 복수의 서브 화소를 포함하는 기판;
    상기 복수의 서브 화소에 각각 복수의 제1 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 제2 조립 배선;
    상기 복수의 서브 화소에 각각 복수의 조립 홀을 갖는 격벽;
    상기 복수의 조립 홀에 각각 복수의 반도체 발광 소자; 및
    상기 복수의 반도체 발광 소자 각각의 측부를 둘러싸는 연결 전극;
    상기 복수의 반도체 발광 소자 각각의 상측 상에 전극 배선;을 포함하고,
    상기 복수의 반도체 발광 소자는 각각,
    제1 영역과 상기 제1 영역 상에 제2 영역을 포함하는 발광부;
    제1 전극;
    상기 제2 영역 상에 제2 전극; 및
    상기 제2 영역을 둘러싸는 패시베이션층;을 포함하고,
    상기 제1 전극은,
    상기 제1 영역을 둘러싸는 제1 도전층; 및
    상기 제1 영역을 둘러싸고, 상기 제1 도전층 상에 제2 도전층;을 포함하는
    디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 전극은,
    상기 제1 영역 및 상기 제1 도전층 아래에 제3 도전층을 포함하는
    디스플레이 장치.
  19. 제18항에 있어서,
    상기 연결 전극은,
    상기 제1 조립 배선 또는 상기 제2 조립 배선 중 적어도 하나의 조립 배선과 상기 제1 도전층, 상기 제2 도전층 또는 상기 제3 도전층 중 적어도 하나 이상의 도전층을 연결하는
    디스플레이 장치.
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