WO2024075859A1 - 디스플레이 장치 - Google Patents

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WO2024075859A1
WO2024075859A1 PCT/KR2022/014928 KR2022014928W WO2024075859A1 WO 2024075859 A1 WO2024075859 A1 WO 2024075859A1 KR 2022014928 W KR2022014928 W KR 2022014928W WO 2024075859 A1 WO2024075859 A1 WO 2024075859A1
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WO
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assembly
semiconductor light
emitting device
light emitting
hole
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PCT/KR2022/014928
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English (en)
French (fr)
Inventor
정인도
양두환
김영도
Original Assignee
엘지전자 주식회사
엘지디스플레이 주식회사
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H—ELECTRICITY
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • Embodiments relate to display devices.
  • LCDs liquid crystal displays
  • OLED displays OLED displays
  • Micro-LED displays Micro-LED displays
  • a micro-LED display is a display that uses micro-LED, a semiconductor light emitting device with a diameter or cross-sectional area of 100 ⁇ m or less, as a display element.
  • micro-LED displays use micro-LED, a semiconductor light-emitting device, as a display device, they have excellent performance in many characteristics such as contrast ratio, response speed, color gamut, viewing angle, brightness, resolution, lifespan, luminous efficiency, and luminance.
  • the micro-LED display has the advantage of being able to freely adjust the size and resolution and implement a flexible display because the screen can be separated and combined in a modular manner.
  • micro-LED displays require more than millions of micro-LEDs, there is a technical problem that makes it difficult to quickly and accurately transfer micro-LEDs to the display panel.
  • Transfer technologies that have been recently developed include the pick and place process, laser lift-off method, or self-assembly method.
  • the self-assembly method is a method in which the semiconductor light-emitting device finds its assembly position within the fluid on its own, and is an advantageous method for implementing a large-screen display device.
  • Figure 1 is a plan view showing a semiconductor light emitting device arranged in an assembly hall in an undisclosed internal technology.
  • the semiconductor light emitting device 8 is assembled into the assembly hole 7 provided in the partition wall 6 using self-assembly.
  • a deposition process is performed to electrically connect the semiconductor light-emitting device 8 to form a side electrode between the outer side of the semiconductor light-emitting device 8 and the inner side of the assembly hole 7.
  • an auxiliary hole 9 is further formed along with the assembly hole 7. Since metal materials are easily deposited through the auxiliary holes 9, disconnection defects in the side electrodes do not occur.
  • the auxiliary hole 9 is formed by removing the partition wall 6.
  • a DEP force of a size similar to that of the DEP force in the assembly hole 7 is formed in the auxiliary hole 9. If the size of the DEP force in the assembly hole 7 is an optimized size for assembling the semiconductor light emitting device 8 into the assembly hole 7, the DEP force formed in the auxiliary hole 9 is unnecessary. Accordingly, not only the semiconductor light emitting device 8 corresponding to the assembly hole 7, such as a red semiconductor light emitting device, but also the semiconductor light emitting device 4 corresponding to the other assembly hole, such as a blue semiconductor light emitting device, is assembled, resulting in not only poor assembly but also color mixing. Defects occur.
  • color mixing defect means that a semiconductor light emitting device is assembled not in the assembly hole in which it is to be assembled, but in an assembly hole in which another semiconductor light emitting device is to be assembled, resulting in the sub-pixel containing the assembly hole emitting light other than the desired color light. It means becoming.
  • the embodiments aim to solve the above-described problems and other problems.
  • Another object of the embodiment is to provide a display device that can prevent disconnection defects in connection electrodes (side electrodes).
  • Another purpose of the embodiment is to provide a display device that can prevent assembly defects or color mixing defects of a double semiconductor light emitting device.
  • Another purpose of the embodiment is to provide a display device that can shorten the process time and reduce the number of processes.
  • a display device includes: a substrate; first assembled wiring and second assembled wiring on the substrate; a partition disposed on the first assembly wiring and the second assembly wiring, and having an assembly hole and at least one auxiliary hole extending in an outward direction of the assembly hole; a semiconductor light emitting device in the assembly hole; and a connection electrode connected to a side of the semiconductor light emitting device, wherein the barrier rib includes: a first barrier layer; and a second barrier layer on the first barrier layer, wherein an ashing rate of the first barrier layer is equal to or greater than that of the second barrier layer.
  • the viscosity of the first barrier layer may be equal to or smaller than the viscosity of the second barrier layer.
  • the thickness of the second barrier layer may be equal to or smaller than the thickness of the first barrier layer.
  • the auxiliary hole may be formed by removing the first barrier layer or the second barrier layer.
  • connection electrode may be disposed in the assembly hole and the auxiliary hole.
  • the length of the auxiliary hole may be smaller than the width of the first assembly wiring or the second assembly wiring.
  • the auxiliary hole may include at least one first auxiliary hole on the first assembly wiring; and at least one second auxiliary hole on the second assembly wiring.
  • the first auxiliary hole and the second auxiliary hole may be positioned symmetrically to each other.
  • the partition wall includes the assembly hole and has an expansion hole having a second diameter larger than the first diameter of the assembly hole, and the connection electrode is disposed between the outer surface of the semiconductor light emitting device and the inner surface of the expansion hole. You can.
  • the second diameter of the expansion hole may be at least 2 micrometers larger than the first diameter of the assembly hole.
  • the expansion hole may be formed by removing the first barrier layer.
  • the auxiliary hole may extend outward from the expansion hole.
  • the first barrier layer and the second barrier layer may each include an organic material.
  • the thickness of the partition wall may be smaller than the thickness of the semiconductor light emitting device.
  • the backplane substrate 300A before self-assembly is provided with a portion of the partition wall 340, for example, in the auxiliary holes 362 and 363 extending laterally from the assembly hole 361.
  • a first barrier layer 341 may be formed.
  • the ashing rate of the first barrier layer 341 may be greater than the ashing rate of the second barrier layer 342 of the barrier rib. This may mean that the viscosity of the first barrier layer 341 is lower than the viscosity of the second barrier layer 342.
  • the semiconductor light emitting device 150 is assembled by performing a self-assembly process on the backplane substrate 300A (FIG. 16), an ashing process is performed to form the first barrier layer 341 on the auxiliary holes 362 and 363.
  • an ashing process is performed to form the first barrier layer 341 on the auxiliary holes 362 and 363.
  • sufficient space margin can be secured on the side of the semiconductor light emitting device 150. Therefore, as shown in FIG. 18, even if the metal film 370 is deposited on the substrate 310, a sufficient space margin corresponding to the size of the auxiliary holes 362 and 363 is secured at least so that the metal film 370 can be Membrane quality can be improved.
  • the metal film 370 is patterned to form the connection electrodes 371 and 372 (FIG. 19), a disconnection does not occur in the connection electrode, thereby preventing lighting defects, improving yield and improving reliability.
  • FIG. 23 it includes an assembly hole 361 and an expansion hole 364, and a part of the partition wall 340, that is, the first partition layer 341, is located in the expansion hole 364.
  • the semiconductor light emitting device 150 may be assembled using the formed backplane substrate 300C. Thereafter, the first barrier layer 341 on the expansion hole 364 is removed using an ashing process, a sufficient space margin is secured along the circumference of the semiconductor light emitting device 150 among the expansion holes 364, and this area is Since the connection electrode is disposed along the circumference of the semiconductor light emitting device 150 without disconnection, current flows more smoothly, making it possible to implement a high-brightness display.
  • auxiliary holes 362-1, 362-2, 363-1, and 363-2 are provided, and these plurality of auxiliary holes 362-1, 362-2, and 363 Since the connection electrode is placed at -1, 363-2), it is possible to implement a further improved high-brightness display.
  • Figure 1 is a plan view showing a semiconductor light emitting device arranged in an assembly hall in an undisclosed internal technology.
  • FIG. 2 is a cross-sectional view showing a disconnection defect of the side electrode connected to the side of the light emitting device shown in FIG. 1.
  • Figure 3 is a plan view showing an auxiliary hole provided to prevent disconnection defects.
  • Figure 4 is a cross-sectional view showing two semiconductor light emitting devices assembled by unnecessarily increased DEP force.
  • Figure 5 shows a living room of a house where a display device according to an embodiment is placed.
  • Figure 6 is a block diagram schematically showing a display device according to an embodiment.
  • FIG. 7 is a circuit diagram showing an example of the pixel of FIG. 6.
  • FIG. 8 is an enlarged view of the first panel area in the display device of FIG. 5.
  • Figure 9 is an enlarged view of area A2 in Figure 8.
  • Figure 10 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • Figure 11 is a plan view showing a display device according to the first embodiment.
  • Figure 12 is a cross-sectional view showing a display device according to the first embodiment.
  • Figure 13 is a cross-sectional view showing a backplane substrate according to the first embodiment.
  • Figure 14 is a schematic diagram showing the process of manufacturing a display device using the backplane substrate according to the first embodiment.
  • Figure 15 shows an auxiliary hole being formed in the process of manufacturing a display device using a backplane substrate according to one embodiment.
  • 16 to 20 show a process for manufacturing a display device using a backplane substrate according to the first embodiment.
  • Figure 21 is a cross-sectional view showing a backplane substrate according to the second embodiment.
  • Figure 22 shows an ashing process being performed after a semiconductor light emitting device is assembled on a backplane substrate according to the second embodiment.
  • Figure 23 is a plan view showing a display device according to a second embodiment.
  • Figure 24 is a cross-sectional view taken along line E1-E2 of the display device according to the second embodiment.
  • Figure 25 is a cross-sectional view taken along line F1-F2 of the display device according to the second embodiment.
  • Figures 26 and 27 are cross-sectional views showing a backplane substrate according to a third embodiment.
  • Figure 28 is a plan view showing a display device according to a third embodiment.
  • Display devices described in this specification include TVs, shines, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, It may include displays, light sources, etc. for VR, AR, or MR (mixed reality).
  • HUDs head-up displays
  • the configuration according to the embodiment described in this specification can be equally applied to a device capable of displaying, even if it is a new product type that is developed in the future.
  • Figure 5 shows a living room of a house where a display device according to an embodiment is placed.
  • the display device 100 of the embodiment can display the status of various electronic products such as a washing machine 101, a robot vacuum cleaner 102, and an air purifier 103, and displays the status of each electronic product and an IOT-based You can communicate with each other and control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display manufactured on a thin and flexible substrate.
  • Flexible displays can bend or curl like paper while maintaining the characteristics of existing flat displays.
  • a unit pixel refers to the minimum unit for implementing one color.
  • a unit pixel of a flexible display may be implemented by a light-emitting device.
  • the light emitting device may be Micro-LED or Nano-LED, but is not limited thereto.
  • FIG. 6 is a block diagram schematically showing a display device according to an embodiment
  • FIG. 7 is a circuit diagram showing an example of the pixel of FIG. 6.
  • a display device may include a display panel 10, a driving circuit 20, a scan driver 30, and a power supply circuit 50.
  • the display device 100 of the embodiment may drive the light emitting device in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing control unit 22.
  • the display panel 10 may be rectangular, but is not limited thereto. That is, the display panel 10 may be formed in a circular or oval shape. At least one side of the display panel 10 may be bent to a predetermined curvature.
  • the display panel may include a display area (DA).
  • the display area DA is an area where pixels PX are formed to display an image.
  • the display panel may include a non-display area (NDA).
  • the non-display area (DNA) may be an area excluding the display area (DA).
  • the display area DA and the non-display area NDA may be defined on the same surface.
  • the non-display area (DNA) may surround the display area (DA) on the same side as the display area (DA), but this is not limited.
  • the display area DA and the non-display area NDA may be defined on different planes.
  • the display area DA may be defined on the top surface of the substrate
  • the non-display area NDA may be defined on the bottom surface of the substrate.
  • the non-display area NDA may be defined on the entire or partial area of the bottom surface of the substrate.
  • DA display area
  • NDA non-display area
  • DA display area
  • NDA non-display area
  • the display panel 10 includes data lines (D1 to Dm, m is an integer greater than 2), scan lines (S1 to Sn, n is an integer greater than 2) that intersect the data lines (D1 to Dm), and a high potential voltage.
  • a pixel ( PX) may be included.
  • Each of the pixels PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • the first sub-pixel (PX1) emits a first color light of a first main wavelength
  • the second sub-pixel (PX2) emits a second color light of a second main wavelength
  • the third sub-pixel (PX3) A third color light of a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 6 it is illustrated that each of the pixels PX includes three sub-pixels, but the present invention is not limited thereto. That is, each pixel PX may include four or more sub-pixels.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes at least one of the data lines (D1 to Dm), at least one of the scan lines (S1 to Sn), and It can be connected to the above voltage line (VDDL).
  • the first sub-pixel PX1 may include light-emitting devices LD, a plurality of transistors for supplying current to the light-emitting devices LD, and at least one capacitor Cst.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include only one light emitting element (LD) and at least one capacitor (Cst). It may be possible.
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but this is not limited.
  • the light emitting device may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor (DT) that supplies current to the light emitting elements (LD) and a scan transistor (ST) that supplies a data voltage to the gate electrode of the driving transistor (DT).
  • the driving transistor DT is connected to a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to the high potential voltage line VDDL to which a high potential voltage is applied, and the first electrodes of the light emitting elements LD. It may include a connected drain electrode.
  • the scan transistor (ST) has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor (DT), and a data line (Dj, j). It may include a drain electrode connected to an integer satisfying 1 ⁇ j ⁇ m.
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor (Cst) charges the difference between the gate voltage and source voltage of the driving transistor (DT).
  • the driving transistor (DT) and the scan transistor (ST) may be formed of a thin film transistor.
  • the driving transistor (DT) and the scan transistor (ST) are explained with a focus on being formed of a P-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor), but the present invention is not limited thereto.
  • the driving transistor (DT) and scan transistor (ST) may be formed of an N-type MOSFET. In this case, the positions of the source and drain electrodes of the driving transistor (DT) and the scan transistor (ST) may be changed.
  • each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) includes one driving transistor (DT), one scan transistor (ST), and one capacitor ( Although it is exemplified to include 2T1C (2 Transistor - 1 capacitor) with Cst), the present invention is not limited thereto.
  • Each of the first sub-pixel (PX1), the second sub-pixel (PX2), and the third sub-pixel (PX3) may include a plurality of scan transistors (ST) and a plurality of capacitors (Cst).
  • the second sub-pixel (PX2) and the third sub-pixel (PX3) can be represented by substantially the same circuit diagram as the first sub-pixel (PX1), detailed descriptions thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10.
  • the driving circuit 20 may include a data driver 21 and a timing controller 22.
  • the data driver 21 receives digital video data (DATA) and source control signal (DCS) from the timing control unit 22.
  • the data driver 21 converts digital video data (DATA) into analog data voltages according to the source control signal (DCS) and supplies them to the data lines (D1 to Dm) of the display panel 10.
  • the timing control unit 22 receives digital video data (DATA) and timing signals from the host system.
  • Timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor in a smartphone or tablet PC, a monitor, or a system-on-chip in a TV.
  • the timing control unit 22 generates control signals to control the operation timing of the data driver 21 and the scan driver 30.
  • the control signals may include a source control signal (DCS) for controlling the operation timing of the data driver 21 and a scan control signal (SCS) for controlling the operation timing of the scan driver 30.
  • DCS source control signal
  • SCS scan control signal
  • the driving circuit 20 may be disposed in the non-display area (NDA) provided on one side of the display panel 10.
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) rather than on the display panel 10.
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing control unit 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives a scan control signal (SCS) from the timing controller 22.
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10.
  • the scan driver 30 may include a plurality of transistors and may be formed in the non-display area NDA of the display panel 10.
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10.
  • the circuit board may be attached to pads provided at one edge of the display panel 10 using an anisotropic conductive film. Because of this, the lead lines of the circuit board can be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent toward the bottom of the display panel 10. Because of this, one side of the circuit board is attached to one edge of the display panel 10, and the other side is placed below the display panel 10 and can be connected to a system board on which the host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply them to the display panel 10.
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to It can be supplied to the high potential voltage line (VDDL) and low potential voltage line (VSSL).
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driver 30 from the main power supply.
  • Figure 8 is an enlarged view of the first panel area in the display device of Figure 3.
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas, such as the first panel area A1, by tiling.
  • the first panel area A1 may include a plurality of semiconductor light emitting devices 150 arranged for each unit pixel (PX in FIG. 6).
  • the unit pixel PX may include a first sub-pixel PX1, a second sub-pixel PX2, and a third sub-pixel PX3.
  • a plurality of red semiconductor light-emitting devices 150R are disposed in the first sub-pixel PX1
  • a plurality of green semiconductor light-emitting devices 150G are disposed in the second sub-pixel PX2
  • a plurality of blue semiconductor light-emitting devices are disposed in the second sub-pixel PX2.
  • (150B) may be disposed in the third sub-pixel (PX3).
  • the unit pixel PX may further include a fourth sub-pixel in which a semiconductor light-emitting device is not disposed, but this is not limited.
  • Figure 9 is an enlarged view of area A2 in Figure 8.
  • the display device 100 of the embodiment may include a substrate 200, assembly wiring 201 and 202, an insulating layer 206, and a plurality of semiconductor light emitting devices 150. More components may be included than this.
  • the assembly wiring may include a first assembly wiring 201 and a second assembly wiring 202 that are spaced apart from each other.
  • the first assembly wiring 201 and the second assembly wiring 202 may be provided to generate dielectrophoresis force (DEP force) to assemble the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may be one of a horizontal semiconductor light emitting device, a flip chip type semiconductor light emitting device, and a vertical semiconductor light emitting device.
  • the semiconductor light-emitting device 150 may include, but is not limited to, a red semiconductor light-emitting device 150, a green semiconductor light-emitting device 150G, and a blue semiconductor light-emitting device 150B0 to form a unit pixel (sub-pixel).
  • red and green phosphors may be provided to implement red and green colors, respectively.
  • the substrate 200 may be a support member that supports components disposed on the substrate 200 or a protection member that protects the components.
  • the substrate 200 may be a rigid substrate or a flexible substrate.
  • the substrate 200 may be made of sapphire, glass, silicon, or polyimide. Additionally, the substrate 200 may include a flexible material such as PEN (Polyethylene Naphthalate) or PET (Polyethylene Terephthalate). Additionally, the substrate 200 may be made of a transparent material, but is not limited thereto.
  • the substrate 200 may function as a support substrate in a display panel, and may also function as an assembly substrate when self-assembling a light emitting device.
  • the substrate 200 may be a backplane equipped with circuits in the sub-pixels (PX1, PX2, PX3) shown in FIGS. 6 and 7, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • PX1, PX2, PX3 sub-pixels shown in FIGS. 6 and 7, such as transistors (ST, DT), capacitors (Cst), signal wires, etc.
  • ST, DT transistors
  • Cst capacitors
  • signal wires etc.
  • the insulating layer 206 may include an insulating and flexible organic material such as polyimide, PAC, PEN, PET, polymer, etc., or an inorganic material such as silicon oxide (SiO2) or silicon nitride series (SiNx), and may include a substrate. (200) may be integrated to form one substrate.
  • the insulating layer 206 may be a conductive adhesive layer that has adhesiveness and conductivity, and the conductive adhesive layer may be flexible and enable a flexible function of the display device.
  • the insulating layer 206 may be an anisotropic conductive film (ACF) or a conductive adhesive layer such as an anisotropic conductive medium or a solution containing conductive particles.
  • the conductive adhesive layer may be a layer that is electrically conductive in a direction perpendicular to the thickness, but electrically insulating in a direction horizontal to the thickness.
  • the insulating layer 206 may include an assembly hole 203 into which the semiconductor light emitting device 150 is inserted. Therefore, during self-assembly, the semiconductor light emitting device 150 can be easily inserted into the assembly hole 203 of the insulating layer 206.
  • the assembly hole 203 may be called an insertion hole, a fixing hole, an alignment hole, etc.
  • the assembly hall 203 may also be called a hall.
  • the assembly hole 203 may be called a hole, groove, groove, recess, pocket, etc.
  • the assembly hole 203 may be different depending on the shape of the semiconductor light emitting device 150.
  • the red semiconductor light emitting device, the green semiconductor light emitting device, and the blue semiconductor light emitting device each have different shapes, and may have an assembly hole 203 having a shape corresponding to the shape of each of these semiconductor light emitting devices.
  • the assembly hole 203 may include a first assembly hole for assembling a red semiconductor light emitting device, a second assembly hole for assembling a green semiconductor light emitting device, and a third assembly hole for assembling a blue semiconductor light emitting device. there is.
  • the red semiconductor light emitting device has a circular shape
  • the green semiconductor light emitting device has a first oval shape with a first minor axis and a second major axis
  • the blue semiconductor light emitting device has a second oval shape with a second minor axis and a second major axis.
  • the second major axis of the oval shape of the blue semiconductor light emitting device may be greater than the second major axis of the oval shape of the green semiconductor light emitting device
  • the second minor axis of the oval shape of the blue semiconductor light emitting device may be smaller than the first minor axis of the oval shape of the green semiconductor light emitting device.
  • methods for mounting the semiconductor light emitting device 150 on the substrate 200 may include, for example, a self-assembly method (FIG. 10) and a transfer method.
  • Figure 10 is a diagram showing an example in which a light emitting device according to an embodiment is assembled on a substrate by a self-assembly method.
  • the assembled substrate 200 which will be described later, can also function as the panel substrate 200a in a display device after assembly of the light emitting device, but the embodiment is not limited thereto.
  • the semiconductor light emitting device 150 may be introduced into the chamber 1300 filled with the fluid 1200, and the semiconductor light emitting device 150 may be placed on the assembly substrate ( 200). At this time, the light emitting device 150 adjacent to the assembly hole 207H of the assembly substrate 200 may be assembled into the assembly hole 207H by DEP force caused by the electric field of the assembly wiring.
  • the fluid 1200 may be water such as ultrapure water, but is not limited thereto.
  • the chamber may be called a water tank, container, container, etc.
  • the assembled substrate 200 may be placed on the chamber 1300. Depending on the embodiment, the assembled substrate 200 may be input into the chamber 1300.
  • the semiconductor light emitting device 150 may be implemented as a vertical semiconductor light emitting device as shown, but is not limited to this and a horizontal light emitting device may be employed.
  • the semiconductor light emitting device 150 may include a magnetic layer (not shown) containing a magnetic material.
  • the magnetic layer may include a magnetic metal such as nickel (Ni). Since the semiconductor light emitting device 150 introduced into the fluid includes a magnetic layer, it can move to the assembly substrate 200 by the magnetic field generated from the assembly device 1100.
  • the magnetic layer may be disposed on the top or bottom or on both sides of the light emitting device.
  • the assembly substrate 200 may include a pair of first assembly wiring lines 201 and second assembly wiring lines 202 corresponding to each of the semiconductor light emitting devices 150 to be assembled.
  • Each of the first assembled wiring 201 and the second assembled wiring 202 may be formed by stacking multiple single metals, metal alloys, metal oxides, etc.
  • the first assembled wiring 201 and the second assembled wiring 202 each have Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf It may be formed including at least one of the following, but is not limited thereto.
  • the gap between the first assembly wiring 201 and the second assembly wiring 202 may be smaller than the width of the semiconductor light emitting device 150 and the width of the assembly hole 207H, and the assembly of the semiconductor light emitting device 150 using an electric field. The position can be fixed more precisely.
  • An insulating layer 215 is formed on the first assembled wiring 201 and the second assembled wiring 202 to protect the first assembled wiring 201 and the second assembled wiring 202 from the fluid 1200, and Leakage of current flowing through the first assembly wiring 201 and the second assembly wiring 202 can be prevented.
  • the insulating layer 215 may be formed of a single layer or multiple layers of an inorganic insulator such as silica or alumina or an organic insulator.
  • the insulating layer 215 may have a minimum thickness to prevent damage to the first assembly wiring 201 and the second assembly wiring 202 when assembling the semiconductor light emitting device 150. can have a maximum thickness for stable assembly.
  • a partition 207 may be formed on the insulating layer 215. Some areas of the partition wall 207 may be located on top of the first assembly wiring 201 and the second assembly wiring 202, and the remaining area may be located on the top of the assembly substrate 200.
  • An assembly hole 207H where the semiconductor light emitting devices 150 are coupled is formed in the assembly substrate 200, and the surface where the assembly hole 207H is formed may be in contact with the fluid 1200.
  • the assembly hole 207H can guide the exact assembly position of the semiconductor light emitting device 150.
  • the assembly hole 207H may have a shape and size corresponding to the shape of the semiconductor light emitting device 150 to be assembled at the corresponding location. Accordingly, it is possible to prevent another semiconductor light emitting device from being assembled or a plurality of semiconductor light emitting devices from being assembled into the assembly hole 207H.
  • Assembly device 1100 may be a permanent magnet or an electromagnet.
  • the assembly device 1100 may move while in contact with the assembly substrate 200 in order to maximize the area to which the magnetic field is applied within the fluid 1200.
  • the assembly device 1100 may include a plurality of magnetic materials or may include a magnetic material of a size corresponding to that of the assembly substrate 200. In this case, the moving distance of the assembly device 1100 may be limited to within a predetermined range.
  • the semiconductor light emitting device 150 in the chamber 1300 may move toward the assembly device 1100 and the assembly substrate 200 by the magnetic field generated by the assembly device 1100.
  • the semiconductor light emitting device 150 may enter the assembly hole 207H and be fixed by the DEP force formed by the electric field between the assembly wires 201 and 202 while moving toward the assembly device 1100.
  • the first and second assembly wirings 201 and 202 generate an electric field using an AC power source, and a DEP force may be formed between the assembly wirings 201 and 202 due to this electric field.
  • the semiconductor light emitting device 150 can be fixed to the assembly hole 207H on the assembly substrate 200 by this DEP force.
  • a predetermined solder layer (not shown) is formed between the light emitting device 150 assembled on the assembly hole 207H of the assembly substrate 200 and the assembly wiring 201 and 202 to improve the bonding force of the light emitting device 150. It can be improved.
  • a molding layer (not shown) may be formed in the assembly hole 207H of the assembly substrate 200.
  • the molding layer may be a transparent resin or a resin containing a reflective material or a scattering material.
  • the time required to assemble each semiconductor light-emitting device on a substrate can be drastically shortened, making it possible to implement a large-area, high-pixel display more quickly and economically.
  • FIGS. 11 to 28 Descriptions omitted below can be easily understood from FIGS. 1 to 10 and the description given above in relation to the corresponding drawings.
  • Figure 11 is a plan view showing a display device according to the first embodiment.
  • Figure 12 is a cross-sectional view showing a display device according to the first embodiment.
  • the display device 300 includes a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a partition wall 340, and a semiconductor light emitting device. It may include (150) and connection electrodes (371, 372).
  • the substrate 310 may be a support member that supports components disposed on the substrate 310 or a protection member that protects the components.
  • the first assembly substrate 321 and the second assembly wiring 322 may each be disposed on the substrate 310.
  • the first assembly substrate 321 and the second assembly wiring 322 may each be disposed on the same layer.
  • it may be in contact with the first and second assembly wirings 321 and 322 and the upper surface of the substrate 310, but this is not limited.
  • the first assembly substrate 321 and the second assembly wiring 322 may each be disposed on the same layer.
  • the first assembly board 321 and the second assembly wiring 322 may be arranged parallel to each other.
  • the first assembly substrate 321 and the second assembly wiring 322 may each serve to assemble the semiconductor light emitting device 150 into the assembly hole 361 in a self-assembly method.
  • the semiconductor light emitting device 150 that is moving may be assembled in the assembly hole 361 by the assembly device (1100 in FIG. 10) by DEP force.
  • the assembly hole 361 may have a diameter D11 larger than the diameter D1 of the semiconductor light emitting device.
  • first assembly wiring 321 and the second assembly wiring 322 may be arranged on different layers.
  • the partition wall 340 may be disposed on the first and second assembly wirings 321 and 322.
  • the partition 340 may have an assembly hole 361 and auxiliary holes 362 and 363 for assembling the semiconductor light emitting device 150.
  • the first insulating layer 330 may be exposed in the assembly hole 361 and the auxiliary holes 362 and 363.
  • the bottom surface of the assembly hole 361 may be the top surface of the insulating layer 330.
  • the auxiliary holes 362 and 363 may extend outward from the assembly hole 361.
  • the thickness of the partition wall 340 may be determined by considering the thickness T2 of the semiconductor light emitting device 150.
  • the thickness T1 of the partition wall 340 may be smaller than the thickness T2 of the semiconductor light emitting device 150.
  • the upper side of the semiconductor light emitting device 150 may be positioned higher than the upper surface of the partition wall 340. That is, the upper side of the semiconductor light emitting device 150 may protrude upward from the upper surface of the partition wall 340.
  • the size of the assembly hole 361 may be determined in consideration of a tolerance margin for forming the assembly hole 361 and a margin for easily assembling the semiconductor light emitting device 150 within the assembly hole 361.
  • the size of the assembly hole 361 may be larger than the size of the semiconductor light emitting device 150.
  • the distance between the outer side of the semiconductor light emitting device 150 and the inner side of the assembly hole 361 may be 2 ⁇ m or less, but this is limited. I never do that.
  • the gap L1 between the outer side of the semiconductor light emitting device 150 and the inner side of the assembly hole 361 may be 1.5 ⁇ m or less. .
  • the assembly hole 361 may have a shape corresponding to the shape of the semiconductor light emitting device 150.
  • the assembly hole 361 may also be circular.
  • the assembly hole 361 may also be rectangular.
  • the partition wall 340 may have at least one auxiliary hole 362 or 363 extending in a lateral direction of the assembly hole 361.
  • the auxiliary hole may include a first auxiliary hole 362 formed on the first assembly wiring 321 and a second auxiliary hole 363 formed on the second assembly wiring 322.
  • the first auxiliary hole 362 and the second auxiliary hole 363 may be arranged along the Y direction.
  • the first auxiliary hole 362 may be formed extending from the assembly hole 361 along the -Y direction
  • the second auxiliary hole 363 may be formed extending along the +Y direction from the assembly hole 361. there is.
  • the first auxiliary hole 362 and the second auxiliary hole 363 may be positioned symmetrically to each other.
  • the first auxiliary hole 362 is disposed in the (-) Y-axis direction from the assembly hole 361, that is, in a direction vertically crossing the first assembly wiring
  • the second auxiliary hole 363 may be arranged in the (+)Y-axis direction from the assembly hole 361, that is, in a direction vertically crossing the second cooking wire.
  • the auxiliary holes 362 and 363 may have sufficient space so that metal films for forming the connection electrodes 371 and 372 are continuously deposited without interruption.
  • the auxiliary holes 362 and 363 may have the same width W11 and length L11, but this is not limited.
  • the width W11 may be 2 ⁇ m to 4 ⁇ m.
  • the length L11 may be 2 ⁇ m to 4 ⁇ m.
  • the width W11 or the length L11 is less than 2 ⁇ m, the space of the auxiliary holes 362 and 363 is narrow, which may cause breaks in the metal film.
  • width (W11) or length (L11) exceeds 4 ⁇ m, the space becomes large and another semiconductor light emitting device is attached to the auxiliary holes 362 and 363 during self-assembly, resulting in assembly defects and waste of the semiconductor light emitting device. This may increase the manufacturing cost.
  • the width W11 or the length L11 of the auxiliary holes 362 and 363 may be larger than the gap L1 between the outer side of the semiconductor light emitting device 150 and the inner side of the assembly hole 361. Since the width W11 or length L11 of the auxiliary holes 362 and 363 is greater than the gap L1 between the outer side of the semiconductor light emitting device 150 and the inner side of the assembly hole 361, the auxiliary hole 362 , 363), when the connection electrodes 371 and 372 are formed by depositing a metal film on the connection electrodes 371 and 372, electrical disconnections are not formed in the connection electrodes 371 and 372, thereby preventing lighting defects.
  • the length L11 of the auxiliary holes 362 and 363 may be smaller than the width W1 and W2 of the first assembly wiring 321 or the second assembly wiring 322.
  • the connection disposed in the auxiliary holes 362 and 363 An electrical short may occur between the electrodes 371 and 372 and the first assembly wiring 321 and/or the second assembly wiring 322 disposed in an adjacent pixel.
  • the partition wall 340 is composed of a first partition layer 341 and a second partition layer 342, and the first partition layer 341 is disposed in the auxiliary holes 362 and 363 before self-assembly. , assembly defects or color mixing defects due to unnecessary increase in DEP force during self-assembly can be prevented.
  • the first barrier layer 341 on the auxiliary holes 362 and 363 is removed, thereby Disconnection may not occur in the connection electrodes 371 and 372 to be formed on the side of the light emitting device 150.
  • the first barrier layer 341 on the auxiliary holes 362 and 363 may be removed using an ashing process.
  • the first barrier layer 341 and the second barrier layer 342 may be made of organic materials having different viscosities.
  • the viscosity of the first barrier layer 341 may be equal to or smaller than the viscosity of the second barrier layer 342.
  • the first barrier layer 341 may be HI-900 and may have a viscosity of 10 cp or less.
  • the second barrier layer 342 may have a JSR of approximately 90 cp.
  • Viscosity and ashing rate may be inversely related. For example, the lower the viscosity, the higher the ashing rate can be. Accordingly, the ashing rate of the first barrier layer 341 may be equal to or greater than the ashing rate of the second barrier layer 342.
  • the thickness of the second barrier layer 342 may be greater than the thickness of the first barrier layer 341.
  • the first barrier layer 341 on the auxiliary holes 362 and 363 is removed, thereby ensuring sufficient margin space for electrical connection on the side of the semiconductor light emitting device 150.
  • the connection electrodes 371 and 372 are formed on the sides of the semiconductor light emitting device 150 through the auxiliary holes 362 and 363 using a deposition process, thereby preventing disconnection defects of the connection electrodes 371 and 372. You can. A more detailed explanation will be provided later.
  • the thickness T1 of the partition 340 is made smaller than the thickness T2 of the semiconductor light-emitting device 150, so that the metal film to be formed as the connection electrodes 371 and 372 is on the outer side of the semiconductor light-emitting device 150.
  • the semiconductor light emitting device 150 may be disposed in the assembly hole 361.
  • the semiconductor light emitting device 150 may include a red semiconductor light emitting device that generates red light, a green semiconductor light emitting device that generates green light, and a blue semiconductor light emitting device that generates blue light.
  • the red semiconductor light-emitting device, green semiconductor light-emitting device, and blue semiconductor light-emitting device distributed in the same chamber (1300 in FIG. 10) are simultaneously moved by the same assembly device 1100, thereby forming the corresponding sub-pixel (FIG. 9 PX1, PX2, PX3) can be assembled in each assembly hole 361.
  • the red semiconductor light-emitting device, the green semiconductor light-emitting device, and the blue semiconductor light-emitting device are placed in the assembly hole 361 where they will be assembled. It can be assembled in another assembly hole 361 without being assembled.
  • the shapes of the red semiconductor light-emitting device, the green semiconductor light-emitting device, and the blue semiconductor light-emitting device are changed to correspond to the different shapes of the red semiconductor light-emitting device, the green semiconductor light-emitting device, and the blue semiconductor light-emitting device.
  • An assembly hole 361 may be formed. In other words, it is possible to prevent assembly defects or color mixing defects by increasing exclusivity between the semiconductor light emitting devices 150.
  • the shape of the red semiconductor light emitting device is circular
  • the shape of the green semiconductor light emitting device is a first oval with a first minor axis and a first major axis
  • the shape of the blue semiconductor light emitting device is a second minor axis smaller than the first minor axis and a second major axis. It may be a second oval shape with a second major axis greater than the first major axis.
  • the semiconductor light emitting device 150 may be disposed in the assembly hole 361 to generate color light.
  • the semiconductor light emitting device 150 may include one of a red semiconductor light emitting device, a green semiconductor light emitting device, and a blue semiconductor light emitting device.
  • the red semiconductor light-emitting device is placed in the first sub-pixel (PX1 in FIG. 9)
  • the green semiconductor light-emitting device is placed in the second sub-pixel (PX2)
  • the blue semiconductor light-emitting device is located in the third sub-pixel (PX3). can be placed.
  • a full-color image can be displayed by red light emitted from the first sub-pixel (PX1), green light emitted from the second sub-pixel (PX2), and blue light emitted from the third sub-pixel (PX3).
  • the semiconductor light emitting device 150 of the embodiment may be a vertical semiconductor light emitting device, but is not limited thereto.
  • the electrode 154 of the semiconductor light emitting device 150 is connected to the lower electrode wiring, that is, the first assembly wiring 321 or the second assembly wiring ( 322), and the upper side of the semiconductor light emitting device 150 may be electrically connected to the electrode wiring 380.
  • the semiconductor light emitting device 150 may include light emitting units 151, 152, and 153, an electrode 154, and a passivation layer 157.
  • the semiconductor light emitting device 150 according to the first embodiment may include more components than these.
  • the light emitting units 151, 152, and 153 include a first conductive semiconductor layer 151, an active layer 152, and a second conductive semiconductor layer 153, but may include more components.
  • the first conductivity type semiconductor layer 151 may include a first conductivity type dopant
  • the second conductivity type semiconductor layer 153 may include a second conductivity type dopant.
  • the first conductivity type dopant may be an n-type dopant such as silicon (Si)
  • the second conductivity type dopant may be a p-type dopant such as boron (B).
  • the electrode 154 may be disposed below the first conductive semiconductor layer 151.
  • the electrode 154 may include at least one or more layers.
  • the electrode 154 includes a bonding layer for bonding the semiconductor light emitting device 150 to the substrate 310 and a bonding layer on the lower side of the light emitting units 151, 152, and 153, for example, the first conductivity type semiconductor layer 151. It may include a bonding layer for bonding.
  • the bonding layer may be made of indium (In), tin (Sn), etc.
  • the bonding layer 154_2 may be made of titanium (Ti), chromium (Cr), or the like.
  • a second electrode may be disposed on the second conductive semiconductor layer 153.
  • the second electrode may include at least one layer.
  • the second electrode may include a transparent conductive layer and a magnetic layer.
  • the transparent conductive layer may be made of a transparent conductive material, such as ITO.
  • the transparent conductive layer can achieve a current spreading effect that allows the current generated by the voltage supplied from the electrode wiring 380 to spread evenly throughout the entire area of the second conductive semiconductor layer 153. That is, the current is spread evenly throughout the entire area of the second conductive semiconductor layer 153 by the transparent conductive layer, and holes are generated in the entire area of the second conductive semiconductor layer 153, thereby increasing the amount of hole generation and forming the active layer 152. ), light efficiency can be increased by increasing the amount of light generated by recombination of holes and electrons. An increase in light efficiency can lead to an improvement in luminance.
  • the magnetic layer may include nickel (Ni), cobalt (Co), iron (Fe), etc.
  • the magnetic layer may include SmCo, Gd-based, La-based, or Mn-based metal.
  • the magnetic layer is magnetized by a magnetic material provided in the assembly device (FIG. 1100) during self-assembly, and serves to cause the semiconductor light emitting device 150 to exert an attractive force with the magnetic material. Therefore, during self-assembly, the semiconductor light emitting device 150 can be moved faster and more quickly according to the movement of the magnetic material, thereby shortening the process time and improving the assembly yield.
  • the passivation layer 157 may protect the light emitting units 151, 152, and 153.
  • the passivation layer 157 prevents the semiconductor light-emitting device 150 from turning over during self-assembly, and the lower side of the semiconductor light-emitting device 150, that is, the lower surface of the first conductive semiconductor layer 151, is the upper surface of the first insulating layer 330. You can make them face each other. Therefore, during self-assembly, the lower side of the semiconductor light-emitting device 150 is positioned facing the first insulating layer 330 and the upper side of the semiconductor light-emitting device 150 is positioned toward the top, so that the semiconductor light-emitting device 150 It can prevent misalignment due to upside-down assembly.
  • connection electrodes 371 and 372 may be disposed in the auxiliary holes 362 and 363 of the partition wall 340.
  • the connection electrodes 371 and 372 may be electrically connected to the side of the semiconductor light emitting device 150 in the auxiliary holes 362 and 363 of the partition wall 340.
  • Auxiliary holes 362 and 363 larger than the gap L1 between the outer side of the semiconductor light emitting device 150 and the inner side of the assembly hole 361 are provided, and the connection electrode ( 371 and 372) are formed to prevent disconnection in the connection electrodes 371 and 372.
  • connection electrodes 371 and 372 are electrically connected to the first assembly wiring 321 and/or the second assembly wiring 322 through the first insulating layer 330, and the connection electrodes 371, The second side of 372) may be electrically connected to the side of the semiconductor light emitting device 150.
  • connection electrodes 371 and 372 may be made of at least one layer with excellent electrical conductivity.
  • the connection electrodes 371 and 372 may include a first layer containing molybdenum (Mo), a second layer containing aluminum (Al), and a third layer containing molybdenum (Mo).
  • the gap L1 between the inner side of the assembly hole 361 and the outer side of the semiconductor light emitting device 150 is very narrow, and the connection electrode 371, Since the metal film to form 372) is deposited, a phenomenon in which the metal film is not continuous but is interrupted occurs. Even if the metal film is patterned to form the connection electrodes 371 and 372, electrical disconnection occurs at the disconnected portion, resulting in lighting defects.
  • auxiliary holes 362 and 363 are formed by extending laterally from the assembly hole 361 of the partition 340 where the semiconductor light emitting device 150 is assembled, and the auxiliary holes 362 and 363 are formed.
  • the connection electrodes 371 and 372 are electrically connected to the side of the semiconductor light emitting device 150 without disconnection, thereby preventing lighting defects.
  • the auxiliary holes 362 and 363 extending from the assembly hole 361 may be empty spaces in which the semiconductor light emitting device 150 is not disposed. Therefore, after the semiconductor light emitting device 150 is assembled in the assembly hole 361, when a metal film is deposited on the partition wall 340 and the semiconductor light emitting device 150, the metal film is formed on the inner sides of the auxiliary holes 362 and 363. and the outer side of the semiconductor light emitting device 150 disposed in the assembly hole 361 (L1) is increased by at least the extended length (L11) of the auxiliary holes (362, 363), so that the auxiliary holes (362, 363) The metal film deposited on the area between the inner side and the outer side of the semiconductor light emitting device 150 disposed in the assembly hole 361 may continue without interruption. Therefore, when the connection electrodes 371 and 372 are formed by patterning the corresponding metal film, the connection electrodes 371 and 372 are electrically connected to the side of the semiconductor light emitting device 150 without electrical disconnection, thereby preventing lighting defects. .
  • connection electrode may include a first connection electrode 371 disposed in the first auxiliary hole 362 and a second connection electrode 372 disposed in the second auxiliary hole 363.
  • first connection electrode 371 may be electrically connected to the first side 158a of the semiconductor light emitting device 150 through the assembly hole 361 in the first auxiliary hole 362.
  • second connection electrode 372 may be electrically connected to the second side 158b of the semiconductor light emitting device 150 through the assembly hole 361 in the second auxiliary hole 363.
  • connection electrodes 371 and 372 are electrically connected to the side of the semiconductor light emitting device 150, but among the first and second connection electrodes 371 and 372, Only one connection electrode may be connected to the side of the semiconductor light emitting device 150, and the remaining connection electrodes may be omitted.
  • the first and second connection electrodes 371 and 372 each extend from the first connection areas 371_1 and 372_1, which are in contact with the side of the semiconductor light emitting device 150, and extend from the first connection areas 371_1 and 372_1 to form the first and second connection electrodes 371 and 372, respectively.
  • the upper side of the first connection region (371_1, 372_1) is in contact with the passivation layer 157 of the semiconductor light-emitting device 150, and the lower side of the first connection region (371_1, 372_1) is in contact with the first conductivity type of the semiconductor light-emitting device 150. It may contact the side of the semiconductor layer 151 and/or the side of the electrode 154.
  • the first connection areas 371_1 and 372_1 and the third connection areas 371_3 and 372_3 may have the same height, but this is not limited.
  • connection electrode may be disposed along the perimeter of the semiconductor light emitting device 150 within the assembly hole 361.
  • the connection electrode may be disposed between the inner side of the assembly hole 361 and the outer side of the semiconductor light emitting device 150.
  • the first side of the connection electrode of the assembly hole 361 is connected to the first connection electrode 371 in the auxiliary holes 362 and 363, and the second side of the connection electrode of the assembly hole 361 is connected to the auxiliary hole 362, It may be connected to the second connection electrode 372 at 363).
  • connection electrode of the assembly hole 361 may be connected to the first connection electrode 371 and/or the second connection electrode 372 through the auxiliary holes 362 and 363.
  • the first connection regions 371_1 and 372_1 are in contact with the side of the semiconductor light emitting device 150 along the circumference of the semiconductor light emitting device 150 in the assembly hole 361, and the second connection region 273_2 is in contact with the auxiliary hole ( At 362 and 363, the upper surface of one of the first and second assembly wirings 321 and 322 may be contacted along the circumference of the semiconductor light emitting device 150.
  • the second connection area 273_2 of the assembly hole 361 extends from the auxiliary holes 362 and 363 to the second connection areas 371_2 and 372_2 and may contact the inner side of the auxiliary holes 362 and 363. .
  • connection electrodes 371 and 372 are disposed not only in the assembly hole 361 but also in the auxiliary holes 362 and 363, and are connected to the side of the semiconductor light emitting device 150 through the first insulating layer 330.
  • the bonding force of the semiconductor light emitting device 150 is strengthened, thereby improving reliability. It can be improved.
  • first connection electrode 371 may have a first groove 376
  • second connection electrode 372 may have a second groove 377.
  • the first groove 376 and the second groove 377 may be formed because the metal film is formed in an area where there is sufficient space margin for deposition and the thickness of the metal film is also thin.
  • the display device 300 may include a first insulating layer 330, a second insulating layer 350, a third insulating layer 360, and an electrode wire 380.
  • the first insulating layer 330 may be disposed on the substrate 310 .
  • the first insulating layer 330 may be made of an inorganic material or an organic material.
  • the first insulating layer 330 may be made of a material having a dielectric constant related to DEP force.
  • the second insulating layer 350 may be disposed in each of the first groove 376 and the second groove 377.
  • the partition wall 340 may serve as a stopper that determines the height of the connection electrodes 371 and 372. That is, the height of the connection electrodes 371 and 372 can be equal to the height of the second insulating layer 350. That is, if the height of the second insulating layer 350 is increased, the height of the connection electrodes 371 and 372 can also be increased.
  • the third insulating layer 360 may be disposed on the partition 340 and the second insulating layer 350.
  • the third insulating layer 360 may be a planarization layer to easily form the electrode wiring 380 or other layers. Accordingly, the third insulating layer 360 may have a flat top surface.
  • the first to third insulating layers 330, 350, and 360 may be made of organic or inorganic materials.
  • at least one of the first to third insulating layers 330, 350, and 360 may be made of an organic material.
  • at least two of the first to third insulating layers 330, 350, and 360 may be made of the same material.
  • the electrode wire 380 may be disposed on the third insulating layer 360 and electrically connected to the semiconductor light emitting device 150 through the third insulating layer 360.
  • the electrode wire 380 may be electrically connected to the upper side of the light emitting units 151, 152, and 153 through the third insulating layer 360 and the passivation layer 157 of the semiconductor light emitting device 150.
  • the semiconductor light emitting device 150 may emit light by the voltage supplied to the first assembled wiring 321 and/or the second assembled wiring 322 and the electrode wiring 380.
  • the barrier rib 340 includes a first barrier layer 341 and a second barrier layer 342 having different ashing rates, so that the first barrier layer 341 has an auxiliary hole ( 362 and 363) to prevent assembly defects or color mixing defects, and after self-assembly, the first barrier layer 341 on the auxiliary holes 362 and 363 is removed to prevent disconnection defects of the connection electrodes 371 and 372. You can.
  • connection electrodes 371 and 372 are disposed not only in the assembly hole 361 but also in the auxiliary holes 362 and 363, and are also disposed on the side of the semiconductor light emitting device 150 and the first insulating layer 330.
  • the bonding force of the semiconductor light emitting device 150 is strengthened. Reliability can be improved.
  • auxiliary holes 362 and 363 when the auxiliary holes 362 and 363 are completely removed from the partition wall 340, two or more semiconductor light emitting devices may be separated due to unnecessary DEP force formed in the auxiliary holes 363 and 363 during self-assembly. It is assembled in the assembly hole 361, resulting in assembly defects or color mixing defects.
  • assembly defects or color mixing defects can be prevented by leaving part of or removing all of the partition walls 340 from the auxiliary holes 362 and 363 depending on before or after self-assembly.
  • disconnection defects in the connection electrodes 371 and 372 can be prevented due to the space margin of the auxiliary holes 362 and 363.
  • a backplane substrate 300A as shown in FIG. 13 may be prepared.
  • the backplane substrate 300A may be a base substrate for manufacturing the display device 300 by performing post-processes such as a self-assembly process and electrical connection.
  • a partition 340 having a first assembly wiring 321 and/or a second assembly wiring 322, an insulating layer 330, an assembly hole 361, and auxiliary holes 362 and 363 is provided on the substrate 310.
  • the backplane substrate 300A By forming the backplane substrate 300A, the backplane substrate 300A can be manufactured.
  • the barrier wall 340 may include a first barrier layer 341 and a second barrier layer 342 formed on the first barrier layer.
  • the first barrier layer 341 may not be formed in the assembly hole 361 but in the auxiliary hole. That is, the first barrier layer 341 may be formed on the substrate 310 excluding the assembly hole 361.
  • the second barrier layer 342 may not be formed in the assembly hole 361 and the auxiliary holes 362 and 363. That is, the second barrier layer 342 may be formed on the substrate 310 excluding the assembly hole 361 and the auxiliary holes 362 and 363.
  • the first barrier layer 341 does not vertically overlap the assembly hole 361, but may vertically overlap the auxiliary holes 362 and 363.
  • the second barrier layer 342 may not vertically overlap each of the assembly hole 361 and the auxiliary holes 362 and 363.
  • the partition wall 340 When viewed outward from the assembly hole 361, the partition wall 340 may have a multi-stage structure including a first partition wall layer 341 and a second partition wall layer 342. That is, the ends of the second barrier layer 342 are positioned spaced apart from the ends of the first barrier layer 341 in the auxiliary holes 362 and 363 in the outward direction, so that the second barrier layer 342 is positioned in the auxiliary holes 362 and 363. , 363) may not overlap vertically.
  • a pixel circuit and a plurality of signal lines connected to each pixel circuit may be provided at each of the plurality of pixels on the backplane substrate 300A.
  • the signal lines may include data lines D1 to Dm, scan lines S1 to Sn, high potential voltage lines VDDL, and low potential voltage lines VSSL shown in FIGS. 6 and 7 .
  • the self-assembly process and post-process are performed on the backplane substrate 300A, so that the display device 300 in which the semiconductor light-emitting devices 150 are arranged and electrically connected to each pixel can be manufactured. there is.
  • a backplane substrate 300A may be provided.
  • an assembly hole 361 may be provided on the backplane substrate 300A.
  • the assembly hole 361 may be formed by the first barrier layer 341 and the second barrier layer 342 constituting the barrier rib 340. That is, by removing the first barrier layer 341 and the second barrier layer 342 in each of the plurality of pixels, an assembly hole 361 in which the insulating layer 330 is exposed can be formed.
  • the first barrier layer 341 is formed in the auxiliary holes 362 and 363, so the auxiliary holes 362 and 363 are not formed in a complete form, so the auxiliary holes in FIG. 15(a) (362, 363) are not shown.
  • an assembly process may be performed to assemble the semiconductor light emitting device 150 into the assembly hole 361. Thereafter, by performing an ashing process, the first barrier layer 341 on the auxiliary holes 362 and 363 is removed, exposing the insulating layer 330, thereby securing a space margin on the side of the semiconductor light emitting device 150. there is.
  • a deposition process is performed and a metal film is deposited in the auxiliary holes 362 and 363 with a sufficiently secured space margin, thereby causing disconnection in the connection electrodes 371 and 372 formed through the subsequent patterning process. As this does not occur, lighting defects can be prevented.
  • 16 to 20 show a process for manufacturing a display device using a backplane substrate according to the first embodiment.
  • a backplane substrate 300A may be prepared.
  • the backplane substrate 300A may be mounted on the upper side of the chamber (1300 in FIG. 10).
  • the semiconductor light emitting device 150 may be dropped into the fluid 1200 before the backplane substrate 300A is mounted on the chamber 1300, or may be dropped after the backplane substrate 300A is mounted on the chamber 1300.
  • a first assembly wiring 321 and/or a second assembly wiring 322, an insulating layer 330, an assembly hole 361, and an auxiliary hole 362, 363 are formed on the substrate 310.
  • the partition 340 has a multi-stage structure, and neither the first partition layer 341 nor the second partition layer 342 is formed in the assembly hole 361, and the first partition layer (342) is formed in the auxiliary holes 362 and 363. Only 341) may be formed, and in addition, a first barrier layer 341 and a second barrier layer 342 may be formed on the substrate 310.
  • the thickness T13 of the second barrier layer 342 may be equal to or greater than the thickness T11 of the first barrier layer 341.
  • an alternating current voltage may be applied to the first assembly wiring 321 and the second assembly wiring 322 to form a DEP force in the assembly hole 361.
  • the DEP force may be weak or may not be formed in the auxiliary holes 362 and 363.
  • the semiconductor light emitting device 150 in the fluid 1200 may be moved along the magnet by zigzag movement or rotational movement of the magnet.
  • the moving semiconductor light emitting device 150 passes through the assembly hole 361, it may be assembled into the assembly hole 361 by the DEP force formed in the assembly hole 361.
  • an ashing process is performed to remove the first barrier layer 341 on the auxiliary holes 362 and 363, thereby exposing the first insulating layer 330. Accordingly, the first barrier layer 341 located in the side direction of the semiconductor light emitting device 150 assembled in the assembly hole 361 is removed, so that the auxiliary holes 362 and 363 from which the first barrier layer 341 is removed ), a sufficient space margin in the lateral direction of the semiconductor light emitting device 150 can be secured.
  • the thickness of the second barrier layer 342 can be reduced from T13 to T12.
  • the thickness T12 of the second barrier layer 342 may be equal to or smaller than the thickness T11 of the first barrier layer 341.
  • an etching process is performed to remove the first insulating layer 330 exposed to the assembly hole 361 and the auxiliary holes 362 and 363, thereby forming the first assembly wiring 321 and/or the first assembly line 321. 2 Assembly wiring 322 may be exposed.
  • a metal film 370 may be deposited on the partition wall 340 and the semiconductor light emitting device 150. Since the metal film 370 is deposited in the auxiliary holes 362 and 363 with sufficient space margin, it is formed to a sufficient thickness through the auxiliary holes 362 and 363, thereby preventing disconnection defects.
  • auxiliary holes 362 and 363 since the sizes of the auxiliary holes 362 and 363 are large, grooves 376 and 377 can be formed in the auxiliary holes 362 and 363 with a metal film.
  • an insulating film 351 may be formed on the metal film 370.
  • the insulating film may be formed not only on the grooves 376 and 377 but also on the entire area of the substrate 310.
  • the insulating film 351 may be made of an organic material that is easy to form a large thickness, but an inorganic material can also be used.
  • the remaining insulating film 351 except for the insulating film 351 formed in the grooves 376 and 377 can be removed by performing an ashing process.
  • the insulating film 351 formed in the grooves 376 and 377 may become the second insulating layer 350.
  • the first connection electrode 371 is a 1-1 connection area 371_1 in contact with the first side of the semiconductor light emitting device 150, for example, the electrode 154, and extends from the first connection area 371_1 to form a first assembly wiring. (321) and/or a second connection area 371_2 in contact with the upper surface of the second assembly wiring 322 and a third connection extending from the second connection area 371_2 and in contact with the inner side of the first auxiliary hole 362. It may include area 371_3.
  • a first connection region 372_1 in contact with the second side of the semiconductor light emitting device 150, for example, the electrode 154 extends from the first connection region 372_1 to form the first assembly wiring 321 and/or the second connection region 372_1. It may include a second connection area 372_2 in contact with the upper surface of the assembly wiring 322 and a third connection area 372_3 extending from the second connection area 372_2 and in contact with the inner side of the second auxiliary hole 363. there is.
  • the second insulating layer 350 may serve as a stopper to prevent the metal film 370 from being etched further below the top surface of the insulating film 351.
  • a third insulating layer 360 is formed on the entire area of the substrate 310, such as the partition wall 340, the second insulating layer 350, and the semiconductor light emitting device 150, and 3
  • the insulating layer 360 and the passivation layer 157 of the semiconductor light emitting device 150 may be removed to form a contact hole.
  • the electrode wire 380 is formed on the third insulating layer 360, so that the electrode wire 380 can be electrically connected to the upper side of the semiconductor light emitting device 150 through the contact hole.
  • a partition 340 having a multi-stage structure as shown in FIG. 21 may be provided on the backplane substrate 300B.
  • the partition wall 340 may have a first partition wall layer 341 and a second partition wall layer 342.
  • the first barrier layer 341 and the second barrier layer 342 may not be formed in the assembly hole 361.
  • the auxiliary holes 362 and 363 may have a second barrier layer 342 formed therein.
  • a first barrier layer 341 and a second barrier layer 342 may be formed on the substrate 310 other than the assembly hole 361 and the auxiliary holes 362 and 363. At this time, the second barrier layer 342 may be formed on the first barrier layer 341.
  • the manufacturing process of the backplane substrate 300B according to the second embodiment is as follows. First, the first assembled wiring 321, the second assembled wiring 322, and the insulating layer 330 may be formed on the substrate 310. A first insulating film may be formed on the insulating layer 330, and the first insulating film corresponding to each of the plurality of pixels may be removed to form an assembly hole 361 exposing the insulating layer 330. The first insulating layer other than the assembly hole 361 may be the first barrier layer 341 having a thickness T11.
  • a second insulating film may be formed on the first insulating film, and an exposure process may be performed using a halftone mask.
  • the halftone mast is a first region having a transmittance of 0% in the second insulating film corresponding to the assembly hole 361, and a first region corresponding to the auxiliary holes 362 and 363. 2.
  • the second insulating film may have a second region having a transmittance of 30% or less, and the second insulating film on the other substrate 310 may have a third region having a transmittance of 100%.
  • the second insulating film corresponding to the assembly hole 361 is removed to expose the insulating layer 330, and the upper surface of the second cutting film corresponding to the auxiliary holes 362 and 363 is removed to reduce the thickness.
  • a reduced second barrier layer 342 is formed, and the second insulating film corresponding to the other substrate 310 is not removed, so the thickness of the second barrier layer 342 on the auxiliary holes 362 and 363 (T21) ) may be formed with a second barrier layer 342 having a thickness T22 greater than .
  • the display device 301 can be manufactured using the backplane substrate 300B according to the second embodiment.
  • the semiconductor light emitting device 150 is assembled into the assembly hole 361 on the substrate 310 using an assembly process
  • the semiconductor light emitting device 150 is assembled into the second assembly hole 361 on the auxiliary holes 362 and 363 using an ashing process.
  • the barrier layer 342 may be removed.
  • the thickness T22 of the second barrier layer 342 on the substrate 310 other than the assembly hole 361 and the auxiliary holes 362 and 363 is greater than the thickness T22 of the second barrier layer 342 on the auxiliary holes 362 and 363.
  • the second barrier layer on the substrate 310 other than the assembly hole 361 and the auxiliary holes 362 and 363 Layer 342 may remain with a predetermined thickness T23.
  • the thickness of the second barrier layer 342 on the substrate 310 other than the assembly hole 361 and the auxiliary holes 362 and 363 may be reduced from T22 to T23.
  • Figure 23 is a plan view showing a display device according to a second embodiment.
  • Figure 24 is a cross-sectional view taken along line E1-E2 of the display device according to the second embodiment.
  • Figure 25 is a cross-sectional view taken along line F1-F2 of the display device according to the second embodiment.
  • the second embodiment is the same as the first embodiment except that the gap (L1 + L2) between the outer side of the semiconductor light emitting device 150 and the inner side of the expansion hole 364 is larger than that of the first embodiment. .
  • components having the same shape, structure, and/or function as those of the first embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • the display device 301 includes a substrate 310, a first assembly wiring 321, a second assembly wiring 322, a first insulating layer 330, It may include a partition 340, a second insulating layer 350, connection electrodes 371 and 372, a third insulating layer 360, and an electrode wire 380.
  • the partition wall 340 may include an assembly hole 361.
  • the partition wall 340 may have an expansion hole 364 having a second diameter D22 that is larger than the first diameter D11 of the assembly hole 361.
  • the expansion hole 364 may be larger than the assembly hole 361 along the circumference of the assembly hole 361 by an interval of L2.
  • the expansion hole 364 may be larger than the semiconductor light emitting device 150 by a distance of (L1 + L2) along the circumference of the semiconductor light emitting device 150.
  • L2 may be 2 ⁇ m or more, but is not limited thereto.
  • the auxiliary holes 362 and 363 may extend outward from the expansion hole 364.
  • the auxiliary holes 362 and 363 may be connected to or communicate with the expansion hole 364.
  • connection electrodes 371 and 372 may be disposed on areas excluding the semiconductor light emitting device 150 among the auxiliary holes 362 and 363 as well as the expansion hole 364 .
  • the area excluding the semiconductor light emitting device 150 may be an area corresponding to (L1+L2).
  • connection electrodes 371 and 372 may be formed by depositing a metal film using a deposition process and then patterning the metal film. At this time, since the metal film is deposited in an area with a sufficient space margin in the side direction of the semiconductor light emitting device 150, it can be deposited thickly. Accordingly, no disconnection occurs in the connection electrodes 371 and 372 formed by patterning the corresponding metal film, thereby preventing lighting defects and improving yield.
  • the gap between the outer side of the semiconductor light-emitting device 150 and the inner side of the assembly hole 361 is the same as that of the outer side of the semiconductor light-emitting device 150 and the inner side of the assembly hole 361 in the first embodiment. It can be L2 larger than the gap between my sides (L1). That is, in the second embodiment, the distance between the outer side of the semiconductor light emitting device 150 and the inner side of the expansion hole 364 may be (L1 + L2).
  • connection electrodes 371 and 372 can be connected to the side of the semiconductor light emitting device 150 through the corresponding gap (L1 + L2) without disconnection.
  • the display device 301 according to the second embodiment can be manufactured through a self-assembly process and a post-process using the backplane substrate 300C shown in FIGS. 26 and 27.
  • an assembly hole 361 and auxiliary holes 362 and 363 may be provided in the backplane substrate 300C.
  • the assembly hole 361 does not vertically overlap each of the first barrier layer 341 and the second barrier layer 342, and the auxiliary holes 362 and 363 vertically overlap the first barrier layer 341.
  • a first barrier layer 341 and a second barrier layer 342 may be formed on the remaining substrate 310 excluding the assembly hole 361 and the auxiliary holes 362 and 363.
  • the first partition layer 341 may be formed in an area of the expansion hole 364 corresponding to the distance L2 from the assembly hole 361.
  • the first barrier layer ( 341) can be removed. Additionally, the first partition layer 341 on the area corresponding to the distance L2 from the assembly hole 361 among the expansion holes 364 may also be removed. Accordingly, the gap between the outer side of the semiconductor light emitting device 150 and the inner side of the expansion hole 364 is (L1+L2), which may be larger than L1 in the first embodiment by L2.
  • the metal film may be deposited not only in the auxiliary holes 362 and 363 but also in the gap (L1 + L2) between the outer side of the semiconductor light emitting device 150 and the inner side of the assembly hole 361. . Accordingly, a sufficient space margin is secured on the side along the circumference of the semiconductor light emitting device 150, so the metal film can be formed relatively thick.
  • connection electrodes 371 and 372 are connected to the side of the semiconductor light emitting device 150 and the first assembly wiring 321 and/or the second assembly line 321 without disconnection. Since it is connected to the assembly wiring 322, lighting defects can be prevented.
  • Figure 28 is a plan view showing a display device according to a third embodiment.
  • the third embodiment is the same as the first or second embodiments except for the auxiliary holes 362-1, 362-2, 363-1, and 363-2.
  • components having the same shape, structure, and/or function as those of the first or second embodiment are assigned the same reference numerals and detailed descriptions are omitted.
  • a plurality of auxiliary holes 362-1, 362-2, 363-1, and 363-2 extend in a lateral direction from the assembly hole 361. It can be formed by extending along.
  • the plurality of auxiliary holes may include a first auxiliary hole and a second auxiliary hole.
  • the first auxiliary hole may include a 1-1 auxiliary hole 362-1 and a 1-2 auxiliary hole 362-2 on the first assembly wiring 321.
  • the second auxiliary hole may include a 2-1 auxiliary hole 363-1 and a 2-2 auxiliary hole 363-2 on the second assembly wiring 322.
  • the 1-1st auxiliary hole 362-1 and the 2-1st auxiliary hole 363-1 may be located on the first diagonal line 391.
  • the 1-2 auxiliary hole 362-2 and the 2-2 auxiliary hole 363-2 may be located on the second diagonal line 392.
  • the first diagonal line 391 and the second diagonal line 392 may intersect each other at 90 degrees, but this is not limited.
  • the 1-1 auxiliary hole 362-1, the 2-1 auxiliary hole 363-1, the 1-2 auxiliary hole 362-2, and the 2-2 auxiliary hole 363-2 are They may be spaced apart from each other by 90 degrees based on the center of the assembly hole 361.
  • the 1-1 auxiliary hole (362-1), the 2-1 auxiliary hole (363-1), the 1-2 auxiliary hole (362-2), and the 2-2 auxiliary hole (363-2) may be positioned radially around the assembly hole 361.
  • the 1-1 auxiliary hole 362-1 and the 1-2 auxiliary hole 362-2 are disposed on the first assembly wiring 321, and the 2-1 auxiliary hole 363-1 and The 2-2 auxiliary hole 363-2 may be disposed on the second assembly wiring 322.
  • Connection electrodes (371 and 372 in FIGS. 12 and 24) are disposed in the assembly hole 361, a plurality of auxiliary holes 362-1, 362-2, 363-1, and 363-2, and the expansion hole 364. You can.
  • the first connection electrode 371 is connected to the first side of the semiconductor light emitting device 150 and the first assembly wiring through the 1-1 auxiliary hole 362-1 and/or 1-2 auxiliary hole 362-2. (321) can be connected.
  • the second connection electrode 372 is connected to the second side of the semiconductor light emitting device 150 and the second assembly wiring through the 2-1 auxiliary hole 363-1 and/or the 2-2 auxiliary hole 363-2. (322) can be connected.
  • the connection electrode may be disposed along the circumference of the semiconductor light emitting device 150.
  • first connection electrode 371 and/or the second connection electrode 372 may be connected to the connection electrode disposed in the area of the assembly hole 361 or the expansion hole 364 excluding the semiconductor light emitting device 150.
  • connection electrodes are electrically connected to the semiconductor light emitting device 150, thereby enabling smoother voltage supply and improving luminance.
  • the semiconductor light emitting device 150 is more tightly coupled to the substrate 310 by using more connection electrodes, so the bonding strength can be further improved.
  • the auxiliary holes 362-1, 362-2, 363-1, and 363-2 are formed at equal intervals from each other, so that the semiconductor light emitting device 150 assembled in the assembly hole 361 during self-assembly ) can be aligned in the correct position without being biased to one side.
  • the display device described above may be a display panel. That is, in the embodiment, the display device and the display panel may be understood to have the same meaning.
  • a display device in a practical sense may include a display panel and a controller (or processor) capable of controlling the display panel to display an image.
  • Embodiments may be adopted in the field of displays that display images or information. Embodiments may be adopted in the field of displays that display images or information using semiconductor light-emitting devices.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.
  • embodiments include TVs, Shiny, mobile terminals such as mobile phones and smart phones, displays for computers such as laptops and desktops, head-up displays (HUDs) for automobiles, backlight units for displays, VR, and AR.
  • HUDs head-up displays
  • MR mixed reality
  • light sources etc.

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Abstract

디스플레이 장치는 기판과, 기판 상에 제1 조립 배선 및 제2 조립 배선과, 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 조립 홀 및 조립 홀의 외측 방향으로 연장되는 적어도 하나 이상의 보조 홀을 갖는 격벽과, 조립 홀에 반도체 발광 소자와, 반도체 발광 소자의 측부에 연결되는 연결 전극을 포함한다. 격벽은 제1 격벽층과, 제1 격벽층 상에 제2 격벽층을 포함할 수 있다. 제1 격벽층의 애싱율은 제2 격벽층의 애싱율과 같거나 크다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
하지만, 아직 마이크로-LED의 자가조립을 통하여 디스플레이를 제조하는 기술에 대한 연구가 미비한 실정이다.
특히 종래기술에서 대형 디스플레이에 수백만 개 이상의 반도체 발광 소자를 신속하게 전사하는 경우 전사 속도(transfer speed)는 향상시킬 수 있으나 전사 불량률(transfer error rate)이 높아질 수 있어 전사 수율(transfer yield)이 낮아지는 기술적 문제가 있다.
관련 기술에서 유전영동(dielectrophoresis, DEP)을 이용한 자가조립 방식의 전사공정이 시도되고 있으나 DEP force의 불균일성 등으로 인해 자가 조립률이 낮은 문제가 있다.
도 1은 비공개 내부기술에서, 조립 홀에 반도체 발광 소자가 배치된 모습을 도시한 평면도이다.
도 1에 도시한 바와 같이, 자가 조립을 이용하여 격벽(6)에 구비된 조립 홀(7)에 반도체 발광 소자(8)가 조립된다.
이후 반도체 발광 소자(8)의 전기적 연결을 위해 증착 공정이 수행되어 반도체 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이에 측부 전극이 형성된다.
하지만, 도 2에 도시한 바와 같이, 반도체 발광 소자(8)의 외 측면과 조립 홀(7)의 내 측면 사이의 협소한 갭으로 인해, 해당 갭에 금속 물질이 쉽게 증착되지 못해 측부 전극(5)의 단선 불량이 발생된다.
이러한 단선 불량을 방지하기 위해, 도 3에 도시한 바와 같이, 조립 홀(7)과 함께 보조 홀(9)이 더 형성된다. 보조 홀(9)에 의해 보조 홀(9)에 의해 금속 물질이 쉽게 증착되므로, 측부 전극의 단선 불량이 발생되지 않는다.
하지만, 도 4에 도시한 바와 같이, 자가 조립을 이해 DEP force가 형성되는 경우, 2개의 반도체 발광 소자(4, 8)이 조립되는 불량이 발생된다.
즉, 조립 홀(7)과 함께 보조 홀(9)도 격벽(6)이 제거되어 형성된다. 격벽(6)이 제거됨에 따라 조립 홀(7)에서의 DEP force의 크기와 유사한 크기의 DEP force가 보조 홀(9)에서도 형성된다. 조립 홀(7)에서의 DEP force의 크기가 반도체 발광 소자(8)을 조립 홀(7)에 조립하기 위해 최적화된 크기인 경우, 보조 홀(9)에 형성된 DEP force는 불필요하다. 이에 따라, 조립 홀(7)에 합당한 반도체 발광 소자(8), 예컨대 적색 반도체 발광 소자뿐만 아니라 다른 조립 홀에 합당한 반도체 발광 소자(4), 예컨대 청색 반도체 발광 소자가 조립되므로, 조립 불량뿐만 아니라 혼색 불량이 발생된다. 여기서, 혼색 불량이라 함은 반도체 발광 소자가 자기가 조립될 조립 홀이 아니라 다른 반도체 발광 소자가 조립될 조립 홀에 조립됨으로써, 해당 조립 홀을 포함하는 서브 화소에서 원하는 컬러 광이 아닌 다른 광이 발광됨을 의미한다.
한편, 단선 불량을 방지하기 위해, 격벽을 제거하여 증막 마진을 확보하는 방안이 제시된 바 있지만, 격벽을 제거하기 위한 애싱 공정의 공정 시간이 너무 오래 걸리는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 연결 전극(측부 전극)의 단선 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 또 다른 목적은 2중 반도체 발광 소자의 조립 불량이나 혼색 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 또 다른 목적은 공정 시간을 단축하고 공정 수를 줄일 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 제1 조립 배선 및 제2 조립 배선; 상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 조립 홀 및 상기 조립 홀의 외측 방향으로 연장되는 적어도 하나 이상의 보조 홀을 갖는 격벽; 상기 조립 홀에 반도체 발광 소자; 및 상기 반도체 발광 소자의 측부에 연결되는 연결 전극;을 포함하고, 상기 격벽은, 제1 격벽층; 및 상기 제1 격벽층 상에 제2 격벽층;을 포함하고, 상기 제1 격벽층의 애싱율(ashing rate)은 상기 제2 격벽층의 애싱율과 같거나 크다.
상기 제1 격벽층의 점도는 상기 제2 격벽층의 점도와 같거나 작을 수 있다.
상기 제2 격벽층의 두께는 상기 제1 격벽층의 두께와 같거나 작을 수 있다.
상기 보조 홀은 상기 제1 격벽층 또는 상기 제2 격벽층이 제거되어 형성될 수 있다.
상기 연결 전극은 상기 조립 홀 및 상기 보조 홀에 배치될 수 있다.
상기 보조 홀의 길이은 상기 제1 조립 배선 또는 상기 제2 조립 배선의 폭보다 작을 수 있다.
상기 보조 홀은, 상기 제1 조립 배선 상에 적어도 하나 이상이 제1 보조 홀; 및 상기 제2 조립 배선 상에 적어도 하나 이상의 제2 보조 홀;을 포함할 수 있다.
상기 제1 보조 홀과 상기 제2 보조 홀은 서로 대칭적으로 위치될 수 있다.
상기 격벽은, 상기 조립 홀을 포함하고, 상기 조립 홀의 제1 직경보다 큰 제2 직경을 갖는 확장 홀을 가지고, 상기 연결 전극은 상기 반도체 발광 소자의 외측면과 상기 확장 홀의 내측면 사이에 배치될 수 있다.
상기 확장 홀의 제2 직경은 상기 조립 홀의 제1 직경보다 2마이크로미터 이상 클 수 있다.
상기 확장 홀은 상기 제1 격벽층이 제거되어 형성될 수 있다.
상기 보조 홀은 상기 확장 홀의 외측 방향으로 연장될 수 있다.
상기 제1 격벽층과 상기 제2 격벽층은 각각 유기물을 포함할 수 있다.
상기 격벽의 두께는 상기 반도체 발광 소자의 두께보다 작을 수 있다.
실시예는 자가 조립을 수행하기 전인 백플레인 기판(300A)은 도 13에 도시한 바와 같이, 조립 홀(361)에서 측방향으로 연장된 보조 홀(362, 363)에 격벽(340)의 일부, 예컨대 제1 격벽층(341)이 형성될 수 있다. 이때, 격벽의 제2 격벽층(342)의 애싱율보다 제1 격벽층(341)의 애싱율이 더 클 수 있다. 이는 곧 제1 격벽층(341)의 점도가 제2 격벽층(342)의 점도보다 작음을 의미할 수 있다.
백플레인 기판(300A)을 대상으로 자가 조립 공정을 수행하여 반도체 발광 소자(150)가 조립된 후(도 16), 애싱 공정이 수행되어 보조 홀(362, 363) 상의 제1 격벽층(341)이 제거됨으로써, 반도체 발광 소자(150)의 측부 상에 충분한 공간 마진이 확보될 수 있다. 따라서, 도 18에 도시한 바와 같이, 금속막(370)이 기판(310) 상에 증착되더라도, 적어도 보조 홀(362, 363)의 사이즈에 대응하는 충분한 공간 마진이 확보되어 금속막(370)의 막질이 향상될 수 있다. 이후 금속막(370)이 패터닝되어 연결 전극(371, 372)이 형성되더라도(도 19), 연결 전극에 단선이 발생하지 않아 점등 불량을 방지하여 수율을 향상시키고 신뢰성을 제고할 수 있다.
한편, 도 23에 도시한 바와 같이, 조립 홀(361)을 포함하고 확장 홀(364)가 구비되며, 해당 확장 홀(364)에 격벽(340)의 일부분, 즉 제1 격벽층(341)이 형성된 백플레인 기판(300C)을 이용하여 반도체 발광 소자(150)가 조립될 수 있다. 이후, 애싱 공정을 이용하여 확장 홀(364) 상의 제1 격벽층(341)이 제거되고, 확장 홀(364) 중에서 반도체 발광 소자(150)의 둘레를 따라 충분한 공간 마진이 확보되고, 이 영역에 연결 전극이 배치되므로 연결 전극이 단선 없이 반도체 발광 소자(150)의 둘레를 따라 배치되므로, 전류 흐름이 보다 더 원활하여 고휘도 디스플레이 구현이 가능하다.
한편, 도 28에 도시한 바와 같이, 복수의 보조 홀(362-1, 362-2, 363-1, 363-2)이 구비되고, 이 복수의 보조 홀(362-1, 362-2, 363-1, 363-2)에 연결 전극이 배치되므로, 더욱 향상된 고휘도 디스플레이 구현이 가능하다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 비공개 내부기술에서, 조립 홀에 반도체 발광 소자가 배치된 모습을 도시한 평면도이다.
도 2는 도 1에 도시된 발광 소자의 측부에 연결된 측부 전극의 단선 결함을 보여주는 단면도이다.
도 3은 단선 결함을 방지하기 위해 구비된 보조 홀을 도시한 평면도이다.
도 4는 불필요하게 증대된 DEP force에 의해 2개의 반도체 발광 소자가 조립된 모습을 도시한 단면도이다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 8은 도 5의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 9은 도 8의 A2 영역의 확대도이다.
도 10는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 11은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 12는 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 13은 제1 실시예에 따른 백플레인 기판을 도시한 단면도이다.
도 14는 제1 실시예에 따른 백플레인 기판을 이용하여 디스플레이 장치를 제조하는 과정을 도시한 모식도이다.
도 15는 1 실시예에 따른 백플레인 기판을 이용하여 디스플레이 장치를 제조하는 과정에서 보조 홀이 형성되는 모습을 도시한다.
도 16 내지 도 20은 제1 실시예에 따른 백플레인 기판을 이용하여 디스플레이 장치를 제조하는 공정을 도시한다.
도 21은 제2 실시예에 따른 백플레인 기판을 도시한 단면도이다.
도 22는 제2 실시예에 따른 백플레인 기판 상에 반도체 발광 소자가 조립된 후 애싱 공정이 수행되는 모습을 도시한다.
도 23은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 24는 제2 실시예에 따른 디스플레이 장치의 E1-E2라인을 따라 절단한 단면도이다.
도 25는 제2 실시예에 따른 디스플레이 장치의 F1-F2라인을 따라 절단한 단면도이다.
도 26 및 도 27은 제3실시예에 따른 백플레인 기판을 도시한 단면도이다.
도 28은 제3 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에 동일하게 적용될 수 있다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 6 및 도 7를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널은 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(DNA)은 표시 영역(DA)을 제외한 영역일 수 있다.
일 예로서, 표시 영역(DA)와 비표시 영역(NDA)은 동일 면상에 정의될 수 있다. 예컨대, 비표시 영역(DNA)은 표시 영역(DA)와 함께 동일 면 상에서 표시 영역(DA)을 둘러쌀 수 있지만, 이에 대해서는 한정하지 않는다.
다른 예로서, 도면에 도시되지 않았지만, 표시 영역(DA)와 비표시 영역(NDA)은 상이한 면 상에 정의될 수 있다. 예컨대, 표시 영역(DA)은 기판의 상면에 정의되고, 비표시 영역(NDA)은 기판의 하면에 정의될 수 있다. 예컨대, 비표시 영역(NDA)은 기판의 하면의 전체 영역 또는 일부 영역 상에 정의될 수도 있다.
한편, 도면에는 표시 영역(DA)과 비표시 영역(NDA)으로 구분되는 것으로 도시되고 있지만, 표시 영역(DA)과 비표시 영역(NDA)으로 구분되지 않을 수도 있다. 즉, 기판의 상면 상에 표시 영역(DA)만 존재하고, 비표시 영역(NDA)가 존재하지 않을 수 있다. 다시 말해, 기판의 상면의 전체 영역이 영상이 디스플레이되는 표시 영역(DA)으로서, 비표시 영역(NDA)인 베젤 영역이 존재하지 않을 수 있다.
디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압(VSS)이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 6에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 7과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 7와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 7에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 7에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 8은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 6의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
도 9은 도 8의 A2 영역의 확대도이다.
도 9을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(sub-pixel)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B0를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 6 및 도 7에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane)일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립 홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립 홀(203)에 용이하게 삽입될 수 있다. 조립 홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립 홀(203)은 홀로 불릴 수도 있다.
조립 홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립 홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립 홀(203)을 가질 수 있다. 예컨대, 조립 홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립 홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립 홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립 홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 10)과 전사 방식 등이 있을 수 있다.
도 10은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10을 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판(200a)의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 10을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립 홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립 홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
반도체 발광 소자(150)는 도시된 바와 같이 수직형 반도체 발광 소자로 구현될 수 있으나 이에 한정되지 않고 수평형 발광 소자가 채용될 수 있다.
반도체 발광 소자(150)는 자성체를 갖는 자성층(미도시)을 포함할 수 있다. 자성층은 니켈(Ni) 등 자성을 갖는 금속을 포함할 수 있다. 유체 내로 투입된 반도체 발광 소자(150)는 자성층을 포함하므로, 조립 장치(1100)로부터 발생하는 자기장에 의해 조립 기판(200)로 이동할 수 있다. 자성층은 발광 소자의 상측 또는 하측 또는 양측에 모두 배치될 수 있다.
조립 기판(200)은 조립될 반도체 발광 소자(150) 각각에 대응하는 한 쌍의 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 제1 조립 배선(201) 및 제2 조립 배선(202) 각각은 Cu, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며 이에 한정되는 않는다.
제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립 홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립 홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립 홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립 홀(207H)이 형성되고, 조립 홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립 홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립 홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립 홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 10을 참조하면, 조립 기판(200)이 챔버에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립 홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립 홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
이때 조립 기판(200)의 조립 홀(207H) 상에 조립된 발광 소자(150)와 조립 배선(201, 202) 사이에 소정의 솔더층(미도시)이 형성되어 발광 소자(150)의 결합력을 향상시킬 수 있다.
또한 조립 후 조립 기판(200)의 조립 홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 11 내지 도 28을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도1 내지 도 10 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
[제1 실시예]
도 11은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 12는 제1 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 11 및 도 12를 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 격벽(340), 반도체 발광 소자(150) 및 연결 전극(371, 372)을 포함할 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
제1 조립 기판(321) 및 제2 조립 배선(322)은 각각 기판(310) 상에 배치될 수 있다. 예컨대, 제1 조립 기판(321) 및 제2 조립 배선(322)은 각각 동일 층 상에 배치될 수 있다. 예컨대, 제1 및 제2 조립 배선(321, 322) 및 기판(310)의 상면에 접할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 조립 기판(321) 및 제2 조립 배선(322)은 각각 동일한 층에 배치될 수 있다. 예컨대, 제1 조립 기판(321) 및 제2 조립 배선(322)은 각각 서로 나란하게 배치될 수 있다. 제1 조립 기판(321) 및 제2 조립 배선(322)은 각각 자가 조립 방식에서 반도체 발광 소자(150)를 조립 홀(361)에 조립하는 역할을 할 수 있다. 즉, 자가 조립시 제1 및 제2 조립 배선(321, 322)에 공급된 전압에 의해 전기장이 제1 조립 배선(321) 및 제2 조립 배선(322) 사이에 생성되고, 이 전기장에 의해 형성된 DEP force에 의해 조립 장치(도 10의 1100)에 의해 이동 중인 반도체 발광 소자(150)가 조립 홀(361)에 조립될 수 있다. 조립 홀(361)을 반도체 발광 소자의 직경(D1)보다 큰 직경(D11)을 가질 수 있다.
도시되지 않았지만, 제1 조립 배선(321) 및 제2 조립 배선(322)은 서로 상이한 층 상에 배치될 수도 있다.
격벽(340)은 제1 및 제2 조립 배선(321, 322) 상에 배치될 수 있다. 격벽(340)은 반도체 발광 소자(150)가 조립되기 위한 조립 홀(361) 및 보조 홀(362, 363)을 가질 수 있다. 예컨대, 조립 홀(361) 및 보조 홀(362, 363) 내에 제1 절연층(330)이 노출될 수 있다. 예컨대, 조립 홀(361)의 바닥면은 절연층(330)의 상면일 수 있다. 보조 홀(362, 363)은 조립 홀(361)의 외측 방향으로 연장될 수 있다.
격벽(340)은 반도체 발광 소자(150)의 두께(T2)를 고려하여 그 두께가 결정될 수 있다. 예컨대, 격벽(340)의 두께(T1)는 반도체 발광 소자(150)의 두께(T2)보다 작을 수 있다. 따라서, 반도체 발광 소자(150)의 상측은 격벽(340)의 상면보다 더 높게 위치될 수 있다. 즉, 반도체 발광 소자(150)의 상측은 격벽(340)의 상면으로부터 상부 방향으로 돌출될 수 있다.
조립 홀(361)의 형성을 위한 공차 마진과 조립 홀(361) 내에 반도체 발광 소자(150)가 용이하게 조립되도록 하기 위한 마진 등을 고려하여 조립 홀(361)의 사이즈가 결정될 수 있다. 예컨대, 조립 홀(361)의 사이즈는 반도체 발광 소자(150)의 사이즈보다 클 수 있다. 예컨대, 반도체 발광 소자(150)가 조립 홀(361)의 중심에 조립되었을 때 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 거리는 2㎛ 이하일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 반도체 발광 소자(150)가 조립 홀(361)의 중심에 조립되었을 때 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격(L1)은 1.5㎛이하일 수 있다.
예컨대, 조립 홀(361)은 반도체 발광 소자(150)의 형상에 대응하는 형상을 가질 수 있다. 예컨대, 반도체 발광 소자(150)가 원형인 경우, 조립 홀(361) 또한 원형일 수 있다. 예컨대, 반도체 발광 소자(150)가 직사각형인 경우, 조립 홀(361) 또한 직사각형일 수 있다.
격벽(340)은 조립 홀(361)의 측 방향으로 연장되는 적어도 하나 이상의 보조 홀(362, 363)을 가질 수 있다.
예컨대, 보조 홀은 제1 조립 배선(321) 상에 형성된 제1 보조 홀(362)과 제2 조립 배선(322) 상에 형성된 제2 보조 홀(363)을 포함할 수 있다. 예컨대, 제1 보조 홀(362)과 제2 보조 홀(363)은 Y 방향을 따라 배치될 수 있다. 예컨대, 제1 보조 홀(362)은 조립 홀(361)에서 -Y 방향을 따라 연장되어 형성되고, 제2 보조 홀(363)은 조립 홀(361)에서 +Y 방향을 따라 연장되어 형성될 수 있다.
제1 보조 홀(362)과 제2 보조 홀(363)은 서로 대칭적으로 위치될 수 있다. 예컨대, 도 11에 도시한 바와 같이, 제1 보조 홀(362)은 조립 홀(361)로부터 (-)Y축 방향, 즉 제1 조립 배선을 수직으로 가로지르는 방향으로 배치되고, 제2 보조 홀(363)은 조립 홀(361)로부터 (+)Y축 방향, 즉 제2 조리 배선을 수직으로 가로지르는 방향으로 배치될 수 있다.
한편, 보조 홀(362, 363)은 연결 전극(371, 372)을 형성하기 위한 금속막이 끊김 없이 연속적으로 이어져 증착되도록 충분한 공간을 가질 수 있다. 예컨대, 보조 홀(362, 363)은 폭(W11)과 길이(L11)이 동일할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 폭(W11)은 2㎛ 내지 4㎛일 수 있다. 예컨대, 길이(L11)는 2㎛ 내지 4㎛일 수 있다. 폭(W11)이나 길이(L11)가 2㎛ 미만인 경우, 보조 홀(362, 363)의 공간이 좁아 금속막에 끊김이 발생될 수 있다. 폭(W11)이나 길이(L11)가 4㎛ 초과하는 경우, 공간이 커져 자가 조립시 보조 홀(362, 363)에 또 다른 반도체 발광 소자가 부착되어 조립 불량이 발생되고 반도체 발광 소자의 낭비가 초래되어 제조 단가가 상승될 수 있다.
예컨대, 보조 홀(362, 363)의 폭(W11) 또는 길이(L11)는 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격(L1)보다 클 수 있다. 보조 홀(362, 363)의 폭(W11) 또는 길이(L11)가 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격(L1)보다 크므로, 보조 홀(362, 363)에 금속막이 증착되어 연결 전극(371, 372)이 형성되는 경우, 연결 전극(371, 372)에 전기적 단선이 형성되지 않아 점등 불량이 방지될 수 있다.
예컨대, 보조 홀(362, 363)의 길이(L11)은 제1 조립 배선(321) 또는 제2 조립 배선(322)의 폭(W1, W2)보다 작을 수 있다. 보조 홀(362, 363)의 길이(L11)가 제1 조립 배선(321) 또는 제2 조립 배선(322)의 폭(W1, W2)보다 큰 경우, 보조 홀(362, 363)에 배치된 연결 전극(371, 372)과 인접하는 화소에 배치된 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과의 전기적 쇼트가 발생할 수 있다.
한편, 앞서 기술한 바와 같이, 보조 홀(362, 363)에 의해 불필요한 DEP force가 증대되어, 2중 반도체 발광 소자로 인한 조립 불량이나 혼색 불량이 발생할 수 있다.
실시예에 따르면, 격벽(340)을 제1 격벽층(341)과 제2 격벽층(342)으로 구성하고, 자가 조립 전에는 제1 격벽층(341)이 보조 홀(362, 363)에 배치됨으로써, 자가 조립 시 불필요한 DEP force의 증대로 인한 조립 불량이나 혼색 불량이 방지될 수 있다.
실시예에 따르면, 자가 조립 공정을 이용하여 반도체 발광 소자(150)가 조립 홀(361)에 조립된 후, 보조 홀(362, 363) 상의 제1 격벽층(341)이 제거됨으로써, 이후에 반도체 발광 소자(150)의 측부 상에 형성될 연결 전극(371, 372)에 단선이 발생하지 않을 수 있다.
애싱 공정을 이용하여 보조 홀(362, 363) 상의 제1 격벽층(341)이 제거될 수 있다. 예컨대, 제1 격벽층(341) 및 제2 격벽층(342)은 각각 서로 상이한 점도를 점도를 갖는 유기물로 이루어질 수 있다. 예컨대, 제1 격벽층(341)의 점도는 제2 격벽층(342)의 점도와 같거나 작을 수 있다. 예컨대, 제1 격벽층(341)은 HI-900으로서 10cp 이하의 점도를 가질 수 있다. 예컨대, 제2 격벽층(342)은 JSR로서 대략 90cp일 수 있다.
점도와 애싱율(ashing rate)(또는 식각율)은 반비례 관계일 수 있다. 예컨대, 점도가 낮을수록 애싱율이 커질 수 있다. 이에 따라, 제1 격벽층(341)의 애싱율은 제2 격벽층(342)의 애싱율과 같거나 클 수 있다.
백플레인 기판에서 제2 격벽층(342)의 두께는 제1 격벽층(341)의 두께보다 클 수 있다. 이후, 애싱 공정이 수행됨으로써, 보조 홀(362, 363) 상의 제1 격벽층(341)이 제거되어, 반도체 발광 소자(150)의 측부 상의 전기적 연결을 위한 마진 공간이 충분히 확보될 수 있다. 이후, 증착 공정을 이용하여 보조 홀(362, 363)을 통해 반도체 발광 소자(150)의 측부 상에 연결 전극(371, 372)이 형성됨으로써, 연결 전극(371, 372)의 단선 불량이 방지될 수 있다. 보다 상세한 설명은 후술하기로 한다.
한편, 격벽(340)의 두께(T1)은 반도체 발광 소자(150)의 두께(T2)보다 작도록 함으로써, 연결 전극(371, 372)으로 형성될 금속막이 반도체 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격(L1)에 보다 용이하게 증착되도록 하여, 연결 전극(371, 372)의 단선 불량을 줄일 수 있다.
한편, 반도체 발광 소자(150)는 조립 홀(361)에 배치될 수 있다.
반도체 발광 소자(150)는 적색 광을 생성하는 적색 반도체 발광 소자, 녹색 광을 생성하는 녹색 반도체 발광 소자 및 청색 광을 생성하는 청색 반도체 발광 소자 중 를 포함할 수 있다.
예컨대, 자가 조립시, 동일한 챔버(도 10의 1300)에 분산된 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자가 동일한 조립 장치(1100)에 의해 동시에 이동되어, 대응하는 서브 화소(도 9의 PX1, PX2, PX3) 각각의 조립 홀(361)에 조립될 수 있다.
서브 화소(도 9의 PX1, PX2, PX3) 각각의 조립 홀(361)의 사이즈가 동일한 경우, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자가 자신이 조립될 조립 홀(361)에 조립되지 않고 다른 조립 홀(361)에 조립될 수 있다. 이러한 문제를 해소하기 위해, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각의 형상을 달리하고, 그 상이한 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각의 형상에 대응하도록 조립 홀(361)이 형성될 수 있다. 즉, 반도체 발광 소자(150)들 간의 배타성을 높여 조립 불량이나 혼색 불량을 방지할 수 있다.
예컨대, 적색 반도체 발광 소자의 형상은 원형이고, 녹색 반도체 발광 소자의 형상은 제1 단축과 제1 장축을 갖는 제1 타원형이며, 청색 반도체 발광 소자의 형상은 제1 단축보다 작은 제2 단축과 제1 장축보다 큰 제2 장축을 갖는 제2 타원형일 수 있다.
반도체 발광 소자(150)는 조립 홀(361) 내에 배치되어 컬러 광을 생성할 수 있다. 상술한 바와 같이, 반도체 발광 소자(150)는 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 중 하나를 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 제1 서브 화소(도 9의 PX1)에 배치되고, 녹색 반도체 발광 소자는 제2 서브 화소(PX2)에 배치되며, 청색 반도체 발광 소자는 제3 서브 화소(PX3)에 배치될 수 있다. 따라서, 제1 서브 화소(PX1)에서 출사된 적새 광, 제2 서브 화소(PX2)에서 출사된 녹새 광 및 제3 서브 화소(PX3)에서 출사된 청색 광에 의해 풀 컬러 영상이 표시될 수 있다.
실시예의 반도체 발광 소자(150)는 수직형 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 반도체 발광 소자(150)가 조립 홀(361)에 조립된 후, 반도체 발광 소자(150)의 전극(154)은 하부 전극 배선, 즉 제1 조립 배선(321) 또는 제2 조립 배선(322)에 전기적으로 연결되고, 반도체 발광 소자(150)의 상측은 전극 배선(380)에 전기적으로 연결될 수 있다.
한편, 반도체 발광 소자(150)는 발광부(151, 152, 153), 전극(154) 및 패시베이션층(157)를 포함할 수 있다. 제1 실시예에 따른 반도체 발광 소자(150)는 이보다 더 많은 구성 요소를 포함할 수도 있다.
발광부(151, 152, 153)는 제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)을 포함하지만, 이보다 더 많은 구성 요소가 포함될 수도 있다.
제1 도전형 반도체층(151)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
전극(154)은 제1 도전형 반도체층(151)의 하측에 배치될 수 있다. 전극(154)은 적어도 하나 이상의 층을 포함할 수 있다. 예컨대, 전극(154)은 반도체 발광 소자(150)를 기판(310)에 본딩하기 위한 본딩층과 발광부(151, 152, 153)의 하측, 예컨대 제1 도전형 반도체층(151)에 본딩층을 접합하기 위한 접합층을 포함할 수 있다. 예컨대, 본딩층은 인듐(In), 주석(Sn) 등으로 이루어질 수 있다. 예컨대, 접합층(154_2)은 티타늄(Ti), 크롬(Cr) 등으로 이루어질 수 있다.
도시되지 않았지만, 제2 도전형 반도체층(153) 상에 제2 전극이 배치될 수 있다. 제2 전극은 적어도 하나 이상의 층을 포함할 수 있다. 제2 전극은 투명 도전층과 자성층을 포함할 수 있다. 투명 도전층은 투명한 도전성 물질, 예컨대 ITO로 이루어질 수 있다. 투명 도전층은 전극 배선(380)에서 공급된 전압에 의한 전류가 제2 도전형 반도체층(153)의 전 영역으로 고르게 퍼지도록 하는 전류 스프레딩 효과를 얻을 수 있다. 즉, 투명 도전층에 의해 제2 도전형 반도체층(153)의 전 영역에 고르게 전류가 퍼져, 제2 도전형 반도체층(153)의 전 영역에서 정공이 생성되므로, 정공 생성량을 늘려 활성층(152)에서 정공과 전자의 재결합에 의해 생성되는 광량을 증가시켜 광 효율을 높일 수 있다. 광 효율의 증가는 휘도의 향상으로 이어질 수 있다.
자성층은 니켈(Ni), 코발트(Co), 철(Fe) 등을 포함할 수 있다. 자성층은 SmCo, Gd계, La계, Mn계 금속을 포함할 수 있다. 자성층은 자가 조립시 조립 장치(도 1100)에 구비된 자성체에 의해 자화되어, 반도체 발광 소자(150)가 자성체와 인력이 작용하도록 하는 역할을 한다. 따라서, 자가 조립시, 자성체의 이동에 따라 반도체 발광 소자(150)가 보다 빠르고 신속하게 이동되도록 하여, 공정 시간을 단축하고 조립 수율을 향상시킬 수 있다.
패시베이션층(157)은 발광부(151, 152, 153)를 보호할 수 있다.
패시베이션층(157)은 자가 조립시 반도체 발광 소자(150)가 뒤집히지 않고 반도체 발광 소자(150)의 하측, 즉 제1 도전형 반도체층(151)의 하면이 제1 절연층(330)의 상면을 마주보도록 할 수 있다. 따라서, 자가조립시, 반도체 발광 소자(150)의 하측은 제1 절연층(330)을 마주보고 위치되고 반도체 발광 소자(150)의 상측은 상부 방향을 향해 위치됨으로써, 반도체 발광 소자(150)가 뒤집혀 조립되는 오정렬을 방지할 수 있다.
연결 전극(371, 372)은 격벽(340)의 보조 홀(362, 363)에 배치될 수 있다. 연결 전극(371, 372)은 격벽(340)의 보조 홀(362, 363)에서 반도체 발광 소자(150)의 측부에 전기적으로 연결될 수 있다. 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격(L1)보다 큰 보조 홀(362, 363)이 구비되어, 이 보조 홀(362, 363)을 통해 연결 전극(371, 372)가 형성되어 연결 전극(371, 372)에 단선이 발생하지 않는다.
예컨대, 연결 전극(371, 372)의 제1 측은 제1 절연층(330)을 통해 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전기적으로 연결되고, 연결 전극(371, 372)의 제2 측은 반도체 발광 소자(150)의 측부와 전기적으로 연결될 수 있다.
예컨대, 연결 전극(371, 372)은 전기 전도성이 우수한 적어도 하나 이상의 층으로 이루어질 수 있다. 예컨대, 연결 전극(371, 372)은 몰리브덴(Mo)을 포함하는 제1 층, 알루미늄(Al)을 포함하는 제2 층 및 몰리브덴(Mo)을 포함하는 제3 층을 포함할 수 있다.
비공개 내부 기술에 따르면, 조립 홀(361)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이의 간격(L1)이 매우 좁고, 이 좁은 간격(L1)을 갖는 영역 상에 연결 전극(371, 372)을 형성하기 위한 금속막이 증착되므로, 금속막이 연속적으로 이어지지 않고 끊기는 현상이 발생된다. 금속막이 패터닝되어 연결 전극(371, 372)이 형성되더라도 해당 끊긴 부분에 전기적 단선이 발생되어 점등 불량이 발생된다.
하지만, 실시예에 따르면, 반도체 발광 소자(150)가 조립되는 격벽(340)의 조립 홀(361)로부터 측 방향으로 연장되어 보조 홀(362, 363)이 형성되고 이 보조 홀(362, 363)에 연결 전극(371, 372)이 배치됨으로써, 연결 전극(371, 372)이 단선 없이 반도체 발광 소자(150)의 측부에 전기적으로 연결되어 점등 불량을 방지할 수 있다.
즉, 조립 홀(361)에서 연장된 보조 홀(362, 363)에는 반도체 발광 소자(150)가 배치되지 않는 빈 공간일 수 있다. 따라서, 반도체 발광 소자(150)가 조립 홀(361)에 조립된 후, 금속막이 격벽(340) 및 반도체 발광 소자(150) 상에 증착되는 경우, 금속막이 보조 홀(362, 363)의 내 측면과 조립 홀(361)에 배치된 반도체 발광 소자(150)의 외 측면 사이의 간격(L1)이 적어도 보조 홀(362, 363)의 연장 길이(L11)만큼 증가되므로 보조 홀(362, 363)의 내 측면과 조립 홀(361)에 배치된 반도체 발광 소자(150)의 외 측면 사이의 영역 상에 증착된 금속막이 끊김 없이 연속적으로 이어질 수 있다. 따라서, 해당 금속막을 패턴닝하여 연결 전극(371, 372)이 형성된 경우, 연결 전극(371, 372)이 전기적 단선 없이 반도체 발광 소자(150)의 측부에 전기적으로 연결되어 점등 불량이 방지될 수 있다.
한편, 연결 전극은 제1 보조 홀(362)에 배치되는 제1 연결 전극(371)과 제2 보조 홀(363)에 배치되는 제2 연결 전극(372)을 포함할 수 있다.
예컨대, 제1 연결 전극(371)은 제1 보조 홀(362)에서 조립 홀(361)을 통해 반도체 발광 소자(150)의 제1 측부(158a)에 전기적으로 연결될 수 있다. 예컨대, 제2 연결 전극(372)은 제2 보조 홀(363)에서 조립 홀(361)을 통해 반도체 발광 소자(150)의 제2 측부(158b)에 전기적으로 연결될 수 있다.
실시예에서는 반도체 발광 소자(150)의 측부에 2개의 연결 전극, 즉 제1 및 제2 연결 전극(371, 372)이 전기적으로 연결되고 있지만, 제1 및 제2 연결 전극(371, 372) 중 하나의 연결 전극만 반도체 발광 소자(150)의 측부에 연결되고 나머지 연결 전극은 생략될 수도 있다.
제1 및 제2 연결 전극(371, 372) 각각은 반도체 발광 소자(150)의 측부에 접하는 제1 연결 영역(371_1, 372_1), 제1 연결 영역(371_1, 372_1)에서 연장되어 제1 및 제2 조립 배선(321, 322) 중 하나의 조립 배선의 상면에 접하는 제2 연결 영역(371_2, 372_2) 및 제2 연결 영역(371_2, 372_2)에서 연장되어 보조 홀(362, 363)의 내 측면에 접하는 제3 연결 영역(371_3, 372_3)을 포함할 수 있다.
제1 연결 영역(371_1, 372_1)의 상측은 반도체 발광 소자(150)의 패시베이션층(157)과 접하고, 제1 연결 영역(371_1, 372_1)의 하측은 반도체 발광 소자(150)의 제1 도전형 반도체층(151)의 측면 및/또는 전극(154)의 측면에 접할 수 있다.
제1 연결 영역(371_1, 372_1)과 제3 연결 영역(371_3, 372_3)은 동일한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도시되지 않았지만, 연결 전극은 조립 홀(361) 내에 반도체 발광 소자(150)의 둘레를 따라 배치될 수 있다. 예컨대, 연결 전극은 조립 홀(361)의 내 측면과 반도체 발광 소자(150)의 외 측면 사이에 배치될 수 있다.
예컨대, 조립 홀(361)의 연결 전극의 제1 측은 보조 홀(362, 363)에서 제1 연결 전극(371)에 연결되고, 조립 홀(361)의 연결 전극의 제2 측은 보조 홀(362, 363)에서 제2 연결 전극(372)에 연결될 수 있다.
한편, 조립 홀(361)과 보조 홀(362, 363)은 연통되므로, 연결 전극(371, 372)을 형성하기 위해 금속막이 증착되는 경우, 증착막이 조립 홀(361)과 보조 홀(362, 363) 사이에서 연속적으로 이어져 형성될 수 있다. 따라서, 조립 홀(361)의 연결 전극이 보조 홀(362, 363)을 통해 제1 연결 전극(371) 및/또는 제2 연결 전극(372)에 연결될 수 있다.
그러므로, 제1 연결 영역(371_1, 372_1)이 조립 홀(361)에서 반도체 발광 소자(150)의 둘레를 따라 반도체 발광 소자(150)의 측부에 접하고, 제2 연결 영역(273_2)이 보조 홀(362, 363)에서 반도체 발광 소자(150)의 둘레를 따라 제1 및 제2 조립 배선(321, 322) 중 하나의 조립 배선의 상면에 접할 수 있다. 또한, 조립 홀(361)의 제2 연결 영역(273_2)는 보조 홀(362, 363)에서 제2 연결 영역(371_2, 372_2)으로 연장되어 보조 홀(362, 363)의 내 측면에 접할 수 있다.
실시예에 따르면, 연결 전극(371, 372)이 조립 홀(361)뿐만 아니라 보조 홀(362, 363)에도 배치되고, 또한 반도체 발광 소자(150)의 측면, 제1 절연층(330)을 통한 제1 및/또는 제2 조립 배선(321, 322)의 상면 그리고 조립 홀(361) 및 보조 홀(362, 363)의 내 측면에 부착됨으로써, 반도체 발광 소자(150)의 결합력이 강화되어 신뢰성이 제고될 수 있다.
한편, 제1 연결 전극(371)은 제1 홈(376)을 가지고, 제2 연결 전극(372)은 제2 홈(377)을 가질 수 있다. 제1 홈(376) 및 제2 홈(377)은 증착을 위한 공간 마진이 충분한 영역에 금속막이 형성되고, 금속막의 두께도 얇음으로 인해 형성될 수 있다.
한편, 제1 실시예에 따른 디스플레이 장치(300)은 제1 절연층(330), 제2 절연층(350), 제3 절연층(360) 및 전극 배선(380)을 포함할 수 있다.
제1 절연층(330)은 기판(310) 상에 배치될 수 있다. 예컨대, 제1 절연층(330)은 무기 물질이나 유기 물질로 이루어질 수 있다. 예컨대, 제1 절연층(330)은 DEP force와 관련된 유전율을 갖는 물질로 이루어질 수 있다.
제2 절연층(350)은 제1 홈(376) 및 제2 홈(377) 각각에 배치될 수 있다. 나중에 제조 공정에서 설명하겠지만, 격벽(340)은 연결 전극(371, 372)의 높이를 결정하는 스토퍼(stopper)로서의 역할을 할 수 있다. 즉, 제2 절연층(350)의 높이만큼 연결 전극(371, 372)의 높이가 형성될 수 있다. 즉, 제2 절연층(350)의 높이를 높이면, 연결 전극(371, 372)의 높이도 높아질 수 있다.
제3 절연층(360)은 격벽(340) 및 제2 절연층(350) 상에 배치될 수 있다. 제3 절연층(360)은 전극 배선(380)이나 다른 층을 용이하게 형성하도록 하기 위한 평탄화층일 수 있다. 따라서, 제3 절연층(360)이 상면은 평평한 면을 가질 수 있다. 제1 내지 제3 절연층(330, 350, 360)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예컨대, 제1 내지 제3 절연층(330, 350, 360) 중 적어도 하나 이상의 절연층은 유기 물질로 이루어질 수 있다. 예컨대, 제1 내지 제3 절연층(330, 350, 360) 중 적어도 2개 이상의 절연층은 동일한 물질로 이루어질 수 있다.
전극 배선(380)은 제3 절연층(360) 상에 배치되어, 제3 절연층(360)을 통해 반도체 발광 소자(150)에 전기적으로 연결될 수 있다. 예컨대, 전극 배선(380)은 제3 절연층(360) 및 반도체 발광 소자(150)의 패시베이션층(157)을 통해 발광부(151, 152, 153)의 상측과 전기적으로 연결될 수 있다.
따라서, 제1 조립 배선(321) 및/또는 제2 조립 배선(322)과 전극 배선(380)에 공급된 전압에 의해 반도체 발광 소자(150)가 발광될 수 있다.
제1 실시예에 따르면, 격벽(340)이 애싱율이 서로 상이한 제1 격벽층(341)과 제2 격벽층(342)를 포함함으로써, 자기 조립 전에는 제1 격벽층(341)이 보조 홀(362, 363)에 배치되어 조립 불량이나 혼색 불량이 방지되고 자가 조립 이후에는 보조 홀(362, 363) 상의 제1 격벽층(341)이 제거되어 연결 전극(371, 372)의 단선 불량이 방지될 수 있다.
제1 실시예에 따르면, 연결 전극(371, 372)이 조립 홀(361)뿐만 아니라 보조 홀(362, 363)에도 배치되고, 또한 반도체 발광 소자(150)의 측면, 제1 절연층(330)을 통한 제1 및/또는 제2 조립 배선(321, 322)의 상면 그리고 조립 홀(361) 및 보조 홀(362, 363)의 내 측면에 부착됨으로써, 반도체 발광 소자(150)의 결합력이 강화되어 신뢰성이 제고될 수 있다.
한편, 앞서 기술한 바와 같이, 보조 홀(362, 363)이 격벽(340)이 완전히 제거되는 경우, 자가 조립시 보조 홀(363, 363)에 형성된 불필요한 DEP force에 의해 2개 이상의 반도체 발광 소자가 조립 홀(361)에 조립되어 조립 불량이나 혼색 불량이 발생된다.
실시예는 자가 조립 전후에 따라 보조 홀(362, 363)에 격벽(340)의 일부 남기기나 전부 제거함으로써, 조립 불량이나 혼색 불량을 방지할 수 있다. 아울러, 보조 홀(362, 363)의 공간 마진으로 인해 연결 전극(371, 372)의 단선 불량도 방지할 수 있다.
우선, 도 13에 도시한 바와 같은 백플레인 기판(300A)가 마련될 수 있다. 백플레인 기판(300A)은 자가 조립 공정과 전기적 연결과 같은 후공정을 수행하여 디스플레이 장치(300)를 제조하기 위한 베이스 기판일 수 있다.
기판(310) 상에 제1 조립 배선(321) 및/또는 제2 조립 배선(322), 절연층(330), 조립 홀(361) 및 보조 홀(362, 363)을 갖는 격벽(340)이 형성되어 백플레인 기판(300A)이 제조될 수 있다.
격벽(340)은 제1 격벽층(341)과 제1 격벽층 상에 제2 격벽층(342)이 형성될 수 있다. 제1 격벽층(341)은 조립 홀(361)에 형성되지 않고 보조홀에 형성될 수 있다. 즉, 제1 격벽층(341)은 조립 홀(361)을 제외한 기판(310) 상에 형성될 수 있다. 제2 격벽층(342)은 조립 홀(361) 및 보조 홀(362, 363)에 형성되지 않을 수 있다. 즉, 제2 격벽층(342)은 조립 홀(361) 및 보조 홀(362, 363)을 제외한 기판(310) 상에 형성될 수 있다.
제1 격벽층(341)은 조립 홀(361)과 수직으로 중첩하지 않지만, 보조 홀(362, 363)과 수직으로 중첩될 수 있다. 제2 격벽층(342)은 조립 홀(361) 및 보조 홀(362, 363) 각각과 수직으로 중첩되지 않을 수 있다.
격벽(340)은 조립 홀(361)에서 외측 방향으로 볼 때, 제1 격벽층(341)과 제2 격벽층(342)을 갖는 다단 구조를 가질 수 있다. 즉, 제2 격벽층(342)의 끝단은 보조 홀(362, 363)에서 제1 격벽층(341)의 끝단에서 외측 방향으로 이격되어 위치되어, 제2 격벽층(342)이 보조 홀(362, 363)과 수직으로 중첩되지 않을 수 있다.
한편, 도시되지 않았지만, 백플레인 기판(300A) 상에 복수의 화소 각각에 화소 회로 및 각 화소 회로에 연결된 복수의 신호 라인이 구비될 수 있다. 신호 라인은 도 6 및 도 7에 도시된 데이터 라인들(D1~Dm, 스캔 라인들(S1~Sn), 고전위 전압 라인(VDDL), 저전위 전압 라인(VSSL) 등이 포함될 수 있다.
도 14에 도시한 바와 같이, 백플레인 기판(300A)을 대상으로 자가 조립 공정과 후공정이 수행됨으로써, 반도체 발광 소자(150)가 각 화소에 배열되어 전기적으로 연결된 디스플레이 장치(300)가 제조될 수 있다.
백플레인 기판(300A)이 마련될 수 있다. 도 15(a)에 도시한 바와 같이, 백플레인 기판(300A) 상에 조립 홀(361)이 구비될 수 있다. 앞서 기술한 바와 같이, 격벽(340)을 구성하는 제1 격벽층(341) 및 제2 격벽층(342)에 의해 조립 홀(361)에 형성될 수 있다. 즉, 복수의 화소 각각에 제1 격벽층(341)과 제2 격벽층(342)이 제거됨으로써, 절연층(330)이 노출된 조립 홀(361)이 형성될 수 있다. 도 13에 도시한 바와 같이, 보조 홀(362, 363)에는 제1 격벽층(341)이 형성되어 있어, 완전한 형태의 보조 홀(362, 363)이 형성되지 않아 도 15(a)에 보조 홀(362, 363)을 도시하지 않았다.
도 15(b)에 도시한 바와 같이, 조립 공정이 수행되어, 조립 홀(361)에 반도체 발광 소자(150)가 조립될 수 있다. 이후, 애싱 공정이 수행됨으로써, 보조 홀(362, 363) 상의 제1 격벽층(341)이 제거되어, 절연층(330)이 노출되어 반도체 발광 소자(150)의 측부 상의 공간 마진이 확보될 수 있다.
도 15(c)에 도시한 바와 같이, 증착 공정이 수행되어 금속막이 공간 마진이 충분히 확보된 보조 홀(362, 363)에 증착됨으로써, 이후 패터닝 공정으로 형성된 연결 전극(371, 372)에 단선이 발생하지 않아 점등 불량이 방지될 수 있다.
도 16 내지 도 20은 제1 실시예에 따른 백플레인 기판을 이용하여 디스플레이 장치를 제조하는 공정을 도시한다.
도 16에 도시한 바와 같이, 백플레인 기판(300A)이 마련될 수 있다.
예컨대, 백플레인 기판(300A)이 챔버(도 10의 1300)에 상측에 장착될 수 있다. 반도체 발광 소자(150)는 백플레인 기판(300A)이 챔버(1300)에 장착되기 전에 유체(1200)에 하되거나 챔버(1300)에 장착된 후 투하될 수 있다.
도 13에 도시한 바와 같이, 기판(310) 상에 제1 조립 배선(321) 및/또는 제2 조립 배선(322), 절연층(330), 조립 홀(361) 및 보조 홀(362, 363)을 갖는 격벽(340)이 형성되어 백플레인 기판(300A)이 제조될 수 있다. 격벽(340)은 다단 구조를 갖는 것으로서, 조립 홀(361)에는 제1 격벽층(341) 및 제2 격벽층(342) 모두 형성되지 않고, 보조 홀(362, 363)에는 제1 격벽층(341)만 형성되고, 그 외 기판(310) 상에는 제1 격벽층(341) 및 제2 격벽층(342)이 형성될 수 있다. 제2 격벽층(342)의 두께(T13)는 제1 격벽층(341)의 두께(T11)와 같거나 클 수 있다.
한편, 제1 조립 배선(321) 및 제2 조립 배선(322)에 교류 전압이 인가되어 조립 홀(361)에 DEP force가 형성될 수 있다. 이때, 제1 격벽층(341)의 두께(T11)로 인해 보조 홀(362, 363)에는 DEP force가 미약하거나 형성되지 않을 수 있다.
이후, 자석의 지그 재그 이동이나 회전 운동에 의해 유체(1200) 내의 반도체 발광 소자(150)가 자석을 따라 이동될 수 있다. 상기 이동 중인 반도체 발광 소자(150)가 해당 조립 홀(361)을 지나갈 때, 해당 조립 홀(361)에 형성된 DEP force에 의해 조립 홀(361)에 조립될 수 있다.
도 17에 도시한 바와 같이, 애싱 공정이 수행되어 보조 홀(362, 363) 상의 제1 격벽층(341)이 제거되어, 제1 절연층(330)이 노출될 수 있다. 이에 따라, 조립 홀(361)에 조립된 반도체 발광 소자(150)의 측 방향에 위치된 제1 격벽층(341)이 제거되므로, 제1 격벽층(341)이 제거된 보조 홀(362, 363)에 의해 반도체 발광 소자(150)의 측 방향으로의 공간 마진이 충분히 확보될 수 있다.
한편, 애싱 공정에 의해 제2 격벽층(342)의 상면도 제거되므로, 제2 격벽층(342)의 두께가 T13에서 T12로 감소될 수 있다. 이러한 경우, 제2 격벽층(342)의 두께(T12)는 제1 격벽층(341)의 두께(T11)와 같거나 작을 수 있다.
도 18에 도시한 바와 같이, 식각 공정이 수행되어 조립 홀(361) 및 보조 홀(362, 363)에 노출된 제1 절연층(330)이 제거되어 제1 조립 배선(321) 및/또는 제2 조립 배선(322)이 노출될 수 있다.
이후, 격벽(340) 및 반도체 발광 소자(150) 상에 금속막(370)이 증착될 수 있다. 금속막(370)이 공간 마진이 충분히 확보된 보조 홀(362, 363)에 증착되므로, 해당 보조 홀(362, 363)을 통해 충분한 두께로 형성되어 단선 불량이 방지될 수 있다.
한편, 보조 홀(362, 363)의 사이즈가 크므로, 보조 홀(362, 363)에 금속막에 의해 홈(376, 377)이 형성될 수 있다.
이후, 금속막(370) 상에 절연막(351)이 형성될 수 있다. 절연막은 홈(376, 377)뿐만 아니라 기판(310)의 전 영역 상에 형성될 수 있다. 절연막(351)은 두꺼운 두께 형성이 용이한 유기물로 이루어질 수 있지만, 무기물도 사용 가능하다.
도 19에 도시한 바와 같이, 애싱(ashing) 공정을 수행하여, 홈(376, 377)에 형성된 절연막(351)을 제외한 나머지 절연막(351)을 제거할 수 있다. 홈(376, 377)에 형성된 절연막(351)은 제2 절연층(350)이 될 수 있다.
이후 식각 공정을 수행하여, 금속막(370)이 식가됨으로써, 연결 전극(371, 372)이 형성될 수 있다.
제1 연결 전극(371)은 반도체 발광 소자(150), 예컨대 전극(154)의 제1 측부와 접하는 제1-1 연결 영역(371_1), 제1 연결 영역(371_1)로부터 연장되어 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 상면에 접하는 제2 연결 영역(371_2) 및 제2 연결 영역(371_2)에서 연장되어 제1 보조 홀(362)의 내 측면에 접하는 제3 연결 영역(371_3)을 포함할 수 있다. 마찬가지로, 반도체 발광 소자(150), 예컨대 전극(154)의 제2 측부와 접하는 제1 연결 영역(372_1), 제1 연결 영역(372_1)로부터 연장되어 제1 조립 배선(321) 및/또는 제2 조립 배선(322)의 상면에 접하는 제2 연결 영역(372_2) 및 제2 연결 영역(372_2)에서 연장되어 제2 보조 홀(363)의 내 측면에 접하는 제3 연결 영역(372_3)을 포함할 수 있다.
제2 절연층(350)은 금속막(370)이 절연막(351)의 상면 이하로 더 이상 식각되지 않도록 하는 스토퍼로서의 역할을 할 수 있다.
도 20에 도시한 바와 같이, 기판(310)의 전 영역, 예컨대 격벽(340), 제2 절연층(350) 및 반도체 발광 소자(150) 상에 제3 절연층(360)이 형성되고, 제3 절연층(360) 및 반도체 발광 소자(150)의 패시베이션층(157)이 제거되어 콘택홀이 형성될 수 있다.
이후, 제3 절연층(360) 상에 전극 배선(380)이 형성됨으로써, 전극 배선(380)이 콘택홀을 통해 반도체 발광 소자(150)의 상측에 전기적으로 연결될 수 있다.
한편, 백플레인 기판(300B) 상에 도 21에 도시한 바와 같은 다단 구조를 갖는 격벽(340)이 구비될 수 있다.
도 21에 도시한 바와 같이, 격벽(340)은 제1 격벽층(341)과 제2 격벽층(342)을 가질 수 있다. 조립 홀(361)에는 제1 격벽층(341) 및 제2 격벽층(342)이 형성되지 않을 수 있다. 보조 홀(362, 363)은 도 13과 달리 제2 격벽층(342)이 형성될 수 있다.
조립 홀(361) 및 보조 홀(362, 363) 이외의 기판(310) 상에는 제1 격벽층(341) 및 제2 격벽층(342)이 형성될 수 있다. 이때, 제2 격벽층(342)이 제1 격벽층(341) 상에 형성될 수 있다.
제2 실시예에 따른 백플레인 기판(300B)의 제조 공정은 다음과 같다. 먼저, 기판(310) 상에 제1 조립 배선(321), 제2 조립 배선(322) 및 절연층(330)이 형성될 수 있다. 절연층(330) 상에 제1 절연막이 형성되고 복수의 화소 각각에 해당하는 제1 절연막이 제거되어 절연층(330)이 노출되는 조립 홀(361)이 형성될 수 있다. 조립 홀(361) 이외의 제1 절연막은 두께(T11)를 갖는 제1 격벽층(341)이 될 수 있다.
이후, 제1 절연막 상에 제2 절연막이 형성되고, 하프톤 마스(halftone mask)를 이용하여 노광 공정이 수행될 수 있다. 이때, 제2 절연막이 네거티브 감광물질로 이루어진 경우, 하프톤 마스트는 조립 홀(361)에 해당하는 제2 절연막에 0%의 투과율을 갖는 제1 영역, 보조 홀(362, 363)에 해당하는 제2 절연막에 30%이하의 투과율을 갖는 제2 영역 및 그 외의 기판(310) 상의 제2 절연막에 100%의 투과율을 갖는 제3 영역을 가질 수 있다.
노광 및 현상 공정이 수행됨으로써, 조립 홀(361)에 해당하는 제2 절연막은 제거되어 절연층(330)이 노출되고, 보조 홀(362, 363)에 해당하는 제2 절여막의 상면이 제거되어 두께가 감소된 제2 격벽층(342)이 형성되며, 그 이외의 기판(310)에 해당하는 제2 절연막은 제거되지 않아 보조 홀(362, 363) 상의 제2 격벽층(342)의 두께(T21)보다 큰 두께(T22)를 갖는 제2 격벽층(342)이 형성될 수 있다.
제2 실시예에 따른 백플레인 기판(300B)를 이용하여 디스플레이 장치(301)가 제조될 수 있다.
도 22에 도시한 바와 같이, 조립 공정을 이용하여 반도체 발광 소자(150)가 기판(310) 상의 조립 홀(361)에 조립된 후, 애싱 공정을 이용하여 보조 홀(362, 363) 상의 제2 격벽층(342)이 제거될 수 있다. 이때, 조립 홀(361) 및 보조 홀(362, 363) 이외의 기판(310) 상의 제2 격벽층(342)의 두께(T22)가 보조 홀(362, 363) 상의 제2 격벽층(342)의 두께(T21)보다 크므로, 보조 홀(362, 363) 상의 제2 격벽층(342)이 제거되더라도 조립 홀(361) 및 보조 홀(362, 363) 이외의 기판(310) 상의 제2 격벽층(342)은 소정의 두께(T23)를 갖고 잔존할 수 있다. 조립 홀(361) 및 보조 홀(362, 363) 이외의 기판(310) 상의 제2 격벽층(342)의 두께는 T22로부터 T23으로 감소될 수 있다.
[제2 실시예]
도 23은 제2 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 24는 제2 실시예에 따른 디스플레이 장치의 E1-E2라인을 따라 절단한 단면도이다. 도 25는 제2 실시예에 따른 디스플레이 장치의 F1-F2라인을 따라 절단한 단면도이다.
제2 실시예는 반도체 발광 소자(150)의 외 측면과 확장 홀(364)의 내 측면 사이의 간격(L1+L2)이 제1 실시예에 비해 더 커진 것을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 23 내지 도 25를 참조하면, 제2 실시예에 따른 디스플레이 장치(301)는 기판(310), 제1 조립 배선(321), 제2 조립 배선(322), 제1 절연층(330), 격벽(340), 제2 절연층(350), 연결 전극(371, 372), 제3 절연층(360) 및 전극 배선(380)을 포함할 수 있다.
격벽(340)은 조립 홀(361)을 포함할 수 있다. 격벽(340)은 조립 홀(361)의 제1 직경(D11)보다 큰 제2 직경(D22)을 갖는 확장 홀(364)를 가질 수 있다. 이러한 경우, 확장 홀(364)은 조립 홀(361)의 둘레를 따라 조립 홀(361)보다 L2의 간격만큼 클 수 있다. 여기서,
반도체 발광 소자(150)가 조립 홀(361)에 조립되는 경우, 반도체 발광 소자(150)의 외 측면과 조립 홀(361) 간에 L1의 간격을 가지므로, 반도체 발광 소자(150)의 외 측면과 확장 홀(364) 간에는 (L1+L2)의 간격을 가질 수 있다. 즉, 확장 홀(364)은 반도체 발광 소자(150)의 둘레를 따라 반도체 발광 소자(150)보다 (L1+L2)의 간격만큼 클 수 있다. 여기서, L2는 2㎛이상일 수 있지만, 이에 대해서는 한정하지 않는다.
보조 홀(362, 363)은 확장 홀(364)의 외측 방향으로 연장될 수 있다. 보조 홀(362, 363)은 확장 홀(364)에 연결되거나 연통될 수 있다.
연결 전극(371, 372)이 보조 홀(362, 363)뿐만 아니라 확장 홀(364) 중에서 반도체 발광 소자(150)를 제외한 영역 상에 배치될 수 있다. 여기서 반도체 발광 소자(150)를 제외한 영역은 (L1+L2)에 해당하는 영역일 수 있다.
연결 전극(371, 372)을 형성은 증착 공정을 이용하여 금속막이 증착된 후 패터닝되어 형성될 수 있다. 이때, 금속막이 반도체 발광 소자(150)의 측부 방향으로 충분한 공간 마진을 갖는 영역에 증착되므로, 두껍게 증착이 가능하다. 이에 따라, 해당 금속막의 패터닝으로 형성된 연결 전극(371, 372)에 단선이 발행하지 않아, 점등 불량을 방지하여 수율이 향상될 수 있다.
한편, 제2 실시예에서 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격은 제1 실시예에서 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격(L1)보다 L2만큼 더 클 수 있다. 즉 제2 실시예에서 반도체 발광 소자(150)의 외 측면과 확장 홀(364)의 내 측면 사이의 간격은 (L1+L2)일 수 있다. 이와 같이, 제2 실시예에서 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격이 더 커짐에 따라, 반도체 발광 소자(150)의 측부 상의 공간 마진이 확보되어, 해당 간격(L1+L2)를 통해서도 단선 없이 연결 전극(371, 372)이 반도체 발광 소자(150)의 측부에 연결될 수 있다.
한편, 제2 실시예에 따른 디스플레이 장치(301)는 도 26 및 도 27에 도시된 백플레인 기판(300C)을 대상으로 자가 조립 공정 및 후공정을 통해 제조될 수 있다.
도 26 및 도 27에 도시한 바와 같이, 백플레인 기판(300C)에서 조립 홀(361) 및 보조 홀(362, 363)이 구비될 수 있다. 이때, 조립 홀(361)은 제1 격벽층(341) 및 제2 격벽층(342) 각각과 수직으로 중첩되지 않고, 보조 홀(362, 363)은 제1 격벽층(341)과 수직으로 중첩되며, 조립 홀(361) 및 보조 홀(362, 363)을 제외한 나머지 기판(310) 상에는 제1 격벽층(341)과 제2 격벽층(342)이 형성될 수 있다. 아울러, 확장 홀(364) 중에서 조립 홀(361)로부터 L2의 간격에 해당하는 영역에 제1 격벽층(341)이 형성될 수 있다.
도 26 및 도 27에 도시된 백플레인 기판(300C) 상의 조립 홀(361)에 반도체 발광 소자(150)가 조립된 후, 애싱 공정이 수행되는 경우 보조 홀(362, 363) 상의 제1 격벽층(341)이 제거될 수 있다. 또한 확장 홀(364) 중에서 조립 홀(361)로부터 L2의 간격에 해당하는 영역 상의 제1 격벽층(341)도 제거될 수 있다. 이에 따라, 반도체 발광 소자(150)의 외 측면과 확장 홀(364)의 내 측면 사이의 간격은 (L1+L2)로서, 제1 실시예에서의 L1보다 L2만큼 커질 수 있다.
이후 증착 공정이 수행되는 경우, 금속막이 보조 홀(362, 363)뿐만 아니라 반도체 발광 소자(150)의 외 측면과 조립 홀(361)의 내 측면 사이의 간격(L1+L2)에 증착될 수 있다. 따라서 반도체 발광 소자(150)의 둘레를 따라 측부 상에 충분한 공간 마진이 확보되므로, 금속막이 비교적 두껍게 형성될 수 있다.
따라서, 해당 금속막이 패터닝되어 연결 전극(371, 372)이 형성되는 경우, 연결 전극(371, 372)이 단선 없이 반도체 발광 소자(150)의 측부와 제1 조립 배선(321) 및/또는 제2 조립 배선(322)에 연결되므로, 점등 불량이 방지될 수 있다.
[제3 실시예]
도 28은 제3 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
이하의 설명에서 도 28에 도시되지 않은 도면 부호는 도 12, 도 24 및 조 25에 도시된 도면을 참고한다.
제3 실시예는 4의이 보조 홀(362-1, 362-2, 363-1, 363-2)을 제외하고 제1 실시예 또는 제2 실시예와 동일하다. 제3 실시예에서 1 실시예 또는 제2 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 28을 참조하면, 제3 실시예에 따른 디스플레이 장치(302)에서, 복수의 보조 홀(362-1, 362-2, 363-1, 363-2)가 조립 홀(361)로부터 측 방향을 따라 연장되어 형성될 수 있다.
복수의 보조 홀은 제1 보조 홀과 제2 보조 홀을 포함할 수 있다. 제1 보조 홀은 제1 조립 배선(321) 상에 제1-1 보조 홀(362-1)과 제1-2 보조 홀(362-2)을 포함할 수 있다. 제2 보조 홀은 제2 조립 배선(322) 상에 제2-1 보조 홀(363-1)과 제2-2 보조 홀(363-2)을 포함할 수 있다.
예컨대, 제1-1 보조 홀(362-1) 및 제2-1 보조 홀(363-1)은 제1 대각선(391) 상에 위치될 수 있다. 예컨대, 제1-2 보조 홀(362-2) 및 제2-2 보조 홀(363-2)은 제2 대각선(392) 상에 위치될 수 있다. 제1 대각선(391)과 제2 대각선(392)는 서로 90도 교차할 수 있지만, 이에 대해서는 한정하지 않는다. 따라서, 제1-1 보조 홀(362-1), 제2-1 보조 홀(363-1), 제1-2 보조 홀(362-2) 및 제2-2 보조 홀(363-2)는 조립 홀(361)의 중심을 기준으로 서로 90도 이격될 수 있다.
예컨대, 제1-1 보조 홀(362-1), 제2-1 보조 홀(363-1), 제1-2 보조 홀(362-2) 및 제2-2 보조 홀(363-2)은 조립 홀(361)을 중심으로 방사상으로 위치될 수 있다.
예컨대, 제1-1 보조 홀(362-1) 및 제1-2 보조 홀(362-2)은 제1 조립 배선(321) 상에 배치되고, 제2-1 보조 홀(363-1) 및 제2-2 보조 홀(363-2)은 제2 조립 배선(322) 상에 배치될 수 있다.
연결 전극(도 12 및 도 24의 371, 372)이 조립 홀(361), 복수의 보조 홀(362-1, 362-2, 363-1, 363-2), 확장 홀(364)에 배치될 수 있다. 제1 연결 전극(371)은 제1-1 보조 홀(362-1) 및/또는 제1-2 보조 홀(362-2)을 통해 반도체 발광 소자(150)의 제1 측부와 제1 조립 배선(321)을 연결할 수 있다. 제2 연결 전극(372)은 제2-1 보조 홀(363-1) 및/또는 제2-2 보조 홀(363-2)을 통해 반도체 발광 소자(150)의 제2 측부와 제2 조립 배선(322)을 연결할 수 있다. 아울러, 연결 전극은 반도체 발광 소자(150)의 둘레를 따라 배치될 수 있다. 조립 홀(361) 또는 확장 홀(364) 중에서 반도체 발광 소자(150)를 제외한 영역에 배치될 수 있다. 따라서, 조립 홀(361) 또는 확장 홀(364) 중에서 반도체 발광 소자(150)를 제외한 영역에 배치된 연결 전극에 제1 연결 전극(371) 및/또는 제2 연결 전극(372)이 연결될 수 있다.
제2 실시예에 따르면, 보다 많은 연결 전극이 반도체 발광 소자(150)에 전기적으로 연결됨으로써, 보다 원활한 전압 공급이 가능하여 휘도가 향상될 수 있다.
제2 실시예에 따르면, 보다 많은 연결 전극에 의해 반도체 발광 소자(150)가 더욱 더 단단하게 기판(310)에 결합되므로, 결합력이 더욱 더 향상될 수 있다.
제2 실시예에 따르면, 서로 등 간격으로 보조 홀(362-1, 362-2, 363-1, 363-2)이 형성되므로, 자가 조립시 조립 홀(361)에 조립된 반도체 발광 소자(150)가 한쪽으로 치우치지 않고 정위치로 정렬될 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, VR, AR 또는 MR(mixed Reality)용 디스플레이, 광원 소스 등에 채택될 수 있다.

Claims (14)

  1. 기판;
    상기 기판 상에 제1 조립 배선 및 제2 조립 배선;
    상기 제1 조립 배선 및 상기 제2 조립 배선 상에 배치되고, 조립 홀 및 상기 조립 홀의 외측 방향으로 연장되는 적어도 하나 이상의 보조 홀을 갖는 격벽;
    상기 조립 홀에 반도체 발광 소자; 및
    상기 반도체 발광 소자의 측부에 연결되는 연결 전극;을 포함하고,
    상기 격벽은,
    제1 격벽층; 및
    상기 제1 격벽층 상에 제2 격벽층;을 포함하고,
    상기 제1 격벽층의 애싱율은 상기 제2 격벽층의 애싱율과 같거나 큰,
    디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 격벽층의 점도는 상기 제2 격벽층의 점도와 같거나 작은,
    디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 격벽층의 두께는 상기 제1 격벽층의 두께와 같거나 작은,
    디스플레이 장치.
  4. 제1항에 있어서,
    상기 보조 홀은 상기 제1 격벽층 또는 상기 제2 격벽층이 제거되어 형성되는,
    디스플레이 장치.
  5. 제4항에 있어서,
    상기 연결 전극은 상기 조립 홀 및 상기 보조 홀에 배치되는,
    디스플레이 장치.
  6. 제4항에 있어서,
    상기 보조 홀의 길이은 상기 제1 조립 배선 또는 상기 제2 조립 배선의 폭보다 작은,
    디스플레이 장치.
  7. 제4항에 있어서,
    상기 보조 홀은,
    상기 제1 조립 배선 상에 적어도 하나 이상이 제1 보조 홀; 및
    상기 제2 조립 배선 상에 적어도 하나 이상의 제2 보조 홀;을 포함하는,
    디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 보조 홀과 상기 제2 보조 홀은 서로 대칭적으로 위치되는,
    디스플레이 장치.
  9. 제4항에 있어서,
    상기 격벽은,
    상기 조립 홀을 포함하고, 상기 조립 홀의 제1 직경보다 큰 제2 직경을 갖는 확장 홀을 가지고,
    상기 연결 전극은 상기 반도체 발광 소자의 외측면과 상기 확장 홀의 내측면 사이에 배치되는,
    디스플레이 장치.
  10. 제9항에 있어서,
    상기 확장 홀의 제2 직경은 상기 조립 홀의 제1 직경보다 2마이크로미터 이상 큰,
    디스플레이 장치.
  11. 제9항에 있어서,
    상기 확장 홀은 상기 제1 격벽층이 제거되어 형성되는,
    디스플레이 장치.
  12. 제11항에 있어서,
    상기 보조 홀은 상기 확장 홀의 외측 방향으로 연장되는,
    디스플레이 장치.
  13. 제1항에 있어서,
    상기 제1 격벽층과 상기 제2 격벽층은 각각 유기물을 포함하는,
    디스플레이 장치.
  14. 제1항에 있어서,
    상기 격벽의 두께는 상기 반도체 발광 소자의 두께보다 작은,
    디스플레이 장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090020084A (ko) * 2007-08-22 2009-02-26 한솔엘씨디 주식회사 엘이디 패키지
KR20180000367A (ko) * 2016-06-22 2018-01-03 엘지이노텍 주식회사 반도체 소자
KR20200023328A (ko) * 2020-02-13 2020-03-04 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치
WO2020206985A1 (zh) * 2019-04-12 2020-10-15 云谷（固安）科技有限公司 微发光二极管显示面板及其制备方法
KR102236769B1 (ko) * 2017-07-18 2021-04-06 삼성전자주식회사 엘이디 모듈 제조장치 및 엘이디 모듈 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090020084A (ko) * 2007-08-22 2009-02-26 한솔엘씨디 주식회사 엘이디 패키지
KR20180000367A (ko) * 2016-06-22 2018-01-03 엘지이노텍 주식회사 반도체 소자
KR102236769B1 (ko) * 2017-07-18 2021-04-06 삼성전자주식회사 엘이디 모듈 제조장치 및 엘이디 모듈 제조방법
WO2020206985A1 (zh) * 2019-04-12 2020-10-15 云谷（固安）科技有限公司 微发光二极管显示面板及其制备方法
KR20200023328A (ko) * 2020-02-13 2020-03-04 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치

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