KR20180000367A - 반도체 소자 - Google Patents

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KR20180000367A
KR20180000367A KR1020160077826A KR20160077826A KR20180000367A KR 20180000367 A KR20180000367 A KR 20180000367A KR 1020160077826 A KR1020160077826 A KR 1020160077826A KR 20160077826 A KR20160077826 A KR 20160077826A KR 20180000367 A KR20180000367 A KR 20180000367A
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semiconductor layer
bonding pad
type semiconductor
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KR1020160077826A
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송현돈
강기만
김승환
이종섭
정성달
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엘지이노텍 주식회사
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Abstract

실시 예의 반도체 소자는 기판과, 기판 위에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 제1 도전형 반도체층과 접촉하는 제1 전극과, 제2 도전형 반도체층과 접촉하는 제2 전극과, 제1 전극과 전기적으로 연결된 제1 본딩 패드 및 제1 공간을 사이에 두고 제1 방향으로 제1 본딩 패드와 이격되며, 제2 전극과 전기적으로 연결된 제2 본딩 패드를 포함하고, 제1 방향과 교차하는 제2 방향으로 제1 공간으로부터 연장된 제2 공간에서 제1 전극과 제1 도전형 반도체층이 직접적으로 접촉하지 않고, 제1 도전형 반도체층은 제2 도전형 반도체층과 발광 구조물의 두께 방향으로 중첩하지 않는 제1 영역 및 제2 도전형 반도체층과 상기 발광 구조물의 두께 방향으로 중첩하는 제2 영역을 포함하고, 제1 전극은 제1 도전형 반도체층의 제1 영역 중 제2 공간을 제외한 영역에서 제1 도전형 반도체층과 접촉한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 또는 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등이나 백열등 같은 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성 및 환경 친화성의 장점을 가진다.
뿐만 아니라, 광 검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 감지할 수 있다. 또한, 이러한 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈 또는 가스 검출이나 자외선(UV:Ultra violet) 검출 등을 수행하는 각종 센서에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 그의 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치 및 통신용 모듈에까지 응용이 확대될 수 있다.
전술한 발광 소자 및 이를 포함하는 발광 소자 패키지의 경우, 캐리어가 공급되는 경로와 열이 방출되는 경로가 동일하기 때문에 열이 외부로 방출되기 어려운 열화(thermal degradation) 현상이 발생할 수 있다. 특히, 발광 소자에서 심자외선 파장 대역의 광을 방출시키고자 할 경우, 높은 구동 전압으로 인해 열 손실률이 더욱 높아질 수 있다.
실시 예는 개선된 신뢰성을 갖는 반도체 소자를 제공한다.
일 실시 예에 의한 반도체 소자는, 기판; 상기 기판 위에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층과 접촉하는 제1 전극; 상기 제2 도전형 반도체층과 접촉하는 제2 전극; 상기 제1 전극과 전기적으로 연결된 제1 본딩 패드; 및 제1 공간을 사이에 두고 제1 방향으로 상기 제1 본딩 패드와 이격되며, 상기 제2 전극과 전기적으로 연결된 제2 본딩 패드를 포함하고, 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 공간으로부터 연장된 제2 공간에서 상기 제1 전극과 상기 제1 도전형 반도체층이 직접적으로 접촉하지 않고, 상기 제1 도전형 반도체층은 상기 제2 도전형 반도체층과 상기 발광 구조물의 두께 방향으로 중첩하지 않는 제1 영역; 및 상기 제2 도전형 반도체층과 상기 발광 구조물의 두께 방향으로 중첩하는 제2 영역을 포함하고, 상기 제1 전극은 상기 제1 도전형 반도체층의 상기 제1 영역 중 상기 제2 공간을 제외한 영역에서 상기 제1 도전형 반도체층과 접촉할 수 있다.
예를 들어, 상기 제1 전극은 상기 제2 공간에서 상기 제1 방향으로 서로 단절된 평면 형상을 가질 수 있다.
예를 들어, 상기 반도체 소자는, 상기 제2 공간에서 상기 제1 전극과 상기 제1 도전형 반도체층 사이에 배치된 전류 차단층을 더 포함할 수 있다.
예를 들어, 상기 제2 공간의 상기 제1 방향으로의 길이는 75 ㎛ 내지 200 ㎛일 수 있다.
예를 들어, 상기 제1 본딩 패드는 제1-1 측면; 상기 제1-1 측면의 반대측의 제1-2 측면; 및 상기 제1-1 측면과 상기 제1-2 측면 사이에 위치한 제1-3 측면을 포함하고, 상기 제2 본딩 패드는 상기 제1-1 측면과 상기 제1 방향으로 대향하는 제2-1 측면; 상기 제2-1 측면의 반대측의 제2-2 측면; 및 상기 제2-1 측면과 상기 제2-2 측면 사이에 위치한 제2-3 측면을 포함할 수 있다.
예를 들어, 상기 제1 전극은 상기 제1 본딩 패드의 상기 제1-2 및 제1-3 측면을 에워싸는 평면 형상을 갖는 제1-1 전극; 및 상기 제2 본딩 패드의 상기 제2-2 및 제2-3 측면을 에워싸며 상기 제2 공간을 사이에 두고 상기 제1-1 전극과 이격된 평면 형상을 갖는 제1-2 전극을 포함할 수 있다. 또한, 상기 제1 전극은 상기 제2 공간에서 상기 제1-1 전극과 상기 제1-2 전극 사이에 배치된 제1-3 전극을 더 포함하고, 상기 반도체 소자는 상기 제1-3 전극과 상기 제1 도전형 반도체층 사이에 배치된 전류 차단층을 더 포함할 수 있다.
예를 들어, 상기 반도체 소자는 상기 제2 본딩 패드가 상기 제2 도전형 반도체층과 연결되는 제1 부분과 상기 제1 전극이 상기 제1 도전형 반도체층과 연결되는 제2 부분을 제외하고 상기 발광 구조물의 상부와 측부를 감싸는 제1 절연층; 상기 제1 전극과 전기적으로 연결되고, 상기 제1 절연층에 의해 상기 발광 구조물과 전기적으로 이격된 금속층; 및 상기 금속층과 상기 제2 본딩 패드를 전기적으로 이격시키는 제2 절연층을 더 포함할 수 있다.
예를 들어, 상기 금속층은 제1 반사층; 및 상기 제1 반사층 위에 배치된 배리어층을 포함할 수 있다. 상기 금속층은 상기 제1 반사층과 상기 배리어층 사이에 배치된 스프레드층을 더 포함할 수 있다.
예를 들어, 상기 반도체 소자는, 상기 제2 전극과 상기 제2 본딩 패드 사이 및 상기 제2 전극과 상기 제1 절연층 사이에 배치된 제2 반사층을 더 포함할 수 있다.
예를 들어, 상기 반도체 소자는 상기 기판과 대향하는 서브 마운트; 및 상기 서브 마운트 위에 서로 이격되어 배치되며, 상기 제1 및 제2 본딩 패드와 각각 연결된 제1 및 제2 금속 패드를 더 포함할 수 있다.
예를 들어, 상기 제2 공간은 상기 반도체 소자의 최대 발열 부위에 해당할 수 있다.
예를 들어, 상기 기판은 상기 발광 구조물과 동종의 물질로 이루어지고, 상기 제1 전극은 상기 반도체 소자의 외곽을 따라 형성되는 평면 형상을 가질 수 있다.
실시 예에 따른 반도체 소자는, 최대 발열 부위에서 전극과 반도체층 간의 오믹 접촉을 단절시킴으로써, 열 방출이 원할히 이루어져 열화 현상을 방지할 수 있고, 높은 구동 전압에서도 열 손실률을 개선시켜 긴 수명을 갖는 등, 개선된 신뢰성을 갖는다.
도 1은 일 실시 예에 의한 반도체 소자의 평면도를 나타낸다.
도 2는 다른 실시 예에 의한 반도체 소자의 평면도를 나타낸다.
도 3는 도 1 및 도 2에 도시된 I-I' 선을 따라 절개한 단면도를 나타낸다.
도 4는 도 3에 도시된 금속층의 다른 실시 예의 단면도를 나타낸다.
도 5는 도 1에 도시된 반도체 소자의 국부적인 단면도를 나타낸다.
도 6a는 도 2에 도시된 반도체 소자의 국부적인 단면도를 나타낸다.
도 6b는 비록 도시되지 않았지만, 또 다른 실시 예에 의한 반도체 소자의 국부적인 단면도를 나타낸다.
도 7a 내지 도 7h는 도 1, 도 3 및 도 5에 도시된 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a 내지 도 8h는 도 1, 도 3 및 도 5에 도시된 반도체 소자의 제조 방법을 설명하기 위한 공정 평면도이다.
도 9는 플립칩형 본딩 구조를 갖는 반도체 소자의 단면도를 나타낸다.
도 10은 비교 례에 의한 반도체 소자의 평면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 "상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서 이용될 수도 있다.
반도체 소자는 발광 소자나 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광 소자와 수광 소자는 모두 서로 다른 도전형을 갖는 제1 및 제2 반도체층 및 활성층에 상응하는 제3 반도체층을 포함할 수 있다.
발광 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 물질의 조성에 따라 다를 수 있다.
상술한 발광소자는 발광 소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상 표시 장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상 표시 장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 발광 다이오드 또는 레이저 다이오드가 있다.
발광 다이오드는 상술한 구조의 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하는 점에 있어서는 서로 동일하나, 방출되는 광의 방향성과 위상에서 발광 다이오드와 레이져 다이오드는 서로 차이점을 갖는다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
한편, 수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광 검출기와 같은 반도체 소자는 일반적으로 광 변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광 검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광 검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광 검출기와, MSM(Metal Semiconductor Metal)형 광 검출기 등이 있다.
포토 다이오드(Photodiode) 같은 수광 소자는 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광 전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이하, 실시 예에 의한 반도체 소자(100:100A, 100B)를 직교 좌표계(x, y, z)를 사용하여 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 실시 예는 다른 좌표계를 이용하여 설명할 수 있음은 물론이다. 각 도면에서 x축, y축 및 z축은 서로 직교하는 것으로 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, x축, y축 및 z축은 서로 직교하지 않고 교차할 수도 있다.
또한, 이하에서 설명되는 실시 예에 따른 반도체 소자(100:100A, 100B)는 발광 소자를 의미하지만, 실시 예는 이에 국한되지 않는다.
도 1은 일 실시 예에 의한 반도체 소자(100A)의 평면도를 나타내고, 도 2는 다른 실시 예에 의한 반도체 소자(100B)의 평면도를 나타내고, 도 3는 도 1 및 도 2에 도시된 I-I' 선을 따라 절개한 단면도를 나타낸다.
도 3에 도시된 반도체 소자(100)는 도 1 및 도 2에 도시된 반도체 소자(100A, 100B)와 다른 평면 형상을 가질 수 있고, 도 1 및 도 2에 도시된 반도체 소자(100A, 100B)는 도 3에 도시된 반도체 소자(100)와 다른 단면 형상을 가질 수 있다. 즉, 도 3은 도 1 및 도 2에 도시된 반도체 소자(100A, 100B)의 일 실시 예(100)에 해당할 수 있다.
도 1 및 도 2에 도시된 제1 전극(132A, 132B)은 도 3에 도시된 제1 전극(132)의 실시 예에 해당한다. 제1 전극(132A, 132B)과 제1 및 제2 본딩 패드(142, 144)를 대비시켜 설명하기 위해, 편의상 도 1 및 도 2는 도 3에 도시된 제1 도전형 반도체층(122), 제1 절연층(162), 제1 전극(132A, 132B) 및 제1 및 제2 본딩 패드(142, 144)만을 도시하였다.
도 1 내지 도 3를 참조하면, 실시 예에 의한 반도체 소자(100:100A, 100B)는 기판(110), 발광 구조물(120), 제1 전극(132:132A, 132B), 제2 전극(134), 제1 및 제2 본딩 패드(142, 144), 제2 반사층(152), 제1 및 제2 절연층(162, 164) 및 금속층(170A)을 포함할 수 있다.
기판(110) 위에 발광 구조물(120)이 배치될 수 있다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 또는 Si 중 적어도 하나를 포함할 수 있으나, 실시 예는 기판(110)의 물질에 국한되지 않는다.
기판(110)과 발광 구조물(120) 간의 열 팽창 계수(CTE:Coefficient of Thermal Expansion)의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 더 배치될 수도 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다. 경우에 따라, 도 3에 도시된 바와 같이 버퍼층은 생략될 수도 있다.
발광 구조물(120)은 기판(110) 위에 순차적으로 배치된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.
제1 도전형 반도체층(122)은 기판(110) 위에 배치된다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, 또는 InP 중 적어도 하나를 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치될 수 있다. 활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW:Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
실시 예에 의하면, 활성층(124)은 자외선 파장 대역의 광을 방출할 수 있다. 여기서, 자외선 파장 대역이란, 100 ㎚ 내지 400 ㎚의 파장 대역을 의미할 수 있다. 특히, 활성층(124)은 100 ㎚ 내지 280 ㎚의 심자외선 파장 대역의 광을 방출할 수 있다. 그러나, 실시 예는 활성층(124)에서 방출되는 광의 파장 대역에 국한되지 않는다.
제2 도전형 반도체층(126)은 활성층(124) 위에 배치될 수 있다. 제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있다. 제2 도전형 반도체층(126)은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
한편, 제1 본딩 패드(142)는 제1 전극(132:132A, 132B)과 전기적으로 연결될 수 있다. 즉, 제1 본딩 패드(142)는 후술되는 배리어층(174)과 전기적으로 연결되고, 배리어층(174)은 제1 반사층(172)과 전기적으로 연결되고, 제1 반사층(172)은 제1 전극(132:132A, 132B)과 전기적으로 연결된다. 따라서, 제1 본딩 패드(142)는 금속층(170A)을 통해 제1 전극(132:132A, 132B)과 전기적으로 연결될 수 있다.
도 1 및 도 2를 참조하면, 제1 본딩 패드(142)는 제1-1 측면(142-1), 제1-1 측면(142-1)의 반대측의 제1-2 측면(142-2) 및 제1-3 측면(142-31, 142-32)을 포함할 수 있다. 제1-3 측면(142-31, 142-32)은 제1-1 측면(142-1)과 제1-2 측면(142-2) 사이에 위치한 측면에 해당한다.
제2 본딩 패드(144)는 제2 전극(134)과 전기적으로 연결될 수 있다. 제2 본딩 패드(144)는 제1 공간(S1)을 사이에 두고 제1 방향(예를 들어, z축 방향)으로 제1 본딩 패드(142)와 이격되어 배치될 수 있다. 도 1 및 도 2를 참조하면, 제1 본딩 패드(144)는 제2-1 측면(144-1), 제2-2 측면(144-2) 및 제2-3 측면(144-31, 144-32)을 포함할 수 있다. 제2-1 측면(144-1)은 제1 본딩 패드(142)의 제1-1 측면(142-1)과 제1 방향(예를 들어, z축 방향)으로 대향하는 측면에 해당하고, 제2-2 측면(144-2)은 제2-1 측면(144-1)의 반대측 면에 해당한다. 제2-3 측면(144-31, 144-32)은 제2-1 측면(144-1)과 제2-2 측면(144-2) 사이에 위치한 측면에 해당할 수 있다.
제1 본딩 패드(142) 및 제2 본딩 패드(144) 각각은 발광 구조물(120)과 수직 방향(즉, x축 방향)으로 완전히 중첩되는 부분만을 포함할 수 있다. 수직으로 완전히 중첩될 경우, 제1 본딩 패드(142) 및 제2 본딩 패드(144) 각각은 제1 전극(132)을 위해 형성되는 메사 식각된 부분의 단차를 따라 형성되지 않는다. 따라서, 제1 본딩 패드(142) 및 제2 본딩 패드(144) 각각의 저면에서 크랙이나 보이드가 발생하지 않아 전기적인 신뢰성이 향상될 수 있다.
도 1 및 도 2에 도시된 제2 본딩 패드(144)의 모서리 중 일부(146)는 모따기된 평면 형상을 가질 수 있다. 이는, 제2 본딩 패드(144)를 제1 본딩 패드(142)와 구분 짓는 표식에 불과하며, 실시 예는 이에 국한되지 않는다. 즉, 제2 본딩 패드(144) 대신에 제1 본딩 패드(142)의 모서리 중 일부가 제2 본딩 패드(144)에서와 같은 형상으로 모따기 될 수 있다. 그 밖에, 제1 및 제2 본딩 패드(142, 144)를 서로 구분 짓는 표식은 다양할 수 있다.
제1 본딩 패드(142) 및 제2 본딩 패드(144) 각각은 AuSn 등과 같이 전기적 전도성을 갖는 물질로 구현될 수 있으며, 실시 예는 이에 국한되지 않는다.
또한, 제1 절연층(162)은 제2 본딩 패드(144)가 제2 반사층(152)을 경유하여 제2 도전형 반도체층(126)과 전기적으로 연결되도록 제2 반사층(152)의 제1 부분과 제1 전극(132: 132A, 132B)이 제1 도전형 반도체층(122)과 연결되는 제1 도전형 반도체층(122)의 노출된 상부면 중 제2 부분을 제외하고, 발광 구조물(120)의 상부와 측부를 감싸도록 배치될 수 있다. 제1 절연층(162)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
금속층(170A)은 제1 전극(132:132A, 132B)을 감싸며 배치되고, 제1 절연층(162)에 의해 발광 구조물(120)과 전기적으로 이격될 수 있다. 즉, 메사 식각에 의해 노출된 제2 도전형 반도체층(126)의 측부와 금속층(170A) 사이, 메사 식각에 의해 노출된 활성층(124)과 금속층(170A) 사이 및 메사 식각에 의해 노출된 제1 도전형 반도체층(122)의 측부와 금속층(170A) 사이에 제1 절연층(162)이 배치될 수 있다. 또한, 도시된 바와 같이, 메사 식각에 의해 노출된 제1 도전형 반도체층(122)의 상부면 중 일부까지 연장되어 제1 절연층(162)이 배치될 수 있으나, 실시 예는 이에 국한되지 않는다.
일 실시 예에 의하면, 금속층(170A)은 도 3에 도시된 바와 같이, 제1 반사층(172) 및 배리어층(174)을 포함할 수 있다. 제1 반사층(172)은 도 3에 도시된 반도체 소자(100)가 후술되는 도 9에 예시된 바와 같이 플립 칩 본딩(flip chip bonding) 구조를 가질 때, 활성층(124)에서 방출된 후 기판(110)을 통해 반도체 소자(100)로부터 탈출되지 못하고 제1 및 제2 본딩 패드(142, 144)로 진행하는 빛을 반사시킴으로써 발광 효율을 극대화시키는 역할을 한다.
제1 전극(132)이 발광 구조물(120)의 활성층(124)과 수평 방향으로 이격되어 배치되는 경우, 제1 반사층(172)은 제1 전극(132)을 감싸면서 제1 도전형 반도체층(122)과 전기적으로 접촉할 수 있으며, 이 영역은 쇼트키 접합일 수 있다. 이 영역이 쇼트키 접합을 이루는 경우, 전류 확산 역할과 ESD 방전을 강화할 수 있어 전기적 신뢰성이 향상될 수 있다. 여기서, 제1 전극(132)이 활성층(124)과 수평 방향(예를 들어, z축 방향)으로 이격된 제1 거리(D1)가 5 ㎛ 보다 작을 경우 제1 전극(132)을 형성하는 과정에서 제1 전극(132)과 활성층(124)이 서로 접촉할 수도 있다. 또는, 제1 거리(D1)가 10 ㎛보다 클 경우, 칩의 크기가 커지고 활성층(124)이 많이 식각되어 광학적 특성이 영향을 받을 수 있다. 따라서, 제1 거리(D)는 5 ㎛ 내지 10 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
배리어층(174)은 제1 반사층(172) 위에 배치될 수 있다. 배리어층(174)은 제1 본딩 패드(142)에 포함된 원자의 확산을 방지하는 역할을 수행할 수 있다. 예를 들어, 배리어층(174)은 Ti, W, WTi 또는 Ni 등과 같은 금속 물질로 구현될 수 있으나, 실시 예는 이에 국한되지 않는다. 배리어층(174)은 제1 반사층(172)의 상면과 저면, 및 측면을 감싸고, 제2 반사층(152)과 전기적으로 연결되지 않도록 하기 위해 제1 절연층(162)의 단부로부터 이격되어 배치될 수 있다. 이격 거리는 공정 마진을 고려하여 자유롭게 조절할 수 있고, 한정하지 않는다.
도 4는 도 3에 도시된 금속층(170A)의 다른 실시 예(170B)의 단면도를 나타낸다.
다른 실시 예에 의하면, 도 4에 예시된 바와 같이, 금속층(170B)은 제1 반사층(172), 스프레드층(176) 및 배리어층(174)을 포함할 수 있다. 여기서, 제1 반사층(172) 및 배리어층(174)은 도 3에 도시된 제1 및 배리어층(174)과 각각 동일한 역할을 수행하므로, 이들(172, 174)에 대한 중복되는 설명을 생략한다. 스프레드층(176)은 제1 반사층(172)과 배리어층(174) 사이에 배치될 수 있다. 스프레드층(176)은 예를 들어, Au 등을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
한편, 제2 반사층(152)은 제2 전극(134)과 제2 본딩 패드(144)의 사이에 배치되고, 제2 전극(134)과 제1 절연층(162) 사이에 배치될 수 있다. 제2 반사층(152)은 후술되는 도 9에 도시된 바와 같이 도 3에 도시된 반도체 소자(100)가 플립 본딩 구조를 가질 때, 활성층(124)에서 방출되어 기판(110)을 통해 반도체 소자(100)로부터 탈출되지 못하고 제1 및 제2 본딩 패드(142, 144)로 진행하는 빛을 반사시킴으로써 발광 효율을 극대화시키는 역할을 한다. 또한, 제2 반사층(152)에서 반사되지 못한 광은 제1 반사층(172)에서 다시 반사될 수 있다.
전술한 제1 및 제2 반사층(172, 152) 각각은 은(Ag)과 같은 금속 물질로 구현될 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, 제2 절연층(164)은 금속층(170A)과 제2 본딩 패드(144)를 전기적으로 이격시키는 역할을 수행하고, 금속층(170A)을 커버하는 역할을 한다. 예를 들어, 제2 절연층(164)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
한편, 제2 전극(134)은 제2 도전형 반도체층(126) 위에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 제1 전극(132: 132A, 132B)은 제2 도전형 반도체층(126)과 활성층(124)을 메사 식각하여 노출된 제1 도전형 반도체층(122) 위에 배치되어, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제1 전극(132:132A, 132B)은 제1 도전형 반도체층(122)과 오믹 접촉하는 물질을 포함하고, 제2 전극(134)은 제2 도전형 반도체층(126)과 오믹 접촉하는 물질을 포함할 수 있다. 이러한 오믹 접촉하는 물질은 제1 및 제2 도전형 반도체층(122, 126) 상에 양질로 성장될 수 있는 어느 물질을 포함할 수 있다. 예를 들어, 오믹 접촉하는 물질은 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.
만일, 기판(110)과 발광 구조물(120)이 서로 동일한 물질로 이루어질 경우, 즉, 기판(110)이 발광 구조물(120)과 동일한 물질로 이루어진 동종 기판일 경우, 도 1 및 도 2에 예시된 바와 같이 제1 전극(132A)은 반도체 소자(100A, 100B)의 외곽을 따라 형성되는 평면 형상을 가질 수 있다. 따라서, 최대 발열부에서 오믹 접촉이 끊어져도 반도체 소자(100A, 100B)의 동작 전압에 영향 없이 신뢰성이 향상될 수 있다.
또한, 제1 도전형 반도체층(122)은 제1 영역과 제2 영역을 가질 수 있다. 여기서, 제1 영역은 발광 구조물(120)의 두께 방향으로 제2 도전형 반도체층(126)과 중첩되지 않은 영역을 의미하고, 제2 영역은 발광 구조물(120)의 두께 방향으로 제2 도전형 반도체층(126)과 중첩되는 영역을 의미한다. 이때, 제1 전극(132)은 제1 도전형 반도체층(122)의 제1 영역 중 최대 발열부를 제외한 부분에서 제1 도전형 반도체층(122)과 접촉할 수 있다.
특히, 제1 및 제2 전극(132, 134) 각각을 구현하는 오믹 접촉하는 물질은 투광 전도성 물질 또는 금속 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 투광 전도성 물질은 투명 전도성 산화막(TCO:Transparent Conductive Oxide)일 수 있다. 예를 들어, 투광 전도성 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다. 또한, 금속 물질은 알루미늄(Al), 금(Au) 또는 은(Ag) 중 적어도 하나를 포함할 수 있다.
기판(110)이 발광 구조물(120)과 동일한 물질 예를 들어 GaN으로 이루어진 동종 기판일 경우, 발광 구조물(120)과 다른 물질인 이종 기판일 때보다 제1 도전형 반도체층(122)의 전류 확산 특성이 매우 우수하다. 또한, 제1 전극(132:132A, 132B)과 제1 반도체층(122)이 접촉하는 면적은, 기판(110)이 발광 구조물(120)과 다른 이종 기판일 때보다 기판(110)이 발광 구조물(120)과 동종 기판일 때, 더 작을 수 있다. 제1 도전형 반도체층(122)은 발광 구조물(120)의 외곽에 노출되고, 제1 전극(132:132A, 132B)은 발광 구조물(122)의 외곽에만 배치될 수 있다.
실시 예에 의하면, 제1 전극(132:132A, 132B)은 제1 방향(예를 들어, z축 방향)과 교차하는 제2 방향(예를 들어, y축 방향)으로 제1 공간(S1)으로부터 연장된 제2 공간(S2)에서 제1 도전형 반도체층(122)과 직접적으로 접촉하지 않을 수 있다. 여기서, 제2 공간(S2)은 반도체 소자(100,100A, 100B)의 최대 발열 부위(MHA:Maximum Heating Area)에 해당할 수 있다. 이와 같이, 최대 발열 부위에 해당하는 제2 공간(S2)에서 제1 전극(132: 132A, 132B)과 제1 도전형 반도체층(122)은 서로 직접적으로 접촉하지 않을 수 있다. 예를 들어, 제2 공간(S2)에서 제1 전극(132)과 제1 도전형 반도체층(122)은 간접적으로 접촉되거나 접촉되지 않을 수 있다.
이하, 전술한 실시 예에 의한 반도체 소자(100)에서 제1 전극(132)과 제1 도전형 반도체층(122) 간의 오믹 접촉이 단절되는 례에 대해 다음과 같이 살펴본다.
도 5는 도 1에 도시된 반도체 소자(100A)의 국부적인 단면도를 나타내고, 도 6a는 도 2에 도시된 반도체 소자(100B)의 국부적인 단면도를 나타내고, 도 6b는 비록 도시되지 않았지만, 반도체 소자(100C)의 국부적인 단면도를 나타낸다. 예를 들어, 도 5 및 도 6a은 제1 방향(예를 들어, z축 방향)과 다른 제2 방향(예를 들어, y축 방향)에서 도 1 및 도 2에 도시된 반도체 소자(100A, 100B)를 바라본 단면도에 각각 해당한다.
도 5, 도 6a 및 도 6b에 도시된 금속층(170)은 도 3 또는 도 4에 도시된 금속층(170A, 170B)에 해당할 수 있다.
일 실시 예에 의하면, 도 1 및 도 5에 도시된 바와 같이, 제1 전극(132A)은 제2 공간(S2)에서 제1 방향(예를 들어, z축 방향)으로 서로 단절된 평면 및 단면 형상을 가질 수 있다. 따라서, 제2 공간(S2)에서 제1 전극(132A)과 제1 도전형 반도체층(122) 간의 오믹 접촉은 서로 단절될 수 있다.
다른 실시 예에 의하면, 도 6a에 도시된 바와 같이, 반도체 소자(100B)는 제2 공간(S2)에서 제1 전극(132B)과 제1 도전형 반도체층(122) 사이에 배치된 전류 차단층(180)을 더 포함할 수 있다. 이와 같이, 제2 공간(S2)에 전류 차단층(180)이 배치될 경우, 제1 전극(132B)과 제1 도전형 반도체층(122) 간의 오믹 접촉은 서로 단절될 수 있다. 전류 차단층(180)은 SiOx, SixNy 등의 절연층으로 이루어질 수 있고, AlGaN/GaN 기반의 초격자층 구조, 혹은 DBR(Distributed Bragg Reflector)로 이루어질 수 있으며, 실시 예는 이에 국한되지 않는다. 전류 차단층(180)이 절연층으로 이루어질 경우, 제1 전극(132:132A, 132B)이 전류 차단층(180)의 양 단부에서 연속되도록 배치될 수 있다.
또 다른 실시 예에 의하면, 도 6b에 도시된 바와 같이, 반도체 소자(100C)는 제2 공간(S2)에서 금속층(170)과 제1 도전형 반도체층(122) 사이에 배치된 쇼키층(182)을 더 포함할 수 있다. 쇼키층(182)은 금속 물질로 이루어질 수 있다. 최대 발열부에서 제1 전극(132:132A, 132B)이 제1 도전형 반도체층(122)과 쇼트키 접촉을 이룸으로써, 제1 전극(132:132A, 132B)과 제1 도전형 반도체층(122)간의 오믹 접합이 불연속적으로 이루어질 수 있다.
도 5, 도 6a 및 도 6b에 도시된 제1 전극(132A, 132B)은 제1-1 전극(132A-1, 132B-1) 및 제1-2 전극(132A-2, 132B-2)을 포함할 수 있다. 이때, 도 6a에 도시된 제1 전극(132B)은 제1-3 전극(132B-3)을 더 포함할 수 있다.
도 1 및 도 2를 참조하면, 제1-1 전극(132A-1, 132B-1)은 제1 본딩 패드(142)의 제1-2 측면(142-2) 및 제1-3 측면(142-31, 142-32)을 에워싸는 평면 형상을 가질 수 있다. 또한, 제1-2 전극(132A-2, 132B-2)은 제2 본딩 패드(144)의 제2-2 측면(144-2) 및 제2-3 측면(144-31, 144-32)을 에워싸는 평면 형상을 가질 수 있다.
도 1, 도 2, 도 5, 도 6a, 도 6b를 참조하면, 제1-1 전극(132A-1, 132B-1)과 제1-2 전극(132A-2, 132B-2)은 제2 공간(S2)을 사이에 두고 서로 제1 방향(예를 들어, z축 방향)으로 서로 이격된 평면 형상을 가질 수 있다.
도 5를 참조하면, 서로 단절된 제1-1 전극(132A-1)과 제1-2 전극(132A-2)은 금속층(170)에 의해 서로 전기적으로 연결될 수는 있다.
도 2 및 도 6a 참조하면, 제1-3 전극(132B-3)은 제2 공간(S2)에서 제1-1 전극(132B-1)과 제1-2 전극(132B-2) 사이에 배치되어 이들(132B-1, 132B-2)을 전기적으로 서로 연결할 수 있다. 이때, 전류 차단층(180)이 제1-3 전극(132B-3)과 제1 도전형 반도체층(122) 사이에 배치될 수 있다. 즉, 제1-3 전극(132B-3)은 서로 단절된 제1-1 전극(132B-1)과 제1-2 전극(132B-2)을 서로 전기적으로 연결한다. 그러나, 제1-3 전극(132B-3)과 제1 도전형 반도체층(122) 간의 오믹 접촉은 전류 차단층(180)에 의해 서로 단절될 수 있다.
예를 들어, 도 1, 도 2, 도 5 및 도 6a를 참조하면, 제2 공간(S2)의 제1 방향(예를 들어, z축 방향)으로의 제1 및 제2 길이(d1, d2) 각각이 예를 들어, 75 ㎛보다 작을 경우 열 집중 현상을 제거하는 효과가 작아질 수 있을 뿐만 아니라 반도체 소자를 패키지로 사출시키는 공정이 어려워질 수도 있다. 또한, 제1 및 제2 길이(d1, d2) 각각이 200 ㎛보다 클 경우 제1 전극(132)이 오믹 접촉하는 영역이 작아짐으로써 전기적인 특성이 악화될 수도 있다. 따라서¸제1 및 제2 길이(d1, d2) 각각은 75 ㎛ 내지 200 ㎛ 예를 들어, 120 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
이하, 전술한 도 1, 도 3 및 도 5에 도시된 반도체 소자(100:100A)의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 설명한다. 편의상, 도 1, 도 3 및 도 5에 도시된 반도체 소자(100, 100A)의 제조 방법에 대해서만 설명하지만, 이를 이용하여 도 2, 도 6a 및 도 6b에 도시된 반도체 소자(100B, 100C)를 제조할 수 있다.
도 7a 내지 도 7h는 도 1, 도 3 및 도 5에 도시된 반도체 소자(100:100A)의 제조 방법을 설명하기 위한 공정 단면도이고, 도 8a 내지 도 8h는 도 1, 도 3 및 도 5에 도시된 반도체 소자(100:100A)의 제조 방법을 설명하기 위한 공정 평면도이다.
도 7a 및 도 8a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 즉, 기판(110) 위에 제1 도전형 반도체층(122)을 형성하고, 제1 도전형 반도체층(122) 위에 활성층(124)을 형성하고, 활성층(124) 위에 제2 도전형 반도체층(126)을 형성한다. 이후, 제2 도전형 반도체층(126) 위에 제2 전극(134)을 형성한다. 예를 들어, 제2 전극(134)은 ITO일 수 있다.
이후, 도 7b 및 도 8b를 참조하면, 제2 전극(134)과, 제2 도전형 반도체층(126)과, 활성층(124)과, 제1 도전형 반도체층(122)의 일부를 메사 식각하여 제1 도전형 반도체층(122)을 노출시킨다.
이후, 도 7c 및 도 8c를 참조하면, 제2 전극(134) 위에 제2 반사층(152)을 형성한다. 제2 반사층(152)은 공정 마진을 고려하여 제2 전극(134)의 끝단에서 제2 거리(D2)만큼 이격될 수 있다. 예를 들어, 제2 거리(D2)가 2 ㎛보다 작을 경우 공정 마진을 확보하기 어려울 수 있고, 제2 거리(D2)가 10 ㎛보다 클 경우 제2 반도체층(126)과 제2 반사층(152) 간의 접촉 면적이 좁아져 동작 전압이 증가할 수 있다. 따라서, 제2 거리(D2)는 2 ㎛ 내지 10 ㎛ 일 수 있으나, 실시 예는 이에 국한되지 않는다.
이후, 도 7d 및 도 8d를 참조하면, 메사 식각에 의해 노출된 발광 구조물(120)의 측부와 제2 반사층(152) 위의 일부를 노출시키면서 발광 구조물(120)을 덮도록 제1 절연층(162)을 형성한다. 제2 반사층(152)의 상부면의 일부를 노출시키는 것은 제2 본딩 패드(144)를 제2 반사층(152)과 전기적으로 연결시키기 위함이고, 제1 도전형 반도체층(122)의 메사 식각된 일부를 노출시키는 것은 제1 전극(132, 132A)을 형성하기 위함이다.
이후, 도 7e 및 도 8e를 참조하면, 메사 식각에 의해 노출된 제1 도전형 반도체층(122) 위에 제1-1 전극(132A-1)과 제1-2 전극(132A-2)을 형성한다. 이때, 제2 공간(S2)을 사이에 두고, 제1-1 전극(132A-1)과 제1-2 전극(132A-2)은 제1 방향(예를 들어, z축 방향)으로 서로 전기적으로 분리되어 있다. 따라서, 제2 공간(S2)에서 제1 전극(132, 132A)과 제1 도전형 반도체층(122) 간의 오믹 접촉이 단절될 수 있다. 제1-1 전극(132A-1)과 제1-2 전극(132A-2)은 제1 도전형 반도체층(122)의 상부에서 제1 절연층(162)과 제3 거리(D3)만큼 이격되어 배치될 수 있다. 제3 거리(D3)는 공정 마진과 동작 전압을 고려하여 자유롭게 변형할 수 있고, 바람직하게는 3 ㎛ 내지 10 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
이후, 도 7f 및 도 8f를 참조하면, 제1 절연층(162)에 의해 덮이지 않고 노출된 제2 반사층(152)을 노출시키고, 제1-1 및 제1-2 전극(132A-1, 132A-2)을 감싸면서 제1 절연층(162)과 제1-1 및 제1-2 전극(132A-1, 132A-2) 위에 금속층(170A)을 형성한다. 예를 들어, 제1 반사층(172)을 형성한 후, 제1 반사층(172) 위에 배리어층(174)을 형성함으로써, 금속층(170A)을 형성할 수 있다. 또는, 도 4에 도시된 바와 같이, 제1 반사층(172)을 형성한 후, 스프레드층(176)을 형성하고, 스프레드층(176)을 형성한 후 배리어층(174)을 형성함으로써, 금속층(170B)을 형성할 수도 있다. 제1 도전형 반도체층(122)의 상부에서 제1-1 전극(132A-1) 혹은 제1-2 전극(132A-2)과 제1 절연층(162)이 제3 거리(D3)만큼 이격된 영역에 제1 반사층(170A)이 배치되며, 이 영역(D3)에서 쇼트키 접합이 형성될 수 있어, 전류 확산 특성이 향상될 수 있다.
이후, 도 7g 및 도 8g를 참조하면, 금속층(170A)의 상부면 중에서 제1 본딩 패드(142)와 연결될 부분을 노출시키고, 제2 본딩 패드(144)와 연결될 제2 반사층(152)을 노출시키면서 도 7f 및 도 8f에 도시된 결과물의 전면에 제2 절연층(164)을 형성한다. 제2 절연층(164)이 제1 절연층(162), 배리어층(174) 또는 제1 반사층(172)의 측면을 감싸도록, 제2 절연층(164)의 끝단은 제1 절연층(162)의 끝단에서 수평 방향으로 제4 거리(D4)만큼 이격될 수 있다.
이후, 도 7h 및 도 8h를 참조하면, 제2 절연층(164)에 의해 노출된 금속층(170A)과 전기적으로 연결되는 제1 본딩 패드(142)를 형성하고, 제1 및 제2 절연층(162, 164)에 의해 노출된 제2 반사층(152)과 전기적으로 연결되는 제2 본딩 패드(144)를 형성함으로써, 도 1 및 도 3에 도시된 반도체 소자(100, 100A)를 완성한다.
전술한 실시 예에 의한 반도체 소자(100, 100A, 100B)의 본딩 구조는 수평형이지만, 실시 예는 이에 국한되지 않는다. 예를 들어, 실시 예에 의한 반도체 소자(100, 100A, 100B)의 본딩 구조는 플립칩 형태일 수 있다.
이하, 플립칩 본딩 구조를 갖는 반도체 소자(100, 100A, 100B)를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 9는 플립칩형 본딩 구조를 갖는 반도체 소자(200)의 단면도를 나타낸다.
도 9에 도시된 반도체 소자(200)는 도 3에 도시된 반도체 소자(100), 서브 마운트(210), 제1 및 제2 금속 패드(202, 204)를 포함할 수 있다.
서브 마운트(210)는 기판(110)과 대향하여 배치될 수 있다. 즉, 발광 구조물(120)은 기판(110)과 서브 마운트(210) 사이에 배치될 수 있다. 서브 마운트(210)는 예를 들어 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체 기판으로 이루어질 수 있으며, 이에 국한되지 않고 열전도도가 우수한 반도체 물질로 이루어질 수도 있다. 또한, 서브 마운트(210) 내에 제너 다이오드 형태의 정전기(ESD:Electro Static Discharge) 방지를 위한 소자가 포함될 수도 있다.
제1 및 제2 금속 패드(202, 204)는 서브 마운트(210) 위에 서로 전기적으로 이격되어 배치될 수 있다. 제1 금속 패드(202)는 제1 본딩 패드(142)와 전기적으로 연결되며, 제2 금속 패드(204)는 제2 본딩 패드(144)와 전기적으로 연결된다. 제1 및 제2 금속 패드(202, 204) 각각은 전기적 전도성을 갖는 금속 물질로 이루어질 수 있다.
만일, 서브 마운트(210)가 절연성을 갖는 물질로 구현될 경우, 도 9에 도시된 바와 같이, 제1 및 제2 금속 패드(202, 204) 각각과 서브 마운트(210) 사이에 어떠한 절연층도 배치되지 않는다. 그러나, 서브 마운트(210)가 Si와 같이 전기적 전도성을 갖는 물질로 이루어질 경우, 제1 금속 패드(202)와 서브 마운트(210) 사이에 제3 절연층(미도시)이 배치되고, 제2 금속 패드(204)와 서브 마운트(210) 사이에 제4 절연층(미도시)이 더 배치될 수 있다. 제3 및 제4 절연층 각각은 전기적인 절연성을 갖는 물질을 포함할 수 있다. 또한, 제3 및 제4 절연층 각각은 전기적인 절연성을 가질 뿐만 아니라 광 반사 특성을 함께 갖는 물질로 이루어질 수도 있다. 예를 들어, 제3 및 제4 절연층 각각은 분산 브래그 반사층(DBR:Distributed Bragg Reflector)을 포함할 수 있다. 이 경우, 분산 브래그 반사층은 절연 기능을 수행할 수도 있고, 반사 기능을 수행할 수도 있다. 분산 브래그 반사층은 굴절률이 서로 다른 제1 층 및 제2 층이 교대로 적어도 1회 이상 적층된 구조일 수 있다. 분산 브래그 반사층 각각은 전기 절연 물질일 수 있다. 예컨대, 제1 층은 TiO2와 같은 제1 유전체층이고, 제2 층은 SiO2와 같은 제2 유전체층을 포함할 수 있다. 예컨대, 분산 브래그 반사층은 TiO2/SiO2층이 적어도 1회 이상 적층된 구조일 수 있다. 제1 층 및 제2 층 각각의 두께는 λ/4이고, λ는 발광 셀에서 발생하는 광의 파장일 수 있다. 또한, 제3 및 제4 절연층 각각은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
도 3에 도시된 반도체 소자(100)에서 제1 및 제2 본딩 패드(142, 144)는 유테딕(Eutectic) 본딩 구조를 갖는 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 제1 및 제2 본딩 패드(142, 144) 대신에 또는 제1 및 제2 본딩 패드(142, 144)와 제1 및 제2 금속 패드(202, 204) 사이에 솔더볼(solder ball)(또는, 솔더 페이스트(solder paste))로 대체될 수도 있다. 이 경우, 발광 구조물(120)과 복수의 금속 패드(202, 204) 사이에 본딩 패드(142, 144) 대신에 복수 개의 범프(미도시)가 배치될 수 있다. 여기서, 복수 개의 범프는 제1 범프(미도시) 및 제2 범프(미도시)를 포함할 수 있다. 제1 범프는 제1 본딩 패드(142) 대신에 광 구조물(120)과 제1 금속 패드(202) 사이에 배치되고, 제2 범프는 제2 본딩 패드(144) 대신에 발광 구조물(120)과 제2 금속 패드(204) 사이에 배치될 수 있다.
도 1 내지 도 3에 예시된 반도체 소자(100: 100A, 100B)가 도 9에 예시된 바와 같이 플립 칩 본딩 구조를 가질 경우, 활성층(124)에서 방출된 광은 제1 전극(132:132A, 132B), 제1 도전형 반도체층(122) 및 기판(110)을 통해 출사될 수 있다. 이를 위해, 제1 전극(132:132A, 132B), 제1 도전형 반도체층(122) 및 기판(110)은 광 투과성을 갖는 물질로 이루어질 수 있다. 이때, 제2 도전형 반도체층(126)과 제2 전극(134)은 광 투과성이나 비투과성을 갖는 물질 또는 반사성을 갖는 물질로 이루어질 수 있으나, 실시 예는 특정한 물질에 국한되지 않을 수 있다.
이하, 실시 예에 의한 반도체 소자와 비교 례에 의한 반도체 소자를 다음과 같이 비교하여 설명한다.
도 10은 비교 례에 의한 반도체 소자의 평면도를 나타낸다.
도 10에 도시된 비교 례에 의한 반도체 소자는 제1 도전형 반도체층(22), 제1 전극(32), 제1 및 제2 본딩 패드(42, 44) 및 절연층(62)을 포함할 수 있다. 여기서, 제1 도전형 반도체층(22), 제1 및 제2 본딩 패드(42, 44) 및 절연층(62)은 도 1 내지 도 3에 도시된 반도체 소자(100:100A, 100B)의 제1 도전형 반도체층(122), 제1 및 제2 본딩 패드(142, 144) 및 제1 절연층(162)에 각각 해당하며 동일한 역할을 수행한다. 또한, 제1 전극(32)은 도 1 내지 도 3에 도시된 제1 전극(132)의 역할과 동일한 역할을 수행할 수 있다. 제1 전극(32)의 구조가 다름을 제외하면, 도 10에 도시된 비교 례에 의한 반도체 소자는 도 1, 도 2 및 도 3에 도시된 반도체 소자(100: 100A, 100B)와 동일하다. 즉, 도 10에 도시된 비교 례에 의한 반도체 소자의 단면도는 도 3에 도시된 반도체 소자(100)와 동일할 수 있다.
일반적으로 반도체 소자의 경우 캐리어는 제1 및 제2 본딩 패드(142, 144)를 통해 발광 구조물(120)로 공급될 수 있다. 이때, 발광 구조물(120)에서 발생된 열은 제1 및 제2 본딩 패드(142, 144)를 통해 방출될 수 있다. 이와 같이, 캐리어가 공급되는 경로와 열이 방출되는 경로가 동일하기 때문에 열이 외부로 방출되기 어려운 열화(thermal degradation) 현상이 발생할 수 있다. 특히, 활성층(124)으로부터 심자외선 파장 대역의 광을 방출시키고자 할 경우, 높은 구동 전압으로 인해 열 손실률이 더욱 높아질 수 있다. 도 10에 도시된 비교 례에 의한 반도체 소자의 제2 공간(S2)에서 제1 전극(32)은 제1 도전형 반도체층(22)과 오믹 접촉하고 있다. 따라서, 제1 및 제2 본딩 패드(42, 44)의 최단 거리이며 최대 발열 부위에 해당하는 제2 공간(S2)에서 열 집중(thermal crowding)이 국부적으로 심화됨으로써, 비교 례에 의한 반도체 소자는 파괴될 수 있으며, 발광 효율이 낮아지고 쉽게 부식될 수도 있다.
이를 해결하기 위해, 실시 예에 의한 반도체 소자(100:100A, 100B)의 경우, 제2 공간(S2)에서 제1 전극(132, 132-1, 132-2)과 제1 도전형 반도체층(122) 간의 오믹 접촉을 단절시킨다. 따라서, 최대 발열 부위에 해당하는 제2 공간(S2)에서 열 집중 현상이 원천적으로 차단되어, 파괴로부터 반도체 소자가 보호될 수 있으며 발광 효율이 개선되고 부식에 강해질 수 있다.
또한, 전술한 실시 예에 의한 반도체 소자(100, 100A, 100B)는 발열에 대해 우수한 신뢰성을 가지므로 고전류 소자용으로 이용될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A, 100B: 반도체 소자 110: 기판
120: 발광 구조물 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
132, 132A, 132B: 제1 전극 132A-1, 132B-1: 제1-1 전극
132A-2, 132B-2: 제1-2 전극 132B-3: 제1-3 전극
134: 제2 전극 142: 제1 본딩 패드
144: 제1 본딩 패드 152: 제2 반사층
162: 제1 절연층 164: 제2 절연층
170A, 170B: 금속층 172: 제1 반사층
174: 배리어층 176: 스프레드층
180: 전류 차단층

Claims (15)

  1. 기판;
    상기 기판 위에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제1 도전형 반도체층과 접촉하는 제1 전극;
    상기 제2 도전형 반도체층과 접촉하는 제2 전극;
    상기 제1 전극과 전기적으로 연결된 제1 본딩 패드; 및
    제1 공간을 사이에 두고 제1 방향으로 상기 제1 본딩 패드와 이격되며, 상기 제2 전극과 전기적으로 연결된 제2 본딩 패드를 포함하고,
    상기 제1 방향과 교차하는 제2 방향으로 상기 제1 공간으로부터 연장된 제2 공간에서 상기 제1 전극과 상기 제1 도전형 반도체층이 직접적으로 접촉하지 않고,
    상기 제1 도전형 반도체층은
    상기 제2 도전형 반도체층과 상기 발광 구조물의 두께 방향으로 중첩하지 않는 제1 영역; 및
    상기 제2 도전형 반도체층과 상기 발광 구조물의 두께 방향으로 중첩하는 제2 영역을 포함하고,
    상기 제1 전극은 상기 제1 도전형 반도체층의 상기 제1 영역 중 상기 제2 공간을 제외한 영역에서 상기 제1 도전형 반도체층과 접촉하는 반도체 소자.
  2. 제1 항에 있어서, 상기 제1 전극은 상기 제2 공간에서 상기 제1 방향으로 서로 단절된 평면 형상을 갖는 반도체 소자.
  3. 제1 항에 있어서, 상기 제2 공간에서 상기 제1 전극과 상기 제1 도전형 반도체층 사이에 배치된 전류 차단층을 더 포함하는 반도체 소자.
  4. 제1 항에 있어서, 상기 제2 공간의 상기 제1 방향으로의 길이는 75 ㎛ 내지 200 ㎛인 반도체 소자.
  5. 제1 항에 있어서, 상기 제1 본딩 패드는
    제1-1 측면;
    상기 제1-1 측면의 반대측의 제1-2 측면; 및
    상기 제1-1 측면과 상기 제1-2 측면 사이에 위치한 제1-3 측면을 포함하고,
    상기 제2 본딩 패드는
    상기 제1-1 측면과 상기 제1 방향으로 대향하는 제2-1 측면;
    상기 제2-1 측면의 반대측의 제2-2 측면; 및
    상기 제2-1 측면과 상기 제2-2 측면 사이에 위치한 제2-3 측면을 포함하는 반도체 소자.
  6. 제5 항에 있어서, 상기 제1 전극은
    상기 제1 본딩 패드의 상기 제1-2 및 제1-3 측면을 에워싸는 평면 형상을 갖는 제1-1 전극; 및
    상기 제2 본딩 패드의 상기 제2-2 및 제2-3 측면을 에워싸며 상기 제2 공간을 사이에 두고 상기 제1-1 전극과 이격된 평면 형상을 갖는 제1-2 전극을 포함하는 반도체 소자.
  7. 제6 항에 있어서, 상기 제1 전극은
    상기 제2 공간에서 상기 제1-1 전극과 상기 제1-2 전극 사이에 배치된 제1-3 전극을 더 포함하고,
    상기 반도체 소자는 상기 제1-3 전극과 상기 제1 도전형 반도체층 사이에 배치된 전류 차단층을 더 포함하는 반도체 소자.
  8. 제1 항에 있어서, 상기 반도체 소자는
    상기 제2 본딩 패드가 상기 제2 도전형 반도체층과 연결되는 제1 부분과 상기 제1 전극이 상기 제1 도전형 반도체층과 연결되는 제2 부분을 제외하고 상기 발광 구조물의 상부와 측부를 감싸는 제1 절연층;
    상기 제1 전극과 전기적으로 연결되고, 상기 제1 절연층에 의해 상기 발광 구조물과 전기적으로 이격된 금속층; 및
    상기 금속층과 상기 제2 본딩 패드를 전기적으로 이격시키는 제2 절연층을 더 포함하는 반도체 소자.
  9. 제8 항에 있어서, 상기 금속층은
    제1 반사층; 및
    상기 제1 반사층 위에 배치된 배리어층을 포함하는 반도체 소자.
  10. 제9 항에 있어서, 상기 금속층은
    상기 제1 반사층과 상기 배리어층 사이에 배치된 스프레드층을 더 포함하는 반도체 소자.
  11. 제8 항에 있어서, 상기 제2 전극과 상기 제2 본딩 패드 사이 및 상기 제2 전극과 상기 제1 절연층 사이에 배치된 제2 반사층을 더 포함하는 반도체 소자.
  12. 제8 항에 있어서, 상기 반도체 소자는
    상기 기판과 대향하는 서브 마운트; 및
    상기 서브 마운트 위에 서로 이격되어 배치되며, 상기 제1 및 제2 본딩 패드와 각각 연결된 제1 및 제2 금속 패드를 더 포함하는 반도체 소자.
  13. 제1 항에 있어서, 상기 제2 공간은 상기 반도체 소자의 최대 발열 부위에 해당하는 반도체 소자.
  14. 제1 항에 있어서, 상기 기판은 상기 발광 구조물과 동종의 물질로 이루어진 반도체 소자.
  15. 제14 항에 있어서, 상기 제1 전극은 상기 반도체 소자의 외곽을 따라 형성되는 평면 형상을 갖는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024075859A1 (ko) * 2022-10-04 2024-04-11 엘지전자 주식회사 디스플레이 장치

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