KR20190056133A - 반도체 소자 - Google Patents

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엘지이노텍 주식회사
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Abstract

실시 예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 반사층; 상기 제2 도전형 반도체층 상에 배치되는 제2 반사층; 상기 제2 반사층 상에 배치되는 절연층; 및 상기 절연층 상에 배치되는 제1 전극을 포함하고, 상기 제1 전극은 상기 제1 도전형 반도체층과 전기적으로 연결되고, 상기 절연층은 상기 제1 전극과 상기 제2 반사층을 전기적으로 절연하는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
최근에는 반사층을 이용하여 광 추출 효율을 개선하는 기술이 개발되고 있다. 그러나, 고온의 열처리 과정에서 반사층의 금속 성분이 마이그레이션(Migration)되어 칩의 전기적 또는 광학적 성능이 저하되는 문제가 있다.
실시 예는 반사층의 마이그레이션을 개선한 반도체 소자를 개시한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 반사층; 상기 제2 도전형 반도체층 상에 배치되는 제2 반사층; 상기 제2 반사층 상에 배치되는 절연층; 및 상기 절연층 상에 배치되는 제1 전극을 포함하고, 상기 제1 전극은 상기 제1 도전형 반도체층과 전기적으로 연결되고, 상기 절연층은 상기 제1 전극과 상기 제2 반사층을 전기적으로 절연한다.
상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고, 상기 제1 전극은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 절연층은 상기 제1 반사층, 제2 반사층, 및 상기 제2 전극 상에 배치되고, 상기 제1 전극은 상기 절연층의 오픈 영역에서 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 제1 반사층 상에 배치되는 제1 패드, 및 상기 제1 전극 상에 배치된 제2 패드를 포함하고, 상기 제1 패드는 상기 절연층을 관통하여 상기 제1 반사층과 전기적으로 연결될 수 있다.
상기 제1 전극과 제2 전극이 중첩되는 면적은 상기 반도체 구조물의 최대 면적의 3% 내지 15%일 수 있다.
상기 제2 전극은 상기 제2 반사층과 이격 배치될 수 있다.
상기 절연층은 상기 제2 전극과 상기 제2 반사층 사이의 제1 간격으로 연장될 수 있다.
상기 절연층은 상기 제2 전극의 상부로 연장될 수 있다.
상기 제1 전극과 제2 전극은 동일한 재질을 포함할 수 있다.
본 발명의 다른 특징에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층 상에 배치되는 제1 반사층; 상기 제2 도전형 반도체층 상에 배치되는 제2 반사층; 상기 제1 반사층 상에 배치되는 제1 패드; 상기 제2 반사층 상에 배치되는 제2 패드; 및 상기 제1 반사층과 상기 제1 패드의 사이, 및 상기 제2 반사층과 상기 제2 패드의 사이에 배치되는 절연층을 포함하고, 상기 제1 패드는 상기 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되고, 상기 제2 패드는 상기 절연층을 관통하여 상기 제2 도전형 반도체층과 전기적으로 연결된다.
본 발명의 일 특징에 따른 반도체 소자 제조방법은, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 성장시키는 단계; 상기 제2 도전형 반도체층 상에 오믹전극을 형성하는 단계; 상기 오믹전극 상에 리세스를 형성하고, 상기 리세스의 내측에 반사층을 형성하는 단계; 상기 반사층 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 연결전극을 형성하는 단계를 포함하고, 상기 연결전극을 형성하는 단계는, 상기 절연층에 형성된 오픈 영역을 통해 상기 연결전극과 상기 오믹전극을 전기적으로 연결한다.
실시 예에 따르면, 오믹전극과 반사층이 전기적으로 절연되므로 열 처리시 또는 전류 인가시 반사층의 금속 성분이 마이그레이션되는 문제를 개선할 수 있다. 따라서, 칩의 전기적 또는 광학적 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고,
도 2는 도 1의 A-A 방향 단면도이고,
도 3은 제2 전극과 제1 반사층을 보여주는 평면도이고,
도 4는 제1 전극과 제2 전극이 중첩되는 면적을 보여주는 도면이고,
도 5는 절연층의 오픈 영역을 보여주는 도면이고,
도 6은 본 발명의 다른 실시 예에 따른 반도체 소자의 평면도이고,
도 7 내지 도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 보여주는 도면이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 A-A 방향 단면도이고, 도 3은 제2 전극과 제1 반사층을 보여주는 도면이고, 도 4는 제1 전극과 제2 전극이 중첩되는 면적을 보여주는 도면이고, 도 5는 절연층의 오픈 영역을 보여주는 도면이다.
도 1 및 도 2를 참조하면, 실시 예에 따른 반도체 소자는, 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 제1, 제2 반사층(131, 132), 및 제1, 제2 반사층(131, 132) 상에 배치되는 절연층(150)을 포함할 수 있다.
기판(110)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으나 반드시 이에 한정되는 것은 아니다.
반도체 구조물(120)은 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 포함할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 기능을 개선하기 위해 다양한 반도체층(예: 버퍼층 등)을 추가 배치할 수 있다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 가시광 또는 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 우물층과 장벽층을 포함하고, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
제1 반사층(131)은 제1 도전형 반도체층(121) 상에 배치될 수 있고, 제2 반사층(132)은 제2 도전형 반도체층(123) 상에 배치될 수 있다. 제1 반사층(131)과 제2 반사층(132) 상에는 중간층(131a, 131b)이 배치될 수 있다. 중간층(131a, 131b)은 제1, 제2 반사층(131, 132)과 절연층(150)의 접착력을 향상시킬 수 있다. 중간층(131a, 131b)은 Ti, Ni, Cr 중 적어도 어느 하나를 포함할 수 있으나 반드시 이에 한정하지 않는다.
제1 반사층(131)과 제2 반사층(132)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속을 포함할 수 있으며, 또는 이들의 합금을 포함할 수 있고, 단층 또는 다층으로 형성될 수 있으며 이에 한정하지 않는다.
오믹전극(제2 전극. 141)은 제2 도전형 반도체층(123)상에 배치될 수 있다. 오믹전극(141)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 오믹전극(141)은 ITO일 수 있다.
도 2 및 도 3을 참조하면, 오믹전극(141)은 제2 도전형 반도체층(123) 상에 배치될 수 있다. 오믹전극(141)은 리세스(d5)를 포함할 수 있다. 제2 반사층(132)은 리세스(d5)의 내측에 배치될 수 있다.
오믹전극(141)과 제2 반사층(132)의 사이의 제1 간격(d1)은 0보다 크고 10㎛보다 작을 수 있다. 절연층(150)은 제1 간격(d1) 상에 배치될 수 있다. 따라서, 오믹전극(141)과 제2 반사층(132)은 전기적으로 절연될 수 있다. 이때, 절연층(150)은 오믹전극(141)의 측면 및/또는 상면으로 연장되는 연장부(150a)를 더 포함할 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고, 오믹전극(141)과 제2 반사층(132)은 서로 연결될 수도 있다. 필요에 따라 오믹전극(141)과 제2 반사층(132)을 연결하는 별도의 도전성 부재(미도시)를 배치할 수도 있다. 이 경우 오믹전극(141)을 통해 전류가 주입되면 제2 반사층(132)도 전극의 역할을 수행하여 전류 분산 효율이 우수해질 수 있다.
제2 반사층(132)은 제2 패드부(132a)와 제2 패드부(132a)에서 연장되는 제2 가지부(132b)를 포함할 수 있다. 제2 반사층(132)의 제2 가지부(132b)는 제1 반사층(131)의 제1 패드부(131a)를 향해 연장되고, 제1 반사층(131)의 제1 가지부(131b)는 제2 반사층(132)의 제2 패드부(132a)를 향해 연장될 수 있다. 그러나, 반사층의 패턴 형상은 전류 분산 효율을 높이기 위해 다양하게 변형될 수 있다.
절연층(150)은 제1 반사층(131)과 제2 반사층(132)의 상면과 측면을 덮도록 배치될 수 있다. 절연층(150)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정하지 않는다.
연결전극(제1 전극, 142)은 절연층(150) 상에 배치되고 오믹전극(141)과 전기적으로 연결될 수 있다. 구체적으로 연결전극(142)은 제2 반사층(132)에 의해 돌출된 절연층(150)의 돌출 영역(d5) 상에 배치되고, 돌출 영역(d5)의 측면으로 연장되어 절연층(150)의 오픈 영역(d3)에서 오믹전극(141)과 전기적으로 연결될 수 있다.
연결전극(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 연결전극(142)은 ITO일 수 있다. 즉, 연결전극(142)과 오믹전극(141)은 동일한 재질을 포함할 수 있다.
실시 예에 따르면, 절연층(150)이 제2 반사층(132)의 상면과 측면을 덮으므로 오믹전극(141) 및/또는 연결전극(142)의 열 처리시 제2 반사층(132)의 금속 성분이 마이그레이션(Migration)되는 문제를 개선할 수 있다. 또한, 절연층(150)에 의해 반사층에 전류가 주입되지 않으므로 전류 주입에 의해 금속 성분이 마이그레이션되는 문제, 및 반사층에 보이드(Void)가 형성되는 문제를 개선할 수 있다. 따라서, 반도체 소자의 광학적 또는 전기적 특성이 개선될 수 있다.
제1 반사층(131)은 메사 식각에 의해 노출된 제1 도전형 반도체층(121) 상에 배치될 수 있다. 제1 패드(161)는 절연층의 제2 오픈 영역(d4)상에 배치되어 제1 반사층(131)와 전기적으로 연결되고, 제2 패드(162)는 연결전극(142) 상에 배치될 수 있다.
제1 패드(161)와 제2 패드(162)는 Ti, Ni, Cu, Cr, Au 등의 금속을 포함할 수 있다. 예시적으로 제1 패드(161)와 제2 패드(162)는 Cr과 Ni을 포함하는 제1층(161a, 162a), 및 Au를 포함하는 제2층(161b, 162b)을 포함할 수 있다. 제1 패드(161)의 제1층(161a)은 제1 반사층(131) 상에 배치된 중간층(161a)과 전기적으로 연결될 수 있다.
도 2 및 도 4를 참조하면, 연결전극(142)과 오믹전극(141)의 중첩 면적(d2)은 반도체 구조물(120)의 최대 면적의 3% 내지 15%일 수 있다. 중첩 면적(d2)이 3% 내지 15%인 경우 연결전극(142)과 오믹전극(141)이 접촉되는 면적을 확보하고 저항을 낮출 수 있다.
연결전극(142)과 오믹전극(141)은 절연층(150)의 오픈 영역(d3)상에서 전기적으로 연결될 수 있다. 도 5를 참조하면 절연층(150)의 오픈 영역(d3)은 반도체 구조물(120)의 최대 면적의 6% 내지 10%일 수 있다. 오픈 영역(d3)이 6% 이상 10% 이하인 경우 연결전극(142)과 오믹전극(141)의 접합 면적을 확보하여 증가시켜 저항을 낮출 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 소자의 평면도이다.
도 6을 참조하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함하는 반도체 구조물(120), 제1 도전형 반도체층(121) 상에 배치되는 제1 반사층(131), 제2 도전형 반도체층(123) 상에 배치되는 제2 반사층(132), 제1 반사층(131) 상에 배치되는 제1 패드(161), 제2 반사층(132) 상에 배치되는 제2 패드(162), 및 절연층(150)을 포함할 수 있다.
제1 반사층(131)은 제1 도전형 반도체층(121) 상에 배치될 수 있고, 제2 반사층(132)은 제2 도전형 반도체층(123) 상에 배치될 수 있다.
제1 반사층(131)과 제2 반사층(132)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속을 포함할 수 있으며, 또는 이들의 합금을 포함할 수 있고, 단층 또는 다층으로 형성될 수 있으며 이에 한정하지 않는다.
절연층(150)은 제1 반사층(131)과 제2 반사층(132)의 상면과 측면을 덮도록 배치될 수 있다. 절연층(150)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정하지 않는다.
제1 패드(161)는 제1 반사층(131) 상에 배치되고, 제2 패드(162)는 제2 반사층(132) 상에 배치될 수 있다. 제1 패드(161)와 제2 패드(162)는 Ti, Ni, Cu, Cr, Au 등의 금속을 포함할 수 있다. 예시적으로 제1 패드(161)와 제2 패드(162)는 Cr과 Ni을 포함하는 제1층(161a, 162a), 및 Au를 포함하는 제2층(161b, 162b)을 포함할 수 있다.
제1 반사층(131)과 제2 반사층(132) 상에는 중간층(131a, 132a)이 배치될 수 있다. 중간층(131a, 132a)은 반사층(131, 132)과 절연층(150)의 접착력을 향상시킬 수 있다. 중간층(131a, 132a)은 Ti, Ni, Cr 중 적어도 하나를 포함할 수 있으나 반드시 이에 한정하지 않는다.
제1 패드(161)는 제1 반사층(131)의 측면으로 연장되어 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 이때, 절연층(150)은 제1 반사층(131)과 제1 패드(161) 사이에 배치되어 전기적으로 절연할 수 있다.
오믹전극(141)은 제2 도전형 반도체층(123)상에 배치될 수 있다. 오믹전극(141)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 오믹전극(141)은 ITO일 수 있다.
오믹전극(141)은 내부에 리세스(d5)를 포함할 수 있고, 제2 반사층(132)은 리세스(d5)의 내부에 배치될 수 있다. 절연층(150)은 제2 반사층(132)의 상면과 측면에 배치되어 제2 반사층(132)과 오믹전극(141)을 전기적으로 절연시킬 수 있다.
제2 패드(162)는 제2 반사층(132)의 측면으로 연장되어 오믹전극(141)과 전기적으로 연결될 수 있다. 이때, 제2 패드(162)와 제2 반사층(132) 사이에는 절연층(150)이 배치되어 전기적으로 절연될 수 있다.
실시 예에 따르면, 절연층(150)이 제1 반사층(131) 및 제2 반사층(132)의 상면과 측면을 덮으므로 오믹전극(141)의 열 처리시 반사층의 금속 성분이 마이그레이션(Migration)되는 문제를 개선할 수 있다. 또한, 절연층(150)에 의해 반사층에 전류가 주입되지 않으므로 전류 주입에 의해 금속 성분이 마이그레이션되는 문제, 및 반사층에 보이드(Void)가 형성되는 문제를 개선할 수 있다. 따라서, 반도체 소자의 광학적 또는 전기적 특성이 개선될 수 있다.
도 7 내지 도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 보여주는 도면이다.
실시 예에 따른 반도체 소자의 제조방법은, 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 성장시키는 단계, 제2 도전형 반도체층(123) 상에 오믹전극(141)을 형성하는 단계, 오믹전극(141) 상에 리세스(d5)를 형성하고 상기 리세스(d5)의 내측에 반사층을 형성하는 단계, 반사층 상에 절연층(150)을 형성하는 단계, 및 절연층(150) 상에 연결전극(142)을 형성하는 단계를 포함한다.
도 7을 참조하면, 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 차례로 성장시킬 수 있다. 반도체층은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
기판(110)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으나 반드시 이에 한정되는 것은 아니다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 가시광 또는 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 우물층과 장벽층을 포함하고, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
오믹전극(141)을 형성하는 단계는, 오믹전극(141)을 제2 도전형 반도체층(123) 상에 전체적으로 형성할 수 있다. 오믹전극(141)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 오믹전극(141)은 ITO일 수 있다.
도 8을 참조하면, 반사층을 형성하는 단계는 제1 도전형 반도체층(121) 상에 제1 반사층(131)을 형성하고, 제2 도전형 반도체층(123) 상에 제2 반사층(132)을 형성할 수 있다. 제2 반사층(132)은 오믹전극(141)에 리세스(d5)를 형성한 후, 리세스(d5) 내부에 형성할 수 있다. 이때, 오믹전극(141)과 제2 반사층(132)이 이격 되도록 형성할 수 있다.
제1 반사층(131)과 제2 반사층(132)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속을 포함할 수 있으며, 또는 이들의 합금을 포함할 수 있고, 단층 또는 다층으로 형성될 수 있으며 이에 한정하지 않는다.
도 9를 참조하면, 절연층(150)을 형성하는 단계는 반도체 구조물(120)의 상면, 오믹전극(141), 제1 반사층(131), 제2 반사층(132) 상에 절연층(150)을 형성할 수 있다. 절연층(150)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정하지 않는다.
도 10을 참조하면, 연결전극(142)을 형성하는 단계는 제2 반사층(132)에 의해 돌출된 절연층(150) 상에 연결전극(142)을 형성할 수 있다. 연결전극(142)은 절연층(150)의 오픈 영역(d3)으로 연장되어 오믹전극(141)과 전기적으로 연결될 수 있다.
이후, 제1 반사층(131) 상에 제1 패드(161)를 형성할 수 있다. 또한, 연결전극(142) 상에 제2 패드(162)를 형성할 수 있다. 제1 패드(161)와 제2 패드(162)는 제1 패드(161)와 제2 패드(162)는 Ti, Ni, Cu, Cr, Au 등의 금속을 포함할 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (12)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층 상에 배치되는 제1 반사층;
    상기 제2 도전형 반도체층 상에 배치되는 제2 반사층;
    상기 제2 반사층 상에 배치되는 절연층; 및
    상기 절연층 상에 배치되는 제1 전극을 포함하고,
    상기 제1 전극은 상기 제1 도전형 반도체층과 전기적으로 연결되고,
    상기 절연층은 상기 제1 전극과 상기 제2 반사층을 전기적으로 절연하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고,
    상기 제1 전극은 상기 제2 전극과 전기적으로 연결되는 반도체 소자.
  3. 제2항에 있어서,
    상기 절연층은 상기 제1 반사층, 제2 반사층, 및 상기 제2 전극 상에 배치되고,
    상기 제1 전극은 상기 절연층의 오픈 영역에서 상기 제2 전극과 전기적으로 연결되는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 반사층 상에 배치되는 제1 패드, 및
    상기 제1 전극 상에 배치된 제2 패드를 포함하고,
    상기 제1 패드는 상기 절연층을 관통하여 상기 제1 반사층과 전기적으로 연결되는 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 전극과 제2 전극이 중첩되는 면적은 상기 반도체 구조물의 최대 면적의 3% 내지 15%인 반도체 소자.
  6. 제2항에 있어서,
    상기 제2 전극은 상기 제2 반사층과 이격 배치되는 반도체 소자.
  7. 제6항에 있어서,
    상기 절연층은 상기 제2 전극과 상기 제2 반사층 사이의 제1 간격으로 연장되는 반도체 소자.
  8. 제7항에 있어서,
    상기 절연층은 상기 제2 전극의 상부로 연장되는 반도체 소자.
  9. 제2항에 있어서,
    상기 제1 전극과 제2 전극은 동일한 재질을 포함하는 반도체 소자.
  10. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층 상에 배치되는 제1 반사층;
    상기 제2 도전형 반도체층 상에 배치되는 제2 반사층;
    상기 제1 반사층 상에 배치되는 제1 패드;
    상기 제2 반사층 상에 배치되는 제2 패드; 및
    상기 제1 반사층과 상기 제1 패드의 사이, 및 상기 제2 반사층과 상기 제2 패드의 사이에 배치되는 절연층을 포함하고,
    상기 제1 패드는 상기 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되고,
    상기 제2 패드는 상기 절연층을 관통하여 상기 제2 도전형 반도체층과 전기적으로 연결되는 반도체 소자.
  11. 제10항에 있어서,
    상기 제2 도전형 반도체층 상에 배치되는 오믹전극을 포함하고,
    상기 제2 패드는 상기 오믹전극과 전기적으로 연결되는 반도체 소자.
  12. 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 성장시키는 단계;
    상기 제2 도전형 반도체층 상에 오믹전극을 형성하는 단계;
    상기 오믹전극 상에 리세스를 형성하고, 상기 리세스의 내측에 반사층을 형성하는 단계;
    상기 반사층 상에 절연층을 형성하는 단계; 및
    상기 절연층 상에 연결전극을 형성하는 단계를 포함하고,
    상기 연결전극을 형성하는 단계는, 상기 절연층에 형성된 오픈 영역을 통해 상기 연결전극과 상기 오믹전극을 전기적으로 연결하는 반도체 소자 제조방법.
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