KR20170137393A - 반도체 소자 및 이를 갖는 발광소자 패키지 - Google Patents

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Abstract

실시 예는 반도체 소자 및 이를 갖는 발광소자 패키지에 관한 것이다.
실시 예에 따른 반도체 소자는 제1 도전형 도펀트를 갖는 제1 도전형 반도체층과, 제1 도전형 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층과, 활성층 상에 다층 구조를 갖는 전자 차단 구조층 및 전자 차단 구조층 상에 배치된 제2 도전형 반도체층을 포함하고, 전자 차단 구조층은 활성층과 인접하고 알루미늄 조성을 갖는 EBL과, EBL 상에 제2 도전형 도펀트를 갖는 제1 반도체층 및 제1 반도체층 상에 알루미늄 조성을 갖는 제2 반도체층을 포함하고, EBL은 제2 반도체층의 3배 이상의 두께를 포함할 수 있다. 실시 예는 EBL의 두께를 줄여 동작전압 증가를 개선함과 동시에 정공 주입 효율을 증대시켜 2DHG 효과에 의해 발광효율을 개선할 수 있다.

Description

반도체 소자 및 이를 갖는 발광소자 패키지{SEMICONDUCTOR DEVICE AND LIGHT EMITTING DEVICE PACKAGE HAVING THEREOF}
실시 예는 반도체 소자에 관한 것이다.
실시 예는 발광소자 패키지에 관한 것이다.
실시 예는 조명 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
실시 예는 캐리어 주입 효율을 향상시킬 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.
실시 예는 정공 주입 효율을 증대시켜 2DHG(2-dimensional hole gas) 효과에 의해 발광효율을 개선할 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.
실시 예는 동작전압 증가를 개선함과 동시에 광출력을 향상시킬 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.
실시 예는 고출력 발광 소자의 전류 밀도가 증가함에 따라 외부 양자 효율(EQE: External Quantum Efficiency) 감소를 개선할 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.
실시 예는 제1 도전형 도펀트를 갖는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 다층 구조를 갖는 전자 차단 구조층; 및 상기 전자 차단 구조층 상에 배치된 제2 도전형 반도체층을 포함하고, 상기 전자 차단 구조층은 상기 활성층과 인접하고, 알루미늄 조성을 갖는 EBL; 상기 EBL 상에 상기 제2 도전형 도펀트를 갖는 제1 반도체층; 및 상기 제1 반도체층 상에 알루미늄 조성을 갖는 제2 반도체층을 포함하고, 상기 EBL은 상기 제2 반도체층의 3배 이상의 두께를 포함할 수 있다. 실시 예는 EBL의 두께를 줄여 동작전압 증가를 개선함과 동시에 정공 주입 효율을 증대시켜 2DHG 효과에 의해 발광효율을 개선할 수 있다.
실시 예는 캐비티를 갖는 몸체; 상기 몸체 상에 복수의 리드 전극; 및 제1 도전형 도펀트를 갖는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 다층 구조를 갖는 전자 차단 구조층; 및 상기 전자 차단 구조층 상에 배치된 제2 도전형 반도체층을 포함하는 발광소자를 포함하고, 상기 전자 차단 구조층은 상기 활성층과 인접하고, 알루미늄 조성을 갖는 EBL; 상기 EBL 상에 상기 제2 도전형 도펀트를 갖는 제1 반도체층; 및 상기 제1 반도체층 상에 알루미늄 조성을 갖는 제2 반도체층을 포함하고, 상기 EBL은 상기 제2 반도체층의 3배 이상의 두께를 포함할 수 있다. 실시 예는 EBL의 두께를 줄여 동작전압 증가를 개선함과 동시에 정공 주입 효율을 증대시켜 2DHG 효과에 의해 발광효율을 개선할 수 있다.
실시 예는 정공 주입 효율을 증대시켜 2DHG(2-dimensional hole gas) 효과에 의해 발광효율을 개선할 수 있다.
실시 예는 EBL 상에 알루미늄 조성을 갖는 제2 반도체층이 배치되어 EBL의 두께를 줄여 동작전압 증가를 개선함과 동시에 광출력을 향상시킬 수 있다.
실시 예는 고출력 발광 소자의 전류 밀도가 증가함에 따라 외부 양자 효율(EQE) 감소를 개선할 수 있다.
도 1은 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 실시 예에 따른 활성층 및 전자 차단 구조층의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 3은 전자 차단층의 알루미늄의 조성 및 제2 도전형의 도펀트의 농도를 SIMS(Secondary-ion mass spectroscopy)로 분석한 도면이다.
도 4는 비교 예와 실시 예의 발광 효율을 비교한 그래프이다.
도 5는 EBL의 알루미늄 조성에 따른 광 출력 변화를 도시한 그래프이다.
도 6은 EBL의 두께에 따른 동작전압 변화를 도시한 그래프이다.
도 7은 제1 반도체층의 두께에 따른 광 출력 변화를 도시한 그래프이다.
도 8은 실시 예의 제2 반도체층의 알루미늄 조성에 따른 광 출력 변화를 도시한 그래프이다.
도 9는 도 1의 발광소자에 전극이 배치된 일 예를 나타낸 도면이다.
도 10은 도 1의 발광소자에 전극이 배치된 다른 예를 나타낸 도면이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
본 실시 예에 따른 반도체 소자는 발광소자일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
도 1은 실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 2는 실시 예에 따른 활성층 및 전자 차단 구조층의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 3은 전자 차단층의 알루미늄의 조성 및 제2 도전형의 도펀트의 농도를 SIMS(Secondary-ion mass spectroscopy)로 분석한 도면이고, 도 4는 비교 예와 실시 예의 발광 효율을 비교한 그래프이다.
도 5는 EBL의 알루미늄 조성에 따른 광 출력 변화를 도시한 그래프이고, 도 6은 EBL의 두께에 따른 동작전압 변화를 도시한 그래프이고, 도 7은 제2 도전형 반도체층의 두께에 따른 광 출력 변화를 도시한 그래프이고, 도 8은 실시 예의 제1 반도체층의 알루미늄 조성에 따른 광 출력 변화를 도시한 그래프이다.
도 1 내지 도 4에 도시된 바와 같이, 실시 예의 발광소자(10)는 동작전압(V)을 유지함과 동시에 캐리어 주입효율을 향상시킬 수 있다. 이를 위해 실시 예에 따른 발광소자(10)는 활성층(51) 상에 다층 구조의 전자 차단 구조층(60)을 포함할 수 있다.
실시 예의 발광소자(10)는 제1 도전형 반도체층(41)과, 상기 제1 도전형 반도체층(41) 상에 배치된 활성층(51)과, 상기 활성층(51) 상에 배치된 상기 전자 차단 구조층(60), 상기 전자 차단 구조층(60) 상에 배치된 제2 도전형 반도체층(71)을 포함할 수 있다.
실시 예의 발광소자(10)는 200㎚~400㎚ 파장대의 빛을 발광하는 자외선 발광소자를 일 예로 설명하도록 한다. 상기 자외선 발광소자는 용도에 따라 단파장 및 장파장으로 구성될 수 있다. 상기 단파장은 살균 또는 정화 등에 사용되고, 장파장은 노광기 또는 경화기 등에 사용될 수 있다.
상기 발광소자는 제1 도전형 반도체층(41) 아래에 저 전도층(33), 버퍼층(31) 및 기판(21) 중 하나 이상을 포함할 수 있다.
상기 발광소자는 제1 도전형 반도체층(41) 아래에 저 전도층(33), 버퍼층(31) 및 기판(21)을 모두 포함할 수 있다.
상기 발광소자는 상기 제1 도전형 반도체층(41)과 활성층(51) 사이에 제1 클래드층(43), 및 상기 제2 도전형 제2 반도체층(71) 상에 제3도전형 반도체층(73) 중 적어도 하나 또는 모두를 포함할 수 있다.
상기 발광소자는 자외선 내지 가시광선 파장 범위 내에서 하나 또는 복수의 피크 파장을 발광할 수 있다. 상기 발광소자는 자외선, 청색, 녹색, 적색, 또는 백색 중 적어도 하나를 발광할 수 있다.
상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.
상기 기판(21) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(21)과 상기 제1 도전형 반도체층(41) 사이에는 버퍼층(31)이 형성될 수 있다. 상기 버퍼층(31)은 3족-5족 또는 2족-6족의 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함한다.
상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)의 격자 상수는 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(31)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 저 전도층(33)은 상기 버퍼층(31)과 상기 제1 도전형 반도체층(41) 사이에 배치될 수 있다. 상기 저 전도층(33)은 언도프드 반도체층일 수 있으며, 제1 도전형 반도체층(41) 보다 낮은 전기 전도성을 가질 수 있다.
상기 저 전도층(33)은 3족-5족 또는 2족-6족의 화합물 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1 도전형 특성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. 상기 저 전도층(33)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 저 전도층(33)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(41)은 상기 기판(21), 상기 버퍼층(31), 상기 저 전도층(33) 중 적어도 하나와 상기 활성층(51) 사이에 배치될 수 있다. 상기 제1 도전형 반도체층(41)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
상기 제1 도전형 반도체층(41)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 도전형 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 실시 예의 상기 제1 도전형 반도체층(41)은 자외선 발광소자를 일 예로 Al 조성을 갖는 AlGaN일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 도전형 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 제1 도전형 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1 도전형 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1 도전형 반도체층(41)은 전극이 접촉된 전극 접촉층이 될 수 있다.
상기 제1 클래드층(43)은 3족-5족 또는 2족-6족의 화합물 반도체로 배치될 수 있다. 상기 제1 클래드층(43)은 제1 도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1 클래드층(43)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다.
상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.
상기 활성층(51)은 상기 제1 도전형 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(71)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(51)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 피크 파장을 발광할 수 있다.
상기 활성층(51)은 화합물 반도체로 구현될 수 있다. 상기 활성층(51)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(51)이 다중 우물 구조로 구현된 경우, 상기 활성층(51)은 교대로 배치된 복수의 우물층(53)과 복수의 장벽층(55)을 포함할 수 있다.
상기 복수의 우물층(53)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(55)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
상기 우물층(53)/장벽층(55)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다.
실시 예에 따른 활성층(51)의 우물층(53)은 예컨대 InGaN으로 구현될 수 있으며, 상기 장벽층(55)은 예컨대 GaN계 반도체로 구현될 수 있다. 상기 우물층(53)의 인듐 조성은 상기 장벽층(55)의 인듐 조성보다 높은 조성을 갖는다. 상기 장벽층(55)은 인듐 조성이 없을 수 있으며, 이에 대해 한정하지는 않는다. 상기 우물층(53)은 제1 밴드 갭(G1)을 가질 수 있다. 상기 장벽층(55)은 상기 우물층(53)의 제1 밴드 갭(G1)보다 넓은 제2 밴드 갭(G2)을 가질 수 있다.
상기 장벽층(55)은 상기 우물층(53)의 두께보다 두꺼운 두께를 가질 수 있다. 상기 우물층(53)의 두께가 상기 범위보다 얇으면 캐리어의 구속 효율이 낮아지고, 상기 범위보다 두꺼우면 캐리어를 과도하게 구속하게 되는 문제가 있다. 상기 장벽층(55)의 두께가 상기 범위보다 얇은 경우 전자의 차단 효율이 낮아지고, 상기 범위보다 두꺼우면 전자를 과도하게 차단하게 되는 문제가 있다. 이러한 장벽층(55)의 두께, 광의 파장과 양자 우물 구조에 따라 각 캐리어를 우물층(53)에 효과적으로 구속시켜 줄 수 있다.
상기 복수의 장벽층(55) 중 적어도 하나는 도펀트를 포함할 수 있으며, 예컨대 n형 및 p형 도펀트 중 적어도 하나를 포함할 수 있다. 상기 장벽층(55)은 n형 도펀트가 첨가된 경우, n형의 반도체층이 될 수 있다. 상기 장벽층(55)이 n형 반도체층인 경우, 활성층(51)으로 주입되는 전자의 주입 효율이 증가될 수 있다.
상기 활성층(51)은 상기 전자 차단 구조층(60)에 인접한 라스트 장벽층(55b)을 포함하고, 상기 라스트 장벽층(55b)은 다른 장벽층(55)과 동일한 두께이거나 더 넓은 두께일 수 있으며, 이에 대해 한정하지는 않는다.
실시 예의 전자 차단 구조층(60)은 고출력 발광 소자의 전류 밀도가 증가함에 따라 외부 양자 효율(EQE: External Quantum Efficiency) 감소에 따른 높은 전류 밀도에서 효율이 저하되는 현상(Efficiency Droop)을 개선할 수 있다. 상기 전자 차단 구조층(60)은 캐리어 주입효율을 향상시켜, 외부 양자 효율(EQE) 감소를 개선할 수 있다.
상기 전자 차단 구조층(60)은 Al 조성을 갖는 반도체 및 제2 도전형 도펀트를 갖는 반도체를 포함할 수 있다. 상기 전자 차단 구조층(60)은 다층 구조일 수 있다. 예컨대 상기 전자 차단 구조층(60)은 EBL(61), 제1 반도체층(63) 및 제2 반도체층(65)을 포함할 수 있다.
상기 EBL(61)은 활성층(51) 상에 배치될 수 있다. 상기 EBL(61)은 상기 라스트 장벽층(55L)과 인접하고, 알루미늄(Al) 조성을 갖는 반도체일 수 있다. 상기 EBL(61)은 상기 라스트 장벽층(55L)보다 높은 알루미늄(Al) 조성을 갖는 반도체일 수 있다. 상기 EBL(61)의 알루미늄(Al) 조성은 상기 활성층(51)으로부터의 전자를 차단하고, 정공을 가두어 활성층(51)내의 캐리어 주입을 증가시킬 수 있다. 예컨대 상기 EBL(61)은 AlpGa1-pN (0.2≤p≤0.3)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 여기서, 실시 예의 EBL(61)은 AlGaN으로 한정하지 않고, AlInN, AlInGaN 일 수도 있다. 도 5를 참조하면, 상기 EBL(61)은 20% 내지 30%의 Al 조성(p)에서 850㎽이상의 광 출력을 구현할 수 있다.
상기 EBL(61)은 상기 제2 밴드 갭(G2) 보다 넓은 제3 밴드 갭(G3)을 가질 수 있다. 예컨대 상기 EBL(61)은 상기 알루미늄(Al) 조성에 따라 상기 제3 밴드 갭(G3)이 변경될 수 있다. 상기 EBL(61)은 상기 활성층(51)보다 높은 알루미늄(Al) 조성을 가질 수 있다.
상기 EBL(61)은 3㎚ 이상의 제1 두께(T1)를 가질 수 있다. 상기 EBL(61)의 제1 두께(T1)는 터널링(tunneling)을 방지하여 전자 차단 효율 저하를 개선할 수 있다. 도 6을 참조하면, 상기 EBL(61)의 제1 두께(T1)는 10㎚ 이상에서 3.37 이하의 동작전압(V)을 구현할 수 있다. 실시 예의 상기 EBL(61)은 10㎚ 내지 15㎚의 제1 두께(T1)를 가질 수 있다.
상기 EBL(61)의 제1 두께(T1)가 15㎚를 초과하는 경우, 3.37 이상으로 동작전압(V)이 증가할 수 있다.
상기 제1 반도체층(63)은 상기 EBL(61)과 제2 반도체층(65) 사이에 배치될 수 있다. 상기 제1 반도체층(63)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대 상기 제1 반도체층(63)은 제2 도전형의 도펀트 예컨대 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제1 반도체층(63)은 p형 도펀트를 포함하는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있다. 실시 예의 상기 제1 반도체층(63)은 p형 도펀트를 포함하는 GaN을 일 예로 설명하도록 한다.
도 7을 참조하면, 상기 제1 반도체층(63)은 20㎚ 내지 30㎚의 제2 두께(T2)를 가질 수 있다. 상기 제1 반도체층(63)은 20㎚ 내지 30㎚의 제2 두께(T2)에서 880㎽이상의 광 출력을 구현할 수 있다.
상기 제1 반도체층(63)의 제4 밴드 갭(G4)은 상기 EBL(61)의 제3 밴드 갭(G3)보다 좁을 수 있다. 상기 제1 반도체층(63)의 제4 밴드 갭(G4)은 상기 라스트 장벽층(55L)의 제2 밴드 갭(G2) 보다 좁을 수 있다.
상기 제2 반도체층(65)은 상기 제1 반도체층(63) 및 제2 도전형 반도체층(71) 사이에 배치될 수 있다. 상기 제2 반도체층(63)은 정공 주입효율을 증대시켜 2DHG(2-dimensional hole gas) 효과에 의해 발광효율을 개선할 수 있다. 상기 제2 반도체층(65)은 상기 EBL(61)이 두께를 줄여 EBL(61) 두께 증가에 따른 동작전압(V) 증가를 개선할 수 있다.
상기 제2 반도체층(65)은 상기 알루미늄(Al) 조성을 갖는 반도체일 수 있다. 상기 제2 반도체층(65)은 상기 라스트 장벽층(55L)보다 높은 알루미늄(Al) 조성을 갖는 반도체일 수 있다. 상기 제2 반도체층(65)의 알루미늄(Al) 조성은 상기 활성층(51) 내의 캐리어 주입을 증가시킬 수 있다. 예컨대 상기 제2 반도체층(65)은 AlqGa1-qN (0.2≤q≤0.3)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 여기서, 실시 예의 상기 제2 반도체층(65)은 AlGaN으로 한정하지 않고, AlInN, AlInGaN 일 수도 있다. 도 8을 참조하면, 상기 제2 반도체층(65)은 20% 이상의 Al 조성(q)에서 880㎽이상의 광 출력을 구현할 수 있다.
상기 제2 반도체층(65)의 제5 밴드 갭(G5)은 상기 제1 반도체층(63)의 제4 밴드 갭(G4) 보다 넓을 수 있다.
상기 제2 반도체층(65)은 3㎚ 이상의 제3 두께(T3)를 가질 수 있다. 3㎚ 이상의 상기 제2 반도체층(65)의 제3 두께(T3)는 터널링(tunneling)을 방지하여 전자 차단 효율 저하를 개선할 수 있다. 상기 제2 반도체층(65)의 제3 두께(T3)는 상기 EBL(61)의 제1 두께(T1)보다 얇을 수 있다. 상기 EBL(61)의 제1 두께(T1)는 상기 제2 반도체층(65)의 제3 두께(T3)의 3배 이상일 수 있다. 상기 EBL(61)의 제1 두께(T1)는 10㎚이상일 수 있고, 상기 제2 반도체층(65)의 제3 두께(T3)은 3㎚이상일 수 있다. 예컨대 상기 EBL(61)의 제1 두께(T1)는 10㎚ 내지 15㎚일 수 있고, 상기 제2 반도체층(65)의 제3 두께(T3)은 3㎚ 내지 8㎚일 수 있다.
또한, 상기 제1 반도체층(63)의 제2 두께(T2)는 상기 제2 반도체층(65)의 제3 두께(T3)의 6배 이상일 수 있다. 상기 제1 반도체층(63)의 제2 두께(T2)는 상기 제2 반도체층(65)의 제3 두께(T3) 6배 내지 10배일 수 있다. 상기 제1 반도체층(63)의 제2 두께(T2)은 20㎚이상일 수 있고, 상기 제2 반도체층(65)의 제3 두께(T3)은 3㎚이상일 수 있다. 예컨대 상기 제1 반도체층(63)의 제2 두께(T2)은 20㎚ 내지 30㎚일 수 있고, 상기 제2 반도체층(65)의 제3 두께(T3)은 3㎚ 내지 8㎚일 수 있다.
도 3 및 도 4를 참조하면, 실시 예의 제2 도전형 도펀트 예컨대 p형 도펀트(Mg)의 도핑 프로파일은 상기 제2 도전성 반도체층(71)에 인접한 제2 반도체층(65)에서 피크(Peak)를 갖는다. 실시 예의 발광소자는 상기 제2 도전성 반도체층(71)에 인접한 제2 반도체층(65)에서 피크(Peak)를 갖는 도핑 프로파일에 따라 정공 주입 효율이 향상됨을 알 수 있다.
실시 예의 전자 차단 구조층(60)은 상기 EBL(61), 제1 및 제2 반도체층(63, 65) 사이의 두께 관계에 따라 동작전압(V)을 유지함과 동시에 캐리어 주입 효율을 향상시켜 2DHG 효과에 의해 발광효율을 개선할 수 있다. 즉, 실시 예는 활성층과 제2 도전형 반도체층 사이에 EBL의 단일층이 배치된 비교 예보다 발광효율을 개선할 수 있다.
상기 제2 도전성 반도체층(71)은 상기 전자 차단 구조층(60) 위에 배치될 수 있다. 상기 제2 도전성 반도체층(71)은 상기 전자 차단 구조층(60)과 상기 제3 도전성 반도체층(73) 사이에 배치될 수 있다.
상기 제2 도전성 반도체층(71)은 제2 반도체층(65)과 접촉될 수 있으며, GaN계 반도체를 포함할 수 있다. 상기 제2 도전성 반도체층(71)은 제1 반도체층(63)와 동일한 반도체를 포함할 수 있다. 상기 제2 도전성 반도체층(71)은 제2 도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2 도전성 반도체층(71)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 실시 예의 상기 제2 도전성 반도체층(71)은 p형 도펀트를 포함하는 GaN을 일 예로 설명하도록 한다.
상기 제3 도전성 반도체층(73)은 제2 도전성 반도체층(71) 위에 배치될 수 있다. 상기 제3 도전성 반도체층(73)은 제2 도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제 3도전성 반도체층(73)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제3 도전성 반도체층(73)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있다.
상기 제3 도전성 반도체층(73)의 제2 도전형의 도펀트의 도핑 농도는 상기 제2 도전성 반도체층(71)의 제2 도전형의 도펀트의 도핑 농도보다 높을 수 있다.
상기 제2 도전성 반도체층(73)은 단층 또는 다층으로 배치될 수 있다. 상기 제2 도전성 반도체층(73)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제2 도전성 반도체층(73)은 전극 접촉층이 될 수 있다.
실시 예의 발광 구조물은 제1 도전성 반도체층(41)부터 제2 도전성 반도체층(73)까지를 포함할 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
실시 예는 EBL(61) 상에 제2 반도체층(65)이 배치되어 정공 주입효율을 증대시켜 2DHG(2-dimensional hole gas) 효과에 의해 발광효율을 개선할 수 있다. 실시 예의 상기 제2 반도체층(65)은 상기 EBL(61)이 두께를 줄여 EBL(61) 두께 증가에 따른 동작전압(V) 증가를 개선할 수 있다.
실시 예는 상기 동작전압(V) 증가를 개선함과 동시에 광출력을 향상시킬 수 있다.
실시 예는 고출력 발광 소자의 전류 밀도가 증가함에 따라 외부 양자 효율(EQE) 감소를 개선할 수 있다.
도 9는 도 1의 발광소자에 전극이 배치된 일 예를 나타낸 도면이다. 도 9를 설명함에 있어서, 도 1에 개시된 구성과 대응되는 구성은 동일한 부호를 병기하고, 기술적 특징을 도 1에 기술적 특징을 채용할 수 있다.
도 9에 도시된 바와 같이, 발광소자(101)는 제1 전극(91) 및 제2전극(95)을 포함한다. 상기 제1 도전성 반도체층(41)에 제1 전극(91)이 전기적으로 연결되며, 상기 제2 도전성 반도체층(73)에 제2 전극(95)이 전기적으로 연결될 수 있다. 상기 제1 전극(91)은 상기 제1 도전성 반도체층(41) 위에 배치될 수 있으며, 상기 제2 전극(95)은 제2 도전성 반도체층(73) 위에 배치될 수 있다.
상기 제1 전극(91) 및 상기 제2 전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1 전극(91) 및 제2 전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 전극(93) 및 제2 전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제2 전극(95)과 상기 제2 도전성 반도체층(73) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다.
상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 10은 도 1의 발광소자에 전극이 배치된 다른 예를 나타낸 도면이다. 도 10을 설명함에 있어서, 도 1에 개시된 구성과 대응되는 구성은 동일한 부호를 병기하고, 기술적 특징을 도 1에 기술적 특징을 채용할 수 있다.
도 10에 도시된 바와 같이, 발광소자(102)는 제1 도전성 반도체층(41) 위에 제1 전극(91) 및 제2도전성 반도체층(73) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다.
상기 제2 전극은 상기 제2 도전성 반도체층(73) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2 도전성 반도체층(73)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전성 반도체층(73) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 제2 도전성 반도체층(73)과 제2 전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다.
상기 채널층(83)은 상기 제2 도전성 반도체층(73)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(163)의 내측부는 상기 제2도전성 반도체층(73) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.
상기 전류 블록킹층(85)은 제2 도전성 반도체층(73)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(85)은 상기 발광 구조물 위에 배치된 제1 전극(91)과 상기 발광 구조물의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(85)은 상기 제2 전극으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1 전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.
상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 도 1의 기판은 제거하게 된다. 상기 성장 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전성 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1 도전성 반도체층(41) 상에 제1 전극(91)을 형성하게 된다.
상기 제1 도전성 반도체층(41)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1 전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광소자(102)가 제조될 수 있다.
상술한 발광소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있다. 상기 발광소자 패키지는 예컨대 캐비티를 갖는 몸체와, 몸체에 결합된 리드전극을 포함할 수 있고, 상기 발광소자는 상기 몸체 상에 배치되어 상기 리드전극과 전기적으로 연결될 수 있다.
상기 발광소자는 예컨대 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다. 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
21: 기판
31: 버퍼층
33: 저 전도층
41: 제1 도전성 반도체층
43: 제1클래드층
51: 활성층
53: 우물층
55: 장벽층
55L: 라스트 장벽층
60: 전자 차단 구조층
61: EBL
63: 제1 반도체층
65: 제2 반도체층
71: 제2 도전성 반도체층
73: 제3 도전성 반도체층

Claims (16)

  1. 제1 도전형 도펀트를 갖는 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층;
    상기 활성층 상에 다층 구조를 갖는 전자 차단 구조층; 및
    상기 전자 차단 구조층 상에 배치된 제2 도전형 반도체층을 포함하고,
    상기 전자 차단 구조층은,
    상기 활성층과 인접하고, 알루미늄 조성을 갖는 EBL;
    상기 EBL 상에 상기 제2 도전형 도펀트를 갖는 제1 반도체층; 및
    상기 제1 반도체층 상에 알루미늄 조성을 갖는 제2 반도체층을 포함하고,
    상기 EBL은 상기 제2 반도체층의 3배 이상의 두께를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 EBL은 10㎚ 내지 15㎚의 제1 두께를 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 EBL은 AlpGa1-pN (0.2≤p≤0.3)의 조성식을 갖는 반도체 물질을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 반도체층은 상기 EBL과 상기 제2 반도체층 사이에 배치되고, 20㎚ 내지 30㎚의 제2 두께를 갖는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 반도체층의 제2 두께는 상기 제2 반도체층의 두께보다 6배 이상인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 반도체층은 3㎚ 내지 8㎚의 제3 두께를 갖는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제2 반도체층은 AlqGa1-qN (0.2≤q≤0.3)의 조성식을 갖는 반도체 물질을 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 활성층은 상기 EBL과 인접한 라스트 장벽층을 더 포함하고, 상기 EBL은 상기 라스트 장벽층 보다 넓은 밴드 갭을 갖고, 상기 제2 반도체층은 상기 라스트 장벽층 보다 낮은 밴드 갭을 갖는 반도체 소자.
  9. 제1 항에 있어서,
    상기 EBL과 상기 제2 반도체층은 상기 제1 반도체층 보다 넓은 밴드 갭을 갖는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 반도체층은 상기 제2 도전형 반도체층과 같은 밴드 갭을 갖는 반도체 소자.
  11. 제1 항에 있어서,
    상기 EBL 및 제2 반도체층은 AlGaN, AlInN, 및 AlInGaN 중 적어도 하나를 포함하는 반도체 소자.
  12. 캐비티를 갖는 몸체;
    상기 몸체 상에 복수의 리드 전극; 및
    제1 도전형 도펀트를 갖는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 복수의 장벽층 및 복수의 우물층을 갖는 활성층; 상기 활성층 상에 다층 구조를 갖는 전자 차단 구조층; 및 상기 전자 차단 구조층 상에 배치된 제2 도전형 반도체층을 포함하는 발광소자를 포함하고,
    상기 전자 차단 구조층은 상기 활성층과 인접하고, 알루미늄 조성을 갖는 EBL; 상기 EBL 상에 상기 제2 도전형 도펀트를 갖는 제1 반도체층; 및 상기 제1 반도체층 상에 알루미늄 조성을 갖는 제2 반도체층을 포함하고,
    상기 EBL은 상기 제2 반도체층의 3배 이상의 두께를 갖는 발광소자 패키지.
  13. 제12 항에 있어서,
    상기 EBL은 10㎚ 내지 15㎚의 제1 두께를 갖고,
    AlpGa1-pN (0.2≤p≤0.3)의 조성식을 갖는 반도체 물질을 포함하는 발광소자 패키지.
  14. 제12 항에 있어서,
    상기 제1 반도체층은 상기 EBL과 상기 제2 반도체층 사이에 배치되고, 20㎚ 내지 30㎚의 제2 두께를 갖고,
    상기 제1 반도체층의 제2 두께는 상기 제2 반도체층의 두께보다 6배 이상인 발광소자 패키지.
  15. 제12 항에 있어서,
    상기 제2 반도체층은 3㎚ 내지 8㎚의 제3 두께를 갖고,
    상기 제2 반도체층은 AlqGa1-qN (0.2≤q≤0.3)의 조성식을 갖는 반도체 물질을 포함하는 발광소자 패키지.
  16. 제12 항에 있어서,
    상기 활성층은 상기 EBL과 인접한 라스트 장벽층을 더 포함하고, 상기 EBL은 상기 라스트 장벽층 보다 넓은 밴드 갭을 갖고, 상기 제2 반도체층은 상기 라스트 장벽층 보다 낮은 밴드 갭을 갖고,
    상기 EBL과 상기 제2 반도체층은 상기 제1 반도체층 보다 넓은 밴드 갭을 갖고,
    상기 제1 반도체층은 상기 제2 도전형 반도체층과 같은 밴드 갭을 갖는 발광소자 패키지.
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