KR20180080854A - 반도체 소자 및 이를 포함하는 반도체 소자 패키지 - Google Patents

반도체 소자 및 이를 포함하는 반도체 소자 패키지 Download PDF

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Abstract

실시 예는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층상에 배치되는 활성층; 및 상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 활성층은 제1활성층, 및 상기 제1활성층과 상기 제2 도전형 반도체층 사이에 배치되는 제2활성층을 포함하고, 상기 제1활성층과 제2활성층은 리세스를 갖는 제1영역, 및 상기 리세스 사이의 제2영역을 포함하고, 상기 제1영역에서 제2활성층의 두께는 상기 제1영역에서 상기 제1활성층의 두께보다 두꺼운 영역을 포함하고, 상기 제1영역에서 제2활성층은 상기 제2영역에서 제2활성층의 두께보다 두꺼운 영역을 포함하는 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 개시한다.

Description

반도체 소자 및 이를 포함하는 반도체 소자 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE INCLUDING THE SAME}
실시 예는 반도체 소자 및 이를 포함하는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 반도체 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
실시 예는 연색 지수를 향상시킬 수 있는 반도체 소자를 제공한다.
실시 예는 광 출력을 향상시킬 수 있는 반도체 소자를 제공한다.
실시 예는 구동 전압을 낮출 수 있는 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층상에 배치되는 활성층; 및 상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 활성층은 제1활성층, 및 상기 제1활성층과 상기 제2 도전형 반도체층 사이에 배치되는 제2활성층을 포함하고, 상기 제1활성층과 제2활성층은 리세스를 갖는 제1영역, 및 상기 리세스 사이의 제2영역을 포함하고, 상기 제1영역에서 제2활성층의 두께는 상기 제1영역에서 상기 제1활성층의 두께보다 두꺼운 영역을 포함하고, 상기 제1영역에서 제2활성층은 상기 제2영역에서 제2활성층의 두께보다 두꺼운 영역을 포함한다.
상기 제1활성층은 복수 개의 제1우물층 및 복수 개의 제1장벽층을 포함하고, 상기 제2활성층은 복수 개의 제2우물층 및 복수 개의 제2장벽층을 포함할 수 있다.
상기 제1장벽층은 상기 제1영역의 두께와 상기 제2영역의 두께의 비가 1:2 내지 1:10일 수 있다.
상기 제2장벽층은 상기 제1영역의 두께와 상기 제2영역의 두께의 비가 2:1 내지 10:1일 수 있다.
상기 제1영역에서 상기 제2장벽층은 상기 제1장벽층보다 두꺼울 수 있다.
상기 제2우물층은 450nm 내지 460nm 파장대의 광을 출사할 수 있다.
상기 제1우물층의 두께와 상기 제1장벽층의 두께의 비는 1:1 내지 1:2.5일 수 있다.
상기 제2우물층의 두께와 상기 제2장벽층의 두께의 비는 1:1 내지 1:3일 수 있다.
상기 제1장벽층과 제2장벽층은 n형 도펀트가 도핑될 수 있다.
상기 제2장벽층은 상기 리세스의 중심으로 갈수록 두께가 증가하는 구간을 가질 수 있다.
상기 제2장벽층은 상기 제1활성층에서 멀어질수록 상기 리세스의 크기가 작아질 수 있다.
상기 활성층과 제2 도전형 반도체층 사이에 배치되는 전자 차단층을 포함하고, 상기 전자 차단층은 상기 제1영역에서의 두께와 상기 제2영역에서의 두께의 비가 0.8:1 내지 1:1일 수 있다.
상기 제1활성층과 가장 가까운 제2장벽층의 두께는 나머지 제2장벽층보다 두꺼울 수 있다.
실시 예에 따르면, 발광소자의 연색 지수를 향상시킬 수 있다.
또한, 발광소자의 광 출력을 향상시키고 구동 전압을 낮출 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 발광 구조물의 개념도이고,
도 2는 본 발명의 일 실시 예에 따른 다양한 크기의 리세스를 보여주는 평면도이고,
도 3은 연색 지수와 광 출력의 관계를 보여주는 그래프이고,
도 4a는 본 발명의 일 실시 예에 따른 발광 구조물의 일부 단면도이고,
도 4b는 도 4a의 A부분과 B 부분의 확대도이고,
도 5는 본 발명의 일 실시 예에 따른 발광 구조물의 단면을 보여주는 사진이고,
도 6은 본 발명의 다른 실시 예에 따른 발광 구조물의 일부 단면도이고,
도 7은 본 발명의 또 다른 실시 예에 따른 발광 구조물의 일부 단면도이고,
도 8은 본 발명의 또 다른 실시 예에 따른 발광 구조물의 일부 단면도이고,
도 9는 본 발명의 일 실시 예에 따른 발광 구조물의 제조 방법을 설명하기 위한 흐름도이고,
도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고,
도 11은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 발광 구조물의 개념도이고, 도 2는 본 발명의 일 실시 예에 따른 다양한 크기의 리세스를 보여주는 평면도이다.
도 1을 참고하면, 본 발명의 일 실시 예에 따른 발광 구조물은, 제1 도전형 반도체층(30)과, 제1 도전형 반도체층(30)상에 배치되는 활성층(50)과, 활성층(50) 상에 배치되는 제2 도전형 반도체층(70)을 포함한다. 제1 도전형 반도체층(30), 활성층(50), 및 제2 도전형 반도체층(70) 중 적어도 하나는 V 형상의 리세스(V-pits)가 형성될 수 있다.
기판(10)은 전도성 기판 또는 절연성 기판을 포함한다. 기판(10)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(10)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(30)과 기판(10) 사이에는 버퍼층(20)이 배치될 수 있다. 버퍼층(20)은 발광 구조물과 기판(10)의 격자 부정합을 완화할 수 있다.
버퍼층(20)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 버퍼층(20)에는 도펀트가 도핑될 수도 있으나, 이에 한정하지 않는다.
버퍼층(20)은 기판(10) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층(20)은 버퍼층(20)상에 성장하는 제1 도전형 반도체층(30)의 결정성을 향상시킬 수 있다.
제1 도전형 반도체층(30)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(30)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(30)은 n형 반도체층일 수 있다.
활성층(50)은 제1 도전형 반도체층(30)을 통해서 주입되는 전자(또는 정공)과 제2 도전형 반도체층(70)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(50)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(50)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(50)의 구조는 이에 한정하지 않는다.
일반적으로, 기판(10)과 제1 도전형 반도체층(30)의 격자 불일치로 인해 제1 도전형 반도체층(30)에는 전위(Dislocation, D)와 같은 격자 결함이 발생할 수 있다. 반도체 소자는 전위(D)에 의해 누설 전류가 증가하고, 외부 정전기에 취약해질 수 있다.
활성층(50)은 전위(D)에 의해 유발되는 리세스(R1)가 형성될 수 있다. 리세스(R1)는 제1 도전형 반도체층(30)과 활성층(50) 사이의 응력(Strain)을 완화시키며, 전위(D)가 활성층(50) 및 제2 도전형 반도체층(70)에 연장되는 것을 방지하여 반도체 소자의 품질을 향상시킬 수 있다.
리세스(R1)는 전위(D)에 의한 누설 전류를 방지하여 정전기 방전(ESD, Electrostatic discharge) 수율을 향상시킬 수 있다. 그러나, 리세스가 형성된 영역은 발광에 기여하지 못해 광도가 저하되는 문제가 있다. 리세스의 크기는 다양하게 형성될 수 있다.
제2 도전형 반도체층(70)은 활성층(50) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(70)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(70)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(70)은 p형 반도체층일 수 있다.
활성층(50)과 제2 도전형 반도체층(70) 사이에는 전자 차단층(EBL, 60)이 배치될 수 있다. 전자 차단층(60)은 제1 도전형 반도체층(30)에서 공급된 전자가 제2 도전형 반도체층(70)으로 빠져나가는 흐름을 차단하여, 활성층(50) 내에서 전자와 정공이 재결합할 확률을 증대시킬 수 있다. 전자 차단층(60)의 에너지 밴드갭은 활성층(50) 및/또는 제2 도전형 반도체층(70)의 에너지 밴드갭보다 클 수 있다.
전자 차단층(60)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.
전자 차단층(60)은 리세스를 갖는 활성층(50) 상에 형성되므로 리세스의 형상에 대응하는 리세스를 가질 수 있다.
도 3은 연색 지수와 광 출력의 관계를 보여주는 그래프이다.
도 3을 참조하면, 연색 지수(CRI: Color Rendering Index)와 광 출력은 반비례 관계를 가짐을 알 수 있다. 연색 지수(CRI)이란 광원의 빛이 물체의 고유한 색을 얼마나 제대로 된 천연색으로 보이게 하는가를 평가하는 지수이다.
반도체 소자의 파장이 증가할수록, 연색 지수는 증가하는데 반해 광 출력은 감소될 수 있다. 특히, 450nm 이하의 피크 파장에서는 연색 지수 증가와 함께 광 출력도 증가하지만, 450nm의 피크 파장부터는 연색 지수는 증가하지만 광 출력은 감소할 수 있다.
따라서, 450nm 이상, 또는 450nm 내지 460nm의 피크 파장에서 연색 지수의 증가와 함께 광출력이 증가할 수 있는 반도체 소자의 개발이 필요하다.
광출력은 반도체 소자의 주 파장과 연관이 있다. 이는 현재 상용화 단계에 있는 형광체 기술의 효율이 450nm 이하에서는 저하되기 때문이다.
반도체 소자에서 450nm 이상의 피크 파장을 갖기 위해서는 활성층(50)의 에너지 밴드 갭의 조절이 필요하다. 예를 들어 활성층(50)이 InGaN 우물층/GaN 배리어층인 경우 우물층의 In 조성을 조절함으로써 에너지 밴드 갭을 조절할 수 있다. 그런데, In의 조성을 높이면, 활성층(50)의 막 품질이 저하되어 광 출력을 저하되는 문제가 있다.
활성층(50)의 막 품질을 높이기 위해 장벽층의 두께를 증가시킬 수 있다. 장벽층이 복수인 경우, 복수 개의 장벽층의 두께를 모두 증가시킴으로써 막 품질을 향상시킬 수 있다. 그러나, 장벽층이 두꺼워지는 경우 동작 전압이 상승하는 문제가 있다.
활성층(50)의 막 품질을 높이기 위한 또 다른 방안으로는 장벽층을 고온에서 성장시키는 방법을 고려할 수 있다. 장벽층이 고온에서 성장되면 결정성이 향상되어 활성층(50)의 막 품질이 향상될 수 있다. 그러나, 장벽층을 고온으로 성장시키는 경우 활성층(50)에 형성된 V 형상의 리세스의 크기가 감소하거나 소멸하는 문제가 있다.
리세스의 크기가 감소하거나 소멸한 경우, 복수 개의 리세스의 사이즈가 불균일해져 유리한 효과가 저하되고 수율이 감소하는 문제가 있다. 또한, 정공이 리세스의 측면으로 주입되기 어려워 광 출력이 감소할 수 있다. 따라서, 장벽층을 고온으로 성장시켜 막의 품질을 높이면서도 리세스를 유지하는 기술이 필요하다.
도 4a는 본 발명의 일 실시 예에 따른 발광 구조물의 일부 단면도이고, 도 4b는 도 4a의 A부분과 B 부분의 확대도이고, 도 5는 본 발명의 일 실시 예에 따른 발광 구조물의 단면을 보여주는 사진이다.
도 4a 및 도 4b를 참조하면, 활성층(50)은 트리거층(40)상에 배치될 수 있다. 트리거층(40)의 인듐(In) 조성은 제1 도전형 반도체층(30)의 인듐 조성보다 높을 수 있다. 일반적으로, 인듐(In)은 격자의 크기가 크다. 따라서, 인듐이 많이 함유된 갈륨 질화물(GaN)층일수록 격자 부정합에 의한 리세스가 용이하게 형성될 수 있다. 트리거층(40)은 전위를 리세스(41)로 변환시켜 복수 개의 리세스를 균일한 크기로 성장시킬 수 있다.
활성층(50)은 제1활성층(51), 및 제2활성층(52)을 포함할 수 있다. 제1활성층(51)은 제1 도전형 반도체층(30)에 인접 배치된 층일 수 있고 제2활성층(52)은 제1활성층(51)과 제2 도전형 반도체층(70) 사이에 배치된 층일 수 있다.
제1활성층(51)과 제2활성층(52)은 복수 개의 리세스(R1)를 갖는 제1영역(P1), 및 복수 개의 리세스(R1) 사이의 제2영역(P2)을 포함할 수 있다.
제1활성층(51)은 교대로 배치된 복수 개의 제1우물층(51a)과 복수 개의 제1장벽층(51b)을 포함할 수 있다. 제2활성층(52)은 교대로 배치된 복수 개의 제2우물층(52a)과 복수 개의 제2장벽층(52b)을 포함할 수 있다.
제1활성층(51)은 트리거층(40)에 형성된 리세스(41) 위에 형성되므로 제1영역(P1)에는 리세스(R1)가 형성되고 제2영역(P2)은 상대적으로 평탄한 영역이 형성될 수 있다. 이와 동일하게 제2활성층(52)은 제1활성층(51)의 리세스(R1) 위에 형성되므로 제1영역(P1)에는 리세스(R1)가 형성되고 제2영역(P2)은 상대적으로 평탄한 영역이 형성될 수 있다.
제1활성층(51)은 제1영역(P1)의 두께가 제2영역(P2)의 두께보다 작을 수 있다. 제1활성층(51)에서 제1영역(P1)의 두께와 제2영역(P2)의 두께의 비는 1:2 내지 1:10일 수 있다. 제1활성층(51)의 제1장벽층(51b)이 저온 성장되는 경우 제1영역(P1)의 두께는 제2영역(P2)의 두께보다 작아져 리세스(R1)의 형태가 유지될 수 있다. 여기서 제1영역(P1)의 두께는 발광 구조물의 두께 방향의 거리일 수 있다.
제1활성층(51)은 거의 발광에 참여하지 않을 수 있다. 즉, 제2 도전형 반도체층(70)에서 주입된 정공은 상대적으로 무거워서 제1활성층(51)까지 주입되지 않을 수 있다. 따라서, 제1활성층(51)은 발광에 참여하지 않거나 상대적으로 약한 광을 생성할 수 있다. 실시 예에서 제1활성층(51)은 리세스(R1)의 형태를 유지하는 역할을 수행할 수 있다.
제1장벽층(51b)은 제1영역(P1)에서의 두께가 제2영역(P2)의 두께보다 얇을 수 있다. 제1우물층(51a)의 두께는 제1장벽층(51b)과 동일하게 제1영역(P1)에서의 두께가 제2영역(P2)의 두께보다 얇을 수 있다. 또는, 제1우물층(51a)의 두께는 제1영역(P1)과 제2영역(P2)에서 큰 차이가 없을 수도 있다. 실시 예는 제1장벽층(51b)을 저온 성장시켜 제1영역(P1)에서 두께를 얇게 제어함으로써 리세스의 형태를 유지할 수 있다.
제1장벽층(51b)은 제1영역(P1)의 두께와 상기 제2영역(P2)의 두께의 비가 1:2 내지 1:10일 수 있다. 두께 비가 1:2보다 작은 경우 제1영역(P1)에서의 두께가 증가하여 리세스(R1)의 크기가 점차 작아질 수 있다. 제1활성층(51)에서 리세스(R1)의 크기가 작아지기 시작하면 제2활성층(52)이 성장하는 과장에서 리세스(R1)는 소멸할 수도 있다. 두께 비가 1:10보다 큰 경우 제1영역(P1)내에서의 두께가 너무 얇아져 일부 구간에서는 제1장벽층(51b)이 끊어질 수 있다.
제1우물층(51a)의 두께와 제1장벽층(51b)의 두께의 비는 1:1 내지 1:2.5일 수 있다. 예시적으로 제1우물층(51a)의 두께는 2nm 내지 5nm이고, 제1장벽층(51b)의 두께는 2nm 내지 12.5nm일 수 있다.
제2활성층(52)은 제1활성층(51)과 제2 도전형 반도체층(70) 사이에 배치되므로 대부분 발광에 참여할 수 있다. 실시 예에 따르면, 활성층(50)은 450nm 내지 460nm의 장파장대의 광을 생성하기 위해 In을 포함하므로 상대적으로 막의 품질이 떨어질 수 있다. 따라서, 제2장벽층(52b)을 고온에서 성장시켜 막의 품질을 보완할 수 있다.
제2장벽층(52b)의 제1영역은 제2 도전형 반도체층(70)으로 갈수록 점차 좁아질 수 있다(P1에서 P3로 감소). 제2장벽층(52b)이 고온에서 성장되면 웨이퍼가 휘어지기 때문에 상대적으로 제1영역(P1)이 두꺼워질 수 있다. 따라서, 제2활성층(52)에서 제1영역(P1)의 두께는 제2영역(P2)의 두께보다 보다 두꺼운 영역을 가질 수 있다.
구체적으로 제2장벽층(52b)은 제1영역(P1)에서의 두께가 제2영역(P2)의 두께보다 두꺼울 수 있다. 제2우물층(52a)의 두께는 제2장벽층(52b)과 유사하게 제1영역(P1)에서의 두께가 제2영역(P2)의 두께보다 두꺼울 수 있다. 또는 제2우물층(52a)의 두께는 제1영역(P1)과 제2영역(P2)에서 큰 차이가 없을 수도 있다.
제1영역(P1)에서 제2장벽층(52b)의 두께는 제1장벽층(51b)의 두께보다 두꺼운 영역을 가질 수 있다. 제2장벽층(52b)은 제1장벽층(51b)에 비해 고온에서 성장되기 때문이다. 그러나, 제1영역(P1)에서 제2활성층(52a)의 두께는 제1활성층(51a)의 두께와 큰 차이가 없을 수 있다. 제1활성층(51a)과 제2활성층(52a)은 실질적으로 유사한 온도에서 성장하기 때문이다. 따라서, 제1영역(P1)에서 제2활성층(52)의 두께는 제1활성층(51)의 두께보다 두꺼울 수 있다.
제2장벽층(52b)은 리세스(R1)의 중심으로 갈수록(전위 전파 경로(D)에 가까워질수록) 두께가 증가하는 구간을 가질 수 있다. 즉, 제2장벽층(52b)은 리세스(R1)의 중심으로 갈수록 점차 두껍게 성장할 수 있다. 또한, 제2장벽층(52b)은 제1활성층(51)에서 멀어질수록 리세스(R1)의 크기가 작아질 수 있다.
제2장벽층(52b)에서 제1영역(P1)의 두께와 상기 제2영역(P2)의 두께의 비는 2:1 내지 10:1일 수 있다. 두께의 비가 2:1보다 작아지는 경우 제2장벽층(52b)의 두께가 감소하여 막 품질이 저하될 수 있으며 두께 비가 10:1보다 커지는 경우 리세스(R1)의 크기가 과도하게 축소될 수 있다.
제2활성층(52)은 제1활성층(51)과 가장 가까운 장벽층(52b)의 두께가 나머지 장벽층의 두께보다 두꺼울 수 있다. 즉, 제1활성층(51)의 성장이 끝나고 제2활성층(52)의 성장이 시작되는 구간에서 장벽층의 두께가 가장 두꺼울 수 있다.
제2우물층(52a)의 두께와 상기 제2장벽층(52b)의 두께의 비는 1:1 내지 1:3일 수 있다. 제2우물층(52a)의 두께는 2nm 내지 5nm일 수 있고, 제2장벽층(52b)의 두께는 2nm 내지 15nm일 수 있다.
실시 예에 따르면, 제1우물층(51a)과 제2우물층(52a)은 동일한 두께일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2우물층(52a)은 제1우물층(51a)보다 두꺼울 수도 있다. 이 경우 발광에 참여하는 제2활성층(52a)의 두께가 증가하므로 발광효율이 증가할 수 있다.
제1장벽층(51b)과 제2장벽층(52b)에는 n형 도펀트가 도핑될 수 있다. 제1장벽층(51b)과 제2장벽층(52b)의 두께가 증가할수록 동작 전압이 감소할 수 있다. 따라서, 제1, 제2장벽층(51b, 52b)에 도펀트를 도핑하여 동작 전압을 감소시킬 수 있다. 도핑 농도는 1×1016/cm3 내지 1×1019/cm3일 수 있으나 반드시 이에 한정하지 않는다.
실시 예에 따르면, 제1장벽층(51b)을 저온 성장시켜 리세스(R1)를 유지하고, 제2장벽층(52b)을 고온 성장시켜 제2활성층(52)의 막 품질을 향상시킬 수 있다. 따라서, 장파장대의 광을 생성할 수 있으며, 광 출력이 향상될 수 있다.
도 5를 참조하면, 제1장벽층(51b)은 제2영역(P2)에서 제1영역(P1)으로 갈수록 두께가 점차 감소하는 것을 확인할 수 있다. 또한, 제1활성층에서는 리세스의 형태가 그대로 유지되는 것을 확인할 수 있다.
이에 반해, 제2장벽층(52b)은 제2영역(P2)에서 제1영역(P1)으로 갈수록 두께가 점차 증가하는 것을 확인할 수 있다. 또한, 제2활성층(51)에서는 상부로 갈수록 제2장벽층(52b)의 두께가 두꺼워지는 것을 확인할 수 있다(d3>d2>d1)
도 6은 본 발명의 다른 실시 예에 따른 발광 구조물의 일부 단면도이고, 도 7은 본 발명의 또 다른 실시 예에 따른 발광 구조물의 일부 단면도이고, 도 8은 본 발명의 또 다른 실시 예에 따른 발광 구조물의 일부 단면도이다.
도 6을 참조하면, 활성층(50) 상에 배치되는 전자 차단층(60) 및 제2 도전형 반도체층(70)은 활성층(50)의 리세스(R1) 내부에 배치될 수 있다. 따라서, 제2 도전형 반도체층(70)에서 주입된 정공은 전자 차단층(60)을 관통하여 활성층(50)에 주입될 수 있다.
제2활성층(52)의 성장시 리세스가 소멸되지 않도록 제1활성층(51)의 두께와 제2활성층(52)의 두께는 적절히 조절될 수 있다.
전자 차단층(60)은 정공 주입을 향상시키기 위해 P형 도펀트가 도핑될 수 있다. P형 도펀트가 도핑되면 저항이 낮아져 전류 주입이 증가될 수 있다. P형 도펀트는 Mg, Zn, Ca, Sr, Ba으로 이루어진 군에서 선택된 어느 하나 이상일 수 있다.
제2영역(P2)에서는 P형 도펀트의 농도가 높아 상대적으로 정공 주입이 용이하나, 제1영역(P1)은 상대적으로 Al의 농도가 높고 P형 도펀트의 농도가 낮아 정공의 주입이 어려운 문제가 있다. 즉, 제2영역(P2)에 비해 제1영역(P1)은 저항이 높을 수 있다. 제1영역(P1)의 두께가 얇아질수록 P형 도펀트의 도핑은 어려워질 수 있다. 따라서, 전자 차단층(60)은 고온 성장시켜 리세스 내에서의 두께를 증가시킬 수 있다. 그 결과 도펀트의 도핑 농도가 상승할 수 있다. 예시적으로 전자 차단층(60)은 790℃ 내지 1230℃에서 성장시켜 제1영역(P1)과 제2영역(P2)의 두께비가 0.8:1 내지 1:1이 되도록 제어할 수 있다.
도 7을 참조하면, 제2활성층(52)의 제2장벽층(52b)의 두께만을 제어하여 막 품질을 향상시킬 수도 있다. 실시 예에 따르면 제2장벽층(52b)을 고온 성장시키지 않으므로 제2장벽층(52b)이 제1영역(P1)에서 과도하게 성장하여 리세스가 축소되는 문제점을 해소할 수 있다.
또한, 도 8과 같이 제1 내지 제3활성층(51, 52, 53)을 3 구간으로 설정하고 제1 내지 제3활성층(51, 52, 53)의 장벽층을 서로 다른 온도 조건에서 성장시킬 수도 있다. 예시적으로 제1구간(51)의 장벽층은 200℃ 내지 230℃에서 성장시키고, 제2구간(52)의 장벽층은 230℃ 내지 260℃에서 성장시키고, 제3구간(53)의 장벽층은 260℃ 내지 270℃에서 성장시킬 수 있다.
실시 예에 따르면, 단계적으로 성장 온도를 상승시킴으로써 장벽층이 리세스 내에서 급격하게 성장하는 것을 억제할 수 있다. 따라서, 활성층 내에서 리세스의 크기가 감소하는 것을 억제할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 발광 구조물의 제조 방법을 설명하기 위한 흐름도이다.
도 9를 참조하면, 발광 구조물 제조 방법은, 기판(10) 상에 제1 도전형 반도체층(30), 활성층(50), 전자 차단층(60), 및 제2 도전형 반도체층(70)을 순차로 형성할 수 있다. 특히, 활성층(50)은 제1활성층(51)을 성장하는 단계(S10)와 제2활성층(52)을 성장하는 단계(S20)로 구분할 수 있다.
제1활성층(51)을 성장하는 단계는 700℃ 내지 800℃에서 제1우물층(51a)을 형성하고, 780℃ 내지 1030℃에서 제1장벽층(51b)을 성장시킬 수 있다. 제1장벽층(51b)의 성장 온도는 상대적으로 저온이므로 제1장벽층(51b)은 제1영역(P1)에서 얇은 두께로 성장할 수 있다.
동작 전압을 낮추기 위해, 제1장벽층(51b)에는 실리콘을 도핑할 수 있다. 도핑 농도는 1×1016/cm3 내지 1×1019/cm3일 수 있으나 반드시 이에 한정하지 않는다.
제2활성층(52)을 성장하는 단계는 700℃ 내지 800℃에서 제2우물층(52a)을 형성하고, 790℃ 내지 1230℃에서 제2장벽층(52b)을 성장시킬 수 있다. 즉, 제2장벽층(52b)의 성장 온도는 제1장벽층(51b)의 성장 온도보다 높게 설정할 수 있다.
따라서, 제2장벽층(52b)은 결정성이 향상될 수 있다. 또한 제2장벽층(52b)은 제1영역(P1)에서 제1장벽층(51b)보다 두껍게 성장할 수 있다. 또는, 제2장벽층(52b)의 성장온도에서 웨이퍼가 휘어져 제1영역(P1)이 상대적으로 두꺼워질 수도 있다. 제2장벽층(52b) 성장시에는 제1장벽층(51b) 성장시보다 성장 가스를 더 공급할 수도 있으나 반드시 이에 한정하지 않는다.
제2장벽층(52b)에는 실리콘을 도핑할 수 있다. 도핑 농도는 1×1016/cm3 내지 1×1019/cm3일 수 있으나 반드시 이에 한정하지 않는다.
도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이다.
도 10을 참조하면, 실시 예에 따른 반도체 소자는 기판(10), 버퍼층(20), 발광 구조물(20), 제1 및 제2 전극(81, 82)을 포함할 수 있다. 기판(10), 버퍼층(20) 및 발광 구조물(20)은 이미 앞서 상세히 설명한 바 있으므로 더 이상의 설명은 생략한다.
제1 전극(81)은 제1 도전형 반도체층(30)의 노출 영역에 전기적으로 연결되고, 제2 전극(82)은 제2 도전형 반도체층 상에 배치될 수 있다.
제1 및 제2 전극(34, 36)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
도 10에서는 수평형 반도체 소자에 대해 도시하였으나 반드시 이에 한정하지 않는다. 실시 예에 따른 반도체 소자는 수직형 및 플립칩 구조를 포함할 수도 있다.
도 11은 실시 예에 따른 반도체 소자 패키지를 도시한 단면도이다.
도 11를 참조하면, 실시 예에 따른 반도체 소자 패키지는 몸체(1)와, 몸체(1)에 설치된 제1 리드 전극(3) 및 제2 리드 전극(3)과, 제1, 제2 리드 전극(3)으로부터 전원을 반도체 소자(100)와, 반도체 소자(100)를 포위하는 몰딩부재(4)를 포함할 수 있다.
몸체(1)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 반도체 소자(100)의 주위에 경사면이 형성될 수 있다.
제1 리드 전극(3) 및 제2 리드 전극(3)은 서로 전기적으로 분리되며, 반도체 소자(100)에 전원을 제공한다.
또한, 제1 및 제2 리드 전극(103, 105)은 반도체 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 반도체 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
반도체 소자(100)는 제1 리드 전극(3), 제2 리드 전극(3) 및 몸체(1) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 제1 및 제 2 리드 전극(3)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다. 예컨대, 반도체 소자(100)의 일측, 예컨대 반도체 소자(100)의 배면은 제1 리드 전극(3)의 상면에 전기적으로 접하고, 반도체 소자(100)의 타측은 와이어를 이용하여 제2 리드 전극(3)에 전기적으로 연결될 수 있다.
실시 예의 반도체 소자(100)는 위에서 설명된 수평형 반도체 소자, 플립형 반도체 소자 및 수직형 반도체 소자 중 어느 하나일 수 있지만, 이에 대해서는 한정하지 않는다.
몰딩부재(4)는 반도체 소자(100)를 포위하여 반도체 소자(100)를 보호할 수 있다. 또한, 몰딩부재(4)에는 형광체가 포함되어 반도체 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 반도체 소자 패키지는 COB(Chip On Board) 타입을 포함하며, 몸체(1)의 상면은 평평하고, 몸체(1)에는 복수의 반도체 소자(100)가 설치될 수도 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판
30: 제1 도전형 반도체층
50: 활성층
51: 제1활성층
51a: 제1우물층
51b: 제1장벽층
52: 제2활성층
52a: 제2우물층
52b: 제2장벽층
60: 전자 차단층
70: 제2 도전형 반도체층

Claims (15)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층상에 배치되는 활성층; 및
    상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고,
    상기 활성층은 제1활성층, 및 상기 제1활성층과 상기 제2 도전형 반도체층 사이에 배치되는 제2활성층을 포함하고,
    상기 제1활성층과 제2활성층은 리세스를 갖는 제1영역, 및 상기 리세스 사이의 제2영역을 포함하고,
    상기 제1영역에서 제2활성층의 두께는 상기 제1영역에서 상기 제1활성층의 두께보다 두꺼운 영역을 포함하고,
    상기 제1영역에서 제2활성층은 상기 제2영역에서 제2활성층의 두께보다 두꺼운 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1활성층은 복수 개의 제1우물층 및 복수 개의 제1장벽층을 포함하고,
    상기 제2활성층은 복수 개의 제2우물층 및 복수 개의 제2장벽층을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1장벽층은 상기 제1영역의 두께와 상기 제2영역의 두께의 비가 1:2 내지 1:10인 반도체 소자.
  4. 제2항에 있어서,
    상기 제2장벽층은 상기 제1영역의 두께와 상기 제2영역의 두께의 비가 2:1 내지 10:1인 반도체 소자.
  5. 제4항에 있어서,
    상기 제1영역에서 상기 제2장벽층은 상기 제1장벽층보다 두꺼운 반도체 소자.
  6. 제4항에 있어서,
    상기 제2우물층은 450nm 내지 460nm 파장대의 광을 출사하는 반도체 소자.
  7. 제2항에 있어서,
    상기 제1우물층의 두께와 상기 제1장벽층의 두께의 비는 1:1 내지 1:2.5인 반도체 소자.
  8. 제2항에 있어서,
    상기 제2우물층의 두께와 상기 제2장벽층의 두께의 비는 1:1 내지 1:3인 반도체 소자.
  9. 제2항에 있어서,
    상기 제1장벽층과 제2장벽층은 n형 도펀트가 도핑되는 반도체 소자.
  10. 제2항에 있어서,
    상기 제2장벽층은 상기 리세스의 중심으로 갈수록 두께가 증가하는 구간을 갖는 반도체 소자.
  11. 제10항에 있어서,
    상기 제2장벽층은 상기 제1활성층에서 멀어질수록 상기 리세스의 크기가 작아지는 반도체 소자.
  12. 제1항에 있어서,
    상기 활성층과 제2 도전형 반도체층 사이에 배치되는 전자 차단층을 포함하고,
    상기 전자 차단층은 상기 제1영역에서의 두께와 상기 제2영역에서의 두께의 비가 0.8:1 내지 1:1인 반도체 소자.
  13. 제1항에 있어서,
    상기 제1활성층과 가장 가까운 제2장벽층의 두께는 나머지 제2장벽층보다 두꺼운 반도체 소자.
  14. 몸체 및,
    상기 몸체의 내부에 배치되는 반도체 소자를 포함하고,
    상기 반도체 소자는,
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층상에 배치되는 활성층; 및
    상기 활성층상에 배치되는 제2 도전형 반도체층을 포함하고,
    상기 활성층은 제1활성층, 및 상기 제1활성층상에 배치되는 제2활성층을 포함하고,
    상기 제1활성층과 제2활성층은 복수 개의 리세스가 배치되는 제1영역, 및 상기 복수 개의 리세스 사이의 제2영역을 포함하고,
    상기 제1영역에서 제2활성층의 두께는 상기 제1활성층의 두께보다 두꺼운 반도체 소자 패키지.
  15. 제1항에 따른 반도체 소자를 포함하는 표시 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022177306A1 (ko) * 2021-02-17 2022-08-25 서울바이오시스주식회사 단일칩 복수 대역 발광 다이오드, 그것을 갖는 발광 소자 및 발광 모듈

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218746A (ja) * 2007-03-05 2008-09-18 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物系半導体発光素子
JP2013120774A (ja) * 2011-12-06 2013-06-17 Yamaguchi Univ 窒化物半導体発光素子およびその製造方法
KR20160015761A (ko) * 2014-07-31 2016-02-15 엘지이노텍 주식회사 발광소자 및 조명시스템
KR20160034208A (ko) * 2014-09-19 2016-03-29 스탠리 일렉트릭 컴퍼니, 리미티드 반도체 발광 소자
KR20160115217A (ko) * 2015-03-26 2016-10-06 엘지이노텍 주식회사 발광소자, 발광소자 패키지, 및 이를 포함하는 조명시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008218746A (ja) * 2007-03-05 2008-09-18 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物系半導体発光素子
JP2013120774A (ja) * 2011-12-06 2013-06-17 Yamaguchi Univ 窒化物半導体発光素子およびその製造方法
KR20160015761A (ko) * 2014-07-31 2016-02-15 엘지이노텍 주식회사 발광소자 및 조명시스템
KR20160034208A (ko) * 2014-09-19 2016-03-29 스탠리 일렉트릭 컴퍼니, 리미티드 반도체 발광 소자
KR20160115217A (ko) * 2015-03-26 2016-10-06 엘지이노텍 주식회사 발광소자, 발광소자 패키지, 및 이를 포함하는 조명시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022177306A1 (ko) * 2021-02-17 2022-08-25 서울바이오시스주식회사 단일칩 복수 대역 발광 다이오드, 그것을 갖는 발광 소자 및 발광 모듈

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