KR20180009220A - 반도체 소자 - Google Patents

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KR20180009220A
KR20180009220A KR1020160090870A KR20160090870A KR20180009220A KR 20180009220 A KR20180009220 A KR 20180009220A KR 1020160090870 A KR1020160090870 A KR 1020160090870A KR 20160090870 A KR20160090870 A KR 20160090870A KR 20180009220 A KR20180009220 A KR 20180009220A
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임현철
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엘지이노텍 주식회사
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Abstract

실시예에 따른 반도체 소자는 제1 도전형 반도체층과, 제1 도전형 반도체층 상의 활성층과, 활성층 상의 Al의 조성비에 따라 p형 도펀트의 조성비가 서로 다른 제1 층 및 제2 층을 포함하는 전자 차단층과, 전자 차단층 상의 제2 도전형 반도체층을 포함할 수 있다.
실시예는 전자 차단층의 Mg 도핑량을 Al 조성비에 따라 제어함으로써, 광 결정성을 개선하여 광출력을 개선할 수 있는 효과가 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것으로, 보다 상세하게는 광 효율을 향상시키기 위한 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
종래 반도체 소자는 n형 반도체층과 p형 반도체층 사이에 활성층이 배치되고, 활성층과 p형 반도체층 사이에 p형 반도체층 보다 더 큰 에너지 밴드 갭을 가지는 전자 차단층(Electron Blocking Layer, EBL)을 삽입하여 전자(Electron)가 p형 반도체층으로 진행하는 것을 방지하고 있다.
종래 전자 차단층은 Al의 조성을 증가시켜 전자가 P형 반도체층으로 진행하는 것을 방지하고 있으나, 전자 차단층과 활성층의 격자 상수 차이로 인해 Al의 조성을 증가시키는데 한계가 있으며, 이로부터 광 출력이 저하되는 문제점이 발생된다.
또한, Al의 조성이 높아지게 되면 밴드갭 에너지는 커지게 되지만, 반도체 소자의 결정성이 저하되기 때문에 Al의 조성 비율을 일정 조건 이상으로 증가시키기 어려운 문제점이 있다.
실시예는 전자 차단 효과 증대로 광 출력을 향상시키기 위한 반도체 소자를 제공하는 것을 그 목적으로 한다.
또한, 실시예는 반도체 소자의 결정성을 개선시켜 광 출력을 향상시키기 위한 반도체 소자를 제공하는 것을 그 목적으로 한다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 상의 활성층과, 상기 활성층 상의 Al의 조성비에 따라 p형 도펀트의 조성비가 서로 다른 제1 층 및 제2 층을 포함하는 전자 차단층과, 상기 전자 차단층 상의 제2 도전형 반도체층을 포함할 수 있다.
또한, 실시예에 따른 반도체 소자는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 상의 활성층과, 상기 활성층 상의 제1 Mg조성비를 가지는 제1 층 및 제1 Mg 조성비 보다 작은 제2 Mg 조성비를 가지는 제2 층을 포함하는 전자 차단층과, 상기 전자 차단층 상의 제2 도전형 반도체층을 포함할 수 있다.
실시예에 따른 반도체 소자는 Al의 비율이 다른 다수의 층을 가지는 전자 차단층을 형성함으로써, 전자를 효과적으로 차단하여 광 출력을 개선할 수 있는 효과가 있다.
또한, 실시예는 전자 차단층의 Mg 도핑량을 Al 조성비에 따라 제어함으로써, 광 결정성을 개선하여 광출력을 개선할 수 있는 효과가 있다.
도 1은 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2는 실시예에 따른 반도체 소자의 에너지 밴드를 나타낸 그래프이다.
도 3은 실시예에 따른 반도체 소자의 온도에 따른 출력값을 나타낸 그래프이다.
도 4는 실시예에 따른 반도체 소자의 입력 전압을 나타낸 도면이다.
도 5는 제1 실시예에 따른 전자 차단층에 포함된 Al 및 Mg의 도핑량을 나타낸 그래프이다.
도 6은 실시예에 따른 반도체 소자의 광 출력값을 나타낸 그래프이다.
도 7은 제2 실시예에 따른 전자 차단층에 포함된 Al 및 Mg의 도핑량을 나타낸 그래프이다.
도 8은 실시예에 따른 반도체 소자를 포함하는 반도체 소자 패키지를 나타낸 단면도이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
도 1은 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 2는 실시예에 따른 반도체 소자의 에너지 밴드를 나타낸 그래프이고, 도 3은 실시예에 따른 반도체 소자의 온도에 따른 출력값을 나타낸 그래프이고, 도 4는 실시예에 따른 반도체 소자의 입력 전압을 나타낸 도면이고, 도 5는 제1 실시예에 따른 전자 차단층에 포함된 Al 및 Mg의 도핑량을 나타낸 그래프이고, 도 6은 실시예에 따른 반도체 소자의 광 출력값을 나타낸 그래프이다.
도 1을 참조하면, 실시예에 따른 반도체 소자는 기판(110)과, 상기 기판(110) 상에 형성된 버퍼층(120)과, 상기 버퍼층(120) 상에 형성된 제1 도전형 반도체층(130)과, 상기 제1 도전형 반도체층(130) 상의 활성층(150)과, 상기 활성층(150) 상의 Al의 조성비에 따라 p형 도펀트의 조성비가 서로 다른 제1 층(161) 및 제2 층(163)을 포함하는 전자 차단층(160)과, 상기 전자 차단층(160) 상의 제2 도전형 반도체층(170)을 포함할 수 있다.
기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 본 실시예에서는 기판으로 사파이어(Al2O3)가 사용될 수 있다.
상기 기판(110) 상에는 버퍼층(120)이 배치될 수 있다.
버퍼층(120)은 상기 제1 도전형 반도체층(130)의 재료와 기판(110)의 격자 불일치를 완화시켜 주는 역할을 한다. 버퍼층(120)으로는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
버퍼층(120) 상에는 제1 도전형 반도체층(130)이 배치될 수 있다.
제1 도전형 반도체층(130)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(130)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(130)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 제1 도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제1 도전형 반도체층(130)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(130) 상에는 활성층(150)이 형성될 수 있다.
활성층(150)은 상기 제1 도전형 반도체층(130)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(170)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(150)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(150)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(150)은 화합물 반도체로 구현될 수 있다. 상기 활성층(150)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 상기 활성층(150)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(150)이 상기 다중 우물 구조로 구현된 경우, 상기 활성층(150)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 구현될 수 있다.
상기 활성층(150) 상에는 실시예에 따른 전자 차단층(160)이 배치될 수 있다.
전자 차단층(160)은 활성층(150)에서 제2 도전형 반도체층(170) 방향으로의 전자 차단(electron blocking) 및 활성층(150)의 클래딩(MQW cladding) 역할을 하며, 이로 인해 발광 효율을 향상시킬 수 있다. 전자 차단층(160)은 AlxGa(1-x-y)N(0≤x≤1,0≤y≤1)계 반도체로 형성될 수 있다. 전자 차단층(160)은 Al의 조성비에 따라 P형 도펀트 예컨대, Mg의 도펀트의 조성비가 서로 다르게 형성될 수 있다. 이러한 전자 차단층(160)에 대해서는 이후 도면을 참조하여 상세히 설명하기로 한다.
상기 전자 차단층(160) 상에는 제2 도전형 반도체층(170)이 배치될 수 있다.
제2 도전형 반도체층(170)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제2 도전형 반도체층(170)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(170)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 제2 도전형 반도체층(170)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(170)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기에서는 제1 도전형 반도체층(130)이 n형 반도체층을 포함하고 상기 제2 도전형 반도체층(170)이 p형 반도체층을 포함하도록 설명하였으나, 이와 다르게, 상기 제1 도전형 반도체층(130)이 p형 반도체층을 포함하고 상기 제2 도전형 반도체층(170)이 n형 반도체층을 포함할 수도 있다.
또한, 상기 제2 도전형 반도체층(170) 아래에는 n형 또는 p형 반도체층을 포함하는 반도체층이 더 형성될 수도 있다. 이에 따라, 상기 발광 구조물은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다.
상기 제1 도전형 반도체층(130) 및 상기 제2 도전형 반도체층(170) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 상기 발광 구조물(제1 도전형 반도체층, 활성층, 제2 도전형 반도체층)의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(130)과 제2 도전형 반도체층(170)에는 제1 전극(180) 및 제2 전극(190)이 배치될 수 있으며, 제1 전극(180)과 제2 전극(190)이 서로 연결됨으로써 반도체 소자의 제작이 완료될 수 있다.
한편, 실시예에 따른 전자 차단층(160)은 제1 층(161)과, 제2 층(163)과, 제3 층(165)을 포함할 수 있다. 전자 차단층(160)은 제1 층(161)과 제2 층(163)이 다수의 쌍을 이루도록 형성될 수 있으며, 2쌍 이상 내지 50쌍 미만으로 형성될 수 있다. 실시예에서는 전자 차단층(160)이 제1 층(161) 및 제2 층(163)이 2쌍을 이루는 것을 일 실시예로 설명한다.
전자 차단층(160)은 AlxGa(1-x-y)N(0≤x≤1,0≤y≤1)을 포함할 수 있다. 전자 차단층(160)은 P형 도펀트를 포함할 수 있다. P형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다. 실시예에서는 P형 도펀트로 Mg가 사용된 것을 설명한다.
전자 차단층(160)의 두께는 25nm 내지 50nm로 형성될 수 있으며, 제1 층 내지 제3 층(161,163,165)의 각층의 두께는 5nm 내지 10nm로 형성될 수 있다. 각 층을 5nm로 형성하는 이유는 Mg 도펀트를 용이하게 도핑하기 위한 최소 두께이며, 각 층이 10nm 이상 형성되면 동작 전압의 상승될 수 있기 때문에 각 층의 최대 두께를 10nm로 제한할 수 있다. 전자 차단층(160)은 제1 층(161)과 제2 층(163)이 다수의 쌍을 이루도록 형성될 수 있으며, 2쌍 내지 5쌍으로 형성될 수 있다. 실시예에서는 전자 차단층(160)이 제1 층(161) 및 제2 층(163)이 2쌍을 이루는 것을 일 실시예로 설명한다.
도 2를 참조하면, 제1 층(161)의 Al 조성비는 제2 층(163)의 Al 조성비 보다 크게 형성될 수 있다. 제1 층(161)의 Al의 조성비는 18% 내지 35%를 포함할 수 있다. 제2 층(163)의 Al의 조성비는 3% 내지 10%를 포함할 수 있다. 제2 층(163) 상의 최상위에 배치된 제1 층(161)의 Al 조성비는 최하위에 배치된 제1 층(161)의 Al 조성비와 동일할 수 있다. 최상위에 배치된 제2 층(163)의 Al 조성비는 최하위에 배치된 제2 층(163)의 Al 조성비와 동일할 수 있다. 이로 인해 제1 층(161)의 에너지 밴드갭은 제2 층(163)의 에너지 밴드갭의 크기보다 크게 형성될 수 있다.
제3 층(165)은 최상위에 배치된 제2 층(163)과 제2 도전형 반도체층(170) 사이에 형성될 수 있다. 제3 층(165)은 제2 도전형 반도체층(170)의 하부와 접할 수 있다. 제3 층(165)은 제1 층(161)과 동일한 Al의 조성비로 형성될 수 있다. 제3 층(165)의 Al의 조성비는 18% 내지 35%를 포함할 수 있다.
이러한 전자 차단층(160)은 제1 층 내지 제3 층(161,163,165)의 Al 조성비를 다르게 함으로써, 양자 장벽층 및 양자 우물층 구조를 형성할 수 있으며, 이로부터 효과적으로 전자를 차단시킬 수 있다.
도 3을 참조하면, 종래 온도에 따른 출력값(Thermal Droop)을 살펴보면, 실시예에 따른 전자 차단층 구조는 종래 전자 차단층 구조에 비해 약 4% 정도 향상된 것을 알 수 있다.
도 4를 살펴보면, 반도체 소자의 광출력을 살펴보면, 실시예에 따른 전자 차단층 구조는 종래 전자 차단층 구조에 비해 광출력이 약 4% 가까이 개선된 것을 알 수 있다.
전자 차단층(160)은 반도체의 결정성을 더욱 향상시키기 위해 Mg의 조성비를 Al의 조성비에 따라 제어할 수 있다.
도 5에 도시된 바와 같이, Al 조성비가 높은 제1 층(161)에는 Mg 조성비를 높게 형성할 수 있다. Al 조성비가 제1 층(161) 보다 낮은 제2 층(163)에는 Mg 조성비를 제1 층(161) 보다 낮게 형성할 수 있다.
제1 층(161)의 Al 조성비는 18% 내지 35%를 포함할 수 있다. 제1 층(161)의 Mg 조성비는 활성층(160)의 상부로부터 증착이 시작되는 제1 구간에는 증가시킬 수 있으며, 일정 구간 후의 제2 구간 동안은 감소시킬 수 있다. 제1 층(161)의 Mg 조성비는 1E+19 내지 5E+19를 포함할 수 있다.
제2 층(163)의 Al 조성비는 3% 내지 10%를 포함할 수 있다. 제2 층(163)의 Mg 조성비는 제1 층(161)으로부터 증착이 시작되는 제3 구간 동안 감소시킬 수 있으며, 일정 구간 후의 제4 구간 동안은 증가시킬 수 있다. 제2 층(163)의 Mg 조성비는 1E+19 내지 3E+19를 포함할 수 있다.
제2 층(163) 상의 최상위에 배치된 제1 층(161)의 Al 조성비는 18% 내지 35%를 포함할 수 있다. 최상위에 배치된 제1 층(161)의 Mg 조성비는 제2 층(163)의 상부로부터 증착이 시작되는 제5 구간에는 증가시킬 수 있으며, 일정 구간 후의 제6 구간 동안은 감소시킬 수 있다. 최상위에 배치된 제1 층(161)의 Mg 조성비는 최하위에 배치된 제1 층(161)의 Mg 조성비보다 클 수 있다. 최상위에 배치된 제1 층(161)의 Mg 조성비는 1E+19 내지 2E+19를 포함할 수 있다.
최상위에 배치된 제2 층(163)의 Al 조성비는 3% 내지 10%를 포함할 수 있다. 최상위에 배치된 제2 층(163)의 Mg 조성비는 최상위에 배치된 제1 층(161)의 상부로부터 증착되는 제7 구간에는 감소시킬 수 있으며, 일정 구간 후의 제8 구간 동안은 증가시킬 수 있다. 최상위에 배치된 제2 층(163)의 Mg 조성비는 최하위에 배치된 제2 층(163)의 Mg 조성비 보다 클 수 있다. 최상위에 배치된 제2 층(163)의 Mg 조성비는 3E+19 내지 5E+20을 포함할 수 있다.
제3 층(165)의 Al 조성비는 18% 내지 35%를 포함할 수 있다. 제3 층(165)의 Mg 조성비는 최상위에 배치된 제2 층(163)으로부터 증착이 시작되는 제9 구간에는 증가시킬 수 있으며, 일정 구간 후의 제10 구간 동안은 감소시킬 수 있다. 제3 층(165)의 Mg 조성비는 최상위에 배치된 제1 층(161)의 Mg 조성비 보다 클 수 있다. 제3 층(165)의 Mg 조성비는 3E+19 내지 5E+20을 포함할 수 있다.
실시예는 Al 조성비가 제1 층(161)보다 낮은 제2 층(163)에 Mg 도핑량을 낮춤으로써, Al이 증가됨에 따라 반도체의 결정성이 나빠지는 것을 방지할 수 있다.
도 6에 도시된 바와 같이, 종래 Mg를 Al의 조성비와 무관하게 도핑한 구조의 광 출력과 실시예와 같이, Mg를 Al에 따라 도핑량을 제어한 구조를 비교해 보면, 실시예에 따른 반도체 소자의 광 출력이 향상된 것을 알 수 있다.
도 7은 제2 실시예에 따른 전자 차단층에 포함된 Al 및 Mg의 도핑량을 나타낸 그래프이다.
도 7을 참조하면, 제2 실시예에 따른 전자 차단층(160)은 제1 층(161)과, 제2 층(163)과, 제3 층(165)을 포함할 수 있다. 전자 차단층(160)은 제1 층(161)과 제2 층(163)이 다수의 쌍을 이루도록 형성될 수 있으며, 2쌍 내지 5쌍으로 형성될 수 있다. 실시예에서는 전자 차단층(160)이 제1 층(161) 및 제2 층(163)이 2쌍을 이루는 것을 일 실시예로 설명한다. 여기서, 전자 차단층(160)의 재질, 두께, Al 조성비, Mg 조성비는 제1 실시예에 따른 전자 차단층과 동일하다.
Al 조성비가 높은 제1 층(161)에는 Mg 조성비를 높게 형성할 수 있다. Al 조성비가 제1 층(161) 보다 낮은 제2 층(163)에는 Mg 조성비를 제1 층(161) 보다 낮게 형성할 수 있다.
제1 층(161)의 Al 조성비는 18% 내지 35%를 포함할 수 있다. 제1 층(161)의 Mg 조성비는 활성층(160)의 상부로부터 선형 또는 비선형적으로 증가시킬 수 있다.
제2 층(163)의 Al 조성비는 3% 내지 10%를 포함할 수 있다. 제2 층(163)의 Mg 조성비는 제1 층(161)으로부터 선형 또는 비선형적으로 감소시킬 수 있다.
제2 층(163) 상의 최상위에 배치된 제1 층(161)의 Al 조성비는 18% 내지 35%를 포함할 수 있다. 최상위에 배치된 제1 층(161)의 Mg 조성비는 최하위에 배치된 제1 층(161)의 Mg 조성비보다 클 수 있다.
최상위에 배치된 제2 층(163)의 Al 조성비는 3% 내지 10%를 포함할 수 있다. 최상위에 배치된 제2 층(163)의 Mg 조성비는 최상위에 배치된 제1 층(161)의 상부로부터 감소시킬 수 있다. 최상위에 배치된 제2 층(163)의 Mg 조성비는 최하위에 배치된 제2 층(163)의 Mg 조성비 보다 클 수 있다.
제3 층(165)의 Al 조성비는 18% 내지 35%를 포함할 수 있다. 제3 층(165)의 Mg 조성비는 최상위에 배치된 제2 층(163)으로부터 선형 또는 비선형적으로 증가시킬 수 있다. 제3 층(165)의 Mg 조성비는 최상위에 배치된 제1 층(161)의 Mg 조성비 보다 클 수 있다.
실시예는 Al 조성비가 제1 층(161) 보다 낮은 제2 층(163)에 Mg 도핑량을 낮춤으로써, Al이 증가됨에 따라 반도체의 결정성이 나빠지는 것을 방지할 수 있다.
도 8은 실시예에 따른 반도체 소자를 포함하는 반도체 소자 패키지를 나타낸 단면도이다.
반도체 소자 패키지(300)는 패키지 몸체부(305)와, 상기 패키지 몸체부(305) 상에 배치된 제3 전극층(313) 및 제4 전극층(314)과, 상기 패키지 몸체부(305) 상에 배치되어 상기 제3 전극층(313) 및 제4 전극층(314)과 전기적으로 연결되는 반도체 소자(100,200)와, 상기 반도체 소자(100,200)를 포위하는 몰딩부재(330)가 포함된다. 여기서, 반도체 소자는 제1 실시예에 따른 반도체 소자와 제2 실시예에 따른 반도체 소자를 포함할 수 있다.
상기 패키지 몸체부(305)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 반도체 소자(100)의 주상에 경사면이 형성될 수 있다.
상기 제3 전극층(313) 및 제4 전극층(314)은 서로 전기적으로 분리되며, 상기 반도체 소자(100,200)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(313) 및 제4 전극층(314)은 상기 반도체 소자(100,200)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 반도체 소자(100,200)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 반도체 소자(100)는 상기 패키지 몸체부(305) 상에 배치되거나 상기 제3 전극층(313) 또는 제4 전극층(314) 상에 배치될 수 있다.
상기 반도체 소자(100,200)는 상기 제3 전극층(313) 및/또는 제4 전극층(314)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 실시예에서는 상기 반도체 소자(100,200)가 상기 제3 전극층(313) 및 제4 전극층(314)과 각각 와이어를 통해 전기적으로 연결된 것이 예시되어 있으나 이에 한정되는 것은 아니다.
상기 몰딩부재(330)는 상기 반도체 소자(100)를 포위하여 상기 반도체 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(330)에는 형광체(332)가 포함되어 상기 반도체 소자(100,200)에서 방출된 광의 파장을 변화시킬 수 있다.
상술한 반도체 소자는 반도체 소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 반도체 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다. 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 120: 버퍼층
130: 제1 도전형 반도체층 150: 활성층
160: 전자 차단층 170: 제2 도전형 반도체층
180: 제1 전극 190: 제2 전극

Claims (17)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상의 활성층;
    상기 활성층 상의 Al의 조성비에 따라 p형 도펀트의 조성비가 서로 다른 제1 층 및 제2 층을 포함하는 전자 차단층; 및
    상기 전자 차단층 상의 제2 도전형 반도체층을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 층의 Al 조성비는 상기 제2 층의 Al 조성비보다 크고, 제1 층의 p형 도펀트의 조성비는 제2 층의 p형 도펀트의 조성비 보다 큰 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제2 층과 상기 제2 도전형 반도체층 사이에는 제3 층을 더 포함하고, 상기 제3 층은 제1 층의 Al 조성비와 대응되는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 전자 차단층은 2쌍 이상의 제1 층 및 제2 층이 순차적으로 적층되고, 최상위에 배치된 상기 제1 층의 p형 도펀트의 조성비는 최하위에 배치된 상기 제1 층의 p형 도펀트의 조성비보다 큰 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제3 층의 p형 도펀트의 조성비는 최상위에 배치된 상기 제1 층의 p형 도펀트의 조성비 보다 큰 반도체 소자.
  6. 제 4 항에 있어서,
    최상위에 배치된 상기 제2 층의 p형 도펀트의 조성비는 최하위에 배치된 상기 제2 층의 p형 도펀트의 조성비보다 큰 반도체 소자.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제1 층은 Al 조성비는 18% 내지 35%이고, 상기 제2 층의 Al 조성비는 3% 내지 10%인 반도체 소자.
  8. 제 7 항에 있어서,
    최하위에 배치된 상기 제1 층의 p형 도펀트는 1E+19 내지 5E+19이고, 최하위에 배치된 제2 층의 p형 도펀트는 1E+19 내지 3E+19 인 반도체 소자.
  9. 제 8 항에 있어서,
    최상위에 배치된 상기 제1 층의 p형 도펀트는 1E+19 내지 2E+20이고, 최상위에 배치된 제2 층의 p형 도펀트는 3E+19 내지 2E+20 인 반도체 소자.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제1 층은 p형 도펀트를 제1 구간 동안 증가시키고, 제2 구간 동안 감소시키는 반도체 소자.
  11. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제1 층은 p형 도펀트를 선형 또는 비선형적으로 증가시키는 반도체 소자.
  12. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상의 활성층;
    상기 활성층 상의 제1 Mg조성비를 가지는 제1 층 및 제1 Mg 조성비 보다 작은 제2 Mg 조성비를 가지는 제2 층을 포함하는 전자 차단층; 및
    상기 전자 차단층 상의 제2 도전형 반도체층을 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제2 층과 상기 제2 도전형 반도체층 사이에는 제3 층을 더 포함하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 전자 차단층은 2쌍 이상의 제1 층 및 제2 층이 순차적으로 적층되고, 최상위에 배치된 상기 제1 층의 p형 도펀트의 조성비는 최하위에 배치된 상기 제1 층의 p형 도펀트의 조성비보다 큰 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제3 층의 p형 도펀트의 조성비는 최상위에 배치된 상기 제1 층의 p형 도펀트의 조성비 보다 큰 반도체 소자.
  16. 제 17 항에 있어서,
    최상위에 배치된 상기 제2 층의 p형 도펀트의 조성비는 최하위에 배치된 상기 제2 층의 p형 도펀트의 조성비보다 큰 반도체 소자.
  17. 제 12 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제1 층의 Al 조성비는 상기 제2 층의 Al 조성비보다 큰 반도체 소자.
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