KR102478996B1 - 반도체 소자 및 이를 포함하는 반도체 소자 패키지 - Google Patents

반도체 소자 및 이를 포함하는 반도체 소자 패키지 Download PDF

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Abstract

실시예는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제1 전자 차단층; 상기 제1 전자 차단층 상에 배치되는 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 배치되는 제2 전자 차단층; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 도전형 반도체층은, 상기 제2 도전형 반도체층과 상기 제1 전자 차단층이 접하는 지점인 제1 지점; 및 상기 제2 도전형 반도체층과 상기 제2 전자 차단층이 접하는 지점인 제2 지점을 포함하고, 상기 제1 지점에서 알루미늄 조성이 상기 제2 지점에서 알루미늄 조성보다 큰 반도체 소자를 개시한다.

Description

반도체 소자 및 이를 포함하는 반도체 소자 패키지{SEMICONDUCTOR DIVECE AND PACKAGE INCLUDING SAME}
실시예는 반도체 소자 및 이를 포함하는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 광 출력이 낮은 문제가 있다.
실시예는 수직형 자외선 발광소자를 제공한다.
또한, 광 출력이 향상된 발광소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제1 전자 차단층; 상기 제1 전자 차단층 상에 배치되는 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 배치되는 제2 전자 차단층; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 도전형 반도체층은, 상기 제2 도전형 반도체층과 상기 제1 전자 차단층이 접하는 지점인 제1 지점; 및 상기 제2 도전형 반도체층과 상기 제2 전자 차단층이 접하는 지점인 제2 지점을 포함하고, 상기 제1 지점에서 알루미늄 조성이 상기 제2 지점에서 알루미늄 조성보다 크다.
상기 제1 전자 차단층은, 상기 제1 지점과 접하고 상기 활성층을 향해 알루미늄 조성이 증가하는 제1-1 전자 차단층; 및 상기 제1-1 전자 차단층과 접하고 알루미늄 조성이 일정한 제1-2 전자 차단층을 포함할 수 있다.
상기 제1 전자 차단층은, 상기 제1-2 전자 차단층과 접하고 알루미늄 조성이 가장 높은 제1-3 전자 차단층; 및 상기 제1-3 전자 차단층과 상기 활성층 사이에 배치되는 제1-4 전자 차단층;을 더 포함할 수 있다.
상기 제1-1 전자 차단층은 알루미늄 조성이 선형적으로 증가할 수 있다.
제1-2 전자 차단층은 알루미늄 조성이 25% 내지 40%일 수 있다.
상기 제1 전자 차단층에서 알루미늄 조성의 최대 값은 상기 제2 전자 차단층에서 알루미늄 조성의 최대 값보다 클 수 있다.
상기 제1 지점에서 상기 제2 지점으로 상기 제2 도전형 반도체층의 알루미늄 조성은 선형적으로 감소할 수 있다.
상기 제1 지점의 알루미늄 조성과 상기 제2 지점의 알루미늄 조성의 조성비가 1:1.25 내지 1:10일 수 있다.
제2 전자 차단층의 알루미늄 조성의 최대값은 제2 지점에서 알루미늄 조성보다 클 수 있다.
실시예에 따른 반도체 소자 패키지는 몸체; 및 상기 몸체에 배치되는 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제1 전자 차단층; 상기 제1 전자 차단층 상에 배치되는 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 배치되는 제2 전자 차단층; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 도전형 반도체층은, 상기 제2 도전형 반도체층과 상기 제1 전자 차단층이 접하는 지점인 제1 지점; 및 상기 제2 도전형 반도체층과 상기 제2 전자 차단층이 접하는 지점인 제2 지점을 포함하고, 상기 제1 지점에서 알루미늄 조성이 상기 제2 지점에서 알루미늄 조성보다 크다.
실시예에 따르면 수직형 자외선 발광소자를 제조할 수 있다.
또한, 광 출력을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 개념도이고,
도 2는 본 발명의 일실시예에 따른 반도체 소자의 알루미늄 조성비를 나타낸 그래프이고,
도 3 내지 도 4는 본 발명의 일실시예에 따른 반도체 소자에서 광 출력이 향상되는 효과를 설명하는 도면이고
도 5은 본 발명의 일실시예에 따른 반도체 소자의 제2 도전형 반도체 소자의 알루미늄 조성과 제2 전자 차단층의 알루미늄 조성에 따른 광 출력과 동작 전압 개선을 설명하는 그래프이고,
도 6은 본 발명의 일실시예에 따른 반도체 소자를 TEM으로 촬영한 도면이고,
도 7은 본 발명의 일실시예에 따른 반도체 소자의 개념도이고,
도 8은 본 발명의 일실시예에 따른 반도체 소자 패키지의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 실시예에 따른 반도체 소자의 개념도이고, 도 2는 본 발명의 일실시예에 따른 반도체 소자의 알루미늄 조성비를 나타낸 그래프이다.
도 1은 본 발명의 일실시예에 따른 반도체 소자의 개념도이고, 도 2는 본 발명의 일실시예에 따른 반도체 소자의 알루미늄 조성비를 나타낸 그래프이다.
도 1을 참조하면, 실시예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치되는 활성층(126), 활성층(126)과 제2 도전형 반도체층(127) 사이에 배치되는 제1 전자 차단층(128) 및 제2 도전형 반도체층(127) 상에 배치되는 제2 전자 차단층(129)를 포함한다. 또한, 반도체 소자는 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극과 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함할 수 있다. 이에, 반도체 소자는 전류 공급으로 발광할 수 있다.
구체적으로, 제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.
활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치된다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(126)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi QuantumWell; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(126)의 구조는 이에 한정하지 않는다.
예컨대, 활성층(126)은 복수 개의 장벽 층과 우물 층을 포함할 수 있다. 장벽층은 우물층보다 In 조성이 높을 수 있다. 그리고 장벽층은 우물층보다 두께가 클 수 있다. 에컨대, 장벽층은 5nm 내지 15nm일 수 있고, 우물층은 7nm 내지 8nm일 수 있다. 또한, 복수 개의 장벽층은 위치에 따라 Si 도핑 유무가 상이하게 적용될 수 있으나, 이러한 구성에 한정되지 않는다. 여기서, 두께 방향은 제1도전형 반도체층(124)에서 제2도전형 반도체층(127)으로 향하는 방향 또는 제2도전형 반도체층(127)에서 제1도전형 반도체층(124)으로 향하는 방향일 수 있다.
제2 도전형 반도체층(127)은 활성층(126) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(127)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.
그리고 제2 도전형 반도체층(127)은 제1 전자 차단층(128)과 접하는 지점인 제1 지점(P1)과, 제2 전자 차단층(129)과 접하는 지점인 제2 지점(P2)을 포함할 수 있다.
활성층(126)과 제2 도전형 반도체층(127) 사이에 제1 전자 차단층(128)이 배치될 수 있다. 제1 전자 차단층(128)은 제1 도전형 반도체층(124)에서 공급된 전자가 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 제1 전자 차단층(128)의 에너지 밴드갭은 활성층(126) 및/또는 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다.
제1 전자 차단층(128)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다. 제1 전자 차단층(128)은 알루미늄 조성이 증가하는 제1-1 전자 차단층(128a) 및 제1-1 전자 차단층(128a)과 접하고 알루미늄 조성이 증가하는 제1-2 전자 차단층(128b)을 포함할 수 있다. 또한, 제1 전자 차단층(128)은 알루미늄 조성이 증가 또는 감소한 제1-3 전자 차단층(128c)과 제1-4 전자 차단층(128d)를 더 포함할 수 있다. 이러한 구성에 대해, 이하 도 2에서 자세히 설명한다.
도 2를 참조하면, 제1 도전형 반도체층(124), 장벽층(126a), 우물층(126b), 제1-1 내지 제1-4 전자 장벽층(128a, 128b, 128c, 128d), 제2 도전형 반도체층(127) 및 제2 전자 장벽층(129)은 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(124), 장벽층(126a), 우물층(126b), 제1-1 내지 제1-4 전자 장벽층(128a, 128b, 128c, 128d), 제2 도전형 반도체층(127) 및 제2 전자 장벽층(129)은 InAlGaN 또는 AlGaN일 수 있나, 반드시 이에 한정하지 않는다.
도 2에서 표면은 제2 전자 차단층(129)의 상면을 의미하고, 두께는 제2 전자 차단층에서 제1 도전형 반도체층(124)을 향하는 방향으로의 길이로 정의된다.
도 2에서 두께가 커지는 방향으로 알루미늄 조성이 변화할 수 있다. 제2 도전형 반도체층(127)은 두께가 커지는 방향을 향할수록 알루미늄의 조성은 커질 수 있다.
그리고 제1 전자 차단층(128)은 알루미늄 조성이 10% 내지 40%일 수 있다. 제1 전자 차단층(128)의 알루미늄 조성이 10% 미만일 경우 전자를 차단하기 위한 에너지 장벽의 높이가 부족할 수 있고 활성층(126)에서 방출하는 광을 제1 전자 차단층(128)에서 흡수할 수 있고, 알루미늄 조성이 40%를 초과할 경우 반도체 소자의 전기적 특성이 악화될 수 있다.
제1 전자 차단층(128)은 알루미늄 조성이 상이한 제1-1 전자 차단층(128a), 제1-2 전자 차단층(128b), 제1-3 전자 차단층(128c), 제1-4 전자 차단층(128d)를 포함할 수 있다.
제1-1 전자 차단층(128a)은 제2 도전형 반도체층(127)과 접할 수 있다. 이에, 제1-1 전자 차단층(128a)은 제1 지점(P1)을 포함할 수 있다.
제1-1 전자 차단층(128a)은 활성층(126)에 가까워질수록 알루미늄 조성이 높아질 수 있다. 예컨대, 제1-1 전자 차단층(128a)은 알루미늄 조성이 10% 내지 40%일 수 있다.
또한, 제1-1 전자 차단층(128a)은 알루미늄 조성이 제1 지점(P1)에서 활성층(126)에 가까워질수록 선형적으로 증가할 수 있다. 이러한 구성에 의하여, 홀 투입(Hole Injection) 효과가 증가할 수 있다.
그리고 제1-1 전자 차단층(128a)은 두께가 3nm 내지 12nm일 수 있다. 제1-1 전자 차단층(128a)의 두께가 3nm 미만인 경우 전자의 이동을 효율적으로 차단하지 못하는 문제점이 있을 수 있다. 또한, 제1-1 전자 차단층(128a)은 두께가 3nm초과인 경우, 정공이 활성층(126)으로 주입되는 효율이 저하되는 문제점이 있을 수 있다.
제1-2 전자 차단층(128b)은 제1-1 전자 차단층(128a)과 접할 수 잇다. 제1-2 전자 차단층(128b)은 알루미늄 조성이 유지될 수 있다. 그리고 제1-2 전자 차단층(128b)은 알루미늄 조성이 제1-1 전자 차단층(128a)의 알루미늄 조성의 최대 값과 동일할 수 있다.
제1-2 전자 차단층(128b)은 알루미늄 조성이 25% 내지 40%일 수 있다. 제1-2 전자 차단층(128b)의 알루미늄 조성이 25% 미만인 경우 전자를 차단하기 위한 에너지 장벽의 높이가 부족할 수 있고, 제1-2 전자 차단층(128b)의 알루미늄 조성이 40% 초과인 경우 홀 투입(Hole Injection) 효과가 감소하는 문제가 존재할 수 있다.
그리고 제1-2 전자 차단층(128b)은 두께가 3nm 내지 10nm일 수 있다. 제1-2 전자 차단층(128b)의 두께가 3nm 미만인 경우 전자를 차단하기 위한 에너지 장벽의 높이가 부족할 수 있고, 제1-2 전자 차단층(128b)의 두께가 10nm 초과인 경우 홀 투입(Hole Injection) 효과가 감소하는 문제가 존재할 수 있다.
제1-3 전자 차단층(128c)는 제1-2 전자 차단층(128b)과 접하며, 제1-2 전자 차단층(128b)보다 활성층(126)에 인접하게 배치될 수 있다. 제1-3 전자 차단층(128c)은 제1 전자 차단층(128)에서 알루미늄 조성이 최대일 수 있다. 예컨대, 제1-3 전자 차단층(128c)은 알루미늄 조성이 제1-2 전자 차단층(128b)의 알루미늄 조성보다 클 수 있다.
제1-4 전자 차단층(128d)은 제1-3 전자 차단층(128c)과 접하며, 제1-3 전자 차단층(128c)보다 활성층(126)에 인접하게 배치될 수 있다. 제1-4 전자 차단층(128d)은 알루미늄 조성이 제1-2 전자 차단층(128b)의 알루미늄 조성 및 제1-3 전자 차단층(128c)의 알루미늄 조성보다 작을 수 있다. 그리고 제1-4 전자 차단층(128d)은 알루미늄 조성이 활성층(126)의 알루미늄 조성보다 클 수 있다. 즉, 제1-2 전자 차단층(128b)과 활성층 사이에, 제1-2 전자 차단층(128b)의 알루미늄 조성보다 작은 층인 제1-1 전자 차단층(128a)과 제1-2 전자 차단층(128b)의 알루미늄 조성보다 높은 제1-2 전자 차단층(128b)를 배치할 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자를 제조하는 과정에서 제1 전자 차단층(128)과 활성층(126) 사이에서 알루미늄 조성의 확산을 방지할 수 있다. 이로써, 활성층(126) 중 제1 전자 차단층(128)에 가장 인접한 장벽층(126a)의 알루미늄 조성을 유지하여 원하는 파장의 광을 생성할 수 있다.
제1-1 전자 차단층(128a)과 제1-2 전자 차단층(128b)은 AlGaN을 포함할 수 있고, 제1-3 전자 차단층(128c) 및 제1-4 전자 차단층(128d)은 InAlGaN을 포함할 수 있으나, 이에 한정되는 것은 아니다.
그리고 제2 도전형 반도체층(127)은 앞서 설명한 바와 같이 제1 지점(P1)과 제2 지점(P2)을 포함할 수 있다. 제1 지점(P1)은 제2 지점(P2)보다 알루미늄 조성이 클 수 있다. 즉, 제2 도전형 반도체층(127)은 알루미늄 조성이 활성층(126)에 인접할수록 커질 수 있다.
예컨대, 제2 도전형 반도체층(127)은 알루미늄 조성이 활성층(126)에 인접할수록 선형적으로 증가할 수 있다. 이러한 구성에 의하여, 제2 도전형 반도체층(127)은 제1 지점(P1)에서 알루미늄 조성이 제2 지점(P2)에서 알루미늄 조성보다 높을 수 있다. 이에 따라, 제1 지점(P1)은 제2 지점(P2)보다 홀 농도(Hole Concentration)가 낮아 상대적으로 음 전하를 가질 수 있다. 이로 인하여, 제2 지점(P2)에서 제1 지점(P1)으로 전기장(Electric Field)가 작용하여 홀이 활성층(126)을 향해 용이하게 이동하는 홀 가속화(Hole Accelerator)가 일어날 수 있다. 이로써, 실시예에 따른 반도체 소자는 개선된 광 출력을 제공할 수 있다.
제2 도전형 반도체층(127)은 선형적인 가전자대 영역(Valence Band)과 증가하는 홀 농도(Hole Concentration)을 가짐으로써, 활성층(126)에 주입되는 홀을 증가하여, 반도체 소자의 광도와 광 출력을 개선할 수 있다.
여기서, 홀 농도(Hole Concentration)는 소정의 단위 부피당 가전자대 영역(Valence Band)내 홀의 수를 의미한다.
제2 도전형 반도체층(127)은 제1 지점(P1)에서 알루미늄 조성이 10% 내지 30%일 수 있다. 제2 도전형 반도체층(127)의 제1 지점(P1)에서 알루미늄 조성이 10%보다 작은 경우, 홀 주입(Hole Injection)이 저하될 수 있다. 그리고 제2 도전형 반도체층(127)의 제1 지점(P1)에서 알루미늄 조성이 30%보다 큰 경우 홀 농도(Hole Concentration)가 저하될 수 있다. 또한, 알루미늄 조성이 높아져 격자 차이에 의한 품질 저하가 발생하는 문제점도 존재한다.
제2 도전형 반도체층(127)은 제2 지점(P2)에서 알루미늄 조성이 2% 내지 8%일 수 있다. 제2 도전형 반도체층(127)의 제2 지점(P2)에서 알루미늄 조성이 2%보다 작은 경우, 홀 주입(Hole Injection)이 저하되고 광을 흡수하는 문제가 발생할 수 있다. 그리고 제2 도전형 반도체층(127)의 제2 지점(P2)에서 알루미늄 조성이 8%보다 큰 경우 제2 지점(P2)과 제2 전자 차단층(129) 사이의 알루미늄 조성의 차이에 의한 분극(Polarization) 발생이 저하될 수 있다. 이로써, 홀 농도(Hole Concentration)가 저하될 수 있다. 홀 농도(Hole Concentration)는 소정의 단위 부피당 가전자대 영역(Valence Band)내 홀의 수를 의미한다. 또한, 알루미늄 조성의 증가로 격자 차이에 의한 품질 저하가 발생하는 문제점도 존재한다.
이에, 제2 도전형 반도체층(127)은 제1 지점(P1)의 알루미늄 조성과 제2 지점 (P2)의 알루미늄 조성의 조성비가 1:1.25 내지 1:10일 수 있다.
제2 도전형 반도체층(127)은 제1 지점(P1)의 알루미늄 조성과 제2 지점 (P2)의 알루미늄 조성의 조성비가 1:1.25보다 작은 경우 홀 주입(Hole Injection)이 감소하고 광 흡수로 인해 광 출력이 저하되는 문제가 존재한다. 제2 도전형 반도체층(127)은 제1 지점(P1)의 알루미늄 조성과 제2 지점 (P2)의 알루미늄 조성의 조성비가 1:10보다 큰 경우, 제2 전자 차단층(129)과 제2 지점(P2) 사이의 알루미늄 조성 차이에 의해 발생하는 분극 현상에 의하여, 제2 지점(P2)에서 홀 농도(Hole Concentration)가 저하되어 광 출력이 저하되는 문제가 존재한다.
제2 전자 차단층(129)은 제2 도전형 반도체층(127) 상에 배치될 수 있다. 제2 전자 차단층(129)은 알루미늄 조성이 일정할 수 있다. 제2 전자 차단층(129)은 알루미늄 조성의 최대값이 제1 전자 차단층(128)의 알루미늄 조성의 최대값보다 작을 수 있다. 예컨대, 제2 전자 차단층(129)은 AlGaN을 포함할 수 있으나, 이에 한정되는 것은 아니다.
그리고 제2 전자 차단층(129)은 알루미늄 조성이 제2 지점(P2)에서 알루미늄 조성보다 클 수 있다. 이러한 구성에 의하여, 제2 전자 차단층(129)은 제2 지점(P2)과 알루미늄 조성 차이가 존재하며, 제2 전자 차단층(129)에서 알루미늄 조성이 커짐에 따라 격자 차이로 발생하므로 제2 지점(P2)에서 홀 농도(Hole Concentration)를 증가시킬 수 있다. 이로 인해, 제2 전자 차단층(129)은 제2 도전형 반도체층(127)에서 분극(Polarization) 효과를 증가시켜 반도체 소자의 광 출력을 개선할 수 있다.
제2 전자 차단층(129)은 두께가 1nm 내지 3nm일 수 있다. 제2 전자 차단층(129)은 두께가 1nm보다 작은 경우, 제2 지점(P2)과 제2 전자 차단층(129)이 접하는 제1 부분에서 홀을 차지(charge)하는 효과가 감소할 수 있다. 그리고 제2 전자 차단층(129)은 두께가 3nm보다 큰 경우, 제2 전자 차단층(129)에 작용하는 전기장이 감소하여 전기장에 의해 홀의 이동이 감소하여 광 출력을 감소하는 문제가 존재한다.
제2 전자 차단층(129)은 알루미늄 조성이 20% 내지 40%일 수 있다. 제2 전자 차단층(129)의 알루미늄 조성이 20%보다 작은 경우, 제2 지점(P2)에서 알루미늄 조성과 제2 전자 차단층(129)의 알루미늄 조성 간의 알루미늄 조성 차이에 의한 분극(Polarization) 효과가 저하될 수 있다. 그리고 제2 전자 차단층(129)의 알루미늄 조성이 40%보다 큰 경우, 홀 주입이 감소하는 문제가 존재한다.
도 3 내지 도 4는 본 발명의 일실시예에 따른 반도체 소자에서 광 출력이 향상되는 효과를 설명하는 도면이다.
구체적으로, 도 4는 6인치(inch) 웨이퍼(wafer) 상에 1100um*1100um(반도체 소자의 가로 및 반도체 소자의 세로)의 크기를 갖는 실시예에 따른 반도체 소자 133300개 중 700개에 대한 광 출력을 표현한 맵(map)이다. 도 3은 제2 전자 차단층이 없고, 제2 도전형 반도체층의 제1 지점의 알루미늄 조성과 제2 지점의 알루미늄 조성이 동일한 경우의 반도체 소자에 대한 광 출력을 나타낸 맵이다.
구체적으로, 도 3 및 도 4에서 웨이퍼(wafer)는 4.5um 두께의 uGaN을 포함하는 기판, 기판 상에 0.5um 두께의 GaN, InGaN, AlGaN을 포함하는 버퍼층, 버퍼층 상에 2.3um 두께의 n-AlGaN을 포함하는 제1 도전형 반도체층, 제1 도전형 반도체층 상에 90nm 두께의 활성층, 활성층 상에 20nm의 제1 전자 차단층, 65nm 두께의 제2 도전형 반도체층을 포함할 수 있다. 그리고 도 3에서 전술한 실시예에 따른 제2 전자 차단층이 배치될 수 있다. 도 3 및 도 4를 참조하면, 제2 전자 차단층이 없고, 제2 도전형 반도체층의 제1 지점의 알루미늄 조성과 제2 지점의 알루미늄 조성이 동일한 경우보다 실시예에 따른 제2 전자 차단층을 더 포함하는 경우에서 웨이퍼(wafer)에서 발생하는 광 출력이 개선된 결과를 나타낸다.
도 5은 본 발명의 일실시예에 따른 반도체 소자의 제2 도전형 반도체 소자의 알루미늄 조성과 제2 전자 차단층의 알루미늄 조성에 따른 광 출력과 동작 전압 개선을 설명하는 그래프이다.
도 5a 및 도 5b를 참조하면, 제1 지점(P1)에서 알루미늄 조성은 앞서 설명한 바와 같이 10% 내지 30%인 경우, 반도체 소자의 광 출력은 상대적으로 증가함을 알 수 있다. 제1 지점(P1)에서 알루미늄 조성이 10%보다 작거나 30%보다 초과하는 경우 반도체 소자의 광 출력은 저하됨을 알 수 있다. 여기서, 광 출력은 제1 지점(P1)의 알루미늄 조성이 20%인 경우의 광 출력을 기준으로 측정한 상대적인 광 출력값이다. 바람직하게는, 제1 지점(P1)에서 알루미늄 조성은 20%일 수 있다. 이 경우, 반도체 소자는 광 출력이 최대일 수 있다.
그리고 제1 지점(P1)에서 알루미늄 조성이 10%보다 작거나 30%보다 초과하는 경우 동작 전압도 커짐을 알 수 있다. 반면, 앞서 설명한 바와 같이 제1 지점(P1)에서 알루미늄 조성이 10% 내지 30%인 경우, 동작 전압이 감소함을 알 수 있다. 여기서, 동작 전압은 제1 지점(P1)의 알루미늄 조성이 20%인 경우의 동작 전압을 기준으로 측정한 상대적인 광 출력값이다. 이에, 바람직하게는 제1 지점(P1)에서 알루미늄 조성이 20%로 구성하여, 반도체 소자는 동작 전압이 낮아질 수 잇다.
도 5c 및 도 5d를 참조하면, 제2 전자 차단층의 알루미늄 조성은 앞서 설명한 바와 같이 20% 내지 40%인 경우, 반도체 소자의 광 출력은 상대적으로 증가하고, 동작 전압은 낮아짐을 알 수 있다. 제2 전자 차단층의 알루미늄 조성이 20%보다 작거나 40%보다 초과하는 경우 반도체 소자의 동작 전압이 커지고, 광 출력이 감소함을 알 수 있다. 이로써, 제2 전자 차단층의 알루미늄 조성은 제2 도전형 반도체층의 제2 지점(P2)에서 홀 농도를 증가시켜 홀 가속화를 통해 홀 주입 증가로 반도체 소자의 광 출력을 개선함을 알 수 있다.
도 6은 본 발명의 일실시예에 따른 반도체 소자를 TEM으로 촬영한 도면이다.
도 6을 참조하면, 도 1에서 기재된 실시예에 따른 반도체 소자를 투과전자현미경(TEM, Transmitted Electron Microscope)을 이용하여 단면을 관찰하였다.
도 6a는 반도체 소자에서 단차진 제1 전자 차단층(128)과 제2 전자 차단층(129)을 관찰한 단면이며, 도 6b는 반도체 소자에서 단차가 형성되지 않은 제1 전자 차단층(128)과 제2 전자 차단층(129)을 관찰한 단면이다. 이에 따라, 제1 전자 차단층(128)은 활성층과 제2 도전형 반도체층 사이에 배치되고, 제2 전자 차단층(129)은 제2 도전형 반도체층 상에 배치됨을 알 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 개념도이다.
도 7를 참조하면, 실시예에 따른 반도체 소자(10)는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127) 하부에 배치되는 도전층(151), 도전층(151) 하에 배치되는 기판(152)을 포함할 수 있다. 그리고 앞서 설명한 바와 같이, 반도체 구조물(120)에서 활성층(126)과 제2 도전형 반도체층(127) 사이에 제1 전자 차단층(128)이 배치되고, 제2 도전형 반도체층(129)과 도전층(151) 사이에 제2 전자 차단층(129)이 배치될 수 있다.
제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127), 제1 전자 차단층(128) 및 제2 전자 차단층(129)는 전술한 내용이 동일하게 적용될 수 있다.
제1 전극(142)은 반도체 구조물(120)의 상면에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다.
제1 전극(142) 은 오믹 전극일 수 있다. 제1 전극(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx,NiO, RuOx/ITO,Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru,Mg, Zn, Pt, Au,Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
도전층(151)은 제2 전자 차단층(129)의 하부에 형성될 수 있고, 제2 도전형 반도체층(127)과 전기적으로 연결될 수 있다.
이후, 도전층(151)의 하부에 도전성 기판(152)이 형성될 수 있다.
기판(152)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(152)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(152)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작 시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(152)이 도전성 물질로 구성되는 경우, 상기 제1 전극(142)은 상기 기판(152)을 통해 외부에서 전류를 공급받을 수 있다.
기판(152)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
접합층(미도시됨)은 기판(152)과 도전층(151) 사이에 배치될 수 있다. 접합층(미도시됨)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(미도시됨)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
반도체 구조물(120)의 상면과 측면에는 패시베이션층(미도시됨)이 배치될 수 있다. 패시베이션층(미도시됨)의 두께는 200nm 이상 내지 500nm 이하일 수 있다. 200nm이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500nm 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다. 다만, 이에 한정되는 것은 아니다.
도 8은 본 발명의 일실시예에 따른 반도체 소자 패키지의 개념도이다.
도 8을 참조하면, 반도체 소자 패키지는 홈(개구부, 3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(1), 및 몸체(2)에 배치되어 반도체 소자(1)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(1)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다. 예시적으로 복수의 층(2a, 2b, 2c, 2d, 2e)은 알루미늄 재질을 포함할 수 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal SemiconductorMetal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au,In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 제1 전자 차단층;
    상기 제1 전자 차단층 상에 배치되는 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 배치되는 제2 전자 차단층;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 제2 도전형 반도체층은,
    상기 제2 도전형 반도체층과 상기 제1 전자 차단층이 접하는 지점인 제1 지점; 및
    상기 제2 도전형 반도체층과 상기 제2 전자 차단층이 접하는 지점인 제2 지점을 포함하고,
    상기 제1 지점에서 알루미늄 조성이 상기 제2 지점에서 알루미늄 조성보다 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 전자 차단층은,
    상기 제1 지점과 접하고 상기 활성층을 향해 알루미늄 조성이 증가하는 제1-1 전자 차단층; 및
    상기 제1-1 전자 차단층과 접하고 알루미늄 조성이 일정한 제1-2 전자 차단층을 포함하고,
    상기 제1 전자 차단층은,
    상기 제1-2 전자 차단층과 접하고 알루미늄 조성이 가장 높은 제1-3 전자 차단층; 및
    상기 제1-3 전자 차단층과 상기 활성층 사이에 배치되는 제1-4 전자 차단층;을 더 포함하는 반도체 소자.
  3. 제2항에 있어서,
    제1-2 전자 차단층은 알루미늄 조성이 25% 내지 40%이고,
    상기 제1 전자 차단층에서 알루미늄 조성의 최대 값은 상기 제2 전자 차단층에서 알루미늄 조성의 최대 값보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 지점에서 상기 제2 지점으로 상기 제2 도전형 반도체층의 알루미늄 조성은 선형적으로 감소하는 반도체 소자.
  5. 제1항에 있어서,
    제2 전자 차단층의 알루미늄 조성의 최대값은 제2 지점에서 알루미늄 조성보다 큰 반도체 소자.
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