KR102466006B1 - 반도체 소자 - Google Patents

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Abstract

실시 예는, 알루미늄을 포함하는 버퍼층, 알루미늄을 포함하는 제1 도전형 반도체층, 알루미늄을 포함하는 활성층, 및 알루미늄을 포함하는 제2 도전형 반도체층을 포함하는 반도체 구조물을 포함하고, 상기 반도체 구조물은 1차 이온 조사시 알루미늄 이온을 포함하는 2차 이온을 방출하고, 상기 버퍼층에서 방출된 알루미늄 이온 강도는 제1최대강도와 제1최소강도를 갖고, 상기 제1 도전형 반도체층에서 방출된 알루미늄 이온 강도는 제2최대강도와 제2최소강도를 갖고, 상기 제2 도전형 반도체층에서 방출된 알루미늄 이온 강도는 제3최대강도와 제3최소강도를 갖고, 상기 제1최대강도는 상기 반도체 구조물 내에서 알루미늄 이온 강도가 가장 크고, 상기 제3최소강도는 상기 반도체 구조물 내에서 알루미늄 이온 강도가 가장 작고, 상기 제1최대강도와 상기 제3최소강도의 비는 1:0.3 내지 1:0.6인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 플립칩으로 구현하기 어려운 문제가 있으며, 오믹 특성을 위해 P 반도체층과 전극 사이에 GaN 박막을 형성하는 경우 광 출력이 저하되는 문제가 있다.
실시 예는 오믹 특성이 개선된 반도체 소자를 제공한다.
또한, 광 출력이 향상된 반도체 소자를 제공한다.
또한, 플립칩 자외선 발광소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는, 알루미늄을 포함하는 버퍼층, 알루미늄을 포함하는 제1 도전형 반도체층, 알루미늄을 포함하는 활성층, 및 알루미늄을 포함하는 제2 도전형 반도체층을 포함하는 반도체 구조물을 포함하고, 상기 반도체 구조물은 1차 이온 조사시 알루미늄 이온을 포함하는 2차 이온을 방출하고, 상기 버퍼층에서 방출된 알루미늄 이온 강도는 제1최대강도와 제1최소강도를 갖고, 상기 제1 도전형 반도체층에서 방출된 알루미늄 이온 강도는 제2최대강도와 제2최소강도를 갖고, 상기 제2 도전형 반도체층에서 방출된 알루미늄 이온 강도는 제3최대강도와 제3최소강도를 갖고, 상기 제1최대강도는 상기 반도체 구조물 내에서 알루미늄 이온 강도가 가장 크고, 상기 제3최소강도는 상기 반도체 구조물 내에서 알루미늄 이온 강도가 가장 작고, 상기 제1최대강도와 상기 제3최소강도의 비는 1:0.3 내지 1:0.6를 만족한다.
상기 제3최대강도는 상기 제2최대강도, 제2최소강도 및 제1최소강도보다 클 수 있다.
제2최대강도는 상기 제1최소강도보다 크고, 상기 제1최소강도는 상기 제2최소강도보다 클 수 있다.
상기 버퍼층에서 방출된 알루미늄 이온 강도는 상기 제1최소강도와 상기 제2최소강도 사이에서 가장 강도가 높은 제1중간강도를 가질 수 있다.
상기 제1중간강도는 상기 제2최대강도보다 클 수 있다.
상기 제1중간강도는 상기 제1최대강도보다 작을 수 있다.
상기 활성층에서 방출된 알루미늄 이온 강도는 복수 개의 피크 및 복수 개의 밸리를 포함하고, 상기 복수 개의 피크는 상기 제1최대강도, 제2최대강도, 및 제3최대강도보다 작을 수 있다.
상기 제2도전형 반도체층은 차단층, P형 도전형 반도체층, 및 표면층을 포함할 수 있다.
상기 표면층은 제1도펀트 및 제2도펀트를 포함할 수 있다.
상기 2차 이온은 제1도펀트 이온 및 제2도펀트 이온을 포함할 수 있다.
상기 제1도펀트 이온 농도는 상기 제1 도전형 반도체층에서 방출된 제1 도핑 농도, 상기 활성층에서 방출된 제2 도핑 농도, 및 상기 제2 도전형 반도체층에서 방출된 제3 도핑 농도를 포함할 수 있다.
상기 제3 도핑 농도는 상기 제1 도핑 농도 및 상기 제2 도핑 농도 보다 클 수 있다.
상기 제1 도핑 농도와 상기 제2 도핑 농도 사이에 배치되는 제4 도핑 농도, 및 상기 제2 도핑 농도와 상기 제3 도핑 농도 사이에 배치되는 제5 도핑 농도를 포함하고, 상기 제4 도핑 농도 및 상기 제5 도핑 농도는 상기 제1 내지 제3 도핑 농도보다 작을 수 있다.
실시 예에 따르면, 오믹 특성이 개선되어 동작 전압을 낮출 수 있다.
또한, 반도체 소자 내에서 광 흡수를 억제하여 광 출력을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 구조물의 개념도이고,
도 2는 본 발명의 제1 실시 예에 따른 반도체 구조물의 알루미늄 조성을 보여주는 그래프이고,
도 3은 본 발명의 제1 실시 예에 따른 반도체 구조물의 심스 데이터이고,
도 4는 알루미늄의 이온 강도를 보여주는 도면이고,
도 5는 제1도펀트 이온 농도와 제2도펀트 이온 농도를 보여주는 도면이고,
도 6은 도 3의 제1변형예이고,
도 7은 도 3의 제2변형예이고,
도 8은 본 발명의 제1 실시 예에 따른 반도체 소자의 개념도이고,
도 9는 본 발명의 제2 실시 예에 따른 반도체 소자의 개념도이고,
도 10은 본 발명의 제3 실시 예에 따른 반도체 소자의 개념도이고,
도 11은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 구조물의 개념도이고, 도 2는 본 발명의 제1 실시 예에 따른 반도체 구조물의 알루미늄 조성을 보여주는 그래프이다.
도 1 및 도 2를 참고하면, 실시 예에 따른 반도체 소자는 버퍼층(121), 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치되는 활성층(126)을 포함하는 반도체 구조물(120)을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 알루미늄 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위에서 피크 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 피크 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 피크 파장을 가질 수 있다.
반도체 구조물(120)이 자외선 파장대의 광을 발광할 때, 반도체 구조물(120)의 각 반도체층은 알루미늄을 포함하는 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga의 조성은 60%일 수 있고, 이러한 조성비는 Al40Ga60N으로 표현할 수 있다.
또한 실시 예의 설명에 있어서 조성이 낮거나 높다는 의미는 각 반도체층의 조성 %의 차이(% 포인트)로 이해될 수 있다. 예를 들면, 제1 반도체층의 알루미늄 조성이 30%이고 제2 반도체층의 알루미늄 조성이 60%인 경우, 제2 반도체층의 알루미늄 조성은 제1 반도체층의 알루미늄 조성보다 30%가 더 높다라고 표현할 수 있다.
버퍼층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 버퍼층(121)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다.
버퍼층(121)은 결정성을 향상시키거나 격자 부정합을 완화하기 위하여 복수 개의 층을 포함할 수 있다. 버퍼층(121)은 도펀트가 도핑되지 않을 수 있으나, 일부 영역에서는 의도적 또는 비의도적으로 도펀트가 도핑될 수도 있다.
제1버퍼층(121a)은 알루미늄 조성이 가장 높을 수 있다. 예시적으로 제1버퍼층(121a)은 AlN일 수 있으나 반드시 이에 한정되는 것은 아니고 알루미늄 조성이 높은 AlGaN일 수도 있다. 제1버퍼층(121a)의 두께는 100nm 내지 4000nm일 수 있으나 반드시 이에 한정하지 않는다.
제2버퍼층(121b)은 제1버퍼층(121a) 상에 배치될 수 있다. 제2버퍼층(121b)은 제1버퍼층(121a)보다 알루미늄 조성이 낮을 수 있다. 제2버퍼층(121b)의 알루미늄 조성은 제1버퍼층(121a)의 알루미늄 조성보다 작고 제3버퍼층(121c)의 알루미늄 조성보다는 클 수 있다. 예시적으로 제2버퍼층(121b)은 AlGaN일 수 있으나 반드시 이에 한정하지 않는다.
제3버퍼층(121c)은 제1서브층(미도시)과 제2서브층(미도시)이 교번 적층된 구조일 수 있다. 예시적으로 제1서브층은 AlN 또는 AlGaN일 수 있고 제2서브층은 AlGaN일 수 있다. 제1서브층과 제2서브층이 모두 AlGaN인 경우 제1서브층의 알루미늄 조성이 제2서브층보다 높을 수 있다. 제1서브층과 제2서브층은 약 40 내지 60쌍(pair)일 수 있으나 반드시 이에 한정하지 않는다.
제3버퍼층(121c)은 반도체층에 가해지는 응력을 완화하는 역할을 수행할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제3버퍼층(121c)은 분리층으로 기능할 수도 있다.
상대적으로 알루미늄 조성이 작은 제2서브층은 LLO(Laser Lift-off) 공정시 반도체 구조물(120)에 조사되는 레이저 광을 흡수하여 분해될 수 있다. 따라서, 제1버퍼층(121a)과 성장 기판이 반도체 구조물(120)에서 제거될 수 있다. 이를 위해 제2서브층의 알루미늄 조성은 LLO 레이저를 흡수할 수 있을 만큼 낮을 수 있다. 예시적으로 제2서브층의 알루미늄 조성은 제1서브층의 알루미늄 조성의 30% 내지 60%일 수 있으나 반드시 이에 한정하지 않고, LLO 레이저 파장에 대응되는 밴드갭을 갖도록 알루미늄 조성을 구성할 수 있다.
제4버퍼층(121d)은 제3버퍼층(121c)보다 알루미늄 조성이 높을 수 있다. 제4버퍼층(121d)은 알루미늄 조성을 다시 높여 반도체 구조물(120)의 결정성을 향상시킬 수 있다. 예시적으로 제4버퍼층(121d)의 알루미늄 조성은 제2버퍼층(121b)의 알루미늄 조성과 동일할 수도 있다. 제5버퍼층(121e)은 제4버퍼층(121d)보다 알루미늄 조성이 낮을 수 있다. 제4버퍼층(121d) 및 제5버퍼층(121e)은 AlGaN일 수 있으나 반드시 이에 한정하지 않는다.
제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(124)은 제1 서브 반도체층(124a), 제2 서브 반도체층(124b), 제3 서브 반도체층(124c), 및 제4 서브 반도체층(124d)을 포함할 수 있다.
제4 서브 반도체층(124d)은 활성층(126)에 가장 가까이 배치될 수 있다. 제4 서브 반도체층(124d)의 알루미늄 조성은 제1 서브 반도체층(124a)과 동일하거나 낮을 수 있다.
반도체 구조물(120)이 심자외선 파장대의 광(UV-C)을 방출하는 경우, 제4 서브 반도체층(124d)의 알루미늄 조성은 40% 내지 70%이고, 제1 서브 반도체층(124a)의 알루미늄 조성은 50% 내지 80%일 수 있다.
제4 서브 반도체층(124d)의 알루미늄 조성이 40% 이상일 때 활성층(126)에서 방출되는 심자외선 파장대의 광(UV-C)의 흡수율을 낮추어 광 추출 효율을 개선할 수 있다. 또한, 제4 서브 반도체층(124d)의 알루미늄 조성이 70% 이하일 때 활성층(126)으로의 전류 주입 특성 및 제4 서브 반도체층(124d) 내에서의 전류 확산 특성을 확보할 수 있다.
또한, 제1 서브 반도체층(124a)의 알루미늄 조성이 50% 이상일 때 활성층(126)에서 방출되는 심자외선 파장대의 광(UV-C)의 흡수율을 낮추어 광추출효율을 개선할 수 있고, 80% 이하일 때 활성층(126)으로의 전류 주입 특성 및 제1 서브 반도체층(124a) 내에서의 전류 확산 특성을 확보할 수 있다.
또한, 제4 서브 반도체층(124d)의 알루미늄 조성보다 제1 서브 반도체층(124a)의 알루미늄 조성이 높을 수도 있다. 이 경우 굴절률의 차이에 의해서 활성층(126)에서 반도체 구조물(120) 외부로 광이 추출되기 더 유리할 수 있어 반도체 구조물(120)의 광추출효율이 개선될 수 있다.
제4 서브 반도체층(124d)의 두께는 제1 서브 반도체층(124a)의 두께보다 얇을 수 있다. 제1 서브 반도체층(124a)은 제4 서브 반도체층(124d)의 두께의 130%이상일 수 있다. 이러한 구성에 의하면 알루미늄 조성이 높은 제1 서브 반도체층(124a)의 두께를 충분히 확보한 후에 제3 서브 반도체층(124c)이 배치되므로 전체 반도체 구조물(120)의 결정성이 향상될 수 있다.
제3 서브 반도체층(124c)의 알루미늄 조성은 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(127)의 알루미늄 조성보다 낮을 수 있다. 제3 서브 반도체층(124c)은 LLO(Laser Lift-off) 공정시 반도체 구조물(120)에 조사되는 레이저를 흡수하여 활성층(126)이 손상되는 것을 방지할 수 있다. 따라서, 반도체 소자의 광학적 특성 및 전기적 특성이 향상될 수 있다.
제3 서브 반도체층(124c)의 두께와 알루미늄 조성은 LLO 공정 시 반도체 구조물(120)에 조사되는 레이저를 흡수하기 위해 적절히 조절될 수 있다. 따라서 제3 서브 반도체층(124c)의 알루미늄 조성은 LLO 공정시 사용하는 레이저 파장에 대응될 수 있으며 LLO용 레이저의 피크 파장이 200nm 내지 300nm인 경우 제3 서브 반도체층(124c)의 알루미늄 조성은 30% 내지 60%일 수 있다.
제4 서브 반도체층(124d)과 활성층(126) 사이에는 제어층(124e)이 배치될 수 있다. 제어층(124e)은 제1 도전형 반도체층(124)에서 활성층(126) 방향으로 주입되는 제1 캐리어의 에너지를 저하시켜 활성층(126)에서 재결합하는 제1 및 제2 캐리어의 농도 또는 밀도의 균형을 맞출 수 있다. 따라서 발광 효율을 개선하여 반도체 소자의 광 출력 특성을 개선할 수 있다. 제어층(124e)의 알루미늄 조성은 제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)보다 높을 수 있다. 예시적으로 제어층(124e)은 n+AlGaN층일 수 있다.
활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(126)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있다.
활성층(126)은 복수 개의 우물층(126a)과 장벽층(126b)을 포함할 수 있다. 우물층(126a)과 장벽층(126b)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(126a)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(127)은 활성층(126) 상에 배치되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2도펀트가 도핑될 수 있다.
제2 도전형 반도체층(127)은 Inx5Aly2Ga1 -x5- y2N(0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlGaN, AlInN, AlN, AlGaAs, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.
차단층(129)은 활성층(126)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 차단층(129)은 제1 도전형 반도체층(124)에서 공급된 캐리어가 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다.
차단층(129)의 에너지 밴드갭은 활성층(126) 및 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다. 차단층(129)은 제2 도펀트가 도핑되므로 제2 도전형 반도체층(127)의 일부 영역으로 정의될 수도 있다. 즉, 제2 도전형 반도체층(127)은 P형 반도체층과 차단층(129)을 포함하는 개념으로 정의할 수도 있다.
차단층(129)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.
실시 예에 따르면, 제1 도전형 반도체층(124), 활성층(126), 차단층(129), 및 제2 도전형 반도체층(127)은 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(124), 활성층(126), 차단층(129), 및 제2 도전형 반도체층(127)은 AlGaN, InAlGaN 또는 AlN 조성을 가질 수 있다.
차단층(129)은 알루미늄 조성이 50% 내지 100%일 수 있다. 차단층(129)의 알루미늄 조성이 50% 이상인 경우 캐리어의 이동을 차단하기 위한 충분한 에너지 장벽을 가질 수 있고, 활성층(126)에서 방출하는 광을 흡수하지 않을 수 있다.
차단층(129)은 제1차단층(129a)과 제2차단층(129b)을 포함할 수 있다. 제1차단층(129a)은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 향하는 방향으로 알루미늄 조성이 높아질 수 있다.
제1차단층(129a)의 알루미늄 조성은 80% 내지 100%일 수 있다. 따라서, 제1차단층(129a)은 반도체 구조물(120) 내에서 Al 조성이 가장 높은 부분일 수 있다. 제1차단층(129a)은 AlGaN일 수도 있고 AlN일 수도 있다. 또는 제1차단층(129a)은 AlGaN과 AlN이 교대로 배치되는 초격자층일 수도 있다.
제1차단층(129a)의 두께는 약 0.1nm 내지 4nm일 수 있다. 캐리어(예: 전자)의 이동을 효율적으로 차단하기 위해서는 제1차단층(129a)의 두께는 0.1nm이상으로 배치할 수 있다. 또한, 제2 도전형 반도체층(127)에서 활성층(126)으로 캐리어(예: 정공)의 주입 효율을 확보하기 위해 제1차단층(129a)의 두께는 4nm이하로 배치할 수 있다.
제1차단층(129a)과 제2차단층(129b) 사이에 배치된 제3차단층(129c)은 도펀트를 포함하지 않는 구간을 포함할 수 있다. 따라서, 제3차단층(129c)은 도펀트가 제2 도전형 반도체층(127)으로부터 활성층(126)으로 확산되는 것을 방지하는 역할을 수행할 수 있다.
제2 도전형 반도체층(127)은 제5 서브 반도체층(127a), 제6 서브 반도체층(127b), 및 제7 서브 반도체층(127c)을 포함할 수 있다.
제5 서브 반도체층(127a)은 상대적으로 균일한 알루미늄 조성을 가져 반도체 구조물(120)의 정공 주입 효율을 향상시키거나 결정성을 개선할 수 있다. 제5 서브 반도체층(127a)의 두께는 20nm 내지 60nm일 수 있다. 제5 서브 반도체층(127a)의 알루미늄 조성은 40% 내지 80%일 수 있다.
제6 서브 반도체층(127b)의 두께는 10nm 보다 크고 50nm보다 작을 수 있다. 예시적으로 제6 서브 반도체층(127b)의 두께는 25nm일 수 있다. 제6 서브 반도체층(127b)의 두께가 10nm보다 두꺼운 경우 수평 방향으로 저항이 감소하여 전류 확산 효율이 향상될 수 있다. 또한, 제6 서브 반도체층(127b)의 두께가 50nm보다 작은 경우에는 활성층(126)에서 제6 서브 반도체층(127b)으로 입사된 광이 흡수되는 경로가 단축될 수 있고, 반도체 소자의 광 추출 효율이 향상될 수 있다.
제6 서브 반도체층(127b)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 높을 수 있다. 심자외선 또는 원자외선 광을 생성하기 위한 우물층(126a)의 알루미늄 조성은 약 20% 내지 60%일 수 있다. 따라서, 제6 서브 반도체층(127b)의 알루미늄 조성은 40%보다 크고 80%보다 작을 수 있다. 예시적으로, 우물층(126a)의 알루미늄 조성이 30%인 경우 제6 서브 반도체층(127b)의 알루미늄 조성은 40%일 수 있다.
만약, 제6 서브 반도체층(127b)의 평균 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 낮은 경우 제6 서브 반도체층(127b)이 자외선 광을 흡수하는 확률이 높기 때문에 광 추출 효율이 떨어질 수 있다.
제7 서브 반도체층(127c)은 제2 전극과 접하는 반도체 구조물(120)의 표면층일 수 있다. 제2 전극을 통해 제7 서브 반도체층(127c)으로 전류를 주입할 수 있고, 전류 주입 효율은 제7 서브 반도체층(127c)과 제2 전극 사이의 저항에 의해 제어될 수 있다. 제7 서브 반도체층(127c)과 제2 전극 사이의 저항은 오믹 컨택, 쇼트키 컨택, 또는 터널 효과 중 적어도 하나 이상의 작용에 의할 수 있으나, 반드시 이에 한정하는 것은 아니다.
제7 서브 반도체층(127c)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제7 서브 반도체층(127c)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InAlGaN, AlN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 즉, 제7 서브 반도체층(127c)은 제1 도전형 반도체층(124)과 동일한 n형 반도체층일 수 있다.
그러나, 제7 서브 반도체층(127c)은 제1 도펀트와 제2 도펀트를 모두 포함할 수 있다. 제1 도펀트는 의도적으로 도핑된 반면, 제2 도펀트는 제2 도전형 반도체층(127)에 도핑된 제2 도펀트가 확산된 것일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고, 캐리어의 활성화를 위해 제7 서브 반도체층(127c)에 의도적으로 제1 도펀트와 제2 도펀트를 함께 도핑할 수도 있다.
제7 서브 반도체층(127c)에 제1 도펀트만을 도핑하여도 메모리 효과(Memory Effect)에 의해 제2 도펀트의 도핑 농도가 제1 도펀트의 도핑 농도보다 높을 수 있다.
이때, 제7 서브 반도체층(127c)에 도핑된 제1 도펀트와 제2 도펀트의 농도비는 0.01:1.0 내지 0.8:1.0일 수 있다. 농도비가 0.01:1.0 내지 0.8:1.0인 경우 터널 효과(Tunnel Effect)에 의해 오믹 저항이 낮아질 수 있다.
예시적으로 제7 서브 반도체층(127c)의 제1 도펀트 농도는 1×1018cm-3 내지 2×1020cm-3 일 수 있다. 또한, 제7 서브 반도체층(127c)의 제2 도펀트의 농도는 1×1019cm-3 내지 2×1021cm-3 일 수 있다.
이때, 제7 서브 반도체층(127c)의 제1 도펀트 농도는 제1 도전형 반도체층(124)의 제1 도펀트 농도 및 장벽층(126b)의 제1 도펀트 농도와 동일하거나 높을 수 있다.
제7 서브 반도체층(127c)의 두께는 1nm 내지 10nm일 수 있다. 제7 서브 반도체층(127c)의 두께가 10nm보다 두꺼운 경우에는 캐리어 주입 효율이 떨어지는 문제가 있다. 따라서, 제7 서브 반도체층(127c)의 두께는 제1 도전형 반도체층(124) 및 제2 도전형 반도체층(127)보다 작을 수 있다.
제7 서브 반도체층(127c)의 알루미늄 조성은 20% 내지 70%일 수 있다. 알루미늄의 조성이 20% 이상인 경우 자외선을 발광하는 우물층(126a)과의 알루미늄 조성 차이가 줄어들어 광 흡수가 개선될 수 있다. 또한, 알루미늄의 조성이 70% 이하인 경우 동작 전압이 낮아지므로 광 출력이 개선될 수 있다.
제7 서브 반도체층(127c)은 표면에 가까워질수록 알루미늄 조성이 감소할 수 있다. 제6 서브 반도체층(127b)의 감소폭은 제7 서브 반도체층(127c)의 감소폭과 상이할 수도 있고 동일할 수도 있다.
실시 예에 따르면, 제7 서브 반도체층(127c)의 알루미늄 조성(Q3)은 우물층(126a)의 알루미늄 조성(Q10) 및 제3 서브 반도체층(124c)의 알루미늄 조성(Q4) 보다 낮을 수 있다. 이 경우 제2 전극과의 저항을 효과적으로 낮출 수 있다.
그러나 반드시 이에 한정하는 것은 아니고, 제7 서브 반도체층(127c)은 터널 효과에 의해 정공의 주입 효율이 개선되므로 알루미늄 조성을 우물층(126a)과 동일하게 또는 우물층(126a)보다 높게 제어할 수도 있다.
도 3은 본 발명의 제1 실시 예에 따른 반도체 구조물의 심스(SIMS, Secondary Ion Mass Spectroscopy) 데이터이고, 도 4는 알루미늄의 이온 강도를 보여주는 도면이고, 도 5는 제1도펀트 이온 농도와 제2도펀트 이온 농도를 보여주는 도면이고, 도 6은 도 3의 제1변형예이고, 도 7은 도 3의 제2변형예이다.
도 3을 참조하면, 반도체 구조물(120)은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 갈수록 알루미늄(Al), 갈륨(Ga), 제1 도펀트, 제2 도펀트의 스펙트럼이 변화할 수 있다. 제1 도펀트는 실리콘(Si)일 수 있고 제2 도펀트는 마그네슘(Mg)일 수 있으나 반드시 이에 한정하지 않는다.
심스 (SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.
심스 (SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하여 방출되는 2차 이온의 개수를 카운팅하여 분석할 수 있다. 이때, 1차 이온은 O2 +, Cs+ Bi+등에서 선택될 수 있고, 가속 전압은 20 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1 pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 20nm×20nm일 수 있다.
심스 (SIMS) 데이터는 제2 도전형 반도체층(127)의 표면(E0, 깊이가 0인 지점)에서 제1 도전형 반도체층(124) 방향으로 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다. 2차 이온은 반도체층을 이루는 구성원소일 수 있다. 예시적으로 2차 이온은 알루미늄, 갈륨, 제1도펀트, 및 제2도펀트일 수 있으나 반드시 이에 한정하지 않는다.
심스 분석에 의한 결과는 2차 이온의 강도 또는 2차 이온의 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 5% 이내, 즉 해당 도핑 농도의 0.95배 내지 1.05배의 크기를 갖는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.95배 이상 내지 1.05배 이하의 노이즈를 포함하는 의미일 수 있다.
예시적으로 제1지점에 인접한 피크가 있으나 제1지점의 0.95배 내지 1.05배의 크기를 갖는 경우, 주변의 피크는 제1지점의 알루미늄 강도와 동일한 강도를 갖는 것으로 이해될 수 있다. 이때 일정 구간의 도핑 농도, 이온 강도, 및 피크는 가장 높은 지점을 의미할 수 있다.
실시 예에 따른 이온 강도는 측정 조건에 따라 증감될 수 있다. 그러나, 1차 이온의 강도가 증가하면 2차 이온(알루미늄 이온)의 강도 그래프도 전체적으로 증가하고, 1차 이온의 강도가 감소하면 2차 이온(알루미늄 이온)의 강도 그래프도 전체적으로 감소할 수 있다. 따라서, 두께 방향으로 이온 강도의 변화는 측정 조건을 변경하여도 유사할 수 있다.
도 3 및 도 4를 참조하면, 반도체 구조물(120) 내에서 2차 이온 강도(예를 들어, 알루미늄)가 가장 높은 제12 이온 강도(P12)와 가장 낮은 이온 강도를 갖는 제3 이온 강도(P3)를 기준으로 각 지점들을 정의할 수 있다.
제12 이온 강도(P12)는 반도체 구조물의 표면(E0)에서 가장 멀게 배치될 수 있다. 또한, 제12 이온 강도(P12)를 포함하는 버퍼층이 활성층과 기판 사이에서 에어갭을 가질 수 있다. 이때, 활성층에서 방출되는 광이 에어갭에서 산란되어 광 추출 효율이 개선될 수 있다.
제1 이온 강도(P1)는 제3 이온 강도(P3)와 제12 이온 강도(P12) 사이에서 가장 높을 수 있다. 제12 이온 강도(P12)와 제1 이온 강도(P1)는 서로 이격되어 배치될 수 있다. 제1 이온 강도(P1)와 제3 이온 강도(P3) 사이의 거리는 제1 이온 강도(P1)와 제12 이온 강도(P12) 사이의 거리보다 작을 수 있다.
제2 이온 강도(P2)는 제1 이온 강도(P1)와 제12 이온 강도(P12) 사이에 배치될 수 있다. 제2 이온 강도(P2)는 제1 이온 강도(P1) 및 제12 이온 강도(P12)와 이격되어 배치될 수 있다.
제2 이온 강도(P2)는 제12 이온 강도(P12)보다 제1 이온 강도(P1)에 더 가까이 배치될 수 있다. 구체적으로, 제2 이온 강도(P2)는 제1 도전형 반도체층(124)의 이온 강도 중에서 가장 낮은 제4 이온 강도(P4)와 제1 이온 강도(P1) 사이에서 가장 강도가 높을 수 있다.
활성층(126)은 제1 이온 강도(P1)와 제2 이온 강도(P2) 사이에 배치될 수 있고, 복수 개의 피크(P61)와 밸리(P62)를 포함할 수 있다. 피크(P61)의 이온 강도는 밸리(P62)의 이온 강도보다 클 수 있다. 피크(P61)는 장벽층(126b)의 이온 강도일 수 있고, 밸리(P62)는 우물층(126a)의 이온 강도일 수 있다.
피크(P61)의 이온 강도는 제1 이온 강도(P1) 및 제2 이온 강도(P2)보다 작을 수 있다. 따라서, 제2 이온 강도(P2)보다 제1방향(D2)으로 이격된 반도체층에서 활성층으로 주입되는 캐리어의 에너지를 낮추어, 제1 이온 강도(P1)에서 D1 방향으로 넘어가는 것을 방지하여 발광 효율을 개선할 수 있다.
제4 이온 강도(P4)는 제1 이온 강도(P1)와 제12 이온 강도(P12) 사이의 구간에서 가장 낮을 수 있다. 따라서, 활성층(126)으로 레이저가 침투하지 못하도록 흡수함으로써 LLO 공정에 의해 활성층(126)이 손상되는 것을 방지할 수 있다.
제5 이온 강도(P5)는 제2 이온 강도(P2)와 제4 이온 강도(P4) 사이에 배치될 수 있다. 제5 이온 강도(P5)는 제2 이온 강도(P2)보다는 작고 제4 이온 강도(P4) 보다는 클 수 있다. 제2 이온 강도(P2)와 제4 이온 강도(P4)의 사이 구간은 상대적으로 균일하게 제5 이온 강도(P5)를 가질 수 있다.
제9 이온 강도(P9)는 제4 이온 강도(P4)와 제12 이온 강도(P12) 사이의 구간에서 가장 높을 수 있다. 제9 이온 강도(P9)는 이웃한 제8 이온 강도(P8)와 동일할 수도 있고 더 높을 수도 있다. 실시 예에 따르면, 제9 이온 강도(P9), 제8 이온 강도(P8), 제7 이온 강도(P7), 및 제4 이온 강도(P4)는 제1방향(D1)으로 순차적으로 감소할 수 있다. 따라서, 제9 이온 강도(P9)에서 제4 이온 강도(P4)로 단계적으로 강도를 낮추어 결정성 저하를 방지할 수 있다.
제10 이온 강도(P10)는 제9 이온 강도(P9) 및 제12 이온 강도(P12) 사이 구간에서 가장 낮을 수 있다. 제10 이온 강도(P10)는 제4 이온 강도(P4)보다 클 수 있으나 반드시 이에 한정하는 것은 아니다. 예시적으로 제10 이온 강도(P10)는 제4 이온 강도(P4)와 동일하거나 더 작을 수도 있다.
제1 이온 강도(P1)는 제2 도전형 반도체층(127) 내에서 가장 높을 수 있다. 따라서, 제1 캐리어가 제2 도전형 반도체층(127)에서 제2 캐리어와 비발광성 재결합하는 것을 방지할 수 있다. 따라서, 반도체 소자의 광 출력을 개선할 수 있다. 제1 이온 강도(P1)는 제1차단층(129a)의 이온 강도일 수 있으나, 반드시 이에 한정하지는 않는다.
제3 이온 강도(P3)는 반도체 구조물(120) 내에서 이온 강도가 가장 낮을 수 있다. 제3 이온 강도(P3)는 반도체 구조물(120)이 제2전극과 접촉하는 지점에서의 이온 강도일 수 있다. 실시 예에 따르면, 반도체 구조물(120)의 표면에서 AlGaN 조성을 가지므로 자외선 광의 흡수율이 줄어들어 광 추출 효율이 개선될 수 있고, 제2 전극과 제3 이온 강도(P3) 사이의 저항이 작아질 수 있어 발광 소자의 광학적 특성과 전기적인 특성을 개선할 수 있다.
제1 이온 강도(P1)는 제2 도전형 반도체층(127)의 최대 이온 강도(제3최대강도)일 수 있고, 제3 이온 강도(P3)는 제2 도전형 반도체층(127)의 최소 이온 강도(제3최소강도)일 수 있다.
제1 도전형 반도체층(124)에서 방출하는 알루미늄 이온 강도는 제2, 제4, 제5, 제7, 및 제8 이온 강도(P2, P4, P5, P7, P8)를 가질 수 있다. 이때, 제2 이온 강도(P2) 및/또는 제8 이온 강도(P8)는 제1 도전형 반도체층(124)의 최대 이온 강도(제1최대강도)일 수 있고, 제4 이온 강도(P4)는 제1 도전형 반도체층(124)의 최소 이온 강도(제2최소강도)일 수 있다.
제2 이온 강도(P2)는 제1 이온 강도(P1) 및 제12 이온 강도(P12)보다 작을 수 있다. 제2 이온 강도(P2)는 제1 도전형 반도체층(124) 내에서 가장 높을 수 있으나, 반드시 이에 한정하는 것은 아니고 제2 이온 강도(P2)는 제8 이온 강도(P8)와 동일하거나 더 낮을 수 있다.
제2 이온 강도(P2)는 제어층(124e)의 이온 강도일 수 있다. 제어층(124e)의 알루미늄 이온 강도가 높으므로 제1 도전형 반도체층(124)에서 활성층(126) 방향으로 주입되는 제1 캐리어 에너지가 저하되어 활성층(126)에서 재결합하는 제1 및 제2 캐리어의 농도 또는 밀도의 균형을 맞출 수 있다. 따라서 발광 효율을 개선하여 반도체 소자의 광출력 특성을 개선할 수 있다.
제4 이온 강도(P4)는 제2 이온 강도(P2)에서 제1 방향(D2)으로 알루미늄의 이온 강도가 가장 낮은 지점일 수 있다. 제1 방향(D2)은 반도체 구조물(120)의 표면(E0)에서 멀어지는 방향일 수 있다. 제4 이온 강도(P4)는 제1 도전형 반도체층(124) 내에서 이온 강도가 가장 낮을 수 있다.
제4 이온 강도(P4)는 제3 서브 반도체층(124c)의 이온 강도일 수 있다. 따라서, 반도체 소자의 공정 중에 있어서 Laser Lift-Off(이하 LLO) 공정이 적용되는 경우, 활성층(126)으로 레이저가 침투하지 못하도록 레이저를 흡수함으로써 LLO 공정에 의해 활성층(126)이 손상되는 것을 방지할 수 있다.
또한, 제4 이온 강도(P4)가 충분히 낮으므로 제1전극과의 저항이 낮아져 반도체 구조물(120)로 주입하는 전류의 주입 효율을 개선할 수 있다. 이러한 이유로 제4 이온 강도(P4)는 제2 이온 강도(P2)에서 제1 방향(D2)으로 가장 낮게 배치될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제4 이온 강도(P4)는 버퍼층(121)의 제10 이온 강도(P10)와 동일하거나 더 높을 수 있다.
제5 이온 강도(P5)는 제2 이온 강도(P2)와 제4 이온 강도(P4) 사이에 배치될 수 있다. 제5 이온 강도(P5)는 제4 서브 반도체층(124d)의 이온 강도일 수 있다. 제4 서브 반도체층(124d)의 두께에 해당하는 영역은 균일하게 제5 이온 강도(P5)를 가질 수 있다. 따라서, 활성층(126)으로 주입되는 전류의 밀도가 균일해질 수 있다. 제5 이온 강도(P5)는 제2 이온 강도(P2)보다 작고 제4 이온 강도(P4)보다 클 수 있다.
제7 이온 강도(P7)는 제4 이온 강도(P4)에서 제1 방향(D2)으로 이격되어 배치될 수 있다. 제7 이온 강도(P7)는 제2 서브 반도체층(124b)의 이온 강도일 수 있다. 제2 서브 반도체층(124b)의 두께에 해당하는 영역은 균일하게 제7 이온 강도(P7)를 가질 수 있다.
제8 이온 강도(P8)는 제7 이온 강도(P7)보다 높은 강도를 가질 수 있다. 제8 이온 강도(P8)는 제1 서브 반도체층(124a)의 이온 강도일 수 있다. 제1 서브 반도체층(124a)의 두께에 해당하는 영역은 균일하게 제8 이온 강도(P8)를 가질 수 있다.
제1 도전형 반도체층(124)은 제4 이온 강도(P4)를 갖기 위해 순차적으로 제8 이온 강도(P8)와 제7 이온 강도(P7)를 낮출 수 있다. 만약 제7 이온 강도(P7) 없이 제8 이온 강도(P8)에서 바로 제4 이온 강도(P4)로 급격히 이온 강도가 줄어드는 경우 반도체 구조물(120)의 결정성이 악화될 수 있다.
버퍼층(121)에서 방출한 이온 강도는 제8 내지 제12 이온 강도(P8, P9, P10, P11, P12)를 가질 수 있다. 이때, 제12 이온 강도(P12)는 버퍼층(121) 내에서 최대 이온 강도(제1최대강도)일 수 있고, 제10 이온 강도(P10)는 버퍼층(121) 내에서 최소 이온 강도(제1최소강도)일 수 있다.
버퍼층(121)의 제8 이온 강도(P8)는 제1 도전형 반도체층(124)의 제8 이온 강도(P8)와 동일할 수 있다. 즉, 제1 도펀트가 유효값을 갖는 지점(C1)을 기준으로 제1 도전형 반도체층(124)과 버퍼층(121)을 구분할 수 있다.
제9 이온 강도(P9, 제1중간강도)는 제8 이온 강도(P8)보다 높은 강도를 가질 수 있다. 제9 이온 강도(P9)는 제4버퍼층(121d)의 이온 강도일 수 있다. 제4버퍼층(121d)은 상대적으로 얇은 두께를 가지므로 제9 이온 강도(P9)를 갖는 영역은 상대적으로 좁을 수 있다. 제9 이온 강도(P9)는 제4 이온 강도(P4) 및 제10 이온 강도(P10) 사이의 영역에서 가장 강도가 높을 수 있다. 제9 이온 강도(P9)는 제1 이온강도(P1)와 제12 이온 강도(P12)보다는 작을 수 있으나 제2 이온 강도(P2)보다는 클 수 있다.
제10 이온 강도(P10)는 버퍼층(121) 내에서 강도가 가장 작을 수 있다. 제10 이온 강도(P10)는 제3버퍼층(121c)의 이온 강도일 수 있다. 제3버퍼층(121c)은 알루미늄 조성이 높은 제1서브층과 알루미늄 조성이 낮은 제2서브층이 교대로 적층된 초격자층일 수 있다. 그러나, 제1서브층과 제2서브층의 두께가 얇아 균일한 이온 강도를 갖는 것으로 측정될 수 있다.
제3버퍼층(121c)은 초격자 구조로 구성되어 반도체 구조물(120)의 응력을 완화할 수 있다. 또한, LLO 레이저 광 조사시 이를 흡수하여 기판(110)을 분리시킬 수 있다.
제12 이온 강도(P12)는 반도체 구조물(120) 내에서 이온 강도가 가장 클 수 있다. 제12 이온 강도(P12)는 제1버퍼층(121a)의 이온 강도일 수 있다. 제1버퍼층(121a)은 AlN일 수 있다. 따라서, 플립칩의 경우 AlN 버퍼층에서 알루미늄 이온 강도가 가장 높게 검출될 수 있다. 제11 이온 강도(P11)는 제10 이온 강도(P10)보다 크고 제12 이온 강도(P12)보다 작을 수 있다.
제1 이온 강도(P1)와 제3 이온 강도(P3)의 비(L2)는 1:0.42 내지 1:0.85일 수 있다. 제3 이온 강도(P3)와 제1 이온 강도(P1)의 비율이 1:0.42 이상인 경우에는 제3 이온 강도(P3)의 알루미늄 강도가 높아질 수 있다. 따라서, 표면층에서 광을 흡수하는 문제를 개선할 수 있다. 또한, 비가 1:0.85보다 작은 경우에는 제3 이온 강도(P3)의 강도가 충분히 낮아져 제2전극과의 접촉저항을 낮출 수 있다.
제12 이온 강도(P12)와 제3 이온 강도(P3)의 비(L1)는 1:0.3 내지 1:0.6일 수 있다. 비율이 1:0.3 이상인 경우에는 제3 이온 강도(P3)의 알루미늄 강도가 높아져 광을 흡수하는 문제를 개선할 수 있다. 또한, 비가 1:0.6보다 작은 경우에는 제2전극과의 접촉저항을 낮출 수 있다.
제3 이온 강도(P3)와 제4 이온 강도(P4)의 비는 1:1.1 내지 1:1.8일 수 있다. 제3 이온 강도(P3)와 제4 이온 강도(P4)의 비율이 1:1.1 내지 1:1.8인 경우에는 제1 전극과의 접촉 저항을 낮추면서도 충분한 이온 강도를 확보하여 자외선 파장대의 광 흡수율을 줄일 수 있다.
제3 이온 강도(P3)와 제10 이온 강도(P10)의 비는 1:1.2 내지 1:2일 수 있다. 제3 이온 강도(P3)와 제10 이온 강도(P10)의 비율이 1:1.2 내지 1:2인 경우에는 반도체 구조물(120)의 응력을 완화하면서도 제10 이온 강도(P10)가 충분히 높아져 자외선 파장대의 광 흡수율을 줄일 수 있다.
제2 이온 강도(P2)와 제1 이온 강도(P1)의 비율은 1:1.1 내지 1:2일 수 있다. 제2 이온 강도(P2)와 제1 이온 강도(P1)의 비율이 1:1.1 이상인 경우에는 제1 이온 강도(P1)가 높아져 제1캐리어가 활성층(126)을 통과하는 것을 효과적으로 차단할 수 있다. 또한, 제2 이온 강도(P2)와 제1 이온 강도(P1)의 비율이 1:2이하인 경우에는 활성층(126) 내로 주입되어 발광성 재결합을 하는 제1 캐리어의 농도와 제2 캐리어의 농도의 균형을 이룰 수 있기 때문에 반도체 소자가 발광하는 광량을 향상시킬 수 있다.
제4 이온 강도(P4)와 제2 이온 강도(P2)의 비율은 1:1.2 내지 1:2.5일 수 있다. 제4 이온 강도(P4)와 제2 이온 강도(P2)의 비율이 1:1.2 이상인 경우에는 제4 이온 강도(P4)와 제1 전극 사이의 저항을 낮출 수 있다. 또한, 제4 이온 강도(P4)와 제2 이온 강도(P2)의 비율이 1:2.5이하인 경우에는 제4 이온 강도(P4)가 상승하여 자외선 파장대 광의 흡수율을 줄일 수 있다.
제5 이온 강도(P5)와 제2 이온 강도(P2)의 비율은 1:1.1 내지 1:2.0일 수 있다. 실시 예의 경우, 심자외선을 발광하는 반도체 구조물(120)은 청색 광을 방출하는 반도체 구조물(120)에 비해 알루미늄을 다량 포함하는 GaN 기반의 물질로 구성될 수 있다. 따라서, 제1 캐리어의 이동도와 제2 캐리어의 이동도의 비율이 청색광을 방출하는 반도체 구조물(120)에 비해 상이할 수 있다. 즉, 제5 이온 강도(P5)와 제2 이온 강도(P2)의 비율이 1:1.1 이상인 경우 상기 활성층(126)으로 주입되는 제1 캐리어의 농도를 확보할 수 있다. 또한, 제5 이온 강도(P5)와 제2 이온 강도(P2)의 비율이 1:2.0이하인 경우에는 제5 이온 강도(P5)가 높아져 결정성이 개선될 수 있다.
제4 이온 강도(P4)와 제5 이온 강도(P5)의 비율은 1:1.1 내지 1:2.0일 수 있다. 제4 이온 강도(P4)와 제5 이온 강도(P5)의 비율이 1:1.1 이상인 경우에는 제5 이온 강도(P5)가 높아져 결정성이 개선될 수 있다. 또한, 제4 이온 강도(P4)와 제5 이온 강도(P5)의 비율이 1:2.0이하인 경우에는 제4 이온 강도(P4)가 상승하여 자외선 파장대 광의 흡수율을 줄일 수 있다.
제10 이온 강도(P10)는 제4 이온 강도(P4)의 80% 내지 120%일 수 있다. 제10 이온 강도(P10)가 제4 이온 강도(P4)의 80% 보다 높은 경우 자외선 파장대 광의 흡수율을 줄일 수 있고, 제10 이온 강도(P10)가 제4 이온 강도(P4)의 120% 보다 작은 경우 이온 강도가 낮아져 반도체 구조물(120)의 응력을 완화할 수 있다.
제10 이온 강도(P10)와 제8 이온 강도(P9)의 비율은 1:1.1 내지 1:5일 수 있다. 제10 이온 강도(P10)와 제8 이온 강도(P9)의 비율이 1:1.1 이상인 경우에는 제9 이온 강도(P9)가 높아져 결정성이 개선될 수 있다. 또한, 비율이 1:1.5이하인 경우에는 제10 이온 강도(P10)가 상승하여 자외선 파장대 광의 흡수율을 줄일 수 있다.
제10 이온 강도(P10)와 제12 이온 강도(P12)의 비율은 1:1.4 내지 1:2일 수 있다. 제10 이온 강도(P10)와 제12 이온 강도(P12)의 비율이 1:1.4 이상인 경우에는 제12 이온 강도(P12)가 높아져 결정성이 개선될 수 있다. 또한, 비율이 1:2이하인 경우에는 제10 이온 강도(P10)가 상승하여 자외선 파장대 광의 흡수율을 줄일 수 있다.
도 3 및 도 5를 참조하면, 제1 도펀트(예: Si)의 도핑 농도는 제1 도전형 반도체층(124)에서 제1 도핑 농도(S1)를 가질 수 있다. 이때, 제1 도전형 반도체층(124)은 일부 영역에서 제1 도핑 농도(S1)보다 낮은 도핑 농도(S2)를 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 도전형 반도체층(124)은 전영역에서 도핑 농도가 균일할 수도 있다.
제2 도핑 농도(S4)는 활성층(126)의 장벽층(126b) 및/또는 제4 서브 반도체층(124d)의 도핑 농도일 수 있다. 따라서, 활성층(126)으로 주입하는 제1 캐리어의 주입 효율이 개선될 수 있고, 활성층(126)에서 제1 캐리어와 제2 캐리어가 발광성 재결합하는 효율이 개선될 수 있다. 또한, 동작 전압(Vf)를 낮출 수 있다. 제2 도핑 농도(S4)는 복수 개의 피크와 밸리를 가질 수 있다.
제3 도핑 농도(S6)는 반도체 구조물(120)의 표면(E0)에서의 도핑 농도일 수 있다. 제3 도핑 농도(S6)는 제1 도핑 농도(S1) 및 제2 도핑농도(S4)보다 높을 수 있다. 따라서, 따라서, 실시 예에 따른 반도체 구조물(120)은 제2 전극이 배치되는 표면층이 알루미늄과 제1도펀트를 포함하고 있음을 확인할 수 있다.
제4 도핑 농도(S3)는 제1 도전형 반도체층(124)과 활성층(126)과 사이에 배치될 수 있다. 제4 도핑 농도(S3)를 갖는 반도체층은 상대적으로 저항이 높아져 전류를 분산시키는 역할을 수행할 수 있다.
제5 도핑 농도(S5)는 활성층(126)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 제5 도핑 농도(S5)는 제2 도펀트의 도핑을 위해 제1 도펀트를 억제하는 과정에서 형성될 수 있다. 제4 도핑 농도(S3)과 제5 도핑 농도(S5)는 제1 내지 제3 도핑 농도(S1, S4, S6)보다 작을 수 있다.
도 5를 참조하면, 제2 도펀트(예: Mg)의 도핑 농도는 표면(E0)에서 가장 높고, 표면에서 멀어질수록 점차 감소할 수 있다. 반도체 구조물(120)의 표면(E0)에서 제2 도펀트(예: Mg)의 도핑 농도(M1)는 제1 도펀트(예: Si)의 도핑 농도(S6)보다 더 높은 것을 확인할 수 있다. 이는 반도체 구조물(120)의 표면에서 제2 도펀트를 도핑하지 않았음에도 불구하고 메모리 효과에 의해 제2 도펀트의 도핑 농도가 높아지기 때문일 수 있다.
제2 도펀트는 표면에서 가까워질수록 도핑 농도가 증가하나, 일정 구간에서는 표면에 가까워질수록 도핑 농도가 감소하는 구간(M2과 M3 사이 구간)을 포함할 수 있다. 이러한 역전 구간에 의하면 제2 도펀트의 농도가 줄어들어 저항이 높아지므로 정공의 분산 효율을 개선할 수 있다.
제2 도펀트는 제2 도전형 반도체층(127)의 모든 영역 및 활성층(126)의 일부 영역에 존재할 수 있으나 반드시 이에 한정하지 않는다. 제2 도펀트는 제2 도전형 반도체층(127) 내에만 배치할 수 있으나, 활성층(126)까지 확산될 수 있다. 따라서, 활성층(126)으로 주입되는 제2 도펀트의 주입 효율이 개선될 수 있다. 하지만 제2 도펀트가 제1 도전형 반도체층(124)까지 확산될 경우 반도체 소자의 누설 전류 및/또는 제1 및 제2 캐리어의 비발광 재결합이 발생하여 반도체 소자의 신뢰성 및/또는 발광효율이 저하될 수 있다.
도 6은 도 3의 제1변형예이고, 도 7은 도 3의 제2변형예이다.
도 6을 참조하면, 반도체 구조물(120)은 제10 이온 강도(P10)까지만 측정될 수 있다. 이러한 구조는 수직형 구조와 같이 제3버퍼층(121c)이 LLO 광을 흡수하여 분리됨으로써 기판(110)이 분리된 구조에서 관찰될 수 있다.
또한, 표면에 요철을 형성하는 과정에서 제8 이온 강도(P8)를 갖는 층 및, 제9 이온 강도(P9)를 갖는 층도 일부 제거될 수 있다.
도 7을 참조하면, 제10 이온 강도(P10)를 갖는 제3버퍼층(121c)이 생략될 수도 있다. 예시적으로 기판(110)을 분리하지 않아 LLO 분리층을 필요로 하지 않거나 응력을 완화하기 위한 초격자 구조를 생략한 경우, 도 7과 같은 스펙트럼이 관찰될 수 있다. 이 경우 버퍼층 내에서의 이온 강도는 제8 이온 강도(P8)가 가장 낮을 수 있다.
도 8은 본 발명의 제1 실시 예에 따른 반도체 소자의 개념도이다.
도 8을 참조하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극 패드(141), 및 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극 패드(142)을 포함할 수 있다.
기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
반도체 구조물(120)은 제2 도전형 반도체층(127) 및 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치된 리세스(128)를 포함한다. 절연층(131)은 반도체 구조물(120)의 측면 및 리세스(128) 상에 형성될 수 있다. 이때, 절연층(131)은 제2 도전형 반도체층(127)의 일부를 노출할 수 있다.
절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 절연층(131)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 절연층(131)은 다양한 반사 구조를 포함할 수 있다.
절연층(131)이 반사기능을 수행하는 경우, 활성층(126)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 이 경우 리세스의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.
제1 전극패드(141)는 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 구체적으로 제1 전극패드(141)는 리세스(128)를 통해 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 도시되지는 않았으나 제1 전극패드(141)와 제1 도전형 반도체층(124) 사이에는 제1전극이 배치될 수 있다.
제2 전극패드(142)는 제2 도전형 반도체층(127)과 전기적으로 연결될 수 있다. 구체적으로 제2 전극패드(142)는 절연층(131)을 관통하여 전극층(143)과 전기적으로 연결될 수 있다. 전극층(143)은 제2전극일 수 있다.
도 9는 본 발명의 제2 실시 예에 따른 반도체 소자의 개념도이다.
도 9에 따른 반도체 소자는 일반적인 수평형 반도체 소자의 구조를 가질 수 있다. 즉, 반도체 구조물(120)의 제2 도전형 반도체층(127)에 제2전극패드가 배치되고, 메사 식각에 의해 노출된 제1 도전형 반도체층(124)에는 제1전극패드가 배치될 수 있다. 이러한 수평형 반도체 소자는 솔더에 의해 회로기판(1)에 실장될 수 있다.
도 10은 본 발명의 제3실시 예에 따른 반도체 소자의 개념도이다.
도 10을 참고하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1 전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2 전극(146)을 포함한다.
제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 제1방향(Y방향)으로 배치될 수 있다. 이하에서는 각 층의 두께 방향인 제1방향(Y방향)을 수직방향으로 정의하고, 제1방향(Y방향)과 수직한 제2방향(X방향)을 수평방향으로 정의한다.
실시 예에 따른 반도체 구조물(120)은 전술한 구조가 모두 적용될 수 있다. 반도체 구조물(120)은 제2 도전형 반도체층(127) 및 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치되는 복수 개의 리세스(128)를 포함할 수 있다.
제1 전극(142)은 리세스(128)의 상면에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 제2 전극(146)은 제2 도전형 반도체층(127)의 하부에 배치될 수 있다.
제1 전극(142)과 제2 전극(146)은 오믹전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극은 ITO일 수 있다.
제2 도전층(150)은 제2 전극(146)과 제2 전극패드(166)를 전기적으로 연결할 수 있다.
제2 전극(146)은 제2 도전형 반도체층(127)에 직접 배치될 수 있다. 제2 도전형 반도체층(127)이 AlGaN인 경우 낮은 전기 전도도에 의해 정공 주입이 원활하지 않을 수 있다. 따라서, 제2 도전형 반도체층(127)의 Al 조성을 적절히 조절할 필요가 있다. 이에 대해서는 후술한다.
제2 도전층(150)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
반도체 구조물(120)의 하부면과 리세스(128)의 형상을 따라 제1 도전층(165)과 접합층(160)이 배치될 수 있다. 제1 도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1 도전층(165)은 알루미늄을 포함할 수 있다. 전극층(165)이 알루미늄을 포함하는 경우, 활성층(126)에서 기판(170) 방향으로 방출되는 광을 상부 반사하는 역할을 하여 광 추출 효율을 향상할 수 있다. 다만 이에 한정하지 않고, 제1 도전층(165)은 상기 제1 전극(142)과 전기적으로 연결되기 위한 기능을 제공할 수 있다. 상기 제1 도전층(165)이 반사율이 높은 물질, 예를 들어 알루미늄 및/또는 은(Ag)을 포함하지 않고 배치될 수 있고, 이러한 경우 상기 리세스(128) 내에 배치되는 제1 전극(142)과 상기 제1 도전층(165) 사이, 제2 도전형 반도체층(127)과 상기 제1 도전층(165) 사이에는 반사율이 높은 물질로 구성되는 반사금속층(미도시)이 배치될 수 있다.
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 상기 제1 전극(142)은 상기 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
반도체 구조물(120)의 상면과 측면에는 패시베이션층(180)이 배치될 수 있다. 패시베이션층(180)의 두께는 200nm 이상 내지 500nm 이하일 수 있다. 200nm이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500nm 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다.
반도체 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500 nm 내지 600 nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
도 11을 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(1), 및 몸체(2)에 배치되어 반도체 소자(1)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(1)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (13)

  1. 알루미늄을 포함하는 버퍼층, 알루미늄을 포함하는 제1 도전형 반도체층, 알루미늄을 포함하는 활성층, 및 알루미늄을 포함하는 제2 도전형 반도체층을 포함하는 반도체 구조물을 포함하고,
    상기 반도체 구조물은 1차 이온 조사시 알루미늄 이온을 포함하는 2차 이온을 방출하고,
    상기 버퍼층에서 방출된 알루미늄 이온 강도는 제1최대강도와 제1최소강도를 갖고,
    상기 제1 도전형 반도체층에서 방출된 알루미늄 이온 강도는 제2최대강도와 제2최소강도를 갖고,
    상기 제2 도전형 반도체층에서 방출된 알루미늄 이온 강도는 제3최대강도와 제3최소강도를 갖고,
    상기 제1최대강도는 상기 반도체 구조물 내에서 알루미늄 이온 강도가 가장 크고,
    상기 제3최소강도는 상기 반도체 구조물 내에서 알루미늄 이온 강도가 가장 작고,
    상기 제1최대강도와 상기 제3최소강도의 비는 1:0.3 내지 1:0.6인 반도체 소자.
  2. 제1항에 있어서,
    상기 제3최대강도는 상기 제2최대강도, 제2최소강도 및 제1최소강도보다 높은 반도체 소자.
  3. 제2항에 있어서,
    제2최대강도는 상기 제1최소강도보다 높고,
    상기 제1최소강도는 상기 제2최소강도보다 높은 반도체 소자.
  4. 제1항에 있어서,
    상기 버퍼층에서 방출된 알루미늄 이온 강도는 상기 제1최소강도와 상기 제2최소강도 사이에 배치된 제1중간강도를 갖고,
    상기 제1중간강도는 상기 제1최소강도와 상기 제2최소강도보다 높은 반도체 소자.
  5. 제4항에 있어서,
    상기 제1중간강도는 상기 제2최대강도보다 높은 반도체 소자.
  6. 제5항에 있어서,
    상기 제1중간강도는 상기 제1최대강도보다 작은 반도체 소자.
  7. 제1항에 있어서,
    상기 활성층에서 방출된 알루미늄 이온 강도는 복수 개의 피크 및 복수 개의 밸리를 포함하고,
    상기 복수 개의 피크는 상기 제1최대강도, 제2최대강도, 및 제3최대강도보다 작은 반도체 소자.
  8. 제1항에 있어서,
    상기 제2 도전형 반도체층은 차단층, P형 도전형 반도체층, 및 표면층을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 표면층은 제1도펀트 및 제2도펀트를 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 2차 이온은 제1도펀트 이온 및 제2도펀트 이온을 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 제1도펀트 이온 농도는
    상기 제1 도전형 반도체층에서 방출된 제1 도핑 농도,
    상기 활성층에서 방출된 제2 도핑 농도, 및
    상기 제2 도전형 반도체층에서 방출된 제3 도핑 농도를 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제3 도핑 농도는 상기 제1 도핑 농도 및 상기 제2 도핑 농도보다 높은 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 도핑 농도와 상기 제2 도핑 농도 사이에 배치되는 제4 도핑 농도, 및
    상기 제2 도핑 농도와 상기 제3 도핑 농도 사이에 배치되는 제5 도핑 농도를 포함하고,
    상기 제4 도핑 농도 및 상기 제5 도핑 농도는 상기 제1 내지 제3 도핑 농도보다 작은 반도체 소자.
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