KR20210017483A - 반도체 소자 - Google Patents

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KR20210017483A
KR20210017483A KR1020190096798A KR20190096798A KR20210017483A KR 20210017483 A KR20210017483 A KR 20210017483A KR 1020190096798 A KR1020190096798 A KR 1020190096798A KR 20190096798 A KR20190096798 A KR 20190096798A KR 20210017483 A KR20210017483 A KR 20210017483A
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황성민
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엘지이노텍 주식회사
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Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층; 및 상기 제2 도전형 반도체층과 상기 활성층을 관통하고, 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스 및 제2 리세스;를 포함하는 반도체 구조물; 상기 제1 리세스 내에 배치되는 반사부; 상기 제2 리세스 내에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;를 포함하고, 상기 제2 전극은 상기 제2 도전형 반도체층 상에서 상기 제1 리세스 내로 연장되고, 상기 반사부를 덮는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 플립칩으로 구현하기 어려운 문제가 있다.
실시예는 플립칩 타입의 반도체 소자를 제공한다.
또한, 오믹 접촉 면적이 증가하여 전기적 특성이 개선된 반도체 소자를 제공한다.
또한, 반사부에 의한 광 반사로 광출력이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층; 및 상기 제2 도전형 반도체층과 상기 활성층을 관통하고, 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스 및 제2 리세스;를 포함하는 반도체 구조물; 상기 제1 리세스 내에 배치되는 반사부; 상기 제2 리세스 내에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;를 포함하고, 상기 제2 전극은 상기 제2 도전형 반도체층 상에서 상기 제1 리세스 내로 연장되고, 상기 반사부를 덮는다.
상기 제2 도전형 반도체층은, 상기 활성층 상에 배치되는 제2 도전형 제1 반도체층; 및 상기 제2 도전형 제1 반도체층 상에서 상기 제2 도전형 제1 반도체층보다 알루미늄 조성이 낮은 제2 도전형 제2 반도체층;을 포함하고, 상기 제1 리세스는 측면이 상기 제2 도전형 제2 반도체층의 제1-1 측면, 상기 제1-1 측면 내측에 위치하는 상기 제2 도전형 제1 반도체층의 제1-2 측면, 상기 제1-2 측면 내측에 위치하는 상기 활성층의 제2 측면, 상기 제2 측면 내측에 위치하는 상기 제1 도전형 반도체층의 제3 측면 및 상기 제3 측면 내측에 위치하는 상기 제1 도전형 반도체층의 제1 저면을 포함할 수 있다.
상기 반사부는 상기 제1-2 측면, 상기 제2 측면 및 상기 제3 측면과 수직 방향으로 중첩되는 제1 반사 영역 및 상기 제1 저면과 수직 방향으로 중첩되는 제2 반사 영역을 포함하고, 상기 제1 반사 영역은 상기 제2 반사 영역을 둘러싸도록 배치될 수 있다.
상기 제1 리세스는 상기 제2 리세스와 수직 방향으로 길이가 서로 다를 수 있다.
상기 제1 리세스는 상기 활성층까지 관통할 수 있다.
상기 제1 리세스는 상기 제2 리세스와 수직 방향으로 길이가 동일할 수 있다.
상기 제2 전극은 상기 제1 리세스 내에서 상기 반사부와 이격 배치된 제1 전극 영역, 상기 반사부와 수직으로 중첩 배치되는 제2 전극 영역; 및 상기 제1 전극 영역과 상기 제2 전극 영역 이외의 제3 전극 영역을 포함할 수 있다.
상기 제1 전극 영역은 상기 제2 도전형 제2 반도체층 및 상기 제2 도전형 제1 반도체층의 일부와 접하고, 상기 제1 전극 영역은 상기 제2 전극 영역을 둘러싸도록 배치될 수 있다.
상기 반사부는 상기 제2 도전형 제2 반도체층과 상기 활성층 사이에 배치되는 상면을 포함하고, 상기 제2 전극은 상기 상면까지 연장 배치되고, 상기 상면은 상기 제1 리세스에 의해 노출된 제2 도전형 제1 반도체층과 접하고, 상기 반도체 구조물의 상면에서 상기 반사부의 상면까지의 최소 높이와 상기 제2 도전형 반도체층의 높이 간의 높이 비는 1:1.1 내지 1:1.4일 수 있다.
상기 반사부는 SiO2, SixOy, Ta2O3/SiO2, TaxOy - 중 적어도 하나를 포함하고, 상기 상면에 마주보는 하면;을 더 포함하고, 상기 하면은 상기 제1 리세스에 의해 노출된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층과 접할 수 있다.
실시예에 따르면, 반도체 소자를 플립칩 형태로 구현할 수 있다.
또한, 전류 스프레딩 등 전기적 특성이 우수한 반도체 소자를 제작할 수 있다.
또한, 반사부에 의한 광 반사로 광출력이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 제1 실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1에서 AA'로 절단된 단면도이고,
도 3은 도 1에서 BB'로 절단된 단면도이고,
도 4는 도 2에서 K부분의 확대도이고,
도 5는 도 3에서 L부분의 확대도이고,
도 6은 제2 실시예에 따른 반도체 소자의 단면도이고,
도 7은 도 6에서 M부분의 확대도이고,
도 8은 도 7의 변형예이고,
도 9는 제3 실시예에 따른 반도체 소자의 평면도이고,
도 10은 제4 실시예에 따른 반도체 소자의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1에서 AA'로 절단된 단면도이고, 도 3은 도 1에서 BB'로 절단된 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(10A)는, 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 전극(141), 제1 전극(151)과 전기적으로 연결되는 제1 패드(191), 제2 전극(141)과 전기적으로 연결되는 제2 패드(192)를 포함할 수 있다.
먼저, 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.
버퍼층(111)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(111)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.
그리고 본 발명의 실시예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 파장 대역을 중심 파장으로 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장 대역을 중심 파장으로 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장 대역을 중심 파장으로 가질 수 있다.
그리고 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함할 수 있다.
또한, 반도체 구조물(120)은 제2 도전형 반도체층(123) 및 활성층(122)을 관통하는 제1 리세스(128) 및 제2 리세스(129)를 더 포함할 수 있다. 나아가, 제1 리세스(128) 및 제2 리세스(129)는 제1 도전형 반도체층(121)의 일부 영역까지 관통하여 배치될 수 있다. 이하에서는 제1 리세스(128) 및 제2 리세스(129)가 제1 도전형 반도체층(121)의 일부 영역까지 관통하는 것으로 설명한다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0
Figure pat00001
x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다.
그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1 -x2- y2N(0
Figure pat00002
x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0
Figure pat00003
x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
또한, 제2 도전형 반도체층(123)은 활성층(122) 상에 배치되는 제2 도전형 제1 반도체층(123a) 및 제2 도전형 제1 반도체층(123a) 상에 배치되는 제2 도전형 제2 반도체층(123b)을 포함할 수 있다.
이 때, 제2 도전형 제1 반도체층(123a)은 알루미늄 조성이 제2 도전형 제2 반도체층(123b)의 알루미늄 조성보다 클 수 있다. 이러한 구성에 의하여, 제2 도전형 제2 반도체층(123b)의 알루미늄 조성이 제2 도전형 제1 반도체층(123a)의 알루미늄 조성 보다 작으므로, 제2 도전형 제2 반도체층(123b)의 에너지 밴드갭이 제2 도전형 제1 반도체층(123a)의 에너지 밴드갭보다 작을 수 있다. 이에 따라, 제2 도전형 제1 반도체층(123a)은 제2 도전형 제2 반도체층(123b)보다 광에 대한 흡수율이 더 클 수 있다. 이에 대한 자세한 설명은 후술한다.
또한, 실시예로 제2 도전형 제1 반도체층(123a)은 AlGaN으로 이루어지고, 제2 도전형 제2 반도체층(123b)은 GaN으로 이루어질 수 있다. 이에, 제2 도전형 제2 반도체층(123b)은 알루미늄을 포함하지 않을 수 있다. 다만, 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의해 분석하는 경우, 제2 도전형 제2 반도체층(123b)에서 알루미늄 이온 강도가 측정될 수 있으나, 제2 도전형 제2 반도체층(123b)에서는 이온 강도가 노이즈의 범위에 위치할 수 있다. 이와 달리, 제2 도전형 제2 반도체층(123a)에서는 이온 강도가 노이즈 범위보다 큰 이온 강도를 가질 수 있다. 또한, 제2 도전형 제2 반도체층(123b)가 AlGaN으로 이루어진다하더라도 알루미늄 이온 강도가 제2 도전형 제1 반도체층(123a)의 알루미늄 이온 강도보다 작을 수 있다.
또한, 제2 도전형 제1 반도체층(123a)과 제2 도전형 제2 반도체층(123b)에서 SIMS 상 알루미늄 이온 강도가 감소 또는 증가하더라도, 제2 도전형 제1 반도체층(123a)과 제2 도전형 제2 반도체층(123b)은 최대의 알루미늄 이온 강도와 최소의 알루미늄 이온 강도의 중간값을 기준으로 각각 구획되는 것으로 볼 수도 있음을 이해해야 한다.
또한, 제1 리세스(128) 및 제2 리세스(129)는 상술한 바와 같이 제1 도전형 반도체층(121)의 일부 영역까지 관통하도록 배치될 수 있다. 이에 따라, 제1 도전형 반도체층(121)은 제1 리세스(128) 및 제2 리세스(129)에 의해 일부 영역이 노출될 수 있다.
구체적으로, 제1 리세스(128) 및 제2 리세스(129)는 수직 방향으로 길이가 상이할 수 있다. 실시예로, 제1 리세스(128)의 수직 방향으로 길이(ha)가 제2 리세스(129)의 수직 방향으로 길이(hb)보다 작을 수 있다. 이러한 구성에 의하여, 제2 리세스(129) 내에 배치된 제1 전극(151)이 제1 도전형 반도체층(121)과의 접촉 면적을 용이하게 확보할 수 있다. 뿐만 아니라, 이러한 구성에 의하여, 제1 리세스(128)에 의하여 제1 도전형 반도체층(121) 내에서 전류의 이동 경로가 길어지지 않고, 제1 리세스(128) 상의 제2 전극(141)의 길이가 길어져 저항이 증가하는 것을 방지할 수 있다.다만, 변형예로서, 제1 리세스(128) 및 제2 리세스(129)는 공정상 용이성을 위하여 수직 방향으로 길이가 동일할 수 있다. 이하에서는, 제1 리세스(128)의 수직 방향으로 길이(ha)가 제2 리세스(129)의 수직 방향으로 길이(hb)보다 작은 구성을 기준으로 설명한다.
그리고 이러한 제1 리세스(128)는 제1 전극(151) 및 제2 전극(141)과 수직 방향으로 중첩되지 않도록 제1 전극(151) 및 제2 전극(141)과 이격되어 배치될 수 있다. 여기서, 수직 방향은 제1 방향(X축 방향)으로 반도체 구조물(120)에서 제1 도전형 반도체층(121)부터 제2 도전형 반도체층(123)까지의 적층 방향을 의미한다. 그리고 후술하는 제2 방향(Y축 방향)은 제1 방향(X축 방향)에 수직한 방향이다. 또한, 제1 리세스(128) 및 제2 리세스(129)는 반도체 구조물(120) 내에서 복수 개로 존재할 수 있다. 또한, 제1 리세스(128)는 인접한 제1 리세스(128)와 이격하여 배치될 수 있으며, 원형, 타원형, 다각형 등 다양한 형상을 가질 수 있다. 뿐만 아니라, 후술하는 바와 같이 제1 리세스(128)는 라인 형태로 배치될 수도 있다.
또한, 제2 리세스(129)는 반도체 구조물(120) 내의 인접한 제2 리세스(129)와 이격하여 배치될 수 있으며, 원형, 타원형, 다각형 등 다양한 형상을 가질 수 있다. 또한, 제2 리세스(129)는 제1 리세스(128)와도 이격하여 배치될 수 있다.
반사부(130)는 상술한 제1 리세스(128) 내에 배치될 수 있다. 그리고 반사부(130)는 제1 리세스(128)에 의해 노출된 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)과 접할 수 있다. 보다 구체적으로, 반사부(130)는 제1 리세스(128)에 의해 노출된 제1 도전형 반도체층(121)과 제1 방향(X축 방향)으로 중첩될 수 있다. 또한, 반사부(130)는 제1 리세스(128)에 의해 노출된 활성층(122)과 제1 방향(X축 방향)으로 중첩될 수 있다. 그리고 반사부(130)는 제1 리세스(128)에 의해 노출된 제2 도전형 반도체층(123)과 제1 방향(X축 방향)으로 일부 중첩될 수 있다. 나아가, 반사부(130)는 제2 도전형 제2 반도체층(123b)과 제1 방향(X축 방향)으로 중첩되지 않고, 제2 도전형 제1 반도체층(123a)과 제1 방향(X축 방향)으로 일부 중첩될 수 있다.
반사부(130)는 SiO2, SixOy, Ta2O3/SiO2, TaxOy - 등으로 이루어진 군에서 적어도 하나가 선택되어 이루어질 수 있으나, 이에 한정하지 않는다. 반사부(130)는 절연성의 광 반사 물질로 이루어질 수 있다.
또한, 반사부(130)는 금속을 포함할 수 있다. 이 경우, 반사부(130)와 반도체 구조물(120) 사이에는 추가로 절연부재가 배치될 수 있다. 구체적으로, 제1 리세스(128) 상에 절연부재가 배치되고 절연부재 상에 반사부(130)가 배치될 수 있다. 이로써, 절연부재는 반사부(130)와 반도체 구조물(120) 사이에 배치되어 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 간의 전기적 연결을 방지할 수 있다.
그리고 반사부(130)는 반도체 구조물(120)의 활성층(122)에서 방출되는 광을 반사시켜 광 추출 효율을 향상시킬 수 있다. 이 경우 반사부(130)는 제1 리세스(128)의 개수 또는 면적에 따라 개수와 면적이 변하므로, 제1 리세스(128)의 개수가 증가하면 방출되는 광에 대한 반사광(L1)의 양이 증가할 수 있다. 이로써, 반도체 소자는 더욱 개선된 광 추출 효율을 제공할 수 있다. 이러한 반사부(130)에 대한 구체적인 설명은 후술한다.
그리고 절연층(171)은 반도체 구조물(120) 상에 배치될 수 있다. 또한, 절연층(171)은 제1 전극(151)과 제2 전극(141) 사이에 배치될 수 있다. 또한, 절연층(171)은 일부가 제1 리세스 내에 배치될 수 있다. 그리고 절연층(171)은 제1 전극(151)이 배치되는 제1 홀(171a) 및 제2 전극(141)이 배치되는 제2 홀(171b)을 포함할 수 있다. 이로써, 제1 전극(151)(또는 제1 커버전극)은 제1 홀(171a)을 통해 제1 패드(191)와 전기적으로 연결되고, 제2 전극(141)(또는 제2 커버전극)은 제2 홀(171b)을 통해 제2 패드(192)와 전기적으로 연결될 수 있다.
절연층(171)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 이루어질 수 있으나, 이에 한정하지 않는다.
또한, 절연층(171)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 절연층(171)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 절연층(171)은 다양한 반사 구조를 포함할 수 있다.
제1 전극(151)은 제1 도전형 반도체층(121) 상에 배치되어 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1 전극(151)은 제2 리세스(129) 내에 배치될 수 있다. 그리고 제1 전극(151)은 제1 도전형 반도체층(121)과 접촉할 수 있다. 그리고 제2 전극(141)은 제2 도전형 반도체층(123)상에 배치되어 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.
제1 전극(151)과 제2 전극(141)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(151)은 ITO 및 복수의 금속층(예: Cr/Al/Ni)을 가질 수 있다.
그리고 제2 전극(141)은 제2-1 전극(141a) 및 제2-1 전극(141a)을 덮는 제2-2 전극(141b)을 포함할 수 있다. 이 때, 제2-1 전극(141a)은 ITO일 수 있다. 그리고 제2-2 전극(141b)은 상술한 복수의 금속으로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 전극(141)은 ITO로 이루어질 수도 있다. 이하에서, 제2 전극(141)으로 설명한다.
또한, 제2 전극(141)은 제1 리세스(128) 내측으로 연장될 수 있다. 그리고 제2 전극(141)은 반사부(130)의 상면까지 연장되어 반사부(130)와 제1 방향(X축 방향)으로 중첩하여 배치될 수 있다. 이러한 구성에 의하여, 제2 전극(141)은 제2 도전형 반도체층(123)과의 접촉 면적이 증가하여 반도체 소자의 전기적 특성을 개선할 수 있다.
제1 커버전극(미도시됨)은 제1 전극(151)의 상부에 배치되어 제1 전극(151)을 덮을 수 있다. 즉, 제1 커버전극(미도시됨)은 제1 전극(151)의 측면을 커버할 수 있으나, 이러한 구성에 한정되는 것은 아니다.
또한, 제1 커버전극(미도시됨)은 제1 전극(151)과 전기적으로 연결되어 제1 도전형 반도체층(121)과 전기적 채널을 이룰 수 있다. 그리고 제1 커버전극은 절연층(171)의 상부로 일부 연장될 수 있으나, 이에 한정되는 것은 아니다. 다만, 이러한 구성에 의하여, 제1 커버전극의 전체 면적이 증가하므로 실시예에 따른 반도체 소자의 동작 전압이 낮아질 수 있다.
그리고 제2 커버전극(161)은 제2 전극(141)상에 배치되어 제2 전극(141)을 덮을 수 있다. 또한, 제2 커버전극(161)은 제2 전극(141)의 측면까지 커버할 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제2 커버전극(161)은 제2 전극(141)의 상부에만 배치될 수도 있다.
또한, 제2 커버전극(161)은 상술한 바와 같이 제2 홀(171b)을 통해 제2 패드 (192)와 전기적으로 연결될 수 있고, 전기적으로 제2 패드(192)와 전기적 채널을 이룰 수 있다.
이러한 제1 커버전극(미도시됨)과 제2 커버전극(161)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 이루어질 수 있으나 특별히 한정하지 않는다. 다만, 제1 커버전극(미도시됨)과 제2 커버전극(161)은 외부로 노출되는 최외곽층이 금(Au)을 포함할 수 있다. 이에 따라, 금(Au)이 전극의 부식을 방지하며 전기 전도성을 향상시켜 패드와의 전기적 연결을 원활하게 할 수 있다.
그리고 상술한 절연층(171)은 제1 커버전극(미도시됨) 및 제2 커버전극(161) 상에서 제1 커버전극(미도시됨) 및 제2 커버전극(161)을 일부 덮도록 배치될 수 있다.
제1 패드(191)는 제1 커버전극(미도시됨)(또는 제1 전극(151)) 상에 배치되어 제1 커버전극(또는 제1 전극(151))과 전기적으로 연결될 수 있다. 그리고 제2 패드(192)는 제2 커버전극(161) 상에 배치되어 제2 커버전극(161)과 전기적으로 연결될 수 있다. 이 때, 제1 패드(191)와 제2 패드(192)는 유테틱 본딩(eutectic bonding) 될 수 있으나 반드시 이에 한정하지 않는다.
그리고 제1 패드(191)와 제2 패드(192)는 반도체 구조물(120) 상에서 서로 마주보도록 배치될 수 있다. 이에, 제1 패드(191)와 제2 패드(192)는 반도체 구조물(120) 상에서 전기적으로 분리될 수 있다.
도 4는 도 2에서 K부분의 확대도이고, 도 5는 도 3에서 L부분의 확대도이다.
도 4 및 도 5를 참조하면, 반사부(130)는 상술한 바와 같이 제1 리세스(128) 내에서 제1 리세스(128)에 의해 노출된 제1 도전형 반도체층(121)의 상면에서 제1 리세스(128)에 의해 노출된 제2 도전형 반도체층(123)까지 연장하여 배치될 수 있다.
보다 구체적으로, 제1 리세스(128)는 측면이 제2 도전형 제2 반도체층(123b)의 제1-1 측면(f1-1), 제1-1 측면(f1-1) 내측에 위치하는 제2 도전형 제1 반도체층(123a)의 제1-2 측면(f1-2), 제1-2 측면(f1-2) 내측에 위치하는 활성층(122)의 제2 측면(f2), 제2 측면(f2) 내측에 위치하는 제1 도전형 반도체층(121)의 제3 측면(f3) 및 제3 측면(f3) 내측에 위치하는 상기 제1 도전형 반도체층의 제1 저면(f4)을 포함할 수 있다.
구체적으로, 제1 저면(f4)은 제1 리세스(128)에서 최하부에 배치된 면일 수 있다. 이러한 제1 저면(f4)에는 제1 리세스(128)의 중심선(C1)이 통과할 수 있다. 다시 말해, 복수의 제1 리세스(128) 각각은 중심선(C1)을 가질 수 있으며, 중심선(C1)은 제1 리세스(128)의 무게 중심을 의미할 수 있다. 예컨대, 제1 리세스(128)가 평면 상 원형인 경우 중심선(C1)은 원의 중심일 수 있다. 그리고 제1 리세스(128)에서 후술하는 내측/외측은 중심선(C1)을 향하는 방향을 내측 그리고 상술한 내측의 반대 방향을 외측으로 설명한다.
재3 측면(f3)은 제1 저면(f4)에서 외측으로 연장되고 제1 도전형 반도체층(124)이 노출된 경사면일 수 있다. 제3 측면(f3)은 중심선(C1)을 기준으로 제1 저면(f4)을 둘러싸도록 배치될 수 있다. 또한, 제3 측면(f3)은 제1 저면(f4) 상부에 위치할 수 있다.
제2 측면(f2)은 제3 측면(f3), 제1 저면(f4) 상부에 배치되고, 제3 측면(f3)에서 외측으로 연장된 면일 수 있다. 그리고 제2 측면(f2)은 활성층(122)이 노출된 면일 수 있다. 또한, 제2 측면(f2)은 경사면일 수 있다. 또한, 제2 측면(f2)은 중심선(C1)을 기준으로 제1 저면(f4) 및 제3 측면(f3)을 둘러싸도록 배치될 수 있다.
제1 측면(f1)은 제2 측면(f2), 제3 측면(f3) 및 제1 저면(f4) 상부에 배치되고, 제2 측면(f2)에서 외측으로 연장된 면일 수 있다. 그리고 제1 측면(f1)은 제2 도전형 반도체층(123)이 노출된 면일 수 있다. 또한, 제1 측면(f1)은 제2 측면 및 제3 측면(f3)과 마찬가지로 경사면일 수 있다. 또한, 제1 측면(f1)은 중심선(c1)을 기준으로, 제1 저면(f4), 제3 측면(f3) 및 제2 측면(f2)을 둘러싸도록 배치될 수 있다.
그리고 제1 측면(f1)은 제1-1 측면(f1-1) 및 제1-2 측면(f1-2)을 포함할 수 있다. 제1-1 측면(f1-1)은 제1-2 측면(f1-2)보다 상부에 위치하고, 제1-2 측면(f1-2)보다 외측에 배치될 수 있다. 또한, 제1-1 측면(f1-1)은 제2 도전형 제2 반도체층(123b)이 노출된 면이고, 제1-2 측면(f1-2)은 제2 도전형 제1 반도체층(123a)이 노출된 면일 수 있다. 이에 따라, 제1-1 측면(f1-1)은 제1-2 측면(f1-2)을 둘러싸도록 배치될 수 있다.
다시 말해, 제1 측면(f1), 제2 측면(f2), 제3 측면(f3)은 순서대로 제1 리세스(128)의 중심선(C1)을 기준으로 내측에 위치할 수 있다.
구체적으로, 반사부(130)는 제1 반사 영역(131)과 제2 반사 영역(132)로 구획될 수 있다. 먼저, 제2 반사 영역(132)은 제1 리세스(128)에 의해 노출된 제1 도전형 반도체층(121)의 상면 중 평탄면과 제1 방향(X축 방향)과 중첩될 수 있다. 다시 말해, 반사부(130)는 제1-2 측면(f1-2), 제2 측면(f2) 및 제3 측면(f3)과 제1 방향(X축 방향)으로 중첩되는 제1 반사 영역(131) 및 제1 저면(f4)와 제1 방향(X축 방향)으로 중첩되는 제2 반사 영역(132)을 포함할 수 있다. ㅈ
그리고 제1 반사 영역(131)은 반사부(130)에서 제2 반사 영역(132) 이외의 영역일 수 있다. 이에 따라, 제2 반사 영역(132)을 기준으로 제1 반사 영역(131)은 제2 반사 영역(132)을 둘러싸도록 배치될 수 있다. 또한, 제1 반사 영역(131)은 제1-2 측면(f1-2), 제2 측면(f2) 및 제3 측면(f3) 상에 배치되고, 제2 반사 영역(132)은 제1 저면(f1) 상에 배치되므로, 제1 반사 영역(131)은 상술한 중심선(C1)을 기준으로 제2 반사 영역(132)의 외측에 배치될 수 있다. 그리고 제1 반사 영역(131)은 제2 반사 영역(132)을 둘러싸게 배치됨으로서 활성층(122)이 노출된 면, 즉 제2 측면(f2)으로부터 방출되는 광을 용이하게 내부로 반사할 수 있다.
뿐만 아니라, 제1 반사 영역(131)은 제1 리세스(128)에 의해 노출된 활성층(122)의 제2 측면(f2)과 제1 방향(X축 방향)으로 중첩될 수 있다. 즉, 제1 반사 영역(131)은 제1 리세스(128)에 의해 노출된 활성층(122)과 접할 수 있다. 이로써, 제1 반사 영역(131)은 활성층(122)의 상부 부분(제2 도전형 반도체층과 인접한 부분)에서 정공(또는 홀)의 이동도(mobility)가 낮아 상기 부분에서 방출되는 광이 이외의 부분보다 크더라도 용이하게 제1 반사 영역(131)에 의해 반사될 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 향상된 광 출력을 제공할 수 있다.
또한, 반사부(130)는 상면(130a) 및 하면(130b)을 포함할 수 있다. 그리고 반사부(130)의 하면(130b)은 상술한 바와 같이 제1 리세스(128)의 제1-2 측면(f1-2)의 일부, 제2 측면(f2), 제3 측면(f3) 및 제1 저면(f4)과 접하도록 배치될 수 있다.
그리고 반사부(130)의 상면(130a)은 상부에 배치되는 제2 전극(141)과 접하도록 배치될 수 있다. 구체적으로, 제1 리세스(128)는 반도체 구조물(120) 내에 위치하여, 반사부(130)의 상면(130a)은 제2 전극(141)에 의해 덮여, 제2 전극(141)과 상면(130a) 전체가 접촉할 수 있다.
이로써, 제2 전극(141)은 반사부(130) 상에서 반사부(130)의 스텝(step)을 따라 연장하여 배치되므로 제2 전극(141)과 제2 도전형 반도체층(123) 간의 접촉 면적이 증가할 수 있다. 이에 따라, 본 명세서에서 설명하는 반도체 소자는 전류 스프레딩을 향상시킬 수 있다.
또한, 실시예에 따르면, 제1 저면(f4)의 연장면과 제3 측면(f3)(또는 제2 측면(f2), 제1 측면(f1)) 사이의 제1 각도(θ1)는 20° 내지 60°일 수 있다. 제1 각도(θ1)가 상기 각도 범위를 가짐으로써 활성층(122)의 면적이 감소하더라도 반도체 구조물에서 방출되는 광 출력이 개선하고 제2 전극과 제2 도전형 반도체층 간의 접촉 면적을 향상시킬 수 있다.
그리고 반사부(130)는 상술한 바와 같이 제1 리세스(128) 내에 배치되며, 제1-1 저면(f1-1)을 따라 제1 리세스(128)와 중첩되지 않는 영역으로 연장되지 않을 수 있다. 즉, 반사부(130)는 제1 리세스(128) 내에서 제2 도전형 반도체층(123)의 상면으로 연장 배치되지 않을 수 있다.
제1 리세스(128)의 최소 직경(W1)은 5㎛ 내지 20㎛일 수 있다. 그리고 제1 리세스(128)의 최대 직경(W2)은 8㎛ 내지 32㎛일 수 있다. 다만, 이러한 제1 리세스(128)의 직경(W1, W2)은 반도체 구조물의 크기 등에 의해 변경될 수 있다.
또한, 제2 전극(141)은 제1 전극 영역(141-1), 제2 전극 영역(141-2) 및 제3 전극 영역(141-3)을 포함할 수 있다.
먼저, 제1 전극 영역(141-1)은 제1 리세스(128) 내에서 반사부(130)와 이격된 영역일 수 있다. 다시 말해, 제1 전극 영역(141-1)은 제1 리세스(128)에 의해 노출된 제2 도전형 반도체층(123)과 제1 방향(X축 방향)으로 중첩되도록 배치될 수 있다. 즉, 제1 전극 영역(141-1)은 제1 측면(f1과 제1 방향(X축 방향)으로 중첩되도록 배치될 수 있다. 다만, 제1 전극 영역(141-1)은 반사부(130)와 제1 방향(X축 방향)으로 중첩되지 않을 수 있다. 이에 따라, 제1 전극 영역(141-1)은 제1 리세스(128) 내에서 제2 도전형 제1 반도체층(123a)의 일부 영역 및 제2 도전형 제2 반도체층(123b)과 접하도록 배치될 수 있다. 다시 말해, 제1 전극 영역(141-1)은 제1-1 측면(f1) 및 제1-1 측면(f1)과 접하는 제1-2 측면(f1-2)의 일부면과 접할 수 있다.
제1 전극 영역(141-1)은 상술한 바와 같이 제1 리세스(128)에 의하여 제2 도전형 반도체층(123)과의 접촉 면적이 증가할 수 있다. 이로 인해, 제2 패드를 통해 주입되는 전류의 스프레딩이 더욱 개선될 수 있다.
그리고 제2 전극 영역(141-2)은 반사부(130)와 제1 방향(X축 방향)으로 중첩될 수 있다. 다시 말해, 제2 전극 영역(141-2)은 제1 리세스(128) 내에서 제1 전극 영역(141-1) 이외의 영역으로, 제1-2 측면(f1-2)의 일부, 제2 측면(f2), 제3 측면(f3) 및 제1 저면(f4)과 제1 방향(X축 방향)으로 중첩될 수 있다. 이에 따라, 제2 전극 영역(141-2)은 반사부(130)의 스텝을 따라 배치될 수 있다. 또한, 제2 전극 영역(141-2)은 제1 전극 영역(141-1)에 의해 둘러싸이도록 배치될 수 있다. 즉, 제1 전극 영역(141-1)은 제2 전극 영역(141-2)의 가장 자리와 접할 수 있다.
또한, 제2 도전형 제2 반도체층(123b)은 제2 전극 영역(141-2)과 제1 방향(X축 방향)으로 중첩되지 않을 수 있다. 다시 말해, 제2 도전형 제2 반도체층(123b)은 제1 리세스(128)에 의하여 제2 전극 영역(141-2)과 이격 배치될 수 있다. 이로써, 제2 도전형 제2 반도체층(123b)이 제1 리세스(128)에 의해 제거됨으로써, 활성층(122)에서 방출된 광은 제2 도전형 제2 반도체층(123b)이 제거된 만큼 광 흡수가 감소할 수 있다. 이에 따라, 반도체 소자는 광 출력이 개선될 수 있다. 뿐만 아니라, 활성층(122)으로부터 방출된 광은 반사부(130)에 의해 반사되어 광 출력이 더욱 향상될 수 있다.
또한, 제2 전극 영역(141-2)은 제1 리세스(128) 내에서 단차부를 가질 수 있다. 다시 말해, 제2 전극(141)은 제1 리세스(128) 내에 반사부(130)가 배치됨으로써 반사부(130)의 스텝에 따른 단차부를 가질 수 있다. 또한, 이로 인하여 제2 전극 영역(141-2)은 반사부(130)에 의한 리세스를 가질 수 있다.
또한, 제2 전극(141)은 상술한 바와 같이 제2-1 전극(141a)에 의해 2개 이상의 단차부를 가질 수 있다. 다시 말해, 제2 전극(141)은 제2 도전형 반도체층(123) 상에서 적어도 하나의 단차부와 제1 리세스(128) 내에서 적어도 하나의 단차부를 가질 수 있다.
제3 전극 영역(141-3)은 제2 전극(141)에서 제1 전극 영역(141-1) 및 제2 전극 영역(141-2) 이외의 영역일 수 있다. 구체적으로, 제3 전극 영역(141-3)은 제2 도전형 제2 반도체층(123b)과 제1 방향(X축 방향)으로 중첩될 수 있다. 그리고 제3 전극 영역(141-3)에는 상술한 제2-1 전극(141a)이 배치될 수 있다. 다만, 이에 한정되는 것은 아니다.
또한, 제2 커버전극(161)은 제3 전극 영역(141-3)에 배치되어, 제2 패드(192), 제2 커버전극(161)이 제2 도전형 반도체층(123)과 전기적 채널을 이룰 수 있다.
그리고 반도체 구조물(120)의 상면(또는 제2 도전형 제2 반도체층(123b)의 상면)에서 반사부(130)의 상면(130a)까지의 최소 높이(h1)는 제2 도전형 반도체층(123)의 높이(h2)보다 작을 수 있다. 실시예에 따르면, 반도체 구조물(120)의 상면에서 반사부(130)의 상면(130a)까지의 최소 높이(h1)와 제2 도전형 반도체층(123)의 높이(h2) 간의 높이 비는 1:1.1 내지 1:1.4일 수 있다. 상기 높이 비가 1:1.1보다 작은 경우에 활성층(122)에서 출력되는 광에 대한 반사가 충분하지 않을 수 있고, 상기 높이 비가 1:1.4보다 큰 경우에는 제2 전극과 제2 도전형 반도체층 간의 접촉 면적이 감소하는 문제가 존재한다.
이에, 실시예에서는 상기 구성에 의하여, 상술한 바와 같이 제1 반사 영역(131)이 활성층(122)의 상부 부분(제2 도전형 반도체층과 인접한 부분)에서 다수 방출되는 광을 용이하게 반사하여, 광 출력을 개선할 수 있다.
또한, 반도체 구조물(120)의 상면에서 제1 도전형 반도체층(121)의 상면까지의 높이(h3)는 반도체 구조물(120)의 상면에서 반사부(130)의 하면(130b)까지의 최대 높이(h4)보다 작을 수 있다. 이러한 구성에 의하여, 제1 리세스(128) 내에서 활성층(122)의 측면이 반사부(130) 특히, 제1 반사 영역(131)과 접하여 활성층(122)에서 생성된 광에 대한 반사도가 더욱 개선될 수 있다.
도 6은 제2 실시예에 따른 반도체 소자의 단면도이고, 도 7은 도 6에서 M부분의 확대도이다.
도 6 및 도 7을 참조하면, 제2 실시예에 따른 반도체 소자(10B)는 상술한 제1 실시예에 따른 반도체 소자와 같이 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 전극(141), 제1 전극(151)과 전기적으로 연결되는 제1 패드(191), 제2 전극(141)과 전기적으로 연결되는 제2 패드(192)를 포함할 수 있다.
보다 구체적으로, 제2 실시예에 따른 반도체 소자(10B)에서 반사부(130)는 제1 반사 영역(131)과 제2 반사 영역(132)로 구획될 수 있다.
제2 반사 영역(132)은 제1 리세스(128)에 의해 노출된 제1 도전형 반도체층(121)의 상면 중 평탄면과 제1 방향(X축 방향)과 중첩될 수 있다. 이에 따라, 제2 반사 영역(132)은 활성층(122)과 제1 방향(X축 방향)으로 중첩되지 않도록 배치될 수 있다.
그리고 제1 반사 영역(131)은 반사부(130)에서 제2 반사 영역(132) 이외의 영역일 수 있다. 이에 따라, 제2 반사 영역(132)을 기준으로 제1 반사 영역(131)은 제2 반사 영역(132)을 둘러싸도록 배치될 수 있다. 또한, 제1 반사 영역(131)은 제1-2 측면(f1-2), 제2 측면(f2) 및 제3 측면(f3) 상에 배치되고, 제2 반사 영역(132)은 제1 저면(f1) 상에 배치되므로, 제1 반사 영역(131)은 상술한 중심선(C1)을 기준으로 제2 반사 영역(132)의 외측에 배치될 수 있다. 그리고 제1 반사 영역(131)은 제2 반사 영역(132)을 둘러싸게 배치됨으로서 활성층(122)이 노출된 면, 즉 제2 측면(f2)으로부터 방출되는 광을 용이하게 내부로 반사할 수 있다.
뿐만 아니라, 제1 반사 영역(131)은 제1 리세스(128)에 의해 노출된 활성층(122)의 제2 측면(f2)과 제1 방향(X축 방향)으로 중첩될 수 있다. 즉, 제1 반사 영역(131)은 제1 리세스(128)에 의해 노출된 활성층(122)과 접할 수 있다. 이로써, 제1 반사 영역(131)은 활성층(122)의 상부 부분(제2 도전형 반도체층과 인접한 부분)에서 정공(또는 홀)의 이동도(mobility)가 낮아 상기 부분에서 방출되는 광이 이외의 부분보다 크더라도 용이하게 제1 반사 영역(131)에 의해 반사될 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 향상된 광 출력을 제공할 수 있다.
또한, 반사부(130)는 상면(130a) 및 하면(130b)을 포함할 수 있다. 그리고 반사부(130)의 하면(130b)은 상술한 바와 같이 제1 리세스(128)의 제1-2 측면(f1-2)의 일부, 제2 측면(f2), 제3 측면(f3) 및 제1 저면(f4)과 접하도록 배치될 수 있다.
그리고 반사부(130)의 상면(130a)은 상부에 배치되는 제2 전극(141)과 접하도록 배치될 수 있다. 또한, 반사부(130)의 상면(130a)은 제2 전극(141)에 의해 덮이고, 제2 전극(141)과 접할 수 있다.
다만, 반사부(130)의 상면(130a)은 제1 반사 영역(131) 및 제2 반사 영역(132)에서 평탄하게 이루어질 수 있다. 다시 말해, 반사부(130)에서 제2 반사 영역(132)의 높이(또는 두께, h5)는 제1 반사 영역(131)의 높이(또는 두께, h6)보다 클 수 있다. 이 때, 높이는 각 영역에서의 평균을 의미할 수 있다.
이로써, 반사부(130)의 상면(130a)과 접하는 제2 전극(141)도 평탄할 수 있다. 이에 따라, 절연층(171), 제1 패드(191) 및 제2 패드(192)가 제2 전극(141) 상부에서 스텝 커버리지가 개선될 수 있다. 이에 따라, 반도체 소자의 신뢰성이 향상될 수 있다.
보다 구체적으로, 제2 전극(141)은 제1 전극 영역(141-1), 제2 전극 영역(141-2) 및 제3 전극 영역(141-3)을 포함할 수 있다.
이 때, 제1 전극 영역(141-1)은 제1 리세스(128)에 의해 노출된 제2 도전형 반도체층(123)과 제1 방향(X축 방향)으로 중첩되도록 배치될 수 있다. 다만, 제1 전극 영역(141-1)은 반사부(130)와 제1 방향(X축 방향)으로 중첩되지 않을 수 있다. 다시 말해, 제1 전극 영역(141-1)은 제1 리세스(128) 내에서 반사부(130)와 이격된 영역일 수 있다. 이에 따라, 제1 전극 영역(141-1)은 제1 리세스(128) 내에서 제2 도전형 제1 반도체층(123a)의 일부 영역 및 제2 도전형 제2 반도체층(123b)과 접하도록 배치될 수 있다. 그리고 제1 전극 영역(141-1)은 상술한 바와 같이 제1 리세스(128)에 의하여 제2 도전형 반도체층(123)과의 접촉 면적이 증가할 수 있다. 이로 인해, 제2 패드를 통해 주입되는 전류의 스프레딩이 더욱 개선될 수 있다.
제2 전극 영역(141-2)은 반사부(130)와 제1 방향(X축 방향)으로 중첩될 수 있다. 이에 따라, 제2 전극 영역(141-2)은 반사부(130)의 스텝을 따라 배치될 수 있다. 또한, 제2 전극 영역(141-2)은 제1 전극 영역(141-1)에 의해 둘러싸이도록 배치될 수 있다. 즉, 제1 전극 영역(141-1)은 제2 전극 영역(141-2)의 가장 자리와 접할 수 있다.
그리고 제2 전극 영역(141-2)은 반사부(130)의 상면(130a)과 제1 방향(X축 방향)으로 중첩되고 반사부(130)의 상면(130a)과 접할 수 있다. 상술한 바와 같이 반사부(130)의 상면이 평탄한 바, 제2 전극 영역(141-2)도 평탄하게 이루어질 수 있다. 이러한 구성에 의하여, 제2 전극 영역(141-2)의 스텝 커버리지가 개선될 수 있다. 나아가, 제2 전극 영역(141-2)의 길이가 감소하여 제2 패드(192)를 통해 주입된 전류가 제2 전극(141)에서 전류의 스프레딩 거리가 감소될 수 있다. 즉, 반도체 소자의 전기적 특성이 개선될 수 있다.
또한, 제2 전극(141)(특히, 제1 전극 영역과 제2 전극 영역)은 반사부(130) 상에서 반사부(130)의 스텝(step)을 따라 연장하여 배치되므로 제2 전극(141)과 제2 도전형 반도체층(123) 간의 접촉 면적이 증가할 수 있다. 이에 따라, 본 명세서에서 설명하는 반도체 소자는 전류 스프레딩을 향상시킬 수 있다.
또한, 상술한 바와 같이 제2 도전형 제2 반도체층(123b)은 제2 전극 영역(141-2)과 제1 방향(X축 방향)으로 중첩되지 않을 수 있다. 다시 말해, 제2 도전형 제2 반도체층(123b)은 제1 리세스(128)에 의하여 제2 전극 영역(141-2)과 이격 배치될 수 있다. 이로써, 제2 도전형 제2 반도체층(123b)이 제1 리세스(128)에 의해 제거됨으로써, 활성층(122)에서 방출된 광은 제2 도전형 제2 반도체층(123b)이 제거된 만큼 광 흡수가 감소할 수 있다. 이에 따라, 반도체 소자는 광 출력이 개선될 수 있다. 뿐만 아니라, 상술한 바와 같이 활성층(122)으로부터 방출된 광은 반사부(130)에 의해 반사되어 광 출력이 더욱 향상될 수 있다.
제3 전극 영역(141-3)은 제2 전극(141)에서 제1 전극 영역(141-1) 및 제2 전극 영역(141-2) 이외의 영역일 수 있다. 제3 전극 영역(141-3)은 제2 도전형 제2 반도체층(123b)과 제1 방향(X축 방향)으로 중첩될 수 있다.
본 실시예에서 설명하는 구성 이외의 구성은 상술한 다른 실시예의 구성과 동일하게 적용될 수 있다.
도 8은 도 7의 변형예이다.
도 8을 참조하면, 제1 리세스(128)는 상부에서의 제1 직경(W3)이 하부에서의 제2 직경(W4)보다 작을 수 있다. 이에 따라, 제2(최소 직경(W3)은 그리고 제1 리세스(128)의 최대 직경(W2)은 8㎛ 내지 32㎛일 수 있다. 다만, 이러한 제1 리세스(128)의 직경(W1, W2)은 반도체 구조물의 크기 등에 의해 변경될 수 있다.
변형예에 따르면, 반사부(130)의 하면(130b)의 연장면과 제1 리세스(128)에 의해 노출된 제1 도전형 반도체층(121)(또는 활성층, 제2 도전형 반도체층)의 경사면 사이의 제2 각도(θ2)는 90°보다 클 수 있다. 이러한 구성에 의하여, 제2 전극(141)은 제2 제1 리세스(128)와 제1 방향(X축 방향)으로 일부 중첩될 수 있다. 이로써, 제2 전극(141)은 제2-2 도전형 반도체층(123b)과 접하는 접촉 영역이 증가하여 반도체 소자의 전류 스프레딩을 개선시킬 수 있다. 또한, 상술한 다른 실시예 대비 활성층(122)은 제1 리세스(128)에 의해 식각되는 영역이 감소하여 반도체 소자의 광 출력을 더욱 개선할 수 있다. 본 변형예에서 설명하는 구성 이외의 구성은 상술한 다른 실시예의 구성과 동일하게 적용될 수 있다.
도 9는 제3 실시예에 따른 반도체 소자의 평면도이다.
도 9를 참조하면, 제3 실시예에 따른 반도체 소자(10C)는 상술한 실시예에 따른 반도체 소자와 같이 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 절연층, 제1 도전형 반도체층 상에 배치되는 제1 전극, 제2 도전형 반도체층 상에 배치되는 제2 전극, 제1 전극과 전기적으로 연결되는 제1 패드, 제2 전극과 전기적으로 연결되는 제2 패드를 포함할 수 있다. 그리고 이러한 구성에 대한 설명은 상술한 실시예의 구성의 내용이 동일하게 적용될 수 있다.
먼저, 반도체 소자(10C)에서 기판(110)은 제1 외측면(110a) 내지 제4 외측면(110d)을 포함할 수 있다.
그리고 제1 외측면(110a)과 제2 외측면(110b)은 서로 마주보도록 배치되고, 제3 외측면(110c)과 제4 외측면(110d)은 서로 마주보도록 배치될 수 있다. 그리고 제1 외측면(110a)은 제3 외측면(110c)과 제4 외측면(110d) 사이에 배치되고, 제2 외측면(110b)도 제3 외측면(110c)과 제4 외측면(110d) 사이에 배치될 수 있다.
실시예로, 제1 패드(191)는 제2 패드(192)와 평면 상에서 제3 방향(Z축 방향)으로 이격 배치될 수 있다. 그리고 제2 방향(Y축 방향)은 제1 방향 및 제3 방향에 모두 수직한 방향이다.
또한, 제3 실시예에 따른 반도체 소자(10C)에서, 제1 리세스(128)는 상술한 바와 같이 복수 개일 수 있다. 이 때, 제1 리세스(128)는 위치에 따라 제1 제1 리세스(128a) 및 제2 제1 리세스(128b)를 포함할 수 있다.
구체적으로, 제1 제1 리세스(128a)는 반도체 구조물에서 가장자리에 인접하게 배치될 수 있다. 다시 말해, 제1 제1 리세스(128a)는 복수 개의 제1 리세스(128) 중 최외곽에 배치된 제1 리세스로 제1 제1 리세스(128a)를 모두 연결한 경우 반도체 구조물에서 제1 제1 리세스(128a)의 외측에는 제1 리세스가 존재하지 않을 수 있다.
또한, 제1 제1 리세스(128a)는 반도체 구조물의 가장자리를 따라 연장하여 배치될 수 있다. 예컨대, 제1 제1 리세스(128a)는 평면(YZ 평면) 상으로 폐루프를 이룰 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 제1 리세스(128a)는 라인 형태를 이룰 수 있다.
또한, 제1 제1 리세스(128a)와 대응하여 반사부(130)도 반도체 구조물에서 가장자리에 인접하게 배치되고, 가장자리를 따라 연장하여 배치될 수 있다. 이로써, 반도체 구조물에서 방출되는 측면 광은 반사부(130)에서 반사될 수 있다. 다시 말해, 반사부(130)는 반도체 구조물의 외부 중 측면으로 방출되는 광을 하부로 용이하게 반사하여 반도체 소자의 광 출력을 개선할 수 있다.
또한, 반사부(130)는 제1 제1 리세스(128a)가 폐루프를 이루더라도 평면상 폐루프를 이루지 않을 수 있다. 즉, 반사부(130)는 라인 형태, 폐루프, 개루프 등 다양한 형상을 가질 수 잇다. 그리고 본 실시예에서 설명하는 구성 이외의 구성은 상술한 다른 실시예의 구성과 동일하게 적용될 수 있다.
도 10은 제4 실시예에 따른 반도체 소자의 평면도이다.
도 10을 참조하면, 제4 실시예에 따른 반도체 소자(10D)는 상술한 실시예에 따른 반도체 소자와 같이 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 절연층, 제1 도전형 반도체층 상에 배치되는 제1 전극, 제2 도전형 반도체층 상에 배치되는 제2 전극, 제1 전극과 전기적으로 연결되는 제1 패드, 제2 전극과 전기적으로 연결되는 제2 패드를 포함할 수 있다. 그리고 이러한 구성에 대한 설명은 상술한 실시예의 구성의 내용이 동일하게 적용될 수 있다.
반도체 소자(10D)에서 기판(110)은 제1 외측면(110a) 내지 제4 외측면(110d)을 포함할 수 있다. 그리고 제1 외측면(110a)과 제2 외측면(110b)은 서로 마주보도록 배치되고, 제3 외측면(110c)과 제4 외측면(110d)은 서로 마주보도록 배치될 수 있다. 그리고 제1 외측면(110a)은 제3 외측면(110c)과 제4 외측면(110d) 사이에 배치되고, 제2 외측면(110b)도 제3 외측면(110c)과 제4 외측면(110d) 사이에 배치될 수 있다.
실시예로, 제1 패드(191)는 제2 패드(192)와 평면 상에서 제3 방향(Z축 방향)으로 이격 배치될 수 있다. 그리고 제2 방향(Y축 방향)은 제1 방향 및 제3 방향에 모두 수직한 방향이다.
또한, 제4 실시예에 따른 반도체 소자(10D)에서, 제1 리세스(128)는 상술한 바와 같이 복수 개일 수 있다. 그리고 제1 리세스(128)는 위치에 따라 제3 제1 리세스(128-3) 및 제2 제1 리세스(128-4)를 포함할 수 있다.
여기서, 제4 제1 리세스(128-4)는 제2 방향(Y축 방향)으로 제1 전극(151)과 제2 전극(141) 사이에 배치되는 제1 리세스고, 제3 제1 리세스(128-3)는 제4 제1 리세스(128-4) 이외의 제1 리세스로 제2 방향(Y축 방향)으로 제1 전극(151)과 제2 전극(141) 사이에 위치하지 않을 수 있다.
제4 제1 리세스(128-4)는 제2 방향(Y축 방향)으로 제1 전극(151)과 제2 전극(141) 사이에서 제3 방향(Z축 방향)으로 연장하여 스트라이프 형태로 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 제3 방향(Z축 방향)으로 일부 영역만 연장될 수 있다. 다만, 제4 제1 리세스(128-4)는 제3 방향(Z축 방향)으로 길이가 제3 제1 리세스(128-3)의 제3 방향(Z축 방향)으로 길이보다 클 수 있다.
이러한 제4 제1 리세스(128-4) 및 제3 제1 리세스(128-3)에 대한 설명은 제4 제1 리세스(128-4) 및 제3 제1 리세스(128-3) 내부에 배치되는 반사부에도 동일하게 적용될 수 있다. 이러한 구성에 의하여, 제4 제1 리세스(128-4)가 제1 전극(151)과 제2 전극(141) 사이에 배치되어 활성층에서 방출되는 광은 활성층의 하부에 배치된 제1 전극에 도달하기 전에 반사부에 의해 반사될 수 있다. 이로써, 반도체 소자의 광출력이 향상될 수 있다.
다만, 상술한 바와 같이, 반사부(130)는 라인 형태 등으로 다양한 형상을 가질 수 있다. 그리고 본 실시예에서 설명하는 구성 이외의 구성은 상술한 다른 실시예의 구성과 동일하게 적용될 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.

Claims (10)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층; 및 상기 제2 도전형 반도체층과 상기 활성층을 관통하고, 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스 및 제2 리세스;를 포함하는 반도체 구조물;
    상기 제1 리세스 내에 배치되는 반사부;
    상기 제2 리세스 내에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;를 포함하고,
    상기 제2 전극은 상기 제2 도전형 반도체층 상에서 상기 제1 리세스 내로 연장되고, 상기 반사부를 덮는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 도전형 반도체층은, 상기 활성층 상에 배치되는 제2 도전형 제1 반도체층; 및 상기 제2 도전형 제1 반도체층 상에서 상기 제2 도전형 제1 반도체층보다 알루미늄 조성이 낮은 제2 도전형 제2 반도체층;을 포함하고,
    상기 제1 리세스는 측면이 상기 제2 도전형 제2 반도체층의 제1-1 측면, 상기 제1-1 측면 내측에 위치하는 상기 제2 도전형 제1 반도체층의 제1-2 측면, 상기 제1-2 측면 내측에 위치하는 상기 활성층의 제2 측면, 상기 제2 측면 내측에 위치하는 상기 제1 도전형 반도체층의 제3 측면 및 상기 제3 측면 내측에 위치하는 상기 제1 도전형 반도체층의 제1 저면을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 반사부는 상기 제1-2 측면, 상기 제2 측면 및 상기 제3 측면과 수직 방향으로 중첩되는 제1 반사 영역 및 상기 제1 저면과 수직 방향으로 중첩되는 제2 반사 영역을 포함하고,
    상기 제1 반사 영역은 상기 제2 반사 영역을 둘러싸도록 배치되는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 리세스는 상기 제2 리세스와 수직 방향으로 길이가 서로 다른 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 리세스는 상기 활성층까지 관통하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 리세스는 상기 제2 리세스와 수직 방향으로 길이가 동일한 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 전극은 상기 제1 리세스 내에서 상기 반사부와 이격 배치된 제1 전극 영역, 상기 반사부와 수직으로 중첩 배치되는 제2 전극 영역; 및 상기 제1 전극 영역과 상기 제2 전극 영역 이외의 제3 전극 영역을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 전극 영역은 상기 제2 도전형 제2 반도체층 및 상기 제2 도전형 제1 반도체층의 일부와 접하고,
    상기 제1 전극 영역은 상기 제2 전극 영역을 둘러싸도록 배치되는 반도체 소자.
  9. 제2항에 있어서,
    상기 반사부는 상기 제2 도전형 제2 반도체층과 상기 활성층 사이에 배치되는 상면을 포함하고,
    상기 제2 전극은 상기 상면까지 연장 배치되고,
    상기 상면은 상기 제1 리세스에 의해 노출된 제2 도전형 제1 반도체층과 접하고,
    상기 반도체 구조물의 상면에서 상기 반사부의 상면까지의 최소 높이와 상기 제2 도전형 반도체층의 높이 간의 높이 비는 1:1.1 내지 1:1.4인 반도체 소자.
  10. 제9항에 있어서,
    상기 반사부는 SiO2, SixOy, Ta2O3/SiO2, TaxOy - 중 적어도 하나를 포함하고,
    상기 상면에 마주보는 하면;을 더 포함하고,
    상기 하면은 상기 제1 리세스에 의해 노출된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층과 접하는 반도체 소자.
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