KR20210024831A - 반도체 소자 - Google Patents

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KR20210024831A
KR20210024831A KR1020190104494A KR20190104494A KR20210024831A KR 20210024831 A KR20210024831 A KR 20210024831A KR 1020190104494 A KR1020190104494 A KR 1020190104494A KR 20190104494 A KR20190104494 A KR 20190104494A KR 20210024831 A KR20210024831 A KR 20210024831A
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황성민
서재원
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엘지이노텍 주식회사
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Abstract

실시예는 기판; 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층, 상기 활성층 및 제1 도전형 반도체층의 적어도 일부 영역을 관통하는 제1 리세스;를 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 반도체 구조물 상에 배치되는 반사층; 및상기 반도체 구조물 및 상기 기판의 일부 영역을 관통하는 제2 리세스;를 포함하고, 상기 반사층은 상기 반도체 구조물과 절연되는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 플립칩으로 구현하기 어려운 문제가 있다.
실시예는 플립칩 타입의 반도체 소자를 제공한다.
또한, 난반사에 의한 광 흡수가 제거된 반도체 소자를 제공한다.
또한, 광 반사에 의한 광 출력이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 기판; 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층, 상기 활성층 및 제1 도전형 반도체층의 적어도 일부 영역을 관통하는 제1 리세스;를 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 반도체 구조물 상에 배치되는 반사층; 및 상기 반도체 구조물 및 상기 기판의 일부 영역을 관통하는 제2 리세스;를 포함하고, 상기 반사층은 상기 반도체 구조물과 절연된다.
상기 반도체 구조물 상에 배치되는 제1 절연층을 더 포함하고, 상기 제1 절연층은 상기 제2 리세스 내에 배치되는 제1-1 절연층 및 상기 제2 리세스 외측에 배치되는 제1-2 절연층을 포함하고, 상기 반사층은 상기 제1-1 절연층과 두께 방향으로 중첩되는 제1 반사 영역 및 상기 제1-2 절연층과 두께 방향으로 중첩되는 제2 반사 영역을 포함할 수 있다.
상기 제1 절연층은 상기 제1 리세스 내에 배치되는 제1 홀 및 상기 제2 도전형 반도체층 상에 배치되는 제2 홀;을 포함하고, 상기 제2 전극은 상기 제2 홀 내에 배치되고, 상기 반사층은 상기 제2 홀과 이격 배치될 수 있다.
상기 제2 리세스는 상기 기판의 제1 저면;을 포함하고, 상기 제1 반사 영역은 상기 제1 저면과 두께 방향으로 중첩될 수 있다.
상기 제1 반사 영역은 제2 저면을 포함하고, 상기 제2 저면은 상기 제1 저면과 두께 방향으로 중첩되며 반도체 구조물의 저면과 제1 저면 사이에 배치될 수 있다.
상기 제1 절연층은 상기 기판과 두께 방향에 수직한 방향으로 중첩되는 중첩 영역을 포함하고, 상기 중첩 영역은 상기 제2 저면과 상기 제1 저면 사이에 위치하는 제1 영역, 및 상기 반사층과 상기 두께 방향에 수직한 방향으로 중첩되는 제2 영역을 포함하고, 상기 제2 영역은 상기 제2 리세스의 기판의 측면과 접할 수 있다.
상기 제2 리세스는 수평 방향으로 연장되고, 상기 제1 전극은 본체부, 및 상기 본체부보다 상기 수평 방향 및 두께 방향에 수직한 방향으로 최대 길이가 작은 가지부를 포함하고, 상기 가지부는 상기 수평 방향으로 연장될 수 있다.
상기 반사층은 사기 제2 리세스 내에 배치될 수 있다.
상기 제1 전극 상에 배치되고 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및 상기 제2 전극 상에 배치되고 상기 제2 전극과 전기적으로 연결되는 제2 패드;를 더 포함하고, 상기 제1 패드와 상기 제2 패드는 수평 방향으로 이격 배치될 수 있다.
상기 제2 리세스는 상기 수평 방향으로 연장될 수 있다.
실시예에 따르면, 반도체 소자를 플립칩 형태로 구현할 수 있다.
또한, 난반사에 의한 광 흡수가 제거된 반도체 소자를 제작할 수 있다.
또한, 광 반사에 의해 광출력이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 제1 실시예에 따른 반도체 소자의 평면도이고,
도 2는 도 1에서 AA'로 절단된 단면도이고,
도 3은 도 1에서 BB'로 절단된 단면도이고,
도 4는 도 1에서 CC'로 절단된 단면도이고,
도 5는 도 3에서 K부분의 확대도이고,
도 6은 제2 리세스를 설명하기 위한 반도체 소자의 평면도이고,
도 7은 도 6에서 L부분의 확대도이고,
도 8은 제2 실시예에 따른 반도체 소자의 평면도이고,
도 9는 도 8에서 DD'로 절단된 단면도이고,
도 10은 도 8에서 EE'로 절단된 단면도이고,
도 11은 제3 실시예에 따른 반도체 소자의 평면도이고,
도 12는 도 11에서 FF'로 절단된 단면도이고,
도 13은 도 11에서 GG'로 절단된 단면도이고,
도 14는 실시예에 따른 반도체 소자 패키지의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 반도체 소자의 평면도이고, 도 2는 도 1에서 AA'로 절단된 단면도이고, 도 3은 도 1에서 BB'로 절단된 단면도이고, 도 4는 도 1에서 CC'로 절단된 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(100A)는, 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 제2 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
먼저, 본 발명의 실시예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 파장 대역을 중심 파장으로 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장 대역을 중심 파장으로 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장 대역을 중심 파장으로 가질 수 있다.
구체적으로, 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.
버퍼층(미도시됨)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(미도시됨)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시예는 버퍼층(미도시됨)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(미도시됨)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다. 이하에서는 버퍼층을 제외하고 설명한다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0
Figure pat00001
x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1-x2-y2N(0
Figure pat00002
x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층1822(123)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1-x5-y2N (0
Figure pat00003
x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 배치되는 제2 도전형 제1 반도체층(123a) 및 제2 도전형 제1 반도체층(123a) 상에 배치되는 제2 도전형 제2 반도체층(123b)을 포함할 수 있다.
이 때, 제2 도전형 제1 반도체층(123a)은 알루미늄 조성이 제2 도전형 제2 반도체층(123b)의 알루미늄 조성보다 클 수 있다. 이러한 구성에 의하여, 제2 도전형 제2 반도체층(123b)의 알루미늄 조성이 제2 도전형 제1 반도체층(123a)의 알루미늄 조성보다 작으므로, 제2 도전형 제2 반도체층(123b)의 에너지 밴드갭이 제2 도전형 제1 반도체층(123a)의 에너지 밴드갭보다 작을 수 있다. 이에 따라, 제2 도전형 제1 반도체층(123a)은 제2 도전형 제2 반도체층(123b)보다 광에 대한 흡수율이 더 클 수 있다.
또한, 실시예로 제2 도전형 제1 반도체층(123a)은 AlGaN으로 이루어지고, 제2 도전형 제2 반도체층(123b)은 GaN으로 이루어질 수 있다. 이에, 제2 도전형 제2 반도체층(123b)은 알루미늄을 포함하지 않을 수 있다. 다만, 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의해 분석하는 경우, 제2 도전형 제2 반도체층(123b)에서 알루미늄 이온 강도가 측정될 수 있으나, 제2 도전형 제2 반도체층(123b)에서는 이온 강도가 노이즈의 범위에 위치할 수 있다. 이와 달리, 제2 도전형 제2 반도체층(123a)에서는 이온 강도가 노이즈 범위보다 큰 이온 강도를 가질 수 있다. 또한, 제2 도전형 제2 반도체층(123b)가 AlGaN으로 이루어진다 하더라도 알루미늄 이온 강도가 제2 도전형 제1 반도체층(123a)의 알루미늄 이온 강도보다 작을 수 있다.
또한, 제2 도전형 제1 반도체층(123a)과 제2 도전형 제2 반도체층(123b)에서 SIMS 상 알루미늄 이온 강도가 감소 또는 증가하더라도, 제2 도전형 제1 반도체층(123a)과 제2 도전형 제2 반도체층(123b)은 최대의 알루미늄 이온 강도와 최소의 알루미늄 이온 강도의 중간값을 기준으로 각각 구획되는 것으로 볼 수도 있음을 이해해야 한다.
또한, 반도체 구조물(120)은 제2 도전형 반도체층(123) 및 활성층(122)을 관통하는 제1 리세스(128)를 포함할 수 있다. 그리고 반도체 소자는 반도체 구조물(120) 즉, 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)을 관통하는 제2 리세스(129)를 더 포함할 수 있다. 제2 리세스(129)는 반도체 구조물(120) 및 기판(110)의 일부 영역까지 관통할 수 있다.즉, 제2 리세스(129)는 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)을 관통하고, 기판(110)의 일부 영역까지 관통할 수 있다.
그리고 제1 리세스(128)는 제1 도전형 반도체층(121)의 일부 영역까지 관통하여 배치될 수 있다. 이하에서는 제1 리세스(128)가 제1 도전형 반도체층(121)의 일부 영역까지 관통하는 것으로 설명한다.
또한, 제1 리세스(128) 및 제2 리세스(129)는 두께가 상이할 수 있다. 실시예로, 제1 리세스(128)의 두께(Ha)가 제2 리세스(129)의 두께(Hb)보다 작을 수 있다.
그리고 제1 리세스(128) 내에 제1 오믹전극(151)이 배치될 수 있고, 이를 통해 제1 오믹전극(151)이 제1 도전형 반도체층(121)과의 접촉 면적을 용이하게 확보할 수 있다.
그리고 제2 리세스(129)는 제1 오믹전극(151) 및 제2 오믹전극(161)과 두께 방향으로 중첩되지 않도록 제1 오믹전극(151) 및 제2 오믹전극(161)과 이격되어 배치될 수 있다. 여기서, 두께 방향은 제1 방향(X축 방향)으로 반도체 구조물(120)에서 제1 도전형 반도체층(121)부터 제2 도전형 반도체층(123)까지의 두께 방향을 의미한다. 그리고 제1 방향(X축 방향)으로 길이를 두께로 설명한다. 그리고 후술하는 제2 방향(Y축 방향)은 제1 방향(X축 방향)에 수직한 방향으로 수평 방향이다. 그리고 제2 방향(Y축 방향)은 제1 방향에 수직한 방향으로 제1 패드(153)에서 제2 패드(163)를 향한 방향과 동일할 수 있다. 제2 방향(Y축 방향)으로 길이를 길이으로 설명한다. 그리고 제3 방향(Z축 방향)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에 모두 수직한 방향일 수 있다. 제3 방향(Z축 방향)으로 길이를 폭으로 설명한다.
또한, 제1 리세스(128) 및 제2 리세스(129)는 반도체 소자 내에서 복수 개로 존재할 수 있다. 또한, 제1 리세스(128)는 인접한 제1 리세스(128)와 이격 배치될 수 있으며, 원형, 타원형, 다각형 등 다양한 형상을 가질 수 있다. 뿐만 아니라, 후술하는 바와 같이 제1 리세스(128)는 라인 형태로 배치될 수도 있다.
또한, 제2 리세스(129)는 원형, 타원형, 다각형 등 다양한 형상을 가질 수 있다. 또한, 제2 리세스(129)는 제1 리세스(128)와 이격하여 배치될 수 있다.
반사층(190)은 상술한 제2 리세스(129) 상에 배치될 수 있다. 그리고 반사층(190)은 제2 리세스(129)에 의해 노출된 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123) 상에 위치할 수 있다. 보다 구체적으로, 반사층(190)은 제2 리세스(129)에 의해 노출된 제1 도전형 반도체층(121)과 제1 방향(X축 방향)으로 중첩될 수 있다. 또한, 반사층(190)은 제2 리세스(129)에 의해 노출된 활성층(122)과 제1 방향(X축 방향)으로 중첩될 수 있다. 그리고 반사층(190)은 제2 리세스(129)에 의해 노출된 제2 도전형 반도체층(123)과 제1 방향(X축 방향)으로 일부 중첩될 수 있다.
반사층(190)은 Pd, Ir,Ru Mg, Zn,Pt, Ag,Ni, Al, Rh, Au, Ti, Hf, ITO 중 적어도 하나를 포함하는 금속 또는 합금으로 구성될 수 있다. 또한, 반사층(190)은　SiO2, SixOy, Ta2O3/SiO2, TaxOy- 등으로 이루어진 군에서 적어도 하나를 포함하여 ODR　(Omni-directional Reflector)구조로 배치될 수 있다. 그리고 반사층(190)이　ODR　구조로 배치됨에 따라, 넓은 파장범위 및 넓은 입사각에 대해 높은 반사도를 가질 수 있다 이러한 반사층(190)에 대한 구체적인 설명은 후술한다.
제1 절연층(171)은 반도체 구조물(120) 상에 배치될 수 있다. 일 예로, 제1 절연층(171)은 제1 오믹전극(151)과 제2 오믹전극(161) 상에 일부 배치될 수 있다. 그리고 제1 절연층(171)은 제1 오믹전극(151) 상에 배치되는 제1 홀(171a) 및 제2 오믹전극(161) 상에 배치되는 제2 홀(171b)을 포함할 수 있다. 제1 홀(171a)을 통해 제1 오믹전극(151)은 제2 전극(152)과 전기적으로 연결되고, 제2 홀(171b)을 통해 제2 오믹전극(161)은 제2 전극(162)과 전기적으로 연결될 수 있다. 그리고 제1 오믹전극(151)은 제1 도전형 반도체층(121) 상에 배치되고, 제2 오믹전극(161)은 제2 도전형 반도체층(123) 상에 배치될 수 있다.
제1 오믹전극(151)과 제2 오믹전극(161)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 전극(152)은 제1 오믹전극(151) 상에 배치될 수 있다. 제2 전극(162)은 제2 오믹전극(161) 상에 배치될 수 있다. 그리고 제1 전극(152)은 제1 오믹전극(151)을 일부 덮을 수 있다. 즉, 제1 전극(152)은 제1 오믹전극(151)의 측면을 커버할 수 있으나, 이러한 구성에 한정되는 것은 아니다.
또한, 제1 전극(152)은 상술한 바와 같이 제1 홀(171a)을 통해 제1 오믹전극(151)과 전기적으로 연결되어 제1 도전형 반도체층(121)과 전기적 채널을 이룰 수 있다. 그리고 제1 전극(152)은 제1 절연층(171)의 상부로 연장될 수 있다. 이러한 구성에 의하여, 제1 전극(152)의 전체 면적이 증가하므로 실시예에 따른 반도체 소자의 동작 전압이 낮아질 수 있다.
제2 전극(162)은 제2 오믹전극(161) 상에 배치될 수 있다. 그리고 제2 전극(162)은 상술한 바와 같이 제2 홀(171b)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 이에, 제2 전극(162)은 제2 오믹전극(161)과 전기적으로 제2 도전형 반도체층(123)과 전기적 채널을 이룰 수 있다. 그리고 예시적으로 제2 전극(162)은 제2 오믹전극(161)의 상부에만 배치될 수도 있다.
제1 전극(152)과 제2 전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다.
제2 절연층(172)은 제1 전극(152), 제2 전극(162), 및 제1 절연층(171) 상에 배치될 수 있다. 제2 절연층(172)은 제1 전극(152)을 노출시키는 제3 홀(172a) 및 제2 전극(162)을 노출시키는 제4 홀(172b)을 포함할 수 있다. 제3 홀(172a) 및 제4 홀(172b)은 서로 이격 배치될 수 있다.
제1 절연층(171)과 제2 절연층(172)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 또한, 제1 절연층(171)과 제2 절연층(172)은 제2 절연층(172)이 형성되는 과정에서 부분적으로 제1 절연층(171)과 제2 절연층(172) 사이의 경계가 제거되어 일체로 존재할 수도 있다. 또한, 제2 절연층(172)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 절연층(171)은 다양한 반사 구조를 포함할 수 있다.
또한, 제1 패드(153)는 제1 전극(152) 상에 배치되어 제3 홀(172a)을 통해 제1 전극(152)과 전기적으로 연결될 수 있다. 그리고 제2 패드(163)는 제2 전극(162) 상에 배치되어 제4 홀(172b)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 이 때, 제1 패드(153)와 제2 패드(163)는 유테틱 본딩(eutectic bonding) 될 수 있으나 반드시 이에 한정하지 않는다.
그리고 제1 패드(153)와 제2 패드(163)는 반도체 구조물(120) 상에서 서로 마주보도록 배치될 수 있다. 실시예로, 제1 패드(153)는 제2 패드(163)와 평면 상에서 제2 방향(Y축 방향)으로 이격 배치될 수 있다.
또한, 제1 패드(153)는 제2 절연층(172)의 제3 홀(172a)을 통해 제1 전극(152)과 전기적으로 연결되고, 제2 패드(163)는 제2 절연층(172)의 제4 홀(162a)을 통해 제2 전극(162)과 전기적으로 연결될 수 있다. 제3 홀(172a)은 제1 전극(152)의 형상을 따라 형성된 하나의 홀일 수 있고, 제4 홀(162a)은 복수 개일 수 있으며 이러한 홀의 개수는 다양하게 변경될 수 있다.
또한, 제1 패드(153)는 제3 홀(172a) 상부인 일측에 배치되고, 제2 패드(163)는 제4 홀(172b) 상부인 타측에 배치될 수 있다. 또한, 제1 패드(153)와 제2 패드(163)는 반도체 구조물(120) 상에서 이격 배치되어 전기적으로 분리될 수 있다.
또한, 제1 패드(153)와 제2 패드(163)는 도전성 물질을 포함할 수 있다. 예컨대, 제1 패드(153)와 제2 패드(163)는 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al를 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함할 수 있다. 또한, 제1 패드(153)와 제2 패드(163)는 단층 또는 다층으로 제공될 수 있다.
도 5는 도 3에서 K부분의 확대도이다.
도 5를 참조하면, 상술한 바와 같이 실시예에 따른 반도체 소자는 반도체 구조물(120) 및 기판(110)의 일부 영역을 관통하는 제2 리세스(129)를 포함할 수 있다.
제2 리세스(129)는 제2 도전형 반도체층(123)의 제1 측면(f1), 제1 측면(f1) 내측에 배치되는 활성층(122)의 제2 측면(f2), 제2 측면(f2) 내측에 배치되는 제1 도전형 반도체층(121)의 제3 측면(f3), 제3 측면(f3) 내측에 배치되는 기판(110)의 제4 측면(f4) 및 기판의 제1 저면(f5)을 포함할 수 있다.
구체적으로, 제1 저면(f5)은 제2 리세스(129)에서 최하부에 배치된 면일 수 있다. 이러한 제1 저면(f5)에는 제2 리세스(129)의 중심선(C1)이 통과할 수 있다. 다시 말해, 제2 리세스(129) 각각은 중심선(C1)을 가질 수 있으며, 중심선(C1)은 제2 리세스(129)의 무게 중심을 의미할 수 있다. 예컨대, 제2 리세스(129)가 평면 상 원형인 경우 중심선(C1)은 원의 중심일 수 있다. 그리고 제2 리세스(129)에서 후술하는 내측/외측은 중심선(C1)을 향하는 방향을 내측 그리고 상술한 내측의 반대 방향을 외측으로 설명한다.
재4 측면(f4)은 제1 저면(f5)에서 외측으로 연장되고, 기판(110)이 노출된 경사면일 수 있다. 제4 측면(F4)은 중심선(C1)을 기준으로 제1 저면(f5)을 둘러싸도록 배치될 수 있다. 또한, 제4 측면(f4)은 제1 저면(f5) 상부에 위치할 수 있다.
제3 측면(f3)은 제4 측면(f4) 상에서 제4 측면(f4)의 외측에 배치될 수 있다. 제3 측면(f3)은 제1 도전형 반도체층(124)이 노출된 경사면일 수 있다. 제3 측면(f3)은 중심선(C1)을 기준으로 제1 저면(f5)을 둘러싸도록 배치될 수 있다. 또한, 제3 측면(f3)은 제1 저면(f5) 및 제4 측면(f4) 상부에 위치할 수 있다.
제2 측면(f2)은 제3 측면(f3), 제4 측면(f4) 및 제1 저면(f5) 상부에 배치되고, 제3 측면(f3)에서 외측으로 연장된 면일 수 있다. 그리고 제2 측면(f2)은 활성층(122)이 노출된 면일 수 있다. 또한, 제2 측면(f2)은 경사면일 수 있다. 또한, 제2 측면(f2)은 중심선(C1)을 기준으로 제1 저면(f5) 및 제3 측면(f3)을 둘러싸도록 배치될 수 있다.
제1 측면(f1)은 제2 측면(f2), 제3 측면(f3) 및 제1 저면(f5) 상부에 배치되고, 제2 측면(f2)에서 외측으로 연장된 면일 수 있다. 그리고 제1 측면(f1)은 제2 도전형 반도체층(123)이 노출된 면일 수 있다. 또한, 제1 측면(f1)은 제2 측면 및 제3 측면(f3)과 마찬가지로 경사면일 수 있다. 또한, 제1 측면(f1)은 중심선(c1)을 기준으로, 제1 저면(f5), 제3 측면(f3) 및 제2 측면(f2)을 둘러싸도록 배치될 수 있다.
그리고 제1 측면(f1)은 제1-1 측면(f1-1) 및 제1-2 측면(f1-2)을 포함할 수 있다. 제1-1 측면(f1-1)은 제1-2 측면(f1-2)보다 상부에 위치하고, 제1-2 측면(f1-2)보다 외측에 배치될 수 있다. 또한, 제1-1 측면(f1-1)은 제2 도전형 제2 반도체층(123b)이 노출된 면이고, 제1-2 측면(f1-2)은 제2 도전형 제1 반도체층(123a)이 노출된 면일 수 있다. 이에 따라, 제1-1 측면(f1-1)은 제1-2 측면(f1-2)을 둘러싸도록 배치될 수 있다.
다시 말해, 제1 측면(f1), 제2 측면(f2), 제3 측면(f3) 및 제4 측면(f4)은 순서대로 제2 리세스(129)의 중심선(C1)을 기준으로 내측에 위치할 수 있다.
그리고 제1 절연층(171)은 상술한 바와 같이 반도체 구조물(120) 상에 배치될 수 있다. 특히, 제1 절연층(171)은 제1 홀(171a) 및 제2 홀(171b)을 제외하고 반도체 구조물(120) 상부 전체에 배치될 수 있다. 이에 따라, 제1 절연층(171)은 반도체 구조물(120)과 반사층(190) 사이에 위치할 수 있다.
또한, 제1 절연층(171)은 제1 리세스(128) 및 제2 리세스(129) 내에 배치될 수 있다. 그리고 제1 절연층(171)은 상술한 바와 같이 제1 리세스(128) 내에서 제1 홀(171a)을 제외하고 제1 리세스(128) 전체에 배치될 수 있다.
이와 달리, 제1 절연층(171)은 제2 리세스(129) 내의 전면에 배치되어 제2 리세스(129)의 제1 측면(f1), 제2 측면(f2), 제3 측면(f3), 제4 측면(f4) 및 제1 저면(f5)과 제1 절연층(171) 상부에 배치되는 반사층(190) 간의 전기적 절연을 수행할 수 있다.
구체적으로, 제1 절연층(171)은 제2 리세스(129) 내에 배치되는 제1-1 절연층(171-1) 및 제2 리세스(129) 외측에 배치되는 제1-2 절연층(171-2)을 포함할 수 있다. 이 때, 제1-1 절연층(171-1)은 제2 리세스(129)와 제1 방향(X축 방향)으로 중첩되어 배치될 수 있으며, 상술한 제1 측면(f1), 제2 측면(f2), 제3 측면(f3), 제4 측면(f4) 및 제1 저면(f5)과 접할 수 있다. 그리고 제1-2 절연층(171-2)은 제2 리세스(129)와 제1 방향(X축 방향)으로 중첩되지 않을 수 있다. 즉, 제1-2 절연층(1271-2)은 제1-1 절연층(171-1)이 제2 리세스(129)에서 반도체 구조물 상면으로 연장된 부분일 수 있다. 제1-2 절연층(171-2)은 제2 리세스(129)와 제2 방향(Y축 방향) 또는 제3 방향(Z축 방향)으로 나란히 배치될 수 있다. 또한, 제1-2 절연층(171-2)은 제2 홀(171b)을 포함하며, 제2 홀(171b) 이외의 영역에서 제2 도전형 반도체층(123)의 상면과 접할 수 있다.
또한, 제1 절연층(171)은 기판(110)과 제2 방향(Y축 방향) 또는 제3 방향(Z축 방향)으로 중첩되는 중첩 영역(171k)을 포함할 수 있다. 중첩 영역(171k)은 상술한 제1-1 절연층(171-1)의 일부분으로, 제1-1 절연층(171-1)은 중첩 영역(171k)을 포함할 수 있다. 그리고 중첩 영역(171k)은 기판(110)의 상면(110ab)보다 하부에 배치될 수 있다. 이는 제2 리세스(171-2)가 기판(110)의 일부 영역까지 관통하기 때문이다.
또한, 중첩 영역(171k)은 제1 영역(171k-1) 및 제2 영역(171k-2)를 포함할 수 있다. 제1 영역(171k-1)은 제1 저면(f5) 그리고 제4 측면(f4)과 일부 접하며 후술하는 반사층(190)의 제2 저면(a1) 의 하부에 위치할 수 있다. 그리고 제2 영역(171k-2)는 제4 측면(f4)과 접하며 제1 영역(171k-1) 상에 위치할 수 있다. 이 때, 제1 영역(171k-1)은 제2 저면(a1)과 제1 저면(f5) 사이에 위치할 수 있다. 그리고 제2 영역(171k-2)는 반사층(190)과 제2 방향(Y축 방향) 또는 제3 방향(Z축 방향)으로 중첩될 수 있다.
그리고 중첩 영역(171k)은 기판(110)의 상면의 패턴(예컨대, 돌출부(110a))을 제거하고 제2 리세스(129)에 인접한 영역의 패턴들로부터 발생하는 난반사를 중첩 영역(171k)에 접한 반사층(190)을 통해 하부로 반사할 수 있다. 여기서, 돌출부(110a)는 기판(110)의 상면 일부 영역에 배치될 수 있으나 이에 한정되는 것은 아니다.
반사층(190)은 제1 절연층(171) 상에 배치될 수 있다. 구체적으로, 반사층(190)은 제1 반사 영역(190a)과 제2 반사 영역(190b)을 포함할 수 있다. 제1 반사 영역(190a)은 제2 리세스(129) 내에서 제1-1 절연층(171-1) 상에 배치될 수 있다. 그리고 제2 반사 영역(190b) 제1 반사 영역(190a)에서 제1-2 절연층(171-2) 상으로 연장될 수 있다.
제1 반사 영역(190a)은 제1-1 절연층(171-1) 상에 배치되므로, 제1-1 절연층(171-1)과 제1 방향(X축 방향)으로 중첩될 수 있다. 이에 따라, 제1 반사 영역(190a)은 제1 측면(f1), 제2 측면(f2), 제3 측면(f3), 제4 측면(f4) 및 제1 저면(f5)과 제1 방향(X축 방향)으로 중첩될 수 있다.
그리고 제1 반사 영역(190a)은 제1 저면(f5) 상에 배치되는 제2 저면(a1)을 포함할 수 있다. 제2 저면(a1)은 제1 저면(f5)과 제1 방향(X축 방향)으로 중첩될 수 있으며, 제1 반사 영역(190a)에서 최하면일 수 있다. 이에, 제2 저면(a1)은 제1-1 절연층(171-1)의 상면과 일부 접할 수 있다.
또한, 제2 저면(a1)은 제1 저면(f5) 상에서 제1 저면(f5) 내측에 위치할 수 있으며, 기판(110)의 상면(110ab)보다 하부에 위치할 수 있다. 또한, 기판(110)의 상면(110ab)은 반도체 구조물(120)의 저면에 대응하는 바, 제2 저면(a1)은 반도체 구조물(120)의 저면 하부에 위치할 수 있다. 다시 말해, 제2 저면(a1)은 기판(110)과 제2 방향(Y축 방향) 또는 제3 방향(Z축 방향)으로 중첩되도록 배치될 수 있다. 이에 따라, 제2 저면(a1)은 활성층(122)에서 생성된 광이 기판(110) 상부에 배치된 돌출부(110a)에서 반사되더라도 이를 다시 반사하여 기판(110)을 통한 광 추출량을 향상시킬 수 있다. 이 때, 돌출부(110a)는 패턴(PSS, Patterned Sapphire Substrate)을 가질 수 있다.
제2 저면(a1)은 반도체 구조물(120)의 저면 또는 기판의 상면(110ab)보다 하부에 위치하여 돌출부(110a)에서 발생한 난반사가 일부 반도체 구조물(120)에서 흡수되지 않고 반사층(190)을 통해 하부로 반사될 수 있다. 또한, 돌출부(110a)에서 발생한 난반사 일부가 제1 절연층(171)을 따라 측면으로 이동하더라도 반사층(190)에 의해 반사될 수 있다. 이로써, 반사층(190)은 반도체 소자의 광 추출 효율을 개선할 수 있다.
또한, 돌출부(110a)가 존재하더라도, 기판(110)의 상면(110ab)은 돌출부(110a)를 제외했을 때의 상면일 수 있으며, 본 명세서에서는 이를 기준으로 설명한다. 다만, 돌출부(110a)가 존재하는 경우 기판(110)의 상면은 돌출부(110a)의 평균 두께를 반영한 영역에 위치할 수 있으며, 이 경우에도 반사층(190)의 제2 저면(a1)은 기판(110)의 상면 또는 반도체 구조물(120)의 저면 하부에 위치할 수 있음을 이해해야 한다.
또한, 상술한 바와 같이 반도체 구조물(120)의 저면(또는 기판의 상면)에서 제2 저면(a1)까지의 거리(Ht)는 반도체 구조물(120)의 저면에서 제1 저면(f5)까지의 거리(Hy)보다 작을 수 있다.
그리고 제2 반사 영역(190b)은 상술한 중심선(C1)을 기준으로 제1 반사 영역(190a)의 외측에 배치될 수 있다. 이에, 제2 반사 영역(190b)은 제1 반사 영역(190a)을 둘러싸도록 배치될 수 있다.
이 때, 제2 반사 영역(190b)은 제2 홀(171b)과 이격 배치될 수 있다. 다시 말해, 제2 반사 영역(190b)은 제2 오믹전극(161) 또는 제2 전극(162)과 제2 방향(Y축 방향) 또는 제3 방향(Z축 방향)으로 이격 배치될 수 있다. 이에 따라, 제2 반사 영역(190b)은 제2 오믹전극(161) 또는 제2 전극(162)과 전기적으로 분리될 수 있다. 또한, 제2 반사 영역(190b)은 제2 홀(171b) 내에 배치되지 않음으로써 제2 홀(171b)의 스텝과 제2 오믹전극(161) 또는 제2 전극(162)의 전류 주입에 따른 열로 제2 반사 영역(190b)이 제1 절연층(171)으로부터 용이하게 분리되는 것을 방지할 수 있다. 즉, 반도체 소자의 신뢰성이 개선될 수 있다.
또한, 제1 반사 영역(190a)은 활성층(122)의 제2 측면(f2)과 제1 방향(X축 방향) 내지 제3 방향(Z축 방향)으로 모두 중첩되어, 활성층(122)의 상부 부분(제2 도전형 반도체층과 인접한 부분)에서 정공(또는 홀)의 이동도(mobility)가 낮아 상기 부분에서 방출되는 광이 이외의 부분보다 크더라도 용이하게 반사할 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 향상된 광 출력을 제공할 수 있다.
그리고 제1 반사 영역(190a)은 제5 측면(a2)을 포함할 수 있다. 제5 측면(a2)은 제1 절연층(171)과 접하고, 제2 리세스(129)의 각 측면(f1, f2, f3, f4)과 제1 방향으로 중첩되도록 배치될 수 있다. 또한, 상술한 바와 같이 제2 저면(a1)이 반도체 구조물(120)의 저면 또는 기판(110)의 상면(110ab) 하부에 위치하여 제5 측면(a2)은 적어도 일부가 기판(110)과 제2 방향(Y축 방향) 또는 제3 방향(Z축 방향)으로 중첩될 수 있다.
그리고 제2 절연층(172)은 제2 전극(162), 제1 절연층(171), 반사층(190) 상부에 배치될 수 있다. 특히, 제2 절연층(172)은 제2 오믹전극(161)(또는 제2 전극(162))과 반사층(190) 사이에 배치되어 제2 오믹전극(161)(또는 제2 전극(162))과 반사층(190) 간의 전기적 절연을 강화할 수 있다.
도 6은 제2 리세스를 설명하기 위한 반도체 소자의 평면도이고, 도 7은 도 6에서 L부분의 확대도이다.
도 6 및 도 7을 참조하면, 제2 리세스(129)는 제2 방향(Y축 방향)으로 연장하여 배치될 수 있다. 또한, 반사층(190)도 제2 리세스(129) 상에서 제2 방향(Y축 방향)으로 연장하여 배치될 수 있다.
그리고 제2 리세스(129)는 제3 방향(Z축 방향)으로 반도체 구조물(120)을 이등분하는 제1 가상선(C2)과 중첩될 수 있다. 다시 말해, 제2 리세스(129)는 반도체 구조물(120)을 이등분하여, 반도체 구조물(120)을 제1 반도체 영역(120-1) 및 제2 반도체 영역(120-2)으로 구획할 수 있다. 이에 따라, 제1 반도체 영역(120-1) 및 제2 반도체 영역(120-2) 간의 전류 스프레딩을 균일하게 유지할 수 있다.
또한, 제2 리세스(129)는 상술한 바와 같이 반도체 구조물(120)을 제2 방향(Y축 방향)으로 구획할 수 있다. 보다 구체적으로, 제2 리세스(129)는 제1 오믹전극(151)의 수평 방향과 동일한 방향으로 연장되어 반도체 구조물(120)을 복수 영역으로 구획할 수 있다.
이와 관련하여, 제1 오믹전극(151)은 본체부(151a)와 가지부(151b)를 포함할 수 있다. 그리고 본 명세서에서 제1 오믹전극(151)은 제2 방향(Y축 방향) 또는 제3 방향(Z축 방향)으로 최대 폭 또는 길이가 큰 방향으로 연장된다고 설명한다. 즉, 제1 오믹전극(151)은 제2 방향(Y축 방향)으로 길이(Lm)가 제3 방향(Z축 방향)으로 폭(Wm)보다 크기 때문에, 제2 방향(Y축 방향)으로 연장된다. 즉, 제1 오믹전극(151)은 제2 방향(Y축 방향)으로 길이(Lm)가 제3 방향(Z축 방향)으로 폭(Wm)보다 작은 경우 제3 방향(Z축 방향)으로 연장될 수도 있으나, 본 명세서에서는 제2 방향(Y축 방향)으로 연장되는 내용을 기준으로 설명한다.
그리고 본체부(151a)는 가지부(151b)보다 제3 방향(Z축 방향)으로 폭이 클 수 있다. 즉, 본체부(151a)의 제3 방향(Z축 방향)으로 폭(Wa)은 가지부(151b)의 제3 방향(Z축 방향)으로 폭(Wb)보다 클 수 있다.
그리고 본체부(151a)는 다양한 형상을 가질 수 있으며, 본체부(151a)는 상부의 제1 전극(152)과 제1 방향(X축 방향)으로 중첩될 수 있다. 다만, 가지부(151b)는 제1 전극(152)과 제1 방향(X축 방향)으로 중첩되지 않을 수 있다. 다만, 가지부(151b)는 제1 패드(153) 및 제2 패드(163)와 제1 방향(X축 방향)으로 적어도 일부 중첩될 수 있다. 즉, 가지부(151b)는 상술한 바와 같이 제2 방향(Y축 방향)으로 연장되어, 제1 전극(152)을 통해 주입된 전류가 본체부(151a)를 지나 가지부(151b)를 통과하여 제1 도전형 반도체층 전체에 용이하게 주입될 수 있다.
그리고 제2 리세스(129)는 제3 방향(Z축 방향)으로 폭을 이등분하는 제1 가상선(상술한 C2로 설명함)을 기준으로 인접한 제1 오믹전극(151)까지의 거리는 인접한 제1 오믹전극(151) 간의 거리에 따라 변경될 수 있다. 여기서, 제1 오믹전극(151) 즉, 제2 가상선(C3)은 본체부(151a)와 가지부(151b)를 제3 방향(Z축 방향)으로 이등분할 수 있다.
그리고 제2 리세스(129)와 제1 오믹전극(151) 간의 최소 폭(W2)은 제1 가상선(C2)에서 제2 가상선(C3)까지의 길이일 수 있다. 또한, 인접한 제1 오믹전극(151)간의 최소 폭(W1)은 인접한 제2 가상선(C3) 간의 길이 일 수 있다.
제2 리세스(129)와 제1 오믹전극(151) 간의 최소 폭(W2)은 인접한 제1 오믹전극(151) 간의 최소 폭(W1)과 비가 1:2.1 내지 1:3.2일 수 있다.
상기 비가 1:2.1보다 작은 경우에는 제2 리세스(129)와 제1 리세스(128) 간의 이격 거리가 감소하여 제2 리세스와 제1 리세스 사이에서 제2 오믹 전극(162)에 전류 주입이 어렵고 공정 단차 가지기 어려운 문제가 존재한다. 상기 비가 1:3.2보다 큰 경우에, 제1 오믹 전극(151)을 통한 전류가 제2 리세스(129)와 접하는 제1 도전형 반도체층까지 유효하게 제공되기 어려울 수 있다. 예컨대, 제1 오믹 전극(151)을 통해 제1 도전형 반도체층으로 주입될 때, 제1 오믹 전극(151)과 접하는 제1 도전형 반도체층으로 최대 전류가 주입될 수 있다. 전류는 거리에 따라 감소할 수 있다. 그리고 최대 전류를 제1 전류(I1)라 할 때, 제1 전류(I1)의 소정의 비율(예컨대, 40%)인 제2 전류(I2)는 거리 상 제2 리세스에 가해질 수 있다. 따라서, 실시예에 따른 반도체 소자는 상기 비를 가짐으로써 제3 방향으로 제2 리세스와 제2 리세스에 인접한 제1 리세스 사이에서 소정의 비율 이상의 전류가 주입되어 원하는 광량 이상을 용이하게 제공할 수 있다.
그리고 제2 리세스(129)의 폭(W3)과 인접한 제1 오믹전극(151)간의 최소 폭(W1) 간의 비는 1:15 내지 1:22일 수 있다. 상기 비가 1:15보다 작은 경우에 제2 리세스에 의해 제거되는 활성층의 면적이 증가하여 발생하는 광량이 감소하는 한계가 존재한다. 상기 비가 1:22보다 큰 경우에 제2 리세스 내의 반사층을 통한 광 반사량이 저하되는 문제가 존재한다.그리고 제2 리세스(129)의 제3 방향(Z축 방향)으로 폭(W3)은 반사층(190)의 제3 방향(Z축 방향)으로 폭(W4)보다 작을 수 있다. 이로써, 제2 리세스 외측에서 반사층은 제2 도전형 반도체층을 통과한 광을 반사하여 광 추출효율을 개선할 수 있다.
또한, 제2 리세스(129)는 제1 패드(153)와 제1 방향(X축 방향)으로 중첩되는 제2-1 리세스(129-1), 제2 패드(163)와 제1 방향(X축 방향)으로 중첩되는 제2-2 리세스(129-2) 및 제2-1 리세스(129-1)와 제2-2 리세스(129-2) 사이에 배치되는 제2-3 리세스(129-3)를 포함할 수 있다.
제2-1 리세스(129-1), 제2-3 리세스(129-3) 및 제2-2 리세스(129-2)는 제2 방향(Y축 방향)으로 순차 배치될 수 있다. 제2-1 리세스(129-1)와 제2-3 리세스(129-3)는 각각 제1 패드(153)와 제2 패드(163)를 제3 방향(Z축 방향)으로 중앙부에 위치하여 제1 패드(153)와 제2 패드(163)의 신뢰성 저하를 방지할 수 있다.도 8은 제2 실시예에 따른 반도체 소자의 평면도이고, 도 9는 도 8에서 DD'로 절단된 단면도이고, 도 10은 도 8에서 EE'로 절단된 단면도이다.
도 8 내지 도 10을 참조하면, 제2 실시예에 따른 반도체 소자(100B)는 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 제2 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
제2 리세스(129)는 제1 패드(153)와 제1 방향(X축 방향)으로 중첩되는 제2-1 리세스(129-1) 및 제2 패드(163)와 제1 방향(X축 방향)으로 중첩되는 제2-2 리세스(129-2)를 포함할 수 있다. 즉, 본 실시예에서는 상술한 제2-3 리세스가 존재하지 않을 수 있다.
이에, 본 실시예에서는 제2 리세스(129)의 두께에 따른 스텝을 제1 패드(153) 및 제2 패드(163)가 보상할 수 있다. 즉, 제1 패드(153)와 제2 패드(163)가 상술한 제1 측면(f1), 제2 측면(f2), 제3 측면(f3), 제4 측면(f4) 및 제1 저면(f5)에 따른 굴곡을 보상하여 반도체 소자의 신뢰성을 개선할 수 있다.
그리고 제2-1 리세스(129-1)와 제2-2 리세스(129-2)는 제2 방향(Y축 방향)으로 이격 배치될 수 있다. 이에 따라, 제2-1 리세스(129-1)와 제2-2 리세스(129-2) 간의 이격 거리는 제1 패드(153)와 제2 패드(163) 간의 이격 거리와 이상일 수 있다. 이로써, 제2 오믹전극(151)을 통해 반도체 구조물 전 영역에 용이하게 전류 주입이 이루어질 수 있으며, 반사층(190)을 통한 제1 패드(153)와 제2 패드(163) 간의 전기적 단락(short)을 방지할 수 있다.
상술한 내용을 제외한 다른 구성에 대한 설명은 다른 실시예에서 설명한 구성이 동일하게 적용될 수 있다.
도 11은 제3 실시예에 따른 반도체 소자의 평면도이고, 도 12는 도 11에서 FF'로 절단된 단면도이고, 도 13은 도 11에서 GG'로 절단된 단면도이다.
도 11 내지 도 13을 참조하면, 제3 실시예에 따른 반도체 소자(100C)는 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 전극(152), 제2 오믹전극(161) 상에 배치되는 제2 전극(162), 및 제1 전극(152) 및 제2 전극(162) 상에 배치되는 제2 절연층(172), 제1 전극(152)과 전기적으로 연결되는 제1 패드(153), 제2 전극(162)과 전기적으로 연결되는 제2 패드(163)를 포함할 수 있다.
제2 리세스(129)는 제1 패드(153)와 제1 방향(X축 방향)으로 중첩되는 제2-1 리세스(129-1), 제2 패드(163)와 제1 방향(X축 방향)으로 중첩되는 제2-2 리세스(129-2) 및 제2-1 리세스(129-1)와 제2-2 리세스(129-2) 사이에 배치되는 제2-3 리세스(129-3)를 포함할 수 있다.
그리고 본 실시예에서는 제2-1 리세스(129-1), 제2-2 리세스(129-2) 및 제2-3 리세스(129-3)는 제2 방향(Y축 방향)으로 일부 구조적 분리가 이루어질 수 있다. 즉, 제2 리세스(129)는 일부 영역(이하 비연결영역(G1)라 칭함)에서 제2 방향(Y축 방향)으로 분리되고, 분리된 영역이 제2 방향(Y축 방향)을 따라 소정의 패턴을 가질 수도 있다. 이로써, 비연결영역을 통해 제2 오믹전극(151)이 반도체 구조물(120) 전체로 전류를 주입할 수 있다. 다시 말해, 상술한 비연결영역은 제2 도전형 반도체층(123)으로 제2 오믹전극(151)을 통해 전류 주입이 용이하게 이루어지게 할 수 있다. 예컨대, 반도체 소자가 자외선 파장 대역의 광을 중심 파장으로 출사하는 경우, 제2 도전형 반도체층의 알루미늄 조성이 상대적으로 높아 제2 도전형 반도체층으로의 전류 주입이 어려울 수 있다. 이 때, 비연결영역은 이러한 전류 주입을 개선할 수 있다. 상술한 내용을 제외한 다른 구성에 대한 설명은 다른 실시예에서 설명한 구성이 동일하게 적용될 수 있다.
도 14는 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 14를 참조하면, 실시예에 따른 반도체 소자 패키지는 캐비티(CV)를 포함하는 몸체(BD), 몸체(BD) 상에 배치되는 제1 기판전극(31) 및 제2 기판전극(32), 제1 기판전극(31)과 캐비티(CV) 내에 배치되는 반도체 소자, 몸체(BD) 하부에 배치되는 기판패드(41, 42, 43) 및 캐비티(CV) 상에 배치되는 투광 부재(50)를 포함할 수 있다.
먼저, 몸체(BD)는 캐비티(CV)를 포함하고, 패키지기판(10) 및 측벽(20)을 포함할 수 있다. 이 때, 캐비티(CV)는 패키지기판(10) 및 측벽(20)에 의해 정의될 수 있다. 즉, 캐비티(CV)는 투광 부재(50)가 상부에 배치되면 에어 갭(air gap)을 포함할 수 있다. 에어 갭은 공기가 채워진 공간을 의미할 수 있고, 하나의 에어 갭이 캐비티(CV)의 전체 영역에 걸쳐 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 캐비티(CV) 내에는 공기 이외의 다양한 가스(예, 질소)가 충전될 수도 있으며, 고분자 등이 충진될 수도 있다.
패키지기판(10)은 몸체(BD)의 하부에 위치할 수 있다. 패키지기판(10)은 전도성 재질 또는 절연성 재질을 포함할 수 있다. 패키지기판(10)은 알루미늄(Al) 또는 구리(Cu)와 같은 금속 재질을 포함할 수도 있고, 세라믹과 같은 절연성 재질을 포함할 수 있다. 세라믹 소재는 저온 소성 세라믹(LTCC, low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC, high temperature co-fired ceramic)을 포함할 수 있다. 일 예로서, 패키지기판(10)은 AlN과 같은 세라믹 소재를 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 패키지기판(10)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3 등과 같은 다른 세라믹 소재를 포함할 수도 있다.
패키지기판(10)이 절연성 재질을 포함하는 경우 패키지기판(10) 상에는 제1 기판전극(31) 및 제2 기판전극(32)이 배치될 수 있다. 제1 기판전극(31)과 제2 기판전극(32)의 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다.
그리고 제1 기판전극(31) 및 제2 기판전극(32) 사이에 더미부(35)가 배치될 수 있다. 더미부(35)는 열전도성 및 비전기전도성 재질로 이루어질 수 있다. 예컨대, Si 페이스트를 포함할 수 있다. 이에 따라, 더미부(35)는 상술한 제3 패드와 접촉하여 제3 패드를 통한 열을 전달 받아 외부로 제공할 수 있다. 더미부(35)는 후술하는 제3 기판패드(43)와 홀을 통해 연결되어 열 전달 및 방출을 수행할 수 있다.
또한, 패키지기판(10)은 복수 개의 비아홀(VH)을 포함할 수 있다. 복수 개의 비아홀(VH)은 후술하는 제1 기판전극(31) 및 제2 기판전극(32) 하부에 배치되고, 후술하는 제1 관통 전극(33) 및 제2 관통 전극(34) 등이 내부에 배치될 수 있다.
그리고 측벽(20)은 패키지기판(10)의 외측에 배치될 수 있다. 실시예로, 측벽(20)은 패키지기판(10)의 가장자리를 따라 배치될 수 있다.
또한, 측벽(20)은 다양한 재질로 이루어질 수 있다. 예컨대, 측벽(20)은 절연성 재질로 이루어질 수 있으며, 패키지기판(10)과 유사한 재질로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 패키지기판(10)과 열팽창 계수가 유사한 절연성 재질로 이루어질 수 있다. 뿐만 아니라, 측벽(20)은 금속 등의 전도성 물질을 포함하여 이루어질 수 있다. 예컨대, 측벽(20)은 Cu, Al을 포함하여 내부의 반도체 소자로부터 방출된 광을 상부를 향해 효율적으로 반사할 수 있다. 이 때, 측벽(20)이 전도성 물질을 포함하는 경우 후술하는 제1 기판전극(31) 및 제2 기판전극(32)과 이격되어 배치될 수 있다.
보다 구체적으로, 측벽(20)은 하부에 위치하는 제1 벽부(21) 및 제1 벽부(21) 상에 위치하는 제2 벽부(22)를 포함할 수 있다.
제1 벽부(21)는 패키지기판(10)의 상부에서 측부에 위치할 수 있다. 또한, 제1 벽부(21)는 패키지기판(10)의 상면과 접하도록 배치될 수 있다. 제1 벽부(21)는 제조 방법에 따라 복수 개의 층을 가질 수 있으나, 이에 한정되는 것은 아니다.
제2 벽부(22)는 측벽(20)에서 상부에 위치할 수 있다. 구체적으로, 제2 벽부(22)는 제1 벽부(21) 상에 배치될 수 있고, 제1 벽부(21)의 측부에 배치될 수 있다. 실시예로, 제2 벽부(22)는 제1 벽부(21)의 상면에서 외측에 배치될 수 있다.
제1 기판전극(31) 및 제2 기판전극(32)은 제1 패키지기판(10) 상에 배치될 수 있다. 제1 기판전극(31) 및 제2 기판전극(32)은 소정 거리로 이격되어 배치될 수 있다. 즉, 제1 기판전극(31) 및 제2 기판전극(32)은 전기적으로 분리될 수 있다.
그리고 제1 기판전극(31) 및 제2 기판전극(32)은 반도체 소자와 전기적으로 연결될 수 있다. 예를 들어, 반도체 소자의 제1 패드(153)가 제1 기판전극(31) 상에 배치되고 제1 패드(153)와 전기적으로 연결될 수 있다. 그리고 반도체 소자의 제2 패드(163)가 제2 기판전극(32) 상에 배치되고 제2 패드(163)와 전기적으로 연결될 수 있다.
제1 관통 전극(33) 및 제2 관통 전극(34)은 패키지기판(10)의 내측에 배치될 수 있다. 보다 구체적으로, 제1 관통 전극(33) 및 제2 관통 전극(34)은 패키지기판(10) 내의 비아홀(VH)에 배치될 수 있다.
그리고 제1 관통 전극(33)은 제1 기판전극(31)의 하부에 위치하고 제1 기판전극(31)과 전기적으로 연결될 수 있다. 그리고 제1 관통 전극(33)에 대응하여, 제2 관통 전극(34)은 제2 기판전극(32)의 하부에 위치하고, 제2 기판전극(32)과 전기적으로 연결될 수 있다. 이에, 제1 관통 전극(33)과 제2 관통 전극(34)은 각각 제1 기판전극(31)과 제2 기판전극(32)의 전기적 채널 및 열적 채널을 가질 수 있다. 이에 따라, 반도체 소자로부터의 전류 및 열은 제1 관통 전극(33)과 제2 관통 전극(34)을 통하여 패키지기판(10)의 하부로 제공될 수 있다.
또한, 반도체 소자는 제1 기판전극(31) 및 제2 기판전극(32) 상에 위치할 수 있다. 그리고 반도체 소자는 상술한 바와 같이 제1 패드(153) 및 제2 패드(163)를 통해 제1 기판전극(31) 및 제2 기판전극(32)과 전기적으로 연결되어 전류를 공급받을 수 있다. 그리고 반도체 소자는 상술한 다양한 실시예에 따른 반도체 소자가 적용될 수 있음을 이해해야 한다.
제1 기판패드(41), 제2 기판패드(42) 및 제3 기판패드(43)는 패키지기판(10)의 하부에 위치할 수 있다.
제1 기판패드(41) 및 제2 기판패드(42)는 패키지기판(10) 하부에서 서로 이격되어 배치될 수 있다. 이에 따라, 제1 기판패드(41)와 제2 기판패드(42)는 전기적으로 절연이 이루어질 수 있다. 그리고 제3 기판패드(43)는 제1 기판패드(41)와 제2 기판패드(42) 사이에 위치할 수 있다.
또한, 제1 기판패드(41)는 패키지기판(10)의 비아홀(VH) 내에 배치된 제1 관통 전극(33)과 전기적으로 연결될 수 있다. 이에 따라, 제1 기판패드(41)는 제1 관통 전극(33) 및 제1 기판전극(31)과 전기적 채널을 이룰 수 있다.
또한, 제2 기판패드(42)는 패키지기판(10)의 비아홀(VH) 내에 배치된 제2 관통 전극(34)과 전기적으로 연결될 수 있다. 이로써, 제2 기판패드(42)는 제2 관통 전극(34) 및 제2 기판전극(32)과 전기적 채널을 이룰 수 있다.
제3 기판패드(43)는 제1 기판패드(41) 및 제2 기판패드(42)와 이격되어 배치될 수 있다. 즉, 제3 기판패드(43)는 제1 기판전극(31) 및 제2 기판전극(32)과는 전기적으로 연결이 이루어지지 않을 수 있다. 이에 따라, 제3 기판패드(43)는 더미 패드일 수 있다. 다만, 상술한 바와 같이, 더미부(35)와 홀을 통해 연결되어 방열이 수행될 수 있다. 이에 따라, 제3 기판패드(43)는 반도체 소자의 구동에 따라 발생한 열을 외부로 용이하게 방출할 수 있다. 즉, 제3 기판패드(43)는 실시예에 따른 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
투광 부재(50)는 몸체(BD) 내 또는 몸체(BD) 상에 위치할 수 있다. 즉, 투광 부재(50)는 측벽(20)의 제1 벽부(21) 상에 또는 제2 벽부(22) 상에 위치할 수 있다투광 부재(50)는 투광성 재질로 이루어질 수 있다. 특히, 반도체 소자에서 방출되는 광의 파장 대역에 대한 광 투과도가 높은 물질로 이루어질 수 있다. 예컨대, 반도체 소자가 자외선 파장 대역을 중심 파장으로 하는 광을 방출하는 경우, 투광 부재(50)도 자외선 파장 대역을 중심 파장으로 하는 광에 대한 투과도가 높은 물질로 이루어질 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층, 상기 활성층 및 제1 도전형 반도체층의 적어도 일부 영역을 관통하는 제1 리세스;를 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;
    상기 반도체 구조물 상에 배치되는 반사층; 및
    상기 반도체 구조물 및 상기 기판의 일부 영역을 관통하는 제2 리세스;를 포함하고,
    상기 반사층은 상기 반도체 구조물과 절연되는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 구조물 상에 배치되는 제1 절연층을 더 포함하고,
    상기 제1 절연층은 상기 제2 리세스 내에 배치되는 제1-1 절연층 및 상기 제2 리세스 외측에 배치되는 제1-2 절연층을 포함하고,
    상기 반사층은 상기 제1-1 절연층과 두께 방향으로 중첩되는 제1 반사 영역 및 상기 제1-2 절연층과 두께 방향으로 중첩되는 제2 반사 영역을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 절연층은 상기 제1 리세스 내에 배치되는 제1 홀 및 상기 제2 도전형 반도체층 상에 배치되는 제2 홀;을 포함하고,
    상기 제2 전극은 상기 제2 홀 내에 배치되고,
    상기 반사층은 상기 제2 홀과 이격 배치되는 반도체 소자.
  4. 제2항에 있어서,
    상기 제2 리세스는 상기 기판의 제1 저면;을 포함하고,
    상기 제1 반사 영역은 상기 제1 저면과 두께 방향으로 중첩되는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 반사 영역은 제2 저면을 포함하고,
    상기 제2 저면은 상기 제1 저면과 두께 방향으로 중첩되며 반도체 구조물의 저면과 제1 저면 사이에 배치되는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 절연층은 상기 기판과 두께 방향에 수직한 방향으로 중첩되는 중첩 영역을 포함하고,
    상기 중첩 영역은 상기 제2 저면과 상기 제1 저면 사이에 위치하는 제1 영역, 및 상기 반사층과 상기 두께 방향에 수직한 방향으로 중첩되는 제2 영역을 포함하고,
    상기 제2 영역은 상기 제2 리세스의 기판의 측면과 접하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 리세스는 수평 방향으로 연장되고,
    상기 제1 전극은 본체부, 및 상기 본체부보다 상기 수평 방향 및 두께 방향에 수직한 방향으로 최대 길이가 작은 가지부를 포함하고,
    상기 가지부는 상기 수평 방향으로 연장되는 반도체 소자.
  8. 제1항에 있어서,
    상기 반사층은 사기 제2 리세스 내에 배치되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 전극 상에 배치되고 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및
    상기 제2 전극 상에 배치되고 상기 제2 전극과 전기적으로 연결되는 제2 패드;를 더 포함하고,
    상기 제1 패드와 상기 제2 패드는 수평 방향으로 이격 배치되는 반도체 소자.
  10. 제9항에 있어서,
    상기 제2 리세스는 상기 수평 방향으로 연장되는 반도체 소자.
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