KR20190098625A - 반도체 소자 - Google Patents
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Abstract
실시 예는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 반도체 구조물 상에 배치되는 제1 오믹 전극; 상기 반도체 구조물 상에 배치되는 제1 전극 패드; 상기 제1 오믹 전극과 상기 반도체 구조물 사이에 배치되는 중간층;을 포함하고, 상기 제1 전극 패드는, 상기 중간층 및 상기 제1 오믹 전극과 두께 방향으로 중첩하는 제1 영역을 포함하는 반도체 소자를 개시한다.
Description
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 반도체 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 반도체 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다. 특히, 광 추출 효율이 저하되는 문제가 존재한다.
실시 예는 적색 반도체 소자를 제공한다.
또한, 광 추출 효율이 우수한 반도체 소자를 제공한다.
또한, 오믹 컨택이 우수한 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 반도체 구조물 상에 배치되는 제1 오믹 전극; 상기 반도체 구조물 상에 배치되는 제1 전극 패드; 및 상기 제1 오믹 전극과 상기 반도체 구조물 사이에 배치되는 중간층;을 포함하고, 상기 제1 전극 패드는, 상기 중간층 및 상기 제1 오믹 전극과 두께 방향으로 중첩하는 제1 영역을 포함한다.
상기 제1 전극 패드는 상기 제1 영역 이외의 영역인 제2 영역을 포함하고, 상기 제1 도전형 반도체층은 중간층과 상기 두께 방향으로 중첩되는 제3 영역; 및 상기 제3 영역 이외의 제4 영역을 포함할 수 있다.
상기 제1 도전형 반도체층은 상기 제4 영역 상에 배치되는 돌기부를 포함할 수 있다.
상기 제4 영역의 면적과 상기 제3 영역의 면적은 면적 비가 1:0.036 내지 1:0.046일 수 있다.
상기 제2 도전형 반도체층 하부에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 오믹 전극; 상기 제2 도전형 반도체층과 상기 제2 오믹 전극 사이에 배치되는 컨택층; 및 상기 컨택층 하부에 배치되고 관통홀을 포함하는 절연층;을 더 포함하고, 상기 제2 오믹 전극은 상기 관통홀에 배치될 수 있다.
상기 관통홀은 상기 제1 전극 패드와 두께 방향으로 중첩되지 않을 수 있다.
상기 제1 전극 패드는 상기 돌기부와 두께 방향으로 중첩되지 않을 수 있다.
상기 제4 영역의 면적과 상기 제1 전극 패드의 면적의 면적 비는 1:0.09 내지 1:0.11일 수 있다.
상기 제1 도전형 반도체층은 AlInP를 포함하고, 상기 중간층은 GaAs를 포함할 수 있다.
실시 예에 따르면, 적색 반도체 소자를 구현할 수 있다.
또한, 광 추출 효율이 우수한 반도체 소자를 제작할 수 있다.
또한, 오믹 컨택이 우수한 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시 예에 따른 반도체 소자의 상면도이고,
도 2는 도 1의 AA'로 절단된 단면도이고,
도 3는 도 1의 BB'로 절단된 단면도이고,
도 4은 도 2의 K의 확대도이고,
도 5는 제1 영역과 제2 영역을 설명하는 도면이고,
도 6a 내지 도 6m은 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고,
도 7은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
도 2는 도 1의 AA'로 절단된 단면도이고,
도 3는 도 1의 BB'로 절단된 단면도이고,
도 4은 도 2의 K의 확대도이고,
도 5는 제1 영역과 제2 영역을 설명하는 도면이고,
도 6a 내지 도 6m은 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고,
도 7은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명의 실시 예에 따른 반도체 구조물은 유색 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물은 적외선 파장대의 광을 출력할 수 있다. 파장범위는 반도체 구조물의 Al의 조성비에 의해 결정될 수 있다. 또한, 반도체 구조물은 광의 세기가 서로 다른 다양한 파장의 광을 출력할 수 있고, 발광하는 광의 파장 중 다른 파장의 세기에 비해 상대적으로 가장 강한 세기를 갖는 광의 피크 파장이 적외성 파장대역일 수 있다.
예시적으로, 적외선 파장 대역의 광은 590nm 내지 660nm 범위의 파장을 가질 수 있다.
도 1은 실시 예에 따른 반도체 소자의 상면도이고, 도 2는 도 1의 AA'로 절단된 단면도이고, 도 3은 도 1의 BB'로 절단된 단면도이고, 도 4는 도 2의 K의 확대도이고, 도 5는 제1 영역 내지 제4 영역을 설명하는 도면이다.
도 1 내지 도 4를 참조하면, 실시예에 따른 반도체 소자(10)는 기판(101), 기판(101) 상에 배치되는 접합층(102), 접합층(102) 상에 배치되는 반사층(103), 반사층(103) 상에 배치되는 절연층(104) 및 제2 오믹 전극(121), 절연층(104) 상에 배치되는 컨택층(105), 컨택층(105) 상에 배치되는 반도체 구조물(110), 반도체 구조물(110) 상에 배치되는 중간층(123), 중간층(123) 상에 배치되는 제1 오믹 전극(122), 반도체 구조물(110) 상에 배치되는 제1 전극 패드(131)를 포함한다.
먼저, 반도체 구조물(110)은 실시예에 따른 반도체 소자(10)에서 상부에 배치될 수 있다.
반도체 구조물(110)은 제1 도전형 반도체층(111), 활성층(112) 및 제2 도전형 반도체층(113)을 포함한다.
제1 도전형 반도체층(111)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(111)은 Alx1In1 - x1P(0≤x1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlN, AlN, InN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(111)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(111)은 Ga을 포함하지 않을 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층(111)은 활성층(112)에서 생성된 광이 제1 도전형 반도체층(111)에 흡수되는 것을 방지하여 반도체 소자의 광 추출 효율을 개선할 수 있다.
또한, 제1 도전형 반도체층(111)은 Al 조성이 0.25 내지 0.75일 수 있다. 이로써, 실시예에 따른 반도체 소자는 590nm 내지 630nm 파장을 피크 파장으로 하는 광을 출력할 수 있다. 다만, 이러한 조성에 한정되는 것은 아니다.
또한, 제1 도전형 반도체층(111)은 도핑 농도가 5.00E+17 내지 7.00E+18일 수 있으나, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(111)은 소정의 패턴을 갖는 돌기부(111a)를 포함할 수 있다. 예컨대, 돌기부(111a)는 제1 도전형 반도체층(111) 상부에 배치될 수 있다. 그리고 돌기부(111a)는 텍스쳐 구조물을 포함할 수 있다. 그리고 텍스쳐 구조물은 복수의 패턴과 두께 및 폭은 다양한 형상을 가질 수 있으며, 복수의 패턴은 동일한 두께 및 폭을 가질 수 있다. 텍스쳐 구조물은 전자 스프레딩을 촉진시켜 광 수율을 개선할 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자는 동작 전압이 개선될 수 있다.
또한, 텍스쳐 구조물은 초격자 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 텍스쳐 구조물은 상기 언급한 형상, 두께 및 폭에 한정되는 것은 아니다.
활성층(112)은 제1 도전형 반도체층(111)과 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 활성층(112)은 복수의 우물층(미도시됨)과 복수의 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)은 제1 도전형 반도체층(111)을 통해서 주입되는 제1 캐리어(전자 또는 정공)와 제2 도전형 반도체층(113)을 통해서 주입되는 제2 캐리어(정공 또는 전자)가 만나는 층이다. 전도대의 제1 캐리어(또는 제2 캐리어)와 가전도대의 제2 캐리어(또는 제1 캐리어)가 활성층(112)의 우물층(미도시됨)에서 재결합하면, 우물층(미도시됨)의 전도대와 우물층(미도시됨)의 가전도대의 에너지 레벨의 차이(에너지 밴드갭)에 대응하는 파장을 가지는 빛이 발생될 수 있다.
활성층(112)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi QuantumWell; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(112)의 구조는 이에 한정하지 않는다.
활성층(112)은 복수 개의 우물층(미도시됨)과 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)과 장벽층(미도시됨)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(미도시됨)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(113)은 활성층(112) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(113)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(113)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(113)은 p형 반도체층일 수 있다.
컨택층(105)은 반도체 구조물(130) 하부에 배치될 수 있다. 컨택층(105)은 제2 도전형 반도체층(113)과 전기적으로 연결되도록 제2 도전형 반도체층(113)과 컨택할 수 있다. 예컨대, 제2 도전형 반도체층(113)은 반도체 구조물 대비 저항이 낮도록 GaP을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
그리고 이러한 구성에 의하여, 제2 도전형 반도체층(113)은 제2 도전형 반도체층(113)과 접촉하여, 반도체 구조물(110)로 전류 스프레딩(spreading)을 개선할 수 있다.
절연층(104)은 컨택층(105) 하부에 배치될 수 있다. 절연층(104)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
그리고 절연층(104)은 관통홀(h)을 포함할 수 있다. 관통홀(h)에 제2 오믹 전극(121)이 배치될 수 있다. 제2 오믹 전극(121)은 절연층(104)의 관통홀(h)의 형상에 따라 다양한 패턴을 가질 수 있다. 예컨대, 제2 오믹 전극(121)은 컨택층(105)과 절연층(104) 하부에 배치된 반사층(103) 사이에 배치되어, 컨택층(105)과 반사층(103)을 전기적으로 연결할 수 있다. 이로써, 제2 오믹 전극(121)은 반도체 구조물(130)에 정공을 주입하여 광을 생성할 수 있다.
관통홀(h)은 복수 개일 수 있다. 또한, 관통홀(h)은 제1 전극 패드(131)와 두께 방향(x축 방향)으로 중첩되지 않도록 배치될 수 있다. 이로써, 제1 전극 패드(131)를 통과한 전류가 최단 거리로 관통홀(h)을 통해 이동하여, 전류 스프레딩이 감소하는 것을 방지할 수 있다.
제2 오믹 전극(121)은 투명 도전성 산화막층으로 형성될 수 있다. 또한, 제2 오믹 전극(121)은 예로서, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx,NiO 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
반사층(103)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 반사층(103)은 고반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대, 반사층(103)은 은 Ag, Ni, Al, Rh, Pd, Ir, Ru,Mg, Zn, Pt, Cu,Au,Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 반사층(103)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 반사층(103)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
본딩층(102)은 반사층(103) 하부에 배치될 수 있다. 본딩층(102)은 반사층(103)과 본딩층(102) 하부에 배치된 시트층(미도시됨)을 접합할 수 있다.
본딩층(102)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au,Sn, Ni, Cr, Ga, In, Bi, Cu,Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다
기판(101)은 본딩층(102) 하부에 배치될 수 있다. 기판(101)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(101)은 금속 또는 반도체 물질을 포함할 수 있다.
기판(101)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(101)이 도전성 물질로 구성되는 경우, 상기 제2 오믹 전극(121)은 상기 기판(101)을 통해 외부에서 전류를 공급받을 수 있다.
기판(101)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
또한, 기판(101)과 본딩층(102) 사이에 시트층(미도시됨)이 추가로 배치될 수 있다. 시트층(미도시됨)은 본딩층(102) 하부에 배치될 수 있다. 시트층(미도시됨)는 실시 예에 따른 반도체 소자를 지지할 수 있다. 그리고 시트층(미도시됨)은 시트층(미도시됨)의 하부에 배치된 기판(101)과 접할 수 있다.
또한, 시트층(미도시됨)은 본딩층(102) 및 반사층(103)과 연결되어 반도체 구조물(110)에서 발생한 열을 방출할 수 있다. 즉, 시트층(미도시됨)은 방열 특성을 갖는 재질을 포함할 수 있다. 예컨대, 시트층(미도시됨)은 금속 재질 또는 수지 재질로 이루어질 수 있으나, 이러한 재질에 한정되는 것은 아니다.
패시베이션층(미도시됨)은 실시예에 따른 반도체 소자(10)를 둘러 싸도록 배치될 수 있다. 예컨대, 패시베이션층(미도시됨)은 반도체 구조물(110), 제1 오믹 전극(122), 컨택층(105), 절연층(104), 반사층(103), 접합층(102)를 둘러싸도록 배치될 수 있다. 패시베이션층(미도시됨)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
이러한 구성에 의하여, 패시베이션층(미도시됨)은 외부로부터 유입되는 공기 등을 차단하여, 반도체 소자(10)의 내구성을 개선하며, 반도체 구조물(110)로부터 발생한 광이 투과할 수 있다.
중간층(123)은 제1 도전형 반도체층(111) 상면에 배치될 수 있다. 중간층(123)은 돌기부(111a)와 두께 방향(x축 방향)으로 중첩되지 않을 수 있다.
이러한 중간층(123)은 Ga을 포함할 수 있다. 예컨대, 중간층(123)은 n-GaAs를 포함할 수 있다. 중간층(123)은 반도체 구조물(130)과 중간층(123) 상부에 배치된 제1 오믹 전극(122) 사이의 컨택 저항을 감소할 수 있다.
이러한 구성에 의하여, 중간층(123)은 제1 오믹 전극(122)과 제1 도전형 반도체층(111) 사이에서 감소된 저항을 가짐으로써, 제1 도전형 반도체층(111)에서 Al 조성의 증가로 저항에 의한 전류 스프레딩이 저하되고, 동작전압이 상승하는 것을 보상할 수 있다.
제1 오믹 전극(122)은 중간층(123) 상에 배치될 수 있다. 제1 오믹 전극(122)은 중간층(123)과 오믹 접촉하여 전기적으로 연결될 수 있다.
그리고 제1 오믹 전극(122)은 제1두께 방향(x축 방향)으로 중간층(123)과 중첩되어, 중간층(123)을 통해 제1 도전형 반도체층(111)으로 개선된 전류 주입을 제공할 수 있다.
제1 오믹 전극(122)은 투명 도전성 산화막층으로 형성될 수 있다. 또한, 제1 오믹 전극(122)은 예로서, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx,NiO 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
제1 전극 패드(131)는 제1 오믹 전극(122)과 제1 도전형 반도체층(111) 상에 배치될 수 있다. 제1 전극 패드(131)는 전도성 재질로 이루어질 수 있다. 제1 전극 패드(131)은 제1 오믹 전극(122)과 전기적으로 연결되어 제1 오믹 전극(122)에 전류를 주입할 수 있다.
도 3를 참조하면, 제1 전극 패드(131)는 중간층(123) 및 제1 오믹 전극(122)와 두께 방향(X축 방향)으로 중첩하는 제1 영역(S1)과 제1 영역(S1) 이외의 영역인 제2 영역(S2)을 포함할 수 있다.
즉, 제1 영역(S1)에서 제1 전극 패드(131)는 제1 오믹 전극(122) 및 중간층(123)과 두께 방향으로 중첩될 수 있다. 이에 따라, 제1 영역(S1)에서 중간층(123)이 제1 오믹 전극(122)과 오믹 접촉할 수 있다. 이에, 전술한 바와 같이, 중간층(123)이 제1 오믹 전극(122)과 제1 도전형 반도체층(111) 사이에서 감소된 저항을 가짐으로써, 제1 도전형 반도체층(111)에서 Al 조성의 증가로 저항에 의한 전류 스프레딩이 저하되고, 동작전압이 상승하는 것을 보상할 수 있다.
제2 영역(S2)에서 제1 전극 패드(131)는 중간층(123), 제1 오믹 전극(122)을 관통하여 제1 도전형 반도체층(111)과 쇼트키 접촉(Schottky contact)할 수 있다. 이때, 제1 도전형 반도체층(111)과 접촉하는 제1 전극 패드(131)는 제1 영역(S1)에 의해 둘러싸도록 배치될 수 있다.
그리고 제1 도전형 반도체층(111)의 중앙에 배치되는 제1 전극 패드(131)는 전류가 주입되고, 주입된 전류가 제1 영역(S1)을 통해 제1 도전형 반도체층(111) 상면의 각 모서리 또는 측면을 향해 연장된 제1 오믹 전극(122)을 통해 반도체 구조물 전 영역으로 스프레딩 되어, 반도체 소자는 광 추출을 개선할 수 있다. 도 4을 참조하면, 제1 도전형 반도체층(111)은 중간층(123)과 두게 방향으로 중첩되는 제3 영역(S3)과 제3 영역(S3) 이외의 영역인 제4 영역(S4)으로 구획될 수 있다. 이로써, 제3 영역(S3)은 두께 방향으로 중간층(123)과 제1 도전형 반도체층(111)의 일부 영역이 두께 방향으로 중첩되고, 제4 영역(S4)은 상기 제1 도전형 반도체층(111)의 일부 영역을 제외한 제1 도전형 반도체층(111)과 두께 방향으로 중첩될 수 있다.
그리고 제3 영역(S3)은 제1 영역(S1)을 포함할 수 있다. 즉, 제1 영역(S1)은 제3 영역(S3)과 두께 방향으로 중첩될 수 있다. 또한, 제4 영역(S4)은 제2 영역(S2)을 포함할 수 있으며, 제2 영역(S2)은 두께 방향으로 제4 영역(S4)과 중첩될 수 있다.
제1 도전형 반도체층(111)은 Ga을 포함하지 않으므로, Al 조성이 증가되어 에너지 밴드 갭이 커질 수 있다. 이로써, 제1 도전형 반도체층(111)은 활성층(112)에서 생성된 광에 대한 투과도가 증가하여, 실시예에 따른 반도체 소자(10)는 광 추출 효율을 개선할 수 있다.
굴절율이 낮아, 광에 대해 임계각이 클 수 있다. 예컨대, 제1 도전형 반도체층(111)이 AlGaInP을 포함하는 경우는 굴절율이 3.49이나, AlInP를 포함하는 경우 굴절율이 3일 수 있다. 이로써, 실시예에 따른 반도체 소자는 광 추출 효율이 개선될 수 있다.
뿐만 아니라, 상기 제1 도전형 반도체층(111)은 Ga이 존재하는 경우 열전도율이 높아, 실시예에 따른 반도체 소자는 방열 특성이 향상될 수 있다.
또한, 실시예에 따른 반도체 소자(10)는 제1 영역(S1)의 제1 도전형 반도체층(111) 상에 Ga을 포함하는 중간층(123)을 포함하여, 제1 도전형 반도체층(111)과 제1 오믹 전극(122) 간의 저항을 감소시켜, 제1 도전형 반도체층(111)의 Al 조성에 따라 반도체 소자의 동작 전압이 상승하는 것을 방지할 수 있다.
그리고 제1 도전형 반도체층(111)의 돌기부(111a)는 제4 영역(S4)에 배치될 수 있다. 이로써, 반도체 소자(10)는 광을 반도체 소자(10) 상부로 방출하는 제4 영역(S4)에서 광 투과를 개선하여 광 추출을 향상시킬 수 있다.
또한, 돌기부(111a)의 최소 두께(d1)는 1㎛ 내지 1.5㎛일 수 있다. 그리고 돌기부(111a)를 제외한 제1 도전형 반도체층(111) 상면에서 돌출된 제1 도전형 반도체층의 두께(d2)는 1㎛ 내지 2㎛일 수 있다. 돌기부(111a)의 최소 두께(d1)는 돌기부(111a) 이외의 돌출된 제1 도전형 반도체층의 두께(d2)와 동일할 수 있으나, 이에 한정되는 것은 아니다.
그리고 제1 도전형 반도체층(111) 상면에서 돌기부(111a) 이외에 돌출된 제1 도전형 반도체층의 가장자리와 중간층(123)의 가장자리 사이는 이격될 수 있다. 이격된 거리(w1)는 3㎛ 내지 5㎛일 수 있다. 이격된 거리(w1)가 3㎛보다 작은 경우에 중간층(123) 또는 제1 오믹 전극(122)이 제1 도전형 반도체층(111)의 에칭 공정에서 손상될 수 있는 한계가 존재한다. 또한, 이격된 거리(w1)가 5㎛보다 큰 경우에, 중간층(123)과 제1 오믹 전극(122)이 작아져 전류 주입이 감소하는 한계가 존재한다.
또한, 제1 도전형 반도체층(111) 상면에서 돌기부(111a) 이외에 영역에서 돌출될 수 있다. 상기 돌출된 제1 도전형 반도체층은 원형, 사각형 등 다양한 형상을 가질 수 있다.
도 5를 참조하면, 제4 영역(S4)의 면적은 제3 영역(S3)의 면적과 면적비가 1:0.036 내지 1:0.046일 수 있다. 이하에서 면적은 반도체 구조물의 두께 방향과 수직한 면으로 절단한 면의 넓이를 의미한다.
제4 영역(S4)의 면적과 제3 영역(S3)의 면적의 면적 비가 1:0.036보다 작은 경우, 동작 전압이 상승하는 한계가 존재하고, 제4 영역(S4)의 면적과 제3 영역(S3)의 면적의 면적 비가 1:0.046보다 큰 경우 광속이 저하되는 문제점이 존재한다.
그리고 제4 영역(S4)의 면적과 제1 전극 패드(131)의 면적(S1+S2)의 면적 비는 1:0.09 내지 1:0.11일 수 있다. 제4 영역(S4)의 면적과 제1 전극 패드(131)의 면적(S1+S2)의 면적 비가 1:0.09보다 작은 경우, 제1 전극 패드(131)를 통한 외부 전원과의 전기적 연결이 어려운 문제가 존재한다.
그리고 제4 영역(S4)의 면적과 제1 전극 패드(131)의 면적(S1+S2)의 면적 비가 1:0.11보다 큰 경우, 광 추출이 감소하는 한계가 존재한다.
그리고 제4 영역(S4)의 면적과 제1 영역(S1) 면적의 면적 비는 1:001 내지 1:003일 수 있다.
도 6a 내지 도 6m은 실시예에 따른 반도체 소자의 제조 방법을 설명하는 순서도이고,
도 6a를 참조하면, 성장 기판(1)이 성장 장비에 로딩되고, 상기 성장 기판(1) 상에 에칭스탑층(ES), 중간층(123), 반도체 구조물(110) 및 컨택층(105)이 형성될 수 있다. 먼저, 에칭스탑층(ES)이 성장 기판(1) 상에 형성될 수 있다. 그리고 에칭 스탑층(ES) 상에 중간층(123)이 형성되고, 중간층(123) 상에 반도체 구조물(110)이 형성될 수 있다. 마지막으로, 반도체 구조물(110) 상에 컨택층(105)이 형성될 수 있다.
그리고 성장 기판(1)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다.
또한, 에칭스탑층(ES), 중간층(123), 반도체 구조물(110) 및 컨택층(105)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
에칭스탑층(ES)은 GaN을 포함할 수 있으나, 이에 한정되는 것은 아니다. 에칭스탑층(ES)은 0.1㎛ 내지 0.3㎛일 수 있으나, 이에 한정되는 것은 아니다. n형 도펀트가 도핑될 수도 있다.
중간층(123)은 앞서 언급한 바와 같이 Ga을 포함할 수 있으며, 예를 들어, GaAs를 포함할 수 있다. 그리고 n형 도펀트가 도핑될 수 있다.
또한, 중간층(123)은 두께가 0.01㎛ 내지 0.10㎛일 수 있으나, 이러한 두께에 한정되는 것은 아니다.
반도체 구조물(110)은 제1 도전형 도펀트가 도핑된 Ⅲ족-Ⅴ족 화합물 반도체를 포함하며, 반도체 구조물(110)은 n형 반도체인 경우, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑될 수 있다.
그리고 앞서 언급한 바와 같이, 제1 도전형 반도체층(111)은 Ga를 포함하지 않을 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층(111)은 활성층(112)에서 생성된 광이 제1 도전형 반도체층(111)에 흡수되는 것을 방지하여 반도체 소자의 광 추출 효율을 개선할 수 있다.
또한, 상기 제1 도전형 반도체층(111)은 Ga이 존재하는 경우 대비 굴절율이 낮아, 광에 대해 임계각이 클 수 있다. 예컨대, 제1 도전형 반도체층(111)이 AlGaInP을 포함하는 경우는 굴절율이 3.49이나, AlInP를 포함하는 경우 굴절율이 3일 수 있다. 이로써, 실시예에 따른 반도체 소자는 광 추출 효율이 개선될 수 있다.
뿐만 아니라, 상기 제1 도전형 반도체층(111)은 Ga이 존재하는 경우 열전도율이 높아, 실시예에 따른 반도체 소자는 방열 특성이 향상될 수 있다.
제1 도전형 반도체층(111)은 두께가 1㎛ 내지 3㎛일 수 있으나, 이에 한정되는 것은 아니다.
마찬가지로, 활성층(112)과 제2 도전형 반도체층(113)이 제1 도전형 반도체층(111) 상에 형성될 수 있다.
활성층(112)은 앞서 설명한 바와 같이 제1 도전형 반도체층(111) 상에 형성되고, 복수의 장벽층과 우물층을 포함할 수 있다.
제2 도전형 반도체층(113)은 활성층(112) 상에 형성될 수 있다. 제2 도전형 반도체층(113)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 그리고 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(113)은 p형 반도체층일 수 있다.
그리고 제2 도전형 반도체층(113)은 두께가 0.5㎛ 내지 1.0㎛일 수 있으나, 이러한 두께에 한정되는 것은 아니다.
제2 도전형 반도체층(113) 상에 컨택층(105)이 형성될 수 있다. 컨택층(105)은 제2 도전형 반도체층(113)과 전기적으로 컨택할 수 있다. 제2 도전형 반도체층(113)은 GaP을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 6b를 참조하면, 반도체 구조물(110) 상에는 절연층(104)이 형성될 수 있다.
절연층(104)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
도 6c를 참조하면, 절연층(104)에 복수 개의 관통홀이 형성될 수 있다. 관통홀은 복수 개이고, 마스크 및 에칭 공정을 통해 형성될 수 있다. 그리고 복수 개의 관통홀에 제2 오믹 전극이 형성될 수 있다. 제2 오믹 전극은 컨택층(105)과 전기적으로 연결될 수 있다. 또한, 제2 오믹 전극은 예로서, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx,NiO 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
또한, 제2 오믹 전극과 절연층(104) 상에 반사층(103)이 형성될 수 있다. 반사층(103)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 반사층(103)은 고반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대, 반사층(103)은 은 Ag, Ni, Al, Rh, Pd, Ir, Ru,Mg, Zn, Pt, Cu,Au,Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 반사층(103)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 반사층(103)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
도 6d를 참조하면, 반사층(103) 상에 본딩층(102)이 형성될 수 있다. 본딩층(102)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au,Sn, Ni, Cr, Ga, In, Bi, Cu,Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.
도 6e를 참조하면, 본딩층(102)은 기판(101)에 접합될 수 있다. 기판(101)은 본딩층(102) 하부에 배치될 수 있다. 기판(101)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(101)은 금속 또는 반도체 물질을 포함할 수 있다.
기판(101)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이
도 6f를 참조하면, 성장 기판(1)을 분리할 수 있다. 성장 기판(1)은 레이저 리프트 오프(LLO: Laser Lift Off) 공정 등에 의해 제거될 수 있다. 레이저 리프트 오프 공정(LLO)은 상기 성장 기판(1)의 하면에 레이저를 조사하여, 상기 성장 기판(1)과 상기 발광구조물(10)을 서로 박리시키는 공정이다. 다만, 이러한 공정에 한정되는 것은 아니다.
도 6g 및 도 6h를 참조하면, 에칭을 통해 에칭스탑층(ES)을 제거할 수 있다. 에칭에 의해 중간층(123)이 노출될 수 있다.
그리고 노출된 중간층(123) 상에 제1 오믹 전극(122)을 형성할 수 있다. 제1 오믹 전극(122)은 소정의 패턴으로 형성될 수 있다. 예컨대, 제1 오믹 전극(122)은 마스크를 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 6i를 참조하면, 중간층(123)은 제1 오믹 전극(122)이 배치된 영역만 남기고 제거될 수 있다. 에칭에 의해 중간층(123)은 제거될 수 있다. 또한, 제조 공정 상 중간층(123) 상에 배치된 제1 오믹 전극(122)의 일부가 제거될 수도 있다. 그리고 에칭에 의해, 제1 도전형 반도체층(111)의 상면이 노출될 수 있다.
도 6j 및 도 6l를 참조하면, 에칭에 의해 노출된 제1 도전형 반도체층(111)의 상면을 에칭할 수 있다. 에칭에 의해, 앞서 설명한 바와 같이 제4 영역에서 제1 도전형 반도체층(111)은 돌기부가 형성될 수 있다. 그리고 돌기부는 텍스쳐 구조물일 수 있다. 돌기부는 중간층(123) 하부에 형성될 수 있다.
그리고 제1 도전형 반도체층(111) 상에 제1 전극 패드(131)가 형성될 수 있다. 또한, 도시되지 않았지만, 제1 전극 패드(131)는 일부가 제1 오믹 전극(122)과 중첩될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
먼저, 반도체 소자는 패키지로 구성되어, 수지(resin)나 레지스트(resist)나 SOD 또는 SOG의 경화 장치에 사용될 수 있다. 또는, 반도체 소자 패키지는 치료용 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균 장치와 같은 전자 장치에 사용될 수도 있다.
도 7를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au,In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (9)
- 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
상기 반도체 구조물 상에 배치되는 제1 오믹 전극;
상기 반도체 구조물 상에 배치되는 제1 전극 패드; 및
상기 제1 오믹 전극과 상기 반도체 구조물 사이에 배치되는 중간층;을 포함하고,
상기 제1 전극 패드는,
상기 중간층 및 상기 제1 오믹 전극과 두께 방향으로 중첩하는 제1 영역을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 제1 전극 패드는 상기 제1 영역 이외의 영역인 제2 영역을 포함하고,
상기 제1 도전형 반도체층은
상기 중간층과 상기 두께 방향으로 중첩되는 제3 영역; 및
상기 제3 영역 이외의 제4 영역을 포함하는 반도체 소자.
- 제2항에 있어서,
상기 제1 도전형 반도체층은 상기 제4 영역 상에 배치되는 돌기부를 포함하는 반도체 소자.
- 제2항에 있어서,
상기 제4 영역의 면적과 상기 제3 영역의 면적은 면적 비가 1:0.036 내지 1:0.046인 반도체 소자.
- 제1항에 있어서,
상기 제2 도전형 반도체층 하부에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 오믹 전극;
상기 제2 도전형 반도체층과 상기 제2 오믹 전극 사이에 배치되는 컨택층; 및
상기 컨택층 하부에 배치되고 관통홀을 포함하는 절연층;을 더 포함하고,
상기 제2 오믹 전극은 상기 관통홀에 배치되는 반도체 소자.
- 제5항에 있어서,
상기 관통홀은 상기 제1 전극 패드와 두께 방향으로 중첩되지 않는 반도체 소자.
- 제3항에 있어서,
상기 제1 전극 패드는 상기 돌기부와 두께 방향으로 중첩되지 않는 반도체 소자.
- 제2항에 있어서,
상기 제4 영역의 면적과 상기 제1 전극 패드의 면적의 면적 비는 1:0.09 내지 1:0.11인 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 반도체층은 AlInP를 포함하고,
상기 중간층은 GaAs를 포함하는 반도체 소자.
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