KR102623610B1 - 반도체 소자 및 이를 갖는 발광소자 패키지 - Google Patents
반도체 소자 및 이를 갖는 발광소자 패키지 Download PDFInfo
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Abstract
실시 예는 반도체 소자 및 이를 갖는 발광소자 패키지에 관한 것이다.
실시 예의 반도체 소자는 제1 반도체층과, 제1 반도체층 상에 배치되고, V피트을 포함하는 제2 반도체층과, 제2 반도체층 상에 배치된 활성층과, 활성층 상에 활성층보다 넓은 밴드 갭을 갖는 제3 반도체층과, 제3 반도체층 상에 제3 반도체층보다 얇은 밴드 갭을 갖는 제4 반도체층, 및 제4 반도체층 상에 제4 반도체층보다 넓은 밴드 갭을 갖는 제5 반도체층을 포함하고, 제3 반도체층 및 제5 반도체층은 알루미늄 조성을 포함하고, 제5 반도체층은 제3 반도체층과 같거나 넓은 밴드 갭을 포함할 수 있다. 실시 예의 반도체 소자는 2DHG 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
실시 예의 반도체 소자는 제1 반도체층과, 제1 반도체층 상에 배치되고, V피트을 포함하는 제2 반도체층과, 제2 반도체층 상에 배치된 활성층과, 활성층 상에 활성층보다 넓은 밴드 갭을 갖는 제3 반도체층과, 제3 반도체층 상에 제3 반도체층보다 얇은 밴드 갭을 갖는 제4 반도체층, 및 제4 반도체층 상에 제4 반도체층보다 넓은 밴드 갭을 갖는 제5 반도체층을 포함하고, 제3 반도체층 및 제5 반도체층은 알루미늄 조성을 포함하고, 제5 반도체층은 제3 반도체층과 같거나 넓은 밴드 갭을 포함할 수 있다. 실시 예의 반도체 소자는 2DHG 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
Description
실시 예는 반도체 소자에 관한 것이다.
실시 예는 발광소자 패키지에 관한 것이다.
실시 예는 조명 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
실시 예의 해결과제 중의 하나는 캐리어 주입효율을 향상시킬 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.
실시 예는 정공 주입 효율을 증대시키고, 전류 퍼짐(current spreading)을 개선할 수 있는 반도체 소자 및 이를 갖는 발광소자 패키지를 제공할 수 있다.
실시 예는 2DHG 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
실시 예의 반도체 소자는 제1 반도체층; 상기 제1 반도체층 상에 배치되고, V피트을 포함하는 제2 반도체층; 상기 제2 반도체층 상에 배치된 활성층; 상기 활성층 상에 상기 활성층보다 넓은 밴드 갭을 갖는 제3 반도체층; 상기 제3 반도체층 상에 상기 제3 반도체층보다 얇은 밴드 갭을 갖는 제4 반도체층; 및 상기 제4 반도체층 상에 상기 제4 반도체층보다 넓은 밴드 갭을 갖는 제5 반도체층을 포함하고, 상기 제3 반도체층 및 상기 제5 반도체층은 알루미늄 조성을 포함하고, 상기 제5 반도체층은 상기 제3 반도체층과 같거나 넓은 밴드 갭을 포함할 수 있다. 실시 예의 반도체 소자는 2DHG 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
실시 예의 발광소자 패키지는 캐비티를 갖는 몸체; 몸체 내에 배치된 제1 및 제2 리드 프레임을 포함하고, 상기 반도체 소자를 포함하여 2DHG 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
실시 예는 V피트를 통한 캐리어 주입효율을 향상시킬 수 있다.
실시 예는 정공 주입 효율을 증대시키고, 전류 퍼짐을 개선할 수 있다.
실시 예는 캐리어 주입 효율을 향상시켜 동작전압을 줄여 저전압 구동을 구현할 수 있다.
실시 예는 2DHG 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
도 1은 실시 예에 따른 반도체 소자를 도시한 평면도이다.
도 2는 도 1의 A를 도시한 도면이다.
도 3은 도 2의 B-B라인을 따라 절단한 반도체 소자를 도시한 단면도이다.
도 4는 실시 예에 따른 반도체 소자의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 5 내지 도 9는 실시 예의 반도체 소자의 제조방법을 도시한 도면이다.
도 10은 전극을 포함하는 수평 타입 반도체 소자를 도시한 도면이다.
도 11는 전극을 포함하는 수직 타입 반도체 소자를 도시한 도면이다.
도 12는 도 10 및 도 11의 반도체 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 2는 도 1의 A를 도시한 도면이다.
도 3은 도 2의 B-B라인을 따라 절단한 반도체 소자를 도시한 단면도이다.
도 4는 실시 예에 따른 반도체 소자의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 5 내지 도 9는 실시 예의 반도체 소자의 제조방법을 도시한 도면이다.
도 10은 전극을 포함하는 수평 타입 반도체 소자를 도시한 도면이다.
도 11는 전극을 포함하는 수직 타입 반도체 소자를 도시한 도면이다.
도 12는 도 10 및 도 11의 반도체 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
전기 소자는 발광소자, 수광소자, 광 변조기, 가스 센서 등 각종 전자 소자 포함할 수 있다. 실시 예는 가스센서를 일 예로 설명하고 있지만, 이에 한정되지 않고, 전기 소자의 다양한 분야에 적용될 수 있다.
도 1은 실시 예에 따른 반도체 소자를 도시한 평면도이고, 도 2는 도 1의 A를 도시한 도면이고, 도 3은 도 2의 B-B라인을 따라 절단한 반도체 소자를 도시한 단면도이고, 도 4는 실시 예에 따른 반도체 소자의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 1 내지 도 4에 도시된 바와 같이, 실시 예에 따른 반도체 소자(101)는 일정한 파장의 광을 발광하는 발광소자를 일 예로 설명하도록 하지만, 이에 한정되는 것은 아니다.
실시 예의 해결과제 중의 하나는 전위결함(TD: Treading Dislocation)을 통해 형성된 V피트(V)을 통해서 캐리어 주입효율을 향상시킬 수 있다. 또한, 실시 예의 해결과제 중의 하나는 수직방향의 캐리어 주입을 줄이고, V피트(V)을 통한 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다. 이를 위해 실시 예는 활성층(50) 상에 V피트(V) 캐리어 주입을 향상시킬 수 있는 제3 내지 제5 반도체층(71, 72, 73)을 포함할 수 있다.
실시 예의 반도체 소자(101)는 제1 반도체층(40), 제2 반도체층(41), 제3 반도체층(71), 제4 반도체층(72), 제5 반도체층(73), 활성층(50), 제6 반도체층(60), 제7 반도체층(43), 제1 전극(191) 및 제2 전극(195)을 포함할 수 있다.
상기 반도체 소자(101)는 제1 반도체층(40) 아래에 기판(20)을 포함하거나, 상기 기판(20) 및 버퍼층(30)을 포함할 수 있다.
상기 기판(20)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(20)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(20)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.
상기 버퍼층(30)은 상기 기판(20)과 상기 제1 반도체층(40) 사이에 배치될 수 있다. 상기 버퍼층(30)은 3족-5족 또는 2족-6족의 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(30)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(30)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.
상기 버퍼층(30)은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 상기 버퍼층(30)은 상기 기판(20)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(30)의 격자 상수는 상기 기판(20)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(30)은 형성하지 않을 수 있으며, 이에 대해 한정되는 것은 아니다.
<제1 반도체층>
상기 제1 반도체층(40)은 상기 기판(20)과 상기 제2 반도체층(41) 사이에 배치될 수 있다. 상기 제1 반도체층(40)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 반도체층(40)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 반도체층(40)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1 반도체층(40)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
상기 제1 반도체층(40)은 단층 또는 다층으로 형성될 수 있다. 상기 제1 반도체층(40)이 다층인 경우, 서로 다른 두 층 또는 세 층이 교대로 반복되어 적층될 수 있으며, 예컨대 AlGaN/GaN, AlInN/GaN, InGaN/GaN, AlInGaN/InGaN/GaN 중 적어도 하나의 주기로 적층될 수 있으며, 2주기 내지 30주기로 형성될 수 있다. 이러한 제1 반도체층(40)은 초격자 구조를 포함할 수 있다.
<제2 반도체층>
상기 제2 반도체층(41)은 상기 제1 반도체층(40) 상에 배치될 수 있고, V피트(V)을 포함할 수 있다. 상기 제2 반도체층(41)은 저온성장 공정으로 전위결함(TD) 영역에서 상기 V피트(V)이 형성되는 층일 수 있다. 상기 제2 반도체층(41)은 V피트(V)의 너비를 제어하기 위해 일정한 두께를 가질 수 있다. 예컨대 상기 제2 반도체층(41)의 두께는 60㎚ 내지 300㎚일 수 있다. 구체적으로 상기 제2 반도체층(41)은 60㎚ 내지 100㎚일 수 있다.
상기 제2 반도체층(41)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제2 반도체층(41)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제2 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 예컨대 상기 제2 반도체층(41)의 n형 도펀트의 도핑 농도는 2E17㎝-3 내지 1E19㎝-3일 수 있다.
상기 제2 반도체층(41)은 단층 또는 다층으로 형성될 수 있다. 상기 제2 반도체층(41)이 다층인 경우, 서로 다른 두 층 또는 세 층이 교대로 반복되어 적층될 수 있으며, 예컨대 AlGaN/GaN, AlInN/GaN, InGaN/GaN, AlInGaN/InGaN/GaN 중 적어도 하나의 주기로 적층될 수 있으며, 2주기 내지 30주기로 형성될 수 있다. 이러한 제2 반도체층(41)은 초격자 구조를 포함할 수 있다.
상기 V피트(V)은 제6 반도체층(60)의 상면 방향으로 갈수록 넓어지는 너비를 포함할 수 있다. 예컨대, 상기 V피트(V)은 제1 너비(D1)와 상기 제1 너비(D1)보다 큰 제2 너비(D2)를 포함할 수 있다. 상기 제1 너비(D1)는 활성층(50)의 상부와 수평방향으로 나란한 상기 V피트(V)의 너비일 수 있다. 상기 제2 너비(D2)는 상기 제1 너비(D1)보다 위에 배치되고, 제5 반도체층(73)의 상부와 수평방향으로 나란한 상기 V피트(V)의 너비일 수 있다. 예컨대 상기 V피트(V)은 반도체 소자(101)의 전위결함(TD)을 통해 누설전류가 발생을 방지하는 부동태화 기능을 포함할 수 있다. 예컨대 상기 V피트(V)은 부동태화를 위해 제2 너비(D2)는 100㎚ 이상일 수 있다. 구체적으로 상기 제1 너비(D1)는 200㎚ 내지 300㎚일 수 있고, 상기 제2 너비(D2)는 300㎚ 내지 400㎚일 수 있다. 실시 예의 V피트(V)은 상기 제1 및 제2 너비(D2)를 증가시켜 부동태화 기능을 향상시킬 수 있다.
상기 V피트(V)의 제1 너비(D1)가 100㎚ 미만일 경우, V피트(V)을 통해서 제공되는 전자들이 전위결함(TD)를 통해서 누설전류를 발생시킬 수 있다. 따라서, 상기 V피트(V)의 제1 너비(D1)가 100㎚ 미만일 경우, 부동태화 기능이 저하될 수 있다.
<활성층>
상기 활성층(50)은 상기 제2 반도체층(41) 상에 배치될 수 있다. 실시 예의 상기 활성층(50)은 V피트(V)을 포함할 수 있다. 상기 활성층(50)의 제1 영역은 상기 V피트(V)상에 배치될 수 있다. 또한, 상기 활성층(50)의 제2 영역은 상기 V피트(V)의 외곽에 배치될 수 있다. 상기 활성층(50)의 제2 영역은 상기 제1 영역보다 위에 배치되고, 제1 방향으로 평평한 면을 포함할 수 있다. 상기 활성층(50)의 제1 영역은 상기 활성층(50)의 제2 영역보다 얇은 두께를 가질 수 있다.
상기 활성층(50)의 제2 영역은 극성(polar)면으로 C(0001)면과 대응될 수 있고, 제1 영역은 반극성(semi-polar)면으로 R(1102)면과 대응될 수 있다.
상기 활성층(50)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.
상기 활성층(50)은 상기 제1 반도체층(40)을 통해서 주입되는 전자(또는 정공)와 상기 제6 반도체층(60)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(50)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(50)은 화합물 반도체로 구현될 수 있다. 상기 활성층(50)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(50)이 다중 우물 구조로 구현된 경우, 상기 활성층(50)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다.
상기 복수의 우물층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
상기 우물층/장벽층은 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함할 수 있다.
<제7 반도체층>
제7 반도체층(43)은 상기 활성층(50)과 상기 제2 반도체층(41) 사이에 배치될 수 있다. 상기 제7 반도체층(43)은 복수의 페어를 포함하는 초격자 구조일 수 있다. 예컨대 상기 제7 반도체층(43)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 적어도 2 이상의 반도체층이 복수의 페어로 교번될 수 있다. 예컨대 상기 제7 반도체층(43)은 복수의 페어를 포함하는 InGaN/GaN일 수 있다.
상기 초격자 구조의 상기 제7 반도체층(43)은 전류 퍼짐(current spreading) 및 응력 완화 기능을 포함할 수 있다.
도면에는 도시되지 않았지만, 상기 활성층(50)과 제6 반도체층(60) 사이에는 초격자 구조의 반도체층을 더 포함할 수 있다. 상기 초격자 구조의 반도체층은 예컨대 복수의 페어를 포함할 수 있다. 예컨대 상기 초격자 구조의 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 적어도 2 이상의 반도체층이 복수의 페어로 교번될 수 있다. 상기 초격자 구조의 반도체층은 전류 퍼짐 및 응력 완화 기능을 포함할 수 있다.
<제3 반도체층>
제3 반도체층(71)은 상기 활성층(50) 상에 배치될 수 있다. 상기 제3 반도체층(71)은 상기 활성층(50)을 통해 진행하는 전자를 블록킹하는 전자 블록킹 기능을 포함할 수 있다. 예컨대 상기 제3 반도체층(71)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제3 반도체층(71)은 예컨대 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0<y≤≤1, 0<x+y≤≤1)의 조성식을 포함할 수 있다. 상기 제3 반도체층(71)은 상기 활성층(50)의 장벽층보다 넓은 밴드 갭을 갖는 AlN계 반도체로 형성될 수 있다. 상기 AlN계 반도체는, AlN, AlGaN, InAlGaN, 및 AlInN계 반도체 중 적어도 하나를 포함할 수 있다. 상기 제3 반도체층(71)은 Mg, Zn, Ca, Sr, Ba등과 같은 p형 도펀트를 포함하는 p형 반도체층일 수 있다.
상기 제3 반도체층(71)은 V피트(V)을 포함할 수 있다. 상기 제3 반도체층(71)의 제1 영역은 상기 V피트(V)상에 배치될 수 있다. 또한, 상기 제3 반도체층(71)의 제2 영역은 상기 V피트(V)의 외곽에 배치될 수 있다. 상기 제3 반도체층(71)의 제2 영역은 상기 제3 반도체층(71)의 제1 영역보다 위에 배치되고, 제1 방향으로 평평한 면을 포함할 수 있다. 상기 제3 반도체층(71)의 제1 영역은 상기 제3 반도체층(71)의 제2 영역보다 얇은 두께를 가질 수 있다.
상기 제3 반도체층(71)의 제2 영역은 극성(polar)면으로 C(0001)면과 대응될 수 있고, 상기 제3 반도체층(71)의 제1 영역은 반극성(semi-polar)면으로 R(1102)면과 대응될 수 있다.
상기 제3 반도체층(71)의 제1 영역의 두께는 제2 영역의 두께보다 얇을 수 있다. 상기 제1 영역과 제2 영역 사이의 비율은 1:50 내지 1:2일 수 있다. 구체적으로 상기 제1 영역과 제2 영역 사이의 비율은 1:5 내지 3:10일 수 있다.
예컨대 상기 제3 반도체층(71)의 제1 영역의 두께는 1㎚ 내지 50㎚일 수 있다. 보다 구체적으로 상기 제3 반도체층(71)의 제1 영역의 두께는 1㎚ 내지 5㎚일 수 있다. 상기 제3 반도체층(71)의 제1 영역의 두께가 1㎚ 미만일 경우, 얇은 두께에 의해 전자가 통과하여 전자 차단 기능이 저하될 수 있다. 상기 제3 반도체층(71)의 제1 영역의 두께가 50㎚ 초과일 경우, 알루미늄 조성을 포함하는 반도체층의 두께가 증가함에 따라 알루미늄 조성에 의해 결정 품질이 저하될 수 있다.
상기 제3 반도체층(71)은 단층 또는 다층으로 형성될 수 있다. 상기 제3 반도체층(71)이 다층인 경우, 초격자 구조를 포함할 수 있으며, 상기 초격자 구조는 알루미늄 조성이 다른 AlGaN/AlGaN의 적층 구조이거나, AlGaN/GaN의 초격자 구조를 포함할 수 있다. 상기 제3 반도체층(71)의 초격자 구조는 비 정상적으로 전압에 포함된 전류를 확산시켜 주어, 활성층(50)을 보호할 수 있다.
<제4 반도체층>
상기 제4 반도체층(72)은 상기 제3 반도체층(71) 상에 배치될 수 있다. 상기 제4 반도체층(72)은 상기 제3 반도체층(71)과 제5 반도체층(73) 사이에 배치될 수 있다.
상기 제4 반도체층(72) 은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제4 반도체층(72)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제4 반도체층(72)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 실시 예의 상기 제4 반도체층(72)은 GaN를 일 예로 설명하도록 한다. 상기 제4 반도체층(72) 언도프트 반도체층일 수 있으나, 이에 한정되는 것은 아니다.
상기 제4 반도체층(72)은 상기 제3 및 제5 반도체층(71, 73)보다 낮은 밴드갭을 포함할 수 있다. 상기 제4 반도체층(72)은 상기 제3 및 제5 반도체층(71, 73) 사이에 배치되어 상기 제3 및 제5 반도체층(71, 73)보다 낮은 밴드갭에 의한 2DHG(2-dimensional hole gas) 효과에 의해 정공주입 효율을 증대시킬 수 있다.
상기 제4 반도체층(72)은 V피트(V)을 포함할 수 있다. 상기 제4 반도체층(72)의 제1 영역은 상기 V피트(V)상에 배치될 수 있다. 또한, 상기 제4 반도체층(72)의 제2 영역은 상기 V피트(V)의 외곽에 배치될 수 있다. 상기 제4 반도체층(72)의 제2 영역은 제1 영역보다 위에 배치되고, 제1 방향으로 평평한 면을 포함할 수 있다. 상기 제4 반도체층(72)의 제1 영역은 제2 영역보다 얇은 두께를 가질 수 있다.
상기 제4 반도체층(72)의 제2 영역은 극성(polar)면으로 C(0001)면과 대응될 수 있고, 상기 제4 반도체층(72)의 제1 영역은 반극성(semi-polar)면으로 R(1102)면과 대응될 수 있다.
<제5 반도체층>
제5 반도체층(73)은 상기 제4 반도체층(72) 상에 배치될 수 있다. 상기 제5 반도체층(73)은 제6 반도체층(60)으로부터 수직방향으로 진행하는 정공을 블록킹하는 전류 블로킹 기능을 포함할 수 있다. 상기 제5 반도체층(73)은 V피트(V)을 통한 정공이 주입되도록 유도하여 캐리어 주입 효율을 향상시킬 수 있다.
이를 위해 상기 제5 반도체층(73)은 V피트(V)을 포함할 수 있다. 상기 제5 반도체층(73)의 제1 영역(73S)은 상기 V피트(V)상에 배치될 수 있다. 또한, 상기 제5 반도체층(73)의 제2 영역(73T)은 상기 V피트(V)의 외곽에 배치될 수 있다. 상기 제5 반도체층(73)의 제2 영역(73T)은 상기 제5 반도체층(73)의 제1 영역(73S)보다 위에 배치되고, 제1 방향으로 평평한 면을 포함할 수 있다. 상기 제5 반도체층(73)의 제1 영역(73S)은 상기 제2 영역(73T)보다 얇은 두께를 가질 수 있다. 실시 예는 상기 제2 영역(73T)보다 얇은 제1 영역(73S)을 포함하는 제5 반도체층(73)에 의해 V피트(V)을 통한 정공 주입을 유도하여 발광 효율을 향상시킬 수 있다.
상기 제5 반도체층(73)의 제2 영역(73T)은 극성(polar)면으로 C(0001)면과 대응될 수 있고, 상기 제5 반도체층(73)의 제1 영역(73S)은 반극성(semi-polar)면으로 R(1102)면과 대응될 수 있다.
상기 제5 반도체층(73)의 제1 영역(73S)의 두께가 t1, 제2 영역(73T)의 두께가 t2인 경우, t1<t2의 관계를 가질 수 있다. 상기 t1:t2 비율은 1:50 내지 1:2일 수 있다. 구체적으로 상기 t1:t2 비율은 1:5 내지 3:10일 수 있다.
예컨대 상기 제5 반도체층(73)의 제1 영역(73S)의 두께는 1㎚ 내지 50㎚일 수 있다. 보다 구체적으로 상기 제5 반도체층(73)의 제1 영역(73S)의 두께는 1㎚ 내지 5㎚일 수 있다. 상기 제5 반도체층(73)의 제1 영역(73S)의 두께가 1㎚ 미만일 경우, 얇은 두께에 의해 전자가 통과하여 전자 차단 기능이 저하될 수 있다. 상기 제5 반도체층(73)의 제1 영역(73S)의 두께가 50㎚ 초과일 경우, 알루미늄 조성을 포함하는 반도체층의 두께가 증가함에 따라 알루미늄 조성에 의해 결정 품질이 저하될 수 있다.
상기 제5 반도체층(73)은 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제5 반도체층(73)은 예컨대 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0<y≤≤1, 0<x+y≤≤1)의 조성식을 포함할 수 있다. 상기 제5 반도체층(73)은 상기 활성층(50)의 장벽층보다 넓은 밴드 갭을 갖는 AlN계 반도체로 형성될 수 있다. 예컨대 상기 AlN계 반도체는 AlN, AlGaN, InAlGaN, 및 AlInN계 반도체 중 적어도 하나를 포함할 수 있다. 상기 제5 반도체층(73)은 상기 제3 반도체층(71)보다 넓은 밴드 갭을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제5 반도체층(73)의 밴드 갭은 상기 제3 반도체층(71)의 밴드 갭과 같을 수 있다. 상기 제5 반도체층(73)은 언도프트 반도체층일 수 있으나, 이에 한정되는 것은 아니다.
예컨대 상기 제5 반도체층(73)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 또한, 상기 제5 반도체층(73)은 Mg, Zn, Ca, Sr, Ba등과 같은 p형 도펀트를 포함하는 p형 반도체층일 수 있다. 또한, 상기 제5 반도체층(73)은 산화물 또는 카본을 포함하는 절연층일 수도 있다.
상기 제5 반도체층(73)은 단층 또는 다층으로 형성될 수 있다. 상기 제5 반도체층(73)이 다층인 경우, 초격자 구조를 포함할 수 있으며, 상기 초격자 구조는 알루미늄 조성이 다른 AlGaN/AlGaN의 적층 구조이거나, AlGaN/GaN의 초격자 구조를 포함할 수 있다. 상기 제5 반도체층(73)의 초격자 구조는 비 정상적으로 전압에 포함된 전류를 확산시켜 주어, 활성층(50)을 보호할 수 있다.
<제6 반도체층>
상기 제6 반도체층(60)은 상기 제5 반도체층(73) 상에 배치될 수 있다. 상기 제6 반도체층(60)은 단층 또는 다층일 수 있다. 상기 제6 반도체층(60)은 상면이 평탄할 수 있다. 상기 제6 반도체층(60)은 상기 V피트(V) 상에 배치될 수 있다.
상기 제6 반도체층(60)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제6 반도체층(60)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제6 반도체층(60)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제6 반도체층(60)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 갖는 p형 반도체층일 수 있다.
실시 예의 상기 제1 반도체층(40)은 n형 반도체층, 상기 제6 반도체층(60)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않으며, 상기 제1 반도체층(40)이 p형 반도체층, 상기 제6 반도체층(60)은 n형 반도체층일 수 있다. 또한, 상기 제6 반도체층(60) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)이 형성될 수 있다. 이에 따라 실시 예의 반도체 소자(101)는 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
실시 예의 반도체 소자(101)는 활성층(50) 상에 제3 내지 제5 반도체층(71, 72, 73)이 배치되어 수직방향의 캐리어 주입을 줄이고, V피트(V)을 통한 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
실시 예의 반도체 소자(101)는 C(0001)면과 대응되는 제2 영역(73T)과 R(1102)면과 대응되는 제1 영역(73S)의 두께 비율이 1:50 내지 1:2의 제5 반도체층(73)을 포함하여, 2DHG(2-dimensional hole gas) 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트(V)을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
도 5 내지 도 9는 실시 예의 반도체 소자의 제조방법을 도시한 도면이다.
도 5를 참조하면, 실시 예는 기판(20) 상에 버퍼층(30) 및 제1 반도체층(40)이 형성될 수 있다.
기판(20)은 성장 장비에 로딩되고, 그 위에 3족-5족 또는 2족-6족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등이 채용될 수 있으며, 이러한 장비로 한정되지는 않는다.
상기 기판(20)은 도전성 기판 또는 절연성 기판 등일 수 있다. 예를 들어, 상기 성장 기판(20)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 어느 하나로 선택될 수 있다.
상기 버퍼층(30)은 상기 기판(20)상에 형성될 수 있다. 상기 버퍼층(30)은 3족-5족 또는 2족-6족의 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(30)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(30)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.
상기 제1 반도체층(40)은 상기 버퍼층(30) 상에 형성될 수 있다. 상기 제1 반도체층(40)은 족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 반도체층(40)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 반도체층(40)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1 반도체층(40)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
도 6을 참조하면, 제2 반도체층(41)은 상기 제1 반도체층(40) 상에 1000℃이하의 저온에서 2D(dimension) 성장되어 다수의 전위(TD) 상에 V피트(V)을 포함할 수 있다. 상기 V피트(V)의 하부 꼭지점은 상기 전위(TD) 각각에 대응될 수 있다. 구체적으로 상기 V피트(V)의 하부 꼭지점은 상기 전위(TD)와 접할 수 있다.
상기 제2 반도체층(41)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제2 반도체층(41)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제2 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
도 6을 참조하면, 제7 반도체층(43)은 상기 제2 반도체층(41) 상에 형성될 수 있다. 상기 활성층(50)은 상기 제2 반도체층(41) 상에 형성될 수 있다.
상기 제7 반도체층(43) 및 상기 활성층(50)은 1000℃이하의 저온에서 성장되어 V피트(V)을 포함할 수 있다.
상기 제7 반도체층(43) 및 상기 활성층(50)은 C(0001)면과 대응되는 제2 영역보다 R(1102)면과 대응되는 제1 영역의 두께가 얇게 형성될 수 있다.
상기 활성층(50)은 화합물 반도체로 구현될 수 있다. 상기 활성층(50)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(50)이 다중 우물 구조로 구현된 경우, 상기 활성층(50)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다. 상기 복수의 우물층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층/장벽층은 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함할 수 있다.
제7 반도체층(43)은 복수의 페어를 포함하는 초격자 구조로 형성될 수 있다. 예컨대 상기 제7 반도체층(43)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 적어도 2 이상의 반도체층이 복수의 페어로 교번될 수 있다. 예컨대 상기 제7 반도체층(43)은 복수의 페어를 포함하는 InGaN/GaN일 수 있다.
도 8을 참조하면, 제3 내지 제5 반도체층(71, 72, 73)은 상기 활성층(50) 상에 형성될 수 있다.
상기 제3 내지 제5 반도체층(71, 72, 73)은 1000℃이하의 저온에서 성장되어 V피트(V)을 포함할 수 있다.
상기 제3 내지 제5 반도체층(71, 72, 73)은 C(0001)면과 대응되는 제2 영역보다 R(1102)면과 대응되는 제1 영역의 두께가 얇게 형성될 수 있다.
제3 반도체층(71)은 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제3 반도체층(71)은 예컨대 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0<y≤≤1, 0<x+y≤≤1)의 조성식을 포함할 수 있다. 상기 제3 반도체층(71)은 상기 활성층(50)의 장벽층보다 넓은 밴드 갭을 갖는 AlN계 반도체로 형성될 수 있다. 상기 AlN계 반도체는, AlN, AlGaN, InAlGaN, 및 AlInN계 반도체 중 적어도 하나를 포함할 수 있다. 상기 제3 반도체층(71)은 Mg, Zn, Ca, Sr, Ba등과 같은 p형 도펀트를 포함하는 p형 반도체층일 수 있다.
상기 제3 반도체층(71)의 제1 영역과 제2 영역 사이의 비율은 1:50 내지 1:2일 수 있다. 구체적으로 상기 제1 영역과 제2 영역 사이의 비율은 1:5 내지 3:10일 수 있다.
예컨대 상기 제3 반도체층(71)의 제1 영역의 두께는 1㎚ 내지 50㎚일 수 있다. 보다 구체적으로 상기 제3 반도체층(71)의 제1 영역의 두께는 1㎚ 내지 5㎚일 수 있다. 상기 제3 반도체층(71)의 제1 영역의 두께가 1㎚ 미만일 경우, 얇은 두께에 의해 전자가 통과하여 전자 차단 기능이 저하될 수 있다. 상기 제3 반도체층(71)의 제1 영역의 두께가 50㎚ 초과일 경우, 알루미늄 조성을 포함하는 반도체층의 두께가 증가함에 따라 알루미늄 조성에 의해 결정 품질이 저하될 수 있다.
상기 제3 반도체층(71)은 단층 또는 다층으로 형성될 수 있다. 상기 제3 반도체층(71)이 다층인 경우, 초격자 구조를 포함할 수 있으며, 상기 초격자 구조는 알루미늄 조성이 다른 AlGaN/AlGaN의 적층 구조이거나, AlGaN/GaN의 초격자 구조를 포함할 수 있다. 상기 제3 반도체층(71)의 초격자 구조는 비 정상적으로 전압에 포함된 전류를 확산시켜 주어, 활성층(50)을 보호할 수 있다.
상기 제4 반도체층(72)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제4 반도체층(72)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제4 반도체층(72)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 실시 예의 상기 제4 반도체층(72)은 GaN를 일 예로 설명하도록 한다. 상기 제4 반도체층(72) 언도프트 반도체층일 수 있으나, 이에 한정되는 것은 아니다.
상기 제4 반도체층(72)은 상기 제3 및 제5 반도체층(71, 73)보다 낮은 밴드갭을 포함할 수 있다. 상기 제4 반도체층(72)은 상기 제3 및 제5 반도체층(71, 73) 사이에 배치되어 상기 제3 및 제5 반도체층(71, 73)보다 낮은 밴드갭에 의한 2DHG(2-dimensional hole gas) 효과에 의해 정공주입 효율을 증대시킬 수 있다.
상기 제5 반도체층(73)은 수직방향으로 진행하는 정공을 블록킹하는 전류 블로킹 기능을 포함할 수 있다. 상기 제5 반도체층(73)은 V피트(V)을 통한 정공이 주입되도록 유도하여 캐리어 주입 효율을 향상시킬 수 있다.
상기 제5 반도체층(73)의 제1 영역(73S)은 상기 V피트(V)상에 배치될 수 있다. 또한, 상기 제5 반도체층(73)의 제2 영역(73T)은 상기 V피트(V)의 외곽에 배치될 수 있다. 상기 제5 반도체층(73)의 제2 영역(73T)은 상기 제5 반도체층(73)의 제1 영역(73S)보다 위에 배치되고, 제1 방향으로 평평한 면을 포함할 수 있다.
실시 예는 상기 제2 영역(73T)보다 얇은 제1 영역(73S)을 포함하는 제5 반도체층(73)에 의해 V피트(V)을 통한 정공 주입을 유도하여 발광 효율을 향상시킬 수 있다.
상기 제5 반도체층(73)의 제1 영역(73S)의 두께가 t1, 제2 영역(73T)의 두께가 t2인 경우, t1<t2의 관계를 가질 수 있다. 상기 t1:t2 비율은 1:50 내지 1:2일 수 있다. 구체적으로 상기 t1:t2 비율은 1:5 내지 3:10일 수 있다.
예컨대 상기 제5 반도체층(73)의 제1 영역(73S)의 두께는 1㎚ 내지 50㎚일 수 있다. 보다 구체적으로 상기 제5 반도체층(73)의 제1 영역(73S)의 두께는 1㎚ 내지 5㎚일 수 있다. 상기 제5 반도체층(73)의 제1 영역(73S)의 두께가 1㎚ 미만일 경우, 얇은 두께에 의해 전자가 통과하여 전자 차단 기능이 저하될 수 있다. 상기 제5 반도체층(73)의 제1 영역(73S)의 두께가 50㎚ 초과일 경우, 알루미늄 조성을 포함하는 반도체층의 두께가 증가함에 따라 알루미늄 조성에 의해 결정 품질이 저하될 수 있다.
상기 제5 반도체층(73)은 예컨대 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제5 반도체층(73)은 예컨대 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0<y≤≤1, 0<x+y≤≤1)의 조성식을 포함할 수 있다. 상기 제5 반도체층(73)은 상기 활성층(50)의 장벽층보다 넓은 밴드 갭을 갖는 AlN계 반도체로 형성될 수 있다. 예컨대 상기 AlN계 반도체는 AlN, AlGaN, InAlGaN, 및 AlInN계 반도체 중 적어도 하나를 포함할 수 있다. 상기 제5 반도체층(73)은 상기 제3 반도체층(71)보다 넓은 밴드 갭을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제5 반도체층(73)의 밴드 갭은 상기 제3 반도체층(71)의 밴드 갭과 같을 수 있다. 상기 제5 반도체층(73)은 언도프트 반도체층일 수 있으나, 이에 한정되는 것은 아니다.
예컨대 상기 제5 반도체층(73)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 또한, 상기 제5 반도체층(73)은 Mg, Zn, Ca, Sr, Ba등과 같은 p형 도펀트를 포함하는 p형 반도체층일 수 있다. 또한, 상기 제5 반도체층(73)은 산화물 또는 카본을 포함하는 절연층일 수도 있다.
상기 제5 반도체층(73)은 단층 또는 다층으로 형성될 수 있다. 상기 제5 반도체층(73)이 다층인 경우, 초격자 구조를 포함할 수 있으며, 상기 초격자 구조는 알루미늄 조성이 다른 AlGaN/AlGaN의 적층 구조이거나, AlGaN/GaN의 초격자 구조를 포함할 수 있다. 상기 제5 반도체층(73)의 초격자 구조는 비 정상적으로 전압에 포함된 전류를 확산시켜 주어, 활성층(50)을 보호할 수 있다.
도 9를 참조하면, 제6 반도체층(60)은 상기 제5 반도체층(73) 상에 형성될 수 있다. 상기 제6 반도체층(60)은 2차원 성장의 강화를 통해 V피트(V)이 메워져 머지(Merge)시킬 수 있다.
상기 제6 반도체층(60)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제6 반도체층(60)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제6 반도체층(60)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제6 반도체층(60)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 갖는 p형 반도체층일 수 있다.
실시 예의 상기 제1 반도체층(40)은 n형 반도체층, 상기 제6 반도체층(60)은 p형 반도체층으로 구현할 수 있으나 이에 한정되지 않으며, 상기 제1 반도체층(40)이 p형 반도체층, 상기 제6 반도체층(60)은 n형 반도체층일 수 있다. 또한, 상기 제6 반도체층(60) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)이 형성될 수 있다. 이에 따라 실시 예의 반도체 소자(101)는 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
실시 예의 반도체 소자(101)는 활성층(50) 상에 제3 내지 제5 반도체층(71, 72, 73)이 배치되어 수직방향의 캐리어 주입을 줄이고, V피트(V)을 통한 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
실시 예의 반도체 소자(101)는 C(0001)면과 대응되는 제2 영역(73T)과 R(1102)면과 대응되는 제1 영역(73S)의 두께 비율이 1:50 내지 1:2의 제5 반도체층(73)을 포함하여, 2DHG(2-dimensional hole gas) 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트(V)을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
도 10은 전극을 포함하는 수평 타입 발광소자를 도시한 도면이다.
도 10에 도시된 바와 같이, 수평 타입 반도체 소자(101)는 도 1 내지 도 9에 개시된 구성과 대응되는 구성은 동일한 부호를 병기하고, 도 1 내지 도 9에 기술적 특징을 채용할 수 있다.
도 1 및 도 10에 도시된 바와 같이, 수평 타입 반도체 소자(101)는 제1 전극(191) 및 제2 전극(195)을 포함할 수 있다. 상기 제1 전극(191)은 제1 반도체층(40)과 전기적으로 연결될 수 있다. 상기 제2 전극(195)는 상기 제6 반도체층(60)과 전기적으로 연결될 수 있다. 상기 제1 전극(191)은 상기 제1 반도체층(40) 상에 배치될 수 있고, 상기 제2 전극(195)은 제6 반도체층(70) 위에 배치될 수 있다.
상기 제1 전극(191) 및 상기 제2 전극(195)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1 전극(191) 및 제2 전극(195)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 전극(193) 및 제2 전극(195)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
여기서, 상기 제2 전극(195)과 제6 반도체층(60) 사이에는 오믹 기능을 갖는 도전층(80)이 배치될 수 있다.
상기 도전층(80)은 적어도 하나의 전도성 물질을 포함할 수 있다. 상기 도전층(80)은 단층 또는 다층일 수 있다. 상기 도전층(80)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 도전층(80)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 도전층(80)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다.
상기 도전층(80) 상에는 절연층(180)이 배치될 수 있다. 상기 절연층(180)은 상기 도전층(80), 상기 제3 내지 6 반도체층(43, 90, 45, 60) 및 활성층(50)의 측면 상에 배치될 수 있다. 또한, 상기 절연층(180)은 제4 반도체층(90)으로부터 노출된 상기 제2 반도체층(41) 상면 상에 배치될 수 있으며, 제1 및 제2 전극(191, 195)과 직접 접할 수 있다. 상기 절연층(180)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(180)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 상기 절연층(180)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 11은 전극을 포함하는 수직 타입 발광소자를 도시한 도면이다.
도 11에 도시된 바와 같이, 반도체 소자(102)는 도 1 내지 도 10에 개시된 구성과 대응되는 구성은 동일한 부호를 병기하고, 도 1 내지 도 10에 기술적 특징을 채용할 수 있다.
도 9에 도시된 바와 같이, 반도체 소자(102)는 제1 반도체층(40) 상에 제1 전극(291) 및 상기 제1 전극(291)의 반대편에 배치된 제2 전극(295)을 포함할 수 있다.
상기 제2 전극(295)은 제6 반도체층(60) 아래에 배치되며, 도전층(281), 반사층(297), 본딩층(298) 및 지지 부재(299)를 포함할 수 있다.
상기 도전층(281)은 상기 제6 반도체층(60) 상에 배치될 수 있다. 상기 도전층(281)은 상기 제6 반도체층(60)과 오믹 접촉될 수 있고, 적어도 하나의 전도성 물질을 포함할 수 있다. 상기 도전층(281)은 단층 또는 다층일 수 있다.
상기 도전층(281)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 도전층(281)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 도전층(281)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다.
상기 반사층(297)은 상기 도전층(281) 상에 배치될 수 있다. 상기 반사층(297)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다.
상기 본딩층(298)은 상기 반사층(297) 상에 배치될 수 있다. 상기 본딩층(298)은 지지 부재(299)와 상기 반사층(297) 사이에 배치될 수 있다. 상기 본딩층(298)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 지지 부재(299)는 상기 본딩층(298) 상에 배치될 수 있다. 상기 지지 부재(299)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(299)는 다른 예로서, 전도성 시트로 구현될 수 있다.
상기 제6 반도체층(60)과 제2 전극(295) 사이에 채널층(283) 및 전류 블록킹층(285)이 배치될 수 있으나, 구조를 한정하는 것은 아니다.
상기 채널층(283)은 상기 제6 반도체층(60)의 하면 에지영역에 배치될 수 있고, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(283)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(283)의 내측부는 상기 제6 반도체층(60) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.
상기 전류 블록킹층(285)은 제6 반도체층(60)과 반사층(297) 사이에 배치될 수 있다. 상기 전류 블록킹층(285)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(285)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(285)은 반도체층 위에 배치된 제1 전극(291)과 상기 반도체층의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(285)은 상기 제1 및 제2 전극(291, 295)의 최단 거리로 진행하는 전류를 차단하고 다른 경로로 유도함으로써, 전류 퍼짐(current spreading) 효과를 구현할 수 있다. 상기 전류 블록킹층(285)은 하나 또는 복수로 배치될 수 있으며, 제1 전극(291)과 수직 방향으로 적어도 일부 또는 전 영역이 중첩될 수 있다.
여기서, 상기 제1 반도체층(40)의 상면에는 러프니스와 같은 광 추출 구조(미도시)가 형성될 수 있다. 상기 제1 반도체층(40)의 상부, 제1 내지 제6 반도체층(40, 41, 90, 43, 45) 및 활성층(50)의 측부, 및 채널층(283) 상에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
도 10 및 도 11에 도시된 수평타입 및 수직타입 반도체 소자(101, 102)는 활성층(50) 상에 제3 내지 제5 반도체층(71, 72, 73)이 배치되어 수직방향의 캐리어 주입을 줄이고, V피트(V)을 통한 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
실시 예의 반도체 소자(101)는 C(0001)면과 대응되는 제2 영역(73T)과 R(1102)면과 대응되는 제1 영역(73S)의 두께 비율이 1:50 내지 1:2의 제5 반도체층(73)을 포함하여, 2DHG(2-dimensional hole gas) 효과에 의해 정공주입 효율을 증대시킴과 동시에 V피트(V)을 통해서 주입되는 캐리어 주입을 증대시켜 발광 효율을 향상시킬 수 있다.
도 12은 도 10 및 도 11의 발광소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 12에 도시된 바와 같이, 발광 소자 패키지는 캐비티(315)를 갖는 몸체(311), 상기 몸체(311) 내에 배치된 제1 리드 프레임(321) 및 제2 리드 프레임(323), 발광 소자(101, 102), 와이어들(331) 및 몰딩 부재(341)를 포함할 수 있다.
상기 몸체(311)는 전도성 또는 절연성의 재질을 포함할 수 있다. 상기 몸체(311)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 상기 몸체(311)는 폴리프탈아미드(PPA: Polyphthalamide), 또는 에폭시와 같은 수지 재질을 포함할 수 있다.
상기 몸체(311)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(cavity)(315)를 갖는다. 상기 캐비티(315)는 상기 몸체(311)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 리드 프레임(321)은 상기 캐비티(315)의 바닥 영역 중 제1 영역에 배치되며, 상기 제2리드 프레임(323)은 상기 캐비티(315)의 바닥 영역 중 제2 영역에 배치된다. 상기 제1 리드 프레임(321)과 상기 제2 리드 프레임(323)은 상기 캐비티(315) 내에서 서로 이격될 수 있다.
상기 제1 및 제2 리드 프레임(321, 323)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있으며, 단일 금속층 또는 다층 금속층으로 형성될 수 있다.
상기 발광 소자(101)은 상기 제1 및 제2 리드 프레임(321, 223) 중 적어도 하나의 위에 배치될 수 있으며, 예컨대 제1 리드 프레임(321)위에 배치되고, 와이어(331)로 제1 및 제2 리드 프레임(321, 223)과 연결된다.
상기 발광 소자(101, 102)는 가시광선 대역부터 자외선 대역의 범위 중에서 선택적으로 발광할 수 있으며, 예컨대 레드 LED 칩, 블루 LED 칩, 그린 LED 칩, 엘로우 그린(yellow green) LED 칩 중에서 선택될 수 있다. 상기 발광 칩(101, 102)은 3족-5족 또는 2족-6족의 화합물 반도체를 포함할 수 있다. 상기 발광 소자(101, 102)는 도 1 내지 도 8의 기술적 특징을 채용할 수 있다.
상기 몸체(311)의 캐비티(315)에는 몰딩 부재(341)가 배치되며, 상기 몰딩 부재(341)는 실리콘 또는 에폭시와 같은 투광성 수지층을 포함하며, 단층 또는 다층으로 형성될 수 있다. 상기 몰딩 부재(341) 또는 상기 발광 소자(101, 102) 상에는 방출되는 빛의 파장을 변화하기 위한 형광체를 포함할 수 있으며, 상기 형광체는 발광 소자(101, 102)에서 방출되는 빛의 일부를 여기시켜 다른 파장의 빛으로 방출하게 된다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 몰딩 부재(341)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 몸체(311)의 상부에는 렌즈가 더 형성될 수 있으며, 상기 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 발광 소자(101, 102)가 방출하는 빛의 배광(light distribution)을 조절할 수 있다.
상기 발광 소자 패키지 내에는 보호 소자가 배치될 수 있다. 상기 보호 소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.
상기 발광소자 패키지는 실리콘 원자의 농도비가 높은 Si-rich의 제4 반도체층을 이용하여 전위결함(TD)이 없는 제2 V피트를 포함하여 캐리어 주입효율을 향상시킬 수 있다. 즉, 실시 예는 전위결함(TD) 밀도가 1E8/㎠ 이하의 고품질의 템플릿에서 발생할 수 있는 동작전압 상승 및 캐리어 주입 효율 저하를 개선할 수 있다.
또한, 실시 예의 발광소자 패키지는 상기 제2 V피트를 포함하여 캐리어 주입효율 향상과 동시에 발광면적 감소를 최소화하여 발광효율을 향상시킬 수 있다.
상술한 발광소자 패키지는 조명 시스템의 광원으로 사용될 수 있다. 상기 발광소자 패키지는 예컨대 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다. 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
20: 기판
30: 버퍼층
40: 제1 반도체층
41: 제2 반도체층
71: 제3 반도체층
72: 제4 반도체층
73: 제5 반도체층
50: 활성층
60: 제6 반도체층
43: 제7 반도체층
80: 도전층
V: V피트
30: 버퍼층
40: 제1 반도체층
41: 제2 반도체층
71: 제3 반도체층
72: 제4 반도체층
73: 제5 반도체층
50: 활성층
60: 제6 반도체층
43: 제7 반도체층
80: 도전층
V: V피트
Claims (12)
- 제1 반도체층;
상기 제1 반도체층 상에 배치되고, V피트을 포함하는 제2 반도체층;
상기 제2 반도체층 상에 배치된 활성층;
상기 활성층 상에 상기 활성층보다 넓은 밴드 갭을 갖는 제3 반도체층;
상기 제3 반도체층 상에 상기 제3 반도체층보다 얇은 밴드 갭을 갖는 제4 반도체층; 및
상기 제4 반도체층 상에 상기 제4 반도체층보다 넓은 밴드 갭을 갖는 제5 반도체층을 포함하고,
상기 제3 반도체층 및 상기 제5 반도체층은 알루미늄 조성을 포함하고,
상기 제5 반도체층은 상기 제3 반도체층과 같거나 넓은 밴드 갭을 가지고,
상기 제3 반도체층 및 상기 제5 반도체층은 V-피트, 상기 V-피트 상에 배치된 제1 영역 및 상기 V-피트 외각에 배치된 제2 영역을 포함하고,
상기 제3 반도체층의 제1 영역의 두께와 상기 제3 반도체층의 제2 영역의 두께의 비율은 1:50 내지 3:10이고,
상기 제5 반도체층의 제1 영역의 두께와 상기 제5 반도체층의 제2 영역의 두께의 비율은 1:50 내지 3:10이고,
상기 제3 반도체층의 제1 영역의 두께 및 상기 제5 반도체 층의 제1 영역의 두께는 1nm 내지 50nm인 반도체 소자.
- 삭제
- 삭제
- 삭제
- 제1 항에 있어서,
상기 제5 반도체층은 AlN, AlGaN, InAlGaN, 및 AlInN 중 적어도 하나를 포함하는 언도프트 반도체층을 포함하는 반도체 소자.
- 제1 항에 있어서,
상기 제5 반도체층은 n형 도펀트가 도핑된 n형 반도체층 또는 p형 도펀트를 포함하는 p형 반도체층 또는 산화물 또는 카본을 포함하는 절연층 중 어느 하나를 포함하는 반도체 소자.
- 제1 항에 있어서,
상기 제5 반도체층은 초격자 구조를 포함하고, 상기 초격자 구조는 AlGaN/AlGaN 또는 AlGaN/GaN를 포함하는 반도체 소자.
- 삭제
- 제1 항에 있어서,
상기 제3 반도체층은 AlN, AlGaN, InAlGaN, 및 AlInN 중 적어도 하나를 포함하는 반도체 소자.
- 삭제
- 제1 항에 있어서,
상기 제4 반도체층은 V-피트, 상기 V-피트 상에 배치된 상기 제4 반도체층의 제1 영역 및 상기 V-피트 외각에 배치된 상기 제4 반도체층의 제2 영역을 포함하고,
상기 제4 반도체층의 제1 영역의 두께는 상기 제4 반도체층의 제2 영역의 두께보다 얇고,
상기 제4 반도체층의 제2 영역은 상기 제4 반도체층의 제1 영역 위에 배치되고,
상기 제4 반도체층은 언도프트 반도체층인 반도체 소자.
- 삭제
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