KR20190109848A - 반도체 소자 - Google Patents

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KR20190109848A
KR20190109848A KR1020180031424A KR20180031424A KR20190109848A KR 20190109848 A KR20190109848 A KR 20190109848A KR 1020180031424 A KR1020180031424 A KR 1020180031424A KR 20180031424 A KR20180031424 A KR 20180031424A KR 20190109848 A KR20190109848 A KR 20190109848A
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정영규
정성호
구지현
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엘지이노텍 주식회사
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Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 제1 전극 상에 배치되는 제1 패드; 및 상기 제2 전극 상에 배치되는 제2 패드;을 포함하고, 상기 반도체 구조물은, 상기 제1 도전형 반도체층의 일부 영역까지 관통하는 그루브를 포함하고, 상기 제1 전극은, 상기 그루브에 노출된 상기 제1 도전형 반도체층 상에 배치되는 제1 컨택층; 상기 제1 컨택층 상에 배치되는 제1 반사층; 및상기 제1 반사층 상에 배치되는 제1 캡핑층을 포함하고, 상기 제1 반사층의 상면은 상기 노출된 제1 도전형 반도체층으로부터 높이가 상기 노출된 제1 도전형 반도체층으로부터 상기 활성층의 하면의 높이보다 크고, 상기 제1 패드와 상기 제2 패드는 제1 방향으로 이격 배치되고, 상기 제1 전극은 제1-2 전극 및 상기 제1-2 전극에서 상기 제1 방향으로 연장되는 복수 개의 제1-1 전극을 포함하고, 인접한 제1-1 전극 사이의 최소 폭과 상기 인접한 제1-1 전극 사이에 배치된 활성층의 최소 폭의 길이 비는 1:0.45 내지 1:0.91인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 전극의 반사층의 노출 면적이 커져 신뢰성이 저하되는 문제가 존재한다.
실시예는 광을 생성하는 반도체 소자를 제공한다.
또한, 신뢰성이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 제1 전극 상에 배치되는 제1 패드; 및 상기 제2 전극 상에 배치되는 제2 패드;을 포함하고, 상기 반도체 구조물은, 상기 제1 도전형 반도체층의 일부 영역까지 관통하는 그루브를 포함하고, 상기 제1 전극은, 상기 그루브에 노출된 상기 제1 도전형 반도체층 상에 배치되는 제1 컨택층; 상기 제1 컨택층 상에 배치되는 제1 반사층; 및 상기 제1 반사층 상에 배치되는 제1 캡핑층을 포함하고, 상기 제1 반사층의 상면은 상기 노출된 제1 도전형 반도체층으로부터 높이가 상기 노출된 제1 도전형 반도체층으로부터 상기 활성층의 하면의 높이보다 크고, 상기 제1 패드와 상기 제2 패드는 제1 방향으로 이격 배치되고, 상기 제1 전극은 제1-2 전극 및 상기 제1-2 전극에서 상기 제1 방향으로 연장되는 복수 개의 제1-1 전극을 포함하고, 인접한 제1-1 전극 사이의 최소 폭과 상기 인접한 제1-1 전극 사이에 배치된 활성층의 최소 폭의 길이 비는 1:0.45 내지 1:0.91이다.
상기 그루브는 바닥면; 및 경사면을 포함하고,
상기 바닥면은 상기 노출된 제1 도전형 반도체층의 최하면이고,
상기 경사면은 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층이 노출되는 면일 수 있다.
상기 바닥면으로부터 상기 제1 전극의 높이와 상기 제1 반사층의 높이의 높이 비는 1:0.4 내지 1:0.9일 수 있다.
상기 제1 전극 상에 배치되는 제1 패드; 및
상기 제2 전극 상에 배치되는 제2 패드를 더 포함할 수 있다.
상기 제1 반사층을 둘러싸는 패시베이션층을 더 포함할 수 있다.
실시예에 따르면, 광을 생성하는 반도체 소자를 구현할 수 있다.
또한, 방열 효율이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 단면도이고,
도 2는 도 1에서 K부분의 확대도이고,
도 3은 다른 실시예에 따른 반도체 소자의 평면도이고,
도 4는 도 3에서 AA'로 절단된 단면을 도시한 단면도이고,
도 5는 도 4에서 L부분의 확대도이고,
도 6은 또 다른 실시예에 따른 반도체 소자의 평면도이고,
도 7은 도 7에서 BB'로 절단된 단면을 도시한 단면도이고,
도 8은 도 7에서 M부분의 확대도이고,
도 9는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 실시예에 따른 반도체 소자의 단면도이고, 도 2는 도 1에서 K부분의 확대도이다.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자(100A)는 기판(110), 기판(110) 상에 배치되는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 반도체 구조물(120), 제1 도전형 반도체층(121) 상에 배치되는 제1 전극(131), 제2 도전형 반도체층(123) 상에 배치되는 제2 전극(132)을 포함할 수 있다.
먼저, 기판(110)은 실시예에 따른 반도체 소자(100A)의 하부에 배치되어, 반도체 구조물(120)을 지지할 수 있다. 기판(110)은　사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다. 예컨대, 기판(110)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 또는 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, ZnO, Sic 등) 중 적어도 하나를 포함할 수도 있다.
반도체 구조물(120)은 기판(110) 상에 배치될 수 있다. 기판(110)과 반도체 구조물(120) 사이에 버퍼층(미도시됨)이 형성될 수 있다. 버퍼층(미도시됨)은 반도체 구조물(120)과 기판(110) 사이의 격자 상수의 차이를 감소시킬 수 있다. 예컨대, 버퍼층(미도시됨)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 적어도 어느 하나를 포함하는 화합물 반도체층일 수 있다.
반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함할 수 있다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제1 도전형 반도체층(121)은 p형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 복수의 우물층(미도시됨)과 복수의 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)은 제1 도전형 반도체층(121)을 통해서 주입되는 제1 캐리어(전자 또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 제2 캐리어(정공 또는 전자)가 만나는 층이다. 전도대의 제1 캐리어(또는 제2 캐리어)와 가전도대의 제2 캐리어(또는 제1 캐리어)가 활성층(122)의 우물층(미도시됨)에서 재결합하면, 우물층(미도시됨)의 전도대와 우물층(미도시됨)의 가전도대의 에너지 레벨의 차이(에너지 밴드갭)에 대응하는 파장을 가지는 빛이 발생될 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시됨)과 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)과 장벽층(미도시됨)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(미도시됨)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제2 도전형 반도체층(123)은 n형 반도체층일 수도 있다.
반도체 구조물(120)은 그루브(G)를 포함할 수 있다. 그루브(G)는 제1 도전형 반도체층(121)의 일부 영역까지 관통하는 구조일 수 있다. 이에 따라, 제1 도전형 반도체층(121)의 일부 영역은 노출될 수 있다.
구체적으로, 그루브(G)는 바닥면(Ga)과 경사면(Gb)을 포함할 수 있다. 바닥면(Ga)은 제1 도전형 반도체층(121)이 노출된 영역에서 최하면일 수 있다. 그리고 바닥면(Ga)는 활성층(122) 및 제2 도전형 반도체층(123)으로부터 제2 방향(Y축 방향)으로 최대 이격된 면일 수 있다. 여기서, 제2 방향(Y축 방향)은 반도체 구조물(120)의 두께 방향이고, 제1 방향(X축 방향)은 제2 방향에 수직한 방향이다.
그리고 바닥면(Ga) 상에 제1 전극(131)이 배치될 수 있다. 이로써, 제1 전극(131)은 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
그리고 경사면(Gb)은 바닥면(Ga)과 소정의 각도를 형성하도록 기울어질 수 있다. 소정의 각도는 메사 에칭에 따라 다양한 범위를 가질 수 있다.
경사면(Gb)은 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)이 노출되는 면이고, 바닥면(Ga)으로부터 반도체 구조물(120)의 상면으로 연장된 부분일 수 있다.
전술한 바와 같이, 제1 전극(131)은 바닥면(Ga) 상에 배치되어, 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제1 전극(131)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
본 발명에서 제1 전극(131)은 다층 구조를 가질 수 있고, 다양한 형태로 형성될 수 있다. 구체적으로, 제1 전극(131)은 제1 컨택층(131-1), 제1 반사층(131-2), 제1 캡핑층(131-3)을 포함할 수 있다.
제1 컨택층(131-1)은 바닥면(Ga) 상에 배치되어 제1 도전형 반도체층(121)과 오믹 접촉을 형성할 수 있다. 예컨대, 제1 컨택층(131-1)은 Cr, Ti, ITO, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중 적어도 어느 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다.
제1 반사층(131-2)은 제1 컨택층(131-1) 상에 배치될 수 있다. 제1 반사층(131-2)은 반사도가 높은 물질로 이루어져 활성층(122)에서 방출된 광을 반사하여 광 추출을 개선할 수 있다. 예컨대, 제1 반사층(131-2)은 Al, Ag, Rh, Cr, Ti, Ni 중 적어도 어느 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다.
또한, 제1 반사층(131-2)은 복수 개의 층이 적층된 구조일 수 있다. 예컨대, 제1 반사층(131-2)은 제1-1 반사층(131-2a) 및 제1-2 반사층(131-2b)을 포함할 수 있다.
제1-1 반사층(131-2a)은 제1 컨택층(131-1) 상에 배치되어, 제1 컨택층(131-1)과 접할 수 있다. 제1-1 반사층(131-2a)은 Cr, Ti, Ni 중 어느 하나를 포함할 수 있으며, 이러한 재질에 한정되는 것은 아니다. 제1-1 반사층(131-2a)은 제1 컨택층(131-1)과 제1-2 반사층(131-2b) 사이를 접합할 수 있다.
그리고 제1-2 반사층(131-2b)은 제1-1 반사층(131-2a) 상에 배치될 수 있다. 제1-2 반사층(131-2b)은 제1-1 반사층(131-2a) 및 제1 캡핑층(131-3)과 접할 수 있다. 제1-2 반사층(131-2b)은 Al, Ag 등 금속 재질을 포함할 수 있으며, 이러한 종류에 한정되는 것은 아니다. 제1-2 반사층(131-2b)은 활성층(122)에서 방출된 광을 반사할 수 있다.
제1 캡핑층(131-3)은 제1 컨택층(131-1) 및 제1 반사층(131-2) 상에 배치되며, 제1 반사층(131-2)을 보호할 수 있다. 제1 캡핑층(131-3)은 제1 반사층(131-2)의 상면과 접할 수 있다. 예컨대, 제1 캡핑층(131-3)은 Ti, Ni, Au 중 적어도 하나를 포함하는 금속 또는 합금으로 이루어질 수 있으나, 이러한 재질에 한정되는 것은 아니다.
이 때, 제2 방향(Y축 방향)으로 바닥면(Ga)에서 제1 반사층(131-2)의 상면(131-2k)까지의 높이(h2)는 바닥면(Ga)에서 활성층(122)의 하면(122a)가지의 높이(h4)보다 작을 수 있다. 이러한 구성에 의하여, 제1 반사층(131-2)이 활성층(122)으로부터 방출되는 광을 반사하고, 동시에, 제1 전극(131)에서 제1 전극(131)층이 그루브(G) 내에서 노출되는 면적이 감소될 수 있다. 이에, 실시예에 다른 제1 전극(131)은 제1 전극(131)층이 에어 등에 의해 노출되어 수분 이나 외부 물질에 의해 산화되어 신뢰성이 저하되는 문제를 해결할 수 있다.
또한, 제1 전극(131)의 높이(h1)와 제1 반사층(131-2)의 높이(h3)의 높이 비는 1:0.4 내지 1:0.9일 수 있다. 이러한 구성에 의하여, 제1 전극(131)에서 제1 반사층(131-2)이 노출되는 면적을 감소시켜 산화에 대한 신뢰성을 개선하고, 방출되는 광에 대한 반사할 수 있다.
제1 전극(131)의 높이(h1)와 제1 반사층(131-2)의 높이(h3)의 높이 비가 1:0.4보다 작은 경우 그루브(G) 내의 제1 반사층(131-2)에 의해 광이 반사되는 양이 감소하여 광 추출이 저감되는 문제가 존재한다.
제1 전극(131)의 높이(h1)와 제1 반사층(131-2)의 높이(h3)의 높이 비가 1:0.9보다 큰 경우, 제1 반사층(131-2)이 노출되는 면적이 커져 신뢰도가 감소하는 한계가 존재한다.
제2 전극(132)은 그루브(G)가 아닌 제2 도전형 반도체층(123) 상면에 배치될 수 있다. 제2 전극(132)은 제2 컨택층(132-1), 제2 반사층(132-2), 제2 캡핑층(132-3)을 포함할 수 있다.
제2 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
예컨대, 제2 전극(132)은 다층 구조를 가질 수 있고, 다양한 형태로 형성될 수 있다. 구체적으로, 제2 전극(132)은 제2 컨택층(132-1), 제2 반사층(132-2), 제2 캡핑층(132-3)을 포함할 수 있다.
제2 컨택층(132-1)은 바닥면(Ga) 상에 배치되어 제2 도전형 반도체층(123)과 오믹 접촉을 형성할 수 있다. 예컨대, 제2 컨택층(132-1)은 Cr, Ti, ITO, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO 중 적어도 어느 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다.
제2 반사층(132-2)은 제2 컨택층(132-1) 상에 배치될 수 있다. 제2 반사층(132-2)은 반사도가 높은 물질로 이루어져 활성층(122)에서 방출된 광을 반사하여 광 추출을 개선할 수 있다. 예컨대, 제2 반사층(132-2)은 Al, Ag, Rh, Cr, Ti, Ni 중 적어도 어느 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다.
또한, 제2 반사층(132-2)은 제1 전극(131)층과 마찬가지로 복수 개의 층이 적층된 구조일 수 있다. 예컨대, 제2 반사층(132-2)은 제2-1 반사층(미도시됨) 및 제2-2 반사층(미도시됨)을 포함할 수 있다.
제2 캡핑층(132-3)은 제2 컨택층(132-1) 및 제2 반사층(132-2) 상에 배치되며, 제2 반사층(132-2)을 보호할 수 있다. 제2 캡핑층(132-3)은 제2 반사층(132-2)의 상면과 접할 수 있다. 예컨대, 제2 캡핑층(132-3)은 Ti, Ni, Au 중 적어도 하나를 포함하는 금속 또는 합금으로 이루어질 수 있으나, 이러한 재질에 한정되는 것은 아니다.
도 3은 다른 실시예에 따른 반도체 소자의 평면도이고, 도 4는 도 3에서 AA'로 절단된 단면을 도시한 단면도이고, 도 5는 도 4에서 L부분의 확대도이다.
도 3 및 도 4를 참조하면, 다른 실시예에 따른 반도체 소자(100B)는 기판(110), 기판(110) 상에 배치되는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함하는 반도체 구조물(120), 제1 도전형 반도체층(121)과 전기적으로 연결되는 제1 전극(131), 제2 도전형 반도체층(123)과 전기적으로 연결되는 제2 전극(132), 절연층(140), 패시베이션층(150), 제1 패드(161), 제2 패드(162)를 포함할 수 있다.
먼저, 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다.
기판(110)은 일면에 형성된 요철 형태의 광 추출 구조(110a)를 포함할 수 있다. 복수 개의 광 추출 구조(110a)는 높이와 두께가 상이하게 형성될 수 있다.
반도체 구조물(120)은 기판(110) 상에 배치될 수 있다. 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함할 수 있다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제1 도전형 반도체층(121)은 p형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 복수의 우물층(미도시됨)과 복수의 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)은 제1 도전형 반도체층(121)을 통해서 주입되는 제1 캐리어(전자 또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 제2 캐리어(정공 또는 전자)가 만나는 층이다. 전도대의 제1 캐리어(또는 제2 캐리어)와 가전도대의 제2 캐리어(또는 제1 캐리어)가 활성층(122)의 우물층(미도시됨)에서 재결합하면, 우물층(미도시됨)의 전도대와 우물층(미도시됨)의 가전도대의 에너지 레벨의 차이(에너지 밴드갭)에 대응하는 파장을 가지는 빛이 발생될 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시됨)과 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)과 장벽층(미도시됨)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(미도시됨)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제2 도전형 반도체층(123)은 n형 반도체층일 수도 있다.
또한, 도 1 및 도 2에서 설명한 바와 같이, 반도체 구조물(120)은 그루브(G)를 포함할 수 있다. 앞서 설명한 바와 같이, 그루브(G)는 제1 도전형 반도체층(121)의 일부 영역까지 관통하는 구조일 수 있다. 이에 따라, 제1 도전형 반도체층(121)의 일부 영역은 노출될 수 있다.
또한, 그루브(G)는 바닥면(Ga)과 경사면(Gb)을 포함할 수 있다. 바닥면(Ga)은 제1 도전형 반도체층(121)이 노출된 영역에서 최하면일 수 있다. 그리고 바닥면(Ga)은 활성층(122) 및 제2 도전형 반도체층(123)으로부터 최대 이격된 면일 수 있다. 그리고 경사면(Gb)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 활성층(122)이 노출되는 면일 수 있다.
절연층(140)은 반도체 구조물(120)을 둘러싸도록 바닥면(Ga)에서 제2 도전형 반도체층(123)의 상면까지 배치될 수 있다. 예컨대, 절연층(140)은 바닥면(Ga)에서 제1 도전형 반도체층(121)을 일부 노출하고, 제2 도전형 반도체층(123)의 상면을 일부 노출하도록 배치될 수 있다.
절연층(140)에 의해 노출된 제1 도전형 반도체층(121) 상에 제1 전극(131)이 배치되고, 노출된 제2 도전형 반도체층(123) 상에 제2 전극(132)이 배치될 수 있다.
절연층(140)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
제1 전극(131)은 그루브(G) 내에 배치될 수 있다. 구체적으로, 제1 전극(131)은 바닥면(Ga) 상에 배치되어, 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
앞서 도 2에서 설명한 바와 마찬가지로, 제1 전극(131)은 제1 컨택층(131-1), 제1 반사층(131-2), 제1 캡핑층(131-3)을 포함할 수 있다. 제1 컨택층(131-1), 제1 반사층(131-2) 및 제1 캡핑층(131-3)에 대한 설명은 도 2에서 설명한 내용이 동일하게 적용될 수 있다.
바닥면(Ga)에서 제1 반사층(131-2)의 상면(131-2k)까지의 높이(h2)는 바닥면(Ga)에서 활성층(122)의 하면(122a)가지의 높이(h4)보다 작을 수 있다. 이러한 구성에 의하여, 제1 반사층(131-2)이 활성층(122)으로부터 방출되는 광을 반사하고, 동시에, 제1 전극(131)에서 제1 전극(131)층이 그루브(G) 내에서 노출되는 면적이 감소될 수 있다. 이에, 실시예에 다른 제1 전극(131)은 제1 전극(131)층이 에어 등에 의해 노출되어 수분 이나 외부 물질에 의해 산화되어 신뢰성이 저하되는 문제를 해결할 수 있다.
또한, 제1 전극(131)의 높이(h1)와 제1 반사층(131-2)의 높이(h3)의 높이 비는 1:0.4 내지 1:0.9일 수 있다. 이러한 구성에 의하여, 제1 전극(131)에서 제1 반사층(131-2)이 노출되는 면적을 감소시켜 산화에 대한 신뢰성을 개선하고, 방출되는 광에 대한 반사도를 유지할 수 있다.
제1 전극(131)의 높이(h1)와 제1 반사층(131-2)의 높이(h3)의 높이 비가 1:0.4보다 작은 경우 그루브(G) 내의 제1 반사층(131-2)에 의해 광이 반사되는 양이 감소하여 광 추출이 저감되는 문제가 존재한다.
제1 전극(131)의 높이(h1)와 제1 반사층(131-2)의 높이(h3)의 높이 비가 1:0.9보다 큰 경우, 제1 반사층(131-2)이 노출되는 면적이 커져 신뢰도가 감소하는 한계가 존재한다.
다만, 제2 도전형 반도체층(123) 상에 배치되는 제2 컨택층(132-1)이 배치될 수 있다. 제2 컨택층(132-1)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 컨택층(132-1)은 제2 도전형 반도체층(123) 상면과 접하고, 일부는 절연층(140) 상에 배치될 수 있다.
제2 반사층(132-2)은 제2 컨택층(132-1) 상에 배치될 수 있다. 제2 반사층(132-2)은 반사도가 높은 물질로 이루어져 활성층(122)에서 방출된 광을 반사하여 광 추출을 개선할 수 있다. 예컨대, 제2 반사층(132-2)은 Al, Ag, Rh, Cr, Ti, Ni 중 적어도 어느 하나를 포함하는 금속 또는 합금으로 이루어질 수 있다.
제2 캡핑층(132-3)은 제2 반사층(132-2) 상에 배치되어, 제2 반사층(132-2)을 보호할 수 있다. 또한, 제2 캡핑층(132-3)은 전류 스프레딩을 향상시킬 수 있도록 금속, 예를 들어, Ti, Ni, Au 중 적어도 하나를 포함할 수 있다.
패시베이션층(150)은 반도체 구조물(120)을 덮을 수 있다. 패시베이션층(150)은 제1 전극(131)의 상면이 일부 노출되도록 제1 전극(131)의 상면 상에 배치될 수 있다. 또한, 패시베이션층(150)은 제1 반사층(131-2) 및 제2 반사층(132-2) 상에 배치될 수 있다. 이에, 패시베이션층(150)은 제1 반사층(131-2) 및 제2 반사층(132-2)이 외부로 노출되지 않도록 하여 외부 물질, 수분으로부터 보호할 수 있다. 또한, 패시베이션층(150)은 제2 캡핑층(132-3)이 일부 노출되도록 배치될 수 있다.
패시베이션층(150)은 투광성의 절연 물질을 포함할 수 있다. 예컨대, 패시베이션층(150)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
절연층(140)과 패시베이션층(150)은 반도체 구조물(120)로 공기, 오염 물질 등이 주입되지 않도록 반도체 구조물(120)을 보호할 수 있다. 또한, 절연층(140)과 패시베이션층(150)은 제1 반사층(131-2)이 외부로 노출되지 않도록 하여 외부 물질, 수분으로부터 제1 반사층(131-2)을 보호할 수 있다. 이에, 신뢰성이 개선될 수 있다.
제1 패드(161)는 제1 전극(131)의 상부에 배치되어 제1 전극(131)과 전기적으로 연결될 수 있다. 예컨대, 제1 패드(161)는 제1 전극(131)의 노출된 상면과 접촉할 수 있다.
제2 패드(162)는 제2 전극(132)의 상부에 배치되어 제2 전극(132)과 전기적으로 연결될 수 있다. 예컨대, 제2 패드(162)는 제2 전극(132)의 노출된 상면과 접촉할 수 있다.
제1 패드(161) 및 제2 패드(162)는 전기적 통전을 유지할 수 있는 전도성 금속을 포함할 수 있다. 예컨대, 제1 패드(161) 및 제2 패드(162)는 Au, Ni, Cu, 또는 Al 중 적어도 하나를 포함하거나, 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어질 수 있고, 단층 또는 복수의 층으로 형성될 수 있다.
도 6은 또 다른 실시예에 따른 반도체 소자의 평면도이고, 도 7은 도 7에서 BB'로 절단된 단면을 도시한 단면도이고, 도 8은 도 7에서 M부분의 확대도이다.
도 6 내지 도 8을 참조하면, 전술한 도 3 내지 도 5에서와 마찬가지로 또 다른 실시예에 따른 반도체 소자(100C)는 기판(110), 기판(110) 상에 배치되는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함하는 반도체 구조물(120), 제1 도전형 반도체층(121)과 전기적으로 연결되는 제1 전극(131), 제2 도전형 반도체층(123)과 전기적으로 연결되는 제2 전극(132), 절연층(140), 패시베이션층(150), 제1 패드(161), 제2 패드(162)를 포함할 수 있다.
도 3 내지 도 5에서 설명한 바와 달리, 반도체 구조물(120)의 메사 에칭 형상, 제1 패드(161), 제2 패드(162), 제1 전극(131), 제2 전극(132), 반도체 구조물(120)의 형상 등이 상이할 수 있으나, 제1 전극(131)의 각 층의 높이와 활성층(122) 간의 높이 관계는 동일하게 적용될 수 있다.
또한, 제1 패드(161)는 제1 전극(131) 상부에 배치되어, 제1 전극(131)과 전기적으로 연결될 수 있다. 그리고 제2 패드(162)는 반도체 소자(100C)의 상부에서 제1 패드(161)와 제1 방향(X 방향)으로 이격되어 배치될 수 있다.
또한, 제1 전극(131)은 제1 도전형 반도체층(121)과 제1 패드(161) 사이에서 제3 방향(Z 방향)으로 연장되는 제1-2 전극(131-2), 및 제1-2 전극(131-2)에서 제2 패드(162)를 향해 제1 방향(X 방향)으로 연장되는 복수 개의 제1-1 전극(131-1)을 포함할 수 있다. 또한, 제2 전극(132)은 제2 도전형 반도체층(123)과 제2 패드(162) 사이에서 제3 방향으로 연장되는 제2-2 전극(132-2), 및 제2-2 전극(132-2)에서 제1 패드(161)을 향해 제1 방향(X 방향)으로 연장되는 복수 개의 제2-1 전극(132-1)을 포함할 수 있다.
그리고 반도체 구조물(120)에서 제2 도전형 반도체층(123)과 활성층(122)은 제2 전극(132)과 형상이 유사할 수 있다. 구체적으로, 활성층(122)은 제2 도전형 반도체층(123)과 제1 도전형 반도체층(121) 사이에서 제3 방향으로 연장되는 제2 활성층(122-2), 및 제2 활성층(122-2)에서 제1 방향(X 방향)으로 연장되는 복수 개의 제1 활성층(122-1)을 포함할 수 있다.
이러한 구성에 의하여, 제2 전극(132)은 활성층(122)과 반도체 구조물의 두께 방향으로 중첩될 수 있다. 또한, 제1-2 전극(131-2)은 반도체 구조물(120)의 테두리를 따라 연장되어, 제2 전극(32)를 둘러싸도록 배치될 수 있다. 이에 따라, 전류 주입 시, 제1 도전형 반도체층(121)에 전류가 균일하게 분산될 수 있다.
그리고 인접한 제2-1 전극(132-1)과 제2-1 전극(132-1)에 인접한 제1-1 전극(131-1) 사이에 그루브(G)의 경사면(Gb)이 배치될 수 있다. 또한, 그루브(G)는 인접한 제2-1 전극(132-1) 사이에 배치될 수 있으며, 그루브(G)의 바닥면(Ga) 상에 제2-1 전극(132-1)이 배치될 수 있다.
이 때, 또 다른 실시예에 따른 반도체 소자에서 인접한 제1-1 전극(131-1) 사이의 최소 폭과 인접한 제1-1 전극(131-1) 사이에 배치된 활성층(122)의 최소 폭의 길이 비는 1:0.45 내지 1:0.91일 수 있다.
이러한 구성에 의하여, 반도체 소자(120c)는 제1-1 전극(131-1) 및 제1 도전형 반도체층(121)을 통해 주입된 전류가 인접한 제1-1 전극(131-1) 사이에 배치된 제1 활성층(122-1)으로 분산될 수 있다. 이에 따라, 반도체 소자(120c)는 광 출력을 향상시킬 수 있다.
구체적으로, 그루브(G) 내 제1 전극(131)은 전류가 주입되고, 제1 도전형 반도체층(121) 내로 전류가 분산될 수 있다. 이 때, 각각의 제1 전극(131)에 인근지점에만 전류가 분산되며, 거리가 먼 지점에서는 전류밀도가 낮아질 수 있다. 이에 따라, 인접한 제2-1 전극(132-1) 사이에 배치된 그루브(G)의 최소 폭에 따라 제1-1 전극(131-1)을 통해 전류 주입이 충분 또는 충분하지 않을 수 있다.
또한, 인접한 제1-1 전극(131-1) 사이의 최소 폭이 커지면, 제1 전극(131)을 통한 전류 주입이 제1 활성층(122-1) 전체에 이루어지지 않을 수 있다.
예컨대, 유효 발광 영역은 전류 밀도가 가장 높은 제1-1 전극(131-1)의 인근 지점에서의 전류 밀도를 기준으로 전류 밀도가 40% 이하인 경계지점까지의 영역으로 정의할 수 있다.
이에, 반도체 소자는 인접한 제1-1 전극(131-1) 사이의 최소 폭과 인접한 제1-1 전극(131-1) 사이에 배치된 제1 활성층(122)의 최소 폭의 길이 비는 1:0.45 내지 1:0.91이므로, 인접한 제1-1 전극(131-1)의 유효 발광 영역은 인접한 제1-1 전극(131-1) 하부에 배치된 제1 활성층(122-1)과 중첩될 수 있다.
그리고 인접한 제1-1 전극(131-1) 사이의 최소 폭과 인접한 제1-1 전극(131-1) 사이에 배치된 제1 활성층(122)의 최소 폭의 길이 비가 1:0.45보다 작은 경우에, 제1-1 전극(131-1)을 형성하는데 있어 공정 마진을 확보하기 어렵고, 인접한 제1-1 전극(131-1) 사이의 최소 폭과 인접한 제1-1 전극(131-1) 사이에 배치된 제1 활성층(122)의 최소 폭의 길이 비가 1:0.91보다 큰 경우에 제1-1 전극(131-1)에 인접한 제1 활성층(122-1)으로 전류 분산이 용이하지 않아 발광 효율이 저하되는 문제가 존재한다.
도 9는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
먼저, 반도체 소자는 패키지로 구성되어, 수지(resin)나 레지스트(resist)나 SOD 또는 SOG의 경화 장치에 사용될 수 있다. 또는, 반도체 소자 패키지는 치료용 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균 장치와 같은 전자 장치에 사용될 수도 있다.
도 9를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(100A), 및 몸체(2)에 배치되어 반도체 소자(100A)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(100A)는 전술한 구성을 모두 포함할 수 있다. 다만, 반도체 소자 패키지는 반도체 소자(100A) 뿐만 아니라, 도 4, 도 7에서 설명한 반도체 소자(100B, 100C)도 적용될 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면(Gb)에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (5)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극;
    상기 제1 전극 상에 배치되는 제1 패드; 및
    상기 제2 전극 상에 배치되는 제2 패드;을 포함하고,
    상기 반도체 구조물은,
    상기 제1 도전형 반도체층의 일부 영역까지 관통하는 그루브를 포함하고,
    상기 제1 전극은,
    상기 그루브에 노출된 상기 제1 도전형 반도체층 상에 배치되는 제1 컨택층;
    상기 제1 컨택층 상에 배치되는 제1 반사층; 및
    상기 제1 반사층 상에 배치되는 제1 캡핑층을 포함하고,
    상기 제1 반사층의 상면은 상기 노출된 제1 도전형 반도체층으로부터 높이가 상기 노출된 제1 도전형 반도체층으로부터 상기 활성층의 하면의 높이보다 크고,
    상기 제1 패드와 상기 제2 패드는 제1 방향으로 이격 배치되고,
    상기 제1 전극은 제1-2 전극 및 상기 제1-2 전극에서 상기 제1 방향으로 연장되는 복수 개의 제1-1 전극을 포함하고,
    인접한 제1-1 전극 사이의 최소 폭과 상기 인접한 제1-1 전극 사이에 배치된 활성층의 최소 폭의 길이 비는 1:0.45 내지 1:0.91인 반도체 소자.
  2. 제1항에 있어서,
    상기 그루브는 바닥면; 및 경사면을 포함하고,
    상기 바닥면은 상기 노출된 제1 도전형 반도체층의 최하면이고,
    상기 경사면은 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층이 노출되는 면인 반도체 소자.
  3. 제2항에 있어서,
    상기 바닥면으로부터 상기 제1 전극의 높이와 상기 제1 반사층의 높이의 높이 비는 1:0.4 내지 1:0.9인 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 전극 상에 배치되는 제1 패드; 및
    상기 제2 전극 상에 배치되는 제2 패드를 더 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 반사층을 둘러싸는 패시베이션층을 더 포함하는 반도체 소자.
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