KR102619743B1 - 반도체 소자 - Google Patents

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Abstract

실시 예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 도전형 반도체층의 표면은 돌출된 복수 개의 클러스터를 포함하는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 오믹 특성을 위해 GaN 박막을 사용되는 경우 광 출력이 저하되는 문제가 있다.
실시 예는 광 출력이 향상된 발광소자를 제공한다.
또한, 오믹 특성이 개선된 발광소자를 제공한다.
또한, 수직형 자외선 발광소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 도전형 반도체층의 표면은 돌출된 복수 개의 클러스터를 포함한다.
상기 제2 도전형 반도체층의 표면은 1㎛2당 1개 내지 8개의 클러스터를 포함할 수 있다.
상기 클러스터의 밀도는 1×10-8/cm2 내지 8×10-6/cm2일 수 있다.
상기 클러스터는 Ga를 포함할 수 있다.
상기 제1 도전형 반도체층, 제2 도전형 반도체층, 및 활성층은 알루미늄을 포함할 수 있다.
상기 활성층은 자외선 파장대의 광을 생성할 수 있다.
상기 제2전극은 상기 제2 도전형 반도체층의 표면에 접촉할 수 있다.
상기 제2전극은 금속 산화물을 포함할 수 있다.
상기 제2 도전형 반도체층의 표면은 알루미늄 산화물을 포함할 수 있다.
상기 제1 도전형 반도체층은 제1-1 도전형 반도체층, 제1-2 도전형 반도체층, 및 상기 제1-1 도전형 반도체층과 제1-2 도전형 반도체층 사이에 배치되는 중간층을 포함할 수 있다.
상기 중간층의 알루미늄 조성은 상기 제1-2 도전형 반도체층의 알루미늄 조성보다 낮고, 상기 중간층의 알루미늄 조성은 30% 내지 60%일 수 있다.
상기 제2 도전형 반도체층은, 상기 제2전극과 접촉하는 제2-1 도전형 반도체층, 상기 활성층과 제2-1 도전형 반도체층 사이에 배치되는 제2-2 도전형 반도체층, 및 상기 활성층과 상기 제2-2 도전형 반도체층 사이에 배치되는 제2-3 도전형 반도체층을 포함할 수 있다.
상기 제2-1 도전형 반도체층과 상기 제2-2 도전형 반도체층의 알루미늄 조성은 상기 활성층에서 멀어질수록 작아질 수 있다.
상기 발광 구조물의 가장자리에서 상기 활성층보다 높은 영역으로 연장되어 배치된 제1반사층을 포함할 수 있다.
실시 예에 따르면 반도체 소자 내에서 광 흡수를 억제하여 광 출력을 향상시킬 수 있다.
또한, GaN 박막 없이도 제2 도전형 반도체층과 제2전극의 접촉 저항을 낮출 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 발광 구조물의 개념도이고,
도 2는 본 발명의 일 실시 예에 따른 발광 구조물의 알루미늄 조성비를 나타낸 그래프이고,
도 3은 본 발명의 일 실시 예에 따른 발광 구조물의 알루미늄 조성을 보여주는 심스 (SIMS) 그래프이고,
도 4는 도 3의 일부 확대도이고,
도 5는 본 발명의 일 실시 예에 따른 발광 구조물의 사진이고,
도 6은 도 1의 제2 도전형 반도체층의 개념도이고,
도 7은 본 발명의 일 실시 예에 따른 제2 도전형 반도체층의 표면을 측정한 AFM 데이터이고,
도 8은 GaN 박막의 표면을 측정한 AFM 데이터이고,
도 9는 고속 성장시킨 P-AlGaN층의 표면을 측정한 AFM 데이터이고,
도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고,
도 11a는 도 10의 평면도이고,
도 11b는 도 10의 A부분 확대도이고,
도 12는 제2 도전형 반도체층과 제2전극 사이의 계면을 예시한 평면도이고,
도 13a 및 도 13b는 본 발명의 실시 예에 따른 반도체 소자의 평면도이고,
도 14는 본 발명의 일 실시 예에 따른 발광소자 패키지의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 발명의 실시 예에 따른 발광 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 발광 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 발광 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
도 1은 본 발명의 일 실시 예에 따른 발광 구조물의 개념도이고, 도 2는 본 발명의 일 실시 예에 따른 발광 구조물의 알루미늄 조성비를 나타낸 그래프이다.
도 1을 참고하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 및 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치되는 활성층(126)을 포함하는 발광 구조물(120)을 포함한다.
제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(124)은 제1-1 도전형 반도체층(124a), 제1-2 도전형 반도체층(124c), 및 제1-1 도전형 반도체층(124a)과 제1-2 도전형 반도체층(124c) 사이에 배치된 중간층(124b)을 포함할 수 있다.
제1-2 도전형 반도체층(124c)은 제1-1 도전형 반도체층(124a) 보다 활성층(126)에 가까이 배치될 수 있다. 제1-2 도전형 반도체층(124c)의 알루미늄 조성은 제1-1 도전형 반도체층(124a) 보다 낮을 수 있다. 제1-2 도전형 반도체층(124c)의 알루미늄 조성은 40% 내지 70%이고, 제1-1 도전형 반도체층(124a)의 알루미늄 조성은 50% 내지 80%일 수 있다.
제1-2 도전형 반도체층(124c)의 두께는 제1-1 도전형 반도체층(124a)의 두께보다 얇을 수 있다. 제1-1 도전형 반도체층(124a)은 제1-2 도전형 반도체층(124c)의 두께의 130%이상 500% 이하일 수 있다. 제1-1 도전형 반도체층(124a)의 두께가 제1-2 도전형 반도체층(124c)의 두께의 130%보다 작을 경우, 제1-1 도전형 반도체층(124a) 상에 배치되는 중간층(124b), 제1-2 도전형 반도체층(124c) 등의 결정성이 저하될 수 있고, 500%보다 클 경우 전체 발광 구조물의 두께가 너무 두꺼워지기 때문에 발광 구조물 내부에 인가되는 응력이 너무 켜져 발광 구조물에 크랙이 발생하거나, 발광하는 광의 파장이 변할 수 있는 문제점이 있다. 이러한 구성에 의하면 알루미늄 조성이 높은 제1-1 도전형 반도체층(124a)이 충분히 성장한 후에 중간층(124b)이 형성되므로 전체 발광 구조물(120)의 결정성이 향상될 수 있고, 사용자가 원하는 발광하는 광의 파장을 조절할 수 있다..
중간층(124b)의 알루미늄 조성은 제1 도전형 반도체층(124)의 알루미늄 조성보다 낮을 수 있다. 중간층(124b)은 LLO 공정시 발광 구조물(120)에 조사되는 레이저를 흡수하여 활성층(126)의 손상을 방지하는 역할을 수행할 수 있다. 따라서, 실시 예에 따른 반도체 소자는 활성층의 손상이 감소되어 광 출력 및 전기적 특성이 향상될 수 있다.
중간층(124b)의 두께와 알루미늄 조성은 LLO 공정 시 발광 구조물(120)에 조사되는 레이저의 파장을 갖는 레이저를 흡수하기 위해 적절히 조절될 수 있다. 예시적으로, 중간층(124b)의 알루미늄 조성은 30% 내지 60%이고, 두께는 1nm 내지 10nm일 수 있다. 예시적으로 중간층(124b)은 AlGaN일 수 있으나 반드시 이에 한정하지 않는다.
중간층(124b)은 제1 도전형 반도체층(124)과 활성층(126) 사이에 배치될 수도 있다. 또한, 중간층(124b)은 제1 도전형 반도체층(124)보다 알루미늄 조성이 낮은 제1중간층, 및 제1 도전형 반도체층(124)보다 알루미늄 조성이 높은 제2중간층을 포함할 수도 있다. 제1중간층과 제2중간층은 교대로 복수 개가 배치될 수도 있다.
활성층(126)은 제1 도전형 반도체층(124)과 제2 도전형 반도체층(127) 사이에 배치될 수 있다. 활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(126)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(126)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(127)은 활성층(126) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(127)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(127)은 제2-1 내지 제2-3 도전형 반도체층(127a, 127b, 127c)을 포함할 수 있다. 제2-1 도전형 반도체층(127a)은 제2-2 도전형 반도체층(127b) 보다 알루미늄 조성이 작을 수 있다.
활성층(126)과 제2 도전형 반도체층(127) 사이에는 전자 차단층(129)이 배치될 수 있다. 전자 차단층(129)은 제1 도전형 반도체층(124)에서 공급된 제1캐리어(예: 전자)가 제2 도전형 반도체층(127)으로 빠져나가는 흐름을 차단하여, 활성층(126) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(129)의 에너지 밴드갭은 활성층(126) 및/또는 제2 도전형 반도체층(127)의 에너지 밴드갭보다 클 수 있다.
전자 차단층(129)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.
도 2를 참조하면, 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127), 및 전자 차단층(129)는 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127), 및 전자 차단층(129)은 AlGaN 조성을 가질 수 있다.
전자 차단층(129)은 알루미늄 조성이 50% 내지 100%일 수 있다. 차단층(129)의 알루미늄 조성이 50% 미만일 경우 전자를 차단하기 위한 에너지 장벽의 높이가 부족할 수 있고 활성층(126)에서 방출하는 광을 차단층(129)에서 흡수하는 문제가 있을 수 있다.
전자 차단층(129)은 제1-1구간(129a)과 제1-2구간(129c)을 포함할 수 있다. 전자 차단층(129)은 제2도펀트를 포함할 수 있다. 제2도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트를 포함할 수 있다. 제2도펀트를 포함하는 경우, 전자 차단층(129)은 제2 도전형 반도체층과 같은 도펀트를 포함할 수 있다. 하지만, 이에 한정하지 않고, 전자 차단층(129)은 제2 도전형 반도체층(127)과 같은 극성을 가질 수 있으며, 제2 도전형 반도체층과 다른 제2도펀트를 포함할 수 있다. 제1-1구간(129a)과 제1-2구간(129c)에 의해 제2캐리어(예: 정공)의 주입 효율이 증가하고, 저항은 낮아져 동작 전압(Vf)이 개선될 수 있다. 하지만, 이에 한정하지 않고, 전자 차단층(129)은 도펀트를 포함하지 않을 수 있다. 제1-1구간(129a)은 제2 도전형 반도체층(127)에 가까워질수록 알루미늄 조성이 높아질 수 있다. 제1-1구간(129a)에서 알루미늄 조성이 가장 높은 영역의 알루미늄 조성은 80% 내지 100%일 수 있다. 즉, 제1-1구간(129a)은 AlGaN일 수도 있고 AlN일 수도 있다. 또는 제1-1구간(129a)은 AlGaN과 AlN이 교대로 배치되는 초격자층일 수도 있다.
제1-1구간(129a)의 두께는 약 0.1nm 내지 4nm일 수 있다. 제1-1구간(129a)의 두께가 0.1nm보다 얇을 경우 또는/및 제1-1구간(129a)에서 알루미늄 조성이 가장 높은 영역의 알루미늄 조성이 80% 미만일 경우 제1캐리어(예: 전자)의 이동을 효율적으로 차단하지 못하는 문제점이 있을 수 있다. 또한, 제1-1구간(129a)의 두께가 4nm보다 두꺼울 경우 활성층으로 제2캐리어(예: 정공)가 주입되는 효율이 저하될 수 있다.
제1-2구간(129c)은 제1-1구간(129a)과 함께 제1캐리어(예: 전자)의 이동을 효율적으로 차단하는 역할을 수행할 수 잇다. 제1-2구간(129c)은 제2캐리어(예: 정공)의 주입을 향상시키기 위해 제2도펀트를 포함할 수 있다. 제2도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트를 포함할 수 있다. 제1-2구간(129c)의 두께는 15nm 내지 30nm일 수 있다. 두께가 15nm보다 작은 경우 제1캐리어(예: 전자)의 이동을 효율적으로 차단하지 못하는 문제점이 있을 수 있다. 또한, 두께가 30nm보다 두꺼울 경우 활성층으로 제2캐리어(예: 정공)가 주입되는 효율이 저하될 수 있다.
제1-1구간(129a)과 제1-2구간(129c) 사이에는 Mg가 도핑되지 않은 언도프(undoped) 구간(129b)이 배치될 수 있다. 언도프(undoped) 구간(129b)은 제2 도전형 반도체층(127)이 포함하는 도펀트가 제2 도전형 반도체층(127)으로부터 활성층(126)으로 확산되는 것을 방지하는 역할을 수행할 수 있다. 언도프(undoped) 구간(129b)의 두께는 10nm 내지 15nm일 수 있다. 두께가 두께가 10nm보다 작은 경우 도펀트가 활성층(126)으로 확산되는 것을 방지하기 어려울 수 있고, 두께가 15nm보다 두꺼울 경우 제2캐리어(예: 정공)가 주입되는 효율이 저하될 수 있다.
제2 도전형 반도체층(127)은 제2-1 내지 제2-3 도전형 반도체층(127a, 127b, 127c)을 포함할 수 있다.
제2-2 도전형 반도체층(127b)의 두께는 10nm 보다 크고 50nm보다 작을 수 있다. 예시적으로 제2-2 도전형 반도체층(127b)의 두께는 25nm일 수 있다. 제2-2 도전형 반도체층(127b)의 두께가 10nm보다 작은 경우 수평 방향으로의 저항이 증가하여 전류 주입 효율이 저하될 수 있다. 또한, 제2-2 도전형 반도체층(127b)의 두께가 50nm보다 큰 경우 수직 방향으로 저항이 증가하여 전류 주입 효율이 저하될 수 있다.
제2-2 도전형 반도체층(127b)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 높을 수 있다. 자외선 광을 생성하기 위해 우물층(126a)의 알루미늄 조성은 약 30% 내지 70%일 수 있다. 만약, 제2-2 도전형 반도체층(127b)의 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 낮은 경우 제2-2 도전형 반도체층(127b)이 광을 흡수하기 때문에 광 추출 효율이 떨어질 수 있다. 그러나 반드시 이에 한정하지 않는다. 예시적으로 제2-2 도전형 반도체층(127b)의 일부 구간에서의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 낮을 수 있다.
제2-2 도전형 반도체층(127b)의 알루미늄 조성은 40%보다 크고 80%보다 작을 수 있다. 제2-2 도전형 반도체층(127b)의 알루미늄 조성은 40%보다 작은 경우 광을 흡수하는 문제가 있으며, 80%보다 큰 경우에는 전류 주입 효율이 악화되는 문제가 있다. 예시적으로, 우물층(126a)의 알루미늄 조성이 30%인 경우 제2-2 도전형 반도체층(127b)의 알루미늄 조성은 40%일 수 있다.
제2-1 도전형 반도체층(127a)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 낮을 수 있다. 제2-1 도전형 반도체층(127a)의 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 높은 경우 제2전극 사이의 저항이 높아져 충분한 오믹이 이루어지지 않고, 전류 주입 효율이 떨어지는 문제가 있다.
제2-1 도전형 반도체층(127a)의 알루미늄 조성은 1%보다 크고 50%보다 작을 수 있다. 50%보다 큰 경우 제2전극과 충분한 오믹이 이루어지지 않을 수 있고, 조성이 1%보다 작은 경우 거의 GaN 조성과 가까워져 광을 흡수하는 문제가 있다.
제2-1 도전형 반도체층(127a)의 두께는 1nm 내지 30nm, 또는 1nm 내지 10nm일 수 있다. 전술한 바와 같이 제2-1 도전형 반도체층(127a)은 오믹을 위해 알루미늄의 조성이 낮으므로 자외선 광을 흡수할 수 있다. 따라서, 최대한 제2-1 도전형 반도체층(127a)의 두께를 얇게 제어하는 것이 광 출력 관점에서 유리할 수 있다.
그러나 제2-1 도전형 반도체층(127a)의 두께가 1nm이하로 제어되는 경우 급격하게 알루미늄 조성이 변화하여 결정성이 저하될 수 있다. 또한, 제2-1 도전형 반도체층(127a)의 두께가 너무 얇기 때문에 제2-1 도전형 반도체층(127a)의 수평 방향의 저항이 커지고, 반도체 소자의 전기적 특성이 저하될 수 있다. 또한, 두께가 30nm보다 큰 경우 제2-1 도전형 반도체층(127a)이 흡수하는 광량이 너무 커져 광 출력 효율이 감소할 수 있다.
제2-1 도전형 반도체층(127a)의 두께는 제2-2 도전형 반도체층(127b)의 두께보다 작을 수 있다. 제2-2 도전형 반도체층(127b)과 제2-1 도전형 반도체층(127a)의 두께비는 1.5:1 내지 20:1일 수 있다. 두께비가 1.5:1보다 작은 경우 제2-2 도전형 반도체층(127b)의 두께가 너무 얇아져 전류 주입 효율이 감소할 수 있다. 또한, 두께비가 20:1보다 큰 경우 제2-1 도전형 반도체층(127a)의 두께가 너무 얇아져 결정성이 저하될 수 있고, 반도체 소자의 전기적 특성이 저하될 수 있다.
제2-2 도전형 반도체층(127b)의 알루미늄 조성은 활성층(126)에서 멀어질수록 작아질 수 있다. 또한, 제2-1 도전형 반도체층(127a)의 알루미늄 조성은 활성층(126)에서 멀어질수록 작아질 수 있다.
이때, 제2-1 도전형 반도체층(127a)의 알루미늄 감소폭은 제2-2 도전형 반도체층(127b)의 알루미늄 감소폭보다 클 수 있다. 즉, 제2-1 도전형 반도체층(127a)의 Al 조성비의 두께 방향에 대한 변화율은 제2-2 도전형 반도체층(127b)의 Al 조성비의 두께 방향에 대한 변화율보다 클 수 있다.
제2-2 도전형 반도체층(127b)은 두께는 제2-1 도전형 반도체층(127a)보다 두꺼운 반면, 알루미늄 조성은 우물층(126a)보다 높아야 하므로 감소폭이 상대적으로 완만할 수 있다. 그러나, 제2-1 도전형 반도체층(127a)은 두께가 얇고 알루미늄 조성의 변화폭이 크므로 알루미늄 조성의 감소폭이 상대적으로 클 수 있다. 제2-1 도전형 반도체층(127a)은 두께가 얇고 알루미늄 조성의 변화폭이 크므로 상대적으로 느리게 성장시키면서 알루미늄의 조성을 변화시킬 수 있다.
제2-3 도전형 반도체층(127c)는 균일한 알루미늄 조성을 가질 수 있다. 제2-3 도전형 반도체층(127c)의 두께는 20nm 내지 60nm일 수 있다. 제2-3 도전형 반도체층(127c)의 알루미늄 조성은 40% 내지 70%일 수 있다. 제2-3 도전형 반도체층(127c)의 알루미늄 조성이 40% 이상일 때 제2-1 도전형 반도체층(127a), 제2-2 도전형 반도체층(127b)의 결정성이 저하되지 않을 수 있고, 70% 미만일 때 상기 제2-1 도전형 반도체층(127a), 제2-2 도전형 반도체층(127b)의 알루미늄 조성을 급격하게 변화하여 결정성이 저하되는 문제점을 방지할 수 있어서 반도체 소자의 전기적 특성을 향상시킬 수 있다.
전술한 바와 같이 제2-1 도전형 반도체층(127a)의 두께는 1nm 내지 10nm이고, 제2-2 도전형 반도체층(127b)의 두께는 10nm 내지 50nm이고, 제2-3 도전형 반도체층(127c)의 두께는 20nm 내지 60nm일 수 있다. 따라서, 제2-1 도전형 반도체층(127a)의 두께와 제2 도전형 반도체층(127)의 전체 두께의 비는 1:3 내지 1:120일 수 있다. 1:3 보다 클 경우 제2-1 도전형 반도체층(127a)가 반도체 소자의 전기적 특성(예를 들어 동작 전압)을 확보할 수 있고, 1:120보다 작을 경우, 반도체 소자의 광학적 특성(예를 들어 광 출력)을 확보할 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제2-1 도전형 반도체층(127a)의 두께와 제2 도전형 반도체층(127)의 전체 두께의 비는 1:3 내지 1:50 또는 1:3 내지 1:70일 수 있다.
도 3은 본 발명의 일 실시 예에 따른 발광 구조물의 알루미늄 조성을 보여주는 심스 (SIMS) 그래프이고, 도 4는 도 3의 일부 확대도이다.
도 3과 도 4를 참조하면, 발광 구조물은 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 갈수록 알루미늄 조성이 변화할 수 있다.
발광 구조물은 제1 도전형 반도체층(124) 내에서 알루미늄 조성이 가장 낮은 제1지점(P1)과, 전자 차단층 내에서 알루미늄 조성이 가장 높은 제2지점(P2), 및 제2 도전형 반도체층(127) 내에서 알루미늄 조성이 가장 낮은 제3지점(P3)을 가질 수 있다. 그러나 반드시 이에 한정하는 것은 아니고, 알루미늄의 조성이 가장 높은 지점과 가장 낮은 지점의 위치는 상술한 위치가 아닌 발광 구조물 내의 다른 위치일 수 있다.
제1지점(P1)은 제1 도전형 반도체층 내에 배치되는 중간층(124b)내에서 위치할 수 있다. 제2지점(P2)은 전자 차단층(129)의 제1-1구간(129a)내에서 위치할 수 있다. 또한, 제3지점(P3)은 제2 도전형 반도체층이 제2전극(P 오믹 전극)과 직접 접촉하는 접촉층(제2-1 도전형 반도체층)내에서 위치할 수 있다.
제1 내지 제3지점(P1, P2, P3)의 측정은 SIMS(Secondary Ion Mass Spectrometry) 스펙트럼에 의한 방법을 적용할 수 있으나, 반드시 이에 한정하지는 않는다. 다른 예로 TEM, XRD 측정 방법을 적용할 수도 있다.
제1지점(P1)과 제2지점(P2)의 제1 알루미늄 조성차(D1)와 제1지점(P1)과 제3지점(P3)의 제2 알루미늄 조성차(D2)의 비(D1:D2)는 1:0.2 내지 1:2 또는 1:0.2 내지 1:1일 수 있다. 조성차가 1:0.2보다 작은 경우에는 제2 알루미늄 조성차(D2)가 상대적으로 작아지므로 알루미늄 조성을 충분히 낮출 수 없는 문제가 있다. 따라서, 제2전극과의 접촉 저항이 증가할 수 있다. 또한, 조성차가 1:2보다 커지는 경우 제2 알루미늄 조성차(D2)가 상대적으로 커지므로 상기 제2-1 도전형 반도체층(127a)의 두께 범위 내에서 알루미늄 조성이 급격히 변화하여 결정성이 저하되는 문제가 있을 수 있고, 알루미늄 조성이 너무 낮아져서 상기 활성층(126)에서 발광하는 광이 상기 제2-1 도전형 반도체층(127a)에서 흡수되어 상기 반도체 소자의 광학적 특성이 저하될 수 있다.
제2 도전형 반도체층과 전극의 오믹 컨택을 위해 얇은 GaN층을 삽입할 수 있다. 이 경우 전극과 접촉하는 GaN층은 알루미늄을 포함하지 않으므로 제2 알루미늄 조성차(D2)가 급격하게 커질 수 있다. 따라서, 제1 알루미늄 조성차(D1)와 제2 알루미늄 조성차(D2)의 비(D1:D2)는 1:2를 벗어날 수 있다.
제2 도전형 반도체층(127)은 제1지점(P1)과 동일한 알루미늄 조성을 갖는 제4지점(P1)을 가질 수 있다. 제4지점(P1)은 제1지점(P1)과 알루미늄 조성이 동일하므로 동일한 부호를 사용한다.
발광 구조물의 제1두께(W1)와 제2두께(W2)의 비(W1:W2)는 1:0.2 내지 1:1일 수 있다. 제1두께(W1)는 제2 도전형 반도체층(127) 내에 위치하는 제4지점(P1)과 제2지점(P2) 사이의 발광 구조물의 두께이고, 제2두께(W2)는 제2 도전형 반도체층(127) 내에 위치하는 제4지점(P1)과 제3지점(P3) 사이의 발광 구조물의 두께일 수 있다.
제1두께(W1)와 제2두께(W2)의 비(W1:W2)의 비가 1:0.2보다 작은 경우에는 제2두께(W2)가 상대적으로 작아지므로 제2 도전형 반도체층(127) 내에서 알루미늄의 조성 변화가 급격해질 수 있다. 따라서, 결정성이 저하될 수 있고, 반도체 소자의 전기적 특성이 저하될 수 있다.
또한, 두께비가 1:1보다 커지는 경우 제2두께(W2)가 상대적으로 커지므로 상기 활성층(126)에서 발광하는 광이 제2두꼐(W2)내에서 흡수되는 광량이 많아지기 때문에 광 추출 효율이 감소하는 문제가 있다.
도 5를 참조하면, 발광 구조물은 제1 도전형 반도체층(124), 활성층(126), 전자 차단층(129), 및 제2 도전형 반도체층(127)이 순차로 적층될 수 있다. 제2 도전형 반도체층(127)의 표면(127a)에는 제2전극이 직접 접촉되어 오믹 컨택을 형성할 수 있다.
도 6은 도 1의 제2 도전형 반도체층의 개념도이고, 도 7은 본 발명의 일 실시 예에 따른 제2 도전형 반도체층의 표면을 측정한 AFM 데이터이고, 도 8은 GaN 박막의 표면을 측정한 AFM 데이터이고, 도 9는 고속 성장시킨 제2 도전형 반도체층의 표면을 측정한 AFM 데이터이다.
도 6을 참조하면, 실시 예에 따른 제2 도전형 반도체층(127)은 제2-1 내지 제2-3 도전형 반도체층(127a, 127b, 127c)을 포함할 수 있다. 제2-1 도전형 반도체층(127a)은 제2전극과 접촉하는 접촉층일 수 있다. 각 층의 특징은 전술한 내용이 그대로 적용될 수 있다.
제2-1 도전형 반도체층(127a)의 표면은 복수 개의 클러스터(Cluster, P1)를 포함할 수 있다. 클러스터(C1)는 표면에서 돌출된 돌기일 수 있다. 예시적으로 클러스터(C1)는 평균 표면 높이를 기준으로 약 10nm 또는 20nm이상 돌출된 돌기일 수 있다. 클러스터(C1)는 알루미늄(Al)과 갈륨(Ga)의 격자 불일치에 의해 형성될 수 있다.
실시 예에 따른 제2-1 도전형 반도체층(127a)은 알루미늄을 포함하고, 두께에 대한 알루미늄의 변화율이 크고, 두께가 다른 층(layer)들에 비해 얇기 때문에 표면에서 하나의 층(layer)을 이루지 못하고 클러스터(C1) 형태로 표면에 형성될 수 있다. 클러스터(C1)는 Al, Ga, N, Mg 등을 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니다.
도 7을 참조하면, 제2 도전형 반도체층(127)의 표면에서 상대적으로 밝은 점(dot) 형상의 클러스터(C1)를 확인할 수 있다. 실시 예에 따르면 제2-1 도전형 반도체층(127a)의 알루미늄 조성이 1% 내지 10%이므로 클러스터(C1) 형태로 발생하여 접합 면적이 증가할 수 있다. 따라서, 전기적 특성이 향상될 수 있다.
제2 도전형 반도체층(127)의 표면은 평균 1㎛2당 1개 내지 8개의 클러스터(C1)가 관찰될 수 있다. 여기서 평균값은 약 10개 이상의 서로 다른 위치에서 측정한 값들의 평균일 수 있다. 도 7의 E1 지점을 측정한 결과, 가로 세로 2㎛인 단위 면적당 12개의 클러스터(C1)가 관측되었다. 클러스터(C1)는 표면에서 25nm이상 돌출된 클러스터만을 측정하였다. AFM 이미지에서 콘트라스트를 조절하여 표면에서 25nm이상 돌출된 클러스터만이 출력되도록 조정할 수 있다.
측정 결과를 토대로 단위를 변환한 클러스터(C1)의 밀도는 1×10-8/cm2 내지 8×10-6/cm2일 수 있다.. 클러스터(C1)의 밀도가 1×10-8/cm2보다 작으면 상대적으로 접촉면적이 줄어들어 제2전극과의 접촉 저항이 높아질 수 있다.
또한, 클러스터(C1)의 밀도가 8×10-6/cm2보다 크면 일부 클러스터에 포함된 Ga에 의해 활성층(126)에서 방출하는 광이 흡수되어 광 출력이 저하될 수 있다.
실시 예에 따르면, 클러스터(C1)의 밀도가 1×10-8/cm2 내지 8×10-6/cm2를 만족하므로 광 출력은 저하시키지 않으면서 제2전극과의 접촉 저항을 낮출 수 있다.
도 8을 참조하면, GaN 박막의 표면에는 클러스터가 관찰되지 않음을 알 수 있다. 이는 클러스터의 밀도가 높아지면서 하나의 층(layer)을 이루기 때문일 수 있다. 따라서, 제2 도전형 반도체층과 제2전극 사이에 GaN 박막을 형성하는 경우에는 접촉면에서 클러스터가 형성되지 않음을 알 수 있다.
도 9를 참조하면, 제2 도전형 반도체층을 빠르게 성장시키는 경우에도 클러스터가 잘 성장되지 않음을 알 수 있다. 따라서, 제2 도전형 반도체층의 표면에서 알루미늄의 조성이 1% 내지 10%가 되도록 제어하여도 성장 속도가 빠르면 클러스터(C1)가 형성되지 않음을 알 수 있다. 예시적으로 도 9는 P-AlGaN을 0.06nm/s의 속도로 성장시킨 후 표면을 측정한 사진이다.
즉, 제2 도전형 반도체층(127)에 클러스터(C1)가 복수 개 형성되기 위해서는 접촉층에서 알루미늄 조성이 1% 내지 10%인 동시에 접촉층의 성장 속도가 충분히 느려야 함을 확인할 수 있다.
실시 예는 제2-1 도전형 반도체층의 성장 속도가 제2-2 및 제2-3 도전형 반도체층의 성장 속도보다 느릴 수 있다. 예시적으로 제2-2 도전형 반도체층의 성장 속도와 제2-1 도전형 반도체층의 성장 속도의 비는 1: 0.2 내지 1: 0.8일 수 있다. 성장 속도의 비가 1: 0.2보다 작은 경우 제2-1 도전형 반도체층의 성장 속도가 너무 느려져 Ga이 AlGaN이 성장되는 높은 온도에서 식각(etch)되어 Al조성이 높은 AlGaN이 성장되어 오믹 특성이 저하되는 문제가 있으며, 성장 속도의 비가 1: 0.8보다 큰 경우 제2-1 도전형 반도체층의 성장 속도가 너무 빨라져 결정성이 저하될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고, 도 11a는 도 10의 평면도이고, 도 11b는 도 10의 A부분 확대도이고, 도 12는 제2 도전형 반도체층과 제2전극 사이의 계면의 일부를 예시한 평면도이다.
도 10을 참조하면, 발광 구조물(120)은 전술한 발광 구조물(120)의 구성이 그대로 적용될 수 있다. 복수 개의 리세스(128)는 제2 도전형 반도체층(127)과 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치될 수 있다.
제1전극(142)은 리세스(128)의 상면에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다.
제1 전극(142)은 제1 도전형 반도체층(124)의 중간층(124b)와 전기적으로 연결될 수 있다. 중간층(124b)은 알루미늄 조성이 제1 도전형 반도체층(124) 내에서 가장 낮을 수 있다. 따라서, 제1 전극(142)과 중간층(124b)은 오믹 접합이 용이할 수 있다.
제1 전극(142)에 대한 다른 실시 예로는 제1 전극(142)의 상면은 리세스(128) 내에서 리세스(128)의 상면보다 높게 배치될 수 있다.
공정과정에 있어서 리세스(128) 내에 서브 리세스(미도시)를 배치한 후 서브 리세스(미도시) 내에 제1 전극(142)을 배치할 경우, 제1 전극(142)의 상면이 리세스(128)의 상면보다 높게 배치될 수 있고, 서브 리세스(미도시)의 상면이 상기 리세스(128)의 상면보다 높게 배치될 수 있다.
제2전극(246)은 제2 도전형 반도체층(127)의 하부에 형성될 수 있다.
제2전극(246)은 제2-1 도전형 반도체층(127a)과 접촉하여 전기적으로 연결될 수 있다.
제2전극(246)과 접촉하는 제2-1 도전형 반도체층(127a)은 알루미늄의 조성이 1% 내지 10%이므로 오믹 연결이 용이할 수 있다. 또한, 제2-1 도전형 반도체층(127a)은 두께가 1nm보다 크고 30nm보다 작으므로 광 흡수량이 적을 수 있다.
제1전극(142)과 제2전극(246)은 오믹전극일 수 있다. 제1전극(142)과 제2전극(246)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
반도체 소자의 일측 모서리 영역에는 제2전극패드(166)가 배치될 수 있다. 제2전극패드(166)는 중앙 부분이 함몰되어 상면이 오목부와 볼록부를 가질 수 있다. 상면의 오목부에는 와이어(미도시)가 본딩될 수 있다. 따라서, 접착 면적이 넓어져 제2전극패드(166)와 와이어가 더 견고히 본딩될 수 있다.
제2전극패드(166)는 광을 반사하는 작용을 할 수 있으므로, 제2전극패드(166)는 발광 구조물(120)과 가까울수록 광 추출효율이 향상될 수 있다.
제2전극패드(166)의 볼록부의 높이는 활성층(126)보다 높을 수 있다. 따라서 제2전극패드(166)는 활성층(126)에서 소자의 수평방향으로 방출되는 광을 상부로 반사하여 광 추출효율을 향상시키고, 지향각을 제어할 수 있다.
제2전극패드(166)의 하부에서 제1절연층(131)이 일부 오픈되어 제2도전층(150)과 제2전극(246)이 전기적으로 연결될 수 있다. 패시베이션층(180)은 발광 구조물(120)의 상부면과 측면에 형성될 수 있다. 패시베이션층(180)은 제2전극(246)과 인접한 영역이나 제2전극(246)의 하부에서 제1절연층(131)과 접촉할 수 있다.
제1절연층(131)이 오픈되어 제2전극(246)이 제2도전층(150)과 접촉하는 부분의 폭(d22)은 예를 들면 40㎛ 내지 90㎛일 수 있다. 40㎛보다 작으면 동작 전압이 상승하는 문제가 있고, 90㎛보다 크면 제2도전층(150)을 외부로 노출시키지 않기 위한 공정 마진 확보가 어려울 수 있다. 제2도전층(150)이 제2전극(246)의 바깥 영역으로 노출되면, 소자의 신뢰성이 저하될 수 있다. 따라서, 바람직하게 폭(d22)는 제2전극패드(166)의 전체 폭의 60% 내지 95%일 수 있다.
제1절연층(131)은 제1전극(142)을 활성층(126) 및 제2 도전형 반도체층(127)과 전기적으로 절연시킬 수 있다. 또한, 제1절연층(131)은 제2전극(246)과 제2도전층(150)을 제1도전층(165)과 전기적으로 절연시킬 수 있다.
제1절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1절연층(131)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1절연층(131)은 다양한 반사 구조를 포함할 수 있다.
제1절연층(131)이 절연기능을 수행하는 경우, 활성층(126)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 후술하는 바와 같이 자외선 반도체 소자에서는 리세스(128)의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.
제2도전층(150)은 제2전극(246)을 덮을 수 있다. 따라서, 제2전극패드(166)와, 제2도전층(150), 및 제2전극(246)은 하나의 전기적 채널을 형성할 수 있다.
제2도전층(150)은 제2전극(246)을 완전히 감싸며 제1절연층(131)의 측면과 상면에 접할 수 있다. 제2도전층(150)은 제1절연층(131)과의 접착력이 좋은 물질로 이루어지며, Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
제2도전층(150)이 제1절연층(131)의 측면과 상면에 접하는 경우, 제2전극(246)의 열적, 전기적 신뢰성이 향상될 수 있다. 또한, 제1절연층(131)과 제2전극(246) 사이로 방출되는 광을 상부로 반사하는 반사 기능을 가질 수 있다.
제2도전층(150)은 제1절연층(131)과 제2전극(246) 사이에 제2 도전형 반도체층이 노출되는 영역인 제2이격거리에도 배치될 수 있다. 제2도전층(150)은 제2이격 거리에서 제2전극(246)의 측면과 상면 및 제1절연층(131)의 측면과 상면에 접할 수 있다.
또한, 제2 이격 거리 내에서 제2도전층(150)과 제2 도전형 반도체층(127)이 접하여 쇼트키 접합이 형성되는 영역이 배치될 수 있으며, 쇼트키 접합을 형성함으로써 전류 분산이 용이해질 수 있다.
제2절연층(132)은 제2전극(246), 제2도전층(150)을 제1도전층(165)과 전기적으로 절연시킨다. 제1도전층(165)은 제2절연층(132)을 관통하여 제1전극(142)과 전기적으로 연결될 수 있다.
발광 구조물(120)의 하부면과 리세스(128)의 형상을 따라 제1도전층(165)과 접합층(160)이 배치될 수 있다. 제1도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1도전층(165)은 알루미늄을 포함할 수 있다. 제1도전층(165)이 알루미늄을 포함하는 경우, 활성층(126)에서 방출되는 광을 상부로 반사하는 역할을 하여 광 추출 효율을 향상할 수 있다.
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
발광 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 발광 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500nm 내지 600nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
반도체 소자는 가장자리에 배치된 측면 반사부(Z1)를 포함할 수 있다. 측면 반사부(Z1)는 제2도전층(150), 제1도전층(165), 및 기판(170)이 두께 방향(Y축 방향)으로 돌출되어 형성될 수 있다. 도 11a를 참조하면 측면 반사부(Z1)은 반도체 소자의 가장자리를 따라 배치되어, 발광 구조물을 감싸면서 배치될 수 있다.
측면 반사부(Z1)의 제2도전층(150)은 활성층(126)보다 높게 돌출되어 활성층(124)에서 방출된 광(L2)을 상향 반사할 수 있다. 따라서, 별도의 반사층을 형성하지 않더라고 최외각에서 TM모드로 인해 수평 방향(X축 방향)으로 방출되는 광을 상향 반사할 수 있다.
측면 반사부(Z1)의 경사 각도는 90도 보다 크고 145도보다 작을 수 있다. 경사 각도는 제2도전층(150)이 수평면(XZ 평면)과 이루는 각도일 수 있다. 각도가 90도 보다 작거나 145도 보다 큰 경우에는 측면을 향해 이동하는 광을 상측으로 반사하는 효율이 떨어질 수 있다.
도 11b를 참조하면, 제2전극(246)은 제2-1 도전형 반도체층(127a)에 직접 접촉할 수 있다. 전술한 바와 같이 제2-1 도전형 반도체층(127a)의 표면은 클러스터가 배치되어 제2전극(246)과의 접촉면적이 향상될 수 있다.
제2전극(246)은 제2-1 도전형 반도체층(127a)에 증착 형성될 수 있다. 제2전극(246)이 ITO와 같은 금속 산화물인 경우 제2-1 도전형 반도체층(127a)은 산소와 접촉할 수 있다. 따라서, 제2-1 도전형 반도체층(127a)의 표면에 배치된 알루미늄이 산소와 반응하여 산화 알루미늄을 형성할 수 있다. 이외에도 NO 등의 질화물 또는 Ga2O3의 산화물 등이 더 형성될 수도 있다.
도 12를 참조하면, 제2전극(246)과 제2 도전형 반도체층(127a)의 경계면에서는 산화 알루미늄(C2)이 관찰될 수 있다. 계면은 주사전자현미경(TEM: Transmission electron microscope) 등을 이용하여 관찰할 수 있다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 반도체 소자의 평면도이다.
발광 구조물(120)은 Al 조성이 높아지면, 발광 구조물(120) 내에서 전류 확산 특성이 저하될 수 있다. 또한, 활성층(126)은 GaN 기반의 청색 발광 소자에 비하여 측면으로 방출하는 광량이 증가하게 된다(TM 모드). 이러한 TM모드는 자외선 반도체 소자에서 발생할 수 있다.
실시 예에 따르면, 자외선 영역의 파장대를 발광하는 GaN 반도체는 전류 확산을 위해 청색 발광하는 GaN 반도체에 비해 상대적으로 많은 개수의 리세스(128)를 형성하여 제1전극(142)을 배치할 수 있다.
도 13a를 참고하면, Al의 조성이 높아지면 전류 분산 특성이 악화될 수 있다. 따라서, 각각의 제1전극(142)에 인근지점에만 전류가 분산되며, 거리가 먼 지점에서는 전류밀도가 급격히 낮아질 수 있다. 따라서, 유효 발광 영역(P21)이 좁아질 수 있다. 유효 발광 영역(P21)은 전류 밀도가 가장 높은 제1전극(142)의 인근 지점에서의 전류 밀도를 기준으로 전류 밀도가 40%이하인 경계지점까지의 영역으로 정의할 수 있다. 예를 들어, 유효 발광 영역(P21)은 리세스(128)의 중심으로부터 5㎛ 내지 40㎛의 범위에서 주입 전류의 레벨, Al의 조성에 따라 조절될 수 있다.
특히, 이웃한 제1전극(142) 사이인 저전류밀도영역(P31)은 전류밀도가 낮아서 발광에 거의 기여하지 못한다. 따라서, 실시 예는 전류밀도가 낮은 저전류밀도영역(P31)에 제1전극(142)을 더 배치하여 광 출력을 향상시킬 수 있다.
일반적으로 GaN 반도체층의 경우 상대적으로 전류 분산 특성이 우수하므로 리세스(128) 및 제1전극(142)의 면적을 최소화하는 것이 바람직하다. 리세스(128)와 제1전극(142)의 면적이 커질수록 활성층(126)의 면적이 작아지기 때문이다. 그러나, 실시 예의 경우 Al의 조성이 높아 전류 확산 특성이 상대적으로 떨어지므로 활성층(126)의 면적을 희생하더라도 제1전극(142)의 개수를 증가시켜 저전류밀도영역(P31)을 줄이는 것이 바람직할 수 있다.
도 13b를 참고하면, 리세스(128)의 개수가 48개인 경우에는 리세스(128)가 가로 세로 방향으로 일직선으로 배치되지 못하고, 지그재그로 배치될 수 있다. 이 경우 저전류밀도영역(P31)의 면적은 더욱 좁아져 대부분의 활성층이 발광에 참여할 수 있다. 리세스(128)의 개수가 82개 내지 110개가 되는 경우 전류가 더 효율적으로 분산되어 동작 전압이 더 낮아지고 광 출력은 향상될 수 있다. UV-C를 발광하는 반도체 소자에서는 리세스(128)의 개수가 82개보다 적을 경우 전기적 광학적 특성이 저하될 수 있고, 110개보다 많을 경우 전기적 특성은 향상될 수 있지만 발광층의 부피가 줄어들어 광학적 특성이 저하될 수 있다.
복수 개의 제1전극(142)이 제1 도전형 반도체층(122)과 접촉하는 제1면적은 발광 구조물(120)의 수평방향 최대 단면적의 7.4% 이상 20% 이하, 또는 10% 이상 20%이하일 수 있다. 제1면적은 각각의 제1전극(142)이 제1 도전형 반도체층(122)과 접촉하는 면적의 합일 수 있다.
복수 개의 제1전극(142)의 제1면적이 7.4% 미만인 경우에는 충분한 전류 확산 특성을 가질 수 없어 광 출력이 감소하며, 20%를 초과하는 경우에는 활성층 및 제2전극의 면적이 과도하게 감소하여 동작 전압이 상승하고 광 출력이 감소하는 문제가 있다.
또한, 복수 개의 리세스(128)의 총면적은 발광 구조물(120)의 수평방향 최대 단면적의 13% 이상 30% 이하일 수 있다. 리세스(128)의 총면적이 상기 조건을 만족하기 못하면 제1전극(142)의 총면적을 7.4% 이상 20% 이하로 제어하기 어렵다. 또한, 동작 전압이 상승하고 광 출력이 감소하는 문제가 있다.
제2전극(246)이 제2 도전형 반도체층(126)과 접촉하는 제2면적은 발광 구조물(120)의 수평방향 최대 단면적의 35% 이상 70% 이하일 수 있다. 제2면적은 제2전극(246)이 제2 도전형 반도체층(126)과 접촉하는 총면적일 수 있다.
제2면적이 35% 미만인 경우에는 제2전극의 면적이 과도하게 작아져 동작 전압이 상승하고, 제2캐리어(예: 정공)의 주입 효율이 떨어지는 문제가 있다. 제2면적이 70%를 초과하는 경우에는 제1면적을 효과적으로 넓힐 수 없어 제1캐리어(예: 전자)의 주입 효율이 떨어지는 문제가 있다.
제1면적과 제2면적은 반비례 관계를 갖는다. 즉, 제1전극의 개수를 늘리기 위해서 리세스의 개수를 늘리는 경우 제2전극의 면적이 감소하게 된다. 광 출력을 높이기 위해서는 전자와 홀의 분산 특성이 균형을 이루어야 한다. 따라서, 제1면적과 제2면적의 적정한 비율을 정하는 것이 중요하다.
복수 개의 제1전극이 제1 도전형 반도체층에 접촉하는 제1면적과 제2전극이 제2 도전형 반도체층에 접촉하는 제2면적의 비(제1면적: 제2면적)는 1:3 내지 1:10일 수 있다.
면적비가 1:10보다 커지는 경우에는 제1면적이 상대적으로 작아 전류 분산 특성이 악화될 수 있다. 또한, 면적비가 1:3보다 작아지는 경우 상대적으로 제2면적이 작아지는 문제가 있다.
도 14는 본 발명의 일 실시 예에 따른 발광소자 패키지의 개념도이다.
반도체 소자는 패키지로 구성되어, 수지(resin)나 레지스트(resist)나 SOD 또는 SOG의 경화 장치에 사용될 수 있다. 또는, 반도체 소자 패키지는 치료용 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균 장치와 같은 전자 장치에 사용될 수도 있다.
도 14를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(1), 및 몸체(2)에 배치되어 반도체 소자(1)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(1)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (14)

  1. 알루미늄을 포함하는 제1 도전형 반도체층, 알루미늄을 포함하는 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되고 알루미늄을 포함하는 활성층을 포함하는 발광 구조물을 포함하고,
    상기 발광 구조물은,
    제1 도전형 반도체층 내에서 알루미늄의 이차 이온의 최소 강도를 갖는 제1 지점;
    상기 발광 구조물 내에서 알루미늄의 이차 이온의 최대 피크 강도를 갖고 상기 제1 지점으로부터 상기 발광 구조물의 두께 방향으로 이격된 제2 지점;
    상기 발광 구조물 내에서 알루미늄의 이차 이온의 최소 강도를 갖고 상기 제2 지점으로부터 상기 두께 방향으로 이격된 제3 지점; 및
    상기 제1 지점과 상기 제2 지점 사이의 영역 내에서 알루미늄의 이차 이온의 최대 피크 강도를 갖는 제4 지점;을 포함하고,
    상기 제1 도전형 반도체층은 상기 제1 지점과 상기 제4 지점 사이에 제1 영역을 포함하고,
    상기 제2 도전형 반도체층은 상기 제2 지점과 상기 제3 지점 사이에 제2 영역을 포함하고,
    상기 활성층은 상기 제2 지점과 상기 제4 지점 사이에 제3 영역을 포함하고,
    상기 제1 지점 내지 상기 제4 지점에 따른 알루미늄의 이차 이온의 상기 강도들은 심스(SIMS, Secondary Ion Mass Spectrometry)에 의해 측정되고,
    상기 제1 지점의 알루미늄의 이차 이온의 강도와 상기 제2 지점의 알루미늄의 이차 이온의 강도 사이의 제1 강도 차이와, 상기 제1 지점의 알루미늄의 이차 이온의 강도와 상기 제3 지점의 알루미늄의 이차 이온의 강도 사이의 제2 강도 차이의 비율은 1:0.2 내지 1:2인, 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 도전형 반도체층은 상기 제2 지점과 상기 제3 지점 사이에 상기 제1 지점의 알루미늄의 이차 이온의 강도와 같은 강도를 갖는 제5 지점을 포함하고,
    상기 제2 지점과 상기 제5 지점 사이의 제1 두께와 상기 제3 지점과 상기 제5 지점 사이의 제2 두께의 비율은 1:0.2 내지 1:1인, 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 도전형 반도체층과 상기 활성층 사이에 배치된 전자 차단층을 더 포함하고,
    상기 전자 차단층은 제1-1 부 및 제1-2 부를 포함하고,
    상기 제1-1 부는 상기 제1-2부보다 상기 활성층에 더 가까우며 상기 제2 지점을 포함하는, 반도체 소자.
  4. 제3항에 있어서,
    상기 제1-1 부의 알루미늄의 이차 이온의 강도는 상기 활성층에서 상기 제2 도전형 반도체층 방향으로 갈수록 증가하는, 반도체 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 도전형 반도체층은 제1-1 도전형 반도체층, 제1-2 도전형 반도체층 및 상기 제1-1 도전형 반도체층과 상기 제1-2 도전형 반도체층 사이에 배치되는 중간층을 포함하고,
    상기 중간층은 상기 제1 지점과 상기 제4 지점 사이의 상기 제1 영역인, 반도체 소자.
  6. 제5항에 있어서,
    상기 중간층의 알루미늄 조성은 상기 제1-1 도전형 반도체층과 상기 제1-2 도전형 반도체층의 알루미늄 조성보다 낮은, 반도체 소자.
  7. 제6항에 있어서,
    상기 활성층은 복수 개의 배리어층과 복수 개의 우물층을 포함하고,
    상기 중간층의 알루미늄 조성은 상기 복수 개의 우물층의 알루미늄 조성보다 더 높은, 반도체 소자.
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