KR102510613B1 - 반도체 소자 - Google Patents

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KR102510613B1 KR1020180003894A KR20180003894A KR102510613B1 KR 102510613 B1 KR102510613 B1 KR 102510613B1 KR 1020180003894 A KR1020180003894 A KR 1020180003894A KR 20180003894 A KR20180003894 A KR 20180003894A KR 102510613 B1 KR102510613 B1 KR 102510613B1
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Abstract

실시 예는 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고 상기 제1 도전형 반도체층 및 상기 활성층음 Al을 포함하고, 상기 활성층은, 우물층; 및 장벽층을 포함하고, 상기 제1 도전형 반도체층의 Al 조성과 상기 우물층의 Al 조성의 조성 비는 1:0.33 내지 1:0.75인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 구현하기 어려운 문제가 있다.
실시 예는 자외선 반도체 소자를 제공한다.
또한, 광 추출 효율이 우수한 반도체 소자를 제공한다.
또한, 크랙 발생을 방지하는 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층 및 상기 활성층음 Al을 포함하고, 상기 활성층은, 우물층; 및 장벽층을 포함하고, 상기 제1 도전형 반도체층의 Al 조성과 상기 우물층의 Al 조성의 조성 비는 1:0.33 내지 1:0.75이다.
상기 제1 도전형 반도체층 하부에 배치되는 제1 제어층;을 더 포함하고,
상기 제1 제어층은,
제1-1 제어층; 및 상기 제1-1 제어층 상에 배치되는 제1-2 제어층을 포함하고,
상기 제1-2 제어층은 Al 조성이 상기 제1-1 제어층의 Al 조성보다 크며,
제1-1 제어층의 Al 조성과 상기 제1 도전형 반도체층의 Al 조성의 조성 비가 1:0.27 내지 1:0.6일 수 있다.
제1-1 제어층의 Al 조성과 상기 상기 우물층의 Al 조성의 조성 비가 1:0.133 내지 1:0.30일 수 있다.
상기 활성층과 상기 제1 도전형 반도체층 사이에 배치되는 제2 제어층;을 더 포함하고,
상기 제2 제어층은, 제2-1 제어층; 및 상기 제2-1 제어층 상에 배치되는 2-2 제어층을 포함하고, 상기 제2-2 제어층은 Al 조성이 상기 제2-1 제어층의 Al 조성보다 크고, 상기 제2-1 제어층의 Al 조성과 상기 우물층의 Al 조성의 조성 비가 1:0.5 내지 1:0.8일 수 있다.
상기 제1 도전형 반도체층의 Al 조성과 제2-1 제어층의 Al 조성의 조성 비가 1:0.5 내지 1:0.67일 수 있다.
상기 제1 제어층 하부에 배치되는 제1 비도전형 반도체층을 더 포함하고, 상기 제1 비도전형 반도체층은 Al을 포함하지 않을 수 있다.
상기 제1 제어층의 두께와 상기 제1 비도전형 반도체층의 두께의 두께 비는 1:0.02 내지 1:0.1일 수 있다.
상기 제1 비도전형 반도체층 하부에 배치되는 제3 제어층; 및 상기 제3 제어층 하부에 배치되는 제2 비도전형 반도체층;을 더 포함할 수 있다.
상기 제3 제어층은, 제3-1 제어층; 및 상기 제3-1 제어층 상에 배치되는 2-2 제어층을 포함하고, 상기 제3-2 제어층은 Al 조성이 상기 제3-1 제어층의 Al 조성보다 클 수 있다.
상기 제1 제어층은 격자 상수가 상기 제1 비도전형 반도체층의 격자 상수보다 크고, 상기 제1 도전형 반도체층의 격자 상수보다 작을 수 있다.
실시 예에 따르면, 자외선 반도체 소자를 구현할 수 있다.
또한, 광 추출 효율이 우수한 반도체 소자를 제작할 수 있다.
또한, 크랙 발생을 방지하는 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시 예에 따른 반도체 소자의 단면도이고,
도 2는 도 1의 A 부분에 대한 투과 전자현미경(transmission electron microscope, TEM)으로 촬영한 사진이고,
도 3은 도 2의 B 부분의 확대도이고,
도 4 내지 도 5는 각각 실험예와 실시예에 따른 반도체 소자를 광학현미경으로 촬영한 사진이고,
도 6은 또 다른 실시예에 따른 반도체 소자의 단면도이고,
도 7은 실시예에 따른 반도체 소자의 개념도이고,
도 8은 실시예에 따른 반도체 소자 패키지의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명의 실시 예에 따른 반도체 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
도 1은 실시 예에 따른 반도체 소자의 단면도이고, 도 2는 도 1의 A 부분에 대한 투과 전자현미경(transmission electron microscope, TEM)으로 촬영한 사진이고, 도 3은 도 2의 B 부분의 확대도이다.
먼저, 도 1을 참조하면, 실시예에 따른 반도체 소자는 기판(101), 기판(101) 상에 배치되는 제1 비도전형 반도체층(102), 제1 비도전형 반도체층(102) 상에 배치되는 제1 제어층(103), 제1 제어층 상에 배치되는 반도체 구조물(110), 제1 제어층 상에 배치되는 제1 도전형 반도체층(111)과 상기 제1 도전형 반도체층 상에 배치되는 활성층(112) 및 활성층(112) 상에 배치되는 제2 도전형 반도체층(113)을 포함하는 반도체 구조물(110) 및 제1 도전형 반도체층(111)과 활성층(112) 사이에 배치되는 제2 제어층(104)을 포함할 수 있다.
먼저, 반도체 구조물(110)은 실시예에 따른 반도체 소자에서 상부에 배치될 수 있다.
반도체 구조물(110)은 제1 도전형 반도체층(111), 활성층(112) 및 제2 도전형 반도체층(113)을 포함한다.
제1 도전형 반도체층(111)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(111)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(111)은 n형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제1 도전형 반도체층(111)은 p형 반도체층일 수 있다.
제1 도전형 반도체층(111)은 소정의 패턴을 갖는 텍스쳐 구조물을 포함할 수 있다. 예컨대, 텍스쳐 구조물은 제1 도전형 반도체층(111) 상부에 배치될 수 있다. 그리고 텍스쳐 구조물은 복수의 패턴과 두께 및 폭은 다양한 형상을 가질 수 있으며, 복수의 패턴은 동일한 두께 및 폭을 가질 수 있다. 텍스쳐 구조물은 제1 전극(107)과 연결되어 전자 스프레딩을 촉진시켜 광 수율을 개선할 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자는 동작 전압이 개선되고, 수율이 개선될 수 있다. 또한, 텍스쳐 구조물은 초격자 구조를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 텍스쳐 구조물은 상기 언급한 형상, 두께 및 폭에 한정되는 것은 아니다.
활성층(112)은 제1 도전형 반도체층(111)과 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 활성층(112)은 복수의 우물층(미도시됨)과 복수의 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)은 제1 도전형 반도체층(111)을 통해서 주입되는 제1 캐리어(전자 또는 정공)와 제2 도전형 반도체층(113)을 통해서 주입되는 제2 캐리어(정공 또는 전자)가 만나는 층이다. 전도대의 제1 캐리어(또는 제2 캐리어)와 가전도대의 제2 캐리어(또는 제1 캐리어)가 활성층(112)의 우물층(미도시됨)에서 재결합하면, 우물층(미도시됨)의 전도대와 우물층(미도시됨)의 가전도대의 에너지 레벨의 차이(에너지 밴드갭)에 대응하는 파장을 가지는 빛이 발생될 수 있다.
활성층(112)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(112)의 구조는 이에 한정하지 않는다.
활성층(112)은 복수 개의 우물층(미도시됨)과 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)과 장벽층(미도시됨)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(미도시됨)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
활성층(112)에서 우물층(미도시됨)은 장벽층(미도시됨)의 에너지 밴드 갭 보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예컨대, 우물층(미도시됨)은 Al 조성이 장벽층(미도시됨)의 Al 조성보다 작을 수 있다.
제1 도전형 반도체층(111)의 Al 조성과 우물층(미도시됨)의 Al 조성의 조성 비는 1:0.33 내지 1:0.75일 수 있다.
먼저, 제1 도전형 반도체층(111)의 Al 조성과 우물층(미도시됨)의 Al 조성의 조성 비가 1:0.33보다 낮은 경우 활성층(112)의 결정 품질이 저하되는 문제가 존재한다. 그리고 제1 도전형 반도체층(111)의 Al 조성과 우물층(미도시됨)의 Al 조성의 조성 비가 1:0.75보다 큰 경우 활성층(112)에서 생성된 광을 제1 도전형 반도체층(111)이 흡수하는 한계가 존재한다.
제2 도전형 반도체층(113)은 활성층(112) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(113)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(113)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(113)은 p형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제2 도전형 반도체층(111)은 n형 반도체층일 수도 있다.
제2 제어층(104)은 제1 도전형 반도체층(111)과 활성층(112) 사이에 배치될 수 있다. 제2 제어층(104)은 에너지 밴드 갭이 제1 도전형 반도체층(111)보다 작고, 활성층(112)의 에너지 밴드갭보다 클 수 있다.
또한, 제2 제어층(104)은 복수 개의 층으로 이루어질 수 있다. 제2 제어층(104)은 제2-1 제어층(104-1), 제2-2 제어층(104-2)을 포함할 수 있다. 그리고 제어층(104)의 복수 개의 층은 상이한 에너지 밴드 갭을 가질 수 있다. 예컨대, 제어층(104)은 활성층(112)에 인접할수록 Al 조성이 커질 수 있다. 또한, 제어층(104)은 상이한 에너지 밴드 갭을 가진 복수 개의 층이 교대로 적층될 수 있다.
이러한 구성에 의하여, 실시예에 따른 반도체 소자는 더 많은 전자가 활성층(112)의 낮은 에너지 준위로 집중할 수 있다. 이에 따라, 반도체 소자는 전자와 정공의 재결함(recombination) 발생 확률이 증가하여, 광 효율이 개선될 수 있다.
또한, 제2-1 제어층(104-1)은 Al 조성이 제2-2 제어층(104-2)의 Al 조성보다 작을 수 있다. 그리고 앞서 언급한 바와 같이, 제2-1 제어층(104-1)과 제2-2 제어층(104-2)은 교번하여 적층될 수 있다.
제2 제어층(104)은 활성층(112)과 제1 도전형 반도체층(111) 사이의 격자 불일치에 기인한 응력을 완화할 수 있다. 예컨대, 제2-1 제어층(104-1)과 제2-2 제어층(104-2)은 AlGaN을 포함할 수 있다. 이 경우, 격자 상수 값이 작은 제2-1 제어층(104-1) 상에 격자 상수가 큰 제2-2 제어층(104-2)을 성장하면 제2-1 제어층(104-1)에 압축응력(compressive stress)가 걸리고, 제2-2 제어층(104-2) 상에 제2-1 제어층(104-1)을 성장하면 제2-2 제어층(104-2)에 인장 응력(tensile stress)가 걸릴 수 있다. 이에 따라, 제2 제어층(104)은 서로 반대의 응력인 압축 응력과 인장 응력이 상쇄되어 활성층(112)로 전달되는 응력을 감소시킬 수 있다.
또한, 제2-1 제어층(104-1)의 Al 조성은 활성층(112)의 우물층의 Al 조성과 조성 비가 1:0.5 내지 1:0.8일 수 있다. 이러한 구성에 의하여, 제2 제어층(104)은 활성층(112)에 작용하는 스트레스를 완화할 수 있다.
그리고 제2-1 제어층(104-1)의 Al 조성은 활성층(112)의 우물층의 Al 조성과 조성 비가 1:0.5보다 작은 경우에, 활성층(112)의 격자 상수 불균형에 의한 스트레스완화가 저하되는 한계가 존재한다. 제2-1 제어층(104-1)의 Al 조성은 활성층(112)의 우물층의 Al 조성과 조성 비가 1:0.8보다 큰 경우에, 광흡수가 이루어지는 문제가 존재한다.
또한, 제1 도전형 반도체층(111)의 Al 조성과 제2-1 제어층(104-1)의 Al 조성의 조성 비는 1:0.5 내지 1:0.67일 수 있다.
제1 도전형 반도체층(111)의 Al 조성과 제2-1 제어층(104-1)의 Al 조성의 조성 비가 1:0.5보다 작은 경우에 활성층(112)으로 전달되는 결함이 증가하고, 제1 도전형 반도체층(111)의 Al 조성과 제2-1 제어층(104-1)의 Al 조성의 조성 비가 1:0.8보다 큰 경우에 광 투과가 저하되는 문제가 존재한다.
제1 제어층(103)은 제1 도전형 반도체층(111)의 하부에 배치될 수 있다. 제1 제어층(103)은 복수 개의 층으로 이루어질 수 있다. 제1 제어층(103)은 제1-1 제어층(103-1), 제1-2 제어층(103-2)을 포함할 수 있다. 그리고 제1 제어층(103)은 제1-1 제어층(103-1)과 제1-2 제어층(103-2)이 반복하여 교대로 배치된 구조를 가질 수 있다.
도 2를 참조하면, 제1 제어층(103)은 상부의 제1 도전형 반도체층(111)과 하부의 제1 비도전형 반도체층(102) 대비 Al 조성이 클 수 있다. 이에 따라, 투과 전자현미경(transmission electron microscope, TEM)으로 반도체 소자를 관찰하면, 명암에 따라 제1 제어층(103)이 제1 도전형 반도체층(111)과 제1 비도전형 반도체층(102) 사이에 위치함을 알 수 있다.
여기서, 투과전자현미경은 시료에 전자빔을 발사하여 매우 얇은 조직절편을 투과시킴으로써 상을 형광 스크린에 형성할 수 있다. 즉, 투과전자현미경은 상(image)에서 특정 부위의 밝기는 표본을 투과하는 전자의 수에 비례하는 점을 이용하여 분산되는 전자를 모아서 나타나는 시료의 상을 형성할 수 있다.
또한, 도 3을 참조하면, 제1 제어층(103)은 교대로 반복하여 배치된 제1-1 제어층(103-1)과 제1-2 제어층(103-2)으로 이루어짐을 알 수 있다.
예컨대, 제1-1 제어층(103-1)은 AlGaN을 포함하고, 제1-2 제어층(103-2)은 AlN을 포함할 수 있다.
그리고 제1 제어층(103) 내 복수 개의 층이 적층된 구조에서　 제1-2 제어층(103-2)의 격자 상수가 제1-1 제어층(103-1)의 격자 상수보다 클 수 있다. 이에 따라, 격자　상수가 작은 제1-1 제어층(103-1) 상에 제1-2 제어층(103-2)을 성장하면 제1-1 제어층(103-1)에 압축 응력(compressive stress)이 작용할 수 있다. 또한, 제1-2 제어층(103-2) 상에 제1-1 제어층(103-1)을 성장하면 제1-2 제어층(103-2)에 인장 응력(tensile stress)이 작용할 수 있다. 또한, 이러한 제1-1 제어층(103-1)과 제1-2 제어층(103-1)을 반복하여 적층하면, 서로 반대의 응력인 압축 응력과 신장 응력이 상쇄되어 결정 상 안정된 구조를 제공할 수 있다.
그리고 제1 제어층(103)(예컨대, 제1-1 제어층(103-1)은 Al 조성을 증가시키면 압축형 응력이 더 증가함으로써 크랙 발생을 감소시킬 수 있다. 압축형 응력을 증가시키는 것은 냉각시 기판(101)에 작용하는 인장형 응력(tensile stress)에 기인할 수 있다. 즉, 하부의 기판(101) 상에 배치된 제1 제어층(103)은 고온(예컨대, 800도 내지 900도)에서 성장이 완료되면, 기판(101) 및 제1 제어층(103)의 온도를 상온으로 감소시키는 냉각 공정이 수행될 수 있다. 이러한 경우, 기판(101)은 인장형 응력이 강하게 작용하게 되어, 제1 제어층(103)에 크랙과 같은 결함이 발생되어, 제품 수율이 떨어지는 문제가 발생할 수 있다. (예컨대, 인장형 응력을 받을 때 성장 기판은 오목한 형상(concave shape)으로 휘어지게 되고, 압축형 응력을 받을 때 성장 기판은 볼록한 형상(convex shape)으로 휘어지게 된다.)
이와 같이, 냉각 공정에 의해 성장 기판이 인장형 응력을 받기 때문에, 제1 제어층(103)을 크랙 없이 형성하기 위해서는, 제1 제어층(103)에서 압축형 응력을 증가할 수 있다.
다만, 반대로 제1 제어층(103)은 Al 조성을 감소시키면 인장형 응력이 더 증가하고, 기판(101)에 압축형 응력을 제공하지 못하게 되어 크랙이 발생할 수 있다.
이를 바탕으로 다시 도 2를 참조하면, 제1-1 제어층(103-1)의 Al 조성은 제1 도전형 반도체층(111)의 Al 조성과 조성 비가 1:0.27 내지 1:0.6일 수 있다.
제1-1 제어층(103-1)의 Al 조성은 제1 도전형 반도체층(111)의 Al 조성과 조성 비가 1:0.27보다 작은 경우에, 반도체 소자의 결정품질이 저하되는 한계가 존재한다. 그리고 제1-1 제어층(103-1)의 Al 조성은 제1 도전형 반도체층(111)의 Al 조성과 조성 비가 1:0.6보다 큰 경우에, 기판(101)과의 응력 제어효과가 감소하여, 크랙이 발생하는 문제가 존재한다.
또한, 제1 제어층(103)은 격자 상수가 제1 비도전형 반도체층(102)의 격자 상수보다 크고, 제1 도전형 반도체층(111)의 격자 상수보다 작을 수 있다.
또한, 제1 비도전형 반도체층(102)이 제1 제어층(103) 하부에 배치될 수 있다. 제1 비도전형 반도체층(102)은 언도프트 GaN을 포함할 수 있다. 즉, 제1 비도전형 반도체층(102)은 도펀트를 포함하지 않는 비도전형(non-conductive type) 반도체층이거나 도펀트를 포함하는 도전형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
그리고 반도체 소자의 하부에 존재하는 기판(101) 상에 배치될 수 있다.
이러한 경우, 제1 비도전형 반도체층(102)은 기판(101)과 격자 상수 차이가 커, 제1 비도전형 반도체층(102) 상에 배치되는 반도체 구조물(110)에 전위(dislocation)가 발생할 수 있다.
이 때, 기판(101)과 반도체 구조물(110) 사이의 격자 상수를 갖는 제1 제어층(103)이 기판(101)과 반도체 구조물(110) 사이에 배치될 수 있다. 이로써, 제1 제어층(103)은 기판(101)과 반도체 구조물(110) 사이의 격자 상수의 차이를 완화시켜 주므로, 반도체 구조물(110)에 전위의 발생 가능성을 줄여 줄 수 있다.
즉, 제1 제어층(103)은 제1 비도전형 반도체층(102)과 제1 도전형 반도체층(111) 사이의 격자 상수의 차이를 완화시켜, 제1 제어층(103) 상에 배치되는 제1 도전형 반도체층(111)의 전위 발생을 감소시킬 수 있다
또한, 제1-1 제어층(103-1)의 Al 조성은 우물층의 Al 조성과 조성 비가 1:0.133 내지 1:0.30일 수 있다.
제1-1 제어층(103-1)의 Al 조성은 우물층의 Al 조성과 조성 비가 1:0.133보다 작은 경우, 결정 품질이 저하되는 문제가 존재한다. 그리고 제1-1 제어층(103-1)의 Al 조성은 우물층의 Al 조성과 조성 비가 1:0.30보다 큰 경우, 응력 제어 효과가 감소하여 크랙이 발생하는 문제가 존재할 수 있다.
또한, 제1 비도전형 반도체층(102)의 두께와 제1 제어층(103)의 두께의 두께 비는 1:0.02 내지 1:0.1일 수 있다.
제1 비도전형 반도체층(102)의 두께와 제1 제어층(103)의 두께의 두께 비는 1:0.02보다 작은 경우, 응력이 제1 비도전형 반도체층(102)에 집중되어 제1 제어층(103)으로 응력 제어가 어려운 문제가 존재한다.
그리고 제1 비도전형 반도체층(102)의 두께와 제1 제어층(103)의 두께의 두께 비는 1:0.1보다 큰 경우, 결정 품질이 저하되는 문제가 존재한다.
기판(101)은 그리고 성장 기판(1)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이러한 종류에 한정되지 않는다.
기판(101)은 레이저 리프트 오프(Laser Lift Off, LLO) 공정에 의해 제거될 수 있으나, 이에 한정되지 않으며, 광이 투과될 수 있다.
도 4 내지 도 5는 각각 실험예와 실시예에 따른 반도체 소자를 광학현미경으로 촬영한 사진이다.
도 4는 실험예로 제어층이 존재하지 않는 경우이며, 제2 도전형 반도체층의 표면에 대해 명시야(bright field, 도 4(a))와 암시야(dark field, 도 4(b))를 나타낸다. 여기서, 광학현미경에서 명시아는 백색광원에 의한 시료의 투과광을 이미징한 것이고, 암시아는 시료에 의해 산란된 광만을 검출한 이미징한 것이다.
도 4(a) 및 도 4(b)를 살펴보면, 반도체 소자의 표면인 제2 도전형 반도체층의 표면에 크랙(C)이 발생한 것을 알 수 있다.
이와 달리, 도 5는 실시예에 따른 반도체 소자(제어층이 존재하는 경우)의 제2 도전형 반도체층의 표면에 대해 명시야(bright field, 도 5(a))와 암시야(dark field, 도 5(b))를 나타낸다.
도 5(a)와 도 5(b)를 살펴보면, 반도체 소자의 표면인 제2 도전형 반도체층의 표면에 크랙(C)이 제거됨을 알 수 있다.
도 6은 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 6을 참조하면, 또 다른 실시예에 따른 반도체 소자는 제1 도전형 반도체층(211), 제2 도전형 반도체층(213) 및 제1 도전형 반도체층(211)과 제2 도전형 반도체층(213) 사이에 배치되는 활성층(212)을 포함하는 반도체 구조물(210), 제1 도전형 반도체층(211)과 활성층(212) 사이에 배치되는 제2 제어층(206), 반도체 구조물(210) 하부에 배치되는 제1 제어층(205), 제1 제어층(205) 하부에 배치되는 제1 비도전형 반도체층(204), 제1 비도전형 반도체층(204) 하부에 배치되는 제3 제어층(203), 제3 제어층(203) 하부에 배치되는 제2 비도전형 반도체층(202) 및 기판(201)을 포함할 수 있다.
앞서 설명한 기판, 제1 비도전형 반도체층, 제1 제어층, 제2 제어층, 반도체 구조물은 동일하게 적용될 수 있다.
제3 제어층(203) 및 제3 제어층(203) 하부의 제2 비도전형 반도체층(202)은 교대로 기판(201) 상에 배치될 수 있다.
제3 제어층(203)은 제1 제어층(205)과 마찬가지로 복수 개의 층을 포함할 수 있다. 제3 제어층(203)은 제3-1 제어층(203-1), 제3-2 제어층(203-2)을 포함할 수 있다. 또한, 제3-1 제어층(203-1) 및 제3-2 제어층(203-2)은 교대로 배치되어, 앞서 설명한 바와 같이 기판(201)에서 크랙 발생을 방지할 수 있다.
또한, 제3-1 제어층(203-1)은 Al 조성이 제3-2 제어층(203-2)의 Al 조성보다 작을 수 있다. 이는 상기 제1 제어층에서 설명한 내용이 동일하게 적용될 수 있다.
마찬가지로, 제2 비도전형 반도체층(202)은 언도프트 GaN을 포함할 수 있다.
이로써, 제3 제어층(203)은 상부에 성장되는 반도체 구조물(210)의 결정성을 향상시키고 전위의 발생을 억제할 수 있다. 또한, 제3 제어층(203)은 수축형 응력을 증가하여 냉각시 발생되는 기판(201)의 인장형 응력을 상쇄시켜, 응력에 대해 기판(201)이 평형 상태가 유지되도록 하여 반도체 구조물(210) 및 기판(201)에 크랙 발생을 방지할 수 있다.
도 7은 실시예에 따른 반도체 소자의 개념도이다.
먼저 도 7을 참조하면, 반도체 소자는 기판(101), 기판(101) 하부에 배치되는 제1 비도전형 반도체층(102), 제1 비도전형 반도체층(102) 하부에 배치되는 제1 제어층(103), 제1 제어층(103) 하부에 배치되는 반도체 구조물(110), 제1 도전형 반도체층(111)에 연결된 제1 전극(131), 제1 전극(131)에 연결된 제1 기둥 전극(141), 제2 도전형 반도체층(113)에 연결된 제2 전극(132) 및 제2 전극(132)에 전기적으로 연결된 제2 기둥 전극(142)를 포함할 수 있다.
이러한 경우, 반도체 구조물(110)에서 생성된 광은 반도체 소자의 측면 등을 통해 방출될 수 있다. 그리고 제1 기둥전극(141)과 제2 기둥 전극(142)은 회로 패턴(PT) 등과 전기적으로 연결되어 전원을 공급받을 수 있다.
다만, 이러한 구조에 한정되는 것은 아니며, 반도체 소자는 수직형 또는 레터럴 구조를 가질 수도 있다.
도 8은 실시예에 따른 반도체 소자 패키지의 개념도이다.
먼저, 반도체 소자는 패키지로 구성되어, 수지(resin)나 레지스트(resist)나 SOD 또는 SOG의 경화 장치에 사용될 수 있다. 또는, 반도체 소자 패키지는 치료용 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균 장치와 같은 전자 장치에 사용될 수도 있다.
도 8를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 도전형 반도체층;
    제2 도전형 반도체층; 및
    상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 제1 도전형 반도체층 및 상기 활성층은 Al을 포함하고,
    상기 활성층은,
    우물층; 및 장벽층을 포함하고,
    상기 활성층과 상기 제1 도전형 반도체층 사이에 배치되는 제2 제어층;을 더 포함하고,
    상기 제2 제어층의 Al 조성은 상기 활성층에 가까울수록 증가하고,
    상기 제2 제어층은,
    제2-1 제어층; 및
    상기 제2-1 제어층 상에 배치되는 제2-2 제어층을 포함하고,
    상기 제2-2 제어층은 Al 조성이 상기 제2-1 제어층의 Al 조성보다 크고,
    상기 제2-1 제어층의 Al 조성과 상기 우물층의 Al 조성의 조성 비가 1:0.5 내지 1:0.8인 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 도전형 반도체층 하부에 배치되는 제1 제어층;을 더 포함하고,
    상기 제1 제어층은,
    제1-1 제어층; 및
    상기 제1-1 제어층 상에 배치되는 제1-2 제어층을 포함하고,
    상기 제1-2 제어층은 Al 조성이 상기 제1-1 제어층의 Al 조성보다 크며,
    제1-1 제어층의 Al 조성과 상기 제1 도전형 반도체층의 Al 조성의 조성 비가 1:0.27 내지 1:0.6인 반도체 소자.
  3. 제2항에 있어서,
    제1-1 제어층의 Al 조성과 상기 상기 우물층의 Al 조성의 조성 비가 1:0.133 내지 1:0.30인 반도체 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 도전형 반도체층의 Al 조성과 제2-1 제어층의 Al 조성의 조성 비가 1:0.5 내지 1:0.67인 반도체 소자.
  6. 제2항에 있어서,
    상기 제1 제어층 하부에 배치되는 제1 비도전형 반도체층을 더 포함하고,
    상기 제1 비도전형 반도체층은 Al을 포함하지 않는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 제어층의 두께와 상기 제1 비도전형 반도체층의 두께의 두께 비는 1:0.02 내지 1:0.1인 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 비도전형 반도체층 하부에 배치되는 제3 제어층; 및
    상기 제3 제어층 하부에 배치되는 제2 비도전형 반도체층;을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제3 제어층은,
    제3-1 제어층; 및
    상기 제3-1 제어층 상에 배치되는 제3-2 제어층을 포함하고,
    상기 제3-2 제어층은 Al 조성이 상기 제3-1 제어층의 Al 조성보다 큰 반도체 소자.
  10. 제6항에 있어서,
    상기 제1 제어층은 격자 상수가 상기 제1 비도전형 반도체층의 격자 상수보다 크고, 상기 제1 도전형 반도체층의 격자 상수보다 작은 반도체 소자.
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