KR102477677B1 - 반도체 소자 - Google Patents

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KR102477677B1
KR102477677B1 KR1020180015129A KR20180015129A KR102477677B1 KR 102477677 B1 KR102477677 B1 KR 102477677B1 KR 1020180015129 A KR1020180015129 A KR 1020180015129A KR 20180015129 A KR20180015129 A KR 20180015129A KR 102477677 B1 KR102477677 B1 KR 102477677B1
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강동훈
백광선
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쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
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Abstract

실시예는 패턴을 포함하는 기판; 상기 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 중간층; 및 상기 중간층 및 상기 버퍼층 상에 배치되는 반도체 구조물;을 포함하고, 상기 반도체 구조물, 제1 도전형 반도체층; 제2 도전형 반도체층 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 버퍼층은, 복수 개의 요철부와 상기 요철부 사이의 평탄부를 포함하고, 상기 중간층은, 상기 평탄부에 배치되는 제1 중간층;을 포함하는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
발광 다이오드는 전자와 정공의 재결합으로 발생되는 광을 발하는 무기 반도체 소자로서, 최근, 디스플레이, 자 동차 램프, 일반 조명 등의 여러 분야에서 사용되고 있다. 특히, 질화갈륨, 질화알루미늄 등의 질화물 반도체는 직접 천이형 특성이 있고, 다양한 대역의 에너지 밴드갭을 갖도록 제조될 수 있어서, 필요에 따라 다양한 파장 대의 발광 다이오드를 제조할 수 있다
질화물 반도체를 포함하는 발광 다이오드는, 동종 기판 또는 이종 기판 상에 성장됨으로써 제조된다. 상기 동종 기판은 기판의 단가가 높고, 또한 대면적 기판을 얻는 것이 어려워, 일반적으로 사파이어 기판과 같은 이종 기 판이 질화물 반도체의 성장기판으로 이용된다.
최근에는, 사파이어 기판의 성장면에 복수의 돌출부들이 배치된 패터닝된 사파이어 기판(Patterned Sapphire Substrate; PSS)이 폭넓게 이용된다. 상기 PSS 상에 성장되어 형성된 발광 다이오드에서 발광된 광은 사파이어 기판 표면의 돌출부들로 인하여 산란되는 효과가 있다. 따라서, PSS를 이용하여 제조된 발광 다이오드는 일반적 인 사파이어 기판을 이용하여 제조된 발광 다이오드에 비하여 높은 광 추출 효율을 가질 수 있어, 상대적으로 높은 외부 양자 효율을 갖는다. 그리고 복수의 돌출부들을 갖는 PSS 상부는 반도체층이 덮을 수 있다.
이 때, PSS 상부에 버퍼층을 형성하고 버퍼층 상부에 반도체층을 형성하는 경우 격자상수 차이에 의한 휘어짐 현상이 발생하는 한계가 존재한다.
실시예는 결정질이 개선된 반도체 소자를 제공한다.
또한, 응력이 제어되어 휨 현상이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자는 패턴을 포함하는 기판; 상기 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 중간층; 및 상기 중간층 및 상기 버퍼층 상에 배치되는 반도체 구조물;을 포함하고, 상기 반도체 구조물, 제1 도전형 반도체층; 제2 도전형 반도체층 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 버퍼층은, 복수 개의 요철부와 상기 요철부 사이의 평탄부를 포함하고, 상기 중간층은, 상기 평탄부에 배치되는 제1 중간층;을 포함한다.
상기 중간층은
AlGaN을 포함하고, 알루미늄(Al) 조성비가 12% 내지 48%, 일 수 있다.
Al을 포함하고, Al 조성이 0.12 내지 0.48일 수 있다.
상기 중간층은,
상기 요철부 상에 배치되는 제2 중간층을 더 포함할 수 있다.
상기 제1 중간층의 두께는 상기 제2 중간층의 두께보다 클 수 있다.
상기 제1 중간층의 두께는 상기 제2 중간층의 두께와 두께 비가 1:0.02 내지 0.3일 수 있다.
상기 버퍼층은,
물리적 증기 증착법(physical vapor deposition: PVD)으로 형성될 수 있다.
상기 평탄부는 상기 기판의 c-평면 상에 배치될 수 있다.
상기 복수 개의 요철부와 상기 요철부 사이의 평탄부는 상기 패턴을 따라 배치될 수 있다.
실시예에 따르면, 결정질이 개선된 반도체 소자를 구현할 수 있다.
또한, 응력이 제어되어 휨 현상이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 단면도이고,
도 2는 도 1에서 K부분의 확대도이고,
도 3a는 도 2의 J부분의 실제 사진이고,
도 3b는 도 3a에서 L 부분의 확대도이고,
도 3c는 도 3b에서 M 부분의 확대도이고,
도 3d는 도 2의 N부분의 확대도이고,
도 4a 내지 도 4e는 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이고,
도 5a 내지 도 5b는 실시예에 따른 반도체 소자의 성장 방향에 대한실제 사진이고,
도 6a 내지 도 6b는 실시예에 따른 반도체 소자의 효과를 설명하는 도면이고,
도 7은 실시예에 따른 반도체 소자 패키지의 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 실시예에 따른 반도체 소자의 단면도이고, 도 2는 도 1에서 K부분의 확대도이고, 도 3a는 도 2의 J부분의 실제 사진이고, 도 3b는 도 3a에서 L 부분의 확대도이고, 도 3c는 도 3b에서 M 부분의 확대도이다.고, 도 3d는 도 2의 N부분의 확대도이다.
도 1을 참조하면, 실시예에 따른 반도체 소자(10)는 기판(110), 기판(110) 상에 배치되는 버퍼층(120), 버퍼층(120) 상에 배치되는 중간층(130), 중간층(130) 및 버퍼층(120) 상에 배치되는 반도체 구조물(140), 제1 전극(151) 및 제2 전극(152)을 포함한다.
먼저, 기판(110)은 실시예에 따른 반도체 소자(10)의 하부에 배치될 수 있다. 기판(110)은 다결정 또는 비정질 재질을 포함할 수 있다. 기판(110)은　반도체　물질 성장에 적합한 물질이나 웨이퍼일 수 있다. 예컨대, 지지 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
기판(110)은 성장면인 상부면에 복수의 요철부(120b)가 배치된 패터닝된 사파이어 기판(110)(Patterned Sapphire Substrate: PSS)일 수 있다. 이에, 기판(110)은 반도체 구조물(140)로부터 발생한 광이 기판(110) 표면의 요철부(120b)에서 산란될 수 있으므로, 광 추출 효율을 개선할 수 있다. 요철부(120b)의 두께와 폭은 다양한 형상으로 이루어질 수 있다. 또한, 기판(110)의 상면에 형성된 패턴은 다양한 형상을 가질 수 있다. 예컨대, 패턴은 다각뿔 형태일 수 있으나, 이러한 종류에 한정되는 것은 아니다.
버퍼층(120)은 기판(110) 상에 배치되어, 기판(110) 상부의 패턴과 동일한 패턴을 가질 수 있다. 버퍼층(120)은 물리적 증기 증착법(physical vapor deposition; PVD)에 의해 기판(110) 상에 형성될 수 있다. 예컨대, 버퍼층(120)은 이온빔 증착, 열 증착, 에언지 빔 증착 중 어느 하나를 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 이러한 방법에 의하여, 실시예에 따른 버퍼층(120)은 결정성이 개선될 수 있으며, 기판(110) 상면의 패턴을 따라 패턴을 가질 수 있다.
그리고 버퍼층(120)은 AlN을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다. 예컨대, 버퍼층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 어느 하나를 포함할 수 있다.
전술한 바와 같이, 버퍼층(120)은 기판(110)의 패턴을 따라 패턴을 가질 수 있으며, 상면에 요철부(120b) 및 평탄부(120a)를 포함할 수 있다.
요철부(120b)는 복수 개일 수 있으며, 반도체 소자(10)의 상면을 향해 볼록한 영역일 수 있다. 요철부(120b)는 경사면을 가질 수 있다. 평탄부(120a)는 복수 개의 요철부(120b) 사이에 위치하는 영역일 수 있으며, 복수 개일 수 있다. 이에 따라, 요철부(120b)와 평탄부(120a)는 교번하여 배치될 수 있다.
도 2 및 , 도 3a 및 도 3d를 참조하면, 중간층(130)은 버퍼층(120) 상에 배치될 수 있다. 구체적으로, 중간층(130)은 평탄부(120a) 상에 배치되는 제1 중간층(130a)과 요철부(120b) 상에 배치되는 제2 중간층(130b)을 포함할 수 있다.
먼저, 제1 중간층(130a)은 MOCVD(Metal Organic Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다. 이 때, 버퍼층(120)의 단위 셀의 c-평면이 기판(110)의 c-평면과 평행하게 배치될 수 있다. 즉, 평탄부(120a)는 기판(110)의 c-평면 상에 위치할 수 있으며, 요철부(120b) 대비 결정이 균일할 수 있다. 이러한 구성에 의하여, 제1 중간층(130a)은 평탄부(120a) 상에 우선적으로 성장할 수 있다.
이로 인해, 제1 중간층(130a)은 두께가 제2 중간층(130b)의 두께보다 클 수 있다. 여기서, 제1 중간층(130a)은 단층(single layer)로 성장되므로며, 제1 중간층(130a)의 두께(d1)는 수직 방향(제1 방향)으로 최소 길이이다.는 다결정체의 평균 두께일 수 있다. 마찬가지로, 제2 중간층(130b)의 두께(d2)는 수직 방향(제1 방향)으로 최소 길이이다.
그리고 제1 중간층(130a)의 두께(d1)와 제2 중간층(130b)의 두께(d2)의 두께 비는 1:0.02 내지 0.3일 수 있다. 제1 중간층(130a)의 두께(d1)와 제2 중간층(130b)의 두께(d2)의 두께 비가 1:0.02보다 작은 경우, 층 변동이 증가하는 문제가 존재한다. 제1 중간층(130a)의 두께(d1)와 제2 중간층(130b)의 두께(d2)의 두께 비가 0.3보다 큰 경우, 제1 도전형 반도체층(141)이 수평 성장이 강화되어 스트레인 제어가 어려워지는 문제가 존재할 수 있다.
구체적으로, 도 3b 및 내지 도 3c3d를 참고하면, 중간층(130)은 요철부(120b)와 평탄부(120a)에 모두 성장되어 형성될 수 있으나, 평탄부(120a)에 대다수 성장될 수 있다. 예컨대, 제1 중간층(130a)은 다결정구조이나, 제2 중간층(130b)은 대다수가 단층(mono layer)아일랜드로 분산되어으로 형성될 수 있다. 이에 따라, 제1 중간층(130a) 상부에 먼저 수직 성장하는 제1 도전형 반도체층(141)은 결정이 균일하고 c-평면인 제1 중간층(130a) 상에 집중되어 형성되고, 제2 중간층(130b) 상에 형성되기 어려울 수 있다.
이에, 제1 도전형 반도체층(141)은 제1 중간층(130a)에 상에 집중하여 수직 성장됨에 따라 기판(110)(또는 버퍼층(120))과 접촉하는 면적이 감소할 수 있다. 또한, 제1 도전형 반도체층(141)은 기판(110) 상에서 일정 각도 틸트되어 성장 시 압축 응력을 받으나, 수직 성장(제1 방향(x축 방향))에 의해 압축 응력이 완화될 수 있다. 여기서, 제1 방향(x축 방향)은 반도체 구조물(140)의 두께 방향이며, 제2 방향(y축 방향)은 제1 방향에 수직한 방향이며, 수평 성장은 제2 방향(y축 방향) 성장일 수 있다.
구체적으로, 수직 성장이 제1 중간층(130a) 상에 집중됨에 따라, 제1 중간층(130a) 상에 성장된 제1 도전형 반도체층(141)은 하부의 기판(110)(또는 버퍼층(120))과 접촉하는 하부 면적이 감소하여, 기판(110)(또는 버퍼층(120))과 접촉하는 면에서 발생하는 압축 응력이 감소하고, 제1 도전형 반도체층(141) 상부에서 인장 응력이 커질 수 있다. 이에 따라, 제1 도전형 반도체층(141) 상에 활성층(142)을 형성하는 경우, 기판(110)은 편평도가 향상되어 볼록한(convex) 또는 오목한(concave) 형태로 변하지 않을 수 있다. 이로 인해, 에피텍셜 성장 시에 기판(110)에 열이 균형적으로 가해지므로, 웨이퍼 상태에서 열 불균형에 의해 위치 별 파장편차가 커지는 것을 방지할 수 있다. 이에 대해서, 이하 도 4c 및 도 6a에서 자세히 설명한다.
중간층(130)은 AlxGa1 - xN을 포함할 수 있다. 이 때, Al 조성비는 12% 내지 48%일 수 있다.
중간층(130)은 Al 조성비는 12%보다 작은 경우, 격자 상수가 커져 버퍼층(120) 사이의 격자 불균형이 커져 결정성이 저하되는 문제가 발생할 수 있다. 또한, 중간층(130)은 Al 조성이 48%보다 큰 경우, Al 조성비의 정가로 결정성이 저하되는 문제가 존재한다.
또한, 제1 중간층(130a)은 제2 방향(y축 방향)으로 폭이 0.2㎛ 내지 0.3㎛일 수 있으나, 이에 한정되는 것은 아니다.
다시 도 1을 참조하면, 반도체 구조물(140)은 중간층(130) 상에 배치될 수 있다. 반도체 구조물(140)은 중간층(130) 상에 배치되는 제1 도전형 반도체층(141), 제1 도전형 반도체층(141) 상에 배치되는 활성층(142) 및 활성층(142) 상에 배치되는 제2 도전형 반도체층(143)을 포함할 수 있다.
제1 도전형 반도체층(141)은 중간층(130) 상에 배치될 수 있다. 또한, 제1 도전형 반도체층(141)은 제1 중간층(130a) 상에서 수직 성장한 이후에 수평 성장할 수 있다. 이에, 전술한 바와 같이 제1 도전형 반도체층(141)이 받는 압축 응력이 감소함으로써 기판(110)이 볼록한(convex) 형태로 휘어지는 것을 방지할 수 있다.
제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(141)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제1 도전형 반도체층(141)은 p형 반도체층일 수 있다.
활성층(142)은 제1 도전형 반도체층(141)과 제2 도전형 반도체층(143) 사이에 배치될 수 있다. 활성층(142)은 복수의 우물층(미도시됨)과 복수의 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)은 제1 도전형 반도체층(141)을 통해서 주입되는 제1 캐리어(전자 또는 정공)와 제2 도전형 반도체층(143)을 통해서 주입되는 제2 캐리어(정공 또는 전자)가 만나는 층이다. 전도대의 제1 캐리어(또는 제2 캐리어)와 가전도대의 제2 캐리어(또는 제1 캐리어)가 활성층(142)의 우물층(미도시됨)에서 재결합하면, 우물층(미도시됨)의 전도대와 우물층(미도시됨)의 가전도대의 에너지 레벨의 차이(에너지 밴드갭)에 대응하는 파장을 가지는 빛이 발생될 수 있다.
활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.
활성층(142)은 복수 개의 우물층(미도시됨)과 장벽층(미도시됨)을 포함할 수 있다. 우물층(미도시됨)과 장벽층(미도시됨)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(미도시됨)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(143)은 활성층(142) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(143)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(143)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(143)은 p형 반도체층일 수 있다. 다만, 이에 한정하지 않고 제2 도전형 반도체층(143)은 n형 반도체층일 수도 있다.
제1 전극(151)은 일부가 노출된 제1 도전형 반도체층(141) 상에 배치되어, 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 또한, 제2 전극(152)은 제2 도전형 반도체층(143) 상에 배치되어, 제2 도전형 반도체층(143)과 전기적으로 연결될 수 있다.
제1 전극(151)과 제2 전극(152)은 오믹 전극일 수 있다. 또한, 제1 전극(151)과 제2 전극(152)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
도 4a 내지 도 4e는 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이고, 도 5a 내지 도 5b는 실시예에 따른 반도체 소자의 성장 방향에 대한실제 사진이고, 도 6a 내지 도 6b는 실시예에 따른 반도체 소자의 효과를 설명하는 도면이다.
도 4a를 참조하면, 기판(110)을 준비하고, 기판(110) 상부에 패턴을 형성한 뒤 기판 상에 버퍼층(120)을 형성할 수 있다.
구체적으로, 기판(110)은 성장 장비에 로딩되고, 상부면에 요철 형태의 갖는 패턴이 형성될 수 있다.
그리고 버퍼층(120)은 기판(110) 상에 PVD 방법으로 스퍼터링, 이온빔 증착, 열 증착, 에너지 빔 증착 중 하나를 이용하여 형성될 수 있다. 이에 따라, 버퍼층(120)은 기판(110) 상의 패턴과 동일한 형상의 패턴이 형성될 수 있다.
구체적으로, 버퍼층(120)은 복수 개의 요철부(120b)와 요철부(120b) 사이에 배치되는 평탄부(120a)를 포함할 수 있다. 요철부(120b)와 평탄부(120a)는 교번하여 배치될 수 있으며, 크기 및 배치 형태는 제한되지 않을 수 있다. 예컨대, 요철부(120b)는 다각뿔 형태일 수 있으나, 이에 한정되지 않는다.
도 4b를 참조하면, 중간층(130)은 버퍼층(120) 상에 형성될 수 있다. 중간층(130)은 600℃ 내지 850℃의 온도 조건에서 성장될 수 있다. 또한, 중간층(130)은 1 nm 내지 4 nm의 두께로 성장될 수 있다.
그리고 전술한 바와 같이 중간층(130)은 요철부(120b)보다 평탄부(120a) 상에서 두께가 더 클 수 있다. 즉, 제1 중간층(130a)이 제2 중간층(130b)보다 두께가 클 수 있다. 또한, 중간층(130)은 100 torr 내지 500 torr의 압력 조건에서 성장된다.
도 4c를 참조하면, MOCVD 또는 HVPE 방법으로 제1 도전형 반도체층(141)을 성장시킬 수 있다. 제1 도전형 반도체층(141)은 제1 도펀트가 도핑된 Ⅲ족-Ⅴ족 원소의 화합물 반도체, 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAsm GaP, GaAs, GaAsP, AlGaInP 에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
먼저, 제1 도전형 반도체층(141a)은 c-평면이면서 균질의 제1 중간층 상에 우선적으로 수직 성장할 수 있다. 수직 성장한 제1 도전형 반도체층(141a)은 요철부(120b)보다 평탄부(120a) 상에 집중될 수 있다. 이에, 수직 성장한 제1 도전형 반도체층(141a)은 기판(110)(또는 버퍼층(120))과 접촉하는 면적이 줄어들어, 격자 상수 차이로 인한 압축 응력(B)을 적게 받을 수 있다. 그리고 수직 성장한 제1 도전형 반도체층(141a)은 상부가 수평 방향으로 늘어나려는 인장 응력(A)이 커질 수 있다.
이와 달리, 중간층(130)이 존재하지 않은 경우 제1 도전형 반도체층(141a)은 평탄부(120a)뿐만 아니라 균질의 요철부(120b) 상에도 성장할 수 있다. 이로 인해, 제1 도전형 반도체층(141a)은 기판(110) (또는 버퍼층(120))과 접촉하는 면적이 커지게 되므로 큰 압축 응력을 받게 되고, 압축 응력에 의해 기판(110)에서 제1 도전형 반도체층(141)은 볼록한(convex) 형태로 휘어질 수 있다.
또한, 우선적으로 수직 성장한 제1 도전형 반도체층(141a)은 수평 성장하더라도 상기 응력을 유지할 수 있다. 이로 인해, 제1 도전형 반도체층(141a)은 압축 응력에 의해 기판에서 제1 도전형 반도체층(141)이 볼록한(convex) 형태로 휘어지는 것을 방지할 수 있다.
도 5a 내지 도 5b를 참조하면, 도 5a는 중간층이 존재하지 않는 경우(비교예) 버퍼층 상에 성장된 제1 도전형 반도체층(141a)을 도시한 사진이고, 도 5b는 중간층이 존재하는 경우(실시예) 버퍼층 상에 성장된 제1 도전형 반도체층(141a)을 도시한 사진이다.
도 5a와 도 5b를 비교하면, 비교예(도 5a)에서 성장된 제1 도전형 반도체층의 최소 폭(W1)이 실시예(도 5b)에서 성장된 제1 도전형 반도체층의 최소 폭(W2)보다 큰 것을 나타낸다. 이에 따라, 비교예서 제1 도전형 반도체층은 수평 성장이 강화되는 반면에 실시예에서 제1 도전형 반도체층은 평탄부 상에 집중적으로 수직 성장됨을 알 수 있다.
도 4d를 참조하면, 제1 도전형 반도체층(141) 상에 MOCVD 또는 HVPE 방법으로 활성층(142), 활성층(142) 상에 제2 도전형 반도체층(143)을 차례로 성장시킬 수 있다. 활성층(142)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주 기를 포함할 수 있다.
그리고 제1 도전형 반도체층(141)은 제1 중간층(130a) 상에 집중하여 형성되고, 볼록한 형태가 되는 것을 방지할 수 있다.
먼저, 도 6를 참조하면 에피텍셜 성장 장치에서 플레이트(D) 상에 수용부(W)가 배치될 수 있다. 플레이트(D)는 소정의 면적을 갖는 원형 형상의 판일 수 있으며, 회전할 수 있다. 그리고 플레이트(D)는 외측에 배치된 히터로부터 열을 전달 받을 수 있다.
그리고 수용부(W)는 플레이트(D) 상에 배치되어 독립적으로 회전할 수 있으며, 플레이트(D)로부터 히터의 열을 전달 받을 수 있다. 그리고 수용부(W)는 에피텍셜 성장을 위한 웨이퍼를 수용할 수 있다.
이에, 기판(110), 버퍼층(120), 중간층(130) 및 제1 도전형 반도체층이 형성된 웨이퍼가 수용부(W)에 배치될 수 있다. 이 경우, 앞서 설명한 바와 같이, 중간층이 없는 경우 기판(110), 버퍼층(120), 중간층(130) 및 제1 도전형 반도체층이 형성된 웨이퍼는 활성층 형성 시에 볼록한(convex) 형태가 되어, 수용부(W)로부터 일부 영역이 이격될 수 있다. 예컨대, 기판(110), 버퍼층(120), 중간층(130) 및 제1 도전형 반도체층이 형성된 웨이퍼가 수용부의 중앙인 제2 중심(C2)으로부터 이격될 수 있다. 반면에, 기판(110), 버퍼층(120) 및 중간층(130)이 형성된 웨이퍼는 가장자리가 수용부(W)와 접촉할 수 있다. 이에, 기판(110), 버퍼층(120) 및 중간층(130)이 형성된 웨이퍼는 중앙보다 가장자리에서 열을 많이 제공 받을 수 있다. 이로써, 상기 웨이퍼는 수용부(W)로부터 고르게 열을 제공받지 못할 수 있다.
이에, 제1 도전형 반도체층 상부에 활성층이 형성되는 경우 웨이퍼의 중앙은 가장자리보다 온도가 상대적으로 낮아 가장자리보다 중앙에 인듐 조성이 높을 수 있다. 이로써, 웨이퍼는 중앙에서 방출된 광이 가장자리에서 방출된 광보다 파장이 클 수 있다.
이와 관련하여, 도 6b는 전술한 비교예와 실시예에서 T-Value를 측정한 그래프를 도시한다. 여기서, T-Value는 도 6a에서 플레이트(D)의 중앙인 제1 중심(C1)에서 수용부(W)의 중심을 향한 제1 축(ax1)에 수직한 제2 축(ax)과 중첩되는 수용부(W)에 수용된 웨이퍼 양 끝단(P1, P2) 간의 온도차의 평균을 나타낸다. T-Value는 크기 클수록 웨이퍼의 위치별 파장 차이가 커지는 문제가 존재한다.
즉, 중간층이 존재하는 경우(실시예) 웨이퍼는 중간층이 존재하지 않는 경우(비교예) 웨이퍼 대비 T-Value의 크기가 작음을 알 수 있다. 이로서, 실시예에 따른 중간층은 웨이퍼에서 위치별 파장 편차를 감소시킬 수 있다.
이후에, 제2 도전형 반도체층은 활성층 상에 형성될 수 있다. 제2 도전형 반도체층은 전술한 바와 같이, 제2 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 제2 도전형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
도 7는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이다.
먼저, 반도체 소자는 패키지로 구성되어, 수지(resin)나 레지스트(resist)나 SOD 또는 SOG의 경화 장치에 사용될 수 있다. 또는, 반도체 소자 패키지는 치료용 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균 장치와 같은 전자 장치에 사용될 수도 있다.
도 7를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서에 적용될 수 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
예컨대, 반도체 소자는 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
또한, 영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
또한, 실시예에 따른 반도체 소자는 발광 소자일 수 있다. 이 경우, 발광 소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 피크 파장을 가질 수 있다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자에 적용될 수 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광 소자, 녹색(Green) 발광 소자, 자외선(UV) 발광 소자, 적색(RED) 발광 소자에 적용될 수 있다.
그리고 자외선 발광 소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 적용될 수 있다.
또한, 자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. 그리고 UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 적용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용될 수 있다.
그리고 발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광 소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (7)

  1. 패턴을 포함하는 기판;
    상기 기판 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되는 중간층; 및
    상기 중간층 및 상기 버퍼층 상에 배치되는 반도체 구조물;을 포함하고,
    상기 반도체 구조물,
    제1 도전형 반도체층; 제2 도전형 반도체층 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 버퍼층은,
    복수 개의 요철부와 상기 요철부 사이의 평탄부를 포함하고,
    상기 중간층은,
    상기 평탄부에 배치되는 제1 중간층; 및 상기 요철부 상에 배치되는 제2 중간층;을 포함하고,
    상기 제1 중간층은 다결정구조이고,
    상기 제2 중간층은 단층 아일랜드로 분산되어 형성되는 반도체 소자.
  2. 제1항에 있어서,
    상기 중간층은 AlGaN을 포함하고,
    알루미늄(Al) 조성비가 12% 내지 48%인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 중간층의 두께는 상기 제2 중간층의 두께보다 큰 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 중간층의 두께는 상기 제2 중간층의 두께와 두께 비가 1:0.02 내지 0.3인 반도체 소자.
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