KR102432226B1 - 반도체 소자 - Google Patents

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Abstract

실시 예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물을 포함하고, 상기 제1 도전형 반도체층은 교대로 배치되는 복수 개의 제1서브층과 복수 개의 제2서브층을 포함하고, 상기 반도체 구조물은 1차 이온 조사시 인듐, 갈륨, 알루미늄, 제1도펀트 및 제2도펀트의 2차 이온을 방출하고, 상기 인듐의 이온강도는 상기 복수 개의 제1서브층에서 복수 개의 제1 강도 피크를 갖고, 상기 제1도펀트의 도핑농도는 상기 복수 개의 제1서브층에서 복수 개의 제1 농도 피크를 갖는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
그러나, 종래 반도체 소자는 반도체층의 표면이 거칠어져 활성층에 과도한 응력이 가해질 수 있다. 따라서, 전기적 특성 및 광학적 특성이 저하되는 문제가 있다.
일 실시 예는 활성층의 표면 거칠기를 개선한 반도체 소자를 제공한다.
일 실시 예는 광 출력이 개선된 반도체 소자를 제공한다.
일 실시 예는 전류 분산 효율이 개선된 반도체 소자를 제공한다.
본 발명의 실시 예들에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물을 포함하고, 상기 제1 도전형 반도체층은 교대로 배치되는 복수 개의 제1서브층과 복수 개의 제2서브층을 포함하고, 상기 반도체 구조물은 1차 이온 조사시 인듐, 갈륨, 알루미늄, 제1도펀트 및 제2도펀트의 2차 이온을 방출하고, 상기 인듐의 이온강도는 상기 복수 개의 제1서브층에서 복수 개의 제1 강도 피크를 갖고, 상기 제1도펀트의 도핑농도는 상기 복수 개의 제1서브층에서 복수 개의 제1 농도 피크를 갖는다.
상기 인듐의 이온강도는 상기 복수 개의 제2서브층에서 복수 개의 제1밸리를 갖고, 상기 제1도펀트의 도핑농도는 상기 복수 개의 제2서브층에서 복수 개의 제2밸리를 가질 수 있다.
상기 제1밸리는 상기 활성층에 가까워질수록 강도가 커질 수 있다.
상기 인듐의 이온강도는 상기 제1 강도 피크를 기준으로 제1방향으로 이격 배치된 제2 강도 피크, 및 제3 강도 피크를 갖고, 상기 제2 강도 피크 및 제3 강도 피크는 상기 제1 강도 피크보다 이온 강도가 크고, 상기 제1방향은 상기 제1 도전형 반도체층에서 상기 제2 도전형 반도체층을 향하는 방향일 수 있다.
상기 제3 강도 피크는 상기 제2 강도 피크보다 이온 강도가 클 수 있다.
상기 제2 강도 피크는 상기 제1 도전형 반도체층의 제2초격자층에서의 인듐 이온 강도이고, 상기 제3 강도 피크는 활성층에서의 인듐 이온 강도일 수 있다.
상기 제1도펀트의 도핑 농도는 상기 제1 농도 피크를 기준으로 상기 제1방향으로 이격 배치된 제2 농도 피크 및 제3 농도 피크를 포함하고, 상기 제2 농도 피크 및 제3 농도 피크는 상기 제1 농도 피크보다 클 수 있다.
상기 제2 농도 피크는 상기 제3 농도 피크보다 클 수 있다.
상기 제2 농도 피크는 상기 제2 강도 피크와 상기 제3 강도 피크 사이에 배치될 수 있다.
상기 제1도펀트는 상기 제1방향과 반대 방향으로 이격 배치된 제4 농도 피크 및 제5 농도 피크를 포함하고, 상기 제5 농도 피크는 상기 제1 내지 제4 농도 피크보다 클 수 있다.
상기 제4 농도 피크는 상기 제1 농도 피크보다 클 수 있다.
상기 알루미늄 이온 강도는 이온 강도가 가장 큰 제1 알루미늄 피크 및 상기 제1 알루미늄 피크에서 상기 제1방향의 반대방향으로 이격 배치된 제2 알루미늄 피크를 포함하고, 상기 제3 강도 피크는 상기 제1 알루미늄 피크와 상기 제2 알루미늄 피크 사이에 배치될 수 있다.
상기 제2 강도 피크와 상기 제2 알루미늄 피크는 동일 위치에 배치될 수 있다.
상기 제1서브층은 InN을 포함하고, 상기 제2서브층은 GaN을 포함할 수 있다.
상기 제1서브층의 두께는 2nm 내지 4nm이고, 상기 제2서브층의 두께는 20nm 내지 40nm일 수 있다.
본 발명의 일 실시 예에 따르면, 반도체층의 표면 거칠기가 개선되어 광 출력 및/또는 전류 분산 효율이 개선될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고,
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 에너지 밴드갭을 보여주는 도면이고,
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 표면 거칠기를 보여주는 도면이고,
도 4는 종래 반도체 소자의 표면 거칠기를 보여주는 도면이고,
도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 심스 데이터이고,
도 6은 제1도펀트와 인듐의 이온 강도를 보여주는 도면이고,
도 7은 제1도펀트와 제2도펀트의 도핑 농도를 보여주는 도면이고,
도 8은 알루미늄의 이온 강도를 보여주는 도면이고,
도 9는 본 발명의 일 실시 예에 따른 반도체 소자의 광 출력을 측정한 그래프이고,
도 10은 본 발명의 일 실시 예에 따른 반도체 소자에 인가되는 전압 및 전류를 측정한 그래프이고,
도 11은 본 발명의 일 실시 예에 따른 반도체 소자의 외부 광 추출 효율을 측정한 그래프이고,
도 12는 본 발명의 일 실시 예에 따른 반도체 소자의 WPE를 측정한 그래프이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 에너지 밴드갭을 보여주는 도면이고, 도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 표면 거칠기를 보여주는 도면이고, 도 4는 종래 반도체 소자의 표면 거칠기를 보여주는 도면이다.
도 1 및 도 2를 참조하면, 실시 예에 따른 반도체 소자는, 기판(110), 기판(110) 상에 배치되는 반도체 구조물(170), 반도체 구조물(170) 상에 배치되는 제1전극(161) 및 제2전극(162)을 포함할 수 있다.
기판(110)은 전도성 기판 또는 절연성 기판을 포함할 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(120)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(120)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다.
제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(120)은 n형 반도체층일 수 있다.
제1 도전형 반도체층(120)은 제1초격자층(122)과 제2초격자층(123)을 포함할 수 있다. 제1초격자층(122)은 교대로 배치된 제1서브층(122a)과 제2서브층(122b)을 포함할 수 있다. 제1서브층(122a)은 인듐을 포함할 수 있다. 예시적으로 제1서브층(122a)은 InN이고 제2서브층(122b)은 GaN일 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1서브층(122a)과 제2서브층(122b)은 모두 InGaN일 수도 있다.
제1서브층(122a)의 두께는 2nm 내지 4nm이고, 제2서브층(122b)의 두께는 20nm 내지 40nm일 수 있다. 즉, 제1서브층(122a)은 제2서브층(122b)보다 얇을 수 있다.
제1초격자층(122)은 단면이 브이(V) 형상인 요철부(미도시)를 형성하기 위해 저온 성장시킨 반도체층일 수 있다. 요철부는 제1 도전형 반도체층(120)과 활성층(130)의 응력(Strain)을 완화시키며, 전위(Dislocation)가 활성층(130) 및 제2 도전형 반도체층(150)으로 연장되는 것을 방지하여 반도체 소자의 품질을 향상시킬 수 있다.
예시적으로 제1 도전형 반도체층(120)은 약 1000℃에서 성장시키고 요철부를 형성하기 위해 제1초격자층(122)은 약 700℃에서 성장시킬 수 있다. 그러나, 이 경우 도 3과 같이 요철부(V1)의 주변에 반도체층의 표면에 골(goove) 형상의 결함(U1)이 형성되는 문제가 있다. 따라서, 활성층의 표면 거칠기가 증가하게 되고 가해지는 응력이 증가하게 될 수 있다. 따라서, 광 출력이 저하될 수 있다.
이에 반해, 도 4를 참조하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(120)에 제1초격자층(122)이 배치됨으로써 요철부(V1)의 밀도는 유지하면서도 골(goove) 형상의 결함(U1)은 줄어든 것을 확인할 수 있다. 즉, 실시 예에 따르면 제1 도전형 반도체층(120)에 제1초격자층(122)을 형성함으로써 활성층(130)의 성장 전 반도체층의 표면 형태(surface morphology) 및 활성층(130)의 응력을 제어할 수 있다. 따라서, 반도체 소자의 광학적 특성 및 전기적 특성을 개선할 수 있다.
다시 도 1을 참조하면, 제1서브층(122a)과 제2서브층(122b)에는 제1도펀트가 도핑될 수 있다. 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1서브층(122a)과 제2서브층(122b)은 n형 반도체층일 수 있다.
제1서브층(122a)의 도핑 농도는 제2서브층(122b)의 도핑 농도보다 높을 수 있다. 제1서브층(122a)과 제2서브층(122b)에 모두 제1도펀트를 충분히 도핑하는 경우 ESD(Electrostatic discharge)에는 유리할 수 있으나 역전압(VR)이 크게 떨어질 수 있다. 따라서, 실시 예에서는 제2서브층(122b)보다 얇은 제1서브층(122a)에 제1도펀트를 더 도핑함으로써 역전압(VR) 레벨을 크게 낮추지 않으면서 커패시턴스를 증가시켜 ESD(Electrostatic discharge)를 개선할 수 있다. 예시적으로 제1서브층(122a)의 도핑 농도는 2×1018cm-3 내지 3×1018 cm-3이고, 제2서브층(122b)의 도핑 농도는 1×1018 cm-3일 수 있으나 반드시 이에 한정하지 않는다.
제2초격자층(123)은 교대로 배치되는 제3서브층(123a) 및 제4서브층(123b)을 포함할 수 있다. 제3서브층(123a)은 InGaN을 포함할 수 있고, 제4서브층(123b)은 AlGaN을 포함할 수 있다. 제2초격자층(123)은 활성층(130)의 응력을 완화하고 전류를 분산하는 역할을 수행할 수 있다.
활성층(130)은 제1 도전형 반도체층(120)과 제2 도전형 반도체층(150) 사이에 배치될 수 있다. 활성층(130)은 제1 도전형 반도체층(120)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(150)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(130)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며 빛을 생성할 수 있다.
실시 예에 따르면, 활성층(130) 성장 전에 제1초격자층(122)에 의해 표면 거칠기가 개선되므로 활성층(130)에 가해지는 응력이 완화되어 광 출력이 향상될 수 있다.
활성층(130)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(130)의 구조는 이에 한정하지 않는다. 예시적으로 활성층은 450nm 파장대의 청색광을 생성할 수 있으나 반드시 이에 한정하지 않는다.
제2 도전형 반도체층(150)은 활성층(130) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(150)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(150)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(150)은 p형 반도체층일 수 있다.
활성층(130)과 제2 도전형 반도체층(150) 사이에는 차단층(140)이 배치될 수 있다. 차단층(140)은 제1 도전형 반도체층(120)에서 공급된 전자가 제2 도전형 반도체층(150)으로 빠져나가는 흐름을 차단하여, 활성층(130) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 차단층(140)의 에너지 밴드갭은 활성층(130) 및/또는 제2 도전형 반도체층(150)의 에너지 밴드갭보다 클 수 있다.
차단층(140)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.
제1전극(161)과 제2전극(162)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 심스 데이터이고, 도 6은 제1도펀트와 인듐의 이온 강도를 보여주는 도면이고, 도 7은 제1도펀트와 제2도펀트의 도핑 농도를 보여주는 도면이고, 도 8은 알루미늄의 이온 강도를 보여주는 도면이다.
도 5를 참조하면, 반도체 구조물은 제1 도전형 반도체층(120)에서 제2 도전형 반도체층(150)을 향하는 제1방향으로 갈수록 인듐(In), 알루미늄(Al), 갈륨(Ga), 제1도펀트, 및 제2 도펀트의 2차 이온 강도가 변화할 수 있다. 제1도펀트(dopant 1)는 실리콘(Si)일 수 있고 제2도펀트(dopant 2)는 마그네슘(Mg)일 수 있으나 반드시 이에 한정하지 않는다.
심스 (SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.
심스 (SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하고 방출되는 2차 이온을 분석할 수 있다. 이때, 1차 이온은 O2 +, Cs+ Bi+등에서 선택될 수 있다. 예시적으로 가속 전압은 20 keV 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1 pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 20nm×20nm일 수 있으나 반드시 이에 한정하지 않는다.
심스 (SIMS) 데이터는 제2 도전형 반도체층(150)의 표면(깊이가 0인 지점, S0)에서 제1 도전형 반도체층(120) 방향으로 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다.
또한, SIMS 분석에 의한 결과는 물질의 2차 이온 강도 또는 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 0.9배 이상 내지 1.1배 이내에 발생하는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.9배 이상 내지 1.1배 이내의 노이즈를 포함하여 지칭할 수 있다.
심스 (SIMS) 데이터상에서 인듐, 알루미늄, 갈륨은 이온 강도에 대한 스펙트럼 데이터이고, 제1도펀트 및 제2도펀트는 도핑 농도에 대한 스펙트럼 데이터로 산출될 수 있다. 즉, 도 5, 도 6, 도 7을 참조하였을 때, 제1 및 제2 도펀트는 농도(Atoms/cm3) 단위를 의미할 수 있고 인듐, 알루미늄, 갈륨은 이차 이온 강도(Counts/sec.) 단위를 의미할 수 있다.
제1 도펀트 및 제2 도펀트의 도핑 농도 데이터를 산출하는 방법은 특별히 한정하지 않는다. 또한, 본 실시 예에서 종축(Y축)은 로그 스케일로 변환하여 도시하였다.
실시 예에 따른 이온 강도는 측정 조건에 따라 증감될 수 있다. 그러나, 1차 이온의 강도가 증가하면 2차 이온(알루미늄 이온)의 강도 그래프는 전체적으로 증가하고, 1차 이온의 강도가 감소하면 2차 이온(알루미늄 이온)의 강도 그래프는 전체적으로 감소할 수 있다. 따라서, 두께(깊이) 방향으로 이온 강도의 변화는 측정 조건을 변경하여도 유사할 수 있다.
도 6 및 도 7을 참조하면, 인듐의 이온강도는 복수 개의 제1서브층(122a) 영역에서 복수 개의 제1 강도 피크(N1)를 갖고, 제1도펀트의 도핑농도는 복수 개의 제1서브층(122a)에서 복수 개의 제1 농도 피크(S1)를 가질 수 있다.
또한, 인듐의 이온강도는 복수 개의 제2서브층(122b)에서 복수 개의 제1밸리(N12)를 갖고, 제1도펀트의 도핑농도는 복수 개의 제2서브층(122b)에서 복수 개의 제2밸리(S12)를 가질 수 있다. 이때, 제1밸리(N12)는 제1방향(D1)으로 갈수록 강도가 커질 수 있다.
즉, 제1 강도 피크(N1)와 제1 농도 피크(S1)는 동일한 위치에 배치되고, 제1밸리(N12)와 제2밸리(S12) 역시 동일한 위치에 배치될 수 있다. 또한, 제1 농도 피크(S1)는 제2밸리(S12)보다 도핑 농도가 높을 수 있다. 이러한 구성에 의하면 상대적으로 얇은 제1서브층(122a)에 제1도펀트가 집중적으로 도핑되므로 역전압 레벨이 과도하게 떨어지는 것을 방지하면서도 ESD를 개선할 수 있다.
인듐의 이온강도는 제1 강도 피크(N1)를 기준으로 제1방향(D1)으로 이격 배치된 제2 강도 피크(N2), 및 제3 강도 피크(N3)를 가질 수 있다. 이때, 제2 강도 피크(N2) 및 제3 강도 피크(N3)는 제1 강도 피크(N1)보다 이온 강도가 크고, 제3 강도 피크(N3)는 제2 강도 피크(N2)보다 이온 강도가 더 클 수 있다.
제2 강도 피크(N2)는 제2초격자층(123)에서의 이온 강도이고, 제3 강도 피크(N3)는 활성층(130)에서의 인듐 이온 강도일 수 있다. 따라서, 제2 강도 피크(N2)의 개수는 제2초격자층(123)의 제3서브층(123a) 개수와 동일할 수 있고, 제3 강도 피크(N3)는 우물층의 개수와 동일할 수 있다.
제1 도펀트의 도핑 농도는 제1 농도 피크(S1)를 기준으로 제1방향(D1)으로 이격 배치된 제2 농도 피크(S2) 및 제3 농도 피크(S3)를 포함할 수 있다. 이때, 제2 농도 피크(S2) 및 제3 농도 피크(S3)는 제1 농도 피크(S1)보다 크고, 제2 농도 피크(S2)는 제3 농도 피크(S3)보다 클 수 있다.
제2 농도 피크(S2)는 활성층(130)과 제1 도전형 반도체층(120) 사이의 영역에 배치될 수 있다. 즉, 제2 농도 피크(S2)는 제2 강도 피크(N2)와 제3 강도 피크(N3) 사이에 배치될 수 있다. 제2 농도 피크(S2)는 제1캐리어의 이동 속도를 높이기 위해 제1도펀트의 도핑 농도가 상대적으로 높을 수 있다. 따라서, 활성층(130)으로 주입되는 제1캐리어의 이동 속도가 높아져 전자 주입 효율이 향상되고 광 출력이 개선될 수 있다.
제1도펀트는 제1방향(D1)과 반대 방향으로 이격 배치된 제4 농도 피크(S4) 및 제5 농도 피크(S5)를 더 포함할 수 있다. 제5 농도 피크(S5)는 제1도펀트의 도핑 농도 중 가장 클 수 있다.
제4 농도 피크(S4)는 제5 농도 피크(S5)보다 이온 강도가 작고, 제1 농도 피크(S1)보다 이온 강도가 클 수 있다. 실시 예에 따르면 제4 농도 피크(S4)가 배치된 영역에서 제1도펀트의 강도가 낮아져 동작 전압이 개선될 수 있다.
제2도펀트의 도핑 농도는 표면(S0)에서 가장 높고, 표면에서 멀어질수록 점차 감소할 수 있다. 또한, 제2도펀트는 표면에서 멀어질수록 농도가 증가하는 역전 구간(M1과 M2 사이 구간)을 가질 수 있다.
제2도펀트는 제2 도전형 반도체층(150)의 모든 영역 및 활성층(130)의 일부 영역에 존재할 수 있으나 반드시 이에 한정하지 않는다. 제2 도펀트는 제2 도전형 반도체층(150) 내에만 배치할 수 있으나, 활성층(130)까지 확산될 수도 있다. 따라서, 활성층(130)으로 주입되는 제2 도펀트의 주입 효율이 개선될 수 있다. 하지만 제2 도펀트가 제1 도전형 반도체층(120)까지 확산될 경우 반도체 소자의 누설 전류 및/또는 제1 및 제2 캐리어의 비발광 재결합이 발생하여 반도체 소자의 신뢰성 및/또는 발광효율이 저하될 수 있다.
도 6을 참조하면, 인듐 이온 강도가 가장 높은 제3 강도 피크(N3)와 제1 도펀트의 농도가 가장 높은 제5 농도 피크(S5)는 제1방향(D1)으로 서로 이격되어 배치될 수 있다. 제3 강도 피크(N3)를 포함하는 기준 영역(R5)은 활성층일 수 있다.
기준 영역(R5)은 제3 강도 피크(N3)를 기준으로 제1방향 및/또는 제1방향의 역방향으로 인듐 이온 강도가 증가하고 감소하는 복수의 구간을 더 포함할 수 있고, 증가하는 구간과 감소하는 구간이 접하는 지점에서 고점과 저점을 가질 수 있다.
활성층이 복수의 우물층과 복수의 장벽층으로 구성되는 경우, 복수의 우물층은 인듐 이온 강도가 높은 고점일 수 있고, 복수의 장벽층은 인듐 이온 강도가 낮은 저점일 수 있다. 또한, 활성층의 고점과 저점은 제3 강도 피크(N3)을 기준으로 10% 오차 이내의 이온 강도를 가질 수 있다. 따라서, 비교적 균일한 우물층의 에너지 밴드갭을 구성할 수 있고, 각 우물층에서 발광하는 광의 파장을 균일하게 제어할 수 있다.
제1 도펀트의 농도가 가장 높은 제5 농도 피크(S5)를 포함하는 제1 영역(R1)은 인듐 이온 강도가 가장 낮은 지점(또는 인듐 이온 강도의 기준이 되는 지점)을 포함할 수 있다. 따라서, 높은 제1 캐리어의 농도를 가지면서 활성층과 기판 사이의 응력을 완화시킬 수 있다.
제1 영역(R1)은 제5 농도 피크(S5)와 유사한 제1 도펀트의 농도를 가질 수 있다. 구체적으로, 제1 영역(R1)에서의 도핑 농도와 제5 농도 피크(S5)를 기준으로 5% 오차 이내의 비교적 균일한 농도를 가질 수 있다. 따라서, 활성층과 제1 영역(R1) 사이의 인듐 이온 강도가 낮아지도록 구성하여 기판과 활성층 사이에 발생하는 응력을 완화하고 결정 결함을 개선할 수 있다. 여기서, 인듐 이온 강도가 낮아진다는 의미는 복수의 고점 및/또는 저점의 인듐 이온 강도가 점차 낮아진다는 의미일 수 있고, 점진적으로 낮아진다는 의미일 수 있다.
기준 영역(R5)과 제1 영역(R1) 사이에는 제2 영역(R2)이 배치될 수 있고, 제2 영역(R2)은 제1 영역(R1)과 접하며 배치될 수 있다. 제2 영역(R2)은 제4 농도 피크(S4)를 기준으로 5% 오차 이내의 비교적 균일한 농도를 가질 수 있다. 또한 제2 영역(R2)은 제1 영역(R1)의 인듐 이온 강도와 유사한 인듐 이온 강도를 가질 수 있다. 제2 영역(R2)은 제1 영역(R1)의 제1 도펀트 농도보다 낮은 도펀트 농도를 갖기 때문에 제1 캐리어의 확산 기능을 개선할 수 있다.
기준 영역(R5)과 제2 영역(R2) 사이에는 제3 영역(R3)이 배치될 수 있다. 제3 영역(R3)은 제2 영역(R2)에 접하며 배치될 수 있다. 제2 영역(R2)은 인듐 이온 강도가 제1 방향(D1)을 따라 증가하는 복수의 구간 및 감소하는 복수의 구간을 가질 수 있고, 증가하는 복수의 구간과 감소하는 복수의 구간은 각각 서로 접할 수 있다. 따라서, 인듐 이온 강도는 제3 영역(R3)에서 복수의 피크(N1)와 밸리(N12)를 가질 수 있다.
또한, 제3 영역(R3)의 제1 도펀트 농도는 제1 방향(D1)을 따라 증가하는 복수의 구간 및 감소하는 복수의 구간을 가질 수 있고, 증가하는 복수의 구간과 감소하는 복수의 구간은 각각 서로 접할 수 있다. 따라서, 제1 도펀트의 농도는 제3 영역(R3)에서 복수의 피크(S1)와 밸리(S12)를 가질 수 있다.
제3 영역(R3)의 제1 도펀트의 고점은 제3 영역(R3)의 인듐 이온 강도가 제1 방향을 따라 증가하는 구간과 감소하는 구간 사이에 배치될 수 있다. 또한, 제3 영역(R3)의 제1 도펀트의 고점은 제3 영역(R3)의 인듐 이온 강도의 고점과 같은 영역에 배치될 수 있다. 이 경우 역전압 레벨이 과도하게 저하되는 것을 방지하면서 ESD를 개선할 수 있다.
제3 영역(R3)에서 인듐 이온 강도의 복수 개의 피크(N1)는 10% 이내의 비교적 균일한 이온 강도를 가질 수 있다. 또한, 제3 영역(R3)에서 인듐 이온 강도의 복수 개의 밸리(N12)는 제1 방향으로 향할수록 높은 인듐 이온 강도를 가질 수 있다. 또한, 서로 가장 인접한 인듐 이온 강도의 피크(N1)와 밸리(N12)의 차이는 제1 방향을 따라 점차 감소할 수 있다. 따라서, 기판 및/또는 제1 영역(R1)의 격자 상수와 활성층의 격자 상수 차이에 따라 발생하는 응력을 완화할 수 있다.
제1 영역(R1)과 제2 영역(R2)이 접하는 영역에서, 제1 영역(R1)의 제1 도펀트 농도와 제2 영역(R2)의 제1 도펀트 농도 사이에는 깊이 변화량에 대한 제1 도펀트 농도의 평균 변화량인 제1 기울기(SP1)를 가질 수 있다.
또한, 제2 영역(R2)과 제3 영역(R3)이 접하는 영역에서, 제2 영역(R2)의 제1 도펀트 농도와 제3 영역(R3)의 제1 도펀트 농도 사이의 깊이 변화량에 대한 제1 도펀트 농도의 평균 변화량인 제2 기울기(SP2)를 가질 수 있다.
제1 기울기(SP1)는 제2 기울기(SP2)보다 작을 수 있다. 따라서, 제1 영역(R1)과 제2 영역(R2) 사이의 제1 캐리어 변화량의 차이를 최대한 적게 줄 수 있고, 제1 캐리어 변화량에 따르는 전계(Electric Field)의 차이를 줄여 내부 전계를 줄일 수 있고, 내부 전계에 따르는 파장 변화 현상을 억제할 수 있다.
제3 강도 피크(N3)와 제3 영역(R3) 사이에는 제4 영역(R4)이 배치될 수 있다. 제4 영역(R4)은 제1 방향에 따라 인듐 이온 강도가 낮아지는 복수의 구간 및 높아지는 복수의 구간을 가질 수 있고, 인듐 이온 강도가 낮아지는 복수의 구간과 높아지는 복수의 구간이 각각 접하는 영역에서 고점 및/또는 저점을 포함하는 피크 지점을 포함할 수 있다.
제4 영역(R4)의 저점은 제3 영역(R3)의 고점보다 높을 수 있고, 활성층의 이온 강도 피크보다 낮을 수 있다. 따라서, 기판과 활성층 사이 및/또는 활성층과 제3 영역(R3) 사이에서 격자 상수 차이에 의해 발생하는 응력을 완화할 수 있다. 또한, 제4 영역(R4)에서 서로 인접한 인듐 이온 강도의 고점과 저점 사이의 간격은 제3 영역(R3)에서 서로 인접한 인듐 이온 강도의 고점과 저점 사이의 간격보다 좁을 수 있다. 따라서, 제3 영역(R3)에서 활성층으로 연장되는 결정 결함을 줄일 수 있고, 활성층의 결정 품질을 개선하여 발광 소자의 광출력과 전기적인 특성을 개선할 수 있다.
제4 영역(R4)과 기준 영역(R5)은 서로 접할 수 있고, 접하는 영역의 제1 도펀트의 농도는 제2 영역(R2)의 제1 도펀트보다 높고, 제1 영역(R1)의 제1 도펀트 농도보다 낮은 제1 도펀트 농도를 가질 수 있다. 또한 제4 영역(R4)과 기준 영역(R5)이 접하는 영역의 제1 도펀트 농도는 제1 방향을 따라 증가하는 구간과 감소하는 구간을 가질 수 있고, 이 두 구간이 접하는 접점은 제2 농도 피크(S2)일 수 있다. 따라서, 활성층으로 주입되는 제1 캐리어의 농도를 높여 발광 소자의 광출력을 개선할 수 있다.
도 5 및 도 8을 참조하면, 알루미늄 이온 강도는 이온 강도가 가장 큰 제1 알루미늄 피크(A2) 및 제1 알루미늄 피크(A2)에서 제1방향의 반대방향으로 이격 배치된 제2 알루미늄 피크(A1)를 포함할 수 있다. 제1 알루미늄 피크(A2)는 차단층(140) 영역에 배치될 수 있고, 제2 알루미늄 피크(A1)는 초격자층에 배치될 수 있다. 따라서, 활성층(130) 영역에 배치되는 제3 강도 피크(N3)는 제1 알루미늄 피크(A2)와 제2 알루미늄 피크(A1) 사이에 배치될 수 있다.
제2 강도 피크(N2)와 제2 알루미늄 피크(A1)는 동일한 위치에 배치될 수 있다.
제1 강도 피크(N1)는 인듐 이온 강도가 가장 큰 제3 강도피크(N3)과 제1 도펀트 농도가 가장 높은 제5 농도 피크(S5) 사이에 배치될 수 있다. 또한, 제1 강도 피크(N1)는 제2 알루미늄 피크(A1)와 동일한 위치에 배치되는 제2 강도 피크(N2)와 제5 농도 피크(S5) 사이에 배치될 수 있다. 제1 강도 피크(N1)는 복수 개일 수 있다.
제1 농도 피크(S1)는 제1 강도 피크(N1)와 동일한 위치(깊이)에 배치될 수 있다. 제1 강도 피크(N1)는 제1밸리(N12)와 교대로 배치될 수 있고, 제2 농도 피크(S1)는 제2밸리(S12)와 교대로 배치될 수 있다. 이때, 제1밸리(N12)와 제2밸리(S12)는 동일한 위치(깊이)에 배치될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 소자의 광 출력을 측정한 그래프이고, 도 10은 본 발명의 일 실시 예에 따른 반도체 소자에 인가되는 전압 및 전류를 측정한 그래프이고, 도 11은 본 발명의 일 실시 예에 따른 반도체 소자의 외부 광 추출 효율을 측정한 그래프이고, 도 12는 본 발명의 일 실시 예에 따른 반도체 소자의 WPE를 측정한 그래프이다.
도 9를 참조하면, 제1서브층(122a)과 제2서브층(122b)이 배치된 실시 예는 종래 반도체 소자에 비해 광 출력(Po)이 증가한 것을 확인할 수 있다. 또한, 도 10과 같이 전류-전압 특성이 개선되고, 도 11과 같이 외부 광 추출 효율도 향상되고, 도 12와 같이 월-플러그 효율(WPE)도 개선되었음을 알 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
조명 장치는 기판(110)과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층(120)과 활성층(130) 및 제2 도전형 반도체층(150)을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층(120)과 활성층(130) 및 제2 도전형 반도체층(150)을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층(120)과 활성층(130) 및 제2 도전형 반도체층(150)을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물을 포함하고,
    상기 제1 도전형 반도체층은 교대로 배치되는 복수 개의 제1서브층과 복수 개의 제2서브층을 포함하고,
    상기 반도체 구조물은 1차 이온 조사시 인듐, 갈륨, 알루미늄, 제1도펀트 및 제2도펀트의 2차 이온을 방출하고,
    상기 인듐의 이온강도는 상기 복수 개의 제1서브층에서 복수 개의 제1 강도 피크를 갖고,
    상기 제1도펀트의 도핑농도는 상기 복수 개의 제1서브층에서 복수 개의 제1 농도 피크를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 인듐의 이온강도는 상기 복수 개의 제2서브층에서 복수 개의 제1밸리를 갖고,
    상기 제1도펀트의 도핑농도는 상기 복수 개의 제2서브층에서 복수 개의 제2밸리를 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1밸리는 상기 활성층에 가까워질수록 강도가 커지는 반도체 소자.
  4. 제1항에 있어서,
    상기 인듐의 이온강도는 상기 제1 강도 피크를 기준으로 제1방향으로 이격 배치된 제2 강도 피크, 및 제3 강도 피크를 갖고,
    상기 제2 강도 피크 및 제3 강도 피크는 상기 제1 강도 피크보다 이온 강도가 크고,
    상기 제1방향은 상기 제1 도전형 반도체층에서 상기 제2 도전형 반도체층을 향하는 방향인 반도체 소자.
  5. 제4항에 있어서,
    상기 제3 강도 피크는 상기 제2 강도 피크보다 이온 강도가 큰 반도체 소자.
  6. 제4항에 있어서,
    상기 제2 강도 피크는 상기 제1 도전형 반도체층의 제2초격자층에서의 인듐 이온 강도이고,
    상기 제3 강도 피크는 활성층에서의 인듐 이온 강도인 반도체 소자.
  7. 제4항에 있어서,
    상기 제1도펀트의 도핑 농도는 상기 제1 농도 피크를 기준으로 상기 제1방향으로 이격 배치된 제2 농도 피크 및 제3 농도 피크를 포함하고,
    상기 제2 농도 피크 및 제3 농도 피크는 상기 제1 농도 피크보다 큰 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 농도 피크는 상기 제3 농도 피크보다 큰 반도체 소자.
  9. 제7항에 있어서,
    상기 제2 농도 피크는 상기 제2 강도 피크와 상기 제3 강도 피크 사이에 배치되는 반도체 소자.
  10. 제7항에 있어서,
    상기 제1도펀트는 상기 제1방향과 반대 방향으로 이격 배치된 제4 농도 피크 및 제5 농도 피크를 포함하고,
    상기 제5 농도 피크는 상기 제1 내지 제4 농도 피크보다 큰 반도체 소자.
  11. 제10항에 있어서,
    상기 제4 농도 피크는 상기 제1 농도 피크보다 큰 반도체 소자.
  12. 제4항에 있어서,
    상기 알루미늄 이온 강도는 이온 강도가 가장 큰 제1 알루미늄 피크 및 상기 제1 알루미늄 피크에서 상기 제1방향의 반대방향으로 이격 배치된 제2 알루미늄 피크를 포함하고,
    상기 제3 강도 피크는 상기 제1 알루미늄 피크와 상기 제2 알루미늄 피크 사이에 배치되는 반도체 소자.
  13. 제12항에 있어서,
    상기 제2 강도 피크와 상기 제2 알루미늄 피크는 동일 위치에 배치되는 반도체 소자.
  14. 제1항에 있어서,
    상기 제1서브층은 InN을 포함하고,
    상기 제2서브층은 GaN을 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 제1서브층의 두께는 2nm 내지 4nm이고,
    상기 제2서브층의 두께는 20nm 내지 40nm인 반도체 소자.
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