KR20200090049A - 반도체 소자 - Google Patents

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KR20200090049A KR1020190007106A KR20190007106A KR20200090049A KR 20200090049 A KR20200090049 A KR 20200090049A KR 1020190007106 A KR1020190007106 A KR 1020190007106A KR 20190007106 A KR20190007106 A KR 20190007106A KR 20200090049 A KR20200090049 A KR 20200090049A
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백광선
한대섭
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엘지이노텍 주식회사
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Abstract

실시예는, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 반도체 구조물을 포함하고, 상기 반도체 구조물에 1차 이온 인가 시 2차 이온이 방출되고, 상기 2차 이온은 알루미늄 2차 이온, 인듐 2차 이온, 제1 도펀트 2차 이온 및 제2 도펀트 2차 이온을 포함하고, 상기 제2 도펀트 2차 이온의 도핑 농도는 상기 제2 도전형 반도체층으로부터 방출되는 제1 도핑 농도를 포함하고, 상기 제1 도핑 농도는 상기 제2 도펀트 2차 이온의 도핑 농도 중 가장 큰 도핑 농도를 가지며, 상기 인듐 2차 이온의 이온 강도는, 상기 활성층으로부터 방출되는 복수의 제1 인듐 강도 피크 및 복수의 제1 인듐 강도 밸리; 및 상기 복수의 제1 인듐 강도 피크 및 상기 복수의 제1 인듐 강도 밸리로부터 제1 방향으로 이격되는 복수의 제2 인듐 강도 피크 및 복수의 제2 인듐 강도 벨리;를 포함하고, 상기 복수의 제1 인듐 강도 밸리는 상기 복수의 제1 인듐 강도 피크와 교번하여 배치되고, 상기 복수의 제2 인듐 강도 밸리는 상기 복수의 제2 인듐 강도 피크와 교번하여 배치되고, 상기 알루미늄 2차 이온의 이온 강도는, 상기 활성층으로부터 방출되는 복수의 제1 알루미늄 강도 피크 및 복수의 제1 알루미늄 밸리를 포함하고, 상기 복수의 제1 알루미늄 강도 피크는, 상기 복수의 제1 인듐 강도 밸리와 교번하여 배치되고, 상기 제1 알루미늄 강도 밸리는 상기 복수의 제1 알루미늄 강도 피크와 교번하여 배치되고, 상기 알루미늄 2차 이온의 이온 강도는 상기 제2 인듐 강도 피크와 상기 제2 인듐 강도 밸리 사이의 영역에 배치되는 알루미늄 강도를 포함하고, 상기 인듐 2차 이온의 이온 강도는 상기 제2 인듐 강도 피크의 이온 강도가 상기 알루미늄 강도보다 큰 제1-1 영역을 포함하고, 상기 제1 방향은 상기 제1 도핑 농도에서 상기 제1 인듐 강도 피크를 향한 방향인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나 광 출력이 저하되는 문제가 존재한다.
실시예는 알루미늄과 인듐의 조성을 조절하여 광 출력을 개선한 반도체 소자를 제공한다.
실시예는 반도층의 품질이 개선된 반도체 소자를 제공한다.
본 발명의 실시예들에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 반도체 소자는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 반도체 구조물을 포함하고, 상기 반도체 구조물에 1차 이온 인가 시 2차 이온이 방출되고, 상기 2차 이온은 알루미늄 2차 이온, 인듐 2차 이온, 제1 도펀트 2차 이온 및 제2 도펀트 2차 이온을 포함하고, 상기 제2 도펀트 2차 이온의 도핑 농도는 상기 제2 도전형 반도체층으로부터 방출되는 제1 도핑 농도를 포함하고, 상기 제1 도핑 농도는 상기 제2 도펀트 2차 이온의 도핑 농도 중 가장 큰 도핑 농도를 가지며, 상기 인듐 2차 이온의 이온 강도는, 상기 활성층으로부터 방출되는 복수의 제1 인듐 강도 피크 및 복수의 제1 인듐 강도 밸리; 및 상기 복수의 제1 인듐 강도 피크 및 상기 복수의 제1 인듐 강도 밸리로부터 제1 방향으로 이격되는 복수의 제2 인듐 강도 피크 및 복수의 제2 인듐 강도 벨리;를 포함하고, 상기 복수의 제1 인듐 강도 밸리는 상기 복수의 제1 인듐 강도 피크와 교번하여 배치되고, 상기 복수의 제2 인듐 강도 밸리는 상기 복수의 제2 인듐 강도 피크와 교번하여 배치되고, 상기 알루미늄 2차 이온의 이온 강도는, 상기 활성층으로부터 방출되는 복수의 제1 알루미늄 강도 피크 및 복수의 제1 알루미늄 밸리를 포함하고, 상기 복수의 제1 알루미늄 강도 피크는, 상기 복수의 제1 인듐 강도 밸리와 교번하여 배치되고, 상기 제1 알루미늄 강도 밸리는 상기 복수의 제1 알루미늄 강도 피크와 교번하여 배치되고, 상기 알루미늄 2차 이온의 이온 강도는 상기 제2 인듐 강도 피크와 상기 제2 인듐 강도 밸리 사이의 영역에 배치되는 알루미늄 강도를 포함하고, 상기 인듐 2차 이온의 이온 강도는 상기 제2 인듐 강도 피크의 이온 강도가 상기 알루미늄 강도보다 큰 제1-1 영역을 포함하고, 상기 제1 방향은 상기 제1 도핑 농도에서 상기 제1 인듐 강도 피크를 향한 방향이다.
상기 복수의 제1 인듐 강도 피크의 이온 강도와 상기 복수의 제1 인듐 강도 밸리 사이의 이온 강도차는 상기 복수의 제2 인듐 강도 피크의 이온 강도와 상기 복수의 제2 인듐 강도 밸리 사이의 이온 강도차보다 클 수 있다.
상기 제1-1 영역에서 상기 알루미늄 2차 이온의 이온 강도는 상기 제1 방향으로 감소할 수 있다.
알루미늄 2차 이온의 이온 강도는, 상기 복수의 제1 알루미늄 강도 피크에서 제2 방향으로 이격된 영역에서 가장 큰 이온 강도를 갖는 제2 알루미늄 강도 피크; 및 상기 제2 알루미늄 강도 피크에서 상기 제2 방향으로 이격된 영역에서 가장 큰 이온 강도를 갖는 제3 알루미늄 강도 피크;를 포함하고, 상기 제1 도핑 농도는 상기 제2 알루미늄 강도 피크에서 상기 제1 방향으로 이격된 영역에 배치되고, 상기 제2 방향은 상기 제1 방향에 반대 방향일 수 있다.
상기 제2 도펀트 2차 이온의 도핑 농도는, 상기 제2 알루미늄 강도 피크와 상기 제1 도핑 농도 사이 영역에서 가장 작은 도핑 농도를 갖는 제2 도핑 농도; 및 상기 제2 도핑 농도와 상기 제2 알루미늄 강도 피크 사이의 영역에서 가장 큰 도핑 농도를 갖는 제3 도핑 농도;를 포함할 수 있다.
상기 제3 도핑 농도는 상기 제1 도핑 농도 보다 작을 수 있다.
상기 알루미늄 2차 이온의 이온 강도, 상기 인듐 2차 이온의 이온 강도 및 상기 제2 도펀트 2차 이온의 도핑 농도는 TOF-SIMS에 의해 측정된 스펙트럼이고,. 상기 1차 이온은, O2+, Cs+, Bi+ 를 포함하고, 상기 TOF-SIMS의 측정 조건은 2keV의 가속 전압, 및 3pA의 조사 전류를 포함할 수 있다.
본 발명의 실시예에 따르면, 활성층과 제1 도전형 반도체층에서 알루미늄과 인듐의 조성을 조절하여 광 출력이 개선된 반도체 소자를 제공한다.
실시예는 홀 주입 효율 및 품질이 개선된 반도체 소자를 제공한다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 개념도이고,
도 2는 본 발명의 실시예에 따른 반도체 소자의 상면도이고,
도 3은 본 발명의 실시예에 따른 반도체 소자의 에너지 밴드갭을 보여주는 도면이고,
도 4는 도 3에서 A부분의 확대도이고,
도 5는 도 3에서 B부분의 확대도이고,
도 6a은 본 발명의 실시예에 따른 반도체 소자의 심스(SIMS, Secondary Ion Mass Spectroscopy) 데이터이고,
도 6b는 본 발명의 다른 실시예에 따른 반도체 소자의 심스 데이터이고,
도 6c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 심스 데이터이고,
도 7은 도 6a에서 K부분의 확대도이고,
도 8은 인듐과 알루미늄의 2차 이온 강도를 보여주는 도면이고,
도 9은 제2 도펀트와 알루미늄의 2차 이온 강도를 보여주는 도면이고,
도 10은 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시예로 한정되는 것은 아니다.
특정 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시예에서 구성 A에 대한 특징을 설명하고 다른 실시예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 개념도이고, 도 2는 본 발명의 실시예에 따른 반도체 소자의 상면도이고, 도 3은 본 발명의 실시예에 따른 반도체 소자의 에너지 밴드갭을 보여주는 도면이고, 도 4는 도 3에서 A부분의 확대도이고, 도 5는 도 3에서 B부분의 확대도이다.
도 1 내지 도 3을 참조하면, 실시예에 따른 반도체 소자는 반도체 구조물(110)을 포함한다. 구체적으로, 반도체 소자는 기판(S) 및 기판(S) 상에 배치되는 반도체 구조물(110), 제1 전극(161) 및 제2 전극(162)을 포함할 수 있다.
먼저, 기판(S)은 절연성 기판을 포함할 수 있다. 기판(S)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 예시적으로, 기판(S)은 사파이어(Al2O3), 실리콘(Si), GaN, SiC 등의 물질로 구비될 수 있다.
그리고 반도체 구조물(110)은 버퍼층(115), 버퍼층(115) 상에 배치되는 제1 도전형 반도체층(120), 제1 도전형 반도체층(120) 상에 배치되는 활성층(130), 활성층(130) 상에 배치되는 제2 도전형 반도체층(140)을 포함할 수 있다. 그리고 제1 전극(161)은 제1 도전형 반도체층(120)과 전기적으로 연결되고, 제2 전극(162)은 제2 도전형 반도체층(140)과 전기적으로 연결될 수 있다.
버퍼층(115)은 기판(S) 상에 배치될 수 있다. 버퍼층(115)은 기판(S), 제1 도전형 반도체층(120), 활성층(130) 및 제2 도전형 반도체층(140) 간의 격자 부정합을 완화할 수 있다. 버퍼층(115)은 AlN으로 이루어질 수 있다. 이러한 버퍼층(115)은 기판(S) 상에 성장하여 제1 도전형 반도체층(120)의 결정성을 개선할 수 있다.
제1 도전형 반도체층(120)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(120)은 Inx1Aly1Ga1-x1-y1N(0=x1≤=1, 0≤=y1≤=1, 0≤=x1+y1≤=1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다.
제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(120)은 n형 반도체층일 수 있다. 또한, 이하에서 제1 도펀트는 Si로 설명한다.
제1 도전형 반도체층(120)은 절연층, 제1 서브 반도체층(121), 제2 서브 반도체층(122), 제1 초격자층(123)과 제2 초격자층(124) 및 제3 서브 반도체층(125)을 포함할 수 있다.
제1 서브 반도체층(121)은 버퍼층 상에 배치될 수 있다. 제1 서브 반도체층(121)은 비의도적으로 도핑된 (unintentional doping) 반도체층일 수 있다. 실시예로, 제1 서브 반도체층(121)은 GaN일 수 있다. 또한, 제1 서브 반도체층(121)은 상술한 제1 도펀트로 도핑될 수 있으나 이에 한정되는 것은 아니다.
제2 서브 반도체층(122)은 제1 서브 반도체층(121) 상에 배치될 수 있다. 제2 서브 반도체층(122)은 Al을 포함할 수 있다. 예시적으로, 제2 서브 반도체층(122)은 AlGaN으로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니다. 다만, 제2 서브 반도체층(122)이 Al을 포함하는 경우에 제2 서브 반도체층(122)은 인장 응력(tensile stress)를 제공하여 하부로부터 상부로 이동하는 전위(dislocation)를 차단(blocking)할 수 있다. 다만, 제2 서브 반도체층(122)은 GaN으로 이루어질 수도 있다. 또한, 제2 서브 반도체층(122)은 상술한 제1 도펀트로 도핑될 수 있다.
제1 초격자층(123)은 제2 서브 반도체층(122) 상에 배치될 수 있다. 이러한 제1 초격자층(123)은 교대로 배치된 제1 서브층(123a)과 제2 서브층(123b)을 포함할 수 있다. 제1 서브층(123a)은 인듐(In)을 포함할 수 있다. 예시적으로 제1 서브층(123a)은 InN이고 제2 서브층(123b)은 GaN일 수 있으나 반드시 이에 한정하지 않는다.
제1 서브층(123a)과 제2 서브층(123b)은 모두 InGaN일 수도 있다. 이때, 제1 서브층(123a)의 InGaN의 조성과 제2 서브층(123b)의 InGaN의 조성은 서로 상이할 수 있다. 예시적으로 제1 서브층(123a)의 인듐(In) 조성은 제2 서브층(123b)의 인듐(In) 조성보다 높을 수 있다.
제1 서브층(123a)의 두께는 2nm 내지 4nm이고, 제2 서브층(123b)의 두께는 20nm 내지 40nm일 수 있다. 즉, 제1 서브층(123a)은 제2 서브층(123b)보다 얇을 수 있다.
제1 초격자층(123)은 단면이 브이(V) 형상인 요철부를 형성하기 위해 저온 성장시킨 반도체층일 수 있다. 요철부는 제1 도전형 반도체층(120)과 활성층(130)의 응력(Strain)을 완화시키며, 전위(Dislocation)가 활성층(130) 및 제2 도전형 반도체층(140)으로 연장되는 것을 방지하여 반도체 소자의 품질을 향상시킬 수 있다.
또한, 활성층(130)의 표면 거칠기가 증가하게 되고 가해지는 응력이 증가하게 될 수 있다. 따라서, 광 출력이 저하될 수 있다.
이에 반해, 실시예에 따른 반도체 소자는 제1 도전형 반도체층(120)에 제1 초격자층(123)이 배치됨으로써 요철부의 밀도는 유지하면서도 골(groove) 형상의 결함은 줄어든 것을 확인할 수 있다. 즉, 실시예에 따르면 제1 도전형 반도체층(120)에 제1 초격자층(123)이 배치됨으로써 활성층(130)의 성장 전 반도체층의 표면 형태(surface morphology) 및 활성층(130)의 응력을 제어할 수 있다. 따라서, 반도체 소자의 광학적 특성 및 전기적 특성을 개선할 수 있다.
제1 서브층(123a)과 제2 서브층(123b)에는 제1 도펀트가 도핑될 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 서브층(123a)과 제2 서브층(123b)은 n형 반도체층일 수 있다.
제1 서브층(123a)의 도핑 농도는 제2 서브층(123b)의 도핑 농도보다 높을 수 있다. 제1 서브층(123a)과 제2 서브층(123b)에 모두 제1 도펀트를 충분히 도핑하는 경우 ESD(Electrostatic discharge)에는 유리할 수 있으나 역전압(VR)이 크게 떨어질 수 있다. 따라서, 실시예에서는 제2 서브층(123b)보다 얇은 제1 서브층(123a)에 제1 도펀트를 더 도핑함으로써 공핍 영역의 폭(depletion width)를 최소화하므로 역전압(VR) 레벨을 크게 낮추지 않으면서 커패시턴스를 증가시켜 ESD(Electrostatic discharge)를 개선할 수 있다. 여기서, 역전압은 역방향의 저전류를 반도체 소자에 가하는 경우에 반도체 소자에서 측정되는 전압을 의미하며, 역전압의 절대값이 클수록 반도체 소자의 신뢰성은 증가한다. 예시적으로 제1 서브층(123a)의 도핑 농도는 2Х1018cm-3 내지 3Х1018 cm-3이고, 제2 서브층(123b)의 도핑 농도는 0.5Х1018 cm-3 내지 1.5Х1018 cm-3일 수 있으나 반드시 이에 한정하지 않는다.
제2 초격자층(124)은 교대로 배치되는 제3 서브층(124a) 및 제4 서브층(124b)을 포함할 수 있다. 제3 서브층(124a)은 InGaN을 포함할 수 있고, 제4 서브층(124b)은 AlGaN, GaN을 포함할 수 있다. 제2 초격자층(124)은 활성층(130)의 응력을 완화하고 전류를 분산하는 역할을 수행할 수 있다.
제3 서브 반도체층(125)은 제2 초격자층(124) 상에 배치될 수 있다. 제3 서브 반도체층(125)은 제1 도펀트가 도핑될 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 에컨대, 제3 서브 반도체층(125)은 InGaN으로 이루어질 수 있다. 또한, 제3 서브 반도체층(125)은 제1 도펀트의 도핑 농도가 하부 제2 초격자층(124)의 도핑 농도보다 높아, 전자의 이동 속도를 증가할 수 있다. 따라서 제3 서브 반도체층(125)은 상부의 활성층(130)으로 주입되는 전자의 이동 속도를 높여 전자 주입 효율 및 광 출력을 향상시킬 수 있다.
활성층(130)은 제1 도전형 반도체층(120)과 제2 도전형 반도체층(140) 사이의 영역에 배치될 수 있다. 활성층(130)은 제1 도전형 반도체층(120)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(140)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(130)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며 빛을 생성할 수 있다.
실시예에 따르면, 활성층(130) 성장 전에 제1 초격자층(123)에 의해 표면 거칠기가 개선되므로 활성층(130)에 가해지는 응력이 완화되어 광 출력이 향상될 수 있다.
활성층(130)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 포함할 수 있으며, 활성층(130)의 구조는 이에 한정하지 않는다. 예시적으로 활성층(130)은 450nm 파장대의 청색광을 생성할 수 있으나 반드시 이에 한정하지 않는다.
제2 도전형 반도체층(140)은 활성층(130) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(140)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(140)은 Inx5Aly2Ga1-x5-y2N (0=x5≤=1, 0≤=y2≤=1, 0≤=x5+y2≤=1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(140)은 p형 반도체층일 수 있다.
이러한 제2 도전형 반도체층(140)은 복수 개의 층을 포함할 수 있다. 실시예로, 제2 도전형 반도체층(140)은 제4 서브 반도체층(141), 제5 서브 반도체층(142), 제6 서브 반도체층(143) 및 제7 서브 반도체층(144)을 포함할 수 있다.
제4 서브 반도체층(141) 내지 제6 서브 반도체층(143)은 제1 도전형 반도체층(120)에서 공급된 전자가 제2 도전형 반도체층(140)으로 빠져나가는 흐름을 차단하여, 활성층(130) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 이러한 제4 서브 반도체층(141) 및 제6 서브 반도체층(143)은 에너지 밴드갭이 활성층(130) 및/또는 제7 서브 반도체층(144) 의 에너지 밴드갭보다 클 수 있다.
그리고 제4 서브 반도체층(141) 내지 제6 서브 반도체층(143)은 활성층(130) 상에 배치될 수 있다. 그리고 제4 서브 반도체층(141) 내지 제6 서브 반도체층(143)은 Inx1Aly1Ga1-x1-y1N(0=x1≤=1, 0≤=y1≤=1, 0≤=x1+y1≤=1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 를 포함할 수 있다.
보다 구체적으로, 제4 서브 반도체층(141)은 Al을 포함할 수 있으며, 제5 서브 반도체층(142)은 AlGaN 또는 InAlGaN으로 이루어질 수 있다.
그리고 제4 서브 반도체층(141)은 상술한 브이 형상의 요철부를 포함할 수 있다. 그리고 제4 서브 반도체층(141)은 다층 초격자 구조로 이루어질 수도 있다. 이러한 경우에, 제4 서브 반도체층(141)은 비정상적으로 전압에 포함된 전류를 확산시켜 활성층(130)을 보호할 수 있다.
또한, 제4 서브 반도체층(141)은 알루미늄 조성이 제5 서브 반도체층(142)의 알루미늄 조성보다 클 수 있다. 이러한 구성에 의하여, 제4 서브 반도체층(141)이 제5 서브 반도체층(142) 대비 상대적으로 저항이 높아져 전류 분산이 개선될 수 있다. 그리고 제4 서브 반도체층(141)의 두께는 5㎚ 내지 15㎚이고, 제5 서브 반도체층(142)의 두께는 5㎚ 내지 15㎚일 수 있다. 즉, 제4 서브 반도체층(141)과 제5 서브 반도체층(142)의 두께는 같을 수 있으나, 이에 한정되는 것은 아니다.
또한, 제5 서브 반도체층(142)은 제4 서브 반도체층(141)과 제6 서브 반도체층(143) 사이의 영역에 배치되며, 에너지 밴드갭이 제4 서브 반도체층(141) 및 제6 서브 반도체층(143)의 에너지 밴드갭보다 낮을 수 있다. 이에 따라, 2차원 홀 가스(2-dimensional hole gas) 효과에 의해 정공 주입 효율이 증가될 수 있다.
그리고 제5 서브 반도체층(142)은 제4 서브 반도체층(141)과 마찬가지로 상술한 브이 형상의 요철부를 포함할 수 있다. 그리고 제5 서브 반도체층(142)은 복수 개일 수 있으며, 교대로 배치될 수 있다.
그리고 제6 서브 반도체층(143)은 제5 서브 반도체층(142) 상에 배치될 수 있다. 제6 서브 반도체층(143)은 알루미늄 조성이 제4 서브 반도체층(141)의 알루미늄 조성과 작거나 같을 수 있다. 이러한 구성에 의하여, 반도체층의 결정질을 개선하고 응력에 의한 크랙 등의 발생을 방지할 수 있다.
이러한 제6 서브 반도체층(143)은 InAlGaN, GaN 등을 포함할 수 있다. 실시예로, 제6 서브 반도체층(143)은 복수 개의 층이 적층된 격자 구조일 수 있다. 예컨대, 제6 서브 반도체층(143)은 제1 서브 격자층과 제2 서브 격자층이 교대로 적층된 구조일 수 있다.
또한, 제6 서브 반도체층(143)은 제7 서브 반도체층(144)으로 진행하는 홀(또는 정공)을 블로킹하고, 브이 형상의 요철부를 통해 정공이 주입되도록 유도하여 홀 주입 효율을 개선할 수 있다.
그리고 상술한 제4 서브 반도체층(141)과 제6 서브 반도체층(143)은 제2 도펀트인 마그네슘(Mg)로 도핑되고, 알루미늄(Al)을 포함할 수 있다. 이 때, 반도체층의 에너지 준위가 더 증가하여 도핑에 의한 홀 농도가 낮아져 홀의 활성화 비율이 감소할 수 있으므로, 마그네슘(Mg)이 과도핑될 수 있다. 그리고 반도체층이 제2 도펀트으로 과도핑되는 경우 마그네슘(Mg)의 확산(diffusion)이 발생하고 마그네슘(Mg)에 의한 편석(segregation)으로 결정 품질이 저하되고 전기 저항이 증가할 수 있으나, 실시예에 따른 제4 서브 반도체층(141)은 마그네슘(Mg)의 도핑 레벨이 상대적으로 낮을 수 있다. 그리고 제5 서브 반도체층(142)과 제6 서브 반도체층(143)은 마그네슘(Mg)의 도핑 레벨이 상대적으로 높아질 수 있다. 다시 말해, 실시예에 따른 반도체 구조물(110)에서 제4 서브 반도체층(141)의 마그네슘(Mg) 도핑 레벨과 제5 서브 반도체층(142)의 마그네슘(Mg) 도핑 레벨 간의 비는 1:8 내지 1:12일 수 있다. 이러한 구성에 의하여, 제5 서브 반도체층(142) 상부의 제6 서브 반도체층(143)에서 마그네슘(Mg)이 축적되고 제4 서브 반도체층(141)에서 활성층(130)을 향해 마그네슘(Mg)이 확산되는 것을 방지될 수 있다. 그리고 마그네슘(Mg)의 확산 감소로 제4 서브 반도체층(141)에서 마그네슘(Mg)의 도핑 레벨이 상대적으로 감소할 수 있다. 이에 따라, 발광에 참여하지 않는 비활성 마그네슘(Mg)보다 발광에 참여하는 활성 마그네슘(Mg)의 비율이 증가할 수 있다. 따라서 실시예에 따른 반도체 구조물은 활성층(130)으로 이동하여 실제 발광을 제공하는 홀의 비율을 향상시킬 수 있다. 뿐만 아니라, 제4 서브 반도체층(141)의 마그네슘(Mg) 도핑 레벨 감소로 인해 동작 전압도 상대적으로 감소할 수 있으며, 반도체 소자의 신뢰성이 개선될 수 있다.
실시예로, 제4 서브 반도체층(141) 내지 제6 서브 반도체층(143)의 두께는 제7 서브 반도체층(144)의 두께와 비가 1:4.7 내지 1:11일 수 있다. 이러한 구성에 의하여, 터널 효과에 의해 정공의 주입 효율이 개선되어 광 출력이 증가할 수 있다.
제7 서브 반도체층(144)은 제6 서브 반도체층(143) 상에 배치될 수 있다. 제7 서브 반도체층(144)은 브이 형상의 요철부의 상면과 접하며, 브이 형상의 요철부로 정공을 주입할 수 있다.
제1 전극(161)과 제2 전극(162)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다. 그리고 상술한 바와 같이, 제1 전극(161)은 제1 도전형 반도체층(120)과 전기적으로 연결될 수 있으며, 제2 전극(162)은 제2 도전형 반도체층(140)과 전기적으로 연결될 수 있다.
상술한 반도체 구조물(110)을 포함하는 반도체 소자는 기판(S)이 하부에 배치될 수 있다. 다만, 이러한 구조에 한정되는 것은 아니며, 반도체 소자의 구조에 따라 기판(S)의 위치는 변경될 수 있다.
도 4를 참조하면, 실시예에서 활성층(130)은 상술한 바와 같이 복수의 우물층(131)과 복수의 장벽층(132)을 포함할 수 있다. 그리고 복수의 우물층(131)과 장벽층(132)은 서로 교번하여 배치될 수 있다.
이 때, 장벽층(132)은 제1 서브 장벽층(132a)과 제2 서브 장벽층(132b)을 포함할 수 있다. 구체적으로, 제1 서브 장벽층(132a)은 알루미늄(Al) 조성이 제2 서브 장벽층(132b)의 알루미늄(Al) 조성보다 클 수 있다. 예컨대, 제1 서브 장벽층(132a)은 알루미늄 조성이 10% 내지 14%이고, 제2 서브 장벽층(132b)의 알루미늄 조성은 4% 내지 8%일 수 있다.
이러한 구성에 의하여, 인접한 우물층(131) 사이에서 장벽층(132)의 조성 물질이 분리되어 반도체층의 품질이 저하되는 것을 방지할 수 있다. 예컨대, 제1 서브 장벽층(132a)은 높은 알루미늄 조성을 가짐으로써 인듐(In) 등이 확산(diffusion)되는 현상을 억제하여 활성층(130)의 품질을 개선할 수 있다. 즉, 제1 서브 장벽층(132a)은 활성층(130) 내에서 가장 높은 알루미늄 조성을 가짐으로써 질소(N) 등 활성층(1130)의 다른 물질과의 결합력을 향상시켜 활성층(130)의 품질을 개선할 수 있다.
또한, 제2 서브 장벽층(132b)은 알루미늄을 통해 제1 도펀트 등과 같은 도핑에 의해 막질이 저하를 방지할 수 있다. 즉, 알루미늄에 의한 인장 응력을 향상시켜 장벽층(132)의 품질을 개선할 수 있다. 예컨대, 제2 장벽층(132b)은 인접한 우물층(131)으로 인장 응력을 가하여 인듐 등에 의한 결정 결함을 개선할 수 있다.
뿐만 아니라, 장벽층(132)은 알루미늄 조성을 통해 에너지 밴드갭을 증가시켜 캐리어의 제한(confinenment)을 개선시켜 활성층(130) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다.
도 5를 참조하면, 실시예에서 제2 초격자층(124)은 상술한 바와 같이 복수의 제3 서브층(124a)과 복수의 제4 서브층(124b)을 포함할 수 있다. 그리고 복수의 제3 서브층(124a)과 제4 서브층(124b)은 서로 교번하여 배치될 수 있다.
그리고 제4 서브층(124b)은 제4-1 서브층(124ba)과 제4-2 서브층(124bb)을 포함할 수 있다. 또한, 제4-1 서브층(124ba)은 알루미늄(Al) 조성이 제4-2 서브층(124bb)의 알루미늄(Al) 조성보다 클 수 있다. 예컨대, 제4-1 서브층(124ba)은 알루미늄 조성이 10% 내지 14%이고, 제4-2 서브층(124bb)의 알루미늄 조성은 4% 내지 8%일 수 있다. 이러한 구성에 의하여, 인접한 제3 서브층(124a) 사이에서 제4 서브층(124b)의 조성 물질이 분리되어 반도체층의 품질이 저하되는 것을 방지할 수 있다. 예컨대, 제4-1 서브층(124ba)은 높은 알루미늄 조성을 가짐으로써 인듐(In) 등이 확산(diffusion)되는 현상을 억제하여 제2 초격자층(124)의 품질을 개선할 수 있다. 또한, 알루미늄에 의한 인장 응력을 향상시켜 제4 서브층(124b)의 품질을 개선할 수 있다. 예컨대, 제2 장벽층(132b)은 인접한 제3 서브층(124a)으로 인장 응력을 가하여 인듐 등에 의한 결정 결함을 개선할 수 있다.
도 6a은 본 발명의 실시예에 따른 반도체 소자의 심스(SIMS, Secondary Ion Mass Spectroscopy) 데이터이고, 도 6b는 본 발명의 다른 실시예에 따른 반도체 소자의 심스 데이터이고, 도 7은 도 6a에서 K부분의 확대도이고, 도 8은 인듐과 알루미늄의 2차 이온 강도를 보여주는 도면이고, 도 9은 제2 도펀트와 알루미늄의 2차 이온 강도를 보여주는 도면이다.
먼저, 기판, 버퍼층, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층은 상기 두께 방향으로 갈수록 인듐(In), 알루미늄(Al), 산소(O), 제1 도펀트의 2차 이온 강도가 변화할 수 있다. 여기서, 두께 방향은 제1 도전형 반도체층에서 제2 도전형 반도체층을 향한 방향이다. 그리고 제1 도펀트(dopant 1)는 실리콘(Si)일 수 있다.
그리고 심스 (SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.
이러한 심스 (SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하고 방출되는 2차 이온을 분석할 수 있다. 이때, 1차 이온은 O2+, Cs+ Bi+등에서 선택될 수 있다. 예시적으로 가속 전압은 1keV 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1 pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 30㎛Х30㎛일 수 있으나, 반드시 이에 한정하지 않는다. 실시예에서는 측정 조건으로 2keV의 가속 전압, 및 3pA의 조사 전류를 설정하여 이루어질 수 있다.
그리고 심스 (SIMS) 데이터는 제2 도전형 반도체층(150)의 표면(깊이가 0인 지점, SF)에서 제1 도전형 반도체층(120) 방향으로 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다. 다시 말해, 실시예에서 심스 (SIMS) 데이터는 상술한 기판, 버퍼층, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층에서 방출된 2차 이온의 질량 스펙트럼이다.
또한, SIMS 분석에 의한 결과는 물질의 2차 이온 강도 또는 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 0.9배 이상 내지 1.1배 이내에 발생하는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.9배 이상 내지 1.1배 이내의 노이즈를 포함하여 지칭할 수 있다.
심스 (SIMS) 데이터상에서 인듐(In), 알루미늄(Al), 산소(O)는 이온 강도에 대한 스펙트럼 데이터이고, 제1 도펀트는 도핑 농도에 대한 스펙트럼 데이터로 산출될 수 있다. 즉, 도 6a 내지 도 9를 참조하였을 때, 제1 도펀트는 농도(Atoms/cm3) 단위를 의미할 수 있고 인듐, 알루미늄, 산소는 2차 이온 강도(Counts/sec.) 단위를 의미할 수 있다.
제1 도펀트, 제2 도펀트의 도핑 농도 데이터를 산출하는 방법은 특별히 한정하지 않는다. 또한, 본 실시예에서 종축(Y축)은 로그 스케일로 변환하여 도시하였다.
실시예에 따른 이온 강도는 측정 조건에 따라 증감될 수 있다. 그러나, 1차 이온의 강도가 증가하면 2차 이온(알루미늄 이온)의 강도 그래프는 전체적으로 증가하고, 1차 이온의 강도가 감소하면 2차 이온(알루미늄 이온)의 강도 그래프는 전체적으로 감소할 수 있다. 따라서, 두께(깊이) 방향으로 이온 강도의 변화는 측정 조건을 변경하여도 유사할 수 있다.
그리고 이하에서 이온 강도 또는 도핑 농도에 대한 설명은 상기 2차 이온의 이온에 대한 설명이다. 예컨대, 제1 도펀트의 도핑 농도는 제1 도펀트의 2차 이온의 농도를 의미하고, 알루미늄의 이온 강도는 알루미늄 2차 이온의 강도를 의미하며, 산소의 이온 강도는 산소 2차 이온의 이온 강도를 의미하며, 인듐의 이온 강도는 인듐 2차 이온의 이온 강도를 의미한다.
도 4 내지 도 9을 참조하면, 그리고 인듐(In) 2차 이온의 이온 강도는 반도체 구조물에서 가장 큰 이온 강도를 포함하는 복수의 제1 인듐 강도 피크(I1), 복수의 제1 인듐 강도 피크(I1) 사이에 배치되는 제1 인듐 강도 밸리(N1), 제1 인듐 강도 피크로부터 제1 방향(D1)으로 이격된 영역에서 가장 큰 이온 강도를 포함하는 복수의 제2 인듐 강도 피크(I2), 복수의 제2 인듐 강도 피크(I2) 사이의 영역에서 교번하여 배치되는 복수의 제2 인듐 강도 밸리(N2)를 포함할 수 있다.
여기서, 제1 방향(D1)은 제1 도핑 농도(M1)에서 제1 인듐 강도 피크(I1)를 향한 방향일 수 있다. 그리고 제1 도핑 농도(M1)는 반도체 구조물에서 마그네슘(Mg)인 제2 도펀트의 2차 이온의 도핑 농도가 가장 큰 지점일 수 있다. 또한, 제1 도핑 농도(M1)는 제2 도전형 반도체층으로부터 방출되는 마그네슘 2차 이온의 도핑 농도일 수 있다. 그리고 제2 방향(D2)은 제1 방향(D1)에 반대 방향으로, 제1 인듐 강도 피크(I1)에서 제1 도핑 농도(M1)를 향한 방향일 수 있다. 그리고 제2 방향(D2)은 상술한 두께 방향과 같은 방향을 의미할 수 있으나, 반도체 소자의 구조에 따라 반대 방향일 수도 있다. 그리고 피크는 극대점(Local maximum point)을 갖는 지점으로 정의할 수 있다. 또한, 밸리는 극소점(local minimum point)를 갖는 지점으로 정의할 수 있다.
먼저, 복수의 제1 인듐 강도 피크(I1)는 반도체 구조물 내에서 가장 큰 인듐 2차 이온의 이온 강도를 포함할 수 있다. 이러한 복수의 제1 인듐 강도 피크(I1)는 활성층으로부터 방출되는 인듐 2차 이온의 이온 강도일 수 있다. 그리고 복수의 제1 인듐 강도 피크(I1)는 교번하여 배치될 수 있으며, 이온 강도는 최대의 이온 강도를 기준으로 5% 오차 이내의 비교적 균일한 농도를 가질 수 있다. 그리고 제1 인듐 강도 피크(I1)의 개수는 상술한 활성층의 우물층의 개수와 동일할 수 있다.
그리고 복수의 제1 인듐 강도 피크(I1) 사이에 각각 제1 인듐 강도 밸리(N1)가 배치될 수 있다. 다시 말해, 활성층에서 인듐 2차 이온의 이온 강도는 증가/감소가 이루어질 수 있다. 인듐(In)의 2차 이온의 이온 강도가 낮아진다는 의미는 복수의 고점 및/또는 저점의 인듐 이온 강도가 점차 낮아진다는 의미일 수 있고, 점진적으로 낮아진다는 의미일 수 있다.
또한, 복수의 제2 인듐 강도 피크(I2)는 제1 인듐 강도 피크(I1)에서 제1 방향(D1)으로 이격된 영역에서 이온 강도가 가장 클 수 있다. 이러한 복수의 제2 인듐 강도 피크(I2)와 후술하는 복수의 제2 인듐 강도 밸리(N2)는 상술한 제1 도전형 반도체층으로부터 방출되는 인듐 2차 이온의 이온 강도일 수 있다. 또한, 복수의 제2 인듐 강도 피크(I2)와 복수의 제2 인듐 강도 밸리(N2)는 제2 초격자층에서 바울되는 인듐 2차 이온의 이온 강도일 수 있다.
또한, 제1 인듐 강도 피크(I1)의 이온 강도는 제2 인듐 강도 피크(I2)의 이온 강도보다 클 수 있다. 실시예로, 제2 인듐 강도 피크(I2)의 이온 강도(C2) 제1 인듐 강도 피크(I1)의 이온 강도(C1)의 0.61배 이하인 영역에서 최대 이온 강도를 포함할 수 있다. 그리고 복수의 제2 인듐 강도 피크(I2)는 상술한 제3 서브층(124a)에 대응할 수 있다. 그리고 복수의 제2 인듐 강도 피크(I2)는 교번하여 배치될 수 있다.
또한, 제2 인듐 강도 밸리(N2)는 복수의 제2 인듐 강도 피크(I2) 사이에 각각 배치될 수 있다. 즉, 제2 인듐 강도 밸리(N2)는 복수 개이며 제2 인듐 강도 피크(N2)와 교번하여 배치될 수 있다. 즉, 실시예에서 제2 인듐 강도 피크(I2)와 제2 인듐 강도 밸리(I2)에 의해 인듐(In) 2차 이온의 이온 강도가 제2 인듐 강도 피크(I2)를 기준으로 증가하는 영역을 가질 수 있다. 이에 따라, 표면상의 결정성이 증가되어 활성층으로 연장되는 결정 결함을 줄일 수 있다. 따라서 인접한 제1 인듐 강도 피크(I1)와 제2 인듐 강도 피크(I2)를 포함하는 영역을 갖는 활성층에서 결정 품질이 개선되므로, 결국 발광 소자의 광출력과 전기적인 특성을 개선할 수 있다.
구체적으로, 실시예에 따른 반도체 소자에서 복수의 제1 인듐 강도 피크(I1)의 이온 강도와 복수의 제1 인듐 강도 밸리(N1) 사이의 이온 강도차는 복수의 제2 인듐 강도 피크(I2)의 이온 강도와 복수의 제2 인듐 강도 밸리(N2) 사이의 이온 강도차보다 클 수 있다. 이러한 구성에 의하여, 활성층에서 우물층과 장벽층 사이의 에너지 밴드갭 차이가 커져 전자와 정공의 재결합에 의한 발광 효율이 개선될 수 있다.
그리고 알루미늄(Al) 2차 이온의 이온 강도는 복수의 제1 인듐 강도 밸리(N1) 사이의 영역에 각각 배치되는 제1 알루미늄 강도 피크(A3), 반도체 구조물 내에서 가장 큰 이온 강도를 갖는 제2 알루미늄 강도 피크(A1), 상기 제2 알루미늄 강도 피크(A1)에 인접한 영역에서 이온 강도가 가장 큰 피크 지점인 제3 알루미늄 강도 피크(A2) 및 알루미늄 강도(A4)를 포함할 수 있다.
이 때, 제3 알루미늄 강도 피크(A2)는 제2 알루미늄 강도 피크(A1)으로부터 제2 방향(D2)으로 이격 배치될 수 있다. 여기서, 제2 방향(D2)은 제2 알루미늄 강도 피크(A1)에서 인접한 제3 알루미늄 강도 피크(A2)를 향한 방향으로, 제2 알루미늄 강도 피크(A1)에서 마그네슘(Mg) 2차 이온의 도핑 농도가 가장 큰 제1 도핑 농도(M1)를 향한 방향과 같을 수 있다.
제2 알루미늄 강도 피크(A1)는 2차 이온 강도가 제3 알루미늄 강도 피크(A2)의 2차 이온 강도보다 크거나 같을 수 있다. 이에 따라, 제2 알루미늄 강도 피크(A1)는 반도체 구조물에서 알루미늄 2차 이온의 강도가 가장 크고 활성층(130)에 인접하게 위치하여, 활성층(130)을 통과하는 전자를 효과를 차단할 수 있다. 이에 따라, 활성층(130)에서의 발광 효율을 개선하여 광량을 향상시킬 수 있다.
또한, 제2 알루미늄 강도 피크(A1)의 2차 이온 강도는 제3 알루미늄 강도 피크(A2)의 2차 이온 강도보다 클 수 있다. 이에 따라, 활성층으로 확산하는 마그네슘이 역 확산(back-diffusion)되는 것을 방지하고 전류 누설(leakage)을 억제할 수 있다.
그리고 제3 알루미늄 강도 피크(A2)는 제2 알루미늄 강도 피크(A1)로부터 제2 방향(D2)으로 이격 배치될 수 있다. 다시 말해, 제3 알루미늄 강도 피크(A2)와 제2 알루미늄 강도 피크(A1)는 서로 간격을 두고 배치될 수 있으며, 상기 간격은 제2 알루미늄 강도 피크(A1)의 2차 이온 강도와 제3 알루미늄 강도 피크(A2)의 2차 이온 강도보다 작은 알루미늄의 2차 이온 강도를 가질 수 있다. 이에 따라, 제2 알루미늄 강도 피크(A1)와 제3 알루미늄 강도 피크(A2) 사이에서 이종 접합이 이루어지는 경우 정공 주입 효율이 증가될 수 있다.
그리고 제3 알루미늄 강도 피크(A2)에서 제2 방향(D2)으로 이격된 영역에서 알루미늄 2차 이온의 이온 강도는 점차 감소할 수 있다.
그리고 제1 알루미늄 강도 피크(A3)는 제2 알루미늄 강도 피크(A1)로부터 제1 방향(D1)으로 이격된 영역에서 이온 강도 가장 큰 이온 강도를 포함할 수 있다. 그리고 제1 알루미늄 강도 피크(A3)는 복수 개일 수 있으며, 교번하여 배치될 수 있다.
뿐만 아니라, 알루미늄(Al) 2차 이온의 이온 강도는 복수 개의 제1 알루미늄 강도 피크(A3) 사이의 영역에 배치되는 제1 알루미늄 강도 밸리(N3)를 포함할 수 있다. 마찬가지로, 제1 알루미늄 강도 밸리(N3)는 복수 개일 수 있으며 각각이 복수의 제1 알루미늄 강도 피크(A3) 사이에 배치되고, 제1 알루미늄 강도 피크(a3)와 교번하여 배치될 수 있다.
그리고 제1 알루미늄 강도 피크(A3)의 2차 이온 강도는 제1 알루미늄 강도 밸리(N3)의 2차 이온 강도보다 클 수 있다. 이에, 활성층으로 주입되는 홀들은 제1 알루미늄 강도 밸리(N3)에서 재결합할 수 있다. 이 때, 제1 알루미늄 강도 밸리(N3)의 알루미늄 2차 이온 강도의 강도에 따라 발광하는 광의 파장이 결정될 수 있다. 예시적으로, 100㎚ 내지 280㎚이내의 광을 방출할 수 있다.
또한, 제1 알루미늄 강도 피크(A3)의 2차 이온 강도는 제2 알루미늄 강도 피크(A1)의 2차 이온 강도 및 제3 알루미늄 강도 피크(A2)의 2차 이온 강도보다 작을 수 있다. 이에 따라, 제2 알루미늄 강도 피크(A1)와 제3 알루미늄 강도 피크(A2)를 포함하는 제2 도전형 반도체층에서 활성층으로 주입되는 홀의 에너지를 감소하여 홀이 제2 알루미늄 강도 피크(A1) 및 제3 알루미늄 강도 피크(A2)를 넘어가는 것을 방지할 수 있다. 이로써, 발광 효율이 개선될 수 있다.
그리고 알루미늄 강도(A4)는 제2 인듐 강도 피크(I2)와 제2 인듐 강도 밸리(N2) 사이의 영역에 배치될 수 있다. 다시 말해, 알루미늄 강도(A4)는 일부가 제2 인듐 강도 피크(I2)와 제2 인듐 강도 밸리(N2)와 중첩될 수 있다.
이러한 알루미늄 강도(A4)의 이온 강도는 인듐 강도 피크(I2)의 이온 강도보다 작을 수 있다. 또한, 알루미늄 강도(A4)의 이온 강도는 인듐 강도 밸리(N2)보다 작을 수 있다. 이에 대한 구체적인 내용은 이하 설명한다.
이 때, 반도체 구조물에서 제1 도전형 반도체층은 복수의 제1 인듐 강도 피크에서 제1 방향(D1)으로 이격 배치된 제1 영역(R1)을 포함하고, 활성층은 복수의 제1 인듐 강도 피크(I1), 복수의 제1 인듐 강도 밸리(N1), 복수의 제1 알루미늄 강도 피크(A1) 및 복수의 제1 알루미늄 강도 밸리(N3)를 포함하는 제2 영역(R2)을 포함하고, 제2 도전형 반도체층은 상기 복수의 제1 인듐 강도 피크(I1)와 제1 도핑 농도(M1) 사이에 배치된 제3 영역(R3)을 포함할 수 있다.
그리고 제1 영역(R1)은 제2 인듐 강도 피크(I2)를 포함하고 제2 인듐 강도 피크(I2)의 이온 강도가 알루미늄 2차 이온의 이온 강도보다 작은 제1-1 영역(R11)과 제1-1 영역에서 제1 방향(D1)으로 이격된 제1-2 영역(R12)을 포함할 수 있다. 이 때, 제1 영역(R1) 내지 제3 영역(R3)은 인듐 2차 이온의 이온 강도에서 구획될 수 있다. 구체적으로, 인듐 2차 이온의 이온 강도는 제1 도전형 반도체층으로부터 방출되고 제2 인듐 강도 피크(I2)와 제2 인듐 강도 밸리(N2)를 포함하는 제1 영역(R1), 활성층으로부터 방출되고 제1 인듐 강도 피크(I1)와 제1 인듐 강도 밸리(N1)를 포함하는 제2 영역(R1) 및 제2 도전형 반도체층으로부터 방출되고 제2 영역(R1)에서 제2 방향(D2)으로 이격 배치되는 제3 영역(R3)을 포함할 수 있다.그리고 제1 영역(R1)은 제2 인듐 강도 피크(I2)의 이온강도가 알루미늄 강도(A4)보다 작은 제1-1 영역(R11)을 포함할 수 있다. 또한, 제1-1 영역(R11)에서 알루미늄 2차 이온의 이온 강도인 알루미늄 강도(A4)는 제2 인듐 강도 밸리(N2)보다 작을 수 있다. 즉, 제1-1 영역(R11)은 인듐 2차 이온의 이온 강도가 알루미늄 강도(A4)보다 커 인듐에 의해 표면 평탄화가 일어나 반도체 층의 품질이 개선되고 제1 도펀트인 실리콘(Si)의 도핑이 용이하게 이루어질 수 있다. 따라서 실리콘(Si)에 의해 발생하는 전자가 제2 영역으로 용이하게 제공되어 광 출력이 개선될 수 있다. 또한, 이러한 효과는 제1-1 영역(R11)은 제2 영역(R2)과 인접하게 배치되므로 더욱 향상될 수 있다.
또한, 제1-1 영역(R11)에서 알루미늄 강도(A4)는 제1 방향(D1) 감소할 수 있다. (도 6a 및 도 6b 참조) 이 때, 제1-1 영역(R11)에서 알루미늄 강도(A4)는 제1 방향(D1)으로 복수의 고점 및/또는 저점의 인듐 이온 강도가 점차 낮아질 수 있다. 이에 따라, 제7 서브 반도체층을 통해 주입되는 홀이 용이하게 활성층 내로 제공되어 전자와 홀 간의 재결합으로 발광하는 광이 증가할 수 있다.
뿐만 아니라, 도 6b를 참조하면 알루미늄 강도(A4)는 고점(A41)과 저점(A42)을 포함할 수 있다. 이 때, 고점(A41)과 저점(A42)은 복수 개일 수 있다. 또한, 복수 개의 고점(A41)은 복수 개의 저점(A42)과 교번하여 배치될 수 있다. 뿐만 아니라, 복수 개의 고점(A41)은 복수의 제2 인듐 강도 피크(A2) 및/또는 복수의 제2 인듐 강도 밸리(N2)와 교번하여 배치될 수 있다. 이에 따라, 제1 도전형 반도체층을 통해 주입되는 전자를 제어하여 제2 도전형 반도체층으로 진행하는 것을 방해할 수 있다. 따라서 활성층에서 재결합에 의해 발광하는 광이 증가할 수 있다.
그리고 제2 영역(R2)은 제1-1 영역(R11)과 달리 알루미늄 2차 이온의 이온 강도가 인듐 2차 이온의 이온 강도보다 클 수 있다. 예컨대, 상술한 바와 같이, 제1 인듐 강도 피크(I1)의 이온 강도는 제1 알루미늄 강도 피크(A3)의 이온 강도보다 작을 수 있다. 이로써, 제2 영역(R2)에서 알루미늄이 질소와의 강한 결합력을 제공하여 인듐(In)이 인접한 다른 영역으로 확산(diffusion)되는 것을 방지하여 인듐(In)에 의한 반도체층 품질을 유지할 수 있다. 또한, 제1 인듐 강도 피크(I1) 사이에 제1 알루미늄 강도 피크(A1)가 배치됨으로써, 제1 인듐 강도 피크(I1)에서 상대적으로 낮은 에너지 밴드갭에 의해 전자 트랩을 향상시킬 수 있다. 또한, 제1 알루미늄 강도 피크(A1)에서 상대적으로 높은 에너지 밴드갭을 가짐으로써 에너지 밴드갭 증가에 따른 캐리어 제한(confinement)을 더욱 가속화할 수 있다. 따라서, 제2 영역은 전자와 정공이 재결합할 확률을 향상할 수 있다. 그리고 상술한 제2 초격자층은 제1-1 영역(R11)을 포함할 수 있다.
그리고 마그네슘(Mg) 2차 이온의 도핑 농도는 가장 큰 도핑 농도를 갖는 상술한 제1 도핑 농도(M1), 제2 알루미늄 강도 피크(A1)와 제1 도핑 농도(M1) 사이의 영역에서 도핑 농도가 가장 낮은 제2 도핑 농도(M2), 및 제2 도핑 농도(M2)와 제2 알루미늄 강도 피크(A1) 사이의 영역에서 도핑 농도가 가장 큰 제3 도핑 농도(M3)를 포함할 수 있다.
먼저, 제1 도핑 농도(M1)는 반도체 구조물에서 제2 도펀트인 마그네슘(Mg) 2차 이온의 도핑 농도가 가장 큰 지점일 수 있다. 그리고 제1 도핑 농도(M1)는 제2 알루미늄 강도 피크(A1)와 제3 알루미늄 강도 피크(A2)에서 제2 방향(D2)으로 이격 배치될 수 있다.
제2 도핑 농도(M2)는 제1 도핑 농도(M1)에서 제1 방향(D1)으로 이격 배치될 수 있다. 그리고 제2 도핑 농도(M2)는 제2 알루미늄 강도 피크(A1)와 제3 알루미늄 강도 피크(A2)의 사이 영역에서 도핑 농도가 가장 작은 지점일 수 있다.
또한, 제3 도핑 농도(M3)는 제2 도핑 농도(M2)로부터 제1 방향(D1)으로 이격된 영역에서 가장 큰 도핑 농도를 갖는 지점일 수 있다. 이러한 제3 도핑 농도(M3)는 제2 알루미늄 강도 피크(A1)와 제2 도핑 농도(M2) 사이의 영역에 위치할 수 있다. 또한, 제3 도핑 농도(M3)는 제1 알루미늄 강도 피크(A3)로부터 제2 방향(D2)으로 이격된 영역에 위치할 수 있다. 따라서 알루미늄 2차 이온의 이온 강도가 가장 높은 제2 알루미늄 강도 피크(A1)가 제3 도핑 농도(M3)에서 활성층으로 주입되는 마그네슘의 확산을 일정 부분 차단하여 활성층을 보호할 수 있다.
그리고 제3 도핑 농도(M3)의 2차 이온 강도인 도핑 농도는 제1 도핑 농도(M1)의 도핑 농도보다 작을 수 있다. 또한, 제3 도핑 농도(M3)의 도핑 농도는 제2 도핑 농도(M2)의 도핑 농도보다 클 수 있다. 이러한 구성에 의하여, 마그네슘(Mg)이 제1 도핑 농도(M1)와 제2 도핑 농도(M2) 사이에 대다수 축적될 수 있다. 그리고 제3 도핑 농도(M3)의 도핑 농도가 낮아져 마그네슘(Mg)에 의한 결정질 저하 및 저항 증가에 따른 동작 전압 상승을 방지할 수 있다. 뿐만 아니라, 제3 도핑 농도(M3)가 제1 알루미늄 강도 피크(A3)와 제2 도핑 농도(M2) 사이의 영역에 배치되어 제1 알루미늄 강도 피크(A3)를 포함하는 활성층으로 마그네슘(Mg) 확산이 발생하는 것을 방지할 수 있다. 이로써, 확산이 저하됨으로써 실제 발광성 재결합하는 홀의 주입을 증가시켜 반도체 소자가 제공하는 광량을 향상시킬 수 있다.
또한, 제2 도핑 농도(M2)의 도핑 농도가 제3 도핑 농도(M3) 및 제1 도핑 농도(M1)의 도핑 농도보다 낮아 제2 도핑 농도(M2)에서는 두께 방향보다 수평 방향으로 전류가 상대적으로 다수 흐를 수 있다. 여기서, 수평 방향은 두께 방향에 수직한 방향이다. 이에 따라, 전류가 제1 도핑 농도(M1)와 제3 도핑 농도(M3)에서 두께 방향으로 다수 흐르더라도 이를 보상하여 반도체 구조물 내의 전류 스프레딩(spreading)을 개선할 수 있다.
그리고 실시예에 따르면, 제2 도핑 농도(M2)의 2차 이온 강도인 도핑 농도와 제3 도핑 농도(M3)의 도핑 농도의 비는 1:8 내지 1:12일 수 있다. 이러한 구성에 의하여, 제2 도핑 농도(M2)와 제3 알루미늄 강도 피크(A2) 사이에서 Mg이 축적되며, 제2 도핑 농도(M2)와 제2 알루미늄 강도 피크(A1) 사이 영역에 배치된 제3 도핑 농도(M3)의 2차 이온 강도가 감소하여 활성층으로 주입되는 홀을 증가할 수 있으며, 동작 전압 상승을 억제할 수 있다. 또한, 상기 비가 1:8보다 작은 경우에 제2 도핑 농도에서 도핑 농도가 증가하여 마그네슘(Mg) 과도핑에 따른 광 출력 저하 발생하는 한계가 존재한다. 그리고 상기 비가 1:12보다 큰 경우에 활성층으로 주입되어 발광성 재결합하지 않는 홀의 비율이 증가하여 홀 스캐터링(scattering) 현상이 심화되어 활성층으로의 홀 주입 효율이 저하되고, 마그네슘에 의한 결정질 저하와 저항 증가로 동작 전압이 상승하는 문제가 존재한다.
알루미늄(Al) 2차 이온의 이온 강도는 제3 도핑 농도(M3)와 제1 알루미늄 강도 피크(A3) 사이의 영역에 배치되는 제1 서브 영역(R31), 제3 도핑 농도(M3)와 제3 알루미늄 강도 피크(A2) 사이의 영역에 배치되는 제2 서브 영역(R32), 제3 알루미늄 강도 피크(A2)에서 제2 방향(D2)을 향해 배치되고 제3 서브 영역(R33) 및 제3 서브 영역(R33)에서 제2 방향(D2)으로 이격 배치되고 제3 알루미늄 강도 피크(A2) 대비 0.25배 이하인 제4 서브 영역(R34)을 포함할 수 있다. 상술한 각 서브 영역은 연속적으로 또는 비연속적으로 배치될 수 있다.
구체적으로, 제1 서브 영역(R31)은 제2 알루미늄 강도 피크(A1)를 포함하여 활성층(130)을 통과한 전자가 제2 방향(D2)으로 이동하는 것을 차단할 수 있다. 또한, 마그네슘 2차 이온의 강도가 제3 도핑 농도(M3)에서 제1 방향(D1)으로 확산될 수 있으나 점차 감소하는 영역을 포함할 수 있다. 이에 따라, 활성층(130)에서 실제 재결합을 통해 발광하는 광량을 향상할 수 있다. 이러한 제1 서브 영역(R31)은 상술한 제4 서브 반도체층에 대응하는 영역일 수 있다.
그리고 제2 서브 영역(R32)은 제2 알루미늄 강도 피크(A1)와 제3 알루미늄 강도 피크(A2) 사이의 영역에 배치된 영역으로 제2 도핑 농도(M2)를 포함할 수 있다. 즉, 마그네슘(Mg)과 알루미늄(Al)이 인접한 영역(R1, R3) 대비 작아 밴드갭 차이에 의한 정공 주입 효율을 증가 및 결정질 저하를 방지할 수 있다.
제3 서브 영역(R33)은 제3 알루미늄 강도 피크(A2)를 포함하고, 제2 방향(D2)으로 마그네슘 2차 이온의 이온 강도가 증가할 수 있다. 여기서, 증가한다는 의미는 복수의 고점 및/또는 저점의 이온 강도가 점차 증가한다는 의미일 수 있고, 점진적으로 증가한다는 의미일 수 있다.
제4 서브 영역(R34)은 제3 알루미늄 강도 피크(A2) 대비 이온 강도가 0.25배 이하인 영역으로 제2 서브 영역(R3)과 이격 배치될 수 있다. 마찬가지로, 제4 서브 영역(R34)은 마그네슘 2차 이온의 이온 강도가 제2 방향(D2)으로 증가하는 영역을 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 소자 패키지의 개념도이다.
도 10을 참조하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(10), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 구성을 모두 포함할 수 있다.
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.
그리고 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어에 의해 연결될 수 있다. 이때, 제1 리드프레임(5a)과 제2 리드프레임(5b)은 반도체 소자(10)의 측면을 둘러싸도록 배치될 수 있다.
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
조명 장치는 기판과 실시예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층(120)과 활성층(130), 제2 도전형 반도체층(150) 및 차단층(미도시됨)을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층, 차단층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층, 활성층, 차단층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

  1. 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 반도체 구조물을 포함하고,
    상기 반도체 구조물에 1차 이온 인가 시 2차 이온이 방출되고,
    상기 2차 이온은 알루미늄 2차 이온, 인듐 2차 이온, 제1 도펀트 2차 이온 및 제2 도펀트 2차 이온을 포함하고,
    상기 제2 도펀트 2차 이온의 도핑 농도는 상기 제2 도전형 반도체층으로부터 방출되는 제1 도핑 농도를 포함하고,
    상기 제1 도핑 농도는 상기 제2 도펀트 2차 이온의 도핑 농도 중 가장 큰 도핑 농도를 가지며,상기 인듐 2차 이온의 이온 강도는,
    상기 활성층으로부터 방출되는 복수의 제1 인듐 강도 피크 및 복수의 제1 인듐 강도 밸리; 및
    상기 복수의 제1 인듐 강도 피크 및 상기 복수의 제1 인듐 강도 밸리로부터 제1 방향으로 이격되는 복수의 제2 인듐 강도 피크 및 복수의 제2 인듐 강도 벨리;를 포함하고,
    상기 복수의 제1 인듐 강도 밸리는 상기 복수의 제1 인듐 강도 피크와 교번하여 배치되고,
    상기 복수의 제2 인듐 강도 밸리는 상기 복수의 제2 인듐 강도 피크와 교번하여 배치되고,
    상기 알루미늄 2차 이온의 이온 강도는,
    상기 활성층으로부터 방출되는 복수의 제1 알루미늄 강도 피크 및 복수의 제1 알루미늄 밸리를 포함하고,
    상기 복수의 제1 알루미늄 강도 피크는, 상기 복수의 제1 인듐 강도 밸리와 교번하여 배치되고,
    상기 제1 알루미늄 강도 밸리는 상기 복수의 제1 알루미늄 강도 피크와 교번하여 배치되고,
    상기 알루미늄 2차 이온의 이온 강도는 상기 제2 인듐 강도 피크와 상기 제2 인듐 강도 밸리 사이의 영역에 배치되는 알루미늄 강도를 포함하고,
    상기 인듐 2차 이온의 이온 강도는 상기 제2 인듐 강도 피크의 이온 강도가 상기 알루미늄 강도보다 큰 제1-1 영역을 포함하고,
    상기 제1 방향은 상기 제1 도핑 농도에서 상기 제1 인듐 강도 피크를 향한 방향인 반도체 소자.
  2. 제1항에 있어서,
    상기 복수의 제1 인듐 강도 피크의 이온 강도는 상기 복수의 제1 알루미늄 강도 피크의 이온 강도보다 작은 반도체 소자.
  3. 제1항에 있어서,
    상기 복수의 제1 인듐 강도 피크의 이온 강도와 상기 복수의 제1 인듐 강도 밸리 사이의 이온 강도차는 상기 복수의 제2 인듐 강도 피크의 이온 강도와 상기 복수의 제2 인듐 강도 밸리 사이의 이온 강도차보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제1-1 영역에서 상기 알루미늄 2차 이온의 이온 강도는 상기 제1 방향으로 감소하는 반도체 소자.
  5. 제1항에 있어서,
    알루미늄 2차 이온의 이온 강도는,
    상기 복수의 제1 알루미늄 강도 피크에서 제2 방향으로 이격된 영역에서 가장 큰 이온 강도를 갖는 제2 알루미늄 강도 피크; 및
    상기 제2 알루미늄 강도 피크에서 상기 제2 방향으로 이격된 영역에서 가장 큰 이온 강도를 갖는 제3 알루미늄 강도 피크;를 포함하고,
    상기 제1 도핑 농도는 상기 제2 알루미늄 강도 피크에서 상기 제1 방향으로 이격된 영역에 배치되고,
    상기 제2 방향은 상기 제1 방향에 반대 방향인 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 도펀트 2차 이온의 도핑 농도는,
    상기 제2 알루미늄 강도 피크와 상기 제1 도핑 농도 사이 영역에서 가장 작은 도핑 농도를 갖는 제2 도핑 농도; 및
    상기 제2 도핑 농도와 상기 제2 알루미늄 강도 피크 사이의 영역에서 가장 큰 도핑 농도를 갖는 제3 도핑 농도;를 포함하는 반도체 소자..
  7. 제6항에 있어서,
    상기 제3 도핑 농도는 상기 제1 도핑 농도 보다 작은 반도체 소자.
  8. 제1항에 있어서,
    상기 알루미늄 2차 이온의 이온 강도, 상기 인듐 2차 이온의 이온 강도 및 상기 제2 도펀트 2차 이온의 도핑 농도는 TOF-SIMS에 의해 측정된 스펙트럼이고,.
    상기 1차 이온은, O2+, Cs+, Bi+ 를 포함하고,
    상기 TOF-SIMS의 측정 조건은 2keV의 가속 전압, 및 3pA의 조사 전류를 포함하는 반도체 소자.
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