KR20180052256A - 반도체 소자 - Google Patents

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semiconductor layer
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light emitting
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성준석
최병균
현구
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엘지이노텍 주식회사
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Abstract

실시 예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 및 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스를 포함하는 복수개의 발광 구조물, 상기 복수개의 발광 구조물 사이에 배치되는 제2 리세스, 상기 제1 리세스에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극, 상기 제2 도전형 반도체층의 하부에 배치되는 반사층 및 상기 제2 리세스 상에 배치되고, 상기 발광 구조물의 상면보다 높게 돌출된 돌출부를 포함하고, 상기 제1 리세스 내에서 상기 제1 전극과 상기 제1 도전형 반도체층이 접촉하는 표면에서 상기 발광 구조물의 상면까지의 거리가 300㎚ 내지 500㎚인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
종래 반도체 소자는 활성층에서 생성된 광이 활성층의 상부 방향 이외에 측면이나 하부 방향으로도 진행될 수 있다. 특히, Al의 조성이 높아질수록 측면으로 방출되는 광량이 높아질 수 있다. 따라서, 반도체 소자에서 방출된 광의 광 진행 경로가 길어지거나 발광구조물 내부에서 흡수되는 문제가 있다.
실시 예는 광 추출 효율이 향상된 반도체 소자를 제공한다.
실시 예는 광 출력이 향상되고, 동작 전압이 감소하는 반도체 소자를 제공한다.
실시 예는 플렉서블한 반도체 소자를 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 및 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스를 포함하는 복수개의 발광 구조물; 상기 복수개의 발광 구조물 사이에 배치되는 제2 리세스; 상기 제1 리세스에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층의 하부에 배치되는 반사층; 및 상기 제2 리세스 상에 배치되고, 상기 발광 구조물의 상면보다 높게 돌출된 돌출부;를 포함하고, 상기 제1 리세스 내에서 상기 제1 전극과 상기 제1 도전형 반도체층이 접촉하는 표면에서 상기 발광 구조물의 상면까지의 거리가 300㎚ 내지 500㎚를 포함한다.
인접한 상기 제2 도전형 반도체층 사이의 최단 거리는 9㎛이상 74㎛이하일 수 있다.
상기 반사층의 두께는 0.5㎛ 내지 1㎛일 수 있다.
상기 반사층과 전기적으로 연결되는 제2 전극패드를 포함할 수 있다.
상기 제2 도전형 반도체층과 상기 반사층 사이에 배치되는 제2 전극을 더 포함할 수 있다.
상기 반사층은 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 반사층과 제1 리세스를 덮는 절연층을 더 포함할 수 있다.
상기 절연층, 상기 제1 리세스 및 상기 제1 전극의 하부에 배치되는 접합층을 더 포함할 수 있다.
상기 접합층의 하부에 배치되고 상기 접합층과 전기적으로 연결되는 기판을 더 포함할 수 있다.
상기 제2 리세스, 상기 반사층, 상기 절연층 및 상기 접합층의 일면는 상기 발광 구조물의 상면과 동일한 면일 수 있다.
상기 발광구조물은 자외선 파장대의 광을 생성할 수 있다.
상기 제1 도전형 반도체층은 상기 활성층과 인접 배치된 제1-2 도전형 반도체층과 상기 제1-2 도전형 반도체층 상에 배치되는 제1-1 도전형 반도체층을 포함하고, 상기 제1-1 도전형 반도체층은 상기 제1-2 도전형 반도체층보다 Al 함량이 높고, 상기 제1 전극은 상기 제1-2 도전형 반도체층 하부에 배치될 수 있다.
상기 제2 리세스는 단차부를 포함할 수 있다. 상기 제2 전극의 상면과 상기 단차부 사이의 거리는 상기 제2 전극의 상면과 상기 제1 전극이 상기 제1 도전형 반도체층과 접하는 면 사이의 거리와 동일할 수 있다.
상기 제2 리세스 구획하는 제1 영역과 상기 제1 리세스가 구획하는 제2 영역의 면적비는 1:0.1 내지 1:0.4일 수 있다.
본 발명의 일실시 예에 따른 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 및 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스를 포함하고, 상면과 하면을 가지는 복수개의 발광 구조물; 상기 복수개의 발광 구조물 사이에 배치되는 제2 리세스; 상기 발광 구조물의 하면에서 상기 발광 구조물의 상면으로 연장되고 상기 발광 구조물의 상면에서 노출되는 광추출구조를 포함하고, 상기 제1 도전형 반도체층과 상기 제1 전극이 접촉하는 표면으로부터 상기 발광 구조물의 상면까지의 거리는 300㎚ 내지 500㎚일 수 있다.
본 발명의 일실시 예에 따른 전자 디바이스는 상기 반도체 소자; 및 상기 반도체 소자를 수용하는 케이스를 포함한다.
실시 예에 따르면, 광 추출 효율이 향상될 수 있다.
또한, 광 출력이 향상될 수 있다.
또한, 동작 전압이 개선될 수 있다.
또한, 플렉서블할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 제1실시 예에 따른 반도체 소자의 평면도이고,
도 2는 도 1의 AA' 방향으로 제1실시 예에 따른 반도체 소자의 단면도이고,
도 3은 도 1의 일부 확대도이고,
도 4a는 도 2에서 두께 및 거리를 설명하기 위한 단면도이고,
도 4b 내지 도 4e는 도 4a에 도시한 반도체 소자의 변형예의 단면도이고,
도 5는 제2실시 예에 따른 반도체 소자의 평면도이고,
도 6은 도 5의 BB' 방향으로 제2실시 예에 따른 반도체 소자의 단면도이고,
도 7은 도 6에서 D의 확대도이고,
도 8은 도 5의 CC' 방향으로 제2실시 예에 따른 반도체소자의 단면 확대도이고
도 9는 도 5에서 E의 확대도이고,
도 10a 내지 도 10f는 본 발명의 제1실시 예에 따른 반도체 소자의 제조방법을 도시한 도면이다.
도 11a 내지 도 11b는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법을 도시한 도면이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 제1실시 예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 AA' 방향으로 제1실시 예에 따른 반도체 소자의 단면도이고, 도 3은 도 1의 일부 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1실시 예에 따른 반도체 소자는 복수 개의 발광구조물을 포함할 수 있다. 발광구조물의 수는 다양하게 적용될 수 있으며, 이에 따라 반도체 소자의 크기도 변형될 수 있다.
도 2를 살펴보면, 제1실시 예에 따른 반도체 소자는 복수 개의 발광구조물(120), 제1 절연층(130), 제1 리세스(125), 제2 리세스(126), 반사층(140), 제2 절연층(150), 접합층(160), 기판(170)을 포함할 수 있다.
발광구조물(120)은 제1 도전형 반도체층(122), 제2 도전형 반도체층(124), 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124) 사이에 배치되는 활성층(123) 및 제2 도전형 반도체층(124) 및 활성층(123)을 관통하여 제1 도전형 반도체층(122)의 일부 영역까지 배치되는 제1 리세스(125)를 포함할 수 있다.
실시 예에 따른 발광구조물(120)은 자외선 파장대의 광을 생성할 수 있다.
예시적으로 발광구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 방출할 수 있다. 자외선 파장대는 발광구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
제1 도전형 반도체층(122)은 발광구조물(120)의 상부에 배치될 수 있다. 제1 도전형 반도체층(122)은 활성층(123)과 인접 배치된 제1-2 도전형 반도체층(122b)과 제1-2 도전형 반도체층(122b) 상에 배치되는 제1-1 도전형 반도체층(122a)을 포함할 수 있다.
제1-1 도전형 반도체층(122a)과 제1-2 도전형 반도체층(122b)은 Al 조성이 서로 다를 수 있다. 일예로, 제 1-1 도전형 반도체층(122a)은 Al 조성이 높은 층일 수 있으며, 제1-2 도전형 반도체층(122b)은 Al 조성이 낮은 층일 수 있다. 제1-1 도전형 반도체층(122a)의 하면은 제1 전극(182)의 상면과 접촉하여 전기적으로 연결될 수 있다.
제1 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(122)에 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(122)은 n형 반도체층일 수 있다.
제1-1 도전형 반도체층(122a)은 Al의 조성이 55% 내지 70%일 수 있고, 제1-2 도전형 반도체층(122b)은 Al의 조성이 40% 내지 55%일 수 있다. 제1-2 도전형 반도체층(122b)은 활성층(123)과 인접 배치될 수 있다.
이 때, Al 조성이 높아지면 발광구조물(120) 내에서 전류 확산 특성이 저하될 수 있다. 또한, 활성층(123)은 GaN 기반의 청색 발광 소자에 비하여 측면으로 방출하는 광량이 증가하게 된다(TM 모드). 이러한 TM모드는 자외선 반도체 소자에서 발생할 수 있다.
활성층(123)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(124)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(123)의 구조는 이에 한정하지 않는다. 활성층(123)은 Al을 포함할 수 있다.
제2 도전형 반도체층(124)은 활성층(123)의 하부에 배치될 수 있다. 제2 도전형 반도체층(124)은 제2 전극(186)과 전기적으로 연결될 수 있다.
제2 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 그리고 제2 도전형 반도체층(124)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(124)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(124)은 p형 반도체층일 수 있다.
제1 리세스(125)는 제2 도전형 반도체층(124) 및 활성층(123)을 관통하여 제1 도전형 반도체층(122)의 일부 영역까지 배치될 수 있다. 제1 리세스(125)는 발광 구조물 내에서 적어도 하나 이상일 수 있다. 제1 전극(182)은 제1 리세스(125)의 내부에 배치되며, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제2 리세스(126)는 복수 개의 발광구조물(120) 사이에 배치될 수 있다. 제2 전극(186)은 제2 리세스(126)와 제1 리세스(125) 사이에 배치될 수 있다.
도 3을 참조하면, 반도체 소자는 제2 리세스(126)에 의해 구획되는 복수 개의 제1영역(S1)을 포함할 수 있다. 제1 전극(182) 및 제2 전극(186)은 제1영역(S1)에 각각 배치될 수 있다. 제1영역(S1)은 육각형, 팔각형, 사각형 등과 같은 다각 형상이거나 곡률을 포함하는 형상일 수 있다. 다만, 이에 한정되지 않는다.
반도체 소자는 제1 리세스(125) 내부에서 제1 도전형 반도체층이 드러나는 영역인 제2 영역(S2)을 포함할 수 있다. 제2영역(S2)은 육각형, 팔각형, 사각형 등과 같은 다각 형상이거나 곡률을 포함하는 형상일 수 있다. 다만, 이에 한정되지 않는다. 제2 영역(S2) 내에 제1 전극(182)이 배치될 수 있다. 제1 영역(S1)과 제2 영역(S2)의 면적 비는 1:0.1이상 내지 1:0.4이하일 수 있다.
제1 영역과 제2 영역의 면적비가 1:0.1 미만인 경우, 제1 리세스(125) 내부에 배치되는 제1 전극(182)의 면적이 좁아져 동작 전압이 상승하는 문제점이 발생할 수 있다.
그리고 제1 영역과 제2 영역의 면적비가 1:0.4를 초과하는 경우, 활성층(123) 및 제2 도전형 반도체층의 면적이 좁아지기 때문에 발광구조물에서 발광하는 광속이 저하되는 문제점이 발생할 수 있다.
제2 리세스(126)는 단차부(126a)를 포함할 수 있다. 제2 전극(186)의 상면과 단차부(126a) 사이의 거리는 제2 전극(186)의 상면과 제1 전극(182)이 제1 도전형 반도체층(122)에 접하는 면 사이의 거리와 동일할 수 있다. 다만, 이에 한정되는 것은 아니다. 또한, 제2 리세스(126)는 단차부(126a)를 포함하지 않을 수 있다. 제2 리세스(126)는 제1 도전형 반도체층(122)을 관통하여 배치될 수 있다.
제2 리세스(126)는 발광구조물(120)의 하면으로부터 발광구조물(120)의 상면보다 높게 배치되는 돌출부(190)를 포함할 수 있다. 제2 리세스(126) 내부에는 반사층(140)이 배치될 수 있으며, 반사층(140)의 상면은 발광구조물(120)의 상면보다 높게 배치될 수 있다. 이와 달리, 반사층(140)의 상면은 발광구조물(120)의 상면보다 낮게 배치될 수 있으므로 이에 한정되지 않는다.
돌출부(190)의 상면으로부터 반사층(140)의 상면까지의 거리는 돌출부(190)의 두께일 수 있다. 돌출부(190)의 두께는 제2 리세스(126)의 상면의 중심에서 제1 방향을 따라 제2 리세스의 외곽으로 갈수록 얇아질 수 있다. 돌출부(190)의 상면은 곡률을 가질 수 있다. 여기서, 제1 방향은 x1 또는 x2 방향일 수 있다.
돌출부(190)는 발광구조물(120) 사이로 방출되는 광의 지향각을 조절하여, 전체 반도체 소자에서 발광하는 광속을 균일하게 할 수 있다. 돌출부(190)가 곡률을 가질 경우, 렌즈 역할을 할 수 있으며 돌출부(190)의 두께와 형상을 조절하여 발광구조물(120) 사이로 방출되는 광의 지향각을 조절할 수 있다. 따라서, 상기 돌출부(190)의 두께와 형상을 조절하여 반도체 소자가 방출하는 광속의 균일도를 제어할 수 있다.
돌출부(190)는 반사층(140) 및/또는 제1 절연층(130)을 포함할 수 있다.
돌출부(190)의 내부에 배치된 제1 절연층(130)의 두께는 제2 도전형 반도체층(124)의 하면에 배치된 제1 절연층(130)의 두께보다 얇을 수 있다. 여기서, 돌출부(190)의 두께는 y2 방향으로 제1 도전형 반도체층(122)의 상면과 돌출부(190) 상면의 거리일 수 있다. 돌출부(190)는 제2 리세스(126) 내부에 배치된 반사층(140)의 상면이 외부로 노출되는 것을 방지하여 외부의 습기나 오염 물질로부터 반사층(140)의 상면을 보호할 수 있다.
또한, 돌출부(190)의 두께는 반도체 소자가 방출하는 광속의 균일도를 향상시킬 수 있도록 하기 위해 50 nm 내지 0.7㎛일 수 있다. 돌출부(190)의 두께가 50 nm 미만일 경우, 상기 제2 리세스(126) 내부에 배치된 반사층(140)의 상면이 외부의 습기나 오염 물질로부터 상기 반사층(140)의 상면을 보호하는 특성이 저하될 수 있다. 돌출부(190)의 두께가 0.7㎛ 초과일 경우 반도체 소자의 플렉서블한 특성이 저하될 수 있다.
제1 절연층(130)은 발광구조물(120)의 하부로부터 제1 리세스(125) 내부 및 제2 리세스(126) 내부로 연장되어 배치될 수 있다. 제1 절연층(130)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124)을 전기적으로 분리할 수 있다.
제1 절연층(130)의 두께는 0.1㎛ 내지 0.7㎛일 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(130)의 두께가 0.1㎛ 이하이면 전기적 신뢰성이 약화될 수 있다. 반대로 제1 절연층(130)의 두께가 0.7㎛ 이상이면 반사층(140)과 제1 절연층(130)의 열팽창계수(CTE) 차이 또는 반사층(140)과 제1 절연층(130) 사이의 열응력에 의해 반사층(140)이 박리나 크랙을 유발할 수 있고, 반도체 소자의 전기적 신뢰성이 악화되거나 광 추출 효율이 저하되는 문제점을 야기할 수 있다.
제1 절연층(130)은 실리콘 옥사이드(Silcon oxide, SiOx), 실리콘나이트라이드(Silicon Nitride, SixNy), 알루미늄옥사이드(Aluminum Oxide, AlxOy) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 절연층(130)은 발광구조물(120)보다 낮은 굴절률을 갖는 물질로 배치될 수 있다.
돌출부(190)가 제1 절연층(130)과 같은 물질로 배치되는 경우, 발광구조물(120)의 굴절률보다 돌출부(190)의 굴절률이 낮기 때문에 반도체 소자의 광추출 효율이 향상될 수 있다.
반사층(140)은 제1 절연층(130)과 제2 도전형 반도체층(124)의 하부에 배치될 수 있다. 반사층(140)은 제2 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 또한, 반사층(140)은 제2 전극(186)을 덮고, 제2 전극(186)과 전기적으로 연결될 수 있다.
반사층(140)은 제2 도전형 반도체층(124)의 하면으로부터 제1 리세스(125)의 일부 영역까지 연장되어 배치될 수 있다. 또한, 반사층(140)은 제2 도전형 반도체층(124)의 하면으로부터 제2 리세스(126) 내부까지 연장되어 배치될 수 있다.
반사층(140)은 제2 도전형 반도체층(124)의 하면에 배치되어 활성층(123)에서 방출되는 광을 발광구조물(120)의 상부로 반사할 수 있다. 반사층(140)은 제1 리세스(125) 및 제2 리세스(126) 내부로 연장되어 활성층(123)에서 방출되는 광을 발광구조물(120)의 상부로 반사할 수 있다. 따라서 반사층(140)은 반도체 소자가 방출하는 광속을 향상시킬 수 있고, 반도체 소자의 지향각을 제어할 수 있다.
반사층(140)이 제1 리세스(125)의 일부 영역까지 연장되어 배치되는 경우, 반사층(140)은 제1 리세스(125) 내부에 배치되는 제1 전극(182) 및 접합층(160)과 직접 접촉하지 않도록 배치될 수 있다. 따라서, 제1 리세스(125)의 측면 및 상면으로 방출되는 광을 발광구조물(120)의 상부로 반사할 수 있다.
반사층(140)은 제1 전극(182) 및 접합층(160)과 직접 접촉하는 경우, 제1 전극(182)과 제2 전극(186)이 단락될 수 있다. 또한, 제1 전극(182)과 접합층(160)이 단락될 수도 있다. 이로 인해, 발광구조물(120)에 전류가 주입되지 않기 때문에 반도체 소자는 오작동할 수 있다.
따라서, 제1 리세스(125)의 상면의 일부 영역까지 배치된 반사층(140)과 제1 전극(182) 사이의 최단 거리는 1㎛ 내지 15㎛이내인 이격 거리를 가질 수 있다. 반사층(140)과 제1 전극(182) 사이의 거리가 1㎛미만일 경우, 반사층(140)과 제1 전극(182) 사이의 거리를 확보하기 위한 공정 마진이 부족하여 반도체 소자의 수율이 저하될 수 있다. 반사층(140)과 제1 전극(182)이 이격 거리를 갖지 못할 경우 제1 전극(182)과 반사층(140)이 전기적으로 연결되어 반도체 소자가 오작동할 수 있다.
또한, 반도체 소자가 장시간 동작할 때, 반사층(140)의 원자 이송 현상(migration)에 의한 제1 전극(182)과 반사층(140)의 단락 문제가 발생할 수 있다. 반사층(140)과 제1 전극(182) 사이의 거리가 15㎛초과일 경우 제1 리세스(125)의 상면의 면적이 커지기 때문에 발광구조물(120)의 활성층(123)의 면적이 줄어들어 발광구조물(120) 및 반도체 소자가 방출하는 광속이 저하될 수 있다.
또한, 반사층(140)은 제2 전극패드(146)와 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 제2 전극패드(146)로부터 공급받은 전원은 반사층(140) 및 제2 전극(186)을 통해 제2 도전형 반도체로 제공될 수 있다. 반사층(140)의 두께는 0.03㎛ 내지 1㎛ 또는 0.8㎛ 내지 1㎛ 일 수 있다.
반사층(140)은 자외선 파장대에서 반사율이 높은 물질이 선택될 수 있다. 반사층(140)은 도전성 물질을 포함할 수 있다. 예시적으로 반사층(140)은 Al (알루미늄)을 포함할 수 있다.
제2 절연층(150)은 반사층(140)과 제1 리세스(125) 하부에 배치될 수 있다. 제2 절연층(150)은 접합층(160), 기판(170)을 반사층(140)과 전기적으로 절연시킬 수 있다. 제2 절연층(150)의 두께는 0.5㎛ 내지 1㎛일 수 있으나, 이에 한정되는 것은 아니다.
제2 절연층(150)의 두께는 0.5㎛ 보다 작으면 반도체 소자의 동작 시 전기적 신뢰성이 악화될 수 있다. 제2 절연층(150)의 두께가 1㎛ 이상이면 공정시 소자에 가해지는 압력이나 열적 스트레스에 의하여 반도체 소자의 신뢰성이 저하되고, 광 추출 효율이 저하되는 문제점을 야기할 수 있다.
접합층(160)은 제2 절연층(150)의 하부나 제1 전극(182)의 하부에 배치될 수 있다. 접합층(160)은 제1 전극(182)과 전기적으로 연결될 수 있다. 접합층(160)과 반사층(140) 사이에는 제2 절연층(150)이 배치될 수 있다. 제2 절연층(150)은 반사층(140)과 접합층(160)이 전기적으로 분리될 수 있도록 배치될 수 있다. 접합층(160)은 발광구조물(120)의 하부에 배치되는 기판(170)과 발광구조물(120)을 접합할 수 있다.
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
기판(170)은 접합층(160) 하부에 배치될 수 있다. 기판(170)은 금속 등의 도전성 물질로 구성될 수 있다. 기판(170)은 접합층(160)과 전기적으로 연결될 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 전극(182)은 제1 리세스(125)의 내부에 배치될 수 있다. 그리고 제1 전극(182)은 제1-2 도전형 반도체층(122b) 하면에 접하도록 배치될 수 있다. 이러한 구성에 의하여, 반도체 소자는 비교적 원활한 전류 주입 특성을 확보할 수 있다. 제1-1 도전형 반도체층(122a)은 Al의 조성이 높아 제1-2 도전형 반도체층(122b)에 비해 전류 확산 특성 및 전류 주입 특성이 상대적으로 낮을 수 있기 때문에 제1 전극(182)은 제1-2 도전형 반도체층(122b)의 하면에 배치될 수 있다.
제1 전극(182)은 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 제1 전극(182)의 두께는 0.2㎛ 내지 0.3㎛일 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 전극(182)의 두께는 제1 절연층(130)의 두께보다 얇을 수 있다. 제1 절연층(130)과 제1 전극(182)은 이격 배치될 수 있다. 제1 절연층(130)과 제1 전극(182)의 이격 최단 거리는 0.3㎛ 내지 0.5㎛일 수 있다. 이격 최단 거리가 0.3㎛미만일 경우, 이격 최단 거리에 배치되는 제2 절연층(140)이 배치되기 위한 거리가 너무 좁기 때문에 제2 절연층(140)이 배치되기 어려울 수 있다. 이에 따라, 제2 절연층(140)에 크랙이나 박리가 발생할 수 있다. 반도체 소자의 신뢰성이 저하될 수 있다.
이격 최단 거리가 0.5㎛를 초과하는 경우 제1 리세스(125)의 면적이 너무 넓어지기 때문에 발광구조물(120)의 활성층(123)의 면적이 감소하여 발광구조물(120)에서 방출하는 광속이 저하될 수 있다. 제1 전극(182)의 두께는 제1 절연층(130)의 두께의 40% 내지 80%일 수 있다.
제1 전극(182)의 두께는 제1 절연층(130)의 두께의 40% 내지 80%일 수 있다. 제1 전극(182)의 두께가 제1 절연층(130)의 두께의 40% 미만인 경우 하부 전극층을 배치할 때 발생하는 스텝 커버리지 특성 저하에 의한 박리 및 크랙 등의 문제점이 발생할 수 있다.
제1 전극(182)의 두께가 제1 절연층(130)의 두께의 80% 초과인 경우, 제2 절연층(140)이 제1 절연층(130)과 제1 전극(182) 사이의 이격 거리 내에 배치될 수 있다. 이 때, 제2 절연층(140)의 갭필(Gap-fil) 특성이 저하되어, 제2 절연층(140)에 크랙이나 박리가 발생할 수 있다.
제2 전극(186)은 제2 도전형 반도체층(124)과 반사층(140) 사이에 배치될 수 있다. 제2 전극(186)은 반사층(140)과 전기적으로 연결될 수 있다. 그리고 제2 전극(186)은 반사층(140)을 통해 제2 전극패드(146)와 전기적으로 연결될 수 있다.
제2전극패드(146)와 발광구조물(120) 사이의 거리는 5㎛ 내지 30㎛일 수 있다. 5㎛보다 작으면 공정 마진을 확보하기 어렵고, 30㎛보다 크면 전체 소자에서 제2전극패드(146)가 배치되는 면적이 넓어져, 활성층(123)의 면적이 줄어들고 광량이 줄어들 수 있다.
제2전극패드(146)의 볼록부의 높이는 활성층(124)보다 높을 수 있다. 따라서 제2전극패드(146)는 활성층(124)에서 소자의 수평방향으로 방출되는 광을 상부로 반사하여 광 추출효율을 향상시키고, 지향각을 제어할 수 있다.
제1 전극(182)과 제2 전극(186)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 전극패드(146)는 도전성 물질로 이루어질 수 있다. 제2 전극패드(146)는 단층 또는 다층구조를 가질 수 있으며, 티타늄(Ti), 니켈(Ni), 은(Ag) 및 금(Au)를 포함할 수 있다. 예시적으로 제2 전극패드(146)는 Ti/Ni/Ti/Ni/Ti/Au의 구조를 가질 수 있다.
제2 전극패드(146)는 중앙 부분이 함몰되어 상면이 오목부와 볼록부를 가질 수 있다. 상면의 오목부에는 와이어(미도시)가 본딩될 수 있다. 따라서, 접착 면적이 넓어져 제2 전극패드(146)와 와이어가 더 견고히 본딩될 수 있다.
제2 전극패드(146)는 광을 반사하는 작용을 할 수 있으므로, 제2 전극패드(146)는 발광구조물(120)과 가까울수록 광 추출효율이 향상될 수 있다.
발광구조물(120)의 상부면에는 요철이 형성될 수 있다. 이러한 요철은 발광구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500 nm 내지 600 nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
도 4a는 도 2에서 두께 및 거리를 설명하기 위한 단면도이고, 도 4b 내지 도 4e는 도 4a에 도시한 반도체 소자의 변형예의 단면도이다.
도 4a를 참조하면, 제1 리세스(125) 내에서 제1 전극(182)과 제1-2 도전형 반도체층(122b)이 접촉하는 면에서 발광구조물(120)의 상면까지의 거리인 제1 거리(h1)는 300㎚ 내지 500㎚일 수 있다.
제1 거리(h1)는 제1 리세스(125) 제1 리세스(125)의 상면에서 발광 구조물(120)의 상면까지의 최단 거리일 수 있다.
제1 전극(182)과 제1 도전형 반도체층(122)이 접촉하는 표면은 제1-1 도전형 반도체층(122a)과 제 1-2 도전형 반도체층(122b)의 경계면과 동일한 면일 수도 있으나 반드시 이에 한정하지 않는다.
제1 거리(h1)가 300㎚보다 작으면, 제1 도전형 반도체층(122)의 두께가 얇아져 전류 스프레딩이 저하될 수 있다. 이로 인하여, 반도체 소자의 광속이 저하될 수 있다.
제1 거리(h1)가 500㎚보다 크면 제1 도전형 반도체층(122)에 다수의 광이 갇힐 수 있다. 이로 인해, 반도체 소자의 광 세기가 낮아질 수 있다.
제2 도전형 반도체층(124)의 하부에서 제1 리세스(125) 상면 사이의 거리인 제2 거리(h2)는 0.7㎛ 내지 1㎛일 수 있다.
제2 거리(h2)가 0.7㎛보다 작으면 제1 도전형 반도체층(122)의 두께가 너무 얇아 전류 확산 특성이 저하되어 발광구조물(120)에 주입되는 전류의 균일도가 저하될 수 있고, 제1 리세스(125) 주변으로 전류 또는 열이 집중되어 반도체 소자의 전기적, 광학적 특성 및 신뢰성이 저하될 수 있다.
이와 달리, 제2 거리(h2)가 1㎛보다 크면 발광구조물(120) 내에서 활성층(123)으로부터 방출되는 광의 경로가 길어지고 발광구조물(120) 내부에서 흡수되는 광량이 많아져 반도체 소자의 광속이 저하될 수 있다.
그리고 발광구조물(120)의 하부면과 발광구조물(120)의 하부면에서 연장되는 제2 리세스(126) 사이의 각도(θ1)는 90° 내지 120°일 수 있다. 제2 리세스(126)와 발광구조물(120)의 하면 사이의 제1 각도(θ1)가 120°를 초과하는 경우, 제2 리세스(126)의 상면의 폭이 너무 좁아 반사층(140)을 배치할 때 갭필(Gap-fill)특성이 저하될 수 있다. 그리고 반사층(140)의 상면과 돌출부(190)의 하면 사이에서 보이드 또는 크랙이 발생할 수 있고, 이로 인해 반도체 소자의 신뢰성 및 광 추출효율이 저하될 수 있다.
제2 리세스(126)는 단차부(126a)를 포함할 수 있다. 단차부(126a)에서 발광구조물(120)의 하면까지의 높이(h3)는 제1 리세스(125)의 상면에서 발광구조물(120)의 하면까지의 높이(h2)와 동일할 수 있다.
제1 리세스(125) 및 제2 리세스(126)는 반도체 공정이 적용될 경우, 건식 식각 또는 습식 식각을 통해 배치할 수 있다. 발광구조물(120)을 관통하는 제2 리세스(126)를 반도체 공정을 통해 배치하는 경우, 발광구조물(120)의 두께가 두껍기 때문에 여러 단계의 공정을 거쳐 제2 리세스(126)가 배치될 수 있다. 따라서, 단차부(126a)에서 발광구조물(120)의 하면까지의 높이(h3)와 제1 리세스(125)의 상면에서 발광구조물(120)의 높이(h2)가 같을 경우, 복수의 식각 공정을 통해 제1 리세스(125) 및 제2 리세스(126)를 배치하여 공정 수를 줄일 수 있다. 그리고 수율 및 반도체 소자의 원가를 절감할 수 있다.
또한, 단차부(126a)의 폭(L5)은 0.5㎛ 내지 3㎛일 수 있다. 단차부(126a)는 인접한 발광구조물(120) 사이에 배치된 제2 리세스(126)의 제1 방향으로의 중심을 기준으로 대칭 형성될 수 있다.
다만, 이에 한정되지 않으며, 단차부(126a)는 제2 리세스(126)의 제1 방향으로의 중심을 기준으로 어느 한 쪽에만 형성될 수 있다. 도 4a에서 제2 리세스(120)의 제1 방향으로의 중심을 기준으로 x1 방향측과 x2 방향측에 동일한 단차부(126a)가 배치되는 것을 도시하였으나, 예시적으로 x1 방향측과 x2 방향측에 배치되는 단차부(126a)의 폭이 상이할 수 있다.
또한, 활성층(123)에서 방출되는 광은 발광구조물(120) 내의 단차부(126a)에서 산란이 일어날 수 있다. 이에, 발광구조물(120) 내부에서 발생하는 내부 전반사 확률을 낮아지고, 반도체 소자의 광추출효율이 향상될 수 있다.
그리고 제1 각도(θ1)는 90° 내지 120°일 수 있다. 여기서, 제1 각도(θ1)는 발광구조물(120)의 하부면과 발광구조물(120)의 하부면에서 연장된 제2 리세스(126) 사이의 각도일 수 있다. 다만, 이에 한정되는 것은 아니다.
제2 각도(θ2)는 90° 내지 120°일 수 있다. 여기서, 제2 각도(θ2)는 제2 리세스(126)가 포함하는 단차부(126a)와 단차부(126a)에서 발광구조물(120) 상면과 접하고 제2 리세스(126)로 연장된 제1 도전형 반도체층(122)의 측면이 이루는 각도일 수 있다.
제2 각도(θ2)가 120°를 초과하는 경우, 제2 리세스(126)의 상면의 폭이 너무 좁아 반사층(140)을 배치할 때 갭필(Gap-fill)특성이 저하되어 반사층(140)의 상면과 돌출부(190)의 하면 사이에서 보이드 또는 크랙이 발생할 수 있고, 이로 인해 반도체 소자의 신뢰성 및 광 추출효율이 저하될 수 있다.
제1 각도(θ1)와 제2 각도(θ2)는 동일할 수 있고, 서로 상이할 수 있다. 발광구조물(120)의 지향각은 제1 각도(θ1)와 제2 각도(θ2)를 동일하거나 서로 상이하게 조절하여 제어될 수 있다.
제1-1 도전형 반도체층(122a)에서 Al의 조성이 높아지면 전류 분산 효과가 약해질 수 있다. 따라서, 각각의 제1 전극(182)의 인근지점에만 전류가 분산되며 제1 전극(182)의 중심부에서 거리가 먼 지점에서는 전류밀도가 급격히 낮아질 수 있다. 따라서, 유효 발광 영역이 좁아질 수 있다.
제1 전극(182) 사이인 저전류밀도영역은 전류밀도가 낮아서 발광에 거의 기여하지 못할 수 있다. 따라서, 실시 예는 전류밀도가 낮은 영역에 반사층(140)을 형성하여 광 추출 효율을 향상시킬 수 있다.
그러나, 저전류밀도영역의 전체면적에 반사층(140)을 형성하는 것은 비효율적이다. 따라서, 반사층(140)을 형성할 영역만을 남기고 나머지 영역에는 제1 전극(182)을 가능한 조밀하게 배치하는 것이 광 출력을 높이는데 유리할 수 있다.
또한, 제1 리세스(125)와 제2 리세스(126) 사이에 배치되는 제2 도전형 반도체층(124)의 하부면의 최단 길이(L1)은 10㎛ 내지 35㎛일 수 있다.
제2-1 리세스(126)에 형성된 단차부(126a)에서 인접한 제2-2 리세스(126)의 단차부(126a)까지의 최단 거리(L3)는 45㎛ 내지 100㎛일 수 있다.
노출된 제2-1 리세스(126)의 상면의 중심부에서 인접한 제2-2 리세스(126)의 상면 중심부까지의 최단 거리(L2)는 50㎛ 내지 110㎛일 수 있다.
그리고 제1 영역에서 배치된 상기 제2 도전형 반도체층(124) 사이의 최단 거리(L4)는 9㎛이상 74㎛이하일 수 있다.
제2 리세스(126)는 제1 도전형 반도체층(122)을 관통하여 배치될 수 있다. 또한, 제1 도전형 반도체층(122)의 상면과 발광구조물(120)의 하면까지의 거리는 제2 리세스(126) 내부에 배치된 제1 절연층(130)의 상면과 발광구조물(120)의 하면으로까지의 거리보다 작을 수 있다. 이러한 경우, 돌출부(190)의 상면은 발광구조물(120)의 상면보다 높게 배치될 수 있다. 그리고 발광구조물(120)의 상면은 돌출부(190)의 상면과 반사층(140)의 상면 사이에 위치할 수 있다.
이와 달리 도 4b를 참조하면, 돌출부(190)의 상면은 전술한 바와 같이 곡률을 가질 수 있다. 이러한 구성에 의하면, 반도체 소자가 방출하는 광속의 균일도가 향상될 수 있다.
도 4c를 참조하면, 발광구조물(120)의 상면은 제2 리세스(126) 내부에 배치된 제1 절연층(130)의 상면과 동일한 면을 이룰 수 있다. 이와 달리, 도 4d를 참조하면, 식각의 정도에 따라 발광 구조물(120)의 상면은 제2 리세스(126) 내부에 배치된 제1 절연층(130)의 상면과 제2 리세스(126) 내부에 배치된 반사층(140)의 상면 사이에 배치될 수 있다.
도 4e를 참조하면, 발광구조물(120)의 상면은 제2 리세스(126) 내부에 배치된 반사층(140)의 상면과 제2 리세스(126) 내부에 배치된 제2 절연층(150)의 상면 사이에 위치할 수 있다. 식각의 정도에 따라 발광구조물(120)의 상면은 다양한 위치에 배치될 수 있다.
도 5는 제2실시 예에 따른 반도체 소자의 평면도이고, 도 6은 도 5의 BB' 방향으로 제2실시 예에 따른 반도체 소자의 단면도이고, 도 7은 도 6에서 D의 확대도이고, 도 8은 도 5의 CC' 방향으로 제2실시 예에 따른 반도체소자의 단면 확대도이고, 도 9는 도 5에서 E의 확대도이다.
도 5 내지 도 9을 참조하면, 본 발명의 제2 실시 예에 따른 반도체 소자는 반도체 소자는 발광구조물(120), 제1 절연층(130), 제2 리세스(126), 반사층(140), 제2 절연층(150), 접합층(160), 기판(170)을 포함할 수 있다.
먼저, 제2 실시 예에 따른 반도체 소자는 복수 개로 발광 구조물(120)을 포함할 수 있다. 발광 구조물(120)의 수는 다양하게 적용될 수 있으며, 이에 따라 반도체 소자의 크기도 변형될 수 있다. 다만, 이에 한정되는 것은 아니다.
그리고 발광구조물(120)은 제1 도전형 반도체층(122), 제2 도전형 반도체층(124), 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124) 사이에 배치되는 활성층(123) 및 제2 도전형 반도체층(124) 및 활성층(123)을 관통하여 제1 도전형 반도체층(122)의 일부 영역까지 배치되는 제1 리세스(125)를 포함할 수 있다.
제1 도전형 반도체층(122)은 발광구조물(120) 내에서 상부에 배치될 수 있다. 제1 도전형 반도체층(122)은 활성층(123)과 인접 배치된 제1-2 도전형 반도체층(122b)과 제1-2 도전형 반도체층(122b) 상에 배치되는 제1-1 도전형 반도체층(122a)을 포함할 수 있다.
제1-1 도전형 반도체층(122a)과 제1-2 도전형 반도체층(122b)는 Al의 조성이 서로 다를 수 있다. 일예로, 제 1-1 도전형 반도체층(122a)은 Al 조성이 높은 층일 수 있으며, 제1-2 도전형 반도체층(122b)은 Al 조성이 낮은 층일 수 있다. 제1-1 도전형 반도체층(122a)의 하면은 제1 전극(182)의 상면과 접촉하여 전기적으로 연결될 수 있다.
활성층(123)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(124)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
제2 도전형 반도체층(124)은 활성층(123)의 하부에 배치될 수 있다. 제2 도전형 반도체층(124)은 제2 전극(186)과 전기적으로 연결될 수 있다.
제1 리세스(125)는 제2 도전형 반도체층(124) 및 활성층(123)을 관통하여 제1 도전형 반도체층(122)의 일부 영역까지 배치될 수 있다. 제1 리세스(125)는 발광 구조물 내에서 적어도 하나 이상일 수 있다. 제1 전극(182)은 제1 리세스(125)의 내부에 배치되며, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제2 리세스(126)는 복수 개의 발광구조물(120) 사이에 배치될 수 있다. 제2 리세스(126)와 제1 리세스(125) 사이에는 제2 전극(186)이 배치될 수 있다.
제2 리세스(126)는 단차부(126a)를 포함할 수 있다. 제2 전극(186)의 상면과 단차부(126a) 사이의 거리는 제2 전극(186)의 상면과 제1 전극(182)이 제1 도전형 반도체층(122)에 접하는 면 사이의 거리와 동일할 수 있다.
다만, 이에 한정되는 것은 아니다. 또한, 제2 리세스(126)는 단차부(126a)를 포함하지 않을 수 있다. 제2 리세스(126)는 제1 도전형 반도체층(122)을 관통하여 배치될 수 있다.
제2 리세스(126)는 제1 도전형 반도체층(122)을 관통하여 노출될 수 있다. 제2 리세스(126)와 반사층(140)은 발광구조물(120)의 상면과 동일한 면에 일부 노출될 수 있다. 다만, 이에 한정되는 것은 아니며, 발광 구조물(120)의 상면은 제2 리세스(126)와 반사층(140)의 노출 면 위 또는 아래에 위치할 수 있다. 또한, 제2 절연층(150)과 접합층(160)의 일부도 노출될 수 있다. 제2 리세스(126), 반사층(140), 제2 절연층(150), 접합층(160)에 의해 노출되는 상면은 동일한 면일 수 있다.
노출되는 면은 복수의 발광 구조물(120) 사이의 경계면을 포함할 수 있다. 경계면의 중심은 반도체 소자를 굽히거나 접히는 경우 스트레스에 의해 제2 리세스(126) 및 제2 절연층(150)이 쉽게 파손될 수 있다. 이 때, 이물질이나 습기 등이 침입하여 반도체 소자는 오작동할 수 있다.
또한, 반사층(140)이 깨지는 경우 제2 전극(186) 간의 전기적 연결이 차단되어, 어레이된 복수의 반도체 소자가 점등될 수 있다. 따라서 외부 스트레스에 약한 제2 리세스(126)는 노출되는 면 상에서 반사층(140)을 덮지 않도록 할 수 있다. 이러한 구성에 의하여, 반사층(140)의 상부에 가해지는 스트레스로 인해 제2 절연층(150)이 손상되는 문제를 방지할 수 있다.
제1 절연층(130)은 발광구조물(120)의 하부로부터 제1 리세스(125) 내부 및 제2 리세스(12) 내부로 연장되어 배치될 수 있다.. 제1 절연층(130)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(124)을 전기적으로 분리할 수 있다. 제1 절연층(130)의 두께는 0.1㎛ 내지 0.7㎛일 수 있으나, 이에 한정되는 것은 아니다. 반사층(140)은 제1 절연층(130)과 제2 도전형 반도체층(124)의 하부에 배치될 수 있다.
반사층(140)은 제2 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 또한, 반사층(140)은 제2 전극(186)을 덮고, 제2 전극(186)과 전기적으로 연결될 수 있다. 또한, 반사층(140)은 제2 도전형 반도체층(124)의 하면으로부터 제1 리세스(125)의 일부 영역까지 연장되어 배치될 수 있고, 제2 도전형 반도체층(124)의 하면으로부터 제2 리세스(126) 내부까지 연장되어 배치될 수 있다.
반사층(140)이 제1 리세스(125)의 일부 영역까지 연장되어 배치되는 경우, 반사층(140)은 제1 리세스(125) 내부에 배치되는 제1 전극(182) 및 접합층(160)과 직접 접촉하지 않도록 배치될 수 있다. 따라서 제1 리세스(125)의 측면 및 상면의 일부 영역 방향으로 방출되는 광을 발광구조물(120)의 상부로 반사할 수 있다.
반사층(140)은 제1 전극(182) 및 접합층(160)과 직접 접촉하는 경우, 제1 전극(182)과 제2 전극(186)이 단락될 수 있다. 이로 인해, 발광구조물(120)에 전류가 주입되지 않기 때문에 반도체 소자가 오작동할 수 있다.
따라서 제1 리세스(125)의 상면의 일부 영역까지 배치된 반사층(140)과 제1 전극(182) 사이의 거리는 1㎛ 내지 15㎛이내인 이격 거리를 가질 수 있다. 반사층(140)과 제1 전극(182) 사이의 거리가 1㎛미만일 경우, 반사층(140)과 제1 전극(182) 사이의 거리를 확보하기 위한 공정 마진이 부족하여 반도체 소자의 수율이 저하될 수 있다. 또한, 반도체 소자가 장시간 동작할 때, 반사층(140) 원자의 이송 현상에 의한 제1 전극(182)과 반사층(140)의 단락 문제가 발생할 수 있다.
반사층(140)과 제1 전극(182) 사이의 거리가 15㎛초과일 경우 제1 리세스(125)의 상면의 면적이 커지기 때문에 발광구조물(120)의 활성층(123)의 면적이 줄어들어 발광구조물(120) 및 반도체 소자가 방출하는 광속이 저하될 수 있다.
제2 절연층(150)은 반사층(140)과 제1 리세스(125) 하부에 배치될 수 있다. 제2 절연층(150)은 접합층(160), 기판(170)을 반사층(140)과 전기적으로 절연시킬 수 있다. 제2 절연층(150)의 두께는 0.8㎛ 내지 1㎛일 수 있으나, 이에 한정되는 것은 아니다.
접합층(160)은 제2 절연층(150)의 하부에 배치될 수 있다. 그리고 접합층(160)은 제2 절연층(150)의 하면 및 제1 전극(182)의 하부에 배치될 수 있으며, 제1 전극(182)과 전기적으로 연결될 수 있다. 접합층(160)과 반사층(140) 사이에는 제2 절연층(150)이 배치될 수 있다.
제2 절연층(150)은 반사층(140)과 접합층(160)이 전기적으로 분리될 수 있도록 배치될 수 있다. 접합층(160)은 발광구조물(120)의 하부에 배치되는 기판(170)과 발광구조물(120)을 접합할 수 있다.
기판(170)은 접합층(160) 하부에 배치될 수 있다. 기판(170)은 금속 등의 도전성 물질로 구성될 수 있다. 기판(170)은 접합층(160)과 전기적으로 연결될 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다.
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 전극(182)은 제1 리세스(125)의 내부에 배치될 수 있다. 그리고 제1 전극(182)은 제1-2 도전형 반도체층(122b) 상에 배치될 수 있다. 이러한 구성에 의하여, 반도체 소자는 비교적 원활한 전류 주입 특성을 확보할 수 있다.
제1-1 도전형 반도체층(122a)은 Al의 조성이 높아 제1-2 도전형 반도체층(122b)에 비해 전류 확산 특성 및 전류 주입 특성이 상대적으로 낮을 수 있기 때문에 제1 전극(182)은 제1-2 도전형 반도체층(122b)의 하면에 배치될 수 있다.
제2 전극(186)은 제2 도전형 반도체층(124)과 반사층(140) 사이에 배치될 수 있다. 제2 전극(186)은 반사층(140)과 전기적으로 연결될 수 있다.
도 7을 참조하면, 제1 도전형 반도체층(122)의 상면과 동일한 면에 제2 리세스(126), 반사층(140), 제2 절연층(150), 접합층(160)의 일부가 노출될 수 있다. 기판(170)은 노출된 면의 중심(C)을 포함할 수 있다. 중심(C)을 기준으로 인접한 반도체 소자는 구분될 수 있다. 중심(C)을 기준으로 굽히거나 접힐 수 있다. 제2 리세스(126)와 제2 절연층(150)은 중심을 기준으로 분리될 수 있다. 중심(C)에 제2 리세스(126) 및 제2 절연층(150)이 존재하지 않을 수 있다. 이러한 구성에 의하면, 반도체 소자가 접힘 또는 굽힘에 대해 스트레스를 적게 받을 수 있다. 이로 인해, 실시 예에 따른 반도체 소자는 플렉서블 장치에 용이하게 이용할 수 있다.
접합층(160)이 노출되는 폭(d1)은 5㎛ 내지 11㎛일 수 있다. 중심(C)을 기준으로 반도체 소자는 인접한 반도체 소자와 플렉서블 효과를 가지기 위해 5㎛ 이상의 폭을 가지는 것이 바람직할 수 있다.
도 8을 참조하면, 반도체 소자의 상면은 일부가 제2 노출될 수 있다. 이러한 구성에 의하여, 반도체 소자의 반사층(140)은 일부 영역에서 분리된 형상일 수 있다.
도 10a 내지 도 10f는 본 발명의 제1실시 예 및 제2 실시 예에 따른 반도체 소자의 제조방법을 도시한 도면이다.
도 10a 내지 도 10f를 참고하면, 성장 기판(1) 상에 발광구조물을 배치하는 단계, 발광구조물의 일부 영역을 제거하여 제1 리세스 및 제2 리세스를 배치하는 단계, 제1 리세스 내부에 제1 전극, 제2 도전형 반도체층 상면에 제2 전극, 제1 절연층을 형성하는 단계, 제1 절연층 상에 반사층을 배치하는 단계, 반사층 상에 제2 절연층을 배치하는 단계, 제2 절연층 상에 접합층을 배치하는 단계, 접합층 상에 기판(170)을 배치하는 단계를 포함할 수 있다. 다음으로, 성장 기판(1)을 분리하고, 제1 도전형 반도체층을 소정의 두께 범위로 식각하는 단계를 포함할 수 있다.
도 10a를 참조하면, 제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124)은 성장 기판(1) 상에 순차로 배치하여, 발광구조물(120)을 제작할 수 있다.
제1 도전형 반도체층(122)은 성장 기판(1)과 접하는 제1-1 도전형 반도체층(122a)과 제1-1 도전형 반도체층(122a) 상에 배치되는 제1-2 도전형 반도체층(122b)을 포함하도록 형성할 수 있다. 제1-1 도전형 반도체층(122a)은 제1-2 도전형 반도체층(122b) 보다 Al의 조성이 높을 수 있다.
제 1 도전형 반도체층과 기판(170) 사이에 버퍼층(미도시)이 더 구비될 수 있다. 버퍼층(미도시)은 제 1 도전형 반도체층(122), 활성층(123) 및 제 2 도전형 반도체층(124)과 기판(170) 사이의 격자 부정합을 완화할 수 있다. 버퍼층은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 버퍼층에는 도펀트가 도핑될 수도 있으나, 이에 한정하지 않는다.
제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있으며, 이에 한정하지 않는다.
도 10b를 참조하면, 1차 식각으로 제2 도전형 반도체층(124), 활성층(123) 및 제1 도전형 반도체층(122)의 일부를 제거할 수 있다. 식각은 제1 도전형 반도체층(122)의 일부까지 이루어질 수 있다. 식각으로 제2 도전형 반도체층(124), 활성층(123) 및 제1 도전형 반도체층(122)은 노출될 수 있다.
도 10c를 참조하면, 2차 식각으로 제1-1 도전형 반도체층(122a)의 상면까지 제1 도전형 반도체층(122)의 일부를 제거할 수 있다. 2차 식각은 제1-1 도전형 반도체층(122a)의 일부까지 이루어질 수 있다. 이로 인해, 성장 기판(1)은 노출되지 않는다. 2차 식각은 제1-1 도전형 반도체층(122a)의 하부 영역의 일부까지 노출할 수 있다. 1차 식각 및 2차 식각을 통해, 제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124)이 노출될 수 있다. 발광구조물(120)은 2번의 메사 식각된 구조일 수 있다.
도 10d를 참조하면, 제1 절연층(130)은 제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124) 상에 위치할 수 있다. 제1 전극(182)은 제1-2 도전형 반도체층(122b)와 접하는 면 상에 증착할 수 있다. 그리고 제2 전극(186)은 제2 도전형 반도체층(124) 상부에 증착할 수 있다.
또한, 제1 전극(182) 및 제2 전극(186)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등과 같은 불투명 금속으로 형성될 수 있다. 이 경우 제1 전극(182)의 면적만큼 발광면적이 작아지므로 제1 전극(182)의 크기는 작게 형성하는 것이 바람직할 수 있다.
제1 전극(182) 및 제2 전극(186)을 형성하는 방법은 스퍼터링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 제1 전극(182) 및 제2 전극(186) 형성시 반사층과 오믹층을 더 형성할 수 있다.
제1 리세스(125)는 제1 전극(182)과 제2 전극(186) 사이에 형성되고, 제2 리세스(126)는 2차 식각에 의해 노출된 제1-1 도전형 반도체층(122a)에서 제2 도전형 반도체층(124)의 노출된 상면 사이에 형성될 수 있다.
제1 전극(182) 및 제2 전극(186)은 제1 전극(182)과 제2 전극(186)은 오믹전극일 수 있다. 제1 전극(182)과 제2 전극(186)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
반사층(140)은 제2 리세스(126), 제2 전극(186) 상에 형성될 수 이다. 다만, 반사층(140)은 제1 전극(182)과 전기적으로 분리될 수 있다. 반사층(140)은 제2 전극(186)을 하부에 배치되고, 제2 전극(186)과 전기적으로 연결될 수 있다.
제2 절연층(150)은 반사층(140), 제1 리세스(125) 하부에 배치될 수 있다. 이러한 구성에 의하여, 반사층(140)과 제1 전극(182)은 전기적으로 절연될 수 있다.
도 10e를 참조하면, 접합층(160)은 제2 절연층(150)의 하부에 배치될 수 있다. 그리고 접합층(160)은 제2 절연층(150)의 하부 및 제1 전극(182)의 하부에 배치될 수 있으며, 제1 전극(182)과 전기적으로 연결될 수 있다.
그리고 접합층(160) 상면에 기판(170)을 형성할 수 있다. 그리고 성장 기판(1)은 제거할 수 있다. 기판(170)을 제거하는 방법은 특별히 제한되지 않는다. 일예로, LLO(Laser Lift-Off) 공정으로 성장 기판(1)을 제거할 수 있으나, 이에 한정되는 것은 아니다.
접합층(160)은 발광구조물(120)의 하부에 배치되는 기판(170)과 발광구조물(120)을 접합할 수 있다
도 10f를 참조하면, 식각에 따라 제1 절연층(130)의 상면과 발광구조물(120)의 상면은 다양한 배치관계를 이룰 수 있다. 먼저, 제1 절연층(130)은 발광구조물(120)의 상면과 동일한 면을 이룰 수 있다.
또한, 식각을 통해 제1 절연층(130)은 발광구조물(120)의 하면으로부터 발광구조물(120)의 상면보다 높게 배치되는 돌출부(190)를 포함할 수 있다. 즉, 발광구조물(120)의 상면은 돌출부(190)의 상면과 반사층(140)의 상면 사이에 위치할 수 있다.
또한, 식각을 통해 발광구조물(120)의 상면과 반사층(140)의 상면은 동일한 면을 이루어 평탄한 면을 형성할 수 있다. 뿐만 아니라, 식각을 통해 발광구조물(120)의 상면은 반사층(140)의 상면 하부에 위치할 수도 있다.
도 11a 내지 도 11b는 본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법을 도시한 도면이다.
도 11a를 참조하면, 도 10e와 동일하므로, 본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법은 도 10e까지 앞서 설명한 부분과 동일하다.
도 11b를 참조하면, 접합층(160)의 상면까지 에칭할 수 있다. 제1-1 도전형 반도체층(122a)은 접합층(160)의 상면과 동일하게 에칭할 수 있다. 이에 따라, 접합층(160), 제2 절연층(150), 반사층(140), 제2 리세스(126)의 일부는 노출될 수 있다.
반도체 소자는 패키지로 구성되어, 수지(resin), 레지스트(resist), SOD 또는 SOG의 경화용으로 사용될 수 있다. 또는, 반도체 소자는 치료용 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균에 사용될 수도 있다.
또한, 반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
120: 발광구조물
122: 제1 도전형 반도체층
122a: 제1-1 도전형 반도체층
122b: 제1-2 도전형 반도체층
123: 활성층
124: 제2 도전형 반도체층
125: 제1 리세스
126: 제2 리세스
130: 제1 절연층
140: 반사층
146: 제2 전극 패드
150: 제2 절연층
160: 접합층
170: 기판
182: 제1 전극
186: 제2 전극
190: 돌출부

Claims (16)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 및 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스를 포함하는 복수개의 발광 구조물;
    상기 복수개의 발광 구조물 사이에 배치되는 제2 리세스;
    상기 제1 리세스에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 반도체층의 하부에 배치되는 반사층; 및
    상기 제2 리세스 상에 배치되고, 상기 발광 구조물의 상면보다 높게 돌출된 돌출부;를 포함하고,
    상기 제1 리세스 내에서 상기 제1 전극과 상기 제1 도전형 반도체층이 접촉하는 표면에서 상기 발광 구조물의 상면까지의 거리가 300㎚ 내지 500㎚인 반도체 소자.
  2. 제1항에 있어서,
    인접한 상기 제2 도전형 반도체층 사이의 최단 거리는 9㎛이상 74㎛이하인 반도체 소자.
  3. 제1항에 있어서,
    상기 반사층의 두께는 0.5㎛ 내지 1㎛인 반도체 소자.
  4. 제1항에 있어서,
    상기 반사층과 전기적으로 연결되는 제2 전극패드를 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 도전형 반도체층과 상기 반사층 사이에 배치되는 제2 전극을 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 반사층은 상기 제2 전극과 전기적으로 연결되는 반도체 소자.
  7. 제1항에 있어서,
    상기 반사층과 제1 리세스를 덮는 절연층을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 절연층, 상기 제1 리세스 및 상기 제1 전극의 하부에 배치되는 접합층을 더 포함하는 반도체 소자.
  9. 제9항에 있어서,
    상기 접합층의 하부에 배치되고 상기 접합층과 전기적으로 연결되는 기판을 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제2 리세스, 상기 반사층, 상기 절연층 및 상기 접합층의 일면는 상기 발광 구조물의 상면과 동일한 면인 반도체 소자.
  11. 제1항에 있어서,
    상기 발광구조물은 자외선 파장대의 광을 생성하는 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 도전형 반도체층은 상기 활성층과 인접 배치된 제1-2 도전형 반도체층과 상기 제1-2 도전형 반도체층 상에 배치되는 제1-1 도전형 반도체층을 포함하고,
    상기 제1-1 도전형 반도체층은 상기 제1-2 도전형 반도체층보다 Al 함량이 높고,
    상기 제1 전극은 상기 제1-2 도전형 반도체층 하부에 배치되는 반도체 소자.
  13. 제1항에 있어서,
    상기 제2 리세스는 단차부를 포함하고,
    상기 제2 전극의 상면과 상기 단차부 사이의 거리는 상기 제2 전극의 상면과 상기 제1 전극이 상기 제1 도전형 반도체층과 접하는 면 사이의 거리와 동일한 반도체 소자.
  14. 제1항에 있어서,
    상기 제2 리세스 구획하는 제1 영역과 상기 제1 리세스가 구획하는 제2 영역의 면적비는 1:0.1 내지 1:0.4인 반도체 소자.
  15. 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층, 및 상기 제2 도전형 반도체층 및 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 제1 리세스를 포함하고, 상면과 하면을 가지는 복수개의 발광 구조물;
    상기 복수개의 발광 구조물 사이에 배치되는 제2 리세스;
    상기 발광 구조물의 하면에서 상기 발광 구조물의 상면으로 연장되고 상기 발광 구조물의 상면에서 노출되는 광추출구조를 포함하고,
    상기 제1 도전형 반도체층과 상기 제1 전극이 접촉하는 표면으로부터 상기 발광 구조물의 상면까지의 거리는 300㎚ 내지 500㎚인 반도체 소자.
  16. 제1항 내지 제15항 중 어느 한 항에 따른 반도체 소자; 및
    상기 반도체 소자를 수용하는 케이스를 포함하는 전자 디바이스.
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