이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이하, 실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 제1반도체 발광소자를 나타낸 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 복수개의 발광 구조물(A1~An, B1~Bn), 오믹 접촉층(118), 구조물 연결층(121,122,123,131,132,133), 절연층(151,155,156), 제1패드(171), 제2패드(173), 전도성 지지부재(170)를 포함한다.
상기 반도체 발광소자(100)는 적어도 n개(n ≥ 2)의 발광 구조물(A1~An)이 직렬로 연결된 제1그룹과, 적어도 n개(n ≥ 2)의 발광 구조물(A1~An)이 직렬로 연결된 제1그룹이 배치되며, 상기 제1그룹과 제2그룹의 발광 구조물(An,Bn)은 상기 전도성 지지부재(170)에 공통으로 연결된 구조이다. 이하에서는 설명의 편의를 위해 도면에 개시된 구조를 참조하여 설명하기로 한다. 상기 각 발광 구조물의 사이즈는 서로 동일한 사이즈 또는 다른 사이즈로 제조할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1그룹 및 제2그룹의 발광 구조물(A1~An)(B1~Bn)은 3족-5족 화합물 반도체를 이용한 복수의 반도체층 예컨대, 제1도전형 반도체층(112)이 형성되며, 상기 제1도전형 반도체층(112) 아래에 형성된 활성층(114)이 형성되고, 상기 활성층(114) 아래에 형성된 제2도전형 반도체층(116)을 포함한다. 상기 3족-5족 원소의 화합물 반도체는 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 포함한다. 상기 제1도전형은 N형 반도체인 경우, 상기 제2도전형은 P형 반도체일 수 있으며, 이의 반대로 형성할 수 있다. 상기 제2도전형 반도체층 아래에는 제3도전형 반도체층 즉, N형 반도체층 또는 P형 반도체층을 포함한다. 이에 따라 상기 발광 구조물(A1~An)(B1~Bn)은 N-P, P-N, N-P-N, P- N-P 접합 구조 중 어느 하나로 구현될 수 있다.
상기 제 1도전형 반도체층(112)이 N형 반도체인 경우, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다.
상기 활성층(114)는 상기 제1도전형 반도체층(112) 아래에 형성되며, 단일 또는 다중 양자우물 구조로 형성될 수 있다. 상기 활성층(114) 위 또는/및 아래에는 도전형 클래드층이 형성될 수도 있다.
상기 제2도전형 반도체층(116)은 상기 활성층(120) 아래에 형성되며, Mg, Be, Zn 등의 원소계열의 P형 도펀트가 도핑될 수 있다.
상기 발광 구조물(A1~An)(B1~Bn)의 사이는 일정 공간(161)을 통해 서로 이격되며, 전기적으로 분리된다.
상기 발광 구조물(A1~An)(B1~Bn)의 제2도전형 반도체층(116) 아래에는 오믹 접촉층(118)이 형성되며, 상기 오믹 접촉층(118)의 아래에는 다른 구조물 또는 패드와의 연결을 위해 구조물 연결층(121,122,123,131,132)이 배치된다. 여기서, 상기 구조물 연결층(121,122,123,131,132)은 다른 층과의 선택적으로 절연된다.
상기 오믹 접촉층(118)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, 전도성 산화물(TC0), 전도성 질화물(TCN) 등으로 형성할 수 있다.
상기 구조물 연결층(121,122,123,131,132)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, W, Ti 및 이들의 선택적인 조합으로 구성된 물질 중에서 선택되며, 단층 또는 다층으로 형성될 수 있다. 이러한 구조물 연결층(121,122,123,131,132)은 전기적으로 오믹 접촉되고, 높은 반사율(예: 50% 이상)을 갖는 반사 전극층으로 기능할 수 있다.
상기 제1발광 구조물(A1)의 제1도전형 반도체층(112)에는 제1구조물 연결층(121)의 일단이 연결되고, 상기 제1구조물 연결층(121)의 타단 위에는 제1패드(171)가 형성된다. 상기 제1패드(171)는 상기 제1발광 구조물(A1)의 타측에 배치되어, 제1극성의 전원을 공급해 준다.
상기 제2구조물 연결층(122)은 제1발광 구조물(A1)과 제n-1발광 구조물(An-1)의 아래에 형성된 오믹 접촉층(118)의 아래에 형성되어 전기적으로 접촉되며, 제3구조물 연결층(123)은 제n발광 구조물(An)의 아래에 형성된 오믹 접촉층(118)의 아래에 형성되어 전기적으로 접촉된다.
상기 제2구조물 연결층(122)은 제1발광 구조물(A1)부터 제n발광 구조물(An)을 직렬로 연결시켜 준다. 구체적으로, 상기 제2구조물 연결층(122)의 타단은 인접한 다음 발광 구조물의 제1도전형 반도체층(112)에 연결된다. 이러한 방식으로 제1발광 구조물(A1)부터 제n발광 구조물(An)은 직렬로 연결시켜 줄 수 있다.
상기 제1그룹의 제n 발광 구조물(An)은 제3구조물 연결층(123)은 상기 전도성 지지부재(170)와 제2그룹의 제n 발광 구조물(Bn)의 제1도전형 반도체층(112)에 연결된다.
그리고 제4구조물 연결층(131)은 제2그룹의 제1발광 구조물(B1)의 아래에 배치된 오믹 접촉층(118)의 아래에 형성되고, 그 일단에는 제2패드(173)가 형성되며, 제2극성의 전원이 공급된다.
제5구조물 연결층(133)은 제2그룹의 n-1개의 발광 구조물(B1~Bn) 아래에 배치된 오믹 접촉층(118)의 아래에 형성되며, 그 타단은 다음 발광 구조물의 제1도전형 반도체층에 전기적으로 연결된다. 이에 따라 제4 및 제5구조물 연결층(131,133)은 n개의 발광 구조물(B1~Bn)을 직렬로 연결시켜 준다.
이에 따라 제1그룹의 발광 구조물(A1~An)과 상기 제2그룹의 발광 구조물(B1~Bn)은 직렬로 연결될 수 있으며, 그 중앙의 제3구조물 연결층(123)을 통해 전도성 지지부재(170)와 공통으로 연결된다.
상기 발광 구조물(A1~An)(B1~Bn)의 층간 절연, 구조물 연결층(121,122,123,131,132)의 둘레, 전도성 지지부재(170)와의 절연을 위해, 절연층(151,155,156)이 형성된다.
제1 및 제2절연층(151,155)은 상기 구조물 연결층(121,122,123,131,132)과 상기 발광 구조물(A1~An)(B1~Bn)의 각층(112,114,116) 사이, 상기 구조물 연결층(121,122,123,131,132)과 상기 전도성 지지부재(170) 사이에 배치되어, 불필요한 전기적인 접촉을 차단하게 된다. 즉, 제1절연층(151)은 상기 구조물 연결층(121)의 내주면과 상기 발광 구조물(A1~An)(B1~Bn)의 각 층(112,114,116), 오믹 접촉층(118) 사이를 절연시켜 준다. 상기 제2절연층(155)은 상기 구조물 연결층(121)의 외주면과 상기 발광 구조물(A1~An)(B1~Bn)의 각 층(112,114,116), 오믹 접촉 층(118), 상기 전도성 지지부(170) 사이를 절연시켜 준다. 여기서, 상기 제1 및 제2절연층(151,155)는 연결 부분을 제외한 영역의 층간 쇼트를 방지하기 위해 형성되며, 이러한 절연 구조는 실시 예의 기술적 범위 내에서 변경될 수 있다.
제3절연층(156)은 상기 발광 구조물(A1~An)(B1~Bn)의 둘레에 형성되어, 층간 쇼트를 방지할 수 있다.
상기 절연층(151,155,156)은 상기 SiO2, Si3N4, Al2O3, TiO2 등의 절연 물질 중에서 형성될 수 있다.
상기 발광 구조물(A1~An)(B1~Bn)의 상면에는 러프니스 패턴(113)이 형성될 수 있으며, 상기 러프니스 패턴(113)은 외부 양자 효율을 개선시켜 줄 수 있다. 또한 상기 발광 구조물(A1~An)(B1~Bn)의 상면에 전극을 형성하지 않으므로, 전극에 의한 외부 양자 효율을 감소를 방지할 수 있다.
상기 전도성 지지부재(170)는 소자 전체를 지지하게 되며, 제2극성의 전원을 공급하게 된다. 이러한 전도성 지지부재(170)는 Cu, Au, Ni, Mo, Cu-W, 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등), Pd, In, W, Si, Ta, Nb 등에서 하나 이상이 선택될 수 있다.
상기 전도성 지지부재(170)는 히트 싱크 및 도전성 특성을 갖도록 형성할 수 있다.
상기 전도성 지지부재(170)는 전해 도금 방식 또는 시트 형태로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전도성 지지부재(170)의 두께는 30~150㎛로 형성될 수 있으며, 이에 한정하지는 않는다.
상기 반도체 발광소자(100)는 AC 전원의 반주기 동안 일정 전압의 정 극성의 전원이 인가되면, 상기 전도성 지지부재(170)를 통해 제1그룹의 제n발광 구조물(An)으로 인가되어 제1발광 구조물(A1)을 통해 제1패드(171)로 흘러, 제1그룹을 발광시켜 준다.
상기 AC 전원의 반 주기 동안 일정 전압의 부 극성의 전원이 상기 제2패드(173)을 통해 인가되면, 제2그룹의 제1발광 구조물(B1)을 통해 제n발광 구조물(Bn)을 거쳐 전도성 지지부재(170)로 흐르게 되며, 이때 제2그룹의 발광 구조물(B1~Bn)이 발광하게 된다.
즉, 상기 반도체 발광소자(100)에 인가되는 교류 전원 크기는 상기 발광 구조물(A1~An)(B1~Bn)들의 구동 전압의 합의 전압과 대응될 수 있다. 예를 들어, 220V 교류 전압하에서 3.5V 구동용 발광 구조물(A1~An)(B1~Bn)은 약 60 개가 직렬로 연결될 수 있다. 또한, 110V 교류 전압에서, 3.5V 구동용 발광 구조물(A1~An)(B1~Bn)은 대략 30개가 직렬로 연결될 수 있다.
여기서, 상기 발광 구조물(A1~An)(B1~Bn)의 구동 전압은 변경될 수 있으며, 상기 구동 전압의 변경되면 발광 구조물의 연결 개수도 변경될 수 있다. 또한 상기 반도체 발광소자(100)는 별도의 정류기 없이 구동될 수 있다. 또한 상기 제1그룹과 제2그룹의 발광 구조물의 개수는 서로 동일하거나 동일하지 않을 수 있다.
도 2는 도 1을 이용한 구동 회로를 나타낸 도면이다.
도 2를 참조하면, AC 전원의 정극성 전류(I1)는 반주기 동안 제1그룹(101)의 제n발광 구조물(An)부터 순차적으로 구동시켜, 제1발광 구조물(A1)을 통해 흐르게 되며, 나머지 반주기 동안에는 부극성의 전류(I2)가 제2그룹(103)의 제1발광 구조물(B1)부터 순차적으로 구동시켜, 제n발광 구조물(Bn)로 흐르게 된다. 이러한 방식으로 AC 전원이 한 주기 동안 반도체 발광소자의 제1그룹(101)과 제2그룹(103)의 발광 구조물을 차례대로 온, 오프시켜 줄 수 있다.
상기 AC 전원단과 상기 반도체 발광소자 사에는 저항, 정류회로 등이 배치될 수 있으며, 이에 대해 한정하지는 않는다. 또한 상기 반도체 발광소자는 제1그룹과 제2그룹을 별도로 구동할 수 있다.
도 3내지 도 9는 제1실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다. 상기 설명에 있어서, 반도체 발광소자의 제1그룹의 제조과정에 대해 설명하며, 제1그룹은 복수의 발광 구조물의 예로 설명하기로 한다. 그리고, 제2그룹의 제조과정에 대한 상세한 구조는 제1그룹의 제조과정을 참조하기로 한다.
도 3을 참조하면, 기판(110)은 성장 장비에 로딩되며, 그 위에 2족 내지 6족 원소의 화합물 반도체를 층 또는 패턴 형태로 형성할 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(110)의 상면에는 요철 패턴이 형성될 수 있다. 또한 상기 기판(110) 위에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴이 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수도 있다.
상기 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
상기 기판(110) 위에는 발광 구조물인 복수의 화합물 반도체층이 형성된다. 상기 기판(110) 위에는 제 1도전형 반도체층(112)이 형성되고, 상기 제 1도전형 반도체층(112) 위에는 활성층(114)이 형성되며, 상기 활성층(114) 위에는 제 2도전형 반도체층(116)이 형성된다.
상기 제1도전형 반도체층(112)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(112) 위에는 활성층(114)이 형성되며, 상기 활성 층(114)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(114)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(114)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(114) 위에는 상기 제2도전형 반도체층(116)이 형성되며, 상기 제 2도전형 반도체층(116)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(112), 상기 활성층(114) 및 상기 제2도전형 반도체층(116)은 발광 구조물로 정의될 수 있다. 또한 상기 제2도전형 반도체층(116) 위에는 제3도전형 반도체층 예컨대, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다.
상기 제2도전형 반도체층(116)부터 상기 제1도전형 반도체층(112)이 노출되는 정도의 깊이로 복수의 에칭 홈(119)을 미리 정해진 간격 정도로 이격시켜 형성하게 된다. 상기 복수의 에칭 홈(119)에 의해 분할된 상기 제2도전형 반도체 층(116)의 상면 일측에는 오믹 접촉층(118)이 형성된다. 상기 오믹 접촉층(118)은 투광성 전도 재료는 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다.
상기 오믹 접촉층(118)은 층 또는 패턴 형태로 형성될 수 있으며, 이러한 층 또는 패턴 형태는 상기 제2도전형 반도체층(16)과의 오믹 저항을 변경시켜 줄 수 있다.
도 4를 참조하면, 상기 제2도전형 반도체층(116)의 나머지 영역에는 제1절연층(151)이 형성된다. 상기 제1절연층(151)은 상기 오믹 접촉층(118)을 제외한 상기 제2도전형 반도체층(116)의 상면 전체, 상기 에칭 홈(119)의 일측에 형성된다.
도 4 및 도 5를 참조하면, 상기 제1절연층(151) 및 상기 오믹 접촉층(118)의 위에는 구조물 연결층(121,122,123)이 형성된다. 제1구조물 연결층(121)의 타단은 일측의 상기 제1도전형 반도체층(112)에 형성되어, 제1극성의 전원을 공급하는 위치에 형성된다. 제2구조물 연결층(122)의 일단은 에칭 홈(119)을 통해 상기 제1도전형 반도체층(112)에 형성되고 타단은 오믹 접촉층(118)에 연결된다. 제3구조물 연결층(123)은 타측의 제1도전형 반도체층(112)의 위에 배치된 상기 오믹 접촉층(118) 위에 형성되어, 제2극성의 전원을 공급하는 위치에 형성된다.
상기 제3구조물 연결층(123)은 도 1의 구조에서 센터측 제3구조물 연결층 위치에 배치될 수 있다.
여기서, 상기 구조물 연결층(121,122,123)은 n개의 발광 구조물을 직렬로 연결할 경우, n+1개가 필요하게 되고, 이러한 연결 구조는 실시 예의 기술적 범위 내에서 변경할 수 있다.
상기 구조물 연결층(121,122,123)은 반사 전극층으로 기능할 수 있으며, 그 물질은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, W, Ti 및 이들의 선택적인 조합으로 구성된 물질 중에서 선택적으로 형성될 수 있다.
도 5 및 도 6을 참조하면, 오픈 영역을 제외한 영역에 제2절연층(155)이 형성된다. 상기 제2절연층(155)은 타측의 제3구조물 연결층(123)의 상면을 제외한 전 영역에 형성되는 데, 상기 제1 및 제2구조물 연결층(121,122)의 상면, 에칭 홈 영역에 형성될 수 있다. 이때 상기 에칭 홈(119)을 통해 상기 제2절연층(155)이 형성되므로, 상기 제1내지 제3구조물 연결층(121,122,123)의 일단은 다른 층과는 전기적으로 절연되고 제1도전형 반도체층(112)과 직접 접촉된다.
도 6 및 도 7을 참조하면, 제2절연층(155) 및 상면이 오픈된 제3구조물 연결층(123)의 위에는 전도성 지지부재(170)를 형성하고, 상기 전도성 지지부재(170)을 베이스에 위치시킨 후, 상기 기판(110)을 제거하게 된다.
상기 전도성 지지부재(170)는 상부가 오픈된 제3구조물 연결층(123)에 전기적으로 연결되어, 소자 전체를 지지하며, 제2극성의 전원을 공급하게 된다.
상기 전도성 지지부재(170)는 Cu, Au, Ni, Mo, Cu-W, 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, Sic 등), Pd, In, W, Si, Ta, Nb 등에서 하나 이상이 선택될 수 있다. 상기 전도성 지지부재(170)는 전해 도금 방식으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전도성 지지부재(170)의 두께는 30㎛ ~ 150㎛로 형성될 수 있으며, 이에 한정하지는 않는다.
상기 기판(110)의 제거 방법은 물리적 또는/및 화학적 방법을 이용하여 제거할 수 있다. 상기 물리적 방법은 상기 기판(110)을 통해 일정 파장의 레이저를 조사하는 방식(LLO : Laser Lift Off)으로 상기 기판(110)을 제거할 수 있다. 상기 화학적 방법은 상기 기판(110)과 제 1도전형 반도체층(112) 사이에 반도체층(예: 버퍼층)을 습식 에칭 방식으로 제거함으로써, 상기 기판을 분리시켜 줄 수 있다.
상기 기판(110)이 제거된 상기 제 1도전형 반도체층(112)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
상기 오믹 접촉층(118) 및 상기 구조물 연결층(121,122,123)은 상기 제 2도전형 반도체층(116)과 상기 전도성 지지부재(170) 사이의 접착력을 강화시켜 줄 수 있어, 외부 충격으로부터 보호하게 된다. 즉, 상기 기판 제거 공정에 의한 충격으로부터 보호할 수 있다.
도 8을 참조하면, 복수의 칩 경계 영역에 따라 에칭을 수행하여 제1절연층(151)을 노출시켜 준다. 이에 따라 복수의 발광 구조물(A1~An)은 서로 분리된 형태로 배치된다.
상기 제1구조물 연결층(121)의 일단은 상기 제1발광 구조물(A1)의 제1도전형 반도체층(112)에 연결된다. 제2구조물 연결층(122)은 인접한 두 발광 구조물 (예: A1-A2, A2-A3,...,(An-1)-An)을 직렬로 연결시켜 주며, 제3발광 구조물(123)은 전도성 지지부재(170)와 전기적으로 연결된다. 이러한 방식으로 n개의 발광 구조물(A1~An)을 서로 직렬로 연결시켜 줄 수 있다.
상기 발광 구조물(A1~An)의 사이는 일정 공간(161)을 통해 서로 이격되며, 전기적으로 분리된다.
도 9를 참조하면, 복수의 발광 구조물(A1~An)의 제1도전형 반도체층(112)의 표면에는 러프니스 패턴(113)이 형성되며, 상기 러프니스 패턴(113)은 건식 또는/및 습식 에칭 방식을 사용할 수 있으며, 외부 양자 효율을 개선시켜 줄 수 있다.
또한 상기 제1발광 구조물(A1)의 일측 영역에 배치된 제1절연층(151)의 일부를 오픈시켜 제1구조물 연결층(121)을 노출시켜 준다. 이때 상기 제1구조물 연결층(121) 위에 제1패드(171)를 형성시켜 준다.
상기 제1패드(171)와 상기 전도성 지지부재(170) 사이에는 n개의 발광 구조물(A1~An)이 직렬로 연결될 수 있다. 상기와 같은 제조 과정을 통해 제2그룹의 발광 구조물도 제조할 수 있으며, 이에 따라 도 1과 같은 반도체 발광소자가 제조될 수 있다. 상기 제1패드(171)에 제1극성을 연결하고, 상기 전도성 지지부재(170)에 제2극성을 연결하여 구동되도록 한다. 여기서, 제1극성은 부 극성이면, 제2극성은 정극성일 수 있으며, 이는 발광 구조물의 극성 위치에 따라 변경될 수 있다.
실시 예는 AC 전원의 구동이 가능한 제1그룹 및 제2그룹의 발광 구조물을 포함하는 반도체 발광소자를 제조하여 제공할 수 있어, AC 전원의 사용에 따른 별도의 부품이 필요치 않는 효과가 있다. 또한 발광 구조물의 상면에 전극이 배치되 지 않아, 광 추출 효율을 개선시켜 줄 수 있다.
한편, 도 1의 반도체 발광소자(100)는 캐비티를 구비한 또는 캐비티가 없는 패키지에 탑재되어 AC 전원 단에 연결하여 구동시켜 줄 수 있다. 또한 반도체 발광 소자(100)는 사이드 뷰 또는 탑 뷰 형태로 패키징할 수 있다.
도 10은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분은 제1실시 예를 참조하며 중복 설명은 생략하기로 한다.
도 10을 참조하면, 반도체 발광소자(100A)는 센터측 제3구조물 연결층(123)과 방열 지지부재(170A) 사이에 제2절연층(155)를 배치하게 된다. 상기 방열 지지부재(170A)는 히트 싱크와 절연 특성의 재료로 선택되어, 방열을 효과적으로 수행할 수 있다.
상기 반도체 발광 소자(100A)는 일단에 제1패드(171)과 타단의 제2패드(173)사이에 복수의 발광 구조물(A1~An,Bn~B1)이 서로 직렬로 연결됨으로써, AC 전원의 반주기 동안은 발광된다. 이 경우, 상기 반도체 발광소자(100A)를 2개를 병렬로 배치하여, AC 전원으로 구동시켜 줄 수 있다.
실시 예에 따른 반도체 발광소자는 웨이퍼 레벨 패키지 또는 고반사 수지(예: PPA)의 몸체에 탑재되고 패키징되거나 COB(Chip on board) 또는 POB(Package On Board) 타입으로 어레이될 수 있으며, 이러한 실시 예의 적용은 그 기술적 범위 내에서 다양하게 선택될 수 있다.
실시 예에 따른 반도체 발광소자는 패키징되어 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 라이트 유닛으로 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다.
상기의 실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 두께는 일 예이며 도면으로 한정하지는 않는다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.