WO2019143222A1 - 표시 장치 - Google Patents

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WO2019143222A1
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wiring line
wiring
semiconductor
substrate
layer
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PCT/KR2019/000888
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강기만
김도엽
이상열
이은득
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엘지이노텍 주식회사
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    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the embodiment relates to a display device.
  • Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.
  • a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Blue, and ultraviolet rays.
  • fluorescent materials or combining colors it is possible to realize a white light beam with high efficiency.
  • conventional light sources such as fluorescent lamps and incandescent lamps, low power consumption, , Safety, and environmental friendliness.
  • a light-receiving element such as a photodetector or a solar cell
  • a semiconductor material of Group 3-5 or Group 2-6 compound semiconductor development of a device material absorbs light of various wavelength regions to generate a photocurrent , It is possible to use light in various wavelength ranges from the gamma ray to the radio wave region. It also has advantages of fast response speed, safety, environmental friendliness and easy control of device materials, so it can be easily used for power control or microwave circuit or communication module.
  • the semiconductor device can be replaced with a transmission module of an optical communication means, a light emitting diode backlight replacing a cold cathode fluorescent lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, White light emitting diodes (LEDs), automotive headlights, traffic lights, and gas and fire sensors.
  • CCFL cold cathode fluorescent lamp
  • LEDs White light emitting diodes
  • semiconductor devices can be applied to high frequency application circuits, other power control devices, and communication modules.
  • the chip interval should be minimized, but a problem such as a short may occur.
  • the individual chips are mounted on the substrate by wire bonding or the like, there is a problem that it is difficult to miniaturize the sizes of the individual chips and the packages because of the space required for the individual chips. Further, there is a problem that the light flux is lowered.
  • the embodiment provides a display device that is easy to drive.
  • a semiconductor device package includes a substrate; And a plurality of semiconductor structures disposed at the center of the substrate, wherein the semiconductor structure includes: a first conductive semiconductor layer disposed on the substrate; A second conductivity type semiconductor layer; And an active layer disposed between the first conductive type semiconductor layer and the second conductive type semiconductor layer, wherein the active layer is disposed between the substrate and the plurality of semiconductor structures and electrically connected to the first conductive type semiconductor layer A first wiring line; A plurality of second wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to the second conductive type semiconductor layer; A first insulating layer disposed between the first wiring line and the second wiring line; A plurality of first pads electrically connected to the first wiring lines, respectively; And a plurality of second pads electrically connected to the second wiring lines, wherein the longest line of the plurality of first wiring lines extending in the first direction is shorter than the shortest line of the extended length The area of the region overlapping with the electrically connected semiconductor structure is large.
  • the area of the region overlapping the electrically connected semiconductor structure may be larger.
  • the first wiring line may include a first penetration portion electrically connected to the first conductivity type semiconductor layer through the active layer, the second conductivity type semiconductor layer, and the first insulation layer; And a first end extending to an edge of the substrate,
  • the second wiring line may include a second end extending to an edge of the substrate.
  • the first end portion and the second end portion may be disposed so as to protrude more than the edge of the semiconductor structure toward the edge portion of the substrate.
  • the plurality of first wiring lines may include:
  • the length in the first direction is larger in the order of the 1-1a wiring line, the 1-1d wiring line, the 1-1b wiring line, and the 1-1c wiring line in that order ,
  • the length in the second direction may be larger in the order of the 1-1a wiring line, the 1-1d wiring line, the 1-1b wiring line, and the 1-1c wiring line.
  • a plurality of semiconductor structures continuing in the first direction and first and second protrusions overlapping in the thickness direction and protruding in the second direction.
  • the first protrusion overlaps with the 1-1b wiring line in the first direction
  • the second projection may overlap the 1-1b wiring line, the 1-1c wiring line, and the 1-1d wiring line in the first direction.
  • the 1-1b wiring line includes:
  • the third projecting portion may overlap with the 1-1c wiring line, the 1-1d wiring line and the 1-1a wiring line in the first direction.
  • the fourth protrusion may be overlapped with the 1-1 c wiring line, the 1-1 b wiring line, and the 1-1 a wiring line in the first direction.
  • the maximum width in the second direction of the semiconductor structure may be 1: 0.7 to 1: 0.9 in the second direction of the first wiring line overlapped with the semiconductor structure in the second direction.
  • the first pad may include a first region electrically connected to the first end portion through the first insulating layer, And a second region extending from the first region and projecting onto an edge of the substrate.
  • a channel layer disposed between the substrate and the semiconductor structure to expose a portion of the first conductivity type semiconductor layer and the second conductivity type semiconductor layer.
  • the first electrode is disposed on the first conductive semiconductor layer exposed by the channel layer
  • the second electrode may be disposed on the second conductive type semiconductor layer exposed by the channel layer.
  • first pad, the channel layer, and the first end are overlapped with each other in the thickness direction at an edge portion of the substrate
  • the second pad, the channel layer and the second end may overlap each other in the thickness direction at the edge of the substrate.
  • the first insulating layer may be disposed to cover the channel layer and the second wiring line.
  • the plurality of first pads and the second pads are disposed along edge portions of the substrate
  • the plurality of semiconductor elements may be disposed at the center of the plurality of first pads and the second pads.
  • a display device includes a substrate; A plurality of semiconductor structures arranged in a matrix on the substrate; A plurality of first wiring lines electrically connected to the semiconductor structure and arranged in rows; And a plurality of second wiring lines electrically connected to the semiconductor structure and arranged in a row; A plurality of data lines connected to the plurality of first wiring lines; A plurality of scan lines connected to the plurality of second wiring lines; A first driver coupled to the plurality of data lines to provide a first control signal; A second driver coupled to the plurality of scan lines to provide a second control signal; And a controller for determining the number of time division according to the input data and providing the first control signal and the second control signal to the first driver and the second driver.
  • the area of the region overlapping the electrically connected semiconductor structure may be larger.
  • the semiconductor structure may include: a first conductive semiconductor layer; A second conductivity type semiconductor layer; And an active layer disposed between the first conductive type semiconductor layer and the second conductive type semiconductor layer, wherein the first wiring line passes through the active layer, the second conductive type semiconductor layer, and the first insulating layer A first penetration part electrically connected to the first conductivity type semiconductor layer; And a first end portion extending to the edge portion of the substrate, and the second wiring line may include a second end portion extending to the edge portion of the substrate.
  • the first end portion and the second end portion may be disposed so as to protrude more than the edge of the semiconductor structure toward the edge portion of the substrate.
  • the maximum width in the second direction of the semiconductor structure may be 1: 0.7 to 1: 0.9 in the second direction of the first wiring line overlapped with the semiconductor structure in the second direction.
  • a channel layer disposed between the substrate and the semiconductor structure to expose a portion of the first conductivity type semiconductor layer and the second conductivity type semiconductor layer.
  • the first electrode may be disposed on the first conductive type semiconductor layer exposed by the channel layer, and the second electrode may be disposed on the second conductive type semiconductor layer exposed by the channel layer.
  • the semiconductor device package comprising:
  • a first insulating layer disposed between the first wiring line and the second wiring line; A plurality of first pads electrically connected to the first wiring lines, respectively; And a plurality of second pads electrically connected to the second wiring lines, respectively.
  • the plurality of first pads and the second pads may be disposed along edge portions of the substrate, and the plurality of semiconductor elements may be disposed at the center of the plurality of first pads and the second pads.
  • the input data has a period of one frame and the group scan line is divided into each scan line during the period to provide a second control signal, and the group scan line has the same number as the number of semiconductor structures connected to one data line Scan lines.
  • the controller comprising:
  • the number of time division can be determined to be one.
  • the controller may determine that the number of time division is one if the signal can be applied to the data line corresponding to the group scan line.
  • the controller comprising:
  • the number of time division can be determined to be two.
  • a display device which can be easily driven can be realized.
  • a display device with reduced resistance can be manufactured.
  • a display device with uniform current spreading can be manufactured.
  • FIG. 1 is a conceptual diagram showing a display device according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of a semiconductor device package according to an embodiment
  • FIG. 3 is a modification of FIG. 2
  • FIG. 4 is a plan view of a semiconductor device package according to an embodiment
  • Figure 5 is a cross-sectional view of I in Figure 4,
  • Fig. 6 is a modification of Fig. 5,
  • FIG. 7 is a view showing a first wiring line in FIG. 4,
  • FIG. 8 is a view showing a second wiring line in FIG. 4
  • FIG. 9 is an enlarged view of a region F in FIG. 4
  • FIG. 10A is a sectional view taken along line II '
  • FIG. 10B is a cross-sectional view cut along the line MM 'in FIG. 9,
  • Fig. 10C is a modification of Fig. 10A
  • Fig. 10D is a modification of Fig. 10B
  • FIG. 11A is a sectional view taken along line JJ 'in FIG. 9,
  • FIG. 11B is a cross-sectional view taken along line NN 'in FIG. 9,
  • Fig. 11C is a modification of Fig. 11A
  • Fig. 11D is a modification of Fig. 11B
  • FIG. 12A is a cross-sectional view cut along line KK 'in FIG. 9,
  • FIG. 12B is a cross-sectional view cut along the line OO 'in FIG. 9,
  • Fig. 12C is a modification of Fig. 12A
  • FIG. 13A is a sectional view taken along line LL 'in Fig. 9,
  • FIG. 13B is a sectional view taken along line PP 'in FIG. 9,
  • FIG. 13C is a modification of Fig. 13A
  • Fig. 13D is a modification of Fig. 13B
  • 15A to 15M are views showing a method of manufacturing the semiconductor device package according to the embodiment in order
  • 16 to 18 are views for explaining the passive matrix driving method according to the embodiment.
  • FIG. 21 is a view showing another example of 1-time-division
  • 22 is a diagram showing an example of 2-time division
  • 23 is a view for explaining the effect of the display device according to the embodiment.
  • the terms including ordinal, such as second, first, etc. may be used to describe various elements, but the elements are not limited to these terms. The terms are used only for the purpose of distinguishing one component from another.
  • the second component may be referred to as a first component, and similarly, the first component may also be referred to as a second component.
  • / or < / RTI &gt includes any combination of a plurality of related listed items or any of a plurality of related listed items.
  • the semiconductor device according to this embodiment may be a light emitting device.
  • These semiconductor devices recombine electrons and holes to emit light, and the wavelength of the light can be determined by the energy band gap inherent to the material. And the emitted light may vary depending on the composition of the material.
  • the semiconductor device according to this embodiment may be a light emitting device.
  • These semiconductor devices recombine electrons and holes to emit light, and the wavelength of the light can be determined by the energy band gap inherent to the material. And the emitted light may vary depending on the composition of the material.
  • FIG. 1 is a conceptual diagram showing a display device according to an embodiment of the present invention.
  • a display device 10 includes a semiconductor device package 100 including a plurality of semiconductor structures 120, a plurality of data lines DL, a plurality of scan lines SL, 1 driving unit 200, a second driving unit 300, and a controller 400.
  • the semiconductor device package 100 may include a plurality of semiconductor structures.
  • each of the plurality of semiconductor structures 120 may be one pixel PX.
  • the plurality of data lines DL may be electrically connected to the first wiring line connected to the plurality of semiconductor structures 120.
  • the plurality of data lines DL may be connected to the semiconductor structure 120 depending on the driving method of the display device 10. [ For example, the display device 10 can be driven in 2-time division during passive matrix driving. In this case, the plurality of data lines DL may be electrically connected to the first wiring line connected to the two semiconductor structures 120, respectively. However, as described above, the plurality of data lines DL may be connected to the first wiring line in a different manner depending on the number of time division. For example, in a passive matrix driving in four-time division, one data line DL can be electrically connected to four semiconductor structures 120 (pixels).
  • each of the data lines DL will be described in connection with the two semiconductor structures 120 in FIGS. 2 to 15.
  • FIG. The display device 10 will also be described on the basis of 2-time division (when the number of time division is two).
  • the plurality of data lines DL may apply a current to the semiconductor structure according to a signal provided from the first driver 200.
  • a plurality of switches (not shown) are arranged on a plurality of data lines DL.
  • the first driver 200 drives a plurality of switches (not shown) (Not shown).
  • the control signal may be a PWM signal. However, it is not limited to this kind.
  • a plurality of switches may include transistors, for example, FETs. Accordingly, the first driver 200 can control a plurality of switches (not shown) by adjusting a gate voltage applied to a plurality of switches (not shown). However, it is not limited to this kind.
  • the plurality of scan lines SL may be electrically connected to a second wiring line connected to the plurality of semiconductor structures 120.
  • the plurality of scan lines SL may be connected to the semiconductor structure 120 according to the driving method of the display device 10, as in the data line DL described above.
  • the display device 10 can be driven in 2-time division during passive matrix driving.
  • the plurality of scan lines SL may be electrically connected to the second wiring line connected to the two semiconductor structures 120, respectively.
  • the plurality of scan lines SL may be connected to the second wiring line in a different manner depending on the number of time division.
  • the scan lines SL are connected to the two semiconductor structures 120.
  • the display device 10 will also be described on the basis of 2-time division (when the number of time division is two).
  • the plurality of scan lines SL may apply a current to the semiconductor structure 120 according to a signal provided from the second driver 300.
  • a plurality of switches (not shown) are disposed on the plurality of scan lines SL.
  • the second driver 300 drives a plurality of switches (not shown) (Not shown).
  • the control signal may be a PWM signal. However, it is not limited to this kind.
  • a plurality of switches may include transistors, for example, FETs.
  • the second driver 300 can control a plurality of switches (not shown) by adjusting a gate voltage applied to a plurality of switches (not shown).
  • it is not limited to this kind.
  • the plurality of data lines DL are electrically connected to the first conductive semiconductor layer of the semiconductor structure 120 through the first wiring lines
  • the plurality of scan lines SL are electrically connected to the first conductive semiconductor layers of the semiconductor structure 120 through the second wiring lines.
  • the second conductive semiconductor layer of the second semiconductor structure 120 may be electrically connected to the second conductive semiconductor layer of the second semiconductor structure 120.
  • the display device 10 controls the PWM signal provided to the first data line DL and the second data line SL through the first driving unit 200 and the second driving unit 300 ,
  • the light emission of the plurality of semiconductor structures 120 can be controlled.
  • the controller 400 may provide control signals to the first driver 200 and the second driver 300.
  • the controller 400 may determine the number of time-division images for the image data input in one frame and provide the control signals corresponding to the determined number of time-division to the first driving unit 200 and the second driving unit 300.
  • the display device 10 according to the embodiment can change the number of time division according to the video data. This will be described in detail later with reference to FIG. 12 to FIG.
  • FIG. 2 is a cross-sectional view of a semiconductor device package according to an embodiment
  • a semiconductor device package 100 includes a substrate 170, a bonding layer 171, a semiconductor structure 120, a channel layer 130, a first electrode 141, The first insulating layer 161, the second insulating layer 162, the passivation layer 163, and the first pad 181, the first insulating layer 142, the first wiring line 151, the second wiring line 152, 2 pads 182.
  • the semiconductor structure 120 may be disposed on the substrate 170.
  • FIG. 2 illustrates one semiconductor structure 120 disposed between the first pad 181 and the second pad 182 for convenience of explanation.
  • a plurality of semiconductor structures 120 are spaced apart from the substrate 170 by a predetermined distance, and the first pad 181 and the second pad 182 are spaced apart from each other And may be disposed to surround the edge of the substrate 170.
  • the substrate 170 may serve to support the semiconductor structure 120.
  • the substrate 170 may include a material having heat dissipation properties. Therefore, the heat radiation characteristic can be improved through the substrate 170.
  • the substrate 170 may include, but is not limited to, ceramic. Particularly, since the manufacturing process of the semiconductor device package 100, package mounting, and heat dissipation are facilitated by the substrate 170, the reliability of the device can be improved.
  • the substrate 170 may be a metal substrate of various materials.
  • the bonding layer 171 can bond the substrate 170 and the semiconductor structure 120 together.
  • the structures located below the semiconductor structure 120 and the semiconductor structure 120 may be disposed on the substrate 170 by the bonding layer 171.
  • the bonding layer 171 may be selected from at least one of AuSn, NiSn, AuIn, CuSn, SiO2, and a resin, but is not limited thereto.
  • the bonding layer 171 may include at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, have.
  • the semiconductor structure 120 may be disposed on the substrate 170.
  • the semiconductor structure 120 includes a first conductivity type semiconductor layer 121, a second conductivity type semiconductor layer 122, and an active layer 130 disposed between the first conductivity type semiconductor layer 121 and the second conductivity type semiconductor layer 122. [ (123). Although the first conductive semiconductor layer 121 is oriented upward and the second conductive semiconductor layer 122 is oriented toward the substrate 170 in the drawing, the present invention is not limited thereto.
  • the first conductive semiconductor layer 121 may be formed of at least one of compound semiconductor such as group III-V and group II-VI.
  • the first conductivity type semiconductor layer 121 may be doped with a first dopant.
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. That is, the first conductivity type semiconductor layer 121 may be an n-type semiconductor layer doped with an n-type dopant.
  • a concavo-convex structure may be formed on the first conductivity type semiconductor layer 121.
  • the concavo-convex structure can improve the light extraction efficiency of the semiconductor structure 120.
  • the second conductive semiconductor layer 122 may be formed of at least one of compound semiconductor such as group III-V and group II-VI.
  • the second conductivity type semiconductor layer 122 may be doped with a second dopant.
  • the second dopant may be a p-type dopant such as Mg, Zn, Ca, Sr, or Ba. That is, the second conductive semiconductor layer 122 may be a p-type semiconductor layer doped with a p-type dopant.
  • the active layer 123 may be disposed between the first conductivity type semiconductor layer 121 and the second conductivity type semiconductor layer 122.
  • the active layer 123 is a layer where electrons (or holes) injected through the first conductive type semiconductor layer 121 and holes (or electrons) injected through the second conductive type semiconductor layer 122 meet. As the electrons and the holes are recombined, the active layer 123 transitions to a low energy level and can generate light having a wavelength corresponding thereto.
  • the active layer 123 may have any one of a single well structure, a multiple well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure. .
  • MQW multi quantum well
  • the well layer may be formed of a material having a band gap smaller than the band gap of the barrier layer.
  • the semiconductor structure 120 may include a first recess R1 having a certain depth.
  • the first recess R 1 may be formed by mesa etching through a portion of the first conductivity type semiconductor layer 121 through the second conductivity type semiconductor layer 122 and the active layer 123. Accordingly, a part of the first conductivity type semiconductor layer 121 can be exposed. Accordingly, the first electrode 141 and the first wiring line 151 can be electrically connected to the first conductive type semiconductor layer 121 through the first recess R 1.
  • the channel layer 130 may be disposed in a partial region below the semiconductor structure 120. In addition, the channel layer 130 may be disposed to surround the bottom edge of each semiconductor structure 120. And the channel layer 130 may be partially disposed under the first recess R1. The channel layer 130 may also be disposed between the substrate 170 and the semiconductor structure 120.
  • the channel layer 130 is formed on the side of the active layer 123 exposed by the first recess R1 and the first recess R1, a part of the first conductivity type semiconductor layer 121, Type semiconductor layer 122 can be covered. At this time, the channel layer 130 may be disposed such that a part of the first conductivity type semiconductor layer 121 is exposed in the first recess R 1. Likewise, the channel layer 130 may be disposed such that a part of the second conductive type semiconductor layer 122 is exposed. The channel layer 130 may be disposed between adjacent semiconductor structures 120, between the first pads 181 connected to the semiconductor structures 120, and between the second pads 182 connected to the semiconductor structures 120. In addition, the channel layer 130 may cover a part of the second conductivity type semiconductor layer 122. For example, the channel layer 130 may expose a part of the second conductive type semiconductor layer 122 through the first hole H1.
  • the channel layer 130 may be made of an insulating material.
  • the channel layer 130 may be made of a non-conductive oxide or nitride.
  • the channel layer 130 may comprise a selected one of a silicon oxide (SiO2) layer, a silicon nitride (Si3N4) layer, a titanium oxide (TiOx) or an aluminum oxide (Al2O3) layer, It does not.
  • the channel layer 130 is electrically connected only to the semiconductor structure 120 through the first wiring line 151 and the second wiring line 152 and may provide structural insulation between adjacent semiconductor structures 120.
  • the channel layer 130 includes a second electrode 142 disposed under the channel layer 130 and the semiconductor structure 120, a first insulating layer 161, a second insulating layer 162, a bonding layer 171 And the substrate 170 can be protected from external contaminants and the like. As a result, the channel layer 130 is improved in the ability to support the semiconductor structure 120, thereby protecting it from damage that may occur during the manufacturing process.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 121 and may be electrically connected to the first conductivity type semiconductor layer 121.
  • the second electrode 142 may be disposed on the second conductive semiconductor layer 122 to be electrically connected to the second conductive semiconductor layer 122.
  • the first electrode 141 may be disposed in the first recess R1. And the first electrode 141 may be disposed in the region exposed by the channel layer 130 in the first recess Rl.
  • the second electrode 142 may be disposed on the second conductive type semiconductor layer 122 exposed by the channel layer 130 in the first hole H1.
  • the first electrode 141 and the second electrode 142 may be made of an electrically conductive material.
  • the first electrode 141 and the second electrode 142 may be formed of a material having a high reflectivity.
  • the first electrode 141 and the second electrode 142 may be formed of a metal such as Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Au, and the like, or an alloy thereof.
  • the light generated from the semiconductor structure 120 may be reflected by the first electrode 141 and the second electrode 142 and may be emitted upward.
  • the light extraction efficiency of the semiconductor structure can be improved.
  • first electrode 141 and the second electrode 142 may include various materials for ohmic bonding.
  • the first insulating layer 161 protects the structures of the semiconductor device package 100 and can electrically isolate between adjacent structures.
  • the first insulating layer 161 can use an insulating layer having a high transmittance.
  • the first insulating layer 161 may be formed of any one selected from SiO2, SixOy, Si3N4, SixNy, SiOxNy, TiO2, ZrO2, Si3N4, Al2O3, AlN, and MgF2.
  • the first insulating layer 161 partially covers the first electrode 141 and exposes a portion of the first electrode 141.
  • the first insulating layer 161 may be disposed under the second electrode 142, the channel layer 130 and the second wiring line 152 to cover the second electrode 142 and the channel layer 130 . With this configuration, the first insulating layer 161 can provide electrical insulation between the first wiring line 151 and the second wiring line 152.
  • the second insulating layer 162 may be disposed under the first insulating layer 161 and the first wiring line 151.
  • the second insulating layer 162 may cover the first wiring line 151 and the first insulating layer 161.
  • the second insulating layer 162 can protect the first wiring line 151 from contaminants while electrically insulating the first wiring line 151 from the outside.
  • the second insulating layer 162 can improve the reliability of the semiconductor device package.
  • the passivation layer 163 may be disposed over the semiconductor device package. That is, the passivation layer 163 may be disposed on the semiconductor structure 120, specifically, on the first conductivity type semiconductor layer 121.
  • the passivation layer 163 disposed on the first conductivity type semiconductor layer 121 may have a concavo-convex structure similar to the first conductivity type semiconductor layer 121 in the case where the first conductivity type semiconductor layer 121 has a concave- Lt; / RTI >
  • the passivation layer 163 may be disposed on the upper surface of the semiconductor device package 100, but is not limited thereto.
  • the first pads 181 and the second pads 182 are partially formed above the passivation layer 163 through the second-1 holes H2-1 and the second-2 holes H2-2, respectively. .
  • the first wiring line 151 may be electrically connected to the first electrode 141.
  • the second wiring line 152 may be electrically connected to the second electrode 142.
  • the first wiring line 151 may be electrically connected to the first electrode 141 and extend to one side of the semiconductor structure 120 to be connected to the first pad 181.
  • the second wiring line 152 may be electrically connected to the second electrode 142 and extend to the other side of the semiconductor structure 120 to be electrically connected to the second pad 182.
  • the first wiring line 151 and the second wiring line 152 may extend in different directions on the substrate 170.
  • the directions in which the first wiring line 151 and the second wiring line 152 extend may be perpendicular to each other. This will be described in detail in FIG.
  • the second wiring line 152 may be disposed between the semiconductor structure 120 and the substrate 170.
  • the second wiring line 152 may be disposed on the second electrode 142 and electrically connected to the second electrode 142.
  • the second wiring line 152 may extend from the second electrode 142 in a direction toward the outer surface of the semiconductor structure 120.
  • the second wiring line 152 may include a second end portion 152c extended to protrude from the outer surface of the semiconductor structure 120. [ In other words, one end of the second wiring line 152 may be connected to the second electrode 142.
  • the second end 152c of the second wiring line 152 may extend in the direction of the edge of the substrate 170 at one end of the second wiring line 152.
  • the second end 152c can be electrically connected to the second pad 182, which will be described later.
  • the second end portion 152c may protrude from the lower surface of the semiconductor structure 120 more than the side surface of the semiconductor structure 120.
  • the second wiring line 152 can be easily connected to the second pad 182 disposed on the side of the semiconductor structure 120.
  • the second end 152c of the second wiring line 152 may protrude more than the edge of the semiconductor structure 120 toward the edge of the substrate 170 have. That is, the semiconductor structure 120 may be disposed only at the center portion of the substrate (an intersection region of the A, B, C, and D regions and the E and F regions) with the edge portions etched. Thus, the semiconductor structure 120 can expose the second end 152c disposed at the edge of the substrate.
  • the second pad 182 may be electrically connected to the second pad 182 through the channel layer 130.
  • the second end 152c and the second pad 182 of the second wiring line 152 may overlap each other in the thickness direction of the substrate 170 at the edge of the substrate 170.
  • the first wiring line 151 may be disposed on the first electrode 141 between the semiconductor structure 120 and the substrate 170.
  • the first wiring line 151 may extend from the first electrode 141 in a direction toward the edge of the semiconductor structure 120.
  • the first wiring line 151 may include a first penetration portion 151a, a first connection portion 151b, and a first end portion 151c.
  • the first wiring line 151 is spaced apart from the second wiring line 152 by the first insulating layer 161 and can be insulated.
  • the first penetration portion 151a may penetrate the active layer 123, the second conductivity type semiconductor layer 122, and the first insulation layer 161. [ In addition, the first penetrating portion 151a may partially penetrate the first conductivity type semiconductor layer 121.
  • One end of the first through-hole 151a may be connected to the first electrode 141.
  • the first penetrating portion 151a may extend from the first electrode 141 toward the substrate 170.
  • the other end of the first penetrating part 151a may be connected to one end of the first connecting part 151b.
  • the first connection portion 151b may extend from one end toward the edge of the substrate 170 along one side of the first insulation layer 161. [ The other end of the first connection part 151b may be connected to one end of the first end part 151c.
  • the first end 151c may protrude further than the outer surface of the semiconductor structure 120. That is, the first end 151c may extend toward the edge of the substrate 170. [ The first end 151c may be partially overlapped with the edge P1 of the substrate 170 in the thickness direction. Accordingly, the first wiring line 151 can be easily connected to the first pad 181 disposed on the side of the semiconductor structure 120.
  • the first end 151c of the first wiring line 151 may protrude beyond the edge of the semiconductor structure 120 toward the edge of the substrate 170 have.
  • the first end 151c of the first wiring line 151, the channel layer 130 and the first pad 181 are overlapped with each other in the direction perpendicular to the substrate 170 at the edge of the substrate 170 .
  • the first pad 181 and the second pad 182 may be spaced apart from the semiconductor structure 120 on the substrate 170.
  • the first pad 181 and the second pad 182 may be disposed to surround the semiconductor structure 120 at the side of the semiconductor structure 120 or at the edge of the substrate 170.
  • the first pad 181 may be electrically connected to the first conductive semiconductor layer 121 through the first wiring line 151 and the first electrode 141.
  • the second pad 182 may be electrically connected to the second conductive semiconductor layer 122 through the second wiring line 152 and the second electrode 142.
  • the first pad 181 may include a first region 181a and a second region 181b.
  • one end of the first region 181a may be connected to the other end of the first end 151c.
  • the first region 181a may pass through the first insulating layer 161, the channel layer 130, and the passivation layer 163.
  • the second region 181b may be disposed to protrude from the passivation layer 163.
  • the first pad 181 may be spaced apart from the semiconductor structure 120.
  • the first pad 181 may be disposed apart from the passivation layer 163 covering the side surface and the side surface of the semiconductor structure 120, but is not limited thereto.
  • the second pad 182 may include a first region 182a and a second region 182b.
  • the first region 182a may pass through the channel layer 130 and the passivation layer 163. One end of the first region 181a may be connected to the other end of the second end portion 152c of the second wiring line 152.
  • One end of the second region 182a may be connected to the other end of the second end portion 152c.
  • the second region 182b may be disposed to protrude from the passivation layer 163.
  • the second pad 182 may be spaced apart from the semiconductor structure 120.
  • the second pad 182 may be spaced apart from the passivation layer 163 that covers the sides and sides of the semiconductor structure 120.
  • Fig. 3 is a modification of Fig.
  • the modification includes the substrate 170, the bonding layer 171, the semiconductor structure 120, the channel layer 130, the first electrode 141, and the second electrode 141 described in the semiconductor device package according to the above-
  • the first insulating layer 161, the second insulating layer 162, the passivation layer 163, and the first pad 181 (second insulating layer) are formed on the second wiring 142, the first wiring line 151, the second wiring line 152, ) And the second pad 182 can be applied equally. That is, the semiconductor device package according to the modified example may further include the reflection layer 143 in the semiconductor device package described in FIG.
  • the reflective layer 143 may be disposed under the second electrode 142. More specifically, the reflective layer 143 may be located between the second electrode 142 and the wiring line (e.g., the first wiring line 152).
  • the reflective layer 143 may be made of an electrically conductive material.
  • the reflective layer 143 may be formed of a metal material having a high reflectivity.
  • the reflective layer 143 may be formed of a metal or an alloy including at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au and Hf.
  • the reflective layer 143 may be made of the metal or the alloy.
  • the reflective layer 143 may include at least one of Ag, Al, Ag-Pd-Cu alloy, and Ag-Cu alloy, but is not limited thereto.
  • FIG. 4 is a cross-sectional view of I in FIG. 4, FIG. 6 is a modification of FIG. 5, FIG. 7 is a view showing a first wiring line in FIG. 4 And FIG. 8 is a view showing a second wiring line in FIG.
  • a semiconductor device package 100 may include a plurality of semiconductor structures 120 disposed on a single substrate 170.
  • the semiconductor device package 100 includes a plurality of semiconductor structures (120 in FIG. 2), a plurality of first wiring lines 151-n, a plurality of second wiring lines 152-n on a substrate 170, A plurality of first pads 181-n, and a plurality of second pads 182-n.
  • the semiconductor structure 120, the first wiring line 151, the second wiring line 152, and the first pad 181 and the second pad 182 are shown one by one, Respectively.
  • the plurality of first pads 181-n and the plurality of second pads 182-n may be spaced apart from the plurality of semiconductor structures 120.
  • the plurality of first pads 181-n and the plurality of second pads 182-n may be disposed at the edge of the substrate 170 to surround the plurality of semiconductor structures 120.
  • the first wiring line 151-n is disposed between the semiconductor structure 120 and the plurality of first pads 181-n so that the first conductive semiconductor layer of the semiconductor structure 120 and the plurality of first pads 181- (181-n) can be electrically connected.
  • the second wiring line 152-n is disposed between the semiconductor structure 120 and the plurality of second pads 182-n to form a second conductive semiconductor layer of the semiconductor structure 120 and a plurality of second The pads 182-n can be electrically connected.
  • the first pads 181-n may be disposed to face the upper and lower portions of the edge portions of the substrate 170.
  • the second pad 182-n may be disposed to face the left and right of the edge of the substrate 170.
  • the positions and arrangement of the first pads 181-n and the second pads 182-n may be changed.
  • the substrate 170 may be partitioned into central portions A, B, C, and D and an edge P1.
  • the centers A, B, C, and D may be regions where the semiconductor structure is disposed at the center of the substrate.
  • the first wiring line 151-n and the second wiring line 152-n may be disposed in the central portions A, B, C, and D to be electrically connected to the plurality of semiconductor structures.
  • a plurality of first pads 181-n and a plurality of second pads 182-n may be disposed in the edge P1 in a region other than the central portions A, B, C,
  • the first wiring line 151-n and the second wiring line 152-n may be partially disposed on the edge P1.
  • first wiring line 151-n and the second wiring line 152-n are electrically connected to the first pad 181-n and the second pad 182-n at the edge P1, respectively And may include regions overlapping in the thickness direction.
  • a plurality of semiconductor structures may be disposed at a predetermined distance from the center, and may emit light.
  • the semiconductor structures 120 are shown to be arranged in a matrix of 16 in both the horizontal and vertical directions, but the present invention is not limited thereto.
  • the size of each semiconductor structure may be 500 ⁇ m or less and 500 ⁇ m or less. That is, the lengths may be 500 mu m or less.
  • the size of the semiconductor structure may be 300 ⁇ X 300 ⁇ , 250 ⁇ X 250 ⁇ , 110 ⁇ X 110 ⁇ . More preferably, the length of each of the lateral and vertical lengths of the discrete semiconductor structures may be between 70 ⁇ m and 80 ⁇ m. However, this does not limit the present invention.
  • lines 1-8 are defined as A regions from the top of the substrate 170, and regions 9-16 are defined as B regions. In the plurality of semiconductor structures, lines 1-8 are defined as C regions from the left, and regions 9-16 are defined as D regions.
  • the second end 152c may protrude further than the extension of the side surface of the semiconductor structure 120, as described above. And the second end 152c may be electrically connected to the second pad 182-n.
  • the first wiring line 151-n and the second wiring line 152-n may be electrically connected to the plurality of semiconductor structures 120. Although only two semiconductor structures 120 are shown in the drawing, a plurality of semiconductor structures 120 may be disposed substantially as shown in FIG.
  • the first connection part 151b of the first wiring line 151-n may be disposed along one side of the first insulation layer 161 between the substrate 170 and the plurality of semiconductor structures 120.
  • the first penetration portion 151a may extend from the respective semiconductor structure 120 to electrically connect the plurality of semiconductor structures 120 and the first connection portion 151b.
  • the first wiring lines 151-n may be arranged four below the one semiconductor structure 120 disposed at the outermost part.
  • one second wiring line 152-n may be disposed along one surface of the plurality of second electrodes 142 between the substrate 170 and the plurality of semiconductor structures 120.
  • one first-n wiring line 151-n may be electrically connected to the eight semiconductor structures 120.
  • the first wiring lines 151-n may be arranged at the upper and lower portions of the substrate 170, respectively.
  • four first-n wiring lines 151-n may be disposed under one semiconductor structure 120.
  • the first-n wiring lines 151-n connected to the semiconductor structure 120 in the region A are sequentially arranged from the left side of the first-n wiring lines 151-1, A line 151-2, and a 1-32 wiring line 151-32.
  • the 1-1 wiring line 151-1 may be electrically connected to the eight semiconductor structures 120 disposed in the first column on the left side of the A region.
  • the row is defined as a vertical row in the first direction (y-axis direction) in the substrate 170, and the row is defined as the horizontal row in the second direction (x-axis direction)
  • the 1-1 wiring line 151-1 includes the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1b, Lines 151-1c and 1-1d wiring lines 151-1d.
  • the 1-1 wiring line 151-1 may be electrically connected to the eight semiconductor structures disposed in the first column on the left side of the A region.
  • the 1-2 wiring line 151-2 can be electrically connected to the eight semiconductor structures disposed in the second left column of the A region, which can be similarly applied to the 1-32 wiring lines 151-32 have.
  • the 1-17 wiring lines 151-17 to 1-32 wiring lines 151-32 may be electrically connected to the semiconductor structures of the C and D regions.
  • the second-n wiring lines 152-n may be disposed on the left and right sides of the substrate 170, respectively.
  • one second-n wiring line 152-n can be disposed below one semiconductor structure 120.
  • this is only one example for explaining the present invention, and thus the present invention is not limited thereto. That is, the number of semiconductor structures connected to one second-n wiring line 152-n and the number of second-n wiring lines 152-n disposed under one semiconductor structure may be changed.
  • the second wiring line 152-n disposed on the left side of the substrate 170 is referred to as a second-1 wiring line 152-1, a second-2 wiring line 152 -2), ⁇ , and the second 16 wiring line 152-16.
  • the second wiring line 152-n disposed on the right side of the substrate 170 includes the second-17 wiring lines 152-17 to 2-32 wiring lines 152-32 in order from the top can do.
  • the 2-1 wiring line 152-1 may be electrically connected to the eight semiconductor structures disposed in the first upper row of the C region.
  • the second-1 wiring line 152-1 may be electrically connected to the second conductive type semiconductor layer of the eight semiconductor structures disposed in the first upper row.
  • the second-second wiring line 152-2 may be electrically connected to the eight semiconductor structures disposed in the second upper row of the C region. This can be equally applied to the second 16 wiring line 152-16.
  • the second-n wiring lines 152-n may be electrically connected to the eight semiconductor structures.
  • one second-n wiring line 152-n may be electrically connected to the eight semiconductor structures of each row of the D region from the top of the substrate 170 in order.
  • the first-n wiring lines 151-n can be electrically connected to eight semiconductor structures in each of the A region and the B region (or the C region and the D region) in order from the left side.
  • the second-n wiring line 152-n may be electrically connected to the eight semiconductor structures of the C region and the D region in order from the top.
  • the first to n-th pads 181-n may be arranged in four on the first wiring line 151-n. That is, a total of 128 first-n pads 181-n may be arranged for the 32 first wiring lines 151-n.
  • the 1-1 pad 181-1 may include a 1-1a pad 181-1a, a 1-1b pad 181-1b, and a 1-11b pad 181-1b arranged in order from the top of the substrate 170 to the left, 1-1c pad 181-1c and a 1-1d pad 181-1d.
  • the 1-1a pad 181-1a, the 1-1b pad 181-1b, the 1-1c pad 181-1c and the 1-1d pad 181-1d are connected to the 1-1a wiring 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d are connected to the 8
  • the first conductive semiconductor layer may be electrically connected to the first conductive semiconductor layer of two adjacent semiconductor structures among the semiconductor structures.
  • the plurality of first-n pads 181-n are arranged in this order from the left side in the order of the first to n-th pads 181-1, the first to n-th pads 181-2, 16 pad 181-16.
  • the plurality of first-n pads 181-n may be defined as a 1-17 pads 181-17, a 1-32 pad 181-32 in order from the left in the lower portion of the substrate .
  • the 1-1 pad 181-1 to the 1-16 pad 181-16 are connected to the 1-1 wiring line 151-1 through the 1-16 wiring line 151- 16, respectively.
  • the 1-17 pads 181-17 to the 1-32 pads 181-32 are connected to the 1-17 wiring lines 151-17 to 1-32 wiring lines 151-32 As shown in FIG.
  • the second-n pads 182-n may be disposed one by one on the second-n wiring line 152-n.
  • the second to n-th pads 182-n may be disposed at the left and right sides of the substrate 170, respectively.
  • one second-n pad 182-n may be electrically connected to eight semiconductor structures in the same row.
  • this is only one example for explaining the present invention, and thus the present invention is not limited thereto.
  • the second-n pad 182-n disposed on the left side of the substrate 170 includes a second-1 pad 182-1, a second-2 pad 182-2, And the second 16 pad 182-16.
  • the 2-1 pad 182-1 may be disposed on the 2-1 wiring line 152-1 and electrically connected thereto.
  • the 2-1 pad 182-1 may be electrically connected to the eight semiconductor structures disposed in the first row above the C region. This can be equally applied to the second 16 pad 182-16. The same can be applied to the second pads 182-17 to 182-32 disposed on the right side of the substrate 170.
  • the phosphor layer 190 may be disposed on the plurality of semiconductor structures 120 and the passivation layer 163 to cover the plurality of semiconductor structures 120.
  • the phosphor layer 190 absorbs light emitted from the plurality of semiconductor structures 120, and converts the light into light having a different wavelength band.
  • the phosphor layer 190 may form white light.
  • the plurality of first pads 181-n and the plurality of second pads 182-n may be disposed along the edge P1 of the substrate 170 as described above.
  • the plurality of semiconductor structures may be disposed inside the plurality of pads 181-n and 182-n. That is, the plurality of first pads and second pads 181-n and 182-n may be arranged to surround a plurality of semiconductor structures.
  • a plurality of first wiring lines 151-n and 152-n may be formed on the first and second conductive semiconductor layers 121 and 122 or the first and second electrodes 141 and 142, And may be connected to the plurality of pads 181-n and 182-n.
  • the first and second conductive semiconductor layers 121 and 122 and the active layer 123 are grown at one time and isolated from each other by a single chip (element) through etching, . Therefore, the fairness can be improved and the luminescent area can be increased.
  • FIG. 9 is an enlarged view of the F region in FIG. 4, FIG. 10A is a sectional view taken along line II 'in FIG. 9, FIG. 10B is a sectional view taken along line MM' in FIG. 9, FIG. 10D is a modification of FIG. 10B, FIG. 11A is a sectional view taken along line JJ 'in FIG. 9B, FIG. 11B is a sectional view taken along line NN' FIG. 12B is a cross-sectional view taken along line OO 'in FIG. 9, FIG. 12C is a modification of FIG. 12A, FIG. 12D is a cross- 13A is a sectional view taken along line LL 'in FIG. 9, FIG.
  • FIG. 13B is a sectional view taken along line PP' in FIG. 9
  • FIG. 13C is a modification of FIG. 13A, Referring to FIG. 9, as described above, a length of a plurality of first wiring lines 151 extending in a first direction (y-axis direction) Largest wiring line may be smaller, the area of overlapping with and electrically connected to the extended length than the smallest wiring lines and the semiconductor structure in the thickness direction (z axis direction) area.
  • the 1-1 wiring line 151-1 includes the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, And a 1-1d wiring line 151-1d.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d are arranged in order
  • the length extending in the first direction (y-axis direction) may be large.
  • the 1-1a wiring line 151-1a is the longest wiring line extending in the first direction (y-axis direction), and the 1-7 semiconductor structure 120-7, the 1- And may be electrically connected to the structure 120-8.
  • the 1-1c wiring line 151-1c is the smallest wiring line extending in the first direction (y-axis direction), and the 1-1st semiconductor structure 120-1, the 1-2 semiconductor And may be electrically connected to the structure 120-2.
  • the first wiring line according to the embodiment is formed by overlapping the semiconductor structures 120-7 and 120-8 electrically connected to the 1-1a wiring line 151-1a in the thickness direction (z-axis direction) S4 is smaller than the area of the region S1 overlapping the semiconductor structures 120-1, 120-2 electrically connected to the 1-1c wiring line 151-1c in the thickness direction (z-axis direction) .
  • the width of the extended wiring line in the second direction (x-axis direction) of the extended wiring line may be larger than the width of the smaller wiring line.
  • the resistance difference between the 1-1a wiring line 151-1a and the 1-1c wiring line 151-1c having the largest deviation of the length extending in the first direction (y-axis direction) is reduced, Can be reduced. Further, the light output difference caused by the current diffusion difference can be reduced.
  • the length of the first wiring line 151 according to the embodiment extends in the first direction (y-axis direction)
  • the area of the semiconductor structure which is electrically connected to the first wiring line 151 can be increased.
  • the 1-1 wiring line 151-1 includes the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151- 1c and 1-1d wiring lines 151-1d.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d are arranged in order
  • the length extending in the first direction (y-axis direction) may be large.
  • the 1-1a wiring line 151-1a is electrically connected to the 1-7 semiconductor structure 120-7 and the 1-8 semiconductor structure 120-8
  • the first semiconductor wiring structure 151-1b is electrically connected to the first to third semiconductor structures 120-3 and the first to fourth semiconductor structures 120-4
  • 1 semiconductor structure 120-1 and the 1-2 semiconductor structure 120-2 and the 1-1d wiring line 151-1d is electrically connected to the 1-5th semiconductor structure 120-5, And may be electrically connected to the 1-6 semiconductor structure 120-6.
  • the 1-1a wiring line 151-1a may have a region S4 overlapping the semiconductor structures 120-7 and 120-8 electrically connected thereto in the thickness direction.
  • the 1-1b wiring line 151-1b may have a region S2 overlapping with the electrically connected semiconductor structures 120-3 and 120-4 in the thickness direction.
  • the 1-1 c wiring line 151-1c may have a region S1 overlapping with the electrically connected semiconductor structures 120-1 and 120-2 in the thickness direction.
  • the 1-1 d wiring line 151-1d may have a region S3 overlapping with the electrically connected semiconductor structures 120-5 and 120-6 in the thickness direction.
  • the 1-1a wiring line 151-1a is connected to the semiconductor structures 120-7 and 120-8 which are electrically connected to each other in the thickness direction in the region S4 and the 1-1d wiring line 151-1d
  • the semiconductor structures 120-3 and 120-4 electrically connected to each other are electrically connected to the semiconductor structures 120-5 and 120-6 electrically connected to each other in the thickness direction, (S1) overlapping with the semiconductor structures 120-1 and 120-2, which are electrically connected to each other, in the thickness direction, The area can be reduced.
  • the area of the region S4 which overlaps the semiconductor structures 120-7 and 120-8 electrically connected to the 1-1a wiring line 151-1a in the thickness direction can be changed according to the size of the semiconductor structure. This is because the region 1-1 and the region 1-1b overlap the semiconductor structures 120-5 and 120-6 electrically connected to the 1-1d wiring line 151-1d in the thickness direction and the 1-1b wiring line 151-1b
  • the semiconductor structures 120-1 and 120-2 electrically connected to the semiconductor structures 120-3 and 120-4 electrically connected to each other and the region S2 and the 1-1c wiring line 151-1c overlapping in the thickness direction are electrically connected to each other.
  • the area S1 overlapping in the thickness direction is because the region 1-1 and the region 1-1b overlap the semiconductor structures 120-5 and 120-6 electrically connected to the 1-1d wiring line 151-1d in the thickness direction and the 1-1b wiring line 151-1b.
  • the area of the region S1 overlapping with the semiconductor structures 120-1 and 120-2 electrically connected to the 1-1c wiring line 151-1c in the thickness direction and the area of the 1-11a wiring line 151-1a The area ratio of the areas of the semiconductor structures 120-7 and 120-8 that are electrically connected to each other in the thickness direction may be 1: 3 to 1: 6.
  • the area of the region S1 overlapping with the semiconductor structures 120-1 and 120-2 electrically connected to the 1-1c wiring line 151-1c in the thickness direction and the area of the 1-11a wiring line 151-1a The area ratio of the areas of the semiconductor structures 120-7 and 120-8 which are electrically connected to each other in the thickness direction is larger than 1: There is a problem that the contact area of the first-second semiconductor structure 120-1 and the first-second semiconductor structure 120-2 with the first conductive type semiconductor layer is reduced.
  • the area of the region S1 overlapping with the semiconductor structures 120-1 and 120-2 electrically connected to the 1-1c wiring line 151-1c in the thickness direction and the area of the 1-1d wiring line 151-1d may be 1: 2 to 1: 3.
  • the optical output of the 1-1c wiring line 151-1c decreases .
  • the area ratio of the electrically connected semiconductor structures 120-5 and 120-6 to the area S3 overlapping in the thickness direction is larger than 1: 3, the electrical resistance of the 1-1a wiring line 151-1a There is a problem that is difficult to minimize.
  • the area ratio of the area of the electrically connected semiconductor structures 120-3 and 120-4 to the area S2 overlapping in the thickness direction may be 1: 1.05 to 1: 1.5.
  • the area ratio of the area of the electrically connected semiconductor structures 120-3 and 120-4 to the area S2 overlapping in the thickness direction is smaller than 1: 1.05, the deviation of the optical output due to the unevenness of the resistance reduction of the wiring line There is a growing problem.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, and the 1-1d wiring line 151-1d each include a region whose width increases in the second direction .
  • the 1-1a wiring line 151-1a, the 1-1d wiring line 151-1d, and the 1-1b wiring line 151-1b are arranged in the first direction length of the area where the width increases in the second direction Can also be reduced in order.
  • the first direction of the first wiring line 151 can be increased in the second direction so that the area of the first wiring line 151 overlapping with the electrically connected semiconductor structure becomes larger as the length of the first wiring line 151 extends in the first direction.
  • the difference in resistance between the wiring lines can be reduced by having different widths and areas according to the deviation of the length extending in the first direction.
  • the current diffusion difference through the first wiring line can be reduced, and the light output difference caused by the current diffusion difference can also be reduced.
  • the width W1 of the first semiconductor structure 120-1 in the second direction (x-axis direction) may be 250 ⁇ to 350 ⁇ .
  • the first, second, third, and fourth wiring lines 151-1a, 151b, 151-1c, 151-1d, The minimum width W3 in the two directions (x-axis direction) may be 50 mu m to 70 mu m.
  • the width W2 spaced in two directions (x-axis direction) may be 10 [mu] m to 20 [mu] m.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d may be 1: 3.5 to 1: 7.
  • the ratio of the width of the minimum width W3 in the second direction (x-axis direction) of the 1-1d wiring line 151-1d is smaller than 1: 3.5, the width of the first wiring line decreases and the resistance increases There is a limit.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d The width W2 spaced in the second direction (x-axis direction), the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c ) And the width of the minimum width W3 in the second direction (x-axis direction) of the (1-1) -th wiring line 151-1d is larger than 1: 7, Lt; / RTI >
  • the maximum width W4 of the 1-1a wiring line 151-1a may be 120 ⁇ to 150 ⁇ .
  • the maximum width W5 of the (1-1d) wiring line 151-1d may be 120 to 150 mu m.
  • the 1-1a wiring line 151-1a and the 1-1d wiring line 151-1d are arranged such that the width in the second direction is smaller than the maximum width of the 1-1a wiring line 151-1a It is possible to provide a greater resistance reduction than the 1-1a wiring line 151-1a.
  • the length L1 in the first direction (y-axis direction) of the region having the maximum width W4 of the 1-1b wiring line 151-1b may be 180 to 220 mu m.
  • the length L2 in the first direction (y-axis direction) of the region where the 1-1d wiring line 151-1d has the maximum width W5 may be 550 mu m to 600 mu m.
  • the 1-1d wiring line 151-1d is connected to the 1-1d wiring line 151- 1d, the region having the maximum width is larger than the region having the maximum width in the (1-1b) wiring line 151-1b, and the resistance difference of the wiring line can be reduced.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c and the 1-1d wiring line 151-1d are located on the left side And may be electrically connected to any one of the first to eighth semiconductor structures 120-1 to the first to eighth semiconductor structures 120-8 in the first column.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d may be electrically connected to two semiconductor structures that are continuous in a first direction (y-axis direction), respectively.
  • the semiconductor package according to the embodiment can drive (emit) a plurality of semiconductor structures with a 2-time PM (Passive Matrix).
  • the 1-1a wiring line 151-1a is arranged in the first column from the left, and can be electrically connected to the 1-7 semiconductor structure 120-7 and the 1-8 semiconductor structure 120-8 have. To this end, the 1-1a wiring line 151-1a may be disposed under the 1-1st semiconductor structure 120-1 to the 1-8 semiconductor structure 120-8.
  • the 1-1a wiring line 151-1a is formed so that a part thereof does not overlap with the first 1-1 semiconductor structure 120-1 through the 1-8 semiconductor structure 120-8 in the thickness direction (z-axis direction) .
  • the 1-1a wiring line 151-1a may extend in the lower direction and have a larger width in the second direction (x-axis direction).
  • the 1-1a wiring line 151-1a may include a first projection Pa and a second projection Pb. The first projecting portion Pa and the second projecting portion Pb can increase the width of the 1-1a wiring line 151-1a.
  • the first protrusion Pa may be disposed in the first semiconductor structure 120-6 in the third semiconductor structure 120-3.
  • the second projection Pb may be disposed in the 1-8 semiconductor structure 120-8 in the 1-6 semiconductor structure 120-6.
  • the 1-1a wiring line 151-1a can have a larger width and a reduced resistance.
  • the second projection Pb may be electrically connected to the first conductivity type semiconductor structure of the first-seventh semiconductor structure 120-7 and the first-eighth semiconductor structure 120-8. That is, the second protrusion Pb may overlap the first electrode of the first-seventh semiconductor structure 120-7 and the first-eighth semiconductor structure 120-8 in the thickness direction.
  • first projecting portion Pa can be overlapped with the 1-1b wiring line 151-1b in the first direction (y-axis direction).
  • the second projecting portion Pb is connected to the third projecting portion Pc of the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, -1d wiring line 151-1d.
  • the 1-1b wiring line 151-1b may be arranged in the second column from the left and electrically connected to the 1-5th semiconductor structure 120-5 and the 1-6 semiconductor structure 120-6. To this end, the 1-1b wiring line 151-1b may be disposed under the 1-1 semiconductor structure 120-1 to the 1-6 semiconductor structure 120-6. However, the 1-1b wiring line 151-1b may not be disposed under the 1-7 semiconductor structures 120-7 to the 1-8 semiconductor structures 120-8. Thus, the 1-1a wiring line 151-1a may include the second protrusion Pb under the 1-1st semiconductor structure 120-1 to the 1-8 semiconductor structure 120-8 And may be electrically connected to the first conductivity type semiconductor layer of the first 1-7 semiconductor structure 120-7 and the first 1-8 semiconductor structure 120-8.
  • the 1-1b wiring line 151-1b may include a third projection Pc.
  • the third protrusion Pc may be disposed in the first to third semiconductor structures 120-3 and the first to fourth semiconductor structures 120-4.
  • the third protrusions Pc are connected to the first electrodes of the first to third semiconductor structures 120-3 and 120-4 and are arranged to overlap in the thickness direction (z-axis direction) .
  • the third projection Pc is arranged in the first direction (the y-axis direction) along the 1-1C wiring line 151-1c, the fourth projection Pd of the 1-1d wiring line 151-1d, 1-1a wiring line 151-1a.
  • the 1-1 c wiring line 151-1c may be disposed under the first 1-1 semiconductor structure 120-1 and the 1-2 second semiconductor structure 120-1. Specifically, the 1-1c wiring line 151-1c is electrically connected to the first electrode of the 1-1 structure 120-1 and the 1-2 semiconductor structure 120-1, As shown in FIG. The 1-1 c wiring line 151-1c may extend in the first direction (y-axis direction) at the center of the 1-2 semiconductor structure 120-2. This can be applied to the case where the 1-1 wiring line 151-1 includes an even number of wiring lines. For example, when the 1-1 wiring line 151-1 includes an odd number of wiring lines, an odd number of wiring lines may be disposed under the semiconductor structure symmetrically with respect to one wiring line. However, if the 1-1 wiring line 151-1 includes an even number of wiring lines, it may be disposed under the semiconductor structure asymmetrically, as in the case of including the odd number of wiring lines.
  • the 1-1 c wiring line 151-1c is electrically connected to the 1-1 semiconductor structure 120-1 and the 1-2 semiconductor structure 120-1, the 1-3 semiconductor structure 120-1 -3) to the 1-8 semiconductor structure 120-8.
  • the region overlapping with the 1-1c wiring line 151-1c in the first direction (y-axis direction) The third projecting portion Pc of the 1-1b wiring line 151-1b, the second projecting portion Pb of the 1-1a wiring line 151-1a, the 1-1th wiring line 151-1d,
  • the fourth protrusion Pd of the second protrusion can be disposed.
  • the fourth protrusion Pd is connected to the first protrusion Pc and the first protrusion Pc of the 1-1 c wiring line 151-1c, the 1-1b wiring line 151-1d in the first direction (y-axis direction)
  • the second projection Pb of the first wiring line 151-1a is connected to the first protrusion Pc and the first protrusion Pc of the 1-1 c wiring line 151-1c, the 1-1b wiring line 151-1d in the first direction (y-axis direction)
  • the second projection Pb of the first wiring line 151-1a is connected to the first protrusion Pc and the first protrusion Pc of the 1-1 c wiring line 151-1c, the 1-1b wiring line 151-1d in the first direction (y-axis direction)
  • the second projection Pb of the first wiring line 151-1a is connected to the first protrusion Pc and the first protrusion Pc of the 1-1 c wiring line 151-1c, the 1-1b wiring line 151-1d in the
  • the first 1-1 wiring line 151-1 can have a large width in the second direction (x-axis direction) as the length becomes longer in the first direction (y-axis direction).
  • the first 1-1 wiring line 151-1 is formed so as to offset the resistance increasing along the length by the increase of the width, so that the first 1-1 semiconductor line 120-1 to the 1st 1-8 semiconductor structure 120-8 A similar level of current can be dissipated.
  • the light output from the plurality of semiconductor structures 120 can be maintained at a similar level.
  • the 1-1d wiring line 151-1d may be disposed under the 1-1st semiconductor structure 120-1 to the 1-6 semiconductor structure 120-6.
  • the 1-1nd wiring line 151-1d is electrically connected to the first electrode of the 1-5th semiconductor structure 120-5 to the 1-6 semiconductor structure 120-6, Axis direction).
  • the 1-1d wiring line 151-1d is connected to the 1-1c wiring line 151-1c and the 1-1b wiring line 151-1b in the first direction ) May be long.
  • the 1-1d wiring line 151-1d may have a length in the first direction (y-axis direction) smaller than the length of the 1-1a wiring line 151-1a.
  • the 1-1d wiring line 151-1d may include a fourth projection Pd.
  • the 1-1d wiring line 151-1d has a large resistance in the first direction (y-axis direction) next to the 1-1a wiring line 151-1a and has a large resistance, and the fourth protrusion 0.0 > Pd) < / RTI >
  • the 1-1C wiring line 151-1c may be disposed so as to overlap the first semiconductor structure 120-1 in the thickness direction (z-axis direction).
  • the 1-1C wiring line 151-1c is connected to the first conductivity type (first conductivity type) of the 1-1 to 1-2 < th > semiconductor structures 120-1 to 120-2 It may be electrically connected to the semiconductor layer 121 and may not extend to the first to third semiconductor structures 120-3 to 1-8 semiconductor structures 120-8.
  • the 1-1c wiring line 151-1c is connected to the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c,
  • the length in the first direction (y-axis direction) of the (1-1) -th wiring line 151-1d may be the smallest.
  • the 1-1c wiring line 151-1c is connected to the first end 151c-1c of the 1-1c wiring line 151-1c, the first connection 151b-1c, 1 through-holes 151a-1c.
  • the second-1 wiring line 152-1 may be arranged to be electrically connected to the second electrode 142 at a lower portion of the second electrode 142 of the first-second semiconductor structure 120-1. have.
  • the plurality of second-1-wire lines 152-1 may be spaced apart from each other, but may be electrically connected to each other.
  • the first insulating layer 161, the channel layer 130, the first electrode 141, the second electrode 142, the first insulating layer 161, the first insulating layer 161, the first insulating layer 161, -1 semiconductor structure 120-1 and the passivation layer 163 may be the same as those described in FIG. This can be applied to FIGS. 10A to 13D.
  • the lines 151-1c and 1-1d wiring lines 151-1d may be disposed under the first semiconductor structure 120-1.
  • the 1-2a wiring line 151-2a may be partially disposed under the 1-1 structure 120-1.
  • the width of the 1-1 st semiconductor structure 120-1 in the second direction (x-axis direction) and the widths of the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, -1c wiring line 151-1c and the 1-1d wiring line 151-1d in the second direction (x-axis direction) may be 1: 0.7 to 1: 0.9. This can be applied not only to Fig. 10B but also to Figs. 10D, 11B, 11D, 12B, 12D, 13B and 13D.
  • the semiconductor device package according to the embodiment can inject current into a plurality of semiconductor structures while minimizing the resistance of the wiring line.
  • a reflective layer 143 may be further included in the above-described semiconductor device package as described above.
  • the reflective layer 143 may be disposed under the second electrode 142.
  • the reflective layer 143 is located between the second electrode 142 and the wiring line (for example, the first wiring line 152), and can easily reflect the light generated in the active layer to the upper portion. Therefore, the light output can be improved.
  • the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d The width in the second direction (x-axis direction) is the width in the second direction (x-axis direction) of the region in which the first conductivity type semiconductor layer 121 is exposed by the channel layer 130 in each semiconductor structure 120, And a width of 1: 0.6 to 1: 0.9. With this structure, current injection into each first conductivity type semiconductor layer 121 can be facilitated through the first wiring line 151.
  • the 1-1b wiring line 151-1b may be arranged to overlap with the 1-3 semiconductor structure 120-3 in the thickness direction (z-axis direction).
  • the 1-1b wiring line 151-1b is connected to the first conductive semiconductor layer 120-1 of the first to fourth semiconductor structures 120-3 to 120-4 in the same column, And may not extend to the first to fifth semiconductor structures 120-5 to the first to eighth semiconductor structures 120-8.
  • the 1-1b wiring line 151-1b has a larger length in the first direction (y-axis direction) than the 1-1c wiring line 151-1c, And the (1-1) -d wiring line 151-1d in the first direction (y-axis direction).
  • the 1-1b wiring line 151-1b is connected to the first end 151c-1b of the 1-1b wiring line 151-1b, the first connecting portion 151b-1b, 1 through-holes 151a-1b.
  • the second to third wiring line 152-3 may be arranged to be electrically connected to the second electrode 142 at a lower portion of the second electrode 142 of the first to third semiconductor structure 120-3 have.
  • a plurality of the second to third wiring lines 152-3 may be seen as being spaced apart from each other, but they are electrically connected.
  • the line 151-1d may be disposed under the first semiconductor structure 120-1.
  • the first wiring line 151-1a may include a first projection Pa. As described above, since the first 1-1 wiring line 151-1a has a large length in the first direction (y-axis direction) in the same row, the first 1-1 wiring line 151-1a is arranged in the second direction (x- The width can be turned on to reduce the resistance of the wiring line.
  • the 1-1b wiring line 151-1b may be electrically connected to the first conductive type semiconductor layer 121 of the 1-3th semiconductor structure 120-3 via the third protrusion Pc.
  • the 1-2a wiring line 151-2a may be partially disposed under the 1-1 structure 120-1.
  • the 1-1d wiring line 151-1d may be arranged to overlap with the 1-5th semiconductor structure 120-5 in the thickness direction (z-axis direction).
  • the 1-1 d wiring line 151-1d is connected to the first conductivity type semiconductor layer 120-1 through 120-6 of the 1-5th to 1-6th semiconductor structures 120-5 through 120-6 in the same column, And may not extend to the first-seventh semiconductor structures 120-7 to the 1-8 semiconductor structures 120-8.
  • the 1-1d wiring line 151-1d is longer in the first direction (y-axis direction) than the 1-1c wiring line 151-1c and the 1-1b wiring line 151-1b , The length may be smaller in the first direction (y-axis direction) than the 1-1a wiring line 151-1a.
  • the 1-1nd wiring line 151-1d is connected to the first end 151c-1d of the 1-1d wiring line 151-1d, the first connection 151b-1d, 1 through-holes 151a-1d.
  • the second 2-5 wiring line 152-5 may be arranged to be electrically connected to the second electrode 142 under the second electrode 142 of the 1-5 semiconductor structure 120-5 have.
  • the plurality of second 2-5 wiring lines 152-5 are seen as being spaced apart from each other, but are electrically connected.
  • the reflective layer 143 may be further included in the above-described semiconductor device package as described above.
  • the reflective layer 143 may be disposed under the second electrode 142.
  • the reflective layer 143 is located between the second electrode 142 and the wiring line (for example, the first wiring line 152), and can easily reflect the light generated in the active layer to the upper portion. Therefore, the light output can be improved.
  • the 1-1a wiring line 151-1a and the 1-1d wiring line 151-1d of the first wiring line 151-1 are connected to the 1-1th semiconductor May be disposed under the structure 120-1.
  • the first wiring line 151-1a may include a first projection Pa. As described above, since the first 1-1 wiring line 151-1a has a large length in the first direction (y-axis direction) in the same row, the first 1-1 wiring line 151-1a is arranged in the second direction (x- The width can be turned on to reduce the resistance of the wiring line.
  • the 1-1nd wiring line 151-1d may be electrically connected to the first conductivity type semiconductor layer 121 of the 1-5th semiconductor structure 120-5 through the fourth protrusion Pd.
  • the 1-2a wiring line 151-2a may be partially disposed under the 1-1 structure 120-1.
  • the reflective layer 143 may further include the above-described semiconductor element package as described above.
  • the reflective layer 143 may be disposed under the second electrode 142.
  • the reflective layer 143 is located between the second electrode 142 and the wiring line (for example, the first wiring line 152), and can easily reflect the light generated in the active layer to the upper portion. Therefore, the light output can be improved.
  • the 1-1a wiring line 151-1a may be arranged to overlap with the 1-5th semiconductor structure 120-5 in the thickness direction (z-axis direction).
  • the 1-1a wiring line 151-1a is connected to the first conductive type semiconductor layer 120-1 of the 1-7 semiconductor structures 120-7 through 120-8 in the same column, (Y-axis direction) with respect to the 1-1b wiring line 151-1b to the 1-1c wiring line 151-1c, as shown in FIG.
  • the 1-1a wiring line 151-1a is connected to the 1-1c wiring line 151-1c, the 1-1b wiring line 151-1b, and the 1-1d wiring line 151-1d
  • the length may be large in the first direction (y-axis direction).
  • the 1-1a wiring line 151-1a is connected to the first end 151c-1a of the 1-1a wiring line 151-1a, the first connection 151b-1a, 1 through-hole 151a-1a.
  • the second 2-7 wiring line 152-7 may also be arranged to be electrically connected to the second electrode 142 at the bottom of the second electrode 142 of the 1-7 semiconductor structure 120-7. have.
  • a plurality of second to seventh wiring lines 152-7 may be seen as being spaced apart from each other, but they are electrically connected.
  • the 1-1a wiring line 151-1a of the first wiring line 151-1 may be disposed under the 1-1st semiconductor structure 120-1 .
  • the 1-1 wiring line 151-1a may include a first protrusion Pa and a second protrusion Pb. As described above, since the 1-1 wire 151-1a has a large length in the first row (y-axis direction) in the same row, the first 1-1 wire 151-1a is connected to the first wire 1b through the first and second protrusions Pa, The width in the two directions (x-axis direction) can be turned on to reduce the resistance of the wiring line.
  • the second projection Pb may be electrically connected to the first electrode 141 of the first-seventh semiconductor structure 120-7.
  • the 1-2a wiring line 151-2a may be partially disposed under the 1-1 structure 120-1.
  • the reflective layer 143 may further include a reflective layer 143 in the above-described semiconductor device package as described above.
  • the reflective layer 143 may be disposed under the second electrode 142.
  • the reflective layer 143 is located between the second electrode 142 and the wiring line (for example, the first wiring line 152), and can easily reflect the light generated in the active layer to the upper portion.
  • 14 is a conceptual view of a semiconductor device package according to still another embodiment.
  • a semiconductor package 1000 includes a package substrate 1210, a solder 1220, pads 1231 and 1232, wires 1241 and 1242, and a semiconductor device package 100, . ≪ / RTI >
  • the semiconductor device package 100 may have the same structure as that described above. 2, the semiconductor device package 100 includes a plurality of semiconductor structures 120, a plurality of first pads 181 (see FIG. 4) And a plurality of second pads 182.
  • the semiconductor device package 100 including a plurality of semiconductor elements may be mounted on the package substrate 1210 by the substrate 170 (Figs. 2 and 3). That is, a plurality of semiconductor structures may be mounted at one time by one substrate 170, rather than the individual elements being disposed on the support substrate and each mounted on the package substrate 1210. Accordingly, the supporting substrate, the pad, the wire and the solder for mounting the individual elements can be omitted, and the bonding interface and the heat radiation path can be reduced, so that the thermal resistance can be minimized.
  • wire bonding between the discrete element and the support substrate and bonding between the support substrate and the package substrate may be omitted. Therefore, the space required for mounting can be saved, and the enlargement of the light emitting area and the processability can be improved.
  • the semiconductor device package 100 may be mounted on the package substrate 1210.
  • the package substrate 1210 may include a plurality of circuit patterns. Accordingly, the driving of the plurality of semiconductor structures 120 of the semiconductor device package 100 can be controlled.
  • Solder 1220 may be disposed between the package substrate 1210 and the semiconductor device package 100. That is, the semiconductor device package 100 can be stably placed on the package substrate 1210 by the solder 1220.
  • the pads 1231 and 1232 may include a first pad 1231 and a second pad 1232.
  • the first and second pads 1231 and 1232 may be connected to the circuit pattern of the package substrate 1210.
  • the wires 1241 and 1242 may include a first wire 1241 and a second wire 1242.
  • the first wire 1241 may electrically connect the first pad 1231 of the package substrate 1210 and the first pad of the semiconductor device package 100.
  • the second wire 1242 may electrically connect the second pad 1232 of the package substrate 1210 and the second pad of the semiconductor device package 100.
  • the first and second pads 1231 and 1232 and the first and second wires 1241 and 1242 of the package substrate 1210 may be provided in plurality as in the first and second pads of the semiconductor device package 100 .
  • the first pad (or the second pad) of the semiconductor device package 100 may be connected to a plurality of semiconductor structures.
  • the first pad (or the second pad) of the semiconductor device package 100 is electrically connected to the first pad 1231 (or the second pad 1231) of the package substrate 1210 by the first wire 1241 (or the second wire 1242) Pad 1232).
  • one pad of the package substrate 1210 may be connected to a plurality of semiconductor structures.
  • the pads 1231 and 1232 are connected to a plurality of semiconductor structures rather than a single semiconductor structure, thereby saving space and simplifying the process.
  • 15A to 15M are views showing a method of manufacturing the semiconductor device package according to the embodiment in order.
  • a step of preparing a substrate 110 and forming a semiconductor structure 120 on the substrate 110 may be performed. That is, the first conductivity type semiconductor layer 121, the active layer 123, and the second conductivity type semiconductor layer 122 may be sequentially grown on the substrate 110.
  • the substrate 110 may comprise a light-transmitting, conductive or insulating substrate.
  • the substrate 110 may be a material suitable for semiconductor material growth or a carrier wafer.
  • the substrate 110 may be formed of a material selected from the group consisting of sapphire (Al 2 O 3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge and Ga 2 O 3.
  • the semiconductor structure 120 includes a first conductivity type semiconductor layer 121, a second conductivity type semiconductor layer 122, and an active layer 130 disposed between the first conductivity type semiconductor layer 121 and the second conductivity type semiconductor layer 122.
  • the semiconductor structure 120 may be grown by a vapor deposition method such as MOCVD (Metal Organic Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy), or HVPE (Hydride Vapor Phase Epitaxy).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • HVPE Hydride Vapor Phase Epitaxy
  • the present invention is not limited thereto.
  • a step of forming a first hole H1 by mesa etching a part of the semiconductor structure 120 may be performed.
  • the first recess R 1 may be formed to have a certain depth from the second conductivity type semiconductor layer 122.
  • the first recess R 1 may be formed to a partial region of the first conductive semiconductor layer 121. That is, a part of the second conductivity type semiconductor layer 122, the active layer 123, and the first conductivity type semiconductor layer 121 may be etched.
  • a step of forming a channel layer 130 on the semiconductor structure 120 may be performed.
  • the channel layer 130 may be formed only in a part of the semiconductor structure 120. That is, the channel layer 130 may expose a part of the first conductivity type semiconductor layer 121 and the second conductivity type semiconductor layer 122.
  • the channel layer 130 may cover a part of the first recess R1.
  • the channel layer 130 may cover a portion of the second conductive type semiconductor layer 122 adjacent to the first recess Rl.
  • the channel layer 130 may expose a part of the first conductivity type semiconductor layer 121 through another hole in the first recess Rl.
  • a first electrode 141 to be described later may be disposed in the first recess R1.
  • the channel layer 130 may expose a portion of the second conductivity type semiconductor layer 122 through the first hole H1. That is, the first hole H1 may be a region where the channel layer 130 of the second conductivity type semiconductor layer 122 is not formed.
  • a second electrode 142 to be described later may be disposed in the first hole H1.
  • the first hole H1 may be formed by forming a channel layer 130 on the second conductive type semiconductor layer 122, and then etching a part of the channel layer 130.
  • the channel layer 130 may be formed only in a part of the second conductive type semiconductor layer 122 after covering the region where the first hole H1 is to be formed with a mask or the like.
  • the present invention is not limited to these methods.
  • a step of arranging the first electrode 141 and the second electrode 142 in the holes formed in the first hole H1 and the first recess Rl may be performed.
  • the first electrode 141 may be disposed in the first recess R1.
  • the first electrode 141 may be disposed in another hole through the channel layer 130 of the first recess Rl.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 121.
  • the second electrode 142 may be disposed in the first hole H1.
  • the second electrode 142 may be electrically connected to the second conductive type semiconductor layer 122 exposed through the first hole H1.
  • the second electrodes 142 are shown as being spaced apart from each other in the drawing, they may be substantially connected to each other. That is, a hole may be formed in the second electrode 142 so that the two second electrodes are seen to be separated from each other in a cross-sectional view.
  • a step of disposing the second wiring line 152 on the second electrode 142 may be performed.
  • the second wiring line 152 may extend in a direction toward the side surface of the substrate 110.
  • the second wiring line 152 may include a second end 152c extending to an upper portion of the channel layer 130 disposed at an end of the substrate 110.
  • the second end 152c may overlap with the channel layer 130 in a direction perpendicular to the substrate 110.
  • the second wiring line 152 and the pads may be electrically connected by the second end 152c. Therefore, the end of the second wiring line 152 can be easily connected to the second pad.
  • a step of disposing the first insulating layer 161 to cover the channel layer 130, the first electrode 141, the second electrode 142, and the second wiring line 152 is performed .
  • the second wiring line 152 and the first wiring line 151 to be described later can be electrically insulated by the first insulating layer 161.
  • the first wiring line 151 may include a first penetrating portion 151a, a first connecting portion 151b, and a first end portion 151c.
  • the first penetrating portion 151a may extend from the first electrode 141 toward one surface of the first insulating layer 161.
  • the first connection portion 151b may be bent from the first penetration portion 151a and extend along one side of the first insulation layer 161.
  • the first end 151c may extend in a direction toward the end of the substrate 110. [ Therefore, the first end 151c of the first wiring line 151 can be easily connected to a pad to be described later.
  • the first penetrating portion 151a may be disposed to penetrate the first insulating layer 161 and the first connecting portion 151b may be disposed on one side of the first insulating layer 161.
  • a hole may be formed from one surface of the first insulating layer 161 toward the first electrode 141, and the first region 151a may be disposed in the hole.
  • the first end 151c may extend to the top of the channel layer 130 disposed at the end of the substrate 110. [ That is, the first end 151c may be overlapped with the channel layer 130 in a direction perpendicular to the substrate 110.
  • the first wiring line 151 and the pad may be electrically connected by the first end 151c.
  • the second insulation layer 162 may be disposed to cover the first insulation layer 161 and the first wiring line 151.
  • the insulation and protection of the first wiring line 151 can be performed by the second insulation layer 162.
  • a step of bonding the ceramic substrate 170 on the second insulating layer 162 may be performed.
  • the first bonding layer 171a may be disposed on the ceramic substrate 170
  • the second bonding layer 171b may be disposed on the second insulating layer 162. That is, the second insulating layer 162 and the ceramic substrate 170 can be bonded by bonding the first and second bonding layers 171a and 171b.
  • a step of detaching the substrate 110 from the semiconductor structure 120 may be performed.
  • the substrate 110 may be removed by laser lift off (LLO) using an excimer laser or the like.
  • LLO laser lift off
  • the substrate 110 can absorb energy and be decomposed. That is, gas molecules of the substance included in the substrate 110 are generated, and the substrate 110 and the semiconductor structure 120 can be separated from each other.
  • the semiconductor structure 120 can be supported by the ceramic substrate 170.
  • heat generated in the laser lift-off process can be effectively released by the ceramic substrate 170.
  • the sides of the semiconductor structure 120 may be etched. Specifically, the edge portion of the semiconductor structure 120 corresponding to the edge portion of the substrate 170 may be etched.
  • the etching may be performed so as to stop the etching when the material forming the channel layer 130 is detected by the end point detection method.
  • the first wiring line 151 and the second wiring line 152 may be disposed under the exposed channel layer 130. That is, the etching position can be adjusted so that the channel layer 130 and the first and second end portions 151c and 152c of the first and second wiring lines 151 and 152 are disposed under the etched region S have.
  • the channel layer 130 may protect structures located below the channel layer 130 during etching of the semiconductor structure 120 to minimize damage that may occur during the fabrication process.
  • the first pad 181 and the second pad 182 to be described later can be easily connected to the first and second end portions 151c and 152c disposed under the etched region S, respectively.
  • the step of FIG. 15J may be performed by placing the substrate 170 at the bottom.
  • the semiconductor structure 9120 is supported by the substrate 170 so that the processes described later can be performed smoothly.
  • semiconductor structures 120 are shown as being arranged in one figure, a plurality of semiconductor structures 120 may be provided substantially (see FIG. 4).
  • an isolation process can be performed along with the etching of the side of the semiconductor structure 120.
  • the semiconductor structure 120 can be partitioned into a plurality of parts.
  • one semiconductor structure 120 can be isolated to a plurality of semiconductor structures in chip units.
  • the plurality of semiconductor structures may be spaced apart from each other by a predetermined distance.
  • first to two wiring lines 151 and 152 electrically connected to one or two first and second conductive semiconductor layers 121 and 122 may be provided in plural.
  • Each of the first and second wiring lines 151 and 152 may be electrically connected to the plurality of semiconductor structures 120. 15E and 15G, the first and second wiring lines 151 and 152 are formed one by one, but actually, as described above, the plurality of first to second wiring lines 151 and 152, which are connected to the semiconductor structures of the plurality of chip units, Lines 151 and 152 may be provided.
  • a step of forming a concave-convex structure T on the semiconductor structure 120 may be performed.
  • the concave-convex structure T can be formed on the first conductivity type semiconductor layer 121.
  • the light extraction efficiency of the semiconductor device package 100 can be improved by the concavoconvex structure T.
  • a passivation layer 163 is disposed on the semiconductor structure 120 and the exposed channel layer 130, and a portion of the end portions 151c and 152c of the wiring lines 151 and 152 is exposed
  • the steps of forming the holes H2-1 and H2-2 may be performed. At this time, the holes H2-1 and H2-2 may be formed by etching from the etching region S.
  • the semiconductor structure 120 can be insulated and protected through the passivation layer 163.
  • the passivation layer 163 may also include a concave-convex structure by the concave-convex structure of the semiconductor structure 120.
  • the second-1 hole H2-1 may be formed to expose the first end 151c, and the second-2 hole H2-2 may be formed to expose the second end 152c. have. That is, the (2-1) hole H2-1 may be formed by etching the channel layer 130 and the first insulating layer 161 from the passivation layer 163. The second-second hole H2-2 may be formed by etching the channel layer 130 from the passivation layer 163. [
  • each of the first and second pads 181 and 182 may include first regions 181a and 182a and second regions 181b and 182b.
  • the first areas 181a and 182a may be disposed in the 2-1 and 2-2 holes H2-1 and H2-2, respectively. That is, the second regions 181b and 182b are formed in the first regions 181a and 182a disposed in the first and second holes H2-1 and H2-2, As shown in Fig.
  • the first region 181a of the first pad 181 may be electrically connected to the first end 151c of the first wiring line 151. [ The first region 181a may pass through the first insulating layer 161, the channel layer 130, and the passivation layer 163. The second region 181b of the first pad 181 may protrude outward from the passivation layer 163 and be disposed on the side of the semiconductor structure 120.
  • the first region 182a of the second pad 182 may be electrically connected to the second end 152c of the second wiring line 152. [ The first region 182a may pass through the channel layer 130 and the passivation layer 163. The second region 182b of the second pad 182 may protrude outward from the passivation layer 163 and be disposed on the side of the semiconductor structure 120.
  • first and second pads 181 and 182 are disposed one by one, the first and second pads 181 and 182 may be substantially the same as the semiconductor structure 120 and the first and second wiring lines 151 and 152, respectively.
  • a large-sized semiconductor structure can be formed and isolated on the substrate 170 into the semiconductor structure 120 of the chip unit.
  • the periphery of the semiconductor structure corresponding to the periphery of the substrate 170 may be etched together, and the first and second pads 181 and 182 may be disposed in the area where the semiconductor structure is etched.
  • the first and second wiring lines 151 and 152 electrically connected to the semiconductor structure 120 may be extended to a lower portion of the etched region. Therefore, the connection of the first and second pads 181 and 182 and the wiring line can be facilitated.
  • a plurality of semiconductor structures 120 may be disposed on one substrate 170, and a plurality of first and second pads 181 and 182 may be disposed along the periphery of the substrate 170. At this time, one of the first and second pads 181 and 182 may be electrically connected to the plurality of semiconductor structures 120.
  • the first and second wiring lines 151 and 152 may be formed between the semiconductor structure 120 and the substrate 170.
  • the wire bonding for connecting the individual chips (semiconductor elements) to the substrate and the package substrate can be omitted, and the package can be miniaturized.
  • the process can be shortened and the processability can be improved.
  • the semiconductor area can be further enlarged by saving unnecessary space.
  • 16 to 18 are views for explaining a passive matrix driving method according to the embodiment.
  • the first driver applies a first control signal to the selected data line DL.
  • the second driver may apply the second control signal to the scan line SL.
  • the plurality of semiconductor structures 120 may include a display area DP. Also, as mentioned above, the display area DP may include the pixels PX, which are the semiconductor structures 120. [
  • the display area DP may be divided into a plurality of divided display areas DP1 and DP2 according to the number of time division by the scan line SL.
  • the divided display areas DP1 and DP2 may include the same scan line SL as the time division number corresponding to the structure of the semiconductor device package 100, respectively.
  • the time division number corresponding to the structure of the semiconductor device package 100 may be the number of semiconductor structures connected to one data line DL.
  • the scan line SL may include a group scan line divided by the same number of scan lines as the number of time division.
  • the first group scan line may include a first scan line SL1 and a second scan line SL.
  • the second control signal may be applied to the scan lines SL in different time periods during one frame FR.
  • one frame FR means the time when the image data is displayed through the display area DP.
  • one frame (FR) is 60 Hz and 1/60 (s), but the present invention is not limited to this frequency, and can be variously changed depending on the display device.
  • the first divided display region DP1 and the second divided display region DP2 may each include two scan lines SL.
  • the first divided display area DP1 includes a first scan line SL1 and a second scan line SL2
  • a second divided display area DP2 includes a third scan line SL3, 4 scan lines SL4.
  • one scan line in the first divided display area DP1 and one scan line in the second divided display area DP2 can receive the second control signal in the first time frame in one frame (FR) have.
  • the other scan line in the first divided display area DP1 and the other scan line in the second divided display area DP2 are connected to each other in a second time period (e.g., one in the case of two time division)
  • the second control signal may be applied in the frame FR in a time period other than the first time period).
  • the same second control signal may be applied to one scan line in the second divided display area DP2. That is, the second control signal may be applied to one of the plurality of divided display areas DP through one scan line for each time division.
  • the second control signal may be sequentially applied to the scan lines for each divided display region DP.
  • the first control signal is applied to the first scan line SL1 and the third scan line SL3 of the first group scan line GSL1 in the first time period and the second control signal is applied to the second group scan line GSL2
  • the second scan line SL2 and the fourth scan line SL4 may be applied with the second control signal in the second time period. This also applies to other group scan lines.
  • the second scan line SL2 and the third scan line SL2 are turned on during the second time period, And the second control signal may be respectively applied to the line SL3.
  • the display device can display image data applied by a passive matrix method through the semiconductor structure 120.
  • the number of the scan lines SL, the data lines DL and the display regions DP can be changed in accordance with the number of the semiconductor structures 120 of the semiconductor device package as described above, can be changed.
  • FIG. 18 shows only a partial region of the semiconductor device package according to the embodiment, and the scan line SL may include a first scan line SL1 to an eighth scan line SL8 .
  • the data line may include 16 data lines. Here, it is described based on the reference, but the number is not limited thereto.
  • the first scan line SL1 is connected to the first data line DL1-1, the second data line DL2-1, the third data line DL3-1, (DL4-1) and the semiconductor structure 120, respectively.
  • the 1-1 data line DL1-1 may be electrically connected to the 1-1a wiring line 151-1a described above.
  • the 2-1th data line DL2-1, the 3-1th data line DL3-1 and the 4-1th data line DL4-1 are the 1-2a wiring line 151-2a.
  • the second scan line SL2 is connected to the first data line DL1-1, the second data line DL2-1, the third data line DL3-1, (DL4-1) and the semiconductor structure 120, respectively.
  • the 1-1 data line DL1-1 may be electrically connected to the 1-1a line 151-1a.
  • the 2-1th data line DL2-1, the 3-1th data line DL3-1 and the 4-1th data line DL4-1 are also connected to the 1-2a wiring line 151 -2a).
  • the first to third wiring lines 151-3a and the first to fourth wiring lines 151-4a are also connected to the 1-2a wiring line 151 -2a.
  • the 1-1 data line DL1-1, the 2-1th data line DL2-1, the 3-1th data line DL3-1, and the 4-1 data line DL4-1 Each of which may be electrically connected to a semiconductor structure 120 connected to two scan lines (SL1, SL2).
  • This structure can be similarly applied to the third to eighth scan lines SL3 to SL8.
  • one data line can be electrically connected to two scan lines through the semiconductor structure.
  • the two scan lines may be provided with the second control signal in different time periods in one frame FR.
  • FIG. 20 is a diagram showing an example of 1-time division
  • FIG. 21 is a diagram showing another example of 1-time division
  • FIG. 22 is a time- Fig.
  • the time division of the display apparatus may include receiving data (S510) and determining a time division according to input data (S520).
  • the display device can receive data from an external device (S510).
  • the data may be image data of one frame, and the display device may emit each pixel according to the image data.
  • the controller may determine the time division according to the input data (S520).
  • the display apparatus according to the embodiment can display the image data in one time division.
  • the display device according to the embodiment can emit light of a semiconductor structure whose number of time division is reduced, thereby improving the luminous flux.
  • the step S520 of determining the time division includes determining whether the semiconductor structure is entirely on or off (S521), and determining whether a signal can be applied to the data line corresponding to the group scan line (S523) .
  • the controller can determine whether the entire semiconductor structure is on or off (S521). If the semiconductor structure is entirely on or off, the controller can determine the number of time division to be one.
  • the semiconductor structure may be totally off (non-emitting).
  • a second control signal is applied to all the scan lines SL1 and SL2 in the same group scan line, and a first control signal is applied to the data lines DL1-1 and DL1-2 .
  • the semiconductor structure may be entirely on (light emitting).
  • the second control signal is applied to the semiconductor structure through the scan lines SL1 and SL2 for one frame, the image data can be displayed. Accordingly, in the case of the whole lighting (on or off), the second control signal is applied to all the scan lines over one frame during one frame, so that the one-time-division driving can be performed.
  • the semiconductor structure is not entirely on or off, it can be determined whether a signal can be applied to the data line corresponding to the group scan line (S523).
  • a signal can be applied to the data line corresponding to the group scan line, the number of time division is determined to be one, and the display device can drive in one-hour division within the frame (S524).
  • a signal may be applied to a data line corresponding to a group scan line.
  • the first signal can be applied to only one of the data lines DL1-1 and DL1-2. That is, even if the second control signal is applied to the semiconductor structure through the scan lines SL1 and SL2 for one frame, the semiconductor structure arranged in the column in one frame can emit light. As a result, one-time-divisional driving is possible, so that the controller can determine the number of time division to be one.
  • the controller can determine the number of time division to be two (S525).
  • a signal can not be applied to the data line corresponding to the group scan line.
  • the first control signal is applied to any one of the two data lines DL1-1 and DL1-2.
  • the semiconductor structure connected to the applied data line can emit light. Accordingly, when the image data is displayed for one frame, the controller can determine the number of time division to be two when the signal can not be applied to the data line corresponding to the group scan line.
  • 23 is a view for explaining the effect of the display device according to the embodiment.
  • a luminous flux (y-axis) according to an average current (x-axis) injected into a semiconductor structure in two-time division (a) and four-division division (b) is shown.
  • the average current injected into the semiconductor device package is the same, but in case of 2-time division (a) .
  • current is injected in one of the four time periods in one frame to one scan line.
  • the peak current per scan line in the case of 4-hour division (b) can be twice the peak current per scan line in the case of 2-time division.
  • the display device can reduce the number of time division cases in some cases and increase the light flux.
  • the semiconductor device package may be used as a light source of a lighting system, or as a light source of an image display device or a lighting device. That is, the semiconductor device package can be applied to various electronic devices arranged in a case to provide light. Illustratively, when a semiconductor device package and an RGB phosphor are mixed and used, white light with excellent color rendering (CRI) can be realized.
  • CRI color rendering
  • the above-described semiconductor device package is composed of a light emitting device package and can be used as a light source of an illumination system, for example, as a light source of a video display device or a lighting device.
  • When used as a backlight unit of an image display apparatus can be used as an edge type backlight unit or a direct-type backlight unit, and can be used as a light source or a bulb type when used as a light source of a lighting apparatus, As shown in FIG.

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Abstract

제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층; 상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및 상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함하고, 상기 복수 개의 제1 배선 라인 중 제1 방향으로 연장된 길이 가장 긴 라인은 상기 연장된 길이가 가장 짧은 라인보다 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적이 큰 반도체 소자 패키지를 개시한다.

Description

표시 장치
실시예는 표시 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
자동차 헤드 라이트의 경우, 다수의 발광 소자(칩)를 패키지로 구성하여 사용될 수 있다. 특히, 최근에는 다수의 칩의 독립 점등이 가능한 헤드 라이트에 대한 관심이 높아지고 있는 추세이다.
이 때, 다수의 칩을 하나의 광원처럼 보이게 하기 위하여 칩 간격을 최소화해야 하나, 쇼트 등의 문제가 발생할 수 있다. 또한, 개별 칩을 와이어 본딩 등에 의하여 기판에 실장하기 때문에, 이를 위한 공간의 필요로 개별 칩 및 패키지의 크기를 소형화하기 어렵다는 문제가 있다. 또한, 광속이 저하되는 문제가 존재한다.
실시예는 구동이 용이한 표시 장치를 제공한다.
또한, 저항이 감소된 표시 장치를 제공한다.
또한, 전류 스프레딩이 균일한 표시 장치를 제공한다.
또한, 광속이 개선된 표시 장치를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자 패키지는 기판; 및 상기 기판의 중앙에 배치되는 복수 개의 반도체 구조물을 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인; 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인; 상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층; 상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및 상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함하고, 상기 복수 개의 제1 배선 라인 중 상기 제1 방향으로 연장된 길이 가장 긴 라인은 상기 연장된 길이가 가장 짧은 라인보다 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적이 크다.
상기 복수 개의 제1 배선 라인은 상기 제1 방향으로 연장된 길이가 길수록 상기 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적도 클 수 있다.
상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고,
상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함할 수 있다.
상기 제1 끝단부 및 제2 끝단부는 상기 기판의 가장자리부를 향하여 상기 반도체 구조물의 테두리보다 더 돌출되어 배치될 수 있다.
상기 복수 개의 제1 배선 라인은,
상기 제1 방향으로 연속된 복수 개의 반도체 구조물 하부에 배치된 제1-1a 배선 라인, 제1-1b 배선 라인 및 제1-1c 배선 라인 및 제1-1d 배선 라인;을 포함하고,
상기 제1-1a 배선 라인, 상기 제1-1b 배선 라인, 제1-1c 배선 라인 및 제1-1d 배선 라인은,
상기 제2 방향으로 순서대로 배치되고, 상기 제1 방향으로 길이는 상기 1-1a 배선 라인, 상기 제1-1d 배선 라인, 상기 제1-1b 배선 라인 및 상기 제1-1c 배선 라인 순으로 크고,
상기 제2 방향으로 길이는 상기 1-1a 배선 라인, 상기 제1-1d 배선 라인, 상기 제1-1b 배선 라인 및 상기 제1-1c 배선 라인 순으로 클 수 있다.
상기 제1-1a 배선 라인은,
상기 제1 방향으로 연속된 복수 개의 반도체 구조물과 상기 두께 방향으로 중첩되며 상기 제2 방향으로 돌출된 제1 돌출부 및 제2 돌출부를 포함할 수 있다.
상기 제1 돌출부는 상기 제1 방향으로 상기 제1-1b 배선 라인과 중첩되고,
상기 제2 돌출부는 상기 제1 방향으로 상기 제1-1b 배선 라인, 상기 제1-1c 배선 라인 및 상기 제1-1d 배선 라인과 중첩될 수 있다.
상기 제1-1b 배선 라인은,
상기 제2 방향으로 돌출된 제3 돌출부를 포함하고,
상기 제3 돌출부는 상기 제1 방향으로 상기 제1-1c 배선 라인, 상기 제1-1d 배선 라인 및 상기 제1-1a 배선 라인과 중첩될 수 있다.
상기 제1-1d 배선 라인은,
상기 제2 방향으로 돌출된 제4 돌출부를 포함하고,
상기 제4 돌출부는 상기 제1 방향으로 상기 제1-1c 배선 라인, 상기 제1-1b 배선 라인 및 상기 제1-1a 배선 라인과 중첩될 수 있다.
상기 반도체 구조물의 제2 방향으로 최대 폭은 상기 반도체 구조물과 제2 방향으로 중첩된 제1 배선 라인의 제2 방향으로 최대 폭과 폭의 비가 1:0.7 내지 1:0.9일 수 있다.
상기 제1 패드는, 상기 제1 절연층을 관통하여 상기 제1 끝단부와 전기적으로 연결되는 제1 영역; 및 상기 제1 영역으로부터 연장되어 상기 기판의 가장자리부 상에 돌출되는 제2 영역을 포함할 수 있다.
상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층을 더 포함할 수 있다.
상기 제1 전극은 상기 채널층에 의하여 노출된 상기 제1 도전형 반도체층에 배치되고,
상기 제2 전극은 상기 채널층에 의하여 노출된 상기 제2 도전형 반도체층 상에 각각 이 배치될 수 있다.
상기 제1 패드, 채널층 및 제1 끝단부는 상기 기판의 가장자리부에서 상기 두께 방향으로 서로 중첩되고,
상기 제2 패드, 채널층 및 제2 끝단부는 상기 기판의 가장자리부에서 상기 두께 방향으로 서로 중첩될 수 있다.
상기 제1 절연층은 상기 채널층 및 제2 배선 라인을 덮도록 배치될 수 있다.
상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고,
상기 복수 개의 반도체 소자는 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치될 수 있다.
실시예에 따른 표시 장치는 기판; 상기 기판 상에 매트릭스 타입으로 배치된 복수 개의 반도체 구조물; 상기 반도체 구조물과 전기적으로 연결되고 열로 배치된 복수 개의 제1 배선 라인; 및 상기 반도체 구조물과 전기적으로 연결되고 행으로 배치된 복수 개의 제2 배선 라인;을 포함하는 반도체 소자 패키지; 상기 복수 개의 제1 배선 라인과 연결된 복수 개의 데이터 라인; 상기 복수 개의 제2 배선 라인과 연결된 복수 개의 스캔 라인; 복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부; 복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및 입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 포함한다.
상기 복수 개의 제1 배선 라인은 상기 제1 방향으로 연장된 길이가 길수록 상기 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적도 클 수 있다.
상기 반도체 구조물은, 제1 도전형 반도체층; 데2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층;을 포함하고, 상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고, 상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함할 수 있다.
상기 제1 끝단부 및 제2 끝단부는 상기 기판의 가장자리부를 향하여 상기 반도체 구조물의 테두리보다 더 돌출되어 배치될 수 있다.
상기 반도체 구조물의 제2 방향으로 최대 폭은 상기 반도체 구조물과 제2 방향으로 중첩된 제1 배선 라인의 제2 방향으로 최대 폭과 폭의 비가 1:0.7 내지 1:0.9일 수 있다.
상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층을 더 포함할 수 있다.
상기 제1 전극은 상기 채널층에 의하여 노출된 상기 제1 도전형 반도체층에 배치되고, 상기 제2 전극은 상기 채널층에 의하여 노출된 상기 제2 도전형 반도체층 상에 각각 배치될 수 있다.
상기 반도체 소자 패키지는,
상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층; 상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및 상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함할 수 있다.
상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고, 상기 복수 개의 반도체 소자는 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치될 수 있다.
상기 입력 데이터는 주기가 한 프레임이고, 그룹 스캔 라인은 상기 주기 동안 각 스캔 라인에 분할하여 제2 제어 신호를 제공하고, 상기 그룹 스캔 라인은 하나의 데이터 라인에 연결된 반도체 구조물의 개수와 동일한 개수의 스캔 라인을 포함할 수 있다.
상기 컨트롤러는,
상기 반도체 구조물 전체 온 또는 오프이면 시분할 개수를 1개로 결정할 수 있다.
상기 컨트롤러는, 상기 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있다면 시분할 개수를 1개로 결정할 수 있다.
상기 컨트롤러는,
상기 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 없다면 시분할 개수를 2개로 결정할 수 있다.
실시예에 따르면, 구동이 용이한 표시 장치를 구현할 수 있다.
또한, 저항이 감소된 표시 장치를 제작할 수 있다.
또한, 전류 스프레딩이 균일한 표시 장치를 제작할 수 있다.\
또한, 광속이 개선된 표시 장치를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 개념도이고,
도 2는 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 3은 도 2의 변형예이고, 도 4는 실시예에 따른 반도체 소자 패키지의 평면도이고,
도 5는 도 4에서 I의 단면도이고,
도 6은 도 5의 변형예이고,
도 7은 도 4에서 제1 배선 라인을 도시한 도면이고,
도 8은 도 4에서 제2 배선 라인을 도시한 도면이고,도 9는 도 4에서 F 영역의 확대도이고,도 10a는 도 9에서 II'으로 절단된 단면도이고,
도 10b는 도 9에서 MM'으로 절단된 단면도이고,
도 10c는 도 10a의 변형예이고,
도 10d는 도 10b의 변형예이고,
도 11a는 도 9에서 JJ'으로 절단된 단면도이고,
도 11b는 도 9에서 NN'으로 절단된 단면도이고,
도 11c는 도 11a의 변형예이고,
도 11d는 도 11b의 변형예이고,
도 12a는 도 9에서 KK'으로 절단된 단면도이고,
도 12b는 도 9에서 OO'으로 절단된 단면도이고,
도 12c는 도 12a의 변형예이고,
도 12d는 도 12b의 변형예이고,
도 13a는 도 9에서 도 LL'으로 절단된 단면도이고,
도 13b는 도 9에서 PP'으로 절단된 단면도이고,
도 13c는 도 13a의 변형예이고,
도 13d는 도 13b의 변형예이고,
도 14는 실시예에 따른 반도체 패키지의 개념도이고,
도 15a 내지 도 15m은 실시예에 따른 반도체 소자 패키지의 제조 방법을 순서대로 도시한 도면이고,
도 16 내지 도 18는 실시예에 따른 수동 매트릭스 구동 방식을 설명하는 도면이고,
도 19는 실시예에 따른 표시 장치의 시분할 결정을 설명하는 도면이고,
도 20은 1시분할의 예를 도시한 도면이고,
도 21은 1시분할의 다른 예를 도시한 도면이고,
도 22는 2시분할의 예를 도시한 도면이고,
도 23은 실시예에 따른 표시 장치의 효과를 설명하는 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수 개의 관련된 기재된 항목들의 조합 또는 복수 개의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 개념도이다.
도 1을 참조하면, 실시예에 따른 표시 장치(10)는 복수 개의 반도체 구조물(120)을 포함하는 반도체 소자 패키지(100), 복수 개의 데이터 라인(DL), 복수 개의 스캔 라인(SL), 제1 구동부(200), 제2 구동부(300) 및 컨트롤러(400)를 포함할 수 있다.
먼저, 반도체 소자 패키지(100)는 복수 개의 반도체 구조물을 포함할 수 있다. 여기서, 복수 개의 반도체 구조물(120)은 각각은 하나의 화소(PX)일 수 있다.
반도체 소자 패키지(100)에 대한 설명은 이하 도 2 내지 도 13b에서 자세히 설명한다.
복수 개의 데이터 라인(DL)은 복수 개의 반도체 구조물(120)과 연결된 제1 배선 라인과 전기적으로 연결될 수 있다. 복수 개의 데이터 라인(DL)은 표시 장치(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 표시 장치(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 데이터 라인(DL)은 각각 2개의 반도체 구조물(120)과 연결된 제1 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 데이터 라인(DL)은 제1 배선 라인과 연결 방식이 상이할 수 있다. 예컨대, 4시분할로 구동하는 수동 매트릭스에서, 하나의 데이터 라인(DL)은 4개의 반도체 구조물(120)(화소)과 전기적으로 연결될 수 있다.
이하 도 2 내지 도 15에서 각 데이터 라인(DL)은 2개의 반도체 구조물(120)과 연결된 구조로 설명한다. 또한, 표시 장치(10)도 2시분할(시분할 개수가 2개인 경우) 구동을 기본으로 설명한다.
또한, 복수 개의 데이터 라인(DL)은 제1 구동부(200)로부터 제공되는 신호에 따라 반도체 구조물에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 데이터 라인(DL) 상에 배치되고, 제1 구동부(200)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제1 구동부(200)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)를 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
복수 개의 스캔 라인(SL)은 복수 개의 반도체 구조물(120)과 연결된 제2 배선 라인과 전기적으로 연결될 수 있다. 앞서 설명한 데이터 라인(DL)과 동일하게, 복수 개의 스캔 라인(SL)은 표시 장치(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 표시 장치(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 스캔 라인(SL)은 각각 2개의 반도체 구조물(120)과 연결된 제2 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 스캔 라인(SL)은 제2 배선 라인과 연결 방식이 상이할 수 있다.
이하 도 2 내지 도 15에서 각 스캔 라인(SL)은 2개의 반도체 구조물(120)과 연결된 구조로 설명한다. 또한, 표시 장치(10)도 2시분할(시분할 개수가 2개인 경우) 구동을 기본으로 설명한다.
또한, 복수 개의 스캔 라인(SL)은 제2 구동부(300)로부터 제공되는 신호에 따라 반도체 구조물(120)에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 스캔 라인(SL) 상에 배치되고, 제2 구동부(300)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제2 구동부(300)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)를 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.
구체적으로, 복수 개의 데이터 라인(DL)은 제1 배선 라인을 통해 반도체 구조물(120)의 제1 도전형 반도체층과 전기적으로 연결되고, 복수 개의 스캔 라인(SL)은 제2 배선 라인을 통해 제2 반도체 구조물(120)의 제2 도전형 반도체층과 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 상기 복수 개의 데이터 라인(DL)과 스캔 라인(SL)은 복수 개의 반도체 구조물(120)에 전류를 주입할 수 있으며, 복수 개의 반도체 구조물(120)은 발광할 수 있다.
즉, 실시예에 따른 표시 장치(10)는 제1 구동부(200)와 제2 구동부(300)를 통해 제1 데이터 라인(DL) 및 제2 데이터 라인(SL)로 제공되는 PWM 신호를 제어하여, 복수 개의 반도체 구조물(120)의 발광을 제어할 수 있다.
컨트롤러(400)는 제1 구동부(200)와 제2 구동부(300)로 제어 신호를 제공할 수 있다. 컨트롤러(400)는 한 프레임으로 입력된 영상 데이터에 대해 시분할 개수를 결정하고, 결정된 시분할 개수에 대응하는 제어 신호를 제1 구동부(200) 및 제2 구동부(300)로 제공할 수 있다. 이러한 구성에 의하여, 실시예에 따른 표시 장치(10)는 시분할 개수를 영상 데이터에 따라 변경할 수 있다. 이에 대해서는 이하 도 12 내지 도 18에서 자세히 설명한다.
도 2는 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 2를 참조하면, 실시예에 따른 반도체 소자 패키지(100)는 기판(170), 접합층(171), 반도체 구조물(120), 채널층(130), 제1 전극(141), 제2 전극(142), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)를 포함할 수 있다. 또한, 반도체 구조물(120)은 기판(170) 상에 배치될 수 있다.
여기서, 도 2는 설명의 편의를 위하여 제1 패드(181)와 제2 패드(182) 사이에 배치된 하나의 반도체 구조물(120)을 도시한 것으로 이하 설명한다. 그러나, 실질적으로는 도 4에 도시된 바와 같이 다수의 반도체 구조물(120, 도 2)이 기판(170) 상에 소정 간격으로 이격 배치되고, 제1 패드(181)와 제2 패드(182)는 기판(170)의 가장자리를 둘러싸도록 배치될 수 있다.
먼저, 기판(170)은 반도체 구조물(120)을 지지하는 역할을 할 수 있다. 기판(170)은 방열 특성을 갖는 재질을 포함할 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 예컨대, 기판(170)은 세라믹을 포함할 수 있으나, 이에 한정되는 것은 아니다. 특히, 기판(170)에 의하여 반도체 소자 패키지(100)의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.
접합층(171)은 기판(170)과 반도체 구조물(120)을 접합할 수 있다. 다시 말해서, 반도체 구조물(120) 및 반도체 구조물(120) 하부에 위치한 구조물들은 접합층(171)에 의하여 기판(170) 상에 배치될 수 있다. 접합층(171)은 AuSn, NiSn, AuIn, CuSn, SiO2 및 레진 중 적어도 하나로 선택될 수 있으나, 이에 한정되지 않는다. 예컨대, 접합층(171)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 도면에서는 제1 도전형 반도체층(121)이 상부를 향하고, 제2 도전형 반도체층(122)이 기판(170)을 향하도록 도시되었으나, 이에 한정되지 않는다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제1 도전형 반도체층(121)에는 제1 도펀트가 도핑될 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 반도체층(121)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
한편, 제1 도전형 반도체층(121) 상에는 요철 구조가 형성될 수 있다. 요철 구조는 반도체 구조물(120)의 광 추출 효율을 향상시킬 수 있다.
제2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제2 도전형 반도체층(122)은 InxAlyGa1-x-yN (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도전형 반도체층(122)에는 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(122)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(123)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(123)이 우물 구조로 형성되는 경우, 활성층(123)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
한편, 반도체 구조물(120)은 일정 깊이를 갖는 제1 리세스(R1)를 포함할 수 있다. 구체적으로, 제1 리세스(R1)는 제2 도전형 반도체층(122), 활성층(123)을 관통하여 제1 도전형 반도체층(121)의 일부 영역까지를 메사 식각하여 형성될 수 있다. 이에, 제1 도전형 반도체층(121)의 일부가 노출될 수 있다. 따라서, 제1 리세스(R1)를 통해 제1 전극(141) 및 제1 배선 라인(151)이 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
채널층(130)은 반도체 구조물(120) 하부 일부 영역 배치될 수 있다. 또한, 채널층(130)은 각 반도체 구조물(120) 하부의 가장자리를 둘러싸도록 배치될 수 있다. 그리고 채널층(130)은 제1 리세스(R1) 하에 일부 배치될 수도 있다. 또한, 채널층(130)은 기판(170)과 반도체 구조물(120) 사이에 배치될 수 있다.
구체적으로, 채널층(130)은 제1 리세스(R1) 및 제1 리세스(R1)에 의해 노출된 활성층(123)의 측면, 제1 도전형 반도체층(121)의 일부 및 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 이 때, 채널층(130)은 제1 리세스(R1) 내에서 제1 도전형 반도체층(121)의 일부가 노출되도록 배치될 수 있다. 마찬가지로, 채널층(130)은 제2 도전형 반도체층(122)의 일부가 노출되도록 배치될 수 있다. 채널층(130)은 인접한 반도체 구조물(120) 사이, 반도체 구조물(120)과 연결된 제1 패드(181) 사이, 반도체 구조물(120)이 연결된 제2 패드(182) 사이에 배치될 수 있다. 또한, 채널층(130)은 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 예컨대, 채널층(130)은 제1 홀(H1)을 통해 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
채널층(130)은 절연물질로 이루어질 수 있다. 구체적으로, 채널층(130)은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 예를 들어, 채널층(130)은 실리콘 산화물(SiO2)층, 실리콘 질화물(Si3N4)층, 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)층 중 선택된 하나로 구성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
채널층(130)은 반도체 구조물(120)이 제1 배선 라인(151), 제2 배선 라인(152)을 통해서만 전기적으로 연결되고, 인접한 반도체 구조물(120)간에 구조적 절연을 제공할 수 있다. 또한, 채널층(130)은 채널층(130) 및 반도체 구조물(120) 하부에 배치된 제2 전극(142), 제1 절연층(161), 제2 절연층(162), 접합층(171) 및 기판(170) 등을 외부의 오염 물질 등으로부터 보호할 수 있다. 이로써, 채널층(130)은 반도체 구조물(120)에 대한 지지력이 개선되어, 제조 공정상 발생할 수 있는 손상으로부터 보호할 수 있다.
제1 전극(141)은 제1 도전형 반도체층(121) 상에 배치되어, 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 그리고 제2 전극(142)은 제2 도전형 반도체층(122) 상에 배치되어 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
구체적으로, 제1 전극(141)은 제1 리세스(R1) 내에 배치될 수 있다. 그리고 제1 전극(141)은 제1 리세스(R1)에서 채널층(130)에 의해 노출된 영역에 배치될 수 있다.
제2 전극(142)은 제1 홀(H1)에서 채널층(130)에 의하여 노출된 제2 도전형 반도체층(122) 상에 배치될 수 있다.
제1 전극(141)과 제2 전극(142)은 전기 전도성을 갖는 재질로 이루어질 수 있다. 또한, 제1 전극(141)과 제2 전극(142)은 반사율이 높은 물질로 형성될 수 있다. 예를 들어, 제1 전극(141)과 제2 전극(142)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt 및 Au 등 중 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이러한 경우, 반도체 구조물(120)로부터 생성된 광이 제1 전극(141), 제2 전극(142)에서 반사되어 상부를 향하여 출사될 수 있다. 이로서, 반도체 구조물의 광추출 효율이 향상될 수 있다. 그러나 반드시 이러한 재질에 한정하는 것은 아니다.
또한, 제1 전극(141)과 제2 전극(142)은 오믹 접합을 위한 다양한 재료가 포함될 수도 있다.
제1 절연층(161)은 반도체 소자 패키지(100)의 구성들을 보호하고, 인접한 구성들 사이를 전기적으로 절연시킬 수 있다. 제1 절연층(161)은 투과율이 높은 절연층을 사용할 수 있다. 예를 들어, 제1 절연층(161)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, TiO2, ZrO2, Si3N4, Al2O3, AlN 및 MgF2 중 선택된 어느 하나로 형성될 수 있으나, 이러한 재질에 한정되는 것은 아니다. 제1 절연층(161)은 제1 전극(141)을 일부 덮어, 제1 전극(141)의 일부 영역을 노출시킬 수 있다. 그리고 제1 절연층(161)은 제2 전극(142), 채널층(130) 및 제2 배선 라인(152) 하부에 배치되어, 제2 전극(142)과 채널층(130)을 덮을 수 있다. 이러한 구성에 의하여, 제1 절연층(161)은 제1 배선 라인(151)과 제2 배선 라인(152) 사이의 전기적 절연을 제공할 수 있다.
제2 절연층(162)은 제1 절연층(161) 및 제1 배선 라인(151) 하부에 배치될 수 있다. 제2 절연층(162)은 제1 배선 라인(151)과 제1 절연층(161)을 덮을 수 있다. 이러한 구성에 의하여, 제2 절연층(162)은 제1 배선 라인(151)을 외부와 전기적으로 절연하면서, 오염 물질로부터 보호할 수 있다. 이로서, 제2 절연층(162)은 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
패시베이션층(163)은 반도체 소자 패키지 상부에 배치될 수 있다. 즉, 패시베이션층(163)은 반도체 구조물(120)의 상부에 배치될 수 있으며, 구체적으로 제1 도전형 반도체층(121) 상에 배치될 수 있다. 또한, 제1 도전형 반도체층(121)이 요철 구조인 경우에, 제1 도전형 반도체층(121) 상에 배치된 패시베이션층(163)은 제1 도전형 반도체층(121)과 마찬가지로 요철 구조를 가질 수 있다.
패시베이션층(163)은 반도체 소자 패키지(100) 상면에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 패드(181)와 제2 패드(182)는 각각 제2-1 홀(H2-1)과 제2-2 홀(H2-2)을 통해 일부가 패시베이션층(163)보다 상부에 배치될 수 있다.
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결될 수 있다.
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결되어, 반도체 구조물(120)의 일측으로 연장되어 제1 패드(181)와 연결될 수 있다.
또한, 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결되어, 반도체 구조물(120)의 타측으로 연장되어 제2 패드(182)와 전기적으로 연결될 수 있다.
제1 배선 라인(151)과 제2 배선 라인(152)은 기판(170) 상에서 서로 다른 방향으로 연장될 수 있다. 예컨대, 제1 배선 라인(151)과 제2 배선 라인(152)은 연장되는 방향이 서로 수직할 수 있다. 이에 대해서는 이하 도 4에서 자세히 설명하겠다.
그리고 구체적으로, 제2 배선 라인(152)은 반도체 구조물(120)과 기판(170)의 사이에 배치될 수 있다. 또한, 제2 배선 라인(152)은 제2 전극(142) 상에 배치되어, 제2 전극(142)과 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 예컨대, 제2 배선 라인(152)은 반도체 구조물(120)의 외측면보다 더 돌출되도록 연장된 제2 끝단부(152c)를 포함할 수 있다. 다시 말해서, 제2 배선 라인(152)의 일단부는 제2 전극(142)과 연결될 수 있다. 그리고 제2 배선 라인(152)의 제2 끝단부(152c)는 제2 배선 라인(152)의 일단부에서 기판(170)의 가장자리 방향으로 연장될 수 있다. 이로써, 제2 끝단부(152c)는 후술할 제2 패드(182)와 전기적으로 연결될 수 있다. 이 때, 제2 끝단부(152c)는 반도체 구조물(120)의 하부에서, 반도체 구조물(120)의 측면보다 더 돌출되어 배치될 수 있다. 이러한 구성에 의하여, 제2 배선 라인(152)은 반도체 구조물(120)의 측부에 배치된 제2 패드(182)와 용이하게 연결될 수 있다.
즉, 이하의 도 4에 도시된 바와 같이, 제2 배선 라인(152)의 제2 끝단부(152c)는 기판(170)의 가장자리를 향하여 반도체 구조물(120)의 가장자리보다 더 돌출되어 배치될 수 있다. 즉, 반도체 구조물(120)은 가장자리 부분이 식각되어 기판의 중앙부(A, B, C, D 영역과 E, F 영역의 교차 영역)에만 배치될 수 있다. 따라서, 반도체 구조물(120)은 기판의 가장자리에 배치된 제2 끝단부(152c)를 노출시킬 수 있다. 제2 패드(182)는 채널층(130)을 관통하여 제2 패드(182)와 전기적으로 연결될 수 있다. 따라서, 제2 배선 라인(152)의 제2 끝단부(152c) 및 제2 패드(182)는 기판(170)의 가장자리에서 기판(170)의 두께 방향으로 서로 중첩될 수 있다.
제1 배선 라인(151)은 반도체 구조물(120)과 기판(170)의 사이에서 제1 전극(141) 상에 배치될 수 있다. 또한, 제1 배선 라인(151)은 제1 전극(141)으로부터 반도체 구조물(120)의 가장자리를 향하는 방향으로 연장될 수 있다.
그리고 제1 배선 라인(151)은 제1 관통부(151a), 제1 연결부(151b) 및 제1 끝단부(151c)를 포함할 수 있다. 제1 배선 라인(151)은 제1 절연층(161)에 의해 제2 배선 라인(152)과 이격 배치되고, 절연될 수 있다.
제1 관통부(151a)는 활성층(123), 제2 도전형 반도체층(122) 및 제1 절연층(161)을 관통할 수 있다. 또한, 제1 관통부(151a)는 제1 도전형 반도체층(121)을 일부 관통할 수 있다.
그리고 제1 관통부(151a)의 일단은 제1 전극(141)과 연결될 수 있다. 제1 관통부(151a)는 제1 전극(141)에서 기판(170)을 향해 연장될 수 있다. 제1 관통부(151a)의 타단은 제1 연결부(151b)의 일단과 연결될 수 있다.
제1 연결부(151b)는 일단으로부터 제1 절연층(161)의 일면을 따라 기판(170)의 가장자리를 향해 연장될 수 있다. 제1 연결부(151b)의 타단은 제1 끝단부(151c)의 일단과 연결될 수 있다.
제1 끝단부(151c)는 반도체 구조물(120)의 외측면보다 더 돌출될 수 있다. 즉, 제1 끝단부(151c)는 기판(170)의 가장자리를 향해 연장될 수 있다. 이에, 제1 끝단부(151c)는 일부가 기판(170)의 가장자리부(P1)와 두께 방향으로 중첩될 수 있다. 따라서, 제1 배선 라인(151)은 반도체 구조물(120)의 측부에 배치된 제1 패드(181)와 용이하게 연결될 수 있다.
즉, 후술할 도 4에 도시된 바와 같이, 제1 배선 라인(151)의 제1 끝단부(151c)는 기판(170)의 가장자리를 향하여 반도체 구조물(120)의 테두리보다 더 돌출되어 배치될 수 있다. 따라서, 제1 배선 라인(151)의 제1 끝단부(151c), 채널층(130) 및 제1 패드(181)는 기판(170)의 가장자리에서 기판(170)과 수직인 방향으로 서로 중첩될 수 있다.
제1 패드(181) 및 제2 패드(182)는 기판(170) 상에서 반도체 구조물(120)과 이격되어 배치될 수 있다. 구체적으로, 제1 패드(181) 및 제2 패드(182)는 반도체 구조물(120)의 측부 또는 기판(170)의 가장자리에서 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.
제1 패드(181)는 제1 배선 라인(151) 및 제1 전극(141)을 통해 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2 패드(182)는 제2 배선 라인(152) 및 제2 전극(142)을 통해 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
제1 패드(181)는 제1 영역(181a) 및 제2 영역(181b)을 포함할 수 있다.
먼저, 제1 영역(181a)은 일단이 제1 끝단부(151c)의 타단과 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다.
제2 영역(181b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제1 패드(181)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제1 패드(181)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있으나, 이에 한정되는 것은 아니다.
제2 패드(182)는 제1 영역(182a) 및 제2 영역(182b)을 포함할 수 있다.
먼저, 제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 영역(181a)은 일단이 제2 배선 라인(152)의 제2 끝단부(152c)의 타단과 연결될 수 있다.
제2 영역(182a)은 일단이 제2 끝단부(152c)의 타단과 연결될 수 있다. 제2 영역(182b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제2 패드(182)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제2 패드(182)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있다.
도 3은 도 2의 변형예이다.
도 3을 참조하면, 변형예서는 상술한 실시예에 따른 반도체 소자 패키지에서 설명한 기판(170), 접합층(171), 반도체 구조물(120), 채널층(130), 제1 전극(141), 제2 전극(142), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)가 동일하게 적용될 수 있다. 즉, 변형예에 따른 반도체 소자 패키지는 도 2에서 상술한 반도체 소자 패키지에서 반사층(143)을 더 포함할 수 있다.
이 때, 반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 보다 구체적으로, 반사층(143)은 제2 전극(142)과 배선 라인(예컨대, 제1 배선 라인(152)) 사이에 위치할 수 있다.
그리고 반사층(143)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 반사층(143)은 고반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대, 반사층(143)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 반사층(143)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 반사층(143)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
도 4는 실시예에 따른 반도체 소자 패키지의 평면도이고, 도 5는 도 4에서 I의 단면도이고, 도 6은 도 5의 변형예이고, 도 7은 도 4에서 제1 배선 라인을 도시한 도면이고, 도 8은 도 4에서 제2 배선 라인을 도시한 도면이다.
도 4를 참조하면, 실시예에 따른 반도체 소자 패키지(100)는 하나의 기판(170) 상에 배치된 복수 개의 반도체 구조물(120)을 포함할 수 있다.
구체적으로, 반도체 소자 패키지(100)는 기판(170) 상에 복수 개의 반도체 구조물(도 2에서 120), 복수 개의 제1 배선 라인(151-n), 복수 개의 제2 배선 라인(152-n), 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)를 포함할 수 있다.
도 4에서는 설명의 편의를 위하여, 반도체 구조물(120), 제1 배선 라인(151), 제2 배선 라인(152) 및 제1 패드(181) 및 제2 패드(182)가 각각 하나씩 도시하여 설명하였다.
구체적으로, 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 복수 개의 반도체 구조물(120)과 이격되어 배치될 수 있다. 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 기판(170)의 가장자리부에 배치되어 복수 개의 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.
그리고 제1 배선 라인(151-n)은 반도체 구조물(120)과 복수 개의 제1 패드(181-n) 사이에 배치되어, 반도체 구조물(120)의 제1 도전형 반도체층과 복수 개의 제1 패드(181-n)를 전기적으로 연결할 수 있다.
마찬가지로, 제2 배선 라인(152-n)은 반도체 구조물(120)과 복수 개의 제2 패드(182-n) 사이에 배치되어, 반도체 구조물(120)의 제2 도전형 반도체층과 복수 개의 제2 패드(182-n)를 전기적으로 연결할 수 있다.
그리고 제1 패드(181-n)는 기판(170)의 가장자리부 중 상하부에 마주보도록 배치될 수 있다. 제2 패드(182-n)는 기판(170)의 가장자리부 중 좌우에 마주보도록 배치될 수 있다. 그러나, 경우에 따라, 제1 패드(181-n)와 제2 패드(182-n)의 위치 및 배치 구조는 변경될 수 있다.
먼저, 기판(170)은 중앙부(A, B, C, D)와 가장자리부(P1)로 구획될 수 있다. 예컨대, 중심부(A, B, C, D)는 기판의 중앙으로 반도체 구조물이 배치되는 영역일 수 있다. 또한, 중앙부(A, B, C, D)는 제1 배선 라인(151-n)과 제2 배선 라인(152-n)이 배치되어, 복수 개의 반도체 구조물과 전기적으로 연결될 수 있다.
그리고 가장자리부(P1)는 중앙부(A, B, C, D) 이외의 영역으로 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)가 배치될 수 있다. 또한, 가장자리부(P1)는 제1 배선 라인(151-n), 제2 배선 라인(152-n)이 일부 배치될 수 있다.
이로써, 제1 배선 라인(151-n)과 제2 배선 라인(152-n)은 가장자리부(P1)에서 각각 제1 패드(181-n)와 제2 패드(182-n)와 전기적으로 연결되며, 두께 방향으로 중첩되는 영역을 포함할 수 있다.
기판(170)에서 복수 개의 반도체 구조물은 중앙부에서 소정 간격 이격되어 배치될 수 있으며, 광을 방출할 수 있다. 여기서는 반도체 구조물(120)이 가로, 세로 모두 16개씩 배치된 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 그리고 각각의 반도체 구조물의 크기는 500㎛Х500㎛ 이하일 수 있다. 즉, 가로와 세로의 길이가 각각 500㎛ 이하일 수 있다. 예를 들어, 반도체 구조물의 크기는 300㎛Х300㎛, 250㎛Х250㎛, 110㎛Х110㎛일 수 있다. 보다 바람직하게, 개별 반도체 구조물의 가로와 세로 각각의 길이는 70㎛ 내지 80㎛일 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
그리고 복수 개의 반도체 구조물에서 기판(170)의 상부에서부터 1-8 라인을 A 영역, 9-16 라인을 B 영역으로 정의한다. 또한, 복수 개의 반도체 구조물에서 좌측에서부터 1-8 라인을 C 영역, 9-16 라인을 D 영역으로 정의한다.
구체적으로, 도 5 및 도 6을 참조하면, 앞서 설명한 바와 같이 제2 끝단부(152c)는 반도체 구조물(120)의 측면의 연장선보다 더 외측으로 돌출될 수 있다. 그리고 제2 끝단부(152c)는 제2 패드(182-n)와 전기적으로 연결될 수 있다.
한편, 제1 배선 라인(151-n) 및 제2 배선 라인(152-n)은 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 도면에서는 2개의 반도체 구조물(120)만을 도시하였으나, 실질적으로는 도 3와 같이 복수 개의 반도체 구조물(120)이 배치될 수 있다.
그리고 제1 배선 라인(151-n) 중 제1 연결부(151b)는 기판(170)과 복수 개의 반도체 구조물(120)의 사이에서 제1 절연층(161)의 일면을 따라 배치될 수 있다. 그리고 제1 관통부(151a)는 각각의 반도체 구조물(120)로부터 연장되어 복수 개의 반도체 구조물(120)과 하나의 제1 연결부(151b)를 전기적으로 연결할 수 있다.
한편, 제1 배선 라인(151-n)은 최외곽에 배치된 하나의 반도체 구조물(120)의 하부로 4개씩 배치될 수 있다.
또한, 하나의 제2 배선 라인(152-n)은 기판(170)과 복수 개의 반도체 구조물(120) 사이에서 복수 개의 제2 전극(142)의 일면을 따라 배치될 수 있다.
먼저, 도 4를 참조하면, 복수 개의 제1 배선 라인(151-n, n=1)은 기판(170)의 가장자리부(P1)에 배치될 수 있다. 이 때, 하나의 제1-n 배선 라인(151-n)은 8개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 이에 따라, 제1 배선 라인(151-n)은 기판(170)의 상하부에 각각 64개씩 배치될 수 있다. 즉, 하나의 반도체 구조물(120) 하부에 4개의 제1-n 배선 라인(151-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제1-n 배선 라인(151-n)에 연결된 반도체 구조물(120)의 개수 및 하나의 반도체 구조물(120)의 하부에 배치된 제1-n 배선 라인(151-n)의 개수는 변경될 수 있다. 이하에서는 설명의 편의를 위해 A 영역의 반도체 구조물(120)과 연결된 제1-n 배선 라인(151-n) 중 좌측으로부터 순서대로 제1-1 배선 라인(151-1), 제1-2 배선 라인(151-2), 및 제1-32 배선 라인(151-32)으로 정의한다.
예컨대, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 여기서, 열은 기판(170)에서 제1 방향(y축 방향)인 세로 줄로 정의되고, 행은 기판(170)에서 제2 방향(x축 방향)인 가로 줄로 정의된다.
도 7 및 도 8을 참조하면, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.
또한, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 마찬가지로, 제1-2 배선 라인(151-2)은 A 영역의 좌측 두번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있으며, 이는 제1-32 배선라인(151-32)까지 동일하게 적용될 수 있다. 다만, 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)은 C 영역 및 D 영역의 반도체 구조물과 전기적으로 연결될 수 있다.
복수 개의 제2 배선 라인(152-n, n=1)은 기판(170)의 가장자리부(P1)에서 좌우측에 배치될 수 있다. 이 때, 하나의 제2-n 배선 라인(152-n)은 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
제2-n 배선 라인(152-n)은 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 즉, 제1-n 배선 라인(151-n)과는 다르게, 하나의 반도체 구조물(120)의 하부로 1개의 제2-n 배선 라인(152-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제2-n 배선 라인(152-n)에 연결된 반도체 구조물의 개수 및 하나의 반도체 구조물의 하부에 배치된 제2-n 배선 라인(152-n)의 개수는 변경될 수 있다.
이하에서는 설명의 편의를 위해 기판(170)의 좌측에 배치된 제2 배선 라인(152-n)을 상부로부터 순서대로 제2-1 배선 라인(152-1), 제2-2 배선 라인(152-2), 쪋, 제2-16 배선 라인(152-16)으로 정의하도록 한다. 마찬가지로, 기판(170)의 우측에 배치된 제2 배선 라인(152-n)은 상부부터 순서대로 제2-17 배선 라인(152-17) 내지 제2-32 배선 라인(152-32)을 포함할 수 있다.
제2-1 배선 라인(152-1)은 C 영역의 상부 첫번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 구체적으로, 제2-1 배선 라인(152-1)은 상부 첫번째 행에 배치된 8개의 반도체 구조물의 제2 도전형 반도체층과 전기적으로 연결될 수 있다.
마찬가지로, 제2-2 배선 라인(152-2)은 C 영역의 상부 두번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 배선 라인(152-16)까지 동일하게 적용될 수 있다.
또한, 이는 D 영역에서도 동일하게 적용될 수 있다. 즉, 제2-n 배선 라인(152-n)들은 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 예컨대, 하나의 제2-n 배선 라인(152-n)은 기판(170)의 상부로부터 차례대로 D 영역의 각 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
이처럼, 제1-n 배선 라인(151-n)은 좌측으로부터 순서대로 A 영역과 B 영역(또는 C 영역과 D 영역)에서 하나당 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
또한, 제2-n 배선 라인(152-n)은 상부로부터 순서대로 C 영역과 D 영역의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.
복수 개의 제1 패드(181-n, n=1)는 기판(170)의 가장자리부(P1) 중 상하부에 배치될 수 있다. 이 때, 제1-n 패드(181-n)는 제1 배선 라인(151-n) 상에 4개씩 배치될 수 있다. 즉, 제1-n 패드(181-n)는 32개의 제1 배선 라인(151-n)에 대해 총 128개가 배치될 수 있다.
예컨대, 제1-1 패드(181-1)는 기판(170)의 상부에서 좌측으로 순서에 따라 배치되는 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)를 포함할 수 있다. 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)는 각각 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)과 전기적으로 연결될 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 8개의 반도체 구조물 중 인접한 2개의 반도체 구조물의 제1 도전형 반도체층과 전기적으로 연결될 수 있다.
또한, 복수 개의 제1-n 패드(181-n)는 기판의 상부에서 좌측으로부터 순서대로 제1-1 패드(181-1), 제1-2 패드(181-2), 쪋, 제1-16 패드(181-16)로 정의할 수 있다. 그리고 복수 개의 제1-n 패드(181-n)는 기판의 하부에서 좌측으로부터 순서대로 제1-17 패드(181-17),쪋 ,제1-32 패드(181-32)로 정의할 수 있다.
따라서, 제1-1 패드(181-1) 내지 제1-16 패드(181-16)는 A 영역에 배치된 제1-1 배선 라인(151-1) 내지 제1-16 배선 라인(151-16)과 전기적으로 연결될 수 있다.
그리고 제1-17 패드(181-17) 내지 제1-32 패드(181-32)는 B 영역에 배치된 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)과 전기적으로 연결될 수 있다.
복수 개의 제2 패드(182-n, n=1)는 기판(170)의 가장자리부(P1)에 배치될 수 있다. 이 때, 제2-n 패드(182-n)는 제2-n 배선 라인(152-n) 상에 하나씩 배치될 수 있다. 그리고 앞서 설명한 바와 같이, 제2-n 패드(182-n)는 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 또한, 하나의 제2-n 패드(182-n)는 동일 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
먼저, 기판(170)의 좌측에 배치된 제2-n 패드(182-n)는 상부로부터 순서대로 제2-1 패드(182-1), 제2-2 패드(182-2),쪋, 제2-16 패드(182-16)로 정의할 수 있다. 여기서, 제2-1 패드(182-1)는 제2-1 배선 라인(152-1) 상에 배치되어, 전기적으로 연결될 수 있다. 그리고 제2-1 패드(182-1)는 C 영역의 상부 첫번째 줄에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 패드(182-16)까지 동일하게 적용될 수 있다. 또한, 이는 기판(170)의 우측에 배치된 제2 패드(182-17 내지 182-32)에서도 동일하게 적용될 수 있다.
형광체층(190)은 복수 개의 반도체 구조물(120) 및 패시베이션층(163) 상에 배치되어, 복수 개의 반도체 구조물(120)을 덮도록 배치될 수 있다. 이로써, 형광체층(190)은 복수 개의 반도체 구조물(120)에서 출사된 광을 흡수하여 다른 파장대의 광으로 변환하여 방출할 수 있다. 예를 들어, 형광체층(190)은 백색 광을 형성할 수 있다.
설명한 바와 같이, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 기판(170)의 가장자리부(P1)를 따라 배치될 수 있다. 또한, 복수 개의 반도체 구조물은 복수 개의 패드(181-n, 182-n) 내측에 배치될 수 있다. 즉, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 복수 개의 반도체 구조물을 둘러싸도록 배치될 수 있다. 더불어, 복수 개의 제1 배선 라인 및 제2 배선 라인(151-n, 152-n)은 제1 내지 2 도전형 반도체층(121, 122) 또는 제1 내지 2 전극(141, 142)으로부터 기판의 가장자리부로 연장되어 복수 개의 패드(181-n, 182-n)와 연결될 수 있다. 복수 개의 반도체 구조물은 개별적으로 형성된 것이 아닌, 제1 내지 2 도전형 반도체층(121, 122) 및 활성층(123)이 한번에 성장되고, 이를 식각을 통해 하나의 칩(소자) 단위로 아이솔레이션(isolation)함으로써 형성될 수 있다. 따라서, 공정성이 개선됨과 동시에 발광 영역이 증가할 수 있다.
도 9는 도 4에서 F 영역의 확대도이고,도 10a는 도 9에서 II'으로 절단된 단면도이고, 도 10b는 도 9에서 MM'으로 절단된 단면도이고, 도 10c는 도 10a의 변형예이고, 도 10d는 도 10b의 변형예이고, 도 11a는 도 9에서 JJ'으로 절단된 단면도이고, 도 11b는 도 9에서 NN'으로 절단된 단면도이고, 도 11c는 도 11a의 변형예이고, 도 11d는 도 11b의 변형예이고, 도 12a는 도 9에서 KK'으로 절단된 단면도이고, 도 12b는 도 9에서 OO'으로 절단된 단면도이고, 도 12c는 도 12a의 변형예이고, 도 12d는 도 12b의 변형예이고, 도 13a는 도 9에서 도 LL'으로 절단된 단면도이고, 도 13b는 도 9에서 PP'으로 절단된 단면도이고, 도 13c는 도 13a의 변형예이고, 도 13d는 도 13b의 변형예이다.먼저 도 9를 참조하면, 앞서 설명한 바와 같이, 복수 개의 제1 배선 라인(151) 중 제1 방향(y축 방향)으로 연장된 길이가 가장 큰 배선 라인은 연장된 길이가 가장 작은 배선 라인보다 전기적으로 연결된 반도체 구조물과 두께 방향(z축 방향)으로 중첩되는 영역의 면적이 작을 수 있다.
예컨대, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 순서대로 제1 방향(y축 방향)으로 연장된 길이가 클 수 있다. 이에, 제1-1a 배선 라인(151-1a)은 제1 방향(y축 방향)으로 연장된 길이가 가장 큰 배선 라인이며, 제1-7 반도체 구조물(120-7), 제1-8 반도체 구조물(120-8)과 전기적으로 연결될 수 있다. 또한, 제1-1c 배선 라인(151-1c)은 제1 방향(y축 방향)으로 연장된 길이가 가장 작은 배선 라인이며, 제1-1 반도체 구조물(120-1), 제1-2 반도체 구조물(120-2)과 전기적으로 연결될 수 있다.
이 때, 제1-1a 배선 라인(151-1a)과 제1-1c 배선 라인(151-1c)은 제1 방향(y축 방향)으로 연장된 길이 차가 가장 크므로, 전류 주입시 전류 확산에서도 큰 차이를 가질 수 있다. 이에, 실시예에 따른 제1 배선 라인은 제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향(z축 방향)으로 중첩되는 영역(S4)의 면적이 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향(z축 방향)으로 중첩되는 영역(S1)의 면적보다 작을 수 있다. 이러한 면적 차이를 갖기 위하여, 연장된 길이가 큰 배선 라인의 제2 방향(x축 방향)으로 폭이 연장된 길이가 작은 배선 라인의 폭보다 커질 수 있다. 이로써, 제1 방향(y축 방향)으로 연장된 길이의 편차가 가장 큰 제1-1a 배선 라인(151-1a)과 제1-1c 배선 라인(151-1c) 간의 저항 차를 줄여 전류 확산 차이를 감소할 수 있다. 또한, 전류 확산 차이에 의해 발생하는 광 출력 차이가 감소할 수 있다.
또한, 실시예에 따른 제1 배선 라인(151)은 제1 방향(y축 방향)으로 연장된 길이가 클수록 전기적으로 연결된 반도체 구조물과 두께 방향으로 중첩되는 영역의 면적도 커질 수 있다.
앞서 설명한 바와 같이, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 순서대로 제1 방향(y축 방향)으로 연장된 길이가 클 수 있다.
구체적으로, 제1-1a 배선 라인(151-1a)은 제1-7 반도체 구조물(120-7), 제1-8 반도체 구조물(120-8)과 전기적으로 연결되고, 제1-1b 배선 라인(151-1b)은 제1-3 반도체 구조물(120-3), 제1-4 반도체 구조물(120-4)과 전기적으로 연결되고, 제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1), 제1-2 반도체 구조물(120-2)과 전기적으로 연결되고, 제1-1d 배선 라인(151-1d)은 제1-5 반도체 구조물(120-5), 제1-6 반도체 구조물(120-6)과 전기적으로 연결될 수 있다.
이에 따라, 제1-1a 배선 라인(151-1a)은 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)을 가질 수 있다. 또한, 제1-1b 배선 라인(151-1b)은 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2)을 가질 수 있다. 제1-1c 배선 라인(151-1c)은 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)을 가질 수 있다. 그리고 제1-1d 배선 라인(151-1d)은 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3)을 가질 수 있다.
그리고 제1-1a 배선 라인(151-1a)은 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4), 제1-1d 배선 라인(151-1d)은 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3), 제1-1b 배선 라인(151-1b)은 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2) 및 제1-1c 배선 라인(151-1c)은 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1) 순으로 면적이 작아질 수 있다.
제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)의 면적은 반도체 구조물의 사이즈에 따라 변경될 수 있다. 이는 제1-1d 배선 라인(151-1d)이 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3), 제1-1b 배선 라인(151-1b)이 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2) 및 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 각 면적에도 동일하게 적용될 수 있다.
그리고 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)의 면적의 면적 비는 1:3 내지 1:6일 수 있다. 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)의 면적의 면적 비가 1:3보다 작은 경우, 전류 확산 차이가 커지는 한계가 존재할 수 있다. 그리고 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1a 배선 라인(151-1a)이 전기적으로 연결된 반도체 구조물(120-7, 120-8)과 두께 방향으로 중첩되는 영역(S4)의 면적의 면적 비가 1:6보다 큰 경우에는 제1-1c 배선 라인(151-1c)의 폭이 감소하여 제1-1 반도체 구조물(120-1), 제1-2 반도체 구조물(120-2)의 제1 도전형 반도체층과 접촉하는 면적이 감소하는 문제가 존재한다.
그리고 제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1d 배선 라인(151-1d)이 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3)의 면적 비는 1:2 내지 1:3 일 수 있다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1d 배선 라인(151-1d)이 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3)의 면적 비가 1:2보다 작은 경우, 1-1c 배선 라인(151-1c)의 광 출력이 감소하는 문제가 존재한다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1d 배선 라인(151-1d)이 전기적으로 연결된 반도체 구조물(120-5, 120-6)과 두께 방향으로 중첩되는 영역(S3)의 면적 비가 1:3보다 큰 경우, 제1-1a 배선 라인(151-1a)의 전기 저항을 최소화하기 어려운 문제가 존재한다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1b 배선 라인(151-1b)이 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2)의 면적의 면적 비는 1:1.05 내지 1:1.5일 수 있다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1b 배선 라인(151-1b)이 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2)의 면적의 면적 비가 1:1.05보다 작은 경우, 배선 라인의 저항 감소의 불균형으로 광 출력의 편차가 커지는 문제가 존재한다.
제1-1c 배선 라인(151-1c)이 전기적으로 연결된 반도체 구조물(120-1, 120-2)과 두께 방향으로 중첩되는 영역(S1)의 면적과 제1-1b 배선 라인(151-1b)이 전기적으로 연결된 반도체 구조물(120-3, 120-4)과 두께 방향으로 중첩되는 영역(S2)의 면적의 면적 비가 1:1.5보다 큰 경우, 전기적으로 연결된 반도체 구조물과 접촉하기 어려운 한계가 존재한다.
또한, 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b) 및 제1-1d 배선 라인(151-1d)은 각각 제2 방향으로 폭이 증가한 영역을 포함할 수 있다. 그리고 제1-1a 배선 라인(151-1a), 제1-1d 배선 라인(151-1d) 및 제1-1b 배선 라인(151-1b)은 제2 방향으로 폭이 증가한 영역의 제1 방향 길이도 순서대로 작아질 수 있다.
이러한 구성에 의하여, 제1 배선 라인(151)은 제1 방향으로 연장된 길이가 클수록 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적이 커지도록 제2 방향 폭도 커질 수 있다. 이로써, 제1 방향으로 연장된 길이의 편차에 따라 폭 및 면적을 상이하게 가짐으로써, 각 배선 라인 간의 저항 차이는 감소할 수 있다. 이에 따라, 제1 배선 라인을 통한 전류 확산 차이가 감소할 수 있으며, 전류 확산 차이에 의해 발생하는 광 출력 차이도 감소할 수 있다.
또한, 제1-1 반도체 구조물(120-1)의 제2 방향(x축 방향)으로 폭(W1)은 250㎛ 내지 350㎛일 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 최소 폭(W3)은 50㎛ 내지 70㎛일 수 있다. 그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 이격된 폭(W2)은 10㎛ 내지 20㎛일 수 있다.
이 때, 그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 이격된 폭(W2)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 최소 폭(W3)과 폭의 비가 1:3.5 내지 1:7일 수 있다. 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 이격된 폭(W2)과 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 최소 폭(W3)의 폭의 비가 1:3.5보다 작은 경우에 제1 배선 라인의 폭이 감소하여 저항이 증가하는 한계가 존재한다. 또한, 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 이격된 폭(W2)과 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향)으로 최소 폭(W3)의 폭의 비가 1:7보다 큰 경우에 제1 배선 라인 간의 전기적 단선이 발생하는 문제점이 존재한다.
또한, 제1-1a 배선 라인(151-1a)은 최대 폭(W4)이 120㎛ 내지 150㎛일 수 있다. 또한, 제1-1d 배선 라인(151-1d)은 최대 폭(W5)이 120㎛ 내지 150㎛일 수 있다. 이로써, 앞서 설명한 바와 같이 제1-1a 배선 라인(151-1a)과 제1-1d 배선 라인(151-1d)은 제2 방향 폭이 제1-1a 배선 라인(151-1a)의 최대 폭보다 제1-1a 배선 라인(151-1a)보다 큰 저항 감소를 제공할 수 있다.
또한, 제1-1b 배선 라인(151-1b)이 최대 폭(W4)을 갖는 영역의 제1 방향(y축 방향) 길이(L1)는 180㎛ 내지 220㎛일 수 있다. 이와 달리, 제1-1d 배선 라인(151-1d)이 최대 폭(W5)을 갖는 영역의 제1 방향(y축 방향) 길이(L2)가 550㎛ 내지 600㎛일 수 있다.
이에 따라, 제1 방향(y축 방향)으로 길이가 제1-1b 배선 라인(151-1b)보다 더 길더라도, 제1-1d 배선 라인(151-1d)은 제1-1d 배선 라인(151-1d)에서 최대 폭을 갖는 영역이 제1-1b 배선 라인(151-1b)에서 최대 폭을 갖는 영역보다 커 배선 라인의 저항 차이는 감소할 수 있다.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 좌측에서 순서대로 배치되며 첫번째 열에서 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8) 중 어느 하나와 전기적으로 연결될 수 있다. 예컨대, 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 각각 제1 방향(y축 방향)으로 연속된 반도체 구조물 2개와 전기적으로 연결될 수 있다. 이로써, 실시예에 따른 반도체 패키지는 2시분할 PM(Passive Matrix)으로 복수 개의 반도체 구조물을 구동(발광)할 수 있다.
구체적으로, 제1-1a 배선 라인(151-1a)은 좌측에서 첫번째 열로 배치되어, 제1-7 반도체 구조물(120-7)과 제1-8 반도체 구조물(120-8)에 전기적으로 연결될 수 있다. 이를 위해, 제1-1a 배선 라인(151-1a)은 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8) 하부에 모두 배치될 수 있다.
그리고 제1-1a 배선 라인(151-1a)은 일부가 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8)과 두께 방향(z축 방향)으로 중첩되지 않을 수 있다.
또한, 제1-1a 배선 라인(151-1a)은 하부로 연장되면서 제2 방향(x축 방향) 길이인 폭이 커질 수 있다. 예컨대, 제1-1a 배선 라인(151-1a)은 제1 돌출부(Pa), 제2 돌출부(Pb)를 포함할 수 있다. 제1 돌출부(Pa), 제2 돌출부(Pb)는 제1-1a 배선 라인(151-1a)의 폭을 증가할 수 있다.
예컨대, 제1 돌출부(Pa)는 제3 반도체 구조물(120-3)에서 제1-6 반도체 구조물(120-6)에 배치될 수 있다. 그리고 제2 돌출부(Pb)는 제1-6 반도체 구조물(120-6)에서 제1-8 반도체 구조물(120-8)에 배치될 수 있다. 이러한 구성에 의하여, 제1-1a 배선 라인(151-1a)은 폭이 증가하고, 저항이 감소할 수 있다.
또한, 제2 돌출부(Pb)는 제1-7 반도체 구조물(120-7)과 제1-8 반도체 구조물(120-8)의 제1 도전형 반도체 구조물과 전기적으로 연결될 수 있다. 즉, 제2 돌출부(Pb)는 제1-7 반도체 구조물(120-7) 및 제1-8 반도체 구조물(120-8)의 제1 전극과 두께 방향으로 중첩될 수 있다.
또한, 제1 돌출부(Pa)는 제1 방향(y축 방향)으로 제1-1b 배선 라인(151-1b)과 중첩될 수 있다. 그리고 제2 돌출부(Pb)는 제1 방향(y축 방향)으로 제1-1b 배선 라인(151-1b)의 제3 돌출부(Pc), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제4 돌출부(Pd)와 중첩될 수 있다.
그리고 제1-1b 배선 라인(151-1b)은 좌측에서 두번째 열로 배치되어, 제1-5 반도체 구조물(120-5)과 제1-6 반도체 구조물(120-6)에 전기적으로 연결될 수 있다. 이를 위해, 제1-1b 배선 라인(151-1b)은 제1-1 반도체 구조물(120-1) 내지 제1-6 반도체 구조물(120-6) 하부에 배치될 수 있다. 다만, 제1-1b 배선 라인(151-1b)은 제1-7 반도체 구조물(120-7) 내지 제1-8 반도체 구조물(120-8) 하부에 배치되지 않을 수 있다. 이에 따라, 제1-1a 배선 라인(151-1a)은 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8) 하부에서 제2 돌출부(Pb)를 포함할 수 있으며, 제1-7 반도체 구조물(120-7)과 제1-8 반도체 구조물(120-8)의 제1 도전형 반도체층과 전기적으로 연결될 수 있다.
제1-1b 배선 라인(151-1b)은 제3 돌출부(Pc)를 포함할 수 있다. 제3 돌출부(Pc)는 제1-3 반도체 구조물(120-3) 및 제1-4 반도체 구조물(120-4)에 배치될 수 있다. 그리고 제3 돌출부(Pc)는 제1-3 반도체 구조물(120-3) 및 제1-4 반도체 구조물(120-4)의 제1 전극과 연결되고 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
또한, 제3 돌출부(Pc)는 제1 방향(y축 방향)으로 제1-1c 배선 라인(151-1c), 제1-1d 배선 라인(151-1d)의 제4 돌출부(Pd) 및 제1-1a 배선 라인(151-1a)의 제2 돌출부(Pb)와 중첩될 수 있다.
제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1)과 제1-2 반도체 구조물(120-1)의 하부에 배치될 수 있다. 구체적으로, 제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1)과 제1-2 반도체 구조물(120-1)의 제1 전극과 전기적으로 연결되고, 두께 방향으로 중첩되도록 배치될 수 있다. 제1-1c 배선 라인(151-1c)은 제1-2 반도체 구조물(120-2)의 중앙에 제1 방향(y축 방향)으로 연장될 수 있다. 이는 제1-1 배선 라인(151-1)이 짝수 개의 배선 라인을 포함하는 경우에 적용될 수 있다. 예컨대, 제1-1 배선 라인(151-1)이 홀수 개의 배선 라인을 포함하는 경우, 홀수 개의 배선 라인은 하나의 배선 라인을 기준으로 대칭으로 반도체 구조물 하에 배치될 수 있다. 다만, 제1-1 배선 라인(151-1)이 짝수 개의 배선 라인을 포함하는 경우 상기 홀수 개의 배선 라인을 포함하는 경우와 다르게 비대칭으로 반도체 구조물 하에 배치될 수 있다.
그리고 제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1) 및 제1-2 반도체 구조물(120-1)과 전기적으로 연결되므로, 제1-3 반도체 구조물(120-3) 내지 제1-8 반도체 구조물(120-8)에 배치되지 않을 수 있다. 이로써, 제1-3 반도체 구조물(120-3) 내지 제1-8 반도체 구조물(120-8)에서 제1 방향(y축 방향)으로 제1-1c 배선 라인(151-1c)과 중첩되는 영역에 제1-1b 배선 라인(151-1b)의 제3 돌출부(Pc), 제1-1a 배선 라인(151-1a)의 제2 돌출부(Pb), 제1-1d 배선 라인(151-1d)의 제4 돌출부(Pd)가 배치될 수 있다. 제4 돌출부(Pd)는 제1 방향(y축 방향)으로 제1-1c 배선 라인(151-1c), 제1-1b 배선 라인(151-1d)의 제3 돌출부(Pc) 및 제1-1a 배선 라인(151-1a)의 제2 돌출부(Pb)와 중첩될 수 있다.
이러한 구성에 의하여, 제1-1 배선 라인(151-1)은 제1 방향(y축 방향)으로 길이가 길어질수록 제2 방향(x축 방향)으로 큰 폭을 가질 수 있다. 이로써, 제1-1 배선 라인(151-1)은 길이에 따라 커지는 저항을 폭의 증가로 상쇄하여 제1-1 반도체 구조물(120-1) 내지 제1-8 반도체 구조물(120-8)에 비슷한 레벨의 전류가 확산될 수 있다. 이에 따라, 복수 개의 반도체 구조물(120)에서 방출되는 광 출력을 유사한 레벨로 유지할 수 있다.
마지막으로, 제1-1d 배선 라인(151-1d)은 제1-1 반도체 구조물(120-1) 내지 제1-6 반도체 구조물(120-6) 하부에 배치될 수 있다. 그리고 제1-1d 배선 라인(151-1d)은 제1-5 반도체 구조물(120-5) 내지 제1-6 반도체 구조물(120-6)의 제1 전극과 전기적으로 연결되고, 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
그리고 앞서 설명한 바와 같이, 제1-1d 배선 라인(151-1d)은 제1-1c 배선 라인(151-1c), 제1-1b 배선 라인(151-1b) 다음으로 제1 방향(y축 방향) 길이가 클 수 있다. 반면, 제1-1d 배선 라인(151-1d)은 제1 방향(y축 방향) 길이가 제1-1a 배선 라인(151-1a)의 길이보다 작을 수 있다.
또한, 제1-1d 배선 라인(151-1d)은 제4 돌출부(Pd)를 포함할 수 있다. 이러한 구성에 의하여, 제1-1d 배선 라인(151-1d)은 제1-1a 배선 라인(151-1a) 다음으로 제1 방향(y축 방향) 길이가 커서 큰 저항을 가지며, 제4 돌출부(Pd)를 통해 길이에 따라 커진 저항을 상쇄할 수 있다.
도 10a를 참조하면, 제1-1c 배선 라인(151-1c)은 제1-1 반도체 구조물(120-1)과 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
이에, 제1-1c 배선 라인(151-1c)은 도 9에서 설명한 바와 같이 동일 열에서 가장 인접한 제1-1 내지 제1-2 반도체 구조물(120-1 내지 120-2)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제1-3 반도체 구조물(120-3) 내지 제1-8 반도체 구조물(120-8)로 연장되지 않을 수 있다. 이에, 제1-1c 배선 라인(151-1c)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d) 중에서 제1 방향(y축 방향)으로 길이가 가장 작을 수 있다.
그리고 제1-1c 배선 라인(151-1c)은 앞서 언급한 바와 같이 제1-1c 배선 라인(151-1c)의 제1 끝단부(151c-1c), 제1 연결부(151b-1c), 제1 관통부(151a-1c)를 포함할 수 있다. 또한, 제2-1 배선 라인(152-1)은 제1-1 반도체 구조물(120-1)의 제2 전극(142)의 하부에서 상기 제2 전극(142)과 전기적으로 연결되도록 배치될 수 있다. 도면 상으로 복수 개의 제2-1 배선 라인(152-1)은 이격 배치된 것으로 보이나 전기적으로 연결된 형태이다.
그리고 기판(170), 접합층(171), 제2 절연층(162), 제1 절연층(161), 채널층(130), 제1 전극(141), 제2 전극(142) 및 제1-1 반도체 구조물(120-1) 및 패시베이션층(163)은 상기 도 2에서 설명한 내용이 동일하게 적용될 수 있다. 이러한 내용은 도 10a 내지 도 13d까지 적용될 수 있다.
도 10b를 참조하면, 앞서 언급한 바와 같이 제1 배선 라인(151-1)의 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)이 제1-1 반도체 구조물(120-1) 하부에 배치될 수 있다. 또한, 제1-2a 배선 라인(151-2a)도 제1-1 반도체 구조물(120-1)의 하부에 일부 배치될 수 있다.
그리고 제1-1 반도체 구조물(120-1)의 제2 방향(x축 방향)으로 폭과 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향) 전체 폭이 폭의 비가 1:0.7 내지 1:0.9일 수 있다. 이는 도 10b 뿐만 아니라, 도 10d, 도 11b, 도 11d, 도 12b, 도 12d, 도 13b 및 도 13d에도 동일하게 적용될 수 있다.
이러한 구성에 의하여, 실시예에 따른 반도체 소자 패키지는 배선 라인의 저항을 최대한 감소하면서 복수 개의 반도체 구조물에 전류를 주입할 수 있다.
그리고 10c 및 도 10d를 참조하면, 상술한 바와 같이 상술한 반도체 소자 패키지에서 반사층(143)을 더 포함할 수 있다. 그리고 반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 그리고 반사층(143)은 제2 전극(142)과 배선 라인(예컨대, 제1 배선 라인(152)) 사이에 위치하여, 활성층에서 발생한 광을 상부로 용이하게 반사할 수 있다. 따라서 광 출력이 향상될 수 있다.
또한, 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)의 제2 방향(x축 방향) 폭은 전기적으로 연결되는 각 반도체 구조물(120)에서 채널층(130)에 의해 제1 도전형 반도체층(121)이 노출된 영역의 제2 방향(x축 방향)으로 폭과 1:0.6 내지 1:0.9일 수 있다. 이러한 구성에 의하여, 제1 배선 라인(151)을 통해 각 제1 도전형 반도체층(121)으로 전류 주입이 용이할 수 있다.
도 11a를 참조하면, 제1-1b 배선 라인(151-1b)은 제1-3 반도체 구조물(120-3)과 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
이에, 제1-1b 배선 라인(151-1b)은 도 9에서 설명한 바와 같이 동일 열에서 제1-3 내지 제1-4 반도체 구조물(120-3 내지 120-4)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제1-5 반도체 구조물(120-5) 내지 제1-8 반도체 구조물(120-8)로 연장되지 않을 수 있다. 이에, 제1-1b 배선 라인(151-1b)은 제1-1c 배선 라인(151-1c)보다 제1 방향(y축 방향)으로 길이가 크고, 제1-1a 배선 라인(151-1a) 및 제1-1d 배선 라인(151-1d)보다 제1 방향(y축 방향)으로 길이가 작을 수 있다.
그리고 제1-1b 배선 라인(151-1b)은 앞서 언급한 바와 같이 제1-1b 배선 라인(151-1b)의 제1 끝단부(151c-1b), 제1 연결부(151b-1b), 제1 관통부(151a-1b)를 포함할 수 있다.
또한, 제2-3 배선 라인(152-3)은 제1-3 반도체 구조물(120-3)의 제2 전극(142)의 하부에서 상기 제2 전극(142)과 전기적으로 연결되도록 배치될 수 있다. 도면 상으로 복수 개의 제2-3 배선 라인(152-3)은 이격 배치된 것으로 보이나 전기적으로 연결된 형태이다.
도 11b를 참조하면, 앞서 언급한 바와 같이 제1 배선 라인(151-1)의 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b) 및 제1-1d 배선 라인(151-1d)이 제1-1 반도체 구조물(120-1) 하부에 배치될 수 있다.
구체적으로, 제1-1 배선 라인(151-1a)은 제1 돌출부(Pa)를 포함할 수 있다. 앞서 설명한 바와 같이, 제1-1 배선 라인(151-1a)은 동일 열에서 제1 방향(y축 방향)으로 길이가 크므로, 제1 돌출부(Pa)를 통해 제2 방향(x축 방향) 폭이 켜져 배선 라인의 저항을 감소시킬 수 있다.
그리고 제1-1b 배선 라인(151-1b)은 제3 돌출부(Pc)를 통해 제1-3 반도체 구조물(120-3)의 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
또한, 제1-2a 배선 라인(151-2a)도 제1-1 반도체 구조물(120-1)의 하부에 일부 배치될 수 있다.
도 12a를 참조하면, 제1-1d 배선 라인(151-1d)은 제1-5 반도체 구조물(120-5)과 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
이에, 제1-1d 배선 라인(151-1d)은 도 7에서 설명한 바와 같이 동일 열에서 제1-5 내지 제1-6 반도체 구조물(120-5 내지 120-6)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제1-7 반도체 구조물(120-7) 내지 제1-8 반도체 구조물(120-8)로 연장되지 않을 수 있다. 이에, 제1-1d 배선 라인(151-1d)은 제1-1c 배선 라인(151-1c)과 제1-1b 배선 라인(151-1b)보다 제1 방향(y축 방향)으로 길이가 크고, 제1-1a 배선 라인(151-1a)보다 제1 방향(y축 방향)으로 길이가 작을 수 있다.
그리고 제1-1d 배선 라인(151-1d)은 앞서 언급한 바와 같이 제1-1d 배선 라인(151-1d)의 제1 끝단부(151c-1d), 제1 연결부(151b-1d), 제1 관통부(151a-1d)를 포함할 수 있다.
또한, 제2-5 배선 라인(152-5)은 제1-5 반도체 구조물(120-5)의 제2 전극(142)의 하부에서 상기 제2 전극(142)과 전기적으로 연결되도록 배치될 수 있다. 도면 상으로 복수 개의 제2-5 배선 라인(152-5)은 이격 배치된 것으로 보이나 전기적으로 연결된 형태이다.
도 11c 및 도 11d를 참조하면, 상술한 바와 같이 상술한 반도체 소자 패키지에서 반사층(143)을 더 포함할 수 있다. 그리고 반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 그리고 반사층(143)은 제2 전극(142)과 배선 라인(예컨대, 제1 배선 라인(152)) 사이에 위치하여, 활성층에서 발생한 광을 상부로 용이하게 반사할 수 있다. 따라서 광 출력이 향상될 수 있다.
도 12b를 참조하면, 앞서 언급한 바와 같이 제1 배선 라인(151-1)의 제1-1a 배선 라인(151-1a) 및 제1-1d 배선 라인(151-1d)이 제1-1 반도체 구조물(120-1) 하부에 배치될 수 있다.
구체적으로, 제1-1 배선 라인(151-1a)은 제1 돌출부(Pa)를 포함할 수 있다. 앞서 설명한 바와 같이, 제1-1 배선 라인(151-1a)은 동일 열에서 제1 방향(y축 방향)으로 길이가 크므로, 제1 돌출부(Pa)를 통해 제2 방향(x축 방향) 폭이 켜져 배선 라인의 저항을 감소시킬 수 있다.
그리고 제1-1d 배선 라인(151-1d)은 제4 돌출부(Pd)를 통해 제1-5 반도체 구조물(120-5)의 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
또한, 제1-2a 배선 라인(151-2a)도 제1-1 반도체 구조물(120-1)의 하부에 일부 배치될 수 있다.
도 12c 및 도 12d를 참조하면, 상술한 바와 같이 상술한 반도체 소자 패키지에서 반사층(143)을 더 포함할 수 있다. 그리고 반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 그리고 반사층(143)은 제2 전극(142)과 배선 라인(예컨대, 제1 배선 라인(152)) 사이에 위치하여, 활성층에서 발생한 광을 상부로 용이하게 반사할 수 있다. 따라서 광 출력이 향상될 수 있다.
도 13a를 참조하면, 제1-1a 배선 라인(151-1a)은 제1-5 반도체 구조물(120-5)과 두께 방향(z축 방향)으로 중첩되도록 배치될 수 있다.
이에, 제1-1a 배선 라인(151-1a)은 도 9에서 설명한 바와 같이 동일 열에서 제1-7 내지 제1-8 반도체 구조물(120-7 내지 120-8)의 제1 도전형 반도체층(121)과 전기적으로 연결되고, 제1-1b 배선 라인(151-1b) 내지 제1-1c 배선 라인(151-1c) 대비 제1 방향(y축 방향)으로 가장 연장되도록 배치될 수 있다. 이에, 제1-1a 배선 라인(151-1a)은 제1-1c 배선 라인(151-1c), 제1-1b 배선 라인(151-1b) 및 제1-1d 배선 라인(151-1d)보다 제1 방향(y축 방향)으로 길이가 클 수 있다.
그리고 제1-1a 배선 라인(151-1a)은 앞서 언급한 바와 같이 제1-1a 배선 라인(151-1a)의 제1 끝단부(151c-1a), 제1 연결부(151b-1a), 제1 관통부(151a-1a)를 포함할 수 있다.
또한, 제2-7 배선 라인(152-7)은 제1-7 반도체 구조물(120-7)의 제2 전극(142)의 하부에서 상기 제2 전극(142)과 전기적으로 연결되도록 배치될 수 있다. 도면 상으로 복수 개의 제2-7 배선 라인(152-7)은 이격 배치된 것으로 보이나 전기적으로 연결된 형태이다.
도 13b를 참조하면, 앞서 언급한 바와 같이 제1 배선 라인(151-1)의 제1-1a 배선 라인(151-1a) 이 제1-1 반도체 구조물(120-1) 하부에 배치될 수 있다.
구체적으로, 제1-1 배선 라인(151-1a)은 제1 돌출부(Pa) 및 제2 돌출부(Pb)를 포함할 수 있다. 앞서 설명한 바와 같이, 제1-1 배선 라인(151-1a)은 동일 열에서 제1 방향(y축 방향)으로 길이가 크므로, 제1 돌출부(Pa) 및 제2 돌출부(Pb)를 통해 제2 방향(x축 방향) 폭이 켜져 배선 라인의 저항을 감소시킬 수 있다. 또한, 제2 돌출부(Pb)는 제1-7 반도체 구조물(120-7)의 제1 전극(141)과 전기적으로 연결될 수 있다. 또한, 제1-2a 배선 라인(151-2a)도 제1-1 반도체 구조물(120-1)의 하부에 일부 배치될 수 있다.
도 13c 및 도 13d를 참조하면, 상술한 바와 같이 상술한 반도체 소자 패키지에서 반사층(143)을 더 포함할 수 있다. 그리고 반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 그리고 반사층(143)은 제2 전극(142)과 배선 라인(예컨대, 제1 배선 라인(152)) 사이에 위치하여, 활성층에서 발생한 광을 상부로 용이하게 반사할 수 있다. 따라서 광 출력이 향상될 수 있다.도 14는 또 다른 실시예에 따른 반도체 소자 패키지의 개념도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 반도체 패키지(1000)는 패키지 기판(1210), 솔더(1220), 패드(1231, 1232), 와이어(1241, 1242) 및 반도체 소자 패키지(100)를 포함할 수 있다.
반도체 소자 패키지(100)는 앞서 설명한 것과 동일한 구조를 가질 수 있다. 도 14에서는 설명의 편의를 위하여 도 2와 동일하게 반도체 소자 패키지를 도시하였으나, 실제로 반도체 소자 패키지(100)는 도 4에 도시된 것과 같이 복수 개의 반도체 구조물(120), 복수 개의 제1 패드(181) 및 복수 개의 제2 패드(182)로 구성될 수 있다.
복수 개의 반도체 소자를 포함하는 반도체 소자 패키지(100)는 기판(170, 도 2 및 도 3)에 의하여 패키지 기판(1210) 상에 실장될 수 있다. 즉, 개별 소자가 지지 기판 상에 배치되어 패키지 기판(1210)에 각각 실장되는 것이 아닌, 복수 개의 반도체 구조물이 하나의 기판(170)에 의하여 한번에 실장될 수 있다. 따라서, 개별 소자의 실장을 위한 지지 기판, 패드, 와이어 및 솔더가 생략되어 본딩 계면 및 방열 경로가 감소함으로써 열저항이 최소화될 수 있다.
특히, 개별 소자와 지지 기판 사이의 와이어 본딩 및 지지 기판과 패키지 기판 사이의 본딩이 생략될 수 있다. 따라서, 실장에 필요한 공간이 절약될 수 있고, 발광 영역의 확대 및 공정성이 개선될 수 있다.
패키지 기판(1210)에는 반도체 소자 패키지(100)가 실장될 수 있다. 패키지 기판(1210)은 다수의 회로 패턴을 포함할 수 있다. 따라서, 반도체 소자 패키지(100)의 다수의 반도체 구조물(120)의 구동을 제어할 수 있다.
솔더(1220)는 패키지 기판(1210)과 반도체 소자 패키지(100) 사이에 배치될 수 있다. 즉, 솔더(1220)에 의하여 반도체 소자 패키지(100)가 패키지 기판(1210) 상에 안정적으로 배치될 수 있다.
패드(1231, 1232)는 제1 패드(1231) 및 제2 패드(1232)를 포함할 수 있다. 제1 내지 제2 패드(1231, 1232)는 패키지 기판(1210)의 회로 패턴과 연결될 수 있다.
와이어(1241, 1242)는 제1 와이어(1241) 및 제2 와이어(1242)를 포함할 수 있다. 제1 와이어(1241)는 패키지 기판(1210)의 제1 패드(1231)와 반도체 소자 패키지(100)의 제1 패드를 전기적으로 연결할 수 있다. 제2 와이어(1242)는 패키지 기판(1210)의 제2 패드(1232)와 반도체 소자 패키지(100)의 제2 패드를 전기적으로 연결할 수 있다.
한편, 패키지 기판(1210)의 제1 내지 2 패드(1231, 1232) 및 제1 내지 2 와이어(1241, 1242)는 반도체 소자 패키지(100)의 제1 내지 2 패드와 마찬가지로 복수로 구비될 수 있다. 예를 들어, 반도체 소자 패키지(100)의 제1 패드(또는 제2 패드)는 복수 개의 반도체 구조물과 연결될 수 있다. 그리고 반도체 소자 패키지(100)의 제1 패드(또는 제2 패드)는 제1 와이어(1241, 또는 제2 와이어(1242))에 의하여 패키지 기판(1210)의 제1 패드(1231, (또는 제2 패드(1232))와 연결될 수 있다.
즉, 패키지 기판(1210)의 하나의 패드는 복수 개의 반도체 구조물과 연결될 수 있다. 따라서, 패드(1231, 1232)가 하나의 반도체 구조물이 아닌 복수 개의 반도체 구조물고 연결됨으로써, 공간 절약 및 공정이 간소화될 수 있다.
도 15a 내지 도 15m은 실시예에 따른 반도체 소자 패키지의 제조 방법을 순서대로 도시한 도면이다.
도 15a를 참조하면, 기판(110)을 준비하고, 기판(110) 상에 반도체 구조물(120)을 형성하는 단계가 수행될 수 있다. 즉, 기판(110) 상에 제1 도전형 반도체층(121), 활성층(123) 및 제2 도전형 반도체층(122)을 순차적으로 성장시킬 수 있다.
기판(110)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.
반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 반도체 구조물(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
도 15b를 참조하면, 반도체 구조물(120)의 일부를 메사 식각하여 제1 홀(H1)을 형성하는 단계가 수행될 수 있다. 제1 리세스(R1)는 제2 도전형 반도체층(122)으로부터 일정 깊이를 갖도록 형성될 수 있다. 제1 리세스(R1)는 제1 도전형 반도체층(121)의 일부 영역까지 형성될 수 있다. 즉, 제2 도전형 반도체층(122), 활성층(123) 및 제1 도전형 반도체층(121)의 일부가 식각될 수 있다.
도 15c를 참조하면, 반도체 구조물(120) 상에 채널층(130)을 형성하는 단계가 수행될 수 있다. 이 때, 채널층(130)은 반도체 구조물(120)의 일부 영역에만 형성될 수 있다. 즉, 채널층(130)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.
구체적으로, 채널층(130)은 제1 리세스(R1)의 일부를 덮을 수 있다. 또한, 채널층(130)은 제1 리세스(R1)와 인접한 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 이 때, 채널층(130)은 제1 리세스(R1) 내에서 또 다른 홀을 통해 제1 도전형 반도체층(121)의 일부를 노출시킬 수 있다. 제1 리세스(R1)에는 후술할 제1 전극(141)이 배치될 수 있다.
채널층(130)은 제1 홀(H1)을 통해 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다. 즉, 제1 홀(H1)은 제2 도전형 반도체층(122) 중 채널층(130)이 형성되지 않은 영역일 수 있다. 제1 홀(H1)에는 후술할 제2 전극(142)이 배치될 수 있다.
한편, 제1 홀(H1)은 제2 도전형 반도체층(122) 상에 채널층(130)을 형성한 후, 일부 영역을 식각함으로써 형성될 수 있다. 또는, 제1 홀(H1)이 형성될 영역을 마스크 등으로 덮은 후 제2 도전형 반도체층(122)의 일부 영역에만 채널층(130)을 형성할 수도 있다. 다만, 이러한 방법에 한정되는 것은 아니다..
도 15d를 참조하면, 제1 홀(H1)과 제1 리세스(R1)에 형성된 홀에 제1 전극(141), 제2 전극(142)을 배치하는 단계가 수행될 수 있다. 제1 전극(141)은 제1 리세스(R1)에 배치될 수 있다. 구체적으로, 제1 전극(141)은 제1 리세스(R1)의 채널층(130)을 관통하여 또 다른 홀에 배치될 수 있다. 제1 전극(141)은 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.
제2 전극(142)은 제1 홀(H1)에 배치될 수 있다. 제2 전극(142)은 제1 홀(H1)을 통해 노출된 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.
한편, 도면에서는 제2 전극(142)이 서로 이격되어 2개로 구비된 것으로 도시되었으나, 실질적으로 이들은 연결될 수 있다. 즉, 제2 전극(142) 내부에 홀이 형성됨으로써, 단면도로 볼 때 2개의 제2 전극이 서로 이격된 것으로 도시된 것일 수 있다.
도 15e를 참조하면, 제2 전극(142) 상에 제2 배선 라인(152)을 배치하는 단계가 수행될 수 있다. 제2 배선 라인(152)은 기판(110)의 측면을 향하는 방향으로 연장될 수 있다. 예컨대, 제2 배선 라인(152)은 기판(110)의 단부에 배치된 채널층(130)의 상부까지 연장되는 제2 끝단부(152c)를 포함할 수 있다.
이에 따라, 제2 끝단부(152c)는 기판(110)과 수직인 방향에서 채널층(130)과 중첩될 수 있다. 제2 끝단부(152c)에 의하여 제2 배선 라인(152)과 패드가 전기적으로 연결될 수 있다. 따라서, 제2 배선 라인(152)의 끝단부는 제2 패드와 용이하게 접속될 수 있다.
도 15f를 참조하면, 채널층(130), 제1 전극(141), 제2 전극(142) 및 제2 배선 라인(152)을 덮도록 제1 절연층(161)을 배치하는 단계가 수행될 수 있다. 제1 절연층(161)에 의하여 제2 배선 라인(152) 및 후술할 제1 배선 라인(151)이 전기적으로 절연될 수 있다.
도 15g를 참조하면, 제1 절연층(161)을 관통하도록 제1 배선 라인(151)을 형성하고, 제2 절연층(162)을 배치하는 단계가 수행될 수 있다. 여기서, 제1 배선 라인(151)은 제1 관통부(151a), 제1 연결부(151b) 및 제1 끝단부(151c) 포함할 수 있다.
제1 관통부(151a)는 제1 전극(141)으로부터 제1 절연층(161)의 일면을 향하여 연장될 수 있다. 제1 연결부(151b)는 제1 관통부(151a)로부터 절곡되어 제1 절연층(161)의 일면을 따라 연장될 수 있다. 제1 끝단부(151c)는 기판(110)의 단부를 향하는 방향으로 연장될 수 있다. 따라서, 제1 배선 라인(151)의 제1 끝단부(151c)는 후술할 패드와 용이하게 접속될 수 있다.
제1 관통부(151a)는 제1 절연층(161)을 관통하도록 배치되고, 제1 연결부(151b)는 제1 절연층(161)의 일면 상에 배치될 수 있다. 이 때, 제1 절연층(161)의 일면으로부터 제1 전극(141)을 향하여 홀이 형성되고, 홀 내부에 제1 영역(151a)이 배치될 수 있다.
또한, 제1 끝단부(151c)는 기판(110)의 단부에 배치된 채널층(130)의 상부까지 연장되도록 배치될 수 있다. 즉, 제1 끝단부(151c)는 기판(110)과 수직인 방향에서 채널층(130)과 중첩될 수 있다. 제1 끝단부(151c)에 의하여 제1 배선 라인(151)과 패드가 전기적으로 연결될 수 있다.
제1 배선 라인(151)의 형성 이후, 제1 절연층(161)과 제1 배선 라인(151)을 덮도록 제2 절연층(162)이 배치될 수 있다. 제2 절연층(162)에 의하여 제1 배선 라인(151)의 절연 및 보호가 이루어질 수 있다.
도 15h를 참조하면, 제2 절연층(162) 상에 세라믹 기판(170)을 접합하는 단계가 수행될 수 있다. 이 때, 세라믹 기판(170) 상에는 제1 접합층(171a)이 배치되고, 제2 절연층(162) 상에는 제2 접합층(171b)이 배치될 수 있다. 즉, 제1 내지 2 접합층(171a, 171b)의 접합에 의하여 제2 절연층(162)과 세라믹 기판(170)이 접합될 수 있다.
도 15i를 참조하면, 반도체 구조물(120)로부터 기판(110)을 분리하는 단계가 수행될 수 있다. 이 때, 기판(110)은 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off; LLO)에 의하여 제거될 수 있다. 구체적으로, 기판(110)을 향하여 기판이 가진 에너지 밴드 갭 이상의 광을 조사하면, 기판(110)이 에너지를 흡수하여 분해될 수 있다. 즉, 기판(110)이 포함하는 물질의 기체 분자가 생성되어 기판(110)과 반도체 구조물(120)의 분리가 이루어질 수 있다.
한편, 기판(110)의 분리 시, 세라믹 기판(170)에 의하여 반도체 구조물(120)이 지지될 수 있다. 또한, 세라믹 기판(170)에 의하여 레이저 리프트 오프 공정에서 발생되는 열을 효과적으로 방출할 수 있다.
도 15j를 참조하면, 반도체 구조물(120)의 측부가 식각될 수 있다. 구체적으로, 기판(170)의 가장자리부와 대응되는 반도체 구조물(120)의 가장자리부를 식각할 수 있다.
이 때, 식각은 엔드 포인트 디텍팅 방법에 의해 채널층(130)을 이루는 물질이 감지되면 식각을 멈추도록 이루어질 수 있다. 또한, 노출된 채널층(130)의 하부에는 제1 배선 라인(151)과 제2 배선 라인(152)이 배치될 수 있다. 즉, 식각된 영역(S)의 하부에 채널층(130) 및 제1 내지 제2 배선 라인(151, 152)의 제1 내지 제2 끝단부(151c, 152c)가 배치되도록 식각 위치를 조절할 수 있다.
그리고 채널층(130)은 반도체 구조물(120)의 식각 시 채널층(130) 하부에 위치한 구성들을 보호하여 제조 공정상 발생할 수 있는 손상을 최소화할 수 있다. 또한, 후술할 제1 패드(181) 및 제2 패드(182)는 식각된 영역(S)의 하부에 배치된 제1 내지 2 끝단부(151c, 152c)와 용이하게 연결될 수 있다.
도 15j의 단계는, 기판(170)을 하부에 위치시키는 단계로 수행될 수 있다.
반도체 구조물9120)은 기판(170)에 의하여 지지됨으로써 후술할 공정들이 원활하게 이루어질 수 있다.
한편, 도면에서는 반도체 구조물(120)이 하나로 배치된 것으로 도시되었으나, 실질적으로 반도체 구조물(120)은 복수 개로 구비될 수 있다(도 4 참조).
즉, 도 15j의 단계에서는 반도체 구조물(120)의 측부의 식각과 더불어 아이솔레이션(isolation) 공정이 이루어질 수 있다. 아이솔레이션 공정에 의해 반도체 구조물(120)은 복수 개로 구획될 수 있다. 따라서, 하나의 반도체 구조물(120)이 칩 단위의 복수 개의 반도체 구조물로 아이솔레이션될 수 있다. 이 때, 복수 개의 반도체 구조물은 소정 간격 이격되어 배치될 수 있다.
더불어, 도면에서는 하나의 제1 내지 2 도전형 반도체층(121, 122)과 전기적으로 연결된 하나의 제1 내지 2 배선 라인(151, 152)만이 도시되었으나, 실질적으로 제1 내지 2 배선 라인(151, 152)은 복수 개로 구비될 수 있다. 또한, 각각의 제1 내지 2 배선 라인(151, 152)은 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수도 있다. 즉, 도 15e 및 도 15g에서는 제1 내지 2 배선 라인(151, 152)이 하나씩 형성된 것으로 도시되었으나, 실제로는 앞서 설명한 바와 같이, 복수 개의 칩 단위의 반도체 구조물과 연결되는 복수개의 제1 내지 2 배선 라인(151, 152)이 구비될 수 있다.
도 15k를 참조하면, 반도체 구조물(120)에 요철 구조(T)를 형성하는 단계가 수행될 수 있다. 구체적으로, 제1 도전형 반도체층(121) 상에 요철 구조(T)를 형성할 수 있다. 요철 구조(T)에 의하여 반도체 소자 패키지(100)의 광 추출 효율을 향상시킬 수 있다.
도 15l를 참조하면, 반도체 구조물(120) 및 노출된 채널층(130) 상에 패시베이션층(163)을 배치하고, 배선 라인(151, 152)의 끝단부(151c, 152c)의 일부가 노출되도록 홀(H2-1, H2-2)을 형성하는 단계가 수행될 수 있다. 이 때, 홀(H2-1, H2-2)은 식각 영역(S)으로부터 식각되어 형성될 수 있다.
즉, 패시베이션층(163)을 통해 반도체 구조물(120)을 절연 및 보호할 수 있다. 이 때, 반도체 구조물(120)의 요철 구조에 의해 패시베이션층(163) 역시 요철 구조를 포함할 수 있다.
또한, 제1 끝단부(151c)가 노출되도록 제2-1 홀(H2-1)을 형성하고, 제2 끝단부(152c)가 노출되도록 제2-2 홀(H2-2)을 형성할 수 있다. 즉, 제2-1 홀(H2-1)은 패시베이션층(163)으로부터 채널층(130) 및 제1 절연층(161)을 식각함으로써 형성될 수 있다. 제2-2 홀(H2-2)은 패시베이션층(163)으로부터 채널층(130)을 식각함으로써 형성될 수 있다.
도 15m을 참조하면, 반도체 구조물(120)이 식각된 영역에 제1 내지 제2 패드(181, 182)를 배치하는 단계가 수행될 수 있다. 이 때, 각각의 제1 내지 제2 패드(181, 182)는 제1 영역(181a, 182a) 및 제2 영역(181b, 182b)을 포함할 수 있다.
구체적으로, 제1 영역(181a, 182a)은 각각 제2-1, 2-2 홀(H2-1, H2-2)에 배치될 수 있다. 즉, 제2 영역(181b, 182b)은 제2-1, 2-2 홀(H2-1, H2-2)에 배치된 제1 영역(181a, 182a)으로부터 반도체 구조물(120)이 식각된 영역까지 돌출되어 배치될 수 있다.
제1 패드(181)의 제1 영역(181a)은 제1 배선 라인(151)의 제1 끝단부(151c)와 전기적으로 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 패드(181)의 제2 영역(181b)은 패시베이션층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
제2 패드(182)의 제1 영역(182a)은 제2 배선 라인(152)의 제2 끝단부(152c)와 전기적으로 연결될 수 있다. 제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제2 패드(182)의 제2 영역(182b)은 패시베이션층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다.
한편, 도면에서는 제1 내지 2 패드(181, 182)가 각각 하나씩 배치되었으나, 실질적으로는 반도체 구조물(120), 제1 내지 제2 배선 라인(151, 152)과 마찬가지로 다수개가 존재할 수 있다.
이와 같이, 본 발명에서는 큰 단위의 반도체 구조물을 형성하고, 이를 기판(170) 상에서 아이솔레이션하여 칩 단위의 반도체 구조물(120)로 분리할 수 있다. 또한, 기판(170)의 둘레부에 대응되는 반도체 구조물의 둘레부를 함께 식각하고, 반도체 구조물이 식각된 영역에 제1 내지 제2 패드(181, 182)를 배치할 수 있다. 이 때, 반도체 구조물(120)과 전기적으로 연결된 제1 내지 제2 배선 라인(151, 152)은 식각된 영역의 하부까지 연장되어 배치될 수 있다. 따라서, 제1 내지 제2 패드(181, 182)와 배선 라인의 연결이 용이하게 이루어질 수 있다.
즉, 하나의 기판(170)에 복수 개의 반도체 구조물(120)이 배치되고, 기판(170)의 둘레부를 따라 복수 개의 제1 내지 제2 패드(181, 182)가 배치될 수 있다. 이 때, 하나의 제1 내지 제2 패드(181, 182)는 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 또한, 반도체 구조물(120)과 기판(170) 사이에서 제1 내지 제2 배선 라인(151, 152)이 형성될 수 있다.
따라서, 개별 칩(반도체 소자)을 기판 및 패키지 기판 상에 연결하기 위한 와이어 본딩이 생략되어 패키지가 소형화될 수 있다. 또한, 공정의 단축으로 공정성이 개선될 수 있다. 더불어, 불필요한 공간의 절약으로 반도체 영역이 보다 확대될 수 있다.
도 16 내지 도 18은 실시예에 따른 수동 매트릭스 구동 방식을 설명하는 도면이다.
먼저, 도 16 및 도 17을 참조하면, 제1 구동부는 선택된 데이터 라인(DL)에 제1 제어 신호를 인가 할 있다. 또한, 제2 구동부는 스캔 라인(SL)으로 제2 제어 신호를 인가할 수 있다.
도 16에 도시된 바와 같이, 복수 개의 반도체 구조물(120)은 표시 영역(DP)을 포함할 수 있다. 또한, 앞서 언급한 바와 같이, 표시 영역(DP)은 각 반도체 구조물(120)인 화소(PX)를 포함할 수 있다.
이 때, 표시 영역(DP)은 스캔 라인(SL)에 의한 시분할 개수에 따라 복수 개의 분할 표시 영역(DP1, DP2)으로 구획될 수 있다. 그리고 분할 표시 영역(DP1, DP2)은 각각 반도체 소자 패키지(100)의 구조에 대응하는 시분할 개수와 동일한 스캔 라인(SL)을 포함할 수 있다. 여기서, 반도체 소자 패키지(100)의 구조에 대응하는 시분할 개수는 하나의 데이터 라인(DL)에 연결된 반도체 구조물의 개수일 수 있다. 이에 따라, 스캔 라인(SL)은 시분할 개수와 동일한 개수의 스캔 라인 마다 나뉜 그룹 스캔 라인을 포함할 수 있다. 예컨대, 2시분할에서 제1 그룹 스캔 라인은 제1 스캔 라인(SL1)과 제2 스캔 라인(SL)을 포함할 수 있다.
그리고 분할 표시 영역(DP1, DP2) 내에서 스캔 라인(SL)은 한 프레임(FR) 동안 서로 다른 시구간에서 제2 제어 신호가 인가될 수 있다. 여기서, 한 프레임(FR)은 영상 데이터가 표시 영역(DP)을 통해 표시되는 시간을 의미한다. 일반적으로, 한 프레임(FR)은 60Hz으로, 1/60(s)이나, 이러한 주파수에 한정되는 것은 아니며, 표시 장치에 따라 다양하게 변경될 수 있다.
2시분할의 경우, 제1 분할 표시 영역(DP1)과 제2 분할 표시 영역(DP2)은 각각 2개의 스캔 라인(SL)을 포함할 수 있다. 예를 들어, 제1 분할 표시 영역(DP1)은 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)을 포함하고, 제2 분할 표시 영역(DP2)은 제3 스캔 라인(SL3)과 제4 스캔 라인(SL4)을 포함할 수 있다.
이 때, 제1 분할 표시 영역(DP1)에서 하나의 스캔 라인과 제2 분할 표시 영역(DP2)에서 하나의 스캔 라인은 한 프레임(FR) 내 제1 시구간에서 제2 제어 신호가 인가될 수 있다.
또한, 제1 분할 표시 영역(DP1)에서 다른 하나의 스캔 라인과 제2 분할 표시 영역(DP2)에서 다른 하나의 스캔 라인은 한 프레임(FR) 내 제2 시구간(예컨대, 2시분할의 경우 한 프레임(FR) 내에서 제1 시구간 이외의 시구간)에서 제2 제어 신호가 인가될 수 있다.
그리고 제1 분할 표시 영역(DP1)에서 하나의 스캔 라인에서 제2 제어 신호가 인가되면, 제2 분할 표시 영역(DP2)에서도 하나의 스캔 라인에서 동일한 제2 제어 신호가 인가될 수 있다. 즉, 복수 개의 분할 표시 영역(DP)은 각 시분할마다 하나의 스캔 라인을 통해 제2 제어 신호가 인가될 수 있다.
또한, 분할 표시 영역(DP)마다 스캔 라인은 순차로 제2 제어 신호가 인가될 수 있다. 예컨대, 제1 그룹 스캔 라인(GSL1)의 제1 스캔 라인(SL1), 제3 스캔 라인(SL3)은 제1 시구간에서 제2 제어 신호가 인가되고, 제2 그룹 스캔 라인(GSL2)의 제2 스캔 라인(SL2), 제4 스캔 라인(SL4)은 제2 시구간에서 제2 제어 신호가 인가될 수 있다. 이는 다른 그룹 스캔 라인도 동일하게 적용될 수 있다.
다만, 이러한 순차적인 방식에 한정되는 것은 아니며, 제1 시구간 동안 제1 스캔 라인(SL1)과 제4 스캔 라인(SL4)에서, 제2 시구간 동안 제2 스캔 라인(SL2)과 제3 스캔 라인(SL3)에서 제2 제어 신호가 각각 인가될 수도 있다.
이러한 구성에 의하여, 실시예에 따른 표시 장치는 수동 메트릭스(Passive Matrix) 방식에 의해 인가된 영상 데이터를 반도체 구조물(120)을 통해 표시할 수 있다.
또한, 스캔 라인(SL), 데이터 라인(DL), 표시 영역(DP)은 개수가 앞서 설명한 바와 같이, 반도체 소자 패키지의 반도체 구조물(120)의 개수에 따라 변경될 수 있으며, 시분할 개수에 따라서도 변경될 수 있다.
도 18를 참조하면, 도 18는 실시예에 따른 반도체 소자 패키지의 일부 영역만을 도시한 것으로, 스캔 라인(SL)은 제1 스캔 라인(SL1) 내지 제8 스캔 라인(SL8)을 포함할 수 있다. 또한, 데이터 라인은 16개의 데이터 라인을 포함할 수 있다. 여기서, 이를 기준으로 설명하나, 상기 개수에 한정되는 것은 아니다.
제1 스캔 라인(SL1)은 제1-1 데이터 라인(DL1-1), 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)과 반도체 구조물(120)을 통해 각각 전기적으로 연결될 수 있다. 제1-1 데이터 라인(DL1-1)은 앞서 설명한 제1-1a 배선 라인(151-1a)과 전기적으로 연결될 수 있다. 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)은 각각 제1-2a 배선 라인(151-2a). 제1-3a 배선 라인(151-3a) 및 제1-4a 배선 라인(151-4a)과 전기적으로 연결될 수 있다.
제2 스캔 라인(SL2)은 제1-1 데이터 라인(DL1-1), 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)과 반도체 구조물(120)을 통해 각각 전기적으로 연결될 수 있다. 앞서 언급한 바와 같이, 제1-1 데이터 라인(DL1-1)은 제1-1a 배선 라인(151-1a)과 전기적으로 연결될 수 있다. 그리고 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)도 앞서 설명한 바와 같이 각각 제1-2a 배선 라인(151-2a). 제1-3a 배선 라인(151-3a) 및 제1-4a 배선 라인(151-4a)과 전기적으로 연결될 수 있다.
이에, 제1-1 데이터 라인(DL1-1), 제2-1 데이터 라인(DL2-1), 제3-1 데이터 라인(DL3-1) 및 제4-1 데이터 라인(DL4-1)은 각각 2개의 스캔 라인(여기서, SL1, SL2)에 연결된 반도체 구조물(120)과 전기적으로 연결될 수 있다.
이러한 구조는 제3 스캔 라인(SL3) 내지 제8 스캔 라인(SL8)에도 동일하게 적용될 수 있다.
즉, 2시분할 구동을 위한 표시 장치(도 3 참조)에서 하나의 데이터 라인은 반도체 구조물을 통해 2개의 스캔 라인과 전기적으로 연결될 수 있다. 그리고 2개의 스캔 라인은 각각 하나의 프레임(FR)에서 서로 다른 시구간에서 제2 제어 신호가 제공될 수 있다.
도 19는 실시예에 따른 표시 장치의 시분할 결정을 설명하는 도면이고, 도 20은 1시분할의 예를 도시한 도면이고, 도 21은 1시분할의 다른 예를 도시한 도면이고, 도 22은 2시분할의 예를 도시한 도면이다.
도 19를 참조하면, 실시예에 따른 표시 장치의 시분할 결정은 데이터를 입력 받는 단계(S510), 입력된 데이터에 따라 시분할을 결정하는 단계(S520)를 포함할 수 있다.
먼저, 표시 장치는 외부 장치로부터 데이터를 입력 받을 수 있다 (S510). 여기서 데이터는 한 프레임의 영상 데이터일 수 있으며, 표시 장치는 영상 데이터에 맞춰 각 화소를 발광할 수 있다.
그리고 컨트롤러는 입력된 데이터에 따라 시분할을 결정할 수 있다(S520). 입력된 데이터가 1시분할이 가능한 경우, 실시예에 따른 표시 장치는 1시분할로 영상 데이터를 표시할 수 있다. 이와 같이, 실시예에 따른 표시 장치는 시분할 개수가 감소하는 반도체 구조물을 발광할 수 있으며, 이에 따라 광속을 개선할 수 있다.
구체적으로, 시분할을 결정하는 단계(S520)는 반도체 구조물 전체 온 또는 오프인지 판단하는 단계(S521), 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있는지 판단하는 단계(S523)를 포함할 수 있다.
먼저, 반도체 구조물 전체 온 또는 오프인지 여부를 판단할 수 있다(S521). 반도체 구조물 전체 온 또는 오프인 경우, 컨트롤러는 시분할 개수를 1개로 결정할 수 있다.
도 20(a)을 참조하면, 동일한 그룹 스캔 라인에서 모든 스캔 라인(SL1, SL2)을 통해 제2 제어 신호가 인가되더라도, 데이터 라인(DL1-1, DL1-2)에 제1 제어 신호가 인가되지 않을 수 있다. 이 경우, 반도체 구조물은 전체 오프(비발광)일 수 있다.
그리고 도 20(b)를 참조하면, 동일한 그룹 스캔 라인에서 모든 스캔 라인(SL1, SL2)을 통해 제2 제어 신호가 인가되고, 데이터 라인(DL1-1, DL1-2)에 제1 제어 신호가 인가될 수 있다. 이 경우, 반도체 구조물은 전체 온(발광)일 수 있다.
즉, 반도체 구조물에 제2 제어 신호가 스캔 라인(SL1, SL2)을 통해 한 프레임 동안 모두 인가되더라도 영상 데이터를 표시할 수 있다. 이에 따라, 전체 점등(온 또는 오프)인 경우, 한 프레임 동안 전 시간으로 모든 스캔 라인에 제2 제어 신호가 인가되어 1시분할 구동이 이루어질 수 있다.
그리고 반도체 구조물 전체 온 또는 오프가 아닌 경우, 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있는지 판단할 수 있다(S523). 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있는 경우, 시분할 개수를 1개로 결정하고, 표시 장치는 해당 프레임 내에서 1시분할 구동할 수 있다(S524).
도 21(a) 및 도 21(b)를 참조하면, 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 있다.
동일한 그룹 스캔 라인에서 모든 스캔 라인(SL1, SL2)을 통해 제2 제어 신호가 인가되더라도, 데이터 라인(DL1-1, DL1-2) 중 어느 하나에만 제1 신호가 인가될 수 있다. 즉, 반도체 구조물에 제2 제어 신호가 스캔 라인(SL1, SL2)을 통해 한 프레임 동안 모두 인가되더라도 한 프레임 내에서 열로 배치된 반도체 구조물은 발광할 수 있다. 이에 따라, 1시분할 구동이 가능한 바, 컨트롤러는 시분할 개수를 1개로 결정할 수 있다.
이와 달리, 그룹 스캔 라인에 대응한 데이터 라인 신호에 신호가 인가될 수 없는 경우, 컨트롤러는 시분할 개수를 2개로 결정할 수 있다(S525).
도 22(a) 내지 도 22(c)를 참조하면, 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 없다.
즉, 반도체 구조물에 제2 제어 신호가 스캔 라인(SL1, SL2)을 통해 한 프레임 동안 모두 인가되는 경우, 2개의 데이터 라인(DL1-1, DL1-2) 중 어느 하나의 데이터 라인에 제1 제어 신호가 인가되면 인가된 데이터 라인과 연결된 반도체 구조물은 모두 발광할 수 있다. 이에, 한 프레임 동안 영상 데이터를 표시할 때, 그룹 스캔 라인에 대응한 데이터 라인에 신호가 인가될 수 없는 경우에 컨트롤러는 시분할 개수를 2개로 결정할 수 있다.
도 23는 실시예에 따른 표시 장치의 효과를 설명하는 도면이다.
도 23를 참조하면, 2시분할(a), 4시분할(b)의 경우 반도체 구조물에 주입된 평균 전류(x축)에 따른 광속(y축)을 도시한다. 여기서, 2시분할(a) 및 4시분할(b)의 경우 반도체 소자 패키지에 주입되는 평균 전류는 동일하나, 2시분할(a)의 경우 4시분할(b)의 경우 대비 피크 전류가 1/2배 일 수 있다. 2시분할의 경우(a)와 4시분할(b)의 경우 하나의 스캔 라인에 한 프레임에서 4개의 시구간 중 하나의 시구간에서 전류가 주입되나, 2시분할(a)의 경우 한 프레임에서 2개의 시구간 중 하나의 구간에서 전류가 주입되므로, 4시 분할(b)의 경우 스캔 라인 당 피크 전류가 2시분할의 경우 스캔 라인 당 피크 전류의 2배일 수 있다. 이로써, 4시분할의 경우 2시분할 대비 동일한 평균 전류가 주입되더라도, 광속이 평균 전류에 비례하여 증가하지 않음을 알 수 있다. 이는 높은 피크 전류가 주입되더라도 전류 스프레딩이 선형적으로 증가하지 않기 때문이다. 이로써, 실시예에 따른 표시 장치는 시분할개수를 경우에 따라 감소시켜, 광속을 증가할 수 있다.
반도체 소자 패키지는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자 패키지는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자 패키지와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.
상술한 반도체 소자 패키지는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기, 차량용 헤드램프의 광원으로 사용될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판; 및
    상기 기판 상에 배치되는 복수 개의 반도체 구조물을 포함하고,
    상기 반도체 구조물은,
    상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인;
    상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인;
    상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층;
    상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및
    상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함하고,
    상기 복수 개의 제1 배선 라인 중 제1 방향으로 연장된 길이 가장 긴 라인은 상기 연장된 길이가 가장 짧은 라인보다 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적이 큰 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 복수 개의 제1 배선 라인은 상기 제1 방향으로 연장된 길이가 길수록 상기 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적도 큰 반도체 소자 패키지.
  3. 제1항에 있어서,
    상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고,
    상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함하고,
    상기 제1 끝단부 및 제2 끝단부는 상기 기판의 가장자리부를 향하여 상기 반도체 구조물의 테두리보다 더 돌출되어 배치되는 반도체 소자 패키지.
  4. 제1항에 있어서,
    상기 복수 개의 제1 배선 라인은,
    상기 제1 방향으로 연속된 복수 개의 반도체 구조물 하부에 배치된 제1-1a 배선 라인, 제1-1b 배선 라인 및 제1-1c 배선 라인 및 제1-1d 배선 라인;을 포함하고,
    상기 제1-1a 배선 라인, 상기 제1-1b 배선 라인, 제1-1c 배선 라인 및 제1-1d 배선 라인은,
    제2 방향으로 순서대로 배치되고, 상기 제1 방향으로 길이는 상기 제1-1a 배선 라인, 상기 제1-1d 배선 라인, 상기 제1-1b 배선 라인 및 상기 제1-1c 배선 라인 순으로 크고,
    상기 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적은 상기 제1-1a 배선 라인, 상기 제1-1d 배선 라인, 상기 제1-1b 배선 라인 및 상기 제1-1c 배선 라인 순으로 크고,
    상기 제2 방향은 상기 제1 방향 및 상기 제2 방향에 수직한 방향인 반도체 소자 패키지.
  5. 제4항에 있어서,
    상기 제1-1a 배선 라인은,
    상기 제1 방향으로 연속된 복수 개의 반도체 구조물과 중첩되며 상기 제2 방향으로 돌출된 제1 돌출부 및 제2 돌출부를 포함하고,
    상기 제1 돌출부는 상기 제1 방향으로 상기 제1-1b 배선 라인과 중첩되고,
    상기 제2 돌출부는 상기 제1 방향으로 상기 제1-1b 배선 라인, 상기 제1-1c 배선 라인 및 상기 제1-1d 배선 라인과 중첩되는 반도체 소자 패키지.
  6. 제5항에 있어서,
    상기 제1-1b 배선 라인은,
    상기 제2 방향으로 돌출된 제3 돌출부를 포함하고,
    상기 제3 돌출부는 상기 제1 방향으로 상기 제1-1c 배선 라인, 상기 제1-1d 배선 라인 및 상기 제1-1a 배선 라인과 중첩되는 반도체 소자 패키지.
  7. 제6항에 있어서,
    상기 제1-1d 배선 라인은,
    상기 제2 방향으로 돌출된 제4 돌출부를 포함하고,
    상기 제4 돌출부는 상기 제1 방향으로 상기 제1-1c 배선 라인, 상기 제1-1b 배선 라인 및 상기 제1-1a 배선 라인과 중첩되는 반도체 소자 패키지.
  8. 제1항에 있어서,
    상기 반도체 구조물의 제2 방향으로 최대 폭은 상기 반도체 구조물과 제2 방향으로 중첩된 제1 배선 라인의 제2 방향으로 최대 폭과 폭의 비가 1:0.7 내지 1:0.9인 반도체 소자 패키지.
  9. 제3항에 있어서,
    상기 제1 패드는, 상기 제1 절연층을 관통하여 상기 제1 끝단부와 전기적으로 연결되는 제1 영역; 및 상기 제1 영역으로부터 연장되어 상기 기판의 가장자리부 상에 돌출되는 제2 영역을 포함하고,
    상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층을 더 포함하고,
    상기 채널층에 의하여 노출된 상기 제1 도전형 반도체층에 배치되는 제1 전극;을 포함하고,
    상기 채널층에 의하여 노출된 상기 제2 도전형 반도체층 상에 각각 배치되는 제2 전극;을 포함하고,
    상기 제1 패드, 채널층 및 제1 끝단부는 상기 기판의 가장자리부에서 서로 중첩되고,
    상기 제2 패드, 채널층 및 제2 끝단부는 상기 기판의 가장자리부에서 서로 중첩되고, 상기 제1 절연층은 상기 채널층 및 제2 배선 라인을 덮도록 배치되는 반도체 소자 패키지.
  10. 기판; 및 상기 기판 상에 배치되는 복수 개의 반도체 구조물;을 포함하는 반도체 소자 패키지;을 포함하고,
    상기 반도체 구조물은,
    상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,
    상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인;
    상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인;
    상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층;
    상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및
    상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함하고,
    상기 복수 개의 제1 배선 라인 중 제1 방향으로 연장된 길이 가장 긴 라인은 상기 연장된 길이가 가장 짧은 라인보다 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적이 크고,
    상기 복수 개의 제1 배선 라인과 연결된 복수 개의 데이터 라인;
    상기 복수 개의 제2 배선 라인과 연결된 복수 개의 스캔 라인;
    복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부;
    복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및
    입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 더 포함하는 표시 장치.
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