WO2018139770A1 - 반도체 소자 및 반도체 소자 패키지 - Google Patents

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이창형
황성민
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엘지이노텍 주식회사
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    • H01L2224/05171—Chromium [Cr] as principal constituent
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
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    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/11831—Reworking, e.g. shaping involving a chemical process, e.g. etching the bump connector
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13011—Shape comprising apertures or cavities, e.g. hollow bump
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13239—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
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    • H01L2224/13238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13244—Gold [Au] as principal constituent
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
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    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/292—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29201—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29211—Tin [Sn] as principal constituent
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    • H01L2224/29238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29239—Silver [Ag] as principal constituent
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
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    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
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    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape

Definitions

  • Embodiments relate to a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method.
  • a semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.
  • light emitting devices such as light emitting diodes or laser diodes using group 3-5 or 2-6 compound semiconductor materials have been developed using thin film growth technology and device materials.
  • a light emitting device such as a light emitting diode or a laser diode using a group 3 to 5 or 2 to 6 group compound semiconductor material may implement a white light source having high efficiency by using a fluorescent material or combining colors.
  • Such a light emitting device has advantages of low power consumption, semi-permanent life, fast response speed, safety and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.
  • a light-receiving device such as a photodetector or a solar cell
  • a Group 3-5 Group 2 or Group 6 compound semiconductor material development of device materials absorbs light in various wavelength ranges to generate a photocurrent. As a result, light in various wavelengths can be used from gamma rays to radio wavelengths.
  • a light receiving device has the advantages of fast response speed, safety, environmental friendliness and easy control of the device material, so that it can be easily used in power control or microwave circuits or communication modules.
  • the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device.
  • CCFL cold cathode tube
  • LCD liquid crystal display
  • the light emitting device may be provided as a pn junction diode having a characteristic in which electrical energy is converted into light energy using, for example, a group 3-5 element or a group 2-6 element on the periodic table.
  • Various wavelengths can be realized by adjusting the composition ratio.
  • the semiconductor device may include an electrode capable of receiving power for driving from the outside.
  • the semiconductor device may be electrically connected to a pad unit provided in an external sub-mount or lead frame as one of methods of receiving power from the outside.
  • the semiconductor device may be electrically connected to the pad part by die bonding, flip chip bonding, wire bonding, or the like.
  • a bonding pad may be used for electrical connection between the electrode and the pad of the semiconductor device.
  • the bonding pad may be provided on at least one of the semiconductor device and the pad unit. At this time, it is required to propose a method of electrically connecting the semiconductor element and the pad part by providing a small pressure at a low temperature and providing a stable bonding coupling force.
  • the embodiment can provide a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, and a semiconductor device package manufacturing method in which stable bonding can be performed by providing a small pressure at a low temperature.
  • the embodiment is a semiconductor device, a semiconductor device manufacturing method, a semiconductor device package, a semiconductor that can prevent the re-melting phenomenon occurs in the bonding region of the semiconductor device package while the semiconductor device package is rebonded to the substrate, etc.
  • a device package manufacturing method can be provided.
  • a semiconductor device may include a light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first bonding pad disposed on the light emitting structure and electrically connected to the first conductive semiconductor layer; A second bonding pad disposed on the light emitting structure, spaced apart from the first bonding pad, and electrically connected to the second conductive semiconductor layer; A reflection layer disposed on the light emitting structure and disposed between the first bonding pad and the second bonding pad; The first bonding pad and the second bonding pad may each include a porous metal layer including a plurality of pores and a bonding alloy layer disposed on the porous metal layer.
  • the semiconductor device may include a bonding metal layer disposed on the bonding alloy layer.
  • the semiconductor device may further include a metal layer disposed between the light emitting structure and the porous metal layer, and the metal layer may include at least one of an adhesive metal layer, a reflective metal layer, and a barrier metal layer.
  • the bonding alloy layer may include a plurality of alloy layers including a plurality of metal materials and having different material composition ratios.
  • the bonding alloy layer may include an alloy layer including Au and Sn, and the bonding alloy layer may be formed from the porous metal layer in comparison with the Au atomic composition ratio included in the alloy layer disposed in a first region close to the porous metal layer.
  • the Au atomic composition ratio of the alloy layer disposed in the second region relatively far from one region may be provided smaller.
  • the Au atomic composition ratio included in the alloy layer disposed in the first region is 25 at% or more and 50 at% or less, and the Sn atomic composition ratio is 50 at% or more and 75 at% or less.
  • the Au atomic composition ratio included in the alloy layer disposed in two regions is 5 at% or more and 25 at% or less, and the Sn atomic composition ratio is 75 at% or more and 95 at% or less.
  • the porous metal layer may have an Au atomic ratio of 90 at% or more and 95 at% or less, and a Sn atomic composition ratio of 5 at% or more and 10 at% or less.
  • the thickness of the porous metal layer may be 500 nanometers to 10 micrometers, and the thickness of the bonding alloy layer may be provided to 100 nanometers to 10 micrometers.
  • the bonding alloy layer may include an AuSn alloy layer, and the Sn composition ratio of Au to the AuSn alloy layer may be provided in an amount of 9: 1 or more and 2.5: 7.5 or less based on at%.
  • the semiconductor device may include an Au layer disposed on the bonding alloy layer.
  • the porous metal layer may include at least one selected from a metal including Au, Ag, Cu, or an alloy thereof.
  • the bonding metal layer may include Sn or In.
  • the sum of an area of the first bonding pad and an area of the second bonding pad when viewed from an upper direction of the semiconductor device may include the semiconductor in which the first bonding pad and the second bonding pad are disposed.
  • the area of the reflective layer is equal to or smaller than 60% of the total area of the upper surface of the device, and the area of the reflective layer is provided to be 10% or more and 25% or less of the total area of the upper surface of the semiconductor device.
  • Light generated in the light emitting structure is not transmitted through the first region provided between the pads, and is disposed between the first bonding pad and the second bonding pad adjacent to the side surface disposed in the long axis direction of the semiconductor device. In the second region provided, the third region provided between the side of the semiconductor device in the minor axis direction and the adjacent first bonding pad or the second bonding pad, the light emitting structure The generated light can be transmitted through and emitted.
  • the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device when viewed from the upper direction of the semiconductor device. have.
  • the first bonding pad or the second bonding pad may be provided with a length of x along the major axis direction of the semiconductor device, a length of y along the minor axis direction of the semiconductor device, and The ratio of y may be provided from 1: 1.5 to 1: 2.
  • the distance between the first bonding pad and the second bonding pad may be provided equal to or greater than 125 micrometers and equal to or less than 300 micrometers.
  • a semiconductor device package may include: a package body providing a recess and including a pad part provided on a bottom surface of the recess; A bonding alloy layer disposed in the recess and disposed on the pad portion; A porous metal layer disposed on the bonding alloy layer and including a plurality of pores; A metal layer disposed on the porous metal layer; A semiconductor layer disposed on the metal layer; It may include.
  • the semiconductor device package according to the embodiment may include a bonding metal layer disposed between the bonding alloy layer and the pad part.
  • the bonding alloy layer may include a plurality of alloy layers including a plurality of metal materials and having different material composition ratios.
  • the bonding alloy layer may include an alloy layer including Au and Sn, and may be further separated from the porous metal layer in comparison with the Au atomic ratio included in the alloy layer disposed in the first region close to the porous metal layer.
  • the Au atomic composition ratio of the alloy layer disposed in the two regions can be provided smaller.
  • the Au atomic composition ratio included in the alloy layer disposed in the first region is 25 at% or more and 50 at% or less, and the Sn atomic composition ratio is 50 at% or more and 75 at% or less.
  • the Au atomic composition ratio included in the alloy layer disposed in two regions is 5 at% or more and 25 at% or less, and the Sn atomic composition ratio is 75 at% or more and 95 at% or less.
  • the porous metal layer may have an Au atomic ratio of 90 at% or more and 95 at% or less, and a Sn atomic composition ratio of 5 at% or more and 10 at% or less.
  • the thickness of the porous metal layer may be 500 nanometers to 10 micrometers, and the thickness of the bonding alloy layer may be provided to 100 nanometers to 10 micrometers.
  • the bonding alloy layer may include an AuSn alloy layer, and the Sn composition ratio of Au to the AuSn alloy layer may be provided in an amount of 9: 1 or more and 2.5: 7.5 or less based on at%.
  • the bonding metal layer may include Sn or In.
  • a semiconductor device manufacturing method includes forming a metal layer on a semiconductor layer; Forming an alloy layer on which the first metal and the second metal are combined on the metal layer; Removing the second metal through a chemical treatment of the alloy layer and forming a porous metal layer of a first metal including a plurality of pores; Forming a bonding metal layer on the porous metal layer; It may include.
  • a semiconductor device package manufacturing method may include providing a package body including a pad part; Providing a semiconductor device in direct contact with the pad part; Providing at least one of heat or pressure to bond the semiconductor element to the pad portion; Includes, the semiconductor device, a semiconductor layer; A metal layer disposed on the semiconductor layer; A porous metal layer disposed on the metal layer and including a plurality of pores; A bonding alloy layer disposed on the porous metal layer; It may include.
  • the semiconductor device manufacturing method, the semiconductor device package, the semiconductor device package manufacturing method according to the embodiment there is an advantage that the stable bonding can be performed by providing a small pressure at a low temperature.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment the re-melting phenomenon in the bonding region of the semiconductor device package during the process of rebonding the semiconductor device package, etc. There is an advantage that can be prevented from occurring.
  • FIG. 1 illustrates a semiconductor device according to an embodiment of the present invention.
  • FIGS. 2 and 3 are views illustrating a process of forming a porous metal layer applied to a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a photograph showing a cross section of the porous metal layer illustrated in FIG. 3.
  • FIG. 5 is a photograph showing the surface of the porous metal layer shown in FIG. 3.
  • FIG. 6 is a view showing another semiconductor device package according to an embodiment of the present invention.
  • FIG. 7 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present disclosure.
  • FIG. 8 is a diagram illustrating another example of a semiconductor device in accordance with an embodiment of the present invention.
  • FIG. 9 is an example of SEM analysis of a semiconductor device in accordance with an embodiment of the present invention.
  • FIG. 10 is an example of a TEM analysis photograph of a semiconductor device according to an embodiment of the present invention.
  • FIG. 11 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 12 is another example of an SEM image of a semiconductor device according to an exemplary embodiment of the present invention.
  • FIG. 13 is another example of a TEM analysis photograph of a semiconductor device according to an embodiment of the present invention.
  • FIG. 14 is a diagram illustrating still another example of a semiconductor device package according to an exemplary embodiment of the inventive concept.
  • 15 is an example of an SEM image showing a state before bonding a semiconductor device to a pad part in a semiconductor device package according to an exemplary embodiment of the present disclosure.
  • FIG. 16 is an example of a SEM analysis photograph illustrating a state after a semiconductor device is bonded to a pad part in a semiconductor device package according to an exemplary embodiment of the present disclosure.
  • FIG. 17 is a diagram illustrating still another example of a semiconductor device package according to an embodiment of the present invention.
  • FIG. 18 is a plan view illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 19 is a cross-sectional view taken along the line A-A of the semiconductor device illustrated in FIG. 18.
  • FIG. 20 is a diagram illustrating an arrangement example of a first electrode and a second electrode applied to a semiconductor device according to an embodiment of the present disclosure.
  • 21 is a diagram illustrating an example of disposition of a reflective layer applied to a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 22 is a diagram illustrating an arrangement example of a first bonding pad and a second bonding pad applied to a semiconductor device according to an embodiment of the present disclosure.
  • each layer, region, pattern, or structure is “on / over” or “under” the substrate, each layer, layer, pad, or pattern.
  • “on / over” and “under” include both “directly” or “indirectly” formed. do.
  • the expression of each layer above / above or below will be described with reference to the drawings.
  • the semiconductor device according to the embodiment of the present invention may be applied to a light emitting device including a light emitting diode device and a laser diode device.
  • the semiconductor device according to the embodiment of the present invention may be applied to the light receiving device.
  • the semiconductor device according to the embodiment of the present invention may be applied to a power device.
  • FIG. 1 illustrates a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 100 may include the semiconductor layer 110 as shown in FIG. 1.
  • the semiconductor device 100 illustrated in FIG. 1 illustrates only a partial region in which power is supplied from the outside to the semiconductor layer 110.
  • the semiconductor layer 110 may be provided as a compound semiconductor.
  • the semiconductor layer 110 may be provided as a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the semiconductor layer 110 may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be.
  • the semiconductor material having the compositional formula of the semiconductor layer 110 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) It may be provided as.
  • the semiconductor layer 110 may be selected from, for example, InAlGaN, InAlN, InGaN, AlGaN, GaN, or the like.
  • the semiconductor layer 110 may be provided as a semiconductor material having a composition formula of (Al x Ga 1- x ) y In 1 - y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1). Can be.
  • the semiconductor layer 110 may be selected from, for example, AlGaInP, AlInP, GaP, GaInP, or the like.
  • the semiconductor layer 110 may include an n-type dopant.
  • the semiconductor layer 110 may include at least one dopant selected from the group including Si, Ge, Sn, Se, Te, and the like.
  • the semiconductor layer 110 may include a p-type dopant.
  • the semiconductor layer 110 may include at least one dopant selected from the group including Mg, Zn, Ca, Sr, and Ba.
  • the semiconductor device 100 may include a metal layer 120, a porous metal layer 130, and a bonding metal layer 140.
  • the metal layer 120, the porous metal layer 130, and the bonding metal layer 140 may be collectively referred to as a bonding pad layer.
  • a separate conductive material electrically connected to the semiconductor layer 110 may be further provided between the metal layer 120 and the semiconductor layer 110.
  • the metal layer 120 may not be provided, and the porous metal layer 130 may be disposed in direct contact with the semiconductor layer 110.
  • the metal layer 120 may be disposed on the semiconductor layer 110.
  • the porous metal layer 130 may be disposed on the metal layer 120.
  • the porous metal layer 130 may include a plurality of pores.
  • the bonding metal layer 140 may be disposed on the porous metal layer 130.
  • the porous metal layer 130 may include, for example, the same material as the metal layer 120.
  • the metal layer 120 may include a material having excellent adhesion to the semiconductor layer 110.
  • the metal layer 120 may include a material having excellent reflection characteristics.
  • the metal layer 120 may include at least one selected from the group consisting of Au, Ag, and Cu.
  • the porous metal layer 130 is a metal layer including a plurality of pores, may be referred to as a kind of metal sponge (sponge) layer.
  • the porous metal layer 130 may be provided to a thickness of several micrometers. The method of forming the porous metal layer 120 will be further described later.
  • the semiconductor device 100 may be attached to a submount or attached to a lead frame or the like and supplied in a semiconductor device package form.
  • the bonding metal layer 140 may be electrically connected to the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding metal layer 140 may be disposed in direct contact with the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding metal layer 140 may include a bonding material for connection with the pad part.
  • the bonding metal layer 140 may include tin (Sn) for electrical connection with the pad portion.
  • FIGS. 2 and 3 are views illustrating a process of forming a porous metal layer applied to a semiconductor device according to an embodiment of the present invention.
  • an alloy layer in which the first metal 131 and the second metal 133 are combined may be formed on the substrate 105.
  • the first metal 131 and the second metal 133 may be formed on the substrate 105 by an electron beam evaporator.
  • the first metal 131 and the second metal 133 may be selected from materials that satisfy physical properties of being bonded to each other to form an alloy layer.
  • the first metal 131 may be selected from a group including Au, Ag, and Cu.
  • the second metal 133 may be selected from, for example, a bonding material including Sn and In.
  • a porous metal layer 130 including a plurality of pores p may be formed.
  • a plurality of pores p may be formed in an area where the second metal 133 is removed from the alloy layer where the first metal 131 and the second metal 133 are combined.
  • the plurality of pores p provided in the porous metal layer 130 may be provided in nano size, for example.
  • the porous metal layer 130 may be formed of a metal layer having a plurality of pores, as shown in FIGS. 4 and 5.
  • 4 is a photograph showing a cross section of the porous metal layer shown in FIG. 3
  • FIG. 5 is a photograph showing a surface of the porous metal layer shown in FIG. 3.
  • the porous metal layer 130 according to the embodiment as shown in Figures 4 and 5, it can be seen that a plurality of pores are formed on the surface, it can be seen that a plurality of pores are formed in the depth direction. .
  • the porous metal layer 130 according to the embodiment may be referred to as a kind of metal sponge layer including a plurality of pores.
  • the porous metal layer 130 may be referred to as a metal sponge layer having a plurality of nano-scale pores.
  • an etchant may be used as an example.
  • the second metal 133 may be removed from the alloy layer to form the porous metal layer 130 provided with a plurality of pores p.
  • the etchant may include a solution of strong acid or a solution of strong alkali.
  • the etchant may be selected from at least one strong acid solution containing nitric acid (HNO 3 ).
  • the etchant may be selected from at least one of a strong alkali solution containing sodium hydroxide (NaOH).
  • the porous metal layer 130 that can be applied to the semiconductor device 100 may be formed by a method similar to that described with reference to FIGS. 2 and 3.
  • the metal layer 120 may be formed on the semiconductor layer 110.
  • An alloy layer in which a first metal and a second metal are combined may be formed on the metal layer 120. Subsequently, as described with reference to FIGS. 2 and 3, the second metal may be removed through chemical treatment of the alloy layer, so that the porous metal layer 130 of the first metal including the plurality of pores may be formed. have.
  • the bonding metal layer 140 may be formed on the porous metal layer 130.
  • the semiconductor device 100 may be attached to a submount or attached to a lead frame or the like and supplied in the form of a semiconductor device package.
  • the bonding metal layer 140 may be electrically connected to the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding metal layer 140 may be disposed in direct contact with the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding metal layer 140 may be connected to the pad part by a die bonding method.
  • the bonding metal layer 140 may be connected to the pad part by a flip chip bonding method.
  • FIG. 6 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
  • the descriptions that are the same as those described with reference to FIGS. 1 to 5 may be omitted.
  • the semiconductor device package 200 may include a pad unit 210 as shown in FIG. 6.
  • the semiconductor device package 200 shown in FIG. 6 shows only a partial region around the pad unit 210 for supplying power to the semiconductor device.
  • the pad unit 210 may be provided in the sub mount.
  • the pad part 210 may be provided in a lead frame.
  • the pad part 210 may be provided on a circuit board.
  • the semiconductor device 100 described with reference to FIGS. 1 to 5 may be provided on the pad part 210.
  • the bonding metal layer 140 of the semiconductor device 100 may be provided to be in contact with the pad portion 210.
  • the bonding metal layer 140 may be disposed to directly contact the pad part 210.
  • a bonding material may be further provided between the pad portion 210 and the bonding metal layer 140 separately from the bonding metal layer 140.
  • At least one of heat or pressure may be provided while the bonding metal layer 140 is disposed on the pad part 210.
  • heat may be supplied while the bonding metal layer 140 and the pad part 210 are in contact with each other.
  • pressure may be supplied when the bonding metal layer 140 is in contact with the pad unit 210.
  • heat and pressure may be supplied while the bonding metal layer 140 is in contact with the pad unit 210.
  • a bonding material included in the bonding metal layer 140 may diffuse into the porous metal layer 130.
  • an alloy layer 135 may be formed by bonding between a bonding material diffused from the bonding metal layer 140 and a material included in the porous metal layer 130. have.
  • the alloy layer 135 may be formed between the bonding metal layer 140 and the porous metal layer 130.
  • the bonding process may be performed at a lower temperature and a lower pressure than a bonding method including generally known eutectic bonding.
  • a metal compound may be generated by chemical bonding at an interface between the porous metal layer 130 and the bonding material diffused from the bonding metal layer 140.
  • the metal compound generated at the interface between the porous metal layer 130 and the bonding material diffused from the bonding metal layer 140 may have a relatively high melting point than the melting point of the material before bonding.
  • the melting point of the alloy layer 135 formed by the bonding between the porous metal layer 130 and the bonding material diffused from the bonding metal layer 140 may be higher than the melting point of the bonding metal layer 140.
  • the semiconductor device package 200 may include the pad part 210 and the bonding metal layer 140 as shown in FIG. 6.
  • the bonding metal layer 140 may be disposed on the pad part 210.
  • the semiconductor device package 200 may further include an alloy layer 135, a porous metal layer 130, a metal layer 120, and a semiconductor layer 110.
  • the alloy layer 135 may be disposed on the bonding metal layer 130.
  • the porous metal layer 130 may be disposed on the alloy layer 135.
  • the porous metal layer 130 may include a plurality of pores.
  • the alloy layer 135 may be formed by combining a material included in the bonding metal layer 140 and a material included in the porous metal layer 130.
  • the alloy layer 135 may include AuSn.
  • the melting point of the alloy layer 135 may be provided higher than the melting point of the bonding metal layer 140.
  • the melting point of the bonding metal layer 140 may be 220 degrees to 250 degrees.
  • the alloy layer 135 may have a higher melting point than 250 degrees. Melting point of the alloy layer 135 may be elastically selected by adjusting the composition ratio of the material constituting the alloy layer 135.
  • the metal layer 120 may be disposed on the porous metal layer 130.
  • the semiconductor layer 110 may be disposed on the metal layer 120.
  • power supplied through the pad part 210 may be applied to the semiconductor layer 110.
  • the semiconductor device package 200 according to the embodiment may also be generated when the surface mount (SMT) is additionally attached to the main substrate for supplying power according to the application.
  • the semiconductor device package 200 may be surface-mounted (SMT) by soldering to a main substrate.
  • a semiconductor device is bonded to a pad part through a bonding process.
  • a first bonding process in a reflow process for a second bonding process in which surface mounting is additionally performed on a main substrate The bonding material used in can be melted again. Accordingly, the stability of the electrical connection and the physical coupling between the semiconductor device package and the pad part may be weakened in the reflow process for the second bonding process.
  • the melting point of the alloy layer 135 that provides a bonding force between the semiconductor device and the pad unit according to the embodiment may be formed higher than the melting point of the general bonding material. have. Therefore, even when the semiconductor device package 200 according to the embodiment is bonded through a reflow process to a main substrate, re-melting does not occur, so that electrical connection and physical bonding force are not degraded. There is an advantage.
  • the pad portion 210 may be disposed on the resin, and the pad portion 210 may be disposed around the resin. Accordingly, when the process of bonding the pad unit 210 and the semiconductor device 100 is performed at a high temperature, deformation of the resin may occur or discoloration may occur in the resin.
  • the semiconductor device 100 may be bonded to the pad unit 210 in a low temperature environment. Accordingly, according to the embodiment, it is possible to prevent the resin disposed around the pad portion from being exposed to high temperature, thereby preventing the resin from being damaged or discolored.
  • the bonding metal layer 140 is disposed on the pad part 210, and the alloy layer 135 is disposed on the bonding metal layer 140. ) Is described on the basis of the arrangement.
  • the material forming the bonding metal layer 140 in the process of bonding the semiconductor device 100 and the pad unit 210 by controlling the thickness of the bonding metal layer 140 is the porous It may be implemented to diffuse all into the metal layer 130. Accordingly, the alloy layer 135 may be disposed in direct contact with the pad part 210.
  • the bonding material included in the bonding metal layer 140 may provide a bonding force with the pad portion 130.
  • an intermetallic compound may be formed while the bonding material included in the bonding metal layer 140 is diffused into a plurality of pores provided in the porous metal layer 130. Accordingly, according to the embodiment, a stable bonding force may be provided between the pad part 210 and the alloy layer 135.
  • bonding may be performed by diffusion of a bonding material, and an alloy having a high melting point may be formed after bonding.
  • bonding may be performed by diffusion of Sn material, and an alloy of AuSn having a relatively high melting point may be formed.
  • FIG. 7 is a diagram illustrating another example of a semiconductor device package according to an embodiment of the present invention.
  • the descriptions overlapping the contents described with reference to FIGS. 1 to 6 may be omitted.
  • the semiconductor device package 400 may include the semiconductor device 100, the pad part 210, the lead frame 220, the package body 230, and the main substrate 300. It may include.
  • the semiconductor device 100 may be electrically connected to the pad part 210 provided in the package body 230.
  • the pad part 210 may be electrically connected to the main substrate 300 disposed below.
  • the pad part 210 may be electrically connected to the main substrate 300 through the lead frame 220 disposed below.
  • the semiconductor device 100 may be disposed on the pad part 210 provided on the lead frame 220.
  • the semiconductor device 100 may be disposed in a recess provided by the package body 230.
  • the molding part 240 may be disposed on the semiconductor device 100.
  • the molding part 240 may include wavelength converting particles that receive light provided from the semiconductor device 100 and emit wavelength converted light.
  • the semiconductor device package 400 may include a first bonding layer 115 disposed on the pad part 210 and a second bonding disposed under the lead frame 220. Layer 310.
  • the first bonding layer 115 may include the bonding metal layer 140, the alloy layer 135, and the porous metal layer 130 described with reference to FIG. 6.
  • the second bonding layer 310 may include a bonding material used in a soldering process.
  • the first bonding layer 115 may have a higher melting point than the second bonding layer 310.
  • the first bonding layer 115 may be formed below the melting point of the second bonding layer 310.
  • the bonding process between the semiconductor device 100 and the pad unit 210 may be performed at a relatively low temperature of the first temperature.
  • the bonding process between the semiconductor device 100 and the pad unit 210 may be performed while applying a relatively low first pressure.
  • the bonding process between the lead frame 220 and the main substrate 300 may be performed at a relatively high second temperature. In addition, the bonding process between the lead frame 220 and the main substrate 300 may be performed while applying a relatively high second pressure.
  • the melting point of the first bonding layer 115 is higher than the second temperature, reflow for bonding between the lead frame 220 and the main substrate 300 ( In the reflow process, the bonding force between the semiconductor device 100 and the pad part 210 is not deteriorated.
  • the bonding process between the semiconductor device 100 and the pad unit 210 may be performed at a relatively low first temperature. Accordingly, according to the embodiment, it is possible to prevent the package body 230 from being damaged or discolored in the bonding process between the semiconductor device 100 and the pad unit 210.
  • the bonding process between the semiconductor device 100 and the pad unit 210 may be performed at a relatively low first temperature, a wider selection range of materials constituting the package body 230 may be provided. You can lose.
  • the package body 230 may be provided using a relatively inexpensive resin material as well as an expensive material such as a ceramic.
  • the package body 230 may include at least one material selected from the group consisting of PolyPhtalAmide (PPA) resin, PolyCyclohexylenedimethylene Terephthalate (PCT) resin, epoxy molding compound (EMC) resin, and silicone molding compound (SMC) resin. It may include.
  • PPA PolyPhtalAmide
  • PCT PolyCyclohexylenedimethylene Terephthalate
  • EMC epoxy molding compound
  • SMC silicone molding compound
  • the semiconductor device 100 according to the embodiment may be connected to the pad part 210 by a flip chip bonding method.
  • the semiconductor device 100 may be top emission and side emission.
  • the semiconductor device 100 may emit light in a downward direction.
  • the semiconductor device 100 according to the embodiment may be a flip chip light emitting device that emits light in six surface directions.
  • FIG. 8 is a diagram illustrating another example of a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 500 may include a semiconductor layer 510, as shown in FIG. 8.
  • the semiconductor device 500 illustrated in FIG. 8 illustrates only a portion of the semiconductor layer 510 in which power is supplied from the outside.
  • the semiconductor layer 510 may be provided as a first conductivity type semiconductor layer.
  • the semiconductor layer 510 may be provided as a second conductivity type semiconductor layer.
  • the semiconductor layer 510 may be provided as a compound semiconductor.
  • the semiconductor layer 510 may be provided as a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the semiconductor layer 510 may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be.
  • the semiconductor material having the compositional formula of the semiconductor layer 510 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) It may be provided as.
  • the semiconductor layer 510 may be selected from, for example, InAlGaN, InAlN, InGaN, AlGaN, GaN, or the like.
  • the semiconductor layer 510 may be provided as a semiconductor material having a composition formula of (Al x Ga 1- x ) y In 1 - y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1). Can be.
  • the semiconductor layer 110 may be selected from, for example, AlGaInP, AlInP, GaP, GaInP, or the like.
  • the semiconductor layer 510 may include an n-type dopant.
  • the semiconductor layer 510 may include at least one dopant selected from the group including Si, Ge, Sn, Se, Te, and the like.
  • the semiconductor layer 510 may include a p-type dopant.
  • the semiconductor layer 510 may include at least one dopant selected from the group including Mg, Zn, Ca, Sr, and Ba.
  • the semiconductor device 500 may include a metal layer 520, as shown in FIG. 8.
  • the metal layer 520 may be disposed on the semiconductor layer 510.
  • the metal layer 510 may be provided as a single layer or may be provided as a plurality of layers.
  • the metal layer 510 may include at least one of an adhesive metal layer, a reflective metal layer, and a barrier metal layer.
  • the adhesive metal layer may include a material having excellent adhesion to the semiconductor layer 510.
  • the adhesive metal layer may include, for example, at least one selected from the group containing a material such as Cr, Ti, or an alloy thereof.
  • the adhesive metal layer may be provided in a single layer or a plurality of layers.
  • the reflective metal layer may include a material having high reflectivity with respect to a wavelength band of light emitted from the semiconductor device 500.
  • the reflective metal layer may include, for example, at least one selected from the group containing materials such as Al, Ag, Rh, or an alloy thereof.
  • the reflective metal layer may be provided in a single layer or a plurality of layers.
  • the barrier metal layer may include a material capable of preventing the bonding material from being diffused into the semiconductor layer 510 while the semiconductor device 500 is bonded to a pad part such as a package body.
  • the barrier metal layer may include, for example, at least one selected from the group consisting of materials such as Ni, Cr, Ti, Cu, Pt, Au, or an alloy thereof.
  • the barrier metal layer may be provided in a single layer or a plurality of layers.
  • the semiconductor device 500 may include a porous metal layer 530, as shown in FIG. 8.
  • the porous metal layer 530 may be disposed on the metal layer 520.
  • the porous metal layer 530 may include a plurality of pores.
  • the porous metal layer 530 is a metal layer including a plurality of pores, may be referred to as a kind of metal sponge layer.
  • the porous metal layer 530 may include, for example, at least one selected from the group containing a material such as Au, Ag, Cu, or an alloy thereof.
  • the porous metal layer 530 may be formed of a metal layer having a plurality of pores, as described with reference to FIGS. 2 to 5. As illustrated in FIGS. 4 and 5, the porous metal layer 530 may have a plurality of pores formed on a surface thereof, and a plurality of pores may be formed in a depth direction. For example, the porous metal layer 530 may be referred to as a metal sponge layer having a plurality of nano-scale pores.
  • the porous metal layer 530 may be provided in a thickness of several hundred nanometers to several tens of micrometers.
  • the porous metal layer 530 may be provided at a thickness of 500 nanometers to 10 micrometers.
  • it may be appropriate to provide a thickness of 500 nm or more to prevent diffusion of Sn from being diffused toward the light emitting structure to lower the luminous flux of the semiconductor device.
  • it may be appropriate to provide a thickness smaller than 10 micrometers.
  • a separate conductive material electrically connected to the semiconductor layer 510 may be further provided between the metal layer 520 and the semiconductor layer 510.
  • the metal layer 520 is not provided, and the porous metal layer 530 may be disposed in direct contact with the semiconductor layer 510.
  • the semiconductor device 500 may include a bonding alloy layer 535 as shown in FIG. 8.
  • the bonding alloy layer 535 may be disposed on the porous metal layer 530.
  • the semiconductor device 500 may be attached to a sub-mount or attached to a lead frame or the like and supplied in the form of a semiconductor device package.
  • the bonding alloy layer 535 may be electrically connected to the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding alloy layer 535 may be disposed in direct contact with a pad portion provided in a submount or a pad portion provided in a lead frame.
  • the bonding alloy layer 535 may include a plurality of metal materials.
  • the bonding alloy layer 535 may include a plurality of alloy layers having different material composition ratios.
  • the bonding alloy layer 535 is disposed in the atomic ratio of the material included in the first alloy layer disposed in the first region close to the porous metal layer 530 and in the second region disposed away from the porous metal layer 530. Atomic composition ratios of materials included in the second alloy layer may be provided differently.
  • the thickness of the bonding alloy layer 535 may be provided from several hundred nanometers to several tens of micrometers.
  • the bonding alloy layer 535 may be provided in a thickness of 100 nanometers to 10 micrometers.
  • the bonding alloy layer 535 may be formed in the process of depositing the bonding metal layer on the porous metal layer 530.
  • the semiconductor device 500 according to the embodiment may be attached to a submount or attached to a lead frame or the like and supplied in the form of a semiconductor device package.
  • the bonding metal layer may include a material capable of attaching the semiconductor device 500 according to the embodiment to a submount or a lead frame.
  • the bonding metal layer may include at least one or an alloy thereof selected from the group including Sn, In, and the like, which are relatively low melting materials.
  • the material included in the bonding metal layer 140 is transferred to the porous metal layer 130.
  • a region may be combined with the porous metal layer 130.
  • a material diffused from the porous metal layer 130 and the bonding metal layer 140 may be combined in a plurality of pores provided in the porous metal layer 130.
  • a portion of the porous metal layer 130 illustrated in FIG. 1 may be formed to correspond to the bonding alloy layer 535 of the semiconductor device 500 of FIG. 8.
  • the remaining region of the porous metal layer 130 illustrated in FIG. 1 may correspond to the porous metal layer 530 of the semiconductor device 500 according to the exemplary embodiment illustrated in FIG. 8.
  • FIGS. 9 and 10 the semiconductor device 500 according to the embodiment will be further described.
  • 9 is an example of SEM analysis of a semiconductor device according to an embodiment of the present invention
  • FIG. 10 is an example of TEM analysis of a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 500 may include a porous metal layer 530, as shown in FIGS. 9 and 10.
  • the porous metal layer 530 may be formed based on Au material.
  • the porous metal layer 530 may be provided as an Au layer including a plurality of pores.
  • the semiconductor device 500 may include a bonding alloy layer 535.
  • the bonding alloy layer 535 may be disposed on the porous metal layer 530.
  • the bonding alloy layer 535 may include a plurality of alloy layers including a plurality of metal materials and having different material composition ratios.
  • the bonding alloy layer 535 may include a first bonding alloy layer 535a and a second bonding alloy layer 535b.
  • the first bonding alloy layer 535a may be disposed in a first region close to the porous metal layer 530.
  • the second bonding alloy layer 535b may be disposed in a second region relatively far from the first region from the porous metal layer 530.
  • the second bonding alloy layer 535b may be disposed on the first bonding alloy layer 535a.
  • the bonding alloy layer 535 may include an alloy layer including Au and Sn.
  • the first bonding alloy layer 535a and the second bonding alloy layer 535b may be provided as alloy layers including Au and Sn.
  • the bonding alloy layer 535 may include, for example, an AuSn alloy layer, and a composition ratio of Sn to Au may be greater than or equal to 9: 1 and less than or equal to 2.5: 7.5 based on at%.
  • the composition ratio of Sn to Au requires a composition of at least 9: 1 based on at%.
  • the composition ratio of Sn to Au requires a composition of 2.5: 7.5 or less based on at%.
  • the Au atom composition ratio included in the second bonding alloy layer 535b may be smaller than the Au atom composition ratio included in the first bonding alloy layer 535a.
  • the Sn atomic composition ratio included in the second bonding alloy layer 535b may be greater than the Sn atomic composition ratio included in the first bonding alloy layer 535a.
  • the Au atomic composition ratio included in the first bonding alloy layer 535a disposed in the first region may be provided at 25 at% or more.
  • the Au atomic composition ratio included in the first bonding alloy layer 535a disposed in the first region may be provided at 50 at% or less.
  • the Sn atomic composition ratio included in the first bonding alloy layer 535a disposed in the first region may be provided at 50 at% or more.
  • the Sn atomic composition ratio included in the first bonding alloy layer 535a disposed in the first region may be provided at 75 at% or less.
  • the Au atomic composition ratio included in the second bonding alloy layer 535b disposed in the second region may be provided at 5 at% or more.
  • the Au atom composition ratio included in the second bonding alloy layer 535b disposed in the second region may be provided at 25 at% or less.
  • the Sn atomic composition ratio included in the second bonding alloy layer 535b disposed in the second region may be provided at 75 at% or more.
  • the Sn atomic composition ratio included in the second bonding alloy layer 535b disposed in the second region may be provided at 95 at% or less.
  • the second bonding alloy layer 535b disposed in the second region includes Au, thereby causing a re-melting problem when the semiconductor device package is secondarily mounted on a main substrate. Can be prevented from occurring.
  • the solution of the re-melting problem in the semiconductor device package will be described later.
  • the bonding alloy layer 535 and the porous metal layer 530 described above may bond to a semiconductor device having a predetermined size and provide a stable bonding force.
  • the horizontal length of the semiconductor device according to the embodiment may be provided to 250 micrometers to 3500 micrometers
  • the vertical length of the semiconductor device may be provided to 250 micrometers to 3500 micrometers.
  • the first bonding alloy layer 535a may be provided, for example, at a material composition ratio of Au 30 at% and Sn 70 at%.
  • the second bonding alloy layer 535b may be provided, for example, at a material composition ratio of Au 25 at% and Sn 75 at%.
  • the solid line represents Sn material and the dotted line represents Au material.
  • the protective layer 550 disposed on the bonding alloy layer 535 in FIGS. 9 and 10 is formed for stable analysis of a sample.
  • the protective layer 550 may be provided as a Pt layer.
  • first bonding alloy layer 535a may be provided to a thickness of several hundred nanometers.
  • first bonding alloy layer 535a may be provided to a thickness of 120 nanometers.
  • the second bonding alloy layer 535b may be provided to a thickness of several micrometers.
  • the second bonding alloy layer 535b may be provided at a thickness of 1.4 micrometers.
  • the porous metal layer 530 and the bonding alloy layer 535 may be formed in the process of depositing a Sn bonding material on the Au-based porous metal layer.
  • the AuSn layer may be formed as the Sn material is diffused into the Au-based porous metal layer.
  • the Sn composition ratio contained in 535b may be provided larger.
  • the porous metal layer 530 may also include a Sn material by diffusion of the Sn bonding material.
  • the porous metal layer 530 may be provided with an Au atomic composition ratio of 90 at% or more.
  • the porous metal layer 530 may be provided with an Au atomic ratio of 95 at% or less.
  • the porous metal layer 530 may be provided with a Sn atomic composition ratio of 5 at% or more.
  • the porous metal layer 530 may be provided with a Sn atomic composition ratio of 10 at% or less.
  • the porous metal layer 530 may be provided at a material composition ratio of, for example, Au 95 at% and Sn 5 at%.
  • the thickness of the porous metal layer 530 may be provided, for example, from 500 nanometers to 10 micrometers.
  • the porous metal layer 530 may be provided as a thickness of 2.5 micrometers, for example.
  • the minimum thickness of the porous metal layer 530 may be a minimum thickness to enable low temperature bonding in a semiconductor device packaging process.
  • the maximum thickness of the porous metal layer 530 is 10 micrometers may be a low temperature bonding can be performed in the semiconductor device packaging process in the future, it may be the maximum thickness to secure the proper bonding force.
  • low temperature bonding in which the thickness of the porous metal layer 530 is provided larger than that of 10 micrometers may be performed, but after the bonding, the die shear test (DST) value may drop so that the semiconductor device may be easily peeled off. There is a danger.
  • DST die shear test
  • the semiconductor device 500 may include a metal layer 520 and a semiconductor layer 510 disposed under the porous metal layer 530.
  • the metal layer 520 may include a first metal layer 520a and a second metal layer 520b.
  • the first metal layer 520a may include a layer of Ti / Au / Ti as a kind of adhesive metal layer. Each layer constituting the first metal layer 520a may be provided in several tens of nanometers to several hundred nanometers. For example, the first metal layer 520a may be provided as a Ti layer having a thickness of 20 nanometers, an Au layer having a thickness of 200 nanometers, or a Ti layer having a thickness of 20 nanometers, as shown in FIGS. 9 and 10. .
  • the second metal layer 520b may include Au as a barrier metal layer.
  • the second metal layer 520b may be provided to have a thickness of several micrometers.
  • the second metal layer 520b may be provided to have a thickness of 1.5 micrometers to 2 micrometers, as shown in FIGS. 9 and 10.
  • the semiconductor layer 510 may include, for example, a nitride semiconductor layer.
  • the semiconductor layer 510 may include a GaN layer of several micrometers, as shown in FIGS. 9 and 10.
  • a bonding metal layer 540 may be further formed on the bonding alloy layer 535.
  • 11 is a diagram illustrating still another example of a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 500 may include a semiconductor layer 510, as shown in FIG. 11.
  • the semiconductor device 500 illustrated in FIG. 8 illustrates only a portion of the semiconductor layer 510 in which power is supplied from the outside.
  • the semiconductor layer 510 may be provided as a first conductivity type semiconductor layer.
  • the semiconductor layer 510 may be provided as a second conductivity type semiconductor layer.
  • the semiconductor device 500 may include a metal layer 520, as shown in FIG. 11.
  • the metal layer 520 may be disposed on the semiconductor layer 510.
  • the metal layer 510 may be provided as a single layer or may be provided as a plurality of layers.
  • the metal layer 510 may include at least one of an adhesive metal layer, a reflective metal layer, and a barrier metal layer.
  • the semiconductor device 500 may include a porous metal layer 530, as shown in FIG. 11.
  • the porous metal layer 530 may be disposed on the metal layer 520.
  • the porous metal layer 530 may include a plurality of pores.
  • the porous metal layer 530 is a metal layer including a plurality of pores, may be referred to as a kind of metal sponge layer.
  • the porous metal layer 530 may include, for example, at least one selected from the group containing a material such as Au, Ag, Cu, or an alloy thereof.
  • the semiconductor device 500 may include a bonding alloy layer 535, as shown in FIG. 11.
  • the bonding alloy layer 535 may be disposed on the porous metal layer 530.
  • the bonding alloy layer 535 may include a plurality of metal materials.
  • the bonding alloy layer 535 may include a plurality of alloy layers having different material composition ratios.
  • the bonding alloy layer 535 is disposed in the atomic ratio of the material included in the first alloy layer disposed in the first region close to the porous metal layer 530 and in the second region disposed away from the porous metal layer 530. Atomic composition ratios of materials included in the second alloy layer may be provided differently.
  • the semiconductor device 500 may include a bonding metal layer 540, as shown in FIG. 11.
  • the bonding metal layer 540 may be disposed on the bonding alloy layer 535.
  • the semiconductor device 500 may be attached to a sub-mount or attached to a lead frame or the like and supplied in the form of a semiconductor device package.
  • the bonding metal layer 540 may be electrically connected to the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding metal layer 540 may be disposed in direct contact with the pad portion provided in the submount or the pad portion provided in the lead frame.
  • the bonding alloy layer 535 may be formed in the process of depositing the bonding metal layer 540 on the porous metal layer 530.
  • the semiconductor device 500 according to the embodiment may be attached to a submount or attached to a lead frame or the like and supplied in the form of a semiconductor device package.
  • the bonding metal layer 540 may include a material capable of attaching the semiconductor device 500 according to an embodiment to a submount or a lead frame.
  • the bonding metal layer 540 may include at least one selected from the group including Sn, In, and the like, which are relatively low melting materials, or an alloy thereof.
  • a material included in the bonding metal layer 540 may be diffused into the porous metal layer 530.
  • a region may be combined with the porous metal layer 530.
  • a material diffused from the porous metal layer 530 and the bonding metal layer 540 may be combined in a plurality of pores provided in the porous metal layer 530.
  • the semiconductor device 500 according to the embodiment illustrated in FIG. 11 is different from the point where the bonding metal layer 540 is disposed on the bonding alloy layer 535 as compared to the semiconductor device according to the embodiment described with reference to FIG. 8. There is.
  • FIG. 12 is another example of a SEM analysis picture of a semiconductor device according to an embodiment of the present invention
  • FIG. 13 is another example of a TEM analysis picture of a semiconductor device according to an embodiment of the present invention.
  • the semiconductor device 500 may include a porous metal layer 530, as shown in FIGS. 12 and 13.
  • the porous metal layer 530 may be formed based on Au material.
  • the porous metal layer 530 may be provided as an Au layer including a plurality of pores.
  • the semiconductor device 500 may include a bonding alloy layer 535.
  • the bonding alloy layer 535 may be disposed on the porous metal layer 530.
  • the bonding alloy layer 535 may include a plurality of alloy layers including a plurality of metal materials and having different material composition ratios.
  • the bonding alloy layer 535 may include a first bonding alloy layer 535a and a second bonding alloy layer 535b.
  • the first bonding alloy layer 535a may be disposed in a first region close to the porous metal layer 530.
  • the second bonding alloy layer 535b may be disposed in a second region relatively far from the first region from the porous metal layer 530.
  • the second bonding alloy layer 535b may be disposed on the first bonding alloy layer 535a.
  • the bonding alloy layer 535 may include an alloy layer including Au and Sn.
  • the first bonding alloy layer 535a and the second bonding alloy layer 535b may be provided as alloy layers including Au and Sn.
  • the bonding alloy layer 535 may include, for example, an AuSn alloy layer, and a composition ratio of Sn to Au may be greater than or equal to 9: 1 and less than or equal to 2.5: 7.5 based on at%.
  • the Au atom composition ratio included in the second bonding alloy layer 535b may be smaller than the Au atom composition ratio included in the first bonding alloy layer 535a.
  • the Sn atomic composition ratio included in the second bonding alloy layer 535b may be greater than the Sn atomic composition ratio included in the first bonding alloy layer 535a.
  • the Au atomic composition ratio included in the first bonding alloy layer 535a disposed in the first region may be provided at 25 at% or more.
  • the Au atomic composition ratio included in the first bonding alloy layer 535a disposed in the first region may be provided at 50 at% or less.
  • the Sn atomic composition ratio included in the first bonding alloy layer 535a disposed in the first region may be provided at 50 at% or more.
  • the Sn atomic composition ratio included in the first bonding alloy layer 535a disposed in the first region may be provided at 75 at% or less.
  • the Au atomic composition ratio included in the second bonding alloy layer 535b disposed in the second region may be provided at 5 at% or more.
  • the Au atom composition ratio included in the second bonding alloy layer 535b disposed in the second region may be provided at 25 at% or less.
  • the Sn atomic composition ratio included in the second bonding alloy layer 535b disposed in the second region may be provided at 75 at% or more.
  • the Sn atomic composition ratio included in the second bonding alloy layer 535b disposed in the second region may be provided at 95 at% or less.
  • the first bonding alloy layer 535a may be provided, for example, at a material composition ratio of Au 30 at% and Sn 70 at%.
  • the second bonding alloy layer 535b may be provided, for example, at a material composition ratio of Au 20 at% and Sn 80 at%.
  • the solid line represents Sn material and the dotted line represents Au material. 12 and 13
  • the protective layer 550 disposed on the bonding alloy layer 535 is formed for stable analysis of a sample.
  • the protective layer 550 may be provided as a Pt layer.
  • first bonding alloy layer 535a may be provided to a thickness of several hundred nanometers.
  • first bonding alloy layer 535a may be provided to a thickness of 490 nanometers.
  • the second bonding alloy layer 535b may be provided to a thickness of several micrometers.
  • the second bonding alloy layer 535b may be provided at a thickness of 1.8 micrometers.
  • the porous metal layer 530 and the bonding alloy layer 535 may be formed in the process of depositing the Sn-based bonding metal layer 540 on the Au-based porous metal layer.
  • an AuSn layer may be formed as the Sn material diffuses into the Au-based porous metal layer.
  • the Sn composition ratio contained in 535b may be provided larger.
  • the porous metal layer 530 may also include a Sn material by diffusion of the Sn bonding material.
  • the porous metal layer 530 may be provided with an Au atomic composition ratio of 90 at% or more.
  • the porous metal layer 530 may be provided with an Au atomic ratio of 95 at% or less.
  • the porous metal layer 530 may be provided with a Sn atomic composition ratio of 5 at% or more.
  • the porous metal layer 530 may be provided with a Sn atomic composition ratio of 10 at% or less.
  • the porous metal layer 530 may be provided, for example, at a material composition ratio of Au 90 at% and Sn 10 at%.
  • the thickness of the porous metal layer 530 may be provided, for example, from 500 nanometers to 10 micrometers.
  • the porous metal layer 530 may be provided as a thickness of 2.2 micrometers, for example.
  • the semiconductor device 500 may include a bonding metal layer 540 disposed on the bonding alloy layer 535, as shown in FIGS. 12 and 13.
  • the bonding metal layer 540 may be provided at Sn 100 at%.
  • the bonding metal layer 540 may have a thickness of several micrometers.
  • the bonding metal layer 540 may be provided, for example, at a thickness of 2.8 micrometers.
  • the semiconductor device 500 according to the embodiment may further include a separate Au layer provided on the bonding metal layer 540.
  • the AuSn layer required for bonding may be easily provided by the bonding metal layer 540 and the Au layer.
  • the Au layer may be provided in several micrometers or less.
  • the Au layer may be provided in a thickness such that the Au layer does not exist as an Au layer in combination with the bonding metal layer 540 to enable low temperature bonding in a packaging process.
  • the Au layer is provided to a thickness of 1 micrometer or less, thereby forming the remaining bonding metal layer 540 and the AuSn layer and improving the bonding strength with the pad part in the packaging process.
  • the semiconductor device 500 may include a metal layer 520 and a semiconductor layer 510 disposed under the porous metal layer 530.
  • the metal layer 520 may include a first metal layer 520a and a second metal layer 520b.
  • the first metal layer 520a may include a layer of Ti / Au / Ti as a kind of adhesive metal layer. Each layer constituting the first metal layer 520a may be provided in several tens of nanometers to several hundred nanometers.
  • the second metal layer 520b may include Au as a barrier metal layer. The second metal layer 520b may be provided to have a thickness of several micrometers.
  • the semiconductor layer 510 may include, for example, a nitride semiconductor layer.
  • the semiconductor layer 510 may include a GaN layer of several micrometers, as shown in FIGS. 12 and 13.
  • the semiconductor device 500 may be attached to a submount or attached to a lead frame or the like and supplied in a semiconductor device package form.
  • the bonding alloy layer 535 or the bonding metal layer 540 may be electrically connected to the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding alloy layer 535 or the bonding metal layer 540 may be disposed in direct contact with the pad portion provided in the sub-mount or the pad portion provided in the lead frame.
  • the bonding alloy layer 535 or the bonding metal layer 540 may be connected to the pad part by a die bonding method.
  • the bonding alloy layer 535 or the bonding metal layer 540 may be connected to the pad part by a flip chip bonding method.
  • FIG. 14 is a diagram illustrating still another example of a semiconductor device package according to an exemplary embodiment of the inventive concept.
  • the semiconductor device package 600 may include the pad unit 210 as shown in FIG. 14.
  • the semiconductor device package 600 illustrated in FIG. 14 illustrates only a partial region of the pad unit 210 for supplying power to the semiconductor device 500.
  • the pad unit 210 may be provided in the sub mount.
  • the pad part 210 may be provided in a lead frame.
  • the pad part 210 may be provided on a circuit board.
  • the semiconductor device 500 described with reference to FIGS. 8 to 13 may be provided on the pad part 210.
  • the bonding alloy layer 535 described with reference to FIG. 8 or the bonding metal layer 540 described with reference to FIG. 11 may be provided to directly contact the pad portion 210.
  • an additional bonding material such as a bump for bonding between the semiconductor device 500 and the pad unit 210 may not be provided. Accordingly, according to the semiconductor device manufacturing method according to the embodiment, the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • the bonding alloy layer 535 described with reference to FIG. 8 or the bonding metal layer 540 described with reference to FIG. 11 is disposed on the pad portion 210. At least one of heat or pressure may be provided.
  • At least one of heat or pressure is provided between the bonding alloy layer 535 and the pad portion 210 described with reference to FIG. 8 through a reflow process.
  • a bonding material included in the bonding alloy layer 535 may be diffused into the porous metal layer 530.
  • a bonding alloy layer is expanded by bonding between a bonding material diffused from the bonding alloy layer 535 and a material included in the porous metal layer 530.
  • the porous metal layer 630 and the bonding alloy layer 635 may be formed.
  • the thickness of the porous metal layer 630 illustrated in FIG. 14 may be reduced compared to the porous metal layer 530 illustrated in FIG. 8.
  • the thickness of the bonding alloy layer 635 illustrated in FIG. 14 may be increased compared to the bonding alloy layer 535 illustrated in FIG. 8.
  • the bonding alloy layer 635 may be stably adhered to the surface of the pad portion 210.
  • FIG. 15 is an example of an SEM image showing a state before a semiconductor device is bonded to a pad part in a semiconductor device package according to an embodiment of the present disclosure
  • FIG. 16 is a view illustrating a semiconductor device package according to an embodiment of the present invention. It is an example of the SEM analysis photograph which shows the state after a semiconductor element is bonded to the pad part.
  • the semiconductor device before reflow revolution may include a semiconductor layer 510, a metal layer 520, a porous metal layer 530, and a bonding alloy layer 535, as shown in FIG. 15. have.
  • the semiconductor device after the reflow process may include a semiconductor layer 510, a metal layer 520, a porous metal layer 630, and a bonding alloy layer 635, as shown in FIG. 16.
  • the porous metal layer 530 illustrated in FIG. 15 may be formed based on Au, and for example, may be provided with a thickness of 2.5 micrometers.
  • the bonding alloy layer 535 shown in FIG. 15 may be formed of an AuSn alloy layer, for example, may be provided with a thickness of 1.6 micrometers.
  • the porous metal layer 630 shown in FIG. 16 may be formed based on Au, for example, may be provided with a thickness of 2.1 micrometers. That is, the thickness of the porous metal layer 630 illustrated in FIG. 16 may be reduced compared to the thickness of the porous metal layer 530 illustrated in FIG. 15 through a reflow process.
  • the bonding alloy layer 635 shown in FIG. 16 may be formed of an AuSn alloy layer, for example, may be provided with a thickness of 2.0 micrometers. That is, it may be confirmed that the thickness of the bonding alloy layer 635 illustrated in FIG. 16 is increased compared to the thickness of the bonding alloy layer 535 illustrated in FIG. 15 through a reflow process.
  • the bonding alloy layer 535 may include a plurality of alloy layers, and according to an embodiment, the thicknesses of the plurality of alloy layers may all be increased through a reflow process. have. That is, when the bonding alloy layer 535 includes the first bonding alloy layer 535a and the second bonding alloy layer 535b, the thicknesses of the first bonding alloy layer and the second bonding alloy layer are changed through a reflow process. Can all be increased.
  • a kind of utero bonding may be performed between the semiconductor device 500 and the pad unit 210.
  • the bonding process may be performed at a lower temperature and a lower pressure than in general known utero bonding.
  • the bonding alloy layer 635 may be formed of an AuSn alloy layer and may have a relatively higher melting point than the bonding metal based on the Sn material.
  • the melting point of the Sn material-based bonding metal may be 220 degrees to 250 degrees.
  • the bonding alloy layer 635 may have a higher melting point than 250 degrees. Melting point of the bonding alloy layer 635 may be elastically selected by adjusting the composition ratio of the material constituting the bonding alloy layer 635.
  • At least one of heat or pressure is provided between the bonding metal layer 540 and the pad unit 210 described with reference to FIG. 11 through a reflow process or the like.
  • the bonding material included in the metal layer 540 may be diffused into the porous metal layer 530.
  • a bonding alloy layer formed by bonding between a bonding material diffused from the bonding metal layer 540 and a material included in the porous metal layer 530 is expanded to FIG. 14.
  • the illustrated porous metal layer 630 and the bonding alloy layer 635 may be formed.
  • the thickness of the porous metal layer 630 illustrated in FIG. 14 may be reduced compared to the porous metal layer 530 illustrated in FIG. 11.
  • the thickness of the bonding alloy layer 635 illustrated in FIG. 14 may be increased compared to the bonding alloy layer 535 illustrated in FIG. 11.
  • the bonding metal layer 540 illustrated in FIG. 11 may not exist as shown in FIG. 14 through a reflow process. That is, the bonding material included in the bonding metal layer 540 may not be present by being diffused into the bonding alloy layer 635 or the porous metal layer 630.
  • a bonding material included in the bonding metal layer 540 may be diffused into the pad portion 210, and the bonding alloy layer 635 may be stably adhered to the surface of the pad portion 210. .
  • the bonding metal layer 540 illustrated in FIG. 11 is present between the bonding alloy layer 635 and the pad portion 210 differently from that shown in FIG. 14 through a reflow process.
  • the thickness of the bonding metal layer existing between the bonding alloy layer 635 and the pad part 210 may be limited to several tens of nanometers to several hundred nanometers.
  • the thickness of the bonding metal layer is thicker than 1 micrometer, a problem may occur in that the bonding metal layer is re-melted in the process of rebonding the semiconductor device package to a circuit board or the like.
  • the bonding metal layer does not exist and the bonding alloy layer 635 is in direct contact with the pad portion 210, whereby the semiconductor device package is first bonded to a substrate or the like. This can prevent remelting problems from occurring.
  • the bonding metal layer is present between the bonding alloy layer 635 and the pad portion 210 or less by less than 1 micrometer, so that the semiconductor device package may be used for a substrate or the like. It is possible to prevent remelting problems from occurring during the bonding process.
  • the re-melting problem described above may occur in the following circumstances.
  • the semiconductor device package 600 according to the embodiment may also be generated when the surface mount (SMT) is additionally attached to the main substrate for supplying power according to the application.
  • the semiconductor device package 600 may be surface-mounted (SMT) by soldering to the main substrate.
  • a semiconductor device is bonded to a pad part through a bonding process.
  • a first bonding process in a reflow process for a second bonding process in which surface mounting is additionally performed on a main substrate The bonding material used in can be melted again. Accordingly, the stability of the electrical connection and the physical coupling between the semiconductor device package and the pad part may be weakened in the reflow process for the second bonding process.
  • the melting point of the bonding alloy layer 635 which provides a bonding force between the semiconductor device 500 and the pad unit 210 according to the embodiment melting point of the general bonding material Can be provided higher than. Therefore, even when the semiconductor device package 600 is bonded through a reflow process to a main substrate, remelting does not occur, so that electrical connection and physical bonding force are not degraded. There is an advantage.
  • the pad portion 210 may be disposed on the resin, and the pad portion 210 may be disposed around the resin. Accordingly, when the process of bonding the pad unit 210 and the semiconductor device 500 is performed at a high temperature, deformation of the resin may occur or discoloration may occur in the resin.
  • the semiconductor device 500 may be bonded to the pad unit 210 in a low temperature environment. Accordingly, according to the embodiment, it is possible to prevent the resin disposed around the pad portion from being exposed to high temperature, thereby preventing the resin from being damaged or discolored.
  • FIG. 17 is a diagram illustrating still another example of a semiconductor device package according to an embodiment of the present invention.
  • a semiconductor device package 700 may include a semiconductor device 500, a pad part 210, a lead frame 220, a package body 230, and a main substrate 300. It may include.
  • the semiconductor device 500 may be electrically connected to the pad part 210 provided in the package body 230 including the recess.
  • the pad portion 210 may be provided on a bottom surface of the recess provided in the package body 230.
  • the pad part 210 may be electrically connected to the main substrate 300 disposed below.
  • the pad part 210 may be electrically connected to the main substrate 300 through the lead frame 220 disposed below.
  • the semiconductor device 500 may be disposed on the pad part 210 provided on the lead frame 220.
  • the semiconductor device 500 may be disposed in a recess provided by the package body 230.
  • the molding part 240 may be disposed on the semiconductor device 500.
  • the molding part 240 may include wavelength converting particles that receive light provided from the semiconductor device 500 and emit wavelength converted light.
  • the semiconductor device package 700 may include a first bonding layer 715 disposed on the pad part 210 and a second bonding disposed under the lead frame 220. Layer 310.
  • the first bonding layer 715 may include the bonding alloy layer 635 and the porous metal layer 630 described with reference to FIGS. 8 through 16.
  • the second bonding layer 310 may include a bonding material used in a soldering process.
  • the second bonding layer 310 may include at least one selected from a low melting point bonding material including Sn and In, or an alloy thereof.
  • the first bonding layer 715 may have a higher melting point than the second bonding layer 310.
  • the first bonding layer 715 may be formed below the melting point of the second bonding layer 310.
  • the bonding process between the semiconductor device 500 and the pad unit 210 may be performed at a relatively low temperature of the first temperature.
  • the bonding process between the semiconductor device 500 and the pad unit 210 may be performed while applying a relatively low first pressure.
  • the bonding process between the lead frame 220 and the main substrate 300 may be performed at a relatively high second temperature. In addition, the bonding process between the lead frame 220 and the main substrate 300 may be performed while applying a relatively high second pressure.
  • the melting point of the first bonding layer 715 is higher than the second temperature, reflow for bonding between the lead frame 220 and the main substrate 300 ( In the reflow process, the bonding force between the semiconductor device 500 and the pad part 210 is not deteriorated.
  • the bonding process between the semiconductor device 500 and the pad unit 210 may be performed at a relatively low first temperature. Accordingly, according to the embodiment, it is possible to prevent the package body 230 from being damaged or discolored in the bonding process between the semiconductor device 500 and the pad unit 210.
  • the bonding process between the semiconductor device 500 and the pad part 210 may be performed at a relatively low first temperature, a wider selection range of materials constituting the package body 230 may be provided. You can lose.
  • the package body 230 may be provided using a relatively inexpensive resin material as well as an expensive material such as a ceramic.
  • the semiconductor device 500 according to the embodiment may be connected to the pad part 210 by a flip chip bonding method.
  • the semiconductor device 500 may be top emission and side emission.
  • the semiconductor device 500 may emit light in a downward direction.
  • the semiconductor device 500 according to the embodiment may be a flip chip light emitting device that emits light in six surface directions.
  • FIGS. 18 to 22 Next, another example of the semiconductor device according to the exemplary embodiment of the present invention will be described with reference to FIGS. 18 to 22.
  • the descriptions overlapping the contents described with reference to FIGS. 1 to 17 may be omitted.
  • FIG. 18 is a plan view illustrating still another example of a semiconductor device
  • FIG. 19 is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG. 18.
  • FIG. 18 a first electrode disposed under the first bonding pad 1171 and the second bonding pad 1172, but electrically connected to the first bonding pad 1171. 1141 and the second electrode 1142 electrically connected to the second bonding pad 1172 are shown.
  • the first bonding pad 1171 and the second bonding pad 1172 may include, for example, the porous metal layer and the bonding alloy layer described above.
  • the first bonding pad 1171 and the second bonding pad 1172 according to the embodiment may include all of the metal layer, porous metal layer, and bonding alloy layer described above.
  • the semiconductor device 1100 may include a light emitting structure 1110 disposed on the substrate 1105 as shown in FIGS. 18 and 19.
  • the substrate 1105 may be selected from the group consisting of sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge.
  • the substrate 1105 may be provided as a patterned sapphire substrate (PSS) having an uneven pattern formed on an upper surface thereof.
  • PSS patterned sapphire substrate
  • the light emitting structure 1110 may include a first conductive semiconductor layer 1111, an active layer 1112, and a second conductive semiconductor layer 1113.
  • the active layer 1112 may be disposed between the first conductivity type semiconductor layer 1111 and the second conductivity type semiconductor layer 1113.
  • the active layer 1112 may be disposed on the first conductive semiconductor layer 1111, and the second conductive semiconductor layer 1113 may be disposed on the active layer 1112.
  • the first conductive semiconductor layer 1111 may be provided as an n-type semiconductor layer, and the second conductive semiconductor layer 1113 may be provided as a p-type semiconductor layer.
  • the first conductive semiconductor layer 1111 may be provided as a p-type semiconductor layer, and the second conductive semiconductor layer 1113 may be provided as an n-type semiconductor layer.
  • the first conductive semiconductor layer 1111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 1113 is provided as a p-type semiconductor layer. .
  • the first conductive semiconductor layer 1111 is disposed on and in contact with the substrate 1105.
  • a buffer layer may be further disposed between the first conductivity type semiconductor layer 1111 and the substrate 1105.
  • the buffer layer may function to reduce the lattice constant difference between the substrate 1105 and the light emitting structure 1110 and to improve crystallinity.
  • the light emitting structure 1110 may be provided as a compound semiconductor.
  • the light emitting structure 1110 may be provided as, for example, a Group 2-6 or Group 3-5 compound semiconductor.
  • the light emitting structure 1110 may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be.
  • the first conductivity type semiconductor layer 1111 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the composition formula of the first conductivity type semiconductor layer 1111 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) It may be provided in a semiconductor material having a composition formula y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) - having a semiconductor material, or (Al x Ga 1 -x) y in 1.
  • the first conductive semiconductor layer 1111 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the n-type dopant selected from the group including Si, Ge, Sn, Se, Te, and the like may be doped.
  • the active layer 1112 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the active layer 1112 is a semiconductor material having a compositional formula of In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) or ( Al x Ga 1 -x) y in 1 - may be provided in a semiconductor material having a composition formula y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1).
  • the active layer 1112 may be selected from the group including GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the active layer 1112 may be provided in a multi-well structure, and may include a plurality of barrier layers and a plurality of well layers.
  • the second conductivity type semiconductor layer 1113 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the composition formula of the second conductivity type semiconductor layer 1113 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) It may be provided in a semiconductor material having a composition formula y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) - having a semiconductor material, or (Al x Ga 1 -x) y in 1.
  • the second conductive semiconductor layer 1113 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the p-type dopant selected from the group containing Mg, Zn, Ca, Sr, Ba and the like may be doped.
  • the semiconductor device 1100 may include a current spreading layer 1120 and an ohmic contact layer 1130 as shown in FIG. 19.
  • the current spreading layer 1120 and the ohmic contact layer 1130 may increase light output by improving current spreading.
  • the current spreading layer 1120 may be provided as an oxide or nitride.
  • the width of the current spreading layer 1120 may be greater than or equal to the width of the second electrode 1142 disposed thereon. Accordingly, the current spreading layer 1120 may improve luminous flux by preventing current concentration under the second electrode 1142 and improving electrical reliability.
  • the ohmic contact layer 1130 may include at least one selected from the group consisting of metals, metal oxides, and metal nitrides.
  • the ohmic contact layer 1130 may include a light transmissive material.
  • the ohmic contact layer 1130 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), and indium gallium (IGZO).
  • IrOx indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, Ni / IrOx It may include at least one selected from the group including / Au / ITO, Pt, Ni, Au, Rh, Pd.
  • the semiconductor device 1100 may include a first electrode 1141 and a second electrode 1142 as shown in FIGS. 18 to 20.
  • the first electrode 1141 may be electrically connected to the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may be disposed on the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may include a portion of the second conductive semiconductor layer 1113 and a portion of the active layer 1112 removed to expose the first electrode 1101.
  • the upper surface of the conductive semiconductor layer 1111 may be disposed.
  • the first electrode 1141 may pass through the second conductive semiconductor layer 1113 and the active layer 1112 to expose a portion of the first conductive semiconductor layer 1111. May be disposed in the recess.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the second conductivity type semiconductor layer 1113.
  • the current spreading layer 1120 may be disposed between the second electrode 1142 and the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the ohmic contact layer 1130.
  • the first electrode 1141 and the second electrode 1142 may be formed in a single layer or a multilayer structure.
  • the first electrode 1141 and the second electrode 1142 may be ohmic electrodes.
  • the first electrode 1141 and the second electrode 1142 are ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO, Ag, Ni At least one of Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, or an alloy of two or more of these materials.
  • first electrode 1141 and the second electrode 1142 may further include branch electrodes that are branched from each other.
  • the first electrode 1141 and the second electrode 1142 may prevent the concentration of current through the branch electrode and diffuse the current flow.
  • the semiconductor device 1100 may include a protective layer 1150, as illustrated in FIGS. 18 and 19.
  • the protective layer 1150 may be disposed on the second electrode 1142.
  • the protective layer 1150 may include a first opening h1 exposing a portion of the second electrode 1142 on the P region of the second electrode 1142.
  • the protective layer 1150 may be disposed on the first electrode 1141.
  • the protective layer 1150 may include a second opening h2 exposing a portion of the first electrode 1141 on an N region of the first electrode 1141.
  • the protective layer 1150 may be provided as an insulating material.
  • the protective layer 1150 may be SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the semiconductor device 1100 may include a reflective layer 1160 as illustrated in FIGS. 18, 19, and 21.
  • the reflective layer 1160 may include a first reflective layer 1161, a second reflective layer 1162, and a third reflective layer 1163.
  • the reflective layer 1160 may be disposed on the protective layer 1150.
  • the first reflective layer 1161 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the first reflective layer 1161 may be disposed on a portion of the first electrode 1141.
  • the first reflective layer 1161 may be disposed on a portion of the second electrode 1142.
  • the first reflective layer 1161 may include a fourth opening h4 exposing an upper surface of the first electrode 1141.
  • the first reflective layer 1161 may include a fourth opening h4 provided corresponding to a region in which the second opening h2 is formed in the passivation layer 1150.
  • the second reflective layer 1162 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the second reflective layer 1162 may be disposed on a portion of the first electrode 1141.
  • the second reflective layer 1162 may be disposed on a portion of the second electrode 1142.
  • the second reflective layer 1162 may be spaced apart from the first reflective layer 1161.
  • the second reflective layer 1162 may include a third opening h3 exposing an upper surface of the second electrode 1142.
  • the second reflective layer 1162 may include a third opening h3 provided corresponding to an area where the first opening h1 is formed in the passivation layer 1150.
  • the third reflective layer 1163 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the third reflective layer 1163 may be disposed on a portion of the first electrode 1141.
  • the third reflective layer 1163 may be disposed on a portion of the second electrode 1142.
  • the third reflective layer 1163 may be disposed between the first reflective layer 1161 and the second reflective layer 1162.
  • the third reflective layer 1163 may be connected to the first reflective layer 1161.
  • the third reflective layer 1163 may be connected to the second reflective layer 1162.
  • the third reflective layer 1163 may be disposed in direct physical contact with the first reflective layer 1161 and the second reflective layer 1162.
  • the reflective layer 1160 may be provided as an insulating reflective layer.
  • the reflective layer 1160 may be provided as a distributed bragg reflector (DBR) layer or an omni directional reflector (ODR) layer.
  • the reflective layer 1160 may include a metal material.
  • the first reflective layer 1161 may be disposed while exposing the top surface of the first electrode 1141 to a part of the side surface and the top surface of the first electrode 1141.
  • the second reflective layer 1162 may be disposed while exposing the top surface of the second electrode 1142 on a portion of the side surface and the top surface of the second electrode 1142.
  • the first reflecting layer 1161 and the second reflecting layer 1162 reflect the light emitted from the active layer 1112 of the light emitting structure 1110 and thus the first bonding pad 1171 and the second bonding pad ( Light absorption may be minimized by minimizing light absorption at 1172.
  • the first reflecting layer 1161 and the second reflecting layer 1162 may be made of an insulating material, and have a high reflectance material, for example, a DBR structure, to reflect light emitted from the active layer 1112. Can be achieved.
  • the third reflective layer 1163 may also have a DBR structure.
  • the first reflective layer 1161 and the second reflective layer 1162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged with each other.
  • the first reflective layer 1161 and the second reflective layer 1162 may include TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2. It may be arranged in a single layer or laminated structure comprising at least one of.
  • the first reflective layer 1161 and the second reflective layer 1162 may emit light from the active layer 1112 according to the wavelength of light emitted from the active layer 1112. It may be provided freely to adjust the reflectivity to the.
  • the semiconductor device 1100 according to the embodiment may include a first bonding pad 1171 disposed on the first reflective layer 1161 as illustrated in FIGS. 18 and 19.
  • the semiconductor device 1100 according to the embodiment may include a second bonding pad 1172 disposed on the second reflective layer 1162.
  • the second bonding pads 1172 may be spaced apart from the first bonding pads 1171.
  • the first bonding pad 1171 may contact a partial region on the N region of the first electrode 1141 through the fourth opening h4 and the second opening h2.
  • the second bonding pad 1172 may contact a partial region on the P region of the second electrode 1142 through the third opening h3 and the first opening h1.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 1171 and an upper surface of the second electrode pad 172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the first bonding pad 1171 and the second bonding pad 1172 may include the porous metal layer and the bonding alloy layer described with reference to FIGS. 1 to 17.
  • the description of the porous metal layer and the bonding alloy layer described with reference to FIGS. 1 to 17 may be applied to the first bonding pad 1171 and the second bonding pad 1172.
  • the first bonding pad 1171 and the second bonding pad 1172 may be formed of Au, AuTi, etc., so that the mounting factory may be stably performed.
  • the first bonding pad 1171 and the second bonding pad 1172 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Single or multiple layers using one or more of the following materials or alloys: Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO Can be formed.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 1110 may be emitted through the substrate 1105. Light emitted from the light emitting structure 1110 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105.
  • light emitted from the light emitting structure 1110 may also be emitted in a lateral direction of the light emitting structure 1110.
  • the light emitted from the light emitting structure 1110 may include the first bonding pad 1171 and the second bonding among surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed.
  • the pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.
  • the light emitted from the light emitting structure 1110 may be formed of the first reflective layer 1161 and the second reflective layer among surfaces on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • 1162 may be emitted to the outside through an area in which the third reflective layer 1163 is not provided.
  • the semiconductor device 1100 may emit light in six surface directions surrounding the light emitting structure 1110 and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 1171 and the second bonding pad 1172 having a large area may be directly bonded to a circuit board that provides power, a flip The chip bonding process can be easily and stably performed.
  • the ohmic contact layer 1130 is provided on the second conductive semiconductor layer 1113.
  • the ohmic contact layer 1130 may be omitted and the second electrode 1142 may be disposed to directly contact the second conductive semiconductor layer 1113.
  • FIG. 22 is a diagram illustrating an arrangement example of a first bonding pad 1171 and a second bonding pad 1172 applied to a semiconductor device according to an embodiment of the present disclosure.
  • the bonding pad 1171 and the second bonding pad 1172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the bonding pads 1171 are disposed.
  • an entire area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 1111 of the light emitting structure 1110. .
  • the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or less than 60% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • the amount of light emitted to the surface where the pad 1171 and the second bonding pad 1172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 1171 and the second bonding pad 1172, and may be secured so that electrical characteristics of the semiconductor device 1100 are not degraded.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased in consideration of light extraction efficiency, bonding stability, and electrical characteristics. 30% or more of the total area of the semiconductor device 1100 and 60% or less may be selected.
  • the semiconductor device 1100 Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 1171 and the second bonding pads 1172 when the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is greater than 0% and less than 60% of the total area of the semiconductor device 1100, the first bonding pads 1171. ) And the amount of light emitted to the surface on which the second bonding pads 1172 are disposed may increase the light extraction efficiency of the semiconductor device 1100 and increase the light intensity Po.
  • the area of the first bonding pad 1171 and the second bonding pad 1172 is in order to secure electrical characteristics of the semiconductor device 1100 and bonding strength to be mounted on the semiconductor device package, and to increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 1100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 1100, the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased.
  • the first bonding pad 1171 and the second bonding pad 1172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the first bonding pad 1171 may be provided to have a length of x1 along the major axis direction of the semiconductor device 1100, and may be provided to have a length of y1 along the short axis direction of the semiconductor device 1100. Can be. In this case, the ratio of x1 and y1 may be provided as 1: 1.5 to 1: 2, for example.
  • the second bonding pads 1172 may be provided in a length of x2 along the long axis direction of the semiconductor device 1100 and may be provided in a length of y2 along the short axis direction of the semiconductor device 1100.
  • the ratio of x2 and y2 may be provided as 1: 1.5 to 1: 2, for example.
  • the minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 may be equal to or greater than that of 125 micrometers.
  • the minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 considers a gap between the first electrode pad and the second electrode pad of the package body in which the semiconductor device 1100 is mounted. Can be selected.
  • a minimum distance between the first electrode pad and the second electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers.
  • the distance d between the first bonding pad 1171 and the second bonding pad 1172 may be, for example, 125 micrometers or more and 300 micrometers or less.
  • the distance d between the first bonding pad 1171 and the second bonding pad 1172 should be greater than 125 micrometers so that the first bonding pad 1171 and the second bonding pad ( A minimum space may be secured so that a short circuit does not occur between 1172, and a light emitting area for improving light extraction efficiency may be secured, thereby increasing the brightness Po of the semiconductor device 1100.
  • the distance d between the first bonding pad 1171 and the second bonding pad 1172 should be less than 300 micrometers so that the first electrode pad and the second electrode pad of the semiconductor device package and the semiconductor
  • the first bonding pads 1171 and the second bonding pads 1172 of the device may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 1100 may be secured.
  • the minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 is greater than 125 micrometers to secure optical characteristics, and to ensure reliability by electrical characteristics and bonding forces. Can be placed smaller than 300 micrometers.
  • a minimum distance d of 125 micrometers or more and 300 micrometers or less is provided between the first bonding pad 1171 and the second bonding pad 1172, but is not limited thereto. It may be arranged smaller than 125 micrometers to improve the characteristics or reliability, and larger than 300 micrometers to improve the optical properties.
  • the first bonding pads 1171 may be spaced apart from each other in the long axis direction of the semiconductor device 1100 by a length of b1 and disposed in a short axis direction of the semiconductor device 1100. It may be arranged by a length of a1 or a3 from the neighboring side. At this time, the a1 or a3 may be provided equal to or greater than 40 micrometers, for example, and the b1 may be provided equal to or greater than 100 micrometers.
  • the second bonding pads 1172 may be spaced apart by a length of b2 from a neighboring side surface disposed in the long axis direction of the semiconductor device 1100, and may be disposed in a shorter direction of the semiconductor device 1100. Can be arranged by a length of a2 or a4 away from.
  • the a2 or a4 may be provided equal to or greater than 40 micrometers, for example, and the b2 may be provided equal to or larger than 100 micrometers.
  • the a1, a2, a3, a4 may be provided with the same value.
  • b1 and b2 may be provided with the same value.
  • at least two of a1, a2, a3, and a4 may have different values, and b1 and b2 may have different values.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracks, and 25% In the following case it is advantageous to ensure the light extraction efficiency to emit light to the six sides of the semiconductor device.
  • the area of the third reflective layer 1163 may be greater than 0% but less than 10% of the entire upper surface of the semiconductor device 1100 in order to secure the light extraction efficiency.
  • the area of the third reflective layer 1163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 100 to prevent discoloration or cracking in the package body. .
  • the semiconductor device 1100 As described above, according to the semiconductor device 1100, light generated in the light emitting structure 1110 passes through a first region provided between the first bonding pad 1171 and the second bonding pad 1172. And may not be released.
  • the first area may be an area corresponding to a minimum distance between the first bonding pad 1171 and the second bonding pad 1172.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 1110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 1100 and the adjacent first bonding pad 1171 or the second bonding pad 1172. Light can be transmitted through and emitted.
  • the second area may be an area corresponding to b1 and b2.
  • light generated in the light emitting structure may be formed in a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad 1171 or second bonding pad 1172. Can be transmitted through.
  • the third region may be an area corresponding to a1, a2, a3, and a4.
  • the above-mentioned parameters may have the following values.
  • x1: y1 1: 2 and the value of d is 125 micrometers. If provided, the value of x1 may be provided at 265 micrometers and the value of y1 may be provided at 530 micrometers. Thus, the value of a1 may, for example, be less than or equal to 110 micrometers, and the value of b1 may be provided less than or equal to, for example, 300 micrometers.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is determined, and the width / width of the first bonding pad 1171 is determined.
  • the remaining variables can be calculated by calculation. Accordingly, the upper limit values of a1, a2, a3, a4, b1, b2 and the like are not shown.
  • the size of the first reflective layer 1161 may be provided to be several micrometers larger than the size of the first bonding pad 1171.
  • an area of the first reflective layer 1161 may be provided to a size sufficient to completely cover an area of the first bonding pad 1171.
  • the length of one side of the first reflective layer 1161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 1171.
  • the size of the second reflective layer 1162 may be provided to be several micrometers larger than the size of the second bonding pad 1172.
  • an area of the second reflective layer 1162 may be provided to a size sufficient to completely cover an area of the second bonding pad 1172.
  • the length of one side of the second reflective layer 1162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 1172.
  • light emitted from the light emitting structure 1110 may be emitted from the first bonding pad 1171 and the second bonding pad 1172 by the first reflective layer 1161 and the second reflective layer 1162. Can be reflected without incident. Accordingly, the light generated and emitted by the light emitting structure 1110 may be minimized by being incident on the first bonding pad 1171 and the second bonding pad 1172.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 1100, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 1100. Or cracking may occur.
  • the semiconductor device 1100 since light may be prevented from being emitted between an area where the first bonding pad 1171 and the second bonding pad 1172 are disposed, the semiconductor device 1100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the minimum distance between the first electrode pad and the second electrode pad provided in the package body is taken into consideration so that the width d of the third reflective layer 1163 is minimized. Can be.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 1100 and the neighboring first bonding pads 1171 or the second bonding pads 1172 are maximized. The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 1100 on which the first bonding pad 1171, the second bonding pad 1172, and the third reflective layer 1163 are disposed.
  • Light generated in the structure 1110 may be transmitted through and emitted.
  • the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • discoloration or cracking of the package body disposed in close proximity to the lower surface of the semiconductor device 100 may be prevented.
  • the semiconductor device manufacturing method, the semiconductor device package, the semiconductor device package manufacturing method according to the embodiment there is an advantage that the stable bonding can be performed by providing a small pressure at a low temperature.
  • the semiconductor device manufacturing method, the semiconductor device package, and the semiconductor device package manufacturing method according to the embodiment the re-melting phenomenon in the bonding region of the semiconductor device package during the process of rebonding the semiconductor device package, etc. There is an advantage that can be prevented from occurring.

Abstract

실시 예에 따른 반도체 소자는, 제1 도전형 반도체층과 제2 도전형 반도체층을 포함하는 발광구조물; 발광구조물 위에 배치되며, 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드; 발광구조물 위에 배치되며, 제1 본딩패드와 이격되어 배치되고, 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드; 발광구조물 위에 배치되며, 제1 본딩패드와 제2 본딩패드 사이에 배치된 반사층; 을 포함할 수 있다. 실시 예에 따른 반도체 소자에 의하면, 제1 본딩패드와 제2 본딩패드 각각은, 복수의 기공을 포함하는 다공성 금속층과, 다공성 금속층 위에 배치된 본딩 합금층을 포함할 수 있다.

Description

반도체 소자 및 반도체 소자 패키지
실시 예는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
한편, 반도체 소자는 응용분야가 다양해 지면서 고출력, 고전압 구동이 요구되고 있다. 반도체 소자의 고출력, 고전압 구동에 따라 반도체 소자에서 발생되는 열에 의하여 온도가 많이 올라가고 있다. 그런데, 반도체 소자에서의 열 방출이 원활하지 못한 경우에, 온도 상승에 따라 광 출력이 저하되고 전력 변환 효율(PCE: Power Conversion Efficiency)이 저하될 수 있다. 이에 따라, 반도체 소자에서 발생되는 열을 효율적으로 방출하고 전력 변환 효율을 향상시키기 위한 방안이 요청되고 있다.
또한, 반도체 소자는 외부로부터 구동을 위한 전원을 공급받을 수 있는 전극을 포함할 수 있다. 또한, 반도체 소자는 외부로부터 전원을 공급받는 방안의 하나로서 외부의 서브 마운트 또는 리드 프레임 등에 제공된 패드부에 전기적으로 연결될 수 있다. 이때, 반도체 소자는 다이 본딩, 플립칩 본딩, 와이어 본딩 등의 방식으로 패드부에 전기적으로 연결될 수 있다.
한편, 반도체 소자의 전극과 패드부 간의 전기적 연결을 위해 본딩패드가 이용될 수 있다. 본딩패드는 반도체 소자와 패드부 중에서 적어도 하나에 제공될 수 있다. 이때, 낮은 온도에서 작은 압력의 제공으로 반도체 소자와 패드부를 전기적으로 연결하고, 안정적인 본딩 결합력을 제공할 수 있는 방안의 제시가 요청되고 있다.
실시 예는 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예는 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법을 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드; 상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반사층; 을 포함하고, 상기 제1 본딩패드와 상기 제2 본딩패드 각각은, 복수의 기공을 포함하는 다공성 금속층과, 상기 다공성 금속층 위에 배치된 본딩 합금층을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 본딩 합금층 위에 배치된 본딩 금속층을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 상기 발광구조물과 상기 다공성 금속층 사이에 배치된 금속층을 더 포함하고, 상기 금속층은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 25 at% 이상이며 50 at% 이하 이고, Sn 원자 조성비는 50 at% 이상이며 75 at% 이하이고, 상기 제2 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 5 at% 이상이며 25 at% 이하 이고, Sn 원자 조성비는 75 at% 이상이며 95 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 Au 원자 조성비가 90 at% 이상이며 95 at% 이하 이고, Sn 원자 조성비는 5 at% 이상이며 10 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층의 두께는 500 나노미터 내지 10 마이크로 미터이고, 상기 본딩 합금층의 두께는 100 나노미터 내지 10 마이크로 미터로 제공될 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 상기 본딩 합금층 위에 배치된 Au 층을 포함할 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 Au, Ag, Cu를 포함하는 금속 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 금속층은 Sn 또는 In을 포함할 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며, 상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작게 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 리세스를 제공하며, 상기 리세스의 바닥 면에 제공된 패드부를 포함하는 패키지 몸체; 상기 리세스 내에 배치되며, 상기 패드부 위에 배치된 본딩 합금층; 상기 본딩 합금층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층; 상기 다공성 금속층 위에 배치된 금속층; 상기 금속층 위에 배치된 반도체층; 을 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지는, 상기 본딩 합금층과 상기 패드부 사이에 배치된 본딩 금속층을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 25 at% 이상이며 50 at% 이하 이고, Sn 원자 조성비는 50 at% 이상이며 75 at% 이하이고, 상기 제2 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 5 at% 이상이며 25 at% 이하 이고, Sn 원자 조성비는 75 at% 이상이며 95 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층은 Au 원자 조성비가 90 at% 이상이며 95 at% 이하 이고, Sn 원자 조성비는 5 at% 이상이며 10 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층의 두께는 500 나노미터 내지 10 마이크로 미터이고, 상기 본딩 합금층의 두께는 100 나노미터 내지 10 마이크로 미터로 제공될 수 있다.
실시 예에 의하면, 상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.
실시 예에 의하면, 상기 본딩 금속층은 Sn 또는 In을 포함할 수 있다.
실시 예에 따른 반도체 소자 제조방법은, 반도체층에 금속층을 형성하는 단계; 상기 금속층 위에, 제1 금속과 제2 금속이 결합된 합금층을 형성하는 단계; 상기 합금층에 대한 화학적 처리를 통하여 상기 제2 금속을 제거하고, 복수의 기공을 포함하는 제1 금속의 다공성 금속층을 형성하는 단계; 상기 다공성 금속층 위에 본딩 금속층을 형성하는 단계; 를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법은, 패드부가 포함된 패키지 몸체를 제공하는 단계; 상기 패드부 위에 반도체 소자가 직접 접촉되도록 제공하는 단계; 열 또는 압력 중에서 적어도 하나를 제공하여, 상기 반도체 소자를 상기 패드부에 본딩시키는 단계; 를 포함하고, 상기 반도체 소자는, 반도체층; 상기 반도체층 위에 배치된 금속층; 상기 금속층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층; 상기 다공성 금속층 위에 배치된 본딩 합금층; 을 포함할 수 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2 및 도 3은 본 발명의 실시 예에 따른 반도체 소자에 적용된 다공성 금속층의 형성 과정을 설명하는 도면이다.
도 4는 도 3에 도시된 다공성 금속층의 단면을 나타내는 사진이다.
도 5는 도 3에 도시된 다공성 금속층의 표면을 나타내는 사진이다.
도 6은 본 발명의 실시 예에 다른 반도체 소자 패키지를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 예이다.
도 10은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 예이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 다른 예이다.
도 13은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 다른 예이다.
도 14는 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩되기 전의 상태를 나타낸 SEM 분석 사진의 예이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩된 후의 상태를 나타낸 SEM 분석 사진의 예이다.
도 17은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 19는 도 18에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 20은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자에 적용된 반사층의 배치 예를 나타낸 도면이다.
도 22는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드와 제2 본딩패드의 배치 예를 나타낸 도면이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 표현은 도면을 기준으로 설명한다.
*이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 대해 상세히 설명하도록 한다.
본 발명의 실시 예에 따른 반도체 소자는 발광 다이오드 소자, 레이저 다이오드 소자를 포함하는 발광소자에 적용될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자는 수광소자에 적용될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자는 전력소자에 적용될 수 있다.
먼저, 도 1을 참조하여 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
실시 예에 따른 반도체 소자(100)는, 도 1에 도시된 바와 같이, 반도체층(110)을 포함할 수 있다. 도 1에 도시된 반도체 소자(100)는 상기 반도체층(110)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다.
상기 반도체층(110)은 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(110)은 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
실시 예에 의하면, 상기 반도체층(110)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 InAlGaN, InAlN, InGaN, AlGaN, GaN 등에서 선택될 수 있다.
또한, 실시 예에 의하면, 상기 반도체층(110)은 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
또한, 실시 예에 의하면, 상기 반도체층(110)은 n형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(110)은 Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다. 또한, 상기 반도체층(110)은 p형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(110)은 Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1에 도시된 바와 같이, 금속층(120), 다공성 금속층(130), 본딩 금속층(140)을 포함할 수 있다. 예로서, 상기 금속층(120), 상기 다공성 금속층(130), 상기 본딩 금속층(140)은 총괄하여 본딩패드층으로 지칭될 수도 있다.
한편, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 금속층(120)과 상기 반도체층(110) 사이에 상기 반도체층(110)에 전기적으로 접속된 별도의 전도성 물질이 더 제공될 수도 있다. 또한, 다른 실시 예에 따른 반도체 소자(100)에 의하면, 상기 금속층(120)이 제공되지 않고, 상기 다공성 금속층(130)이 상기 반도체층(110)에 직접 접촉되어 배치될 수도 있다.
실시 예에 의하면, 도 1에 도시된 바와 같이, 상기 금속층(120)은 상기 반도체층(110) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 상기 금속층(120) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 복수의 기공을 포함할 수 있다. 상기 본딩 금속층(140)은 상기 다공성 금속층(130) 위에 배치될 수 있다.
실시 예에 따른 상기 다공성 금속층(130)은 예로서 상기 금속층(120)과 같은 물질을 포함할 수 있다. 상기 금속층(120)은 상기 반도체층(110)과의 접착력이 우수한 물질을 포함할 수 있다. 또한, 상기 금속층(120)은 반사 특성이 우수한 물질을 포함할 수 있다. 상기 금속층(120)은 예로서 Au, Ag, Cu을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 다공성 금속층(130)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(sponge)층으로 지칭될 수도 있다. 예로서, 상기 다공성 금속층(130)은 수 마이크로 미터의 두께로 제공될 수 있다. 상기 다공성 금속층(120)의 형성 방법에 대해서는 뒤에서 더 설명하기로 한다.
실시 예에 따른 반도체 소자(100)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 본딩 금속층(140)은 상기 패드부와의 접속을 위한 본딩 물질을 포함할 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 패드부와의 전기적 접속을 위한 주석(Sn)을 포함할 수 있다.
그러면, 도 2 및 도 3을 참조하여 실시 예에 따른 다공성 금속층(130)의 형성 방법을 설명하기로 한다. 도 2 및 도 3은 본 발명의 실시 예에 따른 반도체 소자에 적용된 다공성 금속층의 형성 과정을 설명하는 도면이다.
실시 예에 의하면, 도 2에 도시된 바와 같이, 기판(105) 위에 제1 금속(131)과 제2 금속(133)이 결합된 합금층을 형성할 수 있다. 예로서, 상기 제1 금속(131)과 상기 제2 금속(133)은 전자빔 증착기 등에 의하여 상기 기판(105) 위에 형성될 수 있다. 상기 제1 금속(131)과 상기 제2 금속(133)은 서로 결합되어 합금층을 만들 수 있는 물성을 만족시키는 물질 중에서 선택될 수 있다.
예로서, 상기 제1 금속(131)은 Au, Ag, Cu를 포함하는 그룹 중에서 선택될 수 있다. 또한, 상기 2 금속(133)은 예로서 Sn, In을 포함하는 본딩 물질 중에서 선택될 수 있다.
이후, 상기 합금층에 대해 화학적 처리를 수행하여, 상기 합금층으로부터 상기 제2 금속(133)을 제거할 수 있다. 상기 합금층에서 상기 제2 금속(133)이 제거됨에 따라 복수의 기공(p)을 포함하는 다공성 금속층(130)이 형성될 수 있다. 예로서, 상기 제1 금속(131)과 상기 제2 금속(133)이 결합된 합금층에서 상기 제2 금속(133)이 제거된 영역에 복수의 기공(p)이 형성될 수 있다. 상기 다공성 금속층(130)에 제공된 상기 복수의 기공(p)은 예로서 나노 크기로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(130)은, 도 4 및 도 5에 도시된 바와 같이, 복수의 기공을 갖는 금속층으로 형성될 수 있다. 도 4는 도 3에 도시된 다공성 금속층의 단면을 나타내는 사진이고, 도 5는 도 3에 도시된 다공성 금속층의 표면을 나타내는 사진이다.
실시 예에 따른 상기 다공성 금속층(130)은, 도 4 및 도 5에 도시된 바와 같이, 표면에 복수의 기공이 형성된 것을 볼 수 있으며, 깊이 방향으로도 복수의 기공이 형성되어 있음을 확인할 수 있다. 실시 예에 따른 다공성 금속층(130)은 복수의 기공을 포함하는 일종의 금속 스펀지(sponge)층으로 지칭될 수도 있다. 예로서, 상기 다공성 금속층(130)은 복수의 나노 스케일(nano-scale) 기공을 갖는 금속 스펀지층으로 지칭될 수 있다.
상기 합금층에 대한 화학적 처리는 예로서 식각액이 이용될 수 있다. 적절한 식각액의 선택에 의하여 상기 합금층으로부터 상기 제2 금속(133)을 제거하여 복수의 기공(p)이 제공된 상기 다공성 금속층(130)을 형성할 수 있다.
예로서, 상기 식각액은 강산의 용액 또는 강알칼리의 용액을 포함할 수 있다. 상기 식각액은 질산(HNO3)을 포함하는 강산 용액 중에서 적어도 하나가 선택될 수 있다. 또한 상기 식각액은 수산화나트륨(NaOH)을 포함하는 강알칼리 용액 중에서 적어도 하나가 선택될 수 있다.
실시 예에 의하면, 도 2 및 도 3을 참조하여 설명된 바와 유사한 방법으로 상기 반도체 소자(100)에 적용될 수 있는 상기 다공성 금속층(130)을 형성할 수 있다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 반도체층(110) 위에 상기 금속층(120)이 형성될 수 있다.
그리고, 상기 금속층(120) 위에 제1 금속과 제2 금속이 결합된 합금층이 형성될 수 있다. 이어서, 도 2 및 도 3을 참조하여 설명된 바와 같이, 상기 합금층에 대한 화학적 처리를 통하여 제2 금속을 제거하여, 복수의 기공을 포함하는 제1 금속의 다공성 금속층(130)이 형성될 수 있다.
이어서, 상기 다공성 금속층(130) 위에 상기 본딩 금속층(140)이 형성될 수 있다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 이러한 과정을 통하여, 상기 반도체층(110)에 전기를 공급할 수 있는 본딩패드층이 형성될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자(100)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(140)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
예로서, 상기 본딩 금속층(140)은 상기 패드부에 다이 본딩 방식으로 연결될 수 있다. 또한, 상기 본딩 금속층(140)은 상기 패드부에 플립 칩 본딩 방식으로 연결될 수 있다.
그러면, 도 6을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명하기로 한다. 도 6은 본 발명의 실시 예에 따른 반도체 소자 패키지를 나타낸 도면이다. 도 6을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 5를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(200)는, 도 6에 도시된 바와 같이, 패드부(210)를 포함할 수 있다. 도 6에 도시된 반도체 소자 패키지(200)는 반도체 소자에 전원을 공급하는 패드부(210)를 중심으로 일부 영역만을 나타낸 것이다.
예로서, 상기 패드부(210)는 서브 마운트에 제공될 수 있다. 또한, 상기 패드부(210)는 리드 프레임에 제공될 수 있다. 또한, 상기 패드부(210)는 회로기판에 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 패드부(210) 위에 도 1 내지 도 5를 참조하여 설명된 반도체 소자(100)가 제공될 수 있다. 이때, 상기 반도체 소자(100)의 상기 본딩 금속층(140)이 상기 패드부(210) 위에 접촉되도록 제공될 수 있다.
예로서, 상기 본딩 금속층(140)이 상기 패드부(210)에 직접 접촉되도록 배치될 수 있다. 또한, 다른 실시 예에 의하면, 상기 본딩 금속층(140)과 별도로 상기 패드부(210)와 상기 본딩 금속층(140) 사이에 본딩 물질이 더 제공될 수도 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 본딩 금속층(140)이 상기 패드부(210) 위에 배치된 상태에서 열 또는 압력 중에서 적어도 하나가 제공될 수 있다.
예로서, 상기 본딩 금속층(140)과 상기 패드부(210)가 접촉된 상태에서 열이 공급될 수 있다. 또한, 상기 본딩 금속층(140)과 상기 패드부(210)기 접촉된 상태에서 압력이 공급될 수 있다. 또한, 상기 본딩 금속층(140)과 상기 패드부(210)기 접촉된 상태에서 열과 압력이 공급될 수도 있다.
실시 예에 의하면, 상기 본딩 금속층(140)과 상기 패드부(210) 사이에 열 또는 압력이 제공됨에 따라, 상기 본딩 금속층(140)에 포함된 본딩 물질이 상기 다공성 금속층(130)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(130)에 제공된 복수의 기공 영역에서 상기 본딩 금속층(140)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(130)에 포함된 물질 간의 결합에 의한 합금층(135)이 형성될 수 있다. 상기 합금층(135)은 상기 본딩 금속층(140)과 상기 다공성 금속층(130) 사이에 형성될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 일반적으로 알려진 유테틱 본딩을 포함한 본딩 방법에 비해 더 낮은 온도, 더 낮은 압력에서 본딩 공정이 수행될 수 있다. 그리고, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 계면에서 화학 결합에 의한 금속화합물이 생성될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 계면에서 생성된 금속화합물은 본딩 전 물질의 용융점에 비해서 상대적으로 높은 용융점을 가질 수 있다. 예로서, 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 본딩 물질 간의 결합에 의하여 형성된 상기 합금층(135)의 용융점은 상기 본딩 금속층(140)의 용융점에 비해 더 높을 수 있다.
실시 예에 따른 반도체 소자 패키지(200)는, 도 6에 도시된 바와 같이, 패드부(210)와 본딩 금속층(140)을 포함할 수 있다. 상기 본딩 금속층(140)은 상기 패드부(210) 위에 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자 패키지(200)는 합금층(135), 다공성 금속층(130), 금속층(120), 반도체층(110)을 더 포함할 수 있다.
상기 합금층(135)은 상기 본딩 금속층(130) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 상기 합금층(135) 위에 배치될 수 있다. 상기 다공성 금속층(130)은 복수의 기공을 포함할 수 있다.
상기 합금층(135)은 이상에서 설명된 바와 같이 상기 본딩 금속층(140)에 포함된 물질과 상기 다공성 금속층(130)에 포함된 물질의 결합에 의하여 형성될 수 있다. 예로서, 상기 다공성 금속층(130)이 Au를 포함하고 상기 본딩 금속층(140)이 Sn을 포함하는 경우, 상기 합금층(135)은 AuSn을 포함할 수 있다.
실시 예에 의하면, 상기 합금층(135)의 용융점이 상기 본딩 금속층(140)의 용융점에 비해 더 높게 제공될 수 있다.
예로서, 상기 본딩 금속층(140)의 용융점은 220도 내지 250도일 수 있다. 또한, 상기 합금층(135)은 250도에 비해 더 높은 용융점을 가질 수 있다. 상기 합금층(135)의 용융점은 상기 합금층(135)을 이루는 물질의 조성 비 조절을 통해 탄력적으로 선택될 수 있다.
상기 금속층(120)은 상기 다공성 금속층(130) 위에 배치될 수 있다. 상기 반도체층(110)은 상기 금속층(120) 위에 배치될 수 있다.
이에 따라, 실시 예에 의하면, 상기 패드부(210)를 통해 공급되는 전원이 상기 반도체층(110)에 인가될 수 있게 된다.
실시 예에 따른 반도체 소자 패키지(200)는 응용 제품에 따라 전원을 공급하는 메인 기판에 추가로 표면실장(SMT)되어 부착되는 경우도 발생될 수 있다. 이때, 하나의 예로서 반도체 소자 패키지(200)가 메인 기판에 납땜 등의 방법으로 표면실장(SMT)될 수도 있다.
한편, 종래 반도체 소자 패키지 제조방법에 의하면, 본딩 공정을 통하여 패드부에 반도체 소자가 본딩되었다. 그런데, 반도체 소자 패키지를 제조하는 과정에서 제1 본딩 공정을 통하여 본딩이 수행되는 경우에는, 메인 기판에 추가로 표면실장이 수행되는 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 제1 본딩 공정에 이용된 본딩 물질이 다시 녹을 수 있게 된다. 이에 따라, 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 반도체 소자 패키지와 패드부 간의 전기적 연결 및 물리적 결합의 안정성이 약화될 수 있게 된다.
그러나, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자와 패드부 간에 본딩력을 제공하는 상기 합금층(135)의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높게 형성될 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지(200)는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
한편, 실시 예에 따른 반도체 소자 패키지(200)의 적용 예에 따라서, 상기 패드부(210)가 수지 위에 배치될 수 있으며, 또한 상기 패드부(210)가 수지 주위에 배치될 수도 있다. 이에 따라, 상기 패드부(210)와 상기 반도체 소자(100)를 결합하는 과정이 고온에서 진행되는 경우, 수지의 변형이 발생되거나 수지에 변색이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자 패키지(200)에 의하면, 이상에서 설명된 바와 같이, 저온 환경에서 상기 패드부(210)에 상기 반도체 소자(100)를 본딩시킬 수 있다. 이에 따라, 실시 예에 의하면 패드부 주변에 배치된 수지가 고온에 노출되는 것을 방지할 수 있으므로, 수지가 손상되거나 변색되는 것을 방지할 수 있게 된다.
한편, 도 6을 참조하여 설명된 실시 예에 따른 반도체 소자 패키지(200)에서는, 상기 패드부(210) 위에 상기 본딩 금속층(140)이 배치되고, 상기 본딩 금속층(140) 위에 상기 합금층(135)이 배치된 경우를 기준으로 설명되었다.
그러나, 다른 실시 예에 의하면, 상기 본딩 금속층(140)의 두께 조절을 통하여, 상기 반도체 소자(100)와 상기 패드부(210)가 본딩되는 과정에서 상기 본딩 금속층(140)을 이루는 물질이 상기 다공성 금속층(130) 내부로 모두 확산되도록 구현될 수도 있다. 이에 따라, 상기 패드부(210) 위에 상기 합금층(135)이 직접 접촉되어 배치될 수도 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 본딩 금속층(140)에 포함된 본딩 물질은 상기 패드부(130)와의 결합력을 제공할 수 있다. 또한, 상기 본딩 금속층(140)에 포함된 본딩 물질이 상기 다공성 금속층(130)에 제공된 복수의 기공으로 확산되면서 금속 간 합성(intermetallic compound)이 형성될 수 있다. 이에 따라, 실시 예에 의하면, 상기 패드부(210)와 상기 합금층(135) 사이에 안정적인 결합력이 제공될 수 있다.
실시 예에 의하면, 본딩 물질의 확산에 의하여 본딩이 수행될 수 있으며, 본딩 후 높은 용융점을 갖는 합금이 형성될 수 있다. 예를 들어, Sn 물질의 확산에 의하여 본딩이 수행되고, 상대적으로 고융점을 갖는 AuSn의 합금이 형성될 수 있다.
한편, 도 7은 본 발명의 실시 예에 따른 반도체 소자 패키지의 다른 예를 나타낸 도면이다. 도 7을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 6을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(400)는, 도 7에 도시된 바와 같이, 반도체 소자(100), 패드부(210), 리드 프레임(220), 패키지 몸체(230), 메인기판(300)을 포함할 수 있다. 상기 반도체 소자(100)는 상기 패키지 몸체(230)에 제공된 상기 패드부(210)에 전기적으로 연결될 수 있다. 상기 패드부(210)는 하부에 배치된 상기 메인기판(300)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 하부에 배치된 상기 리드 프레임(220)을 통하여 상기 메인기판(300)에 전기적으로 연결될 수 있다.
상기 반도체 소자(100)는 상기 리드 프레임(220) 위에 제공된 상기 패드부(210)에 배치될 수 있다. 상기 반도체 소자(100)는 상기 패키지 몸체(230)에 의하여 제공된 리세스 내에 배치될 수 있다. 상기 반도체 소자(100) 위에는 몰딩부(240)가 배치될 수 있다. 예로서, 상기 몰딩부(240)는 상기 반도체 소자(100)로부터 제공되는 빛을 입사 받고 파장 변환된 빛을 방출하는 파장변환 입자를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지(400)는, 도 7에 도시된 바와 같이, 상기 패드부(210) 위에 배치된 제1 본딩층(115)과 상기 리드 프레임(220) 아래에 배치된 제2 본딩층(310)을 포함할 수 있다.
예로서, 상기 제1 본딩층(115)은 도 6을 참조하여 설명된 본딩 금속층(140), 합금층(135), 다공성 금속층(130)을 포함할 수 있다. 또한, 상기 제2 본딩층(310)은 솔더링 공정에 이용되는 본딩 물질을 포함할 수 있다.
실시 예에 의하면, 도 1 내지 도 6을 참조하여 설명된 바와 같이, 상기 제1 본딩층(115)은 상기 제2 본딩층(310)에 비해 더 높은 용융점을 가질 수 있다. 또한, 상기 제1 본딩층(115)은 상기 제2 본딩층(310)의 용융점 아래에서 형성될 수 있다.
실시 예에 따른 반도체 소자 패키지(400) 제조방법에 의하면, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 저온의 제1 온도에서 수행될 수 있다. 또한, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 낮은 제1 압력을 가하면서 수행될 수 있다.
그리고, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 고온의 제2 온도에서 수행될 수 있다. 또한, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 높은 제2 압력을 가하면서 수행될 수 있다.
그러나, 이상에서 설명된 바와 같이, 상기 제1 본딩층(115)의 용융점이 상기 제2 온도에 비해 더 높으므로, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩을 위한 리플로우(reflow) 공정에서 상기 반도체 소자(100)와 상기 패드부(210) 간의 결합력이 열화되지 않게 된다.
또한, 이상에서 설명된 바와 같이, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있게 된다. 이에 따라, 실시 예에 의하면 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 과정에서 상기 패키지 몸체(230)가 손상되거나 변색이 발생되는 것을 방지할 수 있게 된다.
실시 예에 의하면, 상기 반도체 소자(100)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있으므로, 상기 패키지 몸체(230)를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체(230)는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
예를 들어, 상기 패키지 몸체(230)는 PPA(PolyPhtalAmide) 수지, PCT(PolyCyclohexylenedimethylene Terephthalate) 수지, EMC(Epoxy Molding Compound) 수지, SMC(Silicone Molding Compound) 수지를 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
한편, 실시 예에 따른 상기 반도체 소자(100)는 상기 패드부(210)에 플립 칩 본딩 방식으로 연결될 수 있다. 상기 반도체 소자(100)는 상부 발광 및 측면 발광될 수 있다. 또한, 상기 반도체 소자(100)는 하부 방향으로도 빛을 방출할 수 있다. 이와 같이, 실시 예에 따른 반도체 소자(100)는 6면 방향으로 빛을 방출하는 플립 칩 발광소자일 수 있다.
한편, 도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
그러면, 도 8을 참조하여 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 8을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 7을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 반도체층(510)을 포함할 수 있다. 도 8에 도시된 반도체 소자(500)는 상기 반도체층(510)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다. 상기 반도체층(510)은 제1 도전형 반도체층으로 제공될 수 있다. 또한, 상기 반도체층(510)은 제2 도전형 반도체층으로 제공될 수도 있다.
상기 반도체층(510)은 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(510)은 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 반도체층(510)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
실시 예에 의하면, 상기 반도체층(510)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(510)은 예를 들어 InAlGaN, InAlN, InGaN, AlGaN, GaN 등에서 선택될 수 있다.
또한, 실시 예에 의하면, 상기 반도체층(510)은 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 반도체층(110)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
또한, 실시 예에 의하면, 상기 반도체층(510)은 n형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(510)은 Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다. 또한, 상기 반도체층(510)은 p형 도펀트를 포함할 수도 있다. 예로서, 상기 반도체층(510)은 Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 적어도 하나의 도펀트를 포함할 수 있다.
실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 금속층(520)을 포함할 수 있다.
상기 금속층(520)은 상기 반도체층(510) 위에 배치될 수 있다. 상기 금속층(510)은 단일층으로 제공될 수도 있으며, 복수의 층으로 제공될 수도 있다. 예로서, 상기 금속층(510)은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.
실시 예에 의하면, 상기 접착 금속층은 상기 반도체층(510)과의 접착력이 우수한 물질을 포함할 수 있다. 상기 접착 금속층은 예로서, Cr, Ti 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 접착 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
상기 반사 금속층은 상기 반도체 소자(500)로부터 방출되는 빛의 파장 대역에 대해 반사도가 높은 물질을 포함할 수 있다. 상기 반사 금속층은 예로서, Al, Ag, Rh 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 반사 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
상기 배리어 금속층은 상기 반도체 소자(500)가 패키지 몸체 등의 패드부에 본딩되는 과정에서 본딩 물질이 상기 반도체층(510)으로 확산되는 것을 방지할 수 있는 물질을 포함할 수 있다. 상기 배리어 금속층은 예로서, Ni, Cr, Ti, Cu, Pt, Au 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다. 상기 배리어 금속층은 단일층 또는 복수의 층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다.
상기 다공성 금속층(530)은 상기 금속층(520) 위에 배치될 수 있다. 상기 다공성 금속층(530)은 복수의 기공(porous)을 포함할 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(metal sponge)층으로 지칭될 수도 있다. 상기 다공성 금속층(530)은 예로서, Au, Ag, Cu 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
상기 다공성 금속층(530)은, 도 2 내지 도 5를 참조하여 설명된 바와 같이, 복수의 기공을 갖는 금속층으로 형성될 수 있다. 실시 예에 따른 상기 다공성 금속층(530)은, 도 4 및 도 5에 도시된 바와 같이, 표면에 복수의 기공이 형성될 수 있으며, 깊이 방향으로도 복수의 기공이 형성될 수 있다. 예로서, 상기 다공성 금속층(530)은 복수의 나노 스케일(nano-scale) 기공을 갖는 금속 스펀지층으로 지칭될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(530)은 수백 나노미터 내지 수십 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 다공성 금속층(530)은 500 나노미터 내지 10 마이크로 미터의 두께로 제공될 수 있다. 상기 다공성 금속층(530)이 Sn 물질과 결합하는 경우, Sn의 확산이 상기 발광 구조물 방향으로 확산되어 반도체 소자의 광속이 저하되는 것을 방지하기 위해 500 nm 이상의 두께로 제공되는 것이 적절할 수 있고, 반도체 소자와 패키지 간의 박리 또는 상기 다공성 금속층(530) 자체의 박리를 방지하고, 원가를 절감하기 위해서는 10 마이크로 미터의 두께보다 작게 제공되는 것이 적절할 수 있다.
한편, 실시 예에 따른 반도체 소자(500)에 의하면, 상기 금속층(520)과 상기 반도체층(510) 사이에 상기 반도체층(510)에 전기적으로 접속된 별도의 전도성 물질이 더 제공될 수도 있다. 또한, 다른 실시 예에 따른 반도체 소자(500)에 의하면, 상기 금속층(520)이 제공되지 않고, 상기 다공성 금속층(530)이 상기 반도체층(510)에 직접 접촉되어 배치될 수도 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 8에 도시된 바와 같이, 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 합금층(535)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 합금층(535)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
상기 본딩 합금층(535)은 복수의 금속 물질을 포함할 수 있다. 예로서, 상기 본딩 합금층(535)은 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치된 제1 합금층에 포함된 물질의 원자 조성비와 상기 다공성 금속층(530)으로부터 멀리 배치된 제2 영역에 배치된 제2 합금층에 포함된 물질의 원자 조성비가 서로 다르게 제공될 수 있다.
예로서, 상기 본딩 합금층(535)의 두께는 수백 나노미터 내지 수십 마이크로 미터로 제공될 수 있다. 상기 본딩 합금층(535)은 100 나노미터 내지 10 마이크로 미터의 두께로 제공될 수 있다.
한편, 실시 예에 의하면, 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 본딩 금속층이 증착되는 과정에서 형성될 수 있다. 앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 본딩 금속층은 실시 예에 따른 반도체 소자(500)를 서브 마운트 또는 리드 프레임 등에 부착시킬 수 있는 물질을 포함할 수 있다. 예로서, 본딩 금속층은 상대적으로 저 융점의 물질인 Sn, In 등을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 도 1 내지 도 5를 참조하여 설명된 본딩 금속층(140)이 다공성 금속층(130)에 증착되는 과정에서, 상기 본딩 금속층(140)에 포함된 물질이 상기 다공성 금속층(130)으로 확산될 수 있다. 상기 본딩 금속층(140)에 포함된 물질이 상기 다공성 금속층(130)으로 확산되면서 상기 다공성 금속층(130)과 결합되는 영역이 발생될 수 있다. 예로서, 상기 다공성 금속층(130)에 제공된 복수의 기공에서 상기 다공성 금속층(130)과 상기 본딩 금속층(140)으로부터 확산된 물질이 결합될 수 있다.
이에 따라, 도 1에 도시된 상기 다공성 금속층(130)의 일부 영역이 도 8에 도시된 실시 예에 따른 반도체 소자(500)의 상기 본딩 합금층(535)에 대응되어 형성될 수 있다. 또한, 도 1에 도시된 상기 다공성 금속층(130)의 나머지 영역이 도 8에 도시된 실시 예에 따른 반도체 소자(500)의 다공성 금속층(530)에 대응될 수 있다.
그러면, 도 9 및 도 10을 참조하여, 실시 예에 따른 반도체 소자(500)에 대해 더 살펴 보기로 한다. 도 9는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 예이고, 도 10은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 예이다.
실시 예에 따른 반도체 소자(500)는, 도 9 및 도 10에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다. 예로서, 상기 다공성 금속층(530)은 Au 물질을 기반으로 형성될 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다. 상기 본딩 합금층(535)은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
예로서, 상기 본딩 합금층(535)은 제1 본딩 합금층(535a)과 제2 본딩 합금층(535b)을 포함할 수 있다. 상기 제1 본딩 합금층(535a)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 다공성 금속층(530)으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 제1 본딩 합금층(535a) 위에 배치될 수 있다.
예로서, 상기 본딩 합금층(535)은 Au와 Sn을 포함하는 합금층을 포함할 수 있다. 상기 제1 본딩 합금층(535a)과 상기 제2 본딩 합금층(535b)은 Au와 Sn을 포함하는 합금층으로 제공될 수 있다. 상기 본딩 합금층(535)은 예로서 AuSn 합금층을 포함할 수 있으며, Au 대비 Sn의 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.
실시 예에 의하면, 본딩 형성에 필요한 충분한 기공을 제공하기 위해서 Au 대비 Sn의 조성비는 at% 기준으로 9:1 이상의 조성을 필요로 한다. 또한, 다공성 금속층의 안정적인 강도를 유지하기 위해서 Au 대비 Sn의 조성비는 at% 기준으로 2.5:7.5 이하의 조성을 필요로 한다.
상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비가 더 작게 제공될 수 있다. 또한, 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비가 더 크게 제공될 수 있다.
예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 25 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 50 at% 이하로 제공될 수 있다. 예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 50 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 75 at% 이하로 제공될 수 있다.
또한, 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 5 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 25 at% 이하로 제공될 수 있다. 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 75 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 95 at% 이하로 제공될 수 있다.
실시 예에 의하면, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)이 Au를 포함하도록 함으로써, 추후 반도체 소자 패키지가 메인 기판 등에 2차 실장되는 경우에 리멜팅(re-melting) 문제가 발생되는 것을 방지할 수 있다. 반도체 소자 패키지에서 리멜팅(re-melting) 문제의 해결에 대해서는 뒤에서 더 살펴 보기로 한다.
또한, 실시 예에 의하면, 이상에서 설명된 상기 본딩 합금층(535)과 상기 다공성 금속층(530)은 소정 크기의 반도체 소자에 대해 본딩을 수행하고 안정적인 결합력을 제공할 수 있다. 예를 들어, 실시 예에 따른 반도체 소자의 가로 길이는 250 마이크로 미터 내지 3500 마이크로 미터로 제공될 수 있으며, 반도체 소자의 세로 길이는 250 마이크로 미터 내지 3500 마이크로 미터로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 제1 본딩 합금층(535a)은 예로서, Au 30 at%, Sn 70 at%의 물질 조성비로 제공될 수 있다. 또한, 상기 제2 본딩 합금층(535b)은 예로서, Au 25 at%, Sn 75 at%의 물질 조성비로 제공될 수 있다. 도 10에 도시된 성분 분석 그래프에서 실선은 Sn 물질을 나타낸 것이고, 점선은 Au 물질을 나타낸 것이다. 한편, 도 9 및 도 10에서 상기 본딩 합금층(535) 위에 배치된 보호층(550)은 시료의 안정적인 분석을 위해 형성된 것이다. 예로서, 상기 보호층(550)은 Pt층으로 제공될 수 있다.
또한, 상기 제1 본딩 합금층(535a)은 수백 나노미터의 두께로 제공될 수 있다. 예로서, 상기 제1 본딩 합금층(535a)은 120 나노미터의 두께로 제공될 수 있다. 상기 제2 본딩 합금층(535b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 제2 본딩 합금층(535b)은 1.4 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 따른 상기 다공성 금속층(530)과 상기 본딩 합금층(535)은 이상에서 설명된 바와 같이 Au를 기반으로 한 다공성 금속층 위에 Sn 본딩 물질이 증착되는 과정에서 형성될 수 있다. Au 기반의 다공성 금속층에 Sn 물질이 증착되는 과정에서, Sn 물질이 Au 기반의 다공성 금속층 내부로 확산되면서 AuSn층이 형성될 수 있다.
이에 따라, 상기 다공성 금속층(530)으로부터 상대적으로 가까운 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 조성비에 비하여 상대적으로 먼 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 조성비가 더 크게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 Sn 본딩 물질의 확산에 의하여 상기 다공성 금속층(530)도 Sn 물질을 포함하게 될 수도 있다. 예로서, 상기 다공성 금속층(530)은 Au 원자 조성비가 90 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Au 원자 조성비가 95 at% 이하로 제공될 수 있다. 예로서, 상기 다공성 금속층(530)은 Sn 원자 조성비가 5 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Sn 원자 조성비가 10 at% 이하로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서, Au 95 at%, Sn 5 at%의 물질 조성비로 제공될 수 있다. 상기 다공성 금속층(530)의 두께는 예로서 500 나노미터 내지 10 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 10에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서 2.5 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 상기 다공성 금속층(530)의 최소 두께가 500 나노미터인 것은 추후 반도체 소자 패키징 공정에서 저온 본딩이 가능하도록 하기 위한 최소한의 두께일 수 있다. 또한, 상기 다공성 금속층(530)의 최대 두께가 10 마이크로 미터인 것은 추후 반도체 소자 패키징 공정에서 저온 본딩이 수행될 수 있으며, 또한 적정 본딩력을 확보할 수 있는 최대 두께일 수 있다. 예로서, 상기 다공성 금속층(530)의 두께가 10 마이크로 미터에 비해 더 크게 제공되는 저온 본딩은 수행될 수 있지만, 본딩된 후에 DST(die shear test) 값이 떨어지게 되어 반도체 소자가 쉽게 박리될 수 있는 위험이 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 9 및 도 10에 도시된 바와 같이, 상기 다공성 금속층(530) 아래에 배치된 금속층(520)과 반도체층(510)을 포함할 수 있다.
예로서, 상기 금속층(520)은 제1 금속층(520a)과 제2 금속층(520b)을 포함할 수 있다.
상기 제1 금속층(520a)은 일종의 접착 금속층으로서 Ti/Au/Ti의 층을 포함할 수 있다. 상기 제1 금속층(520a)을 이루는 각 층은 수십 나노미터 내지 수백 나노미터로 제공될 수 있다. 예컨대, 상기 제1 금속층(520a)은, 도 9 및 도 10에 도시된 바와 같이, 20 나노미터 두께의 Ti층, 200 나노미터 두께의 Au층, 20 나노미터 두께의 Ti층으로 제공될 수 있다.
상기 제2 금속층(520b)은 일종의 배리어 금속층으로서 Au를 포함할 수 있다. 상기 제2 금속층(520b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예컨대, 상기 제2 금속층(520b)은, 도 9 및 도 10에 도시된 바와 같이, 1.5 마이크로 미터 내지 2 마이크로 미터의 두께로 제공될 수 있다.
또한, 상기 반도체층(510)은 예로서 질화물 반도체층을 포함할 수 있다. 상기 반도체층(510)은, 도 9 및 도 10에 도시된 바와 같이, 수 마이크로 미터의 GaN층을 포함할 수 있다.
한편, 실시 예에 의하면 도 11에 도시된 바와 같이 상기 본딩 합금층(535) 위에 본딩 금속층(540)이 더 형성되도록 구현될 수도 있다. 도 11은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
그러면, 도 11을 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 설명하도록 한다. 도 11을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어 도 1 내지 도 10을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 반도체층(510)을 포함할 수 있다. 도 8에 도시된 반도체 소자(500)는 상기 반도체층(510)에 외부로부터 전원이 공급되는 일부 영역만을 도시한 것이다. 상기 반도체층(510)은 제1 도전형 반도체층으로 제공될 수 있다. 또한, 상기 반도체층(510)은 제2 도전형 반도체층으로 제공될 수도 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 금속층(520)을 포함할 수 있다.
상기 금속층(520)은 상기 반도체층(510) 위에 배치될 수 있다. 상기 금속층(510)은 단일층으로 제공될 수도 있으며, 복수의 층으로 제공될 수도 있다. 예로서, 상기 금속층(510)은 접착 금속층, 반사 금속층, 배리어 금속층 중에서 적어도 하나의 층을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다.
상기 다공성 금속층(530)은 상기 금속층(520) 위에 배치될 수 있다. 상기 다공성 금속층(530)은 복수의 기공(porous)을 포함할 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 금속층으로서, 일종의 금속 스펀지(metal sponge)층으로 지칭될 수도 있다. 상기 다공성 금속층(530)은 예로서, Au, Ag, Cu 등의 물질을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다.
상기 본딩 합금층(535)은 복수의 금속 물질을 포함할 수 있다. 예로서, 상기 본딩 합금층(535)은 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치된 제1 합금층에 포함된 물질의 원자 조성비와 상기 다공성 금속층(530)으로부터 멀리 배치된 제2 영역에 배치된 제2 합금층에 포함된 물질의 원자 조성비가 서로 다르게 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 11에 도시된 바와 같이, 본딩 금속층(540)을 포함할 수 있다. 상기 본딩 금속층(540)은 상기 본딩 합금층(535) 위에 배치될 수 있다.
실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(540)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 금속층(540)은 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
한편, 실시 예에 의하면, 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 상기 본딩 금속층(540)이 증착되는 과정에서 형성될 수 있다. 앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 금속층(540)은 실시 예에 따른 반도체 소자(500)를 서브 마운트 또는 리드 프레임 등에 부착시킬 수 있는 물질을 포함할 수 있다. 예로서, 상기 본딩 금속층(540)은 상대적으로 저 융점의 물질인 Sn, In 등을 포함하는 그룹 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 상기 본딩 금속층(540)이 상기 다공성 금속층(530)에 증착되는 과정에서, 상기 본딩 금속층(540)에 포함된 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 상기 본딩 금속층(540)에 포함된 물질이 상기 다공성 금속층(530)으로 확산되면서 상기 다공성 금속층(530)과 결합되는 영역이 발생될 수 있다. 예로서, 상기 다공성 금속층(530)에 제공된 복수의 기공에서 상기 다공성 금속층(530)과 상기 본딩 금속층(540)으로부터 확산된 물질이 결합될 수 있다.
도 11에 도시된 실시 예에 따른 반도체 소자(500)는 도 8을 참조하여 설명된 실시 예에 따른 반도체 소자에 비하여 상기 본딩 금속층(540)이 상기 본딩 합금층(535) 위에 배치된 점에 차이가 있다.
즉, 도 8을 참조하여 설명된 실시 예에 따른 반도체 소자에서는 증착된 본딩 금속층이 모두 다공성 금속층 내부로 확산되어, 다공성 금속층의 일부 영역에 본딩 합금층이 형성된 경우를 나타낸 것이다. 그러나, 도 11에 도시된 실시 예에 따른 반도체 소자는 증착된 본딩 금속층의 일부가 다공성 금속층 내부로 확산되어 본딩 합금층을 형성하고, 증착된 본딩 금속층의 일부는 본딩 합금층 위에 존재하는 경우를 나타낸 것이다.
그러면, 도 12 및 도 13을 참조하여, 실시 예에 따른 반도체 소자(500)에 대해 더 살펴 보기로 한다. 도 12는 본 발명의 실시 예에 따른 반도체 소자의 SEM 분석 사진의 다른 예이고, 도 13은 본 발명의 실시 예에 따른 반도체 소자의 TEM 분석 사진의 다른 예이다.
실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 다공성 금속층(530)을 포함할 수 있다. 예로서, 상기 다공성 금속층(530)은 Au 물질을 기반으로 형성될 수 있다. 상기 다공성 금속층(530)은 복수의 기공을 포함하는 Au층으로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는 본딩 합금층(535)을 포함할 수 있다. 상기 본딩 합금층(535)은 상기 다공성 금속층(530) 위에 배치될 수 있다. 상기 본딩 합금층(535)은 복수의 금속 물질을 포함하고 물질 조성비가 서로 다른 복수의 합금층을 포함할 수 있다.
예로서, 상기 본딩 합금층(535)은 제1 본딩 합금층(535a)과 제2 본딩 합금층(535b)을 포함할 수 있다. 상기 제1 본딩 합금층(535a)은 상기 다공성 금속층(530)에 가까운 제1 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 다공성 금속층(530)으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치될 수 있다. 상기 제2 본딩 합금층(535b)은 상기 제1 본딩 합금층(535a) 위에 배치될 수 있다.
예로서, 상기 본딩 합금층(535)은 Au와 Sn을 포함하는 합금층을 포함할 수 있다. 상기 제1 본딩 합금층(535a)과 상기 제2 본딩 합금층(535b)은 Au와 Sn을 포함하는 합금층으로 제공될 수 있다. 상기 본딩 합금층(535)은 예로서 AuSn 합금층을 포함할 수 있으며, Au 대비 Sn의 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하로 제공될 수 있다.
상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비가 더 작게 제공될 수 있다. 또한, 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비에 비하여 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비가 더 크게 제공될 수 있다.
예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 25 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Au 원자 조성비는 50 at% 이하로 제공될 수 있다. 예로서, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 50 at% 이상으로 제공될 수 있다. 또한, 상기 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 원자 조성비는 75 at% 이하로 제공될 수 있다.
또한, 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 5 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Au 원자 조성비는 25 at% 이하로 제공될 수 있다. 예로서, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 75 at% 이상으로 제공될 수 있다. 또한, 상기 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 원자 조성비는 95 at% 이하로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 제1 본딩 합금층(535a)은 예로서, Au 30 at%, Sn 70 at%의 물질 조성비로 제공될 수 있다. 또한, 상기 제2 본딩 합금층(535b)은 예로서, Au 20 at%, Sn 80 at%의 물질 조성비로 제공될 수 있다. 도 13에 도시된 성분 분석 그래프에서 실선은 Sn 물질을 나타낸 것이고, 점선은 Au 물질을 나타낸 것이다. 한편, 도 12 및 도 13에서 상기 본딩 합금층(535) 위에 배치된 보호층(550)은 시료의 안정적인 분석을 위해 형성된 것이다. 예로서, 상기 보호층(550)은 Pt층으로 제공될 수 있다.
또한, 상기 제1 본딩 합금층(535a)은 수백 나노미터의 두께로 제공될 수 있다. 예로서, 상기 제1 본딩 합금층(535a)은 490 나노미터의 두께로 제공될 수 있다. 상기 제2 본딩 합금층(535b)은 수 마이크로 미터의 두께로 제공될 수 있다. 예로서, 상기 제2 본딩 합금층(535b)은 1.8 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 따른 상기 다공성 금속층(530)과 상기 본딩 합금층(535)은 이상에서 설명된 바와 같이 Au를 기반으로 한 다공성 금속층 위에 Sn을 기반으로 한 본딩 금속층(540)이 증착되는 과정에서 형성될 수 있다. Au 기반의 다공성 금속층에 Sn 기반의 상기 본딩 금속층(540)이 증착되는 과정에서, Sn 물질이 Au 기반의 다공성 금속층 내부로 확산되면서 AuSn층이 형성될 수 있다.
이에 따라, 상기 다공성 금속층(530)으로부터 상대적으로 가까운 제1 영역에 배치된 상기 제1 본딩 합금층(535a)에 포함된 Sn 조성비에 비하여 상대적으로 먼 제2 영역에 배치된 상기 제2 본딩 합금층(535b)에 포함된 Sn 조성비가 더 크게 제공될 수 있다.
또한, 실시 예에 의하면, 상기 Sn 본딩 물질의 확산에 의하여 상기 다공성 금속층(530)도 Sn 물질을 포함하게 될 수도 있다. 예로서, 상기 다공성 금속층(530)은 Au 원자 조성비가 90 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Au 원자 조성비가 95 at% 이하로 제공될 수 있다. 예로서, 상기 다공성 금속층(530)은 Sn 원자 조성비가 5 at% 이상으로 제공될 수 있다. 또한, 상기 다공성 금속층(530)은 Sn 원자 조성비가 10 at% 이하로 제공될 수 있다.
실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서, Au 90 at%, Sn 10 at%의 물질 조성비로 제공될 수 있다. 상기 다공성 금속층(530)의 두께는 예로서 500 나노미터 내지 10 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 다공성 금속층(530)은 예로서 2.2 마이크로 미터의 두께로 제공될 수 있다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 상기 본딩 합금층(535) 위에 배치된 본딩 금속층(540)을 포함할 수 있다.
예로서, 상기 본딩 금속층(540)은 Sn 100 at%로 제공될 수 있다. 또한, 상기 본딩 금속층(540)의 두께는 수 마이크로 미터로 제공될 수 있다. 실시 예에 따른 반도체 소자(500)에 의하면, 도 13에 도시된 바와 같이, 상기 본딩 금속층(540)은 예로서 2.8 마이크로 미터의 두께로 제공될 수 있다.
한편, 실시 예에 따른 반도체 소자(500)는 상기 본딩 금속층(540) 위에 제공된 별도의 Au층을 더 포함할 수도 있다. 추후 설명될 반도체 소자 패키징 공정에서 상기 본딩 금속층(540)과 상기 Au층에 의하여 본딩에 필요한 AuSn층이 용이하게 제공될 수 있게 된다.
예로서, 상기 Au층은 수 마이크로 미터 이하로 제공될 수 있다. 상기 Au층은, 패키징 공정에서 저온 본딩이 가능할 수 있도록, 상기 본딩 금속층(540)과 결합하여 Au층으로 존재하지 않을 정도의 두께로 제공되는 것이 좋다. 상기 Au층은 예로서 1 마이크로 미터 이하의 두께로 제공됨으로써, 잔존하는 상기 본딩 금속층(540)과 AuSn층을 형성하고 패키징 공정에서 패드부와의 본딩 결합력을 향상시킬 수 있게 된다.
또한, 실시 예에 따른 반도체 소자(500)는, 도 12 및 도 13에 도시된 바와 같이, 상기 다공성 금속층(530) 아래에 배치된 금속층(520)과 반도체층(510)을 포함할 수 있다.
예로서, 상기 금속층(520)은 제1 금속층(520a)과 제2 금속층(520b)을 포함할 수 있다. 상기 제1 금속층(520a)은 일종의 접착 금속층으로서 Ti/Au/Ti의 층을 포함할 수 있다. 상기 제1 금속층(520a)을 이루는 각 층은 수십 나노미터 내지 수백 나노미터로 제공될 수 있다. 상기 제2 금속층(520b)은 일종의 배리어 금속층으로서 Au를 포함할 수 있다. 상기 제2 금속층(520b)은 수 마이크로 미터의 두께로 제공될 수 있다.
또한, 상기 반도체층(510)은 예로서 질화물 반도체층을 포함할 수 있다. 상기 반도체층(510)은, 도 12 및 도 13에 도시된 바와 같이, 수 마이크로 미터의 GaN층을 포함할 수 있다.
한편, 이상에서 설명된 실시 예에 따른 반도체 소자(500)는 서브 마운트에 부착되거나 또는 리드 프레임 등에 부착되어 반도체 소자 패키지 형태로 공급될 수 있다. 이때, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)이 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 전기적으로 연결될 수 있다. 예로서, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 서브 마운트에 제공된 패드부 또는 리드 프레임에 제공된 패드부에 직접 접촉되어 배치될 수 있다.
예로서, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 패드부에 다이 본딩 방식으로 연결될 수 있다. 또한, 상기 본딩 합금층(535) 또는 상기 본딩 금속층(540)은 상기 패드부에 플립 칩 본딩 방식으로 연결될 수 있다.
그러면, 도 14를 참조하여 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 설명하기로 한다. 도 14는 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
도 14를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 13을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(600)는, 도 14에 도시된 바와 같이, 패드부(210)를 포함할 수 있다. 도 14에 도시된 반도체 소자 패키지(600)는 반도체 소자(500)에 전원을 공급하는 패드부(210)를 중심으로 일부 영역만을 나타낸 것이다.
예로서, 상기 패드부(210)는 서브 마운트에 제공될 수 있다. 또한, 상기 패드부(210)는 리드 프레임에 제공될 수 있다. 또한, 상기 패드부(210)는 회로기판에 제공될 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 패드부(210) 위에 도 8 내지 도 13을 참조하여 설명된 반도체 소자(500)가 제공될 수 있다. 이때, 도 8을 참조하여 설명된 본딩 합금층(535) 또는 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210) 위에 직접 접촉되도록 제공될 수 있다.
예로서, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 사이에 본딩을 위한 별도의 범프 등의 추가 본딩 물질이 제공되지 않을 수 있다. 이에 따라, 실시 예에 따른 반도체 소자 제조방법에 의하면, 제고 공정이 단순화되고 제조 비용이 절감될 수 있게 된다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 도 8을 참조하여 설명된 본딩 합금층(535) 또는 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210) 위에 배치된 상태에서 열 또는 압력 중에서 적어도 하나가 제공될 수 있다.
먼저, 도 8을 참조하여 설명된 상기 본딩 합금층(535)이 상기 패드부(210)에 본딩되는 과정을 살펴 보기로 한다.
실시 예에 의하면, 리플로우(reflow) 공정 등을 통하여, 도 8을 참조하여 설명된 상기 본딩 합금층(535)과 상기 패드부(210) 사이에 열 또는 압력 중에서 적어도 하나가 제공됨에 따라, 상기 본딩 합금층(535)에 포함된 본딩 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(530)에 제공된 복수의 기공 영역에서 상기 본딩 합금층(535)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(530)에 포함된 물질 간의 결합에 의한 본딩 합금층이 확장되어 도 14에 도시된 다공성 금속층(630)과 본딩 합금층(635)이 형성될 수 있다.
예로서, 도 14에 도시된 상기 다공성 금속층(630)은 도 8에 도시된 상기 다공성 금속층(530)에 비해 그 두께가 감소될 수 있다. 또한, 도 14에 도시된 상기 본딩 합금층(635)은 도 8에 도시된 상기 본딩 합금층(535)에 비해 그 두께가 증가될 수 있다. 또한, 상기 본딩 합금층(635)에 포함된 본딩 물질이 상기 패드부(210)로 확산됨에 따라 상기 본딩 합금층(635)은 상기 패드부(210)의 표면에 안정적으로 접착될 수 있게 된다.
실시 예에 의하면, 도 15 및 도 16에 도시된 바와 같이, 리플로우(reflow) 공정 전과 공정 후에 있어 각 층의 두께에 변화가 발생될 수 있다. 도 15는 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩되기 전의 상태를 나타낸 SEM 분석 사진의 예이고, 도 16은 본 발명의 실시 예에 따른 반도체 소자 패키지에 있어서, 패드부에 반도체 소자가 본딩된 후의 상태를 나타낸 SEM 분석 사진의 예이다.
예를 들어, 리플로우(reflow) 공전 전의 반도체 소자는, 도 15에 도시된 바와 같이, 반도체층(510), 금속층(520), 다공성 금속층(530), 본딩 합금층(535)을 포함할 수 있다. 또한, 리플로우(reflow) 공정 후의 반도체 소자는, 도 16에 도시된 바와 같이, 반도체층(510), 금속층(520), 다공성 금속층(630), 본딩 합금층(635)을 포함할 수 있다.
실시 예에 의하면, 도 15에 도시된 상기 다공성 금속층(530)은 Au를 기반으로 형성될 수 있으며, 예로서 2.5 마이크로 미터의 두께로 제공될 수 있다. 또한, 도 15에 도시된 상기 본딩 합금층(535)은 AuSn 합금층으로 형성될 수 있으며, 예로서 1.6 마이크로 미터의 두께로 제공될 수 있다.
실시 예에 의하면, 도 16에 도시된 상기 다공성 금속층(630)은 Au를 기반으로 형성될 수 있으며, 예로서 2.1 마이크로 미터의 두께로 제공될 수 있다. 즉, 도 16에 도시된 상기 다공성 금속층(630)의 두께는 리플로우 공정을 통하여 도 15에 도시된 상기 다공성 금속층(530)의 두께에 비해 감소되었음을 확인할 수 있다.
또한, 도 16에 도시된 상기 본딩 합금층(635)은 AuSn 합금층으로 형성될 수 있으며, 예로서 2.0 마이크로 미터의 두께로 제공될 수 있다. 즉, 도 16에 도시된 상기 본딩 합금층(635)의 두께는 리플로우 공정을 통하여 도 15에 도시된 상기 본딩 합금층(535)의 두께에 비해 증가되었음을 확인할 수 있다.
한편, 도 10을 참조하여 살펴 본 바와 같이, 상기 본딩 합금층(535)은 복수의 합금층을 포함할 수 있으며, 실시 예에 의하면 복수의 합금층의 두께가 리플로우 공정을 통하여 모두 증가될 수 있다. 즉, 상기 본딩 합금층(535)이 제1 본딩 합금층(535a)과 제2 본딩 합금층(535b)을 포함하는 경우, 리플로우 공정을 통하여 제1 본딩 합금층과 제2 본딩 합금층의 두께가 모두 증가될 수 있다.
실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간에 일종의 유테틱 본딩이 수행될 수 있다. 실시 예에 의하면, 복수의 기공을 포함하는 상기 다공성 금속층(530)에서 AuSn 합금층이 형성됨에 따라, 일반적으로 알려진 유테틱 본딩에 비해 더 낮은 온도, 더 낮은 압력에서 본딩 공정이 수행될 수 있다.
실시 예에 의하면, 상기 본딩 합금층(635)은 AuSn 합금층으로 형성될 수 있으며, 상기 Sn 물질 기반의 본딩 금속에 비해 상대적으로 높은 용융점을 가질 수 있다.
예로서, 상기 Sn 물질 기반의 본딩 금속의 용융점은 220도 내지 250도일 수 있다. 또한, 상기 본딩 합금층(635)은 250도에 비해 더 높은 용융점을 가질 수 있다. 상기 본딩 합금층(635)의 용융점은 상기 본딩 합금층(635)을 이루는 물질의 조성 비 조절을 통해 탄력적으로 선택될 수 있다.
다음으로, 도 11을 참조하여 설명된 상기 본딩 금속층(540)이 상기 패드부(210)에 본딩되는 과정을 살펴 보기로 한다.
실시 예에 의하면, 리플로우(reflow) 공정 등을 통하여, 도 11을 참조하여 설명된 상기 본딩 금속층(540)과 상기 패드부(210) 사이에 열 또는 압력 중에서 적어도 하나가 제공됨에 따라, 상기 본딩 금속층(540)에 포함된 본딩 물질이 상기 다공성 금속층(530)으로 확산될 수 있다. 그리고, 상기 다공성 금속층(530)에 제공된 복수의 기공 영역에서 상기 본딩 금속층(540)으로부터 확산되는 본딩 물질과 상기 다공성 금속층(530)에 포함된 물질 간의 결합에 의한 본딩 합금층이 확장되어 도 14에 도시된 다공성 금속층(630)과 본딩 합금층(635)이 형성될 수 있다.
예로서, 도 14에 도시된 상기 다공성 금속층(630)은 도 11에 도시된 상기 다공성 금속층(530)에 비해 그 두께가 감소될 수 있다. 또한, 도 14에 도시된 상기 본딩 합금층(635)은 도 11에 도시된 상기 본딩 합금층(535)에 비해 그 두께가 증가될 수 있다. 또한, 도 11에 도시된 상기 본딩 금속층(540)은 리플로우 공정을 통하여 도 14에 도시된 바와 같이 존재하지 않게 될 수도 있다. 즉, 상기 본딩 금속층(540)에 포함된 본딩 물질은 상기 본딩 합금층(635) 또는 상기 다공성 금속층(630)으로 모두 확산되어 존재하지 않게 될 수 있다. 또한, 상기 본딩 금속층(540)에 포함된 본딩 물질이 상기 패드부(210)로 확산될 수 있으며, 상기 본딩 합금층(635)은 상기 패드부(210)의 표면에 안정적으로 접착될 수 있게 된다.
한편, 다른 실시 예에 의하면, 도 11에 도시된 상기 본딩 금속층(540)은 리플로우 공정을 통하여 도 14에 도시된 바와 다르게 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 존재하게 될 수도 있다. 이때, 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 존재하는 본딩 금속층의 두께는 수십 나노미터 내지 수백 나노미터로 제한될 수 있다. 본딩 금속층의 두께가 1 마이크로 미터에 비해 더 두껍게 제공되는 경우, 추후 반도체 소자 패키지가 회로기판 등에 재 본딩되는 과정에서 본딩 금속층이 리멜팅(re-melting)되는 문제점이 발생될 수 있다.
따라서, 실시 예에 따른 반도체 소자 패키지(600)는 상기 본딩 금속층이 존재하지 않고 상기 본딩 합금층(635)이 상기 패드부(210)에 직접 접촉되도록 함으로써, 추후 반도체 소자 패키지가 기판 등에 제 본딩되는 과정에서 리멜팅 문제가 발생되는 것을 방지할 수 있게 된다.
또한, 실시 예에 따른 반도체 소자 패키지(600)는 상기 본딩 금속층이 상기 본딩 합금층(635)과 상기 패드부(210) 사이에 1 마이크로 미터 이하로 존재하도록 함으로써, 추후 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 리멜팅 문제가 발생되는 것을 방지할 수 있게 된다.
예로서, 이상에서 설명된 리멜팅(re-melting) 문제는 다음과 같은 환경에서 발생될 수 있다.
실시 예에 따른 반도체 소자 패키지(600)는 응용 제품에 따라 전원을 공급하는 메인 기판에 추가로 표면실장(SMT)되어 부착되는 경우도 발생될 수 있다. 이때, 하나의 예로서 반도체 소자 패키지(600)가 메인 기판에 납땜 등의 방법으로 표면실장(SMT)될 수도 있다.
한편, 종래 반도체 소자 패키지 제조방법에 의하면, 본딩 공정을 통하여 패드부에 반도체 소자가 본딩되었다. 그런데, 반도체 소자 패키지를 제조하는 과정에서 제1 본딩 공정을 통하여 본딩이 수행되는 경우에는, 메인 기판에 추가로 표면실장이 수행되는 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 제1 본딩 공정에 이용된 본딩 물질이 다시 녹을 수 있게 된다. 이에 따라, 제2 본딩 공정을 위한 리플로우(reflow) 과정에서 반도체 소자 패키지와 패드부 간의 전기적 연결 및 물리적 결합의 안정성이 약화될 수 있게 된다.
그러나, 실시 예에 따른 반도체 소자 패키지 제조방법에 의하면, 실시 예에 따른 반도체 소자(500)와 패드부(210) 간에 본딩력을 제공하는 상기 본딩 합금층(635)의 용융점이 일반적인 본딩 물질의 용융점에 비해 더 높게 제공될 수 있다. 따라서, 실시 예에 따른 반도체 소자 패키지(600)는 메인 기판 등에 리플로우(reflow) 공정을 통해 본딩되는 경우에도 리멜팅(re-melting) 현상이 발생되지 않으므로 전기적 연결 및 물리적 본딩력이 열화되지 않는 장점이 있다.
한편, 실시 예에 따른 반도체 소자 패키지(600)의 적용 예에 따라서, 상기 패드부(210)가 수지 위에 배치될 수 있으며, 또한 상기 패드부(210)가 수지 주위에 배치될 수도 있다. 이에 따라, 상기 패드부(210)와 상기 반도체 소자(500)를 결합하는 과정이 고온에서 진행되는 경우, 수지의 변형이 발생되거나 수지에 변색이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자 패키지(600)에 의하면, 이상에서 설명된 바와 같이, 저온 환경에서 상기 패드부(210)에 상기 반도체 소자(500)를 본딩시킬 수 있다. 이에 따라, 실시 예에 의하면 패드부 주변에 배치된 수지가 고온에 노출되는 것을 방지할 수 있으므로, 수지가 손상되거나 변색되는 것을 방지할 수 있게 된다.
한편, 도 17은 본 발명의 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 나타낸 도면이다.
그러면, 도 17을 참조하여 실시 예에 따른 반도체 소자 패키지의 또 다른 예를 설명하기로 한다. 도 17을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 16을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자 패키지(700)는, 도 17에 도시된 바와 같이, 반도체 소자(500), 패드부(210), 리드 프레임(220), 패키지 몸체(230), 메인기판(300)을 포함할 수 있다.
상기 반도체 소자(500)는 상기 리세스(recess)를 포함하는 패키지 몸체(230)에 제공된 상기 패드부(210)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 상기 패키지 몸체(230)에 제공된 상기 리세스의 바닥 면 위에 제공될 수 있다.
상기 패드부(210)는 하부에 배치된 상기 메인기판(300)에 전기적으로 연결될 수 있다. 예로서, 상기 패드부(210)는 하부에 배치된 상기 리드 프레임(220)을 통하여 상기 메인기판(300)에 전기적으로 연결될 수 있다.
상기 반도체 소자(500)는 상기 리드 프레임(220) 위에 제공된 상기 패드부(210)에 배치될 수 있다. 상기 반도체 소자(500)는 상기 패키지 몸체(230)에 의하여 제공된 리세스 내에 배치될 수 있다. 상기 반도체 소자(500) 위에는 몰딩부(240)가 배치될 수 있다. 예로서, 상기 몰딩부(240)는 상기 반도체 소자(500)로부터 제공되는 빛을 입사 받고 파장 변환된 빛을 방출하는 파장변환 입자를 포함할 수 있다.
실시 예에 따른 반도체 소자 패키지(700)는, 도 17에 도시된 바와 같이, 상기 패드부(210) 위에 배치된 제1 본딩층(715)과 상기 리드 프레임(220) 아래에 배치된 제2 본딩층(310)을 포함할 수 있다.
예로서, 상기 제1 본딩층(715)은 도 8 내지 도 16을 참조하여 설명된 본딩 합금층(635)과 다공성 금속층(630)을 포함할 수 있다. 또한, 상기 제2 본딩층(310)은 솔더링 공정에 이용되는 본딩 물질을 포함할 수 있다. 예로서, 상기 제2 본딩층(310)은 Sn, In을 포함하는 저 융점 본딩 물질 중에서 선택된 적어도 하나 또는 그 합금을 포함할 수 있다.
실시 예에 의하면, 도 8 내지 도 16을 참조하여 설명된 바와 같이, 상기 제1 본딩층(715)은 상기 제2 본딩층(310)에 비해 더 높은 용융점을 가질 수 있다. 또한, 상기 제1 본딩층(715)은 상기 제2 본딩층(310)의 용융점 아래에서 형성될 수 있다.
실시 예에 따른 반도체 소자 패키지(700) 제조방법에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 저온의 제1 온도에서 수행될 수 있다. 또한, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 상대적으로 낮은 제1 압력을 가하면서 수행될 수 있다.
그리고, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 고온의 제2 온도에서 수행될 수 있다. 또한, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩 공정은 상대적으로 높은 제2 압력을 가하면서 수행될 수 있다.
그러나, 이상에서 설명된 바와 같이, 상기 제1 본딩층(715)의 용융점이 상기 제2 온도에 비해 더 높으므로, 상기 리드 프레임(220)과 상기 메인기판(300) 간의 본딩을 위한 리플로우(reflow) 공정에서 상기 반도체 소자(500)와 상기 패드부(210) 간의 결합력이 열화되지 않게 된다.
또한, 이상에서 설명된 바와 같이, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있게 된다. 이에 따라, 실시 예에 의하면 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 과정에서 상기 패키지 몸체(230)가 손상되거나 변색이 발생되는 것을 방지할 수 있게 된다.
실시 예에 의하면, 상기 반도체 소자(500)와 상기 패드부(210) 간의 본딩 공정은 비교적 낮은 상기 제1 온도에서 수행될 수 있으므로, 상기 패키지 몸체(230)를 구성하는 물질에 대한 선택 폭이 넓어질 수 있게 된다. 실시 예에 의하면, 상기 패키지 몸체(230)는 세라믹 등의 고가의 물질뿐만 아니라, 상대적으로 저가의 수지 물질을 이용하여 제공될 수도 있다.
한편, 실시 예에 따른 상기 반도체 소자(500)는 상기 패드부(210)에 플립 칩 본딩 방식으로 연결될 수 있다. 상기 반도체 소자(500)는 상부 발광 및 측면 발광될 수 있다. 또한, 상기 반도체 소자(500)는 하부 방향으로도 빛을 방출할 수 있다. 이와 같이, 실시 예에 따른 반도체 소자(500)는 6면 방향으로 빛을 방출하는 플립 칩 발광소자일 수 있다.
그러면, 도 18 내지 도 22를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 18 내지 도 22를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 17을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
도 18은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 19는 도 18에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 18을 도시함에 있어, 제1 본딩패드(1171)와 제2 본딩패드(1172) 아래에 배치되지만, 상기 제1 본딩패드(1171)에 전기적으로 연결된 제1 전극(1141)과 상기 제2 본딩패드(1172)에 전기적으로 연결된 제2 전극(1142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자에 있어서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 예로서 이상에서 설명된 다공성 금속층과 본딩 합금층을 포함할 수 있다. 또한, 실시 예에 따른 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 이상에서 설명된 금속층, 다공성 금속층, 본딩 합금층을 모두 포함할 수도 있다.
실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 기판(1105) 위에 배치된 발광구조물(1110)을 포함할 수 있다.
상기 기판(1105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(1105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.
상기 발광구조물(1110)은 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)을 포함할 수 있다. 상기 활성층(1112)은 상기 제1 도전형 반도체층(1111)과 상기 제2 도전형 반도체층(1113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(1111) 위에 상기 활성층(1112)이 배치되고, 상기 활성층(1112) 위에 상기 제2 도전형 반도체층(1113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(1111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(1111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(1111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(1113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
또한, 이상의 설명에서는 상기 기판(1105) 위에 상기 제1 도전형 반도체층(1111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(1111)과 상기 기판(1105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(1105)과 상기 발광구조물(1110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 수행할 수 있다.
상기 발광구조물(1110)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(1110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(1110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 제1 도전형 반도체층(1111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(1111)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(1111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.
상기 활성층(1112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(1112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(1112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(1112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.
상기 제2 도전형 반도체층(1113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(1113)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(1113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 19에 도시된 바와 같이, 전류확산층(1120)과 오믹접촉층(1130)을 포함할 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다.
예로서, 상기 전류확산층(1120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(1120)의 폭은 위에 배치된 제2 전극(1142)의 폭 이상으로 제공될 수 있다. 이에 따라, 상기 전류확산층(1120)은 상기 제2 전극(1142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
*또한, 상기 오믹접촉층(1130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(1130)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 오믹접촉층(1130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 18 내지 도 20에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)을 포함할 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
또한, 실시 예에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)과 상기 활성층(1112)을 관통하여 상기 제1 도전형 반도체층(1111)의 일부 영역을 노출하는 리세스에 배치될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다. 또한, 상기 제2 전극(1142)은 상기 오믹접촉층(1130) 위에 배치될 수 있다.
상기 제1 전극(1141)과 상기 제2 전극(1142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.
또한, 실시 예에 의하면, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 서로 분기되어 배치된 가지 전극을 더 포함할 수 있다. 상기 제1 전극(1141)과 상기 제2 전극(1142)은 가지 전극을 통하여 전류의 집중을 방지하고 전류 흐름을 확산시킬 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 보호층(1150)을 포함할 수 있다.
상기 보호층(1150)은 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 제2 전극(1142)의 P 영역 상의 일부 영역을 노출시키는 제1 개구부(h1)를 포함할 수 있다.
또한, 상기 보호층(1150)은 상기 제1 전극(1141) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 제1 전극(1141)의 N 영역 상의 일부 영역을 노출시키는 제2 개구부(h2)를 포함할 수 있다.
예로서, 상기 보호층(1150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(1150)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)는, 도 18, 도 19, 및 도 21에 도시된 바와 같이, 반사층(1160)을 포함할 수 있다. 상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 반사층(1160)은 상기 보호층(1150) 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 보호층(1150)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제4 개구부(h4)를 포함할 수 있다.
상기 제2 반사층(1162)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제2 반사층(1162)은 상기 제1 반사층(1161)과 이격되어 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 보호층(1150)의 상기 제1 개구부(h1)가 형성된 영역에 대응되어 제공된 제3 개구부(h3)를 포함할 수 있다.
또한, 상기 제3 반사층(1163)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.
상기 반사층(1160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(1160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(1160)은 금속 물질을 포함할 수도 있다.
실시 예에 의하면, 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 측면 및 상면의 일부에 상기 제1 전극(1141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 측면 및 상면의 일부에 상기 제2 전극(1142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 발광구조물(1110)의 활성층(1112)에서 발광되는 빛을 반사시켜 제1 본딩패드(1171)와 제2 본딩패드(1172)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 절연성 재료로 이루어지되, 상기 활성층(1112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 또한, 상기 제3 반사층(1163)도 예로서 DBR 구조를 이룰 수 있다.
상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 활성층(1112)에서 발광하는 빛의 파장에 따라 상기 활성층(1112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 18 및 도 19에 도시된 바와 같이, 상기 제1 반사층(1161) 위에 배치된 제1 본딩패드(1171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(1100)는 상기 제2 반사층(1162) 위에 배치된 제2 본딩패드(1172)를 포함할 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(1171)는 상기 제4 개구부(h4)와 상기 제2 개구부(h2)를 통하여 상기 제1 전극(1141)의 N 영역 상의 일부 영역에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 상기 제3 개구부(h3)와 상기 제1 개구부(h1)를 통하여 상기 제2 전극(1142) 의 P 영역 상의 일부 영역에 접촉될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
예를 들어, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는, 도 1 내지 도 17을 참조하여 설명된 다공성 금속층과 본딩 합금층을 포함할 수 있다. 도 1 내지 도 17을 참조하여 설명된 다공성 금속층과 본딩 합금층에 관한 설명은 상기 제1 본딩패드(1171) 및 상기 제2 본딩패드(1172)에 적용될 수 있다.
또한, 다른 실시 예에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1110)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1110)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1110)에서 방출되는 빛은 상기 발광구조물(1110)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1110)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1110)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1110)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제2 도전형 반도체층(1113) 위에 상기 오믹접촉층(1130)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 오믹접촉층(1130)이 생략되고 상기 제2 도전형 반도체층(1113) 위에 상기 제2 전극(1142)이 직접 접촉되도록 배치될 수도 있다.
그러면, 도 22를 참조하여 실시 예에 따른 반도체 소자(1100)에 적용된 제1 본딩패드(1171)와 제2 본딩패드(1172)의 배치 관계에 대해 더 살펴 보기로 한다. 도 22는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드(1171)와 제2 본딩패드(1172)의 배치 예를 나타낸 도면이다.
실시 예에 따른 반도체 소자(1100)에 의하면, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1110)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(1100)의 전기적 특성이 저하되지 않도록 확보할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보와 전기적 특성의 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171)는, 상기 반도체 소자(1100)의 장축 방향을 따라 x1의 길이로 제공되고, 상기 반도체 소자(1100)의 단축 방향을 따라 y1의 길이로 제공될 수 있다. 이때, 상기 x1과 y1의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제2 본딩패드(1172)는, 상기 반도체 소자(1100)의 장축 방향을 따라 x2의 길이로 제공되고, 상기 반도체 소자(1100)의 단축 방향을 따라 y2의 길이로 제공될 수 있다. 이때, 상기 x2와 y2의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 상기 반도체 소자(1100)가 실장 되는 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제1 전극패드와 제2 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(1171)와 제2 본딩패드(1172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광 추출 효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(1100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(1171) 및 제2 본딩패드(1172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(1100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 125 마이크로 미터 이상 300 마이크로 이하의 최소 간격(d)을 제공하지만, 이에 한정하지 않고, 상기 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서는 125 마이크로 미터보다 작게 배치될 수 있고, 광학적 특성을 향상시키기 위해서는 300 마이크로 미터보다 크게 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171)는 상기 반도체 소자(1100)의 장축 방향에 배치된 이웃하는 측면으로부터 b1의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(1100)의 단축 방향에 배치된 이웃하는 측면으로부터 a1 또는 a3의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a1 또는 a3는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b1은 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
또한, 상기 제2 본딩패드(1172)는 상기 반도체 소자(1100)의 장축 방향에 배치된 이웃하는 측면으로부터 b2의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(1100)의 단축 방향에 배치된 이웃하는 측면으로부터 a2 또는 a4의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a2 또는 a4는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b2는 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 a1, a2, a3, a4는 서로 같은 값으로 제공될 수 있다. 또한, 상기 b1과 b2는 서로 같은 값으로 제공될 수 있다. 또한, 다른 실시 예에 의하면, 상기 a1, a2, a3, a4 중에서 적어도 2 개가 서로 다른 값을 가질 수도 있고, 상기 b1과 b2가 서로 다른 값을 가질 수도 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 22에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광 추출 효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광 추출 효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제2 영역은 b1과 b2에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제3 영역은 a1, a2, a3, 및 a4에 대응되는 영역일 수 있다.
예컨대, 실시 예에 따른 반도체 소자(1100)의 장축 방향 길이가 1250mm이고, 단축 방향 길이가 750mm인 경우에 이상에서 언급된 변수들은 다음과 같은 값을 가질 수 있다.
상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적이 서로 같고, 그 합이 30% 경우에, x1:y1=1:2이고, d의 값이 125 마이크로 미터로 제공되면, x1의 값은 265 마이크로 미터로 제공되고, y1의 값은 530 마이크로 미터로 제공될 수 있다. 이에 따라, a1의 값은 예로서 110 마이크로 미터에 비해 작거나 같고, b1의 값은 예로서 300 마이크로 미터에 비해 작거나 같게 제공될 수 있다.
즉, 반도체 소자(1100)의 크기에 따라, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합이 결정되고, 상기 제1 본딩패드(1171)의 가로/세로 비율과 d의 값이 결정되면, 나머지 변수들은 계산에 의하여 산출될 수 있게 된다. 이에 따라, a1, a2, a3, a4, b1, b2 등의 상한 값은 나타내지 아니 하였다.
실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1110)로부터 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 제1 전극패드와 제2 전극패드 간의 최소 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1110)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
[부호의 설명]
100, 500 반도체 소자
110, 510 반도체층
115 제1 본딩층
120, 520 금속층
130, 530 다공성 금속층
135 합금층
140, 540 본딩 금속층
200, 400, 600, 700 반도체 소자 패키지
210, 410 패드부
220, 420 리드 프레임
230, 430 패키지 몸체
240, 440 몰딩부
300 메인기판
310 제2 본딩층
535 본딩 합금층
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 낮은 온도에서 작은 압력의 제공으로 안정적인 본딩이 수행될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지, 반도체 소자 패키지 제조방법에 의하면, 반도체 소자 패키지가 기판 등에 재 본딩되는 과정에서 반도체 소자 패키지의 본딩 영역에서 리멜팅(re-melting) 현상이 발생되는 것을 방지할 수 있는 장점이 있다.

Claims (10)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물;
    상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 본딩패드;
    상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 본딩패드;
    상기 발광구조물 위에 배치되며, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 반사층;
    을 포함하고,
    상기 제1 본딩패드와 상기 제2 본딩패드 각각은, 복수의 기공을 포함하는 다공성 금속층과, 상기 다공성 금속층 위에 배치된 본딩 합금층을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 상기 제1 영역에 비해 상대적으로 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작고,
    상기 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 25 at% 이상이며 50 at% 이하 이고, Sn 원자 조성비는 50 at% 이상이며 75 at% 이하이고,
    상기 제2 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비는 5 at% 이상이며 25 at% 이하 이고, Sn 원자 조성비는 75 at% 이상이며 95 at% 이하인 반도체 소자.
  3. 제1항에 있어서,
    상기 본딩 합금층은 AuSn 합금층을 포함하고, 상기 AuSn 합금층의 Au 대비 Sn 조성비는 at% 기준으로 9:1 이상이고 2.5:7.5 이하인 반도체 소자.
  4. 제1항에 있어서,
    상기 다공성 금속층은 Au, Ag, Cu를 포함하는 금속 중에서 선택된 적어도 하나 또는 그 합금을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고,
    상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.
  6. 제1항에 있어서,
    상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며,
    상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공된 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작은 반도체 소자.
  9. 리세스를 제공하며, 상기 리세스의 바닥 면에 제공된 패드부를 포함하는 패키지 몸체;
    상기 리세스 내에 배치되며, 상기 패드부 위에 배치된 본딩 합금층;
    상기 본딩 합금층 위에 배치되며, 복수의 기공을 포함하는 다공성 금속층;
    상기 다공성 금속층 위에 배치된 금속층;
    상기 금속층 위에 배치된 반도체층;
    을 포함하는 반도체 소자 패키지.
  10. 제9항에 있어서,
    상기 본딩 합금층은 Au와 Sn을 포함하는 합금층을 포함하고, 상기 다공성 금속층에 가까운 제1 영역에 배치된 상기 합금층에 포함된 Au 원자 조성비에 비하여 상기 다공성 금속층으로부터 먼 제2 영역에 배치된 상기 합금층의 Au 원자 조성비가 더 작은 반도체 소자 패키지.
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