WO2019132490A1 - 반도체소자 - Google Patents

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WO2019132490A1
WO2019132490A1 PCT/KR2018/016619 KR2018016619W WO2019132490A1 WO 2019132490 A1 WO2019132490 A1 WO 2019132490A1 KR 2018016619 W KR2018016619 W KR 2018016619W WO 2019132490 A1 WO2019132490 A1 WO 2019132490A1
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WO
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layer
semiconductor layer
point
concentration
semiconductor
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PCT/KR2018/016619
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English (en)
French (fr)
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한대섭
백광선
송영석
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엘지이노텍 주식회사
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Publication date
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    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Definitions

  • Embodiments relate to semiconductor devices.
  • Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.
  • a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Various colors such as blue and ultraviolet rays can be realized.
  • the light emitting device can realize a white light beam having high efficiency by using a fluorescent material or combining colors.
  • Such a light emitting device has advantages of low power consumption, semi-permanent lifetime, quick response speed, safety, and environment friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.
  • nitride semiconductors among light emitting devices have attracted great interest in the development of optical devices and high output electronic devices due to their high thermal stability and wide band gap energy.
  • a blue light emitting element, a green light emitting element, an ultraviolet (UV) light emitting element, and a red (RED) light emitting element using a nitride semiconductor are commercially available and widely used.
  • Embodiments provide a semiconductor device and a semiconductor device package in which brightness can be increased.
  • Embodiments provide a semiconductor device and a semiconductor device package in which no additional configuration is required to increase the light intensity.
  • the embodiment provides a semiconductor device and a semiconductor device package capable of confirming a recess, such as V-pits, contributing to the increase in brightness, by a change in the concentration of the dopant contained therein.
  • a semiconductor device includes: a first conductive semiconductor layer; A second conductive semiconductor layer disposed on the first conductive semiconductor layer; And an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer are irradiated with primary ions
  • the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer In ions, Si concentration, and Mg concentration can be released as secondary ions.
  • the active layer may be a region between the first point and the second point, and the first conductive type semiconductor layer may be a region between the second point and the third point.
  • the second conductivity type semiconductor layer includes a second 1-conductivity type semiconductor layer and a second conductivity type semiconductor layer, and the second 1-conductivity type semiconductor layer has a second conductivity type semiconductor layer between the first point and the second inflection point.
  • the second-second conductive type semiconductor layer may be a region between the second inflection point and the third inflection point.
  • the Mg concentration in the second-one conductivity-type semiconductor layer may increase along the first direction and the Mg concentration in the second-conductivity-type semiconductor layer may decrease along the first direction.
  • each layer of the semiconductor element can be easily grasped based on the concentration of the second dopant and / or the intensity of the In ions obtained from the SIMS data.
  • the shape of the recess can be easily grasped by tracking the concentration of the second dopant based on the concentration of the second dopant and / or the intensity of the ion obtained from the SIMS data.
  • the embodiment it is possible to easily control the shape of the desired recess or the optimal recess shape by tracking the concentration of the second dopant based on the concentration of the second dopant and / or the ion intensity obtained from the SIMS data .
  • the embodiment by regulating at least one of the temperature, the thickness and the indium (In) content, recesses such as V-pits connected to the active layer and the p-type semiconductor layer are formed and the size and density of the recesses are precisely controlled ,
  • the light of the active layer can be easily extracted through the inclined surface of the recess, and the hole of the p-type semiconductor layer can be easily injected into the active layer through the recess, so that the light efficiency can be improved.
  • the light extraction efficiency and the light efficiency can be increased to increase the light intensity.
  • the embodiment it is possible to easily grasp the shape of the recess formed in the active layer based on the change in the magnesium concentration using the ion analysis apparatus.
  • the process of grasping the change in the magnesium concentration in the active layer using the ion analyzer is controlled to control the recess shape so that the lowest point, that is, the last point where the magnesium concentration is not present is located in the active layer It is possible to maximize the deep-hole injection effect and maximize the light extraction of the active layer, thereby improving the light efficiency and improving the light output and the operating voltage.
  • FIG. 1 shows a semiconductor device according to a first embodiment.
  • FIG 5 shows a view of the deep hole implantation in the semiconductor device according to the embodiment.
  • FIG. 6 shows a second carrier profile when the third semiconductor layer, the fourth semiconductor layer, the active layer and the fifth semiconductor layer have no recesses.
  • Figure 7 shows the second carrier profile when each layer has a recess.
  • Figure 8 shows the second carrier profile when the recess is over-formed.
  • FIG. 12 shows a semiconductor device package according to an embodiment.
  • the terms used in the embodiments of the present invention are intended to illustrate the embodiments and are not intended to limit the present invention.
  • the singular forms may include plural forms unless otherwise specified in the text, and may be combined as A, B, and C when described as "at least one (or more than one) of B and C" ≪ / RTI > and any combination thereof.
  • terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the constituent elements from other constituent elements, and the terms are not limited to the nature, order or order of the constituent elements.
  • upper or lower is not limited to the case where two components are in direct contact with each other, But also includes the case where another component is formed or disposed between two components. Also, in the case of "upper (upper) or lower (lower)", it may include not only an upward direction but also a downward direction based on one component.
  • an upper or lower (on or or) under includes both the two configurations being directly in contact with each other or one or more other configurations being indirectly formed between the two configurations. Also, when expressed as “on or under”, it may include not only an upward direction but also a downward direction based on one configuration.
  • the semiconductor device may include various electronic devices such as a light emitting device and a light receiving device.
  • the light emitting device and the light receiving device may include a semiconductor structure including at least a first semiconductor layer, an active layer, and a second semiconductor layer.
  • the semiconductor device according to the embodiment may be a light emitting device.
  • the light emitting device emits light by recombination of a first carrier, that is, electrons, with a second carrier, that is, holes, and the wavelength of the light is determined by bandgap energy inherent in the material .
  • the light emitted may vary depending on the composition of the material.
  • the light emitting element it may be called a semiconductor light emitting element.
  • the first dopant may be silicon (Si) and the second dopant may be magnesium (Mg), but the present invention is not limited thereto.
  • the fifth semiconductor layer 23 may include a first layer 101 and a second layer 103, as will be described later.
  • the second semiconductor layer 25 may include a third layer 105.
  • the active layer 21 may have a first recess 22.
  • the active layer 21 may include a fourth layer 107 and a fifth layer 109 formed in the first recesses 22.
  • the fourth layer 107 may be in contact with the first layer 101.
  • the fourth layer 107 and the fifth layer 109 may be included in the conductive semiconductor layer including the second dopant, such as the second semiconductor layer 25 or the fourth semiconductor layer 23 .
  • the first to fifth layers 101, 103, 105, 107, and 109 may include a dopant made of magnesium.
  • Each of the first to fifth layers 101, 103, 105, 107, and 109 may be defined according to a change in the doping concentration of magnesium, but is not limited thereto.
  • the concentration of the dopant in the first layer 101 increases in the first direction
  • the concentration of the dopant in the second layer 103 decreases in the first direction
  • the concentration of the dopant in the third layer 105 Can be increased in the first direction.
  • the second semiconductor layer 25 and the fourth semiconductor layer 23 may be referred to as a second conductivity type semiconductor layer. At least one semiconductor layer other than the second semiconductor layer 25 and the fourth semiconductor layer 23 may be added to the second conductivity type semiconductor layer, but the present invention is not limited thereto.
  • the first semiconductor layer 15, the third semiconductor layer 17, and the fourth semiconductor layer 19 may be referred to as a first conductive type semiconductor layer.
  • the first direction defined above may be a direction from the first conductivity type semiconductor layer toward the second conductivity type semiconductor layer.
  • the concentrations of the dopants in the respective layers of the first to fifth layers 101, 103, 105, 107, and 109 may have different slopes from each other.
  • the region other than the fourth layer 107 and the fifth layer 109 disposed in the first recess 22 in the active layer 21 may not include a dopant made of magnesium, but the present invention is not limited thereto.
  • the concentration of the dopant in the fourth layer 107 may be less than the dopant concentration in the second layer 103.
  • the highest concentration of the dopant in the second layer 103 may be 10 times or more and 1000 times or less than the highest concentration of the dopant in the fourth layer 107.
  • the concentration of the dopant in the fourth layer 107 and the concentration of the dopant in the second layer 103 may differ by at least 10 times.
  • the concentration of the dopant in the fifth layer 109 may be zero. That is, the fifth layer 109 of the first recess 22 may not contain magnesium.
  • the concentration of the dopant in the fourth layer 107 may decrease in a second direction opposite to the first direction.
  • the concentration gradient of the dopant of the first layer 101 and the concentration gradient of the dopant of the fourth layer 107 may be different.
  • the concentration gradient of the dopant of the fourth layer 107 may be less than the concentration gradient of the dopant of the first layer 101.
  • the minimum concentration of the dopant in the first layer 101 may be equal to the maximum concentration of the dopant in the fourth layer 107.
  • the size of the first recess 22 may increase along the first direction.
  • the concentration gradient of the dopant along the second direction may vary according to the size of the uppermost region of the first recesses 22.
  • the concentration gradient of the dopant along the second direction may vary according to the depth of the first recess 22.
  • the concentration of the dopant in the uppermost region of the first recess 22 may be less than the lowest concentration of the dopant in the second layer 103.
  • the depth of the first recess 22 may be smaller than the thickness of the active layer 21.
  • the first conductive type semiconductor layer may include a second recess 18, and the second recess 18 may overlap the first recess 22 along the first direction.
  • FIG. 1 shows a semiconductor device according to a first embodiment.
  • the semiconductor device 10 according to the first embodiment includes a first semiconductor layer 15, an active layer 21 disposed on the first semiconductor layer 15, and an active layer 21 disposed on the active layer 21 And may include a second semiconductor layer 25.
  • the semiconductor device 10 according to the first embodiment includes a third semiconductor layer 17 and a fourth semiconductor layer 19 which are disposed between the first semiconductor layer 15 and the active layer 21 and the active layer 21, And a fifth semiconductor layer (23) disposed between the first and second semiconductor layers (25).
  • the fifth semiconductor layer 23 may include a first layer 101 and a second layer 103.
  • the second semiconductor layer 25 may include a third layer 105.
  • the active layer 21 may have a first recess 22.
  • the active layer 21 may include a fourth layer 107 and a fifth layer 109 formed in the first recesses 22.
  • the fourth layer 107 may be in contact with the first layer 101.
  • the first recess 22 may be terminated at or near the bottom of the third semiconductor layer 17 through the active layer 21, the fourth semiconductor layer 19 and the third semiconductor layer 17. In other words, the size of the recesses 22 at the bottom of the third semiconductor layer 17 or above may be zero.
  • the first semiconductor layer 15, the third semiconductor layer 17 and the fourth semiconductor layer 19 are referred to as a first conductive type semiconductor layer and the second semiconductor layer 25 and the fourth semiconductor layer 23 are referred to as a first conductive type semiconductor layer. And may be referred to as a second conductivity type semiconductor layer.
  • the first semiconductor layer 15, the active layer 21, and the second semiconductor layer 25 may constitute a semiconductor structure.
  • the semiconductor structure may also be referred to as a semiconductor structure.
  • an electrical signal is supplied to such a semiconductor structure, light corresponding to the electrical signal can be generated and emitted from the semiconductor structure.
  • the intensity of the light may be proportional to the intensity of the electrical signal.
  • the first semiconductor layer 15 may be, for example, an n-type semiconductor layer, and the second semiconductor layer 25 may be a p-type semiconductor layer, but the present invention is not limited thereto.
  • the n-type semiconductor layer may include, for example, electrons as a majority (hereinafter, referred to as a first carrier).
  • the p-type semiconductor layer may include, for example, holes as a majority carrier (hereinafter referred to as a second carrier).
  • the first carrier of the first semiconductor layer 15 and the second carrier of the second semiconductor layer 25 may be injected into the active layer 21.
  • the second carrier and the first carrier are recombined in the active layer 21 to emit light in a wavelength range corresponding to the band gap energy of the active layer 21.
  • the band gap energy can be determined depending on the compound semiconductor material. For example, depending on the compound semiconductor material of the active layer 21, ultraviolet light or infrared light may be emitted.
  • One or more layers may be added to improve electrical and optical properties under the semiconductor structure, on the semiconductor structure, and / or in the semiconductor structure.
  • the buffer layer 13 may be disposed under the first semiconductor layer 15.
  • the third semiconductor layer 17 and the fourth semiconductor layer 19 may be disposed between the first semiconductor layer 15 and the active layer 21.
  • the fifth semiconductor layer 23 may be disposed between the active layer 21 and the second semiconductor layer 25.
  • the third semiconductor layer 17 may be a middle temperature (MT) layer.
  • the intermediate temperature may be a temperature for forming the third semiconductor layer 17, and the growth temperature of the third semiconductor layer 17 may be lower than the growth temperature of the first semiconductor layer 15.
  • the growth rate of the third semiconductor layer 17 in the vertical direction and in the horizontal direction is controlled by controlling the growth temperature, controlling the indium (In) content, and adjusting the thickness of each sub semiconductor layer (see 17a and 17b in FIG. 2)
  • a plurality of recesses 18 may be formed and illustratively the side surface of the recess 18 may have the shape of a V-pit.
  • the recesses may also be formed in the fourth semiconductor layer 19, the active layer 21 and the fifth semiconductor layer 23 in correspondence with the recesses 18 formed in the third semiconductor layer 17.
  • the recesses of the fourth semiconductor layer 19, the recesses 22 of the active layer 21 and the recesses of the fifth semiconductor layer 23 correspond to the recesses 18 formed in the third semiconductor layer 17 .
  • the lowest point of the recess 18 of the third semiconductor layer 17 may be located on the lower surface of the third semiconductor layer 17, as shown in Fig.
  • the fourth semiconductor layer 19 may have a recess corresponding to the recess 18 of the third semiconductor layer 17. A portion of the fourth semiconductor layer 19 may be disposed in the recess 18 of the third semiconductor layer 17.
  • the active layer 21 may have a recess 22 corresponding to the recess 18 of the third semiconductor layer 17 or the recess of the fourth semiconductor layer 19.
  • a part of the active layer 21 may be disposed in the recess of the fourth semiconductor layer 19. In addition, a part of the active layer 21 may be disposed in the recess 18 of the third semiconductor layer 17.
  • the fifth semiconductor layer 23 may have a recess corresponding to the recess 22 of the active layer 21. A portion of the fifth semiconductor layer 23 may be disposed in the recess 22 of the active layer 21. In addition, a part of the fifth semiconductor layer 23 may be disposed in the recess of the fourth semiconductor layer 19. In addition, a portion of the fifth semiconductor layer 23 may be disposed in the recess 18 of the third semiconductor layer 17.
  • a part of the region of the second semiconductor layer 25 may be disposed in the recess of the fifth semiconductor layer 23.
  • a part of the second semiconductor layer 25 may be disposed in the recess 22 of the active layer 21.
  • a portion of the second semiconductor layer 25 may be disposed in the recess of the fourth semiconductor layer 19.
  • a portion of the second semiconductor layer 25 may be disposed in the recess 18 of the third semiconductor layer 17. Therefore, a part of the second semiconductor layer 25 penetrates the fifth semiconductor layer 23, the active layer 21, and the fourth semiconductor layer 19 and is electrically connected to the recess 18 of the third semiconductor layer 18 .
  • a part of the second semiconductor layer 25 may be disposed in the fifth semiconductor layer 23, the active layer 21, the fourth semiconductor layer 19 and the third semiconductor layer 18.
  • the fourth and fifth layers may be arranged in the recess 22 of the active layer 21 according to the concentration of the second dopant.
  • the fourth layer 107 may include a second dopant, and the fifth layer 109 may not include the second dopant, but this is not limiting.
  • the concentration of the second dopant included in the fourth layer 107 may be reduced from the upper side to the lower side of the active layer 21.
  • the second dopant of the fourth layer 107 may be the same as the dopant included in the second semiconductor layer 25. [ The second dopant of the fourth layer 107 may be formed by diffusing the dopant included in the second semiconductor layer 25 into the recess 22 of the active layer 21, Do not.
  • the lowest point of the recess of the fifth semiconductor layer 23, the lowest point of the recess 22 of the active layer 21 and the lowest point of the recess of the fourth semiconductor layer 19 are all formed in the recesses of the third semiconductor layer 17 (18).
  • the lowest point of a partial region of the second semiconductor layer 25 may be in contact with the upper surface of the first semiconductor layer 15, but the present invention is not limited thereto.
  • a partial region of the fourth semiconductor layer 19, a partial region of the active layer 21, and a partial region of the fifth semiconductor layer 23 are formed in a recess (not shown) formed in the third semiconductor layer 17
  • a portion of the second semiconductor layer 25 may be disposed in the recess 18 formed in the third semiconductor layer 17. [ In this case, a portion of the second semiconductor layer 25 can contact the bottom of the recess 18 formed in the third semiconductor layer 17.
  • the recesses 18 may have a size or width which gradually increases from the bottom to the top of the third semiconductor layer 17. [ The side surface of the recess 18 may have a straight surface, but the present invention is not limited thereto.
  • the fourth semiconductor layer 19 may be a strain relaxation layer or a current spreading layer (CSL).
  • the fourth semiconductor layer 19 can rapidly diffuse the current along the horizontal direction.
  • the fourth semiconductor layer 19 can relieve the stress and prevent defects such as cracks of the semiconductor element 10.
  • the fifth semiconductor layer 23 is a layer in which the first carrier injected from the first semiconductor layer 15 into the active layer 21 is injected into the active layer 21 from the active layer 21.
  • the fifth semiconductor layer 23 may be an electron blocking layer (EBL) It is possible to prevent the second semiconductor layer 25 from moving through the first semiconductor layer 21 and the second semiconductor layer 25.
  • EBL electron blocking layer
  • the mobility of the first carrier may be 10 to 1000 times higher than the mobility of the second carrier. Therefore, compared with the probability that the first carrier injected from the first semiconductor layer 15 into the active layer 21 is recombined with the second carrier injected from the second semiconductor layer 25 into the active layer 21, the active layer 21 May be injected into the second semiconductor layer 25, and the probability of non-luminescent recombination may be high. As described above, the higher the probability that the first carrier is injected into the second semiconductor layer 25 without being recombined in the active layer 21 and the non-luminescent recombination is performed, the lower the light generating efficiency and thus the light intensity may be lowered.
  • the fifth semiconductor layer 23 is disposed between the active layer 21 and the second semiconductor layer 25 so that the first carrier injected from the first semiconductor layer 15 into the active layer 21 is no longer in the second It is not moved to the semiconductor layer 25, and the luminous intensity can be increased.
  • the buffer layer 13, the first to fifth semiconductor layers 15, 25, 17, 19, and 23, and the active layer 21 may be disposed on the substrate 11.
  • the buffer layer 13, the first semiconductor layer 15, the third semiconductor layer 17, the fourth semiconductor layer 19, the active layer 21, the fifth semiconductor layer 23, 25 may be grown on the substrate 11 sequentially by a deposition process. That is, after the substrate 11 is loaded in the chamber of the deposition equipment, the buffer layer 13, the first semiconductor layer 15, the third semiconductor layer 17, the fourth semiconductor layer 19, the active layer 21, The fifth semiconductor layer 23 and the second semiconductor layer 25 may be sequentially grown.
  • the semiconductor device 10 according to the first embodiment can be manufactured. Thereafter, the substrate 11 can be taken out of the chamber of the deposition equipment.
  • deposition equipment examples include MOCVD (Metal Organic Chemical Vapor Deposition) equipment, CVD equipment (Chemical Vapor Deposition), PECVD equipment (Plasma-Enhanced Chemical Vapor Deposition), MBE equipment (Molecular Beam Epitaxy), Hydride Vapor Phase Epitaxy ) May be used, but it is not limited thereto.
  • the substrate 11 includes a buffer layer 13, a first semiconductor layer 15, a third semiconductor layer 17, a fourth semiconductor layer 19, an active layer 21, a fifth semiconductor layer 23,
  • the first semiconductor layer 15, the third semiconductor layer 17, the fourth semiconductor layer 19, the active layer 21, the fifth semiconductor layer 23, and the third semiconductor layer 19 are grown while the layer 25 is grown. And can support the second semiconductor layer 25.
  • the substrate 11 may be formed of a material suitable for growth of Group 3-5 or Group 2-6 compound semiconductor materials.
  • the substrate 11 may be formed of, for example, a material having a lattice constant similar to that of the first semiconductor layer 15 and having thermal stability.
  • the substrate 11 may be a conductive substrate or an insulating substrate.
  • the substrate 11 may be formed of at least one selected from the group consisting of sapphire (Al 2 O 3), SiC, Si, GaAs, GaN, ZnO, GaP, InP and Ge.
  • the buffer layer 13 may be disposed on the substrate 11.
  • the buffer layer 13 can reduce the difference in lattice constant between the substrate 11 and the first semiconductor layer 15.
  • the difference in lattice constant between the substrate 11 and the first semiconductor layer 15 is mitigated by the lattice constant so that the first semiconductor layer 15, the third semiconductor layer 17, the fourth semiconductor layer 19,
  • the first semiconductor layer 21, the fifth semiconductor layer 23, and the second semiconductor layer 25 can be stably grown without defects.
  • the buffer layer 13 may comprise a Group 3-5 or Group 2-6 compound semiconductor material.
  • the first semiconductor layer 15 may be disposed on the buffer layer 13. If the buffer layer 13 is omitted, the first semiconductor layer 15 may be disposed on the substrate 11. [
  • the first semiconductor layer 15 may be formed of a compound semiconductor material of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? It is not limited thereto.
  • the first semiconductor layer 15 may include at least one selected from the group consisting of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP and AlGaInP It is not limited.
  • the first semiconductor layer 15 may have a thickness of about 1 [mu] m to about 10 [mu] m.
  • the first semiconductor layer 15 may include n-type dopants such as Si, Ge, Sn, Se, and Te.
  • the doping concentration of the first semiconductor layer 15, for example the silicon concentration, may be approximately 5 x 10 18 cm -3 to approximately 3 x 10 19 cm -3 . This concentration range can improve the operating voltage and epi quality.
  • the first semiconductor layer 15 may provide a first carrier to the active layer 21.
  • the first semiconductor layer 15 may include carbon (C).
  • the carbon (C) concentration of the first semiconductor layer 15 may be 1 x 10 16 cm -3 to 4 x 10 16 cm -3 or less.
  • concentration of carbon (C) in the first semiconductor layer 15 is 1 x 10 16 cm -3 or more, the reliability of the semiconductor element is improved and the concentration of carbon (C) in the first semiconductor layer 15 is 4 x 10 16 cm < -3 & gt ;, the operating voltage can be improved.
  • the third semiconductor layer 17 may be disposed on the first semiconductor layer 15 and the fourth semiconductor layer 19 may be disposed on the third semiconductor layer 17.
  • Each of the third semiconductor layer 17 and the fourth semiconductor layer 19 is made of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + But it is not limited thereto.
  • Each of the third semiconductor layer 17 and the fourth semiconductor layer 19 may have a superlattice structure including a plurality of layers.
  • each of the third semiconductor layer 17 and the fourth semiconductor layer 19 may include, but is not limited to, an InGaN / GaN structure or an InGaN / AlGaN structure that is repeatedly stacked.
  • the indium content of the third semiconductor layer 17 may be approximately 1% to approximately 3%. By such a content range, recesses 18 such as V-pits can be formed more easily and film quality of uniform thickness can be obtained.
  • the indium content may be approximately 3% to approximately 6%. By such a content range, the current can be rapidly diffused.
  • the indium content may be approximately 6% to approximately 12%. By such a content range, the stress can be relaxed and defects such as cracks of the semiconductor element 10 can be prevented.
  • Only one of the stress relieving layer and the current diffusing layer may be included in the fourth semiconductor layer 19 or both the stress relieving layer and the current diffusing layer may be included.
  • the thickness of the third semiconductor layer 17 may be approximately 130 nm to approximately 170 nm.
  • the third semiconductor layer 17 may include n-type dopants such as Si, Ge, Sn, Se, and Te.
  • the doping concentration, e.g., the silicon concentration, of the third semiconductor layer 17 may be approximately 8 x 10 17 cm -3 to approximately 2 x 10 18 cm -3 . Such a concentration range can improve the operating voltage and the epitaxial quality.
  • the fourth semiconductor layer 19 may include n-type dopants such as Si, Ge, Sn, Se, and Te.
  • the doping concentration of the fourth semiconductor layer 19, for example, the silicon concentration may be about 1 x 10 17 cm -3 to about 1 x 10 18 cm -3 . Such a concentration range can improve the operating voltage and the epitaxial quality.
  • the third semiconductor layer 17 may include carbon.
  • the carbon concentration of the third semiconductor layer 17 may be about 6 ⁇ 10 16 cm -3 or less.
  • the operating voltage can be improved by such a concentration range.
  • the fourth semiconductor layer 19 may include carbon.
  • the carbon concentration of the fourth semiconductor layer 19 may be about 6 ⁇ 10 16 cm -3 or less.
  • the operating voltage can be improved by such a concentration range.
  • the ratio of the carbon concentration to the silicon concentration in the third semiconductor layer 17 may be approximately 1: 80 to approximately 1: 200.
  • the ratio of the carbon concentration to the silicon concentration is 1:80 or more, the resistance of the carbon (C) is canceled by the silicon (Si), and the operating voltage can be improved.
  • the ratio of the carbon concentration to the silicon concentration is 1: 200 or less, the movement of the first carrier generated in the first semiconductor layer 15 is not disturbed by the silicon, so that the light intensity can be increased.
  • the electron injection layer may be further disposed.
  • the active layer 21 may be disposed on the first semiconductor layer 15, the third semiconductor layer 17, or the fourth semiconductor layer 19.
  • the active layer 21 may perform electroluminescence (EL) for converting electrical signals supplied between the first semiconductor layer 15 and the second semiconductor layer 25 into light. That is, the active layer 21 can generate light in a specific wavelength region in response to an electrical signal. The light in this specific wavelength range is not generated by itself and can be generated when an electrical signal is applied between the first semiconductor layer 15 and the second semiconductor layer 25.
  • EL electroluminescence
  • the active layer 21 may include any one of a multiple quantum well structure (MQW), a quantum dot structure, and a quantum wire structure.
  • the active layer 21 may be formed by repeatedly forming a well layer and a barrier layer by forming a pair of a well layer and a barrier layer.
  • the repetition period of the well layer and the barrier layer can be modified according to the characteristics of the semiconductor element 10, and thus the present invention is not limited thereto.
  • the active layer 21 may include, for example, one pair to twenty pairs of well layers and barrier layers, but the present invention is not limited thereto.
  • the active layer 21 may include, for example, a well layer such as InGaN / InGaN, InGaN / GaN, InGaN / AlGaN, and a barrier layer.
  • a well layer such as InGaN / InGaN, InGaN / GaN, InGaN / AlGaN, and a barrier layer.
  • the indium content of the active layer 21 may be approximately 12% to approximately 16%. With this content range, light of the main luminescence peak wavelength, for example, blue wavelength light, can be generated.
  • the well layer may have a thickness of about 1 nm to about 10 nm
  • the barrier layer may have a thickness of about 1 nm to about 20 nm.
  • the p-type dopant may be included in the well layer and / or the barrier layer of the active layer 21.
  • the fifth semiconductor layer 23 may be disposed on the active layer 21.
  • the fifth semiconductor layer 23 may be formed of a compound semiconductor material of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? It is not limited thereto.
  • Each of the fifth semiconductor layers 23 may have a superlattice structure composed of a plurality of layers.
  • each of the fifth semiconductor layers 23 may include, but is not limited to, an AlGaN / GaN structure that is repeatedly stacked.
  • the aluminum content of the fifth semiconductor layer 23 may be approximately 15% to approximately 24%. Such a content range can improve the blocking performance of the first carrier and improve the injection efficiency in which the second carrier of the second semiconductor layer 25 is injected into the active layer 21.
  • the fifth semiconductor layer 23 may include a p-type dopant such as Mg, Zn, Ca, Sr, and Ba.
  • the doping concentration of the fifth semiconductor layer 23, such as the concentration of the second dopant, may be approximately 5 x 10 18 cm -3 to approximately 1 x 10 20 cm -3 .
  • the operating voltage can be improved and the light output can be improved by the doping concentration in this range.
  • a hole injection layer may be further disposed between the active layer 21 and the fifth semiconductor layer 23 to facilitate the injection of the second carriers generated in the second semiconductor layer 25.
  • the hole injection layer may include GaN, but it is not limited thereto.
  • the second semiconductor layer 25 may be disposed on the active layer 21 or the fifth semiconductor layer 23.
  • the second semiconductor layer 25 may provide a second carrier to the active layer 21.
  • the second semiconductor layer 25 may be formed of a compound semiconductor material of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? It is not limited thereto.
  • the second semiconductor layer 25 may include at least one selected from the group consisting of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP and AlGaInP. It is not limited.
  • the second semiconductor layer 25 may have a thickness of about 1 mu m or less.
  • the second semiconductor layer 25 may include a p-type dopant such as Mg, Zn, Ca, Sr, and Ba.
  • the doping concentration of the second semiconductor layer 25, for example, the concentration of the second dopant, may be approximately 5 x 10 18 cm -3 to approximately 5 x 10 20 cm -3 .
  • the operating voltage can be improved and the light output can be improved by the doping concentration in this range.
  • the third semiconductor layer 17 may be formed of first to third pairs, but the present invention is not limited thereto. That is, three or more pairs of the third semiconductor layers 17 are possible.
  • Each of the first to third pairs may include a first sub-semiconductor layer 17a and a second sub-semiconductor layer 17b.
  • the upper surface of the second sub-semiconductor layer 17b of the first pair is in contact with the lower surface of the first sub-semiconductor layer 17a of the second pair, and the upper surface of the second sub- The lower surface of the first sub-semiconductor layer 17a of the third pair can be brought into contact with the lower surface.
  • the lower surface of the first sub-semiconductor layer 17a is in contact with the upper surface of the first semiconductor layer 15, and the upper surface of the third sub-semiconductor layer 17b is in contact with the upper surface of the fourth semiconductor layer 19 ), but the present invention is not limited to this.
  • the first sub-semiconductor layer 17a may be GaN.
  • the second sub-semiconductor layer 17b may be InGaN. That is, In may be included in the first sub-semiconductor layer 17a, and In may not be included in the second sub-semiconductor layer 17b. Accordingly, the third semiconductor layer 17 may periodically include, for example, In in pairs.
  • the third semiconductor layer 17 may be grown on the first semiconductor layer 15 at a temperature of about 830 ⁇ to about 870 ⁇ .
  • In is periodically injected in a state in which trimethylgallium (TMG) gas and nitrogen (N2) gas are injected into the chamber of the MOCVD equipment, whereby the first sub semiconductor layer 17a and the second sub- The second sub-semiconductor layer 17b can be grown.
  • TMG trimethylgallium
  • N2 nitrogen
  • the first sub semiconductor layer 17a containing GaN is grown by the TMG gas and the nitrogen gas.
  • In is mixed with the TMG gas and the nitrogen gas to form the second sub semiconductor layer 17a containing InGaN
  • the sub-semiconductor layer 17b can be grown.
  • the thickness T1 of the first sub-semiconductor layer 17a may be approximately 15 nm to approximately 40 nm.
  • the thickness T2 of the second sub-semiconductor layer 17b may be approximately 2 nm to approximately 5 nm.
  • the ratio of the thickness of the second sub-semiconductor layer 17b to the thickness of the first sub-semiconductor layer 17a may be approximately 1: 3 to approximately 1: 8. In this range, the growth rate in the vertical direction and the horizontal direction of the third semiconductor layer 17 is controlled, and the recesses 18 such as V-pits can be easily formed.
  • the lowest point of the recess 18 can be matched with the lower surface of the first sub-semiconductor layer 17a of the first pair.
  • the angle of the inclination of the inclined surface of the recess 18 with respect to the normal may be? 1.
  • the angle [theta] 1 of the inclination of the inclined surface of the recess 18 may be 5 [deg.] To 30 [deg.] Or more.
  • the light intensity can be increased at an inclination angle of 5 DEG or more.
  • it is more preferable to have a slope of 30 DEG or more there is a limit to extend the angle? 1 of the slope with respect to the thickness of the third semiconductor layer 17.
  • the arrangement density of the recesses 18, The inclination of the inclined surface of the sheath 18 may be changed, so that the light output, the operating voltage, and the ESD (Electro Static Discharge) characteristics of the semiconductor device 10 may be degraded.
  • the batch density may be the distribution probability of the recesses 18.
  • the recess 18 is shown in the figure as starting from the first sub-semiconductor layer 17b of the first pair, the starting position of the recess 18 may be varied.
  • the recess 18 of the third semiconductor layer 17 can improve the electrical and optical characteristics of the semiconductor element 10. [ However, if the recesses 18 are disposed excessively, that is, if the recessed density of the recesses 18 is excessive, the electrical and optical characteristics and reliability of the semiconductor element 10 may be deteriorated. Therefore, by controlling the density and the size of the recesses 18, the optical and electrical characteristics of the semiconductor device 10 can be improved and reliability can be secured.
  • the width W1 or the size of the recess 18 may become larger from the lower portion of the third semiconductor layer 17 to the upper portion thereof.
  • the maximum width W1 of the recess 18 can be obtained in the uppermost region of the third sub-semiconductor layer 17b of the third pair.
  • the first semiconductor layer 15 can be grown at a temperature of, for example, about 1000 ⁇ to 1,100 ⁇ .
  • the third semiconductor layer 17 can be grown at a temperature lower than the temperature of the first semiconductor layer 15, that is, at a temperature of about 830 ⁇ to about 870 ⁇ .
  • the first and second sub semiconductor layers 17a and 17b included in each pair of the third semiconductor layers 17 may be grown to have different thicknesses.
  • In may be selectively contained in the first and second sub semiconductor layers 17a and 17b of each pair of the third semiconductor layers 17. Therefore, as the first and second sub-semiconductor layers 17a and 17b of the third semiconductor layer 17 are periodically grown through temperature control, thickness control, and indium content control, The recesses 18 can be formed easily and precisely.
  • the fifth semiconductor layer 23 may be composed of first to third pairs, but it is not limited thereto.
  • Each of the first through third pairs may include a first sub-semiconductor layer 23a and a second sub-semiconductor layer 23b, 23c, and 23d.
  • the upper surface of the second sub-semiconductor layer 23b of the first pair is in contact with the lower surface of the first sub-semiconductor layer 23a of the second pair, and the upper surface of the second sub- And can be in contact with the lower surface of the first sub-semiconductor layer 23a of the third pair.
  • the lower surface of the first sub-semiconductor layer 23a contacts the upper surface of the active layer 21 and the upper surface of the third sub-semiconductor layer 23d contacts the lower surface of the second semiconductor layer 25 But it is not limited thereto.
  • the first sub-semiconductor layer 23a may be GaN
  • the second sub-semiconductor layers 23b, 23c, and 23d may be AlGaN.
  • the aluminum contents of the second sub semiconductor layers 23b, 23c, and 23d of the first pair to the third pair may be different.
  • the first sub-semiconductor layer 23b may include Al x Ga 1-x N / GaN and the second sub-semiconductor layer 23c may include Al y Ga 1-y N , And the third sub-semiconductor layer 23d of the third pair may include Al z Ga 1-z N.
  • x, y, and z satisfy the following equations (1) and (2).
  • x may be 0.21 to 0.24.
  • the aluminum content of the second sub-semiconductor layer 23b of the first pair is 24% and the aluminum content of the second sub-semiconductor layer 23c of the second pair may be 21% , And the aluminum content of the second sub-semiconductor layer 23d of the third pair may be 18%.
  • the aluminum content of the first sub-semiconductor layer 23b of the first pair is 21%
  • the aluminum content of the second sub-semiconductor layer 23c of the second pair is 18%
  • the aluminum content of the second sub-semiconductor layer 23d may be 15%.
  • the aluminum content of the second sub semiconductor layer 23b, 23c, 23d of each of the first to third pairs of the fifth semiconductor layers 23 can be adjusted within a range of about 15% to about 24%. Such a content range can improve the blocking performance of the first carrier and improve the injection efficiency in which the second carrier of the second semiconductor layer 25 is injected into the active layer 21.
  • the light intensity Po of the semiconductor device 10 is varied depending on the aluminum content, which is shown in FIG.
  • the luminous intensity Po is the highest when the aluminum content is 24%, and the luminous intensity Po is decreased when the aluminum content is decreased or increased on the basis of 24%.
  • the aluminum content of the second sub-semiconductor layer 23c of the first pair is approximately 21% to 24%
  • the aluminum content of the second sub-semiconductor layer 23c of the second pair is approximately 18% to approximately 21%
  • the aluminum content of the three pairs of second sub-semiconductor layers 23d may be approximately 15% to approximately 18%.
  • the aluminum contents of the second sub semiconductor layers 23c and 23d of the second and third pairs can be determined by Equations (1) and (2).
  • the first carrier may overflow from the active layer 21 to the second semiconductor layer 25, resulting in optical loss due to the leakage current. If the aluminum content exceeds 24%, the second carrier injected from the second semiconductor layer 25 can not be easily injected into the active layer 21, and the operating voltage can be raised.
  • FIG 5 shows a view of the deep hole implantation in the semiconductor device according to the embodiment.
  • the active layer 21 may have a recess 22.
  • the active layer 21 may be formed corresponding to the recess 18 formed by the third semiconductor layer 17.
  • the fifth semiconductor layer 23 and the second semiconductor layer 25 may be sequentially disposed on the active layer 21.
  • a portion of the second semiconductor layer 25 may be disposed in the fourth layer 107. [ That is, the fourth layer 107 and the fifth layer 109 may be disposed in the recesses 21.
  • the second carrier of the second semiconductor layer 25 can be injected into the active layer 21.
  • the fifth semiconductor layer 23 blocks the first carrier of the first semiconductor layer 15 from moving to the second semiconductor layer 25 via the active layer 21 as described above, The second carrier of the active layer 25 can be easily injected into the active layer 21.
  • the second carrier of the second semiconductor layer 25 may be injected from the second semiconductor layer 25 to the active layer 21.
  • a second carrier can also be created in the fourth layer 107 disposed in the recesses 22.
  • the second carrier generated in the fourth layer 107 disposed in the recess 22 can also be injected into the active layer 21 through the inclined surface of the fourth layer 107.
  • the first carrier can be injected more into the active layer 21 than the second carrier in the same time.
  • the first carrier corresponding to the second carrier contributes to light generation by recombination, many first carriers must wait for the second carrier injected from the second semiconductor layer 25 for recombination.
  • the second carrier of the second semiconductor layer 25 is not only injected into the active layer 21 in the vertical direction but also injected into the active layer 21 through the inclined surface of the fourth layer 107, The second carriers can be injected into the active layer 21.
  • the recesses can be easily confirmed by changing the concentration of the dopant in the second semiconductor layer 25, and the size and depth of the recesses can be confirmed.
  • the content of each layer and the doping concentration can be detected by the ion detection method using the secondary ion analyzer with respect to the semiconductor device 10 manufactured as described above.
  • each layer i.e., the third semiconductor layer, the fourth semiconductor layer 19, the active layer 21, and the fifth semiconductor layer 23 have no recesses .
  • Figure 7 shows a second carrier profile when each layer has a recess
  • Figure 8 shows a second carrier profile when the recess is over formed.
  • Magnesium may be used as the second carrier in the second carrier profile, but it is not limited thereto. That is, other p-type dopants that are doped to the second semiconductor layer 25 may be similarly applied to the second carrier.
  • each of the fifth semiconductor layer 23 and the second semiconductor layer 25 may include a p-type dopant such as magnesium.
  • the concentration of the second dopant has a significant value in the fifth semiconductor layer 23 and the second semiconductor layer 25. However, the concentration of the second dopant in the layers below the second semiconductor layer 25, The active layer 21, the fourth semiconductor layer 19, and the like.
  • the recess 18 when the recess 18 is not formed by the third semiconductor layer 17, the fourth semiconductor layer 19, the active layer 21 and the fifth semiconductor layer (not shown) disposed on the third semiconductor layer 17 23) may not be formed.
  • the concentration of the second dopant when the measurement is performed using the secondary ion analyzer, the concentration of the second dopant is not present in the active layer 21, the fourth semiconductor layer 19, or the like disposed under the second semiconductor layer 25.
  • the concentration of the second dopant in the second semiconductor layer 25, that is, the fourth layer 107, disposed in the fourth layer 107 can be detected.
  • a recess 22 is formed inwardly from the top surface of the active layer 21 and a second semiconductor layer 25 is disposed in the recess 22. Therefore, The second semiconductor layer 25 in the fourth layer 107 may be located in the same line.
  • the concentration of the second dopant is detected in the active layer 21 located on the same line and the fourth layer 107 disposed in the recess 22 in the fourth layer 107 but the concentration of the second dopant is detected in the recess 22 Magnesium is not present in the remaining region of the active layer 21 except for this.
  • the concentration of the second dopant detected in the fourth layer 107 can be reduced along the thickness direction of the active layer 21, that is, along the vertical direction.
  • the concentration of the second dopant in the fourth layer 107 can be reduced from the upper side to the lower side of the active layer 21. That is, the concentration of the second dopant in the fourth layer 107 in the recess 22 can be reduced from the upper side to the lower side of the active layer 21.
  • the concentration of the second dopant in the fourth layer 107 may have a slope.
  • the slope of the concentration of the second dopant may vary depending on the shape of the fourth layer 107. That is, the slope of the concentration of the second dopant may vary depending on the size (or area) and depth of the recess 22 and / or the size or depth of the fourth layer 107 disposed in the recess 22 .
  • the slope of the concentration of the second dopant can be reduced as the size of the fourth layer 107 decreases along the thickness direction of the active layer 21.
  • FIG. 9 shows the slope of the concentration of the second dopant depending on the size of the uppermost region of the recess 22, that is, the uppermost region of the fourth layer 107.
  • the size of the uppermost region Ts of the fourth layer 107 is X1
  • the size of the uppermost region Ts of the fourth layer 107 in Fig. 9B is X2
  • X2 is larger than X1.
  • the size may be the area of the uppermost region Ts of the fourth layer 107 disposed in the recess 22.
  • the uppermost region Ts of the fourth layer 107 may be located in the same line as the last well of the active layer 21, but the present invention is not limited thereto.
  • the last well layer of the active layer 21 may be adjacent to the second semiconductor layer 25 when the fifth semiconductor layer 23 or the fifth semiconductor layer 23 is omitted.
  • the concentration of the second dopant detected in the uppermost region Ts of the fourth layer 107 becomes A1 and the concentration of the second dopant is reduced from the uppermost region Ts of the fourth layer 107 so that the concentration of the second dopant can be zero in the lowermost region Te of the fourth layer 107 .
  • the lowermost region Te of the fourth layer 107 may be the bottom point of the fourth layer 107. In this case, Therefore, the slope when the size of the uppermost region Ts of the fourth layer 107 is X1 can be expressed by Equation (3).
  • the slope of the concentration of the second dopant can be determined according to the size in the uppermost region (Ts) of the fourth layer (107).
  • the second slope s2 may be larger than the first slope s1.
  • the inclination of the concentration of the second dopant may be varied depending on the depth of the fourth layer 107 when the size of the uppermost region Ts of the fourth layer 107 is the same.
  • the slope of the concentration of the second dopant may be larger as the depth of the fourth layer 107 is smaller along the thickness direction of the active layer 21.
  • FIG. 10 shows the slope of the concentration of the second dopant with the depth of the recess of the active layer.
  • the depth of the fourth layer 107 is (Ts-Te1)
  • the depth of the fourth layer 107 in FIG. 9b is (Ts-Te2)
  • (Ts-Te2) is (Ts-Te2)
  • the concentration of the second dopant can be reduced from A to zero.
  • the interval between the uppermost region Ts of the fourth layer 107 and the lowermost region Te1 of the fourth layer 107 may be the first depth Ts-Te1.
  • the slope at the first depth (Ts-Te1) can be expressed by Equation (5).
  • the depth of the fourth layer 107 is (Ts-Te2)
  • the second dopant concentration can be reduced from A to zero.
  • the interval between the uppermost region Ts of the fourth layer 107 and the lowermost region Te2 of the fourth layer 107 may be the second depth Ts-Te2.
  • the slope at the second depth (Ts-Te2) can be expressed by Equation (6).
  • the slope of the concentration of the second dopant can be determined according to the depth between the uppermost region Ts of the fourth layer 107 and the lowermost region Te of the fourth layer 107 have.
  • the depth between the uppermost region Ts of the fourth layer 107 and the lowermost region Te of the fourth layer 107 is smaller than the depth of the uppermost region Ts of the fourth layer 107
  • the slope of the concentration of the second dopant detected in the fourth layer 107 may be increased. That is, the first slope s1 may be larger than the second slope s2.
  • the concentration of the second dopant in the uppermost region Ts of the fourth layer 107 may be between 5 ⁇ 10 17 cm -3 and 1 ⁇ 10 19 cm -3 . Specifically, the concentration of the second dopant in the uppermost region Ts of the fourth layer 107 may be 1 ⁇ 10 18 cm -3 .
  • the concentration of the second dopant in the uppermost region Ts is 5 ⁇ 10 17 cm -3 or more, the amount of the second carrier to be produced is increased, and the luminous efficiency of the active layer 21 can be improved.
  • the concentration of the second dopant in the uppermost region Ts is less than or equal to 1 x 10 19 cm -3 , the amount of the second carrier to be generated is increased to improve the luminous efficiency of the active layer 210.
  • the uppermost region Ts of the fourth layer 107 is located at the end of the active layer 21 adjacent to the second semiconductor layer 25 when the fifth semiconductor layer 23 or the fifth semiconductor layer 23 is omitted But it is not limited to this.
  • the lower region Te of the fourth layer 107 is located closer to the lower surface of the active layer 21 adjacent to the second semiconductor layer 25 when the fourth semiconductor layer 19 or the fourth semiconductor layer 19 is omitted But is not limited to this.
  • the lowest point of the fourth layer 107 that is, the lowermost region Te of the fourth layer 107 is located at least above the lower surface of the active layer 21, the following condition can be satisfied.
  • the depth between the uppermost region Ts and the lowermost region of the fourth layer 107 may be smaller than the thickness of the active layer 21 at least. That is, the depth between the uppermost region Ts and the lowermost region of the fourth layer 107 may be 120 nm or less.
  • the arrangement density of the fourth layer 107 may be 8 ⁇ 10 17 cm -3 to 4 ⁇ 10 18 cm -3 .
  • the arrangement density of the fourth layer 107 is 8 x 10 < 17 > cm < -3 > or less, the depth of the fourth layer 107 is too narrow so that the deep hole injection effect can not be realized properly.
  • the fourth arrangement density of the layer (107) 4 ⁇ 10 18 cm -3 the fourth layer 107, the depth position below the active layer 21.
  • the fourth semiconductor layer 19, or the third of the following An electrical short may be generated because the second semiconductor layer 25 and the first semiconductor layer 15 in the fourth layer 107 are too close to reach the semiconductor layer 17.
  • the size of the uppermost region Ts of the fourth layer 107 may be about 200 nm to about 400 nm.
  • the size of the uppermost region Ts of the fourth layer 107 is approximately 200 nm or less, the deep hole injection effect can not be realized properly. If the size of the uppermost region Ts of the fourth layer 107 is approximately 400 nm or more, the effective light emitting area of the active layer 21 may be reduced to lower the light emitting efficiency.
  • the lowest point of the fourth layer 107 that is, the lowermost region Te of the fourth layer 107 can be positioned at least above the lower surface of the active layer 21 .
  • the second carrier profile should be provided as shown in Fig. The concentration of the second dopant is reduced in the fourth layer 107 located in the same line as the active layer 21 and the fifth layer 109 in the recess 22 corresponding to the lower region of the active layer 21, Should not be detected.
  • the second semiconductor layer 25 disposed in the fourth layer 107 when the arrangement density of the fourth layer 107 is excessive or the depth of the fourth layer 107 is deep, the second semiconductor layer 25 disposed in the fourth layer 107, The concentration of the second dopant can be detected in the fourth layer 107 collinear with the third semiconductor layer 17 via the active layer 21 and the fourth semiconductor layer 19.
  • the lowermost region Te of the fourth layer 107 that is, the lowermost point, may be located below the upper surface of the third semiconductor layer 17.
  • the depth of the fourth layer 107 may be deeper than that of the uppermost region Ts of the fourth layer 107. That is, the greater the size of the uppermost region Ts of the fourth layer 107, the deeper the depth of the fourth layer 107 can be.
  • the fourth layer 107 when the arrangement density of the fourth layer 107 is 4 x 10 18 cm -3 or more, or the size of the uppermost region Ts of the fourth layer 107 is 400 nm or more, the fourth layer 107, The lowest point of the third semiconductor layer 17 may be located below the upper surface of the third semiconductor layer 17.
  • the lowest point of the fourth layer 107 may be located below the upper surface of the third semiconductor layer 17. [ Specifically, the lowest point of the fourth layer 107 may coincide with the lowest point of the recess 18 of the third semiconductor layer 17. The lowest point of the fourth layer 107 may be located between the lowest point of the recess 18 of the third semiconductor layer 17 and the upper surface of the third semiconductor layer 17. [
  • the embodiment allows the recesses 22 to be formed in the active layer 21 due to the recesses 18 formed by the third semiconductor layer 17 so that the second semiconductor layer 25) can be implemented to improve the light output and the operating voltage.
  • the embodiment can easily grasp the shape of the recess 22 formed in the active layer 21 based on the change in the concentration of the second dopant using the ion analysis apparatus.
  • the process of grasping the shape of the recess 22 formed in the active layer 21 is continued by using the ion analyzer, so that the lowest recess of the active layer 21, for example, The deep hole injection effect is maximized and the light extraction efficiency of the active layer 21 is maximized to improve the light efficiency and improve the light output and the operating voltage.
  • the horizontal semiconductor device can be manufactured by adding a subsequent process to the semiconductor device according to the first embodiment shown in FIG.
  • mesa etching may be performed to remove a portion of the semiconductor structure. That is, the second semiconductor layer 25, the fifth semiconductor layer 23, the active layer 21, the fourth semiconductor layer 19, the third semiconductor layer 17, and the first semiconductor layer 15 are formed by mesa etching. Each edge region can be removed.
  • the first semiconductor layer 15 may have its top portion removed and its bottom portion not removed.
  • the first electrode 27 may be disposed on the first semiconductor layer 15 etched by mesa etching, and the second electrode 29 may be disposed on the second semiconductor layer 25.
  • the first electrode 27 and the second electrode 29 may be formed of a metal material having excellent conductivity.
  • Each of the first electrode 27 and the second electrode 29 may include at least one layer.
  • the upper surface of the first electrode 27 is disposed lower than the active layer 21 of the semiconductor structure so that the light generated in the active layer 21 of the semiconductor structure is emitted to the side surface of the active layer 21, As shown in FIG.
  • the first electrode 27 When the light generated in the active layer 21 of the semiconductor structure is emitted from the side of the active layer 21, the first electrode 27 is positioned higher than the active layer 21 of the semiconductor structure, And may be reflected by the side surface of the first electrode 27.
  • a transparent electrode layer may be formed on the second semiconductor layer 25.
  • the transparent electrode layer may be formed using a sputtering equipment, but the invention is not limited thereto.
  • the second electrode 29 may be disposed on the transparent electrode layer.
  • the transparent electrode layer may include a transparent conductive material.
  • the transparent electrode layer may be formed of a material having excellent ohmic characteristics with respect to the second semiconductor layer 25 and having excellent current spreading characteristics.
  • the transparent electrode layer may be formed of ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al- Ga ZnO), IGZO ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO.
  • the present invention is not limited thereto.
  • a transparent electrode layer may be disposed on the second semiconductor layer 25 after the transparent electrode layer is disposed on the second semiconductor layer 25 or after the mesa etching is performed or after the mesa etching is performed.
  • the second electrode 29 is disposed on the transparent electrode layer after the transparent electrode layer is disposed on the second semiconductor layer 25 or after the transparent electrode layer is disposed on the second semiconductor layer 25 and mesa etching is performed, Lt; / RTI >
  • the horizontal semiconductor device shown in Fig. 11 can be used as a flip-type semiconductor device when it is flipped 180 degrees and adopted in a semiconductor device package.
  • the reflective electrode layer may be additionally disposed on the second semiconductor layer 25, but the invention is not limited thereto.
  • FIG. 7 shows the second carrier profile when each layer has a recess.
  • FIG. 7 shows secondary ion mass spectrometry (hereinafter referred to as SIMS: Secondary Ion Mass Spectroscopy) data for detecting components of respective layers of a semiconductor device.
  • SIMS Secondary Ion Mass Spectroscopy
  • Sims is a method of detecting secondary ions constituting a semiconductor structure scattered and emitted by the primary ions by irradiating the semiconductor structure with primary ions, and a method such as flight time simulation and dynamic simulation Can be.
  • the second embodiment relates to the content of each layer of the semiconductor element and the doping concentration.
  • SIMS SIMS
  • the secondary ion intensity and / or the doping concentration contained in each layer of the semiconductor element can be detected.
  • Sims (SIMS) data may be analytical data by time-of-flight secondary ion mass spectrometry (TOF-SIMS).
  • Sims (SIMS) data can be analyzed by counting the number of secondary ions emitted by irradiating the surface of the target with primary ions.
  • the primary ion can be selected from O2 +, Cs + Bi +, etc.
  • the acceleration voltage can be adjusted within 20 to 30 keV
  • the irradiation current can be controlled from 0.1 pA to 5.0 pA, Lt; / RTI >
  • the present invention is not limited thereto and the conditions for measuring the sample may vary depending on the components of the sample.
  • the secondary ion intensity and / or the doping concentration contained in each layer of the semiconductor element can be detected. That is, when the first conductivity type semiconductor layer, the active layer 21, and the second conductivity type semiconductor layer shown in FIG. 1 are irradiated with the primary ion, the first conductivity type semiconductor layer, the active layer 21, Si concentration, and Mg concentration contained in the semiconductor layer can be released as secondary ions.
  • the SIMS data can be acquired while gradually etching along the interior direction at the surface of the light emitting structure (at a depth of zero) to collect secondary ion mass spectra.
  • results of the SIMS analysis can be interpreted as the spectrum of the secondary ion intensity or the doping concentration of the material, including the noise occurring within 0.9 to 1.1 times in the analysis of the secondary ion intensity or doping concentration .
  • the phrase "same / same" may be referred to as including one specific secondary ion intensity or noise no less than 0.9 times and no more than 1.1 times the doping concentration.
  • the relative intensity of the secondary ions and / or the concentration of the dopant are used to calculate the thickness of each layer (1 to 7) Can be easily grasped.
  • the intensity of the secondary ion intensity during secondary ion analysis may be log scale. However, the present invention is not limited to this, and the intensity of the secondary ion intensity may be linear scale.
  • the secondary ion intensity may mean the secondary ion intensity emitted from the light emitting structure to the secondary ion after the primary ion is irradiated to the light emitting structure.
  • the secondary ion may include at least one or more of In, Al, Ga, N, As, In the present embodiment, the relative intensity of In ions is described, but the present invention is not limited thereto and may include other materials.
  • a plurality of layers can be easily grasped easily by using the In ion intensity and the first and second dopants shown in the graph.
  • the first to seventh points (1 to 7) are defined using the In ion intensity and the first and second dopants, and the first to seventh points (1 to 7) Can be grasped.
  • the first dopant may be silicon (Si) and the second dopant may be magnesium (Mg).
  • a region having an In ion intensity of 0.3 to 0.5 times the peak point of the highest In ion intensity in the semiconductor structure may have a plurality of inflection points.
  • the plurality of inflection points may have an inflection point between a region where the In ion intensity decreases along the substrate direction and a region where the In ion intensity increases along the surface direction of the semiconductor structure.
  • the inflection point may be a minimum value or a maximum value of the In ion intensity with respect to the surface direction of the semiconductor structure or the substrate direction.
  • the peak having the highest In ion intensity in the semiconductor structure may be the maximum value and the lowest inflection point in the region having 0.3 to 0.5 times the In ion intensity based on the peak having the highest In ion intensity may be the minimum value.
  • the first point (1) which has the same In ion intensity as the peak having the lowest In ion intensity among the plurality of inflection points and is closest to the surface direction can be defined.
  • An area between the first point (1) and the second point (2) is defined as a first section (S1), and may be, for example, an active layer that generates light.
  • An area between the second point (2) and the third point (3) is defined as the second section (S2), and may be, for example, a carrier injection layer for facilitating carrier injection.
  • An area between the third point (3) and the fourth point (4) is defined as a third section (S3) and may be, for example, a superlattice layer, a current diffusion layer or a stress relaxation layer.
  • the carrier may be an electron.
  • the concentration of the first dopant has the same concentration as the highest concentration of the first dopant in the region having the concentration of the first dopant of 0.1 to 0.2 times the point of the highest peak,
  • the fifth point (5) can be defined.
  • An area between the fourth point (4) and the fifth point (5) is defined as a fourth section (S4), and may be, for example, a middle temperature (MT) layer.
  • the intermediate temperature may be a temperature for growing the intermediate temperature layer.
  • the intermediate temperature layer can be controlled in vertical and horizontal growth rates by controlling the temperature, adjusting the indium content, and adjusting the thickness of each sub-semiconductor layer in the intermediate temperature layer, so that a plurality of recesses can be formed .
  • the side of the recess may have the shape of a V-pit.
  • the concentration of the second dopant may have a plurality of inflection points (V11, V12, V13).
  • a plurality of inflection points V11, V12, and V13 may be located along the surface direction of the semiconductor structure from the first point (1).
  • the second inflection point V12 may be lower than the first inflection point V11 and the third inflection point V13 may be lower than the first and second inflection points V11 and V12.
  • the concentration of the second dopant is highest and the first inflection point V11 closest to the first point (1) along the surface direction of the semiconductor structure can be defined as the sixth point (6).
  • an area between the first point (1) and the sixth point (6) is defined as a fifth section (S5) and may be, for example, a carrier injection layer.
  • the carrier may be an electron.
  • the concentration of the second dopant is lower than the first inflection point V11 and higher than the third inflection point V13 and the second inflection point V12 adjacent to the sixth point (6) along the surface direction of the semiconductor structure is shifted to the seventh point (7)
  • the area between the sixth point (6) and the seventh point (7) is defined as a sixth section (S6), and may be a carrier injection layer, for example.
  • the designated order may be changed.
  • the position of the third inflection point 13 and the position of the first point (1) may be the same. That is, the third inflection point 13 and the first point (1) may be located on the same plane.
  • a plurality of peaks P11 and P12 and valleys P21 and P22 may be disposed in an area between the first point (1) and the second point (2).
  • the first valley P21 may be alternately positioned between the first peaks P11.
  • the second valley P22 may be alternately positioned between the second peaks P12.
  • a plurality of second peaks P12 and a plurality of second valleys P22 may be alternately located.
  • the In ion intensity of the second peak P12 is lower than the In ion intensity of the first peak P11 and the In ion intensity of the second valley P22 may be lower than the In ion intensity of the first valley P21.
  • the In ion intensity of the third valley P23 may be lower than that of each of the first and second valleys P21 and P22.
  • the difference D11 between the In ion intensity of the first peak P11 and the In ion intensity of the second peak P12 is a difference between the In ion intensity of the first valley P21 and the In ion intensity of the second valley P22 (D21).
  • the difference D11 between the In ion intensity of the first peak P11 and the In ion intensity of the second peak P12 is a difference between the In ion intensity of the first valley P21 and the In ion intensity of the second valley P22 (D21).
  • a peak having the highest In ion intensity may be located in a region between the first point (1) and the second point (2).
  • the peak having the highest In ion intensity may be one of the plurality of first peaks P11.
  • the second peak (P11) may be 0.93 to 0.05 times the peak point of the highest In ion concentration.
  • the first valley P21 may be 0.9 to 0.93 times the point of the highest peak of the In ion concentration.
  • the second valley P22 may be 0.3 to 0.5 times the peak point of the highest In ion concentration.
  • the region between the first point (1) and the second point (2) may be an active layer. Further, the active layer may correspond to the active layer of the above-described Embodiment 1, but is not limited thereto.
  • the peak having the highest In ion intensity included in the plurality of peaks P11 and P12 and the valleys P21 and P22 may correspond to the well layer.
  • the barrier layer having the In ion intensity is 0.3 to 0.5 times the intensity of the In ion of the peak P11, the light emitting efficiency of the semiconductor device can be improved.
  • the concentration of the first dopant may have a peak in a region between the second point (2) and the third point (3).
  • the peak of the concentration of the first dopant may be 0.2 to 0.35 times the point of the highest peak of the first dopant.
  • a valley for the In ion intensity can be located in the region between the second point (2) and the third point (3).
  • the difference D22 between the In ion intensity of the valley against the In ion intensity and the In ion intensity of the valley P22 of the first section S1 is equal to the difference between the In ion intensity of the valley P21 of the first section S1 and the In- P22) of the In-ions.
  • the difference D22 between the In ion intensity of the valley with respect to the In ion intensity and the In ion intensity of the valley P22 of the first section S1 with the In ion intensity of the valley P21 of the first section S1 May be 1 to 5 times larger than the difference (D21) of the In ion intensities of the valley (P22).
  • the present invention is not limited to this.
  • At least one peak for the In ion intensity may be arranged in the region between the third point (3) and the fourth point (4). At least one peak relative to the In ion intensity may be 0.7 to 0.85 times the point of the peak having the highest In ion intensity.
  • a plurality of peaks and valleys for In ion intensity can be arranged in the region between the fourth point (4) and the fifth point (5).
  • the peak for the In ion intensity may be 0.5 to 0.7 times the peak point of the highest In ion concentration.
  • the valence for the ionic strength can be the lowest among the plurality of peaks for the ionic strength.
  • the sixth point (6) may have a first inflection point (V11) with respect to the concentration of the second dopant.
  • the seventh point (7) may have a second inflection point (V12) with respect to the concentration of the second dopant.
  • the first point (1) may have a third inflection point (V13) with respect to the second dopant. That is, the third inflection point V13 may be located at the same point as the first point (1).
  • a fourth inflection point V14 may be provided in a specific area between the first point (1) and the second point (2).
  • the concentration of the second dopant at the first inflection point (V11) may be the highest.
  • the second inflection point V12 is lower than the first inflection point V11 and the third inflection point V13 is lower than the second inflection point V12 and the fourth inflection point V14 may be lower than the third inflection point V13 .
  • the concentration of the second dopant at the first inflection point V11 can be reduced from the first inflection point V11 to the second inflection point V12 along the surface direction of the semiconductor structure.
  • the slope at which the concentration of the second dopant between the first inflection point V11 and the second inflection point V12 is reduced can be defined as the first slope G11.
  • the concentration of the second dopant at the first inflection point V11 may be reduced from the first inflection point V11 to the third inflection point V13 along the direction of the substrate 11.
  • the slope at which the concentration of the second dopant between the first inflection point V11 and the third inflection point V13 is reduced can be defined as the second slope G12.
  • the concentration of the second dopant at the third inflection point V13 may be reduced from the third inflection point V13 to the fourth inflection point V14 along the direction of the substrate 11. [ The slope at which the concentration of the second dopant between the third inflection point V13 and the fourth inflection point V14 is reduced can be defined as the third slope G13.
  • the first inflection point V11 has a peak
  • the second inflection point V12 can have a valley
  • the third inflection point V13 may be a different slope, for example, a point where the second slope G12 and the third slope G13 meet.
  • the fourth inflection point V14 may be the end point of the concentration of the second dopant shown in FIG. That is, the concentration of the second dopant is not seen along the direction of the substrate 11 with respect to the fourth inflection point V14. This means that the concentration of the second dopant is not doped along the direction of the substrate 11 with respect to the fourth inflection point V14.
  • the fourth section (S4) the adjustment of the indium content and the concentration of the second dopant
  • the growth speeds in the vertical direction and the horizontal direction are controlled by adjusting the spacing of the recesses so that a plurality of recesses can be formed and illustratively the side of the recesses can have the shape of a V-pit.
  • a recess may also be formed in the third section S3, the second section S2 and the first section S1 due to the recess of the fourth section S4.
  • the second dopant can be doped in the recesses as well as the fifth section S5 and the sixth section S6.
  • the slope between the third inflection point V13 and the fourth inflection point V14 with respect to the distance between the third inflection point V13 and the fourth inflection point V14 with respect to the concentration of the second dopant, or the concentration of the second dopant can be easily grasped on the basis of the basis.
  • the second slope G12 may be larger than the first slope G11 and the third slope G13 may be smaller than the second slope G12.
  • the third slope G13 may be smaller than the first slope G11, but it is not limited thereto.
  • the first to third slopes G11, G12 and G13 may be different depending on the content of the second dopant.
  • the third slope G13 may be different depending on the shape of the recess 22 as described above.
  • the position of the fourth inflection point V14 may be different depending on the shape of the recess 22. This will be explained later.
  • the concentration of the second dopant is increased from the second inflection point V12 to the first inflection point G11 to reach the first inflection point V11, and the second inflection point V11 has the second gradient G12, To reach the third inflection point V13 and the third slope G13 decreases at the third inflection point V13 to reach the fourth inflection point V14. After the fourth inflection point V14, the concentration of the second dopant is not seen along the direction of the substrate 11 from the fourth inflection point V14.
  • the first section S1 may include a first sub-section S11 and a second sub-section S12.
  • the first sub-section S11 may be defined as a region between the third inflection point V13 and the fourth inflection point V14 with respect to the concentration of the second dopant.
  • the second sub-section S12 may be defined as a region between the fourth inflection point V14 and the second point (2) with respect to the concentration of the second dopant.
  • the concentration of the second dopant in the first sub-section S11 can be reduced from the third inflection point V13 to the fourth inflection point V14 to the third gradient G13.
  • the first sub-section S11 may include a plurality of first peaks P11 and a plurality of first valleys P21 that are alternately positioned.
  • the first sub-section S11 may include a plurality of second peaks P12 alternately located and a second peak and / or a second valley of the plurality of second valences P22.
  • a plurality of second peaks P12 and one or more second valleys P22 adjacent to the last first peak P11 of the plurality of second valleys P22, (P12) may be included.
  • the concentration of the second dopant is reduced from the third inflection point V13 to the fourth inflection point V14 to the third slope G13, and a plurality of first peaks P11 alternately positioned with each other,
  • the second peak P12 and a part of the second peak P22 and a part of the second peak P22 and / or the second valley is included in the fourth layer S11 as well as the first layer P21, 107 can be identified.
  • the third inflection point V13 of the third inflection point V13 and the fourth inflection point V14 defining the first sub section S11 is the uppermost region Ts of the fourth layer 107 and the fourth inflection point V14 May be the lowermost region Te of the fourth layer 107.
  • the concentration of the second dopant in the uppermost region Ts of the fourth layer 107 is the highest and the concentration of the second dopant in the lowermost region Te of the fourth layer 107 is the highest, And the concentration of the second dopant is not present.
  • the concentration of the second dopant decreases from the uppermost region Ts to the lowermost region Te of the fourth layer 107 from which the recesses 22 reach the lowest region And the size of the recesses 22 decreases toward the side region Te.
  • the second dopant 22 detected in the uppermost region Ts having a larger size of the recess 22 And the second dopant to be detected in the outermost region where the size of the recesses 22 is small can be relatively small. Accordingly, the concentration of the second dopant, which decreases from the third inflection point V13 to the fourth inflection point V14 to the third gradient G13, can be obtained.
  • the concentration of the second dopant does not exist in the lowermost region Te of the fourth layer 107 but the recess 22 also has a predetermined size in the lowermost region Te of the fourth layer 107 have. 1, the recess 22 penetrates through the active layer 21, the fourth semiconductor layer 19, and the third semiconductor layer 17 and terminates at the bottom of the third semiconductor layer 17, . In other words, the size of the recesses 22 at the bottom of the third semiconductor layer 17 or above may be zero.
  • the second dopant distributed in the second region 22 can be varied depending on the size or depth of the recesses 22 in the uppermost region Ts. Accordingly, the position of the fourth inflection point V14, which is the last point where the concentration of the second dopant can not be seen, can also be changed. For example, as shown in Fig. 7, the fourth inflection point V14 may be located in the third semiconductor layer 17. Fig.
  • the position of the fourth inflection point V14 is confirmed by using the SIMS data as shown in FIG. 7, and based on the confirmation result, the positions of the fourth inflection points V14 alternate with each other
  • the size or depth of the recesses 22 in the deposition process so as to be a position including a plurality of second peaks P12 to be located and some peaks and / or valleys of the plurality of second valleys P22, It is possible to realize an optimum semiconductor device capable of improving output and operating voltage.
  • the quality of the semiconductor element can be easily determined based on the position of the fourth inflection point V14 thus identified Can be evaluated.
  • the concentration of the second dopant is not shown in the second sub-section S12.
  • the second sub-section S12 includes a plurality of second peaks P12 alternately positioned and a second peak P12 not included in the first sub-section S11 of the plurality of second valences P22. And a second valley P22.
  • the concentration of the second dopant is not shown, and a plurality of second peaks P12 alternately positioned with some second peaks P12 and second peaks P22 of the plurality of second valences P22,
  • the fifth layer 109 can be identified from the second sub-section S12.
  • the region between the fourth inflection point V14 and the second point (2) is defined as the fifth layer 109, but the recess 22 is formed between the fourth semiconductor layer 19 and the active layer 21,
  • the fourth inflection point V14 may be located at any point among the fourth semiconductor layer 19 and the third semiconductor layer 17 because it is arranged to penetrate the third semiconductor layer 17.
  • the fourth inflection point V14 is not limited thereto. Even if the position of the fourth inflection point V14 is changed, the fifth layer 109 identified from the second sub-section S12, which is the region between the fourth inflection point V14 and the second point (2) It is clear that there will not be any.
  • the fifth layer 109 may be an undoped semiconductor layer that does not include a dopant.
  • the concentration of the second dopant having the second slope G12 in the fifth section S5 can be seen. That is, the concentration of the second dopant can be reduced with the second inclination G12 from the first inflection point V11 to the third inflection point V13 along the substrate 11 direction.
  • the first layer 101 is identified from the fifth section S5 having the second dopant concentration with the second inclination G12 from the first inflection point V11 to the third inflection point V13 .
  • the first layer 101 may correspond to the fifth section S5, but it is not limited thereto.
  • the concentration of the second dopant having the first slope G11 in the sixth section S6 can be seen. That is, the concentration of the second dopant can be reduced with the first inclination G11 from the first inflection point V11 to the second inflection point V12 along the surface direction of the semiconductor structure.
  • the second layer 103 can be identified from the sixth section S6, which is reduced with the first slope G11 from the first inflection point V11 to the second inflection point V12.
  • the second layer 103 may correspond to the sixth section S6, but it is not limited thereto.
  • the first to seventh points (1 to 7) and the first to fourth inflection points (V11, V12, V13) are calculated based on the data of the concentration and / or the ionic strength of the second dopant shown in FIG. V14 are defined and the first to sixth sections S1 to S6 are easily grasped from the first to seventh points (1 to 7), and the first to fourth inflection points V11, V12, V13,
  • the first through fifth layers 101, 103, 105, 107, and 109 can be easily grasped from the first through fifth layers V1 through V14.
  • the shape of the recess 22 can be estimated through the profile of the second dopant in the fourth layer 107 disposed in the recess 22, and the shape of the recess 22 can be controlled, It is possible to realize an optimum semiconductor device capable of improving the light output and the operating voltage by positioning the last point where the concentration of the dopant is seen, that is, the fourth point (4), in the active layer 21.
  • the quality of the semiconductor device can be easily evaluated by checking where the fourth inflection point V14 is located by using the SIMS data as shown in FIG.
  • a plurality of points are defined using the In ion intensity, the first dopant and the second dopant, and a plurality The shape, size and / or depth of the recess as well as the layer of the recess can be easily grasped.
  • FIG. 12 shows a semiconductor device package according to an embodiment.
  • the semiconductor device package according to the embodiment includes a body 311 having a cavity 315, a first lead frame 321 disposed in the body 311, and a second lead frame 323 ), A semiconductor element 100, wires 331, and a molding member 341.
  • the body 311 may include a conductive material or an insulating material.
  • the body 311 may be formed of at least one of a resin material, a silicon material, a metal material, a photo sensitive glass (PSG), a sapphire (Al2O3), and a printed circuit board (PCB).
  • the resin material may be polyphthalamide (PPA) or epoxy.
  • the body 311 has a cavity 315 having an open top and a side and a bottom.
  • the cavity 315 may include, but is not limited to, a cup structure or a recess structure that is concave from the top surface of the body 311.
  • the first lead frame 321 is disposed in a first region of the bottom region of the cavity 315 and the second lead frame 323 is disposed in a second region of the bottom region of the cavity 315.
  • the first lead frame 321 and the second lead frame 323 can be spaced apart from each other in the cavity 315.
  • the first and second lead frames 321 and 323 are made of a metal material such as titanium, copper, nickel, gold, chromium, tantalum, , At least one of platinum (Pt), tin (Sn), silver (Ag), and phosphorus (P).
  • the first and second lead frames 321 and 323 may be formed of a single metal layer or a multilayer metal layer.
  • the semiconductor device 100 may be disposed on at least one of the first and second lead frames 321 and 223.
  • the semiconductor element 100 is disposed on the first lead frame 321 and connected to the first and second lead frames 321 and 223 with a wire 331, for example.
  • the semiconductor element 100 can emit light in at least two wavelength regions.
  • Semiconductor device 100 may comprise Group 3-5 or Group 2-6 compound semiconductor materials.
  • the semiconductor device 100 may employ the technical features of FIGS.
  • a molding member 341 may be disposed in the cavity 315 of the body 311.
  • the molding member 341 may comprise a light-transmitting resin layer such as silicon or epoxy.
  • the molding member 341 may be formed as a single layer or multiple layers.
  • the molding member 341 may or may not include a phosphor for changing the wavelength of light emitted on the semiconductor element 100.
  • the molding member 341 may include, for example, a red phosphor. Therefore, the blue light and the green light generated from the semiconductor element and the white light can be obtained by the red light wavelength-converted by the red phosphor included in the molding member.
  • the molding member 341 may not include the red phosphor .
  • the molding member may include a phosphor that generates other color light other than red light as needed, but the present invention is not limited thereto.
  • the surface of the molding member 341 may be formed in a flat shape, a concave shape, a convex shape, or the like, but is not limited thereto.
  • a lens may further be formed on the upper portion of the body 311.
  • the lens may include a concave or / and convex lens structure, and may control the light distribution of the light emitted by the semiconductor device 100.
  • a protective element may be disposed in the semiconductor device package.
  • the shelter may be implemented as a thyristor, zener diode, or TVS (Transient voltage suppression).
  • the semiconductor device package according to the embodiment can be applied to a light source device.
  • the light source device may include a display device, a lighting device, a head lamp, and the like depending on an industrial field.
  • An example of the light source device includes a bottom cover, a reflector disposed on the bottom cover, a light emitting module that emits light and includes a light emitting element, a light emitting module disposed in front of the reflector,
  • An optical sheet including a light guide plate, prism sheets disposed in front of the light guide plate, a display panel disposed in front of the optical sheet, an image signal output circuit connected to the display panel and supplying an image signal to the display panel, And may include a color filter disposed in front thereof.
  • the bottom cover, the reflection plate, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the display device may have a structure in which light emitting elements emitting red, green, and blue light are disposed, respectively, without including a color filter.
  • the head lamp includes a light emitting module including a semiconductor device package disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, forward, A lens that refracts light forward, and a shade that reflects off a portion of the light that is reflected by the reflector and that is directed to the lens to provide the designer with a desired light distribution pattern.
  • a light emitting module including a semiconductor device package disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, forward, A lens that refracts light forward, and a shade that reflects off a portion of the light that is reflected by the reflector and that is directed to the lens to provide the designer with a desired light distribution pattern.
  • the lighting device which is another example of the light source device, may include a cover, a light source module, a heat sink, a power supply, an inner case, and a socket. Further, the light source device according to the embodiment may further include at least one of a member and a holder.
  • the light source module may include a semiconductor device package according to an embodiment.
  • Embodiments can be applied to semiconductor devices and fields in which they are applied.

Abstract

반도체소자는 In 이온 농도, 제1 도펀트 농도 및 제2 도펀트 농도를 바탕으로 복수의 지점을 정의하고, 이와 같이 정의된 지점 사이의 영역을 바탕으로 각 레이어를 식별할 수 있다. 특정 레이어에서 Mg 농도가 특정 방향을 따라 증가하다가 감소할 수 있다.

Description

반도체소자
실시예는 반도체소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등과 같은 다양한 색을 구현할 수 있다. 발광소자는 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하다. 이러한 발광소자는 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
예를 들어, 발광소자 중에 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
최근 들어, 고효율 LED 수요가 증가함에 광도 개선이 이슈되고 있지만, 아직까지 만족할만한 광도 개선은 구현되지 못하고 있다.
실시예는 광도가 증가될 수 있는 반도체소자 및 반도체소자 패키지를 제공한다.
실시예는 광도가 증가되도록 하기 위해 추가적인 구성이 요구되지 않는 반도체소자 및 반도체소자 패키지를 제공한다.
실시예는 광도 증가에 기여하는 브이피트와 같은 리세스를 그 안에 포함된 도펀트의 농도 변화로 확인할 수 있는 반도체소자 및 반도체소자 패키지를 제공한다.
실시예에 따른 반도체소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층;을 포함한다.
1차 이온을 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층에 조사하였을 때, 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층에 포함된 In 이온, Si 농도, 및 Mg 농도가 2차 이온으로 방출될 수 있다.
In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 복수의 변곡점을 가지며, 상기 복수의 변곡점 중에서 상기 In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 제1 방향으로 상기 In 이온 강도가 가장 낮은 지점에 인접한 제1 지점; 상기 In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 복수의 변곡점을 가지며, 상기 복수의 변곡점 중에서 상기 In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 상기 제1 방향의 반대 방향인 제2 방향으로 상기 In 이온 강도가 가장 낮은 지점에 가장 인접한 제2 지점; Si 농도가 가장 높은 피크의 지점을 기준으로 0.1배 내지 0.2배의 Si 농도를 갖는 영역에서 상기 Si 농도가 가장 높은 지점과 동일한 농도를 가지며, 상기 제2 방향으로 상기 Si 농도가 가장 높은 지점과 인접한 제3 지점; 상기 제1 지점과 동일한 지점에 위치된 Mg 농도의 제1 변곡점; 상기 제1 변곡점과 상기 제1 방향으로 인접하고, 상기 Mg 농도가 상기 제1 변곡점보다 높은 제2 변곡점); 및 상기 제1 방향을 따라 상기 제2 변곡점)에 인접하고, 상기 Mg 농도가 상기 제1 변곡점보다 높고 상기 제2 변곡점보다 낮은 제3 변곡점;을 포함할 수 있다.
상기 활성층은 상기 제1 지점과 상기 제2 지점 사이의 영역이고, 상기 제1 도전형 반도체층은 상기 제2 지점과 상기 제3 지점 사이의 영역일 수 있다.
상기 제2 도전형 반도체층은 제2-1 도전형 반도체층과 제2-2 도전형 반도체층을 포함하고, 상기 제2-1 도전형 반도체층은 상기 제1 지점과 상기 제2 변곡점 사이의 영역이고 상기 제2-2 도전형 반도체층은 상기 제2 변곡점과 상기 제3 변곡점 사이의 영역일 수 있다.
상기 제2-1 도전형 반도체층에서 상기 Mg 농도가 상기 제1 방향을 따라 증가하고 상기 제2-2 도전형 반도체층에서 상기 Mg 농도가 상기 제1 방향을 따라 감소할 수 있다.
실시예에 따르면, SIMS 데이터에서 얻어진 제2 도펀트의 농도 및/또는 In 이온 강도를 바탕으로 반도체소자의 각 레이어를 용이하게 파악할 수 있다는 장점이 있다.
실시예에 따르면, SIMS 데이터에서 얻어진 제2 도펀트의 농도 및/또는 In 이온 강도를 바탕으로 제2 도펀트의 농도를 추적하여 리세스의 형상을 용이하게 파악할 수 있다는 장점이 있다.
실시예에 따르면, SIMS 데이터에서 얻어진 제2 도펀트의 농도 및/또는 In 이온 강도를 바탕으로 제2 도펀트의 농도를 추적하여 원하는 리세스의 형상이나 최적의 리세스 형상을 용이하게 제어할 수 있다는 장점이 있다.
실시예에 따르면, 온도, 두께 및 인듐(In) 함량 중 적어도 하나 이상을 조절하여 활성층과 p형 반도체층까지 이어진 브이피트와 같은 리세스가 형성되고 또한 리세스의 사이즈나 밀도도 정밀하게 조절됨으로써, 활성층의 광이 리세스의 경사면을 통해 용이하게 추출될 수 있고 p형 반도체층의 홀이 리세스를 통해 활성층으로 용이하게 주입되어 결국 광 효율이 향상될 수 있다. 이러한 광 추출 효율과 광 효율의 향상에 기인하여 광도가 증가될 수 있다.
실시예에 따르면, 이온분석장치를 이용한 마그네슘 농도의 변화를 토대로 활성층에 형성된 리세스의 형상을 용이하게 파악할 수 있다.
실시예에 따르면, 이온분석장치를 이용하여 활성층에서의 마그네슘 농도의 변화를 파악하는 과정을 지속함으로써 마그네슘 농도가 최저점, 즉 마그네슘 농도가 존재하지 않는 마지막 지점이 활성층 내에 위치되도록 리세스 형상을 제어하여 딥홀 주입 효과(deep-hole injection effect)를 극대화하는 동시에 활성층의 광 추출을 극대화하여 광 효율 향상을 도모하여 광출력 및 동작전압을 개선할 수 있다.
도 1은 제1 실시예에 따른 반도체소자를 도시한다.
도 2는 제3 반도체층을 상세히 도시한다.
도 3은 제5 반도체층을 상세히 도시한다.
도 4는 제5 반도체층의 알루미늄(Al) 함량에 따른 광도를 나타낸다.
도 5는 실시예에 따른 반도체소자에서의 딥홀 주입 모습을 도시한다.
도 6은 제3 반도체층, 제4 반도체층, 활성층 및 제5 반도체층이 리세스를 갖지 않았을 때의 제2 캐리어 프로파일(profile)을 도시한다.
도 7은 각 레이어(layer)가 리세스를 가질 때의 제2 캐리어 프로파일을 도시한다.
도 8은 리세스가 과하게 형성되었을 때의 제2 캐리어 프로파일을 도시한다.
도 9는 활성층의 리세스의 최상측 영역의 사이즈에 따른 마그네슘 농도의 기울기를 도시한다.
도 10은 활성층의 리세스의 깊이에 따른 마그네슘 농도의 기울기를 도시한다.
도 11은 수평형 반도체소자를 도시한다.
도 12는 실시예에 따른 반도체소자 패키지를 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “B 및(와) C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. 또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하 상기의 과제를 해결하기 위한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예의 설명에 있어서, 각 구성(element)이 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성이 서로 직접(directly)접촉되거나 하나 이상의 다른 구성이 상기 두 구성 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 구성을 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체소자는 발광소자, 수광소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 적어도 제1 반도체층과 활성층 및 제2 반도체층을 포함하는 반도체구조물을 포함할 수 있다. 실시예에 따른 반도체소자는 발광소자일 수 있다. 발광소자는 제1 캐리어, 즉 전자(electrons)와 제2 캐리어, 즉 정공(holes)이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 밴드갭에너지(Bandgap Energy)에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
발광소자 대신에 반도체 발광소자로 명명될 수도 있다.
이하의 설명에서, 제1 도펀트는 실리콘(Si)이고, 제2 도펀트는 마그네슘(Mg) 일 수 있지만, 이에 대해서는 한정하지 않는다.
하기에서 설명되겠지만, 도 7에 도시한 바와 같이, 제5 반도체층(23)은 제1 층(101) 및 제2 층(103)을 포함할 수 있다. 제2 반도체층(25)는 제3 층(105)를 포함할 수 있다. 활성층(21)은 제1 리세스(22)를 가질 수 있다. 활성층(21)은 제1 리세스(22)에 형성된 제4 층(107) 및 제5 층(109)를 포함할 수 있다. 예컨대, 제4 층(107)은 제1 층(101)과 접할 수 있다. 다른 예로서, 제4 층(107) 및 제5 층(109)은 제2 반도체층(25)이나 제4 반도체층(23)과 같이, 제2 도펀트를 포함하는 도전형 반도체층에 포함될 수 있다.
예컨대, 제1 내지 제5 층(101, 103, 105, 107, 109)은 마그네슘으로 이루어진 도펀트를 포함할 수 있다. 제1 내지 제5 층(101, 103, 105, 107, 109) 각각은 마그네슘 의 도핑 농도의 변화에 따라 정의될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 층(101)의 도펀트의 농도는 제1 방향으로 갈수록 증가하고, 제2 층(103)의 도펀트의 농도는 제1 방향으로 갈수록 감소하고, 제3 층(105)의 도펀트의 농도는 제1 방향으로 갈수록 증가할 수 있다.
제2 반도체층(25)와 제4 반도체층(23)은 제2 도전형 반도체층이라 명명될 수 있다. 제2 도전형 반도체층에는 제2 반도체층(25)와 제4 반도체층(23) 이외에 다른 반도체층이 적어도 하나 이상 추가될 수도 있지만, 이에 대해서는 한정하지 않는다. 아울러, 제1 반도체층(15), 제3 반도체층(17) 및 제4 반도체층(19)는 제1 도전형 반도체층이라 명명될 수 있다.
앞서 정의된 제1 방향은 제1 도전형 반도체층에서 제2 도전형 반도체층을 향하는 방향일 수 있다.
예컨대, 제1 내지 제5 층(101, 103, 105, 107, 109) 각각의 층에서의 도펀트의 농도는 서로 상이한 기울기를 가질 수 있다.
활성층(21)에서 제1 리세스(22)에 배치된 제4 층(107) 및 제5 층(109)를 제외한 나머지 영역에는 마그네슘으로 이루어진 도펀트가 포함되지 않을 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제4 층(107)의 도펀트의 농도는 제2 층(103)의 도펀트 농도보다 적을 수 있다. 예컨대, 제2 층(103)의 도펀트의 최고 농도는 제4 층(107)의 도펀트의 최고 농도보다 10배 이상 1000배 이하일 수 있다. 예컨대, 제4 층(107)의 도펀트의 농도와 제2 층(103)의 도펀트의 농도는 10배 이상 차이가 날 수 있다.
예컨대, 제5 층(109)의 도펀트의 농도는 0일 수 있다. 즉, 제1 리세스(22)의 제5층(109)에는 마그네슘이 존재하지 않을 수 있다.
예컨대, 제4 층(107)의 도펀트의 농도는 제1 방향에 반대방향인 제2 방향으로 갈수록 감소할 수 있다.
예컨대, 제1 층(101)의 도펀트의 농도 기울기와 제4 층(107)의 도펀트의 농도 기울기는 상이할 수 있다.
예컨대, 제4 층(107)의 도펀트의 농도 기울기는 제1 층(101)의 도펀트의 농도 기울기보다 작을 수 있다.
예컨대, 제1 층(101)의 도펀트의 최소 농도는 제4 층(107)의 도펀트의 최대 농도와 동일할 수 있다.
예컨대, 제1 리세스(22)의 사이즈는 제1 방향을 따라 커질 수 있다. 예컨대, 제1 리세스(22)의 깊이가 동일한 경우 제1 리세스(22)의 최상측 영역의 사이즈에 따라 제2 방향에 따른 도펀트의 농도 기울기는 달라질 수 있다. 예컨대, 제1 리세스(22)의 최상측 영역의 사이즈가 동일한 경우 제1 리세스(22)의 깊이에 따라 제2 방향에 따른 도펀트의 농도 기울기는 달라질 수 있다.
예컨대, 제1 리세스(22)의 최상측 영역에서의 도펀트의 농도는 제2 층(103)에서의 도펀트의 최저 농도보다 적을 수 있다.
예컨대, 제1 리세스(22)의 깊이는 활성층(21)의 두께보다 작을 수 있다.
예컨대, 제1 도전형 반도체층은 제2 리세스(18)를 포함하고, 제2 리세스(18)는 제1 방향에 따라 제1 리세스(22)와 중첩될 수 있다.
(반도체소자 구조)
도 1은 제1 실시예에 따른 반도체소자를 도시한다.
도 1을 참조하면, 제1 실시예에 따른 반도체소자(10)는 제1 반도체층(15), 제1 반도체층(15) 상에 배치되는 활성층(21) 및 활성층(21) 상에 배치되는 제2 반도체층(25)를 포함할 수 있다. 제1 실시예에 따른 반도체소자(10)는 제1 반도체층(15)와 활성층(21) 사이에 배치되는 제3 반도체층(17) 및 제4 반도체층(19)와 활성층(21)과 제2 반도체층(25) 사이에 배치되는 제5 반도체층(23)을 더 포함할 수 있다.
제5 반도체층(23)은 제1 층(101) 및 제2 층(103)을 포함할 수 있다. 제2 반도체층(25)는 제3 층(105)를 포함할 수 있다. 활성층(21)은 제1 리세스(22)를 가질 수 있다. 활성층(21)은 제1 리세스(22)에 형성된 제4 층(107) 및 제5 층(109)를 포함할 수 있다. 예컨대, 제4 층(107)은 제1 층(101)과 접할 수 있다.
제1 리세스(22)는 활성층(21), 제4 반도체층(19) 및 제3 반도체층(17)을 관통하여 제3 반도체층(17)의 저점이나 그 위에서 종료될 수 있다. 즉, 제3 반도체층(17)의 저점이나 그 위의 지점에서 리세스(22)의 사이즈는 0이 될 수 있다.
제1 반도체층(15), 제3 반도체층(17) 및 제4 반도체층(19)는 제1 도전형 반도체층이라 명명되고, 제2 반도체층(25)와 제4 반도체층(23)은 제2 도전형 반도체층이라 명명될 수 있다.
제1 반도체층(15), 활성층(21) 및 제2 반도체층(25)은 반도체구조물을 구성할 수 있다. 반도체구조물은 반도체구조물로 명명될 수도 있다. 이러한 반도체구조물에 전기신호가 공급되는 경우, 그 전기신호에 상응하는 광이 생성되어 반도체구조물로부터 발광될 수 있다. 광의 세기는 전기신호의 세기에 비례할 수 있다.
제1 반도체층(15)은 예컨대, n형 반도체층이고, 제2 반도체층(25)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. n형 반도체층에는 다수 캐리어(majority, 이하, 제1 캐리어라 함)로서, 예컨대 전자가 포함될 수 있다. p형 반도체층에는 다수 캐리어(이하, 제2 캐리어라 함)로서, 예컨대 정공이 포함될 수 있다.
반도체구조물에 전기신호가 공급되는 경우, 제1 반도체층(15)의 제1 캐리어와 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입될 수 있다. 활성층(21)에서 제2 캐리어와 제1 캐리어가 재결합(recombination)되어, 활성층(21)의 밴드갭에너지에 상응하는 파장영역의 광을 방출할 수 있다. 밴드갭에너지는 화합물 반도체 물질에 따라 결정될 수 있다. 예컨대, 활성층(21)의 화합물 반도체 물질에 따라 자외선 광 내지 적외선 광이 발광될 수 있다.
반도체구조물 아래, 반도체구조물 위 및/또는 반도체구조물 안에 전기적 및 광학적 특성을 향상시키기 위해 하나 이상의 레이어가 추가될 수 있다.
예컨대, 제1 반도체층(15) 아래에 버퍼층(13)이 배치될 수 있다. 예컨대, 제1 반도체층(15)과 활성층(21) 사이에 제3 반도체층(17) 및 제4 반도체층(19)이 배치될 수 있다. 예컨대, 활성층(21)과 제2 반도체층(25) 사이에 제5 반도체층(23)이 배치될 수 있다.
제3 반도체층(17)은 중간 온도(MT: middle temperature) 층일 수 있다. 여기서, 중간 온도란 제3 반도체층(17)을 구성하기 위한 온도일 수 있으며, 제3 반도체층(17)의 성장온도는 제1 반도체층(15)의 성장온도보다 낮을 수 있다.
제3 반도체층(17)의 성장시 온도의 조절, 인듐(In) 함량의 조절 그리고 각 서브반도체층(도 2의 17a, 17b 참조)의 두께 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 복수의 리세스(recess, 18)가 형성될 수 있고, 예시적으로 리세스(18)의 측면은 브이피트(V-pit)의 형상을 가질 수 있다.
제3 반도체층(17)에 형성된 리세스(18)에 대응되어 제4 반도체층(19), 활성층(21) 및 제5 반도체층(23) 또한 리세스가 형성될 수 있다. 제4 반도체층(19)의 리세스, 활성층(21)의 리세스(22) 및 제5 반도체층(23)의 리세스 각각은 제3 반도체층(17)에 형성된 리세스(18)에 대응되는 형상을 가질 수 있다. 즉, 제3 반도체층(17)에 형성된 리세스(18)가 브이피트 형상을 갖는 것과 마찬가지로, 제4 반도체층(19)의 리세스, 활성층(21)의 리세스 및 제5 반도체층(23)의 리세스 또한 브이피트 형상을 가질 수 있다.
도 1에 도시한 바와 같이, 제3 반도체층(17)의 리세스(18)의 최저점은 제3 반도체층(17)의 하면에 위치될 수 있다.
제4 반도체층(19)는 제3 반도체층(17)의 리세스(18)에 대응되는 리세스를 가질 수 있다. 제4 반도체층(19)의 일부 영역은 제3 반도체층(17)의 리세스(18) 내에 배치될 수 있다.
활성층(21)은 제3 반도체층(17)의 리세스(18) 또는 제4 반도체층(19)의 리세스에 대응되는 리세스(22)를 가질 수 있다.
활성층(21)의 일부 영역은 제4 반도체층(19)의 리세스 내에 배치될 수 있다. 또한, 활성층(21)의 일부 영역은 제3 반도체층(17)의 리세스(18) 내에 배치될 수 있다.
제5 반도체층(23)은 활성층(21)의 리세스(22)에 대응되는 리세스를 가질 수 있다. 제5 반도체층(23)의 일부 영역은 활성층(21)의 리세스(22) 내에 배치될 수 있다. 또한, 제5 반도체층(23)의 일부 영역은 제4 반도체층(19)의 리세스 내에 배치될 수 있다. 아울러, 제5 반도체층(23)의 일부 영역은 제3 반도체층(17)의 리세스(18) 내에 배치될 수 있다.
한편, 제2 반도체층(25)의 일부 영역은 제5 반도체층(23)의 리세스 내에 배치될 수 있다. 또한, 제2 반도체층(25)의 일부 영역은 활성층(21)의 리세스(22) 내에 배치될 수 있다. 또한, 제2 반도체층(25)의 일부 영역은 제4 반도체층(19)의 리세스 내에 배치될 수 있다. 아울러, 제2 반도체층(25)의 일부 영역은 제3 반도체층(17)의 리세스(18) 내에 배치될 수 있다. 따라서, 제2 반도체층(25)의 일부 영역은 제5 반도체층(23), 활성층(21) 및 제4 반도체층(19)을 관통하여 제3 반도체층(18)의 리세스(18)에 배치될 수 있다. 다시 말해, 제2 반도체층(25)의 일부 영역은 제5 반도체층(23), 활성층(21), 제4 반도체층(19) 및 제3 반도체층(18)에 배치될 수 있다.
이러한 경우, 활성층(21)의 리세스(22)에는 제2 도펀트의 농도에 따라 구분된 제4 및 제5 층(도 7의 107, 19)이 배치될 수 있다.
하기에서 설명되겠지만, 도 7에 도시한 바와 같이, 제4 층(107)은 제2 도펀트를 포함하고, 제5 층(109)는 제2 도펀트를 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 또한, 제4 층(107)에 포함되는 제2 도펀트의 농도는 활성층(21)의 상측에서 하측으로 갈수록 감소될 수 있다.
제4층(107)의 제2 도펀트는 제2 반도체층(25)에 포함된 도펀트와 동일할 수 있다. 또한, 제4층(107)의 제2 도펀트는 제2 반도체층(25)에 포함된 도펀트가 활성층(21)의 리세스(22) 내에 확산(diffusion)되어 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제5 반도체층(23)의 리세스의 최저점, 활성층(21)의 리세스(22)의 최저점 및 제4 반도체층(19)의 리세스의 최저점은 모두 제3 반도체층(17)의 리세스(18)의 최저점과 일치될 수 있다. 이러한 경우, 제2 반도체층(25)의 일부 영역의 최저점은 제1 반도체층(15)의 상면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
도 1에 도시한 바와 같이, 제4 반도체층(19)의 일부 영역, 활성층(21)의 일부 영역 및 제5 반도체층(23)의 일부 영역은 제3 반도체층(17)에 형성된 리세스(18) 내에 배치되지 않고, 제2 반도체층(25)의 일부 영역이 제3 반도체층(17)에 형성된 리세스(18)에 배치될 수도 있다. 이러한 경우, 제2 반도체층(25)의 일부 영역이 제3 반도체층(17)에 형성된 리세스(18)의 저점에 접할 수 있다.
리세스(18)는 제3 반도체층(17)의 하부로부터 상부로 갈수록 점점 더 커지는 사이즈 또는 폭을 가질 수 있다. 리세스(18)의 측면은 직선 면을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
제4 반도체층(19)은 응력완화층(strain relaxation layer) 또는 전류확산층(CSL: Current Spreading Layer)일 수 있다. 제4 반도체층(19)은 수평 방향을 따라 전류를 신속히 확산시킬 수 있다. 제4 반도체층(19)은 응력을 완화시켜 반도체소자(10)의 크랙(crack)과 같은 불량을 방지할 수 있다.
제5 반도체층(23)은 캐리어차단층(EBL: Electron Blocking Layer)일 수 있다, 제5 반도체층(23)은 제1 반도체층(15)에서 활성층(21)으로 주입된 제1 캐리어가 활성층(21)을 지나 제2 반도체층(25)으로 이동되지 않도록 차단시킬 수 있다.
통상적으로, 제1 캐리어의 이동도는 제2 캐리어의 이동도보다 10배 내지 1000배 높을 수 있다. 따라서, 제1 반도체층(15)으로부터 활성층(21)으로 주입된 제1 캐리어가 제2 반도체층(25)으로부터 활성층(21)으로 주입된 제2 캐리어와 재결합될 확률에 비해 활성층(21)을 지나 제2 반도체층(25)으로 주입되어 비발광성 재결합이 이루어질 확률이 높을 수 있다. 이와 같이, 제1 캐리어가 활성층(21)에서 재결합되는데 사용되지 못하고 제2 반도체층(25)으로 주입되어 비발광성 재결합이 이루어질 확률이 높을수록 광 생성 효율이 낮아져 결국 광도가 저하될 수 있다.
따라서, 활성층(21)과 제2 반도체층(25) 사이에 제5 반도체층(23)이 배치됨으로써, 제1 반도체층(15)으로부터 활성층(21)으로 주입된 제1 캐리어가 더 이상 제2 반도체층(25)으로 이동되지 않게 되어, 광도가 증가될 수 있다.
이러한 반도체층들, 즉 버퍼층(13), 제1 내지 제5 반도체층(15, 25, 17, 19, 23) 및 활성층(21)은 기판(11) 상에 배치될 수 있다. 다시 말해, 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)은 기판(11) 상에 순차적으로 증착 공정에 의해 성장될 수 있다. 즉, 증착 장비의 챔버 내에 기판(11)이 로딩된 후, 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)이 순차적으로 성장될 수 있다. 이와 같이 성장되어 제1 실시예에 따른 반도체소자(10)가 제조될 수 있다. 이후, 증착 장비의 챔버 내에서 기판(11)이 꺼내질 수 있다.
증착 장비로는 예컨대, MOCVD(Metal Organic Chemical Vapor Deposition) 장비, CVD 장비(Chemical Vapor Deposition), PECVD 장비(Plasma-Enhanced Chemical Vapor Deposition), MBE 장비(Molecular Beam Epitaxy), HVPE 장비(Hydride Vapor Phase Epitaxy)가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
(반도체소자(10)의 물질특성)
기판(11)은 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)을 성장시키는 한편 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)을 지지하는 역할을 할 수 있다.
이를 위해, 기판(11)은 3-5족 또는 2-6족 화합물 반도체 물질의 성장에 적합한 물질로 형성될 수 있다. 기판(11)은 예컨대, 적어도 제1 반도체층(15)과 격자 상수가 유사하고 열적 안정성을 갖는 재질로 형성될 수 있다.
예컨대, 기판(11)은 전도성 기판 또는 절연성 기판일 수 있다. 예컨대, 기판(11)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
버퍼층(13)은 기판(11) 상에 배치될 수 있다. 버퍼층(13)은 기판(11)과 제1 반도체층(15) 사이의 격자 상수 차이를 완화시켜주는 역할을 할 수 있다. 격자 상수에 의해 기판(11)과 제1 반도체층(15) 사이의 격자 상수 차이가 완화되므로, 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)이 불량 없이 안정적으로 성장될 수 있다. 버퍼층(13)은 3-5족 또는 2-6족 화합물 반도체 물질을 포함할 수 있다.
제1 반도체층(15)은 버퍼층(13) 상에 배치될 수 있다. 버퍼층(13)이 생략되는 경우, 제1 반도체층(15)은 기판(11) 상에 배치될 수 있다.
제1 반도체층(15)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 반도체층(15)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP 및 AlGaInP로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 반도체층(15)은 대략 1㎛ 내지 대략 10㎛의 두께를 가질 수 있다.
제1 반도체층(15)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제1 반도체층(15)의 도핑 농도, 예컨대 실리콘 농도는 대략 5×1018cm-3 내지 대략 3×1019cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피(epi) 품질이 개선될 수 있다.
제1 반도체층(15)은 활성층(21)에 제1 캐리어를 제공하여 줄 수 있다.
제1 반도체층(15)은 카본(C, carbon)를 포함할 수 있다. 제1 반도체층(15)의 카본(C) 농도는 1×1016cm-3 내지 4×1016cm-3이하일 수 있다. 제1 반도체층(15)의 카본(C) 농도가 1×1016cm-3 이상인 경우, 반도체소자의 신뢰성이 개선되고, 제1 반도체층(15)의 카본(C) 농도가 4×1016cm-3이하인 경우 동작전압이 개선될 수 있다.
제3 반도체층(17)은 제1 반도체층(15) 상에 배치되고, 제4 반도체층(19)은 제3 반도체층(17) 상에 배치될 수 있다.
제3 반도체층(17)과 제4 반도체층(19) 각각은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 반도체층(17)과 제4 반도체층(19) 각각은 복수의 층으로 이루어진 초격자구조(superlattice structure)를 가질 수 있다. 예컨대, 제3 반도체층(17)과 제4 반도체층(19) 각각은 반복적으로 적층되는 InGaN/GaN 구조 또는 InGaN/AlGaN 구조를 포함할 수 있고, 이에 한정하지 않는다.
제3 반도체층(17)의 인듐 함량은 대략 1% 내지 대략 3%일 수 있다. 이러한 함량 범위에 의해 브이피트와 같은 리세스(18)가 보다 용이하게 형성될 수 있고 균일한 두께의 막질이 얻어질 수 있다.
제4 반도체층(19)이 응력완화층으로 사용되는 경우, 인듐 함량은 대략 3% 내지 대략 6%일 수 있다. 이러한 함량 범위에 의해 전류가 신속히 확산될 수 있다,
제4 반도체층(19)이 전류확산층으로 사용되는 경우, 인듐 함량은 대략 6% 내지 대략 12%일 수 있다. 이러한 함량 범위에 의해 응력이 완화되어 반도체소자(10)의 크랙(crack)과 같은 불량이 방지될 수 있다.
제4 반도체층(19)에 응력완화층과 전류확산층 중 하나만 포함될 수도 있고, 응력완화층과 전류확산층이 모두 포함될 수도 있다.
제3 반도체층(17)의 두께는 대략 130nm 내지 대략 170nm일 수 있다.
제3 반도체층(17)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제3 반도체층(17)의 도핑 농도, 예컨대 실리콘 농도는 대략 8×1017cm-3 내지 대략 2×1018cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피 품질이 개선될 수 있다.
제4 반도체층(19)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제4 반도체층(19)의 도핑 농도, 예컨대 실리콘 농도는 대략 1×1017cm-3 내지 대략 1×1018cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피 품질이 개선될 수 있다.
제3 반도체층(17)은 카본을 포함할 수 있다. 제3 반도체층(17)의 카본 농도는 대략 6×1016cm-3이하일 수 있다. 이러한 농도 범위에 의해 동작전압이 개선될 수 있다.
제4 반도체층(19)은 카본을 포함할 수 있다. 제4 반도체층(19)의 카본 농도는 대략 6×1016cm-3이하일 수 있다. 이러한 농도 범위에 의해 동작전압이 개선될 수 있다.
제3 반도체층(17)에서 카본 농도와 실리콘 농도의 비율은 대략 1:80 내지 대략 1: 200일 수 있다.
카본 농도와 실리콘 농도의 비율이 1:80 이상인 경우, 카본(C)의 저항이 실리콘(Si)에 의해 상쇄되어 동작전압이 개선될 수 있다. 카본 농도와 실리콘 농도의 비율이 1:200 이하인 경우 제1 반도체층(15)에서 생성된 제1 캐리어의 이동이 실리콘 에 의해 방해되지 않아 광도가 증가될 수 있다.
도시되지 않았지만, 제3 반도체층(17)과 활성층(21) 사이 또는 제4 반도체층(19)과 활성층(21) 사이에 제1 반도체층(15)에서 생성된 제1 캐리어의 주입을 용이하게 하여 주는 전자주입층이 더 배치될 수 있다.
활성층(21)은 제1 반도체층(15), 제3 반도체층(17) 또는 제4 반도체층(19) 상에 배치될 수 있다.
활성층(21)은 제1 반도체층(15)과 제2 반도체층(25) 사이에 공급된 전기신호를 빛으로 변환하는 전계 발광(EL: Electro Luminescence)을 수행할 수 있다. 즉, 활성층(21)은 전기신호에 응답하여 특정 파장영역의 광을 생성할 수 있다. 이러한 특정 파장영역의 광은 스스로 생성되지 않고, 제1 반도체층(15)과 제2 반도체층(25) 사이에 전기신호가 인가될 때 생성될 수 있다.
활성층(21)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(21)은 우물층과 배리어층을 한 쌍으로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다.
우물층과 배리어층의 반복주기는 반도체소자(10)의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다. 예컨대, 활성층(21)은 예컨대, 1쌍 내지 20쌍의 우물층과 배리어층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
활성층(21)은 예를 들면, InGaN/InGaN, InGaN/GaN, InGaN/AlGaN과 같은 우물층과 배리어층을 포함할 수 있다.
활성층(21)의 인듐 함량은 대략 12% 내지 대략 16%일 수 있다. 이러한 함량 범위에 의해 주발광 피크 파장의 광, 예컨대 청색 파장의 광이 생성될 수 있다.
우물층은 대략 1nm 내지 대략 10nm의 두께를 가지고, 배리어층은 대략 1nm 내지 대략 20nm의 두께를 가질 수 있다.
p형 도펀트는 활성층(21)의 우물층 및/또는 배리어층에 포함될 수 있다.
제5 반도체층(23)은 활성층(21) 상에 배치될 수 있다. 제5 반도체층(23)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제5 반도체층(23) 각각은 복수의 층으로 이루어진 초격자구조(superlattice structure)를 가질 수 있다. 예컨대, 제5 반도체층(23) 각각은 반복적으로 적층되는 AlGaN/GaN 구조를 포함할 수 있고, 이에 한정하지 않는다.
예컨대, 제5 반도체층(23)의 알루미늄 함량은 대략 15% 내지 대략 24%일 수 있다. 이러한 함량 범위에 의해 제1 캐리어의 차단성능이 향상되고 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입되는 주입 효율이 향상될 수 있다.
제5 반도체층(23)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 제5 반도체층(23)의 도핑 농도, 예컨대 제2 도펀트의 농도는 대략 5×1018cm-3 내지 대략 1×1020cm-3일 수 있다. 이러한 범위의 도핑 농도에 의해 동작전압이 개선되며 광출력이 향상될 수 있다.
도시되지 않았지만, 활성층(21)과 제5 반도체층(23) 사이에 제2 반도체층(25)에서 생성된 제2 캐리어의 주입을 용이하여 하여 주는 정공주입층이 더 배치될 수 있다. 예컨대, 정공주입층은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25)은 활성층(21) 또는 제5 반도체층(23) 상에 배치될 수 있다. 제2 반도체층(25)은 활성층(21)에 제2 캐리어를 제공하여 줄 수 있다.
제2 반도체층(25)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 반도체층(25)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP 및 AlGaInP로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25)은 대략 1㎛ 이하의 두께를 가질 수 있다.
제2 반도체층(25)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 제2 반도체층(25)의 도핑 농도, 예컨대 제2 도펀트의 농도는 대략 5×1018cm-3 내지 대략 5×1020cm-3일 수 있다. 이러한 범위의 도핑 농도에 의해 동작전압이 개선되며 광출력이 향상될 수 있다.
(제3 반도체층의 상세 구조)
도 2는 제3 반도체층을 상세히 도시한다.
도 2를 참조하면, 제3 반도체층(17)은 제1 내지 제3 쌍으로 구성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 제3 반도체층(17)은 3개의 쌍 이상도 가능하다.
제1 내지 제3 쌍 각각은 제1 서브반도체층(17a)과 제2 서브반도체층(17b)을 포함할 수 있다. 이에 따라, 제1 쌍의 제2 서브반도체층(17b)의 상면은 제2 쌍의 제1 서브반도체층(17a)의 하면과 접하고, 제2 쌍의 제2 서브반도체층(17b)의 상면은 제3 쌍의 제1 서브반도체층(17a)의 하면과 접할 수 있다.
예컨대, 제1 쌍의 제1 서브반도체층(17a)의 하면은 제1 반도체층(15)의 상면과 접하고, 제3 쌍의 제2 서브반도체층(17b)의 상면은 제4 반도체층(19)의 하면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브반도체층(17a)은 GaN일 수 있다. 예컨대, 제2 서브반도체층(17b)은 InGaN일 수 있다. 즉, 제1 서브반도체층(17a)에는 In이 포함되고, 제2 서브반도체층(17b)은 In이 포함되지 않을 수 있다. 이에 따라, 제3 반도체층(17)에는 주기적으로, 예컨대 쌍 단위로 In이 포함될 수 있다.
제3 반도체층(17)은 상에 대략 830℃ 내지 대략 870℃의 온도에서 제1 반도체층(15) 상에 성장될 수 있다.
예컨대, MOCVD 장비의 챔버 내에 트리메틸갈륨(TMG) 가스와 질소(N2) 가스가 주입되고 있는 상태에서 In이 주기적으로 주입되도록 함으로써, 제1 내지 제3 쌍 각각의 제1 서브반도체층(17a) 및 제2 서브반도체층(17b)이 성장될 수 있다. In이 주입되지 않는 경우 TMG 가스와 질소 가스에 의해 GaN를 포함하는 제1 서브반도체층(17a)이 성장되고, In이 주입되는 경우 TMG 가스 및 질소 가스에 In이 혼합되어 InGaN을 포함하는 제2 서브반도체층(17b)이 성장될 수 있다.
예컨대, 제1 서브반도체층(17a)의 두께(T1)는 대략 15nm 내지 대략 40nm일 수 있다. 예컨대, 제2 서브반도체층(17b)의 두께(T2)는 대략 2nm 내지 대략 5nm일 수 있다.
제2 서브반도체층(17b)의 두께와 제1 서브반도체층(17a)의 두께의 비율은 대략 1:3 내지 대략 1:8일 수 있다. 이러한 범위에서, 제3 반도체층(17)의 수직 방향과 수평 방향으로의 성장 속도가 제어되어 브이피트와 같은 리세스(18)가 용이하게 형성될 수 있다.
리세스(18)의 최저점은 제1 쌍의 제1 서브반도체층(17a)의 하면과 일치될 수 있다.
예컨대, 법선을 기준으로 리세스(18)의 경사면의 기울기의 각도는 θ1일 수 있다. 리세스(18)의 경사면의 기울기의 각도(θ1)는 5° 내지 30°이상일 수 있다. 5° 이상의 기울기 각도에서 광도가 증가될 수 있다. 30° 이상의 기울기를 가지면 더욱 더 좋겠지만, 제3 반도체층(17)의 두께 대비 기울기의 각도(θ1)를 확장하는 데에는 한계가 있을 수 있다.
제2 서브반도체층(17b)의 두께와 제1 서브반도체층(17a)의 두께의 비율이 1:3 미만이거나 1:8을 초과하는 경우, 리세스(18)의 배치 밀도(density)나 리세스(18)의 경사면의 기울기가 달라져 반도체소자(10)의 광출력, 동작전압, ESD(Electro Static Discharge) 특성이 저하될 수 있다. 배치 밀도는 리세스(18)의 분포 확률일 수 있다.
도면에서 리세스(18)는 제1 쌍의 제2 서브반도체층(17b)에서 시작되는 것으로 도시되고 있지만, 리세스(18)의 시작 위치는 다양하게 변경 가능하다.
제3 반도체층(17)의 리세스(18)는 반도체소자(10)의 전기적 및 광학적 특성을 개선할 수 있다. 하지만, 리세스(18)가 과도하게 배치되는 경우 즉, 리세스(18) 배치 밀도가 과도한 경우, 반도체소자(10)의 전기적 및 광학적 특성 및 신뢰성이 저하될 수 있다. 따라서, 리세스(18)의 배치 밀도(density) 및 크기(size)를 제어함으로써, 반도체소자(10)의 광학적, 전기적 특성을 향상시키고 신뢰성도 확보할 수 있다.
도 2에 도시한 바와 같이, 리세스(18)의 폭(W1) 또는 사이즈는 제3 반도체층(17)의 하부에서 상부로 갈수록 커질 수 있다. 이러한 경우, 제3 쌍의 제2 서브반도체층(17b)의 최상부 영역에서 리세스(18)의 최대 폭(W1)이 얻어질 수 있다.
제1 반도체층(15)은 예컨대 대략 1000℃ 내지 1,100℃의 온도에서 성장될 수 있다. 이러한 경우, 제3 반도체층(17)은 제1 반도체층(15)의 온도보다 낮은 온도, 즉 대략 830℃ 내지 대략 870℃의 온도에서 성장될 수 있다. 또한, 제3 반도체층(17)의 각 쌍에 포함된 제1 및 제2 서브반도체층(17a, 17b)은 서로 상이한 두께로 성장될 수 있다. 아울러, 제3 반도체층(17)의 각 쌍의 제1 및 제2 서브반도체층(17a, 17b)에 In이 선택적으로 함유될 수 있다. 따라서, 온도 조절, 두께 조절 및 인듐 함량의 조절을 통해 제3 반도체층(17)의 제1 서브반도체층(17a)과 제2 서브반도체층(17b)이 주기적으로 성장됨에 따라, 브이피트와 같은 리세스(18)가 용이하게 그리고 정밀하게 형성될 수 있다.
(제5 반도체층의 상세 구조)
도 3은 제5 반도체층을 상세히 도시한다.
도 3을 참조하면, 제5 반도체층(23)은 제1 내지 제3 쌍으로 구성될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 내지 제3 쌍 각각은 제1 서브반도체층(23a)과 제2 서브반도체층(23b, 23c, 23d)을 포함할 수 있다. 이에 따라, 제1 쌍의 제2 서브반도체층(23b)의 상면은 제2 쌍의 제1 서브반도체층(23a)의 하면과 접하고, 제2 쌍의 제2 서브반도체층(23c)의 상면은 제3 쌍의 제1 서브반도체층(23a)의 하면과 접할 수 있다.
예컨대, 제1 쌍의 제1 서브반도체층(23a)의 하면은 활성층(21)의 상면과 접하고, 제3 쌍의 제2 서브반도체층(23d)의 상면은 제2 반도체층(25)의 하면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브반도체층(23a)은 GaN이고, 제2 서브반도체층(23b, 23c, 23d)은 AlGaN일 수 있다.
제1 쌍 내지 제3 쌍 각각의 제2 서브반도체층(23b, 23c, 23d)의 알루미늄 함량은 상이할 수 있다.
예컨대, 제1 쌍의 제2 서브반도체층(23b)은 AlxGa1-xN/GaN을 포함하고, 제2 쌍의 제2 서브반도체층(23c)은 AlyGa1-yN을 포함하며, 제3 쌍의 제2 서브반도체층(23d)은 AlzGa1-zN을 포함할 수 있다. 이러한 경우, x, y, z는 하기의 수학식 1과 수학식 2의 관계가 성립한다.
[수학식 1]
y=x-0.03
[수학식 2]
z=y-0.03
x는 0.21 내지 0.24일 수 있다.
예를 들어, x가 0.24인 경우, 제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 24%이고, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 21%일 수 있고, 제3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 18%일 수 있다.
예를 들어, x가 0.21인 경우, 제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 21%, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 18%, 3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 15%일 수 있다.
따라서, 제5 반도체층(23)의 제1 내지 제3 쌍 각각의 제2 서브반도체층(23b, 23c, 23d)의 알루미늄 함량은 대략 15% 내지 대략 24% 범위 내에서 조절될 수 있다. 이러한 함량 범위에 의해 제1 캐리어의 차단성능이 향상되고 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입되는 주입 효율이 향상될 수 있다.
알루미늄 함량에 따라 반도체소자(10)의 광도(Po)를 달라지는데, 이는 도 4에 나타내어진다.
도 4는 제5 반도체층의 알루미늄 함량에 따른 광도를 나타낸다.
도 4를 참조하면, 알루미늄 함량이 24%일 때 광도(Po)가 가장 높고, 알루미늄 함량이 24%를 기준으로 감소되거나 증가되는 경우 광도(Po)가 낮아지는 것을 확인할 수 있다.
제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 대략 21% 내지 24%이고, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 대략 18% 내지 대략 21%이며, 제3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 대략 15% 내지 대략 18%일 수 있다. 상술한 바와 같이, 제2 쌍 및 제3 쌍 각각의 제2 서브반도체층(23c, 23d)의 알루미늄 함량은 수학식 1과 수학식 2에 의해 결정될 수 있다.
알루미늄 함량이 21% 미만인 경우, 활성층(21)에서 제2 반도체층(25)로 제1 캐리어가 오버플로우(overflow)되어 누설 전류에 따른 광손실이 발생될 수 있다. 알루미늄 함량이 24%를 초과한 경우, 제2 반도체층(25)에서 주입되는 제2 캐리어가 활성층(21)으로 용이하게 주입되지 않아 동작전압이 상승될 수 있다.
한편, 활성층(21)에 형성된 리세스(22) 에 의해 딥홀 주입 효과가 나타날 수 있다.
도 5는 실시예에 따른 반도체소자에서의 딥홀 주입 모습을 도시한다.
도 5 및 도 7에 도시한 바와 같이, 활성층(21)은 리세스(22)를 가질 수 있다. 이러한 활성층(21)는 제3 반도체층(17)에 의해 형성된 리세스(18)에 대응되어 형성될 수 있다.
활성층(21) 상에 제5 반도체층(23) 및 제2 반도체층(25)이 순차적으로 배치될 수 있다.
제4 층(107) 내에 제2 반도체층(25)의 일부 영역이 배치될 수 있다. 즉, 리세스(21) 내에 제4 층(107) 및 제5 층(109)이 배치될 수 있다.
전기신호가 인가되는 경우, 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입될 수 있다. 제5 반도체층(23)은 상술한 바와 같이, 제1 반도체층(15)의 제1 캐리어가 활성층(21)을 경유하여 제2 반도체층(25)으로 이동되는 것을 차단하는 한편 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 용이하게 주입되도록 할 수 있다.
제2 반도체층(25)의 제2 캐리어는 제2 반도체층(25)으로부터 활성층(21)으로 주입될 수 있다.
아울러, 리세스(22)에 배치된 제4 층(107)에서도 제2 캐리어가 생성될 수 있다. 리세스(22)에 배치된 제4 층(107) 에서 생성된 제2 캐리어 또한 제4 층(107)의 경사면을 통해 활성층(21)으로 주입될 수 있다.
상술한 바와 같이, 제1 캐리어의 이동도는 제2 캐리어의 이동도보다 매우 빠르므로, 동일 시간 내에 활성층(21)에 제2 캐리어보다 제1 캐리어가 더 많이 주입될 수 있다. 이러한 경우, 제2 캐리어에 대응되는 제1 캐리어만이 재결합에 의해 광 생성에 기여하므로, 많은 제1 캐리어는 재결합을 위해 제2 반도체층(25)에서 주입되는 제2 캐리어를 기다려야 한다.
하지만, 실시예는 제2 반도체층(25)의 제2 캐리어가 수직 방향을 따서 활성층(21)으로 주입될 뿐만 아니라 제4 층(107)의 경사면을 통해서도 활성층(21)으로 주입되므로, 보다 많은 제2 캐리어들이 활성층(21)으로 주입될 수 있다.
따라서, 활성층(21)에 보다 많은 제2 캐리어가 주입되어 동일 시간 내에 제1 캐리어와 제2 캐리어의 재결합율이 증가됨으로써, 광 효율이 향상되고 광도가 증가될 수 있다.
통상 브이피트와 같은 리세스는 사이즈가 매우 작아 해당 반도체소자에 리세스 존재하는지 여부를 확인하기가 어렵다.
실시예는 제2 반도체층(25)의 도펀트의 농도 변화를 통해 리세스를 용이하게 확인할 수 있을 뿐만 아니라 그 리세스의 사이즈나 깊이도 확인할 수 있다.
도 6 내지 도 8을 참고하여 리세스 확인 방법을 상세히 설명한다.
도 6 내지 도 8에 도시한 바와 같이, 상술한 바와 같이 제조된 반도체소자(10)에 대해 이차이온분석장치를 이용한 이온 검출 방법에 의해 각 레이어의 함유량이나 도핑농도가 검출될 수 있다.
도 6은 각 레이어, 즉 제3 반도체층, 제4 반도체층(19), 활성층(21) 및 제5 반도체층(23)이 리세스를 갖지 않았을 때의 제2 캐리어 프로파일(profile)을 도시한다.
도 7은 각 레이어가 리세스를 가질 때의 제2 캐리어 프로파일을 도시하고, 도 8은 리세스가 과하게 형성되었을 때의 제2 캐리어 프로파일을 도시한다. 제2 캐리어 프로파일에서 제2 캐리어로는 마그네슘이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 제2 캐리어로는 제2 반도체층(25)에 도핑되는 다른 p형 도펀트가 동일하게 적용될 수 있다.
상술한 바와 같이, 제5 반도체층(23)과 제2 반도체층(25) 각각은 마그네슘과 같은 p형 도펀트를 포함할 수 있다.
이러한 경우, 도 6에 도시한 바와 같이, 제2 도펀트의 농도는 제5 반도체층(23)과 제2 반도체층(25)에서 유의미한 값을 가지지만, 제2 반도체층(25) 아래의 레이어, 즉 활성층(21), 제4 반도체층(19) 등에 존재하지 않게 된다.
특히, 제3 반도체층(17)에 의해 리세스(18)가 형성되지 않는 경우 제3 반도체층(17) 상에 배치되는 제4 반도체층(19), 활성층(21) 및 제5 반도체층(23)에도 리세스가 형성되지 않을 수 있다. 이러한 경우, 이차이온분석장치를 이용하여 측정을 하는 경우, 제2 도펀트의 농도가 제2 반도체층(25) 아래에 배치되는 활성층(21), 제4 반도체층(19) 등에 존재하지 않게 된다.
따라서, 이차이온분석장치를 이용하여 반도체소자(10)의 어떠한 레이어에도 리세스가 형성되지 않음을 용이하게 확인할 수 있다.
이에 반해, 도 7에 도시한 바와 같이, 제4 층(107) 내에 배치된 제2 반도체층(25), 즉 제4 층(107)에서 제2 도펀트의 농도가 검출될 수 있다.
도 1에 도시한 바와 같이, 활성층(21)의 상면으로부터 내부로 움푹 들어간 리세스(22)가 형성되어 그 리세스(22) 내에 제2 반도체층(25)이 배치되므로, 활성층(21)과 제4 층(107) 내의 제2 반도체층(25)은 동일 선상에 위치될 수 있다.
따라서, 동일 선상에 위치되는 활성층(21)과 제4 층(107)에서 리세스(22) 내에 배치된 제4 층(107)에서는 제2 도펀트의 농도가 검출되지만, 리세스(22) 내를 제외한 활성층(21)의 나머지 영역에는 마그네슘이 존재하지 않는다.
도 7에 도시한 바와 같이, 제4 층(107) 내에서 검출된 제2 도펀트의 농도는 활성층(21)의 두께 방향, 즉 수직 방향을 따라 감소될 수 있다. 다시 말해, 제4 층(107) 내의 제2 도펀트의 농도는 활성층(21)의 상측에서 하측으로 갈수록 감소될 수 있다. 즉, 리세스(22) 내의 제4 층(107)의 제2 도펀트의 농도는 활성층(21)의 상측에서 하측으로 갈수록 감소될 수 있다.
제4 층(107) 내의 제2 도펀트의 농도는 기울기를 가질 수 있다. 제2 도펀트의 농도의 기울기는 제4 층(107)의 형상에 따라 달라질 수 있다. 즉, 제2 도펀트의 농도의 기울기는 리세스(22)의 사이즈(또는 면적)나 깊이 및/또는 그 리세스(22)에 배치된 제4 층(107)의 사이즈나 깊이에 따라 달라질 수 있다.
예컨대, 제2 도펀트의 농도의 기울기는 제4 층(107)의 깊이가 동일한 경우, 활성층(21)의 두께 방향을 따라 제4 층(107)의 사이즈가 작아질수록 기울기가 감소될 수 있다.
도 9는 리세스(22)의 최상측 영역, 즉 제4 층(107)의 최상측 영역의 사이즈에 따른 제2 도펀트의 농도의 기울기를 도시한다. 도 9a에서 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X1이고 도 9b에서 제4 층(107)의 최상측 영역(Ts)의 사이즈는 X2이며, X2가 X1보다 크다. 사이즈는 리세스(22)에 배치되는 제4층(107)의 최상측 영역(Ts)의 면적일 수 있다.
제4 층(107)의 최상측 영역(Ts)은 활성층(21)의 마지막 우물층(last well)과 동일 선상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다. 활성층(21)의 마지막 우물층은 제5 반도체층(23) 또는 제5 반도체층(23)이 생략된 경우 제2 반도체층(25)에 인접할 수 있다.
도 9a에 도시한 바와 같이, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X1인 경우, 제4 층(107)의 최상측 영역(Ts)에서 검출된 제2 도펀트의 농도가 A1이고, 제4 층(107)의 최상측 영역(Ts)로부터 제2 도펀트의 농도가 감소되어 제4 층(107)의 최하측 영역(Te)에서는 제2 도펀트의 농도가 0이 될 수 있다. 최상측 영역과 최하측 영역 사이는 제4 층(107)의 깊이이며, 제4 층(107)의 최하측 영역(Te)은 제4 층(107)의 저점일 수 있다. 따라서, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X1일 때의 기울기는 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
s1=A1/(Ts-Te)
도 9b에 도시한 바와 같이, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X2인 경우, 제4 층(107)의 최상측 영역(Ts)에서 검출된 제2 도펀트의 농도가 A2이고, 제4 층(107)의 최상측 영역(Ts)로부터 제2 도펀트의 농도가 감소되어 제4 층(107)의 최하측 영역(Te)에서 검출된 제2 도펀트의 농도는 0이 될 수 있다. 따라서, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X2일 때의 기울기는 수학식 4와 같이 나타낼 수 있다.
[수학식 4]
s2=A2/(Ts-Te)
수학식 3과 수학식 4로부터 제2 도펀트의 농도의 기울기는 제4 층(107)의 최상측 영역(Ts)에서의 사이즈에 따라 결정될 수 있다.
제4 층(107)의 깊이가 동일한 경우, 리세스(22)의 최상측 영역(Ts)의 사이즈가 클수록 제4 층(107)에서 검출된 제2 도펀트의 농도의 기울기는 증가될 수 있다. 즉, 제2 기울기(s2)가 제1 기울기(s1)보다 클 수 있다.
이는 제4 층(107)의 최상측 영역(Ts)의 사이즈가 커질수록 그 사이즈 내에 검출되는 제2 도펀트의 농도 또한 증가되기 때문이다.
아울러, 제2 도펀트의 농도의 기울기는 제4 층(107)의 최상측 영역(Ts)의 사이즈가 동일한 경우, 제4 층(107)의 깊이에 따라 달라질 수 있다.
예컨대, 제2 도펀트의 농도의 기울기는 활성층(21)의 두께 방향을 따라 제4 층(107)의 깊이가 작을수록 기울기가 커질 수 있다.
도 10은 활성층의 리세스의 깊이에 따른 제2 도펀트의 농도의 기울기를 도시한다. 도 10a에서 제4 층(107)의 깊이가 (Ts-Te1)이고 도 9b에서 제4 층(107)의 깊이가 (Ts-Te2)이며, (Ts-Te2)가 (Ts-Te1)보다 크다.
도 10a에 도시한 바와 같이, 제4 층(107)의 깊이가 (Ts-Te1)인 경우, 제4 층(107)의 최상측 영역(Ts)으로부터 제4 층(107)의 최하측 영역(Te1) 사이에서 제2 도펀트의 농도가 A로부터 0으로 줄어들 수 있다. 제4 층(107)의 최상측 영역(Ts)으로부터 제4 층(107)의 최하측 영역(Te1) 사이는 제1 깊이(Ts-Te1)가 될 수 있다. 제1 깊이(Ts-Te1)일 때의 기울기는 수학식 5와 같이 나타낼 수 있다.
[수학식 5]
s1=A/(Ts-Te1)
도 10b에 도시한 바와 같이, 제4 층(107)의 깊이가 (Ts-Te2)인 경우, 제4 층(107)의 최상측 영역(Ts)으로부터 제4 층(107)의 최하측 영역(Te2) 사이에서 제2 도펀트의 농도가 A로부터 0으로 줄어들 수 있다. 제4 층(107)의 최상측 영역(Ts)으로부터 제4 층(107)의 최하측 영역(Te2) 사이는 제2 깊이(Ts-Te2)가 될 수 있다. 제2 깊이(Ts-Te2)일 때의 기울기는 수학식 6과 같이 나타낼 수 있다.
[수학식 6]
s2=A/(Ts-Te2)
수학식 5와 수학식 6으로부터 제2 도펀트의 농도의 기울기는 제4 층(107)의 최상측 영역(Ts)과 제4 층(107)의 최하측 영역(Te) 사이의 깊이에 따라 결정될 수 있다.
제4 층(107)의 최상측 영역(Ts)의 사이즈가 동일한 경우, 제4 층(107)의 최상측 영역(Ts)과 제4 층(107)의 최하측 영역(Te) 사이의 깊이가 얕을수록 제4 층(107)에서 검출된 제2 도펀트의 농도의 기울기는 증가될 수 있다. 즉, 제1 기울기(s1)이 제2 기울기(s2)보다 클 수 있다.
실시예에서, 제4 층(107)의 최상측 영역(Ts)에서의 제2 도펀트의 농도는 5×1017cm-3 내지 1×1019cm-3 일 수 있다. 구체적으로, 제4 층(107)의 최상측 영역(Ts)에서의 제2 도펀트의 농도는 1×1018cm-3 일 수 있다. 최상측 영역(Ts)에서의 제2 도펀트의 농도는 5×1017cm-3가 이상인 경우, 제2 캐리어의 생성량이 증가되어 활성층(21)의 발광효율이 향상될 수 있다. 최상측 영역(Ts)에서의 제2 도펀트의 농도가 1×1019cm-3이하인 경우, 제2 캐리어의 생성량이 증가되어 활성층(210의 발광효율이 향상될 수 있다.
실시예에서, 제4 층(107)의 최하측 영역(Te)에서는 제2 도펀트의 농도가 없지만, 제4 층(107)의 최하측 영역(Te) 인접한 영역에서는 예컨대, 2×1017cm-3일 수 있다.
제4 층(107)의 최상측 영역(Ts)은 제5 반도체층(23) 또는 제5 반도체층(23)이 생략된 경우, 제2 반도체층(25)에 인접하는 활성층(21)의 마지막 우물층(last well)과 동일 선상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다.
제4 층(107)의 최하측 영역(Te)은 제4 반도체층(19) 또는 제4 반도체층(19)이 생략된 경우, 제2 반도체층(25)에 인접한 활성층(21)의 하면보다 위에 위치될 수 있지만, 이에 대해서는 한정하지 않는다.
이와 같이, 제4 층(107)의 최저점, 즉 제4 층(107)의 최하측 영역(Te)이 적어도 활성층(21)의 하면보다 위에 위치되기 위해 다음과 같은 조건을 만족할 수 있다.
제1 조건으로서, 제4 층(107)의 최상측 영역(Ts)과 최하측 영역 간의 깊이는 적어도 활성층(21)의 두께보다 작을 수 있다. 즉, 제4 층(107)의 최상측 영역(Ts)과 최하측 영역 간의 깊이는 120nm 이하가 될 수 있다.
제2 조건으로서, 제4 층(107)의 배치 밀도는 8×1017cm-3 내지 4×1018cm-3 일 수 있다. 제4 층(107)의 배치 밀도가 8×1017cm-3이하인 경우, 제4 층(107)의 깊이가 너무 좁아 딥홀 주입 효과가 제대로 구현될 수 없다. 제4 층(107)의 배치 밀도가 4×1018cm-3이상인 경우, 제4 층(107) 깊이가 활성층(21)보다 아래에 위치된 제4 반도체층(19)이나 그 아래의 제3 반도체층(17)까지 도달하여 제4 층(107) 내의 제2 반도체층(25)과 제1 반도체층(15)과 너무 가까워 전기적인 쇼트가 발생될 수 있다.
제3 조건으로서, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 대략 200nm 내지 대략 400nm일 수 있다. 제4 층(107)의 최상측 영역(Ts)의 사이즈가 대략 200nm 이하인 경우 딥홀 주입 효과가 제대로 구현될 수 없다. 제4 층(107)의 최상측 영역(Ts)의 사이즈가 대략 400nm 이상인 경우 활성층(21)의 실질적인 발광 면적이 감소되어 발광 효율이 저하될 수 있다.
따라서, 이상과 같이 3가지 조건이 만족될 때, 제4 층(107)의 최저점, 즉 제4 층(107)의 최하측 영역(Te)이 적어도 활성층(21)의 하면보다 위에 위치될 수 있다. 아울러, 제4 층(107)의 최하측 영역(Te)이 적어도 활성층(21)의 하면보다 위에 위치하기 위해서는 도 7에 도시한 바와 같이 제2 캐리어 프로파일을 가져야 한다. 즉, 제2 도펀트의 농도가 활성층(21)과 동일 선상에 위치된 제4 층(107) 내에서 감소되고 활성층(21)의 하부 영역에 대응되는 리세스(22) 내의 제5층(109)에서는 검출되지 않아야 한다.
한편, 제4 층(107)의 배치 밀도가 과하거나 제4 층(107)의 깊이가 깊은 경우, 도 8에 도시한 바와 같이, 제4 층(107) 내에 배치된 제2 반도체층(25)에서 제2 도펀트의 농도가 활성층(21) 및 제4 반도체층(19)을 경유하여 제3 반도체층(17)과 동일 선상의 제4 층(107) 내에서 검출될 수 있다. 이러한 경우, 제4 층(107)의 최하측 영역(Te), 즉 최저점이 제3 반도체층(17)의 상면보다 아래에 위치될 수 있다. 제4 층(107)의 깊이가 깊은 것은 제4 층(107)의 최상측 영역(Ts)의 사이즈가 커지는 것과 관련될 수 있다. 즉, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 커질수록 제4 층(107)의 깊이가 깊어질 수 있다.
상술한 바와 같이, 제4 층(107)의 배치 밀도가 4×1018cm-3이상이거나 제4 층(107)의 최상측 영역(Ts)의 사이즈가 400nm 이상인 경우, 제4 층(107)의 최저점이 제3 반도체층(17)의 상면보다 아래에 위치될 수 있다.
제4 층(107)의 최저점이 제3 반도체층(17)의 상면보다 아래에 위치될 수 있다. 구체적으로, 제4 층(107)의 최저점은 제3 반도체층(17)의 리세스(18)의 최저점과 일치할 수 있다. 제4 층(107)의 최저점은 제3 반도체층(17)의 리세스(18)의 최저점과 제3 반도체층(17)의 상면 사이에 위치될 수 있다.
실시예는 제3 반도체층(17)에 의해 형성된 리세스(18)에 기인하여 활성층(21)에 리세스(22)가 형성되도록 하여, 제4 층(107)에 배치된 제2 반도체층(25)의 딥홀 주입 효과를 구현하여 광출력 및 동작전압을 개선할 수 있다.
실시예는 이온분석장치를 이용한 제2 도펀트의 농도의 변화를 토대로 활성층(21)에 형성된 리세스(22)의 형상을 용이하게 파악할 수 있다.
실시예는 이온분석장치를 이용하여 활성층(21)에 형성된 리세스(22)의 형상을 파악하는 과정을 지속함으로써 최적의 리세스 구조, 예컨대 활성층(21)의 리세스의 최저점이 활성층(21)의 하면보다 위에 위치되는 구조에 의해 딥홀 주입 효과를 극대화하는 동시에 활성층(21)의 광 추출을 극대화하여 광 효율 향상을 도모하여 광출력 및 동작전압을 개선할 수 있다.
(수평형 반도체소자)
도 11은 수평형 반도체소자를 도시한다.
수평형 반도체소자는 도 1에 도시된 제1 실시예에 따른 반도체소자에 대한 후속 공정이 추가되어 제조될 수 있다.
도 11을 참조하면, 도 1에 도시된 제1 실시예에 따른 반도체소자가 마련되는 경우, 메사 에칭(mesa etching)이 수행되어 반도체구조물의 일부 영역이 제거될 수 있다. 즉, 메사 에칭에 의해 제2 반도체층(25), 제5 반도체층(23), 활성층(21), 제4 반도체층(19), 제3 반도체층(17) 및 제1 반도체층(15) 각각의 가장자리 영역이 제거될 수 있다. 제1 반도체층(15)은 그 상부 일부가 제거되고 하부 일부는 제거되지 않을 수 있다.
이어서, 메사에칭으로 식각된 제1 반도체층(15) 상에 제1 전극(27)이 배치되고, 제2 반도체층(25) 상에 제2 전극(29)이 배치될 수 있다. 제1 전극(27) 및 제2 전극(29)은 도전성이 우수한 금속 물질로 형성될 수 있다. 제1 전극(27) 및 제2 전극(29) 각각은 적어도 하나 이상의 층을 포함할 수 있다.
제1 전극(27)의 상면은 반도체구조물의 활성층(21)보다 낮게 위치되도록 배치됨으로써, 반도체구조물의 활성층(21)에서 생성되는 광이 활성층(21)의 측면으로 발광될 때 제1 전극(27)에 의해 반사되지 않게 될 수 있다.
이와 달이, 제1 전극(27)의 상면은 반도체구조물의 활성층(21)보다 높게 위치되도록 배치됨으로써, 반도체구조물의 활성층(21)에서 생성되는 광이 활성층(21)의 측면에서 발광될 때, 제1 전극(27)의 측면에 의해 반사될 수 있다.
도시되지 않았지만, 제2 반도체층(25) 상에 투명전극층이 형성될 수 있다. 투명전극층은 스퍼터(sputter) 장비를 이용하여 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25) 상에 투명전극층이 형성되는 경우, 제2 전극(29)은 투명전극층 상에 배치될 수 있다.
투명전극층은 투명한 도전 물질을 포함할 수 있다. 투명전극층은 제2 반도체층(25)과의 오믹 특성이 우수하고 전류 스프레딩 특성이 우수한 물질로 형성될 수 있다. 예컨대, 투명전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
투명전극층이 제2 반도체층(25) 상에 배치된 후 메사 에칭이 수행되거나 메사 에칭이 수행된 후 투명전극층이 제2 반도체층(25) 상에 배치될 수 있다.
제2 전극(29)은 투명전극층이 제2 반도체층(25) 상에 배치된 후 투명전극층 상에 배치되거나 투명전극층이 제2 반도체층(25) 상에 배치되고 메사 에칭이 수행된 후 투명전극층 상에 배치될 수 있다.
도시되지 않았지만, 도 11에 도시된 수평형 반도체소자가 180도 뒤집혀 반도체소자 패키지에 채택되는 경우, 플립형 반도체소자로 사용될 수 있다. 이러한 경우, 제2 반도체층(25) 상에 반사전극층이 추가적으로 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
실시예2
도 7은 각 레이어가 리세스를 가질 때의 제2 캐리어 프로파일을 도시한다. 도 7은 반도체소자의 각 레이어의 성분을 검출하는 이차 이온 질량 분석법(이하, 심스(SIMS: Secondary Ion Mass Spectroscopy)라 함) 데이터를 도시한다. 심스(SIMS)는 반도체 구조물에 1차 이온을 조사하여, 상기 1차 이온에 의해 산란되어 방출되는 반도체 구조물을 구성하는 2차 이온을 검출하는 방법이며, 비행 시간형 심스와 다이나믹 심스 등의 방법이 있을 수 있다.
제2 실시예는 반도체소자의 각 레이어의 함유량과 도핑농도에 관한 것이다. 심스(SIMS) 데이터를 이용하여, 반도체소자의 각 레이어가 포함하는 2차 이온 강도 및/또는 도핑농도가 검출될 수 있다. 심스(SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.
심스(SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하고 방출되는 2차 이온의 개수를 카운팅하여 분석할 수 있다. 이때, 1차 이온은 O2+, Cs+ Bi+등에서 선택될 수 있고, 가속 전압은 20 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1 pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 20nm×20nm일 수 있다. 다만, 이에 한정하지 않고 시료를 측정하기 위한 조건은 시료의 성분에 따라 달라질 수 있다.
즉, 심스 데이터를 이용하여, 반도체소자의 각 레이어가 포함하는 2차 이온 강도 및/또는 도핑농도가 검출될 수 있다. 즉, 1차 이온을 도 1에 도시된 제1 도전형 반도체층, 활성층(21), 및 제2 도전형 반도체층에 조사하였을 때, 제1 도전형 반도체층, 활성층(21) 및 제2 도전형 반도체층에 포함된 In 이온 강도, Si 농도, 및 Mg 농도가 2차 이온으로 방출될 수 있다.
심스(SIMS) 데이터는 발광구조물의 표면(깊이가 0인 지점)에서 내부 방향을 따라 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다.
또한, SIMS 분석에 의한 결과는 물질의 2차 이온 강도 또는 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 0.9배 이상 내지 1.1배 이내에 발생하는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.9배 이상 내지 1.1배 이내의 노이즈를 포함하여 지칭할 수 있다.
도 7에 도시된 심스(SIMS) 데이터를 바탕으로 2차 이온의 상대적인 강도 및/또는 도펀트의 농도를 이용하여 각 지점(① 내지 ⑦))과 각 구간(S1 내지 S6)의 영역에 대응되는 레이어가 용이하게 파악될 수 있다. 이차이온분석시에 이차 이온 강도의 세기는 로그 스케일(log scale)일 수 있다. 다만, 이에 한정하지 않고 이차 이온 강도의 세기는 리니어 스케일(linear scale)일 수 있다. 이차 이온 강도는 1차 이온이 발광구조물에 조사된 후 발광구조물에서 2차 이온으로 방출되는 2차 이온 강도를 의미할 수 있다. 2차 이온은 In, Al, Ga, N, As, P 중 적어도 하나 이상을 포함할 수 있다. 본 실시 예에서는 In 이온의 상대적인 강도로 설명하지만, 이에 한정하지 않고 다른 물질을 포함할 수 있다.
제2 실시예에서는 그래프에 보여지는 In 이온 강도 및 제1 및 제2 도펀트를 이용하여 용이하게 복수의 레이어를 용이하게 파악할 수 있다. 예컨대, In 이온 강도 및 제1 및 제2 도펀트를 이용하여 제1 내지 제7 지점(① 내지 ⑦)이 정의되고, 이와 같이 정의된 제1 내지 제7 지점(① 내지 ⑦)을 이용하여 각 레이어가 파악될 수 있다. 이하의 설명에서, 제1 도펀트는 실리콘(Si)이고, 제2 도펀트는 마그네슘(Mg)일 수 있다.
도 7에서 반도체 구조물 내에서 In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 영역은 복수의 변곡점을 가질 수 있다. 구체적으로 복수의 변곡점은 기판 방향에 따라 In 이온 강도가 작아지는 영역과 반도체 구조물의 표면 방향에 따라 In 이온 강도가 커지는 영역 사이의 변곡점을 가질 수 있다. 상기 변곡점은 반도체 구조물의 표면 방향 또는 기판 방향에 대한 In 이온 강도의 최소값 또는 최대값일 수 있다. 반도체 구조물 내에서 In 이온 강도가 가장 높은 피크는 최대값일 수 있고, In 이온 강도가 가장 높은 피크를 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 영역에서 가장 낮은 변곡점은 최소값일 수 있다.
복수의 변곡점 중에서 In 이온 강도가 가장 낮은 피크와 동일한 In 이온 강도를 가지며, 표면 방향으로 가장 인접한 제1 지점(①)이 정의될 수 있다. 아울러, In 이온 강도가 가장 낮은 피크와 동일한 In 이온 강도를 가지며, 기판 방향으로 가장 인접한 제2 지점(②), 두번째로 인접한 제3 지점(③) 및 세번째로 인접한 제4 지점(④)이 정의될 수 있다.
제1 지점(①)과 제2 지점(②) 사이의 영역은 제1 구간(S1)으로 정의되고, 예컨대 광을 생성하는 활성층일 수 있다. 제2 지점(②)과 제3 지점(③) 사이의 영역은 제2 구간(S2)로 정의되고, 예컨대 캐리어 주입을 용이하게 하여 주는 캐리어 주입층일 수 있다. 제3 지점(③)과 제4 지점(④) 사이의 영역은 제3 구간(S3)으로 정의되고, 예컨대 초격자층, 전류확산층 또는 응력완화층일 수 있다. 여기서, 캐리어는 전자일 수 있다.
도 7에서 제1 도펀트의 농도가 가장 높은 피크의 지점을 기준으로 0.1배 내지 0.2배의 제1 도펀트의 농도를 갖는 영역에서 가장 높은 제1 도펀트의 농도와 동일한 농도를 가지며, 기판 방향으로 가장 인접한 제5 지점(⑤)이 정의될 수 있다.
제4 지점(④)과 제5 지점(⑤) 사이의 영역은 제 4 구간(S4)로 정의되고, 예컨대 중간 온도(MT: middle temperature)층일 수 있다. 상술한 바와 같이, 중간 온도란 중간 온도층을 성장시키기 위한 온도일 수 있다. 중간 온도층은 온도의 조절, 인듐(In) 함량의 조절 그리고 중간온도층 내의 각 서브반도체층의 두께 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 복수의 리세스가 형성될 수 있다. 예시적으로 리세스의 측면은 브이피트(V-pit)의 형상을 가질 수 있다. 중간온도층이 리세스가 형성되는 경우, 그 리세스에 대응되어 초격자층, 캐리어 주입층 및 활성층 또한 리세스가 형성될 수 있다.
한편, 제2 도펀트의 농도는 복수의 변곡점(V11, V12, V13)를 가질 수 있다. 복수의 변곡점(V11, V12, V13)은 제1 지점(①)으로부터 반도체 구조물의 표면 방향을 따라 위치될 수 있다. 제2 변곡점(V12)는 제1 변곡점(V11)보다 낮고, 제3 변곡점(V13)은 제1 및 제2 변곡점(V11, V12)보다 낮을 수 있다. 이러한 경우, 제2 도펀트의 농도가 가장 높고 반도체 구조물의 표면 방향을 따라 제1 지점(①)으로부터 가장 인접한 제1 변곡점(V11)이 제6 지점(⑥)으로 정의될 수 있다. 이러한 경우, 제1 지점(①)과 제6 지점(⑥) 사이의 영역은 제5 구간(S5)로 정의되고, 예컨대 캐리어 주입층일 수 있다. 여기서, 캐리어는 전자일 수 있다. 제2 도펀트의 농도가 제1 변곡점(V11)보다 낮고 제3 변곡점(V13)보다 높고 반도체 구조물의 표면 방향을 따라 제6 지점(⑥에 인접한 제2 변곡점(V12)이 제7 지점(⑦)으로 정의될 수 있다. 제6 지점(⑥)과 제7 지점(⑦) 사이의 영역은 제6 구간(S6)으로 정의되고, 예컨대 캐리어 주입층일 수 있다. 여기서, 캐리어는 정공일 수 있다.
제1 내지 제7 지점(① 내지 ⑦)은 지정되는 순서에 따라 결정되므로, 지정되는 순서가 달라질 수 있다.
한편, 제3 변곡점(13)의 위치와 제1 지점(①)의 위치는 동일할 수 있다. 즉, 제3 변곡점(13) 및 제1 지점(①)은 동일 면 상에 위치될 수 있다.
이하에서는 각 지점(① 내지 ⑦)과 이들 지점(① 내지 ⑦) 사이의 구간(S1 내지 S6)에 대해 상세히 설명한다.
제1 지점(①)과 제2 지점(②) 사이의 영역에 복수의 피크(P11, P12)와 밸리(P21, P22)가 배치될 수 있다. 제1 밸리(P21)는 제1 피크(P11) 사이에 교대로 위치될 수 있다. 제2 밸리(P22)는 제2 피크(P12) 사이에 교대로 위치될 수 있다. 아울러, 복수의 제2 피크(P12)와 복수의 제2 밸리(P22)가 교대로 위치될 수 있다. 제2 피크(P12)의 In 이온 강도는 제1 피크(P11)의 In 이온 강도보다 낮고, 제2 밸리(P22)의 In 이온 강도는 제1 밸리(P21)의 In 이온 강도보다 낮을 수 있다. 제3 밸리(P23)의 In 이온 강도는 제1 및 제2 밸리(P21, P22) 각각의 In 이온 강도보다 낮을 수 있다. 제1 피크(P11)의 In 이온 강도와 제2 피크(P12)의 In 이온 강도의 차이(D11)는 제1 밸리(P21)의 In 이온 강도와 제2 밸리(P22)의 In 이온 강도의 차이(D21)보다 작을 수 있다. 제1 피크(P11)의 In 이온 강도와 제2 피크(P12)의 In 이온 강도의 차이(D11)는 제1 밸리(P21)의 In 이온 강도와 제2 밸리(P22)의 In 이온 강도의 차이(D21)와 동일할 수도 있다.
제1 지점(①)과 제2 지점(②) 사이의 영역에 In 이온 강도가 가장 높은 피크가 위치될 수 있다. In 이온 강도가 가장 높은 피크는 복수의 제1 피크(P11) 중 하나 일 수 있다. 제2 피크(P11)는 In 이온 농도가 가장 높은 피크의 지점을 기준으로 0.93배 내지 0.05배일 수 있다. 제1 밸리(P21)는 In 이온 농도가 가장 높은 피크의 지점을 기준으로 0.9배 내지 0.93배일 수 있다. 제2 밸리(P22)는 In 이온 농도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배일 수 있다. 제1 지점(①)과 제2 지점(②) 사이의 영역은 활성층일 수 있다. 또한, 활성층은 상술한 실시예 1의 활성층에 대응될 수 있으나, 반드시 이에 한정하지는 않는다. 복수의 피크(P11, P12)와 밸리(P21, P22)가 포함하는 In 이온 강도가 가장 높은 피크는 우물층에 대응될 수 있다. 피크(P11)의 In 이온 강도를 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 장벽층을 가질 때, 반도체소자의 발광효율이 향상될 수 있다.
제2 지점(②)과 제3 지점(③) 사이의 영역에 제1 도펀트의 농도가 피크를 가질 수 있다. 제1 도펀트의 농도의 피크는 제1 도펀트의 가장 높은 피크의 지점을 기준으로 0.2배 내지 0.35배일 수 있다. 제2 지점(②)과 제3 지점(③) 사이의 영역에 In 이온 강도에 대한 밸리가 위치될 수 있다. In 이온 강도에 대한 밸리의 In 이온 강도와 제1 구간(S1)의 밸리(P22)의 In 이온 강도의 차이(D22)는 제1 구간(S1)의 밸리(P21)의 In 이온 강도와 밸리(P22)의 In 이온 강도의 차이(D21)보다 클 수 있다. 예컨대, In 이온 강도에 대한 밸리의 In 이온 강도와 제1 구간(S1)의 밸리(P22)의 In 이온 강도의 차이(D22)는 제1 구간(S1)의 밸리(P21)의 In 이온 강도와 밸리(P22)의 In 이온 강도의 차이(D21)보다 1배 내지 5배 클 수 있지만, 이에 대해서는 한정하지 않는다.
제3 지점(③)과 제4 지점(④) 사이의 영역에 In 이온 강도에 대한 적어도 하나 이상의 피크가 배치될 수 있다. In 이온 강도에 대한 적어도 하나 이상의 피크는 In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.7배 내지 0.85배일 수 있다.
제4 지점(④)과 제5 지점(⑤) 사이의 영역에 In 이온 강도에 대한 복수의 피크와 밸리가 배치될 수 있다. In 이온 강도에 대한 피크는 In 이온 농도가 가장 높은 피크의 지점을 기준으로 0.5배 내지 0.7배일 수 있다. In 이온 강도에 대한 밸리는 In 이온 강도에 대한 복수의 피크 사이에서 가장 낮은 피크일 수 있다.
제6 지점(⑥)은 제2 도펀트의 농도에 대한 제1 변곡점(V11)을 가질 수 있다. 제7 지점(⑦)은 제2 도펀트의 농도에 대한 제2 변곡점(V12)를 가질 수 있다. 제1 지점(①)은 제2 도펀트에 대한 제3 변곡점(V13)를 가질 수 있다. 즉, 제3 변곡점(V13)은 제1 지점(①)과 동일한 지점에 위치될 수 있다. 아울러, 제1 지점(①)과 제2 지점(②) 사이의 영역 중 특정 영역에 제4 변곡점(V14)를 가질 수 있다.
제1 변곡점(V11)의 제2 도펀트의 농도가 가장 높을 수 있다. 제2 변곡점(V12)은 제1 변곡점(V11)보다 낮고, 제3 변곡점(V13)은 제2 변곡점(V12)보다 낮으며, 제4 변곡점(V14)은 제3 변곡점(V13)보다 낮을 수 있다.
제1 변곡점(V11)의 제2 도펀트의 농도는 반도체구조물의 표면 방향을 따라 제1 변곡점(V11)으로부터 제2 변곡점(V12)까지 감소될 수 있다. 제1 변곡점(V11)과 제2 변곡점(V12) 사이에서의 제2 도펀트의 농도가 감소되는 기울기는 제1 기울기(G11)로 정의될 수 있다. 제1 변곡점(V11)의 제2 도펀트의 농도는 기판(11) 방향을 따라 제1 변곡점(V11)으로부터 제3 변곡점(V13)까지 감소될 수 있다. 제1 변곡점(V11)과 제3 변곡점(V13) 사이에서의 제2 도펀트의 농도가 감소되는 기울기는 제2 기울기(G12)로 정의될 수 있다. 제3 변곡점(V13)의 제2 도펀트의 농도는 기판(11) 방향을 따라 제3 변곡점(V13)으로부터 제4 변곡점(V14)까지 감소될 수 있다. 제3 변곡점(V13)과 제4 변곡점(V14) 사이에서의 제2 도펀트의 농도가 감소되는 기울기는 제3 기울기(G13)로 정의될 수 있다.
도 7에 도시한 바와 같이, 제1 변곡점(V11)은 피크를 가지고, 제2 변곡점(V12)을 밸리를 가질 수 있다. 제3 변곡점(V13)은 서로 상이한 기울기, 예컨대 제2 기울기(G12)와 제3 기울기(G13)가 만나는 지점일 수 있다. 제4 변곡점(V14)은 도 7에 보여지는 제2 도펀트의 농도의 끝점일 수 있다. 즉, 제4 변곡점(V14)을 기준으로 기판(11) 방향을 따라 제2 도펀트의 농도가 보이지 않는다. 이는 제4 변곡점(V14)을 기준으로 기판(11) 방향을 따라 제2 도펀트의 농도가 도핑되지 않고 있음을 의미할 수 있다. 제4 지점(④)과 제5 지점(⑤) 사이의 영역, 즉 제4 구간(S4)의 성장시 온도의 조절, 인듐(In) 함량의 조절 그리고 제2 도펀트의 농도에 대한 피크 및 밸리 사이의 간격 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 복수의 리세스가 형성될 수 있고, 예시적으로 리세스의 측면은 브이피트(V-pit)의 형상을 가질 수 있다. 제4 구간(S4)의 리세스로 인해 제3 구간(S3), 제2 구간(S2) 및 제1 구간(S1) 또한 리세스가 형성될 수 있다. 이러한 경우, 제2 도펀트가 제5 구간(S5) 및 제6 구간(S6)뿐만 아니라 리세스에도 도핑될 수 있다. 따라서, 제2 도펀트의 농도에 대한 제3 변곡점(V13)와 제4 변곡점(V14) 사이의 길이나 제2 도펀트의 농도에 대한 제3 변곡점(V13)와 제4 변곡점(V14) 사이의 기울기를 바탕으로 리세스의 사이즈가 깊이가 용이하게 파악될 수 있다.
제2 기울기(G12)는 제1 기울기(G11)보다 크고, 제3 기울기(G13)는 제2 기울기(G12)보다 작을 수 있다. 제3 기울기(G13)는 제1 기울기(G11)보다 작을 수 있지만, 이에 대해서는 한정하지 않는다. 제1 내지 제3 기울기(G11, G12, G13)는 제2 도펀트의 농도의 함량에 따라 다를 수 있다. 특히, 제3 기울기(G13)는 상술한 바와 같이 리세스(22)의 형상에 따라 다를 수 있다. 아울러, 제4 변곡점(V14)의 위치 또한 리세스(22)의 형상에 따라 다를 수 있다. 이에 대해서는 나중에 설명한다.
따라서, 제2 도펀트의 농도로 보았을 때, 제2 변곡점(V12)에서 제1 기울기(G11)로 증가되어 제1 변곡점(V11)에 다다르고, 제1 변곡점(V11)에서 제2 기울기(G12)로 감소되어 제3 변곡점(V13)에 다다르며, 제3 변곡점(V13)에서 제3 기울기(G13)가 감소되어 제4 변곡점(V14)에 다다를 수 있다. 제4 변곡점(V14) 이후로는, 즉 제4 변곡점(V14)으로부터 기판(11) 방향을 따라 제2 도펀트의 농도가 보이지 않는다.
한편, 제1 구간(S1)은 제1 서브구간(S11)과 제2 서브구간(S12)를 포함할 수 있다. 예컨대, 제1 서브구간(S11)은 제2 도펀트의 농도에 대한 제3 변곡점(V13)과 제4 변곡점(V14) 사이의 영역으로 정의될 수 있다. 제2 서브구간(S12)는 제2 도펀트의 농도에 대한 제4 변곡점(V14)와 제2 지점(②) 사이의 영역으로 정의될 수 있다.
제1 서브구간(S11)에서 제2 도펀트의 농도가 제3 변곡점(V13)으로부터 제4 변곡점(V14)까지 제3 기울기(G13)로 감소될 수 있다. 제1 서브구간(S11)에는 서로 교대로 위치되는 복수의 제1 피크(P11)와 복수의 제1 밸리(P21)가 포함될 수 있다. 또한, 제1 서브구간(S11)에는 서로 교대로 위치되는 복수의 제2 피크(P12)와 복수의 제2 밸리(P22) 중 일부 제2 피크 및/또는 제2 밸리가 포함될 수 있다. 예컨대, 제1 서브구간(S11)에는 복수의 제2 피크(P12)와 복수의 제2 밸리(P22) 중 마지막 제1 피크(P11)와 인접하는 하나 이상의 제2 밸리(P22) 또는 제2 피크(P12)가 포함될 수 있다.
이와 같이, 제2 도펀트의 농도가 제3 변곡점(V13)으로부터 제4 변곡점(V14)까지 제3 기울기(G13)로 감소되며, 서로 교대로 위치되는 복수의 제1 피크(P11)와 복수의 제1 밸리(P21)뿐만 아니라 복수의 제2 피크(P12)와 복수의 제2 밸리(P22) 중 일부 제2 피크 및/또는 제2 밸리가 포함되는 제1 서브구간(S11)으로부터 제4 층(107)이 식별될 수 있다.
제1 서브구간(S11)을 정의하는 제3 변곡점(V13) 및 제4 변곡점(V14) 중에서 제3 변곡점(V13)은 제4 층(107)의 최상측 영역(Ts)이고 제4 변곡점(V14)은 제4 층(107)의 최하측 영역(Te)일 수 있다. 따라서, 제4 층(107)을 기준으로 제4 층(107)의 최상측 영역(Ts)에서 제2 도펀트의 농도가 가장 높고 제4 층(107)의 최하측 영역(Te)에서 제2 도펀트의 농도가 가장 낮으며 또한 제2 도펀트의 농도가 존재하지 않는다. 제4 층(107)의 최상측 영역(Ts)으로부터 최하측 영역(Te)으로 갈수록 제2 도펀트의 농도가 줄어듦을 알 수 있고, 이로부터 리세스(22)가 최상측 영역(Ts)으로부터 최하측 영역(Te)으로 갈수록 그 리세스(22)의 사이즈가 줄어듦을 알 수 있다. 결국, 리세스(22)의 사이즈가 최상측 영역(Ts)으로부터 최하측 영역(Te)을 갈수록 줄어들기 때문에, 리세스(22)의 사이즈가 큰 최상측 영역(Ts)에서 검출되는 제2 도펀트가 많고 리세스(22)의 사이즈가 작아지는 최사측 영역에서 검출되는 제2 도펀트가 상대적으로 적을 수 있다. 이에 따라, 제3 변곡점(V13)으로부터 제4 변곡점(V14)으로 갈수록 제3 기울기(G13)로 감소되는 제2 도펀트의 농도가 얻어질 수 있다. 제4 층(107)의 최하측 영역(Te)에서 제2 도펀트의 농도가 존재하지 않지만, 제4 층(107)의 최하측 영역(Te)에서도 리세스(22)는 소정의 사이즈를 가질 수 있다. 도 1에 도시한 바와 같이, 리세스(22)는 활성층(21), 제4 반도체층(19) 및 제3 반도체층(17)을 관통하여 제3 반도체층(17)의 저점이나 그 위에서 종료될 수 있다. 즉, 제3 반도체층(17)의 저점이나 그 위의 지점에서 리세스(22)의 사이즈는 0이 될 수 있다.
이와 같이, 리세스(22)가 활성층(21), 제4 반도체층(19) 및 제3 반도체층(17)을 관통하여 제3 반도체층(17)의 저점이나 그 위에서 종료되므로, 그 리세스(22) 내에 분포되는 제2 도펀트는 최상측 영역(Ts)에서의 리세스(22)의 사이즈나 깊이에 따라 달리질 수 있다. 이에 따라, 제2 도펀트의 농도가 보이지 않는 마지막 지점인 제4 변곡점(V14)의 위치 또한 달라질 수 있다. 예컨대, 도 7에 도시한 바와 같이, 제4 변곡점(V14)이 제3 반도체층(17)에 위치될 수도 있다.
따라서, 도 7과 같은 심스(SIMS) 데이터를 이용하여 제4 변곡점(V14)의 위치를 확인하고, 확인 결과를 바탕으로 제4 변곡점(V14)의 위치가 도 7에 도시한 바와 같이 서로 교대로 위치되는 복수의 제2 피크(P12)와 복수의 제2 밸리(P22) 중 일부 피크 및/또는 밸리가 포함되는 위치가 되도록 증착 공정 상에서 리세스(22)의 사이즈나 깊이를 제어하여 줌으로써, 광출력 및 동작전압을 개선할 수 있는 최적의 반도체소자를 구현할 수 있다.
아울러, 도 7과 같은 심스(SIMS) 데이터를 이용하여 제4 변곡점(V14)이 어디에 위치되는지를 확인함으로써, 이와 같이 확인된 제4 변곡점(V14)의 위치를 토대로 해당 반도체소자의 품질을 용이하게 평가할 수 있다.
한편, 제2 서브구간(S12)에서는 제2 도펀트의 농도가 보여지지 않는다. 또한, 제2 서브구간(S12)에는 서로 교대로 위치되는 복수의 제2 피크(P12)와 복수의 제2 밸리(P22) 중 제1 서브구간(S11)에 포함되지 않은 나머지 제2 피크(P12)와 제2 밸리(P22)가 포함될 수 있다.
이와 같이, 제2 도펀트의 농도가 보여지지 않으며, 서로 교대로 위치되는 복수의 제2 피크(P12)와 복수의 제2 밸리(P22) 중 일부 제2 피크(P12)와 제2 밸리(P22)가 포함되는 제2 서브구간(S12)으로부터 제5 층(109)이 식별될 수 있다.
도 7에서는 제4 변곡점(V14)과 제2 지점(②) 사이의 영역을 제5 층(109)으로 정의하였지만, 리세스(22)가 활성층(21)뿐만 아니라 제4 반도체층(19) 및 제3 반도체층(17)을 관통하여 배치되므로, 제4 변곡점(V14)은 제4 반도체층(19) 및 제3 반도체층(17) 중 어느 지점에 위치될 수도 있지만, 이에 대해서는 한정하지 않는다. 제4 변곡점(V14)의 위치가 변경되더라도 제4 변곡점(V14)과 제2 지점(②) 사이의 영역인 제2 서브구간(S12)으로부터 식별되는 제5 층(109)에는 제2 도펀트의 농도가 보여지지 않을 것이라는 것은 분명하다. 따라서, 제5 층(109)은 도펀트를 포함하지 않는 언도프트 반도체층일 수 있다.
제5 구간(S5)에서 제2 기울기(G12)를 갖는 제2 도펀트의 농도가 보여질 수 있다. 즉, 제2 도펀트의 농도가 기판(11) 방향을 따라 제1 변곡점(V11)에서 제3 변곡점(V13)까지 제2 기울기(G12)를 갖고 감소될 수 있다.
이와 같이, 제1 변곡점(V11)에서 제3 변곡점(V13)까지 제2 기울기(G12)를 갖고 감소되는 제2 도펀트의 농도를 갖는 제5 구간(S5)으로부터 제1 층(101)이 식별될 수 있다. 제1 층(101)은 제5 구간(S5)에 대응될 수 있지만, 이에 대해서는 한정하지 않는다.
제6 구간(S6)에서 제1 기울기(G11)를 갖는 제2 도펀트의 농도가 보여질 수 있다. 즉, 제2 도펀트의 농도가 반도체구조물의 표면 방향을 따라 제1 변곡점(V11)으로부터 제2 변곡점(V12)까지 제1 기울기(G11)를 갖고 감소될 수 있다.
이와 같이, 제1 변곡점(V11)으로부터 제2 변곡점(V12)까지 제1 기울기(G11)를 갖고 감소되는 제6 구간(S6)으로부터 제2 층(103)이 식별될 수 있다. 제2 층(103)은 제6 구간(S6)에 대응될 수 있지만, 이에 대해서는 한정하지 않는다.
이상과 같이, 도 7에 보여지는 제2 도펀트의 농도 및/또는 In 이온 강도에 대한 데이터를 바탕으로 제1 내지 제7 지점(① 내지 ⑦)과 제1 내지 제4 변곡점(V11, V12, V13, V14)이 정의되고, 이러한 제1 내지 제7 지점(① 내지 ⑦) 으로부터 제1 내지 제6 구간(S1 내지 S6)이 용이하게 파악되고, 제1 내지 제4 변곡점(V11, V12, V13, V14)으로부터 제1 내지 제5 층(101, 103, 105, 107, 109)이 용이하게 파악될 수 있다. 특히, 리세스(22) 내에 배치되는 제4 층(107)에서의 제2 도펀트의 프로파일을 통해 리세스(22)의 형상을 추정할 수 있고, 리세스(22)의 형상을 제어하여 제2 도펀트의 농도가 보여지는 마지막 지점, 즉 제4 지점(④)이 활성층(21) 내에 위치되도록 하여, 광출력 및 동작전압을 개선할 수 있는 최적의 반도체소자를 구현할 수 있다.
아울러, 도 7과 같은 심스(SIMS) 데이터를 이용하여 제4 변곡점(V14)이 어디에 위치되는지를 확인함으로써, 해당 반도체소자의 품질을 용이하게 평가할 수 있다.
이상과 같이, 제2 실시예에 따른 그래프를 이용한 각 레이어 분석 방법에 따르면, In 이온 강도, 제1 도펀트 및 제2 도펀트를 이용하여 복수의 지점이 정의되고, 이와 같이 정의된 지점을 이용하여 복수의 레이어뿐만 아니라 리세스의 형상, 사이즈 및/또는 깊이를 용이하게 파악할 수 있다.
(반도체소자 패키지)
도 12는 실시예에 따른 반도체소자 패키지를 도시한다.
도 12에 도시된 바와 같이, 실시예에 따른 반도체소자 패키지는 캐비티(cavity, 315)를 갖는 몸체(311), 몸체(311) 내에 배치된 제1 리드프레임(321) 및 제2 리드프레임(323), 반도체소자(100), 와이어들(331) 및 몰딩부재(341)를 포함할 수 있다.
몸체(311)는 전도성 재질 또는 절연성 재질을 포함할 수 있다. 몸체(311)는 수지 재질, 실리콘 재질, 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 수지 재질은 폴리프탈아미드(PPA: Polyphthalamide) 또는 에폭시일 수 있다.
몸체(311)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(315)를 갖는다. 캐비티(315)는 몸체(311)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
제1 리드프레임(321)은 캐비티(315)의 바닥 영역 중 제1 영역에 배치되며, 제2 리드프레임(323)은 캐비티(315)의 바닥 영역 중 제2 영역에 배치된다. 제1 리드프레임(321)과 제2 리드프레임(323)은 캐비티(315) 내에서 서로 이격될 수 있다.
제1 및 제2 리드프레임(321, 323)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 리드프레임(321, 323)은 단일 금속층 또는 다층 금속층으로 형성될 수 있다.
반도체소자(100)는 제1 및 제2 리드프레임(321, 223) 중 적어도 하나의 위에 배치될 수 있다. 반도체소자(100)는 예컨대, 제1 리드프레임(321) 위에 배치되고, 와이어(331)로 제1 및 제2 리드프레임(321, 223)과 연결된다.
반도체소자(100)는 적어도 2개 이상의 파장 영역의 광을 발광할 수 있다. 반도체소자(100)는 3-5족 또는 2-6족의 화합물 반도체 물질을 포함할 수 있다. 반도체소자(100)는 도 1 내지 도 11의 기술적 특징을 채용할 수 있다.
몸체(311)의 캐비티(315)에는 몰딩부재(341)가 배치될 수 있다. 몰딩부재(341)는 실리콘 또는 에폭시와 같은 투광성 수지층을 포함할 수 있다. 몰딩부재(341)는 단층 또는 다층으로 형성될 수 있다.
몰딩부재(341)는 반도체소자(100) 상에서 방출되는 빛의 파장을 변화하기 위한 형광체를 포함할 수도 있고 포함하지 않을 수도 있다.
예컨대, 청색 광과 녹색 광이 생성되는 반도체소자가 실시예 따른 반도체소자 패키지에 채택되는 경우, 몰딩부재(341)는 예컨대, 적색 형광체를 포함할 수 있다. 따라서, 반도체소자로부터 생성되는 청색 광 및 녹색 광 그리고 몰딩부재에 포함된 적색 형광체에 의해 파장 변환된 적색 광에 의해 백색 광이 얻어질 수 있다.
예컨대, 청색 광, 녹색 광 및 적색 광 모두가 생성되는 제3 내지 제5 실시예에 따른 반도체소자가 실시예에 따른 반도체소자 패키지에 채택되는 경우, 몰딩부재(341)는 적색 형광체를 포함하지 않을 수 있다. 이러한 경우에도, 필요에 따라 몰딩부재는 적색 광을 제외한 다른 컬러 광을 생성하는 형광체를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
몰딩부재(341)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
몸체(311)의 상부에는 렌즈(미도시)가 더 형성될 수 있다. 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 반도체소자(100)가 방출하는 빛의 배광(light distribution)을 조절할 수 있다.
반도체소자 패키지 내에는 보호소자(미도시)가 배치될 수 있다. 보호소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.
한편, 실시 예에 따른 반도체소자 패키지는 광원 장치에 적용될 수 있다.
또한, 광원 장치는 산업 분야에 따라 표시 장치, 조명 장치, 헤드 램프 등을 포함할 수 있다.
광원 장치의 예로, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 발광 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다. 또한, 표시 장치는 컬러 필터를 포함하지 않고, 적색(Red), 녹색(Gren), 청색(Blue) 광을 방출하는 발광 소자가 각각 배치되는 구조를 이룰 수도 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판 상에 배치되는 반도체소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
광원 장치의 다른 예인 조명 장치는 커버, 광원 모듈, 방열체, 전원 제공부, 내부 케이스, 소켓을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 부재와 홀더 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈은 실시 예에 따른 반도체소자 패키지를 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예는 반도체소자 및 이를 응용한 분야에 적용될 수 있다.

Claims (10)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 제2 도전형 반도체층; 및
    상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층;을 포함하고,
    1차 이온을 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층에 조사하였을 때, 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층에 포함된 In 이온, Si 농도, 및 Mg 농도가 2차 이온으로 방출되고,
    In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 복수의 변곡점을 가지며, 상기 복수의 변곡점 중에서 상기 In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 제1 방향으로 상기 In 이온 강도가 가장 낮은 지점에 인접한 제1 지점;
    상기 In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 복수의 변곡점을 가지며, 상기 복수의 변곡점 중에서 상기 In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 상기 제1 방향의 반대 방향인 제2 방향으로 상기 In 이온 강도가 가장 낮은 지점에 가장 인접한 제2 지점;
    Si 농도가 가장 높은 피크의 지점을 기준으로 0.1배 내지 0.2배의 Si 농도를 갖는 영역에서 상기 Si 농도가 가장 높은 지점과 동일한 농도를 가지며, 상기 제2 방향으로 상기 Si 농도가 가장 높은 지점과 인접한 제3 지점;
    상기 제1 지점과 동일한 지점에 위치된 Mg 농도의 제1 변곡점;
    상기 제1 변곡점과 상기 제1 방향으로 인접하고, 상기 Mg 농도가 상기 제1 변곡점보다 높은 제2 변곡점; 및
    상기 제1 방향을 따라 상기 제2 변곡점에 인접하고, 상기 Mg 농도가 상기 제1 변곡점보다 높고 상기 제2 변곡점보다 낮은 제3 변곡점;을 포함하고,
    상기 활성층은 상기 제1 지점과 상기 제2 지점 사이의 영역이고, 상기 제1 도전형 반도체층은 상기 제2 지점과 상기 제3 지점 사이의 영역이고,
    상기 제2 도전형 반도체층은 제2-1 도전형 반도체층과 제2-2 도전형 반도체층을 포함하고,
    상기 제2-1 도전형 반도체층은 상기 제1 지점과 상기 제2 변곡점 사이의 영역이고 상기 제2-2 도전형 반도체층은 상기 제2 변곡점과 상기 제3 변곡점 사이의 영역이며,
    상기 제2-1 도전형 반도체층에서 상기 Mg 농도가 상기 제1 방향을 따라 증가하고 상기 제2-2 도전형 반도체층에서 상기 Mg 농도가 상기 제1 방향을 따라 감소하는 반도체소자.
  2. 제1항에 있어서,
    상기 제2 방향을 따라 상기 제1 변곡점과 인접하고, 상기 Mg 농도가 상기 제1 변곡점보다 낮은 제4 변곡점;을 포함하고,
    상기 활성층은 제1 층과 제2 층을 포함하고,
    상기 제1 층은 상기 제1 변곡점과 상기 제4 변곡점 사이의 영역이고, 상기 제2 층은 상기 제4 변곡점과 상기 제2 지점 사이의 영역인 반도체소자.
  3. 제2항에 있어서,
    상기 1 층에서 상기 Mg 농도는 상기 제2 방향을 따라 감소하는 반도체소자.
  4. 제2항에 있어서,
    상기 제2 층에서 상기 Mg는 없는 반도체소자.
  5. 제2항에 있어서,
    상기 제2-1 도전형 반도체층에서의 상기 Mg 농도의 제1 기울기는 상기 제2-2 도전형 반도체층에서의 상기 Mg 농도의 제2 기울기보다 큰 반도체소자.
  6. 제5항에 있어서,
    상기 제2 층에서의 상기 Mg 농도의 제3 기울기는 상기 제2-2 도전형 반도체층에서의 상기 상기 Mg 농도의 제1 기울기보다 작은 반도체소자.
  7. 제6항에 있어서,
    상기 제1 변곡점은 상기 Mg 농도의 제1 기울기와 상기 Mg 농도의 제3 기울기가 만나는 지점이고,
    상기 제2 변곡점은 상기 Mg 농도의 제2 기울기와 상기 Mg 농도의 제1 기울기가 만나는 지점인 반도체소자.
  8. 제6항에 있어서,
    상기 제2 층에서의 상기 Mg 농도의 제3 기울기는 상기 활성층에 형성되는 리세스의 형상을 결정하는 반도체소자.
  9. 제1항에 있어서,
    상기 In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배의 이온 강도를 갖는 복수의 변곡점을 가지며, 상기 복수의 변곡점 중에서 In 이온 강도가 가장 낮은 피크와 동일한 In 이온 강도를 가지며, 상기 제2 방향으로 상기 제2 지점에 인접한 제4 지점;
    상기 In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배의 이온 강도를 갖는 복수의 변곡점을 가지며, 상기 복수의 변곡점 중에서 In 이온 강도가 가장 낮은 피크와 동일한 In 이온 강도를 가지며, 상기 제2 방향으로 상기 제4 지점에 인접한 제5 지점;를 포함하는 반도체소자.
  10. 제9항에 있어서,
    상기 제1 도전형 반도체층은 제1-1 도전형 반도체층, 제1-2 도전형 반도체층 및 제1-3 도전형 반도체층을 포함하고,
    상기 제1-1 도전형 반도체층은 상기 제2 지점과 상기 제4 지점 사이의 영역이고, 상기 Si 농도의 피크와 상기 In 이온 강도의 밸리를 갖고,
    상기 제1-2 도전형 반도체층은 상기 제4 지점과 상기 제5 지점 사이의 영역이고, 상기 Si 농도의 밸리를 가지며,
    상기 제1-3 도전형 반도체층는 상기 제3 지점과 상기 제5 지점 사이의 영역이고, 상기 In 이온 강도에 대한 적어도 하나 이상의 피크를 갖는 반도체소자.
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