WO2020013563A1 - 발광 소자 및 이의 제조 방법 - Google Patents

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WO2020013563A1
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substrate
semiconductor layer
light emitting
light
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민대홍
윤준호
곽우철
허진우
백용현
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Definitions

  • the present invention relates to a light emitting device and a method of manufacturing the same.
  • LED light emitting diode
  • Light-emitting diodes use the properties of compound semiconductors to convert electrical signals into light, such as infrared, visible and ultraviolet light. As the light efficiency of light emitting devices increases, light emitting devices have been applied to various fields including display devices and lighting devices.
  • a light emitting device includes a substrate, a plurality of protruding patterns protruding from the substrate, a first semiconductor layer provided on the substrate, an active layer provided on the semiconductor layer, and a second semiconductor provided on the active layer.
  • a layer comprising a layer, each projecting pattern being integrally formed, not separated from the substrate, provided on the first layer and protruding from an upper surface of the base substrate;
  • the pitch between the diameter of the protrusion pattern and the pitch is 0.8 to 1.0 when the distance between the centers of two protruding patterns adjacent to each other and including the second layer is pitch.
  • each of the protrusion patterns may have a diameter of 2.5 micrometers to 3.5 micrometers, and the pitch may be 2.5 micrometers or more and less than 3.5 micrometers.
  • the diameter of each protruding pattern may be 2.6 micrometers to 2.8 micrometers, and the pitch may be 2.9 micrometers to 3.1 micrometers.
  • the diameter of each protruding pattern may be 2.8 micrometers.
  • the height ratio of the first layer and the second layer may be 0.2 to 1.5, and the height ratio of the first layer and the second layer may be 0.75 to 1.5.
  • the height of the second layer may be higher than the height of the first layer.
  • the diameter of the protruding pattern may be equal to or smaller than the pitch.
  • the side slope of the first layer and the side slope of the second layer may be different from each other.
  • the first semiconductor layer may be provided with a cavity in a portion of the region corresponding to the side of the protruding pattern.
  • a light emitting device is provided on a substrate, a first layer formed integrally with the substrate and protruding from an upper surface of the substrate, and provided on the first layer, and different from the first layer.
  • a plurality of protruding patterns comprising a second layer of material and a light emitting stack provided on the substrate and emitting light, wherein the light emitting stack has a cavity provided on at least one side of the first layer of the protruding pattern
  • the ratio of the height of the first layer and the second layer may be greater than 2.5 and less than 9.5.
  • the light emitting stack may include a first semiconductor layer provided on the substrate, an active layer provided on the first semiconductor layer, and a second semiconductor layer provided on the active layer,
  • the cavities may be provided in the first semiconductor layer.
  • the height from the top of the cavity and the top of the first layer of the substrate surface may be the same.
  • the cavities may be provided corresponding to the vertices of a regular hexagon inscribed to the circle when the top surface of the first layer has a circular shape when viewed in plan.
  • the shapes of the cavities when cut along a plane perpendicular to the top surface of the substrate and passing through the center of the circle, the shapes of the cavities have a right triangle shape, and the hypotenuse of the right triangle has the first layer. It may be a side of.
  • the ratio of the height of the first layer and the second layer may be greater than 2.5 and less than 9.5.
  • the height of the first layer is 0.25 or more and 0.55 or less, and the sum of the heights of the first layer and the second layer may be 2.1 micrometers.
  • a method of manufacturing a light emitting device is provided on a substrate, a first layer protruding from an upper surface of the substrate, and a material provided on the first layer and different from the first layer.
  • Forming a plurality of protruding patterns comprising a second layer and sequentially forming a first semiconductor layer, an active layer, and a second semiconductor layer on the substrate, and forming the first semiconductor layer
  • the method may include 3D growing a first semiconductor layer material on the substrate, and 2D growing a first semiconductor layer material on the substrate.
  • a light emitting device is provided on a substrate, a first layer formed integrally with the substrate and not protruding from the substrate surface, and provided on the first layer, wherein the material is different from the first layer.
  • a plurality of protruding patterns comprising a second layer comprising: and a light emitting stack provided on the substrate and emitting light, wherein the first layer includes an upper surface and side surfaces connecting the substrate surface and the upper surface; The upper surface of the first layer may have roughness.
  • the roughness standard deviation Rq may be 0.300 to 0.550 nm, and the rough arithmetic mean Ra may be 0.250 to 0.400 nm.
  • the light emitting stack is provided on the substrate and covers the protruding pattern, an active layer provided on the first semiconductor layer, and a second semiconductor provided on the active layer. And a layer, and the light emitted from the active layer may travel toward the substrate via the first semiconductor layer.
  • the refractive index of the first layer may be greater than the refractive index of the second layer.
  • the refractive index of the first layer may be 1.6 to 2.45, and the refractive index of the second layer may be 1.3 to 2.0.
  • the refractive index of the first layer and the second layer may be smaller than the refractive index of the first semiconductor layer.
  • the refractive index of the first semiconductor layer may be 2.0 to 2.5.
  • the substrate may have roughness in an area where the protruding pattern is not provided.
  • the side surface may be a reflective surface on which 90% or more of light traveling in the lateral direction is reflected from the first semiconductor layer.
  • a method of manufacturing a light emitting device having the above structure comprises the steps of preparing a substrate, forming a roughness on the upper surface of the substrate, a material having a refractive index different from the substrate on the substrate Forming an insulating layer, forming a photoresist on the insulating layer, patterning the photoresist by photolithography, reflowing the photoresist, using the photoresist as a mask, and the substrate
  • the etching may include forming a light emitting laminate on the substrate.
  • the roughness may be formed by at least one of wet etching, dry etching, and grinding.
  • the step of etching the insulating layer and the substrate may be performed anisotropically.
  • One embodiment of the present invention provides a light emitting device having high light extraction efficiency and reliability and a method of manufacturing the same.
  • FIG. 1 is a schematic cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a plan view of a substrate provided with a protruding pattern among the components of the light emitting device of FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line II ′ of FIG. 2.
  • FIG. 4A illustrates a growth direction of the substrate and the first semiconductor layer on which the protruding pattern is formed in the light emitting device according to the exemplary embodiment of the present invention
  • FIG. 4B illustrates the first semiconductor layer on the substrate on which the protruding pattern is formed. This is a picture showing the real growth.
  • FIG. 5A is an enlarged view of a rectangle formed by dotted lines in FIG. 4A
  • FIG. 5B is a photograph of a portion of FIG. 5A.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a lateral type semiconductor chip.
  • FIG. 7 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a flip chip type semiconductor chip.
  • FIG. 8 is a graph showing the light output efficiency according to the pitch of the protrusion pattern in Table 1.
  • FIG. 9 is a graph showing the light output efficiency according to the pitch of the protruding pattern in Table 2.
  • FIG. 11 is a schematic cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 12 is a plan view of a substrate provided with a protruding pattern among the components of the light emitting device of FIG. 12.
  • FIG. 13 is a cross-sectional view taken along line II ′ of FIG. 12.
  • 15A to 15D show structures of the protruding pattern of the light emitting elements in which the cavities are not provided.
  • 16A-16D illustrate structures of a projecting pattern provided with cavities.
  • 18A-18B are cross-sectional views illustrating some of the steps of manufacturing the protruding pattern.
  • FIG. 19 is a photograph of a protrusion pattern and a first semiconductor layer according to an embodiment of the present invention manufactured by the above-described method.
  • 20A and 20B are photographs showing the paths of the light and the intensity of the light of the light emitting devices having the structure where the cavities are not provided and the light emitting devices having the structure where the cavities are provided.
  • 21 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention.
  • FIG. 22 is a schematic cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 23 is a plan view of a substrate provided with a protruding pattern among the components of the light emitting device of FIG. 22.
  • FIG. 24 is a cross-sectional view taken along line II ′ of FIG. 23.
  • FIG. 25A is an enlarged cross-sectional view of P1 of FIG. 24, and FIG. 25B is an enlarged cross-sectional view of P4 of FIG. 25A.
  • 26A to 26B illustrate photographs of a light emitting device according to an existing invention and an upper surface of a first layer of the light emitting device according to an embodiment of the present invention, respectively.
  • 27A to 27B illustrate TEM (Transmission Electron Microscope) photographs of portions corresponding to P2 and P3 of FIG. 24, respectively, when the light emitting device according to the exemplary embodiment is manufactured.
  • 28A to 28B are PhET simulation photographs showing a path of light according to the shape of the first layer side surface.
  • 29A to 29G are cross-sectional views sequentially illustrating a method of manufacturing a protrusion pattern in a light emitting device according to an embodiment of the present invention.
  • FIG. 30 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a lateral type semiconductor chip.
  • FIG. 31 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a flip chip type semiconductor chip.
  • FIG. 1 is a schematic cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • a light emitting device includes a substrate 10 and a light emitting laminate provided on the substrate 10.
  • the light emitting stack includes a first semiconductor layer 20, an active layer 30, and a second semiconductor layer 40 sequentially provided on the substrate 10.
  • Substrate 10 may be a translucent or non-translucent substrate and may be a conductive or insulating substrate.
  • the substrate 10 may be a growth substrate for growing a semiconductor single crystal, for example, nitride single crystal.
  • a sapphire substrate may be used as the substrate 10.
  • the material of the substrate 10 is not limited thereto, and may be made of various materials, for example, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga 2 O 3, or the like.
  • sapphire may have crystals with hexagonal Rhombic R3c symmetry.
  • the lattice constants in the c-axis and a-axis directions are 13.001 ⁇ and 4.758 ⁇ , and have a C (0001) plane, an A (1120) plane, an R (1102) plane, and the like.
  • the C surface of the sapphire is relatively easy to grow the nitride thin film, and can be used as a substrate for growing a nitride semiconductor because it is stable at high temperatures.
  • the substrate 10 is patterned, and a plurality of protruding patterns 11 are provided on an upper surface thereof.
  • the protruding pattern 11 is provided to protrude upward from the upper surface of the substrate 10.
  • the protruding pattern 11 may be provided in an inverted cone shape, the width of which decreases toward the upper direction, so that the protruding pattern 11 is perpendicular to the surface of the substrate 10.
  • the cross section of the protruding pattern 11 may be approximately triangular.
  • the protruding pattern 11 includes a first layer 13 and a second layer 15 sequentially stacked from the top surface of the substrate 10.
  • the first layer 13 is provided on the substrate 10 and the second layer 15 is provided on the first layer 13.
  • the first layer 13 is formed integrally without being separated from the substrate 10.
  • the first layer 13 is made of the same material as the substrate 10.
  • the upper surface of the first layer 13 may have a circle shape when the protrusion pattern 11 is a cone.
  • the second layer 15 is made of a different material from the first layer 13.
  • the material of the second layer 15 may be a material having a refractive index different from that of the first layer 13, and in one embodiment of the present invention, the refractive index of the first layer 13 is the refractive index of the second layer 15. Can be greater than In this case, as the material of the second layer 15, various insulating materials having a lower refractive index than the first layer 13 may be used, for example, an insulating material having a refractive index of about 1.0 to about 1.7. As a material having such a refractive index, the second layer 15 may be, for example, SiO x , SiO x N y , SiN x .
  • the first layer 13 may be made of sapphire
  • the second layer 15 may be made of SiO 2
  • the refractive index of the first layer 13 is 1.76
  • the second The refractive index of the layer 15 may be about 1.46, which may be smaller than the refractive index of the substrate 10.
  • a plurality of compound semiconductor layers may be provided on the substrate 10 provided with the protruding pattern 11.
  • the plurality of compound semiconductor layers may be formed by various methods, for example, electron beam deposition, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), and dual-type thermal deposition. thermal evaporation (sputtering), metal organic chemical vapor deposition (MOCVD), and the like.
  • the method of forming a plurality of compound layers is not limited to this.
  • the first semiconductor layer 20 may be provided on the substrate 10.
  • the first semiconductor layer 20 is a semiconductor layer doped with a first conductivity type dopant.
  • the first conductivity type dopant may be an n type dopant.
  • the first conductivity type dopant may be Si, Ge, Se, Te or C.
  • the first semiconductor layer 20 may comprise a nitride-based semiconductor material.
  • the first semiconductor layer 20 is made of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). Can be.
  • the semiconductor material having the above composition formula may include GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP.
  • the first semiconductor layer 20 may be formed by growing to include n-type dopants such as Si, Ge, Sn, Se, and Te using the semiconductor material.
  • the first semiconductor layer 20 may further have a structure in which two kinds of layers having different band gaps are alternately stacked.
  • a structure in which two kinds of layers having different band gaps are alternately stacked may be a superlattice structure, and thus, the first semiconductor layer 20 may have good current spreading and stresses.
  • Two kinds of layers having different band gaps may be alternately formed, and may include different thin film crystal layers.
  • the crystal lattice having a periodic structure longer than that of the basic unit lattice may be formed.
  • the two layers having different band gaps are layers having a wide band gap and layers having a narrow band gap.
  • the layer having a wide band gap may be Al a Ga b In (1-ab) N (0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1), for example, a GaN layer Can be.
  • the layer with a narrow band gap may be Al a Ga b In (1-ab) N (0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1), for example, Ga b In (1-b) N (0 ⁇ B ⁇ 1) .
  • At least one of the wide band gap layer and the narrow band gap layer may include n-type impurities.
  • the active layer 30 is provided on the first semiconductor layer 20 and corresponds to the light emitting layer.
  • the active layer 30 electrons (or holes) injected through the first conductive semiconductor layer and holes (or electrons) injected through the second semiconductor layer 40 meet each other, and thus the active material 30 is formed according to a material forming the active layer 30.
  • the layer emits light due to the band gap difference of the energy band.
  • the active layer 30 may emit at least one peak wavelength of ultraviolet, blue, green, and red.
  • the active layer 30 may be implemented with a compound semiconductor.
  • the active layer 30 may be embodied as at least one of compound semiconductors of Groups 3-5 or 2-6.
  • the active layer 30 may have a quantum well structure, and may have a multi-quantum well structure in which a quantum well layer and a barrier layer are alternately stacked.
  • the structure of the active layer 30 is not limited thereto, and may also be a quantum wire structure, a quantum dot structure, or the like.
  • the quantum well layer is disposed of a material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the barrier layer may be formed of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and the composition ratio is different from that of the well layer. It may be provided as.
  • the barrier layer may have a band gap wider than the band gap of the well layer.
  • Well layers and barrier layers are, for example, AlGaAs / GaAs, InGaAs / GaAs, InGaN / GaN, GaN / AlGaN, AlGaN / AlGaN, InGaN / AlGaN, InGaN / InGaN, InGaP / GaP, AlInGaP / InGaP, InP / GaAs. It may consist of at least one of the pairs.
  • the well layer of the active layer 30 may be implemented with InGaN
  • the barrier layer may be implemented with AlGaN-based semiconductor.
  • the indium composition of the well layer may have a higher composition ratio than the indium composition of the barrier layer, and the barrier layer may have no indium composition.
  • the well layer may not include aluminum and the barrier layer may include aluminum.
  • the composition of the well layer and the barrier layer is not limited thereto.
  • the barrier layer may have a thickness thicker than that of the well layer. However, if the thickness of the well layer is too thin, the confinement efficiency of the carrier is low, and if it is too thick, the carrier may be excessively constrained. When the thickness of the barrier layer is too thin, the electron blocking efficiency is lowered, and when the barrier layer is too thick, the electrons may be excessively blocked.
  • each carrier can be effectively bound to the well layer according to the wavelength of light and the quantum well structure.
  • the thickness of each well layer is not particularly limited, and each thickness may be the same or different.
  • the emission wavelength in each well layer may be the same. In this case, a light emission spectrum with a narrow half width can be obtained.
  • the emission wavelength in each well layer may be changed, thereby widening the width of the emission spectrum.
  • At least one of the plurality of barrier layers may comprise a dopant, for example, may comprise at least one of n-type and p-type dopants.
  • the barrier layer may be an n-type semiconductor layer when n-type dopant is added. When the barrier layer is an n-type semiconductor layer, the injection efficiency of electrons injected into the active layer 30 can be increased.
  • the barrier layer may have various thicknesses, but the top barrier layer may have the same thickness or larger thickness than other barrier layers.
  • the composition of the quantum well layer and the barrier layer may be set according to the emission wavelength required for the light emitting device.
  • the composition of the plurality of well layers may all be the same, or may not be the same.
  • the lower well layer may include impurities, but the upper well layer may not contain impurities.
  • the second semiconductor layer 40 is provided on the active layer 30.
  • the second semiconductor layer 40 is a semiconductor layer having a second conductivity type dopant having a polarity opposite to that of the first conductivity type dopant.
  • the second conductivity type dopant may be a p-type dopant, and the second conductivity type dopant may include, for example, Mg, Zn, Ca, Sr, Ba, or the like.
  • the second semiconductor layer 40 may comprise a nitride-based semiconductor material.
  • the second semiconductor layer 40 may be made of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the semiconductor material having the above composition formula may include GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP.
  • the second semiconductor layer 40 may be formed by growing to include p-type dopants such as Mg, Zn, Ca, Sr, and Ba using the semiconductor material.
  • a functional layer such as a buffer layer and / or an electron blocking layer may be additionally provided.
  • a buffer layer may be provided on the substrate 10 and the first semiconductor layer 20.
  • the buffer layer may be formed of a single layer or a plurality of layers.
  • the buffer layer may be made of In x AlyGa 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), for example, GaN, It may include at least one of materials such as AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and ZnO.
  • the buffer layer may be formed in a super lattice structure by alternately disposing different semiconductor layers.
  • the buffer layer may be disposed to mitigate the difference in lattice constant between the substrate 10 and the nitride-based semiconductor layer, and may be defined as a defect control layer.
  • the lattice constant of the buffer layer may have a value between the lattice constant between the substrate 10 and the nitride-based semiconductor layer.
  • the buffer layer may not be formed, but is not limited thereto.
  • an electron blocking layer may be further disposed between the second semiconductor layer 40 and the active layer 30.
  • the electron blocking layer may reduce the decrease in crystallinity due to the dopant in the second semiconductor layer 40 and may prevent diffusion of the dopant into the active layer 30 in the second semiconductor layer 40.
  • the electron blocking layer may block electrons from the active layer 30 from traveling to the second semiconductor layer 40, thereby preventing the spread of current between the electron blocking layer and the second semiconductor layer 40. can do.
  • the electron blocking layer is a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) Can be formed.
  • the electron blocking layer may be formed of at least one of GaN, AlGaN, InGaN, InAlGaN, and AlInN as an example.
  • the electron blocking layer may have a wider band gap than the band gap of the barrier layer in the active layer 30.
  • the band gap of the electron blocking layer may vary depending on the composition of the material forming the electron blocking layer. For example, when the electron blocking layer is made of AlGaN, the band gap can be set differently by changing the composition ratio of aluminum. As the band gap is wider, the electron blocking effect can be improved.
  • the electron blocking layer may be arranged in a single layer or multiple layers, and may include a second conductive dopant, for example, a p-type conductive dopant.
  • the electron blocking layer may be, for example, a p-type semiconductor layer having a p-type dopant such as Mg, Zn, Ca, Sr, or Ba, and the electron blocking layer may include GaN, AlGaN, InGaN containing a p-type dopant. It may be at least one of.
  • the electron blocking layer may be formed of a superlattice structure in which at least two different layers are alternately arranged.
  • the buffer layer and the electron blocking layer are disclosed as an example, and at least one of the buffer layer and the electron blocking layer may be omitted.
  • additional functional layers other than the buffer layer and the electron blocking layer may be further added to the light emitting device.
  • a plurality of protrusion patterns 11 are provided on the substrate 10, and thus the protrusion patterns 11 will be described in detail.
  • FIG. 2 is a plan view of the substrate 10 provided with the protruding pattern 11 among the components of the light emitting device of FIG. 1, and FIG. 3 is a cross-sectional view taken along line II ′ of FIG. 2.
  • a protruding pattern 11 is provided on an upper surface of the substrate 10, and the protruding pattern 11 includes a first layer 13 and a second layer 15.
  • Each protruding pattern 11 may have a circular shape in plan view. If the protruding pattern 11 is provided in a cone shape, the vertex portion of the cone is centered.
  • the protruding pattern 11 may be provided in a size having a predetermined diameter DM and a height HT.
  • the diameter DM refers to the width of the lowermost end of the protruding pattern 11 when viewed on a cross section
  • the height HT means the distance from the upper surface of the substrate 10 to the vertex of the protruding pattern 11.
  • each of the protrusion patterns 11 may have the same diameter DM and height HT.
  • each protruding pattern 11 may not have exactly the same diameter DM and height HT, and there may be a difference within a predetermined range in the diameter DM and the height HT.
  • the first layer 13 and the second layer 15 may have different diameters, but may be provided in a concentric shape having the same center.
  • the diameter of the first layer 13 is larger than the diameter of the second layer 15.
  • the diameters of the first and second layers 13, 15 refer to the widths of the lowest ends of the first and second layers 13, 15 when viewed in cross section.
  • the protruding pattern 11 may be arranged in various forms on the upper surface of the substrate 10.
  • the protruding pattern 11 may be disposed at each vertex of the square in the rectangular grid pattern, or may be disposed at each vertex of the hexagon in the hexagonal grid pattern.
  • the protrusion pattern 11 is disposed at each vertex of the square in the square grid pattern as an example.
  • Each protruding pattern 11 may be arranged with a predetermined pitch PT and a distance DT from each other.
  • the pitch PT is the distance between the centers of two protruding patterns 11 adjacent to each other in plan view
  • the spacing DT is the distance between the edges of two protruding patterns 11 adjacent to each other in plan view.
  • the diameter DM of the protruding pattern 11 may be equal to or smaller than the pitch PT.
  • the diameter DM of the protruding pattern 11 is larger than the pitch PT, the protruding patterns 11 are overlapped on a plane, and the area of the upper surface of the substrate 10 of the portion where the protruding pattern 11 is not provided is Decreases excessively The upper surface of the substrate 10 that is not covered by the protruding pattern 11 is where the growth of the first semiconductor layer 20 occurs. Therefore, when the diameter DM of the protruding pattern 11 is larger than the pitch PT, growth of the first semiconductor layer 20 (see FIG. 1) does not sufficiently occur, which is disadvantageous in manufacturing the light emitting device.
  • the pitch PT and the interval may have different values according to the arrangement direction.
  • both the pitch PT and / or the interval DT are shown to be the same, but for convenience of description, the pitch PT and the interval need not be all the same, and the pitch PT and And / or the interval DT may have some difference within a predetermined range.
  • the pitch PT of the protruding pattern 11 has a value within a predetermined range according to the diameter DM, so that the diameter DM and the pitch PT of the protruding pattern 11.
  • the ratio of may be in the range of about 0.8 to about 1.0.
  • the pitch PT may be 2.5 micrometers or more and less than 3.5 micrometers.
  • the pitch PT may be 2.9 micrometers to 3.1 micrometers.
  • the first layer 13 and the second layer 15 may be formed at various height ratios.
  • the height H1 of the first layer 13 is formed to have a predetermined value or more. If the height H1 of the first layer 13 is 0, growth of the first semiconductor layer 20 from the substrate 10 may be prevented due to impurities remaining on the upper surface of the substrate 10 during the process. .
  • the ratio of the height H1 of the first layer 13 and the height H2 of the second layer 15 may be 0.2 to 1.5.
  • the ratio of the height H1 of the first layer 13 to the height H2 of the second layer 15 may be 0.75 to 1.5, or The ratio of the height H1 to the height H2 of the second layer 15 may be greater than one. In one embodiment of the present invention, the ratio of the height H1 of the first layer 13 to the height H2 of the second layer 15 is 0.75, and the first layer 13 is 0.9 ⁇ m and the second layer ( 15) may be 1.2 ⁇ m, wherein the diameter DM of the protruding pattern 11 may be about 2.7 to 2.9 ⁇ m, for example, 2.8 ⁇ m.
  • the lateral direction of the first layer 13 is increased.
  • the quality of the crystals can be improved by reducing the growth of the crystals.
  • the side slopes of the first layer 13 and the second layer 15 may be at least partly the same or different.
  • the inclinations of the first layer 13 and the second layer 15 are shown to have the same value in the drawing, the present invention is not limited thereto, and the side slopes of the first layer 13 and the second layer 15 are not limited thereto. At least some may be the same or different.
  • the inclination at the portion where the first layer 13 and the second layer 15 contact each other may be different. Since the materials of the first layer 13 and the second layer 15 are different from each other, the side slope may be set differently according to the process conditions during the etching process. In one embodiment of the present invention, by varying the inclination of the first layer 13 and the second layer 15, the scattering degree of the light emitted from the light emitting device may be increased, thereby improving light emission efficiency.
  • the arrangement of the protrusion pattern 11 may be regular as shown, but is not limited thereto.
  • the protruding patterns 11 may be arranged irregularly. Even in this case, the pitch PT and the spacing of the protruding pattern 11 per single area when viewed on the entire substrate 10 are within a predetermined range, in which case the density may be provided at substantially the same level.
  • the protrusion pattern 11 is illustrated as a cone shape, but the protrusion pattern 11 may be modified in various forms without departing from the concept of the present invention. have.
  • the shape of the protruding pattern 11 may have a shape of a polygonal pyramid.
  • the shape of the curved surface forming a side may be partially modified.
  • the substrate 10 is prepared, and an insulating layer is laminated using a material for forming the second layer 15 on the substrate 10.
  • the substrate 10 may be made of, for example, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga 2 O 3, or the like, and the insulating layer may be SiO x , SiO x, or the like. It may be made of a material such as N y , SiN x .
  • the insulating layer and a part of the substrate 10 are etched using the photoresist pattern as a mask. Accordingly, the second layer 15 is formed by etching the insulating layer except for the portion where the protruding pattern 11 is to be formed. In a portion where the second layer 15 is not formed, the upper surface of the substrate 10 is exposed.
  • the first layer is formed by further etching the upper surface of the substrate 10 than the upper surface of the original substrate 10 through additional etching.
  • the second layer 15 is formed and the original upper surface of the substrate 10 is etched, the theoretical upper surface of the substrate 10 may be exposed, so that the growth of the semiconductor layer may easily occur later.
  • the growth of the first semiconductor layer 20 does not occur properly later due to etching residue or impurities present on the upper surface of the substrate 10. Therefore, the additional etching is performed to completely remove the etching residue or impurities on the substrate 10. This forms the first layer 13.
  • the etching for forming the first layer 13 and the second layer 15 may be performed under various conditions using various methods depending on the material.
  • the insulating layer and a portion of the substrate 10 may be patterned using dry etching.
  • the second layer 15 and the first layer 13 may be sequentially formed and patterned using the same or different etching gases.
  • the first semiconductor layer 20 is formed on the substrate 10 on which the protruding pattern 11 is formed.
  • the first semiconductor layer 20 is first grown in an upward direction from an exposed surface of the substrate 10, and is then grown in an upward direction and a lateral direction.
  • FIG. 4A illustrates a growth direction of the substrate 10 and the first semiconductor layer 20 on which the protruding pattern 11 is formed
  • FIG. 4B illustrates the protruding pattern in the light emitting device according to the exemplary embodiment of the present invention. It is a photograph showing how the first semiconductor layer 20 is actually grown on the substrate 10 on which (11) is formed.
  • FIG. 5A is an enlarged view of a rectangle formed by dotted lines in FIG. 4A
  • FIG. 5B is a photograph of a portion of FIG. 5A. 4A and 5A, major growth directions of the semiconductor layer are indicated by arrows for convenience of description.
  • the first semiconductor layer 20 is formed in an upward direction.
  • the first semiconductor layer 20 may be formed of a semiconductor layer of various materials, for example, an n-type nitride-based semiconductor layer, and may be formed of an organic metal vapor phase epitaxy method or a molecular beam epitaxy method (MBE). beam epitaxy) or Hydride Vapor Phase Epitaxy (HVPE).
  • MBE molecular beam epitaxy method
  • HVPE Hydride Vapor Phase Epitaxy
  • Initial growth of the first semiconductor layer 20 mainly occurs in an upward direction from the exposed surface of the substrate 10, and no growth occurs in the upper surface of the second layer 15.
  • the first semiconductor layer 20 is grown in the upper and side directions.
  • the first growth pattern 21 mainly grown in the upper direction and the second growth pattern 23 grown in the upper and lateral directions but growing in the lateral direction are illustrated.
  • the epitaxial lateral over-growth is formed by metal-organic chemical vapor deposition (MOCVD) for growth in the lateral direction (horizontal direction in the figure) of the first semiconductor layer 20.
  • MOCVD metal-organic chemical vapor deposition
  • the first semiconductor layer 20 is continuously grown in the lateral direction and in the upper direction, thereby merging the entire surface of the substrate 10 including the surface of the second layer 15. As a result, the first semiconductor layer 20 has a plate shape covering the entire surface of the substrate 10.
  • the ratio of the diameter DM and the pitch of the protrusion pattern 11 is in a range of about 0.8 to about 1.0, which is the first semiconductor layer. It is for reducing the defect at the time of growth of (20).
  • the upper surface of the exposed substrate 10 between the protruding patterns 11 is a portion which becomes a substantial growth nucleus, and is formed from the upper surface of the substrate 10 as the first growth pattern 21. Growth occurs in the direction. Thereafter, the first semiconductor layer 20 is grown along the horizontal direction by the ELOG method, like the second growth pattern 23.
  • the first semiconductor layer 20 is epitaxially grown when the first semiconductor layer 20 is the upper surface and the side surface is the side when the growth of the first semiconductor layer 20 occurs, the growth of the side surface is caused by the conditions of the ELOG. It is much more dominant than the growth of the top surface, and the growth ratio of the m-axis and c-axis is about 2: 1.
  • the side surface of the first semiconductor layer 20 during growth may be perpendicular to the top surface of the first semiconductor layer 20, but is not limited thereto.
  • the facet surface may be inclined to the top surface of the first semiconductor layer 20. It may be.
  • the upper surface of the first semiconductor layer 20 may correspond to the (0001) plane, and the side surface of the first semiconductor layer 20 may correspond to the (10-11) plane.
  • the pitch between the protruding patterns 11 is provided within the above-described range, thereby making it easier to grow the first semiconductor layer 20 and increase the light extraction efficiency in the final light emitting device.
  • the pitch is smaller than the above-mentioned range, crystal growth is slow because the spacing between the protruding patterns 11 adjacent to each other is not sufficient.
  • the growth in the laterally direction occurs after the growth area is small, whereby the cavity VD is formed in the side portion.
  • the cavity VD is eventually formed corresponding to the growth direction of the crystal plane, and is formed on the side corresponding to each vertex of the hexagon with respect to the center of the protrusion pattern 11.
  • the crystals are also formed on the side of the protruding pattern 11 of the first layer 13 corresponding to the portion where the cavity VD is formed (parts indicated by dashed ellipses in the figure). Growing differently results in defects.
  • the pitch is larger than the above-mentioned range, the spacing between the adjacent protruding patterns 11 is sufficiently wide so that the crystal grows quickly, thereby reducing the size of the cavity and reducing the occurrence of defects on the sides of the protruding pattern.
  • the distance between the protruding patterns 11 is reduced, so that the light scattering effect by the protruding patterns 11 is reduced, thereby reducing the light extraction efficiency.
  • the first semiconductor layer 20 may be further grown upward using HVPE.
  • HVPE When the first semiconductor layer 20 is formed by MOCVD, the deposition rate is slower than that of the HVPE. Therefore, when the first semiconductor layer 20 is to be grown to a sufficient thickness quickly, the HVPE may be used.
  • a buffer layer may be further formed on the substrate 10 before the first semiconductor layer 20 is formed.
  • the superlattice structure may be formed by alternately stacking two kinds of layers having different band gaps on the first semiconductor layer 20.
  • the active layer 30 is formed on the first semiconductor layer 20.
  • a quantum well structure may be formed by alternately stacking a quantum well layer and a barrier layer as the active layer 30.
  • An electron blocking layer is formed on the active layer 30, and a second semiconductor layer 40 is formed on the active layer 30, whereby a light emitting laminate may be manufactured.
  • the light emitting device having the above structure has improved light extraction efficiency and high reliability by reducing defects.
  • the light emitting device having the above-described structure may be implemented with various types of semiconductor chips.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a lateral type semiconductor chip.
  • a semiconductor chip includes a light emitting device and first and second electrodes 110 and 120 connected to the light emitting device.
  • the light emitting device includes a substrate 10, a first semiconductor layer 20, an active layer 30, and a second semiconductor layer 40 provided on the substrate 10.
  • the first electrode 110 is disposed on the first semiconductor layer 20 where the active layer 30 and the second semiconductor layer 40 are not provided, and the second semiconductor layer 40 is disposed on the second semiconductor layer 40.
  • the electrode 120 is disposed.
  • the first and / or second electrodes 110 and 120 may be made of a single layer or a multilayer metal.
  • Materials of the first and / or second electrodes 110 and 120 include Al, Ti, Cr, Ni, Au, Ag, Cr, Cu, Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta , Various metals such as Pd, Co, and alloys thereof may be included.
  • a plurality of protruding patterns 11 are provided on the upper surface of the substrate 10 to increase light emission efficiency.
  • the embossed pattern may be provided in the substrate 10 in a conical shape including the first layer 13 and the second layer 15, as described in the above-described embodiment.
  • An insulating film 130 is provided on the first and second electrodes 110 and 120, and contact holes exposing the first electrode 110 and the second electrode 120 are provided on the insulating film 130.
  • the insulating layer 130 may be disposed on an upper surface of the second semiconductor layer 40 and side surfaces of the semiconductor layers, and may be in selective contact with the first and second electrodes 110 and 120.
  • the insulating layer 130 may include an insulating material or an insulating resin formed of at least one of an oxide, nitride, fluoride, and sulfide having at least one of Al, Cr, Si, Ti, Zn, and Zr.
  • the insulating layer 130 may be selectively formed of, for example, SiO 2 , Si 3 N 4 , Al 2 O 3 , or TiO 2 .
  • the insulating layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.
  • the light emitting device may further include a component having an additional function in addition to the above-described layer.
  • various layers may be further included, such as a reflective layer for reflecting light, an additional insulating layer for insulating a specific component, a solder preventing layer for preventing diffusion of solder, and the like.
  • the mesa may be formed in various forms, and the positions and shapes of the first and second electrodes 110 and 120 may also be variously changed.
  • the light emitting device emits light by being turned on by applying a signal to the first electrode 110 and the second electrode 120, and the emitted light is directed downward of the first semiconductor layer 20. It may proceed to or to the upper direction of the second semiconductor layer 40.
  • the semiconductor chip employing the light emitting device according to the embodiment of the present invention described above is a lateral type, it is not limited thereto.
  • the light emitting device according to the embodiment may be applied to a semiconductor chip of a vertical type or a flip chip type.
  • FIG. 7 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a flip chip type semiconductor chip.
  • the flip chip type semiconductor may be formed on the substrate 10 and then inverted to be mounted on other components.
  • a semiconductor chip includes a light emitting device and first and second electrodes 110 and 120 connected to the light emitting device.
  • the light emitting device includes a substrate 10, a first semiconductor layer 20, an active layer 30, and a second semiconductor layer 40 stacked on the substrate 10.
  • the light emitting device may include at least one mesa including the active layer 30 and the second semiconductor layer 40.
  • the mesa may include a plurality of protruding patterns 11, and the plurality of protruding patterns 11 may be spaced apart from each other.
  • An insulating layer 130 is provided on the mesa, and the insulating layer 130 has contact holes in which the first semiconductor layer 20 is exposed between the mesas and a part of the second semiconductor layer 40.
  • the first electrode 110 is connected to the first semiconductor layer 20 exposed through the contact hole between the mesas, and the second electrode 120 is exposed through the contact hole formed on the second semiconductor layer 40. It is connected to the second semiconductor layer 40.
  • Table 1 shows data showing light emission efficiency according to a change in pitch when the diameter and height of the protruding pattern on the substrate are the same in the light emitting device.
  • FIG. 8 is a graph showing the light output efficiency according to the pitch of the protrusion pattern in Table 1.
  • the light quantity increase and decrease rate indicates the light increase and decrease rate of the light emitting device according to the existing invention in which the protrusion pattern is composed of only the first layer without the second layer, and the protrusion pattern of the conventional invention has a pitch of 3 ⁇ m and , The total height was 1.7 ⁇ m and the diameter was 2.7 ⁇ m.
  • Table 2 shows data showing light emission efficiency according to a change in pitch when the diameter and height of the protruding pattern on the substrate are the same in the light emitting device.
  • 9 is a graph showing the light output efficiency according to the pitch of the protruding pattern in Table 2.
  • Tables 3 to 6 are data showing light emission efficiency according to the change of the diameter when the pitch and height of the protruding pattern on the substrate are the same in the light emitting device.
  • 10 is a graph showing the light output efficiency according to the diameter in Tables 3 to 6. In Fig. 10, the graphs shown in Examples 1 to 4 show data of Tables 3 to 6, respectively.
  • the present invention provides a light emitting device in which the light output efficiency is significantly increased by differently setting the diameter of the protrusion pattern on the substrate, the height of the protrusion pattern, and the pitch of the protrusion patterns.
  • FIG. 11 is a schematic cross-sectional view of a light emitting device according to an embodiment of the present invention.
  • a light emitting device includes a substrate 10 and a light emitting laminate provided on the substrate 10.
  • the light emitting stack includes a first semiconductor layer 20, an active layer 30, and a second semiconductor layer 40 sequentially provided on the substrate 10.
  • the substrate 10 is patterned, and a plurality of protruding patterns 11 are provided on an upper surface thereof.
  • the first semiconductor layer 20 may be provided on the substrate 10.
  • the first semiconductor layer 20 may cover the protruding pattern 11 on the substrate 10.
  • the first semiconductor layer 20 may be epitaxially grown from the top surface of the substrate 10, and in this case, the first semiconductor layer 20 may be grown in an upward direction so as to completely cover the side surface and the top surface of the protruding pattern 11.
  • the first semiconductor layer 20 has a plurality of cavities at positions corresponding to the sides of the protruding pattern 11. This will be described later.
  • FIG. 12 is a plan view of a substrate provided with a protruding pattern among components of the light emitting device of FIG. 11,
  • FIG. 13 is a cross-sectional view taken along line II ′ of FIG. 12, and
  • FIG. 14 is an enlarged view of P1 of FIG. 13. One cross section.
  • a protruding pattern 11 including a first layer 13 and a second layer 15 is provided on an upper surface of the substrate 10 and adjacent to the protruding pattern 11.
  • a plurality of cavities VD is provided.
  • the pitch PT of the protruding pattern 11 may have a value within a predetermined range according to the diameter DM.
  • the ratio of the diameter DM and the pitch PT of the protruding pattern 11 may be in a range of about 0.3 to about 2.0.
  • the ratio of the diameter DM and the pitch PT of the protruding pattern 11 is not limited thereto and may be provided in other values.
  • a plurality of cavities VD are formed on the side of the protruding pattern 11, that is, between the protruding pattern 11 and the first semiconductor layer.
  • the cavities VD are formed in the vicinity of the edge of the interface of the first layer 13 and the second layer 15 of the protruding pattern 11.
  • the cavities have a shape extending in a downward direction of the extension surface, that is, toward the substrate 10, with respect to the extension surface of the interface between the first layer 13 and the second layer 15. Accordingly, the cavities VD are formed on at least one side along the outermost top of the first layer 13.
  • the cavity VD is formed corresponding to the growth direction of the crystal plane, and is formed on the side corresponding to each vertex of the hexagon with respect to the center of the protrusion pattern 11.
  • Each cavity VD may have a triangular shape in plan view.
  • the protruding pattern 11 is provided in the form of a cone
  • the upper surface of the first layer 13 has a circular shape, wherein the cavities VD are the first layer 13 in plan view.
  • the cavities VD may have a right triangle shape when cut along a plane perpendicular to the top surface of the substrate 10 and passing through the center of the circle.
  • the hypotenuse may correspond to the side surface of the first layer 13.
  • the top surface of the cavity VD may be substantially the same as the surface extending the top surface of the first layer 13. That is, each cavity VD is formed in the first semiconductor layer 20 corresponding to the outer side of the upper surface of the first layer 13, and the upper surface of the first layer 13 forms a structure in which each cavity VD is formed. It becomes the upper side in.
  • the first semiconductor layer 20 undergoes a process of merging into a single crystal in a process of growing in an upper direction and / or a side direction from an upper surface of the substrate 10.
  • the cavities VD can be formed by intentionally controlling such that a portion which is not in close contact with the side surface of the first layer 13 of the protruding pattern 11 is formed in this merging process.
  • the cavities VD are empty spaces in which the first layer 13 and the first semiconductor layer 20 are not provided. Accordingly, the cavities VD have different refractive indices from those of the first layer 13 and the first semiconductor layer 20.
  • the cavities VD At the interface between the first layer 13 and the respective cavities and at the interface between the first semiconductor layer 20 and the cavity VD, light refraction, scattering, reflection, and the like occur, whereby the light extraction efficiency by the cavity is increased. Increases. In general, however, the increase in the refraction, scattering, reflection, etc. of the light improves the light extraction efficiency, but the light extraction efficiency decreases when the position where the cavity VD is generated is too close or too far from the upper surface of the substrate 10. You may.
  • the height of the first layer 13 and the second layer 15 in the protruding pattern 11 is maintained within a predetermined range so that the light extraction efficiency by the cavities VD may be increased.
  • the position of the cavities VD is provided at a position corresponding to the interface of the first layer 13 and the second layer 15 so that the first layer 13 and the second layer 15
  • the position of the cavities can also be adjusted.
  • the height H1 of the first layer 13 is formed to have a predetermined value or more. If the height H1 of the first layer 13 is 0, growth of the first semiconductor layer 20 from the substrate 10 may be prevented due to impurities remaining on the upper surface of the substrate 10 during the process. .
  • the height H2 of the second layer 15 has a larger value than the height H1 of the first layer 13, the growth of crystals in the lateral direction of the first layer 13 is reduced. Since the quality of the crystal can be improved, the height of the second layer 15 can have a larger value than the height of the first layer 13.
  • the height of the first layer 13 and the second layer 15 and thus the positions of the cavities VD may be within a predetermined range.
  • the ratio of the heights of the first layer 13 and the second layer 15 may be greater than about 2.5 and less than about 9.5.
  • the first layer 13 and the second layer The ratio of the heights of the layers 15 may be about 4.25.
  • the first layer 13 is greater than about 0.2 micrometers and less than about 0.6 micrometers. It can have a height of.
  • the first layer 13 when the sum of the heights of the first layer 13 and the second layer 15 is about 2.1 micrometers, the first layer 13 is at least about 0.25 micrometers and at least about 0.55 micrometers. It may have a height of less than or equal to one embodiment, and in another embodiment, the first layer 13 may have a height of about 0.3 micrometers or more and about 0.5 micrometers or less.
  • the cavities VD may not be sufficiently formed, and even if formed, the scattering effect of light due to the cavities VD may not be sufficiently exhibited. .
  • the size of the cavities VD is small or insufficiently produced and may act as a defect, thereby reducing the transmittance of light passing through the cavities VD. In this case, as a result, the incident ratio of light from the first semiconductor layer 20 to the inner direction of the substrate 10 can be reduced.
  • the cavities VD are sufficiently formed, and the scattering effect by the cavities VD increases, as well as the first semiconductor.
  • the proportion of light incident from the layer 20 toward the substrate 10 through the cavities VD increases.
  • the inside of the substrate 10 is exposed to light traveling from the first semiconductor layer 20 toward the substrate 10. As the path of the traveling light increases, the absorption rate of the light in the substrate 10 is increased, thereby reducing the amount of light passing through the substrate 10. Also, in this case, since the height of the first layer 13 is relatively high, growth of crystals in the lateral direction of the first layer 13 may occur, which may reduce the quality of the crystals, which may cause a decrease in light efficiency. do.
  • Table 11 is a simulation result showing the light extraction efficiency of the light emitting device having a structure without a cavity and the light emitting device having a structure provided with cavities.
  • the structure and the size of the rest except for the presence of cavities were all provided in the same pair.
  • the light emitting devices are prepared in a flip chip type. The light extraction efficiency was measured by measuring the brightness of the light transmitted through the substrate, and the traveling direction of the light was set to pass through the first semiconductor layer from the active layer.
  • the extraction efficiency of the light emitting devices was measured by changing the structure of the protruding pattern, that is, the heights of the first and second layers, respectively.
  • the structures of the protruding pattern of the light emitting elements in which the cavities are not provided are shown in Figs. 15A to 15D, and the structures of the protruding pattern in which the cavities are provided are shown in Figs. 16A to 16D.
  • 15A to 15D and the drawings of FIGS. 16A to 16D do not completely scale with actual simulation conditions, and some of the drawings are exaggerated or reduced for convenience of description.
  • 17 is a graph showing the simulation results in Table 11.
  • the structures of FIGS. 15A to 15B are shown as Comparative Examples 1 to 4
  • the structures of FIGS. 16A to 16B are shown as Examples 1 to 4.
  • the height of the first layer is 0.2 micrometer, which corresponds to the case where the top surface of the first layer is disposed very close to the substrate surface.
  • the amount of light transmitted through the substrate was reduced, in particular, the overall light efficiency was reduced to -3.6% rather than the conventional light emitting device provided without the cavities. It was. This seems to be because the cavities are not sufficiently formed due to the low height of the first layer and even if formed, the scattering effect of light due to the cavities does not appear sufficiently.
  • Comparative Examples 3 and 3, and Comparative Examples 4 and 4 also showed that the amount of light transmitted through the substrate in the luminescent elements was reduced compared to the conventional light emitting element in which the cavities were not provided, in particular, the overall light efficiency. Rather decreased to -4.8% and -4.2%. This is because when the height of the first layer is formed larger than the above-mentioned range from the substrate surface, the path of the light traveling in the substrate increases with respect to the light traveling through the cavity from the first semiconductor layer in the direction of the substrate. This is because the absorption of light is increased. In contrast, in Comparative Example 2 and Example 2, the amount of light transmitted through the substrate was increased by 4.4% in the light emitting device provided with the cavities, compared to the conventional light emitting device in which the cavities were not provided.
  • the cavity is sufficiently formed due to the sufficient height of the first layer, but side effects that may occur when the first layer is too high, such as a decrease in crystallinity or an increase in light absorption due to an increase in the path of light in the substrate, may occur. Seems to be not. Accordingly, in the case where the cavities are formed as in Example 2, in addition to the light incident directly from the first semiconductor layer to the substrate, there is additional light passing through the cavities and then transmitted to the surface of the substrate, thereby improving the overall light output efficiency. Is improved.
  • the cavity is provided on the side of the protruding pattern, it can be seen that the light efficiency is significantly increased when the height of the first layer and the second layer at this time is within the above-described range.
  • cavities are provided on the sides of the protruding pattern, the light efficiency being significant when the sum of the heights of the first and second layers is 2.1 micrometers and the height of the first layer is between 0.2 micrometers and 0.6 micrometers. It can be seen that the increase.
  • the light emitting device having the structure according to the above embodiment may be manufactured by adjusting process conditions such that a plurality of cavities are formed at the side of the protruding pattern when forming the first semiconductor layer.
  • 18A to 18B are cross-sectional views illustrating some of the steps of manufacturing the protrusion pattern having the above-described structure, and sequentially illustrate growth directions of the substrate on which the protrusion pattern is formed and the first semiconductor layer so as to form cavities.
  • 18A and 18B major growth directions of the semiconductor layer are indicated by arrows for convenience of description.
  • the first semiconductor layer 20 is formed in the upper direction.
  • the first semiconductor layer 20 may be formed of a semiconductor layer of various materials, for example, an n-type nitride-based semiconductor layer, and may be formed of an organic metal vapor phase epitaxy method or a molecular beam epitaxy method (MBE). beam epitaxy) or Hydride Vapor Phase Epitaxy (HVPE).
  • MBE molecular beam epitaxy method
  • HVPE Hydride Vapor Phase Epitaxy
  • the initial growth of the first semiconductor layer 20 is 3D growth (eg, Volmer-Weber growth) that mainly occurs in an upward direction from the exposed substrate 10 surface, and growth occurs on the upper surface of the second layer 15. Does not happen. 3D growth conditions have lower growth temperatures and higher growth pressures than 2D growth (eg Frank van der Merwe growth) where growth occurs mainly in the horizontal direction.
  • 3D growth eg, Volmer-Weber growth
  • 2D growth eg Frank van der Merwe growth
  • the first semiconductor layer 20 is grown in the upper and side directions.
  • the first growth pattern 21 mainly grown in the upper direction and the second growth pattern 23 grown in the upper and lateral directions but growing in the lateral direction are illustrated.
  • the second growth pattern 23 is a 2D growth in which growth is mainly performed in the horizontal direction, and may be achieved by maintaining a growth temperature higher and a lower growth pressure than the above-described 3D growth.
  • the epitaxial lateral over-growth is formed by metal-organic chemical vapor deposition (MOCVD) for growth in the lateral direction (horizontal direction in the figure) of the first semiconductor layer 20.
  • MOCVD metal-organic chemical vapor deposition
  • the first semiconductor layer 20 is continuously grown in the lateral direction and in the upper direction, thereby merging the entire surface of the substrate 10 including the surface of the second layer 15.
  • the first semiconductor layer 20 undergoes a process of merging into a single crystal in a process of growing in a top direction and / or a side direction from a substrate surface, and in this process of merging the first layer 13 of the protruding pattern 11.
  • the cavities VD can be formed by controlling such that a portion which is not in close contact with the side surface is formed.
  • the size and position of the cavities VD formed in the first semiconductor layer 20 may be controlled intentionally by adjusting the thickness ratio of the first semiconductor layer 20 according to each growth during 3D growth and 2D growth. Can be.
  • the upper surface of the exposed substrate 10 between the protruding patterns 11 is a portion which becomes a substantial growth nucleus, and is formed from the upper surface of the substrate 10 as the first growth pattern 21. Growth occurs in the direction. Thereafter, the first semiconductor layer 20 is grown along the horizontal direction by the ELOG method, like the second growth pattern 23.
  • the first semiconductor layer 20 is epitaxially grown when the first semiconductor layer 20 is the upper surface and the side surface is the side when the growth of the first semiconductor layer 20 occurs, the growth of the side surface is caused by the conditions of the ELOG. It is much more dominant than the growth of the top surface, and the growth ratio of the m-axis and c-axis is about 2: 1.
  • the side surface of the first semiconductor layer 20 during growth may be perpendicular to the top surface of the first semiconductor layer 20, but is not limited thereto.
  • the facet surface may be inclined to the top surface of the first semiconductor layer 20. It may be.
  • the upper surface of the first semiconductor layer 20 may correspond to the (0001) plane, and the side surface of the first semiconductor layer 20 may correspond to the (10-11) plane.
  • the first semiconductor layer 20 may be further grown upward using HVPE.
  • HVPE When the first semiconductor layer 20 is formed by MOCVD, the deposition rate is slower than that of the HVPE. Therefore, when the first semiconductor layer 20 is to be grown to a sufficient thickness quickly, the HVPE may be used.
  • the first semiconductor layer 20 thus formed covers the surface of the substrate 10 and the protruding pattern 11 with the cavities formed therein.
  • a buffer layer may be further formed on the substrate 10 before the first semiconductor layer 20 is formed.
  • the superlattice structure may be formed by alternately stacking two kinds of layers having different band gaps on the first semiconductor layer 20.
  • the active layer 30 is formed on the first semiconductor layer 20.
  • a quantum well structure may be formed by alternately stacking a quantum well layer and a barrier layer as the active layer 30.
  • An electron blocking layer is formed on the active layer 30, and a second semiconductor layer 40 is formed on the active layer 30, whereby a light emitting laminate may be manufactured.
  • FIG. 19 is a photograph of a protrusion pattern and a first semiconductor layer according to an embodiment of the present invention manufactured by the above-described method.
  • a plurality of protrusion patterns may be formed on a substrate, and six cavities are provided for each protrusion pattern. Each cavity is provided at a position corresponding to the vertex of the hexagon, which is related to the crystal growth direction of the semiconductor layer.
  • FIGS. 20A and 20B are photographs showing the paths of the light and the intensity of the light of the light emitting devices having the structure where the cavities are not provided and the light emitting devices having the structure where the cavities are provided.
  • FIGS. 20A and 20B when the direction in which the vertex of the protruding pattern faces is in the upper side, the advancing direction of the light is from the upper side to the lower side.
  • the amount of light traveling in the downward direction can be significantly increased, and as a result, a light emitting device having high light efficiency can be manufactured.
  • the light emitting device may be employed in various types of semiconductor chips, and for example, may be employed in the semiconductor chips of the type shown in FIGS. 6 and 7 or in the semiconductor chips of the type described below. Can be.
  • FIG. 21 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a flip chip type semiconductor chip.
  • the flip chip type semiconductor may be formed on a substrate and then inverted to be mounted on other components.
  • the light emitting device includes a substrate 10, a light emitting stack provided on an upper surface 10R of the substrate 10, and first and second electrodes 110 and 120 connected to the light emitting stack. .
  • the substrate 10 is patterned, and a plurality of protruding patterns and cavities are provided on an upper surface thereof.
  • the light emitting stack includes a first semiconductor layer 20, an active layer 30, and a second semiconductor layer 40 sequentially stacked on the top surface 10R of the substrate 10.
  • the light emitting stack may be provided in at least one mesa form including the active layer 30 and the second semiconductor layer 40.
  • the light emitting stack may include a plurality of protruding patterns, and the plurality of protruding patterns may be spaced apart from each other.
  • An insulating film 130a is provided on the light emitting stack.
  • the light emitting stack is provided with at least one contact hole CH penetrating the active layer 30, the second semiconductor layer 40, and the insulating layer 130a and exposing a portion of the first semiconductor layer 20.
  • the first electrode 110 is connected to the first semiconductor layer 20 exposed through the contact hole CH.
  • the second electrode 120 is connected to the second semiconductor layer 40 exposed through the opening formed in the insulating layer 130a.
  • An additional insulating layer 130b may be further provided on the side of the light emitting stack.
  • the additional insulating layer 130b may be formed of various types of mirrors (eg, metal mirrors or dielectric mirrors) such that light emitted from the active layer 30 is not emitted toward the side of the light emitting stack.
  • the first and second electrodes 110 and 120 are disposed on the same side and the size of the light emitting device may be easily mounted on the wiring of the substrate 10.
  • a signal is applied to the first electrode 110 and the second electrode 120 to be turned on to emit light.
  • the emitted light may travel downward through the first semiconductor layer 20 and the substrate 10, and has high light extraction efficiency in the downward direction by the protruding patterns 11 and the cavities provided in the substrate 10. .
  • the protrusion pattern is illustrated as a cone, but the protrusion pattern may be modified in various forms without departing from the concept of the present invention.
  • the shape of the protruding pattern may have the shape of a polygonal pyramid.
  • the shape of the curved surface forming a side may be partially modified.
  • the cross section of the protruding pattern may be close to the semi-ellipse sphere.
  • FIG. 22 is a schematic cross-sectional view showing a light emitting device according to an embodiment of the present invention.
  • a light emitting device includes a substrate 10 and a light emitting laminate provided on the substrate 10.
  • the substrate 10 is patterned, and a plurality of protruding patterns 11 are provided on an upper surface thereof.
  • the protruding pattern 11 is provided to protrude upward from the upper surface of the substrate 10.
  • the protrusion pattern 11 may be provided in a shape in which the width decreases toward the upper direction, when the protrusion pattern 11 is cut into a plane perpendicular to the substrate 10,
  • the cross section of the protruding pattern 11 may be approximately a semi-elliptic sphere and may have a shape close to a triangle according to circumstances.
  • the protruding pattern 11 includes a first layer 13 and a second layer 15 sequentially stacked from the top surface of the substrate 10.
  • the first layer 13 is provided on the substrate 10 and the second layer 15 is provided on the first layer 13.
  • the first semiconductor layer 20 may be provided on the substrate 10.
  • the first semiconductor layer 20 may cover the protruding pattern 11 on the substrate 10.
  • the first semiconductor layer 20 may be epitaxially grown from the top surface of the substrate 10, and in this case, the first semiconductor layer 20 may be grown in an upward direction so as to completely cover the side surface and the top surface of the protruding pattern 11.
  • the refractive index of the first semiconductor layer may be greater than that of the first layer 13 and the second layer 15.
  • the refractive index of the first semiconductor layer 20 is 2.0 to 2. May be five.
  • FIG. 23 is a plan view of a substrate provided with a protruding pattern among the components of the light emitting device of FIG. 22.
  • 24 is a cross-sectional view taken along line II ′ of FIG. 23.
  • FIG. 25A is an enlarged cross-sectional view of P1 of FIG. 24, and
  • FIG. 25B is an enlarged cross-sectional view of P4 of FIG. 25A.
  • a protruding pattern 11 including a first layer 13 and a second layer 15 is provided on an upper surface of the substrate 10.
  • the first layer 13 is formed integrally without being separated from the substrate 10.
  • the first layer 13 is made of the same material as the substrate 10.
  • the upper surface of the first layer 13 may have a circular shape.
  • the second layer 15 is made of a different material from the first layer 13.
  • the material of the second layer 15 is a material having a refractive index different from that of the first layer 13, and in one embodiment of the present invention, the refractive index of the first layer 13 is greater than that of the second layer 15. Can be. In this case, various insulating materials having different refractive indices may be used for the material of the first layer 13 and the material of the second layer 15.
  • a material having a refractive index of about 1.6 to about 2.45 may be used as the material of the first layer 13 within the limit that materials of different refractive indices are used in the first layer 13 and the second layer 15.
  • a material having a refractive index of about 1.3 to about 2.0 may be used as the material of the second layer 15.
  • the first layer 13 may include sapphire
  • the second layer 15 may, for example, be SiO x , SiO x N y , SiN x .
  • the first layer 13 may be made of sapphire
  • the second layer 15 may be made of SiO 2.
  • the refractive index of the first layer 13 may be 1.76
  • the second The refractive index of the layer 15 corresponds to about 1.46.
  • Each protruding pattern 11 may have a circular shape in plan view.
  • the protruding pattern 11 is provided in an ellipsoid or cone shape, the vertex portion of the ellipsoid or cone is the center.
  • the protruding pattern 11 may be provided in a size having a predetermined diameter DM and a height HT.
  • the diameter DM refers to the width of the lowermost end of the protruding pattern 11 when viewed on a cross section
  • the height HT means the distance from the upper surface of the substrate 10 to the uppermost vertex of the protruding pattern 11.
  • each of the protrusion patterns 11 may have the same diameter DM and height HT.
  • each protruding pattern 11 may not have exactly the same diameter DM and height HT, and there may be a difference within a predetermined range in the diameter DM and the height HT.
  • the height H1 of the first layer 13 is formed to have a predetermined value or more. If the height H1 of the first layer 13 is 0, growth of the first semiconductor layer 20 from the substrate 10 may be prevented due to impurities remaining on the upper surface of the substrate 10 during the process. . In addition, when the height H2 of the second layer 15 has a larger value than the height H1 of the first layer 13, the growth of crystals in the lateral direction of the first layer 13 is reduced. Since the quality of the crystal can be improved, the height of the second layer 15 can have a larger value than the height of the first layer 13.
  • the process proceeds from the first semiconductor layer 20 toward the substrate 10.
  • the absorption rate of the light in the substrate 10 may be increased, and thus the amount of light passing through the substrate 10 may be reduced.
  • the height of the first layer 13 is relatively high, growth of crystals in the lateral direction of the first layer 13 may occur, which may reduce the quality of the crystals, which may cause a decrease in light efficiency. do.
  • the side slopes of the first layer 13 and the second layer 15 may be at least partly the same or different.
  • the inclinations of the first layer 13 and the second layer 15 are shown to have the same value in the drawing, the present invention is not limited thereto, and the side slopes of the first layer 13 and the second layer 15 are not limited thereto. At least some may be the same or different.
  • the inclination at the portion where the first layer 13 and the second layer 15 contact each other may be different. Since the materials of the first layer 13 and the second layer 15 are different from each other, the side slope may be set differently according to the process conditions during the etching process. In one embodiment of the present invention, by forming different inclinations of the first layer 13 and the second layer 15, the reflectance of the light emitted from the light emitting device may be increased, thereby improving light emission efficiency.
  • the arrangement of the protrusion pattern 11 may be regular as shown, but is not limited thereto.
  • the protruding patterns 11 may be arranged irregularly. Even in this case, the pitch PT and the spacing of the protruding pattern 11 per single area when viewed on the entire substrate 10 are within a predetermined range, in which case the density may be provided at substantially the same level.
  • the protrusion pattern 11 is illustrated as a cone shape, but the protrusion pattern 11 may be modified in various forms without departing from the concept of the present invention. have.
  • the shape of the protruding pattern 11 may have a shape of a polygonal pyramid.
  • the shape of the curved surface forming a side may be partially modified.
  • the pitch PT of the protruding pattern 11 may have a value within a predetermined range according to the diameter DM.
  • the ratio of the diameter DM and the pitch PT of the protruding pattern 11 may be in a range of about 0.3 to about 2.0.
  • the ratio of the diameter DM and the pitch PT of the protruding pattern 11 is not limited thereto and may be provided in other values.
  • the interface between the first layer 13 and the second layer 15 is formed substantially horizontally with the substrate surface, i.e., the upper surface of the substrate 10, and the surface is rough.
  • the first layer 13 When viewed based on the first layer 13, the first layer 13 may have a conical shape in which an upper portion having a substantially flat upper surface is cut off. Accordingly, the first layer 13 may be formed of an upper surface substantially parallel to the substrate surface and a side surface connecting the substrate surface and the upper surface.
  • the upper surface of the first layer 13 has a roughness (ie, unevenness) so that light incident from the first semiconductor layer 20 in the direction of the substrate 10 (downward in the drawing) can be incident into the substrate 10 as much as possible.
  • the upper surface of the first layer has concavities and convexities provided with convex portions projecting in the upper direction of the substrate surface and recesses recessed in the lower direction of the substrate surface.
  • the reflectance of light is higher than that of the unevenness, and thus The amount of light traveling in the downward direction is reduced.
  • the unevenness is formed on the upper surface of the first layer 13
  • light scattering or refraction occurs in the portion where the unevenness is formed, rather than reflection, so that the light easily proceeds into the substrate 10.
  • Light incident into the first substrate 10 passes through the substrate 10 and is emitted to the rear surface of the substrate 10.
  • FIGS. 26A to 26B photographs of the light emitting device according to the existing invention and the upper surface of the first layer of the light emitting device according to the embodiment are shown.
  • each photograph is an AFM (Atomic Force Microscope) photograph, and the specimens corresponding to the upper surface of the first layer were each 2 ⁇ m in length and width.
  • the top surface of the first layer is provided flat without the irregularities.
  • the roughness standard deviation Rq may be 0.200 to 0.300 nm
  • the rough arithmetic mean Ra may be 0.140 to 0.190 nm
  • Rq may be 0.216 and Ra may be 0.169 nm.
  • roughness that is, irregularities
  • the roughness may be provided to various degrees, but in the roughness according to an embodiment of the present invention, the roughness standard deviation Rq may be about 0.300 to about 0.550 nm, and the rough arithmetic mean Ra may be about 0.250 to about 0.400 nm.
  • the standard deviation Rq may be 0.447 nm and the arithmetic mean Ra may be 0.327 nm.
  • a protruding pattern is provided on the substrate, and the light extraction efficiency increases significantly when the light is transmitted in a specific direction by the protruding pattern.
  • the light generated in the active layer passes through the first semiconductor layer in a direction penetrating the substrate.
  • light diffusion and light scattering occur due to the protruding pattern.
  • Light diffusion and light scattering by the protruding pattern are mainly increased by the roughness provided at the interface between the first layer and the second layer, so that the amount of light traveling in the downward direction is increased.
  • the interface between the first layer and the second layer is provided with irregular irregularities, thereby minimizing the reflection of light passing through the first layer and the second layer to a minimum.
  • the refractive indexes of the first layer, the second layer, and the first semiconductor layer are formed different from each other, and the refractive index of the first semiconductor layer, the first layer, and the second layer is As it becomes smaller, the refraction or reflection of light passing through the first semiconductor layer, the first layer, and the second layer can maximize light output in the downward direction.
  • roughness is not substantially provided on the side surface except the upper surface in the first layer.
  • the side may be provided with a reflective surface that is substantially less light passing through the side.
  • the side surface may be a reflective surface on which 80% or more, for example, 90% or more, preferably 95% or more of light traveling from the first semiconductor layer to the side of the first layer to be described later is reflected.
  • roughness may not be provided in an area of the substrate surface on which the protruding pattern is not provided.
  • 27A to 27B illustrate TEM (Transmission Electron Microscope) photographs of portions corresponding to P2 and P3 of FIG. 24, respectively, when the light emitting device according to the exemplary embodiment is manufactured.
  • the portion marked in white is the second layer 15, and the portion disposed under the second layer 15 corresponds to the first layer 13. As shown, irregularities may be irregularly formed on the upper surface of the first layer 13.
  • substantially no roughness is provided on the side of the first layer 13 except for the top surface, and is provided as a flat surface substantially free of irregularities.
  • the substrate surface that is, the upper surface of the substrate 10 may also be provided as a flat surface substantially free of irregularities.
  • the upper surface of the substrate 10 may be provided as a flat surface on which unevenness is not formed, but is not limited thereto, and the first incident ratio of light in the downward direction may be improved.
  • Unevenness may be formed, such as the top surface of the layer 13. That is, the roughness may be provided on the substrate surface on which the protruding pattern is not provided, and the diffusion rate or scattering rate of the light traveling downward through the portion where the protruding pattern is not provided may increase. As a result, the light extraction effect in the light emitting device can be increased.
  • 28A to 28B are PhET simulation photographs showing a path of light according to the shape of the first layer side surface.
  • 28A to 28B the traveling direction of the light is shown for the structure in which the first semiconductor layer is grown after forming the first layer on the substrate, and all conditions except for the shape of the side surface of the first layer are the same.
  • the side surface of the first layer was set in the case where unevenness was formed in FIG. 28A and in the case where a flat reflective surface on which unevenness was not formed was formed in FIG. 28B.
  • the light extraction efficiency of the light emitting device is determined by how much light propagates from the back surface of the substrate, that is, from the active layer to the back surface of the substrate through the first semiconductor layer and the substrate, as shown in FIG. 28A. In this case, there is a problem in that the light efficiency in the downward direction is significantly decreased.
  • the light extraction efficiency of the light emitting device having the protruding pattern is significantly increased compared with the existing invention.
  • the protruding pattern having the above-described structure can be manufactured as follows.
  • 29A to 29G are cross-sectional views sequentially illustrating a method of manufacturing a protrusion pattern in a light emitting device according to an embodiment of the present invention.
  • the substrate 10 is prepared.
  • the substrate 10 may be made of, for example, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga 2 O 3, or the like, and the insulating layer may be SiO x , SiO x, or the like. It may be made of a material such as N y , SiN x .
  • roughness that is, unevenness PR is formed on the upper surface of the substrate 10.
  • the irregularities (PR) may be formed by various methods, such as wet etching, dry etching, grinding, or a combination of these methods, but is not limited thereto.
  • an insulating layer 15i is laminated using a material for forming a second layer on the substrate 10.
  • the insulating layer 15i may form a second layer, and may be formed of a material having a refractive index different from that of the substrate 10 on the substrate 10.
  • a pattern of the photoresist 50 is formed by applying the photoresist 50 on the insulating layer 15i and performing photolithography including exposure and development.
  • the pattern of the photoresist 50 is reflowed.
  • the thickness of the photoresist 50 may vary depending on the region through the reflow of the photoresist 50. Accordingly, the etch shapes of the insulating layer 15i and the substrate 10 may be changed.
  • the protruding pattern having the first layer 13 and the second layer 15 by etching the insulating layer 15i and the substrate 10 using the photoresist 50 as a mask. (11) is formed. In more detail, a portion of the insulating layer and the substrate 10 are etched using the pattern of the photoresist 50 as a mask, and the insulating layer 15i is etched except for the portion where the protruding pattern 11 should be formed. Two layers 15 are formed. In a portion where the second layer 15 is not formed, the upper surface of the substrate 10 is exposed.
  • the upper surface of the substrate 10 is further etched than the upper surface of the original substrate 10 through additional etching, thereby forming a first layer 13 protruding from the upper surface of the substrate 10. If only the second layer 15 is formed and the original upper surface of the substrate 10 is etched, the theoretical upper surface of the substrate 10 may be exposed, so that the growth of the semiconductor layer may easily occur later. In reality, the growth of the first semiconductor layer 20 does not occur properly later due to etching residue or impurities present on the upper surface of the substrate 10. Therefore, the additional etching is performed to completely remove the etching residue or impurities on the substrate 10. This forms the first layer 13.
  • the etching for forming the first layer 13 and the second layer 15 may be performed under various conditions using various methods depending on the material.
  • the insulating layer 15i and a portion of the substrate 10 may be patterned using dry etching.
  • the second layer 15 and the first layer 13 may be sequentially formed and patterned using the same or different etching gases.
  • the insulating layer 15i and the substrate 10 may be etched in an up-down direction, but may be performed in anisotropy in which the etching in the left-right direction is not relatively performed.
  • the light emitting device may be formed by sequentially forming the light emitting stack including the first semiconductor layer 20 on the substrate on which the protruding pattern 11 is formed.
  • the first semiconductor layer 20 is formed on the substrate 10 on which the protruding pattern 11 is formed.
  • the first semiconductor layer 20 is first grown in an upward direction from an exposed surface of the substrate 10, and is then grown in an upward direction and a lateral direction.
  • an active layer see FIGS. 22 and 30
  • a second semiconductor layer see FIGS. 22 and 40
  • the first semiconductor layer 20 is formed in the upper direction.
  • the first semiconductor layer 20 may be formed of a semiconductor layer of various materials, for example, an n-type nitride-based semiconductor layer, and may be formed of an organic metal vapor phase epitaxy method or a molecular beam epitaxy method (MBE). beam epitaxy) or Hydride Vapor Phase Epitaxy (HVPE).
  • MBE molecular beam epitaxy method
  • HVPE Hydride Vapor Phase Epitaxy
  • the initial growth of the first semiconductor layer 20 is 3D growth (eg, Volmer-Weber growth) that mainly occurs in an upward direction from the exposed substrate 10 surface, and growth occurs on the upper surface of the second layer 15. Does not happen.
  • the first semiconductor layer 20 is grown in the upper and side directions.
  • the epitaxial lateral over-growth (ELOG) is formed by metal-organic chemical vapor deposition (MOCVD) for growth in the lateral direction (horizontal direction in the figure) of the first semiconductor layer 20. Can be used.
  • the first semiconductor layer 20 is continuously grown in the lateral direction and in the upper direction, thereby merging the entire surface of the substrate 10 including the surface of the second layer 15.
  • the first semiconductor layer 20 undergoes a process of merging into a single crystal in a process of growing in a top direction and / or a side direction from a substrate surface.
  • the first semiconductor layer 20 may be further grown upward using HVPE.
  • HVPE When the first semiconductor layer 20 is formed by MOCVD, the deposition rate is slower than that of the HVPE. Therefore, when the first semiconductor layer 20 is to be grown to a sufficient thickness quickly, the HVPE may be used.
  • the first semiconductor layer 20 thus formed covers the surface of the substrate 10 and the protruding pattern 11 with the cavities formed therein.
  • a buffer layer may be further formed on the substrate 10 before the first semiconductor layer 20 is formed.
  • the superlattice structure may be formed by alternately stacking two kinds of layers having different band gaps on the first semiconductor layer 20.
  • the active layer 30 is formed on the first semiconductor layer 20.
  • a quantum well structure may be formed by alternately stacking a quantum well layer and a barrier layer as the active layer 30.
  • An electron blocking layer is formed on the active layer 30, and a second semiconductor layer 40 is formed on the active layer 30, whereby a light emitting laminate may be manufactured.
  • the amount of light traveling in the downward direction can be significantly increased, and as a result, a light emitting device having high light efficiency can be manufactured.
  • the light emitting device having the above-described structure may be implemented with various types of semiconductor chips.
  • FIG. 30 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a lateral type semiconductor chip.
  • a semiconductor chip includes a light emitting device and first and second electrodes 110 and 120 connected to the light emitting device.
  • the light emitting device includes a substrate 10, a first semiconductor layer 20, an active layer 30, and a second semiconductor layer 40 provided on the substrate 10.
  • the first electrode 110 is disposed on the first semiconductor layer 20 where the active layer 30 and the second semiconductor layer 40 are not provided, and the second semiconductor layer 40 is disposed on the second semiconductor layer 40.
  • the electrode 120 is disposed.
  • the first and / or second electrodes 110 and 120 may be made of a single layer or a multilayer metal.
  • Materials of the first and / or second electrodes 110 and 120 include Al, Ti, Cr, Ni, Au, Ag, Cr, Cu, Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta , Various metals such as Pd, Co, and alloys thereof may be included.
  • a plurality of protruding patterns 11 and cavities are provided on the upper surface of the substrate 10 to increase the light emission efficiency HT.
  • the embossing pattern may be provided in the substrate 10 in a conical shape including the first layer 13 and the second layer 15, as described in the above-described embodiment. Near the interface are provided cavities.
  • An insulating film 130 is provided on the first and second electrodes 110 and 120, and contact holes exposing the first electrode 110 and the second electrode 120 are provided on the insulating film 130.
  • the insulating layer 130 may be disposed on an upper surface of the second semiconductor layer 40 and side surfaces of the semiconductor layers, and may be in selective contact with the first and second electrodes 110 and 120.
  • the insulating layer 130 may include an insulating material or an insulating resin formed of at least one of an oxide, nitride, fluoride, and sulfide having at least one of Al, Cr, Si, Ti, Zn, and Zr.
  • the insulating layer 130 may be selectively formed of, for example, SiO 2 , Si 3 N 4 , Al 2 O 3 , or TiO 2 .
  • the insulating layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.
  • the light emitting device may further include a component having an additional function in addition to the above-described layer.
  • various layers may be further included, such as a reflective layer for reflecting light, an additional insulating layer for insulating a specific component, a solder preventing layer for preventing diffusion of solder, and the like.
  • the mesa may be formed in various forms, and the positions and shapes of the first and second electrodes 110 and 120 may also be variously changed.
  • a signal is applied to the first electrode 110 and the second electrode 120 to be turned on to emit light.
  • the emitted light may travel downward through the first semiconductor layer 20 and the substrate 10, and has high light extraction efficiency in the downward direction by the protruding patterns 11 and the cavities provided in the substrate 10. .
  • the semiconductor chip employing the light emitting device according to the embodiment of the present invention described above is a lateral type, it is not limited thereto.
  • the light emitting device according to the embodiment may be applied to a semiconductor chip of a vertical type or a flip chip type.
  • FIG. 31 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention, and illustrates a flip chip type semiconductor chip.
  • the flip chip type semiconductor may be formed on a substrate and then inverted to be mounted on other components.
  • the light emitting device includes a substrate 10, a light emitting stack provided on the upper surface 10R of the substrate 10, and first and second electrodes 110 and 120 connected to the light emitting stack. .
  • the substrate 10 is patterned, and a plurality of protruding patterns and cavities are provided on an upper surface thereof.
  • the light emitting stack includes a first semiconductor layer 20, an active layer 30, and a second semiconductor layer 40 sequentially stacked on the top surface 10R of the substrate 10.
  • the light emitting stack may be provided in at least one mesa form including the active layer 30 and the second semiconductor layer 40.
  • the light emitting stack may include a plurality of protruding patterns, and the plurality of protruding patterns may be spaced apart from each other.
  • An insulating film 130a is provided on the light emitting stack.
  • the light emitting stack is provided with at least one contact hole CH penetrating the active layer 30, the second semiconductor layer 40, and the insulating layer 130a and exposing a portion of the first semiconductor layer 20.
  • the first electrode 110 is connected to the first semiconductor layer 20 exposed through the contact hole CH.
  • the second electrode 120 is connected to the second semiconductor layer 40 exposed through the opening formed in the insulating layer 130a.
  • An additional insulating layer 130b may be further provided on the side of the light emitting stack.
  • the additional insulating layer 130b may be formed of various types of mirrors (eg, metal mirrors or dielectric mirrors) such that light emitted from the active layer 30 is not emitted toward the side of the light emitting stack.
  • the first and second electrodes 110 and 120 are disposed on the same side and the size of the light emitting device may be easily mounted on the wiring of the substrate 10.
  • a signal is applied to the first electrode 110 and the second electrode 120 to be turned on to emit light.
  • the emitted light may travel downward through the first semiconductor layer 20 and the substrate 10, and has high light extraction efficiency in the downward direction by the protruding patterns 11 and the cavities provided in the substrate 10. .
  • the light emitting device having the above-described structure has a high light extraction efficiency.
  • an experiment comparing the light emitting efficiency of the light emitting device according to an embodiment of the present invention with the existing invention was performed.
  • the total height was 1.7 ⁇ m and 2.1 ⁇ m, respectively, as the first comparative example and the second comparative example.
  • substrate with which the protrusion pattern which consists of these forms the 3rd comparative example was checked.
  • the substrate and the first layer were formed of sapphire and the second layer was formed of SiO2. All configurations except the protruding pattern were the same in Comparative Examples 1 to 3.
  • the height of the first layer was 0.4 ⁇ m and the height of the second layer was 1.7 ⁇ m.
  • Table 12 shows the luminous efficiency of the first to third comparative examples.
  • Comparative Example 1 (HT: 1.7 ⁇ m) 7.73 x 10 -09 3.41 x10 -09 1.1135 x 10 -08 0.0 Comparative Example 2 (HT: 2.1 ⁇ m) 7.91 x 10 -09 3.47 x10 -09 1.14 x10 -08 2.2 Comparative Example 3 (HT: 2.1 ⁇ m) 8.36 x 10 -09 3.41 x10 -09 1.1765 x10 -08 5.7
  • FIG. 32 is a graph showing the intensity of emitted light according to the wavelength of light emitting devices according to Comparative Example 1, Comparative Example 3, and Example.
  • the light emitting device of Example was manufactured under the same conditions except for Comparative Example 3 and the protruding pattern.
  • irregularities were formed at the interface between the first layer and the second layer.
  • Comparative Example 3 the luminous efficiency of Comparative Example 3 is higher than that of Comparative Example 1, which is substantially the same as the result of Table 1 above.
  • the luminous efficiency of the Example was significantly higher in most wavelength bands, particularly in the range of about 450 nm to about 460 nm.
  • Comparative Example 3 and Example all other portions are formed in the same manner except whether the upper surface of the first layer is uneven, and the difference in luminous efficiency is interpreted according to the unevenness of the upper surface of the first layer.

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Abstract

발광 소자는 기판, 상기 기판으로부터 돌출된 복수 개의 돌출 패턴, 상기 기판 상에 제공된 제1 반도체층, 상기 반도체층 상에 제공된 활성층, 및 상기 활성층 상에 제공된 제2 반도체층을 포함하며, 각 돌출 패턴은 상기 기판과 분리되지 않는 일체로 형성되며 상기 베이스 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함한다.

Description

발광 소자 및 이의 제조 방법
본 발명은 발광 소자 및 이의 제조 방법에 관한 것이다.
자체 발광하는 광원의 하나로서 최근 발광 다이오드(LED: Light Emitting Diode)가 많이 사용되고 있다. 발광 다이오드는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선, 자외선과 같은 빛의 형태로 변환한다. 발광소자의 광 효율이 증가됨에 따라 표시장치, 조명기기를 비롯한 다양한 분야에 발광소자가 적용되고 있다.
본 발명은 광 추출 효율 및 신뢰성이 높은 발광 소자 및 이의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 발광 소자는 기판, 상기 기판으로부터 돌출된 복수 개의 돌출 패턴, 상기 기판 상에 제공된 제1 반도체층, 상기 반도체층 상에 제공된 활성층, 및 상기 활성층 상에 제공된 제2 반도체층을 포함하며, 각 돌출 패턴은 상기 기판과 분리되지 않는 일체로 형성되며 상기 베이스 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하며, 서로 인접한 두 돌출 패턴의 중심 사이의 간격을 피치라고 하면, 상기 돌출 패턴의 직경과 상기 피치의 비는 0.8 내지 1.0이다.
본 발명의 일 실시예에 따르면, 상기 각 돌출 패턴의 직경은 2.5 마이크로미터 내지 3.5 마이크로미터이며, 상기 피치는 2.5 마이크로미터 이상 3.5 마이크로미터 미만일 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 돌출 패턴의 직경은 2.6 마이크로미터 내지 2.8 마이크로미터이며, 상기 피치는 2.9 마이크로미터 내지 3.1 마이크로미터일 수 있다.
본 발명의 일 실시예에 따르면, 상기 각 돌출 패턴의 직경은 2.8마이크로미터일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 층과 상기 제2 층의 높이 비는 0.2 내지 1.5일 수 있으며, 상기 제1 층과 상기 제2 층의 높이 비는 0.75 내지 1.5일 수도 있다. 또는 상기 제2 층의 높이는 제1 층의 높이보다 높을 수 있다.
본 발명의 일 실시예에 따르면, 상기 돌출 패턴의 직경은 상기 피치와 같거나 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 층의 측면 경사도와 제2 층의 측면 경사도는 서로 다를 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체층에는 상기 돌출 패턴의 측부에 대응하는 영역 일부에 공동이 제공될 수 있다.
본 발명의 일 실시예에 따른 발광 소자는 기판, 상기 기판과 분리되지 않는 일체로 형성되며 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴 및 상기 기판 상에 제공되며 광을 출사하는 발광 적층체를 포함하고, 상기 발광 적층체는 상기 돌출 패턴의 상기 제1 층의 적어도 일측에 제공된 공동들을 가지며, 상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만일 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 적층체는 상기 기판 상에 제공된 제1 반도체층, 상기 제1 반도체층 상에 제공된 활성층, 및 상기 활성층 상에 제공된 제2 반도체층을 포함할 수 있으며, 상기 공동들은 상기 제1 반도체층에 제공될 수 있다.
본 발명의 일 실시예에 따르면, 상기 공동의 최상부와 상기 제1 층의 최상부의 상기 기판 면으로부터의 높이는 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 공동들은, 평면 상에서 볼 때 상기 제1 층의 상면이 원 형상을 가질 때 상기 원에 내접하는 정육각형의 꼭지점에 대응하여 제공될 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판의 상면에 수직하고 상기 원의 중심을 지나는 면을 따라 절단하였을 때, 상기 공동들의 형상은 직각 삼각형 형상을 가지며, 상기 직각 삼각형의 빗변은 상기 제1 층의 측면일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 층의 높이는 0.25 이상 0.55 이하이며, 상기 제1 층과 제2 층의 높이의 합은 2.1 마이크로미터일 수 있다.
상술한 본 발명의 일 실시예에 따른 발광 소자를 제조하는 방법은 기판 상에, 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴을 형성하는 단계 및 상기 기판 상에 제1 반도체층, 활성층, 및 제2 반도체층을 순차적으로 형성하는 단계를 포함하고, 상기 제1 반도체층을 형성하는 단계는, 상기 기판 상에 제1 반도체층 재료를 3D 성장시키는 단계, 및 상기 기판 상에 제1 반도체층 재료를 2D 성장시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 발광 소자는 기판, 상기 기판과 분리되지 않는 일체로 형성되며 상기 기판 표면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴, 및 상기 기판 상에 제공되며 광을 출사하는 발광 적층체를 포함하고, 상기 제1 층은 상면과, 상기 기판면과 상기 상면을 잇는 측면을 포함하고, 상기 제1 층의 상면은 거칠기를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 층 상면의 거칠기에 있어서, 거칠기 표준 편차 Rq는 0.300 내지 0.550nm 이며, 거칠기 산술 평균 Ra는 0.250 내지 0.400nm일 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 적층체는 상기 기판 상에 제공되며 상기 돌출 패턴을 커버하는 제1 반도체층, 상기 제1 반도체층 상에 제공된 활성층, 및 상기 활성층 상에 제공된 제2 반도체층을 포함하며, 상기 활성층에서 출사된 광은 상기 제1 반도체층을 거쳐 상기 기판 방향으로 진행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 층의 굴절율은 상기 제2 층의 굴절률 보다 클 수 있다.,
본 발명의 일 실시예에 따르면, 상기 제1 층의 굴절률은 1.6 내지 2.45이고, 상기 제2 층의 굴절률은 1.3 내지 2.0일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 층 및 상기 제2 층의 굴절률은 상기 제1 반도체층의 굴절률보다 작을 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 반도체층의 굴절률은 2.0 내지 2. 5일 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판은 상기 돌출 패턴이 제공되지 않은 영역에서 거칠기를 갖가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 측면은 상기 제1 반도체층으로부터 상기 측면 방향으로 진행하는 광의 90% 이상이 반사되는 반사면일 수 있다.
본 발명의 일 실시예에 따르면, 상술한 구조의 발광 소자를 제조 하는 방법은 기판을 준비하는 단계, 상기 기판의 상면에 거칠기를 형성하는 단계, 상기 기판 상에 상기 기판과 다른 굴절률을 갖는 재료로 절연층을 형성하는 단계, 상기 절연층 상에 포토레지스트를 형성하고, 포토리소그래피로 포토레지스트를 패터닝 하는 단계, 상기 포토레지스트를 리플로우하는 단계, 상기 포토레지스트를 마스크로 하여 상기 절연층과 상기 기판이 식각되는 단계, 및 상기 기판 상에 발광 적층체를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 거칠기는 습식 식각, 건식 식각, 및 그라인딩 중 적어도 어느 하나에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연층과 상기 기판이 식각되는 단계는 이방성으로 수행될 수 있다.
본 발명의 일 실시예는 광 추출 효율 및 신뢰성이 높은 발광 소자 및 이의 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 도시한 개략적인 단면도이다.
도 2는 도 1의 발광 소자의 구성 요소 중 돌출 패턴이 제공된 기판을 평면 상에서 바라본 평면도이다.
도 3은 도 2의 I-I'선에 따른 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 발광 장치에 있어서, 돌출 패턴이 형성된 기판과 제1 반도체층의 성장 방향 도시한 것이며, 도 4b는 도 4a를 돌출 패턴이 형성된 기판 상에 제1 반도체층이 실제로 성장된 모습을 도시한 사진이다.
도 5a는 도 4a에 있어서, 점선으로 이루어진 사각형 내를 확대 도시한 것이며, 도 5b는 도 5a 부분의 사진이다.
도 6은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 래터럴 타입의 반도체 칩을 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 플립칩 타입의 반도체 칩을 도시한 것이다.
도 8은 표 1에서의 돌출 패턴의 피치에 따른 광 출사 효율을 도시한 그래프이다.
도 9는 표 2에서의 돌출 패턴의 피치에 따른 광 출사 효율을 도시한 그래프이다.
도 10은 표 3 내지 6에서의 직경에 따른 광 출사 효율을 도시한 그래프이다.
도 11은 본 발명의 일 실시예에 따른 발광 소자를 도시한 개략적인 단면도이다.
도 12는 도 12의 발광 소자의 구성 요소 중 돌출 패턴이 제공된 기판을 평면 상에서 바라본 평면도이다.
도 13은 도 12의 I-I'선에 따른 단면도이다.
도 14는 도 13의 P1을 확대 도시한 단면도이다.
도 15a 내지 도 15d는 공동들이 제공되지 않은 발광 소자들의 돌출 패턴의 구조들을 도시한 것이다.
도 16a 내지 도 16d는 공동들이 제공된 돌출 패턴의 구조들을 도시한 것이다.
도 17은 표 11의 시뮬레이션 결과를 도시한 그래프이다.
도 18a 내지 도 18b는 돌출 패턴을 제조하는 단계 중 일부를 도시한 단면도들이다.
도 19는 상술한 방법으로 제조한 본 발명의 일 실시예에 따른 돌출 패턴 및 제1 반도체층을 찍은 사진이다.
도 20a 및 도 20b는 각각 공동들이 제공되지 않은 구조의 발광 소자들과 공동들이 제공된 구조의 발광 소자들의 광의 진행 경로 및 광의 강도를 찍은 사진이다.
도 21은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도이다.
도 22는 본 발명의 일 실시예에 따른 발광 소자를 도시한 개략적인 단면도이다.
도 23은 도 22의 발광 소자의 구성 요소 중 돌출 패턴이 제공된 기판을 평면 상에서 바라본 평면도이다.
도 24는 도 23의 I-I'선에 따른 단면도이다.
도 25a는 도 24의 P1을 확대 도시한 단면도이고, 도 25b는 도 25a의 P4를 확대 도시한 단면도이다.
도 26a 내지 도 26b는 각각 기존 발명에 따른 발광 소자와 본 발명의 일 실시예에 따른 발광 소자의 제1 층 상면의 사진들이 도시되었다.
도 27a 내지 도 27b는 본 발명의 일 실시예에 따른 발광 소자를 제조하였을 때 각각 도 24의 P2와 P3 부분에 해당하는 부분을 촬상한 TEM (Transmission Electron Microscope) 사진들이다.
도 28a 내지 도 28b는 제1 층 측면의 형상에 따른 광의 경로를 나타낸 PhET 시뮬레이션 사진들이다.
도 29a 내지 도 29g는 본 발명의 일 실시예에 따른 발광 소자에 있어서, 돌출 패턴을 제조하는 방법을 순차적으로 도시한 단면도들이다.
도 30은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 래터럴 타입의 반도체 칩을 도시한 것이다.
도 31은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 플립칩 타입의 반도체 칩을 도시한 것이다.
도 32는 비교예 1, 비교예 3, 및 실시예에 따른 발광 소자의 파장에 따른 출사 광의 세기를 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 도시한 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 발광 소자는 기판(10) 및 기판(10) 상에 제공된 발광 적층체를 포함한다.
발광 적층체는 기판(10) 상에 순차적으로 제공된 제1 반도체층(20), 활성층(30), 및 제2 반도체층(40)을 포함한다.
기판(10)은 투광성 또는 비투광성 기판일 수 있으며, 전도성 또는 절연성 기판일 수 있다. 기판(10)은 반도체 단결정, 예를 들어, 질화물 단결정 성장을 위한 성장용 기판이 사용될 수 있다.
기판(10)으로는 사파이어 기판이 사용될 수 있다. 그러나, 기판(10)의 재료는 이에 한정되는 것은 아니며, 다양한 재료, 예를 들어, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga2O3 등의 재료로 이루어질 수 있다. 특히, 사파이어는 육각 롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정을 가질 수 있다. 사파이어의 경우, c축 및 a축 방향의 격자 상수가 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 가진다. 사파이어의 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 반도체의 성장용 기판으로 사용될 수 있다.
본 발명의 일 실시예에 있어서, 기판(10)은 패터닝된 것으로서, 그 상면에 복수 개의 돌출 패턴(11)이 제공된다. 다시 말해, 돌출 패턴(11)은 기판(10)의 상면으로부터 상부 방향으로 돌출된 형태로 제공된다. 본 발명의 일 실시예에 있어서, 돌출 패턴(11)은 상부 방향으로 갈수록 폭이 감소하는 뒤집어진 원뿔 형상으로 제공될 수 있는 바, 돌출 패턴(11)을 기판(10) 상에 수직한 면으로 자를 때, 돌출 패턴(11)의 단면은 대략적으로 삼각형일 수 있다.
돌출 패턴(11)은 기판(10)의 상면으로부터 순차적으로 적층된 제1 층(13)과 제2 층(15)을 포함한다. 제1 층(13)은 기판(10) 상에 제공되며, 제2 층(15)은 제1 층(13) 상에 제공된다.
제1 층(13)은 기판(10)과 분리되지 않는 일체로 형성된다. 따라서, 제1 층(13)은 기판(10)과 동일한 재료로 이루어진다. 제1 층(13)의 상면은 돌출 패턴(11)의 형상이 원뿔인 경우 원의 형상을 가질 수 있다.
제2 층(15)은 제1 층(13)과 다른 재료로 이루어진다. 제2 층(15)의 재료는 제1 층(13)의 재료와 굴절률이 다른 재료일 수 있으며, 본 발명의 일 실시예에서는 제1 층(13)의 굴절률이 제2 층(15)의 굴절률보다 클 수 있다. 이 경우, 제2 층(15)의 재료는 제1 층(13)보다 굴절률이 작은 다양한 절연 물질, 예를 들어, 굴절률이 약 1.0 내지 약 1.7인 절연 물질이 사용될 수 있다. 이러한 굴절률을 가진 재료로서, 제2 층(15)은 예를 들어, SiOx, SiOxNy, SiNx를 들 수 있다. 본 발명의 일 실시예에 있어서, 제1 층(13)은 사파이어로, 제2 층(15)은 SiO2로 이루어질 수 있으며, 이 경우, 제1 층(13)의 굴절률은 1.76이며, 제2 층(15)의 굴절률은 1.46 가량으로서 기판(10)의 굴절률보다 작을 수 있다.
돌출 패턴(11)이 제공된 기판(10) 위에는 복수의 화합물 반도체층이 제공될 수 있다. 복수의 화합물 반도체층은 다양한 방법으로 형성할 수 있으며, 예를 들어, 전자빔 증착, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 더블 타입 열증착(dual-type thermal evaporation) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등을 이용할 수 있다. 그러나, 복수의 화합물층을 형성하는 방법은 이에 한정되는 것은 아니다.
제1 반도체층(20)은 기판(10) 상에 제공될 수 있다. 제1 반도체층(20)은 제1 도전형 도펀트가 도핑된 반도체 층이다. 제1 도전형 도펀트는 n형 도펀트일 수 있다. 제1 도전형 도펀트는 Si, Ge, Se, Te 또는 C일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)은 질화물계 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(20)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 조성식을 갖는 반도체 재료로는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 들 수 있다. 제1 반도체층(20)은 상기 반도체 재료를 이용하여 Si, Ge, Sn, Se, Te 등의 n형 도펀트를 포함하도록 성장시키는 방식으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)은 밴드 갭이 서로 다른 두 종의 층이 교대로 적층되어 형성된 구조를 더 가질 수 있다. 밴드 갭이 서로 다른 두 종의 층이 교대로 적층되어 형성된 구조는 초격자 구조일 수 있으며, 이에 따라 제1 반도체층(20)은 전류 퍼짐성(current spreading)이 좋아지고 응력이 완화될 수 있다.
밴드 갭이 서로 다른 두 종의 층은 교번적으로 형성되되 서로 다른 박막 결정층을 포함할 수 있다. 이 경우, 밴드 갭이 서로 다른 두 층이 교대 적층시 주기 구조가 기본 단위 격자보다 긴 결정 격자로 이루어질 수 있다. 서로 다른 밴드갭을 갖는 두 층은 넓은 밴드 갭(wide band gap)을 갖는 층과 좁은 밴드 갭(narrow band gap)을 갖는 층이다. 본 발명의 일 실시예에 있어서, 넓은 밴드 갭을 갖는 층은 AlaGabIn(1-a-b)N (0≤a＜1, 0＜b≤1)일 수 있으며, 예를 들어, GaN층일 수 있다. 좁은 밴드 갭을 갖는 층은 AlaGabIn(1-a-b)N(0≤a＜1, 0＜b≤1)일 수 있으며, 예를 들어, GabIn(1-b)N(0＜b≤1)일 수 있다.
본 발명의 일 실시예에 있어서, 상기 넓은 밴드 갭 층과 좁은 밴드 갭 층 중 적어도 하나는 n형 불순물을 포함할 수 있다.
활성층(30)은 제1 반도체층(20) 상에 제공되며 발광층에 해당한다.
활성층(30)은 제1 도전형 반도체층을 통해서 주입되는 전자(또는 정공)와 제2 반도체층(40)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 활성층(30)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 활성층(30)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 피크 파장을 발광할 수 있다.
활성층(30)은 화합물 반도체로 구현될 수 있다. 활성층(30)은 예로서 3족-5족 또는 2족-6족의 화합물반도체 중에서 적어도 하나로 구현될 수 있다. 활성층(30)에는 양자 우물 구조가 채용될 수 있으며, 양자 우물층과 장벽층이 교대로 적층된 다중 양자 우물 구조(Multi-Quantum Well) 구조를 가질 수 있다. 그러나, 활성층(30)의 구조는 이에 한정되는 것은 아니며, 양자 선(Quantum Wire) 구조, 양자점(Quantum Dot) 구조 등일 수도 있다.
본 발명의 일 실시예에 있어서, 양자 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 재료로 배치될 수 있다. 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, 우물층과 다른 조성비로 제공될 수 있다. 여기서, 장벽층은 우물층의 밴드 갭보다 넓은 밴드 갭을 가질 수 있다.
우물층과 장벽층은 예를 들어, AlGaAs/GaAs, InGaAs/GaAs, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 쌍 중 적어도 하나로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 활성층(30)의 우물층은 InGaN으로 구현될 수 있으며, 장벽층은 AlGaN계 반도체로 구현될 수 있다. 본 발명의 일 실시예에 있어서, 우물층의 인듐 조성은 장벽층의 인듐 조성보다 높은 조성비를 가질 수 있으며, 장벽층은 인듐 조성이 없을 수 있다. 또한, 우물층에는 알루미늄이 포함되지 않으며 장벽층에는 알루미늄이 포함될 수 있다. 그러나, 우물층과 장벽층의 조성은 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따르면, 장벽층은 우물층의 두께보다 두꺼운 두께를 가질 수 있다. 다만, 우물층의 두께가 지나치게 얇으면 캐리어의 구속 효율이 낮아지고, 지나치게 두꺼우면 캐리어를 과도하게 구속할 수 있다. 장벽층의 두께가 지나치게 얇은 경우 전자의 차단 효율이 낮아지고, 지나치게 두꺼우면 전자를 과도하게 차단할 수 있다.
이에 따라, 장벽층과 우물층의 두께를 적절하게 조절함으로써 광의 파장과 양자 우물 구조에 따라 각 캐리어를 우물층에 효과적으로 구속시켜 줄 수 있다.
본 발명의 일 실시예에 있어서, 각 우물층의 두께는 특별히 한정되는 것은 아니며, 각각의 두께가 동일할 수도 있고 다를 수도 있다. 각 우물층의 두께가 동일한 경우, 양자 준위가 동일하기 때문에 각 우물층에서의 발광 파장이 동일해질 수 있다. 이 경우, 반치폭이 좁은 발광 스펙트럼을 얻을 수 있다. 각 우물층의 두께가 다른 경우 각 우물층에서의 발광 파장이 달라질 수 있으며, 이에 따라 발광 스펙트럼의 폭을 넓힐 수 있다.
본 발명의 일 실시예에 있어서, 복수의 장벽층 중 적어도 하나는 도펀트를 포함할 수 있으며, 예컨대 n형 및 p형 도펀트 중 적어도 하나를 포함할 수 있다. 장벽층은 n형 도펀트가 첨가된 경우, n형의 반도체층이 될 수 있다. 장벽층이 n형 반도체층인 경우, 활성층(30)으로 주입되는 전자의 주입 효율이 증가될 수 있다.
본 발명의 일 실시예에 있어서, 장벽층은 다양한 두께를 가질 수 있으나, 가장 상부의 장벽층은 다른 장벽층과 동일한 두께 또는 더 큰 두께를 가질 수 있다.
활성층(30)이 다중 양자 우물 구조를 가질 경우, 양자 우물층과 장벽층의 조성은 발광 소자에 요구되는 발광 파장에 맞춰 설정될 수 있다. 본 발명의 일 실시예에 있어서, 복수 개의 우물층의 조성이 모두 동일할 수도 있으며, 동일하지 않을 수도 있다. 예를 들어, 하부 측의 우물층에는 불순물이 포함되나 상부 측의 우물층에는 불순물이 포함되지 않을 수도 있다.
제2 반도체층(40)은 활성층(30) 상에 제공된다.
제2 반도체층(40)은 제1 도전형 도펀트와 반대의 극성을 갖는 제2 도전형 도펀트를 갖는 반도체층이다. 제2 도전형 도펀트는 p형 도펀트일 수 있는 바, 제2 도전형 도펀트는 예를 들어, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 반도체층(40)은 질화물계 반도체 재료를 포함할 수 있다. 제2 반도체층(40)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 조성식을 갖는 반도체 재료로는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 들 수 있다. 제2 반도체층(40)은 상기 반도체 재료를 이용하여 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 포함도록 성장시키는 방식으로 형성될 수 있다.
도시하지는 않았으나, 기판(10), 제1 반도체층(20), 활성층(30), 및 제2 반도체층(40) 이외에, 추가적으로 버퍼층 및/또는 전자 차단층과 같은 기능층이 더 제공될 수 있다.
예를 들어, 기판(10)과 제1 반도체층(20) 상에는 버퍼층이 제공될 수 있다. 버퍼층은 단층 또는 복층으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 버퍼층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 이루어질 수 있는 바, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.
버퍼층은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 버퍼층은 기판(10)과 질화물 계열의 반도체층과의 격자 상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 버퍼층의 격자 상수는 기판(10)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 버퍼층은 형성하지 않을 수 있으며, 이에 대해 한정되는 것은 아니다.
또한, 제2 반도체층(40)과 활성층(30) 사이에는 전자 차단층이 추가로 배치될 수 있다. 전자 차단층은 제2 반도체층(40) 내의 도펀트에 의한 결정성 저하를 감소시키며 제2 반도체층(40) 내 도펀트의 활성층(30)으로의 확산을 방지할 수 있다. 또한, 전자 차단층은 활성층(30)으로부터의 전자가 제2 반도체층(40)으로 진행하는 것을 차단할 수 있으며, 이에 따라 전자 차단층과 제2 반도체층(40) 사이의 전류의 퍼짐 현상을 방지할 수 있다. 본 발명의 일 실시예에 있어서, 전자 차단층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 전자 차단층은, 일 예로서 GaN, AlGaN, InGaN, InAlGaN, AlInN 중에서 적어도 하나로 이루어질 수 있다.
전자 차단층은 활성층(30) 내 장벽층의 밴드 갭보다 더 넓은 밴드 갭을 가질 수 있다. 전자 차단층의 밴드 갭은 전자 차단층을 이루는 재료의 조성에 따라 달라질 수 있다. 예를 들어, 전자 차단층이 AlGaN로 이루어지는 경우, 알루미늄의 조성비를 변경함으로써 밴드 갭을 달리 설정할 수 있는 바, 밴드 갭이 넓어질수록 전자 차단 효과가 향상될 수 있다.
본 발명의 일 실시예에 있어서, 전자 차단층은 단층 또는 다층으로 배치될 수 있으며, 제2 도전형 도펀트, 예를 들어, p형 도전형 도펀트를 포함할 수 있다. 이에 따라, 전자 차단층은 예를 들어, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 갖는 p형 반도체층일 수 있는 바, 전자 차단층은 p형 도펀트를 포함하는 GaN, AlGaN, InGaN 중에서 적어도 하나일 수 있다. 본 발명의 일 실싱예에 있어서, 전자 차단층은 서로 다른 적어도 두 층이 교번하여 배치된 초격자 구조로 형성될 수도 있다.
본 실시예에 있어서, 버퍼층, 및 전자 차단층은 일 예로서 개시된 것으로서, 버퍼층 또는 전자 차단층 중 적어도 하나는 생략될 수도 있다. 또한, 버퍼층, 및 전자 차단층 이외의 추가적인 기능성 층이 발광 소자에 더 추가될 수 있음은 물론이다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 발광 소자에 있어서, 기판(10) 상에는 복수 개의 돌출 패턴(11)이 제공되는 바, 돌출 패턴(11)에 대해서 상세히 설명한다.
도 2는 도 1의 발광 소자의 구성 요소 중 돌출 패턴(11)이 제공된 기판(10)을 평면 상에서 바라본 평면도이며, 도 3은 도 2의 I-I'선에 따른 단면도이다.
도 2 및 도 3을 참조하면, 기판(10)의 상면 상에 돌출 패턴(11)이 제공되며, 돌출 패턴(11)은 제1 층(13)과 제2 층(15)을 포함한다.
각 돌출 패턴(11)은 평면 상에서 볼 때 원 형상을 가질 수 있다. 돌출 패턴(11)이 원뿔 형상으로 제공되는 경우, 원뿔의 꼭지점 부분이 중심이 된다.
돌출 패턴(11)은 소정 직경(DM)과 높이(HT)를 가지는 크기로 제공될 수 있다. 직경(DM)은 단면 상에서 볼 때 돌출 패턴(11)의 최하단의 폭을 의미하며, 높이(HT)는 기판(10)의 상면으로부터 돌출 패턴(11)의 꼭지점까지의 거리를 의미한다. 본 실시예에 있어서, 각 돌출 패턴(11)은 서로 동일한 직경(DM)과 높이(HT)를 가질 수 있다. 그러나, 각 돌출 패턴(11)이 완전히 동일한 직경(DM)과 높이(HT)를 가지지 않을 수도 있으며, 직경(DM)과 높이(HT)에 있어서 소정 범위 내에서 차이가 있을 수도 있다.
평면상에서 볼 때 제1 층(13)과 제2 층(15)은 직경이 다르되, 중심이 동일한 동심원 형상으로 제공될 수 있다. 돌출 패턴(11)이 원뿔 형상으로 제공되는 경우, 제1 층(13)의 직경은 제2 층(15)의 직경보다 크다. 여기서, 제1 및 제2 층(13, 15)의 직경은 단면 상에서 볼 때 제1 및 제2 층(13, 15)의 최하단의 폭을 의미한다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)은 기판(10)의 상면 상에 다양한 형태로 배열될 수 있다. 예를 들어, 돌출 패턴(11)은 사각 격자 패턴에서의 사각형 각 꼭지점마다 배치될 수 있으며, 육각 격자 패턴에서 육각형 각 꼭지점마다 배치될 수도 있다. 본 발명의 일 실시예에서는 사각 격자 패턴에서 사각형 각 꼭지점마다 돌출 패턴(11)이 배치된 것을 일 예로 도시하였다.
각 돌출 패턴(11)은 서로 소정의 피치(PT)와 간격(DT)을 가지고 배열될 수 있다. 피치(PT)는 평면 상에서 볼 때 서로 인접한 두 돌출 패턴(11)의 중심 사이의 거리이며, 간격(DT)은 평면 상에서 볼 때 서로 인접한 두 돌출 패턴(11)의 가장자리 사이의 거리이다.
본 발명의 일 실시예에 있어서, 상기 돌출 패턴(11)의 직경(DM)은 상기 피치(PT)와 같거나 작을 수 있다. 돌출 패턴(11)의 직경(DM)이 피치(PT)보다 큰 경우, 돌출 패턴(11)이 평면 상에서 중첩되게 되며, 돌출 패턴(11)이 제공되지 않은 부분의 기판(10) 상면의 면적이 지나치게 감소한다. 돌출 패턴(11)에 의해 가려지지 않은 기판(10)의 상면은 이후 제1 반도체층(20)의 성장이 일어나는 곳이다. 따라서, 돌출 패턴(11)의 직경(DM)이 피치(PT)보다 큰 경우에는 이후 제1 반도체층(20; 도 1 참조)의 성장이 충분히 일어나지 않아 발광 소자의 제조시 불리하다.
본 발명의 일 실시예에 따르면, 피치(PT)와 간격은 배열 방향에 따라 서로 다른 값을 가질 수 있다. 본 실시예에서는 피치(PT) 및/또는 간격(DT)이 모두 동일하게 도시되었으나, 이는 설명의 편의를 위한 것으로서, 피치(PT)와 간격이 모두 전부 동일할 필요는 없으며, 피치(PT) 및/또는 간격(DT)은 소정 범위 내에서 일부 차이가 있을 수도 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 피치(PT)는 직경(DM)에 따라 소정 범위 내의 값을 갖는 바, 돌출 패턴(11)의 직경(DM)과 상기 피치(PT)의 비는 약 0.8 내지 약 1.0인 범위 내에 있을 수 있다. 예를 들어, 돌출 패턴(11)의 직경(DM)이 2.5 마이크로미터 내지 3.5 마이크로미터일 때, 상기 피치(PT)는 2.5 마이크로미터 이상 3.5 마이크로미터 미만일 수 있다. 또는, 상기 돌출 패턴(11)의 직경(DM)이 2.6 마이크로미터 내지 2.8 마이크로미터일 때, 상기 피치(PT)는 2.9 마이크로미터 내지 3.1 마이크로미터일 수 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)에 있어서, 제1 층(13)과 제2 층(15)은 다양한 높이 비로 형성될 수 있다. 여기서, 제1 층(13)의 높이(H1)는 소정 이상의 값을 갖도록 형성된다. 만약, 제1 층(13)의 높이(H1)가 0인 경우, 공정 중 기판(10)의 상면에 남은 불순물 등에 의해 기판(10)으로부터 제1 반도체층(20)의 성장이 방해될 수 있다. 본 발명의 일 실시예에 있어서, 제1 층(13)의 높이(H1)과 제2 층(15)의 높이(H2)의 비는 0.2 내지 1.5일 수 있다. 본 발명의 다른 실시예에 있어서, 제1 층(13)의 높이(H1)과 제2 층(15)의 높이(H2)의 비는 0.75 내지 1.5일 수 있으며, 또는 제1 층(13)의 높이(H1)과 제2 층(15)의 높이(H2)의 비는 1을 초과할 수도 있다. 본 발명의 일 실시예에 있어서, 제1 층(13) 높이(H1)과 제2 층(15)의 높이(H2) 비는 0.75로서, 제1 층(13)은 0.9μm, 제2 층(15)은 1.2μm일 수 있으며, 이때의 돌출 패턴(11)의 직경(DM)은 약 2.7 내지 2.9μm, 예를 들어, 2.8 μm일 수 있다.
본 발명의 일 실시예에 있어서, 제2 층(15)의 높이(H2)이 제1 층(13)의 높이(H1)보다 더 큰 값으로 형성되는 경우, 제1 층(13)의 측면 방향으로의 결정의 성장이 감소함으로써 결정의 품질이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 제1 층(13)과 제2 층(15)의 측면 경사도는 적어도 일부가 같거나 서로 다를 수 있다. 도면 상에서는 제1 층(13)과 제2 층(15)의 경사도가 서로 동일한 값을 갖는 것을 도시하였으나, 이에 한정되는 것은 아니며, 제1 층(13)과 제2 층(15)의 측면 경사도는 적어도 일부가 같거나 서로 다를 수 있다. 특히, 제1 층(13)과 제2 층(15)이 접하는 부분에서의 경사도는 서로 다를 수 있다. 제1 층(13)과 제2 층(15)의 재료는 서로 다르기 때문에 식각 공정 진행 시 공정 조건에 따라 측면 경사도를 달리 설정할 수 있다. 본 발명의 일 실시예에서는 제1 층(13)과 제2 층(15)의 경사도를 달리 형성함으로써 발광 소자로부터 출사된 광의 산란도를 높여, 광 출사 효율을 향상시킬 수 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 배치는 도시한 바와 같이 규칙적일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 돌출 패턴(11)들은 불규칙적으로 배열될 수도 있다. 이 경우에도 전체적인 기판(10) 상에서 볼 때 단일 면적당 돌출 패턴(11)의 피치(PT)와 간격은 소정 범위 내에 있으며, 이 경우 밀도는 실질적으로 동일한 수준으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 설명의 편의를 위해 돌출 패턴(11)이 원뿔 형상인 것만을 도시하였으나, 본 발명의 개념에서 벗어나지 않는 한도 내에서 돌출 패턴(11)은 다양한 형태로 변형될 수 있다. 예를 들어, 돌출 패턴(11)의 형상은 다각뿔의 형상을 가질 수 있다. 또한, 원뿔 형상으로 제공되더라도 측면을 이루는 곡면의 형상이 일부 변형될 수도 있다.
상술한 구조의 발광 소자를 도 1 내지 도 3을 참조해 설명하면 다음과 같다.
먼저 기판(10)이 준비되고, 기판(10) 상에 제2 층(15)을 형성하기 위한 재료를 이용하여 절연층이 적층된다. 상술한 바와 같이, 기판(10)은 예를 들어, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga2O3 등의 재료로 이루어질 수 있으며, 절연층은 SiOx, SiOxNy, SiNx 등의 재료로 이루어질 수 있다.
다음으로, 절연층 상에 포토레지스트를 도포하고 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 절연층과 기판(10)의 일부를 식각한다. 이에 따라, 돌출 패턴(11)이 형성되어야 할 부분을 제외한 절연층이 식각됨으로써 제2 층(15)이 형성된다. 제2 층(15)이 형성되지 않은 부분에서는 기판(10)의 상면이 노출된다. 여기서, 기판(10)의 상면은 추가적인 식각을 통해 원래의 기판(10)의 상면보다 더 식각함으로써 제1층이 형성된다. 만약, 제2 층(15)만 형성되고 기판(10)의 원래 상면이 노출되도록 식각하는 경우, 이론상으로는 기판(10)의 상면이 노출됨으로써 이후 반도체층의 성장이 용이하게 일어날 것으로 판단될 수 있으나, 실제로는 기판(10)의 상면에 존재하는 식각 잔사나 불순물 등에 의해 이후 제1 반도체층(20)의 성장이 제대로 일어나지 않는다. 따라서, 기판(10) 상에 식각 잔사나 불순물 등이 완전히 제거되도록 추가 식각을 수행한다. 이로써 제1 층(13)이 형성된다.
제1 층(13)과 제2 층(15)을 형성하기 위한 식각은 재료에 따라 다양한 방법을 이용하여 다양한 조건으로 수행될 수 있다. 예를 들어, 절연층과 기판(10)의 일부는 건식 식각을 이용하여 패터닝될 수 있다.
상기한 방법으로 제2 층(15)과 제1 층(13)은 순차적으로 이루어지며, 동일하거나 서로 다른 식각 가스를 이용하여 패터닝할 수 있다.
돌출 패턴(11)이 형성된 기판(10) 상에는 제1 반도체층(20)이 형성된다. 제1 반도체층(20)은 기판(10)의 노출된 면으로부터 먼저 상부 방향으로 성장되며, 이후 상부 방향과 측부 방향으로 성장된다.
도 4a는 본 발명의 일 실시예에 따른 발광 장치에 있어서, 돌출 패턴(11)이 형성된 기판(10)과 제1 반도체층(20)의 성장 방향 도시한 것이며, 도 4b는 도 4a를 돌출 패턴(11)이 형성된 기판(10) 상에 제1 반도체층(20)이 실제로 성장된 모습을 도시한 사진이다. 도 5a는 도 4a에 있어서, 점선으로 이루어진 사각형 내를 확대 도시한 것이며, 도 5b는 도 5a 부분의 사진이다. 도 4a와 도 5a에서는 설명의 편의를 위해 반도체 층의 주요 성장 방향이 화살표로 표시되었다.
도 4a, 도 4b, 도 5a, 및 도 5b를 참조하면, 먼저, 상부 방향으로 제1 반도체층(20)이 성막된다.
제1 반도체층(20)은 다양한 재료의 반도체층, 예를 들어, n형 질화물계 반도체층으로 형성될 수 있으며, 유기 금속 기상 성장법(Metalorganic vapour phase epitaxy)이나 분자선 에피택시법(MBE; molecular beam epitaxy) 또는 하이드라이드 기상 성장법(HVPE; Hydride vapour phase epitaxy) 등을 이용할 수 있다.
제1 반도체층(20)의 초기 성장은, 노출된 기판(10) 면으로부터 상부 방향으로 주로 일어나며, 제2 층(15)의 상면에서는 성장이 일어나지 않는다.
상부 방향으로 성장을 일부 진행한 이후 상부와 측부 방향으로 제1 반도체층(20)이 성장된다. 도면에서는 설명의 편의를 위해, 주로 상부 방향으로 성장한 제1 성장 패턴(21)과, 상부와 측면 방향으로 성장하되, 측면 방향의 성장이 도미넌트한 제2 성장 패턴(23)으로 나누어 도시하였다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)의 측부 방향(도면에서 수평 방향)으로의 성장을 위해 MOCVD(Metal-Organic Chemical Vapour Deposition)법으로 ELOG(Epitaxial lateral over-growth)이 사용될 수 있다. 제1 반도체층(20)은 측부 방향과 상부 방향으로도 지속적으로 성장함으로써 제2 층(15)의 표면을 포함하여 전체적인 기판(10) 면을 덮도록 병합된다. 이에 따라, 제1 반도체층(20)은 기판(10) 면을 모두 커버하는 플레이트 형상이 된다.
본 발명의 일 실시예에서는, 돌출 패턴(11)을 형성시, 돌출 패턴(11)의 직경(DM)과 피치의 비는 약 0.8 내지 약 1.0인 범위 내에 있도록 형성하는 바, 이는 제1 반도체층(20)의 성장시의 결함을 감소시키기 위한 것이다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11) 사이의 노출된 기판(10)의 상면이 실질적인 성장 핵이 되는 부분이며, 기판(10)의 상면으로부터 제1 성장 패턴(21)과 같이 상부 방향으로 성장이 일어난다. 이후, 제1 반도체층(20)이 제2 성장 패턴(23)과 같이 ELOG법으로 수평 방향을 따라 성장된다. 제1 반도체층(20)의 성장시 상부 방향의 면을 상면, 측부 방향의 면을 측면이라고 하면, ELOG로 제1 반도체층(20)을 에피택셜 성장시키는 경우 ELOG의 조건에 의해 측면의 성장이 상면의 성장보다 훨씬 도미넌트하게 일어나며, m축과 c축의 성장 비율이 약 2:1이 된다. 성장시 제1 반도체층(20)의 측면은 제1 반도체층(20)의 상면에 대해 수직일 수 있으나, 이에 한정되는 것은 아니며 제1 반도체층(20)의 상면에 경사진 파셋(facet) 면일 수도 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(20)의 상면은 (0001)면에 해당하고, 제1 반도체층(20)의 측면은 (10-11)면에 해당할 수 있다.
본 발명의 일 실시예예서는 돌출 패턴들(11) 사이의 피치가 상술한 범위 내로 제공됨으로써 제1 반도체층(20)의 성장이 용이하고 최종적인 발광 소자에서의 광추출 효율이 증가한다.
만약, 피치가 상술한 범위 보다 작은 경우, 서로 인접한 돌출 패턴(11) 사이의 간격이 충분하지 않기 때문에 결정의 성장이 더디다. 또한, 성장이 일어나더라도 성장되는 면적이 작은 상태에서 이후 측부 방향으로의 성장이 일어남으로써, 측부에 공동(VD)이 형성된다. 여기서, 공동(VD)은 결국 결정면의 성장 방향에 대응하여 형성되며, 돌출 패턴(11)의 중심을 기준으로 육각형의 각 꼭지점에 대응하는 측부에 형성된다. 공동(VD)이 크게 형성된 경우에는 공동(VD)이 형성된 부분에 대응하는 제1 층(13)의 돌출 패턴(11)의 측면(도면에서 점선의 타원으로 표시된 부분)에서도 결정이 전체적인 성장 방향과 달리 성장함으로써 결함으로 나타나게 된다. 상기 결함은 결국 발광 소자의 광추출 효율의 감소를 야기한다. 만약 피치가 상술한 범위보다 큰 경우, 서로 인접한 돌출 패턴(11) 사이의 간격이 충분히 넓어 결정의 성장이 빠르며, 이에 따라 공동의 크기가 작으며 돌출 패턴의 측부에서의 결함의 발생이 감소되기는 하나, 돌출 패턴(11) 사이가 멀어 돌출 패턴(11)에 의한 광 산란 효과가 줄어들며, 이에 따라, 광추출 효율이 감소한다.
측면 성장을 통해 전체적인 제1 반도체층(20)을 형성한 이후에는, 선택적으로, HVPE를 이용하여 제1 반도체층(20)을 상부 방향으로 더 성장시킬 수 있다. MOCVD를 이용하여 제1 반도체층(20) 성막시 HVPE보다 성막 속도가 느리기 때문에 충분한 두께로 빨리 제1 반도체층(20)을 성장 시키고자 하는 경우 HVPE를 이용할 수 있다.
다시, 도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 있어서, 제1 반도체층(20)을 형성하기 전에 기판(10) 상에 버퍼층을 더 형성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(20)에 밴드 갭이 서로 다른 두 종의 층이 교대로 적층함으로써 초격자 구조를 형성할 수 있다. 제1 반도체층(20) 상에는 활성층(30)이 형성된다. 본 발명의 일 실시예에 있어서, 활성층(30)으로서 양자 우물층과 장벽층을 교대로 적층함으로써 양자 우물 구조를 형성할 수 있다. 활성층(30) 상에는 전자 차단층이 형성되고, 다음으로, 활성층(30) 상에 제2 반도체층(40)이 형성됨으로써, 발광 적층체가 제조될 수 있다.
상기한 구조를 갖는 발광 소자는 광추출 효율이 향상되며, 결함이 감소됨으로써 신뢰성이 높다.
상술한 구조의 발광 소자는 다양한 형태의 반도체 칩으로 구현될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 래터럴 타입의 반도체 칩을 도시한 것이다.
도 6을 참조하면, 반도체 칩은 발광 소자, 상기 발광 소자에 연결된 제1 및 제2 전극(110, 120)을 포함한다. 발광 소자는 기판(10)과 기판(10) 상에 제공된 제1 반도체층(20), 활성층(30), 제2 반도체층(40)을 포함한다.
본 실시예에 있어서, 활성층(30) 및 제2 반도체층(40)이 제공되지 않은 제1 반도체층(20) 상에는 제1 전극(110)이 배치되고, 제2 반도체층(40) 상에는 제2 전극(120)이 배치된다.
제1 및/또는 제2 전극(110, 120)은 단일 층, 또는 다중 층 금속으로 이루어질 수 있다. 제1 및/또는 제2 전극(110, 120)의 재료로는 Al, Ti, Cr, Ni, Au, Ag, Cr, Cu, Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co 등의 다양한 금속 및 이들의 합금 등이 포함될 수 있다.
여기서, 기판(10)의 상면에는 광 출사 효율을 높이기 위한 다수 개의 돌출 패턴(11)이 제공된다. 둘출 패턴은 기판(10)에는, 상술한 실시예에서 설명한 바와 같이, 제1 층(13) 및 제2 층(15)을 포함하는 원뿔 형상으로 제공될 수 있다.
제1 및 제2 전극(110, 120) 상에는 절연막(130)이 제공되며, 절연막(130) 상에는 제1 전극(110) 및 제2 전극(120)을 노출하는 컨택홀들이 제공된다. 절연막(130)은 제2 반도체층(40)의 상면 및 반도체층들의 측면에 배치될 수 있으며, 제1 및 제2 전극(110, 120)과 선택적으로 접촉될 수 있다. 절연막(130)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지 등을 포함할 수 있다. 절연막(130)은 예를 들어, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 절연막(130)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
본 발명의 일 실시예에 있어서, 제1 전극(110)과 제2 전극(120)을 노출하는 컨택홀들을 통해 다른 구성 요소에 연결될 수 있다. 예를 들어, 제1 및 제2 전극(110, 120)에는 컨택홀들을 통해 연결된 제1 및 제2 패드가 제공될 수 있다. 또한, 본 발명의 일 실시예에 있어서, 발광 소자가 간단히 도면과 함께 설명되었으나, 발광 소자는 상술한 층 이외에도 부가적인 기능을 갖는 구성 요소을 더 포함할 수 있다. 예를 들어, 광을 반사하는 반사층, 특정 구성 요소를 절연하기 위한 추가 절연층, 솔더의 확산을 방지하는 솔더 방지층, 등 다양한 층이 더 포함될 수 있다.
또한, 래터럴 타입의 발광 소자를 형성함에 있어, 다양한 형태로 메사를 형성할 수 있으며, 제1 및 제2 전극(110, 120)의 위치나 형상 또한 다양하게 변경될 수 있음은 물론이다.
본 발명의 일 실시예에 따른 발광 장치는 제1 전극(110)과 제2 전극(120)에 신호가 인가되어 턴온됨으로써 광을 출사하며, 출사된 광은 제1 반도체층(20)의 하부 방향으로 진행하거나, 제2 반도체층(40)의 상부 방향으로 진행할 수 있다.
상술한 본 발명의 일 실시예에 따른 발광 소자를 채용한 반도체 칩은 래터럴 타입인 것을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 실시예에 따른 발광 소자는 버티컬 타입이나 플립 칩 타입의 반도체 칩에도 적용될 수 있음은 물론이다.
도 7은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 플립칩 타입의 반도체 칩을 도시한 것이다. 플립칩 타입의 반도체는 기판(10) 상에 형성한 후 반전하여 다른 구성요소에 실장될 수 있는 바, 도면에서는 반전된 형태로 도시되었다.
도 7을 참조하면, 반도체 칩은 발광 소자, 상기 발광 소자에 연결된 제1 및 제2 전극(110, 120)을 포함한다. 발광 소자는 기판(10)과 기판(10) 상에 적층된 제1 반도체층(20), 활성층(30), 제2 반도체층(40)을 포함한다.
본 실시예에 있어서, 발광 소자는 활성층(30) 및 제2 반도체층(40)을 포함하는 적어도 하나의 메사를 포함할 수 있다. 메사는 복수개의 돌출 패턴(11)을 포함할 수 있으며, 복수개의 돌출 패턴(11)들 사이는 서로 이격될 수 있다. 상기 메사 상에는 절연막(130)이 제공되며, 절연막(130)은 제1 반도체층(20)은 메사 사이 및 제2 반도체층(40)의 일부가 노출되는 컨택홀을 갖는다. 제1 전극(110)은 메사 사이의 컨택홀을 통해 노출된 제1 반도체층(20)에 연결되고, 제2 전극(120)은 제2 반도체층(40) 상에 형성된 컨택홀을 통해 노출된 제2 반도체층(40)에 연결된다.
이하에서는 상술한 본 발명의 일 실시예에 따른 발광 소자들의 광 출사 효율에 대해 설명한다.
표 1은 발광 소자에 있어서, 기판 상의 돌출 패턴의 직경과 높이가 동일할 때 피치의 변경에 따른 광 출사 효율을 도시한 데이터이다. 도 8은 표 1에서의 돌출 패턴의 피치에 따른 광 출사 효율을 도시한 그래프이다.
이하의 실시예에서, 광량 증감률은 돌출 패턴이 제2 층 없이 제1 층으로만 이루어진 기존 발명에 따른 발광 소자의 광량 대비 증감률을 표시한 것으로서, 기존 발명의 돌출 패턴은 피치가 3 μm이고, 총 높이가 1.7 μm였으며, 직경은 2.7 μm였다.
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
2.7 2.1 0.4 1.7 2.7 7.53X10-09 3.11X10-09 1.064X10-08 -4.45
3 2.1 0.4 1.7 2.7 8.08X10-09 3.38X10-09 1.1462X10-08 2.94
3.5 2.1 0.4 1.7 2.7 7.42X10-09 3.04X10-09 1.046X10-08 -6.1
4 2.1 0.4 1.7 2.7 6.71X10-09 2.88X10-09 9.59X10-09 -13.9
4.5 2.1 0.4 1.7 2.7 6.78X10-09 2.86X10-09 9.64X10-09 -13.4
5 2.1 0.4 1.7 2.7 6.03X10-09 2.66X10-09 8.69X10-09 -22
표 2는 발광 소자에 있어서, 기판 상의 돌출 패턴의 직경과 높이가 동일할 때 피치의 변경에 따른 광 출사 효율을 도시한 데이터이다. 도 9는 표 2에서의 돌출 패턴의 피치에 따른 광 출사 효율을 도시한 그래프이다.
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
2.7 2.1 0.9 1.2 2.7 7.69X10-09 3.52X10-09 1.1209X10-08 0.7
3 2.1 0.9 1.2 2.7 8.49X10-09 3.38X10-09 1.1872X10-08 6.6
3.5 2.1 0.9 1.2 2.7 7.39X10-09 3.29X10-09 1.068X10-08 -4.1
4 2.1 0.9 1.2 2.7 6.65X10-09 3.29X10-09 9.94X10-09 -10.7
4.5 2.1 0.9 1.2 2.7 6.53X10-09 3.11X10-09 9.64X10-09 -13.4
5 2.1 0.9 1.2 2.7 6.19X10-09 2.88X10-09 9.07X10-09 -18.5
상기한 바와 같이, 높이와 직경이 동일할 때, 피치에 따라 광량에 차이가 있으며, 돌출 패턴의 직경과 상기 피치의 비가 약 0.8 내지 약 1.0인 범위 내에 있을 때의 광량 증가율이 가장 컸다. 특히, 표 1 및 표 2에서 확인할 수 있는 바와 같이, 광량 증가율은 제1 층의 높이와 제2 층의 높이에 따라 일부 차이는 있으나 모두 3 μm에서 가장 큰 값을 나타내었다. 표 3 내지 표 6는 발광 소자에 있어서, 기판 상의 돌출 패턴의 피치와 높이가 동일할 때 직경의 변경에 따른 광 출사 효율을 도시한 데이터이다. 도 10은 표 3 내지 6에서의 직경에 따른 광 출사 효율을 도시한 그래프이다. 도 10에 있어서, 실시예 1 내지 실시예 4로 표시된 그래프는 각각 표 3 내지 표 6의 데이터를 나타낸 것이다.
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
3 2.1 0.4 1.7 2.6 7.80X10-09 3.34X10-09 1.11X10-08 0.02
3 2.1 0.4 1.7 2.7 8.08X10-09 3.38X10-09 1.1462X10-08 2.94
3 2.1 0.4 1.7 2.8 8.08X10-09 3.38X10-09 1.15X10-08 2.94
3 2.1 0.4 1.7 3 7.94X10-09 3.34X10-09 1.13X10-08 1.27
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
3 2.1 0.6 1.5 2.8 8.21X10-09 3.47X10-09 1.17X10-08 4.92
3 2.1 0.6 1.5 3 8.11X10-09 3.43X10-09 1.15X10-08 3.62
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
3 2.1 0.9 1.2 2.7 8.49X10-09 3.38X10-09 1.1872X10-08 6.6
3 2.1 0.9 1.2 2.8 8.67X10-09 3.29X10-09 1.20X10-08 7.42
3 2.1 0.9 1.2 3 8.23X10-09 3.52X10-09 1.17X10-08 5.51
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
3 2.1 1.2 0.9 2.6 8.23X10-09 3.29X10-09 1.15X10-08 3.47
3 2.1 1.2 0.9 2.8 8.36X10-09 3.31X10-09 1.17X10-08 4.84
3 2.1 1.2 0.9 3 8.45X10-09 3.27X10-09 1.17X10-08 5.24
상기 표 3 내지 표 5, 및 도 10에서 확인할 수 있는 바와 같이, 돌출 패턴의 직경이 2.8 μm일 때 피치와 높이와 상관없이 상대적으로 발광 효율이 높게 나타났으며, 특히, 제1 층보다 제2 층의 비가, 0.75일 때 가장 큰 발광 효율을 나타내었다.표 7 내지 표 10, 발광 소자에 있어서, 기판 상의 돌출 패턴의 피치와 직경이 동일할 때 제1 층과 제2 층의 높이 변화에 따른 광 출사 효율을 도시한 데이터이다.
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
3 2.1 1.2 0.9 2.6 8.23X10-09 3.29X10-09 1.15X10-08 3.47
3 2.1 0.4 1.7 2.6 7.80X10-09 3.34X10-09 1.11X10-08 0.02
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
3 2.1 0.9 1.2 2.7 8.49X10-09 3.38X10-09 1.1872X10-08 6.6
3 2.1 0.4 1.7 2.7 8.08X10-09 3.38X10-09 1.1462X10-08 2.94
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
3 2.1 1.2 0.9 2.8 8.36X10-09 3.31X10-09 1.17X10-08 4.84
3 2.1 0.9 1.2 2.8 8.67X10-09 3.29X10-09 1.20X10-08 7.42
3 2.1 0.6 1.5 2.8 8.21X10-09 3.47X10-09 1.17X10-08 4.92
3 2.1 0.4 1.7 2.8 8.08X10-09 3.38X10-09 1.15X10-08 2.94
피치(μm) 높이(μm) 제1층 높이(μm) 제2층 높이(μm) 직경(μm) 상부 방향 광량(임의 단위) 측부 방향 광량(임의 단위) 총 출사 광량(임의 단위) 광량 증감률(%)
3 2.1 1.2 0.9 3 8.45X10-09 3.27X10-09 1.17X10-08 5.24
3 2.1 0.9 1.2 3 8.23X10-09 3.52X10-09 1.17X10-08 5.51
3 2.1 0.6 1.5 3 8.11X10-09 3.43X10-09 1.15X10-08 3.62
3 2.1 0.4 1.7 3 7.94X10-09 3.34X10-09 1.13X10-08 1.27
표 7 내지 표 8을 살펴보면, 제1 층과 제2 층의 높이에 따른 광량 증감률에 차이가 있으며, 전체적으로 제1 층보다 제2 층의 높이가 더 높을 때 광량 증가율이 크게 나타났으나, 일부는 그렇지 않았다.상술한 바와 같이, 본 발명은 기판 상의 돌출 패턴의 직경, 돌출 패턴의 높이, 돌출 패턴들의 피치를 달리 설정함으로써 광 출사 효율이 현저하게 높아진 발광 소자를 제공한다.
도 11은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 단면도이다.
이하의 실시예들에 있어서, 중복된 설명을 피하기 위해, 상술한 실시예와 다른 점을 위주로 설명하며, 설명되지 않은 부분은 상술한 실시예 또는 당업자에게 자명한 사항에 따른다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 발광 소자는 기판(10) 및 기판(10) 상에 제공된 발광 적층체를 포함한다. 발광 적층체는 기판(10) 상에 순차적으로 제공된 제1 반도체층(20), 활성층(30), 및 제2 반도체층(40)을 포함한다. 본 발명의 일 실시예에 있어서, 기판(10)은 패터닝된 것으로서, 그 상면에 복수 개의 돌출 패턴(11)이 제공된다. 제1 반도체층(20)은 기판(10) 상에 제공될 수 있다. 제1 반도체층(20)은 돌출 패턴(11)을 기판(10) 상에서 커버할 수 있다. 이를 위해, 제1 반도체층(20)은 기판(10)의 상면으로부터 에피택셜 성장될 수 있으며, 이 경우, 돌출 패턴(11)의 측면과 상면을 완전히 덮도록 상부 방향으로 성장될 수 있다. 제1 반도체층(20)은 돌출 패턴(11)의 측부에 대응하는 위치에 복수 개의 공동들을 갖는다. 이에 대해서는 후술한다.
도 12는 도 11의 발광 소자의 구성 요소 중 돌출 패턴이 제공된 기판을 평면 상에서 바라본 평면도이며, 도 13은 도 12의 I-I'선에 따른 단면도이며, 도 14는 도 13의 P1을 확대 도시한 단면도이다.
도 12 내지 도 14를 참조하면, 기판(10)의 상면 상에 제1 층(13)과 제2 층(15)을 포함하는 돌출 패턴(11)이 제공되며, 돌출 패턴(11)에 인접하여 복수 개의 공동들(VD)이 제공된다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 피치(PT)는 직경(DM)에 따라 소정 범위 내의 값을 가질 수 가질 수 있다. 예를 들어, 돌출 패턴(11)의 직경(DM)과 상기 피치(PT)의 비는 약 0.3 내지 약 2.0인 범위 내에 있을 수 있다. 그러나, 돌출 패턴(11)의 직경(DM)과 상기 피치(PT)의 비는 이에 한정되는 것은 아니며 다른 수치로 제공될 수도 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 측부, 즉, 돌출 패턴(11)과 제1 반도체층 사이에는 복수 개의 공동들(VD)이 형성된다. 특히, 돌출 패턴(11) 중 제1 층(13)과 제2 층(15)의 계면의 가장자리 부근에 공동들(VD)이 형성된다. 공동들은 제1 층(13)과 제2 층(15)의 계면의 연장면을 기준으로 연장면의 하측 방향, 즉, 기판(10)을 향하 방향으로 연장된 형태를 갖는다. 이에 따라, 제1 층(13)의 최상부 바깥쪽을 따라 적어도 일측에 공동들(VD)이 형성된다.
여기서, 공동(VD)은 결정면의 성장 방향에 대응하여 형성되며, 돌출 패턴(11)의 중심을 기준으로 육각형의 각 꼭지점에 대응하는 측부에 형성된다. 각 공동(VD)은 평면 상에서 볼 때 삼각형 형상을 가질 수 있다. 이를 좀더 설명하면, 돌출 패턴(11)이 원뿔 형태로 제공되는 경우, 제1 층(13)의 상면은 원 형상을 가지며, 이때, 공동들(VD)은, 평면 상에서 볼 때 제1 층(13) 상면 원에 내접하는 정육각형의 꼭지점에 대응하는 위치에 제공된다. 또한, 공동들(VD)은, 기판(10)의 상면에 수직하고 상기 원의 중심을 지나는 면을 따라 절단하였을 때 직각 삼각형 형상을 가질 수 있다. 이때, 직각 삼각형 형상에 있어서, 빗변은 제1 층(13)의 측면에 해당할 수 있다. 이에 더해, 각 공동(VD)에 있어서, 공동(VD)의 최상부를 이루는 면은 제1 층(13)의 상면을 연장한 면과 실질적으로 동일한 면일 수 있다. 즉, 각 공동(VD)은 제1 층(13)의 상면의 외측에 대응하는 제1 반도체층(20)에 형성되며, 제1 층(13)의 상면이 각 공동(VD)을 이루는 구조에 있어서의 상측면이 된다.
본 발명의 일 실시예에 따르면, 제1 반도체층(20)은 기판(10)의 상면으로부터 상부 방향 및/또는 측부 방향으로 성장되는 과정에서 하나의 결정으로 병합하는 과정을 거친다. 공동들(VD)은 이러한 병합 과정에서 돌출 패턴(11)의 제1 층(13)의 측면에 밀착되지 않는 부분이 형성되도록 의도적으로 제어함으로써 형성할 수 있다.
공동들(VD)은 제1 층(13) 및 제1 반도체층(20)이 제공되지 않은 빈 공간이다. 이에 따라, 공동들(VD)은 제1 층(13) 및 제1 반도체층(20)과 서로 다른 굴절률을 가진다. 제1 층(13)과 각 공동 사이의 계면과 제1 반도체층(20)과 공동(VD) 사이의 계면에서 광의 굴절, 산란, 반사 등이 일어나게 되며, 이에 따라, 공동에 의한 광 추출 효율이 증가한다. 그러나, 일반적으로는 광의 굴절, 산란, 반사 등의 증가는 광 추출 효율을 향상시키지만 공동(VD)이 생성되는 위치가 기판(10)의 상면과 지나치게 가깝거나 지나치게 먼 경우에는 오히려 광 추출 효율이 감소할 수도 있다.
본 발명의 일 실시예에서는 공동들(VD)에 의한 광 추출 효율이 높아질 수 있도록, 돌출 패턴(11)에서의 제1 층(13)과 제2 층(15)의 높이를 소정 범위 내로 유지한다. 상술한 바와 같이, 공동들(VD)의 위치는 제1 층(13)과 제2 층(15)의 계면과 대응하는 위치에 제공되기 때문에 제1 층(13)과 제2 층(15)의 위치를 특정 범위로 조절함으로써 공동들의 위치도 조절할 수 있다. 여기서, 제1 층(13)의 높이(H1)는 소정 이상의 값을 갖도록 형성된다. 만약, 제1 층(13)의 높이(H1)가 0인 경우, 공정 중 기판(10)의 상면에 남은 불순물 등에 의해 기판(10)으로부터 제1 반도체층(20)의 성장이 방해될 수 있다. 또한, 제2 층(15)의 높이(H2)가 제1 층(13)의 높이(H1)보다 더 큰 값을 갖는 경우, 제1 층(13)의 측면 방향으로의 결정의 성장이 감소함으로써 결정의 품질이 향상될 수 있으므로, 제2 층(15)의 높이는 제1 층(13)의 높이보다 더 큰 값을 가질 수 있다.
다시 말해, 공동들(VD)이 광추출 효율을 충분히 향상시키기 위해 제1 층(13)과 제2 층(15)의 높이 및 이에 따른 공동들(VD)의 위치가 소정 범위 내에 있을 수 있다. 예를 들어, 제1 층(13)과 제2 층(15)의 높이의 비는 약 2.5 초과 약 9.5 미만일 수 있는 바, 본 발명의 일 실시예에 있어서, 제1 층(13)과 제2 층(15)의 높이의 비는 약 4.25일 수 있다. 구체적으로는, 예를 들어, 제1 층(13)과 제2 층(15)의 높이의 합이 약 2.1마이크로미터 일 때, 제1 층(13)은 약 0.2 마이크로미터 초과 약 0.6 마이크로미터 미만의 높이를 가질 수 있다. 본 발명의 다른 실시예에 있어서, 제1 층(13)과 제2 층(15)의 높이의 합이 약 2.1마이크로미터 일 때, 제1 층(13)은 약 0.25 마이크로미터 이상 약 0.55 마이크로미터 이하의 높이를 가질 수 있으며, 또 다른 실시예에 있어서, 제1 층(13)은 약 0.3 마이크로미터 이상 약 0.5 마이크로미터 이하의 높이를 가질 수 있다.
제1 층(13)의 높이가 기판(10) 면으로부터 상기한 범위보다 작으면 공동들(VD)이 충분히 형성되지 않으며, 형성되더라도 공동들(VD)로 인한 광의 산란 효과가 충분히 나타나지 않을 수 있다. 또한 공동들(VD)의 크기가 작거나 충분히 생성되지 않으며 결함으로 작용함으로써 공동들(VD)을 지나는 광의 투과율이 감소할 수 있다. 이 경우, 결과적으로, 제1 반도체층(20)으로부터 기판(10)의 내부 방향으로의 광의 입사 비율이 감소할 수 있다.
제1 층(13)의 높이가 기판(10) 면으로부터 상기한 범위 내에 있는 경우, 공동들(VD)이 충분히 형성되며, 공동들(VD)에 의한 산란 효과가 증가할 뿐만 아니라, 제1 반도체층(20)으로부터 기판(10) 방향으로 공동들(VD)을 거쳐 입사하는 광의 비율이 증가한다. 특히, 제1 반도체층(20)으로부터 곧바로 기판(10)으로 입사되는 광들에 더해, 공동들(VD)을 통과하여 거쳐 굴절된 후 기판(10) 면으로 투과하는 추가적인 광이 있게 됨으로써 전체적인 광 출사 효율이 향상된다.
제1 층(13)의 높이가 기판(10) 면으로부터 상기한 범위를 벗어나 더 크게 형성된 경우, 제1 반도체층(20)으로부터 기판(10) 방향으로 진행하는 광에 대해 기판(10) 내를 진행하는 광의 경로가 증가함으로써 기판(10)에서의 광의 흡수율이 높아지며 이에 따라 기판(10)을 통과하는 광의 투과량이 감소할 수 있다. 또한, 이 경우, 제1 층(13)의 높이가 상대적으로 높아지기 때문에 제1 층(13)의 측면 방향으로의 결정의 성장이 일어나 결정의 품질이 감소될 수 있으며 이는 곧 광 효율의 저하를 야기한다.
상기한 구조를 갖는 발광 소자는 돌출 패턴들 및 공동들에 의해 광추출 효율이 향상된다.
표 11은 공동들이 제공되지 않은 구조의 발광 소자들과 공동들이 제공된 구조의 발광 소자들의 광 추출 효율을 나타낸 시뮬레이션 결과이다. 각각의 발광 소자들에 있어서 공동들의 유무를 제외한 나머지 구조 및 크기는 모두 한 쌍씩 동일하게 마련되었다. 여기서, 발광 소자들은 플립 칩 타입으로 준비되었다. 광 추출 효율은 기판을 투과한 광의 밝기를 측정하는 방식으로 측정되었으며, 광의 진행 방향은 활성층으로부터 제1 반도체층을 거치도록 설정되었다.
여기서, 발광 소자들의 추출 효율은 돌출 패턴의 구조, 즉, 각각 제1 층 및 제2 층의 높이를 각각 변경시켜가면서 측정되었다. 공동들이 제공되지 않은 발광 소자들의 돌출 패턴의 구조들은 도 15a 내지 도 15d에 도시되었으며, 공동들이 제공된 돌출 패턴의 구조들은 도 16a 내지 도 16d에 도시되었다. 도 15a 내지 도 15d와, 도 16a 내지 도 16d의 도면은 실제 시뮬레이션 조건과 완전히 스케일이 일치하지는 않으며 설명의 편의를 위해 일부 도면이 과장되거나 축소되었다. 도 17은 표 11의 시뮬레이션 결과를 도시한 그래프이다. 설명의 편의를 위해, 도 15a 내지 도 15b의 구조들은 비교예 1 내지 4로, 도 16a 내지 도 16b의 구조들은 실시예 1 내지 4로 표시하였다.
번호 구조 대응 도면 높이(μm) 피치(μm) 직경(μm) 상부 방향 광 출사량(임의 단위) 측부 방향 광 출사량(임의 단위) 총 광 출사량 (임의 단위) 광효율 증가량(%)
제1층 제2층
1 비교예 1 도 15a 0.2 1.9 3 2.7 1.13X10-8 3.81X10-9 1.5114X10-8 0.0
실시예 1 도 16a 0.2 1.9 3 2.7 1.11X10-8 3.47X10-9 1.4573X10-8 -3.6
2 비교예 2 도 15b 0.4 1.7 3 2.7 1.13X10-8 3.70X10-9 1.5000X10-8 0.0
실시예 2 도 16b 0.4 1.7 3 2.7 1.18X10-8 3.86X10-9 1.5659X10-8 +4.4
3 비교예 3 도 15c 0.6 1.5 3 2.7 1.15X10-8 3.90X10-9 1.54044X10-8 0.0
실시예 3 도 16c 0.6 1.5 3 2.7 1.08X10-8 3.86X10-9 1.4659X10-8 -4.8
4 비교예 4 도 15d 0.9 1.2 3 2.7 1.19X10-8 3.86X10-9 1.5759X10-8 0.0
실시예 4 도 16d 0.9 1.2 3 2.7 1.14X10-8 3.70X10-9 1.5100X10-8 -4.2
표 11을 살펴보면, 비교예 1 및 실시예 1의 경우, 제1 층의 높이가 0.2마이크로미터로서, 기판 면에 매우 가깝게 제1 층의 상면이 배치된 경우에 해당한다. 비교예 1 및 실시예 1를 살펴보면, 공동들이 제공되지 않은 기존의 발광 소자보다, 공동들이 제공된 발광 소자에서, 기판을 투과한 광량이 감소하였는 바, 특히, 전체적인 광 효율이 -3.6%로 오히려 감소하였다. 이는 제1 층의 낮은 높이로 인해 공동들이 충분히 형성되지 않으며 형성되더라도 공동들로 인한 광의 산란 효과가 충분히 나타나지 않기 때문으로 보인다. 비교예 3 및 실시예 3와, 비교예 4 및 실시예 4 또한, 공동들이 제공되지 않은 기존의 발광 소자보다, 공동들이 발광 소자에서, 기판을 투과한 광량이 감소하였는 바, 특히, 전체적인 광 효율이 -4.8% 및 -4.2%로 오히려 감소하였다. 이는, 제1 층의 높이가 기판 면으로부터 상기한 범위를 벗어나 더 크게 형성된 경우, 공동들을 거쳐 제1 반도체층으로부터 기판 방향으로 진행하는 광에 대해 기판 내를 진행하는 광의 경로가 증가함으로써 기판에서의 광의 흡수율이 높아지기 때문으로 보인다.이에 비해, 비교예 2 및 실시예 2의 경우, 공동들이 제공되지 않은 기존의 발광 소자보다, 공동들이 제공된 발광 소자에서, 기판을 투과한 광량이 4.4% 증가하였다. 이는 제1 층의 충분한 높이로 인해 공동들이 충분히 형성되되, 제1 층이 지나치게 높을 때 발생할 수 있는 부작용, 예를 들어, 결정질의 저하나 기판 내 진행하는 광경로 증가에 따른 광 흡수율 증가 등이 일어나지 않기 때문으로 보인다. 이에 따라, 실시예 2에서와 같이 공동들이 형성된 경우 제1 반도체층으로부터 곧바로 기판으로 입사되는 광들에 더해, 공동들을 통과하여 거쳐 굴절된 후 기판 면으로 투과하는 추가적인 광이 있게 됨으로써 전체적인 광 출사 효율이 향상된다.
이를 통해, 돌출 패턴의 측부에 공동들이 제공되되, 이 때의 제1 층과 제2 층의 높이가 상술한 범위 내일 때 현저하게 광 효율이 증가함을 확인할 수 있다. 특히, 돌출 패턴의 측부에 공동들이 제공되되, 제1 층과 제2 층의 높이의 합이 2.1마이크로미터이고, 제1 층의 높이가 0.2마이크로미터와 0.6 마이크로미터 사이에 있을 때 광 효율이 현저하게 증가함을 확인할 수 있다.
상술한 실시예에 따른 구조를 갖는 발광 소자는, 제1 반도체층 형성시 돌출 패턴의 측부에 공동들이 다수 개 형성되도록 공정 조건들이 조절함으로써 제조될 수 있다.
도 18a 내지 도 18b는 상술한 구조를 갖는 돌출 패턴을 제조하는 단계 중 일부를 도시한 단면도로서, 공동들이 형성되도록 돌출 패턴이 형성된 기판과 제1 반도체층의 성장 방향을 순차적으로 도시한 것이다. 도 18a와 도 18b에서는 설명의 편의를 위해 반도체 층의 주요 성장 방향이 화살표로 표시되었다.
도 11 내지 14, 도 18a, 및 도 18b를 참조하면, 먼저, 상부 방향으로 제1 반도체층(20)이 성막된다.
제1 반도체층(20)은 다양한 재료의 반도체층, 예를 들어, n형 질화물계 반도체층으로 형성될 수 있으며, 유기 금속 기상 성장법(Metalorganic vapour phase epitaxy)이나 분자선 에피택시법(MBE; molecular beam epitaxy) 또는 하이드라이드 기상 성장법(HVPE; Hydride vapour phase epitaxy) 등을 이용할 수 있다.
제1 반도체층(20)의 초기 성장은, 노출된 기판(10) 면으로부터 상부 방향으로 주로 일어나는 3D 성장(예를 들어, Volmer-Weber 성장)이며, 제2 층(15)의 상면에서는 성장이 일어나지 않는다. 3D 성장 조건은 수평 방향으로 주로 성장이 일어나는 2D 성장(예를 들어, Frank van der Merwe 성장)에 비해 상대적으로 성장 온도가 낮으며 성장 압력이 높다.
상부 방향으로 성장을 일부 진행한 이후 상부와 측부 방향으로 제1 반도체층(20)이 성장된다. 도면에서는 설명의 편의를 위해, 주로 상부 방향으로 성장한 제1 성장 패턴(21)과, 상부와 측면 방향으로 성장하되, 측면 방향의 성장이 도미넌트한 제2 성장 패턴(23)으로 나누어 도시하였다. 이때, 제2 성장 패턴(23)의 경우 수평 방향으로 성장이 주로 일어나는 2D 성장으로서, 상술한 3D 성장보다 성장 온도가 높으며 성장 압력이 낮게 유지함으로써 달성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)의 측부 방향(도면에서 수평 방향)으로의 성장을 위해 MOCVD(Metal-Organic Chemical Vapour Deposition)법으로 ELOG(Epitaxial lateral over-growth)이 사용될 수 있다.
제1 반도체층(20)은 측부 방향과 상부 방향으로도 지속적으로 성장함으로써 제2 층(15)의 표면을 포함하여 전체적인 기판(10) 면을 덮도록 병합된다. 제1 반도체층(20)은 기판 면으로부터 상부 방향 및/또는 측부 방향으로 성장되는 과정에서 하나의 결정으로 병합하는 과정을 거치며, 이러한 병합 과정에서 돌출 패턴(11)의 제1 층(13)의 측면에 밀착되지 않는 부분이 형성되도록 제어함으로써 공동들(VD)을 형성할 수 있다. 여기서, 특히, 3D 성장과 2D 성장 시 각 성장에 따른 제1 반도체층(20)의 두께비를 조절함으로써 의도적으로 제1 반도체층(20)에 형성되는 공동들(VD)의 크기 및 위치를 제어할 수 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11) 사이의 노출된 기판(10)의 상면이 실질적인 성장 핵이 되는 부분이며, 기판(10)의 상면으로부터 제1 성장 패턴(21)과 같이 상부 방향으로 성장이 일어난다. 이후, 제1 반도체층(20)이 제2 성장 패턴(23)과 같이 ELOG법으로 수평 방향을 따라 성장된다. 제1 반도체층(20)의 성장시 상부 방향의 면을 상면, 측부 방향의 면을 측면이라고 하면, ELOG로 제1 반도체층(20)을 에피택셜 성장시키는 경우 ELOG의 조건에 의해 측면의 성장이 상면의 성장보다 훨씬 도미넌트하게 일어나며, m축과 c축의 성장 비율이 약 2:1이 된다. 성장시 제1 반도체층(20)의 측면은 제1 반도체층(20)의 상면에 대해 수직일 수 있으나, 이에 한정되는 것은 아니며 제1 반도체층(20)의 상면에 경사진 파셋(facet) 면일 수도 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(20)의 상면은 (0001)면에 해당하고, 제1 반도체층(20)의 측면은 (10-11)면에 해당할 수 있다.
측면 성장을 통해 전체적인 제1 반도체층(20)을 형성한 이후에는, 선택적으로, HVPE를 이용하여 제1 반도체층(20)을 상부 방향으로 더 성장시킬 수 있다. MOCVD를 이용하여 제1 반도체층(20) 성막시 HVPE보다 성막 속도가 느리기 때문에 충분한 두께로 빨리 제1 반도체층(20)을 성장 시키고자 하는 경우 HVPE를 이용할 수 있다.
이렇게 형성된 제1 반도체층(20)은 공동들이 형성된 상태로 기판(10) 면 및 돌출 패턴(11)을 커버한다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)을 형성하기 전에 기판(10) 상에 버퍼층을 더 형성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(20)에 밴드 갭이 서로 다른 두 종의 층이 교대로 적층함으로써 초격자 구조를 형성할 수 있다. 제1 반도체층(20) 상에는 활성층(30)이 형성된다. 본 발명의 일 실시예에 있어서, 활성층(30)으로서 양자 우물층과 장벽층을 교대로 적층함으로써 양자 우물 구조를 형성할 수 있다. 활성층(30) 상에는 전자 차단층이 형성되고, 다음으로, 활성층(30) 상에 제2 반도체층(40)이 형성됨으로써, 발광 적층체가 제조될 수 있다.
도 19는 상술한 방법으로 제조한 본 발명의 일 실시예에 따른 돌출 패턴 및 제1 반도체층을 찍은 사진이다. 도 19에 도시된 바와 같이, 본 발명의 일 실시예에 따른 발광 소자의 경우, 기판 상에 복수 개의 돌출 패턴들을 형성할 수 있으며, 각 돌출 패턴마다 6개의 공동들이 제공된다. 각 공동들은 육각형의 꼭지점에 해당되는 위치에 제공되는 바, 이는 반도체층의 결정 성장 방향과 관련이 있다.
도 20a 및 도 20b는 각각 공동들이 제공되지 않은 구조의 발광 소자들과 공동들이 제공된 구조의 발광 소자들의 광의 진행 경로 및 광의 강도를 찍은 사진이다. 도 20a 및 도 20b에 있어서, 도면에 있어서 돌출 패턴의 꼭지점이 향하는 방향이 상측이라고 하면, 광의 진행 방향은 상측으로부터 하측 방향이다.
도 20a 및 도 20b를 참조하면, 상측으로부터 하측 방향으로 향하는 광은 돌출 패턴의 경사면 및 기판 면을 통해 기판의 하측으로 입사된다. 그런데, 도 20b를 살펴보면, 돌출 패턴의 측부에 공동이 제공되는 경우, 공동을 통해 굴절 및 산란된 광이 기판의 하부 방향으로 입사되는 것을 명확히 볼 수 있으며, 그 정도는 공동들이 제공되지 않은 도 20a에 비해 현저하게 크다.
이와 같이, 돌출 패턴의 측부에 대응하는 영역의 제1 반도체층에 공동들을 형성함으로써 하부 방향으로 진행하는 광량을 현저하게 증가시킬 수 있으며, 그 결과 광효율이 높은 발광 소자를 제조할 수 있게 된다.
본 발명의 일 실시예에 따른 발광 소자는 다양한 타입의 반도체칩에 채용될 수 있으며, 예를 들어, 도 6 및 도 7에 도시된 타입의 반도체 칩에 채용되거나, 후술할 타입의 반도체 칩에 채용될 수 있다.
도 21은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 플립칩 타입의 반도체 칩을 도시한 것이다. 플립칩 타입의 반도체는 기판 상에 형성한 후 반전하여 다른 구성요소에 실장될 수 있는 바, 도면에서는 반전된 형태로 도시되었다.
도 21을 참조하면, 발광 소자는 기판(10), 기판(10)의 상면(10R) 상에 제공된 발광 적층체, 및 발광 적층체에 연결된 제1 및 제2 전극(110, 120)을 포함한다.
본 발명의 일 실시예에 있어서, 기판(10)은 패터닝된 것으로서, 그 상면에 복수 개의 돌출 패턴과 공동들이 제공된다.
발광 적층체는 기판(10)의 상면(10R) 상에 순차적으로 적층된 제1 반도체층(20), 활성층(30) 및 제2 반도체층(40)을 포함한다. 본 실시예에 있어서, 발광 적층체는 활성층(30) 및 제2 반도체층(40)을 포함하는 적어도 하나의 메사 형태로 제공될 수도 있다. 발광 적층체가 메사 형태로 제공되는 경우, 발광 적층체는 복수개의 돌출 패턴을 포함할 수 있으며, 복수개의 돌출 패턴들 사이는 서로 이격될 수 있다.
상기 발광 적층체 상에는 절연막(130a)이 제공된다. 발광 적층체에는 활성층(30), 제2 반도체층(40), 및 절연막(130a)을 관통하며 제1 반도체층(20)의 일부를 노출하는 컨택홀(CH)이 적어도 한 개 제공된다. 제1 전극(110)은 컨택홀(CH)을 통해 노출된 제1 반도체층(20)에 연결된다. 제2 전극(120)은 절연막(130a) 에 형성된 개구를 통해 노출된 제2 반도체층(40)에 연결된다. 발광 적층체의 측부에는 추가 절연막(130b)이 더 제공될 수 있다. 추가 절연막(130b)은 활성층(30)으로부터 출사되는 광이 발광 적층체의 측부 방향으로 출사되지 않도록 다양한 형태의 미러(예를 들어, 금속 미러 또는 유전 미러)로 형성될 수 있다.
본 발명의 일 실시예에 따른 발광 소자는 동일측에 제1 및 제2 전극(110, 120)이 배치되고 그 크기가 작아 기판(10)의 배선상에 용이 실장이 가능하다.
본 발명의 일 실시예에 따른 발광 장치는 제1 전극(110)과 제2 전극(120)에 신호가 인가되어 턴온됨으로써 광을 출사한다. 출사된 광은 제1 반도체층(20) 및 기판(10)을 거쳐 하부 방향으로 진행할 수 있으며, 기판(10)에 제공된 돌출 패턴(11) 및 공동 들에 의해 하부 방향으로의 광 추출 효율이 높다.
본 발명의 일 실시예에 있어서, 설명의 편의를 위해 돌출 패턴이 원뿔 형상인 것만을 도시하였으나, 본 발명의 개념에서 벗어나지 않는 한도 내에서 돌출 패턴은 다양한 형태로 변형될 수 있다. 예를 들어, 돌출 패턴의 형상은 다각뿔의 형상을 가질 수 있다. 또한, 원뿔 형상으로 제공되더라도 측면을 이루는 곡면의 형상이 일부 변형될 수도 있다. 이에 더해, 돌출 패턴의 단면이 반타원구에 가까울 수도 있다.
도 22는 본 발명의 일 실시예에 따른 발광 소자를 도시한 개략적인 단면도이다.
도 22를 참조하면, 본 발명의 일 실시예에 따른 발광 소자는 기판(10) 및 기판(10) 상에 제공된 발광 적층체를 포함한다.
본 발명의 일 실시예에 있어서, 기판(10)은 패터닝된 것으로서, 그 상면에 복수 개의 돌출 패턴(11)이 제공된다. 다시 말해, 돌출 패턴(11)은 기판(10)의 상면으로부터 상부 방향으로 돌출된 형태로 제공된다. 본 발명의 일 실시예에 있어서, 돌출 패턴(11)은 상부 방향으로 갈수록 폭이 감소하는 형상으로 제공될 수 있는 바, 돌출 패턴(11)을 기판(10) 상에 수직한 면으로 자를 때, 돌출 패턴(11)의 단면은 대략적으로 반타원구일 수 있으며 상황에 따라 삼각형에 가까운 형상일 수도 있다.
돌출 패턴(11)은 기판(10)의 상면으로부터 순차적으로 적층된 제1 층(13)과 제2 층(15)을 포함한다. 제1 층(13)은 기판(10) 상에 제공되며, 제2 층(15)은 제1 층(13) 상에 제공된다.
제1 반도체층(20)은 기판(10) 상에 제공될 수 있다. 제1 반도체층(20)은 돌출 패턴(11)을 기판(10) 상에서 커버할 수 있다. 이를 위해, 제1 반도체층(20)은 기판(10)의 상면으로부터 에피택셜 성장될 수 있으며, 이 경우, 돌출 패턴(11)의 측면과 상면을 완전히 덮도록 상부 방향으로 성장될 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층의 굴절률은 제1 층(13) 및 제2 층(15)의 굴절률보다 클 수 있다. 예를 들어, 상기 제1 층(13)의 굴절률은 1.6 내지 2.45이고, 상기 제2 층(15)의 굴절률은 1.3 내지 2.0일 때, 상기 제1 반도체층(20)의 굴절률은 2.0 내지 2. 5일 수 있다.
도 23은 도 22의 발광 소자의 구성 요소 중 돌출 패턴이 제공된 기판을 평면 상에서 바라본 평면도이다. 도 24는 도 23의 I-I'선에 따른 단면도이다. 도 25a는 도 24의 P1을 확대 도시한 단면도이고, 도 25b는 도 25a의 P4를 확대 도시한 단면도이다.
도 23, 도 24, 도 25a, 및 도 25b를 참조하면, 기판(10)의 상면 상에 제1 층(13)과 제2 층(15)을 포함하는 돌출 패턴(11)이 제공된다.
제1 층(13)은 기판(10)과 분리되지 않는 일체로 형성된다. 따라서, 제1 층(13)은 기판(10)과 동일한 재료로 이루어진다. 제1 층(13)의 상면은 원의 형상을 가질 수 있다.
제2 층(15)은 제1 층(13)과 다른 재료로 이루어진다. 제2 층(15)의 재료는 제1 층(13)의 재료와 굴절률이 다른 재료이며, 본 발명의 일 실시예에서는 제1 층(13)의 굴절률이 제2 층(15)의 굴절률보다 클 수 있다. 이 경우, 제1 층(13)의 재료 및 제2 층(15)의 재료는 굴절률이 차이가 나는 다양한 절연 물질이 사용될 수 있다.
예를 들어, 제1 층(13)과 제2 층(15)에 서로 다른 굴절률의 재료가 사용되는 한도 내에서 제1 층(13)의 재료로 굴절률이 약 1.6 내지 약 2.45인 물질이 사용될 수 있으며, 제2 층(15)의 재료로 굴절률이 약 1.3 내지 약 2.0인 물질이 사용될 수 있다. 이러한 굴절률을 가진 재료로서, 제1 층(13)은 사파이어를 들 수 있으며, 제2 층(15)은 예를 들어, SiOx, SiOxNy, SiNx를 들 수 있다. 본 발명의 일 실시예에 있어서, 제1 층(13)은 사파이어로, 제2 층(15)은 SiO2로 이루어질 수 있으며, 이 경우, 제1 층(13)의 굴절률은 1.76이며, 제2 층(15)의 굴절률은 1.46 가량에 해당한다.
각 돌출 패턴(11)은 평면 상에서 볼 때 원 형상을 가질 수 있다. 돌출 패턴(11)이 타원구 또는 원뿔 형상으로 제공되는 경우, 타원구나 원뿔의 꼭지점 부분이 중심이 된다.
돌출 패턴(11)은 소정 직경(DM)과 높이(HT)를 가지는 크기로 제공될 수 있다. 직경(DM)은 단면 상에서 볼 때 돌출 패턴(11)의 최하단의 폭을 의미하며, 높이(HT)는 기판(10)의 상면으로부터 돌출 패턴(11)의 최상단 꼭지점까지의 거리를 의미한다. 본 실시예에 있어서, 각 돌출 패턴(11)은 서로 동일한 직경(DM)과 높이(HT)를 가질 수 있다. 그러나, 각 돌출 패턴(11)이 완전히 동일한 직경(DM)과 높이(HT)를 가지지 않을 수도 있으며, 직경(DM)과 높이(HT)에 있어서 소정 범위 내에서 차이가 있을 수도 있다.
본 발명의 일 실시예에 있어서, 제1 층(13)의 높이(H1)는 소정 이상의 값을 갖도록 형성된다. 만약, 제1 층(13)의 높이(H1)가 0인 경우, 공정 중 기판(10)의 상면에 남은 불순물 등에 의해 기판(10)으로부터 제1 반도체층(20)의 성장이 방해될 수 있다. 또한, 제2 층(15)의 높이(H2)가 제1 층(13)의 높이(H1)보다 더 큰 값을 갖는 경우, 제1 층(13)의 측면 방향으로의 결정의 성장이 감소함으로써 결정의 품질이 향상될 수 있으므로, 제2 층(15)의 높이는 제1 층(13)의 높이보다 더 큰 값을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제1 층(13)의 높이가 기판(10) 면으로부터 상기한 범위를 벗어나 더 크게 형성된 경우, 제1 반도체층(20)으로부터 기판(10) 방향으로 진행하는 광에 대해 기판(10) 내를 진행하는 광의 경로가 증가함으로써 기판(10)에서의 광의 흡수율이 높아지며 이에 따라 기판(10)을 통과하는 광의 투과량이 감소할 수 있다. 또한, 이 경우, 제1 층(13)의 높이가 상대적으로 높아지기 때문에 제1 층(13)의 측면 방향으로의 결정의 성장이 일어나 결정의 품질이 감소될 수 있으며 이는 곧 광 효율의 저하를 야기한다.
본 발명의 일 실시예에 있어서, 제1 층(13)과 제2 층(15)의 측면 경사도는 적어도 일부가 같거나 서로 다를 수 있다. 도면 상에서는 제1 층(13)과 제2 층(15)의 경사도가 서로 동일한 값을 갖는 것을 도시하였으나, 이에 한정되는 것은 아니며, 제1 층(13)과 제2 층(15)의 측면 경사도는 적어도 일부가 같거나 서로 다를 수 있다. 특히, 제1 층(13)과 제2 층(15)이 접하는 부분에서의 경사도는 서로 다를 수 있다. 제1 층(13)과 제2 층(15)의 재료는 서로 다르기 때문에 식각 공정 진행 시 공정 조건에 따라 측면 경사도를 달리 설정할 수 있다. 본 발명의 일 실시예에서는 제1 층(13)과 제2 층(15)의 경사도를 달리 형성함으로써 발광 소자로부터 출사된 광의 반사도를 높여, 광 출사 효율을 향상시킬 수 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 배치는 도시한 바와 같이 규칙적일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 돌출 패턴(11)들은 불규칙적으로 배열될 수도 있다. 이 경우에도 전체적인 기판(10) 상에서 볼 때 단일 면적당 돌출 패턴(11)의 피치(PT)와 간격은 소정 범위 내에 있으며, 이 경우 밀도는 실질적으로 동일한 수준으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 설명의 편의를 위해 돌출 패턴(11)이 원뿔 형상인 것만을 도시하였으나, 본 발명의 개념에서 벗어나지 않는 한도 내에서 돌출 패턴(11)은 다양한 형태로 변형될 수 있다. 예를 들어, 돌출 패턴(11)의 형상은 다각뿔의 형상을 가질 수 있다. 또한, 원뿔 형상으로 제공되더라도 측면을 이루는 곡면의 형상이 일부 변형될 수도 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 피치(PT)는 직경(DM)에 따라 소정 범위 내의 값을 가질 수 가질 수 있다. 예를 들어, 돌출 패턴(11)의 직경(DM)과 상기 피치(PT)의 비는 약 0.3 내지 약 2.0인 범위 내에 있을 수 있다. 그러나, 돌출 패턴(11)의 직경(DM)과 상기 피치(PT)의 비는 이에 한정되는 것은 아니며 다른 수치로 제공될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 층(13)과 제2 층(15) 사이의 계면은 기판면, 즉, 기판(10)의 상면과 대체적으로 수평하게 형성되며, 그 표면이 거칠기를 갖는다.
이를 좀더 구체적으로 설명하면 다음과 같다.
제1 층(13)을 기준으로 보았을 때 제1 층(13)은 대략적으로 상면이 편평한 상부가 잘린 원뿔 형상을 가질 수 있다. 이에 따라, 제1 층(13)은 기판면과 실질적으로 평행한 상면과, 상기 기판면과 상기 상면을 잇는 측면으로 이루어질 수 있다. 상기 제1 층(13)의 상면은 제1 반도체층(20)으로부터 기판(10) 방향(도면에서는 하부 방향)으로 입사된 광이 기판(10) 내로 최대한 많이 입사될 수 있도록 거칠기(즉, 요철)을 갖는다. 다시 말해 제1 층의 상면은 기판면의 상부 방향으로 돌출된 철부와 기판 면의 하부 방향으로 함몰된 요부가 함께 제공된 요철을 갖는다. 제1 층(13)의 상면, 즉, 제2 층(15)과 제1 층(13)의 계면에 요철이 없는 편평한 면인 경우, 요철이 있을 때보다 광의 반사율이 높으며 이에 따라 기판(10)의 하부 방향으로 진행하는 광량이 감소한다. 제1 층(13)의 상면에 요철이 있는 경우, 요철이 형성된 부분에서는 반사보다는 광의 산란이나 굴절이 일어나며, 이에 따라, 기판(10) 내로 광이 용이하게 진행하게 된다. 제1 기판(10) 내로 입사된 광은 기판(10)을 관통하여 기판(10)의 배면으로 출사된다.
제1 층과 제2 층 사이의 요철에 대해서는 도 25a와 도 25b에 도시되었다. 또한, 도 26a 내지 도 26b에서는 각각 기존 발명에 따른 발광 소자와 본 발명의 일 실시예에 따른 발광 소자의 제1 층 상면을 사진들이 도시되었다. 도 26a 내지 도 26b에 있어서, 각 사진은 AFM (Atomic Force Microscope) 사진으로서, 제1 층의 상면에 대응하는 시편은 가로 세로 각각 2μm로 제조되었다.
도시된 바와 같이, 기존의 발명의 경우, 도 26a에서와 같이, 제1 층의 상면에는 요철이 제공되지 않고 편평하게 제공된다. 기존 발명의 거칠기에 있어서는 거칠기 표준 편차 Rq가 0.200 내지 0.300nm, 거칠기 산술 평균 Ra가 0.140 내지 0.190nm일 수 있으며, 예를 들어, Rq가 0.216, Ra가 0.169nm일 수 있다.
본 발명의 일 실시예의 경우, 도 26b에서와 같이, 제1 층의 상면에는 거칠기, 즉 요철이 제공된다. 여기서, 거칠기는 다양한 정도로 제공될 수 있으나, 본 발명의 일 실시예에 따른 거칠기에 있어서는 거칠기 표준 편차 Rq가 약 0.300 내지 약 0.550nm, 거칠기 산술 평균 Ra가 약 0.250 내지 약 0.400nm일 수 있으며, 예를 들어, 표준 편차 Rq가 0.447nm, 산술 평균 Ra가 0.327nm일 수 있다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 발광 소자들에 있어서, 기판 상에는 돌출 패턴이 제공되며, 돌출 패턴에 의해 특정 방향으로의 광의 투과시 광추출 효율이 현저하게 증가한다. 특히, 활성층에서 발생된 광은 제1 반도체층을 거쳐 기판을 관통하는 방향으로 진행하는 바, 기판을 관통할 때 돌출 패턴에 의한 광 확산 및 광 산란이 일어나 기판의 배면 방향으로의 광 추출 효과가 현저하게 상승된다. 돌출 패턴에 의한 광 확산 및 광 산란은 주로 제1 층과 제2 층 사이의 계면에 제공된 거칠기에 의해 증가되므로, 하부 방향으로 진행하는 광량이 증가된다. 또한, 본 발명의 경우, 제1 층과 제2 층의 계면이 불규칙한 요철로 제공됨으로써 제1 층과 제2 층을 지나는 광의 반사를 최소한으로 감소시킨다. 특히, 본 발명의 일 실시 예에 있어서, 제1 층, 제2 층, 및 제1 반도체층의 굴절률이 서로 달리 형성되며, 제1 반도체층, 제1 층, 및 제2 층의 순서로 굴절률이 작아지는 바, 제1 반도체층, 제1 층, 및 제2 층을 지나는 광의 굴절이나 반사가 하부 방향으로의 광출사가 최대화될 수 있다.
본 실시예에 있어서, 제1 층에 있어서 상면을 제외한 측면에는 실질적으로 거칠기가 제공되지 않는다. 측면은 측면을 관통하는 광이 실질적으로 매우 적은 반사면으로 제공될 수 있다. 본 실시예에 있어서, 측면은 후술할 제1 반도체층으로부터 제1 층의 측면으로 진행하는 광의 80% 이상, 예를 들어, 90% 이상, 바람직하게는 95% 이상이 반사되는 반사면일 수 있다. 본 발명의 일 실시예에 있어서, 돌출 패턴이 제공되지 않은 기판면의 영역에는 거칠기가 제공되지 않을 수 있다.
도 27a 내지 도 27b는 본 발명의 일 실시예에 따른 발광 소자를 제조하였을 때 각각 도 24의 P2와 P3 부분에 해당하는 부분을 촬상한 TEM (Transmission Electron Microscope) 사진들이다.
도 27a를 참조하면, 흰색으로 표시된 부분이 제2 층(15)이며, 제2 층(15)의 하부에 배치된 부분이 제1 층(13)에 해당한다. 도시된 바와 같이, 제1 층(13)의 상면에는 요철이 불규칙하게 형성될 수 있다.
도 27b를 참조하면, 제1 층(13)에 있어서 상면을 제외한 측면에는 실질적으로 거칠기가 제공되지 않으며, 실질적으로 요철이 없는 편평한 면으로 제공된다.
또한, 기판면, 즉, 기판(10)의 상면 또한 실질적으로 요철이 없는 편평한 면으로 제공될 수 있다.
그러나, 본 발명의 일 실시예에 있어서, 기판(10) 상면의 경우, 요철이 형성되지 않는 편평한 면으로 제공될 수도 있으나, 이에 한정되는 것은 아니며, 하부 방향으로의 광의 입사율이 향상되도록 제1 층(13)의 상면과 같이 요철이 형성될 수도 있다. 즉, 돌출 패턴이 제공되지 않은 기판면에 거칠기가 제공될 수 있으며, 돌출 패턴이 제공되지 않은 부분을 통해 하부 방향으로 진행하는 광의 확산율이나 산란율이 증가할 수 있다. 그 결과 발광 소자에 있어서의 광추출 효과가 상승될 수 있다.
도 28a 내지 도 28b는 제1 층 측면의 형상에 따른 광의 경로를 나타낸 PhET 시뮬레이션 사진들이다. 도 28a 내지 도 28b에 있어서, 기판 상에 제1 층을 형성한 후 제1 반도체층을 성장시킨 구조물에 대해, 광의 진행 방향이 도시되었으며, 제1 층의 측면의 형상을 제외한 모든 조건이 동일하게 설정되었다. 제1 층의 측면은 도 28a에서는 요철이 형성된 경우로, 도 28b에서는 요철이 형성되지 않은 편평한 반사면이 형성된 경우로 설정되었다.
도 28a를 참조하면, 제1 반도체층으로부터 제1 층의 측면으로 광이 진행할 때, 제1 층의 측면에 형성된 요철에 의해 다양한 방향으로 광이 산란 및 반사된다. 발광 소자의 광 추출 효율은 기판의 배면, 즉, 활성층으로부터 제1 반도체층 및 기판을 거쳐, 기판의 배면 방향으로 진행하는 광이 얼마나 많으냐에 의해 정해지는 바, 도 28a와 같이 방사상으로 반사되거나 산란되는 경우 하부 방향으로의 광효율이 현저하게 떨어지는 문제점이 발생한다.
반면에, 도 28b 참조하면, 제1 반도체층으로부터 제1 층의 측면으로 광이 진행할 때 제1 층의 측면이 반사면으로 작용하는 경우, 반사면이 편평하기 때문에 제1 층의 측면에서 광의 대부분이 특정 방향으로 반사되되 반사된 광이 기판 내로 입사되어 하부 방향으로 진행하는 광이 월등히 많아짐을 알 수 있다.
상술한 바와 같이, 돌출 패턴, 특히, 제1 층의 상면에 거칠기를 가지며 측면이 반사면으로 이루어진 돌출 패턴을 가진 발광 소자의 광추출 효율은 기존 발명에 비해 현저하게 상승한다.
상술한 구조를 갖는 돌출 패턴은 다음과 같이 제조될 수 있다.
도 29a 내지 도 29g는 본 발명의 일 실시예에 따른 발광 소자에 있어서, 돌출 패턴을 제조하는 방법을 순차적으로 도시한 단면도들이다.
먼저, 도 29a를 참조하면, 먼저 기판(10)이 준비된다. 상술한 바와 같이, 기판(10)은 예를 들어, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga2O3 등의 재료로 이루어질 수 있으며, 절연층은 SiOx, SiOxNy, SiNx 등의 재료로 이루어질 수 있다.
도 29b를 참조하면, 기판(10)의 상면에 거칠기, 즉 요철(PR)이 형성된다. 상기 요철(PR) 습식 식각, 건식 식각, 그라인딩, 또는 이러한 방법의 조합 등, 다양한 방법으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
도 29c를 참조하면, 기판(10) 상에 제2 층을 형성하기 위한 재료를 이용하여 절연층(15i)이 적층된다. 절연층(15i)은 제2 층을 형성할 수 있는 것으로서, 상기 기판(10) 상에 상기 기판(10)과 다른 굴절률을 갖는 재료로 형성될 수 있다.
도 29d를 참조하면, 다음으로, 절연층(15i) 상에 포토레지스트(50)를 도포하고 노광 및 현상을 포함하는 포토리소그래피를 수행함으로써 포토레지스트(50)의 패턴이 형성된다.
도 29e를 참조하면, 포토레지스트(50)의 패턴이 리플로우된다. 포토레지스트(50)의 리플로우를 통해 영역에 따라 포토레지스트(50)의 두께가 달라질 수 있으며, 이에 따라, 이후 그 하부의 절연층(15i) 및 기판(10)의 식각 형상이 달라질 수 있다.
도 29e와 도 29f를 참조하면, 포토레지스트(50)를 마스크로 하여 상기 절연층(15i)과 상기 기판(10)을 식각함으로써 제1 층(13)과 제2 층(15)을 갖는 돌출 패턴(11)을 형성한다. 좀더 상세히 설명하면, 포토레지스트(50)의 패턴을 마스크로 하여 절연층과 기판(10)의 일부를 식각하되, 돌출 패턴(11)이 형성되어야 할 부분을 제외한 절연층(15i)이 식각됨으로써 제2 층(15)이 형성된다. 제2 층(15)이 형성되지 않은 부분에서는 기판(10)의 상면이 노출된다. 여기서, 기판(10)의 상면은 추가적인 식각을 통해 원래의 기판(10)의 상면보다 더 식각함으로써 기판(10)의 상면으로부터 돌출된 제1 층(13)이 형성된다. 만약, 제2 층(15)만 형성되고 기판(10)의 원래 상면이 노출되도록 식각하는 경우, 이론상으로는 기판(10)의 상면이 노출됨으로써 이후 반도체층의 성장이 용이하게 일어날 것으로 판단될 수 있으나, 실제로는 기판(10)의 상면에 존재하는 식각 잔사나 불순물 등에 의해 이후 제1 반도체층(20)의 성장이 제대로 일어나지 않는다. 따라서, 기판(10) 상에 식각 잔사나 불순물 등이 완전히 제거되도록 추가 식각을 수행한다. 이로써 제1 층(13)이 형성된다.
제1 층(13)과 제2 층(15)을 형성하기 위한 식각은 재료에 따라 다양한 방법을 이용하여 다양한 조건으로 수행될 수 있다. 예를 들어, 절연층(15i)과 기판(10)의 일부는 건식 식각을 이용하여 패터닝될 수 있다.
상기한 방법으로 제2 층(15)과 제1 층(13)은 순차적으로 이루어지며, 동일하거나 서로 다른 식각 가스를 이용하여 패터닝할 수 있다.
상기 절연층(15i)과 상기 기판(10)은 상하 방향의 식각은 이루어지나 좌우 방향의 식각은 상대적으로 이루어지지 않는 이방성으로 수행될 수 있다.
도 29g를 참조하면, 돌출 패턴(11)이 형성된 기판 상에 제1 반도체층(20)을 포함하는 발광 적층체를 순차적으로 형성함으로써 발광 소자를 형성할 수 있다. 먼저, 돌출 패턴(11)이 형성된 기판(10) 상에는 제1 반도체층(20)이 형성된다. 제1 반도체층(20)은 기판(10)의 노출된 면으로부터 먼저 상부 방향으로 성장되며, 이후 상부 방향과 측부 방향으로 성장된다. 제1 반도체층(20)이 성장된 이후, 제11 반도체층(20) 상에 순차적으로 활성층(도 22 참조, 30) 및 제2 반도체층(도 22 참조, 40)이 형성될 수 있다.
이를 좀더 자세히 설명하면, 먼저, 상부 방향으로 제1 반도체층(20)이 성막된다. 제1 반도체층(20)은 다양한 재료의 반도체층, 예를 들어, n형 질화물계 반도체층으로 형성될 수 있으며, 유기 금속 기상 성장법(Metalorganic vapour phase epitaxy)이나 분자선 에피택시법(MBE; molecular beam epitaxy) 또는 하이드라이드 기상 성장법(HVPE; Hydride vapour phase epitaxy) 등을 이용할 수 있다.
제1 반도체층(20)의 초기 성장은, 노출된 기판(10) 면으로부터 상부 방향으로 주로 일어나는 3D 성장(예를 들어, Volmer-Weber 성장)이며, 제2 층(15)의 상면에서는 성장이 일어나지 않는다. 상부 방향으로 성장을 일부 진행한 이후 상부와 측부 방향으로 제1 반도체층(20)이 성장된다. 본 발명의 일 실시예에 있어서, 제1 반도체층(20)의 측부 방향(도면에서 수평 방향)으로의 성장을 위해 MOCVD(Metal-Organic Chemical Vapour Deposition)법으로 ELOG(Epitaxial lateral over-growth)이 사용될 수 있다.
제1 반도체층(20)은 측부 방향과 상부 방향으로도 지속적으로 성장함으로써 제2 층(15)의 표면을 포함하여 전체적인 기판(10) 면을 덮도록 병합된다. 제1 반도체층(20)은 기판 면으로부터 상부 방향 및/또는 측부 방향으로 성장되는 과정에서 하나의 결정으로 병합하는 과정을 거친다.
측면 성장을 통해 전체적인 제1 반도체층(20)을 형성한 이후에는, 선택적으로, HVPE를 이용하여 제1 반도체층(20)을 상부 방향으로 더 성장시킬 수 있다. MOCVD를 이용하여 제1 반도체층(20) 성막시 HVPE보다 성막 속도가 느리기 때문에 충분한 두께로 빨리 제1 반도체층(20)을 성장 시키고자 하는 경우 HVPE를 이용할 수 있다.
이렇게 형성된 제1 반도체층(20)은 공동들이 형성된 상태로 기판(10) 면 및 돌출 패턴(11)을 커버한다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)을 형성하기 전에 기판(10) 상에 버퍼층을 더 형성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(20)에 밴드 갭이 서로 다른 두 종의 층이 교대로 적층함으로써 초격자 구조를 형성할 수 있다. 제1 반도체층(20) 상에는 활성층(30)이 형성된다. 본 발명의 일 실시예에 있어서, 활성층(30)으로서 양자 우물층과 장벽층을 교대로 적층함으로써 양자 우물 구조를 형성할 수 있다. 활성층(30) 상에는 전자 차단층이 형성되고, 다음으로, 활성층(30) 상에 제2 반도체층(40)이 형성됨으로써, 발광 적층체가 제조될 수 있다.
이와 같이, 제1 층의 상면에 요철을 형성함으로써 하부 방향으로 진행하는 광량을 현저하게 증가시킬 수 있으며, 그 결과 광효율이 높은 발광 소자를 제조할 수 있게 된다.
상술한 구조의 발광 소자는 다양한 형태의 반도체 칩으로 구현될 수 있다.
도 30은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 래터럴 타입의 반도체 칩을 도시한 것이다.
도 30을 참조하면, 반도체 칩은 발광 소자, 상기 발광 소자에 연결된 제1 및 제2 전극(110, 120)을 포함한다. 발광 소자는 기판(10)과 기판(10) 상에 제공된 제1 반도체층(20), 활성층(30), 제2 반도체층(40)을 포함한다.
본 실시예에 있어서, 활성층(30) 및 제2 반도체층(40)이 제공되지 않은 제1 반도체층(20) 상에는 제1 전극(110)이 배치되고, 제2 반도체층(40) 상에는 제2 전극(120)이 배치된다.
제1 및/또는 제2 전극(110, 120)은 단일 층, 또는 다중 층 금속으로 이루어질 수 있다. 제1 및/또는 제2 전극(110, 120)의 재료로는 Al, Ti, Cr, Ni, Au, Ag, Cr, Cu, Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co 등의 다양한 금속 및 이들의 합금 등이 포함될 수 있다.
여기서, 기판(10)의 상면에는 광 출사 효율을 높이(HT)기 위한 다수 개의 돌출 패턴(11)과 공동들이 제공된다. 둘출 패턴은 기판(10)에는, 상술한 실시예에서 설명한 바와 같이, 제1 층(13) 및 제2 층(15)을 포함하는 원뿔 형상으로 제공될 수 있으며, 제1 층과 제2 층의 계면 근처에는 공동들이 제공된다.
제1 및 제2 전극(110, 120) 상에는 절연막(130)이 제공되며, 절연막(130) 상에는 제1 전극(110) 및 제2 전극(120)을 노출하는 컨택홀들이 제공된다. 절연막(130)은 제2 반도체층(40)의 상면 및 반도체층들의 측면에 배치될 수 있으며, 제1 및 제2 전극(110, 120)과 선택적으로 접촉될 수 있다. 절연막(130)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지 등을 포함할 수 있다. 절연막(130)은 예를 들어, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 절연막(130)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
본 발명의 일 실시예에 있어서, 제1 전극(110)과 제2 전극(120)을 노출하는 컨택홀들을 통해 다른 구성 요소에 연결될 수 있다. 예를 들어, 제1 및 제2 전극(110, 120)에는 컨택홀들을 통해 연결된 제1 및 제2 패드가 제공될 수 있다. 또한, 본 발명의 일 실시예에 있어서, 발광 소자가 간단히 도면과 함께 설명되었으나, 발광 소자는 상술한 층 이외에도 부가적인 기능을 갖는 구성 요소을 더 포함할 수 있다. 예를 들어, 광을 반사하는 반사층, 특정 구성 요소를 절연하기 위한 추가 절연층, 솔더의 확산을 방지하는 솔더 방지층, 등 다양한 층이 더 포함될 수 있다.
또한, 래터럴 타입의 발광 소자를 형성함에 있어, 다양한 형태로 메사를 형성할 수 있으며, 제1 및 제2 전극(110, 120)의 위치나 형상 또한 다양하게 변경될 수 있음은 물론이다.
본 발명의 일 실시예에 따른 발광 장치는 제1 전극(110)과 제2 전극(120)에 신호가 인가되어 턴온됨으로써 광을 출사한다. 출사된 광은 제1 반도체층(20) 및 기판(10)을 거쳐 하부 방향으로 진행할 수 있으며, 기판(10)에 제공된 돌출 패턴(11) 및 공동 들에 의해 하부 방향으로의 광 추출 효율이 높다.
상술한 본 발명의 일 실시예에 따른 발광 소자를 채용한 반도체 칩은 래터럴 타입인 것을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 실시예에 따른 발광 소자는 버티컬 타입이나 플립 칩 타입의 반도체 칩에도 적용될 수 있음은 물론이다.
도 31은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 플립칩 타입의 반도체 칩을 도시한 것이다. 플립칩 타입의 반도체는 기판 상에 형성한 후 반전하여 다른 구성요소에 실장될 수 있는 바, 도면에서는 반전된 형태로 도시되었다.
도 31을 참조하면, 발광 소자는 기판(10), 기판(10)의 상면(10R) 상에 제공된 발광 적층체, 및 발광 적층체에 연결된 제1 및 제2 전극(110, 120)을 포함한다.
본 발명의 일 실시예에 있어서, 기판(10)은 패터닝된 것으로서, 그 상면에 복수 개의 돌출 패턴과 공동들이 제공된다.
발광 적층체는 기판(10)의 상면(10R) 상에 순차적으로 적층된 제1 반도체층(20), 활성층(30) 및 제2 반도체층(40)을 포함한다. 본 실시예에 있어서, 발광 적층체는 활성층(30) 및 제2 반도체층(40)을 포함하는 적어도 하나의 메사 형태로 제공될 수도 있다. 발광 적층체가 메사 형태로 제공되는 경우, 발광 적층체는 복수개의 돌출 패턴을 포함할 수 있으며, 복수개의 돌출 패턴들 사이는 서로 이격될 수 있다.
상기 발광 적층체 상에는 절연막(130a)이 제공된다. 발광 적층체에는 활성층(30), 제2 반도체층(40), 및 절연막(130a)을 관통하며 제1 반도체층(20)의 일부를 노출하는 컨택홀(CH)이 적어도 한 개 제공된다. 제1 전극(110)은 컨택홀(CH)을 통해 노출된 제1 반도체층(20)에 연결된다. 제2 전극(120)은 절연막(130a) 에 형성된 개구를 통해 노출된 제2 반도체층(40)에 연결된다. 발광 적층체의 측부에는 추가 절연막(130b)이 더 제공될 수 있다. 추가 절연막(130b)은 활성층(30)으로부터 출사되는 광이 발광 적층체의 측부 방향으로 출사되지 않도록 다양한 형태의 미러(예를 들어, 금속 미러 또는 유전 미러)로 형성될 수 있다.
본 발명의 일 실시예에 따른 발광 소자는 동일측에 제1 및 제2 전극(110, 120)이 배치되고 그 크기가 작아 기판(10)의 배선상에 용이 실장이 가능하다.
본 발명의 일 실시예에 따른 발광 장치는 제1 전극(110)과 제2 전극(120)에 신호가 인가되어 턴온됨으로써 광을 출사한다. 출사된 광은 제1 반도체층(20) 및 기판(10)을 거쳐 하부 방향으로 진행할 수 있으며, 기판(10)에 제공된 돌출 패턴(11) 및 공동 들에 의해 하부 방향으로의 광 추출 효율이 높다.
상술한 구조를 갖는 발광 소자는 광 추출 효율이 높은 바, 이하에서는 기존 발명과 본 발명의 일 실시예에 따른 발광 소자의 발광 효율을 비교하는 실험을 수행하였다.
이하의 실험에서는, 먼저, 제1 층만으로 이루어진 돌출 패턴이 형성된 기판을 사용하되 총 높이가 각각 1.7μm 및 2.1μm 발광 소자를 제1 비교예와 제2 비교예로, 제1 층과 제2 층으로 이루어진 돌출 패턴이 형성된 기판을 사용한 발광 소자를 제3 비교예로 하여 광 추출 효율을 체크하였다. 본 실험에 있어서, 기판과 제1 층은 사파이어로 형성되었으며, 제2 층은 SiO2로 형성되었다. 돌출 패턴을 제외한 모든 구성은 비교예 1 내지 비교예 3 모두 동일하였다. 비교예 3에 있어서, 제1 층의 높이는 0.4 μm, 제2 층의 높이는 1.7 μm로 제조되었다.
표 12은 제1 비교예 내지 제3 비교예의 발광 효율을 나타낸 것이다.
기판 광의 세기(임의 단위) 발광 효율 향상도(%)
하부 방향 측부 방향 합계
비교예 1(HT: 1.7μm) 7.73x10-09 3.41 x10-09 1.1135 x10-08 0.0
비교예 2(HT: 2.1 μm) 7.91x10-09 3.47 x10-09 1.14 x10-08 2.2
비교예 3(HT: 2.1 μm) 8.36 x10-09 3.41 x10-09 1.1765 x10-08 5.7
표 12을 참조하면, 제1 층으로만 돌출 패턴을 형성한 비교예 1 및 비교예 2를 살펴보면, 돌출 패턴의 높이가 높은 비교예 2에서 비교예 1 대비 2.2%의 발광 효율이 향상되었다. 돌출 패턴의 높이를 2.1μm로 고정하였을 때는, 제1 층으로만 형성된 비교예 2보다, 제1 층과 제2 층으로 형성된 비교예 3의 발광 효율이 현저히 더 높게 나타난 바, 비교예 1 대비 비교예 2는 2.2%, 비교예 3은 무려 5.7% 발광 효율이 향상되었다.이로서, 돌출 패턴을 제1 층과 제2 층으로 형성하는 경우, 그렇지 않은 경우보다 현저히 발광 효율이 높아진다는 것을 확인할 수 있었다.
다음으로, 제1 층과 제2 층의 계면에 거칠기가 형성된 돌출 패턴이 형성된 발광 소자를 실시예로 하여, 비교예 1 및 비교예 3과 함께 발광 효율을 측정하였다. 도 32는 비교예 1, 비교예 3, 및 실시예에 따른 발광 소자의 파장에 따른 출사 광의 세기를 도시한 그래프이다. 도 32에 있어서, 실시예의 발광 소자는 비교예 3과 돌출 패턴을 제외하고 동일한 조건으로 제조되었다. 실시예의 돌출 패턴의 경우, 비교예와 달리 제1 층과 제2 층의 계면에 요철이 형성되었다.
도 32를 참조하면, 비교예 1 대비 비교예 3의 발광 효율이 높은 것을 확인할 수 있으며, 이는 상술한 표 1에서의 결과와 실질적으로 동일하다. 이에 더해, 도 30를 참조하면 비교예 3 대비, 대부분의 파장 대역에서, 특히, 약 450nm 내지 약 460nm 범위에서, 실시예의 발광 효율이 현저하게 높게 나타났다. 비교예 3과 실시예는 제1 층의 상면의 요철 여부 이외에 다른 부분이 모두 동일하게 형성된 바, 발광 효율의 차이는 제1 층 상면의 요철에 따른 것으로 해석된다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (30)

  1. 기판;
    상기 기판으로부터 돌출된 복수 개의 돌출 패턴;
    상기 기판 상에 제공된 제1 반도체층;
    상기 제1 반도체층 상에 제공된 활성층; 및
    상기 활성층 상에 제공된 제2 반도체층을 포함하며,
    각 돌출 패턴은
    상기 기판과 분리되지 않는 일체로 형성되며 상기 기판의 상면으로부터 돌출된 제1 층; 및
    상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하며,
    서로 인접한 두 돌출 패턴의 중심 사이의 간격을 피치라고 하면, 상기 돌출 패턴의 직경과 상기 피치의 비는 0.8 내지 1.0인 발광 소자.
  2. 제1 항에 있어서,
    상기 각 돌출 패턴의 직경은 2.5 마이크로미터 내지 3.5 마이크로미터이며, 상기 피치는 2.5 마이크로미터 이상 3.5 마이크로미터 미만인 발광 소자.
  3. 제2 항에 있어서,
    상기 각 돌출 패턴의 직경은 2.6 마이크로미터 내지 2.8 마이크로미터이며, 상기 피치는 2.9 마이크로미터 내지 3.1 마이크로미터인 발광 소자.
  4. 제3 항에 있어서,
    상기 각 돌출 패턴의 직경은 2.8마이크로미터인 발광 소자.
  5. 제1 항에 있어서,
    상기 제1 층과 상기 제2 층의 높이 비는 0.2 내지 1.5인 발광 소자.
  6. 제5 항에 있어서,
    상기 제1 층과 상기 제2 층의 높이 비는 0.75 내지 1.5인 발광 소자.
  7. 제6 항에 있어서,
    상기 제2 층의 높이는 제1 층의 높이보다 큰 발광 소자.
  8. 제1 항에 있어서,
    상기 돌출 패턴의 직경은 상기 피치와 같거나 작은 발광 소자.
  9. 제1 항에 있어서,
    상기 제1 층의 측면 경사도와 제2 층의 측면 경사도는 서로 다른 발광 소자.
  10. 제1 항에 있어서,
    상기 제1 반도체층에는 상기 돌출 패턴의 측부에 대응하는 영역 일부에 공동이 제공되는 발광 소자.
  11. 기판;
    상기 기판과 분리되지 않는 일체로 형성되며 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴; 및
    상기 기판 상에 제공되며 광을 출사하는 발광 적층체를 포함하고,
    상기 발광 적층체는 상기 돌출 패턴의 상기 제1 층의 적어도 일측에 제공된 공동들을 가지며, 상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만인 발광 소자.
  12. 제11 항에 있어서,
    상기 발광 적층체는
    상기 기판 상에 제공된 제1 반도체층;
    상기 제1 반도체층 상에 제공된 활성층; 및
    상기 활성층 상에 제공된 제2 반도체층을 포함하며,
    상기 공동들은 상기 제1 반도체층에 제공되는 발광 소자.
  13. 제12 항에 있어서,
    상기 공동의 최상부와 상기 제1 층의 최상부의 상기 기판 면으로부터의 높이는 동일한 발광 소자.
  14. 제13 항에 있어서,
    상기 공동들은, 평면 상에서 볼 때 상기 제1 층의 상면이 원 형상을 가질 때 상기 원에 내접하는 정육각형의 꼭지점에 대응하여 제공되는 발광 소자.
  15. 제14 항에 있어서,
    상기 기판의 상면에 수직하고 상기 원의 중심을 지나는 면을 따라 절단하였을 때, 상기 공동들의 형상은 직각 삼각형 형상을 가지며, 상기 직각 삼각형의 빗변은 상기 제1 층의 측면인 발광 소자.
  16. 제11 항에 있어서,
    상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만 인 발광 소자.
  17. 제16 항에 있어서,
    상기 제1 층의 높이는 0.25 이상 0.55 이하이며, 상기 제1 층과 제2 층의 높이의 합은 2.1 마이크로미터인 발광 소자.
  18. 제11 항 내지 제17 항 중 어느 한 항의 발광 소자를 제조 하는 방법에 있어서,
    기판 상에, 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴을 형성하는 단계; 및
    상기 기판 상에 제1 반도체층, 활성층, 및 제2 반도체층을 순차적으로 형성하는 단계를 포함하고,
    상기 제1 반도체층을 형성하는 단계는,
    상기 기판 상에 제1 반도체층 재료를 3D 성장시키는 단계; 및
    상기 기판 상에 제1 반도체층 재료를 2D 성장시키는 단계를 포함하는 발광 소자 제조 방법.
  19. 기판;
    상기 기판과 분리되지 않는 일체로 형성되며 상기 기판 표면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴; 및
    상기 기판 상에 제공되며 광을 출사하는 발광 적층체를 포함하고,
    상기 제1 층은 상면과, 상기 기판면과 상기 상면을 잇는 측면을 포함하고, 상기 제1 층의 상면은 거칠기를 갖는 발광 소자.
  20. 제19 항에 있어서,
    상기 제1 층 상면의 거칠기에 있어서, 거칠기 표준 편차 Rq는 0.300 내지 0.550nm 이며, 거칠기 산술 평균 Ra는 0.250 내지 0.400nm인 발광 소자.
  21. 제19 항에 있어서,
    상기 발광 적층체는
    상기 기판 상에 제공되며 상기 돌출 패턴을 커버하는 제1 반도체층;
    상기 반도체층 상에 제공된 활성층; 및
    상기 활성층 상에 제공된 제2 반도체층을 포함하며,
    상기 활성층에서 출사된 광은 상기 제1 반도체층을 거쳐 상기 기판 방향으로 진행하는 발광 소자.
  22. 제21 항에 있어서,
    상기 제1 층의 굴절율은 상기 제2 층의 굴절률 보다 큰 발광 소자.
  23. 제22 항에 있어서,
    상기 제1 층의 굴절률은 1.6 내지 2.45이고, 상기 제2 층의 굴절률은 1.3 내지 2.0인 발광 소자.
  24. 제22 항에 있어서,
    상기 제1 층 및 상기 제2 층의 굴절률은 상기 제1 반도체층의 굴절률보다 작은 발광 소자.
  25. 제24 항에 있어서,
    상기 제1 반도체층의 굴절률은 2.0 내지 2. 5인 발광 소자.
  26. 제19 항에 있어서,
    상기 기판은 상기 돌출 패턴이 제공되지 않은 영역에서 거칠기를 갖는 발광 소자.
  27. 제19 항에 있어서,
    상기 측면은 상기 제1 반도체층으로부터 상기 측면 방향으로 진행하는 광의 90% 이상이 반사되는 반사면인 발광 소자.
  28. 제19 항 내지 제27 항 중 어느 한 항의 발광 소자를 제조 하는 방법에 있어서,
    기판을 준비하는 단계;
    상기 기판의 상면에 거칠기를 형성하는 단계;
    상기 기판 상에 상기 기판과 다른 굴절률을 갖는 재료로 절연층을 형성하는 단계;
    상기 절연층 상에 포토레지스트를 형성하고, 포토리소그래피로 포토레지스트를 패터닝 하는 단계;
    상기 포토레지스트를 리플로우하는 단계;
    상기 포토레지스트를 마스크로 하여 상기 절연층과 상기 기판이 식각되는 단계; 및
    상기 기판 상에 발광 적층체를 형성하는 단계를 포함하는 발광 소자 제조 방법.
  29. 제28 항에 있어서,
    상기 거칠기는 습식 식각, 건식 식각, 및 그라인딩 중 적어도 어느 하나에 의해 형성되는 발광 소자 제조 방법.
  30. 제28 항에 있어서,
    상기 절연층과 상기 기판이 식각되는 단계는 이방성으로 수행되는 발광 소자 제조 방법.
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