WO2020159068A1 - 발광 다이오드 - Google Patents

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WO2020159068A1
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light emitting
semiconductor layer
type semiconductor
disposed
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김재권
허민찬
김경완
김종규
김현아
이준섭
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서울바이오시스주식회사
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    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials

Definitions

  • the present invention relates to a light emitting diode.
  • nitrides of group III elements such as gallium nitride (GaN) and aluminum nitride (AlN) have excellent thermal stability and have a direct transition energy band structure, so they are materials for light sources in recent visible and ultraviolet regions. As it has been in the limelight.
  • GaN gallium nitride
  • AlN aluminum nitride
  • blue and green light emitting diodes using indium gallium nitride (InGaN) are used in various applications such as large-scale natural color flat panel display devices, traffic lights, indoor lighting, high-density light sources, high-resolution output systems, and optical communications.
  • the distributed Bragg reflector is a reflector having a high reflectance in a specific wavelength band by stacking insulating layers having different refractive indices.
  • the distributed Bragg reflector reflects light from the light emitting diode to reduce light loss, thereby improving the light efficiency of the light emitting diode.
  • the distributed Bragg reflector formed on a flat surface such as a substrate can form a uniform layer, and thus the reliability of the reflector is high.
  • a distributed Bragg reflector is formed on a structure having a side surface such as a mesa, many fine cracks or pinholes may be formed in the distributed Bragg reflector, and accordingly, reliability may deteriorate due to moisture penetration.
  • the distributed Bragg reflector requires a large number of stacks because the reflectance increases as the number of stacked layers increases.
  • the thickness of the distributed Bragg reflector is further increased in order to have a high reflectance in a wide wavelength band of the visible region. Increasing the thickness of the distributed Bragg reflector further decreases the reliability of the light emitting diode, making the light emitting diode manufacturing process difficult.
  • the light emitting diode is provided in various chip forms, and the light emitting diode chip is mounted on a mounting surface such as a package, a sub mount, or a printed circuit board.
  • the flip-chip type light emitting diode includes bump pads, and the bump pads are mounted on connection pads such as a printed circuit board through solder paste.
  • the mounting process according to the prior art is generally performed by applying a solder paste on the connection pads, placing the bump pads of the light emitting diode chip up on the solder paste, and then performing a reflow process, thereby bumping the solder.
  • the pads are bonded to the connection pads.
  • connection pads In order to bond the light emitting diode chip, it is necessary to apply a considerable amount of solder paste on the connection pads. To this end, it may be required to apply solder paste multiple times on one connection pad. Therefore, as the amount of solder paste applied on the connection pads increases, the mounting process of the light emitting diode chip becomes complicated, and the possibility of process defects increases.
  • the bump pads formed on the light emitting diode chip generally have a relatively thin thickness, and thus do not help in handling the light emitting diode chip. Accordingly, it is difficult to form a white wall for improving the light intensity of the light emitting diode chip. In addition, it is difficult to handle the relatively small size of the light emitting diode chip, which makes the mounting process using a solder paste difficult.
  • the problem to be solved by the present invention is to provide a light emitting diode employing a distributed Bragg reflector capable of reducing thickness while maintaining a relatively high reflectance.
  • Another problem to be solved by the present invention is to provide a light emitting diode having high reliability under a high humidity environment.
  • Another problem to be solved by the present invention is to provide a light emitting diode chip capable of easily performing a bonding process using solder.
  • Another problem to be solved by the present invention is to provide a light emitting diode chip that is easy to handle.
  • a light emitting diode the first conductive type semiconductor layer; A mesa positioned on the first conductivity type semiconductor layer and including an active layer and a second conductivity type semiconductor layer; And a first opening for covering the mesa and at least a portion of the first conductivity type semiconductor layer exposed around the mesa, and allowing electrical connection to the first conductivity type semiconductor layer and the second conductivity type semiconductor layer.
  • a lower insulating layer having a second opening to allow access the active layer generates light having a peak wavelength of 500 nm or less
  • the lower insulating layer includes a distributed Bragg reflector
  • the lower insulating layer is visible
  • the reflectances in the first wavelength region having a high-reflection wavelength band continuously showing a reflectance of 90% or more, and including the peak wavelength of light generated in the active layer within the high-reflection wavelength band range from 554 nm to 700 nm It is higher than the reflectances in the second wavelength region within, and the first wavelength region is located in a shorter wavelength region than 554 nm.
  • a light emitting diode the first conductive semiconductor layer; A mesa positioned on the first conductivity type semiconductor layer and including an active layer and a second conductivity type semiconductor layer; And a first opening for covering the mesa and at least a portion of the first conductivity type semiconductor layer exposed around the mesa, and allowing electrical connection to the first conductivity type semiconductor layer and the second conductivity type semiconductor layer.
  • a lower insulating layer having a second opening for allowing a connection, the lower insulating layer comprising a distributed Bragg reflector and a capping layer disposed on the distributed Bragg reflector, the capping layer comprising at least 2 SiO2 And a mixed layer of species oxide.
  • a light emitting diode the first conductive semiconductor layer; A mesa positioned on the first conductivity type semiconductor layer and including an active layer and a second conductivity type semiconductor layer; A distribution Bragg reflector covering at least a portion of the side surface of the mesa and the first conductive semiconductor layer exposed around the mesa; And a protective layer covering the distribution Bragg reflector on the first conductivity type semiconductor layer, wherein the protective layer includes a mixed layer of at least two oxides including SiO2.
  • a light emitting diode the first conductive semiconductor layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A first bump pad electrically connected to the first conductivity type semiconductor layer; A second bump pad electrically connected to the second conductivity type semiconductor layer; A first solder bump disposed on the first bump pad; And a second solder bump disposed on the second bump pad, wherein the first and second solder bumps have a thickness within a range of 10 to 80 times the thickness of the first and second bump pads, respectively.
  • a light emitting diode the substrate; A first conductivity type semiconductor layer disposed on the substrate; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; An upper insulating layer disposed on the second conductive type semiconductor layer and having openings to allow electrical connection; And a first solder bump and a second solder bump disposed on the upper insulating layer and electrically connected to the first and second conductive semiconductor layers through openings of the upper insulating layer, respectively.
  • the first and second solder bumps each have a thickness in the range of 10um to 100um.
  • a light emitting device includes a mounting surface having connection pads; And a light emitting diode mounted on the mounting surface through solders, wherein the light emitting diode comprises a first conductive semiconductor layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A first bump pad electrically connected to the first conductivity type semiconductor layer; And a second bump pad electrically connected to the second conductivity type semiconductor layer, the solders bonding the connection pads and the first and second bump pads, and the solder is the first bump pad and It has a thickness in the range of 10 to 80 times the thickness of the second bump pad.
  • a light emitting diode the substrate; At least four light emitting cells disposed on the substrate, each including a first conductivity type semiconductor layer, an active layer and a second conductivity type semiconductor layer; And at least two solder bumps disposed on the light emitting cells, wherein the at least four light emitting cells are arranged close to one edge of the substrate and close to the other edge of the substrate.
  • Solder bump(s) is provided on at least two light emitting cells of at least two light emitting cells including at least two light emitting cells and disposed close to one edge of the substrate, and disposed close to the other edge of the substrate Solder bump(s) are provided on at least two of the at least two light emitting cells.
  • the thickness of the distributed Bragg reflector by having a high reflectance for light generated in the active layer and a relatively low reflectance for visible light in a relatively long wavelength region. It is possible to provide a highly reliable light emitting diode.
  • a light-emitting diode having high reliability under a high temperature and high humidity environment can be provided by protecting a distribution Bragg reflector using a waterproof capping layer capable of preventing moisture penetration.
  • the bonding process can be easily performed by providing a relatively thick solder bump on the light emitting diode, and handling of the light emitting diode chip can be facilitated.
  • FIG. 1 is a schematic plan view of a light emitting diode according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A-A of FIG. 1.
  • FIG 3 is a schematic cross-sectional view for explaining an example of the lower insulating layer.
  • FIG. 4 is a schematic graph for explaining an example of the distribution Bragg reflector in the lower insulating layer of FIG. 3.
  • FIG. 5 is a simulation graph for explaining the reflectance of the lower insulating layer adopting the distribution Bragg reflector of FIG. 4.
  • FIG. 6 is a schematic cross-sectional view for explaining another example of the lower insulating layer.
  • FIG. 7 is a schematic graph for explaining an example of the distribution Bragg reflector in the lower insulating layer of FIG. 6.
  • FIG. 8 is a simulation and actual measurement graph for explaining the reflectance of the lower insulating layer adopting the distribution Bragg reflector of FIG. 6.
  • 9A and 9B are schematic cross-sectional views for explaining a distributed Bragg reflector and a capping layer.
  • FIG. 10 is a schematic cross-sectional view for describing a light emitting diode according to another embodiment of the present invention.
  • FIG. 11 is a schematic plan view of a light emitting diode according to another embodiment of the present invention.
  • FIG. 12 is a schematic circuit diagram illustrating the light emitting diode of FIG. 11.
  • FIG. 13 is a schematic cross-sectional view taken along the cutting line B-B of FIG. 11.
  • 15 is a schematic plan view of a light emitting diode according to an embodiment of the present invention.
  • 16 is a cross-sectional view taken along line A-A of FIG. 15.
  • 17 is a schematic cross-sectional view for describing a solder bump of a light emitting diode according to an embodiment of the present invention.
  • FIG. 18 is a schematic plan view of a light emitting diode according to an embodiment of the present invention.
  • 19A to 19F are schematic cross-sectional views for describing a light emitting device manufacturing process according to an embodiment of the present invention.
  • 20 is a schematic plan view of a light emitting diode according to another embodiment of the present invention.
  • 21 is a schematic circuit diagram illustrating the light emitting diode of FIG. 20.
  • FIG. 22 is a schematic cross-sectional view taken along line B-B of FIG. 20.
  • FIG. 23 is a schematic cross-sectional view taken along line C-C of FIG. 20;
  • 24 is a schematic cross-sectional view for describing a light emitting diode according to another embodiment of the present invention.
  • 25 is a schematic plan view of a light emitting diode according to another embodiment of the present invention.
  • 26 is an exploded perspective view illustrating a lighting device to which a light emitting diode is applied according to an embodiment of the present invention.
  • FIG. 27 is a cross-sectional view illustrating a display device to which a light emitting diode according to another embodiment of the present invention is applied.
  • FIG. 28 is a cross-sectional view for describing a display device to which a light emitting diode according to another embodiment of the present invention is applied.
  • 29 is a cross-sectional view illustrating an example in which a light emitting diode according to another embodiment of the present invention is applied to a head lamp.
  • a light emitting diode the first conductive type semiconductor layer; A mesa positioned on the first conductivity type semiconductor layer and including an active layer and a second conductivity type semiconductor layer; And a first opening for covering the mesa and at least a portion of the first conductivity type semiconductor layer exposed around the mesa, and allowing electrical connection to the first conductivity type semiconductor layer and the second conductivity type semiconductor layer.
  • a lower insulating layer having a second opening to allow access the active layer generates light having a peak wavelength of 500 nm or less
  • the lower insulating layer includes a distributed Bragg reflector
  • the lower insulating layer is visible
  • the reflectances in the first wavelength region having a high-reflection wavelength band continuously showing a reflectance of 90% or more, and including the peak wavelength of light generated in the active layer within the high-reflection wavelength band range from 554 nm to 700 nm It is higher than the reflectivity in the second wavelength region within, and the first wavelength region is located in a shorter wavelength region than 554 nm.
  • the lower insulating layer may further include a capping layer disposed on the distribution Bragg reflector.
  • the capping layer may include a mixed layer of at least two kinds of oxides of oxide including SiO2.
  • the term “mixed layer” refers to a layer in which two or more kinds of oxides are mixed with each other.
  • oxides such as TiO2, SnO2, MgO, or ZnO may be mixed in the SiO2 layer.
  • the capping layer may include a SiO2-TiO2 mixed layer.
  • the SiO2-TiO2 mixed layer means a layer in which SiO2 and TiO2 are mixed with each other, and considering the DBR design, TiO2 may be mixed in an order of about 1 to 5 mol% in the SiO2-TiO2 mixed layer.
  • the SiO2-TiO2 capping layer has a waterproof property, and therefore, it is possible to improve the reliability of the light emitting diode under a high temperature and high humidity environment.
  • the capping layer may cover the top surface of the distribution Bragg reflector and expose the side surface. In another embodiment, the capping layer may cover the top and side surfaces of the distributed Bragg reflector.
  • the lower insulating layer may have a reflectivity of 98% or more in a wavelength range of 420 to 480nm, and a reflectance of 90% or more in a wavelength range of 554 to 700nm.
  • the first wavelength region may be within a range of 420 to 480 nm, and reflectances in the first wavelength region may be higher than reflectances at wavelengths within a range of 500 to 700 nm.
  • the light emitting diode may include a transparent conductive oxide layer disposed on the mesa and electrically connected to the second conductivity type semiconductor layer; A dielectric layer covering the conductive oxide layer and having a plurality of openings exposing the conductive oxide layer; And a metal reflective layer disposed on the dielectric layer and connected to the conductive oxide layer through openings in the dielectric layer, wherein the lower insulating layer is disposed on the metal reflective layer, and the first opening comprises the first One conductive type semiconductor layer may be exposed, and the second opening may expose the metal reflective layer.
  • the light emitting diode may include a first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive type semiconductor layer through a first opening of the lower insulating layer; And a second pad metal layer disposed on the lower insulating layer and electrically connected to the second conductive semiconductor layer through the second opening of the lower insulating layer.
  • the light emitting diode, the upper insulating layer including a first opening exposing the first pad metal layer and the second pad metal layer covering the first pad metal layer and the second pad metal layer and exposing the second pad metal layer It may further include.
  • the upper insulating layer may include a SiO2-TiO2 mixed layer.
  • the upper insulating layer may cover the side surface of the lower insulating layer.
  • the light emitting diode may include a first bump pad; And a second bump pad, wherein the first bump pad and the second bump pad are respectively connected to the first pad metal layer and the second pad metal layer through the first opening and the second opening of the upper insulating layer. It can be connected electrically.
  • the light emitting diode comprises: a substrate; And a plurality of light emitting cells disposed on the substrate, wherein the light emitting cells each include the first conductivity type semiconductor layer and mesa, and the lower insulating layer covers the plurality of light emitting cells, respectively. It may have first openings and second openings to allow electrical connection to the first conductivity type semiconductor layer and the second conductivity type semiconductor layer of the light emitting cell.
  • the lower insulating layer may cover the substrate exposed between the light emitting cells.
  • the light emitting diode may also include a transparent conductive oxide layer disposed on the mesa of each light emitting cell and electrically connected to the second conductivity type semiconductor layer; A dielectric layer covering the conductive oxide layer on each light emitting cell and having a plurality of openings exposing the conductive oxide layer; And a metal reflective layer disposed on the dielectric layer on each light emitting cell and connected to the conductive oxide layer through openings in the dielectric layer, wherein the lower insulating layer is disposed on the metal reflective layers, and One opening may expose the first conductive semiconductor layers, and the second opening may expose the metal reflective layers.
  • the dielectric layers may be spaced apart from each other, and each dielectric layer may be located in an upper region of the first conductive semiconductor layer of each light emitting cell.
  • the light emitting diode may include: a first pad metal layer disposed on any one of the light emitting cells and connected to a first conductive type semiconductor layer through the first opening; A second pad metal layer disposed on another one of the light emitting cells and electrically connected to a second conductivity type semiconductor layer through the second opening; And a connecting metal layer electrically connecting neighboring light emitting cells.
  • a light emitting diode the first conductive semiconductor layer; A mesa positioned on the first conductivity type semiconductor layer and including an active layer and a second conductivity type semiconductor layer; And a first opening for covering the mesa and at least a portion of the first conductivity type semiconductor layer exposed around the mesa, and allowing electrical connection to the first conductivity type semiconductor layer and the second conductivity type semiconductor layer.
  • the mixed layer may be a SiO2-TiO2 mixed layer.
  • a light emitting diode the first conductive semiconductor layer; A mesa positioned on the first conductivity type semiconductor layer and including an active layer and a second conductivity type semiconductor layer; A distribution Bragg reflector covering at least a portion of the side surface of the mesa and the first conductive semiconductor layer exposed around the mesa; And a protective layer covering the distribution Bragg reflector on the first conductivity type semiconductor layer, wherein the protective layer includes a mixed layer of at least two oxides.
  • the mixed layer may be a SiO2-TiO2 mixed layer.
  • the protective layer may cover the entire upper surface of the distributed Bragg reflector.
  • the protective layer may be a capping layer.
  • the protective layer may cover a portion of the top surface and a side surface of the distribution Bragg reflector.
  • the protective layer may be an upper insulating layer.
  • a light emitting diode the first conductive semiconductor layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A first bump pad electrically connected to the first conductivity type semiconductor layer; A second bump pad electrically connected to the second conductivity type semiconductor layer; A first solder bump disposed on the first bump pad; And a second solder bump disposed on the second bump pad, wherein the first and second solder bumps have a thickness within a range of 10 to 80 times the thickness of the first and second bump pads, respectively.
  • first solder bump and the second solder bump have an inclined side surface, but the inclination angle of the inclined side surface may be within a range of 65 degrees to 75 degrees with respect to the bottom surface.
  • an interval between the first solder bump and the second solder bump may be 2 times or more and 10 times or less than the thickness of the first solder bump or the second solder bump.
  • the light emitting diode may further include a substrate disposed under the first conductivity type semiconductor layer, and the shortest horizontal distance between the first solder bump or the second solder bump and the substrate is the first solder bump. And the thickness of the second solder bump may be greater than or equal to the thickness.
  • the light emitting diode may further include an upper insulating layer disposed on the second conductive type semiconductor layer, and the upper insulating layer has openings to allow electrical connection, and the first and second bump pads are It is disposed on the upper insulating layer, and may be electrically connected to the first and second conductivity type semiconductor layers through the openings.
  • the first and second solder bumps may cover the entire upper surface of the first and second bump pads, respectively.
  • the distance between the first bump pad and the second bump pad may be 2 times or more and 10 times or less than the thickness of the first solder bump or the second solder bump.
  • the light emitting diode may further include a substrate disposed under the first conductivity type semiconductor layer, and the shortest horizontal distance between the first bump pad or the second bump pad and the edge of the substrate is the first solder. It may be equal to or greater than the thickness of the bump and the second solder bump.
  • the light emitting diode may include a transparent conductive oxide layer electrically connected to the second conductivity type semiconductor layer; A dielectric layer covering the conductive oxide layer and having a plurality of openings exposing the conductive oxide layer; A metal reflective layer disposed on the dielectric layer and connected to the conductive oxide layer through openings in the dielectric layer; A lower insulating layer disposed on the metal reflective layer and including a first opening exposing the first conductive semiconductor layer and a second opening exposing the metal reflective layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive type semiconductor layer through a first opening of the lower insulating layer; And a second pad metal layer disposed on the lower insulating layer and electrically connected to the second conductive semiconductor layer through the second opening of the lower insulating layer, wherein the openings of the upper insulating layer are The first pad metal layer and the second pad metal layer may be exposed.
  • the light emitting diode comprises: a substrate; And a plurality of light emitting cells disposed on the substrate, each of the light emitting cells including the first conductive type semiconductor layer, the active layer and the second conductive type semiconductor layer, and the first bump pad
  • the first conductive type semiconductor layer of one of the plurality of light emitting cells is electrically connected
  • the second bump pad is connected to the second conductive type semiconductor layer of the other of the plurality of light emitting cells. Can be electrically connected.
  • the light emitting diode may further include a dummy bump pad disposed on another light emitting cell among the plurality of light emitting cells, and the dummy bump pad may be electrically separated from the light emitting cells. have.
  • first bump pad and the second bump pad may be disposed over at least two light emitting cells, respectively.
  • first and second bump pads may include a narrow region in the region between the light emitting cells.
  • a light emitting diode the substrate; A first conductivity type semiconductor layer disposed on the substrate; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; An upper insulating layer disposed on the second conductive type semiconductor layer and having openings to allow electrical connection; And a first solder bump and a second solder bump disposed on the upper insulating layer and electrically connected to the first and second conductive semiconductor layers through openings of the upper insulating layer, respectively.
  • the first and second solder bumps may each have a thickness in the range of 10um to 100um.
  • first solder bump and the second solder bump have an inclined side surface, and the inclination angle of the inclined side surface may be within a range of 65 degrees to 75 degrees with respect to the bottom surface.
  • the distance between the first solder bump and the second solder bump may be 2 times or more and 10 times or less the thickness of the first solder bump or the second solder bump.
  • the shortest horizontal distance between the first solder bump or the second solder bump and the substrate may be 1/2 or more of an interval between the first solder bump and the second solder bump.
  • a light emitting device includes a mounting surface having connection pads; And a light emitting diode mounted on the mounting surface through solders, wherein the light emitting diode comprises: a first conductivity type semiconductor layer; An active layer disposed on the first conductivity type semiconductor layer; A second conductivity type semiconductor layer disposed on the active layer; A first bump pad electrically connected to the first conductivity type semiconductor layer; And a second bump pad electrically connected to the second conductivity type semiconductor layer, the solders bonding the connection pads and the first and second bump pads, and the solder is the first bump pad and It has a thickness in the range of 10 to 80 times the thickness of the second bump pad.
  • the light emitting diode may further include an upper insulating layer positioned between the second conductive semiconductor layer and the first and second bump pads and having openings to allow electrical connection.
  • the light emitting diode may include a transparent conductive oxide layer electrically connected to the second conductivity type semiconductor layer; A dielectric layer covering the conductive oxide layer and having a plurality of openings exposing the conductive oxide layer; A metal reflective layer disposed on the dielectric layer and connected to the conductive oxide layer through openings in the dielectric layer; A lower insulating layer disposed on the metal reflective layer and including a first opening exposing the first conductive semiconductor layer and a second opening exposing the metal reflective layer; And a first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer through a first opening of the lower insulating layer.
  • a second pad metal layer disposed on the lower insulating layer and electrically connected to the second conductive semiconductor layer through the second opening of the lower insulating layer, wherein the openings of the upper insulating layer are the first insulating layer.
  • the first pad metal layer and the second pad metal layer may be exposed.
  • a light emitting diode the substrate; At least four light emitting cells disposed on the substrate, each including a first conductivity type semiconductor layer, an active layer and a second conductivity type semiconductor layer; And at least two solder bumps disposed on the light emitting cells, wherein the at least four light emitting cells are arranged close to one edge of the substrate and close to the other edge of the substrate.
  • Solder bump(s) is provided on at least two light emitting cells of at least two light emitting cells including at least two light emitting cells and disposed close to one edge of the substrate, and disposed close to the other edge of the substrate Solder bump(s) are provided on at least two of the at least two light emitting cells.
  • the solder bumps may be arranged in a symmetrical structure to stably mount the light emitting diode.
  • the at least two solder bumps include: a first solder bump electrically connected to one light emitting cell; And a second solder bump electrically connected to the other light emitting cell.
  • the light emitting diode may include a first bump pad positioned between the first solder bump and the light emitting cell; And a second bump pad positioned between the second solder bump and the light emitting cell, wherein the first and second solder bumps are 10 times to the thickness of the first bump pad and the second bump pad, respectively. It may have a thickness in the range of 80 times.
  • FIG. 1 is a schematic plan view for explaining a light emitting diode according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line A-A of FIG. 1.
  • the light emitting diode includes a substrate 21, a first conductivity type semiconductor layer 23, an active layer 25, a second conductivity type semiconductor layer 27, a conductive oxide layer 28, It includes a dielectric layer 29, a metal reflective layer 31, a lower insulating layer 33, a first pad metal layer 35a, a second pad metal layer 35b) and an upper insulating layer 37. Furthermore, the light emitting diode may further include a first bump pad 39a and a second bump pad 39b.
  • the substrate 21 is not particularly limited as long as it is a substrate capable of growing a gallium nitride-based semiconductor layer.
  • Examples of the substrate 21 may be various, such as a sapphire substrate, a gallium nitride substrate, a SiC substrate, and may be a patterned sapphire substrate.
  • the substrate 21 may have a rectangular or square shape as shown in the plan view (a), but is not limited thereto.
  • the size of the substrate 21 is not particularly limited and may be variously selected.
  • the first conductivity type semiconductor layer 23 is disposed on the substrate 21.
  • the first conductivity type semiconductor layer 23 is a layer grown on the substrate 21 and may be a gallium nitride-based semiconductor layer.
  • the first conductivity-type semiconductor layer 23 may be a gallium nitride-based semiconductor layer doped with impurities, such as Si.
  • the edge of the first conductivity type semiconductor layer 23 is parallel to the edge of the substrate 21.
  • the present invention is not limited to this, and the first conductive semiconductor layer 23 may be located inside the region surrounded by the edge of the substrate 21. In this case, some regions of the upper surface of the substrate 21 may be exposed along the circumference of the first conductivity type semiconductor layer 23.
  • the mesa M is disposed on the first conductive semiconductor layer 23.
  • the mesa M may be located inside the region surrounded by the first conductivity-type semiconductor layer 23, and thus, regions near the edge of the first conductivity-type semiconductor layer 23 are not covered by the mesa M. Without being exposed to the outside.
  • the mesa M includes a second conductivity type semiconductor layer 27 and an active layer 25.
  • the active layer 25 is interposed between the first conductivity type semiconductor layer 23 and the second conductivity type semiconductor layer 27.
  • the active layer 25 may have a single quantum well structure or multiple quantum well structures.
  • the composition and thickness of the well layer in the active layer 25 determines the wavelength of the generated light. In particular, by controlling the composition of the well layer, it is possible to provide an active layer that generates ultraviolet light, blue light, or green light. In the present embodiment, the active layer 25 may particularly generate ultraviolet or blue light of 500 nm or less, and further may generate visible light within a range of 400 to 470 nm.
  • the second conductivity-type semiconductor layer 27 may be a p-type impurity, for example, a gallium nitride-based semiconductor layer doped with Mg.
  • the concentration of the p-type impurity of the second conductivity type semiconductor layer 27 may have, for example, a range of 8x10 18 to 4x10 21 /cm 3 .
  • the p-type impurity concentration in the second conductivity-type semiconductor layer 27 may have a concentration profile that varies along the thickness within the above range.
  • first conductivity type semiconductor layer 23 and the second conductivity type semiconductor layer 27 may be single layers, but are not limited thereto, and may be multiple layers or may include a superlattice layer.
  • the first conductivity type semiconductor layer 23, the active layer 25, and the second conductivity type semiconductor layer 27 are chambers using known methods such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE). It can be formed by growing on the substrate 21 within.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • an indentation portion 30 penetrating therein may be formed, and the indentation portion 30 may be used to form an upper surface of the first conductive semiconductor layer 23. This can be exposed.
  • the indentation 30 may be formed to be elongated into the mesa M from one edge of the mesa M toward the other edge facing it.
  • the length of the indentation 30 is not particularly limited, and may be 1/2 or longer than the length of the mesa (M).
  • the number of indentations 30 may be one or three or more. As the number of indentations 30 increases, the number of internal contact portions 35a2 of the first pad metal layer 35a, which will be described later, increases, thereby improving current dispersion performance.
  • the indentation portion 30 has a round shape with a wider width at the end.
  • the lower insulating layer 33 can be patterned into a similar shape.
  • the lower insulating layer 33 includes a distributed Bragg reflector, if the width is not widened at the end end as shown in FIG. 1, a severe double step is formed on the sidewall of the distributed Bragg reflector, and the first angle because the inclination angle of the sidewall increases. Cracks are likely to occur in the pad metal layer 35a.
  • the edges of the lower insulating layer 33 have a gentle inclination angle. It can be formed to improve the yield of the light emitting diode.
  • the mesa M has the second conductivity type semiconductor layer 27 and the active layer 25 instead of the indentation 30. It may have at least one via hole passing through.
  • the conductive oxide layer 28 is disposed on the mesa M and contacts the second conductive semiconductor layer 27.
  • the conductive oxide layer 28 may be disposed over the entire region of the mesa M in the upper region of the mesa M.
  • the conductive oxide layer 28 may cover 80% or more of the upper region of the mesa (M), and more than 90%.
  • the conductive oxide layer 28 is formed of an oxide layer that transmits light generated in the active layer 25.
  • the conductive oxide layer 28 may be formed of, for example, ITO (Indium Tin Oxide) or ZnO.
  • the conductive oxide layer 28 is formed to a thickness sufficient for ohmic contact with the second conductive semiconductor layer 27, for example, within a thickness range of 3 nm to 50 nm, specifically, within a thickness range of 6 nm to 30 nm. Can be formed. If the thickness of the conductive oxide layer 28 is too thin, it does not provide sufficient ohmic properties, and thus the forward voltage increases. In addition, if the thickness of the conductive oxide layer 28 is too thick, loss due to light absorption occurs, and thus the luminous efficiency is reduced.
  • the dielectric layer 29 covers the conductive oxide layer 28. Furthermore, the dielectric layer 29 may cover side surfaces of the second conductivity type semiconductor layer 27 and the active layer 25. The edge of the dielectric layer 29 may be covered with a lower insulating layer 33. Therefore, the edge of the dielectric layer 29 is located farther from the edge of the substrate 21 than the edge of the lower insulating layer 33. Accordingly, as will be described later, a portion of the lower insulating layer 33 may contact the first conductive type semiconductor layer 23 around the mesa (M). Moreover, the dielectric layer 29 may be defined in the upper region of the second conductivity-type semiconductor layer 27, and the lower insulating layer 33 may contact the side surfaces of the second conductivity-type semiconductor layer 27 and the active layer 25. It might be.
  • the dielectric layer 29 has openings 29a exposing the conductive oxide layer 28.
  • a plurality of openings 29a may be disposed on the conductive oxide layer 28.
  • the openings 29a are used as connection passages so that the metal reflective layer 31 can connect to the conductive oxide layer 28.
  • the dielectric layer 29 also exposes the first conductivity type semiconductor layer 23 around the mesa M and exposes the first conductivity type semiconductor layer 23 in the indentation 30.
  • the dielectric layer 29 is formed of an insulating material having a lower refractive index than the second conductivity type semiconductor layer 27 and the conductive oxide layer 28.
  • the dielectric layer 29 may be formed of SiO 2 , for example.
  • the thickness of the dielectric layer 29 may have a thickness in the range of 200 nm to 1000 nm, and specifically, may have a thickness in the range of 300 nm to 800 nm.
  • the thickness of the dielectric layer 29 is less than 200 nm, the forward voltage is high and the light output is low, which is not good.
  • the thickness of the dielectric layer 29 exceeds 400 nm, the light output is saturated, and the forward voltage tends to increase again. Therefore, it is advantageous that the thickness of the dielectric layer 29 does not exceed 1000 nm, and in particular, it may be 800 nm or less.
  • the metal reflective layer 31 is disposed on the dielectric layer 29 and is connected to the ohmic contact layer 28 through the openings 29a.
  • the metal reflective layer 31 includes a reflective metal, for example, Ag or Ni/Ag.
  • the metal reflective layer 32 may include a barrier layer for protecting the reflective metal material layer, such as Ni, and may also include an Au layer to prevent oxidation of the metal layer.
  • a Ti layer may be included under the Au layer.
  • the metal reflective layer 31 is in contact with the top surface of the dielectric layer 29, and thus, the thickness of the dielectric layer 29 is equal to the separation distance between the conductive oxide layer 28 and the metal reflective layer 31.
  • the conductive oxide layer 28 By forming an ohmic contact with the conductive oxide layer 28 and arranging the metal reflective layer 31 on the dielectric layer 29, it is possible to prevent the ohmic resistance from being increased by solder or the like. Furthermore, by arranging the conductive oxide layer 28, the dielectric layer 29, and the metal reflective layer 31 on the second conductive type semiconductor layer 27, the reflectance of light can be improved, and the luminous efficiency can be improved.
  • the lower insulating layer 33 covers the mesa M and the metal reflective layer 31.
  • the lower insulating layer 33 may also cover the first conductive semiconductor layer 23 along the periphery of the mesa M, and the first conductive semiconductor layer 23 within the indentation 30 inside the mesa M ) Can be covered.
  • the lower insulating layer 33 particularly covers the side surface of the mesa (M).
  • the lower insulating layer 33 may also cover the dielectric layer 29.
  • the lower insulating layer 33 has first openings 33a1 and 33a2 exposing the first conductive semiconductor layer and second openings 33b exposing the metal reflective layer 31.
  • the first opening 33a1 exposes the first conductivity type semiconductor layer 23 along the periphery of the mesa M
  • the first opening 33a2 is the first conductivity type semiconductor layer 23 within the indentation 30. ) Is exposed.
  • the first opening 33a2 exposes the first conductive semiconductor layer 23 in the via hole.
  • first opening 33a1 and the first opening 33a2 may be connected to each other.
  • present invention is not limited thereto, and the first openings 33a1 and 33a2 may be spaced apart from each other.
  • the first opening 33a1 of the lower insulating layer 33 is formed to expose all of its surrounding areas, including the edge of the first conductivity type semiconductor layer 23.
  • the present invention is not limited to this, and the first opening 33a1 of the lower insulating layer 33 may be formed in a band shape along the circumference of the mesa M.
  • the edge of the first conductive type semiconductor layer 23 may be covered with the lower insulating layer 33 or may be parallel to the edge of the lower insulating layer 33.
  • the second opening 33b exposes the metal reflective layer 31.
  • a plurality of second openings 33b may be formed, and these second openings 33b may be disposed near one edge of the substrate 21 opposite the indentation 30. The position of the second openings 33b will be described again later.
  • the lower insulating layer 33 includes a distributed Bragg reflector.
  • the distributed Bragg reflector may be formed by stacking insulating layers having different refractive indices.
  • the distribution Bragg reflector may be formed by alternately repeatedly stacking a silicon nitride film and a silicon oxide film.
  • the lower insulating layer 33 may also include a capping layer.
  • the capping layer may function as a protective layer covering the top surface of the distributed Bragg reflector to protect the distributed Bragg reflector.
  • the capping layer improves the adhesion of the pad metal layers 35a, 35b disposed on the distributed Bragg reflector.
  • the detailed structure of the lower insulating layer 33 will be described later with reference to FIGS. 3 to 8.
  • the first pad metal layer 35a is disposed on the lower insulating layer 33 and is insulated from the mesa (M) and the metal reflective layer 31 by the lower insulating layer 33.
  • the first pad metal layer 35a contacts the first conductive semiconductor layer 23 through the first openings 33a1 and 33a2 of the lower insulating layer 33.
  • the first pad metal layer 35a includes an outer contact portion 35a1 contacting the first conductivity type semiconductor layer 23 along the periphery of the mesa M, and a first conductivity type semiconductor layer within the indentation portion 30 or via hole ( 23) may include an inner contact portion 35a2.
  • the outer contact portion 35a1 contacts the first conductive semiconductor layer 23 near the edge of the substrate 21 along the periphery of the mesa M, and the inner contact portion 35a2 is inside an area surrounded by the outer contact portion 35a1.
  • the first conductive semiconductor layer 23 is contacted.
  • the outer contact portion 35a1 and the inner contact portion 35a2 may be connected to each other, but are not limited thereto, and may be spaced apart from each other.
  • the external contact portion 35a1 may continuously contact the first conductive type semiconductor layer 23 along the periphery of the mesa M, but is not limited thereto, and the plurality of external contact portions 35a1 are spaced apart from each other It may be deployed.
  • the second pad metal layer 35b is disposed in the upper region of the mesa M on the lower insulating layer 33 and is electrically connected to the metal reflective layer 31 through the second opening 33b of the lower insulating layer 33. Connected.
  • the second pad metal layer 35b may be surrounded by the first pad metal layer 35a, and a boundary region 35ab may be formed therebetween.
  • the lower insulating layer 33 is exposed in the boundary region 35ab, and the boundary region 35ab is covered with the upper insulating layer 37 described later.
  • the first pad metal layer 35a and the second pad metal layer 35b may be formed together from the same material in the same process.
  • the first and second pad metal layers 35a and 35b may include an ohmic reflective layer such as an Al layer, and the ohmic reflective layer may be formed on an adhesive layer such as Ti, Cr or Ni.
  • a protective layer having a single layer or a composite layer structure such as Ni, Cr, or Au may be formed on the ohmic reflective layer.
  • the first and second pad metal layers 35a and 35b may have, for example, a multilayer structure of Cr/Al/Ni/Ti/Ni/Ti/Au/Ti.
  • the upper insulating layer 37 covers the first and second pad metal layers 35a and 35b. In addition, the upper insulating layer 37 may cover the first conductive type semiconductor layer 23 along the periphery of the mesa M. In this embodiment, the upper insulating layer 37 may expose the first conductive semiconductor layer 23 along the edge of the substrate 21. However, the present invention is not limited thereto, and the upper insulating layer 37 may cover all of the first conductive semiconductor layer 23 and may be parallel to the edge of the substrate 21.
  • the upper insulating layer 37 has a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b.
  • the first opening 37a and the second opening 37b may be disposed in the upper region of the mesa M, and may be disposed to face each other. In particular, the first opening 37a and the second opening 37b may be disposed close to both edges of the mesa M.
  • the upper insulating layer 37 may be formed of a single layer of SiO 2 or Si 3 N 4 , but is not limited thereto, and may include a SiO2-TiO2 mixed layer or MgF2 layer.
  • the SiO2-TiO2 mixed layer or the MgF2 layer has excellent waterproof properties, and thus can improve the reliability of the light emitting diode in a high temperature and high humidity environment.
  • the upper insulating layer 37 may have a multilayer structure including a silicon nitride film and a silicon oxide film, or may include a distribution Bragg reflector in which silicon oxide films and titanium oxide films are alternately stacked.
  • the first bump pad 39a is in electrical contact with the first pad metal layer 35a exposed through the first opening 37a of the upper insulating layer 37
  • the second bump pad 39b is the second The second pad metal layer 35b exposed through the opening 37b is in electrical contact.
  • the first bump pad 39a is disposed in the first opening 37a of the upper insulating layer 37
  • the second bump pad 39b is the second of the upper insulating layer 37. It may be disposed in the opening 37b.
  • the present invention is not limited thereto, and the first bump pad 39a and the second bump pad 39b may cover and seal the first opening 37a and the second opening 37b, respectively.
  • the second bump pad 39b may cover the upper region of the second opening 33b of the lower insulating layer 33.
  • the second bump pad 39b may cover all of the second openings 33b of the lower insulating layer 33, but is not limited thereto, and some of the openings 33b are external to the second bump pad 39b. It can also be located at
  • the second bump pad 39b may be limitedly located in the upper region of the second pad metal layer 35a.
  • the present invention is not limited to this, and a part of the second bump pad 39b may overlap the first pad metal layer 35a.
  • the upper insulating layer 37 may be disposed between the first pad metal layer 35a and the second bump pad 39b to insulate them.
  • the reflective structures of the conductive oxide layer 28, the dielectric layer 29, and the metal reflective layer 31 are used instead of the conventional ohmic reflective layer. Accordingly, it is possible to prevent the bonding material such as solder from penetrating into the contact region, and to secure the stable ohmic contact resistance, thereby improving the reliability of the light emitting diode. Moreover, a high light output and a low forward voltage can be achieved by making the thickness of the dielectric layer 29 300 nm or more.
  • FIG. 3 is a schematic cross-sectional view for explaining an example of the lower insulating layer 33
  • FIG. 4 is a schematic graph for explaining an example of a distribution Bragg reflector in the lower insulating layer of FIG. 3
  • FIG. This is a simulation graph for explaining the reflectance of the lower insulating layer adopting the distribution Bragg reflector of 4.
  • the lower insulating layer 33 is a distributed Bragg reflector including a plurality of pairs of a first insulating layer 33a having a first refractive index and a second insulating layer 33b having a second refractive index ( 133a) and a capping layer 33c.
  • the first insulating layer 33a may have a lower refractive index than the second insulating layer 33b, and may be formed of, for example, a silicon oxide film (refractive index: about 1.47).
  • the second insulating layer 33b may be formed of, for example, a titanium oxide film (refractive index: about 2.39).
  • the first insulating layer 33a and the second insulating layer 33b may be formed of, for example, 12 pairs, as illustrated in FIG. 4, and the first insulating layers 33a in the distributed Bragg reflector are thick to each other. Is different, and the second insulating layers 33b may have different thicknesses from each other.
  • the thicknesses of the first insulating layers 33a and the second insulating layers 33b it is possible to provide a light emitting diode having relatively high light efficiency while reducing the overall thickness of the distributed Bragg reflector.
  • the first insulating layers 33a and the second insulating layers 33b exhibit relatively high reflectance in a first wavelength region including a peak wavelength of light generated in the active layer 25, and the first wavelength It may be formed to exhibit a relatively low reflectance in the region of the long wavelength than the region.
  • 4 shows an example of the optical thickness according to the layer order of the first insulating layers 33a and the second insulating layers 33b.
  • the center wavelength ( ⁇ ) was set to 554 nm in consideration of the visible region.
  • the optical thicknesses of the first insulating layers 33a and the second insulating layers 33b are different from each other, and in particular, the layers located in the lower region of the distributed Bragg reflector (for example, the 1st to 10th layers) ) Has a larger thickness deviation than the layers located in the upper region (for example, 11th to 24th layers).
  • layers located in the lower region include layers having an optical thickness of 0.3 ⁇ or more and layers having an optical thickness of 0.25 ⁇ or less.
  • the layers located in the upper region have a thickness of 0.25 0.25 or less.
  • layers having an optical thickness of 0.25 ⁇ or less may be more than layers having an optical thickness higher than that. Accordingly, wavelength bands having different reflectances may be formed within the stop band of the distributed Bragg reflector, and the reflectance may be higher in a relatively short wavelength region.
  • the capping layer 33c may be formed of the same material as the first insulating layer 33a, for example, an SiO2 layer.
  • the capping layer 33c is not limited to SiO2.
  • the capping layer 33c may be a mixed layer of at least two oxides including SiO2. Examples of the mixed layer include SiO2-TiO2, SiO2-SnO2 or SiO2-ZnO.
  • FIG. 6 shows that the capping layer 33d is a SiO2-TiO2 mixed layer or MgF2 layer, which will be described later.
  • FIG. 5 is a simulation graph for explaining the reflectance of the lower insulating layer 33 including the distribution Bragg reflector having the optical thickness of FIG. 4 and the SiO2 capping layer 33c.
  • a simulation graph of a lower insulating layer including a distributed Bragg reflector formed to have a high reflectance over a wide wavelength region of a conventional visible region is illustrated together with a dotted line, and a simulation graph according to an embodiment of the present invention is displayed as a solid line.
  • the first insulating layers 33a and the second insulating layers 33b are alternately stacked on the glass substrate (n: about 1.52), and finally, the SiO2 capping layer 33c is formed to a thickness of about 120 nm. It was performed to show the reflectance at the glass substrate side.
  • the lower insulating layer including the conventional distributed Bragg reflector exhibits a generally high reflectance within the stop band region, and several ripples are observed in the stop band, but generally exhibit a constant reflectance.
  • the lower insulating layer 33 according to certain embodiments of the present invention is divided into a first wavelength region exhibiting a relatively high reflectance within a stop band and a second wavelength region exhibiting a relatively low reflectivity. Can.
  • high-reflection wavelength band is defined as a wavelength band that continuously exhibits a reflectance of 90% or more.
  • the high-reflection wavelength band of the lower insulating layer according to the prior art is a region between about 420 nm to 750 nm
  • the high-reflection wavelength band according to an example of the present invention is a region between about 400 nm to 700 nm.
  • the high-reflection wavelength band can be adjusted to include a wide wavelength region of the visible region.
  • the conventional lower insulating layer shows a reflectance having a shape that is approximately symmetrical to the central wavelength within the high-reflection wavelength band, but the lower insulating layer 33 according to embodiments of the present invention is distinctly asymmetric with respect to the central wavelength Reflectivity That is, the lower insulating layer 33 according to embodiments of the present invention includes a first wavelength region exhibiting a relatively higher reflectivity than other wavelength regions on the shorter wavelength side than the central wavelength within the high-reflection wavelength band.
  • the first wavelength region may be a wavelength range of about 420 to 480 nm, exhibiting a reflectivity of 98% or more in this range, and a reflectance of 90% or more in the wavelength range of 500 to 700 nm.
  • the first wavelength region showing a reflectance of 98% or more may be changed in consideration of the wavelength of light generated in the active layer 25.
  • the wavelength range showing a relatively low reflectance within the high-reflection wavelength band is not limited to 500 to 700 nm, and may be changed to other wavelength ranges.
  • a visible region having a center wavelength of 554 nm or more may be set to have a relatively low reflectivity compared to the first wavelength region.
  • the first wavelength region may be limited to a shorter wavelength region than the central wavelength of 554 nm.
  • the first wavelength region has a relatively high reflectance and the other regions have a relatively low reflectivity, thereby reducing the overall thickness of the distributed Bragg reflector 133a while preventing light loss of the light emitting diode. can do. Furthermore, the thickness of the lower insulating layer 33 in the light emitting diode can be reduced by reducing the thickness of the distributed Bragg reflector 133a, thereby securing process stability and reliability.
  • Figure 5 shows a simulation graph
  • the actual reflectance may be slightly different from the simulation.
  • the lower insulating layer 33 will include a first wavelength region that exhibits a relatively higher reflectance on the shorter wavelength side than the central wavelength within the high-reflection wavelength band.
  • FIG. 6 is a schematic cross-sectional view for explaining another example of the lower insulating layer
  • FIG. 7 is a schematic graph for explaining an example of a distribution Bragg reflector in the lower insulating layer of FIG. 6,
  • FIG. 8 is a schematic diagram of FIG. 6 This is a simulation and actual measurement graph for explaining the reflectance of the lower insulating layer employing the distributed Bragg reflector.
  • the lower insulating layer 33 ′ is substantially similar to the lower insulating layer 33 of FIG. 3, but the capping layer 33d is a waterproof capping layer for preventing moisture penetration. There is a difference.
  • the capping layer 33d may include, for example, a SiO2-TiO2 mixed layer or MgF2 layer.
  • the SiO2-TiO2 mixed layer or MgF2 layer has hydrophobic properties, and thus prevents moisture from penetrating the distribution Bragg reflector 133b.
  • the reflectance of the distribution Bragg reflector may rapidly deteriorate due to the TiO2 layer susceptible to moisture, and further, an electrical short circuit may occur through the lower insulating layer It can lead to defects.
  • the waterproof capping layer 33d the distribution Bragg reflector 133b can be protected, thereby improving reliability in a high-humidity environment.
  • the SiO2-TiO2 mixed layer may be formed using an electron beam deposition technique using a SiO2 target and a TiO2 target at the same time or a target mixture of SiO2 oxide and TiO2 oxide, and considering the design of DBR, the TiO2 in the SiO2-TiO2 mixed layer can be formed.
  • the content may be about 1 to 5 mol% relative to the total mixed layer.
  • the capping layer 33d may have a thickness of 100 nm or more, and may have a thickness of 200 nm or more and further 300 nm or more. However, since an increase in the thickness of the capping layer 33d leads to an increase in the thickness of the lower insulating layer 33', the thickness of the capping layer 33d may be limited to, for example, about 400 nm or less.
  • the distributed Bragg reflector 133b may have the same layer structure as the distributed Bragg reflector 133a, but as the capping layer 33d is formed of a mixed SiO2-TiO2 layer, the insulating layer immediately below the capping layer 33d is formed. It may be the first insulating layer 33a, and the thicknesses of the first insulating layers 33a and the second insulating layers 33b may be changed to suit the capping layer 33d. 7 shows the optical thickness of each of the insulating layers 33a and 33b of the main Bragg reflector 133b.
  • the thickness of each of the first insulating layers 33a and the second insulating layers 33b is different from the thickness described with reference to FIG. 4, but the overall configuration is generally similar. That is, the optical thicknesses of the first insulating layers 33a and the second insulating layers 33b are different from each other, and in particular, the layers (eg, 1-9th layers) located in the lower region of the distributed Bragg reflector 133b are different.
  • the thickness variation is larger than the layers located in the upper region (for example, the 10th to 23rd layers).
  • layers located in the lower region include layers having an optical thickness of 0.3 ⁇ or more and layers having an optical thickness of 0.25 ⁇ or less.
  • the layers located in the upper region have a thickness of 0.25 0.25 or less.
  • layers having an optical thickness of 0.25 ⁇ or less may be more than layers having an optical thickness higher than that. Accordingly, wavelength bands having different reflectances may be formed within the stop band of the distributed Bragg reflector, and the reflectance may be higher in a relatively short wavelength region.
  • the capping layer 33d is formed on the first insulating layer 33a, the total number of layers is reduced by omitting one second insulating layer 33b from the number of layers of the distributed Bragg reflector 133a. .
  • FIG. 8 shows the reflectivity of the lower insulating layer 33 ′ comprising a distribution Bragg reflector 133b having the optical thicknesses of FIG. 7 and a capping layer 33d formed of a mixed layer of SiO 2 -TiO 2 of about 300 nm as a capping layer 33d.
  • the simulation graph (solid line) and the actual measured graph (dashed line) are shown for explanation.
  • the first insulating layers 33a and the second insulating layers 33b are alternately stacked on the glass substrate (n: about 1.52), and finally the SiO2-TiO2 mixed layer (n; about 1.51) is used as the capping layer 33d.
  • the SiO2-TiO2 mixed layer (n; about 1.51) is used as the capping layer 33d. ) was formed to a thickness of about 300 nm, and then it was performed to show reflectivity at the glass substrate side. The actual measurement was also performed on the glass substrate side after forming the lower insulating layer 33' on the glass substrate.
  • the simulation graph shows a relatively high reflectance in a range of about 405 nm to about 485 nm in a high-reflection wavelength band having a reflectivity of 90% or more, and a relatively low reflectance in a range of about 500 to 700 nm.
  • the first wavelength region exhibiting high reflectivity is located in a shorter wavelength region than 554 nm, and the wavelength region of 554 nm to 700 nm exhibits relatively low reflectivity compared to the first wavelength region.
  • the boundary between the high-reflectivity region and the low-reflectivity region is ambiguous compared to the simulation graph, but it can be seen that the high-reflectivity region and the low-reflectivity region are similar to the simulation graph.
  • the actual measurement graph shows a relatively high reflectance in the region of about 420 to 500 nm, and a relatively low reflectance in the region of about 520 to 700 nm. That is, the reflectivity of the first wavelength region including the peak wavelength (eg, 450 nm) of light generated in the active layer 25 is higher than the reflectance of the visible region of 554 nm or more, which is the central wavelength.
  • the peak wavelength eg, 450 nm
  • the distributed Bragg reflectors 133a and 133b exhibit a relatively high reflectance in a specific visible region of the short wavelength region than the central wavelength, there is no need to increase the thickness of the entire distributed Bragg reflector, and thus lower insulation It is possible to reduce the thickness of the layers 33 and 33'.
  • the capping layer 33d as a SiO2-TiO2 mixed layer or MgF2 layer, the lower insulating layer 33' can prevent water infiltration, thereby improving the reliability of the light emitting diode under a high temperature and high humidity environment.
  • the lower insulating layer 33' is described as including the distributed Bragg reflector 133b and the capping layer 33d, the reliability of the light emitting diode under the high temperature and high humidity environment is reduced to the capping layer 33d. As it is achieved by, it is also possible to apply the capping layer 33d to a conventional distributed Bragg reflector.
  • 9A and 9B are schematic cross-sectional views for explaining the distribution Bragg reflector 133b and the capping layer 33d.
  • the capping layer 33d is positioned on the distributed Bragg reflector 133b and may cover the entire upper surface of the distributed Bragg reflector 133b.
  • the capping layer 33d may be continuously deposited after depositing the distributed Bragg reflector 133b, and may be patterned together with the distributed Bragg reflector 133b. Accordingly, the capping layer 33d exposes the side surface of the distributed Bragg reflector 133b.
  • the capping layer 33d covers the side surface with the top surface of the distributed Bragg reflector 133b.
  • a lower insulating layer having a structure as shown in FIG. 9B may be provided by first patterning the distribution Bragg reflector 133b and then forming a capping layer 33d on the patterned Distribution Bragg reflector 133b. Accordingly, the capping layer 33d may protect the side surface as well as the upper surface of the distributed Bragg reflector 133b.
  • the capping layer 33d is described as protecting the distributed Bragg reflector 133b
  • the upper insulating layer 37 described above covers the top and side surfaces of the distributed Bragg reflector 133b, thereby distributing the Bragg The reflector 133b may be protected.
  • the upper insulating layer 37 may be formed of a SiO2-TiO2 mixed layer or an MgF2 layer, and the capping layer 33d may be omitted.
  • 10 is a schematic cross-sectional view for describing a light emitting diode according to another embodiment of the present invention. 10 is an enlarged cross-sectional view of an edge portion of the substrate 21.
  • the light emitting diode according to the present embodiment is substantially similar to the light emitting diode described with reference to FIGS. 1 and 2, but differs in that the upper insulating layer 37 covers the side surface of the lower insulating layer 33. have.
  • the first conductivity type semiconductor layer 23 may be formed to expose the edge portion of the substrate 21.
  • the lower insulating layer 33 may cover the side surface of the first conductive type semiconductor layer 23, but is not limited thereto, and the edge of the lower insulating layer 33 is located on the first conductive type semiconductor layer 23 You may.
  • the edge of the lower insulating layer 33 may be located outside the first pad metal layer 35a.
  • the external contact portion 35a1 may be located in the opening 33a1 of the lower insulating layer 33.
  • the upper insulating layer 37 is in contact with the side surface of the lower insulating layer 33, and further can be in contact with a portion of the upper surface of the lower insulating layer 33.
  • the lower insulating layer 33 may be the same as described with reference to FIGS. 3 or 6, but is not limited thereto, and includes a distributed Bragg reflector according to the prior art (for example, It may also be a lower insulating layer showing the reflectance shown by the dotted line in FIG.
  • the upper insulating layer 37 may be formed of a SiO2-TiO2 mixed layer or an MgF2 layer, and accordingly, moisture is introduced into the distributed Bragg reflector. It can prevent penetration.
  • FIG. 11 is a schematic plan view for explaining a light emitting diode according to another embodiment of the present invention
  • FIG. 12 is a schematic circuit diagram for explaining the light emitting diode of FIG. 11, and
  • FIG. 13 is taken along the cut line BB of FIG. It is a schematic sectional view taken
  • FIG. 14 is a schematic sectional view taken along the cutting line CC of FIG. 11.
  • the light emitting diode according to the present embodiment is substantially similar to the above-described embodiments, but a plurality of light emitting cells C1, C2, C3, and C4 are arranged on the substrate 21. There is a difference. These light emitting cells C1, C2, C3, and C4 may be connected in series between the first bump pad 39a and the second bump pad 39b as shown in FIG. 12.
  • the first to fourth light emitting cells C1, C2, C3, and C4 are disposed on the substrate 21.
  • the first to fourth light emitting cells C1, C2, C3, and C4 are spaced apart from each other by a separation region exposing the substrate 21.
  • the top surface of the substrate 21 may be exposed in the region between the light emitting cells.
  • first and second light emitting cells C1 and C2 are disposed below, and the third and fourth light emitting cells C3 and C4 are disposed upward, the first to second 4
  • the light emitting cells C1, C2, C3, and C4 may be arranged in various ways. Further, in the present embodiment, although four light emitting cells are illustrated and described for being arranged on the substrate 21, the number of light emitting cells is not particularly limited. For example, two light emitting cells may be disposed on the substrate 21, or seven light emitting cells may be disposed.
  • Each light emitting cell includes a first conductivity type semiconductor layer 23 and a mesa (M). Since the first conductivity type semiconductor layer 23 and the mesa M are as described above with reference to FIGS. 1 and 2, detailed description of the same items will be omitted to avoid overlap.
  • the mesa M may be located inside the region surrounded by the first conductivity-type semiconductor layer 23, and thus regions near the edges adjacent to the outer surfaces of the first conductivity-type semiconductor layer 23 may be mesa (M). ) And are exposed outside.
  • each mesa (M) may include vias (27a), the first conductive semiconductor layer 23 is exposed in the via (27a).
  • a conductive oxide layer 28 is disposed on each mesa M, and the dielectric layers 29 are provided with conductive oxide layers 28 and mesas M on the light emitting cells C1, C2, C3, and C4, respectively. Cover.
  • the conductive oxide layer 28 is in ohmic contact with the second conductive semiconductor layer 27.
  • the conductive oxide layer 28 may be disposed over the entire region of the mesa M in the upper region of the mesa M. However, the conductive oxide layer 28 may be spaced apart from the edge of the mesa (M).
  • the dielectric layer 29 may cover the upper region and side surfaces of the mesa M, and may cover the first conductive semiconductor layer exposed around the mesa M.
  • the dielectric layer 29 also has openings 29a exposing the conductive oxide layer 28.
  • the dielectric layer 29 is located in the upper region of the first conductivity type semiconductor layer 23, and thus, the dielectric layers 29 on different light emitting cells may be spaced apart from each other.
  • the present invention is not necessarily limited thereto, and dielectric layers on adjacent light emitting cells may be connected to each other.
  • the metal reflective layer 31 is disposed on the dielectric layer 29 and is connected to the conductive oxide layer 28 through the openings 29a of the dielectric layer 29.
  • the metal reflective layer 31 is disposed in the upper region of the mesa M of each of the light emitting cells C1, C2, C3, and C4.
  • the lower insulating layer 33 covers the mesas M and the metal reflective layer 31 and the dielectric layer 29.
  • the lower insulating layer 33 also covers the first conductive semiconductor layer 23 and the substrate 21 exposed outside the dielectric layer 29.
  • the lower insulating layer 33 may be formed along the shape of the protrusions on the substrate 21.
  • the edge of the lower insulating layer 33 may be located on the first conductive type semiconductor layer 23 of each light emitting cell, but is not limited thereto, and the first conductive type semiconductor layer 23 is shown. It may cover the side of the and may be located on the substrate 21.
  • the lower insulating layer 33 has first openings 33a exposing the first conductivity type semiconductor layer 23 in the vias 27a of each mesa M, and further, the first light emitting cell C1 ), the second opening 33b1 exposing the metal reflective layer 31 and the second openings 33b2 exposing the metal reflective layer 31 on the second to third light emitting cells C2, C3, and C4. .
  • the lower insulating layer 33 does not include an opening exposing the first conductivity type semiconductor layer 23 around the mesa M.
  • the present invention is not limited thereto, and the lower insulating layer 33 may include an opening exposing the first conductive type reaction layer 23 around the mesa.
  • the second opening 33b1 is disposed on the first light emitting cell C1, and the second openings 33b2 expose the metal reflective layer 31 of each light emitting cell near the separation region of the light emitting cells.
  • the second openings 33b2 may have an elongated shape along a separation region, but are not limited thereto, and may have various shapes.
  • the second opening 33b1 is positioned on the first light emitting cell C1 and may be located in the lower region of the second bump pad 39b. However, in another embodiment, the second opening 33b1 may be disposed spaced apart from the second bump pad 39b in the horizontal direction on the first light emitting cell C1.
  • first pad metal layer 35a, the second pad metal layer 35b, and the connecting metal layer 35c are disposed on the lower insulating layer 33.
  • the first pad metal layer 35a is disposed on the fourth light emitting cell C4 and ohmic-contacts the first conductive semiconductor layer 23 exposed in the vias 27a of the mesa M.
  • the internal contacts are formed in the vias 27a
  • external contacts may be formed around the mesa M.
  • the first pad metal layer 35a by disposing the first pad metal layer 35a in the upper region of the mesa M, it can be spaced apart from the edge of the substrate 21, and accordingly, the first pad metal layer 35a is a side surface of the substrate 21 It can be prevented from being damaged by moisture entering from the side.
  • the second pad metal layer 35b is disposed on the first light emitting cell C1 and can be electrically connected to the metal reflective layer 31 through the second opening 33b1. Accordingly, the second pad metal layer 35b is electrically connected to the second conductivity type semiconductor layer 27 of the first light emitting cell C1.
  • the second pad metal layer 35b is positioned on the mesa M and is insulated from the first conductivity type semiconductor layer 23. Furthermore, the second pad metal layer 35b may be spaced apart from the side surfaces of the mesa M on the first light emitting cell C1. Accordingly, it is possible to prevent the second pad metal layer 35b from being damaged by moisture entering from the side surface of the substrate 21.
  • the connecting metal layers 35c connect neighboring light emitting cells in series with each other.
  • the connecting metal layers 35c include the first conductive type semiconductor layer 23 and the second conductive type semiconductor layer of neighboring light emitting cells through the first opening 33a and the second opening 33b2 of the lower insulating layer 33. (27) can be electrically connected.
  • one connecting metal layer 35c electrically connects to the first conductive type semiconductor layer 23 in the first light emitting cell C1, and also the metal reflective layer 31 on the second light emitting cell C2. Can be electrically connected to. Accordingly, the first light emitting cell C1 and the second light emitting cell C2 are serially connected to each other through the connecting metal layer 33c.
  • the second light emitting cell C2 and the third light emitting cell C3 may be connected in series through the connecting metal layer 35c, and the third light emitting cell C3 and the fourth light emitting cell C4 connecting metal layer 35c ) Can be connected in series.
  • the connecting metal layers 35c are spaced apart from the first pad metal layer 35a and the second pad metal layer 35b. Furthermore, the connecting metal layers 35c may be formed to have a narrower width than the mesa M, and thus, may be spaced farther than the mesa M from the edge of the substrate 21.
  • the first and second pad metal layers 35a and 35b and the connecting metal layers 35c may be formed together with the same material by the same process.
  • the first and second pad metal layers 35a and 35b and the connecting metal layers 35c may include an ohmic reflective layer such as an Al layer, and the ohmic reflective layer is formed on an adhesive layer such as Ti, Cr or Ni. Can be.
  • a protective layer having a single layer or a composite layer structure such as Ni, Cr, or Au may be formed on the ohmic reflective layer.
  • the first and second pad metal layers 35a and 35b and the connecting metal layers 35c may have, for example, a multilayer structure of Cr/Al/Ni/Ti/Ni/Ti/Au/Ti.
  • the upper insulating layer 37 is disposed on the first pad metal layer 35a, the second pad metal layer 35b, and the connecting metal layers 35c, and the first opening 37a exposing the first pad metal layer 35a And a second opening 37b exposing the second pad metal layer 35b.
  • the upper insulating layer 37 may cover the upper surface of the substrate 21 exposed around the light emitting cells 21.
  • the upper insulating layer 37 may cover the edge of the substrate 21 as illustrated, but is not limited thereto, and the edge of the upper insulating layer 37 may be located inside the edge of the substrate 21.
  • the first opening 37a is disposed in the upper region of the first pad metal layer 35a, and thus, is spaced from the second opening 33b2 of the connecting metal layer 35c and the lower insulating layer 33.
  • the second opening 37b is also limitedly located on the second pad metal layer 35b and is spaced apart from the connecting metal layer 35c.
  • the first and second pad metal layers 35a and 35b exposed through the first and second openings 37a and 37b of the upper insulating layer 37 are bonding pads to which solder is directly bonded. Can be used.
  • the first and second bump pads 39a and 39b are exposed through the first and second openings 37a and 37b of the upper insulating layer 37.
  • the first and second pad metal layers 35a and 35b may be covered, respectively.
  • the first and second bump pads 39a and 39b may be disposed over a plurality of light emitting cells, respectively, and may cover and seal the first and second openings 37a and 37b.
  • the lower insulating layer 33 may be a lower insulating layer described with reference to FIG. 3, but is not limited thereto, and may be a lower insulating layer 33 ′ described with reference to FIG. 6. Further, it may be a lower insulating layer described with reference to FIGS. 9A or 9B. Furthermore, the lower insulating layer 33 may be a lower insulating layer including a conventional distributed Bragg reflector, and in this case, the upper insulating layer 37 may include a SiO2-TiO2 mixed layer or an MgF2 layer.
  • a capping layer 33d formed of a SiO2-TiO2 mixed layer and a lower insulating layer 33' to which the distribution Bragg reflector of FIG. 7 is applied are applied to a light emitting diode including a plurality of light emitting cells, resulting in a temperature of 85°C and a relative humidity of 85. Reliability tests were performed in a high temperature and high humidity environment with a temperature of 60% and a relative humidity of 90%. Meanwhile, a reliability test was performed under the same conditions by applying the lower insulating layer according to the prior art of FIG. 5 to a light emitting diode including the plurality of light emitting cells.
  • FIG. 15 is a schematic plan view for explaining a light emitting diode 1000 according to an embodiment of the present invention
  • FIG. 16 is a cross-sectional view taken along line A-A of FIG. 15.
  • the light emitting diode includes a substrate 221, a first conductivity type semiconductor layer 223, an active layer 225, a second conductivity type semiconductor layer 227, a conductive oxide layer 228, Dielectric layer 229, metal reflective layer 231, lower insulating layer 233, first pad metal layer 235a, second pad metal layer 235b), upper insulating layer 237, first bump pad 239a,
  • the second bump pad 239b may include a first solder bump 241a and a second solder bump 241b.
  • the substrate 221 is not particularly limited as long as it is a substrate capable of growing a gallium nitride-based semiconductor layer.
  • the substrate 221 may be various, such as a sapphire substrate, a gallium nitride substrate, a SiC substrate, and may be a patterned sapphire substrate.
  • the substrate 221 may have a rectangular or square shape as shown in the plan view (a), but is not limited thereto.
  • the size of the substrate 221 is not particularly limited and may be variously selected.
  • the first conductivity type semiconductor layer 223 is disposed on the substrate 221.
  • the first conductivity type semiconductor layer 223 is a layer grown on the substrate 221 and may be a gallium nitride-based semiconductor layer.
  • the first conductivity type semiconductor layer 223 may be a gallium nitride-based semiconductor layer doped with impurities, such as Si.
  • the edge of the first conductive semiconductor layer 223 is located inside the region surrounded by the edge of the substrate 221. Accordingly, some regions of the upper surface of the substrate 221 may be exposed along the circumference of the first conductivity type semiconductor layer 223.
  • the present invention is not limited thereto, and the edge of the first conductivity type semiconductor layer 223 may be parallel to the edge of the substrate 221.
  • the mesa M may be disposed on the first conductivity type semiconductor layer 223.
  • the mesa M may be located inside the region surrounded by the first conductivity-type semiconductor layer 223, and thus, regions near the edge of the first conductivity-type semiconductor layer 223 are not covered by the mesa M. Without being exposed to the outside.
  • the mesa (M) includes a second conductivity type semiconductor layer 227 and an active layer 225.
  • the mesa (M) may include a part of the thickness of the first conductivity type semiconductor layer 223.
  • the active layer 225 is interposed between the first conductivity type semiconductor layer 223 and the second conductivity type semiconductor layer 227.
  • the active layer 225 may have a single quantum well structure or multiple quantum well structures.
  • the composition and thickness of the well layer in the active layer 225 determines the wavelength of the generated light. In particular, by controlling the composition of the well layer, it is possible to provide an active layer that generates ultraviolet light, blue light, or green light.
  • the second conductivity-type semiconductor layer 227 may be a p-type impurity, for example, a gallium nitride-based semiconductor layer doped with Mg.
  • the p-type impurity concentration in the second conductivity-type semiconductor layer 227 may have a concentration profile that varies along the thickness within the range.
  • each of the first conductivity type semiconductor layer 223 and the second conductivity type semiconductor layer 227 may be a single layer, but is not limited thereto, and may be a multiple layer, or may include a superlattice layer.
  • the first conductivity type semiconductor layer 223, the active layer 225, and the second conductivity type semiconductor layer 227 are chambers using known methods such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE). It can be formed by growing on the substrate 221 within.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the mesa M may have a via hole 227a exposing the first conductivity type semiconductor layer 223.
  • the via hole 227a may be surrounded by a second conductivity type semiconductor layer 227 and an active layer 225.
  • the via hole 227a may have an elongated shape passing through the center of the light emitting diode as illustrated in FIG. 15. As illustrated, the via hole 227a passes through the center of the mesa M and may be disposed biased to one side edge.
  • the length of the via hole 227a is not particularly limited, and may be 1/2 or longer than the length of the mesa (M).
  • both ends of the via hole 227a are relatively wide and may have a round shape.
  • the dielectric layers 229 and the lower insulating layer 233 may be patterned in a similar shape by performing the shapes of the end ends of the via hole 227a.
  • the lower insulating layer 233 includes a distributed Bragg reflector, if the width is not widened at the end ends of the via hole 227a as shown in FIG. 15, a severe double step is formed on the sidewall of the distributed Bragg reflector, and the sidewall Since the inclination angle of is increased, cracks are likely to occur in the first pad metal layer 235a.
  • the edge of the lower insulating layer 233 has a gentle inclination angle. It is possible to improve the yield of the light emitting diode.
  • the mesa (M) is illustrated and described as having a single via hole 227a, the present invention is not limited thereto.
  • a plurality of via holes may be arranged inside the mesa (M).
  • an indentation penetrating into the mesa M may be formed around the mesa M instead of the via hole 227a. The indentation may be elongated into the mesa M from one edge of the mesa M toward the other edge opposite to it.
  • the conductive oxide layer 228 is disposed on the mesa (M) and contacts the second conductive semiconductor layer 227.
  • the conductive oxide layer 228 may be disposed over the entire region of the mesa M in the region above the mesa M.
  • the conductive oxide layer 228 may cover 80% or more of the upper region of the mesa (M), and more than 90%.
  • the conductive oxide layer 228 is formed of an oxide layer that transmits light generated in the active layer 225.
  • the conductive oxide layer 228 may be formed of, for example, ITO (Indium Tin Oxide) or ZnO.
  • the conductive oxide layer 228 is formed to a thickness sufficient for ohmic contact with the second conductive semiconductor layer 227, for example, within a thickness range of 3 nm to 50 nm, specifically, within a thickness range of 6 nm to 30 nm. Can be formed. If the thickness of the conductive oxide layer 228 is too thin, it does not provide sufficient ohmic properties, and thus the forward voltage increases. In addition, if the thickness of the conductive oxide layer 228 is too thick, loss due to light absorption occurs, thereby degrading luminous efficiency.
  • the dielectric layer 229 covers the conductive oxide layer 228. Furthermore, the dielectric layer 229 may cover side surfaces of the second conductivity type semiconductor layer 227 and the active layer 225.
  • the edge of the dielectric layer 229 may be covered with a lower insulating layer 233. Accordingly, the edge of the dielectric layer 229 is located farther from the edge of the substrate 221 than the edge of the lower insulating layer 233. Accordingly, as will be described later, a portion of the lower insulating layer 233 may contact the first conductive type semiconductor layer 223 around the mesa (M).
  • the dielectric layer 229 may be defined within the upper region of the second conductivity-type semiconductor layer 227, and the lower insulating layer 233 may contact the sides of the second conductivity-type semiconductor layer 227 and the active layer 225. It might be.
  • the dielectric layer 229 has openings 229a exposing the conductive oxide layer 228.
  • a plurality of openings 229a may be disposed on the conductive oxide layer 228.
  • the openings 229a are used as a connection passage so that the metal reflective layer 231 can connect to the conductive oxide layer 228.
  • the dielectric layer 229 also has an opening 229b exposing the first conductivity type semiconductor layer 223 around the mesa M and exposing the first conductivity type semiconductor layer 223 in the via hole 227a. Can.
  • the dielectric layer 229 is formed of an insulating material having a lower refractive index than the second conductivity type semiconductor layer 227 and the conductive oxide layer 228.
  • the dielectric layer 229 may be formed of SiO 2 , for example.
  • the thickness of the dielectric layer 229 may have a thickness in the range of 200 nm to 1000 nm, and specifically, may have a thickness in the range of 300 nm to 800 nm.
  • the thickness of the dielectric layer 229 is less than 200 nm, the forward voltage is high and the light output is low, which is not good.
  • the thickness of the dielectric layer 229 exceeds 400 nm, the light output is saturated, and the forward voltage tends to increase again. Therefore, it is advantageous that the thickness of the dielectric layer 229 does not exceed 1000 nm, and in particular, it may be 800 nm or less.
  • the metal reflective layer 231 is disposed on the dielectric layer 229 to connect to the ohmic contact layer 228 through the openings 229a.
  • the metal reflective layer 231 may include a reflective metal, for example, Ag or Ni/Ag.
  • the metal reflective layer 232 may include a barrier layer for protecting the reflective metal material layer, for example, Ni, and may also include an Au layer to prevent oxidation of the metal layer.
  • a Ti layer may be included under the Au layer.
  • the metal reflective layer 231 is in contact with the top surface of the dielectric layer 229, and thus, the thickness of the dielectric layer 229 is equal to the separation distance between the conductive oxide layer 228 and the metal reflective layer 231.
  • the conductive oxide layer 228 By forming an ohmic contact with the conductive oxide layer 228 and disposing the metal reflective layer 231 on the dielectric layer 229, it is possible to prevent the ohmic resistance from being increased by solder or the like. Further, by arranging the conductive oxide layer 228, the dielectric layer 229, and the metal reflective layer 231 on the second conductive semiconductor layer 227, the reflectance of light can be improved, thereby improving luminous efficiency.
  • the lower insulating layer 233 covers the mesa (M) and the metal reflective layer 231.
  • the lower insulating layer 233 may also cover the first conductive semiconductor layer 223 along the periphery of the mesa M, and the first conductive semiconductor layer 223 within the via hole 227a inside the mesa M ) Can be covered.
  • the lower insulating layer 233 particularly covers the side surface of the mesa (M).
  • the lower insulating layer 233 may also cover the dielectric layer 229.
  • the lower insulating layer 233 has first openings 233a1 and 233a2 exposing the first conductive semiconductor layer and second openings 233b exposing the metal reflective layer 231.
  • the first opening 233a1 exposes the first conductivity type semiconductor layer 223 along the periphery of the mesa M
  • the first opening 233a2 is the first conductivity type semiconductor layer 223 within the via hole 227a. ) Is exposed.
  • the plurality of first openings 233a1 may be arranged along the circumference of the mesa M, but the present invention is not limited thereto.
  • a single first opening 233a1 may be formed along the circumference of the mesa M.
  • the lower insulating layer 233 is the first conductive semiconductor layer 223 It may be formed to expose all of its surrounding area, including the edge of ). That is, in this embodiment, although the edge of the lower insulating layer 233 is shown to be parallel to the edge of the substrate 221, the edge of the lower insulating layer 233 will be located on the first conductivity type semiconductor layer 223 It might be.
  • the second opening 233b exposes the metal reflective layer 231.
  • a plurality of second openings 233b may be formed, and these second openings 233b may be disposed near the central region of the mesa M.
  • the lower insulating layer 233 may be formed of a single layer of SiO2 or Si3N4, but is not limited thereto, and may be formed of multiple layers. Furthermore, the lower insulating layer 233 may include a distributed Bragg reflector. The distributed Bragg reflector may be formed by stacking insulating layers having different refractive indices. For example, the distribution Bragg reflector may be formed by alternately repeatedly stacking a silicon oxide film and a titanium oxide film. The lower insulating layer 233 may also include a capping layer. The capping layer may function as a protective layer covering the top surface of the distributed Bragg reflector to protect the distributed Bragg reflector.
  • the capping layer improves the adhesion of the pad metal layers 235a and 235b disposed on the distributed Bragg reflector.
  • the capping layer may be formed of SiO2, but is not limited thereto, and may be formed of a SiO2-TiO2 mixed layer or MgF2 layer. Since the SiO2-TiO2 mixed layer or MgF2 layer has waterproof properties, it improves reliability of the light emitting diode in a high temperature and high humidity environment.
  • the first pad metal layer 235a is disposed on the lower insulating layer 233 and is insulated from the mesa (M) and the metal reflective layer 231 by the lower insulating layer 233.
  • the first pad metal layer 235a contacts the first conductive semiconductor layer 223 through the first openings 233a1 and 233a2 of the lower insulating layer 233.
  • the first pad metal layer 235a may contact the first conductive semiconductor layer 223 through the first openings 233a1 along the periphery of the mesa M, and also, vias through the second opening 233a2
  • the first conductive type semiconductor layer 223 may be contacted in the hole 227a.
  • the second pad metal layer 235b is disposed in the upper region of the mesa M on the lower insulating layer 233 and is electrically connected to the metal reflective layer 231 through the second opening 233b of the lower insulating layer 233. Connected.
  • the second pad metal layer 235b may be surrounded by the first pad metal layer 235a, and a boundary region may be formed therebetween. 15, the boundary region may be formed in a ring shape.
  • the lower insulating layer 233 is exposed in the boundary region, and the boundary region is covered with the upper insulating layer 237 described later.
  • the first pad metal layer 235a and the second pad metal layer 235b may be formed of the same material together in the same process.
  • the first and second pad metal layers 235a and 235b may include an ohmic reflective layer such as an Al layer, and the ohmic reflective layer may be formed on an adhesive layer such as Ti, Cr or Ni.
  • a protective layer having a single layer or a composite layer structure such as Ni, Cr, or Au may be formed on the ohmic reflective layer.
  • the first and second pad metal layers 235a and 235b may have, for example, a multilayer structure of Cr/Al/Ni/Ti/Ni/Ti/Au/Ti.
  • the upper insulating layer 237 covers the first and second pad metal layers 235a and 235b. In addition, the upper insulating layer 237 may cover the first conductive semiconductor layer 223 along the periphery of the mesa M. In this embodiment, the upper insulating layer 237 is parallel to the edge of the substrate 221. However, the present invention is not limited thereto, and the edge of the upper insulating layer 237 may be located inside the region surrounded by the edge of the substrate 221 so that the upper insulating layer 237 exposes the edge region of the substrate 221. It might be.
  • the upper insulating layer 237 has a first opening 237a exposing the first pad metal layer 235a and a second opening 237b exposing the second pad metal layer 235b.
  • the first opening 237a and the second opening 237b may be disposed in the upper region of the mesa M, and may be disposed to face each other.
  • the first opening 237a and the second opening 237b may be disposed close to both edges of the mesa M.
  • the second opening 237b of the upper insulating layer 237 may be spaced apart from the second opening 233b of the lower insulating layer 233 in the lateral direction.
  • the metal reflective layer 231 and the conductive oxide layer 228 are damaged by solder by horizontally separating the second opening 233b of the lower insulating layer 233 from the second opening 237b of the upper insulating layer 237 Can be prevented.
  • the upper insulating layer 237 may be formed of a single layer of SiO 2 or Si 3 N 4 , but is not limited thereto, and may include a SiO 2 -TiO 2 mixed layer or an MgF 2 layer.
  • the SiO2-TiO2 mixed layer or the MgF2 layer has excellent waterproof properties, and thus can improve the reliability of the light emitting diode in a high temperature and high humidity environment.
  • the upper insulating layer 237 may have a multilayer structure including a silicon nitride film and a silicon oxide film, or may include a distribution Bragg reflector in which silicon oxide films and titanium oxide films are alternately stacked.
  • the first bump pad 239a is in electrical contact with the first pad metal layer 235a exposed through the first opening 237a of the upper insulating layer 237, and the second bump pad 239b is the second.
  • the second pad metal layer 235b exposed through the opening 237b is in electrical contact.
  • the first bump pad 239a and the second bump pad 239b cover and seal both the first opening 237a and the second opening 237b of the upper insulating layer 237, respectively.
  • the present invention is not limited thereto, and the first bump pad 239a is disposed in the first opening 237a of the upper insulating layer 237, and the second bump pad 239b is the upper insulating layer 237. It may be disposed in the second opening 237b.
  • the second bump pad 239b may be limitedly located in the upper region of the second pad metal layer 235a.
  • the present invention is not limited to this, and a part of the second bump pad 239b may overlap the first pad metal layer 235a.
  • the upper insulating layer 237 may be disposed between the first pad metal layer 235a and the second bump pad 239b to insulate them.
  • the first and second bump pads 239a and 239b may be formed of a metal layer, and may include a plurality of layers.
  • the first and second bump pads 239a and 239b may include Au or Pt.
  • the first solder bump 241a is disposed on the first bump pad 239a, and the second solder bump 241b is disposed on the second bump pad 239b.
  • the first and second solder bumps 241a and 241b may include, for example, AgCuSn.
  • the first and second solder bumps 241a and 241b place solder paste containing solder powder and flux on the first and second bump pads 239a and 239b, respectively, and then flux using a reflow process. It can be formed by removing. Accordingly, the first and second solder bumps 241a and 241b may have the same floor area as the areas of the first bump pads 239a and 239b, respectively.
  • the first and second solder bumps 241a and 241b are relatively thick compared to the first and second bump pads 239a and 239b.
  • the thickness T2 of the first or second solder bumps 241a or 241b may be 10 to 80 times the thickness T1 of the first or second bump pads 239a or 239b.
  • the first and second bump pads 239a and 239b have a thickness of about 1 um
  • the first and second solder bumps 241a and 241b may have a thickness of 10 um to 100 um. .
  • first and second solder bumps 241a and 241b may have inclined side surfaces, and may have a generally trapezoidal cross-sectional shape. As illustrated in FIG. 17, the inclination angles ⁇ of the side surfaces of the first and second solder bumps 241a and 241b with respect to the bottom surfaces may be in a range of about 65 degrees to 75 degrees. When the inclination angle ⁇ is within the above range, solder bumps 241a and 241b can be easily formed, and further, the light emitting diode 1000 can be easily transferred.
  • a gap s1 between the first solder bump 241a and the second solder bump 241b, the first and second solder bumps 241a, 241b, and the substrate 221 The gaps s2 and S3 between the edges of the need to be controlled.
  • the spacing s1 is greater than or equal to twice the thickness of the first and second solder bumps 241a, 241b.
  • the upper limit of the gap s1 is not particularly limited, but may not exceed 10 times in order to secure an area of sufficient solder bumps 241a and 241b.
  • the intervals s2 and s3 may be 1/2 or more of the interval s1. Furthermore, the gaps s2 and s3 may be equal to or greater than the thickness T2 of the first and second solder bumps 241a and 241b. By controlling the gaps s1, s2, s3, the first and second solder bumps 241a, 241b can be easily formed using a screen printing technique, and electrical shorts between the solder bumps can be prevented. .
  • the reflective structures of the conductive oxide layer 228, the dielectric layer 229, and the metal reflective layer 231 are used instead of the conventional ohmic reflective layer. Accordingly, it is possible to prevent the bonding material such as solder from penetrating into the contact region, and to secure the stable ohmic contact resistance, thereby improving the reliability of the light emitting diode. Moreover, by setting the thickness of the dielectric layer 229 to 300 nm or more, high light output and low forward voltage can be achieved.
  • the amount of solder paste used in the mounting process of the light emitting diode can be reduced.
  • the light emitting diode mounting process can be simplified.
  • solder bumps 241a and 241b having a thickness of 10 times or more compared to the first and second bump pads 239a and 239b.
  • 19A to 19F are schematic cross-sectional views for describing a light emitting device manufacturing process according to an embodiment of the present invention.
  • a process of forming solder bumps 241a and 241b using a screen printing technique and mounting on the mounting surface using the solder bumps will be described.
  • a substrate 221 on which bump pads 239a and 239b are formed is prepared.
  • the first conductivity type semiconductor layer 223, the active layer 225, the second conductivity type semiconductor layer 227, and the conductive oxide layer 228 on the substrate 221 as described with reference to FIGS. 15 and 16 ), a dielectric layer 229, a metal reflective layer 231, a lower insulating layer 233, a first pad metal layer 235a, a second pad metal layer 235b) and an upper insulating layer 237 may be formed.
  • the first and second bump pads 239a and 239b may be disposed on the upper insulating layer 237.
  • a plurality of light emitting diode regions are disposed on the substrate 221, and first and second bump pads 239a and 239b may be formed in each region.
  • a mask 210 is disposed on the substrate 221.
  • the mask 210 has openings exposing the bump pads 239a and 239b, and the mask 210 is disposed such that the openings are aligned with the bump pads 239a and 239b.
  • the height of the openings may be about 20um or more, and may be about 300um or less.
  • solder paste 240 fills the openings of the mask 210.
  • the solder paste 240 may be applied using, for example, squeeze printing technology. Accordingly, a solder paste 240 having a thickness approximately corresponding to the height of the opening is disposed on the bump pads.
  • the mask 210 is removed, and the solder face is reflowed through a reflow process. Accordingly, the solder paste is agglomerated to form a solder bump 240a having an inclined side surface and a convex upper surface. In the reflow process, most of the flux in the solder paste can be removed.
  • the gap between the solder pastes 240 needs to be greater than or equal to the thickness of the solder pastes 240. If the gap between the solder pastes 240 is too narrow, the solder pastes 240 may be connected to each other, making it difficult to remove the mask 210.
  • the first and second bump pads 239a and 239b may be mixed with diffusion of solders. Accordingly, the boundary between the first and second bump pads 239a and 239b and the solder bump 240a may not be clear. However, when the first and second bump pads 239a and 239b are formed of a multi-layered metal layer, some may be mixed with solder and some may remain.
  • first and second solder bumps 241a and 241b are formed by removing a portion of the thickness of the solder bumps 240a.
  • the solder bumps 240a may be cut using a cutting process such as, for example, a flying cut technique.
  • solder bumps 240a may be cut by 50% or more. Accordingly, the first and second solder bumps 241a and 241b may be formed to a thickness of 1/2 or less of the height of the opening of the mask 210. When the cutting of the solder bumps 240a is less than 50%, when transferring the light emitting diodes, the adhesion of the solder bumps 241a and 241b is not good, and a process defect is likely to occur.
  • the individual light emitting diodes 1000 are completed by dividing the substrate 221.
  • a process of reducing the thickness by grinding the bottom surface of the substrate 221 before dividing the substrate 221 may be added.
  • the process of reducing the thickness of the substrate 221 may be performed before printing the solder paste.
  • the light emitting diode 1000 is bonded on the submount substrate 251 having connection pads 251a and 251b. Solder bumps 241a and 241b of the light emitting diode 1000 are aligned on the connection pads 251a and 251b, and the light emitting diode 1000 is attached to the submount substrate 251 by a bonding technique using a reflow process. It can be bonded.'
  • solder paste may be previously applied on the connection pads 251a and 251b.
  • the amount of solder paste applied on the connection pads 251a and 251b may be significantly reduced compared to the prior art.
  • connection pads 251a and 251b and the first and second bump pads 241a and 241b are bonded to each other by solders 241a' and 241b' is provided.
  • the light emitting diode 1000 is mounted on the submount substrate 251, a printed circuit board may be used instead of the submount substrate 251, or a package having leads may be used.
  • various types of light emitting devices such as a light emitting diode package or a light emitting module on which the light emitting diode 1000 is mounted may be provided.
  • FIG. 20 is a schematic plan view for explaining the light emitting diode 2000 according to another embodiment of the present invention
  • FIG. 21 is a schematic circuit diagram for explaining the light emitting diode of FIG. 20
  • FIG. 22 is a cut line in FIG. It is a schematic sectional view taken along BB
  • FIG. 23 is a schematic sectional view taken along the cutting line CC of FIG. 20.
  • the light emitting diode according to the present embodiment is substantially similar to the embodiment described with reference to FIG. 15, but a plurality of light emitting cells C1, C2, C3, and C4 on the substrate 221 ) Is arranged.
  • the light emitting cells C1, C2, C3, and C4 may be connected in series between the first bump pad 239a and the second bump pad 239b, as shown in FIG. 21.
  • the first to fourth light emitting cells C1, C2, C3, and C4 are disposed on the substrate 221.
  • the first to fourth light emitting cells C1, C2, C3, and C4 are separated from each other by a separation region exposing the substrate 221.
  • the upper surface of the substrate 221 may be exposed in the region between the light emitting cells.
  • first and second light emitting cells C1 and C2 are disposed below, and the third and fourth light emitting cells C3 and C4 are disposed upward, the first to second 4
  • the light emitting cells C1, C2, C3, and C4 may be arranged in various ways.
  • four light emitting cells are illustrated and described on the substrate 221, the number of light emitting cells is not particularly limited. For example, two light-emitting cells may be disposed on the substrate 221, or seven light-emitting cells may be disposed.
  • Each light emitting cell includes a first conductivity type semiconductor layer 223 and a mesa (M). Since the first conductivity type semiconductor layer 223 and the mesa M are as described above with reference to FIGS. 15 and 16, detailed description of the same items will be omitted to avoid overlap.
  • the mesa M may be located inside the region surrounded by the first conductivity-type semiconductor layer 223, and thus, regions near the edge adjacent to the outer surfaces of the first conductivity-type semiconductor layer 223 may be mesa (M). ) And are exposed outside.
  • each mesa M may include via holes 227a, and the first conductivity type semiconductor layer 223 is exposed in each via hole 227a.
  • a conductive oxide layer 228 is disposed on each mesa M, and the dielectric layers 229 respectively provide a conductive oxide layer 228 and a mesa M on the light emitting cells C1, C2, C3, and C4. Cover.
  • the conductive oxide layer 228 is in ohmic contact with the second conductive semiconductor layer 227.
  • the conductive oxide layer 228 may be disposed over the entire region of the mesa M in the region above the mesa M. However, the conductive oxide layer 228 may be spaced apart from the edge of the mesa (M).
  • the dielectric layer 229 may cover an upper region and a side surface of the mesa (M), and may cover a first conductive semiconductor layer exposed around the mesa (M).
  • the dielectric layer 229 also has openings 229a exposing the conductive oxide layer 228.
  • the dielectric layer 229 is located in the upper region of the first conductivity type semiconductor layer 223, and thus, the dielectric layers 229 on different light emitting cells may be spaced apart from each other.
  • the present invention is not necessarily limited thereto, and dielectric layers on adjacent light emitting cells may be connected to each other.
  • the metal reflective layer 231 is disposed on the dielectric layer 229 and is connected to the conductive oxide layer 228 through openings 229a of the dielectric layer 229.
  • the metal reflective layer 231 is disposed in the upper region of the mesa M of each of the light emitting cells C1, C2, C3, and C4.
  • the lower insulating layer 233 covers the mesas M and the metal reflective layer 231 and the dielectric layer 229.
  • the lower insulating layer 233 also covers the first conductive semiconductor layer 223 and the substrate 221 exposed outside the dielectric layer 229.
  • the lower insulating layer 233 may be formed along the shape of the protrusions on the substrate 221.
  • the edge of the lower insulating layer 233 may be located on the first conductive type semiconductor layer 223 of each light emitting cell, but is not limited thereto, and the first conductive type semiconductor layer 223 It may cover the side of the and may be located on the substrate 221.
  • the lower insulating layer 233 has first openings 233a exposing the first conductivity-type semiconductor layer 223 in the via holes 227a of each mesa M, and further, the first light emitting cell C1 ), the second opening 233b1 exposing the metal reflective layer 231 and the second openings 233b2 exposing the metal reflective layer 231 on the second to third light emitting cells C2, C3, and C4. .
  • the lower insulating layer 233 does not include an opening exposing the first conductive semiconductor layer 223 around the mesa M.
  • the present invention is not limited thereto, and the lower insulating layer 233 may include an opening exposing the first conductive type reaction layer 223 around the mesa.
  • the second opening 233b1 is disposed on the first light emitting cell C1, and the second openings 233b2 expose the metal reflective layer 231 of each light emitting cell near the separation region of the light emitting cells.
  • the second openings 233b2 may have an elongated shape along a separation region, but are not limited thereto, and may have various shapes.
  • the second opening 233b1 is positioned on the first light emitting cell C1 and may be located in the lower region of the second bump pad 239b. However, in another embodiment, the second opening 233b1 may be disposed on the first light emitting cell C1 spaced apart from the second bump pad 239b in the horizontal direction.
  • the lower insulating layer 233 may be formed of a single layer or multiple layers, as described with reference to FIGS. 15 and 16, or may include a distributed Bragg reflector. In addition, the lower insulating layer 233 may further include a capping layer covering the distribution Bragg reflector.
  • first pad metal layer 235a, the second pad metal layer 235b, and the connecting metal layer 235c are disposed on the lower insulating layer 233.
  • the first pad metal layer 235a is disposed on the fourth light emitting cell C4 and ohmic-contacts the first conductive semiconductor layer 223 exposed in the via holes 227a of the mesa M.
  • the first pad metal layer 235a may be spaced apart from the edge of the substrate 221 by placing the first pad metal layer 235a in the upper region of the mesa M. Accordingly, the first pad metal layer 235a is a side surface of the substrate 221 It can be prevented from being damaged by moisture entering from the side.
  • the second pad metal layer 235b is disposed on the first light emitting cell C1 and can be electrically connected to the metal reflective layer 231 through the second opening 233b1. Accordingly, the second pad metal layer 235b is electrically connected to the second conductive type semiconductor layer 227 of the first light emitting cell C1.
  • the second pad metal layer 235b is positioned on the mesa M and is insulated from the first conductivity type semiconductor layer 223. Furthermore, the second pad metal layer 235b may be spaced apart from side surfaces of the mesa M on the first light emitting cell C1. Accordingly, it is possible to prevent the second pad metal layer 235b from being damaged by moisture entering from the side surface of the substrate 221.
  • the connecting metal layers 235c serially connect neighboring light emitting cells to each other.
  • the connecting metal layers 235c may include first conductive semiconductor layers 223 and second conductive semiconductor layers of neighboring light emitting cells through the first opening 233a and the second opening 233b2 of the lower insulating layer 233. (227).
  • one connecting metal layer 235c is electrically connected to the first conductive type semiconductor layer 223 in the first light emitting cell C1, and the metal reflective layer 231 on the second light emitting cell C2. Can be electrically connected to. Accordingly, the first light emitting cell C1 and the second light emitting cell C2 are serially connected to each other through the connecting metal layer 233c.
  • the second light emitting cell C2 and the third light emitting cell C3 may be connected in series through the connecting metal layer 235c, and the third light emitting cell C3 and the fourth light emitting cell C4 connecting metal layer 235c ) Can be connected in series.
  • the connecting metal layers 235c are spaced apart from the first pad metal layer 235a and the second pad metal layer 235b. Furthermore, the connecting metal layers 235c may be formed to have a narrower width than the mesa M, and thus, may be spaced farther than the mesa M from the edge of the substrate 221.
  • the first and second pad metal layers 235a and 235b and the connecting metal layers 235c may be formed together with the same material by the same process.
  • the first and second pad metal layers 235a and 235b and the connecting metal layers 235c may include an ohmic reflective layer such as an Al layer, and the ohmic reflective layer is formed on an adhesive layer such as Ti, Cr or Ni. Can be.
  • a protective layer having a single layer or a composite layer structure such as Ni, Cr, or Au may be formed on the ohmic reflective layer.
  • the first and second pad metal layers 235a and 235b and the connection metal layers 235c may have, for example, a multilayer structure of Cr/Al/Ni/Ti/Ni/Ti/Au/Ti.
  • the upper insulating layer 237 is disposed on the first pad metal layer 235a, the second pad metal layer 235b, and the connecting metal layers 235c, and includes a first opening 237a exposing the first pad metal layer 235a. And a second opening 237b exposing the second pad metal layer 235b.
  • the upper insulating layer 237 may cover the upper surface of the substrate 221 exposed around the light emitting cells 221.
  • the upper insulating layer 237 may cover the edge of the substrate 221 as illustrated, but is not limited thereto, and the edge of the upper insulating layer 237 may be located inside the edge of the substrate 221.
  • the first opening 237a is disposed in the upper region of the first pad metal layer 235a, and thus is spaced from the second opening 233b2 of the connecting metal layer 235c and the lower insulating layer 233.
  • the second opening 237b is also limitedly located on the second pad metal layer 235b and is spaced apart from the connecting metal layer 235c.
  • the first and second pad metal layers 235a and 235b exposed through the first and second openings 237a and 237b of the upper insulating layer 237 have solder bumps 241a on it. 241b) may be used as bump pads on which it is formed.
  • the first and second bump pads 239a and 239b are exposed through the first and second openings 237a and 237b of the upper insulating layer 237
  • the first and second pad metal layers 235a and 235b may be covered, respectively.
  • the first and second bump pads 239a and 239b may be disposed over a plurality of light emitting cells, respectively, and may cover and seal the first and second openings 237a and 237b.
  • the first solder bump 241a and the second solder bump 241b are disposed on the first bump pad 239a and the second bump pad 239b, respectively.
  • the first and second solder bumps 241a and 241b may have bottom surfaces having the same shape as the first bump pad 239a and the second bump pad 239b. Meanwhile, since the thicknesses of the first solder bumps 241a and the second solder bumps 241b, and the distance between them and the distance between them and the edges of the substrate 221 are the same as described with reference to FIGS. 17 and 18. The detailed description is omitted to avoid duplication.
  • 24 and 25 are schematic plan views illustrating light emitting diodes 200a and 200b according to still other embodiments of the present invention.
  • the light emitting diode 200a according to the present embodiment is substantially similar to the light emitting diode described with reference to FIGS. 20 to 23, but differs in the shape of the first and second bump pads 239a and 239b. Thereby, there is a difference in the shape of the first and second solder bumps 241a and 241b.
  • the first and second bump pads 239a and 239b have a generally long rectangular shape, and are disposed over a plurality of light emitting cells, respectively.
  • the first and second bump pads 239a and 239b in the light emitting diode 200a are disposed over a plurality of light emitting cells, respectively, but include a narrow area in the region between the light emitting cells.
  • the first and second solder bumps 241a and 241b cover the first and second bump pads 239a and 239a, and may be formed in the same shape as the first and second bump pads 239a and 239b. Can.
  • the light emitting diode 200b according to the present embodiment is substantially similar to the light emitting diode 2000 described with reference to FIGS. 20 to 23, but the first and second bump pads 239a and 239b The difference is that the dummy bump pads 239c are disposed on the single light emitting cells C4 and C1 and the other light emitting cells C2 and C3, respectively.
  • the dummy bump pads 239c are formed together on the upper insulating layer 237 in the same process as the first and second bump pads 239a and 239b. However, the dummy bump pads 239c are electrically separated from the first to fourth light emitting cells C1, C2, C3, and C4 by the upper insulating layer 237.
  • first and second solder bumps 241a and 241b are disposed on the first and second bump pads 239a and 239b, respectively, and the dummy solder bump 241c is on the dummy bump pad 239c. Can be deployed.
  • the dummy solder bumps 241c may be omitted, thus reducing the amount of solder paste for forming the solder bumps.
  • a light emitting diode including four light emitting cells is described as an example, but the light emitting diode may include more than four light emitting cells.
  • the solder bumps may be arranged to stabilize the mounting process of the light emitting diode.
  • the first solder bump may be disposed over at least two light emitting cells disposed close to one edge of the substrate, and the second solder bump may be disposed over at least two light emitting cells disposed close to the other edge of the substrate. have.
  • a dummy solder bump may be disposed on at least one of the at least two light emitting cells disposed close to one edge of the substrate, and a first solder bump may be disposed on at least one of the other light emitting cells.
  • a dummy solder bump may be disposed on at least one of the at least two bracket cells disposed close to the other edge of the substrate, and a second solder bump may be disposed on at least one of the other light emitting cells.
  • 26 is an exploded perspective view illustrating a lighting device to which a light emitting diode is applied according to an embodiment of the present invention.
  • the lighting device includes a diffusion cover 1010, a light emitting device module 1020, and a body part 1030.
  • the body part 1030 may accommodate the light emitting device module 1020, and the diffusion cover 1010 may be disposed on the body part 1030 to cover the top of the light emitting device module 1020.
  • the body portion 1030 is not limited as long as it accommodates and supports the light emitting element module 1020 so as to supply electrical power to the light emitting element module 1020.
  • the body part 1030 may include a body case 1031, a power supply device 1033, a power case 1035, and a power connection part 1037.
  • the power supply 1033 is accommodated in the power case 1035 and electrically connected to the light emitting device module 1020, and may include at least one IC chip.
  • the IC chip may adjust, convert, or control characteristics of power supplied to the light emitting device module 1020.
  • the power case 1035 may receive and support the power supply 1033, and the power case 1035 to which the power supply 1033 is fixed may be located inside the body case 1031. .
  • the power connection unit 115 is disposed at the bottom of the power case 1035 and can be bound to the power case 1035. Accordingly, the power connection unit 1037 is electrically connected to the power supply device 1033 inside the power case 1035, and may serve as a passage through which external power can be supplied to the power supply device 1033.
  • the light emitting device module 1020 includes a substrate 1023 and a light emitting device 1021 disposed on the substrate 1023.
  • the light emitting device module 1020 may be provided on the body case 1031 to be electrically connected to the power supply 1033.
  • the substrate 1023 is not limited as long as it is a substrate capable of supporting the light emitting element 1021, and may be, for example, a printed circuit board including wiring.
  • the substrate 1023 may have a shape corresponding to a fixed portion of the upper portion of the body case 1031 so that it can be stably fixed to the body case 1031.
  • the light emitting device 1021 may include at least one of light emitting diodes according to the above-described embodiments of the present invention.
  • the diffusion cover 1010 is disposed on the light emitting device 1021, and is fixed to the body case 1031 to cover the light emitting device 1021.
  • the diffusion cover 1010 may have a light-transmitting material, and the directional characteristics of the lighting device may be controlled by adjusting the shape and light transmission of the diffusion cover 1010. Accordingly, the diffusion cover 1010 may be modified in various forms depending on the purpose of use of the lighting device and the aspect of application.
  • FIG. 27 is a cross-sectional view illustrating a display device to which a light emitting diode according to another embodiment of the present invention is applied.
  • the display device of this embodiment includes a display panel 2110, a backlight unit providing light to the display panel 2110, and a panel guide supporting a lower edge of the display panel 2110.
  • the display panel 2110 is not particularly limited, and may be, for example, a liquid crystal display panel including a liquid crystal layer.
  • a gate driving PCB that supplies a driving signal to the gate line may be further positioned on the edge of the display panel 2110.
  • the gate driving PCB is not configured on a separate PCB, but may be formed on a thin film transistor substrate.
  • the backlight unit includes a light source module including at least one substrate and a plurality of light emitting elements 2160. Furthermore, the backlight unit may further include a bottom cover 2180, a reflective sheet 2170, a diffusion plate 2131 and optical sheets 2130.
  • the bottom cover 2180 may be opened upward to accommodate a substrate, a light emitting device 2160, a reflective sheet 2170, a diffusion plate 2131 and optical sheets 2130.
  • the bottom cover 2180 may be combined with a panel guide.
  • the substrate is positioned under the reflective sheet 2170 and may be disposed in a shape surrounded by the reflective sheet 2170.
  • the present invention is not limited thereto, and may be located on the reflective sheet 2170 when the reflective material is coated on the surface.
  • the substrate may be formed in plural, and a plurality of substrates may be disposed in a side by side arrangement, but is not limited thereto, and may be formed as a single substrate.
  • the light emitting device 2160 may include a light emitting diode according to embodiments of the present invention described above.
  • the light emitting elements 2160 may be regularly arranged in a constant pattern on the substrate.
  • a lens 2210 is disposed on each light emitting device 2160 to improve uniformity of light emitted from the plurality of light emitting devices 2160.
  • the diffusion plate 2131 and the optical sheets 2130 are positioned on the light emitting device 2160.
  • the light emitted from the light emitting device 2160 may be supplied to the display panel 2110 in the form of a surface light source through the diffusion plate 2131 and the optical sheets 2130.
  • the light emitting device according to the embodiments of the present invention can be applied to the direct display device as in the present embodiment.
  • FIG. 28 is a cross-sectional view for describing a display device to which a light emitting diode according to another embodiment of the present invention is applied.
  • the display device provided with the backlight unit includes a display panel 3210 on which an image is displayed, and a backlight unit disposed on the rear surface of the display panel 3210 to irradiate light. Furthermore, the display device includes a frame 240 supporting the display panel 3210 and receiving a backlight unit, and covers 3240 and 3280 surrounding the display panel 3210.
  • the display panel 3210 is not particularly limited, and may be, for example, a liquid crystal display panel including a liquid crystal layer.
  • a gate driving PCB that supplies a driving signal to the gate line may be further positioned on the edge of the display panel 3210.
  • the gate driving PCB is not configured on a separate PCB, but may be formed on a thin film transistor substrate.
  • the display panel 3210 is fixed by the covers 3240 and 3280 positioned at the upper and lower portions thereof, and the cover 3280 positioned at the lower portion can be engaged with the backlight unit.
  • the backlight unit that provides light to the display panel 3210 includes a lower cover 3270 in which a portion of an upper surface is opened, a light source module disposed on one side of the inner side of the lower cover 3270, and a point light disposed in parallel with the light source module. And a light guide plate 3250 that converts to surface light.
  • the backlight unit of the present embodiment is disposed on the light guide plate 3250, the optical sheets 3230 for diffusing and condensing light, and disposed under the light guide plate 3250 to transmit light traveling in the downward direction of the light guide plate 3250.
  • a reflective sheet 3260 reflecting in the direction of the display panel 3210 may be further included.
  • the light source module includes a substrate 3220 and a plurality of light emitting elements 3110 spaced apart at regular intervals on one surface of the substrate 3220.
  • the substrate 3220 is not limited as long as it supports the light emitting device 3110 and is electrically connected to the light emitting device 3110, and may be, for example, a printed circuit board.
  • the light emitting device 3110 may include at least one light emitting diode according to embodiments of the present invention described above.
  • Light emitted from the light source module is incident on the light guide plate 3250 and is supplied to the display panel 3210 through the optical sheets 3230. Through the light guide plate 3250 and the optical sheets 3230, the point light source emitted from the light emitting elements 3110 may be transformed into a surface light source.
  • the light emitting device according to the embodiments of the present invention can be applied to the edge type display device as in the present embodiment.
  • 29 is a cross-sectional view illustrating an example in which a light emitting diode according to another embodiment of the present invention is applied to a head lamp.
  • the head lamp includes a lamp body 4070, a substrate 4020, a light emitting element 4010, and a cover lens 4050. Furthermore, the head lamp may further include a heat dissipation unit 4030, a support rack 4060, and a connecting member 4040.
  • the substrate 4020 is fixed by the support rack 4060 and is spaced apart from the lamp body 4070.
  • the substrate 4020 is not limited as long as it is a substrate capable of supporting the light emitting element 4010, and may be, for example, a substrate having a conductive pattern such as a printed circuit board.
  • the light emitting device 4010 is positioned on the substrate 4020 and can be supported and fixed by the substrate 4020.
  • the light emitting device 4010 may be electrically connected to an external power source through a conductive pattern of the substrate 4020.
  • the light emitting device 4010 may include at least one light emitting diode according to embodiments of the present invention described above.
  • the cover lens 4050 is positioned on a path through which light emitted from the light emitting element 4010 moves.
  • the cover lens 4050 may be disposed spaced apart from the light emitting element 4010 by the connecting member 4040, and disposed in a direction to provide light emitted from the light emitting element 4010. Can.
  • the direction and/or color of the light emitted from the head lamp to the outside by the cover lens 4050 may be adjusted.
  • the connecting member 4040 while fixing the cover lens 4050 with the substrate 4020, may be disposed to surround the light emitting element 4010, and may also serve as a light guide providing a light emitting path 4045.
  • connection member 4040 may be formed of a light reflective material or coated with a light reflective material.
  • the heat dissipation unit 4030 may include a heat dissipation fin 4031 and/or a heat dissipation fan 4033, and discharge heat generated when driving the light emitting device 4010 to the outside.
  • the light emitting device can be applied to the same head lamp as the present embodiment, in particular, a head lamp for a vehicle.

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Abstract

일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 및 메사 및 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮으며, 제1 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부 및 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제2 개구부를 갖는 하부 절연층을 포함하고, 활성층은 500nm 이하의 피크 파장을 갖는 광을 생성하고, 하부 절연층은 분포 브래그 반사기를 포함하며, 하부 절연층은 가시 영역의 파장 범위에서 연속적으로 90% 이상의 반사율을 나타내는 고반사 파장 대역을 가지며, 고반사 파장 대역 내에서 활성층에서 생성된 광의 피크 파장을 포함하는 제1 파장 영역에서의 반사율들이 554nm 내지 700nm 범위 내의 제2 파장 영역에서의 반사율들보다 높으며, 제1 파장 영역은 554nm 보다 단파장 영역에 위치한다.

Description

발광 다이오드
본 발명은 발광 다이오드에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 광원용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 다이오드는 대규모 천연색 평판 표시 장치, 신호등, 실내조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.
한편, 분포 브래그 반사기는 굴절률이 서로 다른 절연층들을 적층함으로써 특정 파장 대역에서 높은 반사율을 갖는 반사기이다. 분포 브래그 반사기는 발광 다이오드에서 광을 반사시켜 광 손실을 줄이며, 이에 따라, 발광 다이오드의 광 효율을 향상시킨다.
기판과 같이 평탄한 면 상에 형성되는 분포 브래그 반사기는 균일한 층을 형성할 수 있어 반사기의 신뢰성이 높다. 이에 반해, 메사와 같이 측면을 갖는 구조물 상에 분포 브래그 반사기를 형성할 경우, 분포 브래그 반사기 내에 미세한 크랙이나 핀홀들이 다수 형성될 수 있으며, 이에 따라, 수분 침투에 의해 신뢰성이 나빠질 수 있다.
특히, 분포 브래그 반사기는 적층되는 층수가 증가할수록 반사율이 증가하기 때문에 많은 수의 적층수를 필요로 한다. 또한, 가시 영역의 넓은 파장 대역에서 높은 반사율을 갖도록 하기 위해 분포 브래그 반사기의 두께는 더 증가된다. 분포 브래그 반사기의 두께 증가는 발광 다이오드의 신뢰성을 더 떨어뜨리며, 발광 다이오드 제조 공정을 어렵게 만든다.
한편, 발광 다이오드는 다양한 칩 형태로 제공되고, 발광 다이오드 칩이 패키지, 서브 마운트 또는 인쇄회로보드 등의 실장면에 실장된다. 예를 들어, 플립칩 형태의 발광 다이오드는 범프 패드들을 포함하며, 범프 패드들이 솔더 페이스트를 통해 인쇄회로보드 등의 접속 패드들에 실장된다.
종래 기술에 따른 실장 공정은 일반적으로, 솔더 페이스트를 접속 패드들 상에 도포하고, 발광 다이오드 칩의 범프 패드들을 솔더 페이스트 상에 올로 놓은 후 리플로우 공정을 통해 수행되며, 이에 따라, 솔더에 의해 범프 패드들이 접속 패드들에 본딩된다.
그런데 발광 다이오드 칩을 본딩하기 위해서는 상당한 양의 솔더 페이스트를 접속 패드들 상에 도포할 필요가 있다. 이를 위해, 하나의 접속 패드 상에 솔더 페이스트를 여러 번 도포하는 것이 요구되기도 한다. 따라서, 접속 패드들 상에 도포되는 솔더 페이스트의 양이 증가할수록 발광 다이오드 칩의 실장 공정이 복잡해지며, 공정 불량이 발생할 가능성도 커진다.
한편, 발광 다이오드 칩에 형성된 범프 패드들은 일반적으로 상대적으로 얇은 두께를 갖기 때문에, 발광 다이오드 칩을 핸들링하는데 도움을 주지 못한다. 이에 따라, 발광 다이오드 칩의 광도를 향상시키기 위한 화이트 월을 형성하기 어렵다. 또한, 상대적으로 작은 크기의 발광 다이오드 칩은 핸들링하는 것이 어려워 솔더 페이스트를 이용한 실장 공정이 어렵다.
본 발명이 해결하고자 하는 과제는 상대적으로 높은 반사율을 유지하면서 두께를 감소시킬 수 있는 분포 브래그 반사기를 채택한 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 고습 환경하에서 높은 신뢰성을 갖는 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 솔더를 이용한 본딩 공정을 용이하게 수행할 수 있는 발광 다이오드 칩을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 핸들링이 용이한 발광 다이오드 칩을 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 및 상기 메사 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮으며, 상기 제1 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부 및 상기 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제2 개구부를 갖는 하부 절연층을 포함하고, 상기 활성층은 500nm 이하의 피크 파장을 갖는 광을 생성하고, 상기 하부 절연층은 분포 브래그 반사기를 포함하며, 상기 하부 절연층은 가시 영역의 파장 범위에서 연속적으로 90% 이상의 반사율을 나타내는 고반사 파장 대역을 가지며, 상기 고반사 파장 대역 내에서 상기 활성층에서 생성된 광의 피크 파장을 포함하는 제1 파장 영역에서의 반사율들이 554nm 내지 700nm 범위 내의 제2 파장 영역에서의 반사율들보다 높으며, 상기 제1 파장 영역은 554nm보다 단파장 영역에 위치한다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 및 상기 메사 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮으며, 상기 제1 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부 및 상기 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제2 개구부를 갖는 하부 절연층을 포함하고, 상기 하부 절연층은 분포 브래그 반사기 및 상기 분포 브래그 반사기 상에 배치된 캐핑층을 포함하며, 상기 캐핑층은 SiO2를 포함하는 적어도 2종의 산화물의 혼합층을 포함한다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 상기 메사의 측면 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮는 분포 브래그 반사기; 및 상기 제1 도전형 반도체층 상에서 상기 분포 브래그 반사기를 덮는 보호층을 포함하되, 상기 보호층은 SiO2를 포함하는 적어도 2종의 산화물의 혼합층을 포함한다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드; 상기 제1 범프 패드 상에 배치된 제1 솔더 범프; 및 상기 제2 범프 패드 상에 배치된 제2 솔더 범프를 포함하고, 상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가진다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 배치되며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층; 및 상기 상부 절연층 상에 배치되며, 상기 상부 절연층의 개구부들을 통해 상기 제1 및 제2 도전형 반도체층들에 각각 전기적으로 접속된 제1 솔더 범프 및 제2 솔더 범프를 포함하되, 상기 제1 및 제2 솔더 범프는 각각 10um 내지 100um 범위 내의 두께를 가진다.
본 발명의 또 다른 실시예에 따른 발광 소자는, 접속 패드들을 갖는 실장면; 및 솔더들을 통해 상기 실장면 상에 실장된 발광 다이오드를 포함하되, 상기 발광 다이오드는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드를 포함하고, 상기 솔더들은 상기 접속 패드들과 상기 제1 및 제2 범프 패드들을 본딩하고, 상기 솔더는 상기 제1 범프 패드 및 상기 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가진다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치되며, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 적어도 4개의 발광셀들; 및 상기 발광셀들 상에 배치된 적어도 2개의 솔더 범프들을 포함하되, 상기 적어도 4개의 발광셀들은 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 및 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들을 포함하고, 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공되고, 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공된다.
본 발명의 실시예들에 따르면, 활성층에서 생성된 광에 대해 높은 반사율을 갖도록 하고, 상대적으로 장파장 영역의 가시광에 대해서는 상대적으로 낮은 반사율을 갖도록 함으로써 분포 브래그 반사기의 두께를 감소시킬 수 있으며, 이에 따라, 신뢰성이 높은 발광 다이오드를 제공할 수 있다.
또한, 수분 침투를 방지할 수 있는 방수용 캐핑층을 사용하여 분포 브래그 반사기를 보호함으로써 고온 고습 환경하에서 높은 신뢰성을 갖는 발광 다이오드를 제공할 수 있다.
나아가, 본 발명의 실시예들에 따르면, 발광 다이오드에 상대적으로 두꺼운 솔더 범프를 마련함으로써 본딩 공정을 쉽게 수행할 수 있으며, 발광 다이오드 칩의 핸들링을 용이하게 할 수 있다.
본 발명의 다른 장점 및 효과에 대해서는 상세한 설명을 통해 더 명확하게 될 것이다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 3은 하부 절연층의 일 예를 설명하기 위한 개략적인 단면도이다.
도 4는 도 3의 하부 절연층 내 분포 브래그 반사기의 일 예를 설명하기 위한 개략적인 그래프이다.
도 5는 도 4의 분포 브래그 반사기를 채택한 하부 절연층의 반사율을 설명하기 위한 시뮬레이션 그래프이다.
도 6은 하부 절연층의 또 다른 예를 설명하기 위한 개략적인 단면도이다.
도 7은 도 6의 하부 절연층 내 분포 브래그 반사기의 일 예를 설명하기 위한 개략적인 그래프이다.
도 8은 도 6의 분포 브래그 반사기를 채택한 하부 절연층의 반사율을 설명하기 위한 시뮬레이션 및 실제 측정 그래프이다.
도 9a 및 도 9b는 분포 브래그 반사기와 캐핑층을 설명하기 위한 개략적인 단면도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 12는 도 11의 발광 다이오드를 설명하기 위한 개략적인 회로도이다.
도 13은 도 11의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 14는 도 11의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 15는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 16은 도 15의 절취선 A-A를 따라 취해진 단면도이다.
도 17은 본 발명의 일 실시예에 따른 발광 다이오드의 솔더 범프를 설명하기 위한 개략적인 단면도이다.
도 18은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 19a 내지 도 19f는 본 발명의 일 실시예에 따른 발광 소자 제조 공정을 설명하기 위한 개략적인 단면도들이다.
도 20은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 21은 도 20의 발광 다이오드를 설명하기 위한 개략적인 회로도이다.
도 22는 도 20의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 23은 도 20의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 24는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 단면도이다.
도 25는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 26은 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.
도 27은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 28은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 29는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 및 상기 메사 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮으며, 상기 제1 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부 및 상기 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제2 개구부를 갖는 하부 절연층을 포함하고, 상기 활성층은 500nm 이하의 피크 파장을 갖는 광을 생성하고, 상기 하부 절연층은 분포 브래그 반사기를 포함하며, 상기 하부 절연층은 가시 영역의 파장 범위에서 연속적으로 90% 이상의 반사율을 나타내는 고반사 파장 대역을 가지며, 상기 고반사 파장 대역 내에서 상기 활성층에서 생성된 광의 피크 파장을 포함하는 제1 파장 영역에서의 반사율들이 554nm 내지 700nm 범위 내의 제2 파장 영역에서의 반사율들보다 높으며, 상기 제1 파장 영역은 554nm 보다 단파장 영역에 위치한다.
고반사 파장 대역 내에서 상대적으로 높은 반사율을 갖는 제1 파장 영역을 마련함으로써, 분포 브래그 반사기의 전체 두께를 감소시킬 수 있으며, 이에 따라, 신뢰성을 향상시킬 수 있는 발광 다이오드를 제공할 수 있다.
상기 하부 절연층은 상기 분포 브래그 반사기 상에 배치된 캐핑층을 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 캐핑층은 SiO2를 포함하는 적어도 2종의 ㅅ사산화물의 혼합층을 포함할 수 있다. 여기서, 용어 "혼합층"은 두 종류 이상의 산화물이 서로 혼합된 층을 말한다. 예를 들어, SiO2층 내에 TiO2, SnO2, MgO 또는 ZnO 등의 산화물이 혼합될 수 있다. 일 실시예에서, 상기 캐핑층은 SiO2-TiO2 혼합층을 포함할 수 있다. SiO2-TiO2 혼합층은 SiO2와 TiO2가 서로 혼합된 층을 의미하며, DBR 설계를 고려하여, SiO2-TiO2 혼합층 내에 TiO2가 무질서하게 약 1 내지 5 몰% 혼합될 수 있다. SiO2-TiO2 캐핑층은 방수 특성을 가지며, 따라서, 고온 고습 환경하에서 발광 다이오드의 신뢰성을 향상시킬 수 있다.
일 실시예에서, 상기 캐핑층은 상기 분포 브래그 반사기의 상면을 덮고 측면을 노출시킬 수 있다. 다른 실시예에서, 상기 캐핑층은 상기 분포 브래그 반사기의 상면 및 측면을 덮을 수 있다.
한편, 상기 하부 절연층은 420 내지 480nm의 파장 범위에서 98% 이상의 반사율을 가질 수 있으며, 554 내지 700nm의 파장 범위에서 90% 이상의 반사율을 가질 수 있다.
일 실시예에서, 상기 제1 파장 영역은 420 내지 480nm 범위 내일 수 있으며, 상기 제1 파장 영역에서의 반사율들은 500 내지 700nm 범위 내의 파장들에서의 반사율들보다 높을 수 있다.
상기 발광 다이오드는, 상기 메사 상에 배치되고 상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층; 및 상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층을 더 포함할 수 있으며, 상기 하부 절연층은 상기 금속 반사층 상에 배치되며, 상기 제1 개구부는 상기 제1 도전형 반도체층을 노출시키고, 상기 제2 개구부는 상기 금속 반사층을 노출시킬 수 있다.
나아가, 상기 발광 다이오드는, 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함할 수 있다.
또한, 상기 발광 다이오드는, 상기 제1 패드 금속층 및 상기 제2 패드 금속층을 덮되, 상기 제1 패드 금속층을 노출시키는 제1 개구부 및 상기 제2 패드 금속층을 노출시키는 제2 개구부를 포함하는 상부 절연층을 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 상부 절연층은 SiO2-TiO2 혼합층을 포함할 수 있다.
또한, 상기 상부 절연층은 상기 하부 절연층의 측면을 덮을 수 있다.
상기 발광 다이오드는, 제1 범프 패드; 및 제2 범프 패드를 더 포함할 수 있으며, 상기 제1 범프 패드 및 제2 범프 패드는 각각 상기 상부 절연층의 제1 개구부 및 제2 개구부를 통해 상기 제1 패드 금속층 및 상기 제2 패드 금속층에 전기적으로 접속할 수 있다.
몇몇 실시예들에 있어서, 상기 발광 다이오드는, 기판; 및 상기 기판 상에 배치된 복수의 발광셀들을 더 포함할 수 있으며, 상기 발광셀들은 각각 상기 제1 도전형 반도체층 및 메사를 포함하고, 상기 하부 절연층은 상기 복수의 발광셀들을 덮되, 각 발광셀의 제1 도전형 반도체층 및 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부들 및 제2 개구부들을 가질 수 있다.
또한, 상기 하부 절연층은 상기 발광셀들 사이에 노출된 기판을 덮을 수 있다.
상기 발광 다이오드는 또한, 각 발광셀의 메사 상에 배치되어 상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층; 각 발광셀 상의 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층; 및 각 발광셀 상의 상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층을 더 포함할 수 있으며, 상기 하부 절연층은 상기 금속 반사층들 상에 배치되며, 상기 제1 개구부들은 상기 제1 도전형 반도체층들을 노출시키고, 상기 제2 개구부들은 상기 금속 반사층들을 노출시킬 수 있다.
한편, 상기 유전층들은 서로 이격될 수 있으며, 각각의 유전층은 각 발광셀의 제1 도전형 반도체층의 상부 영역 내에 위치할 수 있다.
나아가, 상기 발광 다이오드는, 상기 발광셀들 중 어느 하나의 발광셀 상에 배치되어 상기 제1 개구부를 통해 제1 도전형 반도체층에 접속하는 제1 패드 금속층; 상기 발광셀들 중 또 다른 하나의 발광셀 상에 배치되어 상기 제2 개구부를 통해 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층; 및 이웃하는 발광셀들을 전기적으로 연결하는 연결 금속층을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 및 상기 메사 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮으며, 상기 제1 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부 및 상기 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제2 개구부를 갖는 하부 절연층을 포함하고, 상기 하부 절연층은 분포 브래그 반사기 및 상기 분포 브래그 반사기 상에 배치된 캐핑층을 포함하며, 상기 캐핑층은 적어도 2종의 산화물의 혼합층을 포함한다.
일 실시예에 있어서, 상기 혼합층은 SiO2-TiO2 혼합층일 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 상기 메사의 측면 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮는 분포 브래그 반사기; 및 상기 제1 도전형 반도체층 상에서 상기 분포 브래그 반사기를 덮는 보호층을 포함하되, 상기 보호층은 적어도 2종의 산화물의 혼합층을 포함한다.
일 실시예에 있어서, 상기 혼합층은 SiO2-TiO2 혼합층일 수 있다.
상기 보호층은 상기 분포 브래그 반사기의 상면 전체를 덮을 수 있다. 예를 들어, 상기 보호층은 캐핑층일 수 있다.
몇몇 실시예들에 있어서, 상기 보호층은 상기 분포 브래그 반사기의 상면 일부와 측면을 덮을 수 있다. 예를 들어, 상기 보호층은 상부 절연층일 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드; 상기 제1 범프 패드 상에 배치된 제1 솔더 범프; 및 상기 제2 범프 패드 상에 배치된 제2 솔더 범프를 포함하고, 상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가질 수 있다.
나아가, 상기 제1 솔더 범프 및 제2 솔더 범프는 경사진 측면을 갖되, 상기 경사진 측면의 경사각은 바닥면에 대해 65도 내지 75도 범위 내일 수 있다.
한편, 상기 제1 솔더 범프와 제2 솔더 범프 사이의 간격은 상기 제1 솔더 범프 또는 상기 제2 솔더 범프의 두께의 2배 이상 10배 이하일 수 있다.
나아가, 상기 발광 다이오드는 상기 제1 도전형 반도체층 아래에 배치된 기판을 더 포함할 수 있으며, 상기 제1 솔더 범프 또는 상기 제2 솔더 범프와 상기 기판 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프의 두께와 같거나 그보다 클 수 있다.
상기 발광 다이오드는, 상기 제2 도전형 반도체층 상에 배치된 상부 절연층을 더 포함할 수 있으며, 상기 상부 절연층은 전기적 접속을 허용하기 위한 개구부들을 가지고, 상기 제1 및 제2 범프 패드들은 상기 상부 절연층 상에 배치되되, 상기 개구부들을 통해 제1 및 제2 도전형 반도체층들에 전기적으로 접속될 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 솔더 범프들은 각각 상기 제1 및 제2 범프 패드들의 상면 전체를 덮을 수 있다.
상기 제1 범프 패드와 상기 제2 범프 패드 사이의 간격은 상기 제1 솔더 범프 또는 상기 제2 솔더 범프 두께의 2배 이상 10배 이하일 수 있다.
상기 발광 다이오드는, 상기 제1 도전형 반도체층 아래에 배치된 기판을 더 포함할 수 있으며, 상기 제1 범프 패드 또는 상기 제2 범프 패드와 상기 기판의 가장자리 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프의 두께와 같거나 그보다 클 수 있다.
상기 발광 다이오드는, 상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층; 상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층; 상기 금속 반사층 상에 배치되며, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부 및 상기 금속 반사층을 노출시키는 제2 개구부를 포함하는 하부 절연층; 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함할 수 있으며, 상기 상부 절연층의 개구부들은 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시킬 수 있다.
몇몇 실시예들에 있어서, 상기 발광 다이오드는, 기판; 및 상기 기판 상에 배치된 복수의 발광셀들을 더 포함할 수 있으며, 상기 발광셀들 각각은 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 상기 제1 범프 패드는 상기 복수의 발광셀들 중 하나의 발광셀의 제1 도전형 반도체층에 전기적으로 접속되고, 상기 제2 범프 패드는 상기 복수의 발광셀들 중 다른 하나의 발광셀의 제2 도전형 반도체층에 전기적으로 접속될 수 있다.
일 실시예에 있어서, 상기 발광 다이오드는 상기 복수의 발광셀들 중 또 다른 발광셀 상에 배치된 더미 범프 패드를 더 포함할 수 있으며, 상기 더미 범프 패드는 상기 발광셀들로부터 전기적으로 이격될 수 있다.
다른 실시예에 있어서, 상기 제1 범프 패드 및 제2 범프 패드는 각각 적어도 2개의 발광셀들에 걸쳐 배치될 수 있다.
나아가, 상기 제1 및 제2 범프 패드는 발광셀들 사이의 영역에서 폭이 좁은 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 배치되며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층; 및 상기 상부 절연층 상에 배치되며, 상기 상부 절연층의 개구부들을 통해 상기 제1 및 제2 도전형 반도체층들에 각각 전기적으로 접속된 제1 솔더 범프 및 제2 솔더 범프를 포함하되, 상기 제1 및 제2 솔더 범프는 각각 10um 내지 100um 범위 내의 두께를 가질 수 있다.
또한, 상기 제1 솔더 범프 및 제2 솔더 범프는 경사진 측면을 갖되, 상기 경사진 측면의 경사각은 바닥면에 대해 65도 내지 75도 범위 내일 수 있다.
나아가, 상기 제1 솔더 범프와 제2 솔더 범프 사이의 간격은 상기 제1 솔더 범프 또는 제2 솔더 범프 두께의 2배 이상 10배 이하일 수 있다.
상기 제1 솔더 범프 또는 상기 제2 솔더 범프와 상기 기판 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프 사이의 간격의 1/2 이상일 수 있다.
본 발명의 또 다른 실시예에 따른 발광 소자는, 접속 패드들을 갖는 실장면; 및 솔더들을 통해 상기 실장면 상에 실장된 발광 다이오드를 포함하되, 상기 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 상기 활성층 상에 배치된 제2 도전형 반도체층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드를 포함하고, 상기 솔더들은 상기 접속 패드들과 상기 제1 및 제2 범프 패드들을 본딩하고, 상기 솔더는 상기 제1 범프 패드 및 상기 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가진다.
또한, 상기 발광 다이오드는 상기 제2 도전형 반도체층과 상기 제1 및 제2 범프 패드 사이에 위치하며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층을 더 포함할 수 있다.
나아가, 상기 발광 다이오드는, 상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층; 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층; 상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층; 상기 금속 반사층 상에 배치되며, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부 및 상기 금속 반사층을 노출시키는 제2 개구부를 포함하는 하부 절연층; 및 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하고, 상기 상부 절연층의 개구부들은 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시킬 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판; 상기 기판 상에 배치되며, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 적어도 4개의 발광셀들; 및 상기 발광셀들 상에 배치된 적어도 2개의 솔더 범프들을 포함하되, 상기 적어도 4개의 발광셀들은 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 및 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들을 포함하고, 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공되고, 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공된다.
솔더 범프들은 발광 다이오드를 안정하게 실장할 수 있도록 대칭 구조로 배치될 수 있다.
한편, 상기 적어도 2개의 솔더 범프들은, 하나의 발광셀에 전기적으로 접속된 제1 솔더 범프; 및 다른 하나의 발광셀에 전기적으로 접속된 제2 솔더 범프를 포함할 수 있다.
나아가, 상기 발광 다이오드는 상기 제1 솔더 범프와 발광셀 사이에 위치하는 제1 범프 패드; 및 상기 제2 솔더 범프와 발광셀 사이에 위치하는 제2 범프 패드를 더 포함할 수 있으며, 상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가질 수 있다.
이하 도면을 참조하여 본 발명의 실시예들에 대해 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 상기 발광 다이오드는 기판(21), 제1 도전형 반도체층(23), 활성층(25), 제2 도전형 반도체층(27), 도전성 산화물층(28), 유전층(29), 금속 반사층(31), 하부 절연층(33), 제1 패드 금속층(35a), 제2 패드 금속층(35b)) 및 상부 절연층(37)을 포함한다. 나아가, 상기 발광 다이오드는 제1 범프 패드(39a) 및 제2 범프 패드(39b)를 더 포함할 수 있다.
상기 기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않는다. 기판(21)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판 등 다양할 수 있으며, 패터닝된 사파이어 기판일 수 있다. 기판(21)은 평면도(a)에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(21)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.
제1 도전형 반도체층(23)은 기판(21) 상에 배치된다. 제1 도전형 반도체층(23)은 기판(21) 상에서 성장된 층으로, 질화갈륨계 반도체층일 수 있다. 제1 도전형 반도체층(23)은 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층일 수 있다.
본 실시예에 있어서, 제1 도전형 반도체층(23)의 가장자리는 기판(21)의 가장자리와 나란하다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 도전형 반도체층(23)이 기판(21)의 가장자리로 둘러싸인 영역 내측에 위치할 수도 있다. 이 경우, 기판(21)의 상부면 중 일부 영역이 제1 도전형 반도체층(23)의 둘레를 따라 노출될 수 있다.
제1 도전형 반도체층(23) 상에 메사(M)가 배치된다. 메사(M)는 제1 도전형 반도체층(23)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(23)의 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출될 수 있다.
메사(M)는 제2 도전형 반도체층(27)과 활성층(25)을 포함한다. 상기 활성층(25)은 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 개재된다. 활성층(25)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(25) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다. 본 실시예에 있어서, 활성층(25)은 특히 500nm 이하의 자외선 또는 청색광을 생성할 수 있으며, 나아가 400 내지 470nm 범위 내의 가시광을 생성할 수 있다.
한편, 제2 도전형 반도체층(27)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층일 수 있다. 제2 도전형 반도체층(27)의 p형 불순물의 농도는 예컨대 8x10 18~4x10 21/cm 3 범위를 가질 수 있다. 특히, 제2 도전형 반도체층(27) 내의 p형 불순물 농도는 상기 범위 내에서 두께를 따라 변하는 농도 프로파일을 가질 수 있다.
한편, 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 공지의 방법을 이용하여 챔버 내에서 기판(21) 상에 성장되어 형성될 수 있다.
한편, 상기 메사(M)에, 도 1에 도시된 바와 같이, 내부로 침투하는 만입부(30)가 형성될 수 있으며, 만입부(30)에 의해 제1 도전형 반도체층(23)의 상면이 노출될 수 있다. 만입부(30)는 메사(M)의 일측 가장자리로부터 그것에 대향하는 타측 가장자리를 향해 메사(M) 내부로 길게 형성될 수 있다. 만입부(30)의 길이는 특별히 한정되지 않으며, 메사(M) 길이의 1/2 또는 그보다 길 수도 있다. 또한, 도 1에 두 개의 만입부(30)가 도시되어 있으나, 만입부(30)의 개수는 1개일 수도 있고 세 개 이상일 수도 있다. 만입부(30)의 개수가 증가할수록 후술하는 제1 패드 금속층(35a)의 내부 접촉부(35a2)의 개수가 증가하여 전류 분산 성능이 개선된다.
한편, 만입부(30)는 끝 단부에서 폭이 넓어지면서 라운드 형상을 가진다. 만입부(30)의 끝 단부 형상을 이와 같이 함으로써 하부 절연층(33)을 유사한 형상으로 패터닝할 수 있다. 특히, 하부 절연층(33)이 분포 브래그 반사기를 포함하는 경우, 도 1과 같이 끝 단부에서 폭이 넓어지지 않으면 분포 브래그 반사기의 측벽에 심한 이중 단차가 형성되고, 측벽의 경사각이 커지기 때문에 제1 패드 금속층(35a)에 깨짐이 발생하기 쉽다. 따라서, 만입부(30)의 끝 단부 형상 및 하부 절연층(33)의 제1 개구부(33a2)의 끝 단부 형상을 본 실시예와 같이 함으로써 하부 절연층(33)의 가장자리가 완만한 경사각을 갖도록 형성할 수 있어 발광 다이오드의 수율을 개선할 수 있다.
본 실시예에 있어서, 메사(M)에 만입부(30)가 형성된 것을 도시 및 설명하지만, 메사(M)는 만입부(30) 대신에 제2 도전형 반도체층(27) 및 활성층(25)을 관통하는 적어도 하나의 비아홀을 가질 수도 있다.
한편, 도전성 산화물층(28)은 메사(M) 상부에 배치되어 제2 도전형 반도체층(27)에 콘택한다. 도전성 산화물층(28)은 메사(M) 상부 영역에서 메사(M)의 거의 전 영역에 걸쳐 배치될 수 있다. 예를 들어, 도전성 산화물층(28)은 메사(M) 상부 영역의 80% 이상, 나아가 90% 이상을 덮을 수 있다.
도전성 산화물층(28)은 활성층(25)에 생성된 광을 투과하는 산화물층으로 형성된다. 도전성 산화물층(28)은 예컨대, ITO(인디움주석산화물) 또는 ZnO 등으로 형성될 수 있다. 도전성 산화물층(28)은 제2 도전형 반도체층(27)에 오믹 콘택하기에 충분한 두께로 형성되며, 예를 들어 3nm 내지 50nm 두께 범위 내에서, 구체적으로는, 6nm 내지 30nm의 두께 범위 내에서 형성될 수 있다. 도전성 산화물층(28)의 두께가 너무 얇으면 충분한 오믹 특성을 제공하지 못해 순방향 전압이 증가한다. 또한, 도전성 산화물층(28)의 두께가 너무 두꺼우면 광 흡수에 의한 손실이 발생해 발광 효율을 떨어뜨린다.
한편, 유전층(29)은 도전성 산화물층(28)을 덮는다. 나아가, 유전층(29)은 제2 도전형 반도체층(27) 및 활성층(25)의 측면을 덮을 수 있다. 유전층(29)의 가장자리는 하부 절연층(33)으로 덮일 수 있다. 따라서, 유전층(29)의 가장자리는 하부 절연층(33)의 가장자리에 비해 기판(21)의 가장자리로부터 더 멀리 위치한다. 이에 따라, 후술하듯이, 하부 절연층(33)의 일부는 메사(M) 주위에서 제1 도전형 반도체층(23)에 접할 수 있다. 더욱이, 유전층(29)은 제2 도전형 반도체층(27)의 상부 영역 내에 한정될 수 있으며, 하부 절연층(33)이 제2 도전형 반도체층(27) 및 활성층(25)의 측면에 접할 수도 있다.
유전층(29)은 도전성 산화물층(28)을 노출시키는 개구부들(29a)을 가진다. 복수의 개구부들(29a)이 도전성 산화물층(28) 상부에 배치될 수 있다. 개구부들(29a)은 금속 반사층(31)이 도전성 산화물층(28)에 접속할 수 있도록 접속 통로로 사용된다. 유전층(29)은 또한, 메사(M) 주위에서 제1 도전형 반도체층(23)을 노출시키며 만입부(30) 내에서 제1 도전형 반도체층(23)을 노출시킨다.
유전층(29)은 제2 도전형 반도체층(27) 및 도전성 산화물층(28)보다 낮은 굴절률을 가지는 절연 물질로 형성된다. 유전층(29)은 예컨대 SiO 2로 형성될 수 있다.
유전층(29)의 두께는 200nm 내지 1000nm 범위 내의 두께를 가질 수 있으며, 구체적으로 300nm 내지 800nm 범위 내의 두께를 가질 수 있다. 유전층(29)의 두께가 200nm 미만일 경우, 순방향 전압이 높고 광 출력이 낮아 좋지 않다. 한편, 유전층(29) 두께가 400nm를 초과하면 광 출력이 포화되며, 순방향 전압이 다시 증가하는 경향을 보인다. 따라서, 유전층(29)의 두께는 1000nm를 초과하지 않는 것이 유리하고, 특히 800nm 이하일 수 있다.
한편, 금속 반사층(31)은 유전층(29) 상에 배치되어 개구부들(29a)을 통해 오믹 콘택층(28)에 접속한다. 금속 반사층(31)은 반사성 금속을 포함하며, 예컨대 Ag 또는 Ni/Ag를 포함할 수 있다. 나아가, 금속 반사층(32)은 반사 금속 물질층을 보호하기 위한 장벽층, 예컨대 Ni을 포함할 수 있으며, 또한, 금속층의 산화 방지를 위해 Au층을 포함할 수 있다. 나아가, Au층의 접착력을 향상시키기 위해, Au층 하부에 Ti층을 포함할 수도 있다. 금속 반사층(31)은 유전층(29)의 상면에 접하며, 따라서, 상기 유전층(29)의 두께는 도전성 산화물층(28)과 금속 반사층(31) 사이의 이격거리와 같다.
도전성 산화물층(28)으로 오믹 콘택을 형성하고, 유전층(29) 상에 금속 반사층(31)을 배치함으로써 솔더 등에 의해 오믹 저항이 높아지는 것을 방지할 수 있다. 나아가, 도전성 산화물층(28), 유전층(29) 및 금속 반사층(31)을 제2 도전형 반도체층(27) 상에 배치함으로써 광의 반사율을 향상시킬 수 있어 발광 효율을 개선할 수 있다.
하부 절연층(33)은 메사(M) 및 금속 반사층(31)을 덮는다. 하부 절연층(33)은 또한 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 덮을 수 있으며, 메사(M) 내부의 만입부(30) 내에서 제1 도전형 반도체층(23)을 덮을 수 있다. 하부 절연층(33)은 특히 메사(M)의 측면을 덮는다. 하부 절연층(33)은 또한 유전층(29)을 덮을 수 있다.
한편, 하부 절연층(33)은 제1 도전형 반도체층을 노출시키는 제1 개구부(33a1, 33a2) 및 금속 반사층(31)을 노출시키는 제2 개구부(33b)를 가진다. 제1 개구부(33a1)는 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 노출시키며, 제1 개구부(33a2)는 상기 만입부(30) 내에서 제1 도전형 반도체층(23)을 노출시킨다. 만입부(30) 대신에 비아홀이 형성된 경우, 제1 개구부(33a2)는 비아홀 내에서 제1 도전형 반도체층(23)을 노출시킨다.
도 1에 도시한 바와 같이, 상기 제1 개구부(33a1)와 제1 개구부(33a2)는 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 개구부들(33a1, 33a2)은 서로 이격될 수도 있다.
본 실시예에서, 하부 절연층(33)의 제1 개구부(33a1)는 제1 도전형 반도체층(23)의 가장자리를 포함하여 그 주변 영역을 모두 노출하도록 형성된다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 하부 절연층(33)의 제1 개구부(33a1)가 메사(M)의 둘레를 따라 띠 형상으로 형성될 수도 있다. 이 경우, 제1 도전형 반도체층(23)의 가장자리는 하부 절연층(33)으로 덮이거나 하부 절연층(33)의 가장자리와 나란할 수 있다.
제2 개구부(33b)는 금속 반사층(31)을 노출시킨다. 복수의 제2 개구부들(33b)이 형성될 수 있으며, 이들 제2 개구부들(33b)은 상기 만입부(30)에 대향하여 기판(21)의 일측 가장자리 근처에 배치될 수 있다. 제2 개구부들(33b)의 위치에 대해서는 뒤에서 다시 설명된다.
한편, 하부 절연층(33)은 분포 브래그 반사기를 포함한다. 분포 브래그 반사기는 굴절률이 서로 다른 절연층들을 적층하여 형성될 수 있다. 예를 들어, 분포 브래그 반사기는 실리콘질화막과 실리콘산화막을 교대로 반복 적층하여 형성될 수 있다. 하부 절연층(33)은 또한 캐핑층을 포함할 수 있다. 캐핑층은 분포 브래그 반사기의 상면을 덮어 분포 브래그 반사기를 보호하는 보호층으로 기능할 수 있다. 또한, 캐핑층은 분포 브래그 반사기 상에 배치되는 패드 금속층들(35a, 35b)의 접착력을 향상시킨다. 하부 절연층(33)의 구체적인 구조에 대해서는 도 3 내지 8을 참조하여 뒤에서 다시 설명한다.
한편, 제1 패드 금속층(35a)은 상기 하부 절연층(33) 상에 배치되며, 하부 절연층(33)에 의해 메사(M) 및 금속 반사층(31)으로부터 절연된다. 제1 패드 금속층(35a)은 하부 절연층(33)의 제1 개구부들(33a1, 33a2)을 통해 제1 도전형 반도체층(23)에 접촉한다. 제1 패드 금속층(35a)은 메사(M) 둘레를 따라 제1 도전형 반도체층(23)에 접촉하는 외부 접촉부(35a1) 및 상기 만입부(30) 또는 비아홀 내에서 제1 도전형 반도체층(23)에 접촉하는 내부 접촉부(35a2)를 포함할 수 있다. 외부 접촉부(35a1)는 메사(M) 둘레를 따라 기판(21)의 가장자리 근처에서 제1 도전형 반도체층(23)에 접촉하며, 내부 접촉부(35a2)는 외부 접촉부(35a1)로 둘러싸인 영역 내부에서 제1 도전형 반도체층(23)에 접촉한다. 외부 접촉부(35a1)와 내부 접촉부(35a2)는 서로 연결될 수도 있으나, 이에 한정되지 않으며, 서로 이격될 수도 있다. 또한, 외부 접촉부(35a1)는 메사(M) 둘레를 따라 연속적으로 제1 도전형 반도체층(23)에 접촉할 수 있으나, 이에 한정되는 것은 아니며, 복수의 외부 접촉부들(35a1)이 서로 이격되어 배치될 수도 있다.
한편, 제2 패드 금속층(35b)은 하부 절연층(33) 상에서 메사(M) 상부 영역에 배치되며, 하부 절연층(33)의 제2 개구부(33b)를 통해 금속 반사층(31)에 전기적으로 접속된다. 제2 패드 금속층(35b)은 제1 패드 금속층(35a)으로 둘러싸일 수 있으며, 이들 사이에 경계 영역(35ab)이 형성될 수 있다. 경계 영역(35ab)에 하부 절연층(33)이 노출되며, 이 경계 영역(35ab)은 후술하는 상부 절연층(37)으로 덮인다.
제1 패드 금속층(35a)과 제2 패드 금속층(35b)은 동일 공정에서 동일 재료로 함께 형성될 수 있다. 제1 및 제2 패드 금속층(35a, 35b)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1 및 제2 패드 금속층(35a, 35b)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
상부 절연층(37)은 제1 및 제2 패드 금속층(35a, 35b)을 덮는다. 또한, 상부 절연층(37)은 메사(M) 둘레를 따라 제1 도전형 반도체층(23)을 덮을 수 있다. 본 실시예에서, 상부 절연층(37)은 기판(21)의 가장자리를 따라 제1 도전형 반도체층(23)을 노출시킬 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 상부 절연층(37)이 제1 도전형 반도체층(23)을 모두 덮을 수도 있으며, 기판(21)의 가장자리와 나란할 수도 있다.
한편, 상부 절연층(37)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)를 가진다. 제1 개구부(37a) 및 제2 개구부(37b)는 메사(M) 상부 영역에 배치될 수 있으며, 서로 대향하도록 배치될 수 있다. 특히, 제1 개구부(37a) 및 제2 개구부(37b)는 메사(M)의 양측 가장자리에 근접하여 배치될 수 있다.
상부 절연층(37)은 SiO 2 또는 Si 3N 4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니며, SiO2-TiO2 혼합층 또는 MgF2층을 포함할 수도 있다. SiO2-TiO2 혼합층이나 MgF2층은 방수 특성이 우수하여 발광 다이오드의 고온 고습 환경에서의 신뢰성을 향상시킬 수 있다. 또한, 상부 절연층(37)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, 실리콘산화막과 타이타늄산화막을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다.
한편, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 통해 노출된 제1 패드 금속층(35a)에 전기적으로 접촉하고, 제2 범프 패드(39b)는 제2 개구부(37b)를 통해 노출된 제2 패드 금속층(35b)에 전기적으로 접촉한다. 도 1에 도시한 바와 같이, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a) 내에 배치되고, 제2 범프 패드(39b)는 상부 절연층(37)의 제2 개구부(37b) 내에 배치될 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제1 범프 패드(39a) 및 제2 범프 패드(39b)가 각각 제1 개구부(37a) 및 제2 개구부(37b)를 모두 덮어 밀봉할 수도 있다. 또한, 상기 제2 범프 패드(39b)는 하부 절연층(33)의 제2 개구부(33b)의 상부 영역을 덮을 수 있다. 제2 범프 패드(39b)는 하부 절연층(33)의 제2 개구부(33b)들 모두를 덮을 수 있으나 이에 한정되는 것은 아니며, 개구부들(33b) 중 일부는 제2 범프 패드(39b)의 외부에 위치할 수도 있다.
또한, 도 1에 도시한 바와 같이, 제2 범프 패드(39b)는 제2 패드 금속층(35a)의 상부 영역 내에 한정되어 위치할 수도 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제2 범프 패드(39b)의 일부가 제1 패드 금속층(35a)과 중첩할 수도 있다. 다만, 상부 절연층(37)이 제1 패드 금속층(35a)과 제2 범프 패드(39b) 사이에 배치되어 이들을 절연시킬 수 있다.
본 발명의 실시예에 따르면, 종래의 오믹 반사층 대신에 도전성 산화물층(28), 유전층(29) 및 금속 반사층(31)의 반사 구조가 사용된다. 이에 따라, 솔더 등의 본딩재가 콘택 영역으로 침투하는 것을 차단할 수 있으며, 안정한 오믹 콘택 저항을 확보하여 발광 다이오드의 신뢰성을 향상시킬 수 있다. 더욱이, 유전층(29)의 두께를 300nm 이상으로 함으로써 높은 광 출력 및 낮은 순방향 전압을 달성할 수 있다.
도 3은 하부 절연층(33)의 일 예를 설명하기 위한 개략적인 단면도이고, 도 4는 도 3의 하부 절연층 내 분포 브래그 반사기의 일 예를 설명하기 위한 개략적인 그래프이며, 도 5는 도 4의 분포 브래그 반사기를 채택한 하부 절연층의 반사율을 설명하기 위한 시뮬레이션 그래프이다.
우선, 도 3을 참조하면, 하부 절연층(33)은 제1 굴절률을 갖는 제1 절연층(33a)과 제2 굴절률을 갖는 제2 절연층(33b)의 복수 쌍을 포함하는 분포 브래그 반사기(133a)와 캐핑층(33c)을 포함할 수 있다.
제1 절연층(33a)은 제2 절연층(33b)에 비해 낮은 굴절률을 가질 수 있으며, 예를 들어, 실리콘 산화막(굴절률: 약 1.47)으로 형성될 수 있다. 제2 절연층(33b)은 예를 들어, 티타늄 산화막(굴절률: 약 2.39)으로 형성될 수 있다.
제1 절연층(33a)과 제2 절연층(33b)은, 도 4에 도시한 바와 같이, 예를 들어 12쌍 형성될 수 있고, 분포 브래그 반사기 내의 제1 절연층들(33a)은 서로 두께가 다르며, 제2 절연층들(33b)도 서로 두께가 다를 수 있다.
특히, 제1 절연층들(33a)과 제2 절연층들(33b)의 두께를 조절함으로써 분포 브래그 반사기의 전체 두께를 감소시키면서도 상대적으로 광 효율이 높은 발광 다이오드를 제공할 수 있다.
예를 들어, 제1 절연층들(33a)과 제2 절연층들(33b)은 활성층(25)에서 생성된 광의 피크 파장을 포함하는 제1 파장 영역에서 상대적으로 높은 반사율을 나타내며, 제1 파장 영역보다 장파장의 영역에서 상대적으로 낮은 반사율을 나타내도록 형성될 수 있다. 도 4는 제1 절연층들(33a)과 제2 절연층들(33b)의 층 순서에 따른 광학 두께의 일 예를 보여준다. 여기서, 중심 파장(λ)은 가시 영역을 고려하여 554nm로 하였다.
도 4에 도시되듯이, 제1 절연층들(33a)과 제2 절연층들(33b)의 광학 두께는 서로 다르며, 특히, 분포 브래그 반사기의 하부 영역에 위치하는 층들(예컨대 1~10번째 층들)은 상부 영역에 위치하는 층들(예컨대 11~24번째 층들)에 비해 두께 편차가 크다. 예를 들어, 하부 영역에 위치하는 층들은 0.3λ 이상의 광학 두께를 갖는 층들 및 0.25λ 이하의 광학 두께를 갖는 층들을 포함한다. 이에 반해, 상부 영역에 위치하는 층들은 대체로 0.25λ 이하의 두께를 갖는다.
또한, 본 실시예에서, 0.25λ 이하의 광학 두께를 갖는 층들이 그 이상의 광학 두께를 갖는 층들에 비해 더 많을 수 있다. 이에 따라, 분포 브래그 반사기의 스탑 밴드 내에서 반사율이 서로 다른 파장 대역들을 형성할 수 있으며, 상대적으로 단파장 영역에서 더 높은 반사율을 갖도록 할 수 있다.
한편, 캐핑층(33c)은 제1 절연층(33a)과 동일한 재료, 예를 들어 SiO2층으로 형성될 수 있다. 그러나 캐핑층(33c)에 SiO2에 한정되는 것은 아니다. 캐핑층(33c)은 SiO2를 포함하는 적어도 2종의 산화물의 혼합층일 수 있다. 혼합층의 예로는, SiO2-TiO2, SiO2-SnO2 또는 SiO2-ZnO 등을 들 수 있다. 특히, 도 6은 캐핑층(33d)이 SiO2-TiO2 혼합층 또는 MgF2층인 것을 도시하며, 이에 대해서는 뒤에서 다시 설명한다.
도 5는 도 4의 광학 두께를 갖는 분포 브래그 반사기와 SiO2 캐핑층(33c)을 포함하는 하부 절연층(33)의 반사율을 설명하기 위한 시뮬레이션 그래프이다. 여기에, 종래 가시 영역의 넓은 파장영역에 걸쳐 높은 반사율을 갖도록 형성한 분포 브래그 반사기를 포함하는 하부 절연층의 시뮬레이션 그래프를 점선으로 함께 도시하였으며, 본 발명의 실시예에 따른 시뮬레이션 그래프를 실선으로 표시하였다. 시뮬레이션은 글래스 기판(n: 약 1.52)에 제1 절연층들(33a) 및 제2 절연층들(33b)을 교대로 적층하고 마지막으로 SiO2 캐핑층(33c)을 약 120nm 두께로 형성한 후, 글래스 기판 쪽에서의 반사율을 나타내도록 수행되었다.
도 5를 참조하면, 종래의 분포 브래그 반사기를 포함하는 하부 절연층은 스탑 밴드 영역 내에서 대체로 높은 반사율을 나타내며, 스탑 밴드에 몇 개의 리플들이 관찰되지만 대체로 일정한 반사율을 나타낸다. 이에 반해, 본 발명의 특정 실시예들에 따른 하부 절연층(33)은 스탑 밴드 내에서 상대적으로 높은 반사율을 나타내는 제1 파장 영역과 이보다 상대적으로 낮은 반사율을 나타내는 제2 파장 영역으로 구분되는 것을 알 수 있다.
여기서, 본 발명은 스탑 밴드를 정의하기 어려우므로 본 발명을 설명하기 위해 스탑 밴드와 유사한 "고반사 파장 대역"(high reflection wavelength band)을 도입한다. 본 명세서에서 "고반사 파장 대역"은 연속적으로 90% 이상의 반사율을 나타내는 파장 대역으로 정의된다. 이에 따르면, 종래 기술에 따른 하부 절연층의 고반사 파장 대역은 약 420nm 내지 750nm 사이의 영역이며, 본 발명의 일 예에 따른 고반사 파장 대역은 약 400nm 내지 700nm 사이의 영역이다.
제1 절연층(33a) 및 제2 절연층(33b)과 캐핑층(33c)의 재료 및 두께를 조절함으로써, 고반사 파장 대역은 가시 영역의 넓은 파장 영역을 포함하도록 조절될 수 있다.
한편, 종래의 하부 절연층은 고반사 파장 대역 내에서 중심 파장에 대해 대략 대칭적인 형상을 갖는 반사율을 나타내지만, 본 발명의 실시예들에 따른 하부 절연층(33)은 중심 파장에 대해 뚜렷하게 비대칭적인 반사율을 나타낸다. 즉, 본 발명의 실시예들에 따른 하부 절연층(33)은 고반사 파장 대역 내에서 중심 파장보다 단파장 쪽에 다른 파장 영역에 비해 상대적으로 높은 반사율을 나타내는 제1 파장 영역을 포함한다. 도 5에서 제1 파장 영역은 약 420 내지 480nm의 파장 범위일 수 있으며, 이 범위에서 98% 이상의 반사율을 나타내며, 500 내지 700nm의 파장 범위에서 90% 이상의 반사율을 갖는다.
본 실시예에서, 420 내지 480nm의 파장 범위에서 상대적으로 높은 반사율을 갖도록 한 것은 활성층(25)에서 방출되는 광의 피크 파장을 약 450nm로 가정했을 때, 활성층(25)에서 방출된 광에 대해 높은 반사율을 확보하기 위한 것이다. 따라서, 98% 이상의 반사율을 나타내는 제1 파장 영역은 활성층(25)에서 생성되는 광의 파장을 고려하여 변경될 수 있다.
한편, 고반사 파장 대역 내에서 상대적으로 낮은 반사율을 나타내는 파장 범위도 500 내지 700nm에 한정되는 것은 아니며, 다른 파장 범위로 변경될 수 있다. 다만, 중심 파장인 554nm 이상의 가시 영역은 제1 파장 영역에 비해 상대적으로 낮은 반사율을 갖도록 설정할 수 있다. 또한, 제1 파장 영역은 중심 파장인 554nm보다 단파장 영역에 한정될 수 있다.
고반사 파장 대역 내에서, 제1 파장 영역을 상대적으로 높은 반사율을 갖도록 하고 그 외의 영역을 상대적으로 낮은 반사율을 갖도록 함으로써, 분포 브래그 반사기(133a)의 전체 두께를 감소시키면서도 발광 다이오드의 광 손실을 방지할 수 있다. 나아가, 분포 브래그 반사기(133a)의 두께를 감소시킴으로써 발광 다이오드 내 하부 절연층(33)의 두께를 감소시킬 수 있어 공정 안정성 및 신뢰성을 확보할 수 있다.
한편, 도 5는 시뮬레이션 그래프를 나타내며, 실제 측정한 반사율은 시뮬레이션과는 약간의 차이를 보일 수 있다. 그럼에도 불구하고, 하부 절연층(33)은 고반사 파장 대역 내에서 중심 파장보다 단파장 쪽에 상대적으로 높은 반사율을 나타내는 제1 파장 영역을 포함할 것이다.
도 6은 하부 절연층의 또 다른 예를 설명하기 위한 개략적인 단면도이고, 도 7은 도 6의 하부 절연층 내 분포 브래그 반사기의 일 예를 설명하기 위한 개략적인 그래프이고, 도 8은 도 6의 분포 브래그 반사기를 채택한 하부 절연층의 반사율을 설명하기 위한 시뮬레이션 및 실제 측정 그래프이다.
도 6을 참조하면, 본 실시예에 따른 하부 절연층(33')은 도 3의 하부 절연층(33)과 대체로 유사하나, 캐핑층(33d)이 수분 침투를 방지하기 위한 방수용 캐핑층인 것에 차이가 있다. 캐핑층(33d)은 예를 들어 SiO2-TiO2 혼합층 또는 MgF2층을 포함할 수 있다.
SiO2-TiO2 혼합층 또는 MgF2층은 소수성 특성을 가지며, 따라서 수분이 분포 브래그 반사기(133b)로 침투하는 것을 방지한다. TiO2층을 포함하는 분포 브래그 반사기(133b) 내로 수분이 침투할 경우, 수분에 취약한 TiO2층에 기인하여 분포 브래그 반사기의 반사율이 급격히 나빠질 수 있으며, 나아가, 하부 절연층을 통한 전기적 단락이 발생하여 소자 불량을 초래할 수 있다. 방수 캐핑층(33d)을 채택함으로써 분포 브래그 반사기(133b)를 보호할 수 있어 고습 환경하에서 신뢰성을 향상시킬 수 있다.
SiO2-TiO2 혼합층은 SiO2 타겟과 TiO2 타겟을 동시에 사용하거나 SiO2 산화물과 TiO2 산화물을 혼합한 타겟을 사용하여 전자빔 증착 기술을 사용하여 형성될 수 있으며, DBR의 설계를 고려하여 SiO2-TiO2 혼합층 내 TiO2의 함량은 전체 혼합층에 대해 약 1~5 몰%일 수 있다. 캐핑층(33d)은 100nm 이상의 두께를 가질 수 있으며, 200nm 이상, 나아가 300nm 이상의 두께를 가질 수 있다. 다만, 캐핑층(33d)의 두께 증가는 하부 절연층(33')의 두께 증가로 이어지므로, 캐핑층(33d)의 두께는 예를 들어 약 400nm 이하로 제한될 수 있다.
한편, 분포 브래그 반사기(133b)는 분포 브래그 반사기(133a)와 동일한 층 구조를 가질 수 있으나, 캐핑층(33d)이 SiO2-TiO2 혼합층으로 형성됨에 따라, 캐핑층(33d) 바로 아래의 절연층이 제1 절연층(33a)일 수 있으며, 제1 절연층들(33a) 및 제2 절연층들(33b)의 두께가 캐핑층(33d)에 적합하게 변경될 수도 있다. 도 7은 본포 브래그 반사기(133b)의 각 절연층들(33a, 33b)의 광학 두께를 나타낸다.
도 7을 참조하면, 제1 절연층들(33a) 및 제2 절연층들(33b)의 각각의 두께는 도 4를 참조하여 설명한 두께와 다른 값을 나타내지만, 전체적인 구성은 대체로 유사하다. 즉, 제1 절연층들(33a)과 제2 절연층들(33b)의 광학 두께는 서로 다르며, 특히, 분포 브래그 반사기(133b)의 하부 영역에 위치하는 층들(예컨대 1~9번째 층들)은 상부 영역에 위치하는 층들(예컨대 10~23번째 층들)에 비해 두께 편차가 크다. 예를 들어, 하부 영역에 위치하는 층들은 0.3λ 이상의 광학 두께를 갖는 층들 및 0.25λ 이하의 광학 두께를 갖는 층들을 포함한다. 이에 반해, 상부 영역에 위치하는 층들은 대체로 0.25λ 이하의 두께를 갖는다. 또한, 본 실시예에서, 0.25λ 이하의 광학 두께를 갖는 층들이 그 이상의 광학 두께를 갖는 층들에 비해 더 많을 수 있다. 이에 따라, 분포 브래그 반사기의 스탑 밴드 내에서 반사율이 서로 다른 파장 대역들을 형성할 수 있으며, 상대적으로 단파장 영역에서 더 높은 반사율을 갖도록 할 수 있다.
한편, 도 7의 경우, 캐핑층(33d)을 제1 절연층(33a) 상에 형성함에 따라 분포 브래그 반사기(133a)의 층수에서 제2 절연층(33b) 하나가 생략되어 전체 층수가 감소하였다.
도 8은 도 7의 광학 두께들을 갖는 분포 브래그 반사기(133b)와 캐핑층(33d)으로 약 300nm의 SiO2-TiO2 혼합층으로 형성된 캐핑층(33d)을 포함하는 하부 절연층(33')의 반사율을 설명하기 위한 시뮬레이션 그래프(실선) 및 실제 측정한 그래프(점선)를 나타낸다.
시뮬레이션은 글래스 기판(n: 약 1.52)에 제1 절연층들(33a) 및 제2 절연층들(33b)을 교대로 적층하고 마지막으로 캐핑층(33d)으로 SiO2-TiO2 혼합층(n; 약 1.51)을 약 300nm 두께로 형성한 후, 글래스 기판 쪽에서의 반사율을 나타내도록 수행되었다. 실제 측정도 글래스 기판에 하부 절연층(33')을 형성한 후, 글래스 기판쪽에서 수행되었다.
우선, 시뮬레이션 그래프(실선)를 보면, 반사율이 90% 이상인 고반사 파장 대역 중 약 405nm 내지 약 485nm 범위에서 상대적으로 높은 반사율을 나타내며, 약 500 내지 700nm 범위에서 상대적으로 낮은 반사율을 나타낸다. 고반사율을 나타내는 제1 파장 영역은 554nm보다 단파장 영역에 위치하며, 554nm 내지 700nm의 파장 영역은 제1 파장 영역에 비해 상대적으로 낮은 반사율을 나타낸다.
한편, 실제 측정 그래프(점선)를 보면, 시뮬레이션 그래프에 비해 고반사율 영역과 저반사율 영역의 경계가 모호하긴 하지만, 시뮬레이션 그래프와 유사하게 고반사율 영역과 저반사율 영역이 구분되는 것을 알 수 있다.
실제 측정 그래프에서, 약 420 내지 500nm 영역에서 상대적으로 높은 반사율을 나타내며, 약 520 내지 700nm 영역에서 상대적으로 낮은 반사율을 나타낸다. 즉, 활성층(25)에서 생성된 광의 피크 파장(예컨대 450nm)을 포함하는 제1 파장 영역의 반사율은 중심파장인 554nm 이상의 가시 영역의 반사율보다 높다.
본 발명의 실시예들에 따르면, 분포 브래그 반사기(133a, 133b)가 중심 파장보다 단파장 영역의 특정 가시 영역에서 상대적으로 높은 반사율을 나타내므로, 분포 브래그 반사기 전체의 두께를 크게 할 필요가 없어 하부 절연층(33, 33')의 두께를 감소시킬 수 있다.
나아가, 캐핑층(33d)을 SiO2-TiO2 혼합층이나 MgF2층으로 형성함으로써 하부 절연층(33')이 수분 침투를 방지할 수 있어 고온 고습 환경하에서 발광 다이오드의 신뢰성을 향상시킨다.
한편, 본 실시예에서, 하부 절연층(33')이 분포 브래그 반사기(133b)와 캐핑층(33d)를 포함하는 것에 대해 설명하지만, 고온 고습 환경하에서 발광 다이오드의 신뢰성은 캐핑층(33d)에 의해 달성되므로, 종래의 분포 브래그 반사기에 캐핑층(33d)을 적용할 수도 있다.
도 9A 및 도 9B는 분포 브래그 반사기(133b)와 캐핑층(33d)을 설명하기 위한 개략적인 단면도들이다.
도 9A를 참조하면, 캐핑층(33d)은 분포 브래그 반사기(133b) 상에 위치하며, 분포 브래그 반사기(133b)의 상면 전체를 덮을 수 있다. 캐핑층(33d)은 분포 브래그 반사기(133b)를 증착한 후 연속적으로 증착될 수 있으며, 분포 브래그 반사기(133b)와 함께 패터닝될 수 있다. 이에 따라, 캐핑층(33d)은 분포 브래그 반사기(133b)의 측면을 노출시킨다.
도 9B를 참조하면, 본 실시예에서, 캐핑층(33d)은 분포 브래그 반사기(133b)의 상면과 함께 측면을 덮는다. 분포 브래그 반사기(133b)를 먼저 패터닝한 후, 패터닝된 분포 브래그 반사기(133b) 상에 캐핑층(33d)을 형성함으로써 도 9B와 같은 구조의 하부 절연층이 제공될 수 있다. 이에 따라, 캐핑층(33d)은 분포 브래그 반사기(133b)의 상면 뿐만아니라 측면을 보호할 수 있다.
본 발명의 실시예들에서, 캐핑층(33d)이 분포 브래그 반사기(133b)를 보호하는 것으로 설명하지만, 앞서 설명한 상부 절연층(37)이 분포 브래그 반사기(133b)의 상면 및 측면을 덮어 분포 브래그 반사기(133b)를 보호할 수도 있다. 더욱이, 상부 절연층(37)이 SiO2-TiO2 혼합층이나 MgF2층으로 형성될 수 있으며, 캐핑층(33d)은 생략될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 단면도이다. 도 10은 기판(21)의 가장자리 부분을 확대 도시한 단면도이다.
도 10을 참조하면, 본 실시예에 따른 발광 다이오드는 도 1 및 도 2를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 상부 절연층(37)이 하부 절연층(33)의 측면을 덮는 것에 차이가 있다.
도시한 바와 같이, 제1 도전형 반도체층(23)은 기판(21)의 가장자리 부분을 노출시키도록 형성될 수 있다.
하부 절연층(33)은 제1 도전형 반도체층(23)의 측면을 덮을 수 있으나, 이에 한정되는 것은 아니며, 하부 절연층(33)의 가장자리는 제1 도전형 반도체층(23) 상에 위치할 수도 있다. 하부 절연층(33)의 가장자리는 제1 패드 금속층(35a)의 바깥쪽에 위치할 수 있다. 도시한 바와 같이, 외부 접촉부(35a1)는 하부 절연층(33)의 개구부(33a1) 내에 위치할 수 있다.
상부 절연층(37)은 하부 절연층(33)의 측면에 접하며, 나아가 하부 절연층(33)의 상면 일부에 접할 수 있다.
본 실시예에 있어서, 하부 절연층(33)은 도 3 또는 도 6을 참조하여 설명한 것과 동일할 수 있으나, 이에 한정되는 것은 아니며, 종래 기술에 따른 분포 브래그 반사기를 포함하는 것(예를 들어, 도 5에 점선으로 도시된 반사율을 나타내는 하부 절연층)일 수도 있다.
한편, 하부 절연층(33)이 종래 기술에 따른 분포 브래그 반사기를 포함하는 경우, 상부 절연층(37)은 SiO2-TiO2 혼합층 또는 MgF2층으로 형성될 수 있으며, 이에 따라, 분포 브래그 반사기 내로 수분이 침투하는 것을 방지할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 12는 도 11의 발광 다이오드를 설명하기 위한 개략적인 회로도이며, 도 13은 도 11의 절취선 B-B를 따라 취해진 개략적인 단면도이고, 도 14는 도 11의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 11 내지 도 14를 참조하면, 본 실시예에 따른 발광 다이오드는 앞서 설명한 실시예들과 대체로 유사하나, 기판(21) 상에 복수의 발광셀들(C1, C2, C3, C4)이 배열된 것에 차이가 있다. 이들 발광셀들(C1, C2, C3, C4)은 도 12에 도시한 바와 같이 제1 범프 패드(39a)와 제2 범프 패드(39b) 사이에서 직렬 연결될 수 있다.
제1 내지 제4 발광셀들(C1, C2, C3, C4)은 기판(21) 상에 배치된다. 제1 내지 제4 발광셀들(C1, C2, C3, C4)은 기판(21)을 노출시키는 분리 영역에 의해 서로 이격된다. 발광셀들 사이의 영역에서 기판(21)의 상면이 노출될 수 있다.
본 실시예에서, 제1 및 제2 발광셀들(C1, C2)이 아래에 배치되고, 제3 및 제4 발광셀들(C3, C4)이 위쪽에 배치된 것으로 도시하지만, 제1 내지 제4 발광셀들(C1, C2, C3, C4)는 다양한 방식으로 배열될 수 있다. 또한, 본 실시예에서, 4개의 발광셀들이 기판(21) 상에 배열된 것에 대해 도시 및 설명하지만, 발광셀들의 개수는 특별히 한정되지 않는다. 예를 들어, 기판(21) 상에 2개의 발광셀들이 배치될 수도 있고, 7개의 발광셀들이 배치될 수도 있다.
각 발광셀은 제1 도전형 반도체층(23) 및 메사(M)를 포함한다. 제1 도전형 반도체층(23) 및 메사(M)는 앞서 도 1 및 도 2를 참조하여 설명한 바와 같으므로 중복을 피하기 위해 동일한 사항에 대한 상세한 설명은 생략한다.
메사(M)는 제1 도전형 반도체층(23)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(23)의 외측면들에 인접한 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출된다.
본 실시예에서, 각 메사(M)는 비아들(27a)을 포함할 수 있으며, 비아(27a) 내에서 제1 도전형 반도체층(23)이 노출된다.
한편, 각 메사(M) 상에 도전성 산화물층(28)이 배치되고, 유전층들(29)은 각각 발광셀(C1, C2, C3, C4) 상의 도전성 산화물층(28) 및 메사(M)를 덮는다. 도전성 산화물층(28)은 제2 도전형 반도체층(27)에 오믹 콘택한다. 도전성 산화물층(28)은 메사(M) 상부 영역에서 메사(M)의 거의 전 영역에 걸쳐 배치될 수 있다. 다만, 도전성 산화물층(28)은 메사(M)의 가장자리로부터 이격될 수 있다.
유전층(29)은 메사(M) 상부 영역 및 측면을 덮으며, 메사(M) 주위에 노출된 제1 도전형 반도체층을 덮을 수 있다. 유전층(29)은 또한 도전성 산화물층(28)을 노출시키는 개구부들(29a)을 가진다. 유전층(29)은 제1 도전형 반도체층(23)의 상부 영역 내에 위치하며, 따라서, 서로 다른 발광셀들 상의 유전층들(29)은 서로 이격될 수 있다. 그러나 본 발명이 반드시 이에 한정되는 것은 아니며, 인접한 발광셀들 상의 유전층들이 서로 연결될 수도 있다.
금속 반사층(31)은 유전층(29) 상에 배치되며, 유전층(29)의 개구부들(29a)을 통해 도전성 산화물층(28)에 접속한다. 금속 반사층(31)은 각 발광셀(C1, C2, C3, C4)의 메사(M) 상부 영역 내에 배치된다.
하부 절연층(33)은 메사들(M)을 덮으며 금속 반사층(31) 및 유전층(29)을 덮는다. 하부 절연층(33)은 또한, 유전층(29) 외부에 노출된 제1 도전형 반도체층(23) 및 기판(21)을 덮는다. 기판(21)이 패터닝된 사파이어 기판인 경우, 하부 절연층(33)은 기판(21) 상의 돌출부들의 형상을 따라 형성될 수 있다.
하부 절연층(33)의 가장자리는 도시한 바와 같이, 각 발광셀의 제1 도전형 반도체층(23) 상에 위치할 수 있으나, 이에 한정되는 것은 아이며, 제1 도전형 반도체층(23)의 측면을 덮고 기판(21) 상에 위치할 수도 있다.
하부 절연층(33)은 각 메사(M)의 비아들(27a) 내에서 제1 도전형 반도체층(23)을 노출시키는 제1 개구부들(33a)을 가지며, 또한, 제1 발광셀(C1) 상에서 금속 반사층(31)을 노출시키는 제2 개구부(33b1) 및 제2 내지 제3 발광셀들(C2, C3, C4) 상에서 금속 반사층(31)을 노출시키는 제2 개구부들(33b2)을 가진다.
본 실시예에서, 하부 절연층(33)은 메사(M) 주위의 제1 도전형 반도체층(23)을 노출시키는 개구부를 포함하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며, 하부 절연층(33)이 메사 주위의 제1 도전형 반동체층(23)을 노출시키는 개구부를 포함할 수도 있다.
제2 개구부(33b1)는 제1 발광셀(C1) 상에 배치되며, 제2 개구부들(33b2)은 발광셀들의 분리 영역 근처에서 각 발광셀들의 금속 반사층(31)을 노출시킨다. 제2 개구부들(33b2)은 대체로 분리 영역을 따라 기다란 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다.
한편, 제2 개구부(33b1)는 제1 발광셀(C1) 상에 위치하며, 제2 범프 패드(39b) 하부 영역 내에 위치할 수 있다. 그러나 다른 실시예에서, 제2 개구부(33b1)는 제1 발광셀(C1) 상에서 제2 범프 패드(39b)로부터 수평 방향으로 이격되어 배치될 수도 있다.
한편, 제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결 금속층(35c)이 하부 절연층(33) 상에 배치된다.
제1 패드 금속층(35a)은 제4 발광셀(C4) 상에 배치되며, 메사(M)의 비아들(27a) 내에 노출된 제1 도전형 반도체층(23)에 오믹 콘택한다. 본 실시예에서는, 비아들(27a) 내에 내부 접촉부들이 형성되는 것을 도시하지만, 메사(M) 주위에 외부 접촉부들이 형성될 수도 있다. 다만, 제1 패드 금속층(35a)을 메사(M)의 상부 영역 내에 배치함으로써 기판(21)의 가장자리로부터 멀리 이격시킬 수 있으며, 이에 따라, 제1 패드 금속층(35a)이 기판(21)의 측면측으로부터 진입하는 수분에 의해 손상되는 것을 방지할 수 있다.
제2 패드 금속층(35b)은 제1 발광셀(C1) 상에 배치되며, 제2 개구부(33b1)를 통해 금속 반사층(31)에 전기적으로 접속할 수 있다. 이에 따라, 제2 패드 금속층(35b)은 제1 발광셀(C1)의 제2 도전형 반도체층(27)에 전기적으로 접속한다.
제2 패드 금속층(35b)은 메사(M) 상에 위치하며, 제1 도전형 반도체층(23)으로부터 절연된다. 나아가, 제2 패드 금속층(35b)은 제1 발광셀(C1) 상의 메사(M)의 측면들로부터 이격될 수 있다. 이에 따라, 제2 패드 금속층(35b)이 기판(21)의 측면측으로부터 진입하는 수분에 의해 손상되는 것을 방지할 수 있다.
한편, 연결 금속층들(35c)은 이웃하는 발광셀들을 서로 직렬 연결한다. 연결 금속층들(35c)은 하부 절연층(33)의 제1 개구부(33a) 및 제2 개구부(33b2)를 통해 이웃하는 발광셀들의 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)에 전기적으로 접속할 수 있다. 예를 들어, 하나의 연결 금속층(35c)은 제1 발광셀(C1) 내의 제1 도전형 반도체층(23)에 전기적으로 접속함과 아울러, 제2 발광셀(C2) 상의 금속 반사층(31)에 전기적으로 접속할 수 있다. 이에 따라, 제1 발광셀(C1)과 제2 발광셀(C2)이 연결 금속층(33c)을 통해 서로 직렬 연결된다. 이와 같이, 제2 발광셀(C2)과 제3 발광셀(C3)이 연결 금속층(35c)을 통해 직렬 연결될 수 있으며, 제3 발광셀(C3)과 제4 발광셀(C4) 연결 금속층(35c)을 통해 직렬 연결될 수 있다.
연결 금속층들(35c)은 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)으로부터 이격된다. 나아가, 연결 금속층들(35c)은 메사(M)보다 좁은 폭을 갖도록 형성될 수 있으며, 따라서, 기판(21)의 가장자리로부터 메사(M)보다 멀리 이격될 수 있다.
제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 동일 공정에 의해 동일 재료로 함께 형성될 수 있다. 예를 들어, 제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1, 제2 패드 금속층(35a, 35b) 및 연결 금속층들(35c)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
상부 절연층(37)은 제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결 금속층들(35c) 상에 배치되며, 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)를 노출시키는 제2 개구부(37b)를 가진다. 상부 절연층(37)은 발광셀들(21) 주위에 노출된 기판(21) 상면을 덮을 수 있다. 상부 절연층(37)은 도시한 바와 같이 기판(21)의 가장자리를 덮을 수 있으나, 이에 한정되는 것은 아니며, 상부 절연층(37)의 가장자리가 기판(21)의 가장자리 내측에 위치할 수도 있다.
한편, 상기 제1 개구부(37a)는 제1 패드 금속층(35a)의 상부 영역 내에 배치되며, 따라서, 연결 금속층(35c) 및 하부 절연층(33)의 제2 개구부(33b2)로부터 이격된다. 또한, 상기 제2 개구부(37b) 또한 제2 패드 금속층(35b) 상에 한정되어 위치하며, 연결 금속층(35c)으로부터 이격된다.
본 실시예에 있어서, 상부 절연층(37)의 제1 및 제2 개구부(37a, 37b)를 통해 노출된 상기 제1 및 제2 패드 금속층(35a, 35b)은 솔더가 직접 본딩되는 본딩 패드로 사용될 수 있다. 이와 달리, 도 1 및 도 2를 참조하여 설명한 바와 같이 제1 및 제2 범프 패드(39a, 39b)들이 상부 절연층(37)의 제1 및 제2 개구부(37a, 37b)를 통해 노출된 제1 및 제2 패드 금속층들(35a, 35b)을 각각 덮을 수 있다. 상기 제1 및 제2 범프 패드(39a, 39b)는 각각 복수의 발광셀들에 걸쳐 배치될 수 있으며, 제1 및 제2 개구부(37a, 37b)를 덮어 밀봉할 수 있다.
본 실시예에서, 하부 절연층(33)은 도 3을 참조하여 설명한 하부 절연층일 수 있으나, 이에 한정되는 것은 아니며, 도 6을 참조하여 설명한 하부 절연층(33')일 수도 있다. 또한, 도 9a 또는 도 9b를 참조하여 설명한 하부 절연층일 수도 있다. 나아가, 하부 절연층(33)은 종래의 분포 브래그 반사기를 포함하는 하부 절연층일 수 있으며, 이 경우, 상부 절연층(37)이 SiO2-TiO2 혼합층 또는 MgF2층을 포함할 수 있다.
한편, SiO2-TiO2 혼합층으로 형성한 캐핑층(33d)과 도 7의 분포 브래그 반사기를 적용한 하부 절연층(33')을 복수의 발광셀들을 포함하는 발광 다이오드에 적용하여 온도 85℃ 및 상대습도 85%와 온도 60℃ 및 상대 습도 90%의 고온 고습 환경에서 신뢰성 테스트를 수행하였다. 한편, 도 5의 종래 기술에 따른 하부 절연층을 상기 복수의 발광셀들을 포함하는 발광 다이오드에 적용하여 동일 조건에서 신뢰성 테스트를 수행하였다.
종래 기술에 따른 샘플들은 500시간이 경과하면서 대부분의 발광 다이오드에 불량이 발생하여 신뢰성 테스트를 중지하였으나, 본 발명의 실시예에 따른 샘플들은 두 조건 모두에서 2000시간까지 불량 발생률이 5%를 넘지 않았다.
따라서, SiO2-TiO2 혼합층을 사용함으로써 고온 고습 환경하에서 신뢰성이 향상된 것을 확인할 수 있었다
도 15는 본 발명의 일 실시예에 따른 발광 다이오드(1000)를 설명하기 위한 개략적인 평면도이고, 도 16은 도 15의 절취선 A-A를 따라 취해진 단면도이다.
도 15 및 도 16를 참조하면, 상기 발광 다이오드는 기판(221), 제1 도전형 반도체층(223), 활성층(225), 제2 도전형 반도체층(227), 도전성 산화물층(228), 유전층(229), 금속 반사층(231), 하부 절연층(233), 제1 패드 금속층(235a), 제2 패드 금속층(235b)), 상부 절연층(237), 제1 범프 패드(239a), 제2 범프 패드(239b), 제1 솔더 범프(241a) 및 제2 솔더 범프(241b)를 포함할 수 있다.
상기 기판(221)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않는다. 기판(221)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판 등 다양할 수 있으며, 패터닝된 사파이어 기판일 수 있다. 기판(221)은 평면도(a)에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(221)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.
제1 도전형 반도체층(223)은 기판(221) 상에 배치된다. 제1 도전형 반도체층(223)은 기판(221) 상에서 성장된 층으로, 질화갈륨계 반도체층일 수 있다. 제1 도전형 반도체층(223)은 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층일 수 있다.
본 실시예에 있어서, 제1 도전형 반도체층(223)의 가장자리는 기판(221)의 가장자리로 둘러싸인 영역 내측에 위치한다. 이에 따라, 기판(221)의 상부면 중 일부 영역이 제1 도전형 반도체층(223)의 둘레를 따라 노출될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 도전형 반도체층(223)의 가장자리는 기판(221)의 가장자리와 나란할 수도 있다.
제1 도전형 반도체층(223) 상에 메사(M)가 배치될 수 있다. 메사(M)는 제1 도전형 반도체층(223)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(223)의 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출될 수 있다.
메사(M)는 제2 도전형 반도체층(227)과 활성층(225)을 포함한다. 도시하지는 않았지만, 메사(M)는 제1 도전형 반도체층(223)의 일부 두께를 포함할 수도 있다. 상기 활성층(225)은 제1 도전형 반도체층(223)과 제2 도전형 반도체층(227) 사이에 개재된다. 활성층(225)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(225) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다.
한편, 제2 도전형 반도체층(227)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층일 수 있다. 제2 도전형 반도체층(227) 내의 p형 불순물 농도는 상기 범위 내에서 두께를 따라 변하는 농도 프로파일을 가질 수 있다.
한편, 제1 도전형 반도체층(223) 및 제2 도전형 반도체층(227)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 제1 도전형 반도체층(223), 활성층(225) 및 제2 도전형 반도체층(227)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 공지의 방법을 이용하여 챔버 내에서 기판(221) 상에 성장되어 형성될 수 있다.
한편, 상기 메사(M)에, 도 15에 도시된 바와 같이, 제1 도전형 반도체층(223)을 노출하는 비아 홀(227a)을 가질 수 있다. 비아 홀(227a)은 제2 도전형 반도체층(227) 및 활성층(225)으로 둘러싸일 수 있다. 비아 홀(227a)은 도 15에 도시한 바와 같이 발광 다이오드의 중심을 지나는 기다란 형상을 가질 수 있다. 도시한 바와 같이, 비아 홀(227a)은 메사(M)의 중심을 지나며, 일측 가장자리 측에 치우쳐 배치될 수 있다. 비아 홀(227a)의 길이는 특별히 한정되지 않으며, 메사(M) 길이의 1/2 또는 그보다 길 수 있다.
한편, 도시한 바와 같이, 비아 홀(227a)의 양측 단부는 상대적으로 폭이 넓으며 라운드 형상을 가질 수 있다. 비아 홀(227a)의 끝 단부들의 형상을 이와 같이 함으로써 유전층(229) 및 하부 절연층(233)을 유사한 형상으로 패터닝할 수 있다. 특히, 하부 절연층(233)이 분포 브래그 반사기를 포함하는 경우, 도 15과 같이 비아 홀(227a)의 끝 단부들에서 폭이 넓어지지 않으면 분포 브래그 반사기의 측벽에 심한 이중 단차가 형성되고, 측벽의 경사각이 커지기 때문에 제1 패드 금속층(235a)에 깨짐이 발생하기 쉽다. 따라서, 비아 홀(227a)의 끝 단부 형상 및 하부 절연층(233)의 제1 개구부(233a2)의 끝 단부 형상을 본 실시예와 같이 함으로써 하부 절연층(233)의 가장자리가 완만한 경사각을 가질 수 있어 발광 다이오드의 수율을 개선할 수 있다.
메사(M)가 단일의 비아 홀(227a)을 갖는 것에 대해 도시 및 설명하나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 복수의 비아 홀들이 메사(M) 내부에 배열될 수도 있다. 비아 홀(227a)의 개수가 증가할수록 발광 다이오드의 전류 분산 성능을 개선할 수 있다. 또한, 비아 홀(227a) 대신 메사(M) 둘레에서 메사(M) 내부로 침투하는 만입부가 형성될 수도 있다. 만입부는 메사(M)의 일측 가장자리로부터 그것에 대향하는 타측 가장자리를 향해 메사(M) 내부로 길게 형성될 수 있다.
한편, 도전성 산화물층(228)은 메사(M) 상부에 배치되어 제2 도전형 반도체층(227)에 콘택한다. 도전성 산화물층(228)은 메사(M) 상부 영역에서 메사(M)의 거의 전 영역에 걸쳐 배치될 수 있다. 예를 들어, 도전성 산화물층(228)은 메사(M) 상부 영역의 80% 이상, 나아가 90% 이상을 덮을 수 있다.
도전성 산화물층(228)은 활성층(225)에 생성된 광을 투과하는 산화물층으로 형성된다. 도전성 산화물층(228)은 예컨대, ITO(인디움주석산화물) 또는 ZnO 등으로 형성될 수 있다. 도전성 산화물층(228)은 제2 도전형 반도체층(227)에 오믹 콘택하기에 충분한 두께로 형성되며, 예를 들어 3nm 내지 50nm 두께 범위 내에서, 구체적으로는, 6nm 내지 30nm의 두께 범위 내에서 형성될 수 있다. 도전성 산화물층(228)의 두께가 너무 얇으면 충분한 오믹 특성을 제공하지 못해 순방향 전압이 증가한다. 또한, 도전성 산화물층(228)의 두께가 너무 두꺼우면 광 흡수에 의한 손실이 발생해 발광 효율을 떨어뜨린다.
한편, 유전층(229)은 도전성 산화물층(228)을 덮는다. 나아가, 유전층(229)은 제2 도전형 반도체층(227) 및 활성층(225)의 측면을 덮을 수 있다. 유전층(229)의 가장자리는 하부 절연층(233)으로 덮일 수 있다. 따라서, 유전층(229)의 가장자리는 하부 절연층(233)의 가장자리에 비해 기판(221)의 가장자리로부터 더 멀리 위치한다. 이에 따라, 후술하듯이, 하부 절연층(233)의 일부는 메사(M) 주위에서 제1 도전형 반도체층(223)에 접할 수 있다. 더욱이, 유전층(229)은 제2 도전형 반도체층(227)의 상부 영역 내에 한정될 수 있으며, 하부 절연층(233)이 제2 도전형 반도체층(227) 및 활성층(225)의 측면에 접할 수도 있다.
유전층(229)은 도전성 산화물층(228)을 노출시키는 개구부들(229a)을 가진다. 복수의 개구부들(229a)이 도전성 산화물층(228) 상부에 배치될 수 있다. 개구부들(229a)은 금속 반사층(231)이 도전성 산화물층(228)에 접속할 수 있도록 접속 통로로 사용된다. 유전층(229)은 또한, 메사(M) 주위에서 제1 도전형 반도체층(223)을 노출시키며 비아 홀(227a) 내에서 제1 도전형 반도체층(223)을 노출시키는 개구부(229b)를 가질 수 있다.
유전층(229)은 제2 도전형 반도체층(227) 및 도전성 산화물층(228)보다 낮은 굴절률을 가지는 절연 물질로 형성된다. 유전층(229)은 예컨대 SiO 2로 형성될 수 있다.
유전층(229)의 두께는 200nm 내지 1000nm 범위 내의 두께를 가질 수 있으며, 구체적으로 300nm 내지 800nm 범위 내의 두께를 가질 수 있다. 유전층(229)의 두께가 200nm 미만일 경우, 순방향 전압이 높고 광 출력이 낮아 좋지 않다. 한편, 유전층(229) 두께가 400nm를 초과하면 광 출력이 포화되며, 순방향 전압이 다시 증가하는 경향을 보인다. 따라서, 유전층(229)의 두께는 1000nm를 초과하지 않는 것이 유리하고, 특히 800nm 이하일 수 있다.
한편, 금속 반사층(231)은 유전층(229) 상에 배치되어 개구부들(229a)을 통해 오믹 콘택층(228)에 접속한다. 금속 반사층(231)은 반사성 금속을 포함하며, 예컨대 Ag 또는 Ni/Ag를 포함할 수 있다. 나아가, 금속 반사층(232)은 반사 금속 물질층을 보호하기 위한 장벽층, 예컨대 Ni을 포함할 수 있으며, 또한, 금속층의 산화 방지를 위해 Au층을 포함할 수 있다. 나아가, Au층의 접착력을 향상시키기 위해, Au층 하부에 Ti층을 포함할 수도 있다. 금속 반사층(231)은 유전층(229)의 상면에 접하며, 따라서, 상기 유전층(229)의 두께는 도전성 산화물층(228)과 금속 반사층(231) 사이의 이격거리와 같다.
도전성 산화물층(228)으로 오믹 콘택을 형성하고, 유전층(229) 상에 금속 반사층(231)을 배치함으로써 솔더 등에 의해 오믹 저항이 높아지는 것을 방지할 수 있다. 나아가, 도전성 산화물층(228), 유전층(229) 및 금속 반사층(231)을 제2 도전형 반도체층(227) 상에 배치함으로써 광의 반사율을 향상시킬 수 있어 발광 효율을 개선할 수 있다.
하부 절연층(233)은 메사(M) 및 금속 반사층(231)을 덮는다. 하부 절연층(233)은 또한 메사(M) 둘레를 따라 제1 도전형 반도체층(223)을 덮을 수 있으며, 메사(M) 내부의 비아 홀(227a) 내에서 제1 도전형 반도체층(223)을 덮을 수 있다. 하부 절연층(233)은 특히 메사(M)의 측면을 덮는다. 하부 절연층(233)은 또한 유전층(229)을 덮을 수 있다.
한편, 하부 절연층(233)은 제1 도전형 반도체층을 노출시키는 제1 개구부(233a1, 233a2) 및 금속 반사층(231)을 노출시키는 제2 개구부(233b)를 가진다. 제1 개구부(233a1)는 메사(M) 둘레를 따라 제1 도전형 반도체층(223)을 노출시키며, 제1 개구부(233a2)는 상기 비아 홀(227a) 내에서 제1 도전형 반도체층(223)을 노출시킨다.
도 15에 도시한 바와 같이, 복수의 제1 개구부들(233a1)이 메사(M) 둘레를 따라 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 메사(M) 둘레를 따라 단일의 제1 개구부(233a1)가 형성될 수도 있다.
본 실시예에서, 하부 절연층(233)의 제1 개구부들(233a1)이 메사(M) 둘레를 따라 배치된 것으로 도시 및 설명하지만, 하부 절연층(233)은 제1 도전형 반도체층(223)의 가장자리를 포함하여 그 주변 영역을 모두 노출하도록 형성될 수도 있다. 즉, 본 실시예에서, 하부 절연층(233)의 가장자리가 기판(221)의 가장자리와 나란한 것으로 도시되지만, 하부 절연층(233)의 가장자리가 제1 도전형 반도체층(223) 상에 위치할 수도 있다.
제2 개구부(233b)는 금속 반사층(231)을 노출시킨다. 복수의 제2 개구부들(233b)이 형성될 수 있으며, 이들 제2 개구부들(233b)은 메사(M)의 중앙 영역 근처에 배치될 수 있다.
한편, 하부 절연층(233)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 형성될 수도 있다. 나아가, 하부 절연층(233)은 분포 브래그 반사기를 포함할 수 있다. 분포 브래그 반사기는 굴절률이 서로 다른 절연층들을 적층하여 형성될 수 있다. 예를 들어, 분포 브래그 반사기는 실리콘산화막과 타이타늄산화막을 교대로 반복 적층하여 형성될 수 있다. 하부 절연층(233)은 또한 캐핑층을 포함할 수 있다. 캐핑층은 분포 브래그 반사기의 상면을 덮어 분포 브래그 반사기를 보호하는 보호층으로 기능할 수 있다. 또한, 캐핑층은 분포 브래그 반사기 상에 배치되는 패드 금속층들(235a, 235b)의 접착력을 향상시킨다. 상기 캐핑층은 SiO2로 형성될 수 있으나, 이에 한정되는 것은 아니며, SiO2-TiO2 혼합층 또는 MgF2층으로 형성될 수도 있다. SiO2-TiO2 혼합층 또는 MgF2층은 방수 특성을 가지므로, 고온 고습 환경에서 발광 다이오드의 신뢰성을 향상시킨다.
한편, 제1 패드 금속층(235a)은 상기 하부 절연층(233) 상에 배치되며, 하부 절연층(233)에 의해 메사(M) 및 금속 반사층(231)으로부터 절연된다. 제1 패드 금속층(235a)은 하부 절연층(233)의 제1 개구부들(233a1, 233a2)을 통해 제1 도전형 반도체층(223)에 접촉한다. 제1 패드 금속층(235a)은 메사(M) 둘레를 따라 제1 개구부들(233a1)을 통해 제1 도전형 반도체층(223)에 접촉할 수 있으며, 또한, 제2 개구부(233a2)를 통해 비아 홀(227a) 내에서 제1 도전형 반도체층(223)에 접촉할 수 있다.
한편, 제2 패드 금속층(235b)은 하부 절연층(233) 상에서 메사(M) 상부 영역에 배치되며, 하부 절연층(233)의 제2 개구부(233b)를 통해 금속 반사층(231)에 전기적으로 접속된다. 제2 패드 금속층(235b)은 제1 패드 금속층(235a)으로 둘러싸일 수 있으며, 이들 사이에 경계 영역이 형성될 수 있다. 도 15에 도시한 바와 같이, 경계 영역은 고리 형상으로 형성될 수 있다. 경계 영역에 하부 절연층(233)이 노출되며, 이 경계 영역은 후술하는 상부 절연층(237)으로 덮인다.
제1 패드 금속층(235a)과 제2 패드 금속층(235b)은 동일 공정에서 동일 재료로 함께 형성될 수 있다. 제1 및 제2 패드 금속층(235a, 235b)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1 및 제2 패드 금속층(235a, 235b)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
상부 절연층(237)은 제1 및 제2 패드 금속층(235a, 235b)을 덮는다. 또한, 상부 절연층(237)은 메사(M) 둘레를 따라 제1 도전형 반도체층(223)을 덮을 수 있다. 본 실시예에서, 상부 절연층(237)은 기판(221)의 가장자리와 나란한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 상부 절연층(237)이 기판(221)의 가장자리 영역을 노출하도록 상부 절연층(237)의 가장자리가 기판(221)의 가장자리로 둘러싸인 영역의 내측에 위치할 수도 있다.
한편, 상부 절연층(237)은 제1 패드 금속층(235a)을 노출시키는 제1 개구부(237a) 및 제2 패드 금속층(235b)을 노출시키는 제2 개구부(237b)를 가진다. 제1 개구부(237a) 및 제2 개구부(237b)는 메사(M) 상부 영역에 배치될 수 있으며, 서로 대향하도록 배치될 수 있다. 특히, 제1 개구부(237a) 및 제2 개구부(237b)는 메사(M)의 양측 가장자리에 근접하여 배치될 수 있다. 또한, 도시한 바와 같이, 상부 절연층(237)의 제2 개구부(237b)는 하부 절연층(233)의 제2 개구부(233b)로부터 횡방향으로 이격될 수 있다. 하부 절연층(233)의 제2 개구부(233b)와 상부 절연층(237)의 제2 개구부(237b)를 횡방향으로 이격시킴으로써 솔더에 의해 금속 반사층(231) 및 도전성 산화물층(228)이 손상되는 것을 방지할 수 있다.
상부 절연층(237)은 SiO 2 또는 Si 3N 4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니며, SiO2-TiO2 혼합층 또는 MgF2층을 포함할 수도 있다. SiO2-TiO2 혼합층이나 MgF2층은 방수 특성이 우수하여 발광 다이오드의 고온 고습 환경에서의 신뢰성을 향상시킬 수 있다. 또한, 상부 절연층(237)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, 실리콘산화막과 타이타늄산화막을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다.
한편, 제1 범프 패드(239a)는 상부 절연층(237)의 제1 개구부(237a)를 통해 노출된 제1 패드 금속층(235a)에 전기적으로 접촉하고, 제2 범프 패드(239b)는 제2 개구부(237b)를 통해 노출된 제2 패드 금속층(235b)에 전기적으로 접촉한다. 도 15에 도시한 바와 같이, 제1 범프 패드(239a) 및 제2 범프 패드(239b)가 각각 상부 절연층(237)의 제1 개구부(237a) 및 제2 개구부(237b)를 모두 덮어 밀봉할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제1 범프 패드(239a)는 상부 절연층(237)의 제1 개구부(237a) 내에 배치되고, 제2 범프 패드(239b)는 상부 절연층(237)의 제2 개구부(237b) 내에 배치될 수 있다.
또한, 도 15에 도시한 바와 같이, 제2 범프 패드(239b)는 제2 패드 금속층(235a)의 상부 영역 내에 한정되어 위치할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제2 범프 패드(239b)의 일부가 제1 패드 금속층(235a)과 중첩할 수도 있다. 다만, 상부 절연층(237)이 제1 패드 금속층(235a)과 제2 범프 패드(239b) 사이에 배치되어 이들을 절연시킬 수 있다.
제1 및 제2 범프 패드들(239a, 239b)은 금속층으로 형성될 수 있으며, 복수의 층들을 포함할 수 있다. 특히, 제1 및 제2 범프 패드들(239a, 239b)은 Au 또는 Pt를 포함할 수 있다.
제1 솔더 범프(241a)는 제1 범프 패드(239a) 상에 배치되고, 제2 솔더 범프(241b)는 제2 범프 패드(239b) 상에 배치된다. 제1 및 제2 솔더 범프들(241a, 241b)은 예를 들어, AgCuSn을 포함할 수 있다.
제1 및 제2 솔더 범프(241a, 241b)는 각각 솔더 파우더와 플럭스를 포함하는 솔더 페이스트를 제1 및 제2 범프 패드들(239a, 239b)들 상에 배치한 후 리플로우 공정을 이용하여 플럭스를 제거함으로써 형성될 수 있다. 이에 따라, 제1 및 제2 솔더 범프(241a, 241b)는 각각 제1 범프 패드(239a, 239b)의 면적과 동일한 바닥 면적을 가질 수 있다.
한편, 제1 및 제2 솔더 범프(241a, 241b)는 제1 및 제2 범프 패드들(239a, 239b)에 비해 상대적으로 두껍다. 예를 들어, 제1 또는 제2 솔더 범프(241a 또는 241b)의 두께(T2)는 제1 또는 제2 범프 패드(239a 또는 239b)의 두께(T1)의 10배 내지 80배일 수 있다. 구체적으로, 상기 제1 및 제2 범프 패드들(239a, 239b)은 대략 1um 정도의 두께를 가지는데 반해, 제1 및 제2 솔더 범프(241a, 241b)는 10um 내지 100um의 두께를 가질 수 있다.
또한, 제1 및 제2 솔더 범프(241a, 241b)는 경사진 측면을 가질 수 있으며, 대체로 사다리꼴 형상의 단면 형상을 가질 수 있다. 도 17에 도시한 바와 같이, 제1 및 제2 솔더 범프(241a, 241b)의 바닥면에 대한 측면의 경사각(θ)은 약 65도 내지 75도 범위 내일 수 있다. 경사각(θ)이 위 범위 내일 때, 솔더 범프들(241a, 241b)을 쉽게 형성할 수 있으며, 나아가, 발광 다이오드(1000)를 쉽게 전사(transfer)시킬 수 있다.
한편, 도 18에 도시한 바와 같이, 제1 솔더 범프(241a)와 제2 솔더 범프(241b) 사이의 간격(s1), 제1 및 제2 솔더 범프들(241a, 241b)와 기판(221)의 가장자리 사이의 간격들(s2, S3)이 제어될 필요가 있다. 예를 들어, 간격(s1)은 제1 및 제2 솔더 범프들(241a, 241b)의 두께의 2배 이상이다. 간격(s1)의 상한은 특별히 한정되는 것은 아니지만, 충분한 솔더 범프들(241a, 241b)의 면적을 확보하기 위해 10배를 넘지 않을 수 있다.
한편, 간격들(s2, s3)은 간격(s1)의 1/2 이상일 수 있다. 나아가, 간격들(s2, s3)은 제1 및 제2 솔더 범프들(241a, 241b)의 두께(T2)와 같거나 그보다 클 수 있다. 간격들(s1, s2, s3)을 제어함으로써 제1 및 제2 솔더 범프들(241a, 241b)를 스크린 프린팅 기술을 이용하여 쉽게 형성할 수 있으며, 솔더 범프들 사이의 전기적 단락을 방지할 수 있다.
본 발명의 실시예에 따르면, 종래의 오믹 반사층 대신에 도전성 산화물층(228), 유전층(229) 및 금속 반사층(231)의 반사 구조가 사용된다. 이에 따라, 솔더 등의 본딩재가 콘택 영역으로 침투하는 것을 차단할 수 있으며, 안정한 오믹 콘택 저항을 확보하여 발광 다이오드의 신뢰성을 향상시킬 수 있다. 더욱이, 유전층(229)의 두께를 300nm 이상으로 함으로써 높은 광 출력 및 낮은 순방향 전압을 달성할 수 있다.
나아가, 제1 및 제2 범프 패드들(239a, 239b) 상에 제1 및 제2 솔더 범프들(241a, 241b)을 형성함으로써, 발광 다이오드의 실장 공정에서 사용되는 솔더 페이스트의 양을 줄일 수 있어, 발광 다이오드 실장 공정을 단순화할 수 있다.
또한, 제1 및 제2 범프 패드들(239a, 239b)에 비해 10배 이상의 두께를 갖는 솔더 범프들(241a, 241b)을 배치함으로써 발광 다이오드의 핸들링을 쉽게 할 수 있다.
도 19a 내지 도 19f는 본 발명의 일 실시예에 따른 발광 소자 제조 공정을 설명하기 위한 개략적인 단면도들이다. 여기서는 스크린 프린팅 기술을 이용하여 솔더 범프들(241a, 241b)을 형성하고, 이를 이용하여 실장면 상에 실장하는 공정이 설명된다.
우선, 도 19a를 참조하면, 범프 패드들(239a, 239b)이 형성된 기판(221)이 준비된다. 도시하지는 않았지만, 기판(221) 상에는 도 15 및 도 16를 참조하여 설명한 바와 같은 제1 도전형 반도체층(223), 활성층(225), 제2 도전형 반도체층(227), 도전성 산화물층(228), 유전층(229), 금속 반사층(231), 하부 절연층(233), 제1 패드 금속층(235a), 제2 패드 금속층(235b)) 및 상부 절연층(237)이 형성될 수 있다. 제1 및 제2 범프 패드들(239a, 239b)은 상부 절연층(237) 상에 배치될 수 있다.
기판(221) 상에는 복수의 발광 다이오드 영역들이 배치되며, 각 영역에 제1 및 제2 범프 패드들(239a, 239b)이 형성될 수 있다.
도 19b를 참조하면, 기판(221) 상에 마스크(210)가 배치된다. 마스크(210)는 범프 패드들(239a, 239b)을 노출시키는 개구부들을 가지며, 개구부들이 범프 패드들(239a, 239b)에 정렬되도록 마스크(210)가 배치된다. 개구부들의 높이는 약 20um 이상일 수 있으며, 약 300um 이하일 수 있다.
이어서, 솔더 페이스트(240)가 마스크(210)의 개구부들을 채운다. 솔더 페이스트(240)는 예를 들어 스퀴즈 프린팅 기술을 이용하여 도포될 수 있다. 이에 따라, 대략 개구부의 높이에 상응하는 두께의 솔더 페이스트(240)가 범프 패드들 상에 배치된다.
도 19c를 참조하면, 마스크(210)가 제거되고, 리플로우 공정을 통해 솔더 페이스가 리플로우된다. 이에 따라, 솔더 페이스트가 응집되어 측면이 경사지고 상면이 볼록한 형상의 솔더 범프(240a)가 형성된다. 리플로우 공정에서 솔더 페이스트 내의 플럭스가 대부분 제거될 수 있다.
마스크(210)를 제거하기 위해 솔더 페이스트(240) 사이의 간격은 솔더 페이스트(240)의 두께 이상일 필요가 있다. 솔더 페이스트(240)의 사이의 간격이 너무 좁으면, 솔더 페이스트들(240)이 서로 연결될 수 있어, 마스크(210)를 제거하기 어렵다.
한편, 리플로우 공정에서 제1 및 제2 범프 패드들(239a, 239b)과 솔더들이 서로 확산하여 혼합될 수도 있다. 이에 따라, 제1 및 제2 범프 패드들(239a, 239b)과 솔더 범프(240a) 사이의 경계가 명확하지 않을 수도 있다. 다만, 제1 및 제2 범프 패드들(239a, 239b)이 다층의 금속층으로 형성된 경우, 일부가 솔더와 혼합되고 일부는 잔류할 수 있다.
도 19d를 참조하면, 솔더 범프들(240a)의 두께 일부를 제거하여 제1 및 제2 솔더 범프들(241a, 241b)가 형성된다. 솔더 범프들(240a)은 예를 들어 플라잉 컷 기술과 같은 절삭 공정을 이용하여 절삭될 수 있다.
특히, 솔더 범프들(240a)은 50% 이상 절삭될 수 있다. 이에 따라, 제1 및 제2 솔더 범프들(241a, 241b)은 마스크(210)의 개구부의 높이의 1/2 이하의 두께로 형성될 수 있다. 솔더 범프들(240a)의 절삭을 50% 미만으로 할 경우, 발광 다이오드들을 전사할 때, 솔더 범프들(241a, 241b)의 접착력이 좋지 않아 공정 불량이 발생하기 쉽다.
도 19e를 참조하면, 기판(221)을 분할하여 개별 발광 다이오드들(1000)이 완성된다. 기판(221)을 분할하기 전에 기판(221)의 바닥면을 그라인딩하여 두께를 감소시키는 공정이 추가될 수 있다. 기판(221)의 두께를 감소시키는 공정은 솔더 페이스트를 프린팅하기 전에 수행될 수도 있다.
한편, 도면에 2개의 발광 다이오드들(1000)이 형성되는 것을 도시하지만, 하나의 기판(221)에서 수백개 또는 수천개의 발광 다이오드들(1000)이 형성될 수 있다.
도 19f를 참조하면, 발광 다이오드(1000)가 접속 패드들(251a, 251b)을 갖는 서브 마운트 기판(251) 상에 본딩된다. 발광 다이오드(1000)의 솔더 범프들(241a, 241b)이 접속 패드들(251a, 251b) 상에 정렬되고, 리플로우 공정을 이용한 본딩 기술에 의해 발광 다이오드(1000)가 서브 마운트 기판(251)에 본딩될 수 있다.'
이 경우, 접속 패드들(251a, 251b) 상에 솔더 페이스트가 미리 도포될 수 있다. 다만, 발광 다이오드(1000)에 솔더 범프들(241a, 241b)이 배치됨에 따라, 접속 패드들(251a, 251b) 상에 도포되는 솔더 페이스트의 양은 종래 기술에 비해 대폭 감소될 수 있다.
이에 따라, 접속 패드들(251a, 251b)과 제1 및 제2 범프 패드들(241a, 241b)이 솔더(241a', 241b')에 의해 서로 본딩된 발광 소자가 제공된다.
여기서, 발광 다이오드(1000)가 서브 마운트 기판(251)에 실장되는 것을 설명하지만, 서브 마운트 기판(251) 대신 인쇄 회로 보드가 사용될 수도 있으며, 또는 리드들을 갖는 패키지가 사용될 수도 있다.
이에 따라, 발광 다이오드(1000)가 실장된 발광 다이오드 패키지, 또는 발광 모듈 등 다양한 종류의 발광 소자가 제공될 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 발광 다이오드(2000)를 설명하기 위한 개략적인 평면도이고, 도 21은 도 20의 발광 다이오드를 설명하기 위한 개략적인 회로도이며, 도 22는 도 20의 절취선 B-B를 따라 취해진 개략적인 단면도이고, 도 23은 도 20의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 20 내지 도 23을 참조하면, 본 실시예에 따른 발광 다이오드는 앞서 도 15을 참조하여 설명한 실시예와 대체로 유사하나, 기판(221) 상에 복수의 발광셀들(C1, C2, C3, C4)이 배열된 것에 차이가 있다. 이들 발광셀들(C1, C2, C3, C4)은 도 21에 도시한 바와 같이 제1 범프 패드(239a)와 제2 범프 패드(239b) 사이에서 직렬 연결될 수 있다.
제1 내지 제4 발광셀들(C1, C2, C3, C4)은 기판(221) 상에 배치된다. 제1 내지 제4 발광셀들(C1, C2, C3, C4)은 기판(221)을 노출시키는 분리 영역에 의해 서로 이격된다. 발광셀들 사이의 영역에서 기판(221)의 상면이 노출될 수 있다.
본 실시예에서, 제1 및 제2 발광셀들(C1, C2)이 아래에 배치되고, 제3 및 제4 발광셀들(C3, C4)이 위쪽에 배치된 것으로 도시하지만, 제1 내지 제4 발광셀들(C1, C2, C3, C4)는 다양한 방식으로 배열될 수 있다. 또한, 본 실시예에서, 4개의 발광셀들이 기판(221) 상에 배열된 것에 대해 도시 및 설명하지만, 발광셀들의 개수는 특별히 한정되지 않는다. 예를 들어, 기판(221) 상에 2개의 발광셀들이 배치될 수도 있고, 7개의 발광셀들이 배치될 수도 있다.
각 발광셀은 제1 도전형 반도체층(223) 및 메사(M)를 포함한다. 제1 도전형 반도체층(223) 및 메사(M)는 앞서 도 15 및 도 16를 참조하여 설명한 바와 같으므로 중복을 피하기 위해 동일한 사항에 대한 상세한 설명은 생략한다.
메사(M)는 제1 도전형 반도체층(223)으로 둘러싸인 영역 내측에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(223)의 외측면들에 인접한 가장자리 근처 영역들은 메사(M)에 의해 덮이지 않고 외부에 노출된다.
본 실시예에서, 각 메사(M)는 비아 홀들(227a)을 포함할 수 있으며, 각 비아 홀(227a) 내에서 제1 도전형 반도체층(223)이 노출된다.
한편, 각 메사(M) 상에 도전성 산화물층(228)이 배치되고, 유전층들(229)은 각각 발광셀(C1, C2, C3, C4) 상의 도전성 산화물층(228) 및 메사(M)를 덮는다. 도전성 산화물층(228)은 제2 도전형 반도체층(227)에 오믹 콘택한다. 도전성 산화물층(228)은 메사(M) 상부 영역에서 메사(M)의 거의 전 영역에 걸쳐 배치될 수 있다. 다만, 도전성 산화물층(228)은 메사(M)의 가장자리로부터 이격될 수 있다.
유전층(229)은 메사(M) 상부 영역 및 측면을 덮으며, 메사(M) 주위에 노출된 제1 도전형 반도체층을 덮을 수 있다. 유전층(229)은 또한 도전성 산화물층(228)을 노출시키는 개구부들(229a)을 가진다. 유전층(229)은 제1 도전형 반도체층(223)의 상부 영역 내에 위치하며, 따라서, 서로 다른 발광셀들 상의 유전층들(229)은 서로 이격될 수 있다. 그러나 본 발명이 반드시 이에 한정되는 것은 아니며, 인접한 발광셀들 상의 유전층들이 서로 연결될 수도 있다.
금속 반사층(231)은 유전층(229) 상에 배치되며, 유전층(229)의 개구부들(229a)을 통해 도전성 산화물층(228)에 접속한다. 금속 반사층(231)은 각 발광셀(C1, C2, C3, C4)의 메사(M) 상부 영역 내에 배치된다.
하부 절연층(233)은 메사들(M)을 덮으며 금속 반사층(231) 및 유전층(229)을 덮는다. 하부 절연층(233)은 또한, 유전층(229) 외부에 노출된 제1 도전형 반도체층(223) 및 기판(221)을 덮는다. 기판(221)이 패터닝된 사파이어 기판인 경우, 하부 절연층(233)은 기판(221) 상의 돌출부들의 형상을 따라 형성될 수 있다.
하부 절연층(233)의 가장자리는 도시한 바와 같이, 각 발광셀의 제1 도전형 반도체층(223) 상에 위치할 수 있으나, 이에 한정되는 것은 아이며, 제1 도전형 반도체층(223)의 측면을 덮고 기판(221) 상에 위치할 수도 있다.
하부 절연층(233)은 각 메사(M)의 비아 홀들(227a) 내에서 제1 도전형 반도체층(223)을 노출시키는 제1 개구부들(233a)을 가지며, 또한, 제1 발광셀(C1) 상에서 금속 반사층(231)을 노출시키는 제2 개구부(233b1) 및 제2 내지 제3 발광셀들(C2, C3, C4) 상에서 금속 반사층(231)을 노출시키는 제2 개구부들(233b2)을 가진다.
본 실시예에서, 하부 절연층(233)은 메사(M) 주위의 제1 도전형 반도체층(223)을 노출시키는 개구부를 포함하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며, 하부 절연층(233)이 메사 주위의 제1 도전형 반동체층(223)을 노출시키는 개구부를 포함할 수도 있다.
제2 개구부(233b1)는 제1 발광셀(C1) 상에 배치되며, 제2 개구부들(233b2)은 발광셀들의 분리 영역 근처에서 각 발광셀들의 금속 반사층(231)을 노출시킨다. 제2 개구부들(233b2)은 대체로 분리 영역을 따라 기다란 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다.
한편, 제2 개구부(233b1)는 제1 발광셀(C1) 상에 위치하며, 제2 범프 패드(239b) 하부 영역 내에 위치할 수 있다. 그러나 다른 실시예에서, 제2 개구부(233b1)는 제1 발광셀(C1) 상에서 제2 범프 패드(239b)로부터 수평 방향으로 이격되어 배치될 수도 있다.
하부 절연층(233)은 도 15 및 도 16를 참조하여 설명한 바와 같이, 단일층 또는 다중층으로 형성될 수 있으며, 또는 분포 브래그 반사기를 포함할 수 있다. 또한, 하부 절연층(233)은 상기 분포 브래그 반사기를 덮는 캐핑층을 더 포함할 수 있다.
한편, 제1 패드 금속층(235a), 제2 패드 금속층(235b) 및 연결 금속층(235c)이 하부 절연층(233) 상에 배치된다.
제1 패드 금속층(235a)은 제4 발광셀(C4) 상에 배치되며, 메사(M)의 비아 홀들(227a) 내에 노출된 제1 도전형 반도체층(223)에 오믹 콘택한다. 본 실시예에서는, 비아 홀들(227a) 내에서 제1 패드 금속층(235a)이 제1 도전형 반도체층(223)에 접촉하는 것을 도시하지만, 메사(M) 주위에서 제1 도전형 반도체층(223)에 접촉할 수도 있다. 다만, 제1 패드 금속층(235a)을 메사(M)의 상부 영역 내에 배치함으로써 기판(221)의 가장자리로부터 멀리 이격시킬 수 있으며, 이에 따라, 제1 패드 금속층(235a)이 기판(221)의 측면측으로부터 진입하는 수분에 의해 손상되는 것을 방지할 수 있다.
제2 패드 금속층(235b)은 제1 발광셀(C1) 상에 배치되며, 제2 개구부(233b1)를 통해 금속 반사층(231)에 전기적으로 접속할 수 있다. 이에 따라, 제2 패드 금속층(235b)은 제1 발광셀(C1)의 제2 도전형 반도체층(227)에 전기적으로 접속한다.
제2 패드 금속층(235b)은 메사(M) 상에 위치하며, 제1 도전형 반도체층(223)으로부터 절연된다. 나아가, 제2 패드 금속층(235b)은 제1 발광셀(C1) 상의 메사(M)의 측면들로부터 이격될 수 있다. 이에 따라, 제2 패드 금속층(235b)이 기판(221)의 측면측으로부터 진입하는 수분에 의해 손상되는 것을 방지할 수 있다.
한편, 연결 금속층들(235c)은 이웃하는 발광셀들을 서로 직렬 연결한다. 연결 금속층들(235c)은 하부 절연층(233)의 제1 개구부(233a) 및 제2 개구부(233b2)를 통해 이웃하는 발광셀들의 제1 도전형 반도체층(223) 및 제2 도전형 반도체층(227)에 전기적으로 접속할 수 있다. 예를 들어, 하나의 연결 금속층(235c)은 제1 발광셀(C1) 내의 제1 도전형 반도체층(223)에 전기적으로 접속함과 아울러, 제2 발광셀(C2) 상의 금속 반사층(231)에 전기적으로 접속할 수 있다. 이에 따라, 제1 발광셀(C1)과 제2 발광셀(C2)이 연결 금속층(233c)을 통해 서로 직렬 연결된다. 이와 같이, 제2 발광셀(C2)과 제3 발광셀(C3)이 연결 금속층(235c)을 통해 직렬 연결될 수 있으며, 제3 발광셀(C3)과 제4 발광셀(C4) 연결 금속층(235c)을 통해 직렬 연결될 수 있다.
연결 금속층들(235c)은 제1 패드 금속층(235a) 및 제2 패드 금속층(235b)으로부터 이격된다. 나아가, 연결 금속층들(235c)은 메사(M)보다 좁은 폭을 갖도록 형성될 수 있으며, 따라서, 기판(221)의 가장자리로부터 메사(M)보다 멀리 이격될 수 있다.
제1, 제2 패드 금속층(235a, 235b) 및 연결 금속층들(235c)은 동일 공정에 의해 동일 재료로 함께 형성될 수 있다. 예를 들어, 제1, 제2 패드 금속층(235a, 235b) 및 연결 금속층들(235c)은 Al층과 같은 오믹 반사층을 포함할 수 있으며, 오믹 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 오믹 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1, 제2 패드 금속층(235a, 235b) 및 연결 금속층들(235c)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
상부 절연층(237)은 제1 패드 금속층(235a), 제2 패드 금속층(235b) 및 연결 금속층들(235c) 상에 배치되며, 제1 패드 금속층(235a)을 노출시키는 제1 개구부(237a) 및 제2 패드 금속층(235b)를 노출시키는 제2 개구부(237b)를 가진다. 상부 절연층(237)은 발광셀들(221) 주위에 노출된 기판(221) 상면을 덮을 수 있다. 상부 절연층(237)은 도시한 바와 같이 기판(221)의 가장자리를 덮을 수 있으나, 이에 한정되는 것은 아니며, 상부 절연층(237)의 가장자리가 기판(221)의 가장자리 내측에 위치할 수도 있다.
한편, 상기 제1 개구부(237a)는 제1 패드 금속층(235a)의 상부 영역 내에 배치되며, 따라서, 연결 금속층(235c) 및 하부 절연층(233)의 제2 개구부(233b2)로부터 이격된다. 또한, 상기 제2 개구부(237b) 또한 제2 패드 금속층(235b) 상에 한정되어 위치하며, 연결 금속층(235c)으로부터 이격된다.
본 실시예에 있어서, 상부 절연층(237)의 제1 및 제2 개구부(237a, 237b)를 통해 노출된 상기 제1 및 제2 패드 금속층(235a, 235b)은 그 위에 솔더 범프들(241a, 241b)이 형성되는 범프 패드들로 사용될 수 있다. 이와 달리, 도 15 및 도 16를 참조하여 설명한 바와 같이, 제1 및 제2 범프 패드들(239a, 239b)이 상부 절연층(237)의 제1 및 제2 개구부(237a, 237b)를 통해 노출된 제1 및 제2 패드 금속층들(235a, 235b)을 각각 덮을 수 있다. 상기 제1 및 제2 범프 패드(239a, 239b)는 각각 복수의 발광셀들에 걸쳐 배치될 수 있으며, 제1 및 제2 개구부(237a, 237b)를 덮어 밀봉할 수 있다.
제1 솔더 범프(241a) 및 제2 솔더 범프(241b)는 각각 제1 범프 패드(239a) 및 제2 범프 패드(239b) 상에 배치된다. 제1 및 제2 솔더 범프들(241a, 241b)은 제1 범프 패드(239a) 및 제2 범프 패드(239b)와 동일한 형상의 바닥면을 가질 수 있다. 한편, 제1 솔더 범프(241a) 및 제2 솔더 범프(241b)의 두께, 및 이들 사이의 간격 및 이들과 기판(221)의 가장자리 사이의 간격들은 도 17 및 도 18을 참조하여 설명한 바와 같으므로 중복을 피하기 위해 상세한 설명은 생략한다.
도 24 및 도 25는 본 발명의 또 다른 실시예들에 따른 발광 다이오드들(200a, 200b)을 설명하기 위한 개략적인 평면도들이다.
도 24를 참조하면, 본 실시예에 따른 발광 다이오드(200a)는 도 20 내지 도 23를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제1 및 제2 범프 패드들(239a, 239b)의 형상에 차이가 있으며, 이에 따라, 제1 및 제2 솔더 범프들(241a, 241b)의 형상에 차이가 있다.
즉, 발광 다이오드(2000)에서 제1 및 제2 범프 패드들(239a, 239b)은 대체로 기다란 직사각형 형상을 가지며, 각각 복수개의 발광셀들에 걸쳐 배치된다. 이에 대해, 발광 다이오드(200a)에서 제1 및 제2 범프 패드들(239a, 239b)은 각각 복수개의 발광셀들에 걸쳐 배치되지만, 발광셀들 사이의 영역에서 폭이 좁은 영역을 포함한다.
제1 및 제2 솔더 범프들(241a, 241b)은 제1 및 제2 범프 패드들(239a, 239a)을 덮으며, 제1 및 제2 범프 패드들(239a, 239b)과 동일한 형상으로 형성될 수 있다.
도 25를 참조하면, 본 실시예에 따른 발광 다이오드(200b)는 도 20 내지 도 23를 참조하여 설명한 발광 다이오드(2000)와 대체로 유사하나, 제1 및 제2 범프 패드들(239a, 239b)이 각각 단일의 발광셀들(C4, C1) 상에 배치되고, 다른 발광셀들(C2, C3) 상에 더미 범프 패드들(239c)이 배치된 것에 차이가 있다.
더미 범프 패드들(239c)은 상부 절연층(237) 상에 제1 및 제2 범프 패드들(239a, 239b)과 동일 공정에서 함께 형성된다. 다만, 더미 범프 패드들(239c)은 상부 절연층(237)에 의해 제1 내지 제4 발광셀들(C1, C2, C3, C4)로부터 전기적으로 이격된다.
한편, 제1 및 제2 솔더 범프들(241a, 241b)은 각각 제1 및 제2 범프 패드들(239a, 239b) 상에 배치되며, 더미 솔더 범프(241c)가 더미 범프 패드(239c) 상에 배치될 수 있다. 더미 솔더 범프(241c)는 생략될 수도 있으며, 따라서, 솔더 범프를 형성하기 위한 솔더 페이스트의 양을 절감할 수 있다.
본 실시예에서, 4개의 발광셀들을 포함하는 발광 다이오드를 예를 들어 설명하지만, 발광 다이오드는 4개보다 더 많은 발광셀들을 포함할 수 있다. 이 경우, 솔더 범프들은 발광 다이오드의 실장 공정을 안정하게 할 수 있도록 배치될 수 있다. 예컨대, 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들에 걸쳐 제1 솔더 범프가 배치되고, 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들에 걸쳐 제2 솔더 범프가 배치될 수 있다. 또는 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 적어도 하나에 더미 솔더 범프가 배치되고, 다른 발광셀들 중 적어도 하나에 제1 솔더 범프가 배치될 수 있다. 또한, 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발괄셀들 중 적어도 하나에 더미 솔더 범프가 배치되고, 다른 발광셀들 중 적어도 하나에 제2 솔더 범프가 배치될 수 있다.
도 26은 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.
도 26을 참조하면, 본 실시예에 따른 조명 장치는, 확산 커버(1010), 발광 소자 모듈(1020) 및 바디부(1030)를 포함한다. 바디부(1030)는 발광 소자 모듈(1020)을 수용할 수 있고, 확산 커버(1010)는 발광 소자 모듈(1020)의 상부를 커버할 수 있도록 바디부(1030) 상에 배치될 수 있다.
바디부(1030)는 발광 소자 모듈(1020)을 수용 및 지지하여, 발광 소자 모듈(1020)에 전기적 전원을 공급할 수 있는 형태이면 제한되지 않는다. 예를 들어, 도시된 바와 같이, 바디부(1030)는 바디 케이스(1031), 전원 공급 장치(1033), 전원 케이스(1035), 및 전원 접속부(1037)를 포함할 수 있다.
전원 공급 장치(1033)는 전원 케이스(1035) 내에 수용되어 발광 소자 모듈(1020)과 전기적으로 연결되며, 적어도 하나의 IC칩을 포함할 수 있다. 상기 IC칩은 발광 소자 모듈(1020)로 공급되는 전원의 특성을 조절, 변환 또는 제어할 수 있다. 전원 케이스(1035)는 전원 공급 장치(1033)를 수용하여 지지할 수 있고, 전원 공급 장치(1033)가 그 내부에 고정된 전원 케이스(1035)는 바디 케이스(1031)의 내부에 위치할 수 있다. 전원 접속부(115)는 전원 케이스(1035)의 하단에 배치되어, 전원 케이스(1035)와 결속될 수 있다. 이에 따라, 전원 접속부(1037)는 전원 케이스(1035) 내부의 전원 공급 장치(1033)와 전기적으로 연결되어, 외부 전원이 전원 공급 장치(1033)에 공급될 수 있는 통로 역할을 할 수 있다.
발광 소자 모듈(1020)은 기판(1023) 및 기판(1023) 상에 배치된 발광 소자(1021)를 포함한다. 발광 소자 모듈(1020)은 바디 케이스(1031) 상부에 마련되어 전원 공급 장치(1033)에 전기적으로 연결될 수 있다.
기판(1023)은 발광 소자(1021)를 지지할 수 있는 기판이면 제한되지 않으며, 예를 들어, 배선을 포함하는 인쇄회로기판일 수 있다. 기판(1023)은 바디 케이스(1031)에 안정적으로 고정될 수 있도록, 바디 케이스(1031) 상부의 고정부에 대응하는 형태를 가질 수 있다. 발광 소자(1021)는 상술한 본 발명의 실시예들에 따른 발광 다이오드들 중 적어도 하나를 포함할 수 있다.
확산 커버(1010)는 발광 소자(1021) 상에 배치되되, 바디 케이스(1031)에 고정되어 발광 소자(1021)를 커버할 수 있다. 확산 커버(1010)는 투광성 재질을 가질 수 있으며, 확산 커버(1010)의 형태 및 광 투과성을 조절하여 조명 장치의 지향 특성을 조절할 수 있다. 따라서 확산 커버(1010)는 조명 장치의 이용 목적 및 적용 태양에 따라 다양한 형태로 변형될 수 있다.
도 27은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
본 실시예의 디스플레이 장치는 표시패널(2110), 표시패널(2110)에 광을 제공하는 백라이트 유닛 및, 상기 표시패널(2110)의 하부 가장자리를 지지하는 패널 가이드를 포함한다.
표시패널(2110)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(2110)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다.
백라이트 유닛은 적어도 하나의 기판 및 복수의 발광 소자(2160)를 포함하는 광원 모듈을 포함한다. 나아가, 백라이트 유닛은 바텀커버(2180), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 더 포함할 수 있다.
바텀커버(2180)는 상부로 개구되어, 기판, 발광 소자(2160), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 수납할 수 있다. 또한, 바텀커버(2180)는 패널 가이드와 결합될 수 있다. 기판은 반사 시트(2170)의 하부에 위치하여, 반사 시트(2170)에 둘러싸인 형태로 배치될 수 있다. 다만, 이에 한정되지 않고, 반사 물질이 표면에 코팅된 경우에는 반사 시트(2170) 상에 위치할 수도 있다. 또한, 기판은 복수로 형성되어, 복수의 기판들이 나란히 배치된 형태로 배치될 수 있으나, 이에 한정되지 않고, 단일의 기판으로 형성될 수도 있다.
발광 소자(2160)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 포함할 수 있다. 발광 소자(2160)들은 기판 상에 일정한 패턴으로 규칙적으로 배열될 수 있다. 또한, 각각의 발광 소자(2160) 상에는 렌즈(2210)가 배치되어, 복수의 발광 소자(2160)들로부터 방출되는 광을 균일성을 향상시킬 수 있다.
확산 플레이트(2131) 및 광학 시트들(2130)은 발광 소자(2160) 상에 위치한다. 발광 소자(2160)로부터 방출된 광은 확산 플레이트(2131) 및 광학 시트들(2130)을 거쳐 면 광원 형태로 표시패널(2110)로 공급될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 직하형 디스플레이 장치에 적용될 수 있다.
도 28은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 백라이트 유닛이 구비된 디스플레이 장치는 영상이 디스플레이되는 표시패널(3210), 표시패널(3210)의 배면에 배치되어 광을 조사하는 백라이트 유닛을 포함한다. 나아가, 상기 디스플레이 장치는, 표시패널(3210)을 지지하고 백라이트 유닛이 수납되는 프레임(240) 및 상기 표시패널(3210)을 감싸는 커버(3240, 3280)를 포함한다.
표시패널(3210)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(3210)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다. 표시패널(3210)은 그 상하부에 위치하는 커버(3240, 3280)에 의해 고정되며, 하부에 위치하는 커버(3280)는 백라이트 유닛과 결속될 수 있다.
표시패널(3210)에 광을 제공하는 백라이트 유닛은 상면의 일부가 개구된 하부 커버(3270), 하부 커버(3270)의 내부 일 측에 배치된 광원 모듈 및 상기 광원 모듈과 나란하게 위치되어 점광을 면광으로 변환하는 도광판(3250)을 포함한다. 또한, 본 실시예의 백라이트 유닛은 도광판(3250) 상에 위치되어 광을 확산 및 집광시키는 광학 시트들(3230), 도광판(3250)의 하부에 배치되어 도광판(3250)의 하부방향으로 진행하는 광을 표시패널(3210) 방향으로 반사시키는 반사시트(3260)를 더 포함할 수 있다.
광원 모듈은 기판(3220) 및 상기 기판(3220)의 일면에 일정 간격으로 이격되어 배치된 복수의 발광 소자(3110)를 포함한다. 기판(3220)은 발광 소자(3110)를 지지하고 발광 소자(3110)에 전기적으로 연결된 것이면 제한되지 않으며, 예컨대, 인쇄회로기판일 수 있다. 발광 소자(3110)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다. 광원 모듈로부터 방출된 광은 도광판(3250)으로 입사되어 광학 시트들(3230)을 통해 표시패널(3210)로 공급된다. 도광판(3250) 및 광학 시트들(3230)을 통해, 발광 소자(3110)들로부터 방출된 점 광원이 면 광원으로 변형될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 에지형 디스플레이 장치에 적용될 수 있다.
도 29는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.
도 29를 참조하면, 상기 헤드 램프는, 램프 바디(4070), 기판(4020), 발광 소자(4010) 및 커버 렌즈(4050)를 포함한다. 나아가, 상기 헤드 램프는, 방열부(4030), 지지랙(4060) 및 연결 부재(4040)를 더 포함할 수 있다.
기판(4020)은 지지랙(4060)에 의해 고정되어 램프 바디(4070) 상에 이격 배치된다. 기판(4020)은 발광 소자(4010)를 지지할 수 있는 기판이면 제한되지 않으며, 예컨대, 인쇄회로기판과 같은 도전 패턴을 갖는 기판일 수 있다. 발광 소자(4010)는 기판(4020) 상에 위치하며, 기판(4020)에 의해 지지 및 고정될 수 있다. 또한, 기판(4020)의 도전 패턴을 통해 발광 소자(4010)는 외부의 전원과 전기적으로 연결될 수 있다. 또한, 발광 소자(4010)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다.
커버 렌즈(4050)는 발광 소자(4010)로부터 방출되는 광이 이동하는 경로 상에 위치한다. 예컨대, 도시된 바와 같이, 커버 렌즈(4050)는 연결 부재(4040)에 의해 발광 소자(4010)로부터 이격되어 배치될 수 있고, 발광 소자(4010)로부터 방출된 광을 제공하고자하는 방향에 배치될 수 있다. 커버 렌즈(4050)에 의해 헤드 램프로부터 외부로 방출되는 광의 지향각 및/또는 색상이 조절될 수 있다. 한편, 연결 부재(4040)는 커버 렌즈(4050)를 기판(4020)과 고정시킴과 아울러, 발광 소자(4010)를 둘러싸도록 배치되어 발광 경로(4045)를 제공하는 광 가이드 역할을 할 수도 있다. 이때, 연결 부재(4040)는 광 반사성 물질로 형성되거나, 광 반사성 물질로 코팅될 수 있다. 한편, 방열부(4030)는 방열핀(4031) 및/또는 방열팬(4033)을 포함할 수 있고, 발광 소자(4010) 구동 시 발생하는 열을 외부로 방출시킨다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 헤드 램프, 특히, 차량용 헤드 램프에 적용될 수 있다.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (47)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 및
    상기 메사 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮으며, 상기 제1 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부 및 상기 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제2 개구부를 갖는 하부 절연층을 포함하고,
    상기 활성층은 500nm 이하의 피크 파장을 갖는 광을 생성하고,
    상기 하부 절연층은 분포 브래그 반사기를 포함하며,
    상기 하부 절연층은 가시 영역의 파장 범위에서 연속적으로 90% 이상의 반사율을 나타내는 고반사 파장 대역을 가지며, 상기 고반사 파장 대역 내에서 상기 활성층에서 생성된 광의 피크 파장을 포함하는 제1 파장 영역에서의 반사율들이 554nm 내지 700nm 범위 내의 제2 파장 영역에서의 반사율들보다 높으며,
    상기 제1 파장 영역은 554nm 보다 작은 쪽에 위치하는 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 하부 절연층은 상기 분포 브래그 반사기 상에 배치된 캐핑층을 더 포함하는 발광 다이오드.
  3. 청구항 2에 있어서,
    상기 캐핑층은 SiO2-TiO2 혼합층을 포함하는 발광 다이오드.
  4. 청구항 3에 있어서,
    상기 SiO2-TiO2 혼합층 내 TiO2의 함량은 전체 혼합층에 대해 1 내지 5 몰% 범위 내인 발광 다이오드.
  5. 청구항 3에 있어서,
    상기 캐핑층은 상기 분포 브래그 반사기의 상면 및 측면을 덮는 발광 다이오드.
  6. 청구항 3에 있어서,
    상기 하부 절연층은 420 내지 480nm의 파장 범위에서 98% 이상의 반사율을 가지며, 554 내지 700nm의 파장 범위에서 90% 이상의 반사율을 갖는 발광 다이오드.
  7. 청구항 1에 있어서,
    상기 제1 파장 영역은 420 내지 480nm 범위 내이고,
    상기 제1 파장 영역에서의 반사율들은 500 내지 700nm 범위 내의 파장들에서의 반사율들보다 높은 발광 다이오드.
  8. 청구항 1에 있어서,
    상기 메사 상에 배치되고 상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층;
    상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층; 및
    상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층을 더 포함하되,
    상기 하부 절연층은 상기 금속 반사층 상에 배치되며, 상기 제1 개구부는 상기 제1 도전형 반도체층을 노출시키고, 상기 제2 개구부는 상기 금속 반사층을 노출시키는 발광 다이오드.
  9. 청구항 8에 있어서,
    상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및
    상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하는 발광 다이오드.
  10. 청구항 9에 있어서,
    상기 제1 패드 금속층 및 상기 제2 패드 금속층을 덮되, 상기 제1 패드 금속층을 노출시키는 제1 개구부 및 상기 제2 패드 금속층을 노출시키는 제2 개구부를 포함하는 상부 절연층을 더 포함하는 발광 다이오드.
  11. 청구항 10에 있어서,
    상기 상부 절연층은 SiO2-TiO2 혼합층을 포함하는 발광 다이오드.
  12. 청구항 11에 있어서,
    상기 상부 절연층은 상기 하부 절연층의 측면을 덮는 발광 다이오드.
  13. 청구항 10에 있어서,
    제1 범프 패드; 및
    제2 범프 패드를 더 포함하되,
    상기 제1 범프 패드 및 제2 범프 패드는 각각 상기 상부 절연층의 제1 개구부 및 제2 개구부를 통해 상기 제1 패드 금속층 및 상기 제2 패드 금속층에 전기적으로 접속하는 발광 다이오드.
  14. 청구항 1에 있어서,
    기판; 및
    상기 기판 상에 배치된 복수의 발광셀들을 더 포함하되,
    상기 발광셀들은 각각 상기 제1 도전형 반도체층 및 메사를 포함하고,
    상기 하부 절연층은 상기 복수의 발광셀들을 덮되, 각 발광셀의 제1 도전형 반도체층 및 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부들 및 제2 개구부들을 갖는 발광 다이오드.
  15. 청구항 14에 있어서,
    상기 하부 절연층은 상기 발광셀들 사이에 노출된 기판을 덮는 발광 다이오드.
  16. 청구항 14에 있어서,
    각 발광셀의 메사 상에 배치되어 상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층;
    각 발광셀 상의 상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층; 및
    각 발광셀 상의 상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층을 더 포함하되,
    상기 하부 절연층은 상기 금속 반사층들 상에 배치되며, 상기 제1 개구부들은 상기 제1 도전형 반도체층들을 노출시키고, 상기 제2 개구부들은 상기 금속 반사층들을 노출시키는 발광 다이오드.
  17. 청구항 16에 있어서,
    상기 유전층들은 서로 이격되며, 각각의 유전층은 각 발광셀의 제1 도전형 반도체층의 상부 영역 내에 위치하는 발광 다이오드.
  18. 청구항 14에 있어서,
    상기 발광셀들 중 어느 하나의 발광셀 상에 배치되어 상기 제1 개구부를 통해 제1 도전형 반도체층에 접속하는 제1 패드 금속층;
    상기 발광셀들 중 또 다른 하나의 발광셀 상에 배치되어 상기 제2 개구부를 통해 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층; 및
    이웃하는 발광셀들을 전기적으로 연결하는 연결 금속층을 더 포함하는 발광 다이오드.
  19. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사; 및
    상기 메사 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮으며, 상기 제1 도전형 반도체층에 전기적 접속을 허용하기 위한 제1 개구부 및 상기 제2 도전형 반도체층에 전기적 접속을 허용하기 위한 제2 개구부를 갖는 하부 절연층을 포함하고,
    상기 하부 절연층은 분포 브래그 반사기 및 상기 분포 브래그 반사기 상에 배치된 캐핑층을 포함하며,
    상기 캐핑층은 SiO2를 포함하는 적어도 2종의 산화물의 혼합층을 포함하는 발광 다이오드.
  20. 청구항 19에 있어서,
    상기 혼합층은 SiO2-TiO2 혼합층인 발광 다이오드.
  21. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 위치하고, 활성층 및 제2 도전형 반도체층을 포함하는 메사;
    상기 메사의 측면 및 상기 메사 주위에 노출된 제1 도전형 반도체층의 적어도 일부를 덮는 분포 브래그 반사기; 및
    상기 제1 도전형 반도체층 상에서 상기 분포 브래그 반사기를 덮는 보호층을 포함하되,
    상기 보호층은 SiO2를 포함하는 적어도 2종의 산화물의 혼합층을 포함하는 발광 다이오드.
  22. 청구항 21에 있어서,
    상기 혼합층은 SiO2-TiO2 혼합층인 발광 다이오드.
  23. 청구항 22에 있어서,
    상기 보호층은 상기 분포 브래그 반사기의 상면 전체를 덮는 발광 다이오드.
  24. 청구항 22에 있어서,
    상기 보호층은 상기 분포 브래그 반사기의 상면 일부와 측면을 덮는 발광 다이오드.
  25. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 도전형 반도체층;
    상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드;
    상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드;
    상기 제1 범프 패드 상에 배치된 제1 솔더 범프; 및
    상기 제2 범프 패드 상에 배치된 제2 솔더 범프를 포함하고,
    상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가지는 발광 다이오드.
  26. 청구항 25에 있어서,
    상기 제1 솔더 범프 및 제2 솔더 범프는 경사진 측면을 갖되, 상기 경사진 측면의 경사각은 바닥면에 대해 65도 내지 75도 범위 내인 발광 다이오드.
  27. 청구항 25에 있어서,
    상기 제1 솔더 범프와 제2 솔더 범프 사이의 간격은 상기 제1 솔더 범프 또는 상기 제2 솔더 범프의 두께의 2배 이상 10배 이하인 발광 다이오드.
  28. 청구항 27에 있어서,
    상기 제1 도전형 반도체층 아래에 배치된 기판을 더 포함하되,
    상기 제1 솔더 범프 또는 상기 제2 솔더 범프와 상기 기판 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프의 두께와 같거나 그보다 큰 발광 다이오드.
  29. 청구항 25에 있어서,
    상기 제2 도전형 반도체층 상에 배치된 상부 절연층을 더 포함하되,
    상기 상부 절연층은 전기적 접속을 허용하기 위한 개구부들을 가지며,
    상기 제1 및 제2 범프 패드들은 상기 상부 절연층 상에 배치되되, 상기 개구부들을 통해 제1 및 제2 도전형 반도체층들에 전기적으로 접속된 발광 다이오드.
  30. 청구항 29에 있어서,
    상기 제1 및 제2 솔더 범프들은 각각 상기 제1 및 제2 범프 패드들의 상면 전체를 덮는 발광 다이오드.
  31. 청구항 29에 있어서,
    상기 제1 범프 패드와 상기 제2 범프 패드 사이의 간격은 상기 제1 솔더 범프 또는 상기 제2 솔더 범프 두께의 2배 이상 10배 이하인 발광 다이오드.
  32. 청구항 29에 있어서,
    상기 제1 도전형 반도체층 아래에 배치된 기판을 더 포함하되,
    상기 제1 범프 패드 또는 상기 제2 범프 패드와 상기 기판의 가장자리 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프의 두께와 같거나 그보다 큰 발광 다이오드.
  33. 청구항 29에 있어서,
    상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층;
    상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층;
    상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층;
    상기 금속 반사층 상에 배치되며, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부 및 상기 금속 반사층을 노출시키는 제2 개구부를 포함하는 하부 절연층;
    상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및
    상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하고,
    상기 상부 절연층의 개구부들은 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시키는 발광 다이오드.
  34. 청구항 25에 있어서,
    기판; 및
    상기 기판 상에 배치된 복수의 발광셀들을 더 포함하되,
    상기 발광셀들 각각은 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고,
    상기 제1 범프 패드는 상기 복수의 발광셀들 중 하나의 발광셀의 제1 도전형 반도체층에 전기적으로 접속되고,
    상기 제2 범프 패드는 상기 복수의 발광셀들 중 다른 하나의 발광셀의 제2 도전형 반도체층에 전기적으로 접속되는 발광 다이오드.
  35. 청구항 34에 있어서,
    상기 복수의 발광셀들 중 또 다른 발광셀 상에 배치된 더미 범프 패드를 더 포함하되,
    상기 더미 범프 패드는 상기 발광셀들로부터 전기적으로 이격된 발광 다이오드.
  36. 청구항 34에 있어서,
    상기 제1 범프 패드 및 제2 범프 패드는 각각 적어도 2개의 발광셀들에 걸쳐 배치된 발광 다이오드.
  37. 청구항 36에 있어서,
    상기 제1 및 제2 범프 패드는 발광셀들 사이의 영역에서 폭이 좁은 영역을 포함하는 발광 다이오드.
  38. 기판;
    상기 기판 상에 배치된 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 상에 배치되며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층; 및
    상기 상부 절연층 상에 배치되며, 상기 상부 절연층의 개구부들을 통해 상기 제1 및 제2 도전형 반도체층들에 각각 전기적으로 접속된 제1 솔더 범프 및 제2 솔더 범프를 포함하되,
    상기 제1 및 제2 솔더 범프는 각각 10um 내지 100um 범위 내의 두께를 가지는 발광 다이오드.
  39. 청구항 38에 있어서,
    상기 제1 솔더 범프 및 제2 솔더 범프는 경사진 측면을 갖되, 상기 경사진 측면의 경사각은 바닥면에 대해 65도 내지 75도 범위 내인 발광 다이오드.
  40. 청구항 38에 있어서,
    상기 제1 솔더 범프와 제2 솔더 범프 사이의 간격은 상기 제1 솔더 범프 또는 제2 솔더 범프 두께의 2배 이상 10배 이하인 발광 다이오드.
  41. 청구항 40에 있어서,
    상기 제1 솔더 범프 또는 상기 제2 솔더 범프와 상기 기판 사이의 수평 방향 최단 거리는 상기 제1 솔더 범프와 상기 제2 솔더 범프 사이의 간격의 1/2 이상인 발광 다이오드.
  42. 접속 패드들을 갖는 실장면; 및
    솔더들을 통해 상기 실장면 상에 실장된 발광 다이오드를 포함하되,
    상기 발광 다이오드는
    제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제2 도전형 반도체층;
    상기 제1 도전형 반도체층에 전기적으로 접속된 제1 범프 패드; 및
    상기 제2 도전형 반도체층에 전기적으로 접속된 제2 범프 패드를 포함하고,
    상기 솔더들은 상기 접속 패드들과 상기 제1 및 제2 범프 패드들을 본딩하고,
    상기 솔더는 상기 제1 범프 패드 및 상기 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가지는 발광 소자.
  43. 청구항 42에 있어서,
    상기 발광 다이오드는 상기 제2 도전형 반도체층과 상기 제1 및 제2 범프 패드 사이에 위치하며, 전기적 접속을 허용하기 위한 개구부들을 가지는 상부 절연층을 더 포함하는 발광 소자.
  44. 청구항 43에 있어서,
    상기 발광 다이오드는,
    상기 제2 도전형 반도체층에 전기적으로 접속된 투명한 도전성 산화물층;
    상기 도전성 산화물층을 덮되, 상기 도전성 산화물층을 노출시키는 복수의 개구부들을 가지는 유전층;
    상기 유전층 상에 배치되며, 상기 유전층의 개구부들을 통해 상기 도전성 산화물층에 접속하는 금속 반사층;
    상기 금속 반사층 상에 배치되며, 상기 제1 도전형 반도체층을 노출시키는 제1 개구부 및 상기 금속 반사층을 노출시키는 제2 개구부를 포함하는 하부 절연층; 및
    상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제1 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 및
    상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 제2 개구부를 통해 상기 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층을 더 포함하고,
    상기 상부 절연층의 개구부들은 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시키는 발광 소자.
  45. 기판;
    상기 기판 상에 배치되며, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 적어도 4개의 발광셀들; 및
    상기 발광셀들 상에 배치된 적어도 2개의 솔더 범프들을 포함하되,
    상기 적어도 4개의 발광셀들은 상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 및 상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들을 포함하고,
    상기 기판의 일측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공되고,
    상기 기판의 타측 가장자리에 가깝게 배치된 적어도 2개의 발광셀들 중 2개 이상의 발광셀들 상에는 솔더 범프(들)이 제공된 발광 다이오드.
  46. 청구항 45에 있어서,
    상기 적어도 2개의 솔더 범프들은,
    하나의 발광셀에 전기적으로 접속된 제1 솔더 범프; 및
    다른 하나의 발광셀에 전기적으로 접속된 제2 솔더 범프를 포함하는 발광 다이오드.
  47. 청구항 46에 있어서,
    상기 제1 솔더 범프와 발광셀 사이에 위치하는 제1 범프 패드; 및
    상기 제2 솔더 범프와 발광셀 사이에 위치하는 제2 범프 패드를 더 포함하되,
    상기 제1 및 제2 솔더 범프는 각각 상기 제1 범프 패드 및 제2 범프 패드의 두께의 10배 내지 80배 범위 내의 두께를 가지는 발광 다이오드.
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