WO2014119910A1 - 나노구조 반도체 발광소자 제조방법 - Google Patents

나노구조 반도체 발광소자 제조방법 Download PDF

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WO2014119910A1
WO2014119910A1 PCT/KR2014/000811 KR2014000811W WO2014119910A1 WO 2014119910 A1 WO2014119910 A1 WO 2014119910A1 KR 2014000811 W KR2014000811 W KR 2014000811W WO 2014119910 A1 WO2014119910 A1 WO 2014119910A1
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layer
mask
nanocore
base layer
nano
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PCT/KR2014/000811
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차남구
유건욱
성한규
Original Assignee
삼성전자주식회사
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    • H01L33/20—
    • H01L33/08—
    • H01L33/005—
    • H01L33/18—
    • H01L33/24—

Definitions

  • the present invention relates to a method of manufacturing a nanostructured semiconductor light emitting device.
  • a semiconductor light emitting device such as a light emitting diode (LED) is a device in which a substance contained in a device emits light. The electrons and holes are recombined to convert the generated energy into light and emit the light.
  • LEDs are now widely used as lights, displays, and light sources, and their development is accelerating.
  • a method of manufacturing a semiconductor device comprising: providing a base layer made of a first conductivity type semiconductor; forming a mask including an etch stop layer on the base layer; Forming a plurality of nanocores by growing a first conductivity type semiconductor in an exposed region of the base layer such that the plurality of openings are filled; The method comprising: partially removing the mask using the etch stop layer to expose the plurality of nanostructures; and sequentially growing an active layer and a second conductivity type semiconductor layer on the surface of the plurality of nanocores, And a manufacturing method thereof.
  • the mask comprises a first material layer formed on the base layer and provided as the etch stop layer, a second material layer formed on the first material layer and having an etch rate lower than the etch rate of the first material layer, 2 < / RTI > material layer.
  • the mask comprises first to third material layers sequentially formed on the base layer, the second material layer being made of a material different from the first and third material layers, Can be provided as a stop layer.
  • the first and third material layers may be made of the same material.
  • the etch stop level of the etch stop layer may be less than 1/3 of the total height of the mask from the surface of the base layer.
  • the aspect ratio of the opening may be at least 5: 1.
  • the step of forming a diffusion prevention film made of a material different from that of the mask on each of the inner sidewalls of the plurality of openings is provided between the step of forming the plurality of openings and the step of forming the plurality of nanocores .
  • the forming of the diffusion barrier layer may include forming a material layer for the diffusion barrier layer on the surface of the mask, forming a diffusion barrier layer on the upper surface of the mask and the exposed region of the base layer, And removing the portion located in the second region.
  • the method may further include removing the diffusion barrier layer from an exposed surface of the nanocore, prior to sequentially growing the active layer and the second conductive semiconductor layer.
  • a portion of the diffusion barrier below the upper level of the etch stop layer may remain.
  • the method may further include a step of partially removing the mask and a step of sequentially growing the active layer and the second conductivity type semiconductor layer, followed by heat treating the plurality of nanocores.
  • the step of heat-treating the plurality of nanocores may be performed in a temperature range of 600 to 1,200 ° C.
  • the method may further include applying a polishing process so that the upper surfaces of the plurality of nanocores are planarized to the same level.
  • At least a part of the plurality of nanocores may be designed so that at least one of the cross-sectional area and the gap is different from the other nanocore.
  • a semiconductor device comprising: a base layer made of a first conductive semiconductor; a mask formed on the base layer, the mask having a plurality of openings in which the base layer region is exposed; A plurality of nano-light-emitting structures each having a nanocore made of a first conductive semiconductor, an active layer sequentially formed on a surface of the nanocore, and a second conductive semiconductor layer; Diffusion preventing film.
  • the mask structure as a mold, it is possible to stably grow a three-dimensional nanostructure having a high aspect ratio, and consequently, it is advantageous to increase the light emitting area.
  • the polishing process can be easily applied, so that the uniform height of the final nanostructure can be assured.
  • Such a process can be particularly useful when different cross sections and spacing of nanostructures are required to realize multi-wavelength light (e.g., white light).
  • FIGS. 1 to 5 are cross-sectional views for explaining a method of fabricating a nano-structured semiconductor light emitting device according to an embodiment of the present invention.
  • Figs. 6 and 7 are plan views of a mask showing the shape of an opening that can be formed in the mask employed in the present invention.
  • Figs. 8 and 9 are side cross-sectional views showing the shapes of openings that can be formed in the mask employed in the present invention.
  • FIGS. 10 to 14 are cross-sectional views showing major steps of an electrode forming process applicable to the nano-structured semiconductor light emitting device obtained in FIG.
  • FIGS. 15 to 21 are cross-sectional views of major processes for explaining another example of the method of manufacturing a nano-structured semiconductor light emitting device of the present invention.
  • FIGS. 22 and 23 are schematic diagrams for explaining a heat treatment process which can be applied to the processes of FIGS. 18 and 19.
  • FIG. 22 and 23 are schematic diagrams for explaining a heat treatment process which can be applied to the processes of FIGS. 18 and 19.
  • Figs. 24 to 27 are cross-sectional views of major processes for explaining an example of a process of forming electrodes for the result shown in Fig.
  • FIGS. 28 to 31 are cross-sectional views for explaining a method of manufacturing a nano-structured semiconductor light emitting device according to another embodiment (mask structure modification) of the present invention.
  • 32 to 38 are cross-sectional views of major processes for explaining a method of manufacturing a nano-structured semiconductor light emitting device according to still another embodiment of the present invention (employing a diffusion barrier film).
  • FIG. 39 is a cross-sectional view showing an example of the final structure of the nano-structured semiconductor light emitting device obtained in Fig.
  • FIGS. 40 to 43 are cross-sectional views for explaining a process of forming a nanocore.
  • 45 is a SEM photograph of a planar arrangement and a side cross-sectional structure of a nanocore grown using the mask employed in the experimental example.
  • FIG. 46 is a SEM photograph of a planar arrangement and a side cross-sectional structure of the heat-treated nanocore through an experiment.
  • FIG. 46 is a SEM photograph of a planar arrangement and a side cross-sectional structure of the heat-treated nanocore through an experiment.
  • 47 to 50 are cross-sectional views of main processes for explaining a method of fabricating a nanostructured semiconductor light emitting device according to another embodiment of the present invention.
  • 51 and 52 show various examples of a semiconductor light emitting device package employing the semiconductor light emitting device according to an embodiment of the present invention.
  • 53 and 54 show an example of a backlight unit employing a semiconductor light emitting device according to an embodiment of the present invention.
  • FIG 55 shows an example of a lighting device employing a semiconductor light emitting device according to an embodiment of the present invention.
  • FIG 56 shows an example of a headlamp employing a semiconductor light emitting device according to an embodiment of the present invention.
  • FIGS. 1 to 5 are cross-sectional views for explaining a method of fabricating a nano-structured semiconductor light emitting device according to an embodiment of the present invention.
  • the present manufacturing method starts with providing a base layer 12 made of a first conductivity type semiconductor.
  • a first conductive semiconductor may be grown on the substrate 11 to provide a base layer 12.
  • the substrate 11 an insulating, conductive or semiconductor substrate may be used if necessary.
  • the substrate 11 may be a crystal growth substrate for growing the base layer 12.
  • the substrate 11 may be selected from among sapphire, SiC, Si, MgAl 2 O 4 , MgO, LiAlO 2 , LiGaO 2 , and GaN.
  • the base layer 12 not only provides a crystal growth surface for growing the nano-luminous structure 15 but also can electrically connect one end of the plurality of nano-luminous structures 15 to each other. Therefore, the base layer 12 is formed of a semiconductor single crystal having electrical conductivity.
  • the base layer 12 may be a crystal satisfying Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0? X + y ⁇ 1).
  • the base layer 12 may be doped with an n-type impurity such as Si to have a specific conductivity type.
  • the base layer 12 has a thickness of 1 x 10 < 18 > / cm & Or more of GaN having an n-type impurity concentration.
  • the thickness of the base layer 12 provided for the growth of the nanocore 15a may be 1 ⁇ ⁇ or more.
  • the thickness of the base layer 12 may be 3 to 10 ⁇ ⁇ in consideration of the subsequent electrode forming process and the like.
  • the substrate 11 may be a GaN substrate which is a homogeneous substrate when the nitride semiconductor single crystal is grown using the base layer 12.
  • Sapphire, silicon (Si), silicon carbide (SiC) Can be used.
  • a buffer layer (not shown) may be introduced between the substrate 11 and the base layer 12 to alleviate the difference in lattice mismatch.
  • the buffer layer (not shown) may be Al x In y Ga 1-xy N (0? X? 1, 0? Y? 1), in particular GaN, AlN, AlGaN, InGaN or InGaAlN, Or the composition may be gradually changed.
  • a complex structure buffer layer can be used.
  • a buffer layer may be formed on the substrate 11 using crystals not containing Ga to prevent reaction of Si and Ga, such as AlN or SiC.
  • an AlGaN intermediate layer for controlling stress in the middle of GaN can be inserted therebetween.
  • the substrate 11 may be completely or partially removed or patterned in a chip manufacturing process to improve the optical or electrical characteristics of the LED chip before or after the LED structure growth.
  • the substrate in the case of a sapphire substrate, the substrate can be separated by irradiating the laser to the interface with the base layer 12 through the substrate 11, and the silicon or silicon carbide substrate is removed by a method such as polishing / etching can do.
  • another supporting substrate can be used.
  • a supporting substrate may be bonded using a reflective metal or a separate reflecting structure may be added to the bonding structure with the supporting substrate.
  • Such a pattern may be of a size ranging from 5 nm to 500 mu m and may have a rule or an irregular pattern.
  • the pattern may be formed in various shapes such as a column, an acid, and a hemisphere.
  • a mask 13 having a plurality of openings H and an etch stop layer interposed therebetween is formed on the base layer 12.
  • the mask 13 employed in the present embodiment includes a first material layer 13a formed on the base layer 12 and a second material layer 13b formed on the first material layer 13a, And a second material layer 13b having an etch rate greater than the etch rate of the first material layer 13a under etch conditions.
  • the first material layer 13a may be provided as an etch stop layer with respect to the second material layer 13b. That is, the first material layer 13a has an etching rate lower than that of the second material layer 13b under the etching condition of the second material layer 13b.
  • At least the first material layer 13a is an electrically insulating material, and if necessary, the second material layer 13b may also be an insulating material.
  • the first and second material layers 13a and 13b may be formed of different materials in order to secure a desired etching rate difference.
  • the first material layer (13a) is SiN
  • the second material layer (13b) may be SiO 2.
  • the difference in etch rate can be obtained using the difference in pore density.
  • the second material layer 13b or the first and second material layers 13a and 13b are both made of a material having a porous structure and the first and second material layers 13a and 13b ) Can be ensured.
  • the first and second material layers 13a and 13b may be formed of the same material.
  • the first material layer 13a may be SiO 2 having a first porosity and the second material layer 13b may be made of the same SiO 2 as the first material layer 13a, 2 porosity. Accordingly, under the condition that the second material layer is etched, the first material layer 13a may have an etching rate lower than that of the second material layer 13b.
  • the total thickness of the first and second material layers 13a and 13b may be designed in consideration of the height of the desired nano-light-emitting structure.
  • the first material layer 13a has a thickness smaller than the thickness of the second material layer 13b.
  • the etch stop level by the first material layer 13a may be a point less than 1/3 of the total height of the mask 13 from the surface of the base layer 12. In other words, the first material layer 13a may have a thickness of 1/3 or less of the total thickness of the first and second material layers 13a and 13b.
  • the total height of the mask 13 and the total thickness of the first and second material layers 13a and 13b may be 1 ⁇ or more, preferably 5 to 10 ⁇ .
  • the first material layer 13a may be 0.5 ⁇ ⁇ or less.
  • a plurality of openings H may be formed to expose the base layer 12 region after the first and second material layers 13a and 13b are sequentially formed on the base layer 12 1b).
  • the size of the opening H for exposing the surface of the base layer 12 can be designed in consideration of the size of the desired nano-light-emitting structure.
  • the opening H may be formed to have a width (diameter) of 300 nm or less, more preferably 50 to 500 nm.
  • the opening H of the mask 13 may be formed using a semiconductor process such as photolithography.
  • a deep-etching process can be used to form openings H having a high aspect ratio.
  • the aspect ratio of the opening H may be 5: 1 or more, and even 10: 1 or more.
  • the deep etching process uses a dry etching process, and utilizes reactive ions generated from a plasma or an ion beam generated in a high vacuum.
  • a dry etching can perform precise machining without geometric limitation of the microstructure as compared with wet etching.
  • a CF-based gas may be used for etching the oxide film of the mask 13.
  • an etchant in which at least one of O 2 and Ar is combined with a gas such as CF 4 , C 2 F 6 , C 3 F 8 , C 4 F 8 , and CHF 3 may be used.
  • planar shape and arrangement of such openings H can be variously implemented.
  • a planar shape it can be variously implemented as a polygon, a rectangle, an ellipse, and a circle.
  • the mask 13 shown in Fig. 2 may have an array of openings H having a circular cross section, as shown in Fig. 6, but may have different shapes and different arrangements, if desired.
  • the mask 13 'shown in FIG. 7 may have an array of apertures H having a regular cross-section.
  • the opening H shown in FIG. 2 is illustrated as a rod structure, but is not limited thereto, and may have various shapes using an appropriate etching process.
  • the shape of the opening H may vary depending on the etching conditions.
  • a mask having openings of different shapes is shown in Figs.
  • the mask 33 made up of the first and second material layers 33a and 33b is illustrated as having a columnar opening H of a shape having a smaller width toward the bottom.
  • the mask 33 'made up of the first and second material layers 33a' and 33b ' has an opening H having a columnar shape having a larger width toward the bottom, .
  • a plurality of nanocores 15a are formed by growing a first conductivity type semiconductor in an exposed region of the base layer 12 so as to fill the plurality of openings H .
  • the first conductivity type semiconductor of the nanocore 15a may be an n-type nitride semiconductor, for example, n-type Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ X + y ⁇ 1).
  • the first conductivity type semiconductor constituting the nanocore may be the same material as the first conductivity type semiconductor of the base layer 12.
  • the base layer 12 and the nanocore 15a may be formed of n-type GaN.
  • the nitride single crystal constituting the nanocore 15a may be formed using an MOCVD or MBE process.
  • the mask 13 functions as a mold of a nitride single crystal to be grown, (15a). That is, the nitride single crystal is selectively grown in the region of the base layer 12 exposed to the opening H by the mask 13 to fill the opening H, and the nitride single crystal to be filled has its opening ( H) of the semiconductor device.
  • the mask 13 may be partially removed using a first material layer 13a, which is an etch stop layer, such that the sides of the plurality of nanocores 15a are exposed.
  • only the second material layer 13b is removed by applying an etching process under the condition that the second material layer 13b can be selectively removed, and the first material layer 13a is removed .
  • the first material layer 13a is used as an etch stop layer in the main etching process and the active layer 15b and the second conductivity type semiconductor layer 15c are prevented from being connected to the base layer 12 in a subsequent growth process. Can play a role.
  • the active layer 15b and the second conductivity type semiconductor layer 15c are sequentially grown on the surfaces of the plurality of nanocores 15a.
  • the nano-light-emitting structure 15 is provided with the first conductivity type semiconductor as the nanocore 15a and the active layer 15b and the second conductivity type semiconductor layer 15b surrounding the nanocore 15a, And may have a core-shell structure that is provided as a single-layer structure.
  • the active layer 15b may be a multiple quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, a GaN / InGaN structure may be used, ) Structure.
  • MQW multiple quantum well
  • the second conductivity type semiconductor layer 15c may be a crystal that satisfies a p-type Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0? X + y ⁇ 1).
  • the second conductivity type semiconductor layer 15c may further include an electron blocking layer (not shown) at a portion adjacent to the active layer 15b.
  • the electron blocking layer (not shown) may have a structure in which a plurality of Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0?
  • the Al y Ga (1-y) N (0 ⁇ y ⁇ 1) may have a layer or more layers, and an active layer (15b) than the band gap cursor second conductivity type (p-type) semiconductor layer (15c) consisting of It is possible to prevent electrons from falling over.
  • the nano-light-emitting structure 15 employed in the present embodiment is illustrated as a rod-shaped core-shell structure, but the present invention is not limited thereto and may be applied to various structures such as a pyramid structure or a structure in which a pyramid and a rod are combined It can have a different shape.
  • an additional heat treatment process can be introduced to improve crystallinity.
  • the surface of the nanocore is heat-treated under a predetermined condition to convert the crystal surface of the nanocore into a stable surface favorable for crystal growth such as a semi-polar or nonpolar crystal surface.
  • a predetermined condition to convert the crystal surface of the nanocore into a stable surface favorable for crystal growth such as a semi-polar or nonpolar crystal surface.
  • the nanostructured semiconductor light emitting device shown in FIG. 5 may have electrodes of various structures.
  • Figs. 10 to 14 are cross-sectional views of major processes showing an example of the electrode forming process.
  • a contact electrode layer 16 is formed on the nano-luminous structure 15 obtained in FIG. 1E.
  • the contact electrode layer 16 may be obtained by forming a seed layer on the surface of the nano-light-emitting structure 15 and then performing electroplating.
  • a seed layer can employ a suitable material capable of realizing ohmic contact with the second conductivity type semiconductor layer 15c.
  • the ohmic contact material may include a material such as ZnO, a graphene layer, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, / Al, Zn / Al, Pd / Ag, Pd / Al, Ir / Ag. Or two or more layers such as Ir / Au, Pt / Ag, Pt / Al, and Ni / Ag / Pt.
  • a desired contact electrode layer 16 can be formed by forming a Ag / Ni / Cr layer as a seed layer using a sputtering process, and then forming Cu / Ni using electroplating.
  • the contact electrode layer 16 used in the present embodiment is formed by introducing a reflective metal layer and can be understood to extract light in the substrate direction.
  • the contact electrode layer 16 is not limited to ZnO, A transparent electrode material such as ITO may be used to extract light toward the nano-structure 15.
  • a planarization process may be introduced to planarize the upper surface of the electrode.
  • the electrode region e1 located in the region where the other electrode is to be formed is selectively removed to expose the nano-light-emitting structure 15, and then, as shown in FIG. 4C, A part of the exposed nano-light-emitting structure 15 may be removed to expose a part of the region e2 of the base layer 12.
  • the process shown in FIG. 11 is an etching process for an electrode material such as a metal
  • the process shown in FIG. 12 is an etching process for a semiconductor material
  • the two etching processes can be performed under different conditions.
  • the insulating film 17 may be formed to expose the contact regions Ta and Tb of the electrode.
  • a portion of the base layer 12 may be provided in the contact region Ta of the first electrode and a portion of the contact electrode layer 16 may be provided in the contact region Tb of the second electrode.
  • first and second electrodes 19a and 19b are formed to be connected to the contact regions Ta and Tb of the first and second electrodes, respectively, as shown in FIG.
  • the electrode material used in this process may be a common electrode material of the first and second electrodes 19a and 19b.
  • the material for the first and second electrodes 19a and 19b may be Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn, Lt; / RTI >
  • 15 to 21 are cross-sectional views for explaining another example of the method of manufacturing a nanostructure semiconductor light-emitting device according to the present invention.
  • a first conductive semiconductor may be grown on the substrate 51 to provide a base layer 52.
  • the base layer 52 may be used not only as a crystal growth surface for growing the nano-luminous structure but also as a structure for electrically connecting the nano-luminous structures 55 to each other. Therefore, the base layer 52 is formed of a semiconductor single crystal having electrical conductivity.
  • the substrate 51 may be a substrate for crystal growth.
  • the base layer 52 may be a nitride semiconductor that satisfies Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0? X + y ⁇ Type impurities.
  • the substrate 51 may be sapphire, SiC, Si, MgAl 2 O 4 , MgO, LiAlO 2 , LiGaO 2 , or GaN.
  • a mask 53 having a plurality of openings H and an etch stop layer interposed therebetween is formed on the base layer 52.
  • the mask 53 employed in this embodiment has a first material layer 53a formed on the base layer 52 similar to the previous embodiment and a second material layer 53b formed on the first material layer 53a, And a second material layer 53b having an etch rate greater than the etch rate of the material layer 53a.
  • the first material layer 53a may be provided as an etch stop layer.
  • the first and second material layers 53a and 53b may be different materials to secure a desired etching rate difference.
  • the first material layer (53a) is SiN
  • the second material layer (53b) may be SiO 2.
  • the second material layer 53b or the first and second material layers 53a and 53b may be formed of a material having a porous structure, and the difference in the porosity may be used to secure the difference in etch rate.
  • the first and second material layers 53a and 53b may be formed of the same material.
  • each opening H may be formed to expose the base layer 52 region.
  • the size of each opening H that exposes the surface of the base layer 52 can be designed in consideration of the size of the desired nano-light-emitting structure.
  • the opening H may have a width (diameter) of 600 nm or less, more preferably 50 to 500 nm.
  • the region where the opening H is formed is a region where the nanocore, that is, the nano-light emitting structure is to be grown
  • the regions E1 and E2 in which the electrode is to be formed are set in advance, and the regions E1, E2 may not be provided with the opening H.
  • the process of removing the nano-light-emitting structure in the later electrode formation step may be omitted.
  • the opening H of the mask 53 may be formed using a semiconductor process such as photolithography. For example, a deep-etching process can be used to form openings H having a high aspect ratio.
  • the aspect ratio of the opening H may be 5: 1 or more, and even 10: 1 or more.
  • the opening H in the first and second material layers 53a and 53b may have a width that becomes smaller as it goes toward the base layer. Reference).
  • a plurality of nanocores 55a are formed by growing a first conductivity type semiconductor in an exposed region of the base layer 52 so as to fill the plurality of openings H .
  • the first conductive semiconductor of the nanocore 55a may be an n-type nitride semiconductor, for example, an n-type Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ X + y ⁇ 1).
  • the first conductivity type semiconductor constituting the nanocore 55a may be the same material as the first conductivity type semiconductor of the base layer 52.
  • the base layer 52 and the nanocore 55a may be formed of n-type GaN.
  • the nitride single crystal constituting the nanocore 55a may be formed using an MOCVD or MBE process.
  • the mask 53 functions as a mold of the nitride single crystal to be grown, and the nanocore 55a corresponding to the shape of the opening, Can be provided. That is, the nitride single crystal is selectively grown in the region of the base layer 52 exposed to the opening H by the mask 53 to fill the opening H, and the nitride single crystal to be filled has a And may have a shape corresponding to the shape.
  • the mask 53 may be partially removed using the first material layer 53a, which is the etch stop layer, so that the side surfaces of the plurality of nanocores 55a are exposed .
  • the second material layer 53b is removed by etching under the condition that the second material layer 53b can be selectively removed, so that the first material layer 53a may remain.
  • the first material layer 53a is used as an etch stop layer in the main etching process and prevents the active layer 55b and the second conductivity type semiconductor layer 55c from being connected to the base layer 52 in a subsequent growth process. Can play a role.
  • an additional heat treatment process can be introduced to improve the crystallinity.
  • 19 shows a nanocore 55a 'which is heat-treated to improve the crystallinity of the surface.
  • the surface of the nanocore 55a is heat-treated under a certain condition to convert the crystal surface of the nanocore 55a into a stable surface favoring crystal growth such as a semi-polar or non- have.
  • a process can be described with reference to FIGS. 22 and 23.
  • 22 and 23 are schematic views for explaining a heat treatment process which can be applied in the process of FIG.
  • Fig. 22 can be understood as the nanocore 55a obtained in Fig.
  • the nanocore 55a has a crystal face defined by the shape of the opening.
  • the surface of the thus obtained nanocore 55a has a relatively unstable crystal face, and may not be favorable for subsequent crystal growth.
  • the side surface of the nanocore 55a may have a curved surface other than a specific crystal surface.
  • a nanocore When such a nanocore is heat-treated, unstable crystals on the surface thereof are rearranged to have a stable crystal plane, such as semi-polar or non-polar, as shown in Fig.
  • the heat treatment can be carried out at a temperature of 600 ° C or higher, and in a specific example, at 800 to 1200 ° C for several seconds to several tens of minutes (1 second to 60 minutes), whereby a desired stable crystal plane can be obtained.
  • the substrate temperature is lower than 600 ° C, the crystal growth and rearrangement of the nanocrystals are difficult, and the heat treatment effect is difficult to expect.
  • nitrogen (N) may be evaporated from the GaN crystal surface, . Further, it is difficult to expect a sufficient heat treatment effect in a time shorter than 1 second, and heat treatment for several tens of minutes, for example, longer than 60 minutes, may reduce the efficiency of the manufacturing process.
  • the columnar nanocore 55a shown in FIG. 6A is grown in the above- ,
  • the curved surface (side surface) which is an unstable crystal plane can be converted into a hexagonal crystal pillar (55a 'in Fig. 23) having a non-polar surface (m plane) which is a stable crystal plane.
  • the stabilization process of such a crystal face can be realized by a high-temperature heat treatment process.
  • the heat treatment process may be performed in an atmosphere in which the source gas remains in the chamber, or may be heat-treated under the condition of intentionally supplying a small amount of the source gas.
  • TMGa and NH 3 remain in the case of the MOCVD chamber, and partial regrowth is performed so that the source gas reacts with the surface of the nanocore by heat treatment in the residual atmosphere to have a stable crystal plane Lt; / RTI > Due to such regrowth, the width of the heat treated nanocore 55a 'may be somewhat larger than the width of the nanocore 55a before heat treatment (see FIGS. 22 and 23).
  • introduction of an additional heat treatment process can contribute to enhancement of the crystallinity of the nanocore. That is, through such a heat treatment process, non-uniformity (eg, defects) existing on the surface of the nanocore after removing the mask can be removed, and stability of the crystal can be greatly improved through rearrangement of the internal crystal .
  • a heat treatment process may be performed under conditions similar to the growth process of the nanocore in the chamber after removing the mask.
  • the heat treatment temperature for example, the substrate temperature
  • the heat treatment temperature can be performed between 800 and 1200 ° C, but a similar effect can be expected in a heat treatment process at 600 ° C or higher.
  • the active layer 55b and the second conductivity type semiconductor layer 55c are sequentially grown on the surfaces of the plurality of nanocores 55a '.
  • the nano-light-emitting structure 55 includes the nanocrystals 55a ', the active layer 55b surrounding the nanocores 55a', and the second conductive semiconductor layer 55c Shell structure with a shell layer formed thereon.
  • the active layer 55b may be a multi quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, a GaN / InGaN or GaN / AlGaN structure may be used, A quantum well (SQW) structure may be used.
  • MQW multi quantum well
  • the second conductive type semiconductor layer 55c may be a crystal that satisfies a p-type Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0? X + y ⁇ 1).
  • the second conductivity type semiconductor layer 55c may further include an electron blocking layer (not shown) at a portion adjacent to the active layer 55b.
  • the electron blocking layer (not shown) may have a structure in which a plurality of Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0? X + y ⁇ 1) (P-type) semiconductor layer 55c having a bandgap larger than that of the active layer 55b, and may have a layer of one or more layers of Al y Ga (1-y) N Prevent electrons from falling.
  • the nanocore 55a ' may be divided along the growth direction into a main portion providing a side having a first crystal plane and an upper portion providing a surface having a second crystal plane different from the first crystal plane.
  • the side surface of the main portion has a crystal plane perpendicular to the growth surface of the base layer 52, that is, a non-polar m surface, And has an opposite r-plane.
  • the surface of the nanocore 55a ' may have a plurality of different crystal planes.
  • the composition (in particular, the indium content) of the active layer 55b may vary depending on each crystal plane . Further, the active layer portion formed at the upper end portion may have a relatively thin thickness.
  • a contact electrode 56 may be formed on the nano-light-emitting structure 55, and an insulating protective layer 57 may be further formed on the contact electrode 56.
  • the contact electrode 56 may be formed of an ohmic contact material that can realize Ohmic contact with the second conductive type semiconductor layer 55c.
  • it may include at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt and Au and may be provided as a single layer or a plurality of layers.
  • the contact electrode 56 may employ a transparent electrode material such as ITO, and ZnO or graphene may be used as needed.
  • the insulating protective layer 57 can be used as an electrically insulating material capable of providing a passivation structure by a semiconductor process.
  • an insulating protective layer such as SiO 2 or SiN x may be used. More specifically, as the insulating protective layer 57, so as to easily realize the filling of the space between the nano-emitting structure (55), TEOS (TetraEthylOrthoSilane), BPSG (BoroPhospho Silicate Glass), CVD-SiO 2, SOG (Spin- on Glass, and SOD (Spin-on Delectric) materials can be used.
  • the contact electrode 56 is provided in the form of a thin layer along the surface of the nano-light-emitting structure 55, and the insulating protection layer 57 serving as the passivation layer is filled.
  • the contact electrode may be formed as a thick film so as to fill the space between the nano-light-emitting structures.
  • heat treatment process introduced in the above-described embodiment is described as being performed after removal of the mask 53, in the growth process of the nanocore 55a before the mask removal, or after the completion of growth of the nanocore 55a and It can also be applied before mask removal.
  • the heat treatment step introduced before removing the mask can be performed under conditions similar to the growth temperature, and a sufficient effect can be expected even in a time shorter than the heat treatment step time after relatively removing the mask. It can be understood that the heat treatment process before removing the mask improves the crystallinity of the nanocore 55a 'in terms of crystal rearrangement. This will be described in detail with reference to the following experimental examples.
  • the nanostructured semiconductor light emitting device shown in FIG. 21 can have electrodes formed in various structures.
  • Figs. 24 to 27 are cross-sectional views of main processes showing an example of the electrode forming process.
  • the insulating protective layer 57 may be selectively removed to expose a portion O of the base layer 52, as shown in FIG.
  • the exposed region O of the base layer 52 may provide a region where the first electrode is to be formed.
  • the present removal process can be implemented by an etching process using a photolithography process.
  • a process of removing the nano-light-emitting structure is also required.
  • the core 55a is not grown, there may be no nano-luminescent structures 55 to be removed in the present process.
  • a photoresist PR having first and second openings e1 and e2 can be formed.
  • the first and second openings e1 and e2 may define a formation region of the first and second electrodes, respectively.
  • the first opening e1 may expose a portion of the base layer 52 and the second opening e2 may expose a portion of the contact electrode 56.
  • first and second electrodes 59a and 59b may be formed in the first and second openings e1 and e2.
  • the electrode material used in this process may be a common electrode material of the first and second electrodes 59a and 59b.
  • the material for the first and second electrodes 59a and 59b may be Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, Sn, TiW, AuSn, . ≪ / RTI >
  • a passivation layer 58 may be additionally formed.
  • the passivation layer 58 may be provided as a protective layer for protecting the nanostructured structure together with the insulating protective layer 57.
  • the passivation layer 58 not only covers and protects the exposed semiconductor region, but also can firmly hold the first and second electrodes 59a and 59b.
  • the passivation layer 58 may be made of the same or similar material as the insulating protective layer 57.
  • the mask adopted in the above-described embodiment is illustrated as being composed of two material layers, the present invention is not limited thereto and may be embodied in the form of employing three or more material layers.
  • FIGS. 28 to 31 are cross-sectional views for explaining a method of manufacturing a nano-structured semiconductor light emitting device according to another embodiment (mask structure modification) of the present invention.
  • a base layer 62 is provided on the substrate 61, and a mask (not shown) having a plurality of openings H and having an etch stop layer 63b is formed on the base layer 62 63 are formed.
  • the mask 63 employed in the present embodiment includes first to third material layers 63a, 63b and 63c sequentially formed on the base layer 62.
  • the second material layer 63b may be provided as an etch stop layer and is made of a material different from the first and third material layers 63a and 63c. If desired, the first and third material layers 63a and 63c may be made of the same material.
  • At least the second material layer 63b has an etching rate lower than the etching rate of the third material layer 63c in the etching condition of the third material layer 63c, and thus can act as an etch stop layer.
  • At least the first material layer 63a is an electrically insulating material, and the second or third material layer 63b and 63c may be an insulating material if necessary.
  • the first to third material layers 63a, 63b, and 63c may be different materials for a difference in a desired etching rate.
  • the first and the second material layer (63b) is SiN
  • the first and third material layers (63a, 63c) may be SiO 2.
  • the difference in etch rate can be realized using the pore density.
  • the second and third material layers 63b and 63c may be formed of the same material having a different void density.
  • the total thickness of the first to third material layers 63a, 63b and 63c can be designed in consideration of the height of the desired nano-light-emitting structure.
  • the first and second material layers 63a and 63b have a thickness smaller than the thickness of the third material layer 63c.
  • the etch stop level by the second material layer 63b is determined by the total height of the mask 63 from the surface of the base layer 62 and the total thickness of the first to third material layers 63a, 63b, It can be located at 1/3 or less.
  • the total height of the mask 63 and the total thickness of the first to third material layers 63a, 63b and 63c may be 1 ⁇ ⁇ or more, preferably 5 to 10 ⁇ ⁇ .
  • the thickness of the first and second material layers 63a and 63b may be 0.5 ⁇ or less.
  • the first to third material layers 63a to 63c are successively formed on the base layer 62 and then a plurality of openings H are formed by using a photolithography process using a photoresist PR Thereby exposing the base layer 62 region (FIG. 8A).
  • the size of each opening H can be designed in consideration of the size of the desired nano-light-emitting structure.
  • the opening H may be formed to have a width (diameter) of 600 nm or less, further, 50 to 500 nm.
  • the opening H may be formed using a semiconductor process such as photolithography and may form an opening H having a high aspect ratio, for example, using a deep etching process.
  • the aspect ratio of the opening H may be 5: 1 or more, and even 10: 1 or more.
  • a plurality of nanocores 65a are formed by growing a first conductivity type semiconductor in an exposed region of the base layer 62 so that the plurality of openings H are filled.
  • the first conductive semiconductor of the nanocore 65a may be an n-type nitride semiconductor, for example, an n-type Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ X + y ⁇ 1).
  • the first conductivity type semiconductor constituting the nanocore 65a may be the same material as the first conductivity type semiconductor of the base layer 62.
  • the base layer 62 and the nanocore 65a may be formed of n-type GaN.
  • the nitride single crystal constituting the nanocore 65a may be formed using an MOCVD or MBE process, and the mask 63 functions as a mold of the nitride single crystal to be grown, and the nanocore 65a corresponding to the shape of the opening, Can be provided. That is, the nitride single crystal is selectively grown in the region of the base layer 62 exposed to the opening H by the mask 63 to fill the opening H, and the nitride single crystal to be filled has a And may have a shape corresponding to the shape.
  • the mask 63 is partially removed using the second material layer 63b, which is the etch stop layer, so that the side surfaces of the plurality of nanocore 65a are exposed.
  • the third material layer 63c is removed by applying an etching process under the condition that the third material layer 63c can be selectively removed, and the first and second material layers 63a, 63b may remain.
  • the second material layer 63b is used as an etch stop layer in the etching process. In the subsequent growth process together with the first material layer 63a, the active layer 65b and the second conductivity type semiconductor layer 65c Can be prevented from being connected to the base layer (62).
  • the quality of the crystal of the nanocore 65a can be improved by applying the heat treatment process described with reference to FIG. 22 and FIG.
  • an active layer 65b and a second conductivity type semiconductor layer 65c are successively grown on the surface of the plurality of nanocore 65a.
  • the nano-light-emitting structure 65 is provided with the first conductivity type semiconductor as the nanocore 65a, the active layer 65b surrounding the nanocore 65a, and the second conductivity type semiconductor layer 65b, And may have a core-shell structure that is provided as a single-layer structure.
  • the active layer 65b may be a multiple quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, a GaN / InGaN structure may be used, ) Structure.
  • MQW multiple quantum well
  • the second conductivity type semiconductor layer 65c may be a crystal that satisfies a p-type Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0? X + y ⁇ 1).
  • the second conductive semiconductor layer 65c may further include an electron blocking layer (not shown) at a portion adjacent to the active layer 65b.
  • the electron blocking layer (not shown) may have a structure in which a plurality of Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0? X + y ⁇ 1) (P-type) semiconductor layer 65c having a bandgap larger than that of the active layer 65b, and may be formed of Al y Ga (1-y) N Prevent electrons from falling.
  • the nano-light-emitting structure 65 employed in the present embodiment is illustrated as a core-shell structure in the form of a rod, but the present invention is not limited thereto.
  • a structure in which a pyramid structure or a pyramid- It can have a different shape.
  • the mask is used as a mold for nanocore growth, so that the surface of the nanocore to be grown next is in direct contact with the mask.
  • the semiconductor growth process for the nanocore is performed at a high temperature, the components of the mask may diffuse into the nanocore, causing a problem of deteriorating crystallinity.
  • the present inventors have additionally proposed a method of employing a diffusion barrier film on the opening side wall of the mask.
  • 32 to 38 are cross-sectional views of major processes for explaining a method of manufacturing a nano-structured semiconductor light emitting device according to still another embodiment of the present invention (employing a diffusion barrier film).
  • a base layer 72 is provided on the substrate 71 and a mask having a plurality of openings H and having an etch stop layer 73b is formed on the base layer 72 73 are formed.
  • the mask 73 employed in this embodiment has a structure similar to the mask 63 described in the foregoing embodiment. That is, the mask 73 includes first to third material layers 73a, 73b, and 73c sequentially formed on the base layer 72.
  • the second material layer 73b may be provided as an etch stop layer and may be made of a different material than the first and third material layers 73a and 73c.
  • the first and third material layers 73a and 73c may be formed of the same material.
  • At least the second material layer 73b has an etching rate lower than that of the third material layer 73c, and thus can act as an etch stop layer.
  • At least the first material layer 73a is an electrically insulating material, and the second and third material layers 73b and 73c may be an insulating material if necessary.
  • the first to third material layers 73a, 73b, and 73c may be different materials for different etching rates. Alternatively, the difference in etch rate can be realized using the pore density. In this case, the second and third material layers 73b and 73c may be formed of the same material having a different void density.
  • Figs. 33 and 34 illustrate a step of forming a diffusion preventing film on the side wall of the opening.
  • a material film 74 'for the diffusion preventing film is formed on the surface of the mask 73.
  • the material film 74 'used as the diffusion preventing film may be made of a material having higher thermal stability than the material used for the mask 73 (particularly, the third material layer 73c). For example, TiN, TaN, and combinations thereof may be used as such material films. This material film 74 'is more excellent in thermal stability than a conventional mask such as SiO 2 and can be advantageously used as a diffusion barrier film. ,
  • a desired diffusion prevention film 74 can be obtained by selectively removing the material film 74 'so as to remain only on the inner sidewalls of the opening H, as shown in FIG.
  • the diffusion barrier film 74 can be obtained by removing the upper surface of the base layer 72 and the portion located on the exposed region of the base layer 72. Part of the base layer 72, which is located in the exposed region, must be removed, in particular, since it is difficult to carry out subsequent crystal growth if the diffusion preventing film remains in the exposed region of the base layer 72.
  • This selective removal process is performed in such a manner as to remove the material film located on the top surface of the mask 73 and the exposed region of the base layer 72 using anisotropic etching such as dry etching since the sidewalls of the opening H are nearly vertical .
  • a plurality of nanocores 75a are formed by growing the first conductivity type semiconductor in the exposed region of the base layer 72 so that the plurality of openings H are filled .
  • the first conductivity type semiconductor of the nanocore 75a may be an n-type nitride semiconductor, for example, an n-type Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ X + y ⁇ 1).
  • the nitride single crystal constituting the nanocore 75a may be formed using an MOCVD or MBE process.
  • the mask 73 functions as a mold of the nitride single crystal to be grown, (75a).
  • the mask 73 may be partially removed using the second material layer 73b, which is the etch stop layer, so that the side surfaces of the plurality of nanocores 75a are exposed. have.
  • only the third material layer 73c is removed by an etching process under the condition that the third material layer 73c can be selectively removed, and the first and second material layers 73a, 73b may remain.
  • the diffusion barrier layer 74 may be removed from the exposed surface of the nanocore 75a.
  • the diffusion barrier layer 74 is a relatively stable material, the diffusion barrier layer 74 may remain on the surface of the nanocore 75a without being removed in the etching process for removing the third material layer 73c. In this way, when the diffusion prevention film 74 remains, it is difficult to proceed with the subsequent crystal growth step, so that the diffusion preventing film 74 can be removed so that the crystal face of the nanocore 75a is exposed.
  • the diffusion preventing film 74 may be removed by performing a separate etching process for removing the material constituting the diffusion preventing film 74. Even if this removal process is applied, the portion of the diffusion barrier film located between the remaining mask (the first and second material layers) and the nanocore 75a may remain without being removed. Since this portion is not used as a crystal growth surface, it does not adversely affect the nanostructure semiconductor light emitting device.
  • the crystallization quality of the nanocore 75a can be improved by applying the heat treatment process described with reference to FIGS. 22 and 23.
  • the active layer 75b and the second conductivity type semiconductor layer 75c are successively grown on the surfaces of the plurality of nanocores 75a.
  • the nano-light-emitting structure 75 is provided with the first conductivity type semiconductor as the nanocore 75a and the active layer 75b and the second conductivity type semiconductor layer 75b surrounding the nanocore 75a, And may have a core-shell structure that is provided as a single-layer structure.
  • the active layer 75b may be a multiple quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, a GaN / InGaN structure may be used, ) Structure.
  • MQW multiple quantum well
  • the second conductivity type semiconductor layer 75c may be a crystal that satisfies p-type Al x In y Ga 1-xy N (0? X ⁇ 1, 0? Y ⁇ 1, 0? X + y ⁇ 1).
  • the second conductive semiconductor layer 75c may further include an electron blocking layer (not shown) at a portion adjacent to the active layer 75b.
  • Fig. 39 shows an example of a final structure of the nano-structured semiconductor light emitting device obtained in Fig. 38, as an example of a nano-structured semiconductor light emitting device employing another electrode structure.
  • the nanostructured semiconductor light emitting device 70 includes a plurality of nano-light emitting structures 75 formed on a substrate 71.
  • the nano-light-emitting structure 75 may be the nano-light-emitting structure 75 illustrated and described with reference to FIG.
  • the residual diffusion preventing film 74 " may include a residual diffusion preventing film 74 " positioned between the nanocore 75c and the inner side wall of the opening H.
  • the contact electrode layer 76 is formed in a state filled between the nano-light emitting structures 75.
  • the contact electrode layer 76 may form an ohmic contact with the second conductivity type semiconductor layer 75c and may structurally stabilize the nano-light emitting structure 75.
  • the nano-structured semiconductor light emitting device 70 includes first and second electrodes 79a and 79b connected to the base layer 72 of the first conductivity type semiconductor and the contact electrode layer 76, respectively.
  • Figs. 40 to 43 are cross-sectional views of major processes for explaining a process of forming a nano-luminescent structure using the mask 83 of the specific example.
  • the nano core 85a can be grown on the base layer 82 by using the mask 83.
  • the mask 83 has an opening H with a width that narrows downward.
  • the nanocore 85a may be grown in a shape corresponding to the shape of the opening H.
  • one or more heat treatment processes during growth can be introduced.
  • the top surface of the nanocore 85a during growth is rearranged to the crystal plane of the hexagonal pyramid, so that a more stable crystal structure can be obtained and high quality of the subsequent grown crystal can be ensured.
  • Such a heat treatment process can be performed under the temperature conditions described above.
  • the process temperature may be the same as or similar to the growth temperature of the nanocore 85a.
  • it can be performed in such a manner that the metal source such as TMGa is stopped while maintaining the pressure / temperature at the same or similar level as the growth pressure and temperature of the nanocore 85a in the NH 3 atmosphere.
  • This heat treatment process can last from a few seconds to several tens of minutes (e.g., 5 seconds to 30 minutes), but sufficient effect can be obtained even with a duration of about 10 seconds to about 60 seconds.
  • the heat treatment process introduced in the growth process of the nanocore 85a can prevent the deterioration of crystallinity caused when the nanocore 85a grows at a high speed, .
  • the time and frequency of the annealing process for this stabilization can be varied according to the height and diameter of the final nanocore. For example, when the width of the opening is 300 to 400 nm and the height of the opening (mask thickness) is about 2.0 ⁇ ⁇ , a stabilization time of about 10 seconds to about 60 seconds at about 1.0 ⁇ ⁇ , Of the core can be grown. Of course, this stabilization process may be omitted depending on the core growth conditions.
  • a current suppressing intermediate layer 84 which is a high-resistance layer, may be formed on the top of the nanocore 85a.
  • the current suppressing intermediate layer 84 may be formed on the upper surface of the nanocore 85a with the mask 83 left intact after the nanocore 85a is formed at a desired height. As described above, the current-suppressing intermediate layer 84 can be easily formed on a desired region (upper surface) of the nanocore 84 without using a mask 83 for forming a separate mask.
  • the current blocking interlayer 84 may be a semiconductor layer that is not intentionally doped or doped with a second conductivity type impurity opposite to the nanocore 85a.
  • the current control interlayer 84 may be undoped GaN or GaN doped with Mg, which is a p-type impurity. In this case, it is possible to continuously form the nanocore 85a and the current-suppressing intermediate layer 84 by switching only the kind of impurity in the same growth step.
  • the current-suppressing intermediate layer 84 has a thickness t of about 200 nm to about 300 nm, And this current suppressing intermediate layer can effectively block leakage currents of several mu A or more.
  • the process of introducing the current-suppressing intermediate layer can be realized in a simple manner.
  • the mask 83 is removed to the first material layer 83a, which is the etch stop layer, so that the side surfaces of the plurality of nanocore 85a are exposed.
  • the first material layer 83a can be left by applying an etching process in which the second material layer 83b can be selectively removed .
  • the remaining first material layer 83a may prevent the active layer and the second conductivity type semiconductor layer from being connected to the base layer 82 in a subsequent growth process.
  • an additional heat treatment process can be introduced to improve the crystallinity.
  • the surface of the nanocore 85a may be heat-treated under a predetermined condition to convert the unstable crystal plane of the nanocore 85a to a stable crystal plane (see FIGS. 22 and 23 ).
  • the nanocore 85a since the nanocore 85a is grown in an opening having an inclined side wall, the nanocore 85a has a shape having an inclined side wall corresponding to the shape thereof.
  • the nanocore 85a ' may undergo regrowth with rearrangement of crystals and may have a diameter (or width) that is substantially uniform and larger than the diameter of the opening H.
  • the upper end of the nanocore 85a immediately after growth may have an incomplete hexagonal pyramid shape, but the nanocore 85a 'after the heat treatment process may be changed into a hexagonal pyramid shape having a uniform surface.
  • the nanocore 85a having a non-uniform width after removal of the mask can be re-grown (and / or rearranged) as a nanocore 85a 'of a hexagonal pyramid column having a uniform width through a heat treatment process.
  • the SiN layer (“a" in FIG. 44) was formed to a thickness of about 100 nm, and the SiO 2 layer (“b" in FIG. 44) was formed to a thickness of 2500 nm.
  • the opening of the mask was formed by etching a photoresist (a layer located on "b” in FIG. 44) process with a plasma of C 4 F 8 , O 2 and Ar combined for about 5 minutes. 44 is an SEM photograph of a section of the opening obtained through this process. As shown in Fig. 44, the opening of the mask has a shape that becomes narrower toward the bottom.
  • a nanocore was grown on the opening of the mask using an MOCVD process.
  • TMGa and NH 3 were used as the source gas, and the nanocores were grown for about 20 minutes while the temperature of the substrate was maintained at about 1100 ° C.
  • a stabilization step (heat treatment step) of the nanocore during growth was further performed. That is, when grown to about 1.0 ⁇ m height of the mid-point (10 minutes) of the desired nano-core, stops the TMGa source supply, and the NH 3 in the similar atmosphere for about 30 seconds to about 50 seconds and the temperature of the substrate during growth Heat treatment was performed at a temperature (about 1100 ° C). Next, regrowth of nanocores was carried out under conditions similar to the growth conditions before the heat treatment process.
  • the SiO 2 layer ("b" in FIG. 44) in the mask was removed.
  • the nanocore has a cylindrical shape with a sloped side wall corresponding to the shape of the opening (see FIG. 45).
  • the cylindrical core of the nanocore was confirmed to have a height of about 2467 nm and a diameter of about 350 nm.
  • a heat treatment process was applied. That is, heat treatment was performed for about 20 minutes (15 minutes to 25 minutes) at a substrate temperature of about 1100 ° C (1000 to 1200 ° C).
  • the nanocores were re-grown together with the rearrangement of crystals so that the diameters that were not uniform in the height direction became almost uniform and the top of the nanocore was also incomplete hexagonal pyramid shape.
  • the hexagonal pyramid shape See Fig. 46).
  • the diameter (w1) of the nanocore was 350 nm before the annealing process, but increased by about 60 nm, and the width (w2: a hexagonal confronting interval) was increased to about 410 nm. It was confirmed that the height of the nanocore was increased by about 3 nm, and the nanocrystal was grown from about 2467 nm to about 2470 nm.
  • the nanocore having a non-uniform width after removal of the mask was re-grown (and rearranged) into a hexagonal pyramid column structure having a uniform width through the heat treatment process.
  • the nanocore size and shape after regrowth can be relatively changed depending on the heat treatment temperature (i.e., the substrate temperature) and the heat treatment time and whether or not the source gas is supplied or supplied.
  • heat treatment temperature i.e., the substrate temperature
  • the heat treatment time may cause crystal rearrangement on the surface of the nanocore, thereby reducing the size change of the nanocore due to the etching effect (i.e., N evaporation) .
  • the change in diameter of the nanocore can be maintained at a level of 50% or less considering the process time, conditions, and cost.
  • the uniformity of the diameter (or width) of the plurality of nanocores through the heat treatment process can be maintained at 95% or more. In this case, the diameters of the respective nanocores grown in the group having the same opening size of the mask can be formed at substantially the same level as each other.
  • nanostructured semiconductor light emitting device fabrication method for growing the nanocores by using the mask having the openings as the mold structure has been described with reference to the above embodiment, the fabrication method of the nanostructured semiconductor light emitting device can be modified or improved to various specific examples.
  • At least a portion of the plurality of nanocores may be designed such that at least one of the cross-sectional area (or diameter) and the gap is different as compared to the other nanocore.
  • a mask 93 having a plurality of openings H and an etch stop layer interposed therebetween is formed on a base layer 92 formed on a substrate 91.
  • a mask 93 employed in this embodiment includes a first material layer 93a formed on the base layer 92 and a second material layer 93b formed on the first material layer 93a And a second material layer 93b having an etch rate greater than the etch rate of the first material layer 93a.
  • the openings H may be formed in different patterns. Specifically, this embodiment is formed into three different groups.
  • the openings of the second group A2 have the same width d1 as the openings d1 of the first group A1 but are larger than the openings w1 of the openings of the first group A1
  • the openings of the third group A3 have the same width w1 as the openings w1 of the first group A1 but are larger than the openings d1 of the openings of the first group A1 And an interval d2.
  • the larger the distance between the openings means that the amount of contact of the source gas with respect to the same area is relatively increased. Therefore, the growth rate of the nanocore 95a is relatively faster and the width of the opening is larger. The contact amount of the source gas is reduced, so that the growth rate of the nanocore 95a can be relatively slow.
  • the shapes of the openings are different from the openings.
  • the openings may be formed in two or more groups with different openings and widths.
  • light emitted from two or more groups may have a complementary relationship with each other, or white light may be emitted when they are combined with each other.
  • the other group can design to emit yellow light.
  • any one of the spacing of the openings and the width of the openings may be designed to emit blue, green, and red light, respectively.
  • the active layer emitting light of the blue series is obtained in a group in which the interval of the openings is relatively small, and the active layer emitting light of the red series has a relatively large interval Can be obtained from a large group.
  • the thickness of the active layer and / or the second conductivity type semiconductor layer also tends to increase. Therefore, in general, the diameter of the red-based nano-light-emitting structure (nanocore, active layer, second conductivity type semiconductor layer) is larger than the diameter of the nano-luminous structure emitting blue and green light, It may be larger than the diameter of the nano-light-emitting structure.
  • the heights of the nanocores 95a formed in the three groups are different from each other in height due to the difference in growth rate of the nanocore 95a due to the widths and the intervals of the openings, .
  • planarization process since the mask 93 is used to support the nanocore 95a, a desired planarization process can be easily performed without damaging the nanocore 95a.
  • the planarization process may be performed after forming the core-shell structure and the contact electrode, and in this case, the planarization process applied in this step may be omitted.
  • the mask 93 is partially removed so that the side surface of the planarized nanocore 95a is exposed. That is, only the second material layer 93b may be removed through the removal process to leave the first material layer 93a.
  • the active layer 95b and the second conductivity type semiconductor layer 95c are successively grown on the surfaces of the plurality of nanocores 95a.
  • the nano-light-emitting structure 95 is provided with the first conductivity type semiconductor as the nanocore 95a, the active layer 95b surrounding the nanocore 95a, and the second conductivity type semiconductor layer 95c, And may have a core-shell structure that is provided as a single-layer structure.
  • the nano-light-emitting structure 95 employed in the present embodiment is illustrated as a rod-shaped core-cell structure, but is not limited thereto and may have various other shapes such as a pyramid structure or a structure in which a pyramid and a rod are combined have.
  • the planarization process of FIG. 15C may be omitted, and a white light emitting device may be fabricated using a nano-light-emitting structure having a core-shell structure using nanocores 95a having different heights .
  • the growth process of the nanocore and the electrode formation process of the light emitting structure may proceed in the same manner as described in the other embodiments described above.
  • the nano semiconductor light emitting device according to the above-described embodiment may be implemented in various packages.
  • 51 and 52 show an example of a package using the semiconductor light emitting element described above.
  • the semiconductor light emitting device package 500 shown in FIG. 51 may include a semiconductor light emitting device 501, a package body 502, and a pair of lead frames 503.
  • the semiconductor light emitting device 501 may be the nano semiconductor light emitting device described above.
  • the semiconductor light emitting device 501 may be mounted on the lead frame 503 and electrically connected to the lead frame 503 through the wire W.
  • the semiconductor light emitting element 501 may be mounted in an area other than the lead frame 503, for example, the package body 502.
  • the package body 502 may have a cup shape so as to improve light reflection efficiency.
  • a plug 505 made of a light-transmitting material is disposed in the reflective cup to seal the semiconductor light emitting device 501 and the wire W, Can be formed.
  • the semiconductor light emitting device package 600 shown in FIG. 52 may include a semiconductor light emitting device 601, a mounting substrate 610, and a plug 603.
  • the wavelength converting portion 602 may be formed on the surface and the side surface of the semiconductor light emitting device 601.
  • the semiconductor light emitting device 601 may be mounted on a mounting substrate 610 and electrically connected to the mounting substrate 610 through a wire W.
  • the mounting substrate 610 may include a substrate body 611, an upper electrode 613 and a lower electrode 614 and a penetrating electrode 612 connecting the upper electrode 613 and the lower electrode 614.
  • the mounting substrate 610 may be provided as a PCB, MCPCB, MPCB, FPCB, or the like, and the structure of the mounting substrate 610 may be applied in various forms.
  • the wavelength converter 602 may include a phosphor, a quantum dot, and the like.
  • the sealing member 603 may be formed in a dome-shaped lens structure having a convex upper surface. However, according to the embodiment, by forming the surface of the sealing member 603 with a convex or concave lens structure, the orientation of light emitted through the upper surface of the sealing member 603 It is possible to adjust the angle.
  • nanostructured semiconductor light emitting device according to the above-described embodiment and the package having the same may be advantageously applied to various application products.
  • Figs. 53 and 54 show an example of a backlight unit employing a nanostructured semiconductor light emitting device according to an embodiment of the present invention.
  • a backlight unit 1000 includes a light source 1001 mounted on a substrate 1002, and at least one optical sheet 1003 disposed thereon.
  • the light source 1001 can use the above-described semiconductor light emitting device or a package including the semiconductor light emitting device.
  • the backlight unit 2000 of another example shown in FIG. 54 is mounted on the substrate 2002
  • the light source 2001 emits light in the lateral direction, and the thus emitted light is incident on the light guide plate 2003 and can be converted into a form of a surface light source.
  • Light passing through the light guide plate 2003 is emitted upward and a reflective layer 2004 may be disposed on the lower surface of the light guide plate 2003 to improve light extraction efficiency.
  • 55 is an exploded perspective view showing an example of a lighting device employing a semiconductor light emitting device according to an embodiment of the present invention.
  • the lighting device 3000 shown in FIG. 55 is illustrated as a bulb-type lamp as an example, and includes a light emitting module 3003, a driving part 3008, and an external connection part 5010.
  • the light emitting module 3003 may include a light source 3001 having the above-described semiconductor light emitting device package structure or a similar structure, and a circuit board 3002 on which the light source 3001 is mounted.
  • the first and second electrodes of the semiconductor light emitting element described above may be electrically connected to the electrode pattern of the circuit board 3002.
  • one light source 3001 is illustrated as being mounted on the circuit board 3002, but a plurality of light sources 3001 may be mounted as needed.
  • the outer housing 3006 may include a heat radiating fin 3005 that may act as a heat dissipating portion and may be in direct contact with the light emitting module 3003 to improve the heat dissipating effect and a heat dissipating fin 3005 surrounding the side of the lighting device 3000 .
  • the cover portion 3007 is mounted on the light emitting module 3003 and may have a convex lens shape.
  • the driving unit 3008 may be mounted on the inner housing 3009 and connected to an external connection unit 3010 such as a socket structure to receive power from an external power source.
  • the driving unit 3008 converts the current into a proper current source capable of driving the semiconductor light emitting device 3001 of the light emitting module 3003 and provides the current source.
  • a driver 3008 may be composed of an AC-DC converter or a rectifying circuit component or the like.
  • FIG 56 shows an example in which the semiconductor light emitting device according to the embodiment of the present invention is applied to a headlamp.
  • a head lamp 4000 used as a vehicle light includes a light source 4001, a reflecting portion 4005, and a lens cover portion 4004, and the lens cover portion 4004 includes a hollow guide A lens 4003, and a lens 4002.
  • the light source 4001 may include the above-described semiconductor light emitting device or a package having the semiconductor light emitting device.
  • the head lamp 4000 may further include a heat dissipating unit 4012 for dissipating the heat generated from the light source 4001 to the outside and the heat dissipating unit 4012 may include a heat sink 4010, (4011).
  • the head lamp 4000 may further include a housing 4009 for holding and supporting the heat dissipating unit 4012 and the reflecting unit 4005.
  • the housing 4009 includes a body 4006, And a center hole 4008 for mounting the unit 4012 in a coupled state.
  • the housing 4009 may include a front hole 4007 that is integrally connected to the one surface and is bent at a right angle to fix the reflecting portion 4005 on the upper side of the light source 4001.
  • the reflective portion 4005 is fixed to the housing 4009 such that the front of the opened portion corresponds to the front hole 4007 and the light reflected through the reflective portion 4005 Can be emitted to the outside through the front hole (4007).

Landscapes

  • Led Devices (AREA)

Abstract

본 발명의 일 측면은, 제1 도전형 반도체로 이루어진 베이스층을 제공하는 단계와, 상기 베이스층 상에 식각정지층이 포함된 마스크를 형성하는 단계와, 상기 마스크에 상기 베이스층 영역이 노출된 복수의 개구를 형성하는 단계와, 상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계와, 상기 복수의 나노 코어의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 마스크를 부분적으로 제거하는 단계와, 상기 복수의 나노 코어의 표면에 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계;를 포함하는 나노구조 반도체 발광소자 제조방법을 제공한다.

Description

나노구조 반도체 발광소자 제조방법
본 발명은 나노구조 반도체 발광소자 제조방법에 관한 것이다.
발광다이오드(Light emitting diode: LED)와 같은 반도체 발광소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 이러한 LED는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다.
당 기술분야에서는 나노 구조물을 안정적으로 형성할 수 있는 간소화된 나노 구조 반도체 발광소자의 제조방법이 요구되고 있다.
본 발명의 일 측면은, 제1 도전형 반도체로 이루어진 베이스층을 제공하는 단계와, 상기 베이스층 상에 식각정지층이 포함된 마스크를 형성하는 단계와, 상기 마스크에 상기 베이스층 영역이 노출된 복수의 개구를 형성하는 단계와, 상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계와, 상기 복수의 나노 코어의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 마스크를 부분적으로 제거하는 단계와, 상기 복수의 나노 코어의 표면에 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계;를 포함하는 나노구조 반도체 발광소자 제조방법을 제공한다.
일 예에서는, 상기 마스크는, 상기 베이스층 상에 형성되며 상기 식각 정지층으로 제공되는 제1 물질층과, 상기 제1 물질층 상에 형성되며 상기 제1 물질층의 식각률보다 낮은 식각률을 갖는 제2 물질층을 포함할 수 있다.
다른 예에서는, 상기 마스크는, 상기 베이스층 상에 순차적으로 형성된 제1 내지 제3 물질층을 포함하며, 상기 제2 물질층은 상기 제1 및 제3 물질층과 다른 물질로 이루어지고, 상기 식각 정지층으로 제공될 수 있다.
이 경우에, 상기 제1 및 제3 물질층은 동일한 물질로 이루어질 수 있다.
상기 식각정지층에 의한 식각 정지 레벨은 상기 베이스층 표면으로부터 마스크의 전체 높이의 1/3 지점 이하에 위치할 수 있다. 상기 개구의 종횡비는 5:1 이상일 수 있다.
특정 실시형태에서, 상기 복수의 개구를 형성하는 단계와 상기 복수의 나노 코어를 형성하는 단계 사이에, 상기 복수의 개구의 내부 측벽 각각에 상기 마스크와 다른 물질로 이루어진 확산 방지막을 형성하는 단계를 더 포함할 수 있다.
상기 확산 방지막을 형성하는 단계는, 상기 마스크의 표면에 상기 확산 방지막을 위한 물질막을 형성하는 단계와, 상기 개구의 내부 측벽에만 잔류하도록 상기 물질막 중 상기 마스크의 상면과 상기 베이스층의 노출영역 상에 위치한 부분을 제거하는 단계를 포함할 수 있다.
상기 활성층 및 상기 제2 도전형 반도체층을 순차적으로 성장시키는 단계 전에, 상기 나노 코어의 노출된 표면으로부터 상기 확산 방지막을 제거하는 단계를 더 포함할 수 있다.
상기 확산 방지막을 제거하는 단계 후에, 상기 확산 방지막 중 상기 식각정지층의 상면 레벨 아래에 위치한 부분이 잔류할 수 있다.
상기 마스크를 부분적으로 제거하는 단계와, 상기 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계 사이에, 상기 복수의 나노 코어를 열처리하는 단계를 더 포함할 수 있다.
상기 복수의 나노 코어를 열처리하는 단계는, 600∼1200℃ 범위에서 수행될 수 있다.
상기 복수의 나노 코어를 형성하는 단계 후에, 상기 복수의 나노 코어 상면이 동일한 레벨로 평탄화되도록 연마공정을 적용하는 단계를 더 포함할 수 있다.
이 경우에, 상기 복수의 나노 코어의 적어도 일부는 다른 나노 코어와 대비하여 단면적 및 간격 중 적어도 하나가 상이하도록 설계될 수 있다.
본 발명의 다른 측면은, 제1 도전형 반도체로 이루어진 베이스층과, 상기 베이스층 상에 형성되며, 상기 베이스층 영역이 노출된 복수의 개구를 갖는 마스크와, 상기 베이스층의 노출된 영역에 각각 형성되며, 제1 도전형 반도체로 이루어진 나노 코어와, 상기 나노 코어의 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 갖는 복수의 나노 발광구조물와, 상기 나노 코어와 상기 개구의 내부 측벽 사이에 위치하는 확산 방지막을 포함한다.
마스크 구조를 몰드(mold)로 제공함으로써 높은 종횡비를 갖는 3차원 나노 구조물을 안정적으로 성장시킬 수 있으며, 결과적으로 발광 면적을 증가시키는데 유익하다.
또한, 결정성장과정에서 영역에 따른 불균일한 증착으로 인해 나노 구조물의 성장 높이가 다른 경우에도 연마공정이 적용하기 용이하므로, 최종 나노 구조물의 균일한 높이를 보장할 수 있다. 이러한 공정은 특히 다중 파장광(예, 백색광)을 구현하기 위해서 나노 구조물의 단면적 및 간격을 달리할 때에 유용하게 사용될 수 있다.
덧붙여 상기한 과제의 해결수단 및 효과는, 상술된 것에 한정되지는 않는다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도1 내지 도5는 본 발명의 일 실시예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도6 및 도7은 본 발명에 채용되는 마스크에 형성될 수 있는 개구의 형상을 나타내는 마스크의 평면도다.
도8 및 도9는 본 발명에 채용되는 마스크에 형성될 수 있는 개구의 형상을 나타내는 측단면도이다.
도10 내지 도14는 도5에서 얻어진 나노구조 반도체 발광소자에 적용될 수 있는 전극형성공정의 예를 나타내는 주요 공정별 단면도이다.
도15 내지 도21은 본 발명의 나노구조 반도체 반도체 발광소자 제조방법의 다른 예를 설명하기 위한 주요 공정별 단면도이다.
도22 및 도23는 도18 및 도19의 공정에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도24 내지 도27는 도21에 도시된 결과물에 대한 전극형성공정의 예를 설명하기 위한 주요 공정별 단면도이다.
도28 내지 도31은 본 발명의 다른 실시예(마스크 구조 변경)에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도32 내지 도38은 본 발명의 또 다른 실시예(확산 방지막 채용)에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도39은 도38에서 얻어진 나노구조 반도체 발광소자의 최종 구조예를 나타내는 단면도이다.
도40 내지 도43은 나노 코어를 형성하는 공정을 설명하기 위한 공정별 단면도이다.
도44는 실험예에 채용된 마스크를 촬영한 SEM 사진이다.
도45는 실험예에 채용된 마스크를 이용하여 성장된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도46은 실험예를 통해 열처리된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도47 내지 도50은 본 발명의 다른 실시예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도51 및 도52은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 반도체 발광소자 패키지의 다양한 예를 나타낸다.
도53 및 도54는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도55는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸다.
도56은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도1 내지 도5는 본 발명의 일 실시예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
본 제조방법은 제1 도전형 반도체로 이루어진 베이스층(12)을 제공하는 단계로 시작된다.
도1에 도시된 바와 같이, 상기 기판(11) 상에 제1 도전형 반도체를 성장시켜 베이스층(12)을 제공할 수 있다.
상기 기판(11)으로는 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 상기 기판(11)은 상기 베이스층(12)을 성장하기 위한 결정성장용 기판일 수 있다. 상기 베이스층(12)이 질화물 반도체일 경우에, 상기 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 중 선택될 수 있다.
상기 베이스층(12)은 나노 발광구조물(15)을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 복수의 나노 발광구조물(15)의 일단을 서로 전기적으로 연결할 수 있다. 따라서, 상기 베이스층(12)은 전기적 도전성을 갖는 반도체 단결정으로 형성된다. 상기 베이스층(12)은 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다.
상기 베이스층(12)은 특정 도전형을 갖도록 Si와 같은 n형 불순물로 도프될 수 있다. 상기 베이스층(12)은 1×1018/㎤ 이상의 의 n형 불순물 농도를 갖는 GaN을 포함할 수 있다. 상기 나노 코어(15a)의 성장을 위해서 제공되는 상기 베이스층(12)의 두께는 1㎛ 이상일 수 있다. 후속 전극형성공정 등을 고려하여, 상기 베이스층(12)의 두께는 3∼10㎛일 수 있다.
상기 베이스층(12)으로 질화물 반도체 단결정을 성장시킬 경우에, 상기 기판(11)은 동종 기판인 GaN 기판일 수도 있으며, 이종 기판으로는 사파이어, 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판 등이 사용될 수 있다. 필요에 따라, 기판(11)과 베이스층(12) 사이에는 버퍼층(미도시)을 도입하여 격자부정합의 차이를 완화시킬 수 있다. 상기 버퍼층(미도시)은 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1), 특히 GaN, AlN, AlGaN, InGaN, 또는 InGaAlN일 수 있으며, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
상기 기판(11)이 실리콘 기판인 경우에는 GaN와 열팽창 계수 차이로 인해 휨 또는 파손이 발생되거나 격자 상수 차이로 인해 결함 발생 가능성도 크므로, 결함발생을 제어할 뿐만 아니라 휨을 억제하기 위해 응력을 제어해줘야 하기 때문에 복합 구조의 버퍼층을 사용할 수 있다. 예를 들어, 기판(11) 상에 AlN 또는 SiC와 같이 Si와 Ga 반응을 막기 위해 Ga을 포함하지 않은 결정을 이용하여 버퍼층을 형성할 수 있다. 특히, 복수의 AlN 층을 사용하는 경우에, 그 사이에 GaN 중간에 응력을 제어하기 위한 AlGaN 중간층을 삽입할 수 있다.
상기 기판(11)은 LED 구조 성장 전 또는 후에 LED 칩의 광 또는 전기적 특성을 향상시키기 위해 칩 제조 과정에서 완전히 또는 부분적으로 제거되거나 패터닝될 수도 있다. 예를 들어, 사파이어 기판인 경우는 레이저를 기판(11)을 통해 베이스층(12)과의 계면에 조사하여 기판을 분리할 수 있으며, 실리콘이나 실리콘 카바이드 기판은 연마/에칭 등의 방법에 의해 제거할 수 있다.
상기 기판(11)을 제거할 경우에, 다른 지지 기판을 사용할 수 있다. 이러한 지지기판은 LED 칩의 광효율을 향상시키게 위해서, 반사 금속을 사용하여 접합시키거나 지지기판과의 접합 구조에 별도의 반사 구조를 추가할 수 있다.
상기 기판을 패터닝할 경우에는, 기판의 주면(표면 또는 양쪽면) 또는 측면에 단결정 성장 전 또는 후에 요철 또는 경사면을 형성하여 광추출 효율과 결정성을 향상시킬 수 있다. 이러한 패턴은 5㎚ ~ 500㎛ 범위의 크기일 수 있으며, 규칙 또는 불규칙한 패턴을 가질 수 있다. 상기 패턴의 모양도 기둥, 산, 반구형과 같은 형상으로 다양하게 형성될 수 있다.
이어, 도2에 도시된 바와 같이, 상기 베이스층(12) 상에 복수의 개구(H)를 가지며 식각정지층이 개재된 마스크(13)를 형성한다.
본 실시예에 채용된 마스크(13)는 상기 베이스층(12) 상에 형성된 제1 물질층(13a)과, 상기 제1 물질층(13a) 상에 형성되며 상기 제2 물질층(13b)의 식각조건 하에서 상기 제1 물질층(13a)의 식각률보다 큰 식각률을 갖는 제2 물질층(13b)을 포함할 수 있다.
상기 제1 물질층(13a)은 상기 제2 물질층(13b)에 대해 식각 정지층으로 제공될 수 있다. 즉, 상기 제1 물질층(13a)은 상기 제2 물질층(13b)의 식각조건 하에서 상기 제2 물질층(13b)의 식각률보다 낮은 식각률을 갖는다.
적어도 상기 제1 물질층(13a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 물질층(13b)도 절연 물질일 수 있다. 상기 제1 및 제2 물질층(13a,13b)은 원하는 식각률 차이를 확보하기 위해서 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 물질층(13a)은 SiN이며, 상기 제2 물질층(13b)은 SiO2일 수 있다.
이와 달리, 이러한 식각률의 차이는 공극밀도의 차이를 이용하여 얻어질 수 있다. 상기 제2 물질층(13b)을 또는 제1 및 제2 물질층(13a,13b) 모두를 다공성 구조의 물질로 채용하고, 그 공극률의 차이를 달리하여 제1 및 제2 물질층(13a,13b)의 식각률의 차이를 확보할 수 있다. 이 경우에는 제1 및 제2 물질층(13a,13b)은 동일한 물질로 형성될 수 있다. 예를 들어, 제1 물질층(13a)은 제1 공극률을 갖는 SiO2이며, 제2 물질층(13b)은 제1 물질층(13a)과 동일한 SiO2로 이루어지되 상기 제1 공극률보다 큰 제2 공극률을 가질 수 있다. 이로써, 상기 제2 물질층이 식각되는 조건에서 상기 제1 물질층(13a)은 상기 제2 물질층(13b)의 식각률보다 낮은 식각률을 가질 수 있다.
상기 제1 및 제2 물질층(13a,13b)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 물질층(13a)은 상기 제2 물질층(13b)의 두께보다 작은 두께를 갖는다. 상기 제1 물질층(13a)에 의한 식각 정지 레벨은 상기 베이스층(12) 표면으로부터 상기 마스크(13)의 전체 높이 1/3 이하의 지점일 수 있다. 다시 말해, 제1 물질층(13a)은 상기 제1 및 제2 물질층(13a,13b)의 전체 두께의 1/3 이하의 두께를 가질 수 있다.
상기 마스크(13)의 전체 높이, 상기 제1 및 제2 물질층(13a,13b)의 총 두께는, 1㎛이상, 바람직하게는 5∼10㎛일 수 있다. 상기 제1 물질층(13a)은 0.5㎛이하일 수 있다.
상기 제1 및 제2 물질층(13a,13b)을 순차적으로 베이스층(12) 상에 형성한 후에, 복수의 개구(H)를 형성하여 상기 베이스층(12) 영역을 노출시킬 수 있다(도1b). 상기 베이스층(12)의 표면을 노출시키는 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 폭(직경)의 300㎚이하, 나아가 50∼500㎚가 되도록 형성될 수 있다.
상기 마스크(13)의 개구(H)는 포토 리소그래피와 같은 반도체 공정을 이용하여 형성될 수 있다. 예를 들어, 딥 에칭(deep-etching)공정을 이용하여 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다.
일반적으로, 딥 에칭 공정은 건식식각 공정이 사용되며, 플라즈마로부터 발생되는 반응성 이온을 이용하거나 높은 진공에서 발생되는 이온빔을 이용할 수 있다. 이러한 건식 식각은 습식 식각과 비교하여 미세구조를 기하학적 제한 없이 정밀한 가공을 진행할 수 있다. 상기 마스크(13)의 산화막 에칭에는 CF 계열 가스가 이용될 수 있다. 예를 들어 CF4, C2F6, C3F8, C4F8, CHF3와 같은 가스에 O2 및 Ar 중 적어도 하나를 조합한 에천트가 이용될 수 있다.
이러한 개구(H)의 평면 형상과 배열은 다양하게 구현될 수 있다. 예를 들어, 평면 형상의 경우에는, 다각형, 사각형, 타원형, 원형과 같이 다양하게 구현될 수 있다. 도2에 도시된 마스크(13)는 도6에 도시된 바와 같이, 단면이 원형인 개구(H)의 어레이를 가질 수 있으나, 필요에 따라 다른 형상 및 다른 배열을 가질 수 있다. 예를 들어, 도7에 도시된 마스크(13')와 같이, 단면이 정육각형인 개구(H)의 어레이를 가질 수 있다.
도2에 도시된 개구(H)는 로드(rod) 구조로 예시되어 있으나, 이에 한정되지 아니하며, 적절한 식각공정을 이용하여 다양한 형상을 가질 수 있다. 상기 개구(H)의 형상은 식각 조건에 따라 달라질 수 있다.
이러한 예로서, 도8 및 도9에 다른 형상의 개구를 갖는 마스크가 도시되어 있다. 도8을 참조하면, 제1 및 제2 물질층(33a,33b)으로 이루어진 마스크(33)는, 하부로 갈수록 폭이 작아지는 형상의 기둥구조의 개구(H)를 갖는 것으로 예시되어 있다. 이와 달리, 도9를 참조하면, 제1 및 제2 물질층(33a',33b')으로 이루어진 마스크(33')는 하부로 갈수록 폭이 커지는 형상의 기둥구조의 개구(H)를 갖는 것으로 예시되어 있다.
다음으로, 도3에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(12)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(15a)를 형성할 수 있다.
상기 나노 코어(15a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어를 구성하는 제1 도전형 반도체는 상기 베이스층(12)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(12)과 상기 나노 코어(15a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(15a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(13)는 성장되는 질화물 단결정의 몰드로 작용하여 개구(H)의 형상에 대응되는 나노 코어(15a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(13)에 의해 상기 개구(H)에 노출된 베이스층(12) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구(H)의 형상에 대응되는 형상을 가질 수 있다.
이어, 도4에 도시된 바와 같이, 상기 복수의 나노 코어(15a)의 측면이 노출되도록 식각정지층인 제1 물질층(13a)을 이용하여 상기 마스크(13)를 부분적으로 제거할 수 있다.
본 실시예에서는, 상기 제2 물질층(13b)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제2 물질층(13b)만을 제거하고, 상기 제1 물질층(13a)이 잔류시킬 수 있다. 상기 제1 물질층(13a)은 본 식각공정에서는 식각정지층으로 채용되며, 후속 성장공정에서는 활성층(15b) 및 제2 도전형 반도체층(15c)이 상기 베이스층(12)과 접속되는 것을 방지하는 역할을 할 수 있다.
다음으로, 도5에 도시된 바와 같이, 상기 복수의 나노 코어(15a)의 표면에 활성층(15b) 및 제2 도전형 반도체층(15c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(15)은 제1 도전형 반도체가 나노 코어(15a)로 제공되고, 나노 코어(15a)를 감싸는 활성층(15b) 및 제2 도전형 반도체층(15b)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(15b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(15c)은 p형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(15c)은 활성층(15b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N (0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(15b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(15c)으로 전자가 넘어가는 것을 방지할 수 있다.
이와 같이, 본 실시예에 채용된 나노 발광구조물(15)는 코어-셀(core-shell) 구조로서 로드 형상으로 예시되어 있으나, 이에 한정되지 않고 피라미드 구조 또는 피라미드와 로드가 조합된 구조와 같이 다양한 다른 형상을 가질 수 있다.
개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다.
상기 마스크를 제거한 후에, 나노 코어의 표면을 일정한 조건에서 열처리하여 나노 코어의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시킬 수 있다. 이러한 공정은 도6a 및 도6b를 참조하여 설명할 수 있다.
도5에 도시된 나노구조 반도체 발광소자는 다양한 구조로 전극이 형성될 수 있다. 도10 내지 도14에는 전극형성공정의 일 예를 나타내는 주요 공정별 단면도이다.
우선, 도10에 도시된 바와 같이, 도1e에서 얻어진 나노 발광구조물(15) 상에 콘택 전극층(16)을 형성한다.
상기 콘택 전극층(16)은 상기 나노 발광구조물(15)의 표면에 시드층을 형성한 후에, 전기도금을 실시하여 얻어질 수 있다. 이러한 시드층은 제2 도전형 반도체층(15c)과 오믹콘택을 실현할 수 있는 적절한 물질을 채용할 수 있다. 이러한 오믹컨택 물질로는 ZnO, 그래핀층, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 예를 들어, 스퍼터링 공정을 이용하여 Ag/Ni/Cr층을 시드층으로 형성한 후에, 전기 도금을 이용하여 Cu/Ni을 형성함으로써 원하는 콘택 전극층(16)을 형성할 수 있다.
본 실시예에서 사용된 콘택 전극층(16)은 반사성 금속층을 도입한 형태이며, 광을 기판 방향으로 추출하기 위한 것으로 이해할 수 있으나, 이에 한정되지 아니하며, 상기 콘택 전극층(16)은 ZnO, 그래핀, ITO와 같은 투명 전극물질을 채용하여 광을 나노 발광구조물(15) 방향으로 추출시킬 수도 있다.
본 실시예에서는 채용하지 않았으나, 상기 콘택 전극층(16)이 형성된 표면이 불균일한 경우, 평탄화공정을 도입하여 상기 전극 상면을 평탄화시킬 수도 있다.
다음으로, 도11에 도시된 바와 같이, 다른 측의 전극을 형성할 영역에 위치한 전극영역(e1)을 선택적으로 제거하여 나노 발광구조물(15)을 노출시키고, 이어 도4c에 도시된 바와 같이, 노출된 나노 발광구조물(15)의 일부를 제거하여 베이스층(12)의 일부 영역(e2)을 노출시킬 수 있다.
도11에 도시된 공정은 금속과 같은 전극물질에 대한 식각공정이며, 도12에 도시된 공정은 반도체 물질에 대한 식각공정이고, 두 식각 공정은 서로 상이한 조건에서 실행될 수 있다.
이어, 도13에 도시된 바와 같이, 전극의 콘택 영역(Ta,Tb)이 노출되도록 절연막(17)을 형성할 수 있다. 제1 전극의 콘택영역(Ta)에는 상기 베이스층(12)의 일부 영역이 제공되며, 제2 전극의 콘택영역(Tb)에는 상기 콘택 전극층(16)의 일부 영역이 제공될 수 있다.
다음으로, 도14에 도시된 바와 같이, 제1 및 제2 전극의 콘택영역(Ta,Tb)에 연결되도록 제1 및 제2 전극(19a,19b)을 형성한다. 본 공정에서 사용되는 전극 물질은 제1 및 제2 전극(19a,19b)의 공통 전극물질이 사용될 수 있다. 예를 들면, 상기 제1 및 제2 전극(19a,19b)을 위한 물질은 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융 금속일 수 있다.
본 발명에 따른 제조방법은 다양한 형태로 변경되어 실시될 수 있다. 도15 내지 도21에는 본 발명의 나노구조 반도체 발광소자 제조방법의 다른 예를 설명하기 위한 주요 공정별 단면도이다.
도15에 도시된 바와 같이, 상기 기판(51) 상에 제1 도전형 반도체를 성장시켜 베이스층(52)을 제공할 수 있다.
상기 베이스층(52)은 나노 발광구조물을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물(55)을 서로 전기적으로 연결하는 구조로서 사용될 수 있다. 따라서, 상기 베이스층(52)은 전기적 도전성을 갖는 반도체 단결정으로 형성된다. 이러한 베이스층(52)은 직접 성장하는 경우에, 상기 기판(51)은 결정성장용 기판일 수 있다.
상기 베이스층(52)을 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, Si와 같은 n형 불순물로 도프될 수 있다. 이 경우에 상기 기판(51)으로는 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
이어, 도16에 도시된 바와 같이, 상기 베이스층(52) 상에 복수의 개구(H)를 가지며 식각정지층이 개재된 마스크(53)를 형성한다.
본 실시예에 채용된 마스크(53)는 앞선 실시예와 유사하게 상기 베이스층(52) 상에 형성된 제1 물질층(53a)과, 상기 제1 물질층(53a) 상에 형성되며 상기 제1 물질층(53a)의 식각률보다 큰 식각률을 갖는 제2 물질층(53b)을 포함할 수 있다. 상기 제1 물질층(53a)은 식각 정지층으로 제공될 수 있다.
상기 제1 및 제2 물질층(53a,53b)은 원하는 식각률 차이를 확보하기 위해서 서로 다른 물질일 수 있다. 예를 들어, 상기 제1 물질층(53a)은 SiN이며, 상기 제2 물질층(53b)은 SiO2일 수 있다. 이와 달리, 상기 제2 물질층(53b)을 또는 제1 및 제2 물질층(53a,53b) 모두를 다공성 구조의 물질로 채용하여 그 공극률의 차이를 이용하여 식각률의 차이를 확보할 수 있다. 이 경우에는 제1 및 제2 물질층(53a,53b)은 동일한 물질로 형성될 수도 있다.
상기 제1 및 제2 물질층(53a,53b)을 순차적으로 베이스층(52) 상에 형성한 후에, 복수의 개구(H)를 형성하여 상기 베이스층(52) 영역을 노출시킬 수 있다. 상기 베이스층(52)의 표면을 노출하는 각 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 폭(직경)의 600㎚이하, 나아가 50∼500㎚일 수 있다.
상기 개구(H)가 형성된 영역은 나노 코어, 즉 나노 발광구조물이 성장될 영역이므로, 전극이 형성될 영역(E1,E2)을 미리 설정하고, 도5b에 도시된 바와 같이, 그 영역(E1,E2)에는 개구(H)를 형성하지 않을 수 있다. 이 경우에, 추후 전극 형성 공정에서 나노 발광구조물을 제거하는 과정이 생략할 수 있다.
상기 마스크(53)의 개구(H)는 포토리소그래피와 같은 반도체 공정을 이용하여 형성될 수 있다. 예를 들어, 딥 에칭(deep-etching)공정을 이용하여 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다. 식각 조건에 따라 달라질 수 있으나, 일반적으로 상기 제1 및 제2 물질층(53a,53b)에서의 상기 개구(H)는 베이스층 방향으로 갈수록 작아지는 폭을 가질 수 있다(아래 실험예 및 도44 참조).
다음으로, 도17에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(52)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(55a)를 형성할 수 있다.
상기 나노 코어(55a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(55a)를 구성하는 제1 도전형 반도체는 상기 베이스층(52)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(52)과 상기 나노 코어(55a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(55a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(53)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(55a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(53)에 의해 상기 개구(H)에 노출된 베이스층(52) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
이어, 도18에 도시된 바와 같이, 상기 복수의 나노 코어(55a)의 측면이 노출되도록 상기 식각정지층인 제1 물질층(53a)을 이용하여 상기 마스크(53)를 부분적으로 제거할 수 있다.
본 실시예에서는, 상기 제2 물질층(53b)이 선택적으로 제거될 수 있는 조건으로 식각함으로써 상기 제2 물질층(53b)만을 제거하고 상기 제1 물질층(53a)이 잔류시킬 수 있다. 상기 제1 물질층(53a)은 본 식각공정에서는 식각정지층으로 사용되며, 후속 성장공정에서는 활성층(55b) 및 제2 도전형 반도체층(55c)이 상기 베이스층(52)과 접속되는 것을 방지하는 역할을 할 수 있다.
본 실시예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다. 도19에는 열처리되어 표면의 결정성이 개선된 나노 코어(55a')가 도시되어 있다.
상기 마스크(제2 물질층)를 제거한 후에, 나노 코어(55a)의 표면을 일정한 조건에서 열처리하여 나노 코어(55a)의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시킬 수 있다. 이러한 공정은 도22 및 도23을 참조하여 설명할 수 있다.
도22 및 도23은 도18의 공정에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도22는 도18에서 얻어진 나노 코어(55a)로 이해할 수 있다. 상기 나노 코어(55a)는 개구의 형상에 따라 정해지는 결정면을 갖는다. 개구(H)의 형상에 따라 달리하지만, 대체로 이렇게 얻어진 나노 코어(55a)의 표면은 상대적으로 안정적이지 못한 결정면을 가지며, 후속 결정성장에 유리한 조건이 아닐 수 있다.
본 실시예와 같이, 개구가 원기둥인 로드형상일 경우에, 도22에 도시된 바와 같이, 나노 코어(55a)의 측면은 특정한 결정면이 아닌 곡면을 가질 수 있다.
이러한 나노 코어를 열처리하면 그 표면의 불안정한 결정이 재배열되면서 도23에 도시된 바와 같이, 반극성 또는 비극성과 같은 안정적인 결정면을 가질 수 있다. 열처리 조건은 600℃이상, 특정 예에서는 800∼1200℃에서 수초 내지 수십분(1초∼60분) 실행함으로써 원하는 안정된 결정면으로 전환시킬 수 있다.
본 열처리 공정은 기판 온도가 600℃보다 낮으면 나노 코어의 결정 성장 및 재배열이 어려워 열처리 효과를 기대하기 힘들며, 1200℃보다 높으면 GaN 결정면으로부터 질소(N)가 증발하여 결정 품질이 저하될 수 있다. 또한, 1초보다 짧은 시간에서는 충분한 열처리 효과를 기대하기 어려우며, 수십분, 예를 들어 60분보다 긴 시간 동안의 열처리는 제조 공정의 효율을 저하시킬 수 있다.
예를 들어, 상기 사파이어 기판의 C(0001)면(실리콘기판일 경우에 (111)면)상에 성장시킨 경우에, 도6a에 도시된 원기둥 형상인 나노코어(55a)를 상술된 적정한 온도 범위에서 열처리함으로써 불안정한 결정면인 곡면(측면)은 안정적인 결정면인 비극성면(m면)을 갖는 육각형 결정 기둥(도23의 55a')으로 전환될 수 있다. 이러한 결정면의 안정화 과정은 고온의 열처리과정에 의해 실현될 수 있다.
이러한 원리는 명확히 설명되기 어려우나, 고온에서 표면에 위치한 결정이 재배열되거나 챔버 내에서 소스가스가 잔류하는 경우에 이러한 잔류 소스가스가 증착되어 안정적인 결정면을 갖도록 부분적인 재성장이 진행되는 것으로 이해할 수 있다.
특히, 재성장 관점에서 설명하면, 챔버 내에서 소스 가스가 잔류한 분위기에서 열처리 공정이 수행되거나 소량의 소스가스를 의도적으로 공급하는 조건에서 열처리될 수 있다. 예를 들어, 도22에 도시된 바와 같이, MOCVD 챔버의 경우에, TMGa과 NH3가 잔류하고, 이러한 잔류 분위기에서 열처리함으로써 나노 코어의 표면에 소스가스가 반응하여 안정적인 결정면을 갖도록 부분적인 재성장이 이루어질 수 있다. 이러한 재성장으로 인하여, 열처리된 나노 코어(55a')의 폭이 열처리 전의 나노 코어(55a)의 폭보다 다소 커질 수 있다(도22 및 도23 참조).
이와 같이, 추가적인 열처리 공정을 도입함으로써, 나노 코어의 결정성을 향상시키는데 기여할 수 있다. 즉, 이러한 열처리 공정을 통해 마스크 제거 후 나노 코어의 표면에 존재하는 비균일성(예, 결함(defect) 등)을 제거할 뿐만 아니라 내부 결정의 재배열을 통해서 결정의 안정성을 크게 향상시킬 수 있다. 이러한 열처리 공정은 마스크를 제거한 후 챔버 안에서 나노 코어의 성장공정과 유사한 조건으로 실행될 수 있다. 예를 들어, 열처리 온도(예, 기판 온도)는 800∼1200℃ 사이에서 수행될 수 있으나, 600℃ 이상의 열처리공정에서도 유사한 효과를 기대할 수 있다.
이어, 도20에 도시된 바와 같이, 상기 복수의 나노 코어(55a')의 표면에 활성층(55b) 및 제2 도전형 반도체층(55c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(55)은 제1 도전형 반도체가 나노 코어(55a')와, 상기 나노 코어(55a')를 감싸는 활성층(55b) 및 제2 도전형 반도체층(55c)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(55b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(55c)은 p형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(55c)은 활성층(55b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N (0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(55b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(55c)으로 전자가 넘어가는 것을 방지한다.
상기 나노 코어(55a')는 성장방향을 따라, 제1 결정면을 갖는 측면을 제공하는 메인부와 상기 제1 결정면과 다른 제2 결정면을 갖는 표면을 제공하는 상단부로 구분될 수 있다.
상기 베이스층(52)이 상면이 c면인 질화물 단결정일 경우에, 상기 메인부의 측면은 상기 베이스층(52)의 성장면과 수직인 결정면, 즉 비극성인 m면을 가지며, 그 상단부의 표면은 이와 다른 반극성인 r면을 갖는다. 이와 같이, 나노 코어(55a')의 표면은 서로 다른 복수의 결정면을 가질 수 있다.
이로 인하여, 앞서 설명한 바와 같이, 나노 코어(55a')의 표면에 동일한 공정을 이용하여 활성층(55b)을 성장하더라도, 각 결정면에 따라 활성층(55b)의 조성(특히, 인듐함량)이 달라질 수 있다. 또한, 상단부에서 형성된 활성층 부분이 상대적으로 얇은 두께를 가질 수 있다.
이어, 도21에 도시된 바와 같이, 콘택 전극(56)을 나노 발광구조물(55) 상에 형성하고, 추가적으로 상기 콘택 전극(56) 상에 절연성 보호층(57)을 형성할 수 있다.
상기 콘택 전극(56)은 상기 제2 도전형 반도체층(55c)과 오믹콘택을 실현할 수 있는 오믹컨택 물질로 형성될 수 있다. 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt 및 Au 중 적어도 하나를 포함할 수 있으며, 단일층 또는 복수의 층으로 제공될 수 있다. 이러한 전극물질 외에도, 상기 콘택 전극(56)은 ITO와 같은 투명 전극물질을 채용할 수 있으며, 필요에 따라 ZnO 또는 그래핀도 사용될 수도 있다.
상기 절연성 보호층(57)은 반도체 공정으로 페시베이션구조를 제공할 수 있는 전기적 절연물질이면 사용될 수 있다. 이러한 절연성 보호층(57)으로는 SiO2 또는 SiNx과 같은 절연성 보호층이 사용될 수 있다. 구체적으로, 상기 절연성 보호층(57)으로서, 나노 발광구조물(55) 사이의 공간의 충전을 용이하게 실현하도록, TEOS(TetraEthylOrthoSilane), BPSG(BoroPhospho Silicate Glass), CVD-SiO2, SOG(Spin-on Glass), SOD(Spin-on Delectric)물질이 사용될 수 있다.
본 실시예에서, 콘택 전극(56)을 나노 발광구조물(55) 표면을 따라 얇은 층 형태로 제공하고, 페시베이션층으로 작용하는 절연성 보호층(57)을 충전하는 방식으로 예시되어 있으나, 도10에 도시된 구조와 같이, 콘택 전극을 후막으로 형성함으로써 나노 발광구조물 사이의 공간을 충전하는 형태로 변경되어 실시될 수 있다.
또한, 상술된 실시예에 도입된 열처리 공정은 마스크(53)를 제거한 후에 수행되는 것으로 설명되어 있으나, 마스크 제거 전의 나노 코어(55a)의 성장 과정에서, 또는 나노 코어(55a)의 성장 완료 후 그리고 마스크 제거 전에도 적용될 수 있다.
이러한 마스크 제거 전에 도입되는 열처리공정은 성장 온도와 유사한 조건에서 행해질 수 있으며, 상대적으로 마스크 제거 후에 열처리공정 시간보다 짧은 시간으로도 충분한 효과를 기대할 수 있다. 마스크 제거 전의 열처리공정은 결정의 재배열 관점에서 나노 코어(55a')의 결정성을 향상시키는 것으로 이해할 수 있다. 이에 대해서는 아래 실험예를 참조하여 상세히 설명하기로 한다.
도21에 도시된 나노구조 반도체 발광소자는 다양한 구조로 전극이 형성될 수 있다. 도24 내지 도27에는 전극형성공정의 일 예를 나타내는 주요 공정별 단면도이다.
도24에 도시된 바와 같이, 절연성 보호층(57)을 선택적으로 제거하여 베이스층(52)의 일부 영역(O)을 노출시킬 수 있다.
상기 베이스층(52)의 상기 노출된 영역(O)은 제1 전극이 형성될 영역을 제공할 수 있다. 본 제거공정은 포토 리소그래피 공정을 이용한 식각공정에 의해 구현될 수 있다. 식각되는 영역(O)에 나노 발광구조물(55)가 위치하는 경우에는 그 나노 발광구조물의 제거공정도 함께 요구되나, 도16에 도시된 바와 같이, 전극이 형성될 영역(E1,E2)에 나노 코어(55a)를 성장시키지 않았기 때문에 본 공정에서 제거되는 나노 발광구조물(55)이 없을 수 있다.
이어, 도25에 도시된 바와 같이, 제1 및 제2 개구(e1,e2)를 갖는 포토레지스트(PR)를 형성할 수 있다.
상기 제1 및 제2 개구(e1,e2)는 각각 제1 및 제2 전극의 형성영역을 정의할 수 있다. 본 공정에서, 상기 제1 개구(e1)는 상기 베이스층(52)의 일부를 노출하고, 상기 제2 개구(e2)는 콘택전극(56)의 일부를 노출시킬 수 있다.
다음으로, 도26에 도시된 바와 같이, 상기 제1 및 제2 개구(e1,e2)에 제1 및 제2 전극(59a,59b)을 형성할 수 있다. 본 공정에서 사용되는 전극 물질은 제1 및 제2 전극(59a,59b)의 공통 전극물질이 사용될 수 있다. 예를 들면, 상기 제1 및 제2 전극(59a,59b)을 위한 물질은 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, Sn, TiW, AuSn 또는 이들의 공융 금속을 포함할 수 있다.
이어, 도27에 도시된 바와 같이, 추가적으로 페시베이션층(58)을 형성할 수 있다. 상기 페시베이션층(58)은 절연성 보호층(57)과 함께 나노 발광구조물을 보호는 보호층으로 제공될 수 있다. 상기 페시베이션층(58)은 노출된 반도체 영역을 커버하여 보호할 뿐만 아니라, 상기 제1 및 제2 전극(59a,59b)을 견고하게 유지할 수 있다. 상기 페시베이션층(58)은 상기 절연성 보호층(57)과 동일하거나 유사한 물질이 사용될 수 있다.
상술된 실시형태에 채용된 마스크는 2개의 물질층으로 구성된 형태를 예시하였으나, 본 발명은 이에 한정되지 아니하며, 3개 이상의 물질층을 채용한 형태로도 구현될 수 있다.
도28 내지 도31은 본 발명의 다른 실시예(마스크 구조 변경)에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도28에 도시된 바와 같이, 상기 기판(61) 상에 베이스층(62)이 제공되며, 상기 베이스층(62) 상에는 복수의 개구(H)를 가지며 식각정지층(63b)이 개재된 마스크(63)를 형성한다.
본 실시예에 채용된 마스크(63)는, 상기 베이스층(62) 상에 순차적으로 형성된 제1 내지 제3 물질층(63a,63b,63c)을 포함한다. 상기 제2 물질층(63b)은 식각 정지층으로 제공될 수 있으며, 상기 제1 및 제3 물질층(63a,63c)과 다른 물질로 이루어진다. 필요에 따라, 상기 제1 및 제3 물질층(63a,63c)은 동일한 물질로 이루어질 수 있다.
상기 제3 물질층(63c)의 식각조건에서 적어도 상기 제2 물질층(63b)은 제3 물질층(63c)의 식각률보다 낮은 식각률을 가지므로, 식각정지층으로 작용할 수 있다. 적어도 상기 제1 물질층(63a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 또는 제3 물질층(63b,63c)도 절연 물질일 수 있다.
상기 제1 내지 제3 물질층(63a,63b,63c)은 원하는 식각률 차이를 위해서 서로 다른 물질일 수 있다. 예를 들어, 상기 제2 물질층(63b)은 SiN이며, 상기 제1 및 제3 물질층(63a,63c)은 SiO2일 수 있다. 이와 달리, 이러한 식각률의 차이는 공극밀도를 이용하여 구현될 수 있다. 이 경우에는 제2 및 제3 물질층(63b,63c)을 공극밀도가 상이한 동일한 물질로 형성될 수 있다.
상기 제1 내지 제3 물질층(63a,63b,63c)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 및 제2 물질층(63a,63b)은 상기 제3 물질층(63c)의 두께보다 작은 두께를 갖는다. 상기 제2 물질층(63b)에 의한 식각 정지 레벨은 상기 베이스층(62) 표면으로부터 상기 마스크(63)의 전체 높이, 상기 제1 내지 제3 물질층(63a,63b,63c)의 총 두께의 1/3 이하의 지점에 위치할 수 있다.
상기 마스크(63)의 전체 높이, 상기 제1 내지 제3 물질층(63a,63b,63c)의 총 두께는, 1㎛이상, 바람직하게는 5∼10㎛일 수 있다. 상기 제1 및 제2 물질층(63a,63b)의 두께는 0.5㎛이하일 수 있다.
상기 제1 내지 제3 물질층(63a,63b,63c)을 순차적으로 베이스층(62) 상에 형성한 후에, 포토레지스트(PR)를 이용한 포토리소그래피 공정을 이용하여 복수의 개구(H)를 형성하여 상기 베이스층(62) 영역을 노출시킬 수 있다(도8a). 각 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 폭(직경)의 600㎚이하, 나아가 50∼500㎚가 되도록 형성될 수 있다.
상기 개구(H)는 포토리소그래피와 같은 반도체 공정을 이용하여 형성될 수 있으며, 예를 들어, 딥 에칭 공정을 이용하여 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다.
이어, 도29에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(62)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(65a)를 형성한다.
상기 나노 코어(65a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(65a)를 구성하는 제1 도전형 반도체는 상기 베이스층(62)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(62)과 상기 나노 코어(65a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(65a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(63)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(65a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(63)에 의해 상기 개구(H)에 노출된 베이스층(62) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
다음으로, 도30에 도시된 바와 같이, 상기 복수의 나노 코어(65a)의 측면이 노출되도록 상기 식각정지층인 제2 물질층(63b)을 이용하여 상기 마스크(63)를 부분적으로 제거한다.
본 실시예에서는, 상기 제3 물질층(63c)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제3 물질층(63c)만을 제거하고, 상기 제1 및 제2 물질층(63a,63b)이 잔류시킬 수 있다. 상기 제2 물질층(63b)은 본 식각공정에서는 식각정지층으로 채용되며, 상기 제1 물질층(63a)와 함께 후속 성장공정에서는 활성층(65b) 및 제2 도전형 반도체층(65c)이 상기 베이스층(62)과 접속되는 것을 방지할 수 있다.
필요에 따라, 도22 및 도23에서 설명된 열처리공정을 적용하여, 나노 코어(65a)의 결정의 품질을 향상시킬 수 있다.
이어, 도31에 도시된 바와 같이, 상기 복수의 나노 코어(65a)의 표면에 활성층(65b) 및 제2 도전형 반도체층(65c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(65)은 제1 도전형 반도체가 나노 코어(65a)로 제공되고, 나노 코어(65a)를 감싸는 활성층(65b) 및 제2 도전형 반도체층(65b)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(65b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(65c)은 p형 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(65c)은 활성층(65b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N(0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(65b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(65c)으로 전자가 넘어가는 것을 방지한다.
이와 같이, 본 실시예에 채용된 나노 발광구조물(65)는 코어-셀(core-shell) 구조로서 로드형상으로 예시되어 있으나, 이에 한정되지 않고 피라미드 구조 또는 피라미드와 로드가 조합된 구조와 같이 다양한 다른 형상을 가질 수 있다.
상술된 실시예에서 마스크는 나노 코어 성장을 위한 몰드로서 사용되므로, 후속 성장될 나노 코어의 표면과 마스크는 직접 접촉하게 된다. 이 경우에, 나노 코어를 위한 반도체 성장공정은 고온에서 수행되므로, 마스크의 성분이 나노 코어로 확산되어 결정성을 저하시키는 문제를 야기할 수 있다. 이러한 문제를 방지하기 위해서, 본 발명자는 마스크의 개구 측벽에 확산 방지막을 채용하는 방안을 추가적으로 제안하고 있다.
도32 내지 도38은 본 발명의 또 다른 실시예(확산 방지막 채용)에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도32에 도시된 바와 같이, 상기 기판(71) 상에 베이스층(72)이 제공되며, 상기 베이스층(72) 상에는 복수의 개구(H)를 가지며 식각정지층(73b)이 개재된 마스크(73)를 형성한다.
본 실시예에 채용된 마스크(73)는, 앞선 실시예에서 설명된 마스크(63)와 유사한 구조를 갖는다. 즉, 상기 마스크(73)는 상기 베이스층(72) 상에 순차적으로 형성된 제1 내지 제3 물질층(73a,73b,73c)을 포함한다. 상기 제2 물질층(73b)은 식각 정지층으로 제공될 수 있으며, 상기 제1 및 제3 물질층(73a,73c)과 다른 물질로 이루어진다. 상기 제1 및 제3 물질층(73a,73c)은 동일한 물질로 이루어질 수 있다.
상기 제3 물질층(73c)의 식각조건에서 적어도 제2 물질층(73b)은 제3 물질층(73c)의 식각률보다 낮은 식각률을 가지므로, 식각정지층으로 작용할 수 있다. 적어도 상기 제1 물질층(73a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 및 제3 물질층(73b,73c)도 절연 물질일 수 있다.
상기 제1 내지 제3 물질층(73a,73b,73c)은 원하는 식각률 차이를 위해서 서로 다른 물질일 수 있다. 이와 달리, 이러한 식각률의 차이는 공극밀도를 이용하여 구현될 수 있다. 이 경우에는 제2 및 제3 물질층(73b,73c)을 공극밀도가 상이한 동일한 물질로 형성될 수 있다.
다음으로, 도33 및 도34에서는 확산 방지막을 개구의 측벽에 형성하는 공정이 예시되어 있다. 우선, 도33에 도시된 바와 같이, 상기 마스크(73)의 표면에 상기 확산 방지막을 위한 물질막(74')을 형성한다.
상기 확산 방지막으로 사용되는 물질막(74')은 마스크(73)(특히, 제3 물질층(73c))에 사용되는 물질보다 열적 안정성이 높은 물질이 사용될 수 있다. 예를 들어, 이러한 물질막으로는 TiN, TaN 및 그 조합이 사용될 수 있다. 이러한 물질막(74')은 특히 SiO2와 같은 통상의 마스크보다 열적 안정성이 우수하여 확산 방지막으로서 유익하게 사용될 수 있다. ,
이어, 도34에 도시된 바와 같이, 상기 개구(H)의 내부 측벽에만 잔류하도록 상기 물질막(74')을 선택적으로 제거함으로써 원하는 확산 방지막(74)을 얻을 수 있다.
상기 확산 방지막(74)을 위한 부분은 나노 코어(75a)와 마스크(73)가 직접 접촉하는 개구(H)의 측벽에 한정되므로, 본 공정에서는 상기 물질막(74') 중 상기 마스크(73)의 상면과 상기 베이스층(72)의 노출영역 상에 위치한 부분을 제거함으로써 확산 방지막(74)을 얻을 수 있다. 특히, 베이스층(72)의 노출영역에는 확산 방지막이 잔류하면 후속 결정성장을 진행하기 곤란하므로, 베이스층(72)의 노출영역에 위치한 부분은 제거되어야 한다.
이러한 선택적인 제거공정은 개구(H)의 측벽이 거의 수직이므로, 건식 식각과 같은 이방성 식각을 이용하여 마스크(73)의 상면과 베이스층(72)의 노출영역에 위치한 물질막을 제거하는 방식으로 실행될 수 있다.
다음으로, 도35에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(72)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(75a)를 형성할 수 있다.
상기 나노 코어(75a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(75a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(73)는 성장되는 질화물 단결정의 몰드로 작용하여 개구(H)의 형상에 대응되는 나노 코어(75a)를 제공할 수 있다.
상기 확산 방지막(74)을 상기 마스크(73)와 상기 나노 코어(75a) 사이에 배치함으로써 상기 마스크(73)의 원소(예, Si)가 상기 나노 코어(75a)에 확산되는 것을 방지할 수 있다.
다음으로, 도36에 도시된 바와 같이, 상기 복수의 나노 코어(75a)의 측면이 노출되도록 상기 식각정지층인 제2 물질층(73b)을 이용하여 상기 마스크(73)를 부분적으로 제거할 수 있다.
본 실시예에서는, 상기 제3 물질층(73c)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제3 물질층(73c)만을 제거하고, 상기 제1 및 제2 물질층(73a,73b)이 잔류시킬 수 있다.
이어, 도37에 도시된 바와 같이, 상기 나노 코어(75a)의 노출된 표면으로부터 상기 확산 방지막(74)을 제거할 수 있다.
상기 확산 방지막(74)은 상대적으로 안정적인 물질이므로, 앞선 제3 물질층(73c)을 제거하는 식각공정에서 제거되지 않고, 나노 코어(75a)의 표면에 잔류할 수 있다. 이와 같이, 확산 방지막(74)이 잔류한 경우에는 후속 결정성장공정을 진행하기 곤란하므로, 나노 코어(75a)의 결정면이 노출되도록 상기 확산 방지막(74)을 제거할 수 있다.
상기 확산 방지막(74)을 구성하는 물질을 제거하는 별도의 식각 공정을 실시하여 확산 방지막(74)을 제거할 수 있다. 이러한 제거공정을 적용하더라도 통상적으로 잔류한 마스크(제1 및 제2 물질층)과 나노 코어(75a) 사이에 위치한 확산 방지막 부분은 제거되지 않고 잔류할 수 있다. 이 부분은 결정 성장면으로 사용되지 않으므로, 나노구조 반도체 발광소자에 불이익한 영향을 주지 않는다.
필요에 따라, 도22 및 도23에서 설명된 열처리공정을 적용하여, 나노 코어(75a)의 결정 품질을 향상시킬 수 있다.
다음으로, 도38에 도시된 바와 같이, 상기 복수의 나노 코어(75a)의 표면에 활성층(75b) 및 제2 도전형 반도체층(75c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(75)은 제1 도전형 반도체가 나노 코어(75a)로 제공되고, 나노 코어(75a)를 감싸는 활성층(75b) 및 제2 도전형 반도체층(75b)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(75b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(75c)은 p형 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(75c)은 활성층(75b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다.
앞서 설명한 바와 같이, 본 실시예에서 얻어진 나노구조 반도체 발광소자에도 다양한 구조의 전극이 형성될 수 있다. 도39에는 다른 전극 구조를 채용한 나노구조 반도체 발광소자의 예로서, 도38에서 얻어진 나노구조 반도체 발광소자의 최종 구조예를 나타낸다.
도39에 도시된 바와 같이, 나노구조 반도체 발광소자(70)은 기판(71) 상에 형성된 다수의 나노 발광구조물(75)를 포함한다.
상기 나노 발광구조물(75)은 도38에 도시되어 설명된 나노 발광구조물(75)일 수 있다. 본 실시예에서는, 상기 나노 코어(75c)와 상기 개구(H)의 내부 측벽 사이에 위치하는 잔류 확산 방지막(74")을 포함할 수 있다. 이러한 잔류 확산 방지막(74")은 마스크 구성 물질에 비해 열적 안정성이 큰 물질로서, TiN, TaN 및 그 조합일 수 있다.
본 예에 따른 나노구조 반도체 발광소자(70)은 나노 발광구조물(75) 사이에 채워진 형태로 콘택 전극층(76)이 형성된다. 이러한 콘택 전극층(76)은 제2 도전형 반도체층(75c)과 오믹콘택을 형성하는 동시에, 나노 발광구조물(75)를 구조적으로 안정화시킬 수 있다. 상기 나노구조 반도체 발광소자(70)는 제1 도전형 반도체로 이루어진 상기 베이스층(72)과 상기 콘택 전극층(76)에 각각 접속된 제1 및 제2 전극(79a,79b)을 포함한다.
도40 내지 도43은 특정 예의 마스크(83)를 이용하여 나노 발광구조물을 형성하는 공정을 설명하는 주요공정별 단면도이다.
도40에 도시된 바와 같이, 마스크(83)를 이용하여 베이스층(82) 상에 나노 코어(85a)를 성장시킬 수 있다. 상기 마스크(83)는 아래로 갈수록 좁아지는 폭의 개구(H)를 갖는다. 상기 나노 코어(85a)는 상기 개구(H)의 형상에 대응되는 형상으로 성장될 수 있다.
상기 나노 코어(85a)의 결정 품질을 더 향상시키기 위해서, 성장 중 1회 이상의 열처리 공정을 도입할 수 있다. 특히, 성장 중 나노 코어(85a)의 상단 표면이 육각 피라미드의 결정면으로 재배열시킴으로써 보다 안정적인 결정구조를 갖출 수 있으며, 후속 성장되는 결정의 높은 품질을 보장할 수 있다.
이러한 열처리 공정은 앞서 설명된 온도 조건에서 수행될 수 있다. 예를 들어, 공정 편의를 위해서 나노 코어(85a)의 성장온도와 동일하거나 유사한 온도 조건에서 수행될 수 있다. 또한, NH3 분위기에서 상기 나노 코어(85a)의 성장 압력과 온도와 동일하거나 유사한 수준의 압력/온도를 유지하면서 TMGa와 같은 금속 소스를 중단하는 방식으로 수행될 수 있다. 이러한 열처리공정은 수 초 내지 수십 분(예, 5초∼30분)동안에 지속될 수 있으나, 약 10초 ∼ 약 60초의 지속시간으로도 충분한 효과를 얻을 수 있다.
이와 같이, 나노 코어(85a)의 성장과정에서 도입되는 열처리공정은 나노 코어(85a)를 빠른 속도로 성장될 때에 야기되는 결정성의 퇴보를 방지할 수 있으므로, 빠른 결정 성장과 함께 우수한 결정품질을 함께 도모할 수 있다.
이러한 안정화를 위한 열처리 공정 구간의 시간과 횟수는 최종 나노 코어의 높이와 직경에 따라 다양하게 변경될 수 있다. 예를 들어, 개구의 폭이 300∼400㎚이고, 개구의 높이(마스크 두께)가 약 2.0㎛인 경우에, 중간지점인 약 1.0㎛에서 약 10 초 ∼ 약 60 초의 안정화 시간을 삽입하여 원하는 고품질의 코어를 성장시킬 수 있다. 물론, 이러한 안정화 공정은 코어 성장 조건에 따라 생략할 수도 있다.
이어, 도41에 도시된 바와 같이, 상기 나노 코어(85a)의 상단에 고저항층인 전류억제 중간층(84)을 형성할 수 있다.
상기 나노 코어(85a)를 원하는 높이로 형성한 후에, 상기 마스크(83)를 그대로 둔 채로 상기 나노 코어(85a)의 상단 표면에 전류억제 중간층(84)을 형성할 수 있다. 이와 같이, 마스크(83)를 그대로 이용함으로써 별도의 마스크를 형성하는 공정 없이, 나노 코어(84)의 원하는 영역(상단의 표면)에 전류억제 중간층(84)을 용이하게 형성할 수 있다.
상기 전류억제 중간층(84)은 고의적으로 도프되지 않거나 상기 나노 코어(85a)와 반대되는 제2 도전형 불순물로 도프된 반도체층일 수 있다. 예를 들어, 상기 나노 코어(85a)가 n형 GaN일 경우에, 상기 전류억제 중간층(84)은 언도프 GaN 또는 p형 불순물인 Mg를 도프한 GaN일 수 있다. 이 경우에, 동일한 성장공정에서 불순물의 종류만을 전환함으로써 나노 코어(85a)와 전류억제 중간층(84)을 연속적으로 형성할 수 있다. 예를 들어, n형 GaN 나노 코어의 성장과 동일한 조건에서 Si 도핑을 중지하고 Mg을 주입하여 약 1분 정도 성장시킬 경우 전류억제 중간층(84)은 약 200㎚ ∼ 약 300㎚의 두께(t)를 갖도록 형성할 수 있으며, 이러한 전류억제 중간층은 수㎂ 이상의 누설전류를 효과적으로 차단시킬 수 있다. 이와 같이, 본 실시예와 같은 몰드방식 공정에서는 전류억제 중간층의 도입공정이 간소화하게 구현될 수 있다.
이어, 도42에 도시된 바와 같이, 상기 복수의 나노 코어(85a)의 측면이 노출되도록 상기 식각정지층인 제1 물질층(83a)까지 상기 마스크(83)를 제거한다.
본 실시예에서는, 상기 제2 물질층(83b)이 선택적으로 제거될 수 있는 식각 공정을 적용함으로써, 상기 제2 물질층(83b)만을 제거하고 상기 제1 물질층(83a)이 잔류시킬 수 있다. 상기 잔류한 제1 물질층(83a)은 후속 성장공정에서는 활성층 및 제2 도전형 반도체층이 상기 베이스층(82)과 접속되는 것을 방지할 수 있다.
본 실시예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다.
상기 마스크의 제2 물질층(83b)을 제거한 후에, 나노 코어(85a)의 표면을 일정한 조건에서 열처리하여 나노 코어(85a)의 불안정한 결정면을 안정적인 결정면으로 전환시킬 수 있다(도22 및 도23 참조). 특히, 본 실시예와 같이, 나노 코어(85a)가 경사진 측벽을 갖는 개구에서 성장되므로, 그 형상에 대응하여 경사진 측벽을 갖는 형태를 가졌으나, 도43에 도시된 바와 같이, 열처리 공정 후의 나노 코어(85a')는 결정의 재배열과 함께 재성장이 일어나서 개구(H)의 직경보다 크면서 거의 균일한 직경(또는 폭)을 가질 수 있다. 또한, 성장된 직후의 나노 코어(85a)의 상단도 불완전한 육각 피리미드 형상을 가질 수 있으나, 열처리 공정 후의 나노 코어(85a')는 균일한 표면을 갖는 육각 피라미드 형상으로 변화될 수 있다. 이와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어(85a)는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥의 나노 코어(85a')가 되도록 재성장(및/또는 재배열)될 수 있다.
이하, 상술된 열처리 과정에 의한 나노 코어의 재성장(재배열)의 결과를 구체적인 실험예를 통하여 설명하기로 한다.
실험예(열처리공정)
n형 GaN 베이스층 상에 마스크로서 SiN/SiO2인 2층을 형성하고, 개구를 형성하였다. SiN층(도44의 "a")은 약 100㎚의 두께로 형성하고, SiO2층(도44의 "b")은 2500㎚의 두께로 형성하였다. 마스크의 개구는 포토레지스트(도44에서, "b" 상에 위치한 층) 공정을 이용하여 C4F8과 O2 및 Ar을 조합한 플라즈마로 5분 내외로 식각하여 형성하였다. 도44는 이러한 과정을 통해 얻어진 개구의 단면을 촬영한 SEM 사진이다. 도44에 나타난 바와 같이 마스크의 개구는 아래로 향할수록 폭이 좁아지는 형상을 갖는다.
MOCVD 공정을 이용하여 상기 마스크의 개구에 나노 코어를 성장하였다. 소스가스로 TMGa와 NH3를 사용하여 기판의 온도를 약 1100℃로 유지하면서 약 20분 내외로 나노 코어를 성장하였다.
나노 코어의 결정 품질을 향상시키기 위해서, 성장 중 나노 코어의 안정화 공정(열처리공정)을 추가로 실시하였다. 즉, 원하는 나노 코어의 중간지점(약 10분)인 약 1.0㎛ 높이로 성장될 때에, TMGa 소스 공급을 중단하고, NH3 분위기에서 약 30 초 ∼ 약 50초 동안을 성장 중 기판의 온도와 유사한 온도(약 1100℃)에서 열처리를 실시하였다. 이어, 열처리 공정 전의 성장조건과 유사한 조건으로 나노 코어의 재성장을 진행하였다.
원하는 나노 코어의 성장을 완료한 후에, 마스크 중 SiO2 층(도44의 "b")을 제거하였다. 상기 나노 코어는 개구의 형상에 대응되는 형상으로서 경사진 측벽을 갖는 원기둥 구조를 갖는 것으로 나타났다(도45 참조). 원기둥 구조의 나노 코어는 약 2467㎚의 높이와 약 350㎚의 직경으로 확인되었다.
마스크 제거 후에 열처리 공정을 적용하였다. 즉, 기판 온도를 약 1100℃(1000 ~ 1200℃)로 하여 약 20분(15분 ~ 25분)동안 열처리를 실시하였다.
열처리 공정 후의 나노 코어는 결정의 재배열과 함께 재성장이 일어나서, 높이 방향으로 균일하지 않던 직경이 거의 균일해지고, 나노 코어 상단도 불완전한 육각 피리미드 형상이었으나, 열처리 공정 후에는 균일한 표면을 갖는 육각 피라미드 형상으로 변화된 것을 확인할 수 있었다(도46 참조).
구체적으로, 열처리공정 전에 나노 코어의 직경(w1)은 350㎚이었으나 60㎚ 정도 증가하여 그 폭(w2: 육각형의 대면 간격)이 약 410㎚으로 증가하였다. 이보다 증가정도는 작으나, 나노 코어의 높이도 3㎚정도 증가하여 약 2467㎚에서 약 2470㎚로 성장된 것을 확인할 수 있었다.
본 실험예와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥 구조로 재성장(및 재배열)되는 것을 확인할 수 있었다.
상술된 열처리 공정에서, 열처리온도(즉, 기판 온도) 및 열처리 시간 및 소스 가스 공급 여부 또는 공급량에 따라 재성장 후의 나노 코어 사이즈 및 형태는 상대적으로 변할 수 있다. 예를 들어, 1000℃이상에서 소스 가스를 중단한 상태로 5분 이상 열처리하면 나노 코어 표면에서 결정 재배열이 일어나면서 에칭효과(즉, N 증발)로 인해 나노 코어의 크기 변화를 감소시킬 수도 있다. 상기 나노 코어의 직경의 변화는 공정시간, 조건 및 비용을 고려하여 50%이하 수준으로 유지할 수 있다. 상술된 바와 같이, 열처리 공정을 통해 다수의 나노 코어의 직경(또는 폭)의 균일도는 95% 이상으로 유지할 수 있다. 이 경우에, 상기 마스크의 개구 사이즈가 동일한 그룹에서 성장된 각 나노 코어의 직경은 실질적으로 서로 동일한 수준으로 형성할 수 있다.
상술된 실시예를 통해서 개구가 형성된 마스크를 몰드 구조로 이용하여 나노 코어를 성장시키는 나노구조 반도체 발광소자 제조방법의 예를 설명하였으나, 다양한 특정예로 변형되거나 개선되어 수행될 수 있다.
복수의 나노 코어의 적어도 일부는 다른 나노 코어와 대비하여 단면적(또는 직경) 및 간격 중 적어도 하나가 상이하도록 설계될 수 있다.
나노 발광구조물의 단면적(또는 직경) 및 간격 중 어느 하나를 달리 설계함으로써 동일한 활성층 형성공정을 적용하더라도, 복수의 다른 파장의 광을 방출할 수 있다. 이와 같이, 나노 구조의 설계를 달리하여 복수의 다른 파장의 광을 생성함으로써 단일 소자에서 형광체를 사용하지 않고 백색광을 얻을 수 있다. 도47 내지 도50은 본 발명의 다른 실시예에 따른 백색 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
우선, 도47에 도시된 바와 같이, 기판(91) 상에 형성된 베이스층(92) 상에 복수의 개구(H)를 가지며 식각정지층이 개재된 마스크(93)를 형성한다.
본 실시예에 채용된 마스크(93)는 도2에 도시된 예와 유사하게, 상기 베이스층(92) 상에 형성된 제1 물질층(93a)과, 상기 제1 물질층(93a) 상에 형성되며 상기 제1 물질층(93a)의 식각률보다 큰 식각률을 갖는 제2 물질층(93b)을 포함할 수 있다.
상기 개구(H)는 서로 다른 패턴으로 형성될 수 있다. 구체적으로, 본 실시예서는, 3개의 다른 그룹으로 형성된다. 제2 그룹(A2)의 개구는 제1 그룹(A1)의 개구의 간격(d1)과 동일한 간격(d1)을 갖지만 제1 그룹(A1)의 개구의 폭(w1)보다 큰 개구의 폭(w2)을 가지며, 제3 그룹(A3)의 개구는 제1 그룹(A1)의 개구의 폭(w1)과 동일한 폭(w1)을 갖지만, 제1 그룹(A1)의 개구의 간격(d1)보다 큰 간격(d2)을 갖는다.
대체로, 개구의 간격이 커진다는 것은 상대적으로 동일 면적에 대한 소스가스의 접촉량이 많아진다는 것을 의미하므로, 나노 코어(95a)의 성장속도가 상대적으로 빨라지며, 개구의 폭이 커진다는 것은 동일 면적에서 소스가스의 접촉량이 감소되는 것을 의미하므로, 나노 코어(95a)의 성장속도가 상대적으로 느려질 수 있다.
본 실시예에서, 개구의 간격과 개구의 폭을 달리한 형태를 예시하였으나, 개구의 간격 및 폭 중 어느 하나만을 달리하여 2개 이상의 그룹으로 형성할 수도 있다. 이 때에 2개 이상의 그룹에서 발광하는 광은 서로 보색관계이거나 서로 조합되었을 때에 백색광이 나오게 구성될 수 있다. 예를 들어, 2개의 그룹인 경우, 일 그룹이 청색 계열의 광을 발하면 다른 일 그룹은 황색 계열의 빛을 내게 설계할 수 있다. 이와 달리, 3개 그룹인 경우, 각각 청색, 녹색, 적색계열의 빛을 발하도록 각 개구의 간격 및 개구의 폭 중 어느 하나를 달리 설계할 수 있다.
상기 개구의 간격이 증가할수록 발광 파장이 증가하며, 따라서 상기 청색 계열의 빛을 발하는 활성층은 개구의 간격이 상대적으로 작은 그룹에서 얻어지며, 상기 적색 계열의 빛을 발하는 활성층은 개구의 간격이 상대적으로 큰 그룹에서 얻어질 수 있다. 상기 개구의 간격이 증가할수록 활성층 및/또는 제2 도전형 반도체 층의 두께(코어를 중심으로 측면 방향)도 증가하는 경향이 있다. 따라서, 일반적으로, 적색계열의 나노 발광구조물(나노 코어, 활성층, 제2 도전형 반도체층)의 직경이 청색 및 녹색 빛을 발하는 나노 발광 구조물의 직경보다 크고, 녹색광 나노 발광 구조물의 직경은 청색 광 나노 발광 구조물의 직경보다 크게 될 수 있다.
이와 같은, 개구의 폭과 간격에 의한 나노 코어(95a)의 성장속도 차이로 인해, 도48에 도시된 바와 같이, 3개의 그룹에 형성되는 나노 코어(95a)의 높이는 각각 그룹별로 다른 높이를 가질 수 있다. 이러한 불균일한 높이를 해소하기 위해서, 도48 및 도49에 도시된 바와 같이, 본 공정에서 적정한 레벨(L)로 평탄화하여 각 그룹의 나노 코어(95a)의 높이를 일정하게 구현할 수 있다.
이러한 평탄화 공정에서, 마스크(93)는 나노 코어(95a)를 지지하는 구조로 사용되므로, 나노 코어(95a)의 손상 없이 원하는 평탄화공정을 용이하게 수행할 수 있다. 본 평탄화 공정은 코어-쉘(core-shell)구조 및 콘택 전극을 형성한 후에 평탄화 공정을 수행할 수도 있으며, 이 경우에, 본 단계에서 적용되는 평탄화공정을 생략할 수도 있다.
도49에 도시된 바와 같이, 평탄화된 나노 코어(95a)의 측면이 노출되도록 상기 마스크(93)를 부분적으로 제거한다. 즉, 본 제거 공정을 통해서 상기 제2 물질층(93b)만을 제거하고, 상기 제1 물질층(93a)이 잔류시킬 수 있다.
다음으로, 도50에 도시된 바와 같이, 상기 복수의 나노 코어(95a)의 표면에 활성층(95b) 및 제2 도전형 반도체층(95c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(95)은 제1 도전형 반도체가 나노 코어(95a)로 제공되고, 나노 코어(95a)를 감싸는 활성층(95b) 및 제2 도전형 반도체층(95c)이 쉘층으로 제공되는 코어-쉘(core-shell) 구조를 가질 수 있다.
이와 같이, 본 실시예에 채용된 나노 발광구조물(95)는 코어-셀 구조로서 로드형상으로 예시되어 있으나, 이에 한정되지 않고 피라미드 구조 또는 피라미드와 로드가 조합된 구조와 같이 다양한 다른 형상을 가질 수 있다.
상술된 실시예에서 도15c의 평탄화 공정은 생략할 수 있으며, 서로 다른 높이의 나노 코어(95a)를 이용한 코어-쉘(core-shell) 구조의 나노 발광구조물을 이용하여 백색 발광소자를 만들 수 있다. 나노 코어의 성장 공정 및 발광구조물의 전극 형성 공정은 앞서 설명한 다른 실시예에서 설명된 바와 같이 동일하게 진행될 수 있다.
상술된 실시예에 따른 나노 반도체 발광소자는 다양한 패키지로 구현될 수 있다.
도51 및 도52는 상술된 반도체 발광소자를 채용한 패키지의 일 예를 나타낸다.
도51에 도시된 반도체 발광소자 패키지(500)는 반도체 발광소자(501), 패키지 본체(502) 및 한 쌍의 리드 프레임(503)을 포함할 수 있다.
상기 반도체 발광소자(501)는 상술된 나노 반도체 발광소자일 수 있다. 상기 반도체 발광소자(501)는 리드 프레임(503)에 실장되어 와이어(W)를 통하여 리드 프레임(503)과 전기적으로 연결될 수 있다.
필요에 따라, 반도체 발광소자(501)는 리드 프레임(503) 아닌 다른 영역, 예를 들어, 패키지 본체(502)에 실장될 수 있다. 또한, 패키지 본체(502)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 반도체 발광소자(501)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(505)가 형성될 수 있다.
도52에 도시된 반도체 발광소자 패키지(600)는 반도체 발광소자(601), 실장 기판(610) 및 봉지체(603)를 포함할 수 있다.
상기 반도체 발광소자(601)의 표면 및 측면에는 파장변환부(602)가 형성될 수 있다. 상기 반도체 발광소자(601)는 실장 기판(610)에 실장되어 와이어(W)를 통하여 실장 기판(610)과 전기적으로 연결될 수 있다.
실장 기판(610)은 기판 본체(611), 상부 전극(613) 및 하부 전극(614)과 상부 전극(613)과 하부 전극(614)을 연결하는 관통 전극(612)을 포함할 수 있다. 실장 기판(610)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(610)의 구조는 다양한 형태로 응용될 수 있다.
파장 변환부(602)는 형광체나 양자점 등을 포함할 수 있다. 봉지체(603)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 형태에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(603) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
상술된 실시예에 따른 나노구조 반도체 발광소자 및 이를 구비한 패키지는 다양한 응용제품에 유익하게 적용될 수 있다.
도53 및 도54는 본 발명의 실시예에 따른 나노구조 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도53을 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 구비한 패키지를 사용할 수 있다.
도53의 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도54에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도55는 본 발명의 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도55에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(5010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가로 포함할 수 있다. 발광모듈(3003)은 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 앞선 설명된 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시예에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부 접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도56은 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도56을 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 갖는 패키지를 포함할 수 있다.
헤드 램프(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 본체부(4006)와, 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (15)

  1. 제1 도전형 반도체로 이루어진 베이스층을 제공하는 단계;
    상기 베이스층 상에 식각정지층이 포함된 마스크를 형성하는 단계;
    상기 마스크에 상기 베이스층 영역이 노출된 복수의 개구를 형성하는 단계;
    상기 복수의 개구가 충진되도록 상기 베이스층의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어를 형성하는 단계;
    상기 복수의 나노 코어의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 마스크를 부분적으로 제거하는 단계; 및
    상기 복수의 나노 코어의 표면에 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계;를 포함하는 나노구조 반도체 발광소자 제조방법.
  2. 제1항에 있어서,
    상기 마스크는, 상기 베이스층 상에 형성되며 상기 식각 정지층으로 제공되는 제1 물질층과, 상기 제1 물질층 상에 형성되며 상기 제1 물질층의 식각률보다 낮은 식각률을 갖는 제2 물질층을 포함하는 나노구조 반도체 발광소자 제조방법.
  3. 제1항에 있어서,
    상기 마스크는, 상기 베이스층 상에 순차적으로 형성된 제1 내지 제3 물질층을 포함하며,
    상기 제2 물질층은 상기 제1 및 제3 물질층과 다른 물질로 이루어지고, 상기 식각 정지층으로 제공되는 나노구조 반도체 발광소자 제조방법.
  4. 제2항에 있어서,
    상기 제1 및 제3 물질층은 동일한 물질로 이루어지는 나노구조 반도체 발광소자 제조방법.
  5. 제1항에 있어서,
    상기 식각정지층에 의한 식각 정지 레벨은 상기 베이스층의 상면으로부터 마스크의 전체 높이의 1/3 지점 이하에 위치하는 나노구조 반도체 발광소자 제조방법.
  6. 제1항에 있어서,
    상기 개구의 종횡비는 5:1 이상인 나노구조 반도체 발광소자 제조방법.
  7. 제1항에 있어서,
    상기 복수의 개구를 형성하는 단계와 상기 복수의 나노 코어를 형성하는 단계 사이에, 상기 복수의 개구의 내부 측벽 각각에 상기 마스크와 다른 물질로 이루어진 확산 방지막을 형성하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  8. 제7항에 있어서,
    상기 확산 방지막을 형성하는 단계는,
    상기 마스크의 표면에 상기 확산 방지막을 위한 물질막을 형성하는 단계와, 상기 개구의 내부 측벽에만 잔류하도록 상기 물질막 중 상기 마스크의 상면과 상기 베이스층의 노출영역 상에 위치한 부분을 제거하는 단계를 포함하는 나노구조 반도체 발광소자 제조방법.
  9. 제7항에 있어서,
    상기 활성층 및 상기 제2 도전형 반도체층을 순차적으로 성장시키는 단계 전에, 상기 나노 코어의 노출된 표면으로부터 상기 확산 방지막을 제거하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  10. 제7항에 있어서,
    상기 확산 방지막을 제거하는 단계 후에, 상기 확산 방지막 중 상기 식각정지층의 상면 레벨 아래에 위치한 부분이 잔류하는 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  11. 제1항에 있어서,
    상기 마스크를 부분적으로 제거하는 단계와, 상기 활성층 및 제2 도전형 반도체층을 순차적으로 성장시키는 단계 사이에, 상기 복수의 나노 코어를 열처리하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  12. 제11항에 있어서,
    상기 열처리하는 단계는 약 600℃ ∼ 약 1200℃의 온도 범위에서 수행되는 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  13. 제1항에 있어서,
    상기 복수의 나노 코어를 형성하는 단계 후에, 상기 복수의 나노 코어 상면이 동일한 레벨로 평탄화되도록 연마공정을 적용하는 단계를 더 포함하는 나노구조 반도체 발광소자 제조방법.
  14. 제13항에 있어서,
    상기 복수의 나노 코어의 적어도 일부는 그 직경 및 간격 중 적어도 하나가 다른 나노 코어와 상이한 것을 특징으로 하는 나노구조 반도체 발광소자 제조방법.
  15. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 형성되며, 상기 베이스층 영역이 노출된 복수의 개구를 갖는 마스크;
    상기 베이스층의 노출된 영역에 각각 형성되며, 제1 도전형 반도체로 이루어진 나노 코어와, 상기 나노 코어의 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 갖는 복수의 나노 발광구조물; 및
    상기 나노 코어와 상기 개구의 내부 측벽 사이에 위치하는 확산 방지막을 포함하는 나노구조 반도체 발광소자 제조방법.
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