WO2013141561A1 - 에피층과 성장 기판 분리 방법 및 이를 이용한 반도체 소자 - Google Patents

에피층과 성장 기판 분리 방법 및 이를 이용한 반도체 소자 Download PDF

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최주원
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신수진
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한유대
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Definitions

  • the present invention relates to an epitaxial layer and a growth substrate separation method and a semiconductor device using the same.
  • the light emitting diode is basically a PN junction diode which is a junction between a P-type semiconductor and an N-type semiconductor.
  • the light emitting diode is bonded to a P-type semiconductor and an N-type semiconductor, and a current is applied by applying a voltage to the P-type semiconductor and the N-type semiconductor.
  • the electrons of the N-type semiconductor move toward the P-type semiconductor, and the electrons and holes move to the PN junction.
  • the electrons moved to the PN junction are combined with holes as they fall from the conduction band to the valence band.
  • the energy difference corresponding to the height difference that is, the energy difference of the conduction band and the home appliance, is emitted, the energy is emitted in the form of light.
  • Such a light emitting diode is a semiconductor device that emits light and has characteristics such as eco-friendliness, low voltage, long lifespan, and low cost.
  • light emitting diodes have been widely applied to simple information display such as display lamps and numbers.
  • information display technology and semiconductor technology it has been used in various fields such as display fields, automobile headlamps and projectors.
  • the semiconductor layer of such a light emitting diode is difficult to fabricate a homogeneous substrate capable of growing it, such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE) on a growth substrate having a similar crystal structure. Grown through the process.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • a sapphire substrate having a hexagonal structure is mainly used.
  • the sapphire is an electrically insulator, it restricts the light emitting diode structure formed thereon.
  • a method of removing a substrate by substrate polishing may be used as a method of separating the growth substrate, but polishing and removing the growth substrate, that is, a sapphire substrate, takes a lot of time and is expensive.
  • LLO laser lift-off
  • SLO stress lift-off
  • CLO chemical lift-off
  • the LLO method is a technique of growing an epitaxial layer on a growth substrate, bonding a bonding substrate on the epitaxial layer, and separating the epitaxial layer from the growth substrate by irradiating a laser beam through the sapphire substrate.
  • the SLO method forms a concave-convex pattern on one surface of the growth substrate, and then passivates the other region with an insulating film or the like so that the epitaxial layer is grown only on a part of the growth substrate, and grows a thick epitaxial layer to cool the surface.
  • the epi layer is separated by.
  • the CLO method is a technique for forming a chemically susceptible material on the surface of the growth substrate in the form of a pattern, growing an epitaxial layer, and then removing and separating the chemically susceptible material from the chemical damage. .
  • the LLO method has a disadvantage in that heat generated by the laser beam affects the epi layer by depressing the laser beam, thereby degrading the characteristics of the epi layer.
  • the SLO method or the CLO method has a disadvantage in that the process is complicated by performing a separate process of processing the surface of the growth substrate before growing the epitaxial layer, and there is a problem in mass productivity because it takes a long time to separate the actual epitaxial layer. .
  • application of the epilayer is not easy because the epilayer is separated only when the epilayer is grown thick.
  • Another object of the present invention is to provide a semiconductor device using a method of separating the epitaxial layer from the growth substrate.
  • the present invention relates to an epitaxial layer and a growth substrate separation method and a semiconductor device using the same.
  • a support substrate According to the present invention, a support substrate; And a plurality of semiconductor layers provided on the support substrate, wherein an uppermost layer of the semiconductor layers has a semiconductor device having an irregular roughness on its surface.
  • the present invention comprises the steps of preparing a growth substrate; Forming a concave-convex pattern having a plurality of convex portions and concave portions on one surface of the growth substrate; Epitaxially growing a sacrificial layer on the convex portions of the uneven pattern; Forming a plurality of fine pores by performing an electrochemical etching (ECE) process on the sacrificial layer; Epitaxially growing a plurality of semiconductor layers on the sacrificial layer; Attaching a support substrate on the semiconductor layers; And separating the growth substrate, wherein after the epitaxial growth of the semiconductor layers on the sacrificial layer, a plurality of voids are formed by combining or growing the micropores in the sacrificial layer.
  • ECE electrochemical etching
  • the present invention comprises the steps of preparing a growth substrate; Forming a concave-convex pattern having a plurality of convex portions and concave portions on one surface of the growth substrate; Epitaxially growing a sacrificial layer on the convex portions of the uneven pattern; Forming a mask pattern on the sacrificial layer, wherein the mask pattern is formed such that an open area is formed in a region corresponding to a recess of the uneven pattern; Epitaxially growing a plurality of semiconductor layers on the mask pattern by epitaxially growing from a surface of the sacrificial layer exposed through the open region; Implanting an etching solution for etching the sacrificial layer into recesses of the uneven pattern to etch at least a portion of the sacrificial layer exposed by the recesses and a portion of the semiconductor layer provided in the open region of the mask pattern; step; And separating the semiconductor layers from the growth substrate.
  • the present invention comprises the steps of preparing a growth substrate; Growing a sacrificial layer on one surface of the growth substrate; Forming a plurality of fine pores in the sacrificial layer; Forming a plurality of cavities from the plurality of micropores; And separating the growth substrate using the plurality of cavities.
  • FIG. 1 is a conceptual diagram illustrating a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a conceptual diagram illustrating a semiconductor device according to another exemplary embodiment of the present invention.
  • 3 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
  • 10 to 12 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
  • FIG. 14 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
  • 15 to 16 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
  • FIG. 17 is a conceptual diagram illustrating a semiconductor device according to still another embodiment of the present invention.
  • 18 to 24 are cross-sectional views illustrating a method of manufacturing the semiconductor device of FIG. 17.
  • 25 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention.
  • 26 to 32 are cross-sectional views illustrating a method of separating a growth substrate from a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG 33 is a cross-sectional view of an LED device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • 35 and 36 are cross-sectional views illustrating embodiments of micropores formed by an ECE process.
  • 37 to 38 are perspective views and cross-sectional views showing another embodiment of a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • 39 to 46 are cross-sectional views illustrating a method of separating a growth substrate from a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 47 is a cross-sectional view illustrating a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present disclosure.
  • FIG. 48 is a conceptual diagram illustrating an embodiment in which a stripe pattern is formed on one surface of a growth substrate.
  • 49 to 51 are perspective views and cross-sectional views showing another embodiment of a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 52 is a cross-sectional view illustrating a method of separating a growth substrate from a nitride semiconductor layer according to another embodiment of the present invention.
  • 53 to 58 are cross-sectional views illustrating a method of separating a growth substrate from a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 59 is a cross-sectional view illustrating a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present disclosure.
  • 60 to 62 are perspective views and cross-sectional views illustrating another embodiment of a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 1 is a conceptual diagram illustrating a semiconductor device according to an embodiment of the present invention.
  • a semiconductor device 100 may include a support substrate 110, a bonding layer 120, and a plurality of semiconductor layers 130.
  • the support substrate 110 may be any kind of substrate supporting the semiconductor layers 130.
  • the support substrate 110 may be a sapphire substrate, a glass substrate, a silicon carbide substrate, a GaN substrate, or a silicon substrate, a conductive substrate made of a metal material, a circuit board such as a PCB, or a ceramic including ceramic. It may be a substrate.
  • the bonding layer 120 is provided on the support substrate 110 and serves to couple the support substrate 110 and the semiconductor layers 130.
  • the bonding layer 120 may be omitted. That is, when the support substrate 110 and the semiconductor layers 130 are made of a structure or material that can be fastened even without the bonding layer 120, it may be omitted.
  • the support substrate 110 may be omitted when it is formed by depositing on the semiconductor layers 130, by plating, or mechanically bonding such as pressing.
  • the semiconductor layers 130 may include a first type semiconductor layer 132, an active layer 134, a second type semiconductor layer 136, and a sacrificial layer 138.
  • the semiconductor device 100 may be a light emitting diode device.
  • the first type semiconductor layer 132 may be a III-N-based compound semiconductor doped with a first-type impurity, for example, a P-type impurity, such as (Al, In, Ga) N-based Group III nitride semiconductor.
  • the first type semiconductor layer 132 may be a GaN layer doped with P-type impurities, that is, a P-GaN layer.
  • the first type semiconductor layer 132 may be formed of a single layer or multiple layers.
  • the first type semiconductor layer 132 may have a superlattice structure.
  • the active layer 134 may be formed of a compound semiconductor of III-N series, for example, an (Al, Ga, In) N semiconductor layer, and the active layer 134 may be formed of a single layer or a plurality of layers, It can emit light.
  • the active layer 134 may have a single quantum well structure including one well layer (not shown), or a multi quantum well having a structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a structure.
  • the well layer (not shown) or the barrier layer (not shown) may be formed of a superlattice structure, respectively or both.
  • the second type semiconductor layer 136 may be a III-N type compound semiconductor doped with a second type impurity, for example, an N type impurity, for example, an (Al, Ga, In) N type Group III nitride semiconductor layer.
  • the second type semiconductor layer 136 may be a GaN layer doped with N-type impurities, that is, an N-GaN layer.
  • the second type semiconductor layer 136 when the second type semiconductor layer 136 is formed of a single layer or multiple layers, for example, the second type semiconductor layer 134 includes multiple layers, the second type semiconductor layer 136 may have a superlattice structure.
  • the sacrificial layer 138 may be a III-N type compound semiconductor doped with a second type impurity, for example, an N type impurity, for example, an (Al, Ga, In) N type Group III nitride semiconductor layer. It may be an N-GaN layer.
  • a second type impurity for example, an N type impurity, for example, an (Al, Ga, In) N type Group III nitride semiconductor layer. It may be an N-GaN layer.
  • the second type semiconductor layer 136 and the sacrificial layer 138 are made of the same material, or as necessary, the second type semiconductor layer 136 may be omitted.
  • the semiconductor layers 130 may further include a superlattice layer (not shown) or an electron breaking layer (not shown).
  • the electron breaking layer may be provided between the first type semiconductor layer 132 and the active layer 134, and may be provided to increase recombination efficiency of electrons and holes, and have a relatively wide band gap. It may be provided with a material.
  • the electron breaking layer may be formed of a (Al, In, Ga) N-based group III nitride semiconductor, and may be formed of a P-AlGaN layer doped with Mg.
  • the superlattice layer (not shown) may be provided between the active layer 134 and the second type semiconductor layer 136, and the III-N series compound semiconductor, for example, (Al, Ga, In) N semiconductor layer A layer stacked in a plurality of layers, for example, an InN layer and an InGaN layer may be repeatedly stacked, and the superlattice layer (not shown) is provided at a position formed before the active layer 124, thereby forming the active layer 124. ) To prevent dislocations or defects from being transferred to the active layer 124 to mitigate the formation of dislocations or defects in the active layer 124 and to improve crystallinity of the active layer 134. Can be.
  • the sacrificial layer 138 may be provided on the uppermost layers of the semiconductor layers 130. This is because the sacrificial layer 138 is used when the semiconductor layers 130 are separated from the growth substrate 210 as described in the semiconductor device manufacturing methods described below.
  • the sacrificial layer 138 may be provided with a rough surface 140 in a predetermined region of one surface thereof.
  • the rough surface 140 may include any one or more of a cut surface 142, an inner surface 144 of the cut voids, and a plurality of etch grooves 146 etched in a V shape.
  • the mounting surface 140 includes both the cutting surface 142, the inner surface 144 of the cut voids, and a plurality of etch grooves 146 etched in a V shape.
  • the cut surface 142 is a rough surface 140 that may be formed in a predetermined region of one side surface of the sacrificial layer 138, and the sacrificial layer 138 is horizontal in the horizontal direction (ie, the surface of the support substrate 110). It may be the same surface as the surface when the stress is broken in a direction parallel to the).
  • the cut surface 142 is formed by cutting the sacrificial layer 138 by applying stress to the sacrificial layer 138 in a region in which no void is formed or in an region not etched by an etching solution, as described in the semiconductor device manufacturing methods described below. It may be cotton.
  • the inner surface 144 of the cut voids may be a surface on which a void, oval or other type of void is cut and the inner surface is exposed.
  • the inner surface 144 of the cut void is divided as the voids provided in the sacrificial layer 138 are cut or etched as the sacrificial layer 138 is described in detail in the semiconductor device fabrication methods described below. It may be a surface formed by.
  • the plurality of etch grooves 146 etched in the V-shape may be a surface exposed by etching the sacrificial layer 138 by being exposed to the etching solution, and being etched in the V-shape.
  • the etched grooves 146 etched in the V-shape may be etched into the sacrificial layer 138 with an etching solution, as described in the semiconductor device manufacturing methods described below, and the recess 222 of the growth substrate 210.
  • the predetermined area of the sacrificial layer 138 exposed by) may be preferentially etched to form a surface etched and exposed in a V shape.
  • the semiconductor device 100 includes a support substrate 110 and semiconductor layers 130, and the top layer of the semiconductor layers 130, that is, the sacrificial layer 138.
  • the top layer of the semiconductor layers 130 that is, the sacrificial layer 138.
  • a plurality of etched grooves 146 may be formed, and thus, when the semiconductor device 100 is a light emitting diode device, light emitted from the active layer 134 may be one of the semiconductor layers 130. Light is easily extracted to the uppermost layer, resulting in a high luminous efficiency.
  • FIG. 2 is a conceptual diagram illustrating a semiconductor device according to another exemplary embodiment of the present invention.
  • a semiconductor device 200 may include a support substrate 210, a bonding layer 220, and a plurality of semiconductor layers 230.
  • the semiconductor layers 230 may include a first type semiconductor layer 232, an active layer 234, a second type semiconductor layer 236, and a sacrificial layer 238.
  • the semiconductor device 200 according to another embodiment of the present invention is different from the sacrificial layer 238 in comparison with the semiconductor device 100 according to the embodiment described with reference to FIG.
  • the configuration is the same to the semiconductor layers 230 including the support substrate 210, the bonding layer 220, and the first type semiconductor layer 232, the active layer 234, and the second type semiconductor layer 236. Detailed description thereof will be omitted.
  • the semiconductor layers 230 including the support substrate 210, the bonding layer 220, and the first type semiconductor layer 232, the active layer 234, and the second type semiconductor layer 236 are each described above. Reference is made to the support substrate 110, the bonding layer 120, and the semiconductor layers 130 including the first type semiconductor layer 132, the active layer 134, and the second type semiconductor layer 136.
  • the sacrificial layer 238 of the present embodiment that is, the top layer of the semiconductor layers 230 may have an open region 240 exposing another semiconductor layer below it, for example, the second type semiconductor layer 236. At least one may be provided.
  • the open area 240 may be to expose a lower portion of the sacrificial layer 238 by patterning a portion of the sacrificial layer 238.
  • the open region 240 may be formed as described above in the method of fabricating semiconductor devices.
  • the sacrificial layer 238 is epitaxially grown with each of the convex portions 324 of the growth substrate 310, but not grown to the extent that they are combined into one layer, so that the layers grown on each of the neighboring convex portions 324 do not contact each other.
  • the open area 240 may be formed so as not to be formed.
  • 3 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
  • a growth substrate 310 is prepared.
  • the growth substrate 310 may be any substrate on which a semiconductor layer can be epitaxially grown.
  • the growth substrate 310 may be a sapphire substrate, a glass substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, or the like.
  • the growth substrate 310 may be a sapphire substrate.
  • the uneven pattern 320 having the recessed portion 322 and the convex portion 324 is formed on one surface of the growth substrate 310.
  • the recess 322 may be formed to a width and depth of several ⁇ m or less, and the convex part 324 may be formed to a width and height of several ⁇ m or less.
  • the recessed portion 322 and the convex portion 324 are respectively provided as plural numbers, but the present invention is not limited thereto. That is, the concave-convex pattern 320 includes a plurality of convex portions 324, but includes one connected concave portion 322 surrounding each of the concave portions 324 (that is, the concave portion 324 on one surface). ) And the concave portion 322 and the convex portion 324 are repeatedly provided, the concave portion 322 and the convex portion 324 may be provided in a stripe form. In this case, since the etching solution may be injected into the recess 322, the recess 322 may be connected to each other.
  • the recess 322 has a cross-sectional shape of the lower side is narrow, the upper side may be formed of a wide ladder-shaped groove.
  • the uneven pattern 320 may be formed by etching the uneven portion 322 by an etching process.
  • the growth suppression layer 330 is formed on the recessed portion 322 of the growth substrate 310.
  • the growth suppression layer 330 serves to prevent the semiconductor layers 130 from growing on the recessed portions 322 of the uneven patterns 320.
  • the growth inhibitory layer 330 may be provided only to cover the bottom surface of the recess 322. This is because the epitaxial growth of the semiconductor layers 130 described later hardly grows on the side surface between the recessed portion 322 and the convex portion 324.
  • a sacrificial layer 138 which is one of the semiconductor layers 130, is epitaxially grown on the growth substrate 310.
  • the sacrificial layer 138 may be formed of N-GaN, and may be formed by epitaxial growth using a chemical vapor deposition apparatus such as MOCVD.
  • the sacrificial layer 138 may appropriately control the doped N-type impurities, which may be appropriately adjusted according to the process conditions of the ECE (Elctro Chemical Etching) process, that is, applied voltage, process time, or process temperature. .
  • ECE Elctro Chemical Etching
  • the micropores 331 to be described later are controlled, and the size, number, or formation position of the voids 340 are controlled by adjusting the micropores 331. Because it can be adjusted.
  • the sacrificial layer 138 may be formed to a thickness of 3 ⁇ m or less, preferably 2 ⁇ m or less.
  • an ECE process is performed on the sacrificial layer 138 to form a plurality of micropores 331 at a predetermined depth on the surface of the sacrificial layer 138.
  • the ECE process may be performed by charging the growth substrate 310 on which the sacrificial layer 138 is formed into an etching solution, for example, an oxalic acid solution, and then applying a voltage.
  • the ECE process may control the depth of the micropores 331 by adjusting the applied voltage, process time or temperature of the etching solution.
  • the fine pores 331 may be controlled to have a depth of 1 ⁇ m.
  • the depth of the fine pores 331 can be adjusted as needed.
  • semiconductor layers that is, the second type semiconductor layer 136, the active layer 134, and the first type semiconductor layer 132 may be sequentially formed on the sacrificial layer 138.
  • the first type semiconductor layer 132, the active layer 134, and the second type semiconductor layer 136 may be formed by epitaxial growth using a chemical vapor deposition apparatus such as MOCVD.
  • the semiconductor layers may be formed through regrowth.
  • the same layer as the sacrificial layer 138 that is, additional sacrificial layer (not shown) is further epitaxially grown on the sacrificial layer 138, and then the first type semiconductor layer
  • the semiconductor layers including the 132, the active layer 134, and the second type semiconductor layer 136 may be epitaxially grown.
  • a plurality of voids 340 may be formed from the micropores 331 by epitaxially growing the semiconductor layers including the additional sacrificial layer (not shown).
  • Each of the voids 340 may be formed by combining a plurality of fine pores 331 into one, or may be formed by growing one fine pore 331.
  • the growth temperature of the epitaxial growth or the type and flow rate of the injected gas are adjusted to adjust the voids.
  • the size, position and number of the 340 can be adjusted.
  • the support substrate 110 is attached to the semiconductor layers 130.
  • the attachment of the support substrate 110 and the semiconductor layers 130 may be performed by forming a bonding layer 120 between the support substrate 110 and the semiconductor layers 130 and then supporting the support substrate 110.
  • the semiconductor layers 130 may be attached to each other.
  • the bonding layer 120 may be made of a conductive material.
  • the bonding layer 120 may be omitted.
  • the omission of the bonding layer 120 may include attaching the support substrate 110 and the semiconductor layers 130 by thermally or mechanically compressing the support substrate 110 to the semiconductor layers 130 or the support substrate.
  • the support substrate 110 and the semiconductor layers 130 may be directly attached by forming the 110 on the semiconductor layers 130 by deposition or plating.
  • the growth substrate 310 is separated from the support substrate 110 including the semiconductor layers 130.
  • Separation of the growth substrate 310 may be performed using the sacrificial layer 138.
  • the growth substrate 310 may be separated by applying stress to the sacrificial layer 138 and breaking the sacrificial layer 138.
  • the fracture of the sacrificial layer 138 may be easily generated because the sacrificial layer 138 includes voids 131. That is, when stress is applied to the sacrificial layer 138, stress is concentrated on the voids 131, and regions between the voids 131 and the voids 131 are destroyed, and the sacrificial layer ( 138 may be broken.
  • the sacrificial layer 138 has a cut surface 142 generated by breaking the sacrificial layer 138 on the surface thereof or an inside of the cut void generated by cutting the voids 131. It is separated while forming the surface 144.
  • the separated growth substrate 310 may be reused after the cleaning process of removing a part of the sacrificial layer 138 remaining on the surface thereof.
  • 10 to 12 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
  • the semiconductor device manufacturing method according to another exemplary embodiment of the present inventive concept is the growth substrate 310 which is different from the semiconductor manufacturing method according to the exemplary embodiment described with reference to FIGS. 3 to 9. There is only a difference in the method of separating, and the previous process may proceed in the same way, so a detailed description thereof will be omitted.
  • the growth substrate 310 is formed.
  • the sacrificial layer 138 is etched by injecting an etching solution into the recesses 322.
  • the etching solution may use any etching solution capable of selectively etching the sacrificial layer 138, an etching solution containing sodium hydroxide, hydrogen peroxide and pure water, an etching solution containing potassium hydroxide and pure water, or sulfuric acid. It may be an etching solution comprising a.
  • a plurality of etch grooves 146 etched in a V shape may be formed in the sacrificial layer 138 as shown in FIG. 11.
  • the etching solution is etched along the voids 340 in the lateral direction of the sacrificial layer 138 to etch and separate the sacrificial layer 138.
  • the partial region 350 of the sacrificial layer 138 may remain unseparated because the etching solution does not penetrate.
  • the partial region 350 may not be left by adjusting the etching process.
  • a stress is applied to the sacrificial layer 138 to provide the growth substrate ( 310 may be separated from the semiconductor layers 130 including the sacrificial layer 138.
  • the sacrificial layer 138 on the support substrate 110 has the cut surface 142 and the cut void on the surface thereof. It may have a plurality of etching grooves 146 etched in the inner surface 144 or V-shaped.
  • FIG. 13 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
  • a method of manufacturing a semiconductor device according to still another embodiment of the present disclosure is performed in the same manner as the method of manufacturing a semiconductor device according to an embodiment of the present invention described with reference to FIGS. 3 to 9. Since the shape of the concave-convex pattern 320 of the growth substrate 310 is different, and thus, the growth suppression layer 330 is unnecessary, the other processes are the same, and thus detailed description thereof will be omitted.
  • the uneven pattern 320 is formed in the process of preparing the growth substrate 310, and the recessed part 326 is formed in a ladder-shaped groove having a narrow cross-sectional shape at the bottom and a wide top at the bottom.
  • the cross-sectional shape is different in that it is formed into a V-shaped groove.
  • the recess 326 may be formed by using an etching solution for etching the growth substrate 310, for example, an etching solution including sulfuric acid or phosphoric acid.
  • the recess 326 may be formed as a V-shaped groove formed by etching the c-plane and the r-plane of the etching solution.
  • FIG. 14 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
  • a method of manufacturing a semiconductor device according to still another embodiment of the present invention is performed in the same manner as the method of manufacturing a semiconductor device according to another embodiment of the present invention described with reference to FIGS. 10 to 12. Since the shape of the concave-convex pattern 320 of the growth substrate 310 is different, and thus, the growth suppression layer 330 is unnecessary, the other processes are the same, and thus detailed description thereof will be omitted.
  • the concave-convex pattern 320 of the present embodiment is the same as the concave-convex pattern 320 including the concave portion 326 and the concave portion 324 described in the method of manufacturing a semiconductor device according to another embodiment of the present invention described with reference to FIG. 13. Detailed description will be omitted.
  • 15 to 16 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
  • the manufacturing method according to the present exemplary embodiment will be described based on the manufacturing method of the semiconductor device 200 described with reference to FIG. 2.
  • a growth substrate 310 is prepared as described with reference to FIGS. 3 and 4, and a surface of one side of the growth substrate 310 is prepared.
  • An uneven pattern 320 having a plurality of concave portions 322 and convex portions 324 is formed.
  • the concave-convex pattern 320 may form the concave-convex pattern 320 including the concave portion 326 and the concave portion 324 formed with the V-shaped groove described with reference to FIG. 13 or 14.
  • the sacrificial layer 238 may be formed on the growth substrate 310 by epitaxial growth.
  • the sacrificial layer 138 described with reference to FIG. 5 is formed by combining a plurality of seed layers (not shown), each of which is grown in the plurality of convex portions 324, into one, whereas in the present embodiment, each of the convex portions 324 is formed.
  • the sacrificial layer 238 having the plurality of open regions 260 may be formed by stopping epi growth before the plurality of seed layers grown in FIG.
  • the sacrificial layer 1348 may be formed using an etching process or the like. Portions of the portion may be patterned to form a sacrificial layer 238 having a plurality of open regions 260.
  • the first type semiconductor layer 132, the active layer 134, the second type semiconductor layer 136, and the bonding layer 120 described with reference to FIGS. 6 to 8 are described.
  • the first type semiconductor layer 232, the active layer 234, the second type semiconductor layer 236, the bonding layer 220, and the support substrate 210 in the same process as forming and attaching the support substrate 110. Since the process of forming and attaching can proceed, detailed description thereof will be omitted.
  • the semiconductor device 200 may be formed by applying a stress to the 238 to separate the growth substrate 310.
  • the sacrificial layer 238 has a cut surface 242 and an inner surface 244 of the cut void in the same manner as the cut surface 142 and the cut inner surface 144 of the cut void described with reference to FIG. 9. ) May be formed.
  • the sacrificial layer 238 may be provided with a plurality of open regions 360 exposing the surface of the lower semiconductor layer, for example, the second type semiconductor layer 236.
  • each of the open regions 360 may be formed in a region corresponding to the recessed portion 322 of the growth substrate 310.
  • FIG. 17 is a conceptual diagram illustrating a semiconductor device according to still another embodiment of the present invention.
  • a semiconductor device 100 may include a support substrate 110, a bonding layer 120, and a plurality of semiconductor layers 430.
  • the support substrate 110 and the bonding layer 120 are the same as the semiconductor device 100 of FIGS. 1 and 2, detailed descriptions thereof will be omitted.
  • the configuration except for the uppermost layer 438 of the semiconductor layer 430 is the same as the semiconductor device 100 of FIGS. 1 and 2, a detailed description thereof will be omitted.
  • the uppermost layer 438 may be provided on the uppermost portions of the semiconductor layers 430.
  • top layer 438 may have a V-etch groove 438a or a non-merge groove 438b on its surface.
  • the V-etch grooves 438a may include semiconductor layers including the uppermost layer 438 from the growth substrate 110 as described above in the method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • a portion of the top layer 438 may be formed by etching, and the non-merge groove 438b is formed by controlling epi growth when epi growing the top layer 438. Can be.
  • the V-etch grooves 438a or non-merge grooves 438b will be described later in the manufacturing method.
  • 18 to 24 are cross-sectional views illustrating a method of manufacturing the semiconductor device of FIG. 17.
  • a growth substrate 310 is first prepared.
  • the growth substrate 310 may be any substrate on which a semiconductor layer can be epitaxially grown.
  • the growth substrate 310 may be a sapphire substrate, a glass substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, or the like.
  • the growth substrate 310 may be a sapphire substrate.
  • the uneven pattern 320 having the recessed portion 322 and the convex portion 324 is formed on one surface of the growth substrate 310.
  • the recess 322 may be formed to a width and depth of several ⁇ m or less, and the convex part 324 may be formed to a width and height of several ⁇ m or less.
  • the recessed portion 322 and the convex portion 324 are respectively provided as plural numbers, but are not limited thereto. That is, the concave-convex pattern 320 includes a plurality of convex portions 324, but includes one connected concave portion 322 surrounding each of the concave portions 324 (that is, the concave portion 324 on one surface). ) And the concave portion 322 and the convex portion 324 are repeatedly provided, the concave portion 322 and the convex portion 324 may be provided in a stripe form. In this case, since the etching solution may be injected into the recess 322, the recess 322 may be connected to each other.
  • the recess 322 has a cross-sectional shape of the lower side is narrow, the upper side may be formed of a wide ladder-shaped groove.
  • the uneven pattern 320 may be formed by etching the uneven portion 322 by an etching process.
  • a growth suppression layer 330 is formed on the recessed portion 322 of the growth substrate 310.
  • the growth suppression layer 330 prevents the growth of the semiconductor layers in the recessed portion 322 of the uneven pattern 320.
  • the growth suppression layer 330 may be formed of an insulating film such as silicon oxide (SiO 2 ) or silicon nitride (SiN). In addition, the growth inhibition layer 330 may be formed of the same material as the mask pattern described later.
  • the growth inhibitory layer 330 may be provided only to cover the bottom surface of the recess 322. This is because the epitaxial growth of the semiconductor layers described later hardly grows on the side surface between the recess 322 and the convex portion 324.
  • the sacrificial layer 440 is epitaxially grown on the growth substrate 310.
  • the sacrificial layer 440 may include a semiconductor layer including GaN, for example, N-GaN, and may be epitaxially grown using a chemical vapor deposition apparatus such as MOCVD.
  • the sacrificial layer 440 may be formed of a ⁇ -GaN layer which is not doped with impurities like the top layer 438.
  • a mask pattern 450 may be formed on the sacrificial layer 440.
  • the mask pattern 450 may be formed of a material having a large etching selectivity with respect to the sacrificial layer 440, for example, an insulating layer such as a silicon oxide layer or a silicon nitride layer.
  • the mask pattern 450 may include open regions 452 exposing the sacrificial layer 440 under the mask pattern 450.
  • the open regions 452 may be provided on regions corresponding to the recesses 322 of the uneven pattern 320.
  • the top layer 438 is grown from.
  • the top layer 438 may be epitaxially grown until the epitaxial layers epitaxially grown from the open regions 452 adjacent to each other are merged with each other to form a single layer.
  • the top layer 438 epitaxially grows from the adjacent open areas 452 to the mask pattern 450, but the grown epitaxial layers do not completely merge with each other. It may also be formed by epitaxial growth to a degree not. That is, the top layer 438 epitaxially grows from the open regions 452 adjacent to the mask to the top of the mask pattern 450, but the non-merge grooves are formed because the grown epitaxial layers do not completely merge with each other. 438b.
  • the semiconductor layers that is, the second type semiconductor layer 436, the active layer 434, and the first type are continuously formed on the top layer 438.
  • the semiconductor layer 432 may be sequentially formed.
  • the first type semiconductor layer 432, the active layer 434, and the second type semiconductor layer 436 may be epitaxially grown using a chemical vapor deposition apparatus such as MOCVD.
  • the supporting substrate 110 is attached to the semiconductor layers 130.
  • the attachment of the support substrate 110 and the semiconductor layers 430 may be performed by forming a bonding layer 120 between the support substrate 110 and the semiconductor layers 430. It can be made by attaching between the semiconductor layers 430.
  • the bonding layer 120 may be made of a conductive material.
  • the bonding layer 120 may be omitted.
  • the omission of the bonding layer 120 may include attaching the support substrate 110 and the semiconductor layers 430 by thermally or mechanically compressing the support substrate 110 to the semiconductor layers 430 or the support substrate.
  • the support substrate 110 and the semiconductor layers 430 may be directly attached by forming the 110 on the semiconductor layers 430 by deposition or plating.
  • the sacrificial layer 440 is etched by injecting an etching solution into the recesses 322 of the growth substrate 310.
  • the etching solution may be an etching solution that etches the semiconductor layer 430 including the sacrificial layer 440, but does not etch the mask pattern 450.
  • the etching solution may etch a portion of the sacrificial layer 440 exposed by the recesses 322 of the uneven pattern 320 and may be provided in the open region 452 of the mask pattern 450. A portion of the field 430, that is, a portion of the top layer 438 is etched.
  • the etching of the uppermost layer 438 by the etching solution proceeds a lot, not only a part of the uppermost layer 438 provided in the open area 452 of the mask pattern 450, but also the mask pattern (
  • the semiconductor layers 430 are separated from the growth substrate 210 by etching up to a portion of the top layer 438 on the open region 452 of 450, the letter V is formed on the surface of the top layer 438.
  • a V-shaped etching groove 438a may be formed.
  • the etching of the uppermost layer 438 by the etching solution may be appropriately adjusted to prevent the V-shaped etching groove 438a from being formed on the surface of the uppermost layer 438. Unlike in FIG.
  • protrusions may be formed in an area where the V-etch groove 438a is formed. That is, a part of the top layer 438 provided in the open area 452 may not be completely etched to form the protrusions (not shown) on the surface of the top layer 438.
  • the mask pattern 450 is removed to separate the growth substrate 210 from the support substrate 110 on which the semiconductor layers 430 are formed, and thus, the semiconductor device 100 described with reference to FIG. 1. ).
  • the mask pattern 450 may be removed using various methods, for example, a liquid or gaseous etching material including fluorine (F) such as BOE (Buffered Oxide Etchant) and HF. Meanwhile, when the growth suppression layer 330 is made of the same material as the mask pattern 450, the growth suppression layer 330 may be removed using the same material or method as the mask pattern 450.
  • F fluorine
  • BOE Bouffered Oxide Etchant
  • a mesa etching process is performed to expose a portion of the top surface of the first semiconductor layer 432 by etching a portion of the top layer 438, the second semiconductor layer 436, and the active layer 434.
  • a first electrode (not shown) is formed on a portion of the exposed first semiconductor layer 432, and a transparent electrode layer (not shown) and a second electrode (not shown) are formed on the top layer 438.
  • a light emitting diode device may be manufactured by using the semiconductor device 100 by forming a not shown.
  • 25 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention.
  • a method of manufacturing a semiconductor device according to another embodiment of the present disclosure is performed in the same manner as the method of manufacturing a semiconductor device according to an embodiment of the present invention described with reference to FIGS. 18 to 24, wherein the growth substrate Since the shape of the concave-convex pattern 320 of 310 is different, and thus, the growth inhibiting layer 330 of FIG. 24 is not required, other processes are the same, and thus detailed description thereof will be omitted.
  • the uneven pattern 320 is formed in the process of preparing the growth substrate 310, and the recessed part 326 is formed in a ladder-shaped groove having a narrow cross-sectional shape at the bottom and a wide top at the bottom.
  • the cross-sectional shape is different in that it is formed into a V-shaped groove.
  • the recess 326 may be formed by using an etching solution for etching the growth substrate 310, for example, an etching solution including sulfuric acid or phosphoric acid.
  • the recess 326 may be formed as a V-shaped groove formed by etching the c-plane and the r-plane of the etching solution.
  • 26 to 32 are cross-sectional views illustrating a method of separating a growth substrate from a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG 33 is a cross-sectional view of an LED device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • 35 and 36 are cross-sectional views illustrating embodiments of micropores formed by an ECE process.
  • the growth substrate 510 is prepared.
  • the growth substrate 510 may be a sapphire substrate, a GaN substrate, a glass substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, or the like.
  • the growth substrate 510 may be a sapphire substrate or a GaN substrate. .
  • the sacrificial layer 520 is grown on the growth substrate 510 after the growth substrate 510 is charged into a chamber of an epitaxial growth apparatus such as metalorganic chemical vapor deposition (MOCVD).
  • MOCVD metalorganic chemical vapor deposition
  • the sacrificial layer 520 may include GaN doped with impurities, preferably n-GaN doped with a high concentration of n-type impurities.
  • a plurality of micropores 531 are formed in the sacrificial layer 520.
  • the fine pores 531 may be formed by an electrochemical etching (ECE) process.
  • ECE electrochemical etching
  • the fine pores 531 are formed by dipping the growth substrate 510 on which the sacrificial layer 520 is formed in the ECE solution 512 and then applying a voltage. It may be a process of forming them.
  • the ECE solution 512 may be an electrolyte solution, preferably an electrolyte solution including oxalic acid, HF or NaOH.
  • the ECE process includes a cathode electrode 514 in the ECE solution 512, and the cathode electrode 514 is formed on the sacrificial layer 520 when the sacrificial layer 520 is immersed in the ECE solution 512. Is provided in, so as to be spaced apart at regular intervals.
  • the micropores 531 may be formed to a predetermined depth into the sacrificial layer 520 from the surface of the sacrificial layer 520.
  • the formation depth and diameter of the micropores 531 may be controlled by adjusting an applied voltage, a process time, a doping concentration of the sacrificial layer 520, or a temperature of an ECE solution.
  • the micropores 531 may include at least two regions, that is, the first micropores 532 and the second micropores 534, as shown in FIGS. 33 and 34.
  • the second micropores 534 may be formed to have a larger diameter than the first micropores 532.
  • micropores 531 are formed as the first micropores 532 and the second micropores 534 .
  • the micropores having a small diameter are formed, and the inside of the sacrificial layer 520, that is, the second micropores 534 are formed with micropores having a large diameter, and then nitride is formed on the sacrificial layer 520.
  • the semiconductor layer 550 is regrown, the nitride semiconductor layer 550 is less damaged, and the cavity 560 having a larger size is formed in the sacrificial layer 520 or the number of the cavity 560 is increased. To do that.
  • the first micropores 532 and the first micropores 531 are formed by immersing the sacrificial layer 520 in an ECE solution and then forming the micropores 531 at a voltage of at least two stages.
  • the second micropores 534 may be formed.
  • first micropores 532 may be formed at a first voltage
  • second micropores 534 may be formed at a second voltage that is higher than the first voltage
  • the method of manufacturing the micropores 531 illustrated in FIG. 34 may be formed by dividing an applied voltage in at least two steps in forming the micropores 531.
  • the first micropores 532 and the second micropores 534 are formed by dipping the growth substrate 510 on which the first sacrificial layer 522 and the second sacrificial layer 524 are formed in an ECE solution and then applying power. can do.
  • the first sacrificial layer 522 may be formed to have a higher concentration of impurities than the second sacrificial layer 524.
  • the sacrificial layer 520 in forming the sacrificial layer 520, at least two sacrificial layers 520 having different impurity concentrations are formed and formed by performing an ECE process. Can be.
  • the method of manufacturing the fine pores 531 shown in FIG. 35 is based on proceeding the applied voltage in one step in performing the ECE process, but may proceed in two or more steps.
  • the size of the first micropores 532 may be increased.
  • an insulating pattern 540 is formed on the sacrificial layer 520 in which the micropores are formed.
  • the insulating pattern 540 may be formed of an insulating material such as silicon oxide or silicon nitride.
  • the insulating pattern 540 may have an open area in the form of a stripe or a mesh.
  • the insulating pattern 540 has a width, a thickness, a shape, and the like, when forming a light emitting diode device using a nitride semiconductor layer separated by a method of separating the growth substrate and the nitride semiconductor layer according to an embodiment of the present invention. Can be formed in consideration of dicing and can be formed in consideration of light extraction efficiency.
  • the insulating pattern 540 may be formed to a thickness of 240 nm.
  • a plurality of nitride semiconductor layers 550 are formed on the sacrificial layer 520 on which the insulating pattern 540 is formed.
  • the plurality of nitride semiconductor layers 550 may be made by re-growing the growth substrate 510 into a chamber of an epitaxial growth apparatus such as MOCVD.
  • the plurality of nitride semiconductor layers 550 may be epitaxially grown from the surface of the sacrificial layer 520 exposed by the open region of the insulating pattern 540.
  • the fine pores 531 of the sacrificial layer 520 may be formed of a plurality of cavities 560 when the plurality of nitride semiconductor layers 550 are epitaxially grown.
  • the plurality of cavities 560 may be formed by combining a plurality of micro pores 531 into one, or one micro pore 531 may be formed to be expanded.
  • the size, position and number of the cavities 560 may be controlled by controlling the growth temperature of the epitaxial growth or the type and flow rate of the injected gas. .
  • the cavities 560 are mainly formed in an upper region of the sacrificial layer 520, wherein an upper region of the sacrificial layer 520 is a region close to an interface contacting the plurality of nitride semiconductor layers 550. Can be.
  • the cavities 560 are larger in size than those in the region of the sacrificial layer 520 that are close to the plurality of nitride semiconductor layers 550, and the plurality of nitride semiconductor layers ( The farther it is from 550, the larger the size may be provided.
  • the plurality of nitride semiconductor layers 550 include the first nitride semiconductor layer 552 and the second nitride semiconductor layer 554, but may be a single layer or a plurality of three or more layers. It may consist of layers.
  • the first nitride semiconductor layer 552 may be a buffer layer, and the second nitride semiconductor layer 554 may be a semiconductor layer including at least an active layer.
  • the first nitride semiconductor layer 552 may be an n-GaN layer doped with n-type impurities or a ⁇ -GaN layer doped with impurities.
  • the second nitride semiconductor layer 554 may include a first type semiconductor layer (not shown), an active layer (not shown), and a second type semiconductor layer (not shown).
  • the first type semiconductor layer (not shown) is a III-N-based compound semiconductor doped with a first-type impurity, for example, an N-type impurity, such as (Al, In, Ga) N-based group III nitride semiconductor layer. That is, it may be an N-GaN layer.
  • a first-type impurity for example, an N-type impurity, such as (Al, In, Ga) N-based group III nitride semiconductor layer. That is, it may be an N-GaN layer.
  • the active layer (not shown) may be formed of a III-N-based compound semiconductor, such as (Al, Ga, In) N semiconductor layer, may be formed of a single layer or a plurality of layers, and may emit light of at least a predetermined wavelength. have.
  • the active layer (not shown) may be a single quantum well structure including one well layer (not shown), or a multiple quantum structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a well structure.
  • the well layer (not shown) or the barrier layer (not shown) may be formed of a superlattice structure, respectively or both.
  • the second type semiconductor layer may be a III-N type compound semiconductor doped with a second type impurity, for example, a P type impurity, such as a (Al, Ga, In) N type III nitride semiconductor layer, that is, , P-GaN layer.
  • a P type impurity such as a (Al, Ga, In) N type III nitride semiconductor layer, that is, , P-GaN layer.
  • the second nitride semiconductor layer 554 may further include a superlattice layer (not shown) or an electron breaking layer (not shown).
  • a supporting substrate 570 is attached onto the plurality of nitride semiconductor layers 550.
  • the support substrate 570 may be a sapphire substrate, a GaN substrate, a glass substrate, a silicon carbide substrate, or a silicon substrate, a conductive substrate made of a metal material, a circuit board such as a PCB, or a ceramic including ceramic. It may be a substrate.
  • a bonding layer (not shown) is provided between the plurality of nitride semiconductor layers 550 and the support substrate 570 to provide the plurality of nitride semiconductor layers 550 and the support substrate 570. ) May be joined.
  • a process of separating the growth substrate 510 and the nitride semiconductor layer 550 is performed.
  • mechanical stress is applied to the sacrificial layer 520 having the plurality of cavities 560, so that fracture propagates along the cavities 560 so that the sacrificial layer 520 is shown in FIG. 5.
  • the growth substrate 510 and the support substrate 570 provided with the nitride semiconductor layers 550 may be separated.
  • a process of removing the insulating pattern 540 from the support substrate 570 provided with the nitride semiconductor layers 550 from which the growth substrate 510 is separated may be performed.
  • a part of the sacrificial layer 520 remains on the nitride semiconductor layer 550, precisely, the nitride semiconductor layer 550 and the insulating pattern 540, and the insulation
  • the insulating pattern 540 is removed by removing the pattern 540, a portion of the sacrificial layer 520 grown on the nitride semiconductor layer 550 may remain as shown in FIG. 6. have.
  • the first surface 526 which is a surface of a portion of the remaining sacrificial layer 520, may be roughened as shown in FIGS. 5 and 6. This is because the first surface 526 is formed by exposing the inner surface of the cavities 560 or the surface of the sacrificial layer 520 broken by the propagation of the fracture.
  • the second surface 556 which is the surface of the first nitride semiconductor layer 552 exposed by removing the insulating pattern 540, may also have a roughness as shown in FIG. 6. This is because the surface of the second surface 556 is exposed by the removal of the insulating pattern 540, and thus the surface of the second surface 556 is roughened by an etching solution for etching the insulating pattern 540.
  • the first surface 526 and the second surface 556 may have different roughness, which is the first surface 526 and the second surface 556 is formed in a different layer, different process Because it is formed.
  • the nitride semiconductor layer 550 on the support substrate 570 by a method of separating the growth substrate and the nitride semiconductor layer according to another embodiment of the present invention described with reference to FIGS. 26 to 31. ) And a portion of the remaining sacrificial layer 520 provided on the nitride semiconductor layer 550 may be manufactured.
  • a portion of the remaining sacrificial layer 520 and the nitride semiconductor layer 550 are mesa-etched to form a portion of the nitride semiconductor layer 550, for example, a first type semiconductor of the second nitride semiconductor layer 554.
  • Mesa etching process to expose a portion of the layer (not shown), the first electrode 582 and the nitride on a portion of the first type semiconductor layer (not shown) of the exposed second nitride semiconductor layer 554
  • An electrode forming process of forming the second electrode 584 on the semiconductor layers 550 and a support substrate dicing process of dicing the support substrate 570 to manufacture individual light emitting diode elements are performed.
  • the device can be manufactured.
  • the light emitting diode device may be formed by removing the growth substrate 510 or removing the insulating pattern 540, or the surface of the nitride semiconductor layers 550 or a part of the remaining sacrificial layer 520.
  • the concave-convex 586 is formed and its surface is roughened so that the top surface of the nitride semiconductor layers 550 on the support substrate 570 has the concave-convex 586 and the roughened surfaces 526 and 556. do.
  • the light extraction efficiency may be increased.
  • the separated growth substrate 510 may be reused after the cleaning process of removing a portion of the sacrificial layer 520 remaining on the surface thereof.
  • 36 to 38 are perspective views and cross-sectional views showing another embodiment of a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 36 is a cross-sectional view taken along the line AA ′ of FIG. 37
  • FIG. 38 is a cross-sectional view taken along the line B-B ′ of FIG. 37.
  • the nitride semiconductor layer 550 is formed on the support substrate 570 by a method of separating the growth substrate and the nitride semiconductor layer according to another exemplary embodiment described with reference to FIGS. 26 to 31. ) And a portion of the remaining sacrificial layer 520 provided on the nitride semiconductor layer 550 may be manufactured.
  • an interlayer insulating layer 542 is formed on the support substrate 570 including the nitride semiconductor layer 550.
  • the nitride semiconductor layer 550 may be separated into a plurality.
  • the nitride semiconductor layer 550 may be separated by etching part of the nitride semiconductor layer 550 by using mesa etching to expose the support substrate 570.
  • the side surface of the nitride semiconductor layer 550 is exposed by mesa etching and the like to cover the interlayer insulating layer 542.
  • the interlayer insulating layer is formed. 542 may be provided to cover an upper portion of the nitride semiconductor layer 550.
  • the interlayer insulating layer 542 may have an opening 544.
  • the opening 544 may be provided only in an area in which the electrode extension 588b to be described later is formed.
  • the interlayer insulating layer 542 may be provided to protect the lower nitride semiconductor layer 550, particularly, the uppermost first nitride semiconductor layer 552. Of course, the interlayer insulating film 542 may be omitted as necessary.
  • the upper electrode part 588 is formed on the support substrate 570 on which the interlayer insulating layer 542 having the opening 544 is formed.
  • An upper electrode 588a of the upper electrode part 588 is formed on the interlayer insulating film 542, and the electrode extension part 588b is formed in the opening 544 of the interlayer insulating film 542.
  • the electrode extension 588b is in direct contact with and electrically connected to the first nitride semiconductor layer 552, and the upper electrode 588a is not in direct contact with the first nitride semiconductor layer 552. It may be electrically connected through the electrode extension 588b.
  • one or more electrode extension parts 588b may be formed. That is, in the present embodiment, it is illustrated as having two electrode extensions 588b, but only one may be provided, and three or more electrode extensions 588b may be provided.
  • a support substrate separation process for separating the support substrate 570 or a separation process for separating the support substrate 570 and the nitride semiconductor layer 550 provided thereon is performed.
  • a plurality of the same light emitting diode chip can be manufactured.
  • 39 to 46 are cross-sectional views illustrating a method of separating a growth substrate from a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 47 is a cross-sectional view illustrating a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 48 is a conceptual diagram illustrating an embodiment in which a stripe pattern is formed on one surface of a growth substrate.
  • the growth substrate 610 is prepared.
  • a stripe pattern 612 is formed on one surface of the growth substrate 610.
  • the stripe pattern 612 may be formed by etching one surface of the growth substrate 610 to a predetermined depth to form a groove including a bottom surface 612a and an inclined surface 612b.
  • the stripe pattern 612 may be formed by forming a mask pattern on one surface of the growth substrate 610 and performing dry etching.
  • the stripe pattern 612 may have a direction of 60 to 90 degrees (see FIG. In a), it forms so that it may become a thing of 90 degree directions.
  • the stripe pattern 612 is formed to be in a direction of 60 degrees to the direction of the GaN substrate.
  • the sacrificial layer 620 When the sacrificial layer 620 is epitaxially grown on the growth substrate 610 on which the stripe pattern 612 is formed, the sacrificial layer 620 is formed from the surfaces of the growth substrate 610 on both sides of the stripe pattern 612. This is because a portion of the portion grows, and portions of the grown sacrificial layer 620 are laterally grown to combine into one layer to form the sacrificial layer 620. That is, when the stripe pattern 612 is formed in the direction as described above, the sacrificial layer 620 merges well.
  • a growth suppression layer 614 is formed on the bottom surface 612a of the stripe pattern 612. This is because when the sacrificial layer 620 is grown on the growth substrate 610, the sacrificial layer 620 does not grow on the inclined surface 612b of the stripe pattern 612, but the stripe pattern 612 does not grow. This is to prevent this because growth can be made on the bottom surface 612a of the.
  • the growth inhibitory layer 614 may be formed of an insulating material such as silicon oxide or silicon nitride.
  • the sacrificial layer 620 is grown on the growth substrate 610 on which the stripe pattern 612 is formed.
  • the sacrificial layer 620 is inserted into the growth substrate 610 in the chamber of the epitaxial growth apparatus such as MOCVD, and then grown by epitaxial growth.
  • the sacrificial layer 620 may include GaN doped with impurities, preferably n-GaN doped with a high concentration of n-type impurities.
  • the sacrificial layer formed on the growth suppression layer 614 by controlling the growth conditions of the sacrificial layer 620, that is, the flow rate, growth temperature, or growth pressure of the injected gases.
  • Some surfaces 622 of 620 are formed to be uniform. This is because if some surfaces 622 of the sacrificial layer 620 are not uniform while the sacrificial layer 620 is laterally grown, the etching may result in uneven etching of the sacrificial layer 620. This is because the separation may not be easy.
  • the growth suppression layer 614 is required to suppress the growth on the bottom surface 612a of the stripe pattern 612.
  • the unevenness is formed on the bottom surface 612a or when the depth of the bottom surface 612a of the stripe pattern 612 is deep, it may not be necessary to form the growth suppression layer 614.
  • the sacrificial layer 620 When the sacrificial layer 620 is formed, growth is not generated on the bottom surface 612a when unevenness is formed on the bottom surface 612a, and when the depth of the bottom surface 612a is deep. Not only does growth not occur well, but growth does not affect the sacrificial layer 620.
  • a plurality of micropores 631 are formed in the sacrificial layer 620.
  • the micropores 631 may be formed in the same form as the micropores 531 including the first micropores 532 and the second micropores 534 described with reference to FIGS. 27, 33, and 34. Therefore, detailed description of forming the micropores 631 will be omitted.
  • an insulating pattern 640 is formed on the sacrificial layer 620.
  • the insulating pattern 640 may be formed of an insulating material such as silicon oxide or silicon nitride.
  • the insulating pattern 640 may have an open area in the form of a stripe or a mesh.
  • a plurality of nitride semiconductor layers 650 are formed on the sacrificial layer 620 on which the insulating pattern 640 is formed.
  • the plurality of nitride semiconductor layers 650 may be made by re-growing the growth substrate 610 into a chamber of an epitaxial growth apparatus such as MOCVD and the like.
  • the plurality of nitride semiconductor layers 650 may be epitaxially grown from the surface of the sacrificial layer 620 exposed by the open region of the insulating pattern 640.
  • the fine pores 631 of the sacrificial layer 620 may be formed of a plurality of cavities 660 when the plurality of nitride semiconductor layers 650 are epitaxially grown.
  • the plurality of cavities 660 may be formed by combining a plurality of fine pores 631 into one, or may be formed by expanding one of the fine pores 631.
  • the size, position and number of the cavities 660 may be controlled by controlling the growth temperature of the epitaxial growth or the type and flow rate of the injected gas. .
  • the cavities 660 are mainly formed in an upper region of the sacrificial layer 620 (in this case, an upper region of the sacrificial layer 620 means a region close to an interface in contact with the plurality of nitride semiconductor layers 650). Can be.
  • the cavities 660 are larger in size than those in the region of the sacrificial layer 620 that are close to the plurality of nitride semiconductor layers 650, and the plurality of nitride semiconductor layers ( The further the 650, the larger the size may be provided.
  • the plurality of nitride semiconductor layers 650 include the first nitride semiconductor layer 652 and the second nitride semiconductor layer 654, but may be a single layer or a plurality of three or more layers. It may consist of layers.
  • the first nitride semiconductor layer 652 may be a buffer layer, and the second nitride semiconductor layer 654 may be a semiconductor layer including at least an active layer.
  • the first nitride semiconductor layer 652 may be an n-GaN layer doped with n-type impurities or a ⁇ -GaN layer doped with impurities.
  • the second nitride semiconductor layer 654 may include a first type semiconductor layer (not shown), an active layer (not shown), and a second type semiconductor layer (not shown).
  • the second nitride semiconductor layer 554 may further include a superlattice layer (not shown) or an electron breaking layer (not shown).
  • the first type semiconductor layer (not shown), the active layer (not shown), the second type semiconductor layer (not shown), the superlattice layer (not shown), and the electronic blocking layer (not shown) may be used in an embodiment of the present invention. Detailed description is omitted since it is described in detail.
  • At least the nitride semiconductor layer 650 is mesa-etched to form a mesa line 670.
  • the mesa line 670 is for injecting an etching solution for etching the sacrificial layer 620 and is preferably formed to be connected to at least the sacrificial layer 620.
  • the stripe pattern 612 is formed on one surface of the growth substrate 610, the mesa line 670 etches the nitride semiconductor layer 650 and the sacrificial layer 620.
  • the cavities 660 and the stripe pattern 612 may be connected to each other.
  • the mesa line 670 may be provided to be connected to the cavities 660 of the sacrificial layer 620. have.
  • the mesa line 670 may be formed over the entire growth substrate 610.
  • the mesa line 670 may be formed from one end to the other end.
  • the mesa line 670 may be provided in a stripe shape that is repeatedly disposed in the vertical or horizontal direction on the growth substrate 610.
  • the mesa line 670 is repeatedly disposed in the vertical direction and the horizontal direction on the growth substrate 610 so that the mesa lines 670 in the vertical direction and the mesa lines 670 in the horizontal direction cross each other. And may be provided in a mesh form (see FIG. 19).
  • the mesa lines 670 may be formed to cross the stripe pattern 612. That is, the formation direction of the mesa line 670 and the formation direction of the stripe pattern 612 may not be parallel to each other.
  • a support substrate 680 is attached onto the plurality of nitride semiconductor layers 650.
  • the support substrate 680 may be a sapphire substrate, a GaN substrate, a glass substrate, a silicon carbide substrate, or a silicon substrate, a conductive substrate made of a metal material, a circuit board such as a PCB, or a ceramic including ceramic. It may be a substrate.
  • a bonding layer (not shown) is provided between the plurality of nitride semiconductor layers 650 and the support substrate 680 to provide the plurality of nitride semiconductor layers 650 and the support substrate 680. It can also play a role of fastening.
  • the separation process may be performed by etching the sacrificial layer 620 by injecting an etching solution through the mesa line 670.
  • the etching solution is injected into the stripe pattern 612 through the mesa line 670 so that a predetermined region 624 of the sacrificial layer 620 on the stripe pattern 612 is first etched.
  • the cross-section of the predetermined region 624 of the sacrificial layer 620 may be trapezoidal. Therefore, when forming the insulating pattern 640, the sacrificial layer 620 may be formed to have an appropriate open area in consideration of the trapezoidal etching area.
  • the etching solution may be made of NaOH and H 2 O 2
  • the etching solution may be made of NaOH: H 2 O 2 : ultrapure water is included in the ratio of 80: 80: 300 (unit cc). .
  • the sacrificial layer is etched and separated by proceeding for 30 minutes at 60 degrees.
  • the sacrificial layer 620 includes the cavities 660, whereby the sacrificial layer 620 may be easily etched by the etching solution, so that the separation process may be easily performed.
  • the separation process can be modified. That is, the etching process is completed by completely removing the sacrificial layer 620 by a method such as reducing an etching time of the etching process, and further applying a mechanical stress to the sacrificial layer 620.
  • a separation process may be performed by separating the growth substrate 610.
  • a process of removing the insulating pattern 640 may be performed.
  • the insulating pattern 640 when the insulating pattern 640 is made of silicon oxide, the insulating pattern 640 may be removed using a buffered oxide etchant (BOE).
  • BOE buffered oxide etchant
  • the surface of the nitride semiconductor layer 550 is roughened by removing the insulating pattern 640, and roughened by an etching solution for etching the sacrificial layer 620 and a BOE for etching the insulating pattern 640. Can be formed.
  • the sacrificial layer 620 is etched with the etching solution, the growth substrate 610 is separated, and the insulating pattern 640 is etched and removed by BOE.
  • the insulating substrate 610 is etched through the stripe pattern 612 and the cavity 660 by injecting the BOE without injecting an etching solution into the mesa line 670, and then supporting the substrate 610. May be separated from the nitride semiconductor layer 650 and the process of removing the insulating pattern 640 may be performed.
  • the third surface 656, which is the surface of the first nitride semiconductor layer 652 exposed by etching the predetermined region 624 of the sacrificial layer 620 by the etching solution, has a roughness as shown in FIG. 21. It can be formed rough. This is because the third surface 656 is partially etched from the surface of the first nitride semiconductor layer 652 by the etching solution.
  • the fourth surface 658 which is the surface of the first nitride semiconductor layer 652 from which the insulating pattern 640 is removed, may have a roughness. This is because the fourth surface 658 is a surface exposed by the removal of the insulating pattern 640, so that the surface is roughened by an etching solution for etching the insulating pattern 640.
  • the third surface 656 and the fourth surface 658 may have different roughness, because the third surface 656 and the fourth surface 658 are formed by different processes.
  • the nitride semiconductor layer provided on the support substrate 680 by a method of separating the growth substrate and the nitride semiconductor layer according to another exemplary embodiment described with reference to FIGS. 39 to 46 ( 650 may be used to fabricate a light emitting diode device.
  • the nitride semiconductor layers 650 are mesa-etched to expose a portion of the nitride semiconductor layers 650, for example, a portion of the first type semiconductor layer (not shown) of the second nitride semiconductor layer 654.
  • a light emitting diode device may be manufactured by performing an electrode forming step of forming an image 694 and a support substrate dicing step of dicing the support substrate 680 to manufacture individual light emitting diode elements.
  • the surfaces of the nitride semiconductor layers 650 are formed with irregularities 696 by the separation process of the growth substrate 610 or the removal of the insulating pattern 640.
  • the top surface of the nitride semiconductor layers 650 on the support substrate 680 may have the unevenness 696 and the rough surfaces 656 and 258. For this reason, when light is extracted to the top surface of the nitride semiconductor layers 650, the light extraction efficiency may be increased.
  • the separated growth substrate 610 may be reused after the cleaning process of removing a portion of the sacrificial layer 620 remaining on the surface thereof.
  • 49 to 51 are perspective views and cross-sectional views showing another embodiment of a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 49 is a cross-sectional view taken along the line AA ′ of FIG. 50
  • FIG. 51 is a cross-sectional view taken along the line B-B ′ of FIG. 50.
  • the light emitting diode device may be manufactured using the (650).
  • an interlayer insulating film 642 is formed on the support substrate 680 having the nitride semiconductor layer 650.
  • the nitride semiconductor layer 650 may be provided on the support substrate 680 while being separated into a plurality by the mesa line 670.
  • the interlayer insulating layer 642 may include an opening 644.
  • the opening 544 may be provided only in a region where the electrode extension 698b described later will be formed.
  • the interlayer insulating layer 642 may be provided to protect the lower nitride semiconductor layer 650, particularly, the uppermost first nitride semiconductor layer 652. Of course, the interlayer insulating film 642 may be omitted as necessary.
  • the upper electrode part 698 is formed on the support substrate 680 on which the interlayer insulating layer 642 having the opening 644 is formed.
  • An upper electrode 698a of the upper electrode part 698 is formed on the interlayer insulating film 642, and the electrode extension part 698b is formed in an opening 644 of the interlayer insulating film 642.
  • the electrode extension 698b is in direct contact with and electrically connected to the first nitride semiconductor layer 652, and the upper electrode 698a is not in direct contact with the first nitride semiconductor layer 652. It may be electrically connected through the electrode extension 698b.
  • one or more electrode extension parts 698b may be formed.
  • two electrode extension portions 698b are illustrated.
  • only one electrode extension portion 698b may be provided, and three or more electrode extension portions 698b may be provided.
  • a plurality of light emitting diode chips as illustrated in FIG. 25 may be manufactured by performing a support substrate separation process of separating the support substrate 680.
  • FIG. 52 is a cross-sectional view illustrating a method of separating a growth substrate from a nitride semiconductor layer according to another embodiment of the present invention.
  • a method of separating the growth substrate and the nitride semiconductor layer according to another embodiment of the present invention is a growth substrate and the nitride semiconductor layer according to another embodiment of the present invention described with reference to FIGS. 39 to 46.
  • the stripe pattern 612 ′ is provided on one surface of the growth substrate 610 in comparison with a method of separating the same, but the cross-sectional shape is different.
  • the cross-sectional shape of the stripe pattern 612 ′ is substantially V-shaped, and one of the inclined surfaces is less inclined, so that the length of the inclined surfaces is long.
  • the stripe pattern 612 ′ may be formed by etching the growth substrate 610 by wet etching. That is, the stripe pattern 612 ′ may be formed according to the crystallographic characteristics of the growth substrate 610.
  • the growth substrate 610 is a c-plane (0001) sapphire substrate
  • the stripe pattern 612' is a sacrificial layer.
  • the c-plane that is, the (0001) plane, which is the surface on which 620 is grown, is not exposed, and other faces are exposed.
  • the c-planes of the inclined surfaces of the stripe pattern 612 ′ are exposed.
  • the growth is not performed on the inclined surface of the stripe pattern 612 ', and thus, the growth pattern may not be provided inside the stripe pattern 612'.
  • the sacrificial layer is formed on the growth substrate 610 except for the method of forming the stripe pattern 612 ′ on one surface of the growth substrate 610.
  • Subsequent processes including the process of growing 620 are the same as the method of separating the growth substrate and the nitride semiconductor layer according to another embodiment of the present invention described with reference to FIGS. 39 to 46, and thus a detailed description thereof will be omitted.
  • 53 to 58 are cross-sectional views illustrating a method of separating a growth substrate from a nitride semiconductor layer according to another embodiment of the present invention.
  • 59 is a cross-sectional view illustrating a light emitting diode device including a nitride semiconductor layer separated by a method of separating the growth substrate and the nitride semiconductor layer according to another embodiment of the present invention.
  • the growth substrate 710 is prepared.
  • a stripe pattern 712 is formed on one surface of the growth substrate 710.
  • the stripe pattern 712 may be formed by etching one surface of the growth substrate 710 to a predetermined depth to form a groove including a bottom surface 712a and an inclined surface 712b.
  • the stripe pattern 712 may be formed by forming a mask pattern on one surface of the growth substrate 710 and performing dry etching.
  • the stripe pattern 712 may be formed as the stripe pattern 612 etched by the wet etching described with reference to FIG. 27.
  • stripe pattern 712 is the same as the stripe pattern 612 described above in another embodiment of the present invention, a detailed description thereof will be omitted.
  • a growth suppression layer 714 is formed on the bottom surface 712a of the stripe pattern 712.
  • the growth suppression layer 714 is the same as the growth suppression layer 614 described above in another embodiment of the present invention, a detailed description thereof will be omitted.
  • the sacrificial layer 720 is grown on the growth substrate 710 on which the stripe pattern 712 is formed.
  • the sacrificial layer formed on the growth suppression layer 714 by controlling the growth conditions of the sacrificial layer 720, that is, the flow rate, growth temperature, or growth pressure of the injected gases.
  • Some surfaces 722 of 720 are formed to be uniform. This is because if some of the surfaces 722 of the sacrificial layer 720 are not uniform while the sacrificial layer 720 is laterally grown, the etching becomes uneven in the sacrificial layer 720, and thus, the growth of the growth substrate 710. This is because the separation may not be easy.
  • sacrificial layer 720 is the same as the sacrificial layer 620 described above in other embodiments of the present invention, a detailed description thereof will be omitted.
  • an insulating pattern 740 is formed on the sacrificial layer 720.
  • the insulating pattern 740 may serve to control the formation position or formation direction of the micropores 731 in forming the micropores 731 as described later.
  • the insulating pattern 740 may be formed to appropriately form a surface thereof so that the surface modification of the nitride semiconductor layer 752 formed thereon may be well formed.
  • the insulating pattern 740 may be formed of an insulating material such as silicon oxide or silicon nitride.
  • the insulating pattern 740 may have an open area in the form of a stripe or a mesh.
  • a plurality of fine pores 731 is formed in the sacrificial layer 720.
  • the micropores 731 may be formed to a predetermined depth from the surface of the sacrificial layer 720 exposed by the insulating pattern 740. That is, as shown in FIG. 29, the sacrificial layer 720 may be formed not only under the exposed region but also under the edge of the insulating pattern 740.
  • micropores 731 are formed not only in a direction perpendicular to the surface of the sacrificial layer 720 but also in a direction not perpendicular to the surface of the sacrificial layer 720, that is, in an oblique direction.
  • the micropores 731 may have the same shape as the micropores 531 including the first micropores 532 and the second micropores 534 described with reference to FIGS. 27, 34, and 35.
  • micropores 731 Therefore, detailed description of forming the micropores 731 is omitted.
  • a plurality of nitride semiconductor layers 750 are formed on the sacrificial layer 720 on which the insulating pattern 740 is formed.
  • the plurality of nitride semiconductor layers 750 may be formed by re-inserting the growth substrate 710 into a chamber of an epitaxial growth apparatus such as MOCVD, and then regrowing.
  • the plurality of nitride semiconductor layers 750 may be formed by growing from the surface of the sacrificial layer 720 exposed by the open region of the insulating pattern 740.
  • the micropores 731 of the sacrificial layer 720 may be formed by extending into a plurality of cavities 760 when the plurality of nitride semiconductor layers 750 are grown.
  • the plurality of cavities 760 may be formed by combining a plurality of fine pores 731 into one, or may be formed by growing one fine pore 731.
  • the size, position and number of the cavities 760 may be controlled by controlling the growth temperature of the epitaxial growth or the type and flow rate of the injected gas. .
  • the cavities 760 are formed in a predetermined region of the sacrificial layer 720 exposed by the insulating pattern 740 and the sacrificial layer 720 below the edge of the insulating pattern 740. It may be disposed in a substantially 'U' shape over a certain area. This is because the cavities 760 are formed in a similar shape because the micropores 731 are formed in an oblique direction as well as a direction perpendicular to one surface of the sacrificial layer 720.
  • FIG. 55 illustrates that the plurality of nitride semiconductor layers 750 include the first nitride semiconductor layer 752 and the second nitride semiconductor layer 754, the plurality of nitride semiconductor layers 750 may be a single layer or a plurality of three or more layers. It may consist of layers.
  • the plurality of nitride semiconductor layers 750 including the first nitride semiconductor layer 752 and the second nitride semiconductor layer 754 may be formed of the first nitride semiconductor layer 652 and the first nitride semiconductor layer 652 as described above. Since the plurality of nitride semiconductor layers 650 including the two nitride semiconductor layers 654 are the same, detailed description thereof will be omitted.
  • At least the nitride semiconductor layer 750 is mesa-etched to form a mesa line 770.
  • the mesa line 770 is for injecting an etching solution for etching the sacrificial layer 720 and is preferably formed to be connected to at least the sacrificial layer 720.
  • the mesa line 770 etches the nitride semiconductor layer 750 and the sacrificial layer 720.
  • the cavity 760 and the stripe pattern 712 may be connected to each other.
  • the mesa line 770 may be provided to be connected to the cavities 760 of the sacrificial layer 720. have.
  • mesa line 770 is the same as the mesa line 670 described above in another embodiment of the present invention, a detailed description thereof will be omitted.
  • a supporting substrate 780 is attached onto the plurality of nitride semiconductor layers 750.
  • the support substrate 780 may be a sapphire substrate, a GaN substrate, a glass substrate, a silicon carbide substrate, or a silicon substrate, a conductive substrate made of a metal material, a circuit board such as a PCB, or a ceramic including ceramic. It may be a substrate.
  • a bonding layer (not shown) is provided between the plurality of nitride semiconductor layers 750 and the support substrate 780 to support the plurality of nitride semiconductor layers 750 and the support substrate 780. It can also play a role of fastening.
  • a process of separating the growth substrate 710 and the nitride semiconductor layer 750 is performed.
  • the separation process may be performed by etching the sacrificial layer 720 by injecting an etching solution through the mesa line 770.
  • the etching solution is injected into the stripe pattern 712 through the mesa line 770 so that a predetermined region 724 of the sacrificial layer 720 on the stripe pattern 712 is first etched.
  • the cross-section of the predetermined region 724 of the sacrificial layer 720 may be trapezoidal. Therefore, when the insulating pattern 740 is formed, the trapezoidal etching region of the sacrificial layer 720 may be formed to have an appropriate open region.
  • a process of removing the insulating pattern 740 may be performed.
  • the fifth surface 756, which is the surface of the first nitride semiconductor layer 752 exposed by etching the predetermined region 724 of the sacrificial layer 720 by the etching solution, has a roughness as shown in FIG. 57. It can be formed rough. This is because the fifth surface 756 is partially etched from the surface of the first nitride semiconductor layer 752 by the etching solution.
  • the sixth surface 758 which is the surface of the first nitride semiconductor layer 752 exposed by removing the insulating pattern 740, may also have roughness, as shown in FIG. 58. This is because the sixth surface 758 is exposed by the removal of the insulating pattern 740, and thus the surface is roughened by an etching solution or the like that etches the insulating pattern 740.
  • the fifth surface 756 and the sixth surface 758 may have different roughnesses because the fifth surface 756 and the sixth surface 758 are formed by different processes.
  • the nitride semiconductor layer provided on the support substrate 780 by a method of separating the growth substrate and the nitride semiconductor layer according to another embodiment of the present invention described with reference to FIGS. 53 to 58. 750 may be used to fabricate a light emitting diode device.
  • the nitride semiconductor layers 750 are mesa-etched to expose a portion of the nitride semiconductor layers 750, for example, a portion of a first type semiconductor layer (not shown) of the second nitride semiconductor layer 754.
  • a light emitting diode device may be manufactured by performing an electrode forming process of forming a substrate 794 and a support substrate dicing process of dicing the support substrate 780 to manufacture individual light emitting diode devices.
  • the surfaces of the nitride semiconductor layers 7350 may be formed with unevenness 796 due to the separation of the growth substrate 710 or the removal of the insulating pattern 740.
  • the top surface of the nitride semiconductor layers 750 on the support substrate 780 may have unevenness 796 and rough surfaces 756 and 358. For this reason, when light is extracted to the top surface of the nitride semiconductor layers 750, the light extraction efficiency may be increased.
  • the separated growth substrate 710 may be reused after the cleaning process of removing a portion of the sacrificial layer 720 remaining on the surface thereof.
  • 60 to 62 are perspective views and cross-sectional views illustrating another embodiment of a light emitting diode device including a nitride semiconductor layer separated by a method of separating a growth substrate and a nitride semiconductor layer according to another embodiment of the present invention.
  • FIG. 60 is a cross-sectional view taken along the line AA ′ of FIG. 61
  • FIG. 62 is a cross-sectional view taken along the line B-B ′ of FIG. 61.
  • the nitride semiconductor layer provided on the support substrate 780 by a method of separating the growth substrate and the nitride semiconductor layer according to another embodiment of the present invention described with reference to FIGS. 53 to 58. 750 may be used to fabricate a light emitting diode device.
  • an interlayer insulating layer 742 is formed on the support substrate 780 including the nitride semiconductor layer 750.
  • the nitride semiconductor layer 750 may be provided on the support substrate 780 while being separated into a plurality by the mesa line 770.
  • the interlayer insulating layer 742 may include an opening 744.
  • the opening 744 may be provided only in an area in which the electrode extension 698b described later will be formed.
  • the interlayer insulating layer 742 may be provided to protect the lower nitride semiconductor layer 750, particularly, the uppermost first nitride semiconductor layer 752. Of course, the interlayer insulating film 742 may be omitted as necessary.
  • the upper electrode part 798 is formed on the support substrate 780 on which the interlayer insulating layer 742 having the opening 744 is formed.
  • An upper electrode 798a of the upper electrode portion 798 is formed on the interlayer insulating layer 742, and the electrode extension 798b is formed in an opening 744 of the interlayer insulating layer 742.
  • the electrode extension 798b is in direct contact with the first nitride semiconductor layer 752 and electrically connected thereto, and the upper electrode 798a is not in direct contact with the first nitride semiconductor layer 752. It may be electrically connected through the electrode extension 798b.
  • one or more electrode extensions 798b may be formed. That is, in the present embodiment, it is illustrated as having two electrode extensions 798b, but only one may be provided, and three or more electrode extensions 798b may be provided.
  • a plurality of light emitting diode chips as illustrated in FIG. 36 may be manufactured by performing a support substrate separation process of separating the support substrate 780.

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Abstract

본 발명은 에피층과 성장 기판 분리 방법 및 이를 이용한 반도체 소자에 관한 것이다. 본 발명에 의하면, 지지 기판; 및 상기 지지 기판 상에 구비된 복수의 반도체층;을 포함하며, 상기 반도체층들 중 최상부층은 그 표면이 불규칙한 거칠기를 갖는 반도체 소자가 제공된다.

Description

에피층과 성장 기판 분리 방법 및 이를 이용한 반도체 소자
본 발명은 에피층과 성장 기판 분리 방법 및 이를 이용한 반도체 소자에 관한 것이다.
발광 다이오드는 기본적으로 P형 반도체와 N형 반도체의 접합인 PN 접합 다이오드이다.
상기 발광 다이오드(Light Emitting Diode; LED)는 P형 반도체와 N형 반도체를 접합한 뒤, 상기 P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, 상기 P형 반도체의 정공은 상기 N형 반도체 쪽으로 이동하고, 이와는 반대로 상기 N형 반도체의 전자는 상기 P형 반도체 쪽으로 이동하여 상기 전자 및 정공은 상기 PN 접합부로 이동하게 된다.
상기 PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때, 상기 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 상기 에너지가 광의 형태로 방출된다.
이러한 발광 다이오드는 광을 발하는 반도체 소자로서 친환경, 저 전압, 긴 수명 및 저 가격 등의 특징이 있으며, 종래에는 표시용 램프나 숫자와 같은 단순 정보표시에 많이 응용되어 왔으나, 최근에는 산업기술의 발전, 특히 정보표시 기술과 반도체 기술의 발전으로 디스플레이 분야, 자동차 헤드램프, 프로젝터 등 다방면에 걸쳐서 사용되기에 이르렀다.
이러한 발광 다이오드의 상기 반도체층은 그것을 성장시킬 수 있는 동종의 기판을 제작하는 것이 어려워, 유사한 결정 구조를 갖는 성장 기판 상에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해 성장된다.
상기 성장 기판은 육방 정계의 구조를 갖는 사파이어(Sapphire) 기판이 주로 사용된다. 그러나, 상기 사파이어는 전기적으로 부도체이므로, 그 상부에 형성되는 발광 다이오드 구조를 제한한다.
이에 따라, 최근에는 상기 사파이어와 같은 성장 기판 상에 상기 반도체층과 같은 에피층을 성장시킨 후, 상기 성장 기판을 분리하여 수직형 구조의 발광 다이오드를 제조하는 기술이 연구되고 있다.
상기 성장 기판을 분리하는 방법으로 기판 연마 가공에 의한 기판 제거 방법이 사용될 수 있으나, 상기 성장 기판, 즉, 사파이어 기판을 연마하여 제거하는 것은 많은 시간이 걸리고 비용이 많이 드는 단점이 있다.
따라서, 상기 에피층을 성장 기판으로부터 분리하는 방법으로 LLO(laser lift-off)법, SLO(stress lift-off)법 또는 CLO(chemical lift-off)법이 주로 이용된다.
이때, 상기 LLO법은 성장 기판 상에 에피층을 성장시키고, 상기 에피층 상에 본딩 기판을 본딩한 후, 상기 사파이어 기판을 통해 레이저 빔을 조사하여 에피층을 성장 기판으로부터 분리하는 기술이다.
상기 SLO법은 성장 기판의 일측 표면에 요철 패턴을 형성한 후 상기 성장 기판의 일부 영역 상에서만 에피층이 성장되도록 다른 영역은 절연막 등으로 패시베이션하고, 두꺼운 에피층을 성장시킨 후 냉각하게 되면 표면 스트레스에 의해 상기 에피층이 분리되는 기술이다.
상기 CLO법은 상기 성장 기판의 표면 상에 화학적 손상이 쉬운 물질을 패턴 등의 형태로 형성하고, 에피층을 성장시킨 후, 전기화학적 또는 화학적으로 상기 화학적 손상이 쉬운 물질을 제거하여 분리하는 기술이다.
그러나 상기에서 상술한 성장 기판을 분리하는 방법들 중, 상기 LLO법은 레이저 빔을 조사함으로써 상기 레이저 빔에 의해 발생된 열이 에피층에 영향을 주어 에피층의 특성을 저하시키는 단점이 있고, 상기 SLO법 또는 CLO법은 에피층을 성장하기 전에 상기 성장 기판의 표면을 가공하는 별도의 공정을 진행하여 공정이 복잡하다는 단점이 있을 뿐만 아니라 실제 에피층을 분리하는데 많은 시간이 걸려 양산성에 문제가 있다. 그리고 상기 SLO법의 경우에는 상기 에피층을 두껍게 성장시켜야만 상기 에피층이 분리되기 때문에 적용이 용이하지 않다는 문제가 있다.
본 발명의 목적은 에피층에 영향을 주지않으면서 에피층을 성장 기판으로부터 용이하게 분리할 수 있는 에피층을 성장 기판으로부터 분리하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 에피층을 성장 기판으로부터 분리하는 방법을 이용한 반도체 소자를 제공하는 것이다.
본 발명은 에피층과 성장 기판 분리 방법 및 이를 이용한 반도체 소자에 관한 것이다. 본 발명에 의하면, 지지 기판; 및 상기 지지 기판 상에 구비된 복수의 반도체층;을 포함하며, 상기 반도체층들 중 최상부층은 그 표면이 불규칙한 거칠기를 갖는 반도체 소자가 제공된다.
또한, 본 발명은 성장 기판을 준비하는 단계; 상기 성장 기판의 일측 표면에 복수의 철부 및 요부를 구비한 요철 패턴을 형성하는 단계; 상기 요철 패턴의 철부들 상에 희생층을 에피 성장하는 단계; 상기 희생층에 ECE(Electro Chemical Etching) 공정을 실시하여 복수의 미세 기공을 형성하는 단계; 상기 희생층 상에 복수의 반도체층을 에피 성장하는 단계; 상기 반도체층들 상에 지지 기판을 부착하는 단계; 및 상기 성장 기판을 분리하는 단계;를 포함하며, 상기 희생층 상에 반도체층들을 에피 성장한 후에 상기 희생층 내에는 상기 미세 기공들이 합쳐지거나 성장되어 형성된 복수의 보이드가 형성한다.
또한, 본 발명은 성장 기판을 준비하는 단계; 상기 성장 기판의 일측 표면에 복수의 철부 및 요부를 구비한 요철 패턴을 형성하는 단계; 상기 요철 패턴의 철부들 상에 희생층을 에피 성장하는 단계; 상기 희생층 상에 마스크 패턴을 형성하되, 상기 요철 패턴의 요부에 대응하는 영역에 오픈 영역이 형성되도록 상기 마스크 패턴을 형성하는 단계; 상기 오픈 영역을 통해 노출된 상기 희생층의 표면으로부터 에피 성장하여 상기 마스크 패턴 상에 복수의 반도체층을 에피 성장하는 단계; 상기 요철 패턴의 요부들로 상기 희생층을 식각하는 식각 용액을 주입하여, 적어도 상기 요부들에 의해 노출된 상기 희생층의 일부 및 상기 마스크 패턴의 오픈 영역에 구비된 상기 반도체층의 일부를 식각하는 단계; 및 상기 반도체층들을 상기 성장 기판으로부터 분리하는 단계를 포함한다.
또한, 본 발명은 성장 기판을 준비하는 단계; 상기 성장 기판의 일측 표면 상에 희생층을 성장시키는 단계; 상기 희생층 내에는 복수의 미세 기공을 형성하는 단계; 상기 복수의 미세 기공으로부터 복수의 공동을 형성하는 단계; 및 상기 복수의 공동을 이용하여 상기 성장 기판을 분리하는 단계를 포함한다.
본 발명에 의하면, 에피층에 영향을 주지않으면서 에피층을 성장 기판으로부터 용이하게 분리할 수 있는 에피층을 성장 기판으로부터 분리하는 방법을 제공하는 효과가 있다.
또한, 본 발명에 의하면, 상기 에피층을 성장 기판으로부터 분리하는 방법을 이용한 반도체 소자를 제공하는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 개념도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자를 도시한 개념도이다.
도 3 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 10 내지 도 12는 본 발명의 다른 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 13은 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 15 내지 도 16은 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 17은 본 발명의 또 다른 실시 예에 따른 반도체 소자를 도시한 개념도이다.
도 18 내지 도 24는 도 17의 반도체 소자를 제조하는 방법을 도시한 단면도들이다.
도 25는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 제조하는 방법을 도시한 단면도이다.
도 26 내지 도 32는 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법을 보여주는 단면도들이다.
도 33은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 일 실시 예를 도시한 단면도이다.
도 34는 ECE 공정의 개념도이다.
도 35 및 도 36은 ECE 공정으로 형성된 미세 기공들의 실시 예들을 보여주는 단면도들이다.
도 37 내지 도 38은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 다른 실시 예를 도시한 사시도 및 단면도들이다.
도 39 내지 46은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법을 보여주는 단면도들이다.
도 47은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 일 실시 예를 도시한 단면도이다.
도 48은 성장 기판의 일측 표면에 스트라이프 패턴이 형성된 실시 예들을 보여주는 개념도이다.
도 49 내지 도 51은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 다른 실시 예를 도시한 사시도 및 단면도들이다.
도 52는 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법을 보여주는 단면도이다.
도 53 내지 도 58은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법을 보여주는 단면도이다.
도 59는 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 일 실시 예를 도시한 단면도이다.
도 60 내지 도 62는 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 다른 실시 예를 도시한 사시도 및 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 개념도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 지지 기판(110), 본딩층(120) 및 복수의 반도체층(130)을 포함할 수 있다.
상기 지지 기판(110)은 상기 반도체층들(130)을 지지하는 어떠한 종류의 기판일 수 있다.
상기 지지 기판(110)은 사파이어 기판, 유리 기판, 실리콘카바이드 기판, GaN 기판 또는 실리콘 기판일 수도 있고, 금속 물질로 이루어진 도전성 기판일 수도 있고, PCB 등과 같은 회로 기판일 수도 있으며, 세라믹을 포함하는 세라믹 기판일 수도 있다.
상기 본딩층(120)은 상기 지지 기판(110) 상에 구비되며, 상기 지지 기판(110)과 반도체층들(130)을 결합하는 역할을 한다.
상기 본딩층(120)은 생략될 수 있다. 즉, 상기 지지 기판(110)과 반도체층들(130)이 상기 본딩층(120)이 없어도 체결될 수 있는 구조 또는 재료로 이루어지는 경우 생략될 수 있다. 예컨대, 상기 지지 기판(110)을 상기 반도체층들(130) 상에 증착하여 형성하거나, 도금하여 형성하거나 압착 등 기계적으로 결합시키는 경우에는 생략될 수 있다.
상기 반도체층들(130)은 제1형 반도체층(132), 활성층(134), 제2형 반도체층(136) 및 희생층(138)을 포함할 수 있다. 상기 반도체층들(130)이 적어도 상기 활성층(134)을 포함하는 경우, 상기 반도체 소자(100)는 발광 다이오드 소자일 수 있다.
상기 제1형 반도체층(132)은 제1형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있다. 상기 제1형 반도체층(132)은 P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있다. 또한, 상기 제1형 반도체층(132)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제1형 반도체층(132)은 초격자 구조로 이루어질 수 있다.
상기 활성층(134)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(134)은 단일층 또는 복수층으로 이루어질 수 있고, 적어도 일정 파장의 광을 발광할 수 있다. 또한, 상기 활성층(134)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.
상기 제2형 반도체층(136)은 제2형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있다. 상기 제2형 반도체층(136)은 N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있다. 또한, 상기 제2형 반도체층(136)은 단일층 또는 다중층, 예컨대, 상기 제2형 반도체층(134)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.
상기 희생층(138)은 제2형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있고, 바람직하게는 N-GaN층일 수 있다.
이때, 상기 제2형 반도체층(136)과 상기 희생층(138)이 동일한 물질로 이루어지는 경우, 또는 필요에 의해 상기 제2형 반도체층(136)은 생략될 수 있다.
상기 반도체층들(130)은 초격자층(미도시) 또는 전자 브로킹층(미도시)를 더 포함할 수 있다.
상기 전자 브로킹층(미도시)은 상기 제1형 반도체층(132)과 활성층(134) 사이에 구비될 수 있으며, 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층(미도시)은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.
상기 초격자층(미도시)은 상기 활성층(134)와 제2형 반도체층(136) 사이에 구비될 수 있으며, Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층(미도시)은 상기 활성층(124) 이전에 형성되는 위치에 구비됨으로써 상기 활성층(124)으로 전위(dislocation) 또는 결함(defect) 등이 전달되는 것을 방지하여 상기 활성층(124)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(134)의 결정성을 우수하게 하는 역할을 할 수 있다.
한편, 상기 희생층(138)은 상기 반도체층들(130)의 최상부층에 구비될 수 있다. 이는 상기 희생층(138)이 이후 설명되는 반도체 소자 제조 방법들에서 상술하는 바와 같이 성장 기판(210)으로부터 상기 반도체층들(130)을 분리될 때 이용되기 때문이다.
또한, 상기 희생층(138)은 그 일측 표면의 일정 영역에 거친면(140)이 구비되어 있을 수 있다.
상기 거친면(140)은 절단면(142), 절단된 보이드의 내부 표면(144) 및 V자형으로 식각된 복수의 식각홈(146) 중 어느 하나 이상을 포함하여 구비될 수 있다. 도 1에서는 상기 거치면(140)이 상기 절단면(142), 절단된 보이드의 내부 표면(144) 및 V자형으로 식각된 복수의 식각홈(146) 모두 형성된 것을 도시하고 있다.
상기 절단면(142)은 상기 희생층(138)의 일측 표면 중 일정 영역에 형성될 수 있는 거친면(140)으로, 상기 희생층(138)을 수평 방향(즉, 상기 지지 기판(110)의 표면과 평행한 방향)으로 응력(stress)을 주어 파단될 때의 표면과 동일한 표면일 수 있다.
상기 절단면(142)은 이후 설명되는 반도체 소자 제조 방법들에서 상술하는 바와 같이 보이드가 형성되지 않은 영역 또는 식각 용액에 의해 식각되지 않은 영역에서 상기 희생층(138)에 응력이 가해져서 절단되어 형성되는 면일 수 있다.
상기 절단된 보이드의 내부 표면(144)은 원형, 타원형 또는 기타 형태의 보이드가 절단되어 그 내부 표면이 노출되어 형성되는 면일 수 있다.
상기 절단된 보이드의 내부 표면(144)은 이후 설명되는 반도체 소자 제조 방법들에서 상술하는 바와 같이 상기 희생층(138) 내에 구비된 보이드가 상기 희생층(138)이 절단 또는 식각될 때, 나누어짐으로써 형성되는 면일 수 있다.
상기 V자형으로 식각된 복수의 식각홈(146)은 상기 희생층(138)이 식각 용액에 노출되어 식각되되, V자형으로 식각됨으로써 노출되는 면일 수 있다.
상기 V자형으로 식각된 복수의 식각홈(146)은 이후 설명되는 반도체 소자 제조 방법들에서 상술하는 바와 같이 상기 희생층(138)을 식각 용액으로 식각하되, 상기 성장 기판(210)의 요부(222)에 의해 노출되는 상기 희생층(138)의 일정 영역이 우선적으로 식각됨으로써 V자형으로 식각되어 노출되는 면일 수 있다.
따라서, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 지지 기판(110) 및 반도체층들(130)을 포함하되, 상기 반도체층들(130) 중, 최상부층, 즉, 희생층(138)은 그 표면이 불규칙한 거칠기를 가져 거친면(140)을 구비하며, 상기 거친면(140)은 상기 희생층(138)의 절단면(142), 절단된 보이드의 내부 표면(144) 또는 V자형으로 식각된 복수의 식각홈(146)으로 이루어질 수 있으며, 이로 인해, 상기 반도체 소자(100)가 발광 다이오드 소자인 경우, 상기 반도체층들(130) 중 하나의 층일 수 있는 활성층(134)에서 발광된 광이 상기 최상부층으로 용이하게 추출되어 발광 효율이 높은 효과를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자를 도시한 개념도이다.
도 2를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 소자(200)는 지지 기판(210), 본딩층(220) 및 복수의 반도체층(230)을 포함할 수 있다.
상기 반도체층들(230)들은 제1형 반도체층(232), 활성층(234), 제2형 반도체층(236) 및 희생층(238)을 포함할 수 있다.
이때, 본 발명의 다른 실시 예에 따른 반도체 소자(200)는 도 1을 참조하여 설명한 본 발명의 일 실시 예에 따른 반도체 소자(100)와 비교하여 상기 희생층(238)에서 차이가 있을 뿐이고 다른 구성은 동일함으로 상기 지지 기판(210), 본딩층(220) 및 상기 제1형 반도체층(232), 활성층(234) 및 제2형 반도체층(236)을 포함하는 반도체층들(230)에 대한 자세한 설명은 생략한다.
즉, 상기 지지 기판(210), 본딩층(220) 및 상기 제1형 반도체층(232), 활성층(234) 및 제2형 반도체층(236)을 포함하는 반도체층들(230)은 각각 상기 지지 기판(110), 본딩층(120) 및 상기 제1형 반도체층(132), 활성층(134) 및 제2형 반도체층(136)을 포함하는 반도체층들(130)을 참조한다.
본 실시 예의 상기 희생층(238), 즉, 상기 반도체층들(230)의 최상부층은 그 하부의 다른 반도체층, 예컨대, 상기 제2형 반도체층(236)을 노출시키는 오픈 영역(240)을 적어도 하나 이상 구비할 수 있다.
상기 오픈 영역(240)은 상기 희생층(238)의 일부를 패터닝하여 상기 희생층(238)의 하부를 노출시키는 것일 수 있으나, 바람직하게는 이후 설명되는 반도체 소자 제조 방법들에서 상술하는 바와 같이 상기 희생층(238)을 성장 기판(310)의 철부(324)들 각각으로 에피 성장시키 형성하되 하나의 층으로 합쳐질 정도로는 성장시키기 않아, 이웃하는 철부(324)들 각각 성장된 층들은 서로 접촉하지 않도록 형성하여 상기 오픈 영역(240)이 형성된 것일 수 있다.
도 3 내지 도 9는 본 발명의 일 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 3을 참조하면, 우선 성장 기판(310)을 준비한다.
상기 성장 기판(310)은 반도체층이 에피 성장할 수 있는 어떠한 기판이여도 무방하다. 상기 성장 기판(310)은 사파이어 기판, 유리 기판, 실리콘 카바이드(SiC) 기판 또는 실리콘(Si) 기판 등일 수 있으나, 바람직하게는 상기 성장 기판(310)은 사파이어 기판일 수 있다.
상기 성장 기판(310)의 일측 표면에 요부(322)와 철부(324)를 구비한 요철 패턴(320)을 형성한다.
상기 요부(322)는 수㎛ 이하의 너비 및 깊이로 형성하고, 상기 철부(324)는 수㎛ 이하의 너비 및 높이로 형성할 수 있다.
이때, 도 3에서는 상기 요부(322) 및 철부(324)는 각각 복수 개 구비된 것으로 도시하고 있으나 이에 한정되지 않는다. 즉, 상기 요철 패턴(320)은 상기 철부(324)를 복수 개를 구비하나, 상기 철부(324)들 각각을 둘러싸는 하나의 연결된 요부(322)로 구비(즉, 일 표면에서 상기 철부(324)들이 돌출된 형태와 동일함)될 수 있고, 상기 요부(322) 및 철부(324)가 반복하여 구비되되, 상기 요부(322) 및 철부(324)가 스트라이프 형태로 구비될 수 있다. 이때, 상기 요부(322)로 식각 용액이 주입될 수 있으므로 상기 요부(322)들은 서로 연결되는 형태인 것이 바람직하다.
이때, 상기 요부(322)는 그 단면 형상이 아랫변은 좁고 윗변은 넓은 사다리 형태의 홈으로 형성될 수 있다.
상기 요철 패턴(320)은 상기 요부(322)를 식각 공정으로 식각함으로써 형성할 수도 있다.
도 4를 참조하면, 상기 성장 기판(310)의 요부(322)에 성장 억제층(330)을 형성한다.
상기 성장 억제층(330)은 상기 요철 패턴(320)의 요부(322)에서 반도체층들(130)이 성장되는 것을 방지하는 역할을 한다.
상기 성장 억제층(330)은 상기 요부(322)의 바닥면을 덮을 정도로만 구비될 수 있다. 이는 이후 설명되는 반도체층들(130)의 에피 성장은 상기 요부(322)와 철부(324) 사이의 측면 상에서는 거의 성장되지 않지 않기 때문이다.
도 5를 참조하면, 상기 성장 기판(310) 상에 상기 반도체층들(130) 중의 하나의 층인 희생층(138)을 에피 성장시킨다.
상기 희생층(138)은 N-GaN으로 이루어질 수 있으며, MOCVD 등과 같은 화학 기상 증착 장치를 이용하여 에피 성장하여 형성할 수 있다.
상기 희생층(138)은 도핑되는 N형 불순물을 적절히 조절할 수 있는데, 이는 이후 설명되는 ECE(Elctro Chemical Etching) 공정의 공정 조건, 즉, 인가 전압, 공정 시간 또는 공정 온도에 따라 적절이 조절할 수 있다. 이러한 N형 불순물의 조절과 상기 ECE 공정의 공정 조건의 조절을 통해 이후 설명되는 미세 기공(331)을 조절하고, 상기 미세 기공(331)을 조절함으로써 보이드(340)의 크기, 갯수 또는 형성 위치를 조절할 수 있기 때문이다.
상기 희생층(138)은 3㎛ 이하의 두께, 바람직하게는 2㎛ 이하의 두께로 형성될 수 있다.
도 6을 참조하면, 상기 희생층(138)에 ECE 공정을 실시하여 상기 희생층(138)의 표면에서 일정 깊이로 복수의 미세 기공(331)을 형성한다.
상기 ECE 공정은 상기 희생층(138)이 형성된 상기 성장 기판(310)을 식각 용액, 예컨대, 옥산살(oxalic acid) 용액에 장입한 후 전압을 인가함으로써 이루어질 수 있다. 이때, 상기 ECE 공정은 상기 인가 전압, 공정 시간 또는 식각 용액의 온도를 조절하여 상기 미세 기공(331)들의 깊이를 조절할 수 있다.
상기 미세 기공(331)들은 상기 희생층(138)이 2㎛의 두께로 형성되는 경우, 1㎛의 깊이로 형성되도록 제어하는 것이 바람직하다. 물론 필요에 따라 상기 미세 기공(331)들의 깊이는 조절될 수 있다.
도 7을 참조하면, 상기 희생층(138) 상에 반도체층들, 즉, 제2형 반도체층(136), 활성층(134) 및 제1형 반도체층(132)을 순차적으로 형성할 수 있다.
상기 제1형 반도체층(132), 활성층(134) 및 제2형 반도체층(136)은 MOCVD 등과 같은 화학적 기상 증착 장치로 에피 성장하여 형성할 수 있다.
즉, 상기 희생층(138)에 미세 기공(331)들을 형성한 후 재성장을 통해 상기 반도체층들을 형성할 수 있다. 이때, 도에서는 자세히 도시하고 있지 않지만, 상기 희생층(138) 상에 상기 희생층(138)과 동일한 층, 즉, 추가 희생층(미도시)을 더 에피 성장시킨 후, 상기 제1형 반도체층(132), 활성층(134) 및 제2형 반도체층(136)을 포함하는 반도체층들을 에피 성장시킬 수 있다.
이러한 상기 추가 희생층(미도시)을 포함하여 상기 반도체층들을 에피 성장시킴으로 인해 상기 미세 기공(331)들로부터 복수의 보이드(340)가 형성될 수 있다.
상기 보이드(340)들 각각은 복수의 미세 기공(331)이 하나로 합쳐짐으로써 형성될 수도 있고, 하나의 미세 기공(331)이 성장되어 형성될 수도 있다.
이때, 상기 추가 희생층(미도시)을 포함하여 상기 반도체층들을 상기 희생층(138) 상에 에피 성장시킬 때, 상기 에피 성장의 성장 온도 또는 주입되는 가스의 종류 및 유량을 조절하여 상기 보이드(340)의 크기, 위치 및 갯수를 조절할 수 있다.
도 8을 참조하면, 상기 반도체층들(130) 상에 지지 기판(110)을 부착한다.
이때, 상기 지지 기판(110)과 반도체층들(130)의 부착은 상기 지지 기판(110)과 반도체층들(130) 사이에 본딩층(120)을 형성한 후, 상기 지지 기판(110)과 반도체층들(130) 사이를 부착할 수 있다.
이때, 상기 본딩층(120)은 도전성 물질로 이루어질 수 있다.
한편, 상기 본딩층(120)은 생략될 수 있다. 상기 본딩층(120)의 생략은 상기 지지 기판(110)과 반도체층들(130)은 상기 지지 기판(110)을 상기 반도체층들(130)에 열적 또는 기계적으로 압착하여 부착하거나, 상기 지지 기판(110)을 상기 반도체층들(130) 상에 증착 또는 도금 등에 의해 형성함으로써 상기 지지 기판(110)과 반도체층들(130)이 직접 부착되는 경우에 이루어질 수 있다.
도 9를 참조하면, 상기 반도체층들(130)을 포함하는 지지 기판(110)으로부터 상기 성장 기판(310)을 분리한다.
상기 성장 기판(310)의 분리는 상기 희생층(138)을 이용하여 이루어질 수 있다.
즉, 상기 성장 기판(310)의 분리는 상기 희생층(138)에 응력을 가해 상기 희생층(138)이 파단됨으로써 분리될 수 있다.
상기 희생층(138)의 파단은 상기 희생층(138) 내에 보이드(131)들을 포함하고 있기 때문에 용이하게 발생될 수 있다. 즉, 상기 희생층(138)에 응력이 작용하게 되면, 상기 보이드(131)들에게 응력이 집중되고, 상기 보이드(131)들과 상기 보이드(131)들 사이의 영역들이 파괴되어 상기 희생층(138)이 파단될 수 있다.
따라서, 도 9에 도시된 바와 같이 상기 희생층(138)은 그 표면에 상기 희생층(138)이 파단되면서 생성되는 절단면(142) 또는 상기 보이드(131)들이 절단되면서 생성되는 절단된 보이드의 내부 표면(144)을 형성하면서 분리된다.
한편, 분리된 상기 성장 기판(310)은 그 표면에 잔류하는 희생층(138)의 일부 등을 제거하는 세정 공정을 진행한 후, 재사용될 수 있다.
도 10 내지 도 12는 본 발명의 다른 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 10 및 도 11을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 소자 제조 방법은 도 3 내지 도 9를 참조하여 설명한 본 발명의 일 실시 예에 따른 반도체 제조 방법과는 상기 성장 기판(310)을 분리하는 방법에서 차이가 있을 뿐이고, 그 이전의 공정은 동일하게 진행할 수 있음으로 자세한 설명은 생략한다.
그 내부에 상기 보이드(340)들이 형성된 희생층(138)을 포함하는 반도체층들(130) 상에 상기 본딩층(120)을 이용하여 지지 기판(110)을 부착한 후, 상기 성장 기판(310)의 요부(322)들로 식각 용액을 주입하여 상기 희생층(138)을 식각하기 시작한다.
이때, 상기 식각 용액은 상기 희생층(138)을 선택적으로 식각할 수 있는 어떠한 식각 용액을 사용할 수 있으며, 수산화나트륨, 과산화수소 및 순수를 포함하는 식각 용액, 수산화칼륨 및 순수를 포함하는 식각 용액 또는 황산을 포함하는 식각 용액일 수 있다.
상기 식각 용액을 이용하여 상기 희생층(138)을 계속 식각하게 되면, 도 11에 도시된 바와 같이 상기 희생층(138)에 V자형으로 식각된 식각홈(146)이 복수 개 형성될 수 있다. 또한, 상기 보이드(340)들을 따라 상기 식각 용액이 상기 희생층(138)의 측면 방향으로 식각하여 상기 희생층(138)을 식각하여 분리하게 된다.
이때, 상기 희생층(138)의 일부 영역(350)은 상기 식각 용액이 침투되지 않아 분리되지 않은 채로 남아 있을 수도 있다. 물론, 상기 일부 영역(350)은 식각 공정을 조절하여 남아 있지 않게 할 수도 있다.
도 12를 참조하면, 상기 식각 용액으로 상기 희생층(138)을 식각하여 또는 상기 식각 용액으로 상기 희생층(138)을 식각한 후, 상기 희생층(138)에 응력을 인가하여 상기 성장 기판(310)을 상기 희생층(138)을 포함하는 반도체층들(130)로부터 분리할 수 있다.
그러므로 본 실시 에에 따른 반도체 소자 제조 방법에 의해서 제조된 반도체체 소자는 도 12에 도시된 바와 같이 상기 지지 기판(110) 상의 상기 희생층(138)은 그 표면에 상기 절단면(142), 절단된 보이드의 내부 표면(144) 또는 V자형으로 식각된 복수의 식각홈(146)을 구비할 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 13을 참조하면, 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법은 도 3 내지 도 9를 참조하여 설명한 본 발명의 일 실시 예에 따른 반도체 소자 제조 방법과 거의 동일한 방법으로 진행하되, 상기 성장 기판(310)의 요철 패턴(320)의 형상이 상이하고, 이로 인해 상기 성장 억제층(330)이 불필요하다는 점에서 차이가 있을 뿐 다른 공정은 동일하므로 자세한 설명은 생략한다.
즉, 본 실시 예에서는 상기 성장 기판(310)을 준비하는 공정에서 상기 요철 패턴(320)을 형성하되, 요부(326)를 그 단면 형상이 아랫변은 좁고 윗변은 넓은 사다리 형태의 홈으로 형성하는 것이 아니라 그 단면 형상이 V자 형태의 홈으로 형성하는 점에서 차이가 있다.
이때, 상기 요부(326)는 상기 성장 기판(310)을 식각하는 식각 용액, 예컨대, 황산 또는 인산을 포함하는 식각 용액을 이용함으로써 형성될 수 있다.
상기 성장 기판(310)이 사파이어 기판인 경우, 상기 요부(326)는 상기 식각 용액이 상기 사파이어 기판의 c-면과 r-면을 식각하여 형성된 V자 형태의 홈으로 형성될 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 14를 참조하면, 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법은 도 10 내지 도 12를 참조하여 설명한 본 발명의 다른 실시 예에 따른 반도체 소자 제조 방법과 거의 동일한 방법으로 진행하되, 상기 성장 기판(310)의 요철 패턴(320)의 형상이 상이하고, 이로 인해 상기 성장 억제층(330)이 불필요하다는 점에서 차이가 있을 뿐 다른 공정은 동일하므로 자세한 설명은 생략한다.
본 실시 예의 요철 패턴(320)은 도 13을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법에서 설명한 요부(326)와 철부(324)를 포함하는 요철 패턴(320)과 동일하므로 자세한 설명은 생략한다.
도 15 내지 도 16은 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다. 이때, 본 실시 예에 따른 제조 방법은 도 2를 참조하여 설명한 반도체 소자(200)의 제조 방법을 기준으로 설명한다.
도 15를 참조하면, 본 발명의 또 다른 실시 예에 따른 반도체 소자 제조 방법은 도 3 및 도 4를 참조하여 설명한 바와 같이 성장 기판(310)을 준비하고, 상기 성장 기판(310)의 일측 표면에 요부(322) 및 철부(324)를 복수 개 구비한 요철 패턴(320)을 형성한다. 이때, 상기 요철 패턴(320)은 도 13 또는 도 14를 참조하여 설명한 V자 형태의 홈으로 형성된 요부(326) 및 철부(324)를 포함하는 요철 패턴(320)을 형성할 수도 있다.
이어서, 도 5를 참조하여 설명한 상기 희생층(138)과 같이 상기 성장 기판(310) 상에 에피 성장으로 상기 희생층(238)을 형성할 수 있다.
이때, 도 5를 참조하여 설명한 상기 희생층(138)은 복수의 철부(324)에서 각각 성장한 여러 개의 시드층(미도시)들이 하나로 합쳐져서 형성되는 반면, 본 실시 예에서는 상기 철부(324)들 각각에서 성장한 여러 개의 시드층(미도시)들이 하나로 합쳐지기 전에 에피 성장을 멈추게 하여 복수의 오픈 영역(260)을 구비한 희생층(238)은 형성할 수 있다.
또한, 도에서 도시하고 있지 않지만, 도 5를 참조하여 설명한 상기 희생층(138)을 형성하는 공정으로 상기 희생층(138)을 형성한 후, 이를 식각 공정 등을 이용하여 상기 희생층(1348)의 일부분들을 패터닝하여 복수의 오픈 영역(260)을 구비한 희생층(238)을 형성할 수도 있다.
상기 희생층(238)을 형성한 후에는, 도 6 내지 도 8을 참조하여 설명한 상기 제1형 반도체층(132), 활성층(134), 제2형 반도체층(136), 본딩층(120) 및 지지 기판(110)을 형성 및 부착하는 공정과 동일한 공정으로 제1형 반도체층(232), 활성층(234), 제2형 반도체층(236), 본딩층(220) 및 지지 기판(210)을 형성 및 부착하는 공정을 진행할 수 있음으로 자세한 설명은 생략한다.
도 16을 참조하면, 상기 지지 기판(210)을 상기 반도체층들(230) 상에 부착한 후, 도 9를 참조하여 설명한 상기 성장 기판(310)의 분리 방법과 동일한 방법, 즉, 상기 희생층(238)에 응력을 가하여 상기 성장 기판(310)을 분리하여 반도체 소자(200)를 형성할 수 있다.
이때, 상기 희생층(238)은 그 표면에는 도 9를 참조하여 설명한 상기 절단면(142) 및 절단된 보이드의 내부 표면(144)과 동일한 방법으로 절단면(242) 및 절단된 보이드의 내부 표면(244)이 형성될 수 있다.
또한 상기 희생층(238)은 그 하부의 반도체층, 예컨대, 상기 제2형 반도체층(236)의 표면을 노출시키는 오픈 영역(360)이 복수 개 형성될 수 있다. 이때, 상기 오픈 영역(360)들은 각각 상기 성장 기판(310)의 요부(322)에 대응되는 영역에서 형성될 것일 수 있다.
도 17은 본 발명의 또 다른 실시 예에 따른 반도체 소자를 도시한 개념도이다.
도 17을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 지지 기판(110), 본딩층(120) 및 복수의 반도체층(430)을 포함할 수 있다.
상기 지지 기판(110), 본딩층(120)은 도 1 및 도 2의 반도체 소자(100)와 동일하므로 상세한 설명은 생략한다. 또한, 상기 반도체층(430)의 최상부층(438)을 제외한 구성들은 도 1 및 도 2의 반도체 소자(100)와 동일하므로 상세한 설명은 생략한다.
한편, 상기 최상부층(438)은 상기 반도체층들(430)의 최상부에 구비될 수 있다.
또한, 상기 최상부층(438)은 그 표면에 V자 식각 홈(438a) 또는 비-병합 홈(438b)을 구비할 수 있다.
상기 V자 식각 홈(438a)은 이후 설명되는 본 발명의 일 실시 예에 따른 반도체 소자를 제조하는 방법에서 상술하는 바와 같이 성장 기판(110)으로부터 상기 최상부층(438)을 포함하는 반도체층들(430)을 분리할 때, 상기 최상부층(438)의 일부가 식각됨으로써 형성될 수 있고, 상기 비-병합 홈(438b)은 상기 최상부층(438)을 에피 성장할 때 그 에피 성장을 조절함으로 형성될 수 있다. 상기 V자 식각 홈(438a) 또는 비-병합 홈(438b)은 이후 제조 방법에서 자세히 설명한다.
도 18 내지 도 24는 도 17의 반도체 소자를 제조하는 방법을 도시한 단면도들이다.
도 18을 참조하면, 우선 성장 기판(310)을 준비한다.
상기 성장 기판(310)은 반도체층이 에피 성장할 수 있는 어떠한 기판이여도 무방하다. 상기 성장 기판(310)은 사파이어 기판, 유리 기판, 실리콘 카바이드(SiC) 기판 또는 실리콘(Si) 기판 등일 수 있으나, 바람직하게는 상기 성장 기판(310)은 사파이어 기판일 수 있다.
상기 성장 기판(310)의 일측 표면에 요부(322)와 철부(324)를 구비한 요철 패턴(320)을 형성한다.
상기 요부(322)는 수㎛ 이하의 너비 및 깊이로 형성하고, 상기 철부(324)는 수㎛ 이하의 너비 및 높이로 형성할 수 있다.
이때, 도 18에서는 상기 요부(322) 및 철부(324)는 각각 복수 개 구비된 것으로 도시하고 있으나 이에 한정되지 않는다. 즉, 상기 요철 패턴(320)은 상기 철부(324)를 복수 개를 구비하나, 상기 철부(324)들 각각을 둘러싸는 하나의 연결된 요부(322)로 구비(즉, 일 표면에서 상기 철부(324)들이 돌출된 형태와 동일함)될 수 있고, 상기 요부(322) 및 철부(324)가 반복하여 구비되되, 상기 요부(322) 및 철부(324)가 스트라이프 형태로 구비될 수 있다. 이때, 상기 요부(322)로 식각 용액이 주입될 수 있으므로 상기 요부(322)들은 서로 연결되는 형태인 것이 바람직하다.
이때, 상기 요부(322)는 그 단면 형상이 아랫변은 좁고 윗변은 넓은 사다리 형태의 홈으로 형성될 수 있다.
상기 요철 패턴(320)은 상기 요부(322)를 식각 공정으로 식각함으로써 형성할 수도 있다.
도 19를 참조하면, 상기 성장 기판(310)의 요부(322)에 성장 억제층(330)을 형성한다.
상기 성장 억제층(330)은 상기 요철 패턴(320)의 요부(322)에서 반도체층들이 성장되는 것을 방지하는 역할을 한다.
상기 성장 억제층(330)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 등과 같은 절연막으로 이루어질 수 있다. 또한, 상기 성장 억제층(330)은 이후 설명되는 마스크 패턴과 동일한 물질로 이루어질 수 있다.
상기 성장 억제층(330)은 상기 요부(322)의 바닥면을 덮을 정도로만 구비될 수 있다. 이는 이후 설명되는 반도체층들의 에피 성장은 상기 요부(322)와 철부(324) 사이의 측면 상에서는 거의 성장되지 않지 않기 때문이다.
이어서, 상기 성장 기판(310) 상에 희생층(440)을 에피 성장시킨다.
상기 희생층(440)은 GaN을 포함하는 반도체층, 예컨대, N-GaN을 포함하여 이루어질 수 있으며, MOCVD 등과 같은 화학 기상 증착 장치를 이용하여 에피 성장하여 형성할 수 있다. 이때, 상기 희생층(440)은 상기 최상부층(438)과 마찬가지로 불순물이 도핑되지 않은 μ-GaN층으로 이루어질 수도 있다.
도 20를 참조하면, 상기 희생층(440) 상에 마스크 패턴(450)을 형성할 수 있다.
상기 마스크 패턴(450)은 상기 희생층(440)과의 식각 선택비가 큰 물질, 예컨대, 실리콘 산화막 또는 실리콘 질화막 등과 같은 절연막으로 이루어질 수 있다.
상기 마스크 패턴(450)은 하부의 상기 희생층(440)을 노출시키는 오픈 영역(452)들을 구비할 수 있다.
상기 오픈 영역(452)들은 상기 요철 패턴(320)의 요부(322)들에 대응하는 영역 상에 구비되는 것이 바람직하다.
도 21를 참조하면, 상기 희생층(440) 상에 마스크 패턴(450)을 형성한 후, 상기 오픈 영역(452)에 의해 노출된 상기 마스크 패턴(450) 하부의 상기 희생층(440)의 표면으로부터 상기 최상부층(438)을 성장시킨다.
이때, 상기 최상부층(438)은 서로 이웃하는 상기 오픈 영역(452)들로부터 에피 성장된 에피층들이 서로 병합되어 완전히 하나의 층을 이루어질 때까지 에피 성장하여 형성할 수 있다.
또한, 상기 최상부층(438)은, 도 21에 도시된 바와 같이, 서로 이웃하는 상기 오픈 영역(452)들로부터 상기 마스크 패턴(450) 상부로 에피 성장하되, 성장된 에피층들이 서로 완전히 합쳐지지는 않을 정도로 에피 성장시켜 형성될 수도 있다. 즉, 상기 최상부층(438)은 그 층 내에 이웃하는 상기 오픈 영역(452)들로부터 상기 마스크 패턴(450) 상부로 에피 성장하되, 성장된 에피층들이 서로 완전히 합쳐지지는 않아 형성된 비-병합 홈(438b)들을 구비할 수 있다.
도 22를 참조하면, 상기 최상부층(438)을 형성한 후, 연속적으로 상기 최상부층(438) 상에 반도체층들, 즉, 제2형 반도체층(436), 활성층(434) 및 제1형 반도체층(432)을 순차적으로 형성할 수 있다.
상기 제1형 반도체층(432), 활성층(434) 및 제2형 반도체층(436)은 MOCVD 등과 같은 화학적 기상 증착 장치로 에피 성장하여 형성할 수 있다.
이어서, 상기 반도체층들(430)의 에피 성장이 완료된 후, 상기 반도체층들(130) 상에 지지 기판(110)을 부착한다.
이때, 상기 지지 기판(110)과 반도체층들(430)의 부착은 상기 지지 기판(110)과 반도체층들(430) 사이에 본딩층(120)을 형성한 후, 상기 지지 기판(110)과 반도체층들(430) 사이를 부착함으로써 이루어질 수 있다.
이때, 상기 본딩층(120)은 도전성 물질로 이루어질 수 있다.
한편, 상기 본딩층(120)은 생략될 수 있다. 상기 본딩층(120)의 생략은 상기 지지 기판(110)과 반도체층들(430)은 상기 지지 기판(110)을 상기 반도체층들(430)에 열적 또는 기계적으로 압착하여 부착하거나, 상기 지지 기판(110)을 상기 반도체층들(430) 상에 증착 또는 도금 등에 의해 형성함으로써 상기 지지 기판(110)과 반도체층들(430)이 직접 부착되는 경우에 이루어질 수 있다.
도 23을 참조하면, 상기 성장 기판(310)의 요부(322)들에 식각 용액을 주입하여 상기 희생층(440)을 식각한다.
이때, 상기 식각 용액은 상기 희생층(440)을 포함하는 상기 반도체층(430)을 식각하나, 상기 마스크 패턴(450)에 식각하지 않은 식각 용액일 수 있다.
상기 식각 용액은 상기 요철 패턴(320)의 요부(322)들에 의해 노출된 상기 희생층(440)의 일부를 식각하고, 상기 마스크 패턴(450)의 오픈 영역(452) 내에 구비된 상기 반도체층들(430)의 일부, 즉, 상기 최상부층(438)의 일부를 식각한다.
이때, 상기 식각 용액에 의한 상기 최상부층(438)의 식각이 많이 진행되면, 상기 마스크 패턴(450)의 오픈 영역(452)에 구비된 상기 최상부층(438)의 일부 뿐만 아니라, 상기 마스크 패턴(450)의 오픈 영역(452) 상의 상기 최상부층(438)의 일부까지 식각하여 상기 반도체층들(430)이 상기 성장 기판(210)으로부터 분리되었을 때, 상기 최상부층(438)의 표면에 V자 형태의 V자 식각 홈(438a)이 형성될 수 있다. 또한, 상기 식각 용액에 의한 상기 최상부층(438)의 식각을 적절히 조절하여, 상기 최상부층(438)의 표면에 상기 V자 식각 홈(438a)이 형성되지 않도록 할 수 있고, 또한 도 17 또는 도 23에 도시된 바와는 다르게 상기 V자 식각 홈(438a)이 형성된 영역에 돌출부(미도시)들을 형성할 수도 있다. 즉, 상기 오픈 영역(452) 내에 구비된 최상부층(438)의 일부를 완전히 식각하지 않아 상기 최상부층(438)의 표면에 상기 돌출부(미도시)들을 형성할 수도 있다.
도 24 를 참조하면, 상기 마스크 패턴(450)을 제거하여 상기 성장 기판(210)을 상기 반도체층들(430)이 형성된 지지 기판(110)으로부터 분리하여 도 1을 참조하여 설명한 상기 반도체 소자(100)를 형성한다.
이때, 상기 마스크 패턴(450)의 제거는 다양한 방법, 예컨대, BOE(Buffered Oxide Etchant), HF 등 플루오르(F)를 포함하는 액상 또는 기상 식각 물질을 이용하여 이루어질 수 있다. 한편, 상기 성장 억제층(330)이 상기 마스크 패턴(450)과 동일한 물질로 이루어지는 경우, 상기 마스크 패턴(450)과 동일한 물질 또는 방법으로 제거할 수 있다.
이후, 도에서 도시하고 있지 않으나, 상기 최상부층(438), 제2반도체층(436) 및 활성층(434)의 일부를 식각하여 상기 제1반도체층(432)의 일부 표면을 노출시키는 메사 식각을 실시하고, 이어서, 상기 노출된 제1반도체층(432)의 일부 표면 상에 제1전극(미도시)을 형성하고, 상기 최상부층(438) 상에 투명 전극층(미도시)과 제2전극(미도시)을 형성하여 상기 반도체 소자(100)를 이용하여 발광 다이오드 소자를 제조할 수 있다.
도 25는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 제조하는 방법을 도시한 단면도이다.
도 25를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 소자 제조 방법은 도 18 내지 도 24를 참조하여 설명한 본 발명의 일 실시 예에 따른 반도체 소자 제조 방법과 동일한 방법으로 진행하되, 상기 성장 기판(310)의 요철 패턴(320)의 형상이 상이하고, 이로 인해 상기 성장 억제층(도24의 330)이 불필요하다는 점에서 차이가 있을 뿐 다른 공정은 동일하므로 자세한 설명은 생략한다.
즉, 본 실시 예에서는 상기 성장 기판(310)을 준비하는 공정에서 상기 요철 패턴(320)을 형성하되, 요부(326)를 그 단면 형상이 아랫변은 좁고 윗변은 넓은 사다리 형태의 홈으로 형성하는 것이 아니라 그 단면 형상이 V자 형태의 홈으로 형성하는 점에서 차이가 있다.
이때, 상기 요부(326)는 상기 성장 기판(310)을 식각하는 식각 용액, 예컨대, 황산 또는 인산을 포함하는 식각 용액을 이용함으로써 형성될 수 있다.
상기 성장 기판(310)이 사파이어 기판인 경우, 상기 요부(326)는 상기 식각 용액이 상기 사파이어 기판의 c-면과 r-면을 식각하여 형성된 V자 형태의 홈으로 형성될 수 있다.
도 26 내지 도 32는 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법을 보여주는 단면도들이다.
도 33은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 일 실시 예를 도시한 단면도이다.
도 34는 ECE 공정의 개념도이다.
도 35 및 도 36은 ECE 공정으로 형성된 미세 기공들의 실시 예들을 보여주는 단면도들이다.
도 26을 참조하면, 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법은 우선, 성장 기판(510)을 준비한다.
상기 성장 기판(510)은 사파이어 기판, GaN 기판, 유리 기판, 실리콘 카바이드(SiC) 기판 또는 실리콘(Si) 기판 등일 수 있으나, 바람직하게는 상기 성장 기판(510)은 사파이어 기판 또는 GaN 기판일 수 있다.
상기 성장 기판(510)을 MOCVD(metalorganic chemical vapour deposition) 등과 같은 에피 성장 장치의 챔버 내에 장입한 후, 상기 성장 기판(510) 상에 희생층(520)을 성장시킨다. 상기 희생층(520)은 불순물이 도핑된 GaN, 바람직하게는 n형 불순물이 고농도로 도핑된 n-GaN을 포함하여 이루어질 수 있다.
도 27를 참조하면, 상기 희생층(520) 내에 복수의 미세 기공(531)을 형성한다.
상기 미세 기공(531)들은 ECE(electro chemical etching)공정으로 형성할 수 있다.
이때, 상기 ECE 공정은 도 8에 도시된 바와 같이 상기 희생층(520)이 형성된 성장 기판(510)을 ECE 용액(512)에 담근 후, 전압을 인가하여 형성된 전기장에 의해 상기 미세 기공(531)들을 형성하는 공정일 수 있다.
상기 ECE 용액(512)은 전해질 용액일 수 있으며, 바람직하게는 옥산살(oxalic acid), HF 또는 NaOH을 포함하는 전해질 용액일 수 있다.
상기 ECE 공정은 상기 ECE 용액(512) 내에 음극 전극(514)을 구비하며, 상기 음극 전극(514)은 상기 ECE 용액(512) 내에 상기 희생층(520)을 담글 때 상기 희생층(520) 상에 구비되되, 일정 간격으로 이격되어 구비될 수 있도록 한다.
상기 ECE 공정은 상기 희생층(520)에 상기 ECE 용액(512)에 담근 후, 상기 희생층(520)에는 (+) 전원을 인가하고, 상기 음극 전극(514)에는 (-) 전원을 인가하여 진행할 수 있다.
상기 미세 기공(531)들은 상기 희생층(520)의 표면으로부터 상기 희생층(520)의 내부로 일정 깊이까지 형성될 수 있다. 상기 미세 기공(531)들의 형성 깊이 및 직경 등은 인가 전압, 공정 시간, 상기 희생층(520)의 도핑 농도 또는 ECE 용액의 온도를 조절함으로써 조절할 수 있다.
이때, 상기 미세 기공(531)들은 도 33 및 도 34에 도시된 바와 같이 적어도 두 영역, 즉, 제1 미세 기공(532) 및 제2 미세 기공(534)을 포함하여 이루어질 수 있다. 상기 제2 미세 기공(534)은 상기 제1 미세 기공(532)에 비해 그 직경을 크게 하여 형성할 수 있다.
상기 미세 기공(531)들을 상기 제1 미세 기공(532) 및 제2 미세 기공(534)으로 형성하는 이유는 상기 희생층(520)의 표면에 가까운 영역, 즉 상기 제1 미세 기공(532)은 직경이 작은 미세 기공들로 형성하고, 상기 희생층(520) 내부, 즉, 상기 제2 미세 기공(534)은 직경이 큰 미세 기공들로 형성하여, 이후, 상기 희생층(520) 상에 질화물 반도체층(550)을 재성장할 때, 상기 질화물 반도체층(550)에는 손상을 적게 주는 동시에 상기 희생층(520) 내부에는 그 크기가 큰 공동(560)을 형성하거나 공동(560)의 수가 많아지도록 하기 위해서이다.
도 34에 도시된 미세 기공(531)들의 제조 방법은 상기 희생층(520)을 ECE 용액을 담근 후, 적어도 두 단계의 전압으로 상기 미세 기공(531)들을 형성함으로써 제1 미세 기공(532) 및 제2 미세 기공(534)을 형성할 수 있다.
즉, 상기 제1 미세 기공(532)을 제1 전압으로 형성한 후, 상기 제1 전압 보다 높은 전압인 제2 전압으로 상기 제2 미세 기공(534)을 형성함으로써 형성될 수 있다.
따라서, 도 34에 도시된 미세 기공(531)들의 제조 방법은 미세 기공(531)들을 형성함에 있어 인가 전압을 적어도 두 단계로 나누어 다르게 인가함으로써 형성될 수 있다.
도 35에 도시된 미세 기공(531)들의 제조 방법은 상기 희생층(520)을 형성함에 있어, 불순물의 농도가 상이한 제1 희생층(522) 및 제2 희생층(524)을 형성한 후, 상기 제1 희생층(522) 및 제2 희생층(524)이 형성된 성장 기판(510)을 ECE 용액에 담근 후 전원을 인가함으로써 제1 미세 기공(532) 및 제2 미세 기공(534)을 형성할 수 있다. 이때 상기 제1 희생층(522)은 상기 제2 희생층(524)에 비해 불순물의 농도가 더 높게 하여 형성하는 것이 바람직하다.
따라서, 도 35에 도시된 미세 기공(531)들의 제조 방법은 희생층(520)을 형성함에 있어, 불순물의 농도가 상이한 적어도 두 층의 희생층(520)을 형성하고, ECE 공정을 실시함으로써 형성될 수 있다.
이때, 도 35에 도시된 미세 기공(531)들의 제조 방법은 상기 ECE 공정을 실시함에 있어, 인가 전압을 한 단계로 진행하는 것을 기본으로 하나, 인가 전압을 두 단계 이상으로 하여 진행할 수 있고, 또한, 상기 제1 미세 기공(532)의 크기를 더 크게 할 수도 있다.
도 28을 참조하면, 상기 미세 기공이 형성된 희생층(520) 상에 절연 패턴(540)을 형성한다.
상기 절연 패턴(540)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질로 형성될 수 있다.
상기 절연 패턴(540)은 스트라이프 형태 또는 메쉬 형태로 오픈 영역을 구비할 수 있다.
상기 절연 패턴(540)은 그 너비, 두께 및 형태 등은 본 발명의 일 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 이용하여 발광 다이오드 소자를 형성할 때, 다이싱을 고려하여 형성하고, 또한, 광 추출 효율을 고려하여 형성할 수 있다.
상기 절연 패턴(540)은 240㎚의 두께로 형성될 수 있다.
도 29를 참조하면, 상기 절연 패턴(540)이 형성된 희생층(520) 상에 복수의 질화물 반도체층(550)을 형성한다.
상기 복수의 질화물 반도체층(550)은 상기 성장 기판(510)을 MOCVD 등과 같은 에피 성장 장치의 챔버 내에 재장입한 후, 재성장함으로써 이루어질 수 있다.
즉, 상기 복수의 질화물 반도체층(550)은 상기 절연 패턴(540)의 오픈 영역에 의해 노출된 상기 희생층(520)의 표면으로부터 에피 성장하여 형성될 수 있다.
이때, 상기 희생층(520)의 미세 기공(531)들은 상기 복수의 질화물 반도체층(550)이 에피 성장될 때, 복수의 공동(560)으로 형성될 수 있다.
상기 복수의 공동(560)은 복수의 미세 기공(531)이 하나로 합쳐짐으로써 형성될 수도 있고, 하나의 미세 기공(531)이 확장되어 형성될 수도 있다.
이때, 상기 복수의 질화물 반도체층(550)을 에피 성장시킬 때, 상기 에피 성장의 성장 온도 또는 주입되는 가스의 종류 및 유량을 조절하여 상기 공동(560)들의 크기, 위치 및 갯수 등을 조절할 수 있다.
상기 공동(560)들은 상기 희생층(520)의 상부 영역(이때, 상기 희생층(520)의 상부 영역은 상기 복수의 질화물 반도체층(550)과 접하는 계면에 가까운 영역을 의미함)에 주로 형성될 수 있다.
상기 공동(560)들은 상기 희생층(520)의 영역 중 상기 복수의 질화물 반도체층(550)과 가까운 영역에 존재하는 것에 비해 먼 곳에 존재하는 것이 그 크기가 더 크며, 상기 복수의 질화물 반도체층(550)과 멀어질 수 록 그 크기는 커지는 형태로 구비될 수 있다.
한편, 도 29에서는 상기 복수의 질화물 반도체층(550)이 제1 질화물 반도체층(552) 및 제2 질화물 반도체층(554)을 포함하여 이루어진 것으로 도시하고 있으나, 단일층일 수도 있으며, 셋 층 이상의 복수 층으로 이루어질 수 있다.
상기 제1 질화물 반도체층(552)은 버퍼층일 수 있고, 상기 제2 질화물 반도체층(554)은 적어도 활성층을 포함하는 반도체층일 수 있다.
즉, 상기 제1 질화물 반도체층(552)은 n형 불순물이 도핑된 n-GaN층 또는 불순물이 도핑되지 않은 μ-GaN층일 수 있다.
상기 제2 질화물 반도체층(554)은 제1형 반도체층(미도시), 활성층(미도시) 및 제2형 반도체층(미도시)을 포함하여 이루어질 수 있다.
이때, 상기 제1형 반도체층(미도시)은 제1형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체층, 즉, N-GaN층일 수 있다.
상기 활성층(미도시)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 단일 층 또는 복수 층으로 이루어질 수 있고, 적어도 일정 파장의 광을 발광할 수 있다. 또한, 상기 활성층(미도시)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.
상기 제2형 반도체층(미도시)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층, 즉, P-GaN층일 수 있다.
상기 제2 질화물 반도체층(554)은 초격자층(미도시) 또는 전자 브로킹층(미도시)를 더 포함할 수 있다.
이어서, 상기 복수의 질화물 반도체층(550) 상에 지지 기판(570)을 부착한다.
상기 지지 기판(570)은 사파이어 기판, GaN 기판, 유리 기판, 실리콘카바이드 기판 또는 실리콘 기판일 수도 있고, 금속 물질로 이루어진 도전성 기판일 수도 있고, PCB 등과 같은 회로 기판일 수도 있으며, 세라믹을 포함하는 세라믹 기판일 수도 있다.
이때, 도 29에서 도시하고 있지 않지만, 상기 복수의 질화물 반도체층(550)과 지지 기판(570) 사이에 본딩층(미도시)을 구비하여 상기 복수의 질화물 반도체층(550)과 지지 기판(570)을 접합할 수도 있다.
도 30을 참조하면, 상기 성장 기판(510)과 질화물 반도체층(550)들을 분리하는 공정을 진행한다.
본 실시 예에서는 상기 복수의 공동(560)이 구비된 상기 희생층(520)에 기계적 스트레스를 가해 상기 공동(560)들을 따라 파괴가 전파되어 상기 희생층(520)이 도 5에 도시된 바와 같이 분리됨으로써 상기 성장 기판(510)과 상기 질화물 반도체층(550)들이 구비된 지지 기판(570)이 분리될 수 있다.
도 31을 참조하면, 상기 성장 기판(510)이 분리된 상기 질화물 반도체층(550)들이 구비된 지지 기판(570)에서 상기 절연 패턴(540)을 제거하는 공정을 진행할 수 있다.
이때, 상기 성장 기판(510)이 분리되면서 상기 질화물 반도체층(550), 정확하게는 상기 질화물 반도체층(550)과 절연 패턴(540) 상에 상기 희생층(520)의 일부가 잔류하고, 상기 절연 패턴(540)을 제거하는 공정으로 상기 절연 패턴(540)을 제거할 때, 도 6에 도시된 바와 같이 상기 질화물 반도체층(550) 상에 성장된 상기 희생층(520)의 일부는 잔류할 수 있다.
상기 잔류하는 희생층(520)의 일부의 표면인 제1 표면(526)은 도 5 및 도 6에 도시된 바와 같이 거칠기가 거칠게 형성될 수 있다. 이는 상기 제1 표면(526)은 상기 공동(560)들의 내부 표면 또는 파괴가 전파되어 파단된 상기 희생층(520)의 표면이 노출되어 형성되기 때문이다.
또한, 상기 절연 패턴(540)이 제거되어 노출된 제1 질화물 반도체층(552)의 표면인 제2 표면(556) 역시 도 6에 도시된 바와 같이 거칠기가 거칠게 형성될 수 있다. 이는 상기 제2 표면(556)이 상기 절연 패턴(540)의 제거에 의해 노출된 표면이므로 상기 절연 패턴(540)을 식각하는 식각 용액 등에 의해 그 표면이 거칠게 형성되기 때문이다.
이때, 상기 제1 표면(526)과 제2 표면(556)은 서로 다른 거칠기를 가질 수 있데, 이는 상기 제1 표면(526)과 제2 표면(556)이 서로 다른 층에서 형성되고, 다른 공정으로 형성되기 때문이다.
도 32를 참조하면, 도 26 내지 도 31을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 상기 지지 기판(570) 상에 상기 질화물 반도체층(550)들 및 상기 질화물 반도체층(550) 상에 구비된 상기 잔류하는 희생층(520)의 일부를 이용하여 발광 다이오드 소자를 제조할 수 있다.
즉, 상기 잔류하는 희생층(520)의 일부 및 상기 질화물 반도체층(550)들을 메사 식각하여 상기 질화물 반도체층(550)들의 일부, 예컨대, 상기 제2 질화물 반도체층(554)의 제1형 반도체층(미도시)의 일부가 노출되도록 하는 메사 식각 공정, 상기 노출된 상기 제2 질화물 반도체층(554)의 제1형 반도체층(미도시)의 일부 상에 제1 전극(582)과 상기 질화물 반도체층(550)들 상에 제2 전극(584)을 형성하는 전극 형성 공정 및 상기 지지 기판(570)을 다이싱하여 개별의 발광 다이오드 소자를 제조하는 지지 기판 다이싱 공정 등을 실시하여 발광 다이오드 소자를 제조할 수 있다.
이때, 상기 발광 다이오드 소자는 상기 성장 기판(510)의 분리 또는 상기 절연 패턴(540)의 제거 공정 등에 의해 상기 질화물 반도체층(550)들의 표면 또는 상기 잔류하는 희생층(520)의 일부의 표면은 요철(586)을 형성하고, 그 표면이 거칠게 형성되어 있어, 상기 지지 기판(570) 상의 상기 질화물 반도체층(550)들 최상부의 표면은 요철(586) 및 거칠기가 거친 표면(526,556)을 구비하게 된다.
이로 인해, 상기 질화물 반도체층(550)들 상부의 표면으로 광이 추출되는 경우 광 추출 효율이 높아질 수 있다.
한편, 분리된 상기 성장 기판(510)은 그 표면에 잔류하는 희생층(520)의 일부 등을 제거하는 세정 공정을 진행한 후, 재사용될 수 있다.
도 36 내지 도 38은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 다른 실시 예를 도시한 사시도 및 단면도들이다.
이때, 도 36은 도 37의 A-A'선을 따라 절취한 단면도이고, 도 38은 도 37의 B-B'선을 따라 절취한 단면도이다.
도 36을 참조하면, 도 26 내지 도 31을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 상기 지지 기판(570) 상에 상기 질화물 반도체층(550)들 및 상기 질화물 반도체층(550) 상에 구비된 상기 잔류하는 희생층(520)의 일부를 이용하여 발광 다이오드 소자를 제조할 수 있다.
즉, 상기 질화물 반도체층(550)을 구비한 상기 지지 기판(570) 상에 층간 절연막(542)을 형성한다.
이때, 상기 질화물 반도체층(550)은 복수 개로 분리될 수 있다. 상기 질화물 반도체층(550)의 분리는 상기 메사 식각 등을 이용하여 상기 질화물 반도체층(550)의 일부를 식각하여 상기 지지 기판(570)을 노출시켜 이룰 수 있다.
도 36에서는 메사 식각 등에 의해 상기 질화물 반도체층(550)의 측면이 노출되어 상기 층간 절연막(542)이 이를 덮는 형태로 구비되어 있으나, 상기 질화물 반도체층(550)을 분리하지 않은 경우에는 상기 층간 절연막(542)은 상기 질화물 반도체층(550)의 상부를 덮는 형태로 구비될 수 있다.
상기 층간 절연막(542)은 개구부(544)를 구비할 수 있다. 상기 개구부(544)는 이후 설명되는 전극 연장부(588b)가 형성될 영역에만 구비될 수 있다.
상기 층간 절연막(542)은 하부의 질화물 반도체층(550), 특히 최상부의 상기 제1 질화물 반도체층(552)을 보호하기 위해 구비될 수 있다. 물론 상기 층간 절연막(542)은 필요에 따라 생략될 수 있다.
도 37 및 도 38을 참조하면, 상기 개구부(544)를 구비한 상기 층간 절연막(542)이 형성된 상기 지지 기판(570) 상에 상기 상부 전극부(588)를 형성한다.
상기 상부 전극부(588)의 상부 전극(588a)은 상기 층간 절연막(542) 상에 형성하고, 상기 전극 연장부(588b)는 상기 층간 절연막(542)의 개구부(544) 내에 형성한다.
따라서, 상기 전극 연장부(588b)는 제1 질화물 반도체층(552)과 직접 접촉하여 전기적으로 연결되고, 상기 상부 전극(588a)은 상기 제1 질화물 반도체층(552)과 직접 접촉하지 않고, 상기 전극 연장부(588b)를 통해 전기적으로 연결될 수 있다.
이때, 상기 전극 연장부(588b)는 하나 또는 복수 개 형성될 수 있다. 즉, 본 실시 예에서는 두 개의 전극 연장부(588b)를 구비하는 것으로 도시하고 있으나, 하나만 구비될 수 있고, 또한 셋 이상의 전극 연장부(588b)를 구비할 수도 있다.
이어서, 상기 지지 기판(570)을 분리하는 지지 기판 분리 공정 또는 상기 지지 기판(570)과 그 상부에 구비된 상기 질화물 반도체층(550)을 분리하는 분리 공정 등을 진행하여 도 37에 도시된 바와 같은 발광 다이오드 칩을 복수 개 제조할 수 있다.
도 39 내지 46은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법을 보여주는 단면도들이다.
도 47은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자를 도시한 단면도이다.
도 48은 성장 기판의 일측 표면에 스트라이프 패턴이 형성된 실시 예들을 보여주는 개념도이다.
도 39를 참조하면, 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법은 우선, 성장 기판(610)을 준비한다.
이어서, 상기 성장 기판(610)의 일측 표면에 스트라이프 패턴(612)을 형성한다.
상기 스트라이프 패턴(612)은 상기 성장 기판(610)의 일측 표면을 일정 깊이로 식각하여 바닥면(612a) 및 경사면(612b)을 포함하는 홈을 형성함으로써 형성될 수 있다.
상기 스트라이프 패턴(612)은 상기 성장 기판(610)의 일측 표면 상에 마스크 패턴을 형성하고, 건식 식각함으로써 형성될 수 있다.
이때, 상기 스트라이프 패턴(612)은, 도 48의 (a)에 도시된 바와 같이, 상기 성장 기판(610)이 사파이어 기판인 경우, 상기 사파이어 기판의 방향과 60 내지 90도 방향(도 23의 (a)에서는 90도 방향인 것을 도시)이 되도록 형성한다.
또한, 상기 스트라이프 패턴(612)은, 도 48의 (b)에 도시된 바와 같이, 상기 성장 기판(610)이 GaN 기판인 경우, 상기 GaN 기판의 방향과 60도 방향이 되도록 형성한다.
이는 상기 스트라이프 패턴(612)이 형성된 상기 성장 기판(610)에 희생층(620)이 에피 성장할 때, 상기 스트라이프 패턴(612)의 양측의 상기 성장 기판(610)의 표면으로부터 상기 희생층(620)의 일부분이 성장하고, 상기 성장된 상기 희생층(620)의 일부분들이 각각 측면 성장하여 하나의 층으로 합쳐져 희생층(620)을 형성하기 때문이다. 즉, 상기에서 상술한 바와 같은 방향으로 상기 스트라이프 패턴(612)을 형성하는 경우, 상기 희생층(620)이 잘 머지(merge)되기 때문이다.
이어서, 상기 스트라이프 패턴(612)의 바닥면(612a) 상에 성장 억제층(614)을 형성한다. 이는 이후, 상기 성장 기판(610) 상에 희생층(620)을 성장시킬 때, 상기 스트라이프 패턴(612)의 경사면(612b) 상에서는 상기 희생층(620)이 성장되지 않으나, 상기 스트라이프 패턴(612)의 바닥면(612a) 상에는 성장이 이루어질 수 있기 때문에 이를 방지하기 위해서이다.
상기 성장 억제층(614)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질로 형성될 수 있다
도 40을 참조하면, 상기 스트라이프 패턴(612)이 형성된 상기 성장 기판(610) 상에 희생층(620)을 성장시킨다.
상기 희생층(620)은 상기 성장 기판(610)을 MOCVD 등과 같은 에피 성장 장치의 챔버 내에 장입한 후, 에피 성장으로 성장시킨다. 상기 희생층(620)은 불순물이 도핑된 GaN, 바람직하게는 n형 불순물이 고농도로 도핑된 n-GaN을 포함하여 이루어질 수 있다.
상기 희생층(620)을 형성할 때, 상기 희생층(620)의 성장 조건, 즉, 주입되는 가스들의 유량, 성장 온도 또는 성장 압력 등을 조절하여 상기 성장 억제층(614) 상에 형성된 희생층(620)의 일부 면(622)이 균일하도록 형성한다. 이는 상기 희생층(620)이 측면 성장하는 동안 상기 희생층(620)의 일부 면(622)이 균일하지 않으면, 식각이 상기 희생층(620)의 식각이 불균일하게 되어 상기 성장 기판(610)의 분리가 용이하지 않을 수 있기 때문이다.
본 실시 예에서는 상기 스트라이프 패턴(612)을 건식 식각하여 형성할 때, 상기 스트라이프 패턴(612)의 바닥면(612a) 상에서의 성장을 억제하기 위해 상기 성장 억제층(614)이 필요한 것으로 설명하고 있으나, 상기 바닥면(612a)에 요철이 형성되어 있거나, 상기 스트라이프 패턴(612)의 바닥면(612a)의 깊이가 깊은 경우에는 상기 성장 억제층(614)을 형성할 필요가 없을 수 있다.
이는 상기 희생층(620)을 형성할 때, 상기 바닥면(612a)에 요철이 형성된 경우에는 상기 바닥면(612a) 상에 성장이 발생하지 않고, 상기 바닥면(612a)의 깊이가 깊은 경우에는 성장이 잘 일어 나지 않을 뿐만 아니라 성장이 일어나도 상기 희생층(620)에는 영향을 주지 못하기 때문이다.
도 41을 참조하면, 상기 희생층(620) 내에 복수의 미세 기공(631)을 형성한다.
상기 미세 기공(631)들은 도 27, 도 33 및 도 34를 참조하여 설명한 제1 미세 기공(532) 및 제2 미세 기공(534)을 포함하는 미세 기공(531)과 동일한 형태로 이루어질 수 있다. 그러므로 상기 미세 기공(631)을 형성하는 자세한 설명을 생략한다.
도 42를 참조하면, 상기 희생층(620) 상에 절연 패턴(640)을 형성한다.
상기 절연 패턴(640)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질로 형성될 수 있다.
상기 절연 패턴(640)은 스트라이프 형태 또는 메쉬 형태로 오픈 영역을 구비할 수 있다.
이어서, 상기 절연 패턴(640)이 형성된 희생층(620) 상에 복수의 질화물 반도체층(650)을 형성한다.
상기 복수의 질화물 반도체층(650)은 상기 성장 기판(610)을 MOCVD 등과 같은 에피 성장 장치의 챔버 내에 재장입한 후, 재성장함으로써 이루어질 수 있다.
즉, 상기 복수의 질화물 반도체층(650)은 상기 절연 패턴(640)의 오픈 영역에 의해 노출된 상기 희생층(620)의 표면으로부터 에피 성장하여 형성될 수 있다.
이때, 상기 희생층(620)의 미세 기공(631)들은 상기 복수의 질화물 반도체층(650)이 에피 성장될 때, 복수의 공동(660)으로 형성될 수 있다.
상기 복수의 공동(660)은 복수의 미세 기공(631)이 하나로 합쳐짐으로써 형성될 수도 있고, 하나의 미세 기공(631)이 확장되어 형성될 수도 있다.
이때, 상기 복수의 질화물 반도체층(650)을 에피 성장시킬 때, 상기 에피 성장의 성장 온도 또는 주입되는 가스의 종류 및 유량을 조절하여 상기 공동(660)들의 크기, 위치 및 갯수 등을 조절할 수 있다.
상기 공동(660)들은 상기 희생층(620)의 상부 영역(이때, 상기 희생층(620)의 상부 영역은 상기 복수의 질화물 반도체층(650)과 접하는 계면에 가까운 영역을 의미함)에 주로 형성될 수 있다.
상기 공동(660)들은 상기 희생층(620)의 영역 중 상기 복수의 질화물 반도체층(650)과 가까운 영역에 존재하는 것에 비해 먼 곳에 존재하는 것이 그 크기가 더 크며, 상기 복수의 질화물 반도체층(650)과 멀어질 수 록 그 크기는 커지는 형태로 구비될 수 있다.
한편, 도 42에서는 상기 복수의 질화물 반도체층(650)이 제1 질화물 반도체층(652) 및 제2 질화물 반도체층(654)을 포함하여 이루어진 것으로 도시하고 있으나, 단일 층일 수도 있으며, 셋 층 이상의 복수 층으로 이루어질 수 있다.
상기 제1 질화물 반도체층(652)은 버퍼층일 수 있고, 상기 제2 질화물 반도체층(654)은 적어도 활성층을 포함하는 반도체층일 수 있다.
즉, 상기 제1 질화물 반도체층(652)은 n형 불순물도 도핑된 n-GaN층 또는 불순물이 도핑되지 않은 μ-GaN층일 수 있다.
상기 제2 질화물 반도체층(654)은 제1형 반도체층(미도시), 활성층(미도시) 및 제2형 반도체층(미도시)을 포함하여 이루어질 수 있다. 또한, 상기 제2 질화물 반도체층(554)은 초격자층(미도시) 또는 전자 브로킹층(미도시)를 더 포함할 수 있다.
상기 제1형 반도체층(미도시), 활성층(미도시), 제2형 반도체층(미도시), 초격자층(미도시) 및 전자 브로킹층(미도시)은 본 발명의 일 실시 예에서 자세히 설명하고 있음으로 자세한 설명은 생략한다.
도 43 및 도 44를 참조하면, 적어도 상기 질화물 반도체층(650)을 메사 식각을 실시하여 메사 라인(670)을 형성한다.
상기 메사 라인(670)은 상기 희생층(620)을 식각하는 식각 용액을 주입하기 위한 것으로 적어도 상기 희생층(620)에 연결되도록 형성하는 것이 바람직하다.
이때, 본 실시 예에서는 상기 성장 기판(610)의 일측 표면에 스트라이프 패턴(612)이 형성되어 있음으로 상기 메사 라인(670)은 상기 질화물 반도체층(650) 및 희생층(620)을 식각하여 상기 공동(660)들과 상기 스트라이프 패턴(612)까지 연결된 형태로 구비될 수 있다.
본 실시의 변형으로 상기 성장 기판(610)에 상기 스트라이프 패턴(612)이 형성되지 않은 경우에는 상기 메사 라인(670)은 상기 희생층(620)의 공동(660)들까지 연결된 형태로 구비될 수도 있다.
상기 메사 라인(670)은, 도 44에 개시하고 있는 바와 같이, 상기 성장 기판(610) 전체에 걸쳐 형성될 수 있다.
즉, 상기 성장 기판(610)을 평면으로 보았을 때, 일측 끝단에서 타측 끝단으로 상기 메사 라인(670)이 형성될 수 있다. 상기 메사 라인(670)은 상기 성장 기판(610) 상에 수직 또는 수평 방향으로 반복하여 배치되어 구비된 스트라이프 형태로 구비될 수 있다.
또한, 상기 메사 라인(670)이 상기 성장 기판(610) 상에 수직 방향과 수평 방향으로 반복하여 배치되어 구비되어 수직 방향의 메사 라인(670)들과 수평 방향의 메사 라인(670)들이 서로 교차되어 구비되는 메쉬(mesh) 형태(도 19 참조)로 구비될 수 있다.
한편, 상기 메사 라인(670)들은 상기 스트라이프 패턴(612)과 서로 교차하도록 형성될 수 있다. 즉, 상기 메사 라인(670)의 형성 방향과 상기 스트라이프 패턴(612)의 형성 방향이 서로 평행하지 않도록 형성할 수 있다.
이는 상기 메사 라인(670)들이 상기 스트라이프 패턴(612)과 보다 많이 연결되도록 하여 상기 메사 라인(670)을 통해 주입되는 식각 용액이 상기 성장 기판(610)의 표면에 골고루 주입될 수 있도록 하기 위해서이다.
도 45을 참조하면, 상기 복수의 질화물 반도체층(650) 상에 지지 기판(680)을 부착한다.
상기 지지 기판(680)은 사파이어 기판, GaN 기판, 유리 기판, 실리콘카바이드 기판 또는 실리콘 기판일 수도 있고, 금속 물질로 이루어진 도전성 기판일 수도 있고, PCB 등과 같은 회로 기판일 수도 있으며, 세라믹을 포함하는 세라믹 기판일 수도 있다.
이때, 도 45에서 도시하고 있지 않지만, 상기 복수의 질화물 반도체층(650)과 지지 기판(680) 사이에 본딩층(미도시)을 구비하여 상기 복수의 질화물 반도체층(650)과 지지 기판(680)을 체결하는 역할을 할 수도 있다.
이어서, 상기 성장 기판(610)과 질화물 반도체층(650)들을 분리하는 공정을 진행한다.
상기 분리 공정은 상기 메사 라인(670)을 통해 식각 용액을 주입하여 상기 희생층(620)을 식각함으로써 이루어질 수 있다.
상기 식각 용액은 상기 메사 라인(670)을 통해 상기 스트라이프 패턴(612)으로 주입됨으로써, 상기 스트라이프 패턴(612) 상에 위치한 상기 희생층(620)의 일정 영역(624)이 먼저 식각된다. 이때, 식각되는 상기 희생층(620)의 일정 영역(624)은 그 단면이 사다리꼴 형태일 수 있다. 그러므로 상기 절연 패턴(640)을 형성할 때, 상기 희생층(620)의 사다리꼴 형태의 식각 영역을 감안하여 적절한 오픈 영역을 구비하도록 형성할 수 있다.
이때, 상기 식각 용액은 NaOH 및 H2O2를 포함하여 이루어질 수 있으며, 상기 식각 용액은 NaOH : H2O2 : 초순수가 80 : 80 : 300(단위는 cc)의 비율로 포함되어 이루어질 수 있다.
상기 식각 공정은 60도에서 30분 동안 진행함으로써 상기 희생층(620)이 식각되어 분리된다. 이때, 상기 희생층(620)은 상기 공동(660)들을 구비하고 있고, 이로 인해 상기 희생층(620)이 보다 용이하게 식각 용액에 의해 식각됨으로써 상기 분리 공정이 손쉽게 이루어질 수 있다
상기 분리 공정을 변형될 수 있다. 즉, 상기 식각 공정의 식각 시간을 줄이는 등의 방법으로 상기 희생층(620)을 완전히 분리하지 않은 상태로 식각 공정을 완료하고, 상기 희생층(620)에 기계적 스트레스를 인가하는 공정을 더 진행하여 상기 성장 기판(610)을 분리하는 방법으로 분리 공정을 진행할 수도 있다.
도 46을 참조하면, 상기 성장 기판(610)을 상기 질화물 반도체층(650)으로부터 분리한 후, 상기 절연 패턴(640)을 제거하는 공정을 진행할 수 있다.
이때, 상기 절연 패턴(640)이 실리콘 산화물로 이루어진 경우에는 BOE(buffered oxide etchant)을 이용하여 제거할 수 있다.
상기 질화물 반도체층(550)의 표면은 상기 절연 패턴(640)의 제거에 의해 요철을 형성하고, 상기 희생층(620)을 식각하는 식각 용액 및 상기 절연 패턴(640)을 식각하는 BOE 등에 의해 거칠게 형성될 수 있다.
상기 절연 패턴(640)을 제거한 후, 상기 분리된 표면에 금속성 물질, 예컨대 금속성 Ga을 제거하기 위해 HCl, NaOH 또는 H3SO4와 H2O2의 혼합물 중 어느 하나를 포함하는 용액에 담그는 공정을 더 진행할 수도 있다.
이때, 도 45 및 도 46에서는 상기 희생층(620)은 상기 식각 용액으로 식각하고, 상기 성장 기판(610)을 분리한 후, 상기 절연 패턴(640)은 BOE로 식각하여 제거하는 것으로 도시하고 설명하고 있으나, 상기 메사 라인(670)에 식각 용액을 주입하지 않고, 상기 BOE를 주입하여 상기 스트라이프 패턴(612) 및 공동(660)을 통해 상기 절연 패턴(640)을 식각하여 상기 지지 기판(610)을 상기 질화물 반도체층(650)으로부터 분리하는 동시에 상기 절연 패턴(640)을 제거하는 공정을 진행할 수 있다.
상기 식각 용액에 의해 상기 희생층(620)의 일정 영역(624)이 식각됨으로써 노출되는 상기 제1 질화물 반도체층(652)의 표면인 제3 표면(656)은 도 21에 도시된 바와 같이 거칠기가 거칠게 형성될 수 있다. 이는 상기 제3 표면(656)은 상기 식각 용액에 의해 상기 제1 질화물 반도체층(652)의 표면이 일부 식각되기 때문이다.
또한, 상기 절연 패턴(640)이 제거되어 노출된 제1 질화물 반도체층(652)의 표면인 제4 표면(658) 역시 도 21에 도시된 바와 같이 거칠기가 거칠게 형성될 수 있다. 이는 상기 제4 표면(658)이 상기 절연 패턴(640)의 제거에 의해 노출된 표면이므로 상기 절연 패턴(640)을 식각하는 식각 용액 등에 의해 그 표면이 거칠게 형성되기 때문이다.
이때, 상기 제3 표면(656)과 제4 표면(658)은 서로 다른 거칠기를 가질 수 있는데, 이는 상기 제3 표면(656)과 제4 표면(658)이 서로 다른 공정으로 형성되기 때문이다.
도 47을 참조하면, 도 39 내지 도 46을 참조하여 설명한 본 발명의 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 상기 지지 기판(680) 상에 구비된 상기 질화물 반도체층(650)들을 이용하여 발광 다이오드 소자를 제조할 수 있다.
즉, 상기 질화물 반도체층(650)들을 메사 식각하여 상기 질화물 반도체층(650)들의 일부, 예컨대, 상기 제2 질화물 반도체층(654)의 제1형 반도체층(미도시)의 일부가 노출되도록 하는 메사 식각 공정, 상기 노출된 상기 제2 질화물 반도체층(654)의 제1형 반도체층(미도시)의 일부 상에 제1 전극(692)과 상기 질화물 반도체층(650)들 상에 제2 전극(694)을 형성하는 전극 형성 공정 및 상기 지지 기판(680)을 다이싱하여 개별의 발광 다이오드 소자를 제조하는 지지 기판 다이싱 공정 등을 실시하여 발광 다이오드 소자를 제조할 수 있다.
이때, 상기 발광 다이오드 소자는 상기 성장 기판(610)의 분리 또는 상기 절연 패턴(640)의 제거 공정 등에 의해 상기 질화물 반도체층(650)들의 표면은 요철(696)을 형성하고 그 표면이 거칠게 형성되어 있어, 상기 지지 기판(680) 상의 상기 질화물 반도체층(650)들 상부의 표면은 요철(696) 및 거칠기가 거친 표면(656, 258)을 구비하게 된다. 이로 인해, 상기 질화물 반도체층(650)들 최상부의 표면으로 광이 추출되는 경우 광 추출 효율이 높아질 수 있다.
한편, 분리된 상기 성장 기판(610)은 그 표면에 잔류하는 희생층(620)의 일부 등을 제거하는 세정 공정을 진행한 후, 재사용될 수 있다.
도 49 내지 도 51은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 다른 실시 예를 도시한 사시도 및 단면도들이다.
이때, 도 49는 도 50의 A-A'선을 따라 절취한 단면도이고, 도 51은 도 50의 B-B'선을 따라 절취한 단면도이다.
도 49를 참조하면, 도 39 내지 도 46을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 상기 지지 기판(680) 상에 구비된 상기 질화물 반도체층(650)들을 이용하여 발광 다이오드 소자를 제조할 수 있다.
즉, 상기 질화물 반도체층(650)을 구비한 상기 지지 기판(680) 상에 층간 절연막(642)을 형성한다.
이때, 상기 질화물 반도체층(650)은 상기 메사 라인(670)에 의해 복수 개로 분리된 채로 상기 지지 기판(680) 상에 구비될 수 있다.
상기 층간 절연막(642)은 개구부(644)를 구비할 수 있다. 상기 개구부(544)는 이후 설명되는 전극 연장부(698b)가 형성될 영역에만 구비될 수 있다.
상기 층간 절연막(642)은 하부의 질화물 반도체층(650), 특히 최상부의 상기 제1 질화물 반도체층(652)을 보호하기 위해 구비될 수 있다. 물론 상기 층간 절연막(642)은 필요에 따라 생략될 수 있다.
도 50 및 도 51을 참조하면, 상기 개구부(644)를 구비한 상기 층간 절연막(642)이 형성된 상기 지지 기판(680) 상에 상기 상부 전극부(698)를 형성한다.
상기 상부 전극부(698)의 상부 전극(698a)은 상기 층간 절연막(642) 상에 형성하고, 상기 전극 연장부(698b)는 상기 층간 절연막(642)의 개구부(644) 내에 형성한다.
따라서, 상기 전극 연장부(698b)는 제1 질화물 반도체층(652)과 직접 접촉하여 전기적으로 연결되고, 상기 상부 전극(698a)은 상기 제1 질화물 반도체층(652)과 직접 접촉하지 않고, 상기 전극 연장부(698b)를 통해 전기적으로 연결될 수 있다.
이때, 상기 전극 연장부(698b)는 하나 또는 복수 개 형성될 수 있다. 즉, 본 실시 예에서는 두 개의 전극 연장부(698b)를 구비하는 것으로 도시하고 있으나, 하나만 구비될 수 있고, 또한 셋 이상의 전극 연장부(698b)를 구비할 수도 있다.
이어서, 상기 지지 기판(680)을 분리하는 지지 기판 분리 공정 등을 진행하여 도 25에 도시된 바와 같은 발광 다이오드 칩을 복수 개 제조할 수 있다.
도 52는 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법을 보여주는 단면도이다.
도 52를 참조하면, 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법은 도 39 내지 도 46을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법과 비교하여 상기 성장 기판(610)의 일측 표면에 스트라이프 패턴(612')을 구비하되, 그 단면 형상이 다르다는 점에서 차이가 있다.
이때, 상기 스트라이프 패턴(612')의 단면 형상은 대략 V자형이되, 한 쪽의 경사면이 덜 경사져 경사면의 길이가 길다는 특징이 있다.
상기 스트라이프 패턴(612')은 상기 성장 기판(610)을 습식 식각으로 에칭하여 형성할 수 있다. 즉, 상기 스트라이프 패턴(612')은 상기 성장 기판(610)의 결정학적 특징에 따라 형성될 수 있다.
상기 성장 기판(610)이 c-면(0001) 사파이어 기판일 경우, 상기 성장 기판(610)을 습식 식각하여 상기 스트라이프 패턴(612')을 형성하는 경우, 상기 스트라이프 패턴(612')은 희생층(620)이 성장되는 면인 c-면, 즉 (0001) 면은 노출되지 않고, 다른 면들이 노출된다.
또한, 본 실시 예와 도 39 내지 도 46을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법은 상기 스트라이프 패턴(612')의 경사면들은 c-면이 노출되지 않음으로 상기 스트라이프 패턴(612')의 경사면 상에는 성장이 이루어지지 않아 상기 스트라이프 패턴(612') 내부에는 성장 방지층을 구비하지 않아도 무방하다는 차이가 있다.
그러므로 본 실시 예에 따른 성장 기판과 질화물 반도체층 분리 방법은 상기 성장 기판(610)의 일측 표면에 스트라이프 패턴(612')을 형성하는 방법을 제외하고, 상기 성장 기판(610) 상에 상기 희생층(620)을 성장시키는 공정을 포함한 이후 공정은 도 39 내지 도 46을 참조하여 설명한 본 발명의 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법과 동일하므로 자세한 설명은 생략한다.
도 53 내지 도 58은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법을 보여주는 단면도이다.
도 59는 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자를 도시한 단면도이다.
도 53을 참조하면, 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법은 우선, 성장 기판(710)을 준비한다.
이어서, 상기 성장 기판(710)의 일측 표면에 스트라이프 패턴(712)을 형성한다.
상기 스트라이프 패턴(712)은 상기 성장 기판(710)의 일측 표면을 일정 깊이로 식각하여 바닥면(712a) 및 경사면(712b)을 포함하는 홈을 형성함으로써 형성될 수 있다.
상기 스트라이프 패턴(712)은 상기 성장 기판(710)의 일측 표면 상에 마스크 패턴을 형성하고, 건식 식각함으로써 형성될 수 있다.
이때, 도 53에서 도시하고 있지 않지만, 상기 스트라이프 패턴(712)은 도 27을 참조하여 설명한 습식 식각으로 식각한 상기 스트라이프 패턴(612')으로 형성할 수도 있다.
이때, 상기 스트라이프 패턴(712)은 본 발명의 또 다른 실시 예에서 상술한 상기 스트라이프 패턴(612)과 동일하므로 자세한 설명은 생략한다.
이어서, 상기 스트라이프 패턴(712)의 바닥면(712a) 상에 성장 억제층(714)을 형성한다. 상기 성장 억제층(714)은 본 발명의 다른 실시 예에서 상술한 상기 성장 억제층(614)과 동일하므로 자세한 설명은 생략한다.
이어서, 상기 스트라이프 패턴(712)이 형성된 상기 성장 기판(710) 상에 희생층(720)을 성장시킨다.
상기 희생층(720)을 형성할 때, 상기 희생층(720)의 성장 조건, 즉, 주입되는 가스들의 유량, 성장 온도 또는 성장 압력 등을 조절하여 상기 성장 억제층(714) 상에 형성된 희생층(720)의 일부 면(722)이 균일하도록 형성한다. 이는 상기 희생층(720)이 측면 성장하는 동안 상기 희생층(720)의 일부 면(722)이 균일하지 않으면, 식각이 상기 희생층(720)의 식각이 불균일하게 되어 상기 성장 기판(710)의 분리가 용이하지 않을 수 있기 때문이다.
그외 상기 희생층(720)은 본 발명의 다른 실시 예에서 상술한 상기 희생층(620)과 동일하므로 자세한 설명은 생략한다.
이어서, 상기 희생층(720) 상에 절연 패턴(740)을 형성한다.
상기 절연 패턴(740)은 이후 설명되는 바와 같이 미세 기공(731)을 형성함에 있어 상기 미세 기공(731)의 형성 위치 또는 형성 방향 등을 제어하는 역할을 할 수 있다.
상기 절연 패턴(740)은 그 표면을 적절하게 형성함으로써, 그 상부에 형성되는 질화물 반도체층(752)의 표면 개질이 좋게 형성될 수 있도록 하는 역할을 할 수 있다.
상기 절연 패턴(740)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질로 형성될 수 있다.
상기 절연 패턴(740)은 스트라이프 형태 또는 메쉬 형태로 오픈 영역을 구비할 수 있다.
도 54를 참조하면, 상기 희생층(720) 내에 복수의 미세 기공(731)을 형성한다.
이때, 상기 미세 기공(731)은 상기 절연 패턴(740)에 의해 노출된 상기 희생층(720)의 표면으로부터 일정 깊이로 형성될 수 있다. 즉, 도 29에 도시된 바와 같이 상기 희생층(720)이 노출된 영역의 하부뿐만 아니라 상기 절연 패턴(740)의 가장 자리 하부에도 형성될 수 있다.
이는 상기 미세 기공(731)이 상기 희생층(720)의 표면과 수직하는 방향뿐만 아니라 상기 희생층(720)의 표면에 대해 수직하지 않는 방향, 즉 비스듬한 방향으로도 형성되기 때문이다.
상기 미세 기공(731)들은 도 27, 도 34 및 도 35을 참조하여 설명한 제1 미세 기공(532) 및 제2 미세 기공(534)을 포함하는 미세 기공(531)과 동일한 형태로 이루어질 수 있다.
그러므로 상기 미세 기공(731)을 형성하는 자세한 설명을 생략한다.
도 55를 참조하면, 상기 절연 패턴(740)이 형성된 희생층(720) 상에 복수의 질화물 반도체층(750)을 형성한다.
상기 복수의 질화물 반도체층(750)은 상기 성장 기판(710)을 MOCVD 등과 같은 에피 성장 장치의 챔버 내에 재장입한 후, 재성장함으로써 이루어질 수 있다.
즉, 상기 복수의 질화물 반도체층(750)은 상기 절연 패턴(740)의 오픈 영역에 의해 노출된 상기 희생층(720)의 표면으로부터 성장하여 형성될 수 있다.
이때, 상기 희생층(720)의 미세 기공(731)들은 상기 복수의 질화물 반도체층(750)이 성장될 때, 복수의 공동(760)으로 확장하여 형성될 수 있다.
상기 복수의 공동(760)은 복수의 미세 기공(731)이 하나로 합쳐짐으로써 형성될 수도 있고, 하나의 미세 기공(731)이 성장되어 형성될 수도 있다.
이때, 상기 복수의 질화물 반도체층(750)을 에피 성장시킬 때, 상기 에피 성장의 성장 온도 또는 주입되는 가스의 종류 및 유량을 조절하여 상기 공동(760)들의 크기, 위치 및 갯수 등을 조절할 수 있다.
상기 공동(760)들은 도 55에서 도시하고 있는 바와 같이 상기 절연 패턴(740)에 의해 노출된 상기 희생층(720)의 일정 영역과 상기 절연 패턴(740) 가장자리 하부의 상기 희생층(720)의 일정 영역에 걸쳐 대략 'U'자형으로 배치되어 구비될 수 있다. 이는 상기 미세 기공(731)이 상기 희생층(720)의 일측 표면에서 수직하는 방향뿐만 아니라 비스듬한 방향으로도 형성되어있기 때문에 상기 공동(760)들도 유사한 형태로 형성되었기 때문이다.
한편, 도 55에서는 상기 복수의 질화물 반도체층(750)이 제1 질화물 반도체층(752) 및 제2 질화물 반도체층(754)을 포함하여 이루어진 것으로 도시하고 있으나, 단일 층일 수도 있으며, 셋 층 이상의 복수 층으로 이루어질 수 있다.
상기 제1 질화물 반도체층(752)과 제2 질화물 반도체층(754)을 포함하는 복수의 질화물 반도체층(750)은 본 발명의 다른 실시 예에서 상술한 상기 제1 질화물 반도체층(652)과 제2 질화물 반도체층(654)을 포함하는 복수의 질화물 반도체층(650)과 동일하므로 자세한 설명은 생략한다.
도 56을 참조하면, 적어도 상기 질화물 반도체층(750)을 메사 식각을 실시하여 메사 라인(770)을 형성한다.
상기 메사 라인(770)은 상기 희생층(720)을 식각하는 식각 용액을 주입하기 위한 것으로 적어도 상기 희생층(720)에 연결되도록 형성하는 것이 바람직하다.
이때, 본 실시 예에서는 상기 성장 기판(710)의 일측 표면에 스트라이프 패턴(712)이 형성되어 있음으로 상기 메사 라인(770)은 상기 질화물 반도체층(750) 및 희생층(720)을 식각하여 상기 공동(760)들과 상기 스트라이프 패턴(712)까지 연결된 형태로 구비될 수 있다.
본 실시의 변형으로 상기 성장 기판(710)에 상기 스트라이프 패턴(712)이 형성되지 않은 경우에는 상기 메사 라인(770)은 상기 희생층(720)의 공동(760)들까지 연결된 형태로 구비될 수도 있다.
상기 메사 라인(770)은 본 발명의 다른 실시 예에서 상술한 상기 메사 라인(670)과 동일하므로 자세한 설명은 생략한다.
이어서, 상기 복수의 질화물 반도체층(750) 상에 지지 기판(780)을 부착한다.
상기 지지 기판(780)은 사파이어 기판, GaN 기판, 유리 기판, 실리콘카바이드 기판 또는 실리콘 기판일 수도 있고, 금속 물질로 이루어진 도전성 기판일 수도 있고, PCB 등과 같은 회로 기판일 수도 있으며, 세라믹을 포함하는 세라믹 기판일 수도 있다.
이때, 도 56에서 도시하고 있지 않지만, 상기 복수의 질화물 반도체층(750)과 지지 기판(780) 사이에 본딩층(미도시)을 구비하여 상기 복수의 질화물 반도체층(750)과 지지 기판(780)을 체결하는 역할을 할 수도 있다.
도 57을 참조하면, 상기 성장 기판(710)과 질화물 반도체층(750)들을 분리하는 공정을 진행한다.
상기 분리 공정은 상기 메사 라인(770)을 통해 식각 용액을 주입하여 상기 희생층(720)을 식각함으로써 이루어질 수 있다.
상기 식각 용액은 상기 메사 라인(770)을 통해 상기 스트라이프 패턴(712)으로 주입됨으로써, 상기 스트라이프 패턴(712) 상에 위치한 상기 희생층(720)의 일정 영역(724)이 먼저 식각된다. 이때, 식각되는 상기 희생층(720)의 일정 영역(724)은 그 단면이 사다리꼴 형태일 수 있다. 그러므로 상기 절연 패턴(740)을 형성할 때, 상기 희생층(720)의 사다리꼴 형태의 식각 영역을 감안하여 적절한 오픈 영역을 구비하도록 형성할 수 있다.
상기 식각 용액을 이용하여 상기 희생층(720)을 식각함으로써 상기 성장 기판(710)을 분리하는 공정은 본 발명의 다른 실시 예에서 도 45를 참조하여 자세히 상술하고 있으므로 자세한 설명은 생략한다.
도 58을 참조하면, 상기 성장 기판(710)을 상기 질화물 반도체층(750)으로부터 분리한 후, 상기 절연 패턴(740)을 제거하는 공정을 진행할 수 있다.
이때, 상기 절연 패턴(740)을 제거하는 공정과 상기 희생층(720)의 제거 및 상기 절연 패턴(740)의 제거의 변형 예들은 본 발명의 다른 실시 예에서 도 46을 참조하여 자세히 상술하고 있으므로 자세한 설명은 생략한다.
상기 절연 패턴(740)을 제거한 후, 상기 분리된 표면에 금속성 물질, 예컨대 금속성 Ga을 제거하기 위해 HCl, NaOH 또는 H3SO4와 H2O2의 혼합물 중 어느 하나를 포함하는 용액에 담그는 공정을 더 진행할 수도 있다.
상기 식각 용액에 의해 상기 희생층(720)의 일정 영역(724)이 식각됨으로써 노출되는 상기 제1 질화물 반도체층(752)의 표면인 제5 표면(756)은 도 57에 도시된 바와 같이 거칠기가 거칠게 형성될 수 있다. 이는 상기 제5 표면(756)은 상기 식각 용액에 의해 상기 제1 질화물 반도체층(752)의 표면이 일부 식각되기 때문이다.
또한, 상기 절연 패턴(740)이 제거되어 노출된 제1 질화물 반도체층(752)의 표면인 제6 표면(758) 역시 도 58에 도시된 바와 같이 거칠기가 거칠게 형성될 수 있다. 이는 상기 제6 표면(758)이 상기 절연 패턴(740)의 제거에 의해 노출된 표면이므로 상기 절연 패턴(740)을 식각하는 식각 용액 등에 의해 그 표면이 거칠게 형성되기 때문이다.
이때, 상기 제5 표면(756)과 제6 표면(758)은 서로 다른 거칠기를 가질 수 있는데, 이는 상기 제5 표면(756)과 제6 표면(758)이 서로 다른 공정으로 형성되기 때문이다.
도 59를 참조하면, 도 53 내지 도 58을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 상기 지지 기판(780) 상에 구비된 상기 질화물 반도체층(750)들을 이용하여 발광 다이오드 소자를 제조할 수 있다.
즉, 상기 질화물 반도체층(750)들을 메사 식각하여 상기 질화물 반도체층(750)들의 일부, 예컨대, 상기 제2 질화물 반도체층(754)의 제1형 반도체층(미도시)의 일부가 노출되도록 하는 메사 식각 공정, 상기 노출된 상기 제2 질화물 반도체층(754)의 제1형 반도체층(미도시)의 일부 상에 제1 전극(792)과 상기 질화물 반도체층(750)들 상에 제2 전극(794)을 형성하는 전극 형성 공정 및 상기 지지 기판(780)을 다이싱하여 개별의 발광 다이오드 소자를 제조하는 지지 기판 다이싱 공정 등을 실시하여 발광 다이오드 소자를 제조할 수 있다.
이때, 상기 발광 다이오드 소자는 상기 성장 기판(710)의 분리 또는 상기 절연 패턴(740)의 제거 공정 등에 의해 상기 질화물 반도체층(7350)들의 표면은 요철(796)을 형성하고 그 표면이 거칠게 형성되어 있어, 상기 지지 기판(780) 상의 상기 질화물 반도체층(750)들 상부의 표면은 요철(796) 및 거칠기가 거친 표면(756, 358)을 구비하게 된다. 이로 인해, 상기 질화물 반도체층(750)들 최상부의 표면으로 광이 추출되는 경우 광 추출 효율이 높아질 수 있다.
한편, 분리된 상기 성장 기판(710)은 그 표면에 잔류하는 희생층(720)의 일부 등을 제거하는 세정 공정을 진행한 후, 재사용될 수 있다.
도 60 내지 도 62은 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 분리된 질화물 반도체층을 포함하는 발광 다이오드 소자의 다른 실시 예를 도시한 사시도 및 단면도들이다.
이때, 도 60은 도 61의 A-A'선을 따라 절취한 단면도이고, 도 62는 도 61의 B-B'선을 따라 절취한 단면도이다.
도 60을 참조하면, 도 53 내지 도 58을 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 성장 기판과 질화물 반도체층을 분리하는 방법에 의해 상기 지지 기판(780) 상에 구비된 상기 질화물 반도체층(750)들을 이용하여 발광 다이오드 소자를 제조할 수 있다.
즉, 상기 질화물 반도체층(750)을 구비한 상기 지지 기판(780) 상에 층간 절연막(742)을 형성한다.
이때, 상기 질화물 반도체층(750)은 상기 메사 라인(770)에 의해 복수 개로 분리된 채로 상기 지지 기판(780) 상에 구비될 수 있다.
상기 층간 절연막(742)은 개구부(744)를 구비할 수 있다. 상기 개구부(744)는 이후 설명되는 전극 연장부(698b)가 형성될 영역에만 구비될 수 있다.
상기 층간 절연막(742)은 하부의 질화물 반도체층(750), 특히 최상부의 상기 제1 질화물 반도체층(752)을 보호하기 위해 구비될 수 있다. 물론 상기 층간 절연막(742)은 필요에 따라 생략될 수 있다.
도 61 및 도 62를 참조하면, 상기 개구부(744)를 구비한 상기 층간 절연막(742)이 형성된 상기 지지 기판(780) 상에 상기 상부 전극부(798)를 형성한다.
상기 상부 전극부(798)의 상부 전극(798a)은 상기 층간 절연막(742) 상에 형성하고, 상기 전극 연장부(798b)는 상기 층간 절연막(742)의 개구부(744) 내에 형성한다.
따라서, 상기 전극 연장부(798b)는 제1 질화물 반도체층(752)과 직접 접촉하여 전기적으로 연결되고, 상기 상부 전극(798a)은 상기 제1 질화물 반도체층(752)과 직접 접촉하지 않고, 상기 전극 연장부(798b)를 통해 전기적으로 연결될 수 있다.
이때, 상기 전극 연장부(798b)는 하나 또는 복수 개 형성될 수 있다. 즉, 본 실시 예에서는 두 개의 전극 연장부(798b)를 구비하는 것으로 도시하고 있으나, 하나만 구비될 수 있고, 또한 셋 이상의 전극 연장부(798b)를 구비할 수도 있다.
이어서, 상기 지지 기판(780)을 분리하는 지지 기판 분리 공정 등을 진행하여 도 36에 도시된 바와 같은 발광 다이오드 칩을 복수 개 제조할 수 있다.
이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.

Claims (41)

  1. 지지 기판; 및
    상기 지지 기판 상에 구비된 복수의 반도체층;을 포함하며,
    상기 반도체층들 중 최상부층은 그 표면이 불규칙한 거칠기를 갖는 반도체 소자.
  2. 청구항 1에 있어서, 상기 최상부층의 표면은 상기 최상부층의 절단면을 구비한 반도체 소자.
  3. 청구항 1에 있어서, 상기 최상부층의 표면은 절단된 보이드의 내부 표면이 노출되어 있는 반도체 소자.
  4. 청구항 1에 있어서, 상기 최상부층의 표면은 상기 최상부층을 식각하는 식각 용액에 의해 V자형으로 식각된 복수의 식각홈을 구비한 반도체 소자.
  5. 청구항 1에 있어서, 상기 최상부층은 그 아래층의 다른 반도체층을 노출시키는 오픈 영역을 구비한 반도체 소자.
  6. 청구항 1에 있어서, 상기 반도체 소자는 발광 다이오드 소자이며,
    상기 반도체층들은 적어도 활성층을 포함하며, 상기 최상부층은 상기 N형의 반도체층인 반도체 소자.
  7. 청구항 1에 있어서, 상기 반도체층들 중 최상부층은 그 표면에 비-병합 홈을 구비한 반도체 소자.
  8. 청구항 1에 있어서, 상기 반도체층들 중 최상부층은 요철 및 거친 표면을 포함하는 반도체 소자.
  9. 청구항 8에 있어서, 상기 거친 표면은 거칠기가 상이한 두개의 표면을 포함하는 반도체 소자.
  10. 청구항 8에 있어서, 상기 거칠기가 다른 두 개의 표면 중 하나의 표면은 상기 요철의 표면인 반도체 소자.
  11. 청구항 8에 있어서, 상기 거칠기가 다른 두 개의 표면 중 하나의 표면은 공동을 포함하는 층이 파단되어 형성된 표면인 반도체 소자.
  12. 성장 기판을 준비하는 단계;
    상기 성장 기판의 일측 표면에 복수의 철부 및 요부를 구비한 요철 패턴을 형성하는 단계;
    상기 요철 패턴의 철부들 상에 희생층을 에피 성장하는 단계;
    상기 희생층에 ECE(Electro Chemical Etching) 공정을 실시하여 복수의 미세 기공을 형성하는 단계;
    상기 희생층 상에 복수의 반도체층을 에피 성장하는 단계;
    상기 반도체층들 상에 지지 기판을 부착하는 단계; 및
    상기 성장 기판을 분리하는 단계;를 포함하며,
    상기 희생층 상에 반도체층들을 에피 성장한 후에 상기 희생층 내에는 상기 미세 기공들이 합쳐지거나 성장되어 형성된 복수의 보이드가 형성하는 에피층과 성장 기판 분리 방법.
  13. 청구항 12에 있어서, 상기 희생층을 에피 성장하기 전에,
    상기 요철 패턴의 요부들에 성장 억제층을 형성하는 단계를 포함하는 에피층과 성장 기판 분리 방법
  14. 청구항 12에 있어서, 상기 요부는 그 단면 형상이 아랫변은 좁고 윗변은 넓은 사다리 형태의 홈인 에피층과 성장 기판 분리 방법
  15. 청구항 12에 있어서, 상기 요부는 그 단면 형상이 V자 형태의 홈인 에피층과 성장 기판 분리 방법
  16. 청구항 12에 있어서, 상기 희생층의 에피 성장은 상기 철부들 각각으로부터 에피 성장되어 이루어지는 에피층과 성장 기판 분리 방법
  17. 청구항 12에 있어서, 상기 성장 기판을 분리하는 단계는
    상기 희생층에 응력을 가해 분리하는 에피층과 성장 기판 분리 방법
  18. 청구항 12에 있어서, 상기 성장 기판을 분리하는 단계는
    상기 요철 패턴의 요부에 상기 희생층을 식각하는 식각 용액을 주입하여 분리하는 에피층과 성장 기판 분리 방법
  19. 성장 기판을 준비하는 단계;
    상기 성장 기판의 일측 표면에 복수의 철부 및 요부를 구비한 요철 패턴을 형성하는 단계;
    상기 요철 패턴의 철부들 상에 희생층을 에피 성장하는 단계;
    상기 희생층 상에 마스크 패턴을 형성하되, 상기 요철 패턴의 요부에 대응하는 영역에 오픈 영역이 형성되도록 상기 마스크 패턴을 형성하는 단계;
    상기 오픈 영역을 통해 노출된 상기 희생층의 표면으로부터 에피 성장하여 상기 마스크 패턴 상에 복수의 반도체층을 에피 성장하는 단계;
    상기 요철 패턴의 요부들로 상기 희생층을 식각하는 식각 용액을 주입하여, 적어도 상기 요부들에 의해 노출된 상기 희생층의 일부 및 상기 마스크 패턴의 오픈 영역에 구비된 상기 반도체층의 일부를 식각하는 단계; 및
    상기 반도체층들을 상기 성장 기판으로부터 분리하는 단계를 포함하는 에피층과 성장 기판 분리 방법
  20. 청구항 19에 있어서, 상기 희생층을 에피 성장하기 전에,
    상기 요철 패턴의 요부들에 성장 억제층을 형성하는 단계를 포함하는 에피층과 성장 기판 분리 방법
  21. 청구항 19에 있어서, 상기 반도체층들을 분리하기 전에, 상기 반도체층들 상에 지지 기판을 부착하는 단계를 더 포함하는 에피층과 성장 기판 분리 방법
  22. 청구항 19에 있어서, 상기 반도체층들과 성장 기판의 분리는
    상기 요철 패턴의 요부들로 상기 마스크 패턴을 식각하는 식각 용액을 주입하여 상기 마스크 패턴을 식각하여 이루어지는 에피층과 성장 기판 분리 방법
  23. 청구항 19에 있어서, 상기 요부는 그 단면 형상이 아랫변은 좁고 윗변은 넓은 사다리 형태의 홈인 에피층과 성장 기판 분리 방법
  24. 청구항 19에 있어서, 상기 요부는 그 단면 형상이 V자 형태의 홈인 에피층과 성장 기판 분리 방법
  25. 청구항 19에 있어서, 상기 희생층의 에피 성장은 상기 철부들 각각으로부터 에피 성장되어 이루어지는 에피층과 성장 기판 분리 방법
  26. 성장 기판을 준비하는 단계;
    상기 성장 기판의 일측 표면 상에 희생층을 성장시키는 단계;
    상기 희생층 내에는 복수의 미세 기공을 형성하는 단계;
    상기 복수의 미세 기공으로부터 복수의 공동을 형성하는 단계; 및
    상기 복수의 공동을 이용하여 상기 성장 기판을 분리하는 단계를 포함하는 에피층과 성장 기판 분리 방법
  27. 청구항 26에 있어서, 상기 복수의 미세 기공을 형성하기 이전 또는 이후에,
    상기 희생층의 표면 상에는 절연 패턴을 형성하는 단계를 더 포함하는 에피층과 성장 기판 분리 방법
  28. 청구항 26에 있어서, 상기 복수의 미세 기공으로부터 복수의 공동을 형성하는 단계는 상기 희생층 상에 복수의 질화물 반도체층을 성장시키고, 상기 질화물 반도체층들이 성장되는 동안 상기 복수의 미세 기공으로부터 복수의 공동이 형성되는 단계인 에피층과 성장 기판 분리 방법
  29. 청구항 26에 있어서, 상기 성장 기판을 준비하는 단계는 상기 성장 기판의 일측 표면에 스트라이프 패턴을 형성하는 단계를 포함하는 에피층과 성장 기판 분리 방법
  30. 청구항 29에 있어서, 상기 스트라이프 패턴은 상기 성장 기판의 일측 표면을 건식 식각 또는 습식 식각으로 식각하여 형성하는 에피층과 성장 기판 분리 방법
  31. 청구항 30에 있어서, 상기 스트라이프 패턴을 형성하는 단계는 상기 성장 기판의 일측 표면을 건식 식각하여 상기 성장 기판의 일측 표면에 상기 스트라이프 패턴을 형성한 후, 상기 스트라이프 패턴의 바닥면 상에 성장 억제층을 형성하는 단계를 포함하는 에피층과 성장 기판 분리 방법
  32. 청구항 29에 있어서, 상기 성장 기판이 사파이어 기판인 경우, 상기 스트라이프 패턴은 상기 사파이어 기판의 방향과 60 내지 90도 방향으로 형성되고,
    상기 성장 기판이 GaN 기판인 경우, 상기 스트라이프 패턴은 상기 GaN 기판의 방향과 60도 방향으로 형성되는 에피층과 성장 기판 분리 방법
  33. 청구항 26에 있어서, 상기 희생층은 n-GaN을 포함하는 에피층과 성장 기판 분리 방법
  34. 청구항 33에 있어서, 상기 희생층은 n의 불순물 농도가 서로 다른 적어도 두 층으로 이루어진 에피층과 성장 기판 분리 방법
  35. 청구항 26에 있어서, 상기 복수의 미세 기공은 ECE(electro chemical etching) 공정으로 형성되는 에피층과 성장 기판 분리 방법
  36. 청구항 35에 있어서, 상기 복수의 미세 기공은 적어도 두 단계의 전압이 인가되어 형성되며, 먼저 인가된 전압이 나중에 인가된 전압에 비해 낮은 에피층과 성장 기판 분리 방법
  37. 청구항 26에 있어서, 상기 복수의 공동을 이용하여 상기 성장 기판을 분리하는 단계:는
    상기 희생층 상에 질화물 반도체층들을 형성하는 단계;
    상기 질화물 반도체층들 상에 지지 기판을 부착하는 단계; 및
    상기 희생층에 기계적 스트레스를 인가하여 상기 성장 기판과 상기 질화물 반도체층들을 분리하는 단계를 포함하는 에피층과 성장 기판 분리 방법
  38. 청구항 26에 있어서, 상기 복수의 공동을 이용하여 상기 성장 기판을 분리하는 단계:는
    상기 희생층 상에 질화물 반도체층들을 형성하는 단계;
    상기 질화물 반도체층들 및 희생층을 메사 식각으로 식각하여 적어도 상기 공동들과 연결된 메사 라인을 형성하는 단계;
    상기 질화물 반도체층들 상에 지지 기판을 부착하는 단계; 및
    상기 메사 라인으로 식각 용액을 주입하여 상기 희생층을 식각하여 상기 성장 기판과 상기 질화물 반도체층들을 분리하는 단계를 포함하는 에피층과 성장 기판 분리 방법
  39. 청구항 38에 있어서, 상기 성장 기판은 그 일측 표면에 스트라이프 패턴을 포함하며, 상기 메사 라인은 상기 스트라이프 패턴과 연결된 에피층과 성장 기판 분리 방법
  40. 청구항 39에 있어서, 상기 메사 라인과 상기 스트라이프 패턴은 서로 교차하도록 상기 메사 라인의 방향과 상기 스트라이프 패턴의 방향은 평행하지 않는 에피층과 성장 기판 분리 방법
  41. 청구항 37 또는 38에 있어서, 상기 성장 기판과 질화물 반도체층들을 분리하는 단계 이후,
    상기 절연 패턴을 제거하는 단계를 더 포함하는 에피층과 성장 기판 분리 방법
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