KR100818452B1 - Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물반도체 소자 제조방법 - Google Patents

Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물반도체 소자 제조방법 Download PDF

Info

Publication number
KR100818452B1
KR100818452B1 KR1020060106792A KR20060106792A KR100818452B1 KR 100818452 B1 KR100818452 B1 KR 100818452B1 KR 1020060106792 A KR1020060106792 A KR 1020060106792A KR 20060106792 A KR20060106792 A KR 20060106792A KR 100818452 B1 KR100818452 B1 KR 100818452B1
Authority
KR
South Korea
Prior art keywords
single crystal
nitride
layer
nitride single
crystal layer
Prior art date
Application number
KR1020060106792A
Other languages
English (en)
Inventor
최락준
브라디미르 쿠레쇼브
오방원
박길한
박희석
박성은
박영민
김민호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020060106792A priority Critical patent/KR100818452B1/ko
Priority to US11/898,955 priority patent/US20080099781A1/en
Application granted granted Critical
Publication of KR100818452B1 publication Critical patent/KR100818452B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Abstract

본 발명의 일 측면은, 질화물 성장을 위한 기판 상에 제1 질화물 단결정을 성장시키는 단계와, 높은 전위밀도영역에 선택적으로 다수의 피트가 형성되도록 상기 제1 질화물 단결정 상면에 식각가스를 적용하는 단계와, 상기 피트가 공극(void)으로 유지되도록 상기 제1 질화물 단결정 상에 제2 질화물 단결정을 성장시키는 단계를 포함하는 Ⅲ족 질화물 반도체 박막 제조방법을 제공한다. 본 발명의 다른 측면은 상기한 Ⅲ족 질화물 반도체 박막 제조방법을 채용한 질화물 반도체 발광소자 제조방법을 제공한다.
측방향 에피택셜 과성장(lateral epitaxial overgrowth: LEO), Ⅲ족 질화물 단결정(Ⅲ group nitride single crystal), 피트(pit), 인시튜 에칭(in-situ etching)

Description

Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물 반도체 소자 제조방법{PRODUCTION METHOD OF Ⅲ GROUP NITRIDE SEMICONDUCTOR THIN FILM AND PRODUCTION METHOD OF Ⅲ GROUP NITRIDE SEMICONDUCTOR DEVICE USING THE SAME}
도1a 내지 도1d는 종래의 측방향 에피택셜 과성장법을 이용한 질화물 반도체 박막 제조방법을 설명하기 위한 공정별 단면도이다.
도2a 내지 도2c는 본 발명의 일 실시예에 따른 질화물 반도체 박막 제조방법을 설명하기 위한 공정별 단면도이다.
도3은 본 발명에서 채용된 질화물 반도체 박막의 측방향 성장원리를 설명하기 위한 개략도이다.
도4a 내지 도4d는 본 발명의 다른 실시예에 따른 질화물 반도체 박막 제조방법을 설명하기 위한 공정별 단면도이다.
도5a 및 도5b는 각각 본 발명에 따른 질화물 반도체 박막 제조방법에 바람직하게 채용될 수 있는 질화물층 성장방법의 예를 설명하기 위한 펄스 원자층 에피택시법의 타이밍 챠트이다.
도6은 본 발명의 방법에 따른 제조된 질화물 반도체 박막을 채용한 질화물 반도체 발광소자의 측단면도이다.
<도면의 주요부분에 대한 부호설명>
11,21,61: 질화물 성장용 기판 12,22,32,62: 제1 질화물 단결정
13: 유전체 마스크 14,24,34,64: 제2 질화물 단결정
P: 피트 v: 공극
W: 피트 폭 64: 제1 도전형 질화물층
65: 활성층 66: 제2 도전형 질화물층
69a,69b: 제1 및 제2 전극
본 발명은 Ⅲ족 질화물 반도체 박막의 제조방법에 관한 것으로서, 보다 상세하게는 측방향 성장모드가 적용되는 보다 간소화된 질화물 반도체 박막의 성장방법 및 이를 이용한 질화물 반도체 소자의 제조방법에 관한 것이다.
일반적으로, Ⅲ족 질화물 반도체는 가시광 전체영역뿐만 아니라, 자외선 영역에 이르는 넓은 범위의 빛을 발할 수 있다는 특성 때문에, 발광다이오드(LED) 또는 레이저 다이오드(LD)형태의 가시광 및 자외선 LED와 청록색 광소자를 제조하는 물질로 각광받고 있다.
이러한 질화물 반도체를 포함한 광소자를 제조하기 위해서는, Ⅲ족 질화물 반도체를 고품위의 단결정 박막으로 성장시키는 기술이 필수적으로 요구된다. 하지만, Ⅲ족 질화물 반도체는 그 격자상수 및 열팽창계수에 적합한 기판이 보편적이지 않으므로, 단결정 박막의 성장방법은 매우 제한적이다.
종래에 주로 사용되는 Ⅲ족 질화물 반도체 성장방법으로는 이종 기판인 사파이어(Al2O3)기판 상에 유기금속화학기상증착법(MOCVD) 및 분자빔 에피택시법(MBE) 등을 이용한 헤테로-에피택시(heteroepitaxy)법으로 성장하는 방법이 있으나, 사파이어 기판을 사용하는 경우에도, 격자상수 및 열팽창계수 불일치로 인하여 고품질의 Ⅲ족 질화물 반도체 단결정을 직접 성장하기 어렵다. 따라서, 저온의 핵생성층과 고온의 단결정 성장을 포함한 2단계 성장법을 채택하는 것이 일반적이다. 이러한 2단계 성장법을 사용하여, 사파이어 기판 위에 저온의 핵생성층을 형성한 후에 Ⅲ족 질화물 반도체 단결정을 성장시키더라도, 약 109 ∼ 약 1010 ㎝-2의 결정결함을 갖는 것으로 나타난다.
최근에는, 이러한 Ⅲ족 질화물 반도체의 결정결함을 낮추기 위한 방안으로서, 도1a 내지 도1d에 예시된 측방향 에피택셜 과성장법(lateral epitaxial overgrowth: LEO)이 활용되고 있다.
우선, 도1a와 같이 사파이어 기판(11) 상에 GaN 질화물층(12)을 성장시키고, 도1b와 같이 상기 GaN 질화물층(12) 위에 스트라이프패턴을 갖는 유전체 마스크(13)를 형성한다. 이어, 상기 유전체 마스크(13)가 형성된 GaN 질화물층(12) 상 에 LEO를 이용하여 질화물 단결정 성장공정을 수행한다. 상기 GaN 질화물 단결정(14')의 높이가 유전체 마스크(13)의 높이를 초과하면, 도1c와 같이 상기 질화물 단결정(14')은 유전체 마스크(13) 상으로의 측방향 성장이 진행되고, 최종적으로 이러한 측방향 성장에 의해서 도1d와 같이 상기 유전체 마스크(13) 위에서 합병(coalescence)되어 질화물 단결정층(14)을 형성된다.
상술된 LEO성장법에서는, GaN 질화물층(12)에 발생된 전위는 재성장 질화물층(14) 성장방향을 따라 진행하다가, 유전체 마스크(13)를 덮는 측방향 성장모드과정에서 전위의 전파가 효과적으로 차단시켜 우수한 결정성을 갖는 우수한 질화물 반도체층을 얻을 수 있다. 예를 들어, 상기 유전체 마스크(13)상의 단결정부분(14b)에서 전위밀도를 108㎝- 2 까지 감소시킬 수 있다.
이러한 LEO공정에서는, MOCVD 또는 MBE공정을 위한 챔버에서 GaN 질화물층(12)과 마스크를 위한 유전체층 성장을 실시한 후에, 이를 챔버에서 꺼내어 패턴형성을 위한 포토레지스트/에칭공정을 실시하고, 이어 다시 챔버에 배치하여 질화물 성장공정을 실시해야 한다.
이와 같이, 종래의 LEO공정을 이용한 질화물 반도체 박막 제조공정은 유전체 마스크 형성에 따른 연속적인 질화물 성장공정을 보장할 수 없으므로, 제조공정시간이 길어지고 공정 자체가 복잡해지는 문제가 있다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로서, 일 목적은 결정성 향상을 위해서 전위의 전파를 효과적으로 차단하고 이러한 과정을 측방향 성장모드를 질화물 성장을 위한 챔버에서 실행함으로써 연속적인 질화물 성장공정을 보장할 수 있는 새로운 질화물 반도체 박막 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 상기한 질화물 반도체 박막 제조방법을 이용한 질화물 반도체 소자 제조방법을 제공하는데 있다.
상기한 기술적 과제를 실현하기 위해서, 본 발명의 일 측면은
질화물 성장을 위한 기판 상에 제1 질화물 단결정을 성장시키는 단계와,
높은 전위밀도영역에 선택적으로 경사면이 비극성 결정면인 다수의 피트가 형성되도록 상기 제1 질화물 단결정층 상면에 식각 가스를 적용하는 단계; 및 상기 피트가 공극(void)으로 유지되도록 상기 제1 질화물 단결정층 상에 제2 질화물 단결정층을 인시튜(in-situ)로 성장시키는 단계를 포함하는 Ⅲ족 질화물 반도체 박막 제조방법을 제공한다.
바람직하게, 상기 제1 질화물 단결정의 두께는 약 0.5 ∼ 약 1.5㎛ 범위일 수 있다.
바람직하게, 상기 제1 질화물 단결정의 상면은 [0001]면이며, 상기 피트의 경사면은 비극성면일수 있다.
상기 피트에 질화물이 성장되는 것을 방지하고 원하는 측방향성장원리를 실현하기 위해서, 상기 피트의 폭은 1.5 ㎛이하인 것이 바람직하다.
식각가스를 질화물 성장을 위한 반응챔버 내에서 공급하여 제1 질화물단결정의 표면에 원하는 피트구조를 형성할 수 있다. 상기 식각가스는, H2, N2, Ar, HCl, HBr, SiCl4 및 그 혼합 가스로 구성된 그룹으로부터 선택된 가스를 포함할 수 있으며, 상기 식각가스를 적용하는 단계는, 500∼1200℃의 온도에서 실행되는 것이 바람직하다.
바람직하게, 보다 우수한 표면 모폴로지를 얻기 위해서, 상기 제2 질화물 단결정층을 성장시키는 단계는, 금속으로 이루어진 제1층과 질소로 이루어진 제2층인 다층막을 2층 이상 포함한 중간층을 성장시키는 단계와, 상기 중간층 상에 상기 제2 질화물 단결정을 성장시키는 단계를 포함할 수 있다. 여기서, 상기 중간층은 상기 제1 질화물 단결정층 상에 Ga소스를 주입하는 단계와, 상기 Ga소스가 주입된 제1 질화물 단결정층 상에 N소스를 주입하여 GaN을 성장시키는 단계를 통해 형성될 수 있으며, 이와 달리, 상기 중간층은 상기 제1 질화물 단결정층 상에 순차적으로 AlN층, InN층 및 GaN층으로 이루어진다.
본 발명에 따른 인시튜(in-situ)에서, 질화물층 표면의 피트를 형성하는 식 각공정과 그 표면에 측방향성장모드에 따른 질화물 성장공정은 적어도 1회 반복 수행함으로써 보다 양질의 결정성을 갖는 질화물 반도체 박막을 얻을 수 있다.
본 발명의 일 측면에 따른 제조방법으로 제조된 Ⅲ족 질화물 반도체 박막은 질화물 반도체 발광소자의 일 구조층으로서 유용하게 채용될 수 있다.
본 발명의 다른 측면은, 질화물 성장을 위한 기판 상에 제1 질화물 단결정층을 성장시키는 단계와, 높은 전위밀도영역에 선택적으로 다수의 피트가 형성되도록 상기 제1 질화물 단결정층 상면에 식각가스를 적용하는 단계와, 상기 피트가 공극(void)으로 유지되도록 상기 제1 질화물 단결정 상에 제2 질화물 단결정을 성장시키는 단계와, 상기 제2 질화물 단결정 상에 제1 도전형 질화물층, 활성층 및 제2 도전형 질화물층을 순차적으로 성장시키는 단계를 포함하는 Ⅲ족 질화물 반도체 소자 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도2a 내지 도2c는 본 발명의 일 실시예에 따른 질화물 반도체 박막 제조방법을 설명하기 위한 공정별 단면도이다.
우선, 도2a와 같이, 본 실시형태에 따른 Ⅲ족 질화물 반도체 박막 제조방법 은 질화물 성장을 위한 기판(21) 상에 제1 질화물 단결정(22)을 성장시키는 단계로 시작된다.
상기 질화물 성장을 위한 기판(21)으로는 대표적으로 사파이어기판일 수 있으나, 이에 한정되지 않으며, SiC, Si, MgAl2O4, MgO, LiAlO2 및 LiGaO2로 구성된 그룹으로부터 선택된 물질로 이루어진 이종기판 또는 GaN 기판과 같은 동종 기판일 수 있다.
상기 제1 질화물 단결정(22)는 MOCVD, MBE, HVPE와 같은 공지된 공정을 통해 임의의 두께로 성장될 수 있으나, 바람직하게는, 질화물 단결정에서 결함밀도가 급격히 높아지는 지점까지 성장시키는 바람직하다. 이러한 점을 고려하여, 상기 제1 질화물 단결정(22)의 두께(t)는 약 0.5 ∼ 약 1.5㎛ 범위인 것이 바람직하다.
구체적인 예에서, 상기 사파이어 기판은 c축 방향인 결정면을 상면으로 가지며, 상기 제1 질화물 단결정 상면(22a)은 [0001]축 면인 것이 바람직하다. 이에 대해서는 도3을 참조하여 보다 상세히 설명하기로 한다.
이어, 도2b와 같이, 상기 제1 질화물 단결정(22)의 상면(22a)에 식각가스를 적용함으로써 다수의 피트(P)를 형성한다.
본 식각공정은 질화물 성장이 수행되는 챔버 내(in-situ상태)에서 실행될 수 있다. 또한, 식각공정에 의해 형성된 다수의 피트는 측방향 성장모드를 실현하는 수단을 활용할 수 있다. 따라서, 종래의 공정(도1)과 달리 연속적인 공정이 수행될 수 있다는 장점을 제공한다.
본 발명에 채용될 수 있는 식각가스로는, 이에 한정되지는 않으나, H2, N2, Ar, HCl, HBr, SiCl4 및 그 혼합 가스로 구성된 그룹으로부터 선택된 가스를 포함할 수 있다. 식각효과를 향상시키기 위해서, 본 식각공정은, 500∼1200℃의 온도에서 실행되는 것이 바람직하다. 또한, 식각공정 실행시의 챔버 내의 압력조건은 30∼1000 mbar가 바람직하다.
상기 다수의 피트(P)는 주로 높은 전위밀도영역에 선택적으로 형성되며, 다소 불규칙한 배열을 가질 수 있다. 상기 제1 질화물 단결정(22)에 형성되는 피트(P)는 확대된 부분도면에 도시된 바와 같이 육각 피라미드 뿔구조를 갖는다. 앞선 설명된 구체적인 예와 같이, 상기 제1 질화물 단결정 상면(22a)은 [0001]축면인 경우에, 상기 피트(P)의 경사면(22b)은 안정적인 S면과 같은 비극성 결정면이 된다.
육각 피라미드꼴인 피트(P)는 후속 성장공정시에 그 내부에서 질화물이 성장되는 것을 억제하고 원하는 측방향성장모드를 실현하기 위해서, 약 1.5 ㎛이하의 폭(W)을 갖도록 형성하는 것이 바람직하다. 피트의 깊이는 그 폭(W)에 의존하므로, 약 2 ㎛ 이하 범위로 볼 수 있다.
다음으로, 도2c와 같이, 상기 피트(P)가 공극(V)으로 유지되도록 상기 제1 질화물 단결정(22) 상에 제2 질화물 단결정(24)을 성장시킨다.
여기서, 본 발명에서 피트를 이용한 측방향 성장모드에 의한 질화물 단결정의 2차 성장에서는 공극(void)으로 유지된다.
이에 대해서는, 도3을 참조하여 보다 상세히 설명한다. 도3은 본 발명에서 채용된 질화물 반도체 박막의 측방향 성장원리를 설명하기 위한 개략도이다. 도2a 및 도2b에서 언급한 바람직한 예와 같이, 상기 사파이어 기판은 c축방향인 결정면을 상면으로 가지며, 상기 제1 질화물 단결정(32) 상면(32a)은 [0001] 결정면일 수 있다. 이 경우에 피트 경사면은, S면인 {1-101}면으로서, 매우 안정적인 면으로 제공된다.
따라서, 안정적인 S면인 피트 경사면(32b)에서 거의 성장이 일어나지 않으므로, 질화물 단결정층(34)의 재성장은 주로 피트 외의 상면에서 발생된다. 또한, 상대적으로 성장속도가 빠른 c<0001>축 방향의 수직성장(P)과 함께 m<1-100>축과 a<11-20>축 방향의 수평성장(H)이 동시에 일어난다. 결과적으로 수평성장에 의해 피트 상부에서 재성장 질화물 단결정(34)은 합병되고, 이러한 측방향 성장과정에서 전위진행방향은 차단되거나 합병되는 부분으로 이동되어 소멸됨으로써 결정성이 향상될 수 있다.
한편, 피트영역은 재성장 질화물 단결정(34)이 그 위에서 합병되지만, 앞서 설명한 바와 같이 내부 표면(32b)은 안정적인 면이므로, 아래 방향으로의 물질이동에 따른 약간의 침착만이 발생되어 형태는 변형되지만, 재성장이 완료된 상태에서 도 공극(V)으로 남겨진다.
본 발명에 따른 Ⅲ족 질화물 반도체 박막 제조방법은 보다 양질의 결정성을 갖는 질화물 단결정 성장을 위해서 인시튜에서의 식각공정 및 재성장공정을 반복적으로 수행할 수 있다.
도4a 내지 도4d에는 본 발명의 다른 실시예에 따른 질화물 반도체 박막 제조방법에 대한 공정별 단면도가 도시되어 있다.
우선, 도4a와 같이, 질화물 성장을 위한 기판(41) 상에 제1 질화물 단결정(42)을 성장시키고, 상기 제1 질화물 단결정(42a)의 상면에 식각가스를 적용함으로써 다수의 피트(P1)를 형성한다.
상기 질화물 성장을 위한 기판(41)으로는 대표적으로 사파이어기판일 수 있으며, 도2a에서 예시된 이종기판 또는 동종기판이 사용될 수도 있다. 상기 제1 질화물 단결정(42a)의 두께(t1)는 질화물 단결정에서 결함밀도가 증가되는 지점인 약 0.5 ∼ 약 1.5㎛ 범위인 것이 바람직하다.
본 실시형태에서 사용가능한 식각가스로는, 이에 한정되지는 않으나, H2, N2, Ar, HCl, HBr, SiCl4 및 그 혼합 가스로 구성된 그룹으로부터 선택된 가스를 포함할 수 있다. 식각효과를 향상시키기 위해서, 본 식각공정은, 500∼1200℃의 온도에서 실행되는 것이 바람직하다. 원하는 측방향 성장모드를 실현하기 위해서, 약 1.5 ㎛이하의 폭(W)을 갖도록 형성하며, 안정적인 S면의 피트 경사면을 갖는 조건으로 성장을 수행하는 것이 바람직하다.
이어, 도4b와 같이, 상기 피트(P1)가 공극으로 유지되도록 상기 제1 질화물 단결정(42a) 상에 제2 질화물 단결정(42b)을 재성장시킨다.
본 제2 질화물 단결정(42b)의 재성장과정에서는, 도3에서 설명한 방식과 같이 측방향 성장모드에 의해 전위밀도가 크게 감소되는 결정층이 성장될 수 있다. 하지만, 소정의 전위가 여전히 존재하므로, 적정한 두께 범위에서 성장을 중단한다.
이 때, 제2 질화물 단결정(42b)의 두께(t2)는 앞서 설명한 바와 같이 전위밀도가 증가되는 지점으로 선택하는 것이 바람직하다. 통상적으로, 제2 질화물 단결정(42b)은 제1 질화물 단결정(42a)에 비해 이미 결정성이 향상되어 있으므로, 그 바람직한 두께는 상기 제1 질화물 단결정(42a)의 두께(t1)보다는 큰 범위를 갖는다.
이어, 도4c와 같이, 제2 질화물 단결정(42b) 상에 식각가스를 적용하는 공정을 재차 실시한다. 이러한 식각공정은 도4a에서 설명된 조건과 유사한 조건에서 실시될 수 있다. 상술된 식각가스를 질화물 성장 챔버 내에 주입하여 제2 질화물 단결정(42b)의 표면에 적용함으로써 전위밀도가 집중된 영역에서 육각 피라미드형태의 피트를 발생시킨다.
도4d에 도시된 공정에서는, 다수의 피트가 형성된 제2 질화물 단결정(42b) 상면에 제3 질화물 단결정을 재성장시킨다. 여기서 재성장되는 제3 질화물 단결정은 도4b에서 설명한 측방향 성장모드가 병행되는 질화물 단결정 재성장과 유사한 방식으로 보다 우수한 결정성을 갖는 질화물 단결정을 얻을 수 있다.
이와 같이, 인시튜 상태에서의 다수의 피트를 형성하는 식각공정과 측방향 모드가 결합된 질화물 단결정 재성장공정을 원하는 횟수로 반복 실행함으로써 결정성을 크게 향상시킬 수 있다.
나아가, 본 발명에서 질화물 단결정의 재성장공정은 성장공정 자체를 개선함으로써 본 발명에서 요구되는 빠른 합병을 실현하고 표면 모폴로지를 크게 향상시킬 수 있다. 이러한 질화물 단결정 성장공정은 도5a 및 도5b에 공정 타이밍 챠트로서 예시되어 있다.
우선, 도5a와 같이, 4개의 클럭(기간4t)에서 1사이클이 구성된다. 구체적으로는, 제1 클럭(t∼2t)에서 TMG만이 주입되고, 제2 클럭(2t∼3t)에서 NH3만이 주입된다. 다음으로, 제3 클럭(3t∼4t)에서는, TMG와 NH3가 함께 도입된다. 다시 말해, GaN층 상에 먼저 Ga소스가 주입되어 GaN층 표면에 Ga이 댕글링 본드(dangling bond)를 갖고 분포하고, 그 후에 NH3와 같은 N소스가 주입되어, Ga의 댕글링 본드에 N이 결합하여 GaN이 성장하며, 이때 TMG와 NH3의 Ga소스와 N소스를 함께 주입하여 GaN층을 성장시킨다. 즉, 이러한 Ga소스주입/N소스주입/GaN 성장의 1사이클에 따라 다른 GaN층이 형성될 수 있고, 이러한 1사이클을 여러 번 수행하여 다수의 GaN층으로 이루어진 다층막이 얻어진다. 예를 들면, 2∼100 사이클이 바람직하고, 특히, 10∼20 사이클로 한 경우에 양질의 모폴로지를 갖는 GaN층을 얻을 수 있다.
이와 다른 예로서, 도5b를 참조하면, 아래의 1사이클이 구성될 수 있다. 구체적으로 설명하면, 제1 클럭(T∼2T)에서 TMA만이 도입되며, 제2 클럭(2T∼3T)에서 NH3만이 도입된다. 유사하게, 제3 클럭(3T∼4T), 제4 클럭(4T∼5T), 제5 클럭(5T∼6T), 제6클럭(6T∼7T)에서, 순서대로 TMA, NH3, TMA, NH3가 도입된다. 이어, 제7클럭(7T-8T)에서 TMI만이 도입되고, 제8클럭(8T-9T)에서 NH3만이 도입되며, 제9클럭(9T-10T)에서 TMG만이 도입되고, 제10 클럭(10T∼11T)에서 NH3만이 도입된다. 이러한 1사이클에 따라, 저온 GaN층 상에 AlN층/InN층/GaN층이 형성되며, 특히 여러 번 수행함으로써 양호한 모폴로지를 갖는 질화물층을 얻을 수 있다.
상술된 질화물 단결정 성장공정을 피트 구조가 형성된 질화물층에서 2차 성장공정으로 적용함으로써 측방향 성장에 의한 빠른 합병을 기대할 수 있을 뿐만 아니라, 표면 모폴로지가 크게 개선될 수 있다.
본 발명에 따른 질화물 단결정 성장방법은 신뢰성이 우수한 발광다이오드 제 조방법에 매우 유익하게 채용될 수 있다.
도6은 본 발명의 방법에 따른 제조된 질화물 반도체 박막을 채용한 질화물 반도체 발광소자의 측단면도이다.
도6에 도시된 바와 같이, 상기 질화물 반도체 발광소자(60)는 기판(61) 상에 형성된 제1 질화물 단결정(62)과 제2 질화물 단결정(64)을 포함하며, 그 위에 순차적으로 형성된 제1 도전형 질화물 반도체층(65), 활성층(66) 및 제2 도전형 질화물 반도체층(67)을 포함한다. 또한, 상기 제1 및 제2 도전형 질화물 반도체층(65,67) 상에는 각각 제1 및 제2 전극(69a,69b)이 제공된다.
그 사이에 다수의 공극(V)을 갖는 제1 질화물 단결정(62) 및 제2 질화물 단결정(64)의 성장공정은 도2a 내지 도2c에서 설명된 질화물 단결정 성장공정에 의해 형성된 것으로 이해할 수 있다.
즉, 1차 성장공정을 통해 제1 질화물 단결정(62)을 성장한 후에, 인시튜상태에서 식각가스를 적용하여 다수의 피트를 제공한다. 다수의 피트를 이용하여 측방향 성장이 결합된 성장모드로 제2 질화물 단결정(64)을 형성한다. 그 결과로 얻어진 제2 질화물 단결정(64)은 모두 우수한 결정성을 가질 수 있다. 따라서, 그 위에 형성되는 제1 및 제2 도전형 질화물 반도체층(65,67)과 활성층(66)의 결정성은 크게 개선되므로, 보다 신뢰성이 있는 질화물 반도체 발광소자(60)를 기대할 수 있다.
도6에 도시된 실시형태에서는, 제2 질화물 단결정(64)과 제1 도전형 질화물 반도체층(66)을 별개 공정을 통해 순차적으로 형성된 예로 도시하였으나, 제2 질화물 단결정(64) 자체를 제1 도전형 불순물을 도프시켜 제1 도전형 질화물 반도체층으로 형성하는 방안이 고려될 수 있다.
또한, 본 발명에 따른 질화물 단결정 성장공정은 본 실시형태와 같이, 기판에 별도의 결정성 구조로서 채용되어 제1 도전형 질화물 반도체층의 성장조건을 개선하는 예로 사용될 수 있으나, 제1 도전형 질화물 반도체층의 중간 또는 상부에 위치한 제2 도전형 질화물 반도체층에 채용되어 해당 층의 형성공정으로도 응용될 수 있다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
상술한 바와 같이, 본 발명에 따르면, 결정성 향상을 위한 측방향 성장모드를 도입하는 과정을 식각가스를 이용한 피트구조 형성과 재성장과정을 통해 질화물 성장을 위한 챔버에서 구현함으로써 연속적인 질화물 성장공정을 보장하면서도 양질의 결정성을 갖는 질화물 반도체 박막을 제조할 수 있다. 또한, 질화물 반도체 박막 제조방법을 발광소자 제조방법에 적용함으로써 신뢰성이 우수한 질화물 반도 체 발광소자를 제공할 수 있을 것으로 기대된다.

Claims (12)

  1. 질화물 성장을 위한 기판 상에 제1 질화물 단결정층을 성장시키는 단계;
    높은 전위밀도영역에 선택적으로 경사면이 비극성 결정면인 다수의 피트가 형성되도록 상기 제1 질화물 단결정층 상면에 식각 가스를 적용하는 단계; 및
    상기 피트가 공극(void)으로 유지되도록 상기 제1 질화물 단결정층 상에 제2 질화물 단결정층을 인시튜(in-situ)로 성장시키는 단계를 포함하는 Ⅲ족 질화물 반도체 박막 제조방법.
  2. 제1항에 있어서,
    상기 제1 질화물 단결정층의 두께는 0.5 ∼ 1.5㎛ 범위인 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막 제조방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 피트의 폭은 1.5 ㎛ 보다 작은 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막 제조방법.
  5. 제1항에 있어서,
    상기 식각가스는, H2, N2, Ar, HCl, HBr, SiCl4 및 그 혼합 가스로 구성된 그룹으로부터 선택된 가스를 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막 제조방법.
  6. 제1항에 있어서,
    상기 식각가스를 적용하는 단계는, 500∼1200℃의 온도에서 실행되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막 제조방법.
  7. 제1항에 있어서,
    상기 제2 질화물 단결정층을 성장시키는 단계는,
    상기 제1 질화물 단결정층 상에 금속과 질소의 반응으로 형성된 적어도 두 개의 층을 포함한 중간층을 성장시키는 단계와,
    상기 중간층 상에 상기 제2 질화물 단결정층을 성장시키는 단계를 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막 제조방법.
  8. 제7항에 있어서,
    상기 중간층은
    상기 제1 질화물 단결정층 상에 Ga소스를 주입하는 단계와,
    상기 Ga소스가 주입된 제1 질화물 단결정층 상에 N소스를 주입하여 GaN을 성장시키는 단계를 통해 형성되는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막 제조방법.
  9. 제7항에 있어서,
    상기 중간층은
    상기 제1 질화물 단결정층 상에 순차적으로 AlN층, InN층 및 GaN층으로 이루어진 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막 제조방법.
  10. 제1항에 있어서,
    상기 제2 질화물 반도체층을 성장하는 단계 후에, 경사면이 비극성 결정면인 다수의 피트가 형성되도록 상기 제2 질화물 반도체층 상면에 식각가스를 적용하는 단계와, 상기 피트가 공극으로 유지되도록 상기 제2 질화물 반도체층 상에 추가적인 질화물 반도체층을 형성하는 단계를 적어도 1회 반복 수행하는 단계를 포함하는 것을 특징으로 하는 Ⅲ족 질화물 반도체 박막 제조방법.
  11. 삭제
  12. 질화물 성장을 위한 기판 상에 제1 질화물 단결정층을 성장시키는 단계;
    높은 전위밀도영역에 선택적으로 경사면이 비극성 결정면인 다수의 피트가 형성되도록 상기 제1 질화물 단결정층 상면에 식각가스를 적용하는 단계;
    상기 피트가 공극으로 유지되도록 상기 제1 질화물 단결정층 상에 제2 질화물 단결정층을 인시튜(in-situ)로 성장시키는 단계; 및
    상기 제2 질화물 단결정층 상에 제1 도전형 질화물층, 활성층 및 제2 도전형 질화물층을 순차적으로 성장시키는 단계를 포함하는 Ⅲ족 질화물 반도체 소자 제조방법.
KR1020060106792A 2006-10-31 2006-10-31 Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물반도체 소자 제조방법 KR100818452B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060106792A KR100818452B1 (ko) 2006-10-31 2006-10-31 Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물반도체 소자 제조방법
US11/898,955 US20080099781A1 (en) 2006-10-31 2007-09-18 Method of manufacturing III group nitride semiconductor thin film and method of manufacturing III group nitride semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060106792A KR100818452B1 (ko) 2006-10-31 2006-10-31 Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물반도체 소자 제조방법

Publications (1)

Publication Number Publication Date
KR100818452B1 true KR100818452B1 (ko) 2008-04-01

Family

ID=39329059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060106792A KR100818452B1 (ko) 2006-10-31 2006-10-31 Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물반도체 소자 제조방법

Country Status (2)

Country Link
US (1) US20080099781A1 (ko)
KR (1) KR100818452B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011025266A2 (ko) * 2009-08-28 2011-03-03 서울옵토디바이스주식회사 고전위 밀도의 중간층을 갖는 발광 다이오드 및 그것을 제조하는 방법
KR101083496B1 (ko) * 2010-02-23 2011-11-16 주식회사 엘지실트론 질화갈륨 기판 제조방법
KR101083500B1 (ko) * 2010-02-04 2011-11-16 주식회사 엘지실트론 질화갈륨 기판 제조방법
WO2011096684A3 (en) * 2010-02-04 2012-01-05 Lg Siltron Inc. Method for manufacturing galium naitride wafer
KR101379341B1 (ko) 2012-06-01 2014-04-02 한국산업기술대학교산학협력단 마스크 패턴을 삽입한 고품질 반도체 소자용 기판의 제조 방법
KR20140145797A (ko) * 2013-06-14 2014-12-24 삼성전자주식회사 질화물 반도체 박막 제조방법 및 이를 이용한 질화물 반도체 소자 제조방법
KR101814052B1 (ko) * 2011-09-08 2018-01-02 엘지이노텍 주식회사 발광소자

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101730926B (zh) * 2007-07-26 2012-09-19 硅绝缘体技术有限公司 改进的外延材料的制造方法
US8329565B2 (en) 2008-11-14 2012-12-11 Soitec Methods for improving the quality of structures comprising semiconductor materials
JP5571679B2 (ja) * 2008-11-14 2014-08-13 ソイテック 半導体材料を含む構造の品質を改善する方法
US8178427B2 (en) * 2009-03-31 2012-05-15 Commissariat A. L'energie Atomique Epitaxial methods for reducing surface dislocation density in semiconductor materials
WO2010112540A1 (en) * 2009-03-31 2010-10-07 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and structures for reducing surface dislocation density in semiconductor materials
FR2944137A1 (fr) * 2009-04-06 2010-10-08 Soitec Silicon On Insulator Methodes et structures epitaxiales pour reduire la densite de dislocations de surface dans des materiaux semi-conducteu rs
FI123319B (fi) * 2009-09-10 2013-02-28 Optogan Oy Menetelmä sisäisten mekaanisten jännitysten vähentämiseksi puolijohderakenteessa ja puolijohderakenne, jossa on vähän mekaanisia jännityksiä
KR20120079393A (ko) * 2011-01-04 2012-07-12 (주)세미머티리얼즈 반도체 발광소자의 제조방법
US8748867B2 (en) * 2011-01-26 2014-06-10 Lg Innotek Co., Ltd. Light emitting device
KR101778161B1 (ko) 2011-01-26 2017-09-13 엘지이노텍 주식회사 발광소자
US9184344B2 (en) 2012-01-25 2015-11-10 Invenlux Limited Lighting-emitting device with nanostructured layer and method for fabricating the same
CN104221170B (zh) * 2012-03-19 2017-02-22 首尔伟傲世有限公司 用于分离外延层与生长基板的方法及使用其的半导体器件
WO2020124205A1 (en) * 2018-12-19 2020-06-25 National Research Council Of Canada Method of fabricating an avalanche photodiode employing single diffusion
CN112018199B (zh) * 2019-05-30 2023-04-07 南京信息工程大学 一种高质量非极性AlGaN微纳复合结构及其加工方法
EP4044216A1 (en) * 2021-02-16 2022-08-17 Siltronic AG Method for testing the stress robustness of a semiconductor substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142414A (ja) * 2001-11-02 2003-05-16 Nichia Chem Ind Ltd 窒化物半導体の成長方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6086673A (en) * 1998-04-02 2000-07-11 Massachusetts Institute Of Technology Process for producing high-quality III-V nitride substrates
JP3988018B2 (ja) * 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置
US7192849B2 (en) * 2003-05-07 2007-03-20 Sensor Electronic Technology, Inc. Methods of growing nitride-based film using varying pulses
US7348600B2 (en) * 2003-10-20 2008-03-25 Nichia Corporation Nitride semiconductor device, and its fabrication process
KR20080104148A (ko) * 2006-02-17 2008-12-01 더 리전츠 오브 더 유니버시티 오브 캘리포니아 반극성 (Ａｌ,Ｉｎ,Ｇａ,Ｂ)Ｎ 광전자 소자들의 성장 방법
US7560364B2 (en) * 2006-05-05 2009-07-14 Applied Materials, Inc. Dislocation-specific lateral epitaxial overgrowth to reduce dislocation density of nitride films

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142414A (ja) * 2001-11-02 2003-05-16 Nichia Chem Ind Ltd 窒化物半導体の成長方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011025266A2 (ko) * 2009-08-28 2011-03-03 서울옵토디바이스주식회사 고전위 밀도의 중간층을 갖는 발광 다이오드 및 그것을 제조하는 방법
WO2011025266A3 (ko) * 2009-08-28 2011-04-28 서울옵토디바이스주식회사 고전위 밀도의 중간층을 갖는 발광 다이오드 및 그것을 제조하는 방법
US8664638B2 (en) 2009-08-28 2014-03-04 Seoul Opto Device Co., Ltd. Light-emitting diode having an interlayer with high voltage density and method for manufacturing the same
CN102754188A (zh) * 2010-02-04 2012-10-24 Lg矽得荣株式会社 用于制造氮化镓晶片的方法
WO2011096684A3 (en) * 2010-02-04 2012-01-05 Lg Siltron Inc. Method for manufacturing galium naitride wafer
US20120003824A1 (en) * 2010-02-04 2012-01-05 Kim Yong-Jin Method for manufacturing gallium nitride wafer
KR101083500B1 (ko) * 2010-02-04 2011-11-16 주식회사 엘지실트론 질화갈륨 기판 제조방법
US8354289B2 (en) 2010-02-04 2013-01-15 Lg Siltron Inc. Method for manufacturing gallium nitride wafer
US9153450B2 (en) 2010-02-04 2015-10-06 Lg Siltron Inc. Method for manufacturing gallium nitride wafer
KR101083496B1 (ko) * 2010-02-23 2011-11-16 주식회사 엘지실트론 질화갈륨 기판 제조방법
KR101814052B1 (ko) * 2011-09-08 2018-01-02 엘지이노텍 주식회사 발광소자
KR101379341B1 (ko) 2012-06-01 2014-04-02 한국산업기술대학교산학협력단 마스크 패턴을 삽입한 고품질 반도체 소자용 기판의 제조 방법
KR20140145797A (ko) * 2013-06-14 2014-12-24 삼성전자주식회사 질화물 반도체 박막 제조방법 및 이를 이용한 질화물 반도체 소자 제조방법
KR102122366B1 (ko) * 2013-06-14 2020-06-12 삼성전자주식회사 질화물 반도체 박막 제조방법 및 이를 이용한 질화물 반도체 소자 제조방법

Also Published As

Publication number Publication date
US20080099781A1 (en) 2008-05-01

Similar Documents

Publication Publication Date Title
KR100818452B1 (ko) Ⅲ족 질화물 반도체 박막 제조방법 및 이를 이용한 질화물반도체 소자 제조방법
US6348096B1 (en) Method for manufacturing group III-V compound semiconductors
KR100567614B1 (ko) 반도체 기재 및 그 제조방법
JP3550070B2 (ja) ＧａＮ系化合物半導体結晶、その成長方法及び半導体基材
JP5099763B2 (ja) 基板製造方法およびｉｉｉ族窒化物半導体結晶
JP3819730B2 (ja) 窒化物系半導体素子および窒化物半導体の形成方法
KR101137911B1 (ko) 질화갈륨 기판의 제조 방법
US20030070607A1 (en) Method for producing group III nitride compound semiconductor
JP2010258459A (ja) 窒化物半導体構造とその製造方法および発光素子
JP2001181096A (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP2000106455A (ja) 窒化物半導体構造とその製法および発光素子
JP2000331947A (ja) 半導体基材及びその作製方法
KR100809229B1 (ko) 질화물 반도체 발광 소자 및 제조방법
JP4356208B2 (ja) 窒化物半導体の気相成長方法
US7368309B2 (en) Nitride semiconductor and fabrication method thereof
KR101068865B1 (ko) 질화물 반도체 성장 기판 및 이를 이용한 발광 소자
JP2009208991A (ja) 窒化物半導体基板の製造方法
JP3934320B2 (ja) ＧａＮ系半導体素子とその製造方法
US20050132950A1 (en) Method of growing aluminum-containing nitride semiconductor single crystal
JP4583523B2 (ja) Ｉｉｉ−ｖ族窒化物半導体発光素子及びその製造方法
JP2007134741A (ja) 窒化物半導体構造とその製造方法および発光素子
JP2001345282A (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP4897285B2 (ja) 半導体装置用基材およびその製造方法
KR100936002B1 (ko) 발광소자용 반도체 기판 및 그 제조 방법
JP5080820B2 (ja) 窒化物半導体構造とその製造方法および発光素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee