WO2017122918A1 - 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치 - Google Patents

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WO2017122918A1
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thin film
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김청송
문지형
박선우
송준오
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    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a thin film transistor substrate, a display panel and a display device including the same.
  • the demand for a display device for displaying an image is increasing in various forms, and the demand for a high resolution display device is also increasing.
  • the number of pixels per unit area is increasing, and in order to supply gate signals and data signals in accordance with the increased pixels, the number of gate lines and the number of data lines are increased.
  • the number of gate wirings increases, a time for providing a gate signal for one pixel is shortened, and thus development of a thin film transistor having high carrier mobility is required.
  • the embodiment provides a thin film transistor substrate, a display panel including the same, and a display device capable of increasing the mobility of a carrier and ensuring product reliability.
  • a thin film transistor substrate may include: a substrate; A channel layer disposed on the substrate, the channel layer including a nitride-based semiconductor layer, a source electrode electrically connected to a first region of the channel layer, a drain electrode electrically connected to a second region of the channel layer, and disposed on the channel layer
  • a thin film transistor including a gate electrode and a deflation formation layer disposed between the channel layer and the gate electrode; It may include.
  • a display panel may include a substrate; A channel layer disposed on the substrate, the channel layer including a nitride-based semiconductor layer, a source electrode electrically connected to a first region of the channel layer, a drain electrode electrically connected to a second region of the channel layer, and disposed on the channel layer A thin film transistor including a gate electrode and a deflation formation layer disposed between the channel layer and the gate electrode; A thin film transistor substrate comprising: a color filter substrate disposed on the thin film transistor substrate: a liquid crystal layer provided between the thin film transistor substrate and the color filter substrate.
  • a display device includes a substrate; A channel layer disposed on the substrate, the channel layer including a nitride-based semiconductor layer, a source electrode electrically connected to a first region of the channel layer, a drain electrode electrically connected to a second region of the channel layer, and disposed on the channel layer
  • a thin film transistor including a gate electrode and a deflation formation layer disposed between the channel layer and the gate electrode;
  • a display panel comprising a thin film transistor substrate including a thin film transistor substrate and a color filter substrate disposed on the thin film transistor substrate, the light unit being disposed under the display panel to supply light to the display panel; It may include.
  • a thin film transistor substrate may include: a substrate; A first channel layer disposed on the substrate, the first channel layer including a nitride-based semiconductor layer, a first source electrode electrically connected to a first region of the first channel layer, and a first electrically connected to a second region of the first channel layer; A first drain electrode, a first gate electrode disposed on the first channel layer, a first deflection forming layer disposed between the first channel layer and the first gate electrode, and a first disposed below the first channel layer A switching thin film transistor including a double gate electrode; A second channel layer disposed on the substrate, the second channel layer including a nitride-based semiconductor layer, a second source electrode electrically connected to a first region of the second channel layer, and a second electrically connected to a second region of the second channel layer.
  • a driving thin film transistor including a double gate electrode may include.
  • FIG. 1 is a view illustrating a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 2 to 14 are diagrams illustrating an example of a manufacturing process of the thin film transistor substrate shown in FIG. 1 according to an embodiment of the present invention.
  • 15 is a diagram illustrating an example in which a plurality of pixels are disposed on a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 16 and 17 illustrate another example of a thin film transistor substrate according to an exemplary embodiment.
  • FIG. 18 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 19 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 20 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 21 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 22 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 23 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment.
  • FIG. 24 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 25 and 26 are diagrams illustrating still another example of the thin film transistor substrate according to the exemplary embodiment.
  • FIG. 27 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 28 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 29 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 30 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 31 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG 33 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 34 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 35 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 36 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 37 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 38 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 39 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 40 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 41 is a block diagram illustrating an example of a display device including a thin film transistor substrate according to an exemplary embodiment.
  • FIG. 44 is a cross-sectional view taken along line E-E of the thin film transistor substrate illustrated in FIG. 42 according to the embodiment of the present invention.
  • 46 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 49 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • 51 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • FIG. 52 is a diagram illustrating still another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • the deflation forming layer 15 may be provided as a group III-V compound semiconductor, for example.
  • the depletion-forming layer 15 is a semiconductor material having a compositional formula of In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) Can be provided.
  • the depletion formation layer 15 may include, for example, a single layer or multiple layers selected from GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, or the like.
  • the gate electrode 33 may be formed of a material in ohmic contact with the depletion forming layer 15.
  • the gate electrode 33 may be provided as a metallic material in ohmic contact with the p-type nitride layer.
  • the gate electrode 33 includes tungsten (W), tungsten silicon (WSi 2 ), titanium nitrogen (TiN), tantalum (Ta), tantalum nitrogen (TaN), palladium (Pd), nickel (Ni), and platinum (Pt). It may include a single layer or multiple layers containing at least one material selected from the group containing.
  • the gate electrode 33 may be provided to have a thickness of 0.1 ⁇ m to 1 ⁇ m.
  • the gate electrode 33 may be provided with a thickness of 1 ⁇ m or less since the gate electrode 33 does not need to perform a current diffusion function as a layer for contacting the depletion forming layer 15.
  • the second passivation layer 22 may be provided as an insulating material.
  • the second passivation layer 22 may include, for example, a single layer or multiple layers including at least one of a silicon-based oxide, a silicon-based nitride, a metal oxide including Al 2 O 3 , and an organic insulator. .
  • the thin film transistor substrate according to the embodiment may include a fourth passivation layer 24 disposed on the third passivation layer 23.
  • the fourth passivation layer 24 may be disposed on the source electrode 71 and the drain electrode 72.
  • the fourth passivation layer 24 may include a contact hole H3 provided on the drain electrode 72.
  • the pixel electrode 80 may be disposed on the fourth passivation layer 24.
  • the pixel electrode 80 may be electrically connected to the drain electrode 72 through the contact hole H3 provided in the fourth passivation layer 24.
  • the lower surface of the pixel electrode 80 may be in contact with the upper surface of the drain electrode 72.
  • the first layer 11, the second layer 12, and the third layer 13 may be sequentially grown on the growth substrate 10.
  • the first layer 11, the second layer 12, and the third layer 13 may be provided as, for example, a group III-V group compound semiconductor.
  • the first layer 11, second layer 12, third layer 13 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) can be provided as a semiconductor material.
  • the first layer 11, the second layer 12, and the third layer 13 are, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP It may include a single layer or multiple layers selected from the back.
  • a source contact part 31 and a drain contact part 32 may be formed on the second layer 12.
  • the source contact part 31 and the drain contact part 32 may be formed on the second layer 12 through the first passivation layer 21.
  • the source contact part 31 and the drain contact part 32 may be formed through a self-align process.
  • the source contact part 31 and the drain contact part 32 may be in ohmic contact with the second layer 12.
  • the source contact portion 31 and the drain contact portion 32 may include aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper alloy (Cu alloy), and molybdenum ( Mo), silver (Ag), silver alloy (Ag alloy), gold (Au), gold alloy (Au alloy), chromium (Cr), titanium (Ti), titanium alloy (Ti alloy), molybdenum (MoW), It may include a single layer or multiple layers containing at least one material selected from the group consisting of molybdenum (MoTi), copper / molybdenum (Cu / MoTi).
  • the source contact part 31 and the drain contact part 32 may be formed to a thickness of 0.1 ⁇ m to 1 ⁇ m.
  • the source contact part 31 and the drain contact part 32 may be provided to have a thickness of 1 ⁇ m or less, since the source contact part 31 and the drain contact part 32 do not need to perform a current diffusion function as a layer for contacting the channel layer 60.
  • the source contact part 31 may have a length of L1 in a first direction
  • the drain contact part 32 may have a length of L2 in the first direction. have.
  • the deflation forming layer 15 may be formed to have a length of L3 in the first direction.
  • the side surface of the source contact portion 31 and the side surface of the drain contact portion 32 are disposed to face each other, and the depletion forming layer 15 is disposed on the side surface of the source contact portion 31 and the drain.
  • the side surfaces of the contact portions 32 may extend in one direction.
  • the length L3 of the depletion forming layer 15 extending in one direction may be longer than the side length L1 of the source contact part 31.
  • the length L3 of the depletion forming layer 15 may be longer than the side length L2 of the drain contact portion 32.
  • the length of the depletion formation layer 15 disposed between the source contact portion 31 and the drain contact portion 32 is longer, whereby the depletion formation layer 15 when operated as a transistor. This allows sufficient deflation region to be formed in the channel layer. According to the embodiment, when the gate voltage is not applied, current can be prevented from flowing from the source contact part 31 to the drain contact part 32. Accordingly, according to the embodiment, it is possible to provide a transistor that is normally off.
  • the gate electrode 33 may be formed of a material in ohmic contact with the depletion forming layer 15.
  • the gate electrode 33 may be provided as a metallic material in ohmic contact with the p-type nitride layer.
  • the gate electrode 33 includes tungsten (W), tungsten silicon (WSi 2 ), titanium nitrogen (TiN), tantalum (Ta), tantalum nitrogen (TaN), palladium (Pd), nickel (Ni), and platinum (Pt). It may include a single layer or multiple layers containing at least one material selected from the group containing.
  • the gate electrode 33 may be formed to a thickness of 0.1 ⁇ 1 ⁇ m.
  • the gate electrode 33 may be provided with a thickness of 1 ⁇ m or less since the gate electrode 33 does not need to perform a current diffusion function as a layer for contacting the depletion forming layer 15.
  • a bonding layer 51 and a temporary substrate 56 may be provided on the source contact portion 31, the drain contact portion 32, and the gate electrode 33. .
  • the bonding layer 51 and the temporary substrate 56 are provided to apply a transfer process and to remove the growth substrate 10. Subsequently, the growth substrate 10 may be removed and a black matrix layer may be formed on the first layer 11.
  • the bonding layer 50 and the substrate 55 may be provided to the black matrix layer to apply the transfer process.
  • the temporary substrate 56 may be removed and the channel layer 60 may be removed.
  • the black matrix 40 may be patterned.
  • the bonding layer 50 may include an organic material.
  • the bonding layer 50 may be provided as a transparent material.
  • the bonding layer 50 may be formed of a material having a transmittance of 70% or more.
  • the bonding layer 50 may include an organic insulating material.
  • the bonding layer 50 may include at least one material selected from the group consisting of acryl, benzocyclobutene (BCB), SU-8 polymer, and the like.
  • the bonding layer 50 may be formed to a thickness of 0.5 to 6 ⁇ m.
  • the thickness of the bonding layer 50 may vary depending on the type of material selected and may be provided in a thickness of 1 to 3 ⁇ m.
  • the bonding layer 50 may be provided with a thickness of, for example, 1.8 ⁇ 2.2 ⁇ m.
  • the substrate 55 may include a transparent substrate.
  • the substrate 55 may be provided as a transparent substrate having a thickness of 0.1 mm to 3 mm.
  • the thickness of the substrate 55 may be changed depending on the use and size of the display device to be applied, and may be selected within a thickness range of 0.4 to 1.1 mm.
  • the substrate 55 may be provided to a thickness of 0.6 ⁇ 0.8mm.
  • the substrate 55 may include at least one material selected from materials including silicon, glass, polyimide, and plastic.
  • the substrate 55 may include a flexible substrate.
  • the semiconductor layer having a high quality may be formed using the growth substrate 10, and a thin film transistor substrate having excellent electron mobility may be formed by applying a transfer process using the substrate 55. It can be provided.
  • patterning of the first passivation layer 21 may be performed, and the channel layer 60 and the black matrix 40 may be formed.
  • a second passivation layer 22 may be formed on the bonding layer 50 and the first passivation layer 21.
  • the second passivation layer 22 may include an insulating material.
  • the second passivation layer 22 may include, for example, a single layer or multiple layers including at least one of a silicon-based oxide, a silicon-based nitride, a metal oxide including Al 2 O 3 , and an organic insulator. .
  • a gate line 41 may be formed on the second passivation layer 22.
  • the gate line 41 may be electrically connected to the gate electrode 33.
  • the third passivation layer 23 may include an insulating material.
  • the third passivation layer 23 may include, for example, a single layer or multiple layers including at least one of a silicon-based oxide, a silicon-based nitride, a metal oxide including Al 2 O 3 , and an organic insulator. .
  • a source electrode 71 and a drain electrode 72 may be formed on the third passivation layer 23.
  • the first region of the source electrode 71 is formed on the third passivation layer 23, and the second region of the source electrode 71 is formed in the first contact hole H1 so that the source contact portion 31 is formed.
  • the first region of the drain electrode 72 is formed on the third passivation layer 23, and the second region of the drain electrode 72 is formed in the second contact hole H2 to form the drain contact portion 32.
  • a data line 73 connected to the source electrode 71 may be formed.
  • the data line 73 may cross the gate line 41 and extend in one direction.
  • the source electrode 71 and the drain electrode 72 may be provided to have a thickness of 0.1 ⁇ m to 3 ⁇ m. Since the source electrode 71 performs a function of sequentially applying a voltage to a plurality of transistors, the source electrode 71 may be thicker than the thickness of the source contact part 31. The drain electrode 72 may also be provided thicker than the thickness of the drain contact portion 32.
  • a fourth passivation layer 24 may be formed on the source electrode 71 and the drain electrode 72.
  • a third contact hole H3 exposing the drain electrode 72 may be formed in the fourth passivation layer 24.
  • the pixel electrode 80 may be made of a transparent conductive material.
  • the pixel electrode 80 may be provided as, for example, a transparent conductive oxide film.
  • the pixel electrode 80 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), aluminum gallium zinc oxide (AGZO), indium zinc tin oxide (IZTO), or indium aluminum zinc oxide (AZO). ), At least one material selected from IGZO (Indium Gallium Zinc Oxide), IGTO (Indium Gallium Tin Oxide), ATO (Antimony Tin Oxide), GZO (Gallium Zinc Oxide), and IZON (IZO Nitride).
  • a basic thin film transistor substrate according to the embodiment may be formed.
  • the manufacturing process described with reference to FIGS. 2 to 14 is only one example, and the process method or process sequence at each step may be modified.
  • the thin film transistor substrate according to the embodiment may include a plurality of thin film transistors 30 disposed in an area where the gate line 41 and the data line 73 cross each other.
  • the pixel electrode 80 may be disposed in an area defined by the gate line 41 and the data line 73. A portion of the pixel electrode 80 may be disposed to overlap the gate line 41.
  • FIGS. 16 and 17 illustrate another example of a thin film transistor substrate according to an exemplary embodiment.
  • the descriptions overlapping with those described with reference to FIGS. 1 to 15 may be omitted.
  • the thin film transistor substrate described with reference to FIGS. 1 to 15 may be applied to a vertical field type liquid crystal display panel.
  • the pixel electrode 80 is disposed on the thin film transistor substrate, and the common electrode forming an electric field in the pixel together with the pixel electrode 80 is provided on a separate color filter substrate, thereby implementing a vertical field type liquid crystal display panel.
  • the thin film transistor substrate described with reference to FIGS. 16 and 17 may be applied to a horizontal field type liquid crystal display panel.
  • the pixel electrode 81 may be made of a transparent conductive material.
  • the pixel electrode 81 may be provided as, for example, a transparent conductive oxide film.
  • the pixel electrode 81 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), aluminum gallium zinc oxide (AGZO), indium zinc tin oxide (IZTO), or indium aluminum zinc oxide (AZO). ), At least one material selected from IGZO (Indium Gallium Zinc Oxide), IGTO (Indium Gallium Tin Oxide), ATO (Antimony Tin Oxide), GZO (Gallium Zinc Oxide), and IZON (IZO Nitride).
  • the common electrode 85 may be disposed on the fourth passivation layer 24.
  • the pixel electrode 82 may be disposed on the fifth passivation layer 25.
  • the pixel electrode 82 may be electrically connected to the drain electrode 72.
  • a metal layer 90 may be provided between the pixel electrode 82 and the drain electrode 72. The metal layer 90 may be in contact with the drain electrode 72 exposed through the fourth passivation layer 24. A portion of the pixel electrode 82 may be electrically connected to the drain electrode 72 through the metal layer 90 through a fifth contact hole H5 provided in the fifth passivation layer 25.
  • 22 to 24 illustrate another example of a thin film transistor substrate according to an exemplary embodiment of the present invention.
  • the descriptions overlapping with those described with reference to FIGS. 1 to 21 may be omitted.
  • 22 to 24 have a difference in that a thin film transistor is provided on a growth substrate without a transfer process as compared to FIGS. 1, 16, and 18, respectively.
  • the deflation forming layer 15 may be provided as a group III-V compound semiconductor, for example.
  • the depletion-forming layer 15 is a semiconductor material having a compositional formula of In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) Can be provided.
  • the depletion formation layer 15 may include, for example, a single layer or multiple layers selected from GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, or the like.
  • the depletion forming layer 15 may serve to form a depletion region in the two-dimensional electron gas (2DEG) provided in the channel layer 60.
  • the depletion formation layer 15 may increase the energy bandgap of the portion of the second nitride semiconductor layer 62 positioned below it, and consequently correspond to the depletion formation layer 15.
  • a depletion region of the two-dimensional electron gas (2DEG) may be provided in the channel layer 60. Therefore, the region corresponding to the position where the depletion forming layer 15 is disposed among the two-dimensional electron gas (2DEG) provided in the channel layer 60 may be cut off.
  • An area in which the 2D electron gas (2DEG) is cut in the channel layer 60 may be referred to as a disconnection area.
  • a disconnection area may be formed in the second nitride semiconductor layer 62.
  • the thin film transistor 130 may have a normally-off characteristic.
  • a voltage equal to or greater than a threshold voltage is applied to the first gate electrode 35, a two-dimensional electron gas 2DEG is generated in the disconnection region, and the thin film transistor 130 is turned on.
  • a current may flow through the two-dimensional electron gas (2DEG) formed in the channel layer 60. Accordingly, the current flow from the first region to the second region of the channel layer 60 can be controlled according to the voltages applied to the first gate electrode 35 and the second gate electrode 36. .
  • the thin film transistor substrate, the display panel, and the display device including the same high carrier mobility can be provided, so that high resolution and smooth video can be reproduced.
  • the source contact part 31 and the drain contact part 32 may be formed of a material in ohmic contact with the channel layer 260.
  • the source contact part 31 and the drain contact part 32 may include a material in ohmic contact with the second nitride semiconductor layer 262.
  • the black matrix 40 may be omitted.
  • Structures of the switching thin film transistor 330 and the driving thin film transistor 430 are similar to each other, and the descriptions of the driving thin film transistor 430 overlap with those described with reference to the switching thin film transistor 330. The description may be omitted.
  • a depletion region of the two-dimensional electron gas (2DEG) may be provided in the portion of the first channel layer 360 corresponding to Therefore, the region corresponding to the position where the first deflection forming layer 315 is disposed among the two-dimensional electron gas 2DEG provided in the first channel layer 360 may be cut off.
  • An area in which the 2D electron gas (2DEG) is cut off in the first channel layer 360 may be referred to as a disconnection region.
  • a disconnection region may be formed in the second nitride semiconductor layer 362. By the disconnection region, the switching thin film transistor 330 may have a normally-off characteristic.
  • the first passivation layers 321 and 421 may be provided as an insulating material.
  • the first passivation layers 321 and 421 may include, for example, a single layer or multiple layers including at least one material of a silicon-based oxide, a silicon-based nitride, a metal oxide including Al 2 O 3 , and an organic insulator. Can be.
  • the second passivation layer 322 may be disposed on the growth substrate 310.
  • the lower surface of the second passivation layer 322 may be in contact with the upper surface of the growth substrate 310.
  • the second passivation layer 322 may be disposed in direct contact with the growth substrate 310.
  • the first channel layer 360 and the second channel layer 460 may be provided as a group III-V compound semiconductor.
  • the first channel layer 360 and the second channel layer 460 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ It can be provided as a semiconductor material having a composition formula of 1).
  • the first channel layer 360 and the second channel layer 460 may be, for example, a single layer or multiple layers selected from GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, or the like. It may comprise a layer.
  • the first channel layer 360 and the second channel layer 460 may be provided with different materials.
  • Each of the first channel layer 360 and the second channel layer 460 may include first nitride semiconductor layers 361 and 461 and second nitride semiconductor layers 362 and 462.
  • the first nitride semiconductor layer (361. 461) is an example as having a compositional formula of In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) It may be provided as a semiconductor material.
  • the second nitride semiconductor layer (362, 462) is an example as having a compositional formula of In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) It may be provided as a semiconductor material.
  • the first double gate electrode 536 may be disposed under the first channel layer 360.
  • the first gate electrode 535 and the first double gate electrode 536 may overlap each other in a vertical direction.
  • the first gate electrode 535 and the first double gate electrode 536 are disposed on the lower and upper portions of the first channel layer 360.
  • the flow of current can be controlled efficiently and reliably.
  • the second double gate electrode 636 may be disposed under the second channel layer 460.
  • the second gate electrode 635 and the second double gate electrode 636 may overlap each other in the vertical direction.
  • the second gate electrode 635 and the second double gate electrode 636 are disposed under and over the second channel layer 460. The flow of current can be controlled efficiently and reliably.
  • the first source contact portion 331, the first drain contact portion 332, the second source contact portion 431, and the second drain contact portion 432 may be formed of aluminum (Al), an aluminum alloy ( Al alloy), tungsten (W), copper (Cu), copper alloy (Cu alloy), molybdenum (Mo), silver (Ag), silver alloy (Ag), gold (Au), gold alloy (Au alloy), At least one material selected from the group consisting of chromium (Cr), titanium (Ti), titanium alloys (Ti alloys), molybdenum tungsten (MoW), molybdenum (MoTi), and copper / mortitanium (Cu / MoTi) It may comprise a single layer or multiple layers comprising.
  • the first source contact part 331 may be disposed through the first passivation layer 321.
  • the first source contact part 331 may be surrounded by the first passivation layer 321.
  • the first source contact part 331 may be provided to penetrate the first passivation layer 321 and contact the first area of the first channel layer 360.
  • the first drain contact portion 332 may be disposed through the first passivation layer 321.
  • the first drain contact part 332 may be surrounded by the first passivation layer 321.
  • the first drain contact portion 332 may be provided to penetrate the first passivation layer 321 and contact the second region of the first channel layer 360.
  • the second black matrix 646 may be disposed in a shape corresponding to a lower shape of the sixth passivation layer 626, and at least a part of the second black matrix 646 may be disposed in the recess region. At least a portion of the first double gate electrode 536 and the second double gate electrode 636 may also be disposed in the recess region. With this structure, it is possible to minimize the increase in the thickness of the thin film transistor substrate due to the provision of the first double gate electrode 536 and the second double gate electrode 636.
  • the thin film transistor substrate, the display panel, and the display device including the same high carrier mobility can be provided, so that high resolution and smooth video can be reproduced.
  • the first source electrode 371, the first drain electrode 372, the second source electrode 471, and the second drain electrode 472 may be provided, for example, with a thickness of 0.1 ⁇ m to 3 ⁇ m. Since the first source electrode 371 and the second source electrode 471 sequentially apply voltages to a plurality of transistors, the first source contact part 331 and the second source contact part 431 It may be provided thicker than the thickness of). The first drain electrode 372 and the second drain electrode 472 may also be thicker than the thicknesses of the first drain contact portion 332 and the second drain contact portion 432.
  • the thin film transistor substrate according to the embodiment, the display panel and the display device including the same have advantages of high resolution and smooth video reproduction by providing high carrier mobility.

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Abstract

실시 예에 따른 박막 트랜지스터 기판은, 기판; 기판 위에 배치되며, 질화물계 반도체층을 포함하는 채널층, 채널층의 제1 영역에 전기적으로 연결된 소스 전극, 채널층의 제2 영역에 전기적으로 연결된 드레인 전극, 채널층 위에 배치된 게이트 전극, 채널층과 게이트 전극 사이에 배치된 디플리션 형성층을 포함하는 박막 트랜지스터를 포함할 수 있다.

Description

박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치
본 발명은 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가되고 있으며, 고해상도 표시장치에 대한 요구도 증대되고 있다. 고해상도 표시장치를 구현하기 위한 방안으로서 단위 면적 당 화소수가 증가되고 있는데, 증가된 화소에 맞추어 게이트 신호 및 데이터 신호를 공급하기 위하여 게이트 배선 수와 데이터 배선의 수가 증가되고 있다. 그런데, 게이트 배선 수가 증가됨에 따라, 하나의 화소에 대해 게이트 신호를 제공할 수 있는 시간(Gate on Time)이 짧아 지게 되므로 캐리어의 이동도가 높은 박막 트랜지스터의 개발이 요청되고 있다.
또한, 부드러운 동화상 재생을 위한 방안으로서 구동 주파수를 증가시키는 방안이 연구되고 있으며, 구동 주파수를 증가시키는 경우에도 하나의 화소에 대해 게이트 신호를 제공할 수 있는 시간(Gate on Time)이 짧아 지게 되므로 캐리어의 이동도가 높은 박막 트랜지스터의 개발이 요청되고 있다.
실시 예는 캐리어의 이동도를 높이고 제품 신뢰성을 확보할 수 있는 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치를 제공한다.
실시 예에 따른 박막 트랜지스터 기판은, 기판; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 채널층, 상기 채널층의 제1 영역에 전기적으로 연결된 소스 전극, 상기 채널층의 제2 영역에 전기적으로 연결된 드레인 전극, 상기 채널층 위에 배치된 게이트 전극, 상기 채널층과 상기 게이트 전극 사이에 배치된 디플리션 형성층을 포함하는 박막 트랜지스터; 를 포함할 수 있다.
실시 예에 따른 표시패널은, 기판; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 채널층, 상기 채널층의 제1 영역에 전기적으로 연결된 소스 전극, 상기 채널층의 제2 영역에 전기적으로 연결된 드레인 전극, 상기 채널층 위에 배치된 게이트 전극, 상기 채널층과 상기 게이트 전극 사이에 배치된 디플리션 형성층을 포함하는 박막 트랜지스터; 를 포함하는 박막 트랜지스터 기판: 상기 박막 트랜지스터 기판 위에 배치된 컬러필터 기판: 상기 박막 트랜지스터 기판과 상기 컬러필터 기판 사이에 제공된 액정층: 을 포함할 수 있다.
실시 예에 따른 표시장치는, 기판; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 채널층, 상기 채널층의 제1 영역에 전기적으로 연결된 소스 전극, 상기 채널층의 제2 영역에 전기적으로 연결된 드레인 전극, 상기 채널층 위에 배치된 게이트 전극, 상기 채널층과 상기 게이트 전극 사이에 배치된 디플리션 형성층을 포함하는 박막 트랜지스터; 를 포함하는 박막 트랜지스터 기판과 상기 박막 트랜지스터 기판 위에 배치된 컬러필터 기판을 포함하는 표시 패널: 상기 표시패널 아래에 배치되어 상기 표시패널에 빛을 공급하는 라이트 유닛; 을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 기판; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 채널층, 상기 채널층의 제1 영역에 전기적으로 연결된 소스 전극, 상기 채널층의 제2 영역에 전기적으로 연결된 드레인 전극, 상기 채널층 위에 배치된 제1 게이트 전극, 상기 채널층과 상기 제1 게이트 전극 사이에 배치된 디플리션 형성층, 상기 채널층 아래에 배치된 제2 게이트 전극을 포함하는 박막 트랜지스터; 를 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 기판; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하고 상부 면에 하부 방향으로 함몰된 리세스 영역을 갖는 채널층, 상기 채널층의 상부 면 제1 영역에 전기적으로 연결된 소스 전극, 상기 채널층의 상부 면 제2 영역에 전기적으로 연결된 드레인 전극, 상기 채널층의 리세스 영역에 배치된 게이트 전극을 포함하는 박막 트랜지스터; 를 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 기판; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 제1 채널층, 상기 제1 채널층의 제1 영역에 전기적으로 연결된 제1 소스 전극, 상기 제1 채널층의 제2 영역에 전기적으로 연결된 제1 드레인 전극, 상기 제1 채널층 위에 배치된 제1 게이트 전극, 상기 제1 채널층과 상기 제1 게이트 전극 사이에 배치된 제1 디플리션 형성층을 포함하는 스위칭 박막 트랜지스터; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 제2 채널층, 상기 제2 채널층의 제1 영역에 전기적으로 연결된 제2 소스 전극, 상기 제2 채널층의 제2 영역에 전기적으로 연결된 제2 드레인 전극, 상기 제2 채널층 위에 배치된 제2 게이트 전극, 상기 제2 채널층과 상기 제2 게이트 전극 사이에 배치된 제2 디플리션 형성층을 포함하는 구동 박막 트랜지스터; 를 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 기판; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 제1 채널층, 상기 제1 채널층의 제1 영역에 전기적으로 연결된 제1 소스 전극, 상기 제1 채널층의 제2 영역에 전기적으로 연결된 제1 드레인 전극, 상기 제1 채널층 위에 배치된 제1 게이트 전극, 상기 제1 채널층과 상기 제1 게이트 전극 사이에 배치된 제1 디플리션 형성층, 상기 제1 채널층 아래에 배치된 제1 이중 게이트 전극을 포함하는 스위칭 박막 트랜지스터; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 제2 채널층, 상기 제2 채널층의 제1 영역에 전기적으로 연결된 제2 소스 전극, 상기 제2 채널층의 제2 영역에 전기적으로 연결된 제2 드레인 전극, 상기 제2 채널층 위에 배치된 제2 게이트 전극, 상기 제2 채널층과 상기 제2 게이트 전극 사이에 배치된 제2 디플리션 형성층, 상기 제2 채널층 아래에 배치된 제2 이중 게이트 전극을 포함하는 구동 박막 트랜지스터; 를 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 기판; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하고 상부 면에 하부 방향으로 함몰된 제1 리세스 영역을 갖는 제1 채널층, 상기 제1 채널층의 상부 면 제1 영역에 전기적으로 연결된 제1 소스 전극, 상기 제1 채널층의 상부 면 제2 영역에 전기적으로 연결된 제1 드레인 전극, 상기 제1 채널층의 제1 리세스 영역에 배치된 제1 게이트 전극을 포함하는 스위칭 박막 트랜지스터; 상기 기판 위에 배치되며, 질화물계 반도체층을 포함하고 상부 면에 하부 방향으로 함몰된 제2 리세스 영역을 갖는 제2 채널층, 상기 제2 채널층의 상부 면 제1 영역에 전기적으로 연결된 제2 소스 전극, 상기 제2 채널층의 상부 면 제2 영역에 전기적으로 연결된 제2 드레인 전극, 상기 제2 채널층의 제2 리세스 영역에 배치된 제2 게이트 전극을 포함하는 구동 박막 트랜지스터; 를 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치는, 높은 캐리어 이동도를 제공함으로써 고해상도를 구현하고 부드러운 동화상을 재생할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 나타낸 도면이다.
도 2 내지 도 14는 본 발명의 실시 예에 따른 도 1에 도시된 박막 트랜지스터 기판의 제조 공정 예를 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 박막 트랜지스터 기판에 복수의 화소가 배치된 예를 나타낸 도면이다.
도 16 및 도 17은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 다른 예를 나타낸 도면이다.
도 18은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 19는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 20은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 21은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 22는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 23은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 24는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 25 및 도 26은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 27은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 28은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 29는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 30은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 31은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 32는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 33은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 34는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 35는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 36은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 37은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 38은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 39는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 40은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 41은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
도 42는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 43은 본 발명의 실시 예에 따른 도 42에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면을 나타낸 도면이다.
도 44는 본 발명의 실시 예에 따른 도 42에 도시된 박막 트랜지스터 기판의 E-E 선에 따른 단면을 나타낸 도면이다.
도 45는 도 42 내지 도 44를 참조하여 설명된 박막 트랜지스터 기판에 있어서 하나의 화소를 등가적으로 나타낸 회로도이다.
도 46은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 47은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 48은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 49는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 50은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 51은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 52는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 53은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 따른 박막 트랜지스터 기판, 표시패널, 표시장치 및 박막 트랜지스터 기판 제조방법에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 나타낸 도면이다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 1에 도시된 바와 같이, 기판(55)과 상기 기판(55) 위에 배치된 박막 트랜지스터(30), 상기 박막 트랜지스터(30)에 전기적으로 연결된 화소전극(80)을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터(30)는 디플리션 형성층(depletion forming layer, 15), 게이트 전극(33), 채널층(60), 소스 전극(71), 드레인 전극(72)을 포함할 수 있다. 상기 소스 전극(71)은 상기 채널층(60)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 채널층(60)의 상부 면에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(60)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(60)의 상부 면에 전기적으로 연결될 수 있다. 상기 게이트 전극(33)은 상기 채널층(60) 위에 배치될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)과 상기 게이트 전극(33) 사이에 배치될 수 있다.
상기 채널층(60)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 채널층(60)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 채널층(60)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다.
상기 채널층(60)은 제1 질화물 반도체층(61)과 제2 질화물 반도체층(62)을 포함할 수 있다. 상기 제1 질화물 반도체층(61)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제2 질화물 반도체층(62)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다.
실시 예에 따른 상기 채널층(60)에 의하면, 상기 제1 질화물 반도체층(61)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(62)이 AlGaN 반도체층을 포함할 수 있다. 상기 제2 질화물 반도체층(62)은 상기 제1 질화물 반도체층(61)과 상기 디플리션 형성층(15) 사이에 배치될 수 있다.
상기 디플리션 형성층(15)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 디플리션 형성층(15)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 디플리션 형성층(15)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 디플리션 형성층(15)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 디플리션 형성층(15)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 디플리션 형성층(15)은 예컨대, p-AlxGa1 - xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 제공된 단일층 또는 다중층을 포함할 수 있다.
상기 디플리션 형성층(15)은 예로서 2~300nm의 두께로 제공될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 제공하기 위하여 적어도 2nm의 두께로 제공될 수 있다. 또한, 상기 디플리션 형성층(15)은 제조공정에 따른 두께 편차를 고려하여 30nm 이상의 두께로 제공될 수도 있다. 또한, 상기 디플리션 형성층(15)은 제조공정에 따른 두께 편차를 고려하여 200nm 이하의 두께로 제공될 수도 있다. 상기 디플리션 형성층(15)은 예로서 50~100nm의 두께로 제공될 수도 있다.
상기 디플리션 형성층(15)은 상기 채녈층(60)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 상기 디플리션 형성층(15)에 의해 그 아래에 위치하는 제2 질화물 반도체층(62) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 상기 디플리션 형성층(15)에 대응하는 상기 채널층(60) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 채널층(60)에 제공되는 2차원 전자가스(2DEG) 중 상기 디플리션 형성층(15)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 채널층(60)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(62)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 박막 트랜지스터(30)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 게이트 전극(33)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 박막 트랜지스터(30)가 온(On) 상태가 된다. 상기 게이트 전극(33)의 하부에 형성된 채널이 온(On) 상태가 되면 상기 채널층(60)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 게이트 전극(33)에 인가되는 전압에 따라 상기 채널층(60)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다.
상기 기판(55)은 투명기판을 포함할 수 있다. 상기 기판(55)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 제공될 수 있다. 또한, 상기 기판(55)의 두께는 적용되는 표시장치의 용도 및 크기에 따라 변경될 수 있는 것으로서 0.4~1.1mm의 두께 범위 내에서 선택될 수도 있다. 예로서, 상기 기판(55)은 0.6~0.8mm의 두께로 제공될 수도 있다. 상기 기판(55)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 기판(55)은 플렉시블 기판을 포함할 수 있다.
상기 기판(55)은 뒤에서 설명될 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 박막 트랜지스터(30)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 기판(55)과 상기 박막 트랜지스터(30) 사이에 제공된 본딩층(50)을 포함할 수 있다.
상기 본딩층(50)은 유기물을 포함할 수 있다. 상기 본딩층(50)은 투명물질로 제공될 수 있다. 상기 본딩층(50)은 예로서 투과도가 70% 이상인 물질로 제공될 수 있다. 상기 본딩층(50)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(50)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(50)은 예로서 0.5~6㎛의 두께로 제공될 수 있다. 상기 본딩층(50)의 두께는 선택된 물질 종류에 따라 차이가 있을 수 있으며 1~3㎛의 두께로 제공될 수도 있다. 또한, 상기 본딩층(50)은 예로서 1.8~2.2㎛의 두께로 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터(30)는 상기 채널층(60)의 제1 영역 위에 배치된 소스 컨택부(31)와 상기 채널층(60)의 제2 영역 위에 배치된 드레인 컨택부(32)를 포함할 수 있다. 상기 소스 컨택부(31)는 상기 채널층(60)의 제1 영역에 접촉되어 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 채널층(60)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터(30)는 상기 게이트 전극(33) 위에 배치된 게이트 배선(41)을 포함할 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(33)에 전기적으로 연결될 수 있다. 상기 게이트 배선(41)의 하부 면이 상기 게이트 전극(33)의 상부 면에 접촉되어 배치될 수 있다.
상기 소스 전극(71)은 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 소스 컨택부(31)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 소스 전극(71)은 상기 소스 컨택부(31)를 통하여 상기 채널층(60)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 컨택부(32)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 드레인 전극(72)은 상기 드레인 컨택부(32)를 통하여 상기 채널층(60)의 제2 영역에 전기적으로 연결될 수 있다.
상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(60)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제2 질화물 반도체층(62)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(60)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 게이트 전극(33)은 상기 디플리션 형성층(15)과 오믹 접촉하는 물질로 제공될 수 있다. 예로서, 상기 게이트 전극(33)은 p형 질화물층과 오믹 접촉하는 금속성 물질로 제공될 수 있다. 상기 게이트 전극(33)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 전극(33)은 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 게이트 전극(33)은 상기 디플리션 형성층(15)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 게이트 배선(41)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 배선(41)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 게이트 배선(41)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 게이트 전극(33)의 두께에 비하여 더 두껍게 제공될 수도 있다.
상기 소스 전극(71)과 상기 드레인 전극(72)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(71)과 상기 드레인 전극(72)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 소스 전극(71)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 소스 컨택부(31)의 두께에 비하여 더 두껍게 제공될 수도 있다. 상기 드레인 전극(72)도 상기 드레인 컨택부(32)의 두께에 비하여 더 두껍게 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 채널층(60) 위에 배치된 제1 보호막(21)을 포함할 수 있다. 상기 제1 보호막(21)은 상기 제2 질화물 반도체층(62) 위에 배치될 수 있다. 상기 제1 보호막(21)의 하부 면은 상기 제2 질화물 반도체층(62)의 상부 면에 접촉되어 배치될 수 있다. 상기 제1 보호막(21)은 상기 디플리션 형성층(15) 위에 배치될 수 있다. 상기 제1 보호막(21)은 상기 디플리션 형성층(15)의 측면에 배치될 수 있다. 상기 제1 보호막(21)은 상기 디플리션 형성층(15)의 측면을 감싸도록 배치될 수 있다.
실시 예에 의하면, 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(60)의 제1 영역에 접촉되어 제공될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(60)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(21)은 절연물질로 제공될 수 있다. 상기 제1 보호막(21)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 기판(55)과 상기 제1 보호막(21) 위에 제2 보호막(22)이 배치될 수 있다. 상기 게이트 전극(33)은 상기 제1 보호막(21)과 상기 제2 보호막(22) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 게이트 전극(33)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 배치될 수 있다. 상기 게이트 전극(33)은 상기 제1 보호막(21)과 상기 제2 보호막(22) 중에서 적어도 하나를 관통하여 상기 디플리션 형성층(15)에 접촉되어 배치될 수 있다, 예로서, 상기 게이트 전극(33)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 디플리션 형성층(15)에 접촉되어 배치될 수 있다. 상기 게이트 배선(41)은 상기 제2 보호막(22) 위에 배치되어 상기 게이트 전극(33)과 전기적으로 연결될 수 있다. 상기 제2 보호막(22)은 절연물질로 제공될 수 있다. 상기 제2 보호막(22)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(22) 위에 제3 보호막(23)이 배치될 수 있다. 상기 제3 보호막(23)은 상기 제2 보호막(22)과 상기 게이트 배선(41) 위에 배치될 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(33) 위에 접촉되어 배치되고 상기 제3 보호막(23)에 의하여 둘러 싸여 제공될 수 있다.
상기 소스 전극(71)은 상기 제2 보호막(22)과 상기 제3 보호막(23)을 관통하여 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 제3 보호막(23) 위에 배치된 제1 영역을 포함할 수 있다. 상기 소스 전극(71)은 상기 제3 보호막(23)과 상기 제2 보호막(22)을 관통하는 제2 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22)과 상기 제3 보호막(23)을 관통하여 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 제3 보호막(23) 위에 배치된 제1 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제3 보호막(23)과 상기 제2 보호막(22)을 관통하는 제2 영역을 포함할 수 있다.
상기 제3 보호막(23)은 절연물질을 포함할 수 있다. 상기 제3 보호막(23)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(23) 위에 배치된 제4 보호막(24)을 포함할 수 있다. 상기 제4 보호막(24)은 상기 소스 전극(71)과 상기 드레인 전극(72) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 드레인 전극(72) 위에 제공된 컨택홀(H3)을 포함할 수 있다.
상기 제4 보호막(24)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 화소전극(80)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(80)은 상기 제4 보호막(24)에 제공된 컨택홀(H3)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(80)의 하부 면은 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다.
상기 화소전극(80)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(80)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(55)과 상기 채널층(60) 사이에 배치된 블랙 매트릭스(40)를 포함할 수 있다. 상기 채널층(60)의 폭과 상기 블랙 매트릭스(40)의 폭이 같게 제공될 수 있다. 상기 블랙 매트릭스(40)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 블랙 매트릭스(40)는 상기 박막 트랜지스터(30)로 입사되는 빛을 차단할 수 있다. 이에 따라 포토 커런트 등에 의하여 상기 박막 트랜지스터(30)가 열화되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 기판(55)과 상기 채널층(60) 사이에 상기 본딩층(50)이 배치될 수 있다. 상기 본딩층(50)은 상기 기판(55)과 상기 블랙 매트릭스(40) 사이에 배치될 수 있다. 예로서, 상기 본딩층(50)은 상기 기판(55)의 전체 영역 위에 배치될 수 있다. 예로서, 상기 본딩층(50)은 상기 기판(55)의 전체 영역 위에 배치될 수 있다. 상기 본딩층(50)은 상기 제2 보호막(22)과 접촉되어 배치될 수 있다. 상기 본딩층(50)의 상부면과 상기 제2 보호막(22)의 하부면이 접촉되어 배치될 수 있다. 예로서, 상기 블랙 매트릭스(40)가 제공되지 않은 영역에서, 상기 본딩층(50)의 상부면과 상기 제2 보호막(22)의 하부면이 직접 접촉되어 배치될 수 있다.
그러면, 도 2 내지 도 14를 참조하여 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 공정 예를 설명하기로 한다. 도 2 내지 도 13에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 A-A 선에 따른 단면도를 나타낸 것이다.
먼저, 도 2에 도시된 바와 같이, 성장기판(10) 위에 제1층(11), 제2층(12), 제3층(13)이 순차적으로 성장될 수 있다.
상기 성장기판(10)은 상기 제1층(11), 제2층(12), 제3층(13)이 성장될 수 있는 기판일 수 있다. 상기 성장기판(10)은 예를 들어, 사파이어(Sapphire), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있다. 상기 성장기판(10)과 상기 제1층(11) 사이에는 버퍼층이 더 형성될 수도 있다.
상기 제1층(11), 상기 제2층(12), 상기 제3층(13)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 상기 제1층(11), 상기 제2층(12), 상기 제3층(13)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1층(11), 상기 제2층(12), 상기 제3층(13)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따르면, 예로서 상기 제1층(11)은 GaN 반도체층으로 형성될 수 있고, 상기 제2층(12)은 AlGaN 반도체층으로 형성될 수 있다. 상기 제3층(13)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 제3층(13)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 제3층(13)은 예컨대, p-AlxGa1 - xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 제공된 단일층 또는 다중층을 포함할 수 있다.
다음으로, 도 3에 도시된 바와 같이, 상기 제3층(13)에 대한 식각을 통하여 상기 제2층(12) 위에 배치된 디플리션 형성층(15)이 형성될 수 있다. 상기 디플리션 형성층(15)은 예로서 포토 리소그래피 공정 및 식각 공정을 통하여 형성될 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 제2층(12)과 상기 디플리션 형성층(15) 위에 제1 보호막(21)이 형성될 수 있다. 상기 제1 보호막(21)은 절연물질로 제공될 수 있다. 상기 제1 보호막(21)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
도 5에 도시된 바와 같이, 상기 제2층(12) 위에 소스 컨택부(31)와 드레인 컨택부(32)가 형성될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 상기 제2층(12) 위에 형성될 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 자기정렬(self-align) 공정을 통해 형성될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제2층(12)에 오믹 접촉될 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 예로서 0.1~1㎛의 두께로 형성될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(60)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
도 5의 (a)에 도시된 바와 같이, 상기 소스 컨택부(31)는 제1 방향으로 L1의 길이를 가질 수 있고 상기 드레인 컨택부(32)는 상기 제1 방향으로 L2의 길이를 가질 수 있다. 상기 디플리션 형성층(15)은 상기 제1 방향으로 L3의 길이를 갖도록 형성될 수 있다. 예로서, 상기 소스 컨택부(31)의 측면과 상기 드레인 컨택부(32)의 측면이 서로 마주보게 배치되고, 상기 디플리션 형성층(15)이 상기 소스 컨택부(31)의 측면과 상기 드레인 컨택부(32)의 측면 사이에 일 방향으로 연장되어 배치될 수 있다. 상기 일 방향으로 연장되어 배치된 상기 디플리션 형성층(15)의 길이(L3)가 상기 소스 컨택부(31)의 측면 길이(L1)에 비해 더 길게 형성될 수 있다. 상기 디플리션 형성층(15)의 길이(L3)가 상기 드레인 컨택부(32)의 측면 길이(L2)에 비해 더 길게 형성될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32) 사이에 배치된 상기 디플리션 형성층(15)의 길이가 더 길게 형성됨으로써, 트랜지스터로서 동작되는 경우에, 상기 디플리션 형성층(15)에 의하여 채널층에 충분한 디플리션 영역이 형성되도록 할 수 있다. 그리고, 실시 예에 의하면, 게이트 전압이 인가되지 않는 경우에 상기 소스 컨택부(31)로부터 상기 드레인 컨택부(32)로 전류가 흐르는 것을 방지할 수 있게 된다. 이에 따라 실시 예에 의하면 노멀리 오프(normally off) 구동의 트랜지스터를 제공할 수 있게 된다.
그리고, 도 6에 도시된 바와 같이, 상기 디플리션 형성층(15) 위에 게이트 전극(33)이 형성될 수 있다. 상기 게이트 전극(33)은 상기 제1 보호막(21)을 관통하여 형성될 수 있다.
상기 게이트 전극(33)은 상기 디플리션 형성층(15)과 오믹 접촉하는 물질로 제공될 수 있다. 예로서, 상기 게이트 전극(33)은 p형 질화물층과 오믹 접촉하는 금속성 물질로 제공될 수 있다. 상기 게이트 전극(33)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 전극(33)은 예로서 0.1~1㎛의 두께로 형성될 수 있다. 상기 게이트 전극(33)은 상기 디플리션 형성층(15)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
다음으로, 도 7에 도시된 바와같이, 상기 소스 컨택부(31), 상기 드레인 컨택부(32), 상기 게이트 전극(33) 위에 본딩층(51)과 임시기판(56)이 제공될 수 있다. 상기 본딩층(51)과 상기 임시기판(56)은 트랜스퍼(transfer) 공정을 적용하고 상기 성장기판(10)을 제거하기 위하여 제공되는 것이다. 이어서, 상기 성장기판(10)이 제거되고 상기 제1 층(11) 위에 블랙 매트릭스층이 형성될 수 있다.
그리고, 도 8에 도시된 바와 같이, 블랙 매트릭스층에 트랜스퍼 공정 적용을 위하여 본딩층(50)과 기판(55)이 제공될 수 있으며, 상기 임시기판(56)이 제거되고, 채널층(60), 블랙 매트릭스(40)가 패터닝 될 수 있다.
상기 본딩층(50)은 유기물을 포함할 수 있다. 상기 본딩층(50)은 투명물질로 제공될 수 있다. 상기 본딩층(50)은 예로서 투과도가 70% 이상인 물질로 제공될 수 있다. 상기 본딩층(50)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(50)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(50)은 예로서 0.5~6㎛의 두께로 형성될 수 있다. 상기 본딩층(50)의 두께는 선택된 물질 종류에 따라 차이가 있을 수 있으며 1~3㎛의 두께로 제공될 수도 있다. 또한, 상기 본딩층(50)은 예로서 1.8~2.2㎛의 두께로 제공될 수도 있다.
상기 기판(55)은 투명기판을 포함할 수 있다. 상기 기판(55)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 제공될 수 있다. 또한, 상기 기판(55)의 두께는 적용되는 표시장치의 용도 및 크기에 따라 변경될 수 있는 것으로서 0.4~1.1mm의 두께 범위 내에서 선택될 수도 있다. 예로서, 상기 기판(55)은 0.6~0.8mm의 두께로 제공될 수도 있다. 상기 기판(55)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 기판(55)은 플렉시블 기판을 포함할 수 있다.
실시 예에 의하면, 상기 성장기판(10)을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 상기 기판(55)을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
도 8에 도시된 바와 같이, 상기 제1 보호막(21)에 대한 패터닝이 수행되고, 상기 채널층(60), 상기 블랙 매트릭스(40)가 형성될 수 있다.
이때, 상기 제1층(11)과 상기 제2층(12)에 대한 식각이 수행되어 상기 채널층(60)이 형성될 수 있다. 상기 채널층(60)은 예로서 제1 질화물 반도체층(61)과 제2 질화물 반도체층(62)을 포함할 수 있다. 예로서, 상기 채널층(60)은 상기 디플리션 형성층(15)과 같은 길이(L3)로 형성될 수 있다. 상기 디플리션 형성층(15)의 길이가 상기 채널층(60)의 길이에 비해 작은 경우에는 누설 전류(leakage current)가 발생될 수 있다. 상기 채널층(60)의 폭과 상기 블랙 매트릭스(40)의 폭이 동일하게 제공될 수 있다. 상기 제1 보호막(21)의 폭과 상기 채널층(60)의 폭이 동일하게 제공될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 상기 본딩층(50), 상기 제1 보호막(21) 위에 제2 보호막(22)이 형성될 수 있다. 상기 제2 보호막(22)은 절연물질을 포함할 수 있다. 상기 제2 보호막(22)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이어서, 도 10에 도시된 바와 같이, 상기 제2 보호막(22) 위에 게이트 배선(41)이 형성될 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(33)에 전기적으로 연결될 수 있다.
그리고, 도 11에 도시된 바와 같이, 상기 제2 보호막(22) 위에 제3 보호막(23)이 형성될 수 있다. 상기 제3 보호막(23)은 평탄화층 또는 오버코트층으로 지칭될 수도 있다. 상기 제3 보호막(23)과 상기 제2 보호막(22)을 관통하여 상기 소스 컨택부(31)를 노출시키는 제1 컨택홀(H1)이 형성될 수 있다. 또한, 상기 제3 보호막(23)과 상기 제2 보호막(22)을 관통하여 상기 드레인 컨택부(32)를 노출시키는 제2 컨택홀(H2)이 형성될 수 있다.
상기 제3 보호막(23)은 절연물질을 포함할 수 있다. 상기 제3 보호막(23)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
그리고, 도 12에 도시된 바와 같이, 상기 제3 보호막(23) 위에 소스 전극(71)과 드레인 전극(72)이 형성될 수 있다. 상기 소스 전극(71)의 제1 영역은 상기 제3 보호막(23) 위에 형성되고 상기 소스 전극(71)의 제2 영역은 상기 제1 컨택홀(H1)에 형성되어 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)의 제1 영역은 상기 제3 보호막(23) 위에 형성되고 상기 드레인 전극(72)의 제2 영역은 상기 제2 컨택홀(H2)에 형성되어 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 그리고, 상기 소스 전극(71)에 연결된 데이터 배선(73)이 형성될 수 있다. 상기 데이터 배선(73)은 상기 게이트 배선(41)과 교차되어 일 방향으로 연장되어 배치될 수 있다.
예로서, 상기 소스 전극(71)과 상기 드레인 전극(72)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(71)과 상기 드레인 전극(72)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 소스 전극(71)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 소스 컨택부(31)의 두께에 비하여 더 두껍게 제공될 수도 있다. 상기 드레인 전극(72)도 상기 드레인 컨택부(32)의 두께에 비하여 더 두껍게 제공될 수도 있다.
도 13 및 도 14에 도시된 바와 같이, 상기 소스 전극(71)과 상기 드레인 전극(72) 위에 제4 보호막(24)이 형성될 수 있다. 그리고, 상기 제4 보호막(24)에 상기 드레인 전극(72)을 노출시키는 제3 컨택홀(H3)이 형성될 수 있다.
상기 제4 보호막(24) 위에 화소전극(80)이 형성될 수 있다. 상기 화소전극(80)은 상기 제4 보호막(24)에 제공된 상기 제3 컨택홀(H3)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다.
상기 화소전극(80)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(80)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이와 같은 공정을 통하여 실시 예에 따른 기본적인 박막 트랜지스터 기판이 형성될 수 있다. 도 2 내지 도 14를 참조하여 설명된 제조공정은 하나의 예일 뿐이며, 각 단계에서의 공정방법 또는 공정순서는 변형되어 실시될 수도 있다.
도 15는 본 발명의 실시 예에 따른 박막 트랜지스터 기판에 복수의 화소가 배치된 예를 나타낸 도면이다.
실시 예에 따른 박막 트랜지스터 기판은, 도 15에 도시된 바와 같이, 상기 게이트 배선(41)과 상기 데이터 배선(73)이 교차되는 영역에 배치된 복수의 박막 트랜지스터(30)를 포함할 수 있다. 상기 게이트 배선(41)과 상기 데이터 배선(73)에 의하여 정의되는 영역에 상기 화소전극(80)이 배치될 수 있다. 상기 화소전극(80)의 일부 영역은 상기 게이트 배선(41)과 중첩되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 컬러필터 기판에는 공통전극이 제공될 수 있으며, 공통전극과 박막 트랜지스터 기판에 제공된 화소전극 간에 인가되는 전압 차에 의하여 그 사이에 배치된 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수직 전계형 액정표시 패널로 지칭될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 된다. 예를 들어, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 16 및 도 17은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 다른 예를 나타낸 도면이다. 도 16 및 도 17을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 15를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
도 1 내지 도 15를 참조하여 설명된 박막 트랜지스터 기판은 수직 전계형 액정표시 패널에 적용될 수 있는 것이다. 박막 트랜지스터 기판에는 화소전극(80)이 배치되고 화소전극(80)과 함께 화소에 전계를 형성하는 공통전극은 별도의 컬러필터 기판에 제공됨으로써 수직 전계형 액정표시 패널을 구현할 수 있는 것이다. 한편, 도 16 및 도 17을 참조하여 설명되는 박막 트랜지스터 기판은 수평 전계형 액정표시 패널에 적용될 수 있는 것이다.
실시 예에 따른 박막 트랜지스터 기판은, 도 16 및 도 17에 도시된 바와 같이, 화소전극(81), 공통전극(85), 제5 보호막(25)을 포함할 수 있다.
상기 공통전극(85)은 제4 보호막(24) 위에 배치될 수 있다. 상기 제5 보호막(25)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 제5 보호막(25)은 상기 공통전극(85)과 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 공통전극(85)은 상기 제4 보호막(24)과 상기 제5 보호막(25) 사이에 배치될 수 있다. 또한, 상기 제5 보호막(25)은 상기 제4 보호막(24)을 통하여 노출된 드레인 전극(72) 위에도 제공될 수 있다. 상기 화소전극(81)은 상기 제5 보호막(25) 위에 배치될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제5 보호막(25)에 제공된 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)은 상기 제4 보호막(24)과 상기 제5 보호막(25)을 관통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)의 일부 영역과 상기 공통전극(85)의 일부 영역이 수직 방향으로 서로 중첩되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 게이트 배선(41)과 데이터 배선(73)이 교차되는 영역에 배치된 복수의 박막 트랜지스터(30)를 포함할 수 있다. 상기 게이트 배선(41)과 상기 데이터 배선(73)에 의하여 정의되는 영역에 상기 화소전극(81)이 배치될 수 있다. 상기 화소전극(81)은 핑거(finger) 형상으로 연장된 부분을 포함할 수 있다. 상기 화소전극(81)의 일부 영역은 상기 게이트 배선(41)과 중첩되어 배치될 수 있다.
상기 공통전극(85)은 투명 도전성 물질로 제공될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(81)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(81)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(81)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제5 보호막(25)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(81) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 액정표시 패널은 자체에 광원이 없으므로 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 18은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 18을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 17을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 화소전극(82), 공통전극(85), 금속층(90), 터치패널 하부전극(91), 터치패널 상부전극(92)을 포함할 수 있다.
상기 공통전극(85)은 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(82)은 제5 보호막(25) 위에 배치될 수 있다. 상기 화소전극(82)은 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(82)과 상기 드레인 전극(72) 사이에는 금속층(90)이 제공될 수 있다. 상기 금속층(90)은 상기 제4 보호막(24)을 통하여 노출된 상기 드레인 전극(72)에 접촉되어 배치될 수 있다. 상기 화소전극(82)의 일부 영역은 상기 제5 보호막(25)에 제공된 제5 컨택홀(H5)을 통하여 상기 금속층(90)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제5 보호막(25) 위에 터치패널 상부전극(92)이 제공될 수 있으며, 상기 터치패널 상부전극(92) 아래에 상기 터치패널 하부전극(91)이 배치될 수 있다. 상기 터치패널 하부전극(91)은 제4 보호막(24) 위에 배치될 수 있으며, 상기 공통전극(85)에 전기적으로 연결될 수 있다. 상기 터치패널 하부전극(91)은 상기 공통전극(85)과 상기 제5 보호막(25) 사이에 배치될 수 있다. 상기 터치패널 상부전극(92)은 상기 터치패널 하부전극(91)과 수직 방향으로 서로 중첩되어 배치될 수 있다.
상기 터치패널 상부전극(92)과 상기 터치패널 하부전극(91)은 표시패널 내에 제공된 인셀 터치패널을 구성할 수 있다. 이에 따라 실시 예에 따른 박막 트랜지스터 기판은 인셀 터치패널을 이용하여 외부로부터의 표시패널 접촉 여부를 검출할 수 있게 된다.
상기 공통전극(85)은 투명 도전성 물질로 제공될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(82)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 터치패널 하부전극(91), 상기 터치패널 상부전극(92)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 인셀 터치패널 일체형 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(82) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 인셀 터치패널 일체형 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 인셀 터치패널 일체형 액정표시 패널은 자체에 광원이 없으므로, 인셀 터치패널 일체형 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 19 내지 도 21은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 19 내지 도 21을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 18을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 19 내지 도 21에 도시된 실시 예는 각각 도 1, 도 16, 도 18 대비하여 본딩층 구조에 차이가 있다.
도 19 내지 도 21에 도시된 바와 같이, 상기 기판(55) 위에 본딩층(53)이 제공될 수 있다. 상기 본딩층(53)은 상기 기판(55)과 상기 블랙 매트릭스(40) 사이에 배치될 수 있다. 예로서, 상기 본딩층(53)의 폭은 상기 블랙 매트릭스(40)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 본딩층(53)의 폭은 상기 채널층(60)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 기판(55) 위에 상기 제2 보호막(22)이 배치될 수 있다. 상기 제2 보호막(22)의 하부면이 상기 기판(55)의 상부면에 접촉되어 배치될 수 있다. 상기 본딩층(53)이 제공되지 않은 영역에서, 상기 제2 보호막(22)이 상기 기판(55)에 직접 접촉되어 배치될 수 있다.
이와 같이, 도 19 내지 도 21에 도시된 실시 예에 의하면, 도 1, 도 16, 도 18에 도시된 실시 예에 비하여, 상기 제2 보호막(22)과 상기 기판(55)이 직접 접촉되어 배치될 수 있게 되므로, 상기 제2 보호막(22)과 상기 기판(55) 사이에 제공되는 층(예로서, 도 1, 도 16, 도 18에 도시된 본딩층)을 배제시킬 수 있게 된다. 이에 따라, 실시 예에 의하면 빛이 진행되는 광 경로 상에 이종 물질층 간의 경계면이 줄어 들게 되므로 경계면에서의 반사/굴절 등에 의한 광손실을 줄일 수 있게 된다.
실시 예에 따른 상기 본딩층(53)은 예로서 반사층, 메탈본딩층, 유기본딩층, 절연층 중에서 적어도 하나를 포함할 수 있다. 상기 반사층은 상기 기판(55) 위에 배치될 수 있으며, 상기 메탈본딩층은 상기 반사층 위에 배치되고, 상기 절연층은 상기 메탈본딩층 위에 배치될 수 있다. 예로서, 상기 본딩층(53)은 상기 메탈본딩층과 상기 유기본딩층 중에서 적어도 하나를 포함할 수 있으며, 상기 반사층과 상기 절연층은 선택적으로 포함할 수도 있다.
상기 절연층은 상기 채널층(60)의 누설 특성을 보완해 줄 수 있다. 예로서, 상기 절연층은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 메탈본딩층 또는 상기 유기본딩층은 아래에 배치된 상기 기판(55)과의 접착을 위하여 제공될 수 있다. 예로서, 상기 메탈본딩층은 금(Au), 주석(Sn), 인듐(In), 니켈(Ni), 은(Ag), 구리(Cu)를 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 예로서, 상기 유기본딩층은 아크릴, 벤조시크롤부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반사층은 상기 본딩층에서의 광 흡수를 줄여줄 수 있다. 예로서, 상기 반사층은 알루미늄(Al), 은(Ag), 로듐(Rh)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 상기 반사층은 예로서 반사특성이 60%를 넘는 물질로 제공될 수 있다.
한편 실시 예에 의하면, 예로서 상기 본딩층(53)이 상기 메탈본딩층과 상기 반사층을 포함하는 경우, 상기 블랙매트릭스(40)는 생략될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 22 내지 도 24는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 22 내지 도 24를 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 21을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 22 내지 도 24에 도시된 실시 예는 각각 도 1, 도 16, 도 18 대비하여 트랜스퍼 공정이 적용되지 않고 성장기판 위에 박막 트랜지스터가 제공되는 점에 차이가 있다.
실시 예에 따른 박막 트랜지스터 기판은, 도 22 내지 도 24에 도시된 바와 같이, 트랜스퍼 공정에 이용되는 지지기판 대신에 성장기판(10)을 기판으로서 포함할 수 있다. 상기 성장기판(10)은 예를 들어, 사파이어(Sapphire), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있다.
상기 성장기판(10) 위에 블랙 매트릭스(45)가 배치될 수 있다. 상기 블랙 매트릭스(45)는 상기 성장기판(10) 위에 배치되어 상기 채널층(60)으로 빛이 입사되는 것을 방지할 수 있다. 상기 블랙 매트릭스(45)는 예로서 가시광선을 흡수하거나 반사하는 물질로 제공될 수 있다. 이에 따라, 실시 예에 의하면 상기 채널층(60)으로 빛이 입사되어 광전류(photo current) 등에 의하여 박막 트랜지스터(30)가 열화되는 것을 방지할 수 있게 된다. 예로서, 상기 블랙 매트릭스(45)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 블랙 매트릭스(45)는 Si, GaAs 등의 물질을 선택적으로 포함할 수 있다.
실시 예에 의하면, 상기 블랙 매트릭스(45) 위에 버퍼층(47)이 제공될 수 있다. 상기 버퍼층(47)은 상기 블랙 매트릭스(45)와 상기 채널층(60) 사이에 제공될 수 있다. 상기 버퍼층(47)은 상기 채널층(60)을 구성하는 질화물 반도체층의 성장을 도울 수 있다. 예로서, 상기 버퍼층(47)은 AlN, AlInN, AlGaN을 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 블랙 매트릭스(45)의 폭은 상기 버퍼층(47)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 블랙 매트릭스(45)의 폭은 상기 채널층(60)의 폭과 동일하게 제공될 수 있다. 상기 버퍼층(47)의 폭은 상기 채널층(60)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 성장기판(10) 위에 상기 제2 보호막(22)이 배치될 수 있다. 상기 제2 보호막(22)의 하부면이 상기 성장기판(10)의 상부면에 접촉되어 배치될 수 있다. 상기 블랙 매트릭스(45)가 제공되지 않은 영역에서, 상기 제2 보호막(22)이 상기 성장기판(10)에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 25 및 도 26은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 25 및 도 26에 도시된 박막 트랜지스터 기판은 이중 게이트 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 24를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 25 및 도 26에 도시된 바와 같이, 기판(55)과 상기 기판(55) 위에 배치된 박막 트랜지스터(130), 상기 박막 트랜지스터(130)에 전기적으로 연결된 화소전극(80)을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터(130)는 디플리션 형성층(depletion forming layer, 15), 제1 게이트 전극(35), 제2 게이트 전극(36), 채널층(60), 소스 전극(71), 드레인 전극(72)을 포함할 수 있다. 상기 소스 전극(71)은 상기 채널층(60)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 채널층(60)의 상부 면에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(60)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(60)의 상부 면에 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(35)은 상기 채널층(60) 위에 배치될 수 있다. 상기 제2 게이트 전극(36)은 상기 채널층(60) 아래에 배치될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)과 상기 제1 게이트 전극(35) 사이에 배치될 수 있다.
상기 채널층(60)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 채널층(60)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 채널층(60)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다.
상기 채널층(60)은 제1 질화물 반도체층(61)과 제2 질화물 반도체층(62)을 포함할 수 있다. 상기 제1 질화물 반도체층(61)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제2 질화물 반도체층(62)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다.
실시 예에 따른 상기 채널층(60)에 의하면, 상기 제1 질화물 반도체층(61)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(62)이 AlGaN 반도체층을 포함할 수 있다. 상기 제2 질화물 반도체층(62)은 상기 제1 질화물 반도체층(61)과 상기 디플리션 형성층(15) 사이에 배치될 수 있다.
상기 디플리션 형성층(15)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 디플리션 형성층(15)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 디플리션 형성층(15)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 디플리션 형성층(15)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 디플리션 형성층(15)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 디플리션 형성층(15)은 예컨대, p-AlxGa1 - xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 제공된 단일층 또는 다중층을 포함할 수 있다.
상기 디플리션 형성층(15)은 예로서 2~300nm의 두께로 제공될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 제공하기 위하여 적어도 2nm의 두께로 제공될 수 있다. 또한, 상기 디플리션 형성층(15)은 제조공정에 따른 두께 편차를 고려하여 30nm 이상의 두께로 제공될 수도 있다. 또한, 상기 디플리션 형성층(15)은 제조공정에 따른 두께 편차를 고려하여 200nm 이하의 두께로 제공될 수도 있다. 상기 디플리션 형성층(15)은 예로서 50~100nm의 두께로 제공될 수도 있다.
상기 디플리션 형성층(15)은 상기 채녈층(60)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 상기 디플리션 형성층(15)에 의해 그 아래에 위치하는 제2 질화물 반도체층(62) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 상기 디플리션 형성층(15)에 대응하는 상기 채널층(60) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 채널층(60)에 제공되는 2차원 전자가스(2DEG) 중 상기 디플리션 형성층(15)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 채널층(60)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(62)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 박막 트랜지스터(130)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 제1 게이트 전극(35)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 박막 트랜지스터(130)가 온 상태가 된다. 상기 제1 게이트 전극(35)의 하부에 형성된 채널이 온 상태가 되면 상기 채널층(60)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 제1 게이트 전극(35)과 상기 제2 게이트 전극(36)에 인가되는 전압에 따라 상기 채널층(60)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다. 한편, 본 실시 예에 의하면, 상기 채널층(60) 아래에 상기 제2 게이트 전극(36)이 배치될 수 있다. 상기 제1 게이트 전극(35)과 상기 제2 게이트 전극(36)은 수직 방향에서 서로 중첩되어 배치될 수 있다. 실시 예에 의하면, 상기 채널층(60)의 상부 및 하부에 상기 제1 게이트 전극(35)과 상기 제2 게이트 전극(36)이 배치됨에 따라 상기 채널층(60)에서의 전류의 흐름을 효율적이고 신뢰성 있게 조절할 수 있게 된다.
상기 기판(55)은 투명기판을 포함할 수 있다. 상기 기판(55)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 제공될 수 있다. 또한, 상기 기판(55)의 두께는 적용되는 표시장치의 용도 및 크기에 따라 변경될 수 있는 것으로서 0.4~1.1mm의 두께 범위 내에서 선택될 수도 있다. 예로서, 상기 기판(55)은 0.6~0.8mm의 두께로 제공될 수도 있다. 상기 기판(55)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 기판(55)은 플렉시블 기판을 포함할 수 있다.
상기 기판(55)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 박막 트랜지스터(130)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 기판(55)과 상기 박막 트랜지스터(130) 사이에 제공된 본딩층(50)을 포함할 수 있다.
상기 본딩층(50)은 유기물을 포함할 수 있다. 상기 본딩층(50)은 투명물질로 제공될 수 있다. 상기 본딩층(50)은 예로서 투과도가 70% 이상인 물질로 제공될 수 있다. 상기 본딩층(50)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(50)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(50)은 예로서 0.5~6㎛의 두께로 제공될 수 있다. 상기 본딩층(50)의 두께는 선택된 물질 종류에 따라 차이가 있을 수 있으며 1~3㎛의 두께로 제공될 수도 있다. 또한, 상기 본딩층(50)은 예로서 1.8~2.2㎛의 두께로 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터(130)는 상기 채널층(60)의 제1 영역 위에 배치된 소스 컨택부(31)와 상기 채널층(60)의 제2 영역 위에 배치된 드레인 컨택부(32)를 포함할 수 있다. 상기 소스 컨택부(31)는 상기 채널층(60)의 제1 영역에 접촉되어 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 채널층(60)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터(130)는 상기 제1 게이트 전극(35) 위에 배치된 게이트 배선(41)을 포함할 수 있다. 상기 게이트 배선(41)은 상기 제1 게이트 전극(35)에 전기적으로 연결될 수 있다. 상기 게이트 배선(41)의 하부 면이 상기 제1 게이트 전극(35)의 상부 면에 접촉되어 배치될 수 있다.
상기 소스 전극(71)은 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 소스 컨택부(31)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 소스 전극(71)은 상기 소스 컨택부(31)를 통하여 상기 채널층(60)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 컨택부(32)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 드레인 전극(72)은 상기 드레인 컨택부(32)를 통하여 상기 채널층(60)의 제2 영역에 전기적으로 연결될 수 있다.
상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(60)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제2 질화물 반도체층(62)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(60)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 제1 게이트 전극(35)은 상기 디플리션 형성층(15)과 오믹 접촉하는 물질로 제공될 수 있다. 예로서, 상기 제1 게이트 전극(35)은 p형 질화물층과 오믹 접촉하는 금속성 물질로 제공될 수 있다. 상기 제1 게이트 전극(35)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 전극(35)은 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 제1 게이트 전극(35)은 상기 디플리션 형성층(15)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 게이트 배선(41)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 배선(41)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 게이트 배선(41)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 제1 게이트 전극(35)의 두께에 비하여 더 두껍게 제공될 수도 있다.
상기 소스 전극(71)과 상기 드레인 전극(72)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(71)과 상기 드레인 전극(72)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 소스 전극(71)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 소스 컨택부(31)의 두께에 비하여 더 두껍게 제공될 수도 있다. 상기 드레인 전극(72)도 상기 드레인 컨택부(32)의 두께에 비하여 더 두껍게 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 채널층(60) 위에 배치된 제1 보호막(21)을 포함할 수 있다. 상기 제1 보호막(21)은 상기 제2 질화물 반도체층(62) 위에 배치될 수 있다. 상기 제1 보호막(21)의 하부 면은 상기 제2 질화물 반도체층(62)의 상부 면에 접촉되어 배치될 수 있다. 상기 제1 보호막(21)은 상기 디플리션 형성층(15) 위에 배치될 수 있다. 상기 제1 보호막(21)은 상기 디플리션 형성층(15)의 측면에 배치될 수 있다. 상기 제1 보호막(21)은 상기 디플리션 형성층(15)의 측면을 감싸도록 배치될 수 있다.
실시 예에 의하면, 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(60)의 제1 영역에 접촉되어 제공될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(60)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(21)은 절연물질로 제공될 수 있다. 상기 제1 보호막(21)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 기판(55)과 상기 제1 보호막(21) 위에 제2 보호막(22)이 배치될 수 있다. 상기 제1 게이트 전극(35)은 상기 제1 보호막(21)과 상기 제2 보호막(22) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 제1 게이트 전극(35)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 배치될 수 있다. 상기 제1 게이트 전극(35)은 상기 제1 보호막(21)과 상기 제2 보호막(22) 중에서 적어도 하나를 관통하여 상기 디플리션 형성층(15)에 접촉되어 배치될 수 있다. 예로서, 상기 제1 게이트 전극(35)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 디플리션 형성층(15)에 접촉되어 배치될 수 있다. 상기 게이트 배선(41)은 상기 제2 보호막(22) 위에 배치되어 상기 제1 게이트 전극(35)과 전기적으로 연결될 수 있다. 상기 제2 보호막(22)은 절연물질로 제공될 수 있다. 상기 제2 보호막(22)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(22) 위에 제3 보호막(23)이 배치될 수 있다. 상기 제3 보호막(23)은 상기 제2 보호막(22)과 상기 게이트 배선(41) 위에 배치될 수 있다. 상기 게이트 배선(41)은 상기 제1 게이트 전극(35) 위에 접촉되어 배치되고 상기 제3 보호막(23)에 의하여 둘러 싸여 제공될 수 있다.
상기 소스 전극(71)은 상기 제2 보호막(22)과 상기 제3 보호막(23)을 관통하여 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 제3 보호막(23) 위에 배치된 제1 영역을 포함할 수 있다. 상기 소스 전극(71)은 상기 제3 보호막(23)과 상기 제2 보호막(22)을 관통하는 제2 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22)과 상기 제3 보호막(23)을 관통하여 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 제3 보호막(23) 위에 배치된 제1 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제3 보호막(23)과 상기 제2 보호막(22)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 게이트 전극(36)은 상기 채널층(60) 아래에 배치될 수 있다. 상기 제2 게이트 전극(36)은 상기 제1 질화물 반도체층(61) 아래에 배치될 수 있다. 상기 제2 게이트 전극(36)과 상기 채널층(60) 아래에 제6 보호막(26)이 배치될 수 있다. 상기 제2 게이트 전극(36)은 상기 채널층(60)의 하부 면에 접촉되어 배치될 수 있다. 상기 제2 게이트 전극(36)은 상기 제1 질화물 반도체층(61)에 샤키 접촉(Schottky contact)될 수 있다. 상기 제2 게이트 전극(36)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 채널층(60)에 대한 플라즈마 처리(plasma treatment)에 의하여 구현될 수 있다.
상기 제1 게이트 전극(35)과 상기 제2 게이트 전극(36)은 도 26에 도시된 바와 같이 전기적으로 연결될 수 있다. 실시 예에 따른 박막 트랜지스터(130)는 상기 제2 보호막(22) 위에 배치되며, 상기 제1 게이트 전극(35)과 전기적으로 연결되며 상기 게이트 배선(41)으로부터 연장되어 배치된 게이트 연결배선(38)을 포함할 수 있다. 상기 게이트 연결배선(38)은 상기 제2 보호막(22)을 관통하여 상기 제2 게이트 전극(36)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 게이트 전극(35)과 상기 게이트 배선(41)은 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제1 게이트 전극(35)과 상기 게이트 배선(41)은 서로 다른 공정에서 분리되어 형성되어 전기적으로 연결될 수도 있다.
도 26에 도시된 바와 같이, 상기 채널층(60)과 상기 디플리션 형성층(15)은 서로 동일한 폭으로 형성될 수 있다. 상기 디플리션 형성층(15)의 폭이 상기 채널층(60)의 폭에 비해 작은 경우에는 누설 전류(leakage current)가 발생될 수 있다. 다른 표현으로서, 상기 제1 게이트 전극(35)이 연장되어 배치된 방향을 따라 제공된 상기 채널층(60)의 길이와 상기 디플리션 형성층(15)의 길이가 동일하게 제공될 수 있다.
상기 제3 보호막(23)은 절연물질을 포함할 수 있다. 상기 제3 보호막(23)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(23) 위에 배치된 제4 보호막(24)을 포함할 수 있다. 상기 제4 보호막(24)은 상기 소스 전극(71)과 상기 드레인 전극(72) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 제1 게이트 전극(35) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 드레인 전극(72) 위에 제공된 컨택홀(H3)을 포함할 수 있다.
상기 제4 보호막(24)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 화소전극(80)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(80)은 상기 제4 보호막(24)에 제공된 컨택홀(H3)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(80)의 하부 면은 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다.
상기 화소전극(80)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(80)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(55)과 상기 채널층(60) 사이에 배치된 블랙 매트릭스(46)를 포함할 수 있다. 상기 블랙 매트릭스(46)는 상기 기판(55)과 상기 제6 보호막(26) 사이에 배치될 수 있다. 상기 블랙 매트릭스(46)는 상기 기판(55)과 상기 제2 게이트 전극(36) 사이에 배치될 수 있다. 상기 블랙 매트릭스(46)는 상기 제6 보호막(26) 하부에 대응되는 형태로 배치될 수 있다. 상기 채널층(60)의 폭과 상기 블랙 매트릭스(46)의 폭이 같게 제공될 수 있다. 상기 블랙 매트릭스(46)는 예로서 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 블랙 매트릭스(46)는 상기 박막 트랜지스터(130)로 입사되는 빛을 차단할 수 있다. 이에 따라 광전류(photo current) 등에 의하여 상기 박막 트랜지스터(130)가 열화되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 기판(55)과 상기 채널층(60) 사이에 상기 본딩층(50)이 배치될 수 있다. 상기 본딩층(50)은 상기 기판(55)과 상기 블랙 매트릭스(46) 사이에 배치될 수 있다. 예로서, 상기 본딩층(50)은 상기 기판(55)의 전체 영역 위에 배치될 수 있다. 상기 본딩층(50)은 상기 제2 보호막(22)과 접촉되어 배치될 수 있다. 상기 본딩층(50)의 상부면과 상기 제2 보호막(22)의 하부면이 접촉되어 배치될 수 있다. 예로서, 상기 블랙 매트릭스(46)가 제공되지 않은 영역에서, 상기 본딩층(50)의 상부면과 상기 제2 보호막(22)의 하부면이 직접 접촉되어 배치될 수 있다.
또한, 실시 예에 의하면, 상기 제2 게이트 전극(36)의 높이와 폭에 대응되는 리세스(recess)가 상기 기판(55) 또는 상기 본딩층(50)에 제공될 수 있다. 상기 제6 보호막(26)의 일부는 상기 제2 게이트 전극(36)의 단면 형상에 대응되도록 상부 및 측면의 적어도 일부에 배치되어 상기 리세스(recess) 영역에 제공될 수 있다. 상기 블랙 매트릭스(46)는 상기 제6 보호막(26)의 하부 형상과 대응되는 형상으로 배치되고 적어도 일부는 상기 리세스(recess) 영역에 배치될 수 있다. 상기 제2 게이트 전극(36)의 적어도 일부도 상기 리세스(recess) 영역에 배치될 수 있다. 이러한 구조로 상기 제2 게이트 전극(36) 제공에 따른 박막 트랜지스터 기판의 두께가 증가되는 것을 최소화 할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 컬러필터 기판에는 공통전극이 제공될 수 있으며, 공통전극과 박막 트랜지스터 기판에 제공된 화소전극 간에 인가되는 전압 차에 의하여 그 사이에 배치된 액정층의 배열이 조절되고 해당 화소의 광 투과량이 제어될 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수직 전계형 액정표시 패널로 지칭될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 27은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 27에 도시된 박막 트랜지스터 기판은 이중 게이트 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서, 도 1 내지 도 26을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
도 25 및 도 26을 참조하여 설명된 박막 트랜지스터 기판은 수직 전계형 액정표시 패널에 적용될 수 있는 것이다. 박막 트랜지스터 기판에는 화소전극(80)이 배치되고 화소전극(80)과 함께 화소에 전계를 형성하는 공통전극은 별도의 컬러필터 기판에 제공됨으로써 수직 전계형 액정표시 패널을 구현할 수 있는 것이다. 한편, 도 27을 참조하여 설명되는 박막 트랜지스터 기판은 수평 전계형 액정표시 패널에 적용될 수 있는 것이다.
실시 예에 따른 박막 트랜지스터 기판은, 도 27에 도시된 바와 같이, 화소전극(81), 공통전극(85), 제5 보호막(25)을 포함할 수 있다.
상기 공통전극(85)은 제4 보호막(24) 위에 배치될 수 있다. 상기 제5 보호막(25)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 제5 보호막(25)은 상기 공통전극(85)과 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 공통전극(85)은 상기 제4 보호막(24)과 상기 제5 보호막(25) 사이에 배치될 수 있다. 또한, 상기 제5 보호막(25)은 상기 제4 보호막(24)을 통하여 노출된 드레인 전극(72) 위에도 제공될 수 있다. 상기 화소전극(81)은 상기 제5 보호막(25) 위에 배치될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제5 보호막(25)에 제공된 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)은 상기 제4 보호막(24)과 상기 제5 보호막(25)을 관통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)의 일부 영역과 상기 공통전극(85)의 일부 영역이 수직 방향으로 서로 중첩되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 게이트 배선(41)과 데이터 배선(73)이 교차되는 영역에 배치된 복수의 박막 트랜지스터(130)를 포함할 수 있다. 상기 게이트 배선(41)과 상기 데이터 배선(73)에 의하여 정의되는 영역에 상기 화소전극(81)이 배치될 수 있다. 상기 화소전극(81)은 핑거(finger) 형상으로 연장된 부분을 포함할 수 있다. 상기 화소전극(81)의 일부 영역은 상기 게이트 배선(41)과 중첩되어 배치될 수 있다.
상기 공통전극(85)은 투명 도전성 물질로 제공될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(81)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(81)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(81)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제5 보호막(25)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(81) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량이 제어될 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 액정표시 패널은 자체에 광원이 없으므로 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 28은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 28에 도시된 박막 트랜지스터 기판은 이중 게이트 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서, 도 1 내지 도 27을 참조하여 설명된 부분과 중복되는 부분에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 화소전극(82), 공통전극(85), 금속층(90), 터치패널 하부전극(91), 터치패널 상부전극(92)을 포함할 수 있다.
상기 공통전극(85)은 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(82)은 제5 보호막(25) 위에 배치될 수 있다. 상기 화소전극(82)은 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(82)과 상기 드레인 전극(72) 사이에는 금속층(90)이 제공될 수 있다. 상기 금속층(90)은 상기 제4 보호막(24)을 통하여 노출된 상기 드레인 전극(72)에 접촉되어 배치될 수 있다. 상기 화소전극(82)의 일부 영역은 상기 제5 보호막(25)에 제공된 제5 컨택홀(H5)을 통하여 상기 금속층(90)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제5 보호막(25) 위에 터치패널 상부전극(92)이 제공될 수 있으며, 상기 터치패널 상부전극(92) 아래에 상기 터치패널 하부전극(91)이 배치될 수 있다. 상기 터치패널 하부전극(91)은 제4 보호막(24) 위에 배치될 수 있으며, 상기 공통전극(85)에 전기적으로 연결될 수 있다. 상기 터치패널 하부전극(91)은 상기 공통전극(85)과 상기 제5 보호막(25) 사이에 배치될 수 있다. 상기 터치패널 상부전극(92)은 상기 터치패널 하부전극(91)과 수직 방향으로 서로 중첩되어 배치될 수 있다.
상기 터치패널 상부전극(92)과 상기 터치패널 하부전극(91)은 표시패널 내에 제공된 인셀 터치패널을 구성할 수 있다. 이에 따라 실시 예에 따른 박막 트랜지스터 기판은 인셀 터치패널을 이용하여 외부로부터의 표시패널 접촉 여부를 검출할 수 있게 된다.
상기 공통전극(85)은 투명 도전성 물질로 제공될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(82)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 터치패널 하부전극(91), 상기 터치패널 상부전극(92)는 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 인셀 터치패널 일체형 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(82) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 인셀 터치패널 일체형 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 인셀 터치패널 일체형 액정표시 패널은 자체에 광원이 없으므로, 인셀 터치패널 일체형 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 29 내지 도 31은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 29 내지 도 31을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 28을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 29 내지 도 31에 도시된 실시 예는 각각 도 19, 도 20, 도 20 대비하여 본딩층 구조에 차이가 있다.
도 29 내지 도 31에 도시된 바와 같이, 상기 기판(55) 위에 본딩층(53)이 제공될 수 있다. 상기 본딩층(53)은 상기 기판(55)과 상기 블랙 매트릭스(46) 사이에 배치될 수 있다. 예로서, 상기 본딩층(53)의 폭은 상기 블랙 매트릭스(46)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 본딩층(53)의 폭은 상기 채널층(60)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 기판(55) 위에 상기 제2 보호막(22)이 배치될 수 있다. 상기 제2 보호막(22)의 하부면이 상기 기판(55)의 상부면에 접촉되어 배치될 수 있다. 상기 본딩층(53)이 제공되지 않은 영역에서, 상기 제2 보호막(22)이 상기 기판(55)에 직접 접촉되어 배치될 수 있다.
또한, 실시 예에 의하면, 상기 제2 게이트 전극(36)의 높이와 폭에 대응되는 리세스(recess)가 상기 본딩층(53)에 제공될 수 있다. 상기 제6 보호막(26)의 일부는 상기 제2 게이트 전극(36)의 단면 형상에 대응되도록 상부 및 측면의 적어도 일부에 배치되어 상기 리세스(recess) 영역에 제공될 수 있다. 상기 블랙 매트릭스(46)는 상기 제6 보호막(26)의 하부 형상과 대응되는 형상으로 배치되고 적어도 일부는 상기 리세스(recess) 영역에 배치될 수 있다. 상기 제2 게이트 전극(36)의 적어도 일부도 상기 리세스(recess) 영역에 배치될 수 있다. 이러한 구조로 상기 제2 게이트 전극(36) 제공에 따른 박막 트랜지스터 기판의 두께가 증가되는 것을 최소화 할 수 있다.
이와 같이, 도 29 내지 도 31에 도시된 실시 예에 의하면, 도 19, 도 20, 도 21에 도시된 실시 예에 비하여, 상기 제2 보호막(22)과 상기 기판(55)이 직접 접촉되어 배치될 수 있게 되므로, 상기 제2 보호막(22)과 상기 기판(55) 사이에 제공되는 층(예로서, 도 19, 도 20, 도 21에 도시된 본딩층)을 배제시킬 수 있게 된다. 이에 따라, 실시 예에 의하면 빛이 진행되는 광 경로 상에 이종 물질층 간의 경계면이 줄어 들게 되므로 경계면에서의 반사/굴절 등에 의한 광손실을 줄일 수 있게 된다.
실시 예에 따른 상기 본딩층(53)은 예로서 반사층, 메탈본딩층, 절연층 중에서 적어도 하나를 포함할 수 있다. 상기 반사층은 상기 기판(55) 위에 배치될 수 있으며, 상기 메탈본딩층은 상기 반사층 위에 배치되고, 상기 절연층은 상기 메탈본딩층 위에 배치될 수 있다. 예로서, 상기 본딩층(53)은 상기 메탈본딩층을 포함할 수 있으며, 상기 반사층과 상기 절연층은 선택적으로 포함할 수도 있다.
상기 절연층은 상기 채널층(60)의 누설 특성을 보완해 줄 수 있다. 예로서, 상기 절연층은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 메탈본딩층은 아래에 배치된 상기 기판(55)과의 접착을 위하여 제공될 수 있다. 예로서, 상기 메탈본딩층은 금(Au), 주석(Sn), 인듐(In), 니켈(Ni), 은(Ag), 구리(Cu)를 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다.
상기 반사층은 상기 본딩층에서의 광 흡수를 줄여줄 수 있다. 예로서, 상기 반사층은 알루미늄(Al), 은(Ag), 로듐(Rh)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 상기 반사층은 예로서 반사특성이 60%를 넘는 물질로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 32는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 32에 도시된 박막 트랜지스터 기판은 채널층의 리세스된 영역에 게이트가 배치된 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 31을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 32에 도시된 바와 같이, 기판(55)과 상기 기판(55) 위에 배치된 박막 트랜지스터(230), 상기 박막 트랜지스터(230)에 전기적으로 연결된 화소전극(80)을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터(230)는 게이트 전극(233), 채널층(260), 소스 전극(71), 드레인 전극(72)을 포함할 수 있다. 상기 소스 전극(71)은 상기 채널층(260)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 채널층(260)의 상부 면에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(260)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(260)의 상부 면에 전기적으로 연결될 수 있다. 상기 게이트 전극(233)은 상기 채널층(260) 위에 배치될 수 있다.
상기 채널층(260)은 상부 면에 하부 방향으로 함몰된 리세스 영역을 포함할 수 있다. 상기 게이트 전극(233)은 상기 채널층(60)의 리세스된 영역에 배치될 수 있다.
상기 채널층(260)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 채널층(260)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 채널층(260)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다.
상기 채널층(260)은 제1 질화물 반도체층(261)과 제2 질화물 반도체층(262)을 포함할 수 있다. 상기 제1 질화물 반도체층(261)은 예로서 InxAlyGa1 -x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제2 질화물 반도체층(262)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제2 질화물 반도체층(262)의 상부 면에 하부 방향으로 함몰된 리세스 영역에 제공될 수 있다. 상기 게이트 전극(233)은 상기 제2 질화물 반도체층(262)의 리세스 영역에 배치될 수 있다. 상기 게이트 전극(233)의 상부 면이 상기 제2 질화물 반도체층(262)의 최 상부 면에 비해 더 높게 배치될 수 있다. 상기 게이트 전극(233)과 상기 제2 질화물 반도체층(262)은 샤키 접촉(Schottky contact)될 수 있다.
실시 예에 따른 상기 채널층(260)에 의하면, 상기 제1 질화물 반도체층(261)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(262)이 AlGaN 반도체층을 포함할 수 있다.
상기 기판(55)은 투명기판을 포함할 수 있다. 상기 기판(55)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 제공될 수 있다. 또한, 상기 기판(55)의 두께는 적용되는 표시장치의 용도 및 크기에 따라 변경될 수 있는 것으로서 0.4~1.1mm의 두께 범위 내에서 선택될 수도 있다. 예로서, 상기 기판(55)은 0.6~0.8mm의 두께로 제공될 수도 있다. 상기 기판(55)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 기판(55)은 플렉시블 기판을 포함할 수 있다.
상기 기판(55)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 박막 트랜지스터(230)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 기판(55)과 상기 박막 트랜지스터(230) 사이에 제공된 본딩층(50)을 포함할 수 있다.
상기 본딩층(50)은 유기물을 포함할 수 있다. 상기 본딩층(50)은 투명물질로 제공될 수 있다. 상기 본딩층(50)은 예로서 투과도가 70% 이상인 물질로 제공될 수 있다. 상기 본딩층(50)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(50)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(50)은 예로서 0.5~6㎛의 두께로 제공될 수 있다. 상기 본딩층(50)의 두께는 선택된 물질 종류에 따라 차이가 있을 수 있으며 1~3㎛의 두께로 제공될 수도 있다. 또한, 상기 본딩층(50)은 예로서 1.8~2.2㎛의 두께로 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터(230)는 상기 채널층(260)의 제1 영역 위에 배치된 소스 컨택부(31)와 상기 채널층(260)의 제2 영역 위에 배치된 드레인 컨택부(32)를 포함할 수 있다. 상기 소스 컨택부(31)는 상기 채널층(260)의 제1 영역에 접촉되어 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 채널층(260)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터(230)는 상기 게이트 전극(233) 위에 배치된 게이트 배선(41)을 포함할 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(233)에 전기적으로 연결될 수 있다. 상기 게이트 배선(41)의 하부 면이 상기 게이트 전극(233)의 상부 면에 접촉되어 배치될 수 있다.
상기 소스 전극(71)은 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 소스 컨택부(31)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 소스 전극(71)은 상기 소스 컨택부(31)를 통하여 상기 채널층(260)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 컨택부(32)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 드레인 전극(72)은 상기 드레인 컨택부(32)를 통하여 상기 채널층(260)의 제2 영역에 전기적으로 연결될 수 있다.
상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(260)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제2 질화물 반도체층(262)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(260)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 게이트 전극(233)은 상기 채널층(260)과 샤키 접촉하는 물질로 제공될 수 있다. 상기 게이트 전극(233)은 상기 제2 질화물 반도체층(262)과 샤키 접촉되는 물질로 제공될 수 있다. 상기 게이트 전극(233)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 채널층(260)에 대한 플라즈마 처리(palsma treatment)에 의하여 구현될 수 있다. 상기 플라즈마 처리는 예로서 불소(F) 이온 처리가 적용될 수 있다. 이에 따라, 실시 예에 따른 박막 트랜지스터(230)는 상기 샤키 접촉에 의하여 문턱 전압이 제공될 수 있으며 노멀리 오프(normally off) 특성을 가질 수 있다. 상기 게이트 전극(233)에 문턱 전압 이상의 전압을 인가하면 상기 게이트 전극(233)의 하부에 형성된 채널이 온 상태가 되어 상기 채널층(260)에 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 상기 채널층(260)에 의하면, 상기 제1 질화물 반도체층(261)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(262)이 AlGaN 반도체층을 포함할 수 있다. 상기 제2 질화물 반도체층(262)의 두께가 두꺼울수록 2차원 전자가스(2DEG)가 잘 형성되기 때문에 노멀리 오프(normally off) 특성을 만들기가 어렵다. 또한, 상기 제2 질화물 반도체층(262)의 두께가 너무 얇게 제공되면 게이트 리키지(gate leakage)가 심해질 수 있는 문제점이 있다. 이에 따라, 상기 리세스 영역 아래에 배치된 상기 제2 질화물 반도체층(262)의 두께는 2~10nm 두께로 제공되는 것이 바람직할 수 있다. 그리고, 게이트 리키지(gate leakage)를 줄이기 위한 방안으로서, 상기 게이트 전극(233)과 상기 제2 질화물 반도체층(262) 사이에 절연물이 배치되도록 하여 일종의 MIS(Metal-Insulator-Semiconductor) 구조로 제공될 수도 있다. 예로서, 상기 리세스가 형성되지 않은 영역의 상기 제2 질화물 반도체층(262)의 두께는 15~25nm로 제공될 수 있다. 또한, 상기 리세스의 폭은 예로서 1.5~2.5㎛로 제공될 수 있다.
상기 게이트 배선(41)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 배선(41)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 게이트 배선(41)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 게이트 전극(33)의 두께에 비하여 더 두껍게 제공될 수도 있다.
상기 소스 전극(71)과 상기 드레인 전극(72)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(71)과 상기 드레인 전극(72)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 소스 전극(71)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 소스 컨택부(31)의 두께에 비하여 더 두껍게 제공될 수도 있다. 상기 드레인 전극(72)도 상기 드레인 컨택부(32)의 두께에 비하여 더 두껍게 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 채널층(260) 위에 배치된 제1 보호막(21)을 포함할 수 있다. 상기 제1 보호막(21)은 상기 제2 질화물 반도체층(262) 위에 배치될 수 있다. 상기 제1 보호막(21)의 하부 면은 상기 제2 질화물 반도체층(262)의 상부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(260)의 제1 영역에 접촉되어 제공될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(260)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(21)은 절연물질로 제공될 수 있다. 상기 제1 보호막(21)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 기판(55)과 상기 제1 보호막(21) 위에 제2 보호막(22)이 배치될 수 있다. 상기 게이트 전극(233)은 상기 제1 보호막(21)과 상기 제2 보호막(22) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 게이트 전극(233)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 배치될 수 있다. 상기 게이트 전극(233)은 상기 제1 보호막(21)과 상기 제2 보호막(22) 중에서 적어도 하나를 관통하여 상기 채널층(260)에 접촉되어 배치될 수 있다, 예로서, 상기 게이트 전극(233)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 채널층(260)에 접촉되어 배치될 수 있다. 상기 게이트 배선(41)은 상기 제2 보호막(22) 위에 배치되어 상기 게이트 전극(233)과 전기적으로 연결될 수 있다.
상기 제2 보호막(22)은 절연물질로 제공될 수 있다. 상기 제2 보호막(22)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(22) 위에 제3 보호막(23)이 배치될 수 있다. 상기 제3 보호막(23)은 상기 제2 보호막(22)과 상기 게이트 배선(41) 위에 배치될 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(233) 위에 접촉되어 배치되고 상기 제3 보호막(23)에 의하여 둘러 싸여 제공될 수 있다.
상기 소스 전극(71)은 상기 제2 보호막(22)과 상기 제3 보호막(23)을 관통하여 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 제3 보호막(23) 위에 배치된 제1 영역을 포함할 수 있다. 상기 소스 전극(71)은 상기 제3 보호막(23)과 상기 제2 보호막(22)을 관통하는 제2 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22)과 상기 제3 보호막(23)을 관통하여 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 제3 보호막(23) 위에 배치된 제1 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제3 보호막(23)과 상기 제2 보호막(22)을 관통하는 제2 영역을 포함할 수 있다.
상기 제3 보호막(23)은 절연물질을 포함할 수 있다. 상기 제3 보호막(23)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(23) 위에 배치된 제4 보호막(24)을 포함할 수 있다. 상기 제4 보호막(24)은 상기 소스 전극(71)과 상기 드레인 전극(72) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 드레인 전극(72) 위에 제공된 컨택홀(H3)을 포함할 수 있다.
상기 제4 보호막(24)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 화소전극(80)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(80)은 상기 제4 보호막(24)에 제공된 컨택홀(H3)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(80)의 하부 면은 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다.
상기 화소전극(80)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(80)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(55)과 상기 채널층(260) 사이에 배치된 블랙 매트릭스(40)를 포함할 수 있다. 상기 채널층(260)의 폭과 상기 블랙 매트릭스(40)의 폭이 같게 제공될 수 있다. 상기 블랙 매트릭스(40)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 블랙 매트릭스(40)는 상기 박막 트랜지스터(230)로 입사되는 빛을 차단할 수 있다. 이에 따라 광전류(photo current) 등에 의하여 상기 박막 트랜지스터(230)가 열화되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 기판(55)과 상기 채널층(260) 사이에 상기 본딩층(50)이 배치될 수 있다. 상기 본딩층(50)은 상기 기판(55)과 상기 블랙 매트릭스(40) 사이에 배치될 수 있다. 예로서, 상기 본딩층(50)은 상기 기판(55)의 전체 영역 위에 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 컬러필터 기판에는 공통전극이 제공될 수 있으며, 공통전극과 박막 트랜지스터 기판에 제공된 화소전극 간에 인가되는 전압 차에 의하여 그 사이에 배치된 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수직 전계형 액정표시 패널로 지칭될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 33은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 33에 도시된 박막 트랜지스터 기판은 채널층의 리세스된 영역에 게이트가 배치된 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 32를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
도 32를 참조하여 설명된 박막 트랜지스터 기판은 수직 전계형 액정표시 패널에 적용될 수 있는 것이다. 한편, 도 33을 참조하여 설명되는 박막 트랜지스터 기판은 수평 전계형 액정표시 패널에 적용될 수 있는 것이다.
실시 예에 따른 박막 트랜지스터 기판은, 도 33에 도시된 바와 같이, 화소전극(81), 공통전극(85), 제5 보호막(25)을 포함할 수 있다.
상기 공통전극(85)은 제4 보호막(24) 위에 배치될 수 있다. 상기 제5 보호막(25)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 제5 보호막(25)은 상기 공통전극(85)과 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 공통전극(85)은 상기 제4 보호막(24)과 상기 제5 보호막(25) 사이에 배치될 수 있다. 또한, 상기 제5 보호막(25)은 상기 제4 보호막(24)을 통하여 노출된 드레인 전극(72) 위에도 제공될 수 있다. 상기 화소전극(81)은 상기 제5 보호막(25) 위에 배치될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제5 보호막(25)에 제공된 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)은 상기 제4 보호막(24)과 상기 제5 보호막(25)을 관통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)의 일부 영역과 상기 공통전극(85)의 일부 영역이 수직 방향으로 서로 중첩되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 게이트 배선(41)과 데이터 배선(73)이 교차되는 영역에 배치된 복수의 박막 트랜지스터(230)를 포함할 수 있다. 상기 게이트 배선(41)과 상기 데이터 배선(73)에 의하여 정의되는 영역에 상기 화소전극(81)이 배치될 수 있다. 상기 화소전극(81)은 핑거(finger) 형상으로 연장된 부분을 포함할 수 있다. 상기 화소전극(81)의 일부 영역은 상기 게이트 배선(41)과 중첩되어 배치될 수 있다.
상기 공통전극(85)은 투명 도전성 물질로 제공될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(81)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(81)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(81)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제5 보호막(25)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(81) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량이 제어될 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 액정표시 패널은 자체에 광원이 없으므로 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 34는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 34에 도시된 박막 트랜지스터 기판은 채널층의 리세스된 영역에 게이트가 배치된 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 33을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 화소전극(82), 공통전극(85), 금속층(90), 터치패널 하부전극(91), 터치패널 상부전극(92)을 포함할 수 있다.
상기 공통전극(85)은 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(82)은 제5 보호막(25) 위에 배치될 수 있다. 상기 화소전극(82)은 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(82)과 상기 드레인 전극(72) 사이에는 금속층(90)이 제공될 수 있다. 상기 금속층(90)은 상기 제4 보호막(24)을 통하여 노출된 상기 드레인 전극(72)에 접촉되어 배치될 수 있다. 상기 화소전극(82)의 일부 영역은 상기 제5 보호막(25)에 제공된 제5 컨택홀(H5)을 통하여 상기 금속층(90)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제5 보호막(25) 위에 터치패널 상부전극(92)이 제공될 수 있으며, 상기 터치패널 상부전극(92) 아래에 상기 터치패널 하부전극(91)이 배치될 수 있다. 상기 터치패널 하부전극(91)은 제4 보호막(24) 위에 배치될 수 있으며, 상기 공통전극(85)에 전기적으로 연결될 수 있다. 상기 터치패널 하부전극(91)은 상기 공통전극(85)과 상기 제5 보호막(25) 사이에 배치될 수 있다. 상기 터치패널 상부전극(92)은 상기 터치패널 하부전극(91)과 수직 방향으로 서로 중첩되어 배치될 수 있다.
상기 터치패널 상부전극(92)과 상기 터치패널 하부전극(91)은 표시패널 내에 제공된 인셀 터치패널을 구성할 수 있다. 이에 따라 실시 예에 따른 박막 트랜지스터 기판은 인셀 터치패널을 이용하여 외부로부터의 표시패널 접촉 여부를 검출할 수 있게 된다.
상기 공통전극(85)은 투명 도전성 물질로 제공될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(82)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 터치패널 하부전극(91), 상기 터치패널 상부전극(92)은 투명 도전성 물질로 제공될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 제공될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 인셀 터치패널 일체형 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(82) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량이 제어될 수 있게 된다. 이와 같은 구조를 갖는 인셀 터치패널 일체형 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 인셀 터치패널 일체형 액정표시 패널은 자체에 광원이 없으므로 인셀 터치패널 일체형 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 35 내지 도 37은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 35 내지 도 37을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 34를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 35 내지 도 37에 도시된 실시 예는 각각 도 32, 도 33, 도 34 대비하여 본딩층 구조에 차이가 있다.
도 35 내지 도 37에 도시된 바와 같이, 상기 기판(55) 위에 본딩층(53)이 제공될 수 있다. 상기 본딩층(53)은 상기 기판(55)과 상기 블랙 매트릭스(40) 사이에 배치될 수 있다. 예로서, 상기 본딩층(53)의 폭은 상기 블랙 매트릭스(40)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 본딩층(53)의 폭은 상기 채널층(260)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 기판(55) 위에 상기 제2 보호막(22)이 배치될 수 있다. 상기 제2 보호막(22)의 하부면이 상기 기판(55)의 상부면에 접촉되어 배치될 수 있다. 상기 본딩층(53)이 제공되지 않은 영역에서, 상기 제2 보호막(22)이 상기 기판(55)에 직접 접촉되어 배치될 수 있다.
이와 같이, 도 35 내지 도 37에 도시된 실시 예에 의하면, 도 32, 도 33, 도 34에 도시된 실시 예에 비하여, 상기 제2 보호막(22)과 상기 기판(55)이 직접 접촉되어 배치될 수 있게 되므로, 상기 제2 보호막(22)과 상기 기판(55) 사이에 제공되는 층(예로서, 도 32, 도 33, 도 34에 도시된 본딩층)을 배제시킬 수 있게 된다. 이에 따라, 실시 예에 의하면 빛이 진행되는 광 경로 상에 이종 물질층 간의 경계면이 줄어 들게 되므로 경계면에서의 반사/굴절 등에 의한 광손실을 줄일 수 있게 된다.
실시 예에 따른 상기 본딩층(53)은 예로서 반사층, 메탈본딩층, 유기본딩층, 절연층 중에서 적어도 하나를 포함할 수 있다. 상기 반사층은 상기 기판(55) 위에 배치될 수 있으며, 상기 메탈본딩층은 상기 반사층 위에 배치되고, 상기 절연층은 상기 메탈본딩층 위에 배치될 수 있다. 예로서, 상기 본딩층(53)은 상기 메탈본딩층과 상기 유기본딩층 중에서 적어도 하나를 포함할 수 있으며, 상기 반사층과 상기 절연층은 선택적으로 포함할 수도 있다.
상기 절연층은 상기 채널층(260)의 누설 특성을 보완해 줄 수 있다. 예로서, 상기 절연층은 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 메탈본딩층 또는 상기 유기본딩층은 아래에 배치된 상기 기판(55)과의 접착을 위하여 제공될 수 있다. 예로서, 상기 메탈본딩층은 금(Au), 주석(Sn), 인듐(In), 니켈(Ni), 은(Ag), 구리(Cu)를 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 예로서, 상기 유기본딩층은 아크릴, 벤조시크롤부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반사층은 상기 본딩층에서의 광 흡수를 줄여줄 수 있다. 예로서, 상기 반사층은 알루미늄(Al), 은(Ag), 로듐(Rh)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 상기 반사층은 예로서 반사특성이 60%를 넘는 물질로 제공될 수 있다.
한편 실시 예에 의하면, 예로서 상기 본딩층(53)이 상기 메탈본딩층과 상기 반사층을 포함하는 경우, 상기 블랙매트릭스(40)는 생략될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 38 내지 도 40은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 38 내지 도 40을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 37을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 38 내지 도 40에 도시된 실시 예는 각각 도 32, 도 33, 도 34 대비하여 트랜스퍼 공정이 적용되지 않고 성장기판 위에 박막 트랜지스터가 제공되는 점에 차이가 있다.
실시 예에 따른 박막 트랜지스터 기판은, 도 38 내지 도 40에 도시된 바와 같이, 트랜스퍼 공정에 이용되는 지지기판 대신에 성장기판(10)을 기판으로서 포함할 수 있다. 상기 성장기판(10)은 예를 들어, 사파이어(Sapphire), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 성장기판(10) 위에 블랙 매트릭스(45)가 배치될 수 있다. 상기 블랙 매트릭스(45)는 상기 성장기판(10) 위에 배치되어 상기 채널층(260)으로 빛이 입사되는 것을 방지할 수 있다. 상기 블랙 매트릭스(45)는 예로서 가시광선을 흡수하거나 반사하는 물질로 제공될 수 있다. 이에 따라, 실시 예에 의하면 상기 채널층(260)으로 빛이 입사되어 광전류(photo current) 등에 의하여 박막 트랜지스터(230)가 열화되는 것을 방지할 수 있게 된다. 예로서, 상기 블랙 매트릭스(45)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 블랙 매트릭스(45)는 Si, GaAs 등의 물질을 선택적으로 포함할 수 있다.
실시 예에 의하면, 상기 블랙 매트릭스(45) 위에 버퍼층(47)이 제공될 수 있다. 상기 버퍼층(47)은 상기 블랙 매트릭스(45)와 상기 채널층(260) 사이에 제공될 수 있다. 상기 버퍼층(47)은 상기 채널층(260)을 구성하는 질화물 반도체층의 성장을 도울 수 있다. 예로서, 상기 버퍼층(47)은 AlN, AlInN, AlGaN을 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 블랙 매트릭스(45)의 폭은 상기 버퍼층(47)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 블랙 매트릭스(45)의 폭은 상기 채널층(260)의 폭과 동일하게 제공될 수 있다. 상기 버퍼층(47)의 폭은 상기 채널층(260)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 성장기판(10) 위에 상기 제2 보호막(22)이 배치될 수 있다. 상기 제2 보호막(22)의 하부면이 상기 성장기판(10)의 상부면에 접촉되어 배치될 수 있다. 상기 블랙 매트릭스(45)가 제공되지 않은 영역에서, 상기 제2 보호막(22)이 상기 성장기판(10)에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 41은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
실시 예에 따른 표시장치는, 도 41에 도시된 바와 같이, 표시패널(1100), 라이트 유닛(1200), 패널 구동부(1300)를 포함할 수 있다.
상기 표시패널(1100)은 도 1 내지 도 40을 참조하여 설명된 어느 하나의 박막 트랜지스터 기판과, 상기 박막 트랜지스터 기판 위에 배치된 컬러필터 기판을 포함할 수 있다. 상기 표시패널(1100)은 상기 박막 트랜지스터 기판과 상기 컬러필터 기판 사이에 배치된 액정층을 포함할 수 있다.
상기 라이트 유닛(1200)은 상기 표시패널(1100) 아래에 배치될 수 있으며 상기 표시패널(1100)에 빛을 공급할 수 있다. 상기 패널 구동부(1300)는 상기 표시패널(1100)에 구동 신호를 제공할 수 있다. 상기 패널 구동부(1300)는 상기 표시패널(1100)에 제공된 복수 화소의 광 투과율을 제어할 수 있으며, 상기 라이트 유닛(1200)으로부터 제공되는 빛을 이용하여 상기 표시패널(1100)에 영상이 표시될 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다. 한편, 이상에서 설명된 바와 같이, 실시 예에 의하면 성장기판 위에 박막 트랜지스터 및 화소전극을 제공하고, 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수도 있다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 42는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 43은 도 42에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면도이고, 도 44는 도 42에 도시된 박막 트랜지스터 기판의 E-E 선에 따른 단면도이다.
도 1 내지 도 41을 참조하여 설명된 실시 예는 액정 표시장치에 적용될 수 있는 박막 트랜지스터 기판에 관한 것이며, 도 42 내지 도 44를 참조하여 설명되는 박막 트랜지스터 기판은 유기발광 표시장치에 적용될 수 있는 것이다.
실시 예에 따른 박막 트랜지스터 기판은 스위칭 박막 트랜지스터(330)와 구동 박막 트랜지스터(430)를 포함할 수 있다. 상기 스위칭 박막 트랜지스터(330)는 게이트 라인(341)과 데이터 라인(373)으로부터 신호를 인가 받을 수 있으며, 해당 화소에 게이트 신호 및 데이터 신호를 제공할 수 있다. 상기 스위칭 박막 트랜지스터(330)는 제1 게이트 전극(333), 제1 소스 전극(371), 제1 드레인 전극(372)을 포함할 수 있다. 상기 구동 박막 트랜지스터(430)는 제2 게이트 전극(433), 제2 소스 전극(471), 제2 드레인 전극(472)을 포함할 수 있다. 상기 구동 박막 트랜지스터(430)의 상기 제2 게이트 전극(433)은 상기 스위칭 박막 트랜지스터(330)의 상기 제1 드레인 전극(372)과 전기적으로 연결될 수 있다. 상기 구동 박막 트랜지스터(430)의 상기 제2 소스 전극(471)은 구동 전원배선(Vdd, 474)에 연결될 수 있다. 상기 스위칭 박막 트랜지스터(330)와 상기 구동 박막 트랜지스터(430)의 동작에 대해서는 도 45를 참조하여 뒤에서 다시 설명하기로 한다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 42 내지 도 44에 도시된 바와 같이, 기판(355)과 상기 기판(355) 위에 배치된 상기 스위칭 박막 트랜지스터(330), 상기 구동 박막 트랜지스터(430), 상기 구동 박막 트랜지스터(430)에 전기적으로 연결된 발광층(488)을 포함할 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(330)는 제1 디플리션 형성층(depletion forming layer, 315), 제1 게이트 전극(333), 제1 채널층(360), 제1 소스 전극(371), 제1 드레인 전극(372)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(360)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(360)의 상부 면에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(360)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(360)의 상부 면에 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(333)은 상기 제1 채널층(360) 위에 배치될 수 있다. 상기 제1 디플리션 형성층(315)은 상기 제1 채널층(360)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 상기 제1 디플리션 형성층(315)은 상기 제1 채널층(360)과 상기 제1 게이트 전극(333) 사이에 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 제2 디플리션 형성층(depletion forming layer, 415), 제2 게이트 전극(433), 제2 채널층(460), 제2 소스 전극(471), 제2 드레인 전극(472)을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(460)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(460)의 상부 면에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(460)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(460)의 상부 면에 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(433)은 상기 제2 채널층(460) 위에 배치될 수 있다. 상기 제2 디플리션 형성층(415)은 상기 제2 채널층(460)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 상기 제2 디플리션 형성층(415)은 상기 제2 채널층(460)과 상기 제2 게이트 전극(433) 사이에 배치될 수 있다.
상기 스위칭 박막 트랜지스터(330)와 상기 구동 박막 트랜지스터(430)의 구조는 서로 유사하며, 상기 구동 박막 트랜지스터(430)를 설명함에 있어 상기 스위칭 박막 트랜지스터(330)를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
상기 제1 채널층(360)과 상기 제2 채널층(460)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 제1 채널층(360)과 상기 제2 채널층(460)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 채널층(360)과 상기 제2 채널층(460)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 채널층(360)과 상기 제2 채널층(460)은 서로 다른 물질로 제공될 수도 있다.
상기 제1 채널층(360)과 상기 제2 채널층(460) 각각은 제1 질화물 반도체층(361, 461)과 제2 질화물 반도체층(362, 462)을 포함할 수 있다. 상기 제1 질화물 반도체층(361. 461)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제2 질화물 반도체층(362, 462)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다.
실시 예에 따른 상기 제1 채널층(360)과 상기 제2 채널층(460)에 의하면, 상기 제1 질화물 반도체층(361, 461)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(362, 462)이 AlGaN 반도체층을 포함할 수 있다. 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362)은 상기 제1 질화물 반도체층(361)과 상기 제1 디플리션 형성층(315) 사이에 배치될 수 있다. 상기 제2 채널층(460)의 상기 제2 질화물 반도체층(462)은 상기 제1 질화물 반도체층(461)과 상기 제2 디플리션 형성층(415) 사이에 배치될 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예컨대, p-AlxGa1 - xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 제공된 단일층 또는 다중층을 포함할 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 2~300nm의 두께로 제공될 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 상기 제1 채널층(360)과 상기 제2 채널층(460)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 제공하기 위하여 적어도 2nm의 두께로 제공될 수 있다. 또한, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 제조공정에 따른 두께 편차를 고려하여 30nm 이상의 두께로 제공될 수도 있다. 또한, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 제조공정에 따른 두께 편차를 고려하여 200nm 이하의 두께로 제공될 수도 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 50~100nm의 두께로 제공될 수도 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 서로 다른 물질을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)에 첨가된 물질과 첨가된 물질의 첨가량은 서로 다를 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 상기 제1 채녈층(360)과 상기 제2 채널층(460)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 상기 제1 디플리션 형성층(315)에 의해 그 아래에 위치하는 제2 질화물 반도체층(362) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 상기 제1 디플리션 형성층(315)에 대응하는 상기 제1 채널층(360) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 제1 채널층(360)에 제공되는 2차원 전자가스(2DEG) 중 상기 제1 디플리션 형성층(315)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 제1 채널층(360)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(362)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 스위칭 박막 트랜지스터(330)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 제1 게이트 전극(333)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 스위칭 박막 트랜지스터(330)가 온(On) 상태가 된다. 상기 제1 게이트 전극(333)의 하부에 형성된 채널이 온 상태가 되면 상기 제1 채널층(360)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 제1 게이트 전극(333)에 인가되는 전압에 따라 상기 제1 채널층(360)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다. 상기 제2 디플리션 형성층(415)은 상기 제1 디플리션 형성층(315)과 유사한 역할을 수행할 수 있다.
상기 기판(355)은 투명기판을 포함할 수 있다. 상기 기판(355)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 제공될 수 있다. 또한, 상기 기판(355)의 두께는 적용되는 표시장치의 용도 및 크기에 따라 변경될 수 있는 것으로서 0.4~1.1mm의 두께 범위 내에서 선택될 수도 있다. 예로서, 상기 기판(355)은 0.6~0.8mm의 두께로 제공될 수도 있다. 상기 기판(355)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 기판(355)은 플렉시블 기판을 포함할 수 있다.
상기 기판(355)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 스위칭 박막 트랜지스터(330)와 상기 구동 박막 트랜지스터(430)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 기판(355)과 상기 스위칭 박막 트랜지스터(330) 사이에 제공된 본딩층(350)을 포함할 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 구동 박막 트랜지스터(430) 사이에 배치될 수 있다.
상기 본딩층(350)은 유기물을 포함할 수 있다. 상기 본딩층(350)은 투명물질로 제공될 수 있다. 상기 본딩층(350)은 예로서 투과도가 70% 이상인 물질로 제공될 수 있다. 상기 본딩층(350)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(350)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(350)은 예로서 0.5~6㎛의 두께로 제공될 수 있다. 상기 본딩층(350)의 두께는 선택된 물질 종류에 따라 차이가 있을 수 있으며 1~3㎛의 두께로 제공될 수도 있다. 또한, 상기 본딩층(350)은 예로서 1.8~2.2㎛의 두께로 제공될 수도 있다.
실시 예에 따른 스위칭 박막 트랜지스터(330)는 상기 제1 채널층(360)의 제1 영역 위에 배치된 제1 소스 컨택부(331)와 상기 제1 채널층(360)의 제2 영역 위에 배치된 제1 드레인 컨택부(332)를 포함할 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 채널층(360)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(360)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(330)는 상기 제1 게이트 전극(333) 위에 배치된 제1 게이트 배선(341)을 포함할 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(333)에 전기적으로 연결될 수 있다. 상기 제1 게이트 배선(341)의 하부 면이 상기 제1 게이트 전극(333)의 상부 면에 접촉되어 배치될 수 있다.
상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)를 통하여 상기 제1 채널층(360)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)를 통하여 상기 제1 채널층(360)의 제2 영역에 전기적으로 연결될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 상기 제2 채널층(460)의 제1 영역 위에 배치된 제2 소스 컨택부(431)와 상기 제2 채널층(460)의 제2 영역 위에 배치된 제2 드레인 컨택부(432)를 포함할 수 있다. 상기 제2 소스 컨택부(431)는 상기 제2 채널층(460)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(460)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 상기 제2 게이트 전극(433) 위에 배치된 제2 게이트 배선(441)을 포함할 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(433)에 전기적으로 연결될 수 있다. 상기 제2 게이트 배선(441)의 하부 면이 상기 제2 게이트 전극(433)의 상부 면에 접촉되어 배치될 수 있다.
상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)를 통하여 상기 제2 채널층(460)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)를 통하여 상기 제2 채널층(460)의 제2 영역에 전기적으로 연결될 수 있다.
상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(360)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제2 질화물 반도체층(362)과 오믹 접촉하는 물질을 포함할 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(460)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 질화물 반도체층(462)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 상기 제1 채널층(360) 및 상기 제2 채널층(460)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 제1 게이트 전극(333)은 상기 제1 디플리션 형성층(315)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제2 게이트 전극(433)은 상기 제2 디플리션 형성층(415)과 오믹 접촉하는 물질로 제공될 수 있다. 예로서, 상기 제1 게이트 전극(333)과 상기 제2 게이트 전극(433)은 p형 질화물층과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제1 게이트 전극(333)과 상기 제2 게이트 전극(433)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 전극(333)과 상기 제2 게이트 전극(433)은 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 제1 게이트 전극(333)과 상기 제2 게이트 전극(433)은 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 제1 게이트 전극(333) 및 상기 제2 게이트 전극(433)의 두께에 비하여 더 두껍게 제공될 수도 있다.
상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 제1 소스 전극(371)과 상기 제2 소스 전극(471)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 제1 소스 컨택부(331) 및 상기 제2 소스 컨택부(431)의 두께에 비하여 더 두껍게 제공될 수도 있다. 상기 제1 드레인 전극(372)과 상기 제2 드레인 전극(472)도 상기 제1 드레인 컨택부(332) 및 상기 제2 드레인 컨택부(432)의 두께에 비하여 더 두껍게 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 채널층(360)과 상기 제2 채널층(460) 위에 배치된 제1 보호막(321, 421)을 포함할 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362) 및 상기 제2 채널층(460)의 제2 질화물 반도체층(462) 위에 배치될 수 있다. 상기 제1 보호막(321, 421)의 하부 면은 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362) 및 상기 제2 채널층(460)의 제2 질화물 반도체층(462) 상부 면에 접촉되어 배치될 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415) 위에 배치될 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 디플리션 형성층(315)의 측면과 상기 제2 디플리션 형성층(415)의 측면에 배치될 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 디플리션 형성층(315)의 측면과 상기 제2 디플리션 형성층(415)의 측면을 감싸도록 배치될 수 있다.
실시 예에 의하면, 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(360)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(360)의 제2 영역에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)을 관통하여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)을 관통하여 배치되고 상기 제2 채널층(460)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)을 관통하여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)을 관통하여 배치되고 상기 제2 채널층(460)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(321, 421)은 절연물질로 제공될 수 있다. 상기 제1 보호막(321, 421)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 기판(355)과 상기 제1 보호막(321, 421) 위에 제2 보호막(322)이 배치될 수 있다. 상기 제1 게이트 전극(333)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 제1 게이트 전극(333)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 배치될 수 있다. 상기 제1 게이트 전극(333)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 상기 제1 디플리션 형성층(315)에 접촉되어 배치될 수 있다, 예로서, 상기 제1 게이트 전극(333)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 디플리션 형성층(315)에 접촉되어 배치될 수 있다. 상기 제1 게이트 배선(341)은 상기 제2 보호막(322) 위에 배치되어 상기 제1 게이트 전극(333)과 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(433)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 제2 게이트 전극(433)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 배치될 수 있다. 상기 제2 게이트 전극(433)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 상기 제2 디플리션 형성층(415)에 접촉되어 배치될 수 있다, 예로서, 상기 제2 게이트 전극(433)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제2 디플리션 형성층(415)에 접촉되어 배치될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 보호막(322) 위에 배치되어 상기 제2 게이트 전극(433)과 전기적으로 연결될 수 있다.
상기 제2 보호막(322)은 절연물질로 제공될 수 있다. 상기 제2 보호막(322)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(322) 위에 제3 보호막(323)이 배치될 수 있다. 상기 제3 보호막(323)은 상기 제2 보호막(322), 상기 제1 게이트 배선(341), 상기 제2 게이트 배선(441) 위에 배치될 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(333) 위에 접촉되어 배치되고 상기 제3 보호막(323)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(433) 위에 접촉되어 배치되고 상기 제3 보호막(323)에 의하여 둘러 싸여 제공될 수 있다.
상기 제1 소스 전극(371)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제1 소스 컨택부(331) 에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제1 드레인 컨택부 (332)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 소스 전극(471)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다.
실시 예에 의하면, 상기 제3 보호막(323) 위에 제1 드레인-게이트 연결배선(375)이 배치될 수 있다. 상기 제1 드레인-게이트 연결배선(375)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인-게이트 연결배선(375)은 상기 제3 보호막(323)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제1 영역은 상기 제1 드레인 전극(372)과 전기적으로 연결될 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제1 영역은 상기 제1 드레인 전극(372)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제1 드레인-게이트 연결배선(375)은 상기 제1 드레인 전극(372)과 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제1 드레인-게이트 연결배선(375)과 상기 제1 드레인 전극(372)은 서로 다른 공정에서 분리되어 형성되어 전기적으로 연결될 수도 있다.
실시 예에 의하면, 상기 제2 보호막(322) 위에 제2 드레인-게이트 연결배선(475)이 배치될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제1 드레인-게이트 연결배선(375)과 전기적으로 연결될 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제2 영역은 상기 제2 드레인-게이트 연결배선(475)에 접촉되어 배치될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 전기적으로 연결될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 서로 분리된 공정에서 형성되어 전기적으로 연결될 수도 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인-게이트 연결배선(375), 상기 제2 드레인-게이트 연결배선(475), 상기 제2 게이트 배선(441)을 통하여 상기 제2 게이트 전극(433)에 전기적으로 연결될 수 있다.
도 44에 도시된 바와 같이, 상기 제2 채널층(460)과 상기 제2 디플리션 형성층(415)은 서로 동일한 폭으로 형성될 수 있다. 상기 제2 디플리션 형성층(415)의 폭이 상기 제2 채널층(460)의 폭에 비해 작은 경우에는 누설 전류(leakage current)가 발생될 수 있다. 다른 표현으로서, 상기 제2 게이트 전극(433)이 연장되어 배치된 방향을 따라 제공된 상기 제2 채널층(460)의 길이와 상기 제2 디플리션 형성층(415)의 길이가 동일하게 제공될 수 있다.
상기 제3 보호막(323)은 절연물질을 포함할 수 있다. 상기 제3 보호막(323)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(323) 위에 배치된 제4 보호막(324)을 포함할 수 있다. 상기 제4 보호막(324)은 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 상기 제2 드레인 전극(472) 위에 배치될 수 있다.
상기 제4 보호막(324)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 구동 박막 트랜지스터(430) 위에 배치된 하부 전극(486)을 포함할 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(430)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(430)의 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 제4 보호막(324) 위에 배치될 수 있다. 상기 하부 전극(486)은 상기 제4 보호막(324)에 제공된 컨택홀을 통하여 상기 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)의 하부 면은 상기 제2 드레인 전극(472)의 상부 면에 접촉되어 배치될 수 있다.
또한 실시 예에 따른 박막 트랜지스터 기판은 상기 제4 보호막(324) 위에 배치된 제5 보호막(325)을 포함할 수 있다. 상기 하부 전극(486) 위에 상기 발광층(488)이 배치될 수 있으며, 상기 발광층(488) 위에 상부 전극(487)이 배치될 수 있다. 상기 발광층(488)과 상기 상부 전극(487)은 상기 제5 보호막(325) 위에 배치될 수 있다. 상기 발광층(488)의 제1 영역은 상기 제5 보호막(325) 위에 배치되고 상기 발광층(488)의 제2 영역은 상기 제5 보호막(325)에 제공된 컨택홀을 통하여 상기 하부 전극(486)의 상부면에 접촉되어 배치될 수 있다. 상기 발광층(488)은 예로서 적색, 녹색, 청색, 백색 중에서 어느 하나의 빛을 발광할 수 있다. 상기 발광층(488)은 예로서 유기물로 제공될 수 있다.
상기 하부 전극(486)과 상기 상부 전극(487)은 예로서 ITO, ITO/Ag, ITO/Ag/ITO, ITO/Ag/IZO 중에서 선택된 하나의 물질, 또는 그 물질을 포함하는 합금을 포함할 수 있다. 상기 하부 전극(486)과 상기 상부 전극(487)은 서로 다른 물질을 포함할 수 있다. 상기 상부 전극(486) 또는 상기 하부 전극(487) 중에서 하나는 투명 전극으로 형성될 수 있으며, 투명 전극 방향으로 상기 발광층(488)에서 발광된 빛이 외부로 방출될 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(355)과 상기 제1 채널층(360) 사이에 배치된 제1 블랙 매트릭스(340)를 포함할 수 있다. 상기 제1 채널층(360)의 폭과 상기 제1 블랙 매트릭스(340)의 폭이 같게 제공될 수 있다. 상기 제1 블랙 매트릭스(340)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 제1 블랙 매트릭스(340)는 상기 스위칭 박막 트랜지스터(330)로 입사되는 빛을 차단할 수 있다. 이에 따라 광전류(photo current) 등에 의하여 상기 스위칭 박막 트랜지스터(330)가 열화되는 것을 방지할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(355)과 상기 제2 채널층(460) 사이에 배치된 제2 블랙 매트릭스(440)를 포함할 수 있다. 상기 제2 채널층(460)의 폭과 상기 제2 블랙 매트릭스(440)의 폭이 같게 제공될 수 있다. 상기 제2 블랙 매트릭스(440)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 제2 블랙 매트릭스(440)는 상기 구동 박막 트랜지스터(430)로 입사되는 빛을 차단할 수 있다. 이에 따라 광전류(photo current) 등에 의하여 상기 구동 박막 트랜지스터(430)가 열화되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 기판(355)과 상기 제1 채널층(360) 사이에 상기 본딩층(350)이 배치될 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 제1 블랙 매트릭스(340) 사이에 배치될 수 있다. 상기 기판(355)과 상기 제2 채널층(460) 사이에 상기 본딩층(350)이 배치될 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 제2 블랙 매트릭스(440) 사이에 배치될 수 있다. 예로서, 상기 본딩층(350)은 상기 기판(355)의 전체 영역 위에 배치될 수 있다.
도 45는 도 42 내지 도 44를 참조하여 설명된 박막 트랜지스터 기판에 있어서 하나의 화소를 등가적으로 나타낸 회로도이다.
도 45에 도시된 바와 같이, 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 화소는 유기발광다이오드(OLED), 서로 교차하는 데이터 라인(D) 및 게이트 라인(G), 상기 게이트 라인(G) 상의 스캔 펄스(SP)에 데이터를 화소에 순차적으로 전달하기 위한 스위칭 박막 트랜지스터(330), 게이트 및 소스 단자 사이의 전압에 의해 전류를 생성하는 구동 박막 트랜지스터(430), 데이터를 저장하여 일정 시간 동안 유지하기 위한 스토리지 커패시터(Cst)를 포함할 수 있다. 이와 같이 두 개의 트랜지스터(330, 430)와 한 개의 커패시터(Cst)로 구성된 구조를 간단히 2T-1C 구조라고 할 수 있다.
상기 스위칭 박막 트랜지스터(330)는 게이트 라인(G)으로부터의 스캔 펄스(SP)에 응답하여 턴-온(turn-on)됨으로써 자신의 소스전극과 드레인전극 사이의 전류패스(current path)를 도통시킨다. 상기 스위칭 박막 트랜지스터(330)의 게이트 온(On) 타임 기간 동안 데이터 라인(D)으로부터의 데이터전압은 상기 스위칭 박막 트랜지스터(330)의 소스전극과 드레인전극을 경유하여 상기 구동 박막 트랜지스터(430)의 게이트전극과 스토리지 커패시터(Cst)에 인가된다. 상기 구동 박막 트랜지스터(430)는 자신의 게이트전극과 소스전극 간의 차 전압에 따라 유기발광다이오드(OLED)에 흐르는 전류를 제어한다. 스토리지 커패시터(Cst)는 자신의 일측 전극에 인가된 데이터전압을 저장함으로써 상기 구동 박막 트랜지스터(430)의 게이트전극에 공급되는 전압을 한 프레임 기간 동안 일정하게 유지시킨다. 상기 구동 박막 트랜지스터(430)의 소스전극에는 구동 전원배선(VDD)이 연결될 수 있다. 도 45와 같은 구조로 제공되는 유기발광다이오드(OLED)는 상기 구동 박막 트랜지스터(430)의 드레인전극과 저전위 구동전압원(VSS) 사이에 접속될 수 있다. 또한, 유기발광다이오드(OLED)는 상기 구동 박막 트랜지스터(430)의 소스전극과 구동 전원배선(VDD) 사이에 접속되어 배치될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 46은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 46을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 45를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 46에 도시된 실시 예는 도 42 내지 도 45를 참조하여 설명된 박막 트랜지스터 기판 대비하여 본딩층 구조에 차이가 있다.
도 46에 도시된 바와 같이, 상기 기판(355) 위에 제1 본딩층(353)과 제2 본딩층(453)이 제공될 수 있다. 상기 제1 본딩층(353)은 상기 기판(355)과 상기 제1 블랙 매트릭스(340) 사이에 배치될 수 있다. 예로서, 상기 제1 본딩층(353)의 폭은 상기 제1 블랙 매트릭스(340)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제1 본딩층(353)의 폭은 상기 제1 채널층(360)의 폭과 동일하게 제공될 수 있다. 상기 제2 본딩층(453)은 상기 기판(355)과 상기 제2 블랙 매트릭스(440) 사이에 배치될 수 있다. 예로서, 상기 제2 본딩층(453)의 폭은 상기 제2 블랙 매트릭스(440)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제2 본딩층(453)의 폭은 상기 제2 채널층(460)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 기판(355) 위에 상기 제2 보호막(322)이 배치될 수 있다. 상기 제2 보호막(322)의 하부면이 상기 기판(355)의 상부면에 접촉되어 배치될 수 있다. 상기 제1 본딩층(353)이 제공되지 않은 영역에서, 상기 제2 보호막(322)이 상기 기판(355)에 직접 접촉되어 배치될 수 있다. 상기 제2 본딩층(453)이 제공되지 않은 영역에서, 상기 제2 보호막(322)이 상기 기판(355)에 직접 접촉되어 배치될 수 있다.
이와 같이, 도 46에 도시된 실시 예에 의하면, 도 43에 도시된 실시 예에 비하여, 상기 제2 보호막(322)과 상기 기판(355)이 직접 접촉되어 배치될 수 있게 되므로, 상기 제2 보호막(322)과 상기 기판(355) 사이에 제공되는 층(예로서, 도 43에 도시된 본딩층)을 배제시킬 수 있게 된다. 이에 따라, 실시 예에 의하면 빛이 진행되는 광 경로 상에 이종 물질층 간의 경계면이 줄어 들게 되므로 경계면에서의 반사/굴절 등에 의한 광손실을 줄일 수 있게 된다.
실시 예에 따른 상기 제1 본딩층(353)과 상기 제2 본딩층(453)은 예로서 반사층, 메탈본딩층, 유기본딩층, 절연층 중에서 적어도 하나를 포함할 수 있다. 상기 반사층은 상기 기판(355) 위에 배치될 수 있으며, 상기 메탈본딩층은 상기 반사층 위에 배치되고, 상기 절연층은 상기 메탈본딩층 위에 배치될 수 있다. 예로서, 상기 제1 본딩층(353)과 상기 제2 본딩층(453)은 상기 메탈본딩층과 상기 유기본딩층 중에서 적어도 하나를 포함할 수 있으며, 상기 반사층과 상기 절연층은 선택적으로 포함할 수도 있다.
상기 절연층은 상기 제1 채널층(360)과 상기 제2 채널층(460)의 누설 특성을 보완해 줄 수 있다. 예로서, 상기 절연층은 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 메탈본딩층 또는 상기 유기본딩층은 아래에 배치된 상기 기판(355)과의 접착을 위하여 제공될 수 있다. 예로서, 상기 메탈본딩층은 금(Au), 주석(Sn), 인듐(In), 니켈(Ni), 은(Ag), 구리(Cu)를 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 예로서, 상기 유기본딩층은 아크릴, 벤조시크롤부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반사층은 상기 본딩층에서의 광 흡수를 줄여줄 수 있다. 예로서, 상기 반사층은 알루미늄(Al), 은(Ag), 로듐(Rh)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 상기 반사층은 예로서 반사특성이 60%를 넘는 물질로 제공될 수 있다.
한편 실시 예에 의하면, 예로서 상기 제1 본딩층(353)과 상기 제2 본딩층(453)이 상기 메탈본딩층과 상기 반사층을 포함하는 경우, 상기 제1 블랙매트릭스(340)와 상기 제2 블랙매트릭스(440)는 생략될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 47은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 47을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 46을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 47에 도시된 실시 예는 도 45 대비하여 트랜스퍼 공정이 적용되지 않고 성장기판 위에 박막 트랜지스터가 제공되는 점에 차이가 있다.
실시 예에 따른 박막 트랜지스터 기판은, 도 47에 도시된 바와 같이, 트랜스퍼 공정에 이용되는 지지기판 대신에 성장기판(310)을 기판으로서 포함할 수 있다. 상기 성장기판(310)은 예를 들어, 사파이어(Sapphire), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있다.
상기 성장기판(310) 위에 제1 블랙 매트릭스(345)와 제2 블랙 매트릭스(445)가 배치될 수 있다. 상기 제1 블랙 매트릭스(345)는 상기 성장기판(310) 위에 배치되어 상기 제1 채널층(360)으로 빛이 입사되는 것을 방지할 수 있다. 상기 제1 블랙 매트릭스(345)는 예로서 가시광선을 흡수하거나 반사하는 물질로 제공될 수 있다. 이에 따라, 실시 예에 의하면 상기 제1 채널층(360)으로 빛이 입사되어 광전류(photo current) 등에 의하여 상기 스위칭 박막 트랜지스터(330)가 열화되는 것을 방지할 수 있게 된다. 상기 제2 블랙 매트릭스(445)는 상기 성장기판(310) 위에 배치되어 상기 제2 채널층(460)으로 빛이 입사되는 것을 방지할 수 있다. 상기 제2 블랙 매트릭스(445)는 예로서 가시광선을 흡수하거나 반사하는 물질로 제공될 수 있다. 이에 따라, 실시 예에 의하면 상기 제2 채널층(460)으로 빛이 입사되어 광전류(photo current) 등에 의하여 상기 구동 박막 트랜지스터(430)가 열화되는 것을 방지할 수 있게 된다.
예로서, 상기 제1 블랙 매트릭스(345)와 상기 제2 블랙 매트릭스(445)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 제1 블랙 매트릭스(345)와 상기 제2 블랙 매트릭스(445)는 Si, GaAs 등의 물질을 선택적으로 포함할 수 있다.
실시 예에 의하면, 상기 제1 블랙 매트릭스(345) 위에 제1 버퍼층(347)이 제공될 수 있다. 상기 제1 버퍼층(347)은 상기 제1 블랙 매트릭스(345)와 상기 제1 채널층(360) 사이에 제공될 수 있다. 상기 제1 버퍼층(347)은 상기 제1 채널층(360)을 구성하는 질화물 반도체층의 성장을 도울 수 있다. 상기 제2 블랙 매트릭스(445) 위에 제2 버퍼층(447)이 제공될 수 있다. 상기 제2 버퍼층(447)은 상기 제2 블랙 매트릭스(445)와 상기 제2 채널층(460) 사이에 제공될 수 있다. 상기 제2 버퍼층(447)은 상기 제2 채널층(460)을 구성하는 질화물 반도체층의 성장을 도울 수 있다. 예로서, 상기 제1 버퍼층(347)과 상기 제2 버퍼층(447)은 AlN, AlInN, AlGaN을 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제1 블랙 매트릭스(345)의 폭은 상기 제1 버퍼층(347)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제1 블랙 매트릭스(345)의 폭은 상기 제1 채널층(360)의 폭과 동일하게 제공될 수 있다. 상기 제1 버퍼층(347)의 폭은 상기 제1 채널층(360)의 폭과 동일하게 제공될 수 있다. 상기 제2 블랙 매트릭스(445)의 폭은 상기 제2 버퍼층(447)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제2 블랙 매트릭스(445)의 폭은 상기 제2 채널층(460)의 폭과 동일하게 제공될 수 있다. 상기 제2 버퍼층(447)의 폭은 상기 제2 채널층(460)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 성장기판(310) 위에 상기 제2 보호막(322)이 배치될 수 있다. 상기 제2 보호막(322)의 하부면이 상기 성장기판(310)의 상부면에 접촉되어 배치될 수 있다. 상기 제1 블랙 매트릭스(345)와 상기 제2 블랙 매트릭스(445)가 제공되지 않은 영역에서, 상기 제2 보호막(322)이 상기 성장기판(310)에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 48은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 48은 도 42에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면도이다. 도 48에 도시된 박막 트랜지스터 기판은 이중 게이트 구조를 갖는 스위칭 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 47을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 스위칭 박막 트랜지스터(530)와 구동 박막 트랜지스터(630)을 포함할 수 있다. 상기 스위칭 박막 트랜지스터(530)는 게이트 라인(341)과 데이터 라인(373)으로부터 신호를 인가 받을 수 있으며, 해당 화소에 게이트 신호 및 데이터 신호를 제공할 수 있다. 상기 구동 박막 트랜지스터(630)의 게이트 전극(635)은 상기 스위칭 박막 트랜지스터(530)의 드레인 전극(372)과 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 48에 도시된 바와 같이, 기판(355)과 상기 기판(355) 위에 배치된 상기 스위칭 박막 트랜지스터(530), 상기 구동 박막 트랜지스터(630), 상기 구동 박막 트랜지스터(630)에 전기적으로 연결된 발광층(488)을 포함할 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(530)는 제1 디플리션 형성층(depletion forming layer, 315), 제1 게이트 전극(535), 제1 이중 게이트 전극(536), 제1 채널층(360), 제1 소스 전극(371), 제1 드레인 전극(372)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(360)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(360)의 상부 면에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(360)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(360)의 상부 면에 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(535)은 상기 제1 채널층(360) 위에 배치될 수 있다. 상기 제1 이중 게이트 전극(536)은 상기 제1 채널층(360) 아래에 배치될 수 있다. 상기 제1 디플리션 형성층(315)은 상기 제1 채널층(360)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 상기 제1 디플리션 형성층(315)은 상기 제1 채널층(360)과 상기 제1 게이트 전극(535) 사이에 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(630)는 제2 디플리션 형성층(depletion forming layer, 415), 제2 게이트 전극(635), 제2 이중 게이트 전극(636), 제2 채널층(460), 제2 소스 전극(471), 제2 드레인 전극(472)을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(460)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(460)의 상부 면에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(460)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(460)의 상부 면에 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(635)은 상기 제2 채널층(460) 위에 배치될 수 있다. 상기 제2 디플리션 형성층(415)은 상기 제2 채널층(460)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 상기 제2 디플리션 형성층(415)은 상기 제2 채널층(460)과 상기 제2 게이트 전극(635) 사이에 배치될 수 있다.
상기 제1 채널층(360)과 상기 제2 채널층(460)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 제1 채널층(360)과 상기 제2 채널층(460)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 채널층(360)과 상기 제2 채널층(460)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 채널층(360)과 상기 제2 채널층(460)은 서로 다른 물질로 제공될 수도 있다.
상기 제1 채널층(360)과 상기 제2 채널층(460) 각각은 제1 질화물 반도체층(361, 461)과 제2 질화물 반도체층(362, 462)을 포함할 수 있다. 상기 제1 질화물 반도체층(361. 461)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제2 질화물 반도체층(362, 462)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다.
실시 예에 따른 상기 제1 채널층(360)과 상기 제2 채널층(460)에 의하면, 상기 제1 질화물 반도체층(361, 461)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(362, 462)이 AlGaN 반도체층을 포함할 수 있다. 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362)은 상기 제1 질화물 반도체층(361)과 상기 제1 디플리션 형성층(315) 사이에 배치될 수 있다. 상기 제2 채널층(460)의 상기 제2 질화물 반도체층(462)은 상기 제1 질화물 반도체층(461)과 상기 제2 디플리션 형성층(415) 사이에 배치될 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예컨대, p-AlxGa1 - xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 제공된 단일층 또는 다중층을 포함할 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 2~300nm의 두께로 제공될 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 상기 제1 채널층(360)과 상기 제2 채널층(460)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 제공하기 위하여 적어도 2nm의 두께로 제공될 수 있다. 또한, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 제조공정에 따른 두께 편차를 고려하여 30nm 이상의 두께로 제공될 수도 있다. 또한, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 제조공정에 따른 두께 편차를 고려하여 200nm 이하의 두께로 제공될 수도 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 50~100nm의 두께로 제공될 수도 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 서로 다른 물질을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)에 첨가된 물질과 첨가된 물질의 첨가량은 서로 다를 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 상기 제1 채녈층(360)과 상기 제2 채널층(460)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 상기 제1 디플리션 형성층(315)에 의해 그 아래에 위치하는 제2 질화물 반도체층(362) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있다. 이로부터 상기 제1 디플리션 형성층(315)에 대응하는 상기 제1 채널층(360) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 제1 채널층(360)에 제공되는 2차원 전자가스(2DEG) 중 상기 제1 디플리션 형성층(315)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 제1 채널층(360)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(362)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 스위칭 박막 트랜지스터(530)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 제1 게이트 전극(535)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 스위칭 박막 트랜지스터(530)가 온(On) 상태가 된다. 상기 제1 게이트 전극(535)의 하부에 형성된 채널이 온 상태가 되면 상기 제1 채널층(360)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 제1 게이트 전극(535)과 상기 제1 이중 게이트 전극(536)에 인가되는 전압에 따라 상기 제1 채널층(360)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다.
상기 제2 디플리션 형성층(415)에 의해 그 아래에 위치하는 제2 질화물 반도체층(462) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 상기 제2 디플리션 형성층(415)에 대응하는 상기 제2 채널층(460) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 제2 채널층(460)에 제공되는 2차원 전자가스(2DEG) 중 상기 제2 디플리션 형성층(415)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 제2 채널층(460)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(462)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 구동 박막 트랜지스터(630)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 제2 게이트 전극(635)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 구동 박막 트랜지스터(630)가 온(On) 상태가 된다. 상기 제2 게이트 전극(635)의 하부에 형성된 채널이 온 상태가 되면 상기 제2 채널층(460)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 제2 게이트 전극(635)과 상기 제2 이중 게이트 전극(636)에 인가되는 전압에 따라 상기 제2 채널층(460)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다.
본 실시 예에 의하면, 상기 제1 채널층(360) 아래에 상기 제1 이중 게이트 전극(536)이 배치될 수 있다. 상기 제1 게이트 전극(535)과 상기 제1 이중 게이트 전극(536)은 수직 방향에서 서로 중첩되어 배치될 수 있다. 실시 예에 의하면, 상기 제1 채널층(360)의 하부 및 상부에 상기 제1 게이트 전극(535)과 상기 제1 이중 게이트 전극(536)이 배치됨에 따라 상기 제1 채널층(360)에서의 전류의 흐름을 효율적이고 신뢰성 있게 조절할 수 있게 된다. 상기 제2 채널층(460) 아래에 상기 제2 이중 게이트 전극(636)이 배치될 수 있다. 상기 제2 게이트 전극(635)과 상기 제2 이중 게이트 전극(636)은 수직 방향에서 서로 중첩되어 배치될 수 있다. 실시 예에 의하면, 상기 제2 채널층(460)의 하부 및 상부에 상기 제2 게이트 전극(635)과 상기 제2 이중 게이트 전극(636)이 배치됨에 따라 상기 제2 채널층(460)에서의 전류의 흐름을 효율적이고 신뢰성 있게 조절할 수 있게 된다.
한편, 도 48을 참조하여 실시 예를 설명함에 있어, 상기 스위칭 박막 트랜지스터와 상기 구동 박막 트랜지스터가 모두 이중 게이트 구조로 제공되는 경우를 기준으로 설명하였으나, 상기 스위칭 박막 트랜지스터와 상기 구동 박막 트랜지스터 중에서 적어도 하나가 이중 게이트 구조로 제공될 수도 있다.
상기 기판(355)은 투명기판을 포함할 수 있다. 상기 기판(355)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 제공될 수 있다. 또한, 상기 기판(355)의 두께는 적용되는 표시장치의 용도 및 크기에 따라 변경될 수 있는 것으로서 0.4~1.1mm의 두께 범위 내에서 선택될 수도 있다. 예로서, 상기 기판(355)은 0.6~0.8mm의 두께로 제공될 수도 있다. 상기 기판(355)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 기판(355)은 플렉시블 기판을 포함할 수 있다. 상기 기판(355)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 스위칭 박막 트랜지스터(530)와 상기 구동 박막 트랜지스터(630)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 기판(355)과 상기 스위칭 박막 트랜지스터(530) 사이에 제공된 본딩층(350)을 포함할 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 구동 박막 트랜지스터(630) 사이에 배치될 수 있다.
상기 본딩층(350)은 유기물을 포함할 수 있다. 상기 본딩층(350)은 투명물질로 제공될 수 있다. 상기 본딩층(350)은 예로서 투과도가 70% 이상인 물질로 제공될 수 있다. 상기 본딩층(350)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(350)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(350)은 예로서 0.5~6㎛의 두께로 제공될 수 있다. 상기 본딩층(350)의 두께는 선택된 물질 종류에 따라 차이가 있을 수 있으며 1~3㎛의 두께로 제공될 수도 있다. 또한, 상기 본딩층(350)은 예로서 1.8~2.2㎛의 두께로 제공될 수도 있다.
실시 예에 따른 스위칭 박막 트랜지스터(530)는 상기 제1 채널층(360)의 제1 영역 위에 배치된 제1 소스 컨택부(331)와 상기 제1 채널층(360)의 제2 영역 위에 배치된 제1 드레인 컨택부(332)를 포함할 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 채널층(360)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(360)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(530)는 상기 제1 게이트 전극(535) 위에 배치된 제1 게이트 배선(341)을 포함할 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(535)에 전기적으로 연결될 수 있다. 상기 제1 게이트 배선(341)의 하부 면이 상기 제1 게이트 전극(535)의 상부 면에 접촉되어 배치될 수 있다.
상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)를 통하여 상기 제1 채널층(360)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)를 통하여 상기 제1 채널층(360)의 제2 영역에 전기적으로 연결될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(630)는 상기 제2 채널층(460)의 제1 영역 위에 배치된 제2 소스 컨택부(431)와 상기 제2 채널층(460)의 제2 영역 위에 배치된 제2 드레인 컨택부(432)를 포함할 수 있다. 상기 제2 소스 컨택부(431)는 상기 제2 채널층(460)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(460)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(630)는 상기 제2 게이트 전극(635) 위에 배치된 제2 게이트 배선(441)을 포함할 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(635)에 전기적으로 연결될 수 있다. 상기 제2 게이트 배선(441)의 하부 면이 상기 제2 게이트 전극(635)의 상부 면에 접촉되어 배치될 수 있다.
상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)를 통하여 상기 제2 채널층(460)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)를 통하여 상기 제2 채널층(460)의 제2 영역에 전기적으로 연결될 수 있다.
상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(360)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제2 질화물 반도체층(362)과 오믹 접촉하는 물질을 포함할 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(460)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 질화물 반도체층(462)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 상기 제1 채널층(360) 및 상기 제2 채널층(460)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 제1 게이트 전극(535)은 상기 제1 디플리션 형성층(315)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제2 게이트 전극(635)은 상기 제2 디플리션 형성층(415)과 오믹 접촉하는 물질로 제공될 수 있다. 예로서, 상기 제1 게이트 전극(535)과 상기 제2 게이트 전극(635)은 p형 질화물층과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제1 게이트 전극(535)과 상기 제2 게이트 전극(635)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 전극(535)과 상기 제2 게이트 전극(635)은 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 제1 게이트 전극(535)과 상기 제2 게이트 전극(635)은 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 제1 게이트 전극(535) 및 상기 제2 게이트 전극(635)의 두께에 비하여 더 두껍게 제공될 수도 있다.
상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 제1 소스 전극(371)과 상기 제2 소스 전극(471)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 제1 소스 컨택부(331) 및 상기 제2 소스 컨택부(431)의 두께에 비하여 더 두껍게 제공될 수도 있다. 상기 제1 드레인 전극(372)과 상기 제2 드레인 전극(472)도 상기 제1 드레인 컨택부(332) 및 상기 제2 드레인 컨택부(432)의 두께에 비하여 더 두껍게 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 채널층(360)과 상기 제2 채널층(460) 위에 배치된 제1 보호막(321, 421)을 포함할 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362) 및 상기 제2 채널층(460)의 제2 질화물 반도체층(462) 위에 배치될 수 있다. 상기 제1 보호막(321, 421)의 하부 면은 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362) 및 상기 제2 채널층(460)의 제2 질화물 반도체층(462) 상부 면에 접촉되어 배치될 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 디플리션 형성층(315) 및 상기 제2 디플리션 형성층(415) 위에 배치될 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)의 측면에 배치될 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 디플리션 형성층(315)의 측면과 상기 제2 디플리션 형성층(415)의 측면을 감싸도록 배치될 수 있다.
실시 예에 의하면, 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(360)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(360)의 제2 영역에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)을 관통하여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)을 관통하여 배치되고 상기 제2 채널층(460)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)을 관통하여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)을 관통하여 배치되고 상기 제2 채널층(460)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(321, 421)은 절연물질로 제공될 수 있다. 상기 제1 보호막(321, 421)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 기판(355)과 상기 제1 보호막(321, 421) 위에 제2 보호막(322)이 배치될 수 있다. 상기 제1 게이트 전극(535)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 제1 게이트 전극(535)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 배치될 수 있다. 상기 제1 게이트 전극(535)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 상기 제1 디플리션 형성층(315)에 접촉되어 배치될 수 있다, 예로서, 상기 제1 게이트 전극(535)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 디플리션 형성층(315)에 접촉되어 배치될 수 있다. 상기 제1 게이트 배선(341)은 상기 제2 보호막(322) 위에 배치되어 상기 제1 게이트 전극(535)과 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(635)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 제2 게이트 전극(635)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 배치될 수 있다. 상기 제2 게이트 전극(635)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 상기 제2 디플리션 형성층(415)에 접촉되어 배치될 수 있다, 예로서, 상기 제2 게이트 전극(635)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제2 디플리션 형성층(415)에 접촉되어 배치될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 보호막(322) 위에 배치되어 상기 제2 게이트 전극(635)과 전기적으로 연결될 수 있다.
상기 제2 보호막(322)은 절연물질로 제공될 수 있다. 상기 제2 보호막(322)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(322) 위에 제3 보호막(323)이 배치될 수 있다. 상기 제3 보호막(323)은 상기 제2 보호막(322), 상기 제1 게이트 배선(341), 상기 제2 게이트 배선(441) 위에 배치될 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(535) 위에 접촉되어 배치되고 상기 제3 보호막(323)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(635) 위에 접촉되어 배치되고 상기 제3 보호막(323)에 의하여 둘러 싸여 제공될 수 있다.
상기 제1 소스 전극(371)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제1 소스 컨택부(331)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제1 드레인 컨택부(332)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 소스 전극(471)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다.
상기 제1 이중 게이트 전극(536)은 상기 제1 채널층(360) 아래에 배치될 수 있다. 상기 제1 이중 게이트 전극(536)은 상기 제1 질화물 반도체층(361) 아래에 배치될 수 있다. 상기 제1 이중 게이트 전극(536)과 상기 제1 채널층(360) 아래에 제6 보호막(526)이 배치될 수 있다. 상기 제1 이중 게이트 전극(536)은 상기 제1 채널층(360)의 하부 면에 접촉되어 배치될 수 있다. 상기 제1 이중 게이트 전극(536)은 상기 제1 질화물 반도체층(361)에 샤키 접촉(Schottky contact)될 수 있다. 상기 제1 이중 게이트 전극(536)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 제1 채널층(360)에 대한 플라즈마 처리(plasma treatment)에 의하여 구현될 수 있다.
상기 제2 이중 게이트 전극(636)은 상기 제2 채널층(460) 아래에 배치될 수 있다. 상기 제2 이중 게이트 전극(636)은 상기 제1 질화물 반도체층(461) 아래에 배치될 수 있다. 상기 제2 이중 게이트 전극(636)과 상기 제2 채널층(460) 아래에 제6 보호막(626)이 배치될 수 있다. 상기 제2 이중 게이트 전극(636)은 상기 제2 채널층(460)의 하부 면에 접촉되어 배치될 수 있다. 상기 제2 이중 게이트 전극(636)은 상기 제1 질화물 반도체층(461)에 샤키 접촉(Schottky contact)될 수 있다. 상기 제2 이중 게이트 전극(636)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 제2 채널층(460)에 대한 플라즈마 처리(plasma treatment)에 의하여 구현될 수 있다.
상기 제1 게이트 전극(535)과 상기 제1 이중 게이트 전극(536)은 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(635)과 상기 제2 이중 게이트 전극(636)은 전기적으로 연결될 수 있다. 상기 스위칭 박막 트랜지스터(530)의 상기 제2 드레인 전극(372)과 상기 구동 박막 트랜지스터(630)의 상기 제2 게이트 전극(635)은 전기적으로 연결될 수 있다.
상기 제3 보호막(323)은 절연물질을 포함할 수 있다. 상기 제3 보호막(323)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(323) 위에 배치된 제4 보호막(324)을 포함할 수 있다. 상기 제4 보호막(324)은 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 상기 제2 드레인 전극(472) 위에 배치될 수 있다.
상기 제4 보호막(324)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 구동 박막 트랜지스터(630) 위에 배치된 하부 전극(486)을 포함할 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(630)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(630)의 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 제4 보호막(324) 위에 배치될 수 있다. 상기 하부 전극(486)은 상기 제4 보호막(324)에 제공된 컨택홀을 통하여 상기 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)의 하부 면은 상기 제2 드레인 전극(472)의 상부 면에 접촉되어 배치될 수 있다.
또한 실시 예에 따른 박막 트랜지스터 기판은 상기 제4 보호막(324) 위에 배치된 제5 보호막(325)을 포함할 수 있다. 상기 하부 전극(486) 위에 상기 발광층(488)이 배치될 수 있으며, 상기 발광층(488) 위에 상부 전극(487)이 배치될 수 있다. 상기 발광층(488)과 상기 상부 전극(487)은 상기 제5 보호막(325) 위에 배치될 수 있다. 상기 발광층(488)의 제1 영역은 상기 제5 보호막(325) 위에 배치되고 상기 발광층(488)의 제2 영역은 상기 제5 보호막(325)에 제공된 컨택홀을 통하여 상기 하부 전극(486)의 상부면에 접촉되어 배치될 수 있다. 상기 발광층(488)은 예로서 적색, 녹색, 청색, 백색 중에서 어느 하나의 빛을 발광할 수 있다. 상기 발광층(488)은 예로서 유기물로 제공될 수 있다.
상기 하부 전극(486)과 상기 상부 전극(487)은 예로서 ITO, ITO/Ag, ITO/Ag/ITO, ITO/Ag/IZO 중에서 선택된 하나의 물질, 또는 그 물질을 포함하는 합금을 포함할 수 있다. 상기 하부 전극(486)과 상기 상부 전극(487)은 서로 다른 물질을 포함할 수 있다. 상기 상부 전극(486) 또는 상기 하부 전극(487) 중에서 하나는 투명 전극으로 제공될 수 있으며, 투명 전극 방향으로 상기 발광층(488)에서 발광된 빛이 외부로 방출될 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(355)과 상기 제1 채널층(360) 사이에 배치된 제1 블랙 매트릭스(546)를 포함할 수 있다. 상기 제1 블랙 매트릭스(546)는 상기 기판(355)과 상기 제6 보호막(526) 사이에 배치될 수 있다. 상기 제1 블랙 매트릭스(546)는 상기 기판(355)과 상기 제1 이중 게이트 전극(536) 사이에 배치될 수 있다. 상기 제1 블랙 매트릭스(546)는 상기 제6 보호막(526) 하부에 대응되는 형태로 배치될 수 있다. 상기 제1 채널층(360)의 폭과 상기 제1 블랙 매트릭스(546)의 폭이 같게 제공될 수 있다. 상기 제1 블랙 매트릭스(546)는 예로서 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 제1 블랙 매트릭스(546)는 상기 스위칭 박막 트랜지스터(530)로 입사되는 빛을 차단할 수 있다. 이에 따라 광전류(photo current) 등에 의하여 상기 스위칭 박막 트랜지스터(530)가 열화되는 것을 방지할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(355)과 상기 제2 채널층(460) 사이에 배치된 제2 블랙 매트릭스(646)를 포함할 수 있다. 상기 제2 블랙 매트릭스(646)는 상기 기판(355)과 상기 제6 보호막(626) 사이에 배치될 수 있다. 상기 제2 블랙 매트릭스(646)는 상기 기판(355)과 상기 제2 이중 게이트 전극(636) 사이에 배치될 수 있다. 상기 제2 블랙 매트릭스(646)는 상기 제6 보호막(626) 하부에 대응되는 형태로 배치될 수 있다 상기 제2 채널층(460)의 폭과 상기 제2 블랙 매트릭스(646)의 폭이 같게 제공될 수 있다. 상기 제2 블랙 매트릭스(646)는 예로서 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 제2 블랙 매트릭스(646)는 상기 구동 박막 트랜지스터(630)로 입사되는 빛을 차단할 수 있다. 이에 따라 광전류(photo current) 등에 의하여 상기 구동 박막 트랜지스터(630)가 열화되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 기판(355)과 상기 제1 채널층(360) 사이에 상기 본딩층(350)이 배치될 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 제1 블랙 매트릭스(546) 사이에 배치될 수 있다. 상기 기판(355)과 상기 제2 채널층(460) 사이에 상기 본딩층(350)이 배치될 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 제2 블랙 매트릭스(646) 사이에 배치될 수 있다. 예로서, 상기 본딩층(350)은 상기 기판(355)의 전체 영역 위에 배치될 수 있다. 상기 본딩층(350)은 상기 제2 보호막(322)과 접촉되어 배치될 수 있다. 상기 본딩층(350)의 상부면과 상기 제2 보호막(322)의 하부면이 접촉되어 배치될 수 있다. 예로서, 상기 제1 블랙 매트릭스(546)과 상기 제2 블랙 매트릭스(646)가 제공되지 않은 영역에서, 상기 본딩층(350)의 상부면과 상기 제2 보호막(322)의 하부면이 직접 접촉되어 배치될 수 있다.
또한, 실시 예에 의하면, 상기 제1 이중 게이트 전극(536)과 상기 제2 이중 게이트 전극(636)의 높이와 폭에 대응되는 리세스(recess)가 상기 기판(355) 또는 상기 본딩층(350)에 제공될 수 있다. 상기 제6 보호막(526, 626)의 일부는 상기 제1 이중 게이트 전극(536)과 상기 제2 이중 게이트 전극(636)의 단면 형상에 대응되도록 상부 및 측면의 적어도 일부에 배치되어 상기 리세스(recess) 영역에 제공될 수 있다. 상기 제1 블랙 매트릭스(546)는 상기 제6 보호막(526)의 하부 형상과 대응되는 형상으로 배치되고 적어도 일부는 상기 리세스(recess) 영역에 배치될 수 있다. 상기 제2 블랙 매트릭스(646)는 상기 제6 보호막(626)의 하부 형상과 대응되는 형상으로 배치되고 적어도 일부는 상기 리세스(recess) 영역에 배치될 수 있다. 상기 제1 이중 게이트 전극(536)과 상기 제2 이중 게이트 전극(636)의 적어도 일부도 상기 리세스(recess) 영역에 배치될 수 있다. 이러한 구조로 상기 제1 이중 게이트 전극(536)과 상기 제2 이중 게이트 전극(636) 제공에 따른 박막 트랜지스터 기판의 두께가 증가되는 것을 최소화 할 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 49는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 49를 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 48을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 49에 도시된 실시 예는 도 48을 참조하여 설명된 박막 트랜지스터 기판 대비하여 본딩층 구조에 차이가 있다.
도 49에 도시된 바와 같이, 상기 기판(355) 위에 제1 본딩층(553)과 제2 본딩층(653)이 제공될 수 있다. 상기 제1 본딩층(553)은 상기 기판(355)과 상기 제1 블랙 매트릭스(546) 사이에 배치될 수 있다. 예로서, 상기 제1 본딩층(553)의 폭은 상기 제1 블랙 매트릭스(546)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제1 본딩층(553)의 폭은 상기 제1 채널층(360)의 폭과 동일하게 제공될 수 있다. 상기 제2 본딩층(653)은 상기 기판(355)과 상기 제2 블랙 매트릭스(646) 사이에 배치될 수 있다. 예로서, 상기 제2 본딩층(653)의 폭은 상기 제2 블랙 매트릭스(646)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제2 본딩층(653)의 폭은 상기 제2 채널층(460)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 기판(355) 위에 상기 제2 보호막(322)이 배치될 수 있다. 상기 제2 보호막(322)의 하부면이 상기 기판(355)의 상부면에 접촉되어 배치될 수 있다. 상기 제1 본딩층(553)이 제공되지 않은 영역에서, 상기 제2 보호막(322)이 상기 기판(355)에 직접 접촉되어 배치될 수 있다. 상기 제2 본딩층(653)이 제공되지 않은 영역에서, 상기 제2 보호막(322)이 상기 기판(355)에 직접 접촉되어 배치될 수 있다.
또한, 실시 예에 의하면, 상기 제1 이중 게이트 전극(536)과 상기 제2 이중 게이트 전극(636)의 높이와 폭에 대응되는 리세스(recess)가 상기 제1 본딩층(526)과 상기 제2 본딩층(626)에 제공될 수 있다. 상기 제6 보호막(526, 626)의 일부는 상기 제1 이중 게이트 전극(536)과 상기 제2 이중 게이트 전극(636)의 단면 형상에 대응되도록 상부 및 측면의 적어도 일부에 배치되어 상기 리세스(recess) 영역에 제공될 수 있다. 상기 제1 블랙 매트릭스(546)는 상기 제6 보호막(526)의 하부 형상과 대응되는 형상으로 배치되고 적어도 일부는 상기 리세스(recess) 영역에 배치될 수 있다. 상기 제2 블랙 매트릭스(646)는 상기 제6 보호막(626)의 하부 형상과 대응되는 형상으로 배치되고 적어도 일부는 상기 리세스(recess) 영역에 배치될 수 있다. 상기 제1 이중 게이트 전극(536)과 상기 제2 이중 게이트 전극(636)의 적어도 일부도 상기 리세스(recess) 영역에 배치될 수 있다. 이러한 구조로 상기 제1 이중 게이트 전극(536)과 상기 제2 이중 게이트 전극(636) 제공에 따른 박막 트랜지스터 기판의 두께가 증가되는 것을 최소화 할 수 있다.
이와 같이, 도 49에 도시된 실시 예에 의하면, 도 48에 도시된 실시 예에 비하여, 상기 제2 보호막(322)과 상기 기판(355)이 직접 접촉되어 배치될 수 있게 되므로, 상기 제2 보호막(322)과 상기 기판(355) 사이에 제공되는 층(예로서, 도 48에 도시된 본딩층)을 배제시킬 수 있게 된다. 이에 따라, 실시 예에 의하면 빛이 진행되는 광 경로 상에 이종 물질층 간의 경계면이 줄어 들게 되므로 경계면에서의 반사/굴절 등에 의한 광손실을 줄일 수 있게 된다.
실시 예에 따른 상기 제1 본딩층(553)과 상기 제2 본딩층(653)은 예로서 반사층, 메탈본딩층, 유기본딩층, 절연층 중에서 적어도 하나를 포함할 수 있다. 상기 반사층은 상기 기판(355) 위에 배치될 수 있으며, 상기 메탈본딩층은 상기 반사층 위에 배치되고, 상기 절연층은 상기 메탈본딩층 위에 배치될 수 있다. 예로서, 상기 제1 본딩층(553)과 상기 제2 본딩층(653)은 상기 메탈본딩층과 상기 유기본딩층 중에서 적어도 하나를 포함할 수 있으며, 상기 반사층과 상기 절연층은 선택적으로 포함할 수도 있다.
상기 절연층은 상기 제1 채널층(360)과 상기 제2 채널층(460)의 누설 특성을 보완해 줄 수 있다. 예로서, 상기 절연층은 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 메탈본딩층 또는 상기 유기본딩층은 아래에 배치된 상기 기판(355)과의 접착을 위하여 제공될 수 있다. 예로서, 상기 메탈본딩층은 금(Au), 주석(Sn), 인듐(In), 니켈(Ni), 은(Ag), 구리(Cu)를 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 예로서, 상기 유기본딩층은 아크릴, 벤조시크롤부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반사층은 상기 본딩층에서의 광 흡수를 줄여줄 수 있다. 예로서, 상기 반사층은 알루미늄(Al), 은(Ag), 로듐(Rh)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 상기 반사층은 예로서 반사특성이 60%를 넘는 물질로 제공될 수 있다.
한편 실시 예에 의하면, 예로서 상기 제1 본딩층(553)과 상기 제2 본딩층(653)이 상기 메탈본딩층과 상기 반사층을 포함하는 경우, 상기 제1 블랙매트릭스(546)와 상기 제2 블랙매트릭스(646)는 생략될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 50은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 50은 도 42에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면도이다.
도 50에 도시된 박막 트랜지스터 기판은 채널층의 리세스된 영역에 게이트 전극이 배치된 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 49를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 스위칭 박막 트랜지스터(730)와 구동 박막 트랜지스터(830)를 포함할 수 있다. 상기 스위칭 박막 트랜지스터(730)는 제1 게이트 라인(341)과 데이터 라인(373)으로부터 신호를 인가 받을 수 있으며, 해당 화소에 게이트 신호 및 데이터 신호를 제공할 수 있다. 상기 구동 박막 트랜지스터(830)의 제2 게이트 전극(833)은 상기 스위칭 박막 트랜지스터(330)의 제1 드레인 전극(372)과 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 50에 도시된 바와 같이, 기판(355)과 상기 기판(355) 위에 배치된 상기 스위칭 박막 트랜지스터(730), 상기 구동 박막 트랜지스터(830), 상기 구동 박막 트랜지스터(830)에 전기적으로 연결된 발광층(488)을 포함할 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(730)는 제1 게이트 전극(733), 제1 채널층(760), 제1 소스 전극(371), 제1 드레인 전극(372)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(760)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(760)의 상부 면에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(760)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(760)의 상부 면에 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(733)은 상기 제1 채널층(760) 위에 배치될 수 있다.
상기 제1 채널층(760)은 상부 면에 하부 방향으로 함몰된 리세스 영역을 포함할 수 있다. 상기 제1 게이트 전극(733)은 상기 제1 채널층(760)의 리세스된 영역에 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(830)는 제2 게이트 전극(833), 제2 채널층(860), 제2 소스 전극(471), 제2 드레인 전극(472)을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(860)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(860)의 상부 면에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(860)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(860)의 상부 면에 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(833)은 상기 제2 채널층(860) 위에 배치될 수 있다.
상기 제2 채널층(860)은 상부 면에 하부 방향으로 함몰된 리세스 영역을 포함할 수 있다. 상기 제2 게이트 전극(833)은 상기 제2 채널층(860)의 리세스된 영역에 배치될 수 있다.
상기 스위칭 박막 트랜지스터(730)와 상기 구동 박막 트랜지스터(830)의 구조는 서로 유사하며, 상기 구동 박막 트랜지스터(830)를 설명함에 있어 상기 스위칭 박막 트랜지스터(730)를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
상기 제1 채널층(760)과 상기 제2 채널층(860)은 예로서 III족-V족 화합물 반도체로 제공될 수 있다. 예컨대, 상기 제1 채널층(760)과 상기 제2 채널층(860)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 채널층(760)과 상기 제2 채널층(860)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 채널층(760)과 상기 제2 채널층(860)은 서로 다른 물질로 형성될 수도 있다.
상기 제1 채널층(760)과 상기 제2 채널층(860) 각각은 제1 질화물 반도체층(761, 861)과 제2 질화물 반도체층(762, 862)을 포함할 수 있다. 상기 제1 질화물 반도체층(761. 861)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제2 질화물 반도체층(762, 862)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제2 질화물 반도체층(762, 862)의 상부 면에 하부 방향으로 함몰된 리세스 영역에 제공될 수 있다. 상기 제1 게이트 전극(733)은 상기 제2 질화물 반도체층(762)의 리세스 영역에 배치될 수 있다. 상기 제1 게이트 전극(733)의 상부 면이 상기 제2 질화물 반도체층(762)의 최 상부 면에 비해 더 높게 배치될 수 있다. 상기 제1 게이트 전극(733)과 상기 제2 질화물 반도체층(762)은 샤키 접촉(Schottky contact)될 수 있다. 상기 제2 게이트 전극(833)은 상기 제2 질화물 반도체층(862)의 리세스 영역에 배치될 수 있다. 상기 제2 게이트 전극(833)의 상부 면이 상기 제2 질화물 반도체층(862)의 최 상부 면에 비해 더 높게 배치될 수 있다. 상기 제2 게이트 전극(833)과 상기 제2 질화물 반도체층(862)은 샤키 접촉(Schottky contact)될 수 있다. 실시 예에 따른 상기 제1 채널층(760)과 상기 제2 채널층(860)에 의하면, 상기 제1 질화물 반도체층(761, 861)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(762, 862)이 AlGaN 반도체층을 포함할 수 있다.
상기 기판(355)은 투명기판을 포함할 수 있다. 상기 기판(355)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 제공될 수 있다. 또한, 상기 기판(355)의 두께는 적용되는 표시장치의 용도 및 크기에 따라 변경될 수 있는 것으로서 0.4~1.1mm의 두께 범위 내에서 선택될 수도 있다. 예로서, 상기 기판(355)은 0.6~0.8mm의 두께로 제공될 수도 있다. 상기 기판(355)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 기판(355)은 플렉시블 기판을 포함할 수 있다.
상기 기판(355)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 스위칭 박막 트랜지스터(730)와 상기 구동 박막 트랜지스터(830)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 기판(355)과 상기 스위칭 박막 트랜지스터(730) 사이에 제공된 본딩층(350)을 포함할 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 구동 박막 트랜지스터(830) 사이에 배치될 수 있다.
상기 본딩층(350)은 유기물을 포함할 수 있다. 상기 본딩층(350)은 투명물질로 제공될 수 있다. 상기 본딩층(350)은 예로서 투과도가 70% 이상인 물질로 제공될 수 있다. 상기 본딩층(350)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(350)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(350)은 예로서 0.5~6㎛의 두께로 제공될 수 있다. 상기 본딩층(350)의 두께는 선택된 물질 종류에 따라 차이가 있을 수 있으며 1~3㎛의 두께로 제공될 수도 있다. 또한, 상기 본딩층(350)은 예로서 1.8~2.2㎛의 두께로 제공될 수도 있다.
실시 예에 따른 스위칭 박막 트랜지스터(730)는 상기 제1 채널층(760)의 제1 영역 위에 배치된 제1 소스 컨택부(331)와 상기 제1 채널층(760)의 제2 영역 위에 배치된 제1 드레인 컨택부(332)를 포함할 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 채널층(760)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(760)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(730)는 상기 제1 게이트 전극(733) 위에 배치된 제1 게이트 배선(341)을 포함할 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(733)에 전기적으로 연결될 수 있다. 상기 제1 게이트 배선(341)의 하부 면이 상기 제1 게이트 전극(733)의 상부 면에 접촉되어 배치될 수 있다.
상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 소스 전극(371)은 상기 제1 소스 컨택부(331)를 통하여 상기 제1 채널층(760)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 드레인 전극(372)은 상기 제1 드레인 컨택부(332)를 통하여 상기 제1 채널층(760)의 제2 영역에 전기적으로 연결될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(830)는 상기 제2 채널층(860)의 제1 영역 위에 배치된 제2 소스 컨택부(431)와 상기 제2 채널층(860)의 제2 영역 위에 배치된 제2 드레인 컨택부(432)를 포함할 수 있다. 상기 제2 소스 컨택부(431)는 상기 제2 채널층(860)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(860)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(830)는 상기 제2 게이트 전극(433) 위에 배치된 제2 게이트 배선(441)을 포함할 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(833)에 전기적으로 연결될 수 있다. 상기 제2 게이트 배선(441)의 하부 면이 상기 제2 게이트 전극(833)의 상부 면에 접촉되어 배치될 수 있다.
상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 소스 전극(471)은 상기 제2 소스 컨택부(431)를 통하여 상기 제2 채널층(860)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 드레인 전극(472)은 상기 제2 드레인 컨택부(432)를 통하여 상기 제2 채널층(860)의 제2 영역에 전기적으로 연결될 수 있다.
상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(760)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제2 질화물 반도체층(762)과 오믹 접촉하는 물질을 포함할 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(860)과 오믹 접촉하는 물질로 제공될 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 질화물 반도체층(862)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 예로서 0.1~1㎛의 두께로 제공될 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 상기 제1 채널층(360) 및 상기 제2 채널층(460)과의 접촉을 위한 층으로서 전류 확산 기능을 수행하지 않아도 되므로 1㎛ 이하의 두께로 제공될 수도 있다.
상기 제1 게이트 전극(733)은 상기 제1 채널층(760)과 샤키 접촉하는 물질로 제공될 수 있다. 상기 제1 게이트 전극(733)은 상기 제2 질화물 반도체층(762)과 샤키 접촉되는 물질로 제공될 수 있다. 상기 제1 게이트 전극(733)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 제1 채널층(760)에 대한 플라즈마 처리(palsma treatment)에 의하여 구현될 수 있다. 상기 플라즈마 처리는 예로서 불소(F) 이온 처리가 적용될 수 있다. 이에 따라, 실시 예에 따른 스위칭 박막 트랜지스터(730)는 상기 샤키 접촉에 의하여 문턱 전압이 제공될 수 있으며 노멀리 오프(normally off) 특성을 가질 수 있다. 상기 제1 게이트 전극(733)에 문턱 전압 이상의 전압을 인가하면 상기 제1 게이트 전극(733)의 하부에 형성된 채널이 온 상태가 되어 상기 제1 채널층(760)에 전류가 흐를 수 있게 된다.
상기 제2 게이트 전극(833)은 상기 제2 채널층(860)과 샤키 접촉하는 물질로 제공될 수 있다. 상기 제2 게이트 전극(833)은 상기 제2 질화물 반도체층(862)과 샤키 접촉되는 물질로 제공될 수 있다. 상기 제2 게이트 전극(833)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 제2 채널층(860)에 대한 플라즈마 처리(palsma treatment)에 의하여 구현될 수 있다. 상기 플라즈마 처리는 예로서 불소(F) 이온 처리가 적용될 수 있다. 이에 따라, 실시 예에 따른 구동 박막 트랜지스터(830)는 상기 샤키 접촉에 의하여 문턱 전압이 제공될 수 있으며 노멀리 오프(normally off) 특성을 가질 수 있다. 상기 제2 게이트 전극(833)에 문턱 전압 이상의 전압을 인가하면 상기 제2 게이트 전극(833)의 하부에 형성된 채널이 온 상태가 되어 상기 제2 채널층(860)에 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 상기 제1 채널층(760)에 의하면, 상기 제1 질화물 반도체층(761)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(762)이 AlGaN 반도체층을 포함할 수 있다. 상기 제2 질화물 반도체층(762)의 두께가 두꺼울수록 2차원 전자가스(2DEG)가 잘 형성되기 때문에 노멀리 오프(normally off) 특성을 만들기가 어렵다. 또한, 상기 제2 질화물 반도체층(762)의 두께가 너무 얇게 제공되면 게이트 리키지(gate leakage)가 심해질 수 있는 문제점이 있다. 이에 따라, 상기 리세스 영역 아래에 배치된 상기 제2 질화물 반도체층(762)의 두께는 2~10nm 두께로 제공되는 것이 바람직할 수 있다. 그리고, 게이트 리키지(gate leakage)를 줄이기 위한 방안으로서, 상기 게이트 전극(733)과 상기 제2 질화물 반도체층(762) 사이에 절연물이 배치되도록 하여 일종의 MIS(Metal-Insulator-Semiconductor) 구조로 제공될 수도 있다. 예로서, 상기 리세스가 형성되지 않은 영역의 상기 제2 질화물 반도체층(762)의 두께는 15~25nm로 제공될 수 있다. 또한, 상기 리세스의 폭은 예로서 1.5~2.5㎛로 제공될 수 있다.
실시 예에 따른 상기 제2 채널층(860)에 의하면, 상기 제1 질화물 반도체층(861)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(862)이 AlGaN 반도체층을 포함할 수 있다. 상기 제2 질화물 반도체층(862)의 두께가 두꺼울수록 2차원 전자가스(2DEG)가 잘 형성되기 때문에 노멀리 오프(normally off) 특성을 만들기가 어렵다. 또한, 상기 제2 질화물 반도체층(862)의 두께가 너무 얇게 제공되면 게이트 리키지(gate leakage)가 심해질 수 있는 문제점이 있다. 이에 따라, 상기 리세스 영역 아래에 배치된 상기 제2 질화물 반도체층(862)의 두께는 2~10nm 두께로 제공되는 것이 바람직할 수 있다. 그리고, 게이트 리키지(gate leakage)를 줄이기 위한 방안으로서, 상기 게이트 전극(833)과 상기 제2 질화물 반도체층(862) 사이에 절연물이 배치되도록 하여 일종의 MIS(Metal-Insulator-Semiconductor) 구조로 제공될 수도 있다. 예로서, 상기 리세스가 형성되지 않은 영역의 상기 제2 질화물 반도체층(862)의 두께는 15~25nm로 제공될 수 있다. 또한, 상기 리세스의 폭은 예로서 1.5~2.5㎛로 제공될 수 있다.
상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 제1 게이트 전극(733) 및 상기 제2 게이트 전극(833)의 두께에 비하여 더 두껍게 제공될 수도 있다.
상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 예로서 0.1~3㎛의 두께로 제공될 수 있다. 상기 제1 소스 전극(371)과 상기 제2 소스 전극(471)은 복수의 트랜지스터에 순차적으로 전압을 인가하는 기능을 수행하므로 상기 제1 소스 컨택부(331) 및 상기 제2 소스 컨택부(431)의 두께에 비하여 더 두껍게 제공될 수도 있다. 상기 제1 드레인 전극(372)과 상기 제2 드레인 전극(472)도 상기 제1 드레인 컨택부(332) 및 상기 제2 드레인 컨택부(432)의 두께에 비하여 더 두껍게 제공될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 채널층(760)과 상기 제2 채널층(860) 위에 배치된 제1 보호막(321, 421)을 포함할 수 있다. 상기 제1 보호막(321, 421)은 상기 제1 채널층(760)의 상기 제2 질화물 반도체층(762) 및 상기 제2 채널층(860)의 제2 질화물 반도체층(862) 위에 배치될 수 있다. 상기 제1 보호막(321, 421)의 하부 면은 상기 제1 채널층(760)의 상기 제2 질화물 반도체층(762) 및 상기 제2 채널층(860)의 제2 질화물 반도체층(862) 상부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(760)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(760)의 제2 영역에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)을 관통하여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(421)을 관통하여 배치되고 상기 제2 채널층(860)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)을 관통하여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(421)을 관통하여 배치되고 상기 제2 채널층(860)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(321, 421)은 절연물질로 제공될 수 있다. 상기 제1 보호막(321, 421)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 기판(355)과 상기 제1 보호막(321, 421) 위에 제2 보호막(322)이 배치될 수 있다. 상기 제1 게이트 전극(733)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 제1 게이트 전극(733)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 배치될 수 있다. 상기 제1 게이트 전극(733)은 상기 제1 보호막(321)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 상기 제1 채널층(760)에 접촉되어 배치될 수 있다, 예로서, 상기 제1 게이트 전극(733)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 채널층(760)에 접촉되어 배치될 수 있다. 상기 제1 게이트 배선(341)은 상기 제2 보호막(322) 위에 배치되어 상기 제1 게이트 전극(233)과 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(833)은 상기 제1 보호막(421)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 배치될 수 있다. 예로서, 상기 제2 게이트 전극(833)은 상기 제1 보호막(421)과 상기 제2 보호막(322)을 관통하여 배치될 수 있다. 상기 제2 게이트 전극(833)은 상기 제1 보호막(421)과 상기 제2 보호막(322) 중에서 적어도 하나를 관통하여 상기 제2 채널층(860)에 접촉되어 배치될 수 있다, 예로서, 상기 제2 게이트 전극(833)은 상기 제1 보호막(421)과 상기 제2 보호막(322)을 관통하여 상기 제2 채널층(860)에 접촉되어 배치될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 보호막(322) 위에 배치되어 상기 제2 게이트 전극(833)과 전기적으로 연결될 수 있다.
상기 제2 보호막(322)은 절연물질로 제공될 수 있다. 상기 제2 보호막(322)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(322) 위에 제3 보호막(323)이 배치될 수 있다. 상기 제3 보호막(323)은 상기 제2 보호막(322), 상기 제1 게이트 배선(341), 상기 제2 게이트 배선(441) 위에 배치될 수 있다.
상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(333) 위에 접촉되어 배치되고 상기 제3 보호막(323)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(833) 위에 접촉되어 배치되고 상기 제3 보호막(323)에 의하여 둘러 싸여 제공될 수 있다.
상기 제1 소스 전극(371)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제1 소스 컨택부(331)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제1 드레인 컨택부(332)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 소스 전극(471)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322)과 상기 제3 보호막(323)을 관통하여 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제3 보호막(323) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제3 보호막(323)과 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다.
상기 제3 보호막(323)은 절연물질을 포함할 수 있다. 상기 제3 보호막(323)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(323) 위에 배치된 제4 보호막(324)을 포함할 수 있다. 상기 제4 보호막(324)은 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 상기 제2 드레인 전극(472) 위에 배치될 수 있다.
상기 제4 보호막(324)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 구동 박막 트랜지스터(830) 위에 배치된 하부 전극(486)을 포함할 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(830)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(830)의 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 제4 보호막(324) 위에 배치될 수 있다. 상기 하부 전극(486)은 상기 제4 보호막(324)에 제공된 컨택홀을 통하여 상기 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)의 하부 면은 상기 제2 드레인 전극(472)의 상부 면에 접촉되어 배치될 수 있다.
또한 실시 예에 따른 박막 트랜지스터 기판은 상기 제4 보호막(324) 위에 배치된 제5 보호막(325)을 포함할 수 있다. 상기 하부 전극(486) 위에 상기 발광층(488)이 배치될 수 있으며, 상기 발광층(488) 위에 상부 전극(487)이 배치될 수 있다. 상기 발광층(488)과 상기 상부 전극(487)은 상기 제5 보호막(325) 위에 배치될 수 있다. 상기 발광층(488)의 제1 영역은 상기 제5 보호막(325) 위에 배치되고 상기 발광층(488)의 제2 영역은 상기 제5 보호막(325)에 제공된 컨택홀을 통하여 상기 하부 전극(486)의 상부면에 접촉되어 배치될 수 있다. 상기 발광층(488)은 예로서 적색, 녹색, 청색, 백색 중에서 어느 하나의 빛을 발광할 수 있다. 상기 발광층(488)은 예로서 유기물로 제공될 수 있다.
상기 하부 전극(486)과 상기 상부 전극(487)은 예로서 ITO, ITO/Ag, ITO/Ag/ITO, ITO/Ag/IZO 중에서 선택된 하나의 물질, 또는 그 물질을 포함하는 합금을 포함할 수 있다. 상기 하부 전극(486)과 상기 상부 전극(487)은 서로 다른 물질을 포함할 수 있다. 상기 상부 전극(486) 또는 상기 하부 전극(487) 중에서 하나는 투명 전극으로 형성될 수 있으며, 투명 전극 방향으로 상기 발광층(488)에서 발광된 빛이 외부로 방출될 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(355)과 상기 제1 채널층(760) 사이에 배치된 제1 블랙 매트릭스(340)를 포함할 수 있다. 상기 제1 채널층(760)의 폭과 상기 제1 블랙 매트릭스(340)의 폭이 같게 제공될 수 있다. 상기 제1 블랙 매트릭스(340)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 제1 블랙 매트릭스(340)는 상기 스위칭 박막 트랜지스터(730)로 입사되는 빛을 차단할 수 있다. 이에 따라 광전류(photo current) 등에 의하여 상기 스위칭 박막 트랜지스터(730)가 열화되는 것을 방지할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은, 상기 기판(355)과 상기 제2 채널층(860) 사이에 배치된 제2 블랙 매트릭스(440)를 포함할 수 있다. 상기 제2 채널층(860)의 폭과 상기 제2 블랙 매트릭스(440)의 폭이 같게 제공될 수 있다. 상기 제2 블랙 매트릭스(440)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 제2 블랙 매트릭스(440)는 상기 구동 박막 트랜지스터(830)로 입사되는 빛을 차단할 수 있다. 이에 따라 광전류(photo current) 등에 의하여 상기 구동 박막 트랜지스터(830)가 열화되는 것을 방지할 수 있다.
실시 예에 의하면, 상기 기판(355)과 상기 제1 채널층(760) 사이에 상기 본딩층(350)이 배치될 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 제1 블랙 매트릭스(340) 사이에 배치될 수 있다. 상기 기판(355)과 상기 제2 채널층(860) 사이에 상기 본딩층(350)이 배치될 수 있다. 상기 본딩층(350)은 상기 기판(355)과 상기 제2 블랙 매트릭스(440) 사이에 배치될 수 있다. 예로서, 상기 본딩층(350)은 상기 기판(355)의 전체 영역 위에 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 51은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 51을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 50을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 51에 도시된 실시 예는 도 50을 참조하여 설명된 박막 트랜지스터 기판 대비하여 본딩층 구조에 차이가 있다.
도 51에 도시된 바와 같이, 상기 기판(355) 위에 제1 본딩층(353)과 제2 본딩층(453)이 제공될 수 있다. 상기 제1 본딩층(353)은 상기 기판(355)과 상기 제1 블랙 매트릭스(340) 사이에 배치될 수 있다. 예로서, 상기 제1 본딩층(353)의 폭은 상기 제1 블랙 매트릭스(340)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제1 본딩층(353)의 폭은 상기 제1 채널층(760)의 폭과 동일하게 제공될 수 있다. 상기 제2 본딩층(453)은 상기 기판(355)과 상기 제2 블랙 매트릭스(440) 사이에 배치될 수 있다. 예로서, 상기 제2 본딩층(453)의 폭은 상기 제2 블랙 매트릭스(440)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제2 본딩층(453)의 폭은 상기 제2 채널층(860)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 기판(355) 위에 상기 제2 보호막(322)이 배치될 수 있다. 상기 제2 보호막(322)의 하부면이 상기 기판(355)의 상부면에 접촉되어 배치될 수 있다. 상기 제1 본딩층(353)이 제공되지 않은 영역에서, 상기 제2 보호막(322)이 상기 기판(355)에 직접 접촉되어 배치될 수 있다. 상기 제2 본딩층(453)이 제공되지 않은 영역에서, 상기 제2 보호막(322)이 상기 기판(355)에 직접 접촉되어 배치될 수 있다.
이와 같이, 도 51에 도시된 실시 예에 의하면, 도 50에 도시된 실시 예에 비하여, 상기 제2 보호막(322)과 상기 기판(355)이 직접 접촉되어 배치될 수 있게 되므로, 상기 제2 보호막(322)과 상기 기판(355) 사이에 제공되는 층(예로서, 도 50에 도시된 본딩층)을 배제시킬 수 있게 된다. 이에 따라, 실시 예에 의하면 빛이 진행되는 광 경로 상에 이종 물질층 간의 경계면이 줄어 들게 되므로 경계면에서의 반사/굴절 등에 의한 광손실을 줄일 수 있게 된다.
실시 예에 따른 상기 제1 본딩층(353)과 상기 제2 본딩층(453)은 예로서 반사층, 메탈본딩층, 유기본딩층, 절연층 중에서 적어도 하나를 포함할 수 있다. 상기 반사층은 상기 기판(355) 위에 배치될 수 있으며, 상기 메탈본딩층은 상기 반사층 위에 배치되고, 상기 절연층은 상기 메탈본딩층 위에 배치될 수 있다. 예로서, 상기 제1 본딩층(353)과 상기 제2 본딩층(453)은 상기 메탈본딩층과 상기 유기본딩층 중에서 적어도 하나를 포함할 수 있으며, 상기 반사층과 상기 절연층은 선택적으로 포함할 수도 있다.
상기 절연층은 상기 제1 채널층(760)과 상기 제2 채널층(860)의 누설 특성을 보완해 줄 수 있다. 예로서, 상기 절연층은 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 메탈본딩층 또는 상기 유기본딩층은 아래에 배치된 상기 기판(355)과의 접착을 위하여 제공될 수 있다. 예로서, 상기 메탈본딩층은 금(Au), 주석(Sn), 인듐(In), 니켈(Ni), 은(Ag), 구리(Cu)를 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 예로서, 상기 유기본딩층은 아크릴, 벤조시크롤부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다.
상기 반사층은 상기 본딩층에서의 광 흡수를 줄여줄 수 있다. 예로서, 상기 반사층은 알루미늄(Al), 은(Ag), 로듐(Rh)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질 또는 합금을 포함할 수 있다. 상기 반사층은 예로서 반사특성이 60%를 넘는 물질로 제공될 수 있다.
한편 실시 예에 의하면, 예로서 상기 제1 본딩층(353)과 상기 제2 본딩층(453)이 상기 메탈본딩층과 상기 반사층을 포함하는 경우, 상기 제1 블랙매트릭스(340)와 상기 제2 블랙매트릭스(440)는 생략될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 52는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 52를 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 51을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다. 도 52에 도시된 실시 예는 도 50 대비하여 트랜스퍼 공정이 적용되지 않고 성장기판 위에 박막 트랜지스터가 제공되는 점에 차이가 있다.
실시 예에 따른 박막 트랜지스터 기판은, 도 52에 도시된 바와 같이, 트랜스퍼 공정에 이용되는 지지기판 대신에 성장기판(310)을 기판으로서 포함할 수 있다. 상기 성장기판(310)은 예를 들어, 사파이어(Sapphire), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있다.
상기 성장기판(310) 위에 제1 블랙 매트릭스(345)와 제2 블랙 매트릭스(445)가 배치될 수 있다. 상기 제1 블랙 매트릭스(345)는 상기 성장기판(310) 위에 배치되어 상기 제1 채널층(760)으로 빛이 입사되는 것을 방지할 수 있다. 상기 제1 블랙 매트릭스(345)는 예로서 가시광선을 흡수하거나 반사하는 물질로 제공될 수 있다. 이에 따라, 실시 예에 의하면 상기 제1 채널층(760)으로 빛이 입사되어 광전류(photo current) 등에 의하여 상기 스위칭 박막 트랜지스터(730)가 열화되는 것을 방지할 수 있게 된다. 상기 제2 블랙 매트릭스(445)는 상기 성장기판(310) 위에 배치되어 상기 제2 채널층(860)으로 빛이 입사되는 것을 방지할 수 있다. 상기 제2 블랙 매트릭스(445)는 예로서 가시광선을 흡수하거나 반사하는 물질로 제공될 수 있다. 이에 따라, 실시 예에 의하면 상기 제2 채널층(860)으로 빛이 입사되어 광전류(photo current) 등에 의하여 상기 구동 박막 트랜지스터(830)가 열화되는 것을 방지할 수 있게 된다.
예로서, 상기 제1 블랙 매트릭스(345)와 상기 제2 블랙 매트릭스(445)는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 제공될 수 있다. 상기 제1 블랙 매트릭스(345)와 상기 제2 블랙 매트릭스(445)는 Si, GaAs 등의 물질을 선택적으로 포함할 수 있다.
실시 예에 의하면, 상기 제1 블랙 매트릭스(345) 위에 제1 버퍼층(347)이 제공될 수 있다. 상기 제1 버퍼층(347)은 상기 제1 블랙 매트릭스(345)와 상기 제1 채널층(760) 사이에 제공될 수 있다. 상기 제1 버퍼층(347)은 상기 제1 채널층(760)을 구성하는 질화물 반도체층의 성장을 도울 수 있다. 상기 제2 블랙 매트릭스(445) 위에 제2 버퍼층(447)이 제공될 수 있다. 상기 제2 버퍼층(447)은 상기 제2 블랙 매트릭스(445)와 상기 제2 채널층(860) 사이에 제공될 수 있다. 상기 제2 버퍼층(447)은 상기 제2 채널층(860)을 구성하는 질화물 반도체층의 성장을 도울 수 있다. 예로서, 상기 제1 버퍼층(347)과 상기 제2 버퍼층(447)은 AlN, AlInN, AlGaN을 포함하는 그룹 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제1 블랙 매트릭스(345)의 폭은 상기 제1 버퍼층(347)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제1 블랙 매트릭스(345)의 폭은 상기 제1 채널층(760)의 폭과 동일하게 제공될 수 있다. 상기 제1 버퍼층(347)의 폭은 상기 제1 채널층(760)의 폭과 동일하게 제공될 수 있다. 상기 제2 블랙 매트릭스(445)의 폭은 상기 제2 버퍼층(447)의 폭과 동일하게 제공될 수 있다. 예로서, 상기 제2 블랙 매트릭스(445)의 폭은 상기 제2 채널층(860)의 폭과 동일하게 제공될 수 있다. 상기 제2 버퍼층(447)의 폭은 상기 제2 채널층(860)의 폭과 동일하게 제공될 수 있다.
실시 예에 의하면, 상기 성장기판(310) 위에 상기 제2 보호막(322)이 배치될 수 있다. 상기 제2 보호막(322)의 하부면이 상기 성장기판(310)의 상부면에 접촉되어 배치될 수 있다. 상기 제1 블랙 매트릭스(345)와 상기 제2 블랙 매트릭스(445)가 제공되지 않은 영역에서, 상기 제2 보호막(322)이 상기 성장기판(310)에 직접 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 53은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
실시 예에 따른 표시장치는, 도 53에 도시된 바와 같이, 표시패널(2100)과 패널 구동부(2300)를 포함할 수 있다.
상기 표시패널(2100)은 도 42 내지 도 52를 참조하여 설명된 박막 트랜지스터 기판 중의 어느 하나를 포함할 수 있다. 상기 패널 구동부(2300)는 상기 표시패널(2100)에 구동 신호를 제공할 수 있다. 상기 패널 구동부(2300)는 상기 표시패널(2100)에 제공된 복수 화소의 광 투과율을 제어할 수 있으며, 이에 따라 상기 표시패널(2100)에 영상이 표시될 수 있게 된다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치는, 높은 캐리어 이동도를 제공함으로써 고해상도를 구현하고 부드러운 동화상을 재생할 수 있는 장점이 있다.

Claims (15)

  1. 기판;
    상기 기판 위에 배치되며, 질화물계 반도체층을 포함하는 채널층, 상기 채널층의 제1 영역에 전기적으로 연결된 소스 전극, 상기 채널층의 제2 영역에 전기적으로 연결된 드레인 전극, 상기 채널층 위에 배치된 게이트 전극, 상기 채널층과 상기 게이트 전극 사이에 배치된 디플리션 형성층을 포함하는 박막 트랜지스터;
    를 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 채널층은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1) 반도체층을 포함하는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 채널층은 GaN 반도체층과, 상기 GaN 반도체층과 상기 디플리션 형성층 사이에 배치된 AlGaN 반도체층을 포함하고,
    상기 디플리션 형성층은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함하는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 기판과 상기 채널층 사이에 배치된 블랙 매트릭스를 포함하고, 상기 채널층의 폭과 상기 블랙 매트릭스의 폭이 같은 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 기판과 상기 채널층 사이에 배치된 블랙 매트릭스를 포함하고, 상기 블랙 매트릭스는 Si 기반의 물질, Ga 기반의 물질, Al 기반의 물질, 유기물 중에서 선택된 적어도 하나의 물질을 포함하는 단일층 또는 다중층인 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 기판과 상기 채널층 사이에 배치된 본딩층을 포함하고,
    상기 본딩층은, 상기 기판 위에 배치된 반사층과, 상기 반사층 위에 배치된 메탈본딩층과 상기 메탈본딩층 위에 배치된 절연층을 포함하는 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 기판과 상기 채널층 사이에 배치된 본딩층을 포함하고,
    상기 채널층의 폭과 상기 본딩층의 폭이 같은 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 박막 트랜지스터 위에 배치되며 상기 박막 트랜지스터의 상기 드레인 전극에 전기적으로 연결된 화소전극을 포함하는 박막 트랜지스터 기판.
  9. 제8항에 있어서,
    상기 채널층 위에 배치된 제1 보호막, 상기 기판 및 상기 제1 보호막 위에 배치된 제2 보호막, 상기 제1 보호막을 관통하여 상기 채널층의 제1 영역에 접촉되어 배치되고 상기 소스 전극에 전기적으로 연결된 소스 컨택부, 상기 제1 보호막을 관통하여 상기 채널층의 제2 영역에 접촉되어 배치되고 상기 드레인 전극에 전기적으로 연결된 드레인 컨택부를 포함하는 박막 트랜지스터 기판.
  10. 제9항에 있어서,
    상기 게이트 전극은 상기 제1 보호막과 상기 제2 보호막을 관통하여 상기 디플리션 형성층에 접촉되어 배치되고,
    상기 제2 보호막 위에 배치되어 상기 게이트 전극과 전기적으로 연결된 게이트 배선을 포함하는 박막 트랜지스터 기판.
  11. 제10항에 있어서,
    상기 제2 보호막과 상기 게이트 배선 위에 배치된 제3 보호막을 포함하고,
    상기 소스 전극과 상기 드레인 전극은 상기 제3 보호막 위에 배치된 박막 트랜지스터 기판.
  12. 제11항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 상기 제3 보호막 위에 배치된 제4 보호막을 포함하고,
    상기 화소전극은 상기 제4 보호막 위에 배치되고, 상기 제4 보호막에 제공된 컨택홀을 통하여 상기 화소전극이 상기 드레인 전극에 전기적으로 연결된 박막 트랜지스터 기판.
  13. 제9항에 있어서,
    상기 소스 컨택부의 측면과 상기 드레인 컨택부의 측면이 서로 마주보게 배치되고, 상기 디플리션 형성층이 상기 소스 컨택부의 측면과 상기 드레인 컨택부의 측면 사이에 일 방향으로 연장되어 배치되고, 상기 일 방향으로 연장되어 배치된 상기 디플리션 형성층의 길이가 상기 소스 컨택부의 측면 길이에 비해 더 긴 박막 트랜지스터 기판.
  14. 제1항 내지 제13항 중의 어느 한 항에 따른 박막 트랜지스터 기판,
    상기 박막 트랜지스터 기판 위에 배치된 컬러필터 기판,
    상기 박막 트랜지스터 기판과 상기 컬러필터 기판 사이에 제공된 액정층을 포함하는 표시패널.
  15. 제1항 내지 제13항 중의 어느 한 항에 따른 박막 트랜지스터 기판과 상기 박막 트랜지스터 기판 위에 배치된 컬러필터 기판을 포함하는 표시패널;
    상기 표시패널 아래에 배치되어 상기 표시패널에 빛을 공급하는 라이트 유닛;
    을 포함하는 표시장치.
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