WO2021075755A1 - 표시 장치 및 그의 제조 방법 - Google Patents

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light emitting
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태창일
조현민
김대현
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a method of manufacturing the same.
  • An object of the present invention is to provide a display device with improved reliability and a method of manufacturing the same.
  • a display device includes: a substrate including a display area including a plurality of pixel areas and a non-display area; And a pixel provided in each of the pixel regions.
  • the pixel may include first to third regions partitioned along one direction; First and second sub-electrodes provided in each of the first to third regions and spaced apart from each other; A plurality of light-emitting elements provided in each of the first to third regions and positioned between the first and second sub-electrodes; A bridge pattern disposed under the first and second sub-electrodes in a corresponding region with an insulating layer therebetween in each of the first to third regions; A first contact electrode provided on the first sub-electrode of a corresponding region in each of the first to third regions; And a second contact electrode provided on the second sub-electrode of the corresponding region in each of the first to third regions.
  • the bridge pattern of the first region and the first contact electrode of the second region may be electrically connected.
  • one of the first sub-electrode and the second sub-electrode has a circular shape, and the first sub-electrode and the second sub-electrode have a circular shape.
  • the other sub-electrode among the two sub-electrodes may have a shape surrounding the periphery of the one sub-electrode.
  • the light emitting devices include: first light emitting devices disposed between first and second sub-electrodes in the first region; Second light emitting devices disposed between the first and second sub-electrodes in the second region; And third light emitting devices disposed between the first and second sub-electrodes in the third region.
  • each of the first to third light emitting devices may be disposed between the one sub-electrode and the other sub-electrode along a circumferential direction centered on the one sub-electrode in a corresponding region.
  • the bridge pattern of the first region, the bridge pattern of the second region, and the bridge pattern of the third region when viewed in a plan view, may be spaced apart from each other.
  • At least a part of the bridge pattern of the first region may extend to the second region, and at least a part of the bridge pattern of the second region may extend to the third region.
  • the insulating layer may include a plurality of contact holes exposing a portion of the bridge pattern of each of the first to third regions.
  • the contact holes it is provided on at least one contact hole disposed in a region between the first region and the second region to electrically connect the bridge pattern of the first region and the first contact electrode of the second region. It may further include a first intermediate electrode to connect.
  • the first intermediate electrode may be provided integrally with the first contact electrode in the second region.
  • the second intermediate electrode electrically connecting the first contact electrode may be further included.
  • the second intermediate electrode may be provided integrally with the first contact electrode in the third region.
  • the bridge pattern of the first region is electrically connected to the second sub-electrode and the first intermediate electrode of the first region, respectively, and the bridge pattern of the second region is the first The intermediate electrode, the second sub-electrode of the second region, and the second intermediate electrode are each electrically connected, and the bridge pattern of the third region is connected to the second intermediate electrode and the second sub-electrode of the third region. Each can be electrically connected.
  • the first light-emitting elements form a first end connected in parallel between the first and second sub-electrodes in the first area
  • the second light-emitting elements form a first stage in the second area
  • a second end connected in parallel may be formed between the first and second sub-electrodes
  • the third light emitting devices may form a third end connected in parallel between the first and second sub-electrodes of the third region.
  • the first end and the second end are electrically connected through the bridge pattern of the first region and the first intermediate electrode
  • the second end and the third end are connected to the bridge pattern of the second region and the second end. 2
  • 2 Can be electrically connected through an intermediate electrode.
  • the display device includes: a conductive pattern provided on a bridge pattern of each of the first to third regions and electrically connected to the bridge pattern; A first auxiliary electrode disposed between the bridge pattern of the first region and the first intermediate electrode in a region between the first region and the second region; And a second auxiliary electrode disposed between the bridge pattern of the second region and the second intermediate electrode in a region between the second region and the third region.
  • the conductive pattern of the first region is disposed between the second sub-electrode of the first region and the bridge pattern of the first region
  • the conductive pattern of the second region is It is disposed between the second sub-electrode of the second area and the bridge pattern of the second area
  • the conductive pattern of the third area is disposed between the second sub-electrode of the third area and the bridge pattern of the third area.
  • the conductive patterns of each of the first to third regions, and the first and second auxiliary electrodes may be provided on the same layer.
  • a display device includes: a substrate including a display area including a plurality of pixel areas and a non-display area; And a pixel provided in each of the pixel regions.
  • the pixel may include first to third regions partitioned along one direction; First and second sub-electrodes provided in each of the first to third regions and spaced apart from each other; A plurality of light-emitting elements provided in each of the first to third regions and positioned between the first and second sub-electrodes; A first bridge pattern extending from the first region to the second region and disposed under the second sub-electrodes of each of the first and second regions; A second bridge pattern provided in the third region and disposed under the second sub-electrode in the third region; And a connection wiring provided between the first sub-electrode of the second region and the first sub-electrode of the third region to electrically connect the first sub-electrode of the second region and the first sub-electrode of
  • connection wiring may be provided integrally with one of the first sub-electrode of the second region and the first sub-electrode of the third region.
  • one of the first sub-electrode and the second sub-electrode has a circular shape, and the first sub-electrode and the second sub-electrode have a circular shape.
  • the other sub-electrode among the two sub-electrodes may have a shape surrounding the periphery of the one sub-electrode.
  • the light-emitting elements include first light-emitting elements disposed between first and second sub-electrodes in the first region, and first and second sub-electrodes in the second region. It may include second light-emitting elements disposed therebetween, and third light-emitting elements disposed between the first and second sub-electrodes in the third area.
  • each of the first to third light emitting devices may be disposed between the one sub-electrode and the other sub-electrode along a circumferential direction centered on the one sub-electrode in a corresponding region.
  • the first light-emitting elements form a first end connected in parallel between the first and second sub-electrodes in the first area
  • the second light-emitting elements form a first stage in the second area
  • a second end connected in parallel may be formed between the first and second sub-electrodes
  • the third light emitting devices may form a third end connected in parallel between the first and second sub-electrodes of the third region.
  • the first end and the second end may be electrically connected through the first bridge pattern
  • the second end and the third end may be electrically connected through the connection wiring.
  • the above-described display device may be manufactured including the step of providing a pixel provided in a pixel area having first to third areas partitioned along one direction.
  • the providing of the pixel may include forming a pixel circuit layer and forming a display device layer.
  • the forming of the pixel circuit layer may include forming at least one transistor and a braid pattern corresponding to each of the first to third regions on a substrate; And forming an insulating layer on the transistor and the bridge pattern.
  • the forming of the display device layer includes a second sub-electrode and the second sub-electrode corresponding to each of the first to third regions on the insulating layer and having a circular shape.
  • a first intermediate electrode provided integrally with a contact electrode on the first sub-electrode in the second region and on the first sub-electrode in the third region by forming a contact electrode on the first and second sub-electrodes, respectively. It may include forming a second intermediate electrode provided integrally with the contact electrode.
  • the bridge pattern in the first region and the contact electrode on the first sub-electrode in the second region may be electrically connected through the first intermediate electrode.
  • the bridge pattern in the second region and the contact electrode on the first sub-electrode in the third region may be electrically connected through the second intermediate electrode.
  • light-emitting elements distributed to each of a plurality of sub-light-emitting regions constituting one pixel are connected in a series/parallel hybrid structure to improve light emission efficiency of the light-emitting elements while emit light in the sub-emission regions.
  • a display device and a method of manufacturing the same capable of making the light emission distribution of elements uniform can be provided.
  • FIG. 1A is a perspective view schematically showing a light emitting device according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view of the light emitting device of FIG. 1A.
  • FIG. 2A is a perspective view schematically showing a light emitting device according to another embodiment of the present invention.
  • FIG. 2B is a cross-sectional view of the light emitting device of FIG. 2A.
  • 3A is a perspective view schematically showing a light emitting device according to another embodiment of the present invention.
  • FIG. 3B is a cross-sectional view of the light emitting device of FIG. 3A.
  • FIG. 4A is a perspective view schematically showing a light emitting device according to another embodiment of the present invention.
  • FIG. 4B is a cross-sectional view of the light emitting device of FIG. 4A.
  • FIGS. 1A, 1B, 2A, 2B, 3A, 3B, 4A, and 4B It is a schematic plan view of a display device using any one of the light-emitting elements as a light-emitting source.
  • 6A to 6E are circuit diagrams illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 5, according to various embodiments.
  • 7A to 7C are circuit diagrams illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 5 according to another exemplary embodiment.
  • FIG. 8 is a plan view schematically illustrating one pixel among the pixels shown in FIG. 5.
  • FIG. 9 is a cross-sectional view taken along line I to I'of FIG. 8.
  • FIG. 10 is a cross-sectional view taken along line II to II' of FIG. 8.
  • FIG. 11 is a cross-sectional view illustrating a display device including first to third conductive patterns connected to the first to third bridge patterns illustrated in FIG. 9, and is a cross-sectional view corresponding to lines I to I'of FIG. 8.
  • FIG. 12 is a plan view illustrating a driving current flowing through a pixel according to an exemplary embodiment of the present invention, and as an example, illustrating a flow of a driving current flowing through the pixel of FIG. 8.
  • FIG. 13 is a schematic plan view illustrating a pixel according to an exemplary embodiment of the present invention according to another exemplary embodiment.
  • 15 is a cross-sectional view taken along line IV to IV' of FIG. 13.
  • FIG. 16 is a cross-sectional view of the first bank shown in FIG. 15 implemented according to another embodiment, and corresponding to lines IV to IV' of FIG. 13.
  • FIG. 17 is a cross-sectional view of the display device shown in FIG. 15 implemented according to another embodiment and corresponding to lines IV to IV' of FIG. 13.
  • 18A to 18F are schematic plan views sequentially illustrating a method of manufacturing one pixel shown in FIG. 13.
  • 19A to 19H are cross-sectional views sequentially illustrating a method of manufacturing the pixel illustrated in FIG. 14.
  • 20 is a schematic plan view showing a pixel according to an embodiment of the present invention according to another embodiment.
  • 21 is a cross-sectional view taken along line V to V'of FIG. 20.
  • FIG. 22 is a schematic plan view showing a pixel according to an embodiment of the present invention according to another embodiment.
  • first and second may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another component. For example, without departing from the scope of the present invention, a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element. Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • the formed direction is not limited only to the upper direction, and includes a side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be “below” another part, this includes not only the case where the other part is “directly below” but also the case where there is another part in the middle.
  • FIG. 1A is a perspective view schematically showing a light emitting device according to an embodiment of the present invention
  • FIG. 1B is a cross-sectional view of the light emitting device of FIG. 1A
  • FIG. 2A schematically shows a light emitting device according to another embodiment of the present invention
  • FIG. 2B is a perspective view
  • FIG. 2B is a cross-sectional view of the light emitting device of FIG. 2A
  • FIG. 3A is a perspective view schematically showing a light emitting device according to another embodiment of the present invention
  • FIG. 3B is a cross-sectional view of the light emitting device of FIG. 3A
  • FIG. 4A is a perspective view schematically showing a light emitting device according to another embodiment of the present invention
  • FIG. 4B is a cross-sectional view of the light emitting device of FIG. 4A.
  • FIGS. 4A and 4A illustrating a light emitting device manufactured by a growth method Explain about 4b.
  • the type and/or shape of the light emitting device is limited to the embodiments shown in FIGS. 1A, 1B, 2A, 2B, 3A, 3B, 4A, and 4B. It doesn't work.
  • the light emitting device LD includes a first semiconductor layer 11, a second semiconductor layer 13, and the first And an active layer 12 interposed between the second semiconductor layers 11 and 13.
  • the light emitting device LD may be implemented as a light emitting stack in which the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the extending direction of the light emitting element LD is referred to as a longitudinal direction
  • the light emitting element LD may have one end and the other end along the extending direction.
  • Any one of the first and second semiconductor layers 11 and 13 may be disposed at one end of the light emitting device LD, and the first and second semiconductor layers 11 and 11 are disposed at the other end thereof.
  • the other semiconductor layer of 13 may be disposed.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting device LD may have a rod-like shape or a bar-like shape that is long in the length direction (ie, the aspect ratio is greater than 1).
  • the length L of the light emitting element LD in the longitudinal direction may be greater than its diameter (D, or width of a cross section).
  • the light-emitting device LD may include a light-emitting diode made of a micro-scale or so small that it has a diameter (D) and/or a length (L) of a scale.
  • the size of the light-emitting element LD may be changed to meet the requirements (or design conditions) of an applied lighting device or a self-luminous display device.
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer, for example.
  • the first semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and is an n-type semiconductor doped with a first conductive dopant such as Si, Ge, Sn, etc. May include layers.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and the first semiconductor layer 11 may be formed of various other materials.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum well structure. The position of the active layer 12 may be variously changed according to the type of the light emitting device LD.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and may use a double heterostructure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and/or under the active layer 12.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer 12, and various other materials may constitute the active layer 12.
  • the light-emitting element LD When an electric field of a predetermined voltage or higher is applied to both ends of the light-emitting element LD, the electron-hole pairs are coupled in the active layer 12 to cause the light-emitting element LD to emit light.
  • the light-emitting element LD can be used as a light source for various light-emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a different type from the first semiconductor layer 11.
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and includes a p-type semiconductor layer doped with a second conductive dopant such as Mg. I can.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and various other materials may constitute the second semiconductor layer 13.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different widths (or thicknesses) in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively wider width (or thicker thickness) than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be positioned closer to the upper surface of the second semiconductor layer 13 than the lower surface of the first semiconductor layer 11 as shown in FIGS. 1A to 3B. I can.
  • the light emitting device LD is disposed on the second semiconductor layer 13 in addition to the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 described above.
  • An additional electrode 15 may be further included.
  • another additional electrode 16 disposed at one end of the first semiconductor layer 11 may be further included.
  • the additional electrodes 15 and 16 may be ohmic contact electrodes, but are not limited thereto and may be Schottky contact electrodes according to embodiments.
  • the additional electrodes 15 and 16 may include metal or metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO, and These oxides or alloys may be used alone or in combination, but are not limited thereto.
  • each of the additional electrodes 15 and 16 may be the same or different from each other.
  • the additional electrodes 15 and 16 may be substantially transparent or translucent. Accordingly, light generated by the light-emitting element LD may pass through the additional electrodes 15 and 16 and be emitted to the outside of the light-emitting element LD. According to an embodiment, the light generated by the light-emitting element LD does not pass through the additional electrodes 15 and 16 and passes through a region other than both ends of the light-emitting element LD to the outside of the light-emitting element LD. When emitted, the additional electrodes 15 and 16 may include an opaque metal.
  • the light emitting device LD may further include an insulating layer 14.
  • the insulating layer 14 may be omitted, and may be provided to cover only a portion of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13.
  • the insulating layer 14 may prevent an electrical short that may occur when the active layer 12 comes into contact with conductive materials other than the first and second semiconductor layers 11 and 13.
  • surface defects of the light emitting device LD can be minimized, thereby improving lifespan and efficiency.
  • the insulating layer 14 may prevent unwanted short circuits that may occur between the light emitting devices LD. As long as the active layer 12 can prevent the occurrence of a short circuit with an external conductive material, whether or not the insulating layer 14 is provided is not limited.
  • the insulating film 14 is an outer peripheral surface of a light emitting stack including a first semiconductor layer 11, an active layer 12, a second semiconductor layer 13, and an additional electrode 15, as shown in FIGS. 1A and 1B. It may be provided in a form that entirely surrounds.
  • FIG. 1A shows a state in which a part of the insulating layer 14 is removed, and the first semiconductor layer 11, the active layer 12, and the second semiconductor layer included in the actual light emitting device LD are shown. 13), and the additional electrode 15 may be surrounded by the insulating layer 14.
  • the insulating film 14 has been described in a form that entirely surrounds the outer circumferential surfaces of each of the first semiconductor layer 11, the active layer 12, the second semiconductor layer 13, and the additional electrode 15,
  • the present invention is not limited thereto.
  • the insulating layer 14 surrounds the outer peripheral surfaces of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, as shown in FIGS. 2A and 2B, and
  • the outer circumferential surface of the additional electrode 15 disposed on the layer 13 may not be entirely enclosed, or only a part of the outer circumferential surface of the additional electrode 15 may be enclosed and the rest of the outer circumferential surface of the additional electrode 15 may not be enclosed.
  • the insulating layer 14 exposes at least both ends of the light emitting element LD.
  • the first semiconductor layer 11 together with the additional electrode 15 disposed at one end of the second semiconductor layer 13 One end of can be exposed.
  • the insulating layer 14 is formed of the additional electrodes 15. , 16) At least one area of each may be exposed. Alternatively, in another embodiment, the insulating film 14 may not be provided.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 may include at least one insulating material selected from the group consisting of SiO 2 , Si 3 N 4 , Al 2 O 3 and TiO 2 , but is not limited thereto, and various materials having insulating properties Can be used.
  • the insulating layer 14 When the insulating layer 14 is provided on the light emitting device LD, it is possible to prevent the active layer 12 from being short-circuited with the first electrode and/or the second electrode, which are not shown. In addition, by forming the insulating layer 14, surface defects of the light emitting device LD can be minimized, thereby improving lifespan and efficiency. In addition, when the plurality of light emitting devices LD are closely disposed, the insulating layer 14 may prevent unwanted short circuits that may occur between the light emitting devices LD.
  • the above-described light-emitting element LD may be used as a light-emitting source of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light-emitting elements LD are mixed with a fluid solution (or a solvent) and supplied to each light-emitting area (for example, a light-emitting area of each pixel or a light-emitting area of each sub-pixel), the light emission Each of the light emitting devices LD may be surface-treated so that the devices LD may be uniformly sprayed without uneven aggregation in the solution.
  • the light-emitting device including the light-emitting element LD described above may be used in various types of devices requiring a light source, including a display device.
  • the light emitting devices LD may be used as a light source of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light-emitting element LD may be used in other types of devices that require a light source, such as a lighting device.
  • the description of the light-emitting device LD manufactured by the growth method will focus on the differences from the above-described embodiment, and the parts not specifically described in the light-emitting device LD manufactured by the growth method are described above. According to the embodiment, the same numbers are given to components that are similar and/or identical to those of the above-described embodiment.
  • a light emitting device LD includes a first semiconductor layer 11 and a second semiconductor layer 13, and first and second semiconductor layers ( It may include an active layer 12 interposed between 11 and 13).
  • the light emitting device LD includes the first semiconductor layer 11 located in the center, the active layer 12 surrounding at least one side of the first semiconductor layer 11, and surrounding at least one side of the active layer 12.
  • a light emitting pattern 10 having a core-shell structure including a second semiconductor layer 13 and an additional electrode 15 surrounding at least one side of the second semiconductor layer 13 may be included. .
  • the light emitting device LD may be provided in a polygonal cone shape extending in one direction.
  • the light emitting device LD may be provided in a hexagonal cone shape.
  • the extending direction of the light emitting element LD is the length L direction
  • the light emitting element LD may have one end (or lower end) and the other end (or lower end) along the length L direction.
  • Part of one of the first and second semiconductor layers 11 and 13 is exposed at one end (or lower end) of the light emitting device LD, and the other end (or upper end) of the light emitting device LD In ), a part of the remaining semiconductor layers among the first and second semiconductor layers 11 and 13 may be exposed.
  • a part of the first semiconductor layer 11 is exposed at one end (or lower end) of the light emitting device LD, and the second semiconductor layer 13 is exposed at the other end (or upper end) of the light emitting device LD. ) May be exposed.
  • the light emitting device LD includes the additional electrode 15
  • an additional electrode surrounding at least one side of the second semiconductor layer 13 at the other end (or upper end) of the light emitting device LD Part of (15) may be exposed.
  • the first semiconductor layer 11 may be located at the core, that is, at the center (or center) of the light emitting device LD.
  • the light emitting device LD may be provided in a shape corresponding to the shape of the first semiconductor layer 11. For example, when the first semiconductor layer 11 has a hexagonal cone shape, the light emitting device LD and the light emitting pattern 10 may also have a hexagonal cone shape.
  • the active layer 12 may be provided and/or formed to surround the outer peripheral surface of the first semiconductor layer 11 in the length L direction of the light emitting device LD. Specifically, the active layer 12 is provided in a form surrounding the remaining area except for the other end disposed on the lower side of the both side ends of the first semiconductor layer 11 in the length L direction of the light emitting device LD and/or Can be formed.
  • the second semiconductor layer 13 is provided and/or formed in a form surrounding the active layer 12 in the length L direction of the light emitting device LD, and has a different type of semiconductor layer from the first semiconductor layer 11.
  • Can include.
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the light emitting device LD may include an additional electrode 15 surrounding at least one side of the second semiconductor layer 13.
  • the additional electrode 15 may be an ohmic contact electrode electrically connected to the second semiconductor layer 13 or a Schottky contact electrode, but is not limited thereto.
  • the light emitting device LD may be configured in a hexagonal cone shape having a protruding shape at both ends, and surrounding the first semiconductor layer 11 and the first semiconductor layer 11 provided at the center thereof.
  • a light emitting pattern of a core-shell structure including an active layer 12, a second semiconductor layer 13 surrounding the active layer 12, and an additional electrode 15 surrounding the second semiconductor layer 13 ( It can be implemented as 10).
  • a first semiconductor layer 11 is disposed at one end (or lower end) of the light-emitting element LD having a hexagonal cone shape, and an additional electrode 15 is disposed at the other end (or upper end) of the light-emitting element LD. Can be.
  • the light emitting device LD may further include an insulating layer 14 provided on the outer peripheral surface of the light emitting pattern 10 having a core-shell structure.
  • the insulating layer 14 may include a transparent insulating material.
  • FIGS. 1A, 1B, 2A, 2B, 3A, 3B, 4A, and 4B It is a schematic plan view of a display device using any one of the light-emitting elements as a light-emitting source.
  • the structure of the display device is schematically illustrated centering on a display area in which an image is displayed.
  • at least one driving circuit unit for example, a scan driver and a data driver, etc.
  • a plurality of signal wires which are not shown, may be further disposed on the display device.
  • a display device includes a substrate SUB and the substrate.
  • a plurality of pixels PXL provided on the SUB) and including at least one light emitting element LD, a driving unit (not shown) provided on the substrate SUB and driving the pixels PXL, and A wiring part (not shown) connecting the pixels PXL and the driver may be included.
  • the display device can be classified into a passive matrix display device and an active matrix display device according to a method of driving the light emitting element LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting element LD, a switching transistor that transmits a data signal to the driving transistor, and the like. can do.
  • the type display device may also use constituent elements (eg, first and second electrodes) for driving the light emitting element LD.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be disposed in a central area of the display device, and the non-display area NDA may be disposed in an edge area of the display device so as to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driver for driving the pixels PXL and a part of a wiring connecting the pixels PXL and the driver are provided.
  • the display area DA may have various shapes.
  • the display area DA may be provided as a closed polygon including a side made of a straight line.
  • the display area DA may be provided in a circular shape and/or an elliptical shape including a curved side.
  • the display area DA may be provided in various shapes, such as a semicircle and a half ellipse including sides made of straight lines and curves.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the periphery (or edge) of the display area DA.
  • the substrate SUB may include a transparent insulating material and transmit light.
  • the substrate SUB may be a rigid substrate.
  • the rigid substrate may be one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the substrate SUB may be a flexible substrate.
  • the flexible substrate may be one of a film substrate and a plastic substrate including a polymer organic material.
  • the flexible substrate is polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide. ), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose ( triacetate cellulose) and cellulose acetate propionate.
  • the material constituting the substrate may be variously changed, and may include fiber reinforced plastic (FRP).
  • FRP fiber reinforced plastic
  • the substrate SUB may be provided as the display area DA so that the pixels PXL are disposed, and the other area on the substrate SUB may be provided as a non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed, and a non-display area NDA disposed around the display area DA. have.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe or pentile arrangement structure, but the present invention is not limited thereto.
  • Each pixel PXL may include at least one light emitting device LD driven by a corresponding scan signal and a data signal.
  • the light-emitting element LD has a size as small as a micro-scale or a nano-scale, and may be connected to adjacent light-emitting elements in parallel, but the present invention is not limited thereto.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL includes at least one light source driven by a predetermined signal (eg, a scan signal and a data signal) and/or a predetermined power source (eg, a first driving power source and a second driving power source). can do.
  • a predetermined signal eg, a scan signal and a data signal
  • a predetermined power source eg, a first driving power source and a second driving power source.
  • each pixel PXL is the light emitting device LD shown in each of the embodiments of FIGS. 1A to 4B, for example, at least one ultra-miniature light emission having a size as small as nanoscale to microscale, respectively. It may include a device (LD).
  • the type of the light emitting device LD that can be used as a light source of each pixel PXL in the exemplary embodiment of the present invention is not limited thereto.
  • the color, type, and/or number of the pixels PXL are not particularly limited, and as an example, the color of light emitted from each pixel PXL may be variously changed. .
  • the driver provides a predetermined signal and a predetermined power to each pixel PXL through a wiring portion, thereby controlling driving of the pixel PXL.
  • the wiring part is omitted for convenience of description.
  • the driving unit includes a scan driver providing a scan signal to the pixels PXL through a scan line, a light emission driver providing an emission control signal to the pixels PXL through an emission control line, and the pixels PXL through a data line. It may include a data driver providing a data signal and a timing control unit. The timing controller may control the scan driver, the light emission driver, and the data driver.
  • 6A to 6E are circuit diagrams illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 5, according to various embodiments.
  • FIGS. 6A to 6E illustrate electrical connection relationships between components included in a pixel PXL applicable to an active display device according to different exemplary embodiments.
  • the types of constituent elements included in the pixel PXL to which the exemplary embodiment of the present invention can be applied are not limited thereto.
  • each of the pixels PXL shown in FIGS. 6A to 6E may be any one of the pixels PXL provided in the display device of FIG. 5, and the pixels PXL are substantially It can have the same or similar structure.
  • one pixel includes a light emitting unit (EMU) that generates light with a luminance corresponding to a data signal. can do.
  • the pixel PXL may selectively further include a pixel circuit 144 for driving the light emitting unit EMU.
  • the light emitting unit EMU is parallel between the first power line PL1 to which the first driving power VDD is applied and the second power line PL2 to which the second driving power VSS is applied. It may include a plurality of connected light emitting devices LD.
  • the light emitting unit EMU is a first electrode EL1 or “first alignment electrode” connected to the first driving power VDD via the pixel circuit 144 and the first power line PL1 And, between the second electrode EL2 or “second alignment electrode” connected to the second driving power VSS through the second power line PL2, and the first and second electrodes EL1 and EL2.
  • a plurality of light emitting devices LD connected in parallel in the same direction may be included.
  • the first electrode EL1 may be an anode electrode
  • the second electrode EL2 may be a cathode electrode.
  • each of the light emitting elements LD included in the light emitting unit EMU has a first end and a second end connected to the first driving power VDD through the first electrode EL1. It may include a second end connected to the second driving power VSS through the electrode EL2.
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high-potential power supply
  • the second driving power VSS may be set as a low-potential power supply.
  • a potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting elements LD during the emission period of the pixel PXL.
  • each of the light emitting elements LD connected in parallel in the same direction (for example, forward direction) between the first electrode EL1 and the second electrode EL2 to which voltages of different potentials are respectively supplied You can configure an effective light source. These effective light sources may be gathered to form the light emitting unit EMU of the pixel PXL.
  • the light-emitting elements LD of the light-emitting unit EMU may emit light with a luminance corresponding to a driving current supplied through the pixel circuit 144.
  • the pixel circuit 144 may supply a driving current corresponding to a gray scale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may divide and flow to the light emitting elements LD connected in the same direction. Accordingly, while each light-emitting element LD emits light with a luminance corresponding to the current flowing therethrough, the light-emitting unit EMU may emit light having a luminance corresponding to the driving current.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least a reverse light emitting element LDr may be further connected between the first and second electrodes EL1 and EL2 of the light emitting unit EMU, as shown in FIGS. 6D and 6E.
  • the reverse light-emitting element LDr is connected in parallel between the first and second electrodes EL1 and EL2 together with the light-emitting elements LD constituting effective light sources, and is connected to the light-emitting elements LD. It may be connected between the first and second electrodes EL1 and EL2 in the opposite direction.
  • the reverse light emitting element LDr maintains an inactive state even when a predetermined driving voltage (for example, a forward driving voltage) is applied between the first and second electrodes EL1 and EL2. Current substantially does not flow through the light-emitting element LDr.
  • a predetermined driving voltage for example, a forward driving voltage
  • the pixel circuit 144 may be connected to the scan line Si and the data line Dj of the pixel PXL.
  • the pixel circuit 144 of the pixel PXL is the display area It may be connected to the i-th scan line Si and the j-th data line Dj of (DA).
  • the pixel circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst as illustrated in FIGS. 6A and 6B.
  • the structure of the pixel circuit 144 is not limited to the embodiment shown in FIGS. 6A and 6B.
  • the pixel circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the first terminal of the second transistor T2 (switching transistor) may be connected to the data line Dj, and the second terminal may be connected to the first node N1.
  • the first terminal and the second terminal of the second transistor T2 may be different terminals.
  • the first terminal is a source electrode
  • the second terminal may be a drain electrode.
  • the gate electrode of the second transistor T2 may be connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal of a voltage (eg, a low voltage) at which the second transistor T2 can be turned on is supplied from the scan line Si, so that the data line ( Dj) and the first node N1 are electrically connected. At this time, the data signal of the frame is supplied to the data line Dj, and accordingly, the data signal is transmitted to the first node N1. The data signal transmitted to the first node N1 is charged in the storage capacitor Cst.
  • a scan signal of a voltage eg, a low voltage
  • the first terminal of the first transistor T1 (driving transistor) may be connected to the first driving power supply VDD, and the second terminal may be electrically connected to the first electrode EL1 of each of the light emitting devices LD. I can.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 controls the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst may be connected to the first driving power VDD, and the other electrode may be connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1, and maintains the charged voltage until the data signal of the next frame is supplied.
  • a second transistor T2 for transferring a data signal into the pixel PXL, a storage capacitor Cst for storing the data signal, and a driving current corresponding to the data signal are respectively
  • a pixel circuit 144 including a first transistor T1 for supplying to the light emitting devices LD is illustrated.
  • the present invention is not limited thereto, and the structure of the pixel circuit 144 may be variously changed.
  • the pixel circuit 144 determines the emission time of the transistor device for compensating the threshold voltage of the first transistor T1, the transistor device for initializing the first node N1, and/or the light emitting devices LD.
  • other circuit elements such as at least one transistor element such as a transistor element for controlling or a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • transistors included in the pixel circuit 144 for example, the first and second transistors T1 and T2 are all illustrated as P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 included in the pixel circuit 144 may be changed to an N-type transistor.
  • the first and second transistors T1 and T2 may be implemented as N-type transistors.
  • the pixel circuit 144 shown in FIG. 6B is similar in configuration and operation to the pixel circuit 144 of FIG. 6A except for a change in connection positions of some constituent elements due to a change in transistor type. Therefore, the description of this will be briefly described.
  • the pixel circuit 144 illustrated in FIG. 6B may include first and second transistors T1 and T2 made of N-type transistors and a storage capacitor Cst.
  • a light emitting unit is used to stabilize the storage capacitor Cst that charges a voltage corresponding to the data signal supplied to the first node N1.
  • the EMU may be connected between the first driving power VDD and the pixel circuit 144.
  • the present invention is not limited thereto, and according to embodiments, the light emitting unit EMU illustrated in FIG. 6B may be connected between the pixel circuit 144 and the second driving power supply VSS.
  • the configuration of the pixel circuit 144 is not limited to the embodiment shown in FIGS. 6A and 6B.
  • the pixel circuit 144 may be configured as in the embodiment illustrated in FIGS. 6C and 6D.
  • the pixel circuit 144 may be connected to the scan line Si and the data line Dj of the pixel PXL, as illustrated in FIGS. 6C and 6D.
  • the pixel circuit 144 of the pixel PXL is the i-th scan line Si of the display area DA.
  • the j-th data line Dj is the i-th data line Dj.
  • the pixel circuit 144 may be further connected to at least one other scan line.
  • the pixel PXL disposed in the i-th row of the display area DA may be further connected to the i-1th scan line Si-1 and/or the i+1th scan line Si+1. have.
  • the pixel circuit 144 may be further connected to a third power source in addition to the first and second driving power sources VDD and VSS.
  • the pixel circuit 144 may also be connected to the initialization power Vint.
  • the pixel circuit 144 may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • One electrode of the first transistor T1 may be connected to the first driving power VDD via the fifth transistor T5, and another electrode, for example, a drain electrode Silver may be connected to one end of the light emitting devices LD via the sixth transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 is a driving current flowing between the first driving power VDD and the second driving power VSS via the light emitting elements LD in response to the voltage of the first node N1. Control.
  • the second transistor T2 (switching transistor) may be connected between the j-th data line Dj connected to the pixel PXL and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si connected to the pixel PXL.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (for example, a low voltage) is supplied from the i-th scan line Si, thereby forming the j-th data line Dj as the first transistor. It can be electrically connected to the source electrode of (T1). Accordingly, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj is transferred to the first transistor T1.
  • a gate-on voltage for example, a low voltage
  • the third transistor T3 may be connected between the drain electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 may be connected to the i-th scan line Si.
  • the third transistor T3 is turned on when a scan signal of a gate-on voltage is supplied from the i-th scan line Si to electrically connect the drain electrode of the first transistor T1 and the first node N1. Can be connected by
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power line IPL to which the initialization power Vint is applied.
  • the gate electrode of the fourth transistor T4 may be connected to the previous scan line, for example, the i-1th scan line Si-1.
  • Such a fourth transistor T4 is turned on when a scan signal of a gate-on voltage is supplied to the i-1th scan line Si-1, so that the voltage of the initialization power Vint is applied to the first node N1. Can be delivered to.
  • the initialization power Vint may have a voltage equal to or less than the lowest voltage of the data signal.
  • the fifth transistor T5 may be connected between the first driving power VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 may be connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 may be turned off when the light emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and may be turned on in other cases.
  • the sixth transistor T6 may be connected between the first transistor T1 and one end of the light emitting devices LD.
  • the gate electrode of the sixth transistor T6 may be connected to the i-th emission control line Ei.
  • the sixth transistor T6 may be turned off when the light emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and may be turned on in other cases.
  • the seventh transistor T7 may be connected between one end of the light emitting devices LD and the initialization power line IPL.
  • the gate electrode of the seventh transistor T7 may be connected to one of the scan lines of the next stage, for example, to the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1, so that the voltage of the initialization power Vint is applied to the light emitting elements LD. Can be supplied to one end of the.
  • the storage capacitor Cst may be connected between the first driving power VDD and the first node N1.
  • the storage capacitor Cst may store a data signal supplied to the first node N1 and a voltage corresponding to a threshold voltage of the first transistor T1 in each frame period.
  • transistors included in the pixel circuit 144 are all P-type transistors, but the present invention is not limited thereto. Does not.
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • the configuration of the pixel circuit 144 is not limited to the embodiments shown in FIGS. 6A to 6D.
  • the pixel circuit 144 may be configured as in the embodiment shown in FIG. 6E.
  • the pixel circuit 144 may be further connected to the control line CLi and the sensing line SENj, as shown in FIG. 6E.
  • the pixel circuit 144 of the pixel PXL disposed in the i-th row and j-th column of the display area DA is the i-th control line CLi and the j-th sensing line SENj of the display area DA.
  • the above-described pixel circuit 144 may further include a third transistor T3 in addition to the first and second transistors T1 and T2 shown in FIGS. 6A and 6B.
  • the third transistor T3 is connected between the first transistor T1 and the sensing line SENj.
  • one electrode of the third transistor T3 is connected to one terminal (for example, a source electrode) of the first transistor T1 connected to the first electrode EL1, and the third transistor T3
  • the other electrode of may be connected to the sensing line SENj.
  • the gate electrode of the third transistor T3 may be connected to the data line Dj.
  • the gate electrode of the third transistor T3 is connected to the control line CLi. Meanwhile, when the control line CLi is omitted, the gate electrode of the third transistor T3 may be connected to the scan line Si.
  • the third transistor T3 is turned on by a control signal of a gate-on voltage (for example, a high level) supplied to the control line CLi during a predetermined sensing period, so that the sensing line SENj and the second transistor T3 are turned on.
  • the transistor T2 is electrically connected.
  • the sensing period may be a period in which characteristic information (eg, a threshold voltage of the first transistor T1) of each of the pixels PXL disposed in the display area DA is extracted.
  • characteristic information eg, a threshold voltage of the first transistor T1
  • a predetermined reference voltage at which the first transistor T1 can be turned on is supplied to the first node N1 through the data line Dj and the second transistor T2, or each pixel
  • the first transistor T1 may be turned on by connecting (PXL) to a current source or the like.
  • the first transistor T1 may be connected to the sensing line SENj by supplying a gate-on voltage control signal to the third transistor T3 to turn on the third transistor T3.
  • characteristic information of each pixel PXL including the threshold voltage of the first transistor T1 may be extracted through the above-described sensing line SENj.
  • the extracted characteristic information may be used to convert image data so that characteristic deviations between the pixels PXL are compensated.
  • FIG. 6E an embodiment in which the first to third transistors T1 to T3 are all N-type transistors is disclosed, but the present invention is not limited thereto.
  • at least one of the first to third transistors T1 to T3 described above may be changed to a P-type transistor.
  • FIG. 6E discloses an embodiment in which the light emitting unit EMU is connected between the pixel circuit 144 and the second driving power VSS, the light emitting unit EMU includes the first driving power VDD and It may be connected between the pixel circuits 144.
  • the light emitting unit EMU may be configured to include at least one serial stage including a plurality of light emitting elements LD connected in parallel with each other. That is, the light emitting unit EMU may be configured in a serial/parallel mixed structure. This will be described later with reference to FIGS. 7A to 7C.
  • each pixel PXL may be configured inside a passive light emitting display device or the like.
  • the pixel circuit 144 is omitted, and both ends of the light emitting elements LD included in the light emitting unit EMU are respectively scan lines Si-1, Si, Si+1, and data lines Dj. ), the first power line PL1 to which the first driving power VDD is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected. .
  • FIGS. 7A to 7C are circuit diagrams illustrating an electrical connection relationship between components included in one pixel illustrated in FIG. 5 according to another exemplary embodiment.
  • the light emitting unit EMU of each pixel PXL may be configured to include a plurality of serial stages successively connected to each other.
  • a detailed description of the pixel circuit 144, as an example, will be omitted in order to avoid redundant description. do.
  • the light emitting unit EMU may include a plurality of light emitting devices connected in series with each other.
  • the light-emitting unit EMU includes a first light-emitting element LD1 and a second light-emitting element connected in series between a first driving power supply VDD and a second driving power supply VSS to form an effective light source. (LD2), a third light-emitting device LD3, and a fourth light-emitting device LD4.
  • the first to fourth light emitting elements LD1 to LD4 when at least one of the first to fourth light emitting elements LD1 to LD4 is arbitrarily referred to, or when the first to fourth light emitting elements LD1 to LD4 are collectively referred to, light emission It is referred to as a device LD or light emitting devices LD.
  • One end (eg, a second semiconductor layer) of the first light emitting device LD1 is connected to the first driving power VDD through the first electrode EL1, and the other end of the first light emitting device LD1 (For example, the first semiconductor layer) is one end (for example, the second semiconductor layer) of the second light emitting device LD2 through the first intermediate electrode CTE1 connected between the first and second series ends. Can be connected to.
  • One end of the second light emitting element LD2 is connected to the first intermediate electrode CTE1, and the other end (for example, a first semiconductor layer) is a second intermediate electrode connected between the second and third series ends. It may be connected to one end (for example, a second semiconductor layer) of the third light emitting device LD3 through (CTE2).
  • One end of the third light emitting element LD3 is connected to the second intermediate electrode CTE2, and the other end (for example, a first semiconductor layer) is a third intermediate electrode connected between the third and fourth series ends. It may be connected to one end (for example, a second semiconductor layer) of the fourth light emitting device LD4 through (CTE3).
  • One end of the fourth light emitting element LD4 is connected to the third intermediate electrode CTE3, and the other end (for example, the first semiconductor layer) is the second driving power VSS through the second electrode EL2. Can be connected to.
  • the first to fourth light emitting elements LD1 to LD4 may be connected in series between the first and second electrodes EL1 and EL2 of the light emitting unit EMU of the pixel PXL. .
  • the first and second electrodes EL1 and EL2 are compared to the light emitting unit EMU in which the light emitting elements LD are connected in parallel.
  • the voltage applied between) may increase, and the magnitude of the driving current flowing through the light emitting unit EMU may decrease. Accordingly, when the light emitting units EMU of each pixel PXL are configured in a series structure, power consumption of the display device may be reduced.
  • At least one serial end may be provided in a form including a plurality of light emitting elements LD connected in parallel with each other.
  • the light emitting unit EMU of each pixel PXL may be configured in a series/parallel mixed structure.
  • the light emitting unit EMU may be configured as shown in FIGS. 7B and 7C.
  • the light emitting unit EMU of the pixel PXL may include a plurality of serial terminals sequentially connected between the first and second driving power sources VDD and VSS. have.
  • each serial end may include one or more light emitting devices LD connected in a forward direction between two sub-electrodes included in the corresponding serial end.
  • the light emitting unit EMU may include first to third serial terminals SET1 to SET3 sequentially connected between the first and second driving power sources VDD and VSS.
  • the first series end SET1 may include at least one first light emitting device LD1 connected between the 1-1th sub-electrode SEL1_1 and the 2-1st sub-electrode SEL2_1.
  • the first series terminal SET1 is connected to the first-first sub-electrode SEL1_1 connected to the first driving power VDD through the pixel circuit 144 and the second driving power supply VSS.
  • a second-first sub-electrode SEL2_1 and a plurality of first light-emitting elements LD1 connected between the first-first sub-electrode SEL1_1 and the second-first sub-electrode SEL2_1 may be included. .
  • each first light-emitting element LD1 is electrically connected to the 1-1th sub-electrode SEL1_1 of the first series end SET1, and the other end thereof (one For example, the first semiconductor layer) is electrically connected to the 2-1 second sub-electrode SEL2_1 of the first series terminal SET1.
  • the first light-emitting elements LD1 are connected in parallel between the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1 of the first serial terminal SET1, and the 1-1 and 2-
  • the first and second driving powers VDD and VSS may be connected in the same direction (for example, in the forward direction) through the first sub-electrodes SEL1_1 and SEL2_1.
  • at least one reverse light emitting element LDr may be further connected between the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1 as illustrated in FIG. 7C.
  • the reverse light emitting device LDr is connected in parallel between the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1 together with the first light emitting devices LD1 constituting effective light sources, and the first It may be connected between the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1 in a direction opposite to the light emitting devices LD1.
  • a first semiconductor layer of the reverse light emitting device LDr may be electrically connected to the 1-1th sub-electrode SEL1_1, and a second semiconductor layer thereof may be connected to the 2-1st sub-electrode SEL2_1. .
  • the reverse light emitting element LDr maintains an inactive state even when a predetermined driving voltage (for example, a forward driving voltage) is applied between the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1. As a result, current does not substantially flow through the reverse light emitting element LDr.
  • a predetermined driving voltage for example, a forward driving voltage
  • the second series end SET2 may include at least one second light emitting device LD2 connected between the 1-2nd sub-electrode SEL1_2 and the 2-2nd sub-electrode SEL2_2.
  • the second serial terminal SET2 includes a 1-2 sub-electrode SEL1_2 connected to the first driving power VDD via the pixel circuit 144 and the first serial terminal SET1, and a second serial terminal SET2.
  • a plurality of second light emitting devices connected between the 2-2nd sub-electrode SEL2_2 connected to the driving power VSS and the 1-2nd sub-electrode SEL1_2 and the 2-2nd sub-electrode SEL2_2 (LD2) may be included.
  • each second light-emitting element LD2 is electrically connected to the 1-2nd sub-electrode SEL1_2 of the second series end SET2, and the other end (one For example, the first semiconductor layer) is electrically connected to the 2-2nd sub-electrode SEL2_2 of the second series terminal SET2.
  • the second light emitting devices LD2 are connected in parallel between the 1-2 and 2-2 sub-electrodes SEL1_2 and SEL2_2 of the second serial terminal SET2, and the 1-2 and 2-
  • the first and second driving powers VDD and VSS may be connected in the same direction (for example, in the forward direction) through the sub-electrodes SEL1_2 and SEL2_2.
  • at least one reverse light emitting element LDr may be further connected between the 1-2 and 2-2 sub-electrodes SEL1_2 and SEL2_2 as shown in FIG. 7C.
  • the reverse light emitting device LDr is connected in parallel between the 1-2 and 2-2 sub-electrodes SEL1_2 and SEL2_2 together with the second light emitting devices LD2 constituting effective light sources, and the second It may be connected between the 1-2 and 2-2 sub-electrodes SEL1_2 and SEL2_2 in a direction opposite to the light-emitting elements LD2.
  • a first semiconductor layer of the reverse light emitting device LDr may be connected to the 1-2nd sub-electrode SEL1_2, and a second semiconductor layer thereof may be connected to the 2-2nd sub-electrode SEL2_2.
  • the third series end SET3 may include at least one third light emitting device LD3 connected between the 1-3th sub-electrodes SEL1_3 and the 2-3rd sub-electrodes SEL2_3.
  • the third serial terminal SET3 is connected to the first driving power VDD via the pixel circuit 144 and previous serial terminals, for example, the first and second serial terminals SET1 and SET2.
  • a plurality of third light emitting devices LD3 connected between the SEL2_3 may be included.
  • One end (for example, the second semiconductor layer) of each third light emitting element LD3 is electrically connected to the 1-3 sub-electrodes SEL1_3 of the third serial end SET3, and the other end (one For example, the first semiconductor layer) is electrically connected to the 2-3rd sub-electrodes SEL2_3 of the third series terminal SET3.
  • the third light-emitting elements LD3 are connected in parallel between the 1-3 and 2-3 sub-electrodes SEL1_3 and SEL2_3 of the third serial terminal SET3, and the 1-3 and 2-
  • the first and second driving powers VDD and VSS may be connected in the same direction (for example, in the forward direction) through the three sub-electrodes SEL1_3 and SEL2_3.
  • at least a reverse light emitting element LDr may be further connected between the 1-3 and 2-3 sub-electrodes SEL1_3 and SEL2_3 as illustrated in FIG. 7C.
  • the reverse light emitting element LDr is connected in parallel between the first-3 and the 2-3rd sub-electrodes SEL1_3 and SEL2_3 together with the third light emitting elements LD3 constituting effective light sources, and the third It may be connected between the 1-3 and 2-3 sub-electrodes SEL1_3 and SEL2_3 in a direction opposite to the light-emitting elements LD3.
  • a first semiconductor layer of the reverse light emitting device LDr may be connected to the 1-3th sub-electrode SEL1_3, and a second semiconductor layer thereof may be connected to the 2-3rd sub-electrode SEL2_3.
  • the 1-1th sub-electrode SEL1_1 of the first serial end SET1 may be an anode electrode of the light emitting unit EMU of each pixel PXL
  • the 2-3rd sub-electrode SEL2_3 may be a cathode electrode of the light emitting unit EMU.
  • the light emitting unit EMU may include a plurality of intermediate electrodes for electrically connecting consecutive serial terminals among the first to third serial terminals SET1 to SET3.
  • the light emitting unit EMU includes a first intermediate electrode CTE1 positioned between a first serial end SET1 and a second serial end SET2, and the second serial end SET2 and a third serial end ( SET3) may include a second intermediate electrode (CTE2) positioned between.
  • the first series end SET1 and the second series end SET2 may be electrically connected through the first intermediate electrode CTE1.
  • the 2-1 sub-electrode SEL2_1 of the first serial terminal SET1 is connected to the first intermediate electrode CTE1
  • the 1-2 sub-electrode SEL1_2 of the second serial terminal SET2 is It may be connected to the first intermediate electrode CTE1.
  • the second serial terminal SET2 and the third serial terminal SET3 may be connected through the second intermediate electrode CTE2.
  • the 2nd-2nd sub-electrode SEL2_2 of the second serial terminal SET2 is connected to the second intermediate electrode CTE2
  • the 1-3th sub-electrode SEL1_3 of the third serial terminal SET3 is It may be connected to the second intermediate electrode CTE2.
  • the light emitting unit EMU of the pixel PXL including the light emitting elements LD connected in a series/parallel hybrid structure can easily adjust the driving current/voltage condition according to the applied product specification.
  • the light emitting unit EMU of the pixel PXL including the light emitting elements LD connected in a series/parallel hybrid structure has a driving current compared to the light emitting unit EMU having a structure in which the light emitting elements LD are connected in parallel. Can be reduced.
  • the light emitting unit EMU of the pixel PXL including the light emitting elements LD connected in a series/parallel hybrid structure is compared to the light emitting unit EMU having a structure in which all the light emitting elements LD are connected in series. The driving voltage applied to both ends of the light emitting unit EMU may be reduced.
  • the pixel PXL when all the light-emitting elements LD are connected only in series, when at least one of the series-connected light-emitting elements LD is not completely connected in the forward direction (or when the reverse light-emitting element LDr is included), the pixel PXL ), the path through which the driving current can flow is blocked, which may cause dark spot defects.
  • the light-emitting elements LD when the light-emitting elements LD are connected in a series/parallel mixed structure, some light-emitting elements LD are not connected in the forward direction (or include a reverse light-emitting element LDr) or some light-emitting within each serial stage. Even if a defect occurs in the device LD, a driving current may flow through the other light emitting device LD in the corresponding series stage. Accordingly, defects of the pixel PXL can be prevented or reduced.
  • FIG. 8 is a plan view schematically illustrating one pixel among the pixels shown in FIG. 5, FIG. 9 is a cross-sectional view taken along line I to I'of FIG. 8, and FIG. 10 is 11 is a cross-sectional view illustrating a display device including first to third conductive patterns connected to the first to third bridge patterns illustrated in FIG. 9 and corresponding to lines I to I'of FIG. 8 to be.
  • the pixel illustrated in FIG. 8 may be any one of the pixels illustrated in FIGS. 6A to 6E and 7A to 7C, respectively.
  • the pixel illustrated in FIG. 8 may be the pixel illustrated in FIGS. 7B and/or 7C.
  • FIG. 8 for convenience, illustration of transistors connected to light emitting devices and signal lines connected to the transistors are omitted.
  • FIGS. 8 to 11 the structure of one pixel PXL is simplified and illustrated, such as showing each electrode as a single electrode layer and each insulating layer as a single insulating layer.
  • the present invention is limited thereto. no.
  • formed and/or provided in the same layer means formed in the same process
  • formed and/or provided in a different layer means formed in different processes. It can mean.
  • a display device includes a substrate SUB, a wiring unit, and a plurality of pixels PXL. ) Can be included.
  • the substrate SUB may include a transparent insulating material and transmit light.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • a material applied to the substrate SUB may preferably have resistance (or heat resistance) to a high processing temperature during a manufacturing process of a display device.
  • the substrate SUB may include a display area DA including at least one pixel area PXA in which the pixel PXL is disposed, and a non-display area NDA disposed around the display area DA. have.
  • the pixels PXL extend in a plurality of pixel rows extending in the first direction DR1 in the display area DA on the substrate SUB and in a second direction DR2 crossing the first direction DR1
  • the plurality of pixel columns may be arranged in a matrix form and/or a stripe form, but the present invention is not limited thereto.
  • the pixels PXL may be provided in the display area DA on the substrate SUB in various arrangements.
  • the pixel area PXA in which each pixel PXL is disposed may include an emission area EMA from which light is emitted and a peripheral area surrounding the emission area EMA.
  • the peripheral area may include a non-emission area from which light is not emitted.
  • the pixel area PXA in which each pixel PXL is disposed is divided in one direction, for example, the first to third areas A1 and A2 divided along the second direction DR2. , A3).
  • Each of the first to third areas A1, A2, and A3 may include a light emitting area EMA and a peripheral area surrounding the light emitting area EMA.
  • Each pixel PXL may include a substrate SUB, a pixel circuit unit PCL provided with (or formed) the pixel circuit 144, and a display element unit DPL provided with at least one light emitting element LD. have.
  • the display device unit DPL may be located in the emission area EMA of each of the first to third areas A1, A2, and A3 of the pixel area PXA.
  • the pixel circuit unit PCL may include a buffer layer BFL, a pixel circuit 144 including at least one transistor T, a driving voltage line DVL, and a protective layer PSV.
  • the buffer layer BFL may prevent diffusion of impurities into the transistor T.
  • the buffer layer BFL may include an inorganic insulating layer including an inorganic material.
  • the buffer layer BFL may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiON), and AlOx.
  • the buffer layer BFL may be provided as a single layer, but may be provided as a multiple layer of at least a double layer or more. When the buffer layer BFL is provided as multiple layers, each layer may be formed of the same material or may be formed of different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the transistor T may include a first transistor T1 that controls the amount of driving current supplied to the light emitting devices LD and a second transistor T2 that is a switching transistor.
  • the first transistor T1 may be the first transistor T1 of the pixel circuit 144 described with reference to FIGS. 6A, 7B, and 7C
  • the second transistor T2 May be the second transistor T2 of the pixel circuit 144 described with reference to FIGS. 6A, 7B, and 7C.
  • Each of the first and second transistors T1 and T and T2 and T may include a transistor semiconductor pattern SCL, a gate electrode GE, a first terminal SE, and a second terminal DE.
  • the first terminal SE may be one of a source electrode and a drain electrode
  • the second terminal DE may be the other electrode.
  • the first terminal SE is a source electrode
  • the second terminal DE may be a drain electrode.
  • the transistor semiconductor pattern SCL may be provided and/or formed on the buffer layer BFL.
  • the transistor semiconductor pattern SCL may include a first contact area in contact with the first terminal SE and a second contact area in contact with the second terminal DE. An area between the first contact area and the second contact area may be a channel area.
  • the transistor semiconductor pattern SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region is a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the first and second contact regions may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided and/or formed on the transistor semiconductor pattern SCL with the gate insulating layer GI interposed therebetween.
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiON), and AlOx.
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, but may be provided as a multiple layer of at least a double layer or more.
  • Each of the first and second terminals SE and DE is connected to a first contact region and a second connection of the transistor semiconductor pattern SCL through a contact hole penetrating through the first interlayer insulating layer ILD1 and the gate insulating layer GI. You can touch the area.
  • the first interlayer insulating layer ILD1 may be an inorganic insulating layer including an inorganic material.
  • the first interlayer insulating layer ILD1 may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiON), and AlOx.
  • the first interlayer insulating layer ILD1 may include the same material as the gate insulating layer GI, but the present invention is not limited thereto.
  • the first interlayer insulating layer ILD1 may be provided as a single layer, but may be provided as a multilayer of at least a double layer or more.
  • the first and second terminals SE and DE of each of the first transistors T1 and T and the second transistors T2 and T are separately electrically connected to the transistor semiconductor pattern SCL.
  • the first terminals SE of each of the first transistors T1 and T and the second transistors T2 and T have first and second contacts adjacent to the channel region of the corresponding transistor semiconductor pattern SCL. It may be one of the regions, and a second terminal DE of each of the first transistors T1 and T and the second transistors T2 and T is a channel region of the corresponding transistor semiconductor pattern SCL It may be the rest of the first and second contact areas adjacent to.
  • the second terminals DE of each of the first and second transistors T1 and T and T2 and T are light-emitting elements LD of the corresponding pixel PXL through a bridge electrode or a contact electrode. Can be electrically connected to.
  • the transistor T included in the pixel circuit unit 144 may be configured as an LTPS thin film transistor, but the present invention is not limited thereto, and according to the embodiment, the transistor T is configured as an oxide semiconductor thin film transistor. It could be.
  • the transistor T is a thin film transistor having a top gate structure has been described as an example, but the present invention is not limited thereto.
  • the transistor T may be a thin film transistor having a bottom gate structure.
  • the driving voltage wiring DVL may be provided on the gate insulating film GI, but the present invention is not limited thereto, and according to an embodiment, it is provided on any one of the insulating films included in the pixel circuit unit PCL. Can be.
  • the second driving power VSS may be applied to the driving voltage line DVL.
  • the driving voltage line DVL may be the second power line PL2 to which the second driving power VSS is applied from the pixel PXL illustrated in FIGS. 7B and 7C.
  • a second interlayer insulating layer ILD2 may be disposed on the above-described transistor T.
  • the second interlayer insulating layer ILD2 may cover the transistor T.
  • the second interlayer insulating layer ILD2 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the second interlayer insulating layer ILD2 may include the same material as the first interlayer insulating layer ILD1, but the present invention is not limited thereto.
  • the second interlayer insulating film ILD2 may be provided as a single film, but may be provided as a multilayer of at least a double layer or more.
  • a passivation layer PSV may be disposed on the second interlayer insulating layer ILD2.
  • the protective layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or the organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include at least one of a metal oxide such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiON), and AlOx.
  • the organic insulating layer may include an organic insulating material capable of transmitting light.
  • the organic insulating film is, for example, acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimide resin, unsaturated polyester. Including at least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin can do.
  • Each of the second interlayer insulating layer ILD2 and the passivation layer PSV may include a first contact hole CH1 exposing a part of the second terminal DE of the first transistors T1 and T.
  • the pixel circuit unit PCL includes a first bridge pattern BRP1 provided (or formed) in the first region A1, a second bridge pattern BRP2 provided (or formed) in the second region A2, and A third bridge pattern BRP3 provided (or formed) in the third area A3 may be included.
  • the first bridge pattern BRP1 is disposed in the first area A1 of each pixel PXL and may have a bar shape extending along the second direction DR2.
  • the first bridge pattern BRP1 may extend to an area (or boundary area) between the first area A1 and the second area A2.
  • the first bridge pattern BRP1 may extend from the first area A1 of the pixel area PXA to a part of the second area A2 of the pixel area PXA.
  • the first bridge pattern BRP1 is provided on the same layer as the first and second terminals SE and DE of the first transistors T1 and T and may include the same material. have.
  • the first bridge pattern BRP1 may be provided and/or formed on the first interlayer insulating layer ILD1.
  • the first bridge pattern BRP1 is included in the display device unit DPL provided in the first region A1 through the second contact hole CH2 sequentially penetrating the second interlayer insulating layer ILD2 and the passivation layer PSV. Some configurations, for example, may be electrically connected to the 2-1th sub-electrode SEL2_1. In addition, the first bridge pattern BRP1 is formed between the first region A1 and the second region A2 through the third contact hole CH3 sequentially penetrating the second interlayer insulating film ILD2 and the passivation film PSV. Some components included in the display element unit DPL provided in the area of, for example, may be electrically connected to the first intermediate electrode CTE1. A connection relationship between the first bridge pattern BRP1, the 2-1 sub-electrode SEL2_1, and the first intermediate electrode CTE1 will be described later.
  • the second bridge pattern BRP2 may be disposed in the second region A2 of each pixel PXL and may extend along the second direction DR2 to be bent in the first direction DR1.
  • the shape of the second bridge pattern BRP2 is not limited thereto.
  • the second bridge pattern BRP2 may extend to an area (or boundary area) between the second area A2 and the third area A3.
  • the second bridge pattern BRP2 may extend from the second area A2 of the pixel area PXA to a part of the third area A3 of the pixel area PXA.
  • the second bridge pattern BRP2 is provided on the same layer as the first bridge pattern BRP1 and may include the same material.
  • the second bridge pattern BRP2 may be provided and/or formed on the first interlayer insulating layer ILD1.
  • the second bridge pattern BRP2 is included in the display device unit DPL provided in the second region A2 through the fifth contact hole CH5 sequentially penetrating the second interlayer insulating layer ILD2 and the passivation layer PSV. It may be electrically connected to the 2-2 sub-electrode SEL2_2.
  • the second bridge pattern BRP2 is formed between the second region A2 and the third region A3 through the sixth contact hole CH6 sequentially penetrating the second interlayer insulating film ILD2 and the passivation film PSV.
  • a partial configuration of the display device unit DPL provided in the area of, for example, may be electrically connected to the second intermediate electrode CTE2.
  • a connection relationship between the second bridge pattern BRP2, the 2-2 sub-electrode SEL2_2, and the second intermediate electrode CTE2 will be described later.
  • the third bridge pattern BRP3 may be disposed in the third area A3 of the pixel area PXA, may extend along the second direction DR2 and be bent in the first direction DR1.
  • the shape of the third bridge pattern BRP3 is not limited to the above-described embodiment.
  • the third bridge pattern BRP3 may extend from the emission area EMA of the third area A3 to a peripheral area located around the emission area EMA.
  • the third bridge pattern BRP3 is included in the display device unit DPL provided in the third area A3 through the seventh contact hole CH7 sequentially penetrating the second interlayer insulating layer ILD2 and the passivation layer PSV. It may be electrically connected to the second-third sub-electrode SEL2_3.
  • the third bridge pattern BRP3 may be electrically connected to the driving voltage lines DVL and PL2 through the eighth contact hole CH8 penetrating the first interlayer insulating layer ILD1.
  • the third bridge pattern BRP3 is electrically connected to the driving voltage lines DVL and PL2
  • the second driving voltage VSS applied to the driving voltage lines DVL and PL2 is applied to the third bridge pattern BRP3.
  • a connection relationship between the third bridge pattern BRP3, the 2-3rd sub-electrodes SEL2_3, and the driving voltage lines DVL and PL2 will be described later.
  • the first bridge pattern BRP1, the second bridge pattern BRP2, and the third bridge pattern BRP3 may be disposed in corresponding regions to be spaced apart from each other.
  • the first bridge pattern BRP1 is spaced apart from the second bridge pattern BRP2 with a predetermined interval therebetween
  • the second bridge pattern BRP2 is separated from the third bridge pattern BRP3 with a predetermined interval therebetween. Can be separated.
  • the pixel circuit portion PCL of each pixel PXL includes first to third conductive patterns provided between the second interlayer insulating layer ILD2 and the passivation layer PSV, as shown in FIG. 11. CP1, CP2, and CP3), and first and second auxiliary electrodes AUX1 and AUX2 may be further included.
  • the first conductive pattern CP1 may be disposed between the first bridge pattern BRP1 and the 2-1 sub-electrode SEL2_1 in the first region A1.
  • the first conductive pattern CP1 may be provided and/or formed on the first bridge pattern BRP1 with the second interlayer insulating layer ILD2 interposed therebetween. That is, the first conductive pattern CP1 is provided on the second interlayer insulating layer ILD2 and may overlap the first bridge pattern BRP1.
  • the first conductive pattern CP1 may be electrically connected to the first bridge pattern BRP1 through a second contact hole CH2 penetrating the second interlayer insulating layer ILD2.
  • the first conductive pattern CP1 may be electrically connected to the 2-1 th sub-electrode SEL2_1 through the second contact hole CH2 penetrating the passivation layer PSV.
  • the first bridge pattern BRP1, the first conductive pattern CP1, and the 2-1 sub-electrode SEL2_1 may be electrically connected to each other.
  • the second contact hole CH2 of the second interlayer insulating layer ILD2 and the second contact hole CH2 of the passivation layer PSV are located in the first region A1 and correspond to each other. I can.
  • the wiring resistance of the first bridge pattern BRP1 decreases and is transferred to the first bridge pattern BRP1. It is possible to prevent distortion of a predetermined signal.
  • the second conductive pattern CP2 may be disposed between the second bridge pattern BRP2 and the 2-2 sub-electrode SEL2_2 in the second area A2.
  • the second conductive pattern CP2 may be provided and/or formed on the second bridge pattern BRP2 with the second interlayer insulating layer ILD2 interposed therebetween. That is, the second conductive pattern CP2 is disposed on the second insulating interlayer ILD2 and may overlap the second bridge pattern BRP2.
  • the second conductive pattern CP2 may be electrically connected to the second bridge pattern BRP2 through the fifth contact hole CH5 penetrating the second interlayer insulating layer ILD2.
  • the second conductive pattern CP2 may be electrically connected to the 2-2 sub-electrode SEL2_2 through the fifth contact hole CH5 penetrating the passivation layer PSV.
  • the second bridge pattern BRP2, the second conductive pattern CP2, and the 2-2 sub-electrode SEL2_2 may be electrically connected.
  • the fifth contact hole CH5 of the second interlayer insulating layer ILD2 and the fifth contact hole CH5 of the passivation layer PSV are located in the second region A2 and correspond to each other. I can.
  • the wiring resistance of the second bridge pattern BRP2 decreases and is transmitted to the second bridge pattern BRP2. It is possible to prevent distortion of a predetermined signal.
  • the third conductive pattern CP3 may be disposed between the third bridge pattern BRP3 and the 2-3rd sub-electrodes SEL2_3 in the third area A3.
  • the third conductive pattern CP3 may be provided and/or formed on the third bridge pattern BRP3 with the second interlayer insulating layer ILD2 interposed therebetween. That is, the third conductive pattern CP3 is provided on the second interlayer insulating layer ILD2 and may overlap the third bridge pattern BRP3.
  • the third conductive pattern CP3 may be electrically connected to the third bridge pattern BRP3 through a seventh contact hole CH7 penetrating the second interlayer insulating layer ILD2.
  • the third conductive pattern CP3 may be electrically connected to the 2-3rd sub-electrodes SEL2_3 through the seventh contact hole CH7 penetrating the passivation layer PSV.
  • the third bridge pattern BRP3, the third conductive pattern CP3, and the 2-3rd sub-electrodes SEL2_3 may be electrically connected to each other.
  • the seventh contact hole CH7 of the second interlayer insulating layer ILD2 and the seventh contact hole CH7 of the passivation layer PSV are located in the third region A3 and correspond to each other. I can.
  • the wiring resistance of the third bridge pattern BRP3 decreases and is transferred to the third bridge pattern BRP3. It is possible to prevent distortion of a predetermined signal.
  • the first auxiliary electrode AUX1 may be provided on the second interlayer insulating layer ILD2 to correspond to a region between the first region A1 and the second region A2.
  • the first auxiliary electrode AUX1 is a first bridge pattern extending from the first region A1 to at least a part of the second region A2 through the third contact hole CH3 penetrating the second interlayer insulating film ILD2. It can be electrically connected to (BRP1).
  • the first auxiliary electrode AUX1 may be electrically connected to the first intermediate electrode CTE1 through a third contact hole CH3 penetrating the passivation layer PSV.
  • the third contact hole CH3 of the second interlayer insulating layer ILD2 and the third contact hole CH3 of the passivation layer PSV are formed in the first region A1 and the second region A2. ) And may correspond to each other.
  • the second auxiliary electrode AUX2 may be provided on the second interlayer insulating layer ILD2 to correspond to a region between the second region A2 and the third region A3.
  • the second auxiliary electrode AUX2 is a second bridge pattern extending from the second region A2 to at least a part of the third region A3 through the sixth contact hole CH6 penetrating the second interlayer insulating film ILD2. It can be electrically connected to (BRP2).
  • the second auxiliary electrode AUX2 may be electrically connected to the second intermediate electrode CTE2 through the sixth contact hole CH6 penetrating the passivation layer PSV.
  • the sixth contact hole CH6 of the second interlayer insulating layer ILD2 and the sixth contact hole CH6 of the passivation layer PSV are located in a region between the second region A2 and the third region A3 and correspond to each other. Can be.
  • the above-described first to third conductive patterns CP1, CP2, and CP3, and the first and second auxiliary electrodes AUX1 and AUX2 are provided on the same layer and may include the same material.
  • the first to third conductive patterns CP1, CP2, and CP3 and the first and second auxiliary electrodes AUX1 and AUX2 are disposed on the second interlayer insulating layer ILD2 and may be spaced apart from each other by a predetermined interval. .
  • the first auxiliary electrode AUX1 is positioned between the first conductive pattern CP1 and the second conductive pattern CP2, and the second auxiliary electrode AUX2 is formed with the second conductive pattern CP2. It may be positioned between the third conductive patterns CP3.
  • the display device portion DPL of each pixel PXL includes first and second electrodes EL1 and EL2 provided in the emission area EMA, first and second connection patterns CNP1 and CNP2, and a contact electrode. CNE), first and second intermediate electrodes CTE1 and CTE2, and light emitting devices LD.
  • the display device portion DPL of each pixel PXL may include a bank BNK provided in a peripheral area.
  • the bank BNK may surround at least one side of the emission area EMA of each pixel PXL.
  • the bank BNK is a structure defining (or partitioning) each pixel PXL and the light emitting area EMA of each of the pixels PXL adjacent thereto, and may be, for example, a pixel defining layer.
  • the bank BNK is configured to include at least one light blocking material and/or a reflective material to prevent light leakage defects in which light (or light) leaks between each pixel PXL and adjacent pixels PXL. have.
  • a reflective material layer may be formed on the bank BNK to further improve the efficiency of light emitted from each pixel PXL.
  • the bank BNK may be provided and/or formed on the protective layer PSV, but the present invention is not limited thereto. Depending on the embodiment, the bank BNK may be provided and/or formed on any one of the insulating layers included in the display device unit DPL.
  • the first electrode EL1 and the second electrode EL2 may be disposed to be spaced apart from each other.
  • the first electrode EL1 includes the 1-1th sub-electrode SEL1_1 provided in the first area A1, the 1-2nd sub-electrode SEL1_2 provided in the second area A2, and the third area A3. It may include the 1-3th sub-electrodes SEL1_3 provided in the.
  • the 1-1th sub-electrode SEL1_1, the 1-2nd sub-electrode SEL1_2, and the 1-3th sub-electrode SEL1_3 may be spaced apart from each other when viewed in a plan view.
  • the second electrode EL2 includes a 2-1 second sub-electrode SEL2_1 provided in the first region A1, a 2-2 second sub-electrode SLE2_2 provided in the second region A2, and a third region A3. It may include the 2-3rd sub-electrode SEL2_3 provided in the.
  • the 2-1st sub-electrode SEL2_1, the 2-2nd sub-electrode SEL2_2, and the 2-3rd sub-electrode SEL2_3 may be spaced apart from each other in plan view.
  • the 2-1 th sub-electrode SEL2_1 is located in the center of the first region A1 when viewed in a plan view, and may have a circular shape.
  • the 1-1th sub-electrode SEL1_1 may have a shape surrounding the 2-1th sub-electrode SEL2_1 along the circumferential direction thereof.
  • the 2-1 th sub-electrode SEL2_1 may be provided in an isolated circular island shape surrounded by the 1-1 th sub-electrode SEL1_1, but the present invention is not limited thereto.
  • the 1-1 th sub-electrode SEL1_1 and the 2-1 th sub-electrode SEL2_1 may be disposed on the passivation layer PSV to be spaced apart from each other with a predetermined interval therebetween.
  • the 2-2nd sub-electrode SEL2_2 is located in the center of the second area A2 when viewed in a plan view and may have a circular shape.
  • the 1-2nd sub-electrode SEL1_2 may have a shape surrounding the 2-2nd sub-electrode SEL2_2 along the circumferential direction thereof.
  • the 2-2nd sub-electrode SEL2_2 may be provided in an isolated circular island shape surrounded by the 1-2nd sub-electrode SEL1_2, but the present invention is not limited thereto.
  • the 1-2nd sub-electrode SEL1_2 and the 2-2nd sub-electrode SEL2_2 may be disposed on the passivation layer PSV to be spaced apart from each other with a predetermined interval therebetween.
  • the 2-3rd sub-electrode SEL2_3 is located in the center of the third area A3 when viewed in a plan view, and may have a circular shape.
  • the 1-3th sub-electrode SEL1_3 may have a shape surrounding the 2-3th sub-electrode SEL2_3 along the circumferential direction thereof.
  • the 2-3th sub-electrode SEL2_3 may be provided in an isolated circular island shape surrounded by the 1-3th sub-electrode SEL1_3, but the present invention is not limited thereto.
  • the 1-3th sub-electrodes SEL1_3 and the 2-3rd sub-electrodes SEL2_3 may be disposed on the passivation layer PSV to be spaced apart from each other with a predetermined interval therebetween.
  • the light-emitting elements LD may be more evenly aligned in the first to third regions A1, A2, and A3.
  • the present invention is not limited thereto, and according to an exemplary embodiment, between the 1-1st sub-electrode SEL1_1 and the 2-1st sub-electrode SEL2_1, the 1-2nd sub-electrode SEL1_2 and the 2-
  • the second sub-electrodes SEL2_2 and between the 1-3th sub-electrodes SEL1_3 and the 2-3rd sub-electrodes SEL2_3 may have different intervals from each other.
  • Each of the 1-1 to 1-3 sub-electrodes SEL1-1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 emit light provided in a corresponding region.
  • it may be made of a material having a constant reflectance.
  • Each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 may be made of a conductive material having a constant reflectance.
  • the conductive material may include an opaque metal that is advantageous for reflecting light emitted from the light emitting devices LD in the image display direction of the display device.
  • the opaque metal may include, for example, a metal such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, and alloys thereof.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 are made of a transparent conductive material.
  • the transparent conductive material may include conductive oxides such as indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium tin zinc oxide (ITZO), and conductive polymers such as PEDOT.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 include a transparent conductive material
  • light emission A separate conductive layer made of an opaque metal for reflecting light emitted from the elements LD in the image display direction of the display device may be additionally included.
  • the materials of each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 are It is not limited.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 are provided as a single layer and/or It may be formed, but the present invention is not limited thereto.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 are metals or alloys.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 are the amount of each of the light emitting elements LD.
  • it may be formed of at least a double layer or a multilayer.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 It may be made of multiple layers sequentially stacked in order.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 have a constant reflectance.
  • light emitted from each of the light-emitting elements LD is applied to the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes Reflected by each of the SEL2_1, SEL2_2, and SEL2_3 may proceed in the image display direction of the display device.
  • a first serial stage SET1 may be formed with a plurality of light-emitting elements LD connected in parallel therebetween.
  • the 2-2 second sub-electrode SEL2_2 and the 1-2 second sub-electrode SEL1_2 surrounding the periphery of the 2-2 sub-electrode SEL2_2 May constitute a second serial stage SET2 with a plurality of light-emitting elements LD connected in parallel therebetween.
  • a 2-2 sub-electrode surrounding a periphery of the 2-3rd sub-electrode SEL2_3 and the 2-3rd sub-electrode SEL2_3 may form a third serial stage SET3 with a plurality of light emitting elements LD connected in parallel therebetween.
  • first to third serial terminals SET1, SET2, and SET3 are disposed in the light emitting area EMA of each pixel PXL, and the first to third serial terminals SET1 , SET2, SET3) may configure the light emitting unit EMU of each pixel PXL.
  • the 1-1th sub-electrode SEL1_1 included in the first serial end SET1 of each pixel PXL may be an anode electrode of the light emitting unit EMU of each pixel PXL
  • the third series The 2-3rd sub-electrodes SEL2_3 included in the stage SET3 may be a cathode electrode of the light emitting unit EMU.
  • the 1-1th sub-electrode SEL1_1 of each pixel PXL is included in the pixel circuit unit PCL of each pixel PXL through the first contact hole CH1.
  • the pixel circuit 144 may be electrically connected.
  • the 1-1th sub-electrode SEL1_1 may be electrically connected to the first transistors T1 and T of the pixel circuit 144 through the first contact hole CH1.
  • each of the light-emitting elements LD may be a micro-sized light-emitting device using a material having an inorganic crystal structure, for example, having a size as small as nanoscale to microscale.
  • each of the light emitting devices LD may be a micro light emitting device manufactured by an etching method or a micro light emitting device manufactured by a growth method.
  • the type, size, shape, etc. of the light-emitting elements LD may be variously changed. At least two to tens of light-emitting elements LD may be aligned and/or provided in the light-emitting area EMA of each pixel PXL, but the number of light-emitting elements LD is not limited thereto. .
  • the number of light emitting elements LD arranged and/or provided in the light emitting area EMA of each pixel PXL may be variously changed.
  • the light-emitting elements LD may be aligned along the periphery of the 2-1 second sub-electrode SEL2_1.
  • the light-emitting elements LD are radially aligned with the center of the circular shape 2-1 sub-electrode SEL2_1 between the 1-1 sub-electrode SEL1_1 and the 2-1 sub-electrode SEL2_1 Can be.
  • the light emitting devices LD may be aligned along the periphery of the 2-2 sub-electrode SEL2_2.
  • the light-emitting elements LD are radially aligned with a circular shape of the 2-2 sub-electrode SEL2_2 between the 1-2 sub-electrode SEL1_2 and the 2-2 sub-electrode SEL2_2. Can be.
  • the light emitting devices LD may be aligned along the periphery of the 2-3rd sub-electrodes SEL2_3.
  • the light-emitting elements LD are radially aligned around the circular-shaped 2-3 sub-electrodes SEL2_3 between the 1-3 sub-electrodes SEL1_3 and the 2-3 sub-electrodes SEL2_3. Can be.
  • At least one reverse light emitting element (LDr) connected in a reverse direction between two adjacent sub-electrodes at each serial end is further disposed, or the two sub-electrodes are disposed between two adjacent sub-electrodes at each serial end.
  • At least one defective light emitting device not connected to the electrodes, for example, an ineffective light source may be further disposed.
  • the light-emitting elements LD may be provided in a form dispersed in a solution and may be injected into the light-emitting region EMA of the pixel PXL.
  • the light emitting elements LD may be injected into the light emitting area EMA of each pixel PXL through an inkjet printing method, a slit coating method, or various other methods.
  • the light emitting elements LD may be mixed with a volatile solvent and supplied to the light emitting area EMA of each pixel PXL through an inkjet printing method or a slit coating method.
  • the first and second electrodes EL1 and EL2 located in the emission area EMA of each pixel PXL When an alignment signal (or alignment voltage) corresponding to each of the first and second electrodes EL1 and EL2 located in the emission area EMA of each pixel PXL is applied, the first and second electrodes While an electric field is formed between the electrodes EL1 and EL2, the light emitting elements LD may be aligned between the first and second electrodes EL1 and EL2. After the light-emitting elements LD are aligned, the solvent may be volatilized or removed in another way to provide the light-emitting elements LD between the first and second electrodes EL1 and EL2.
  • an alignment signal or alignment voltage
  • the first-first sub-electrode SEL1_1 and the first-second sub-electrode included in the first electrode EL1 are The SEL1_2 and the 1-3th sub-electrodes SEL1_3 may be electrically and/or physically connected to each other.
  • the 2-1 sub-electrode SEL2_1, the 2-2 sub-electrode SEL2_2, and the 2-3 sub-electrode SEL2_3 included in the second electrode EL2 are first to third bridge patterns.
  • the 1-1 sub-electrode SEL1_1 and the 1-2 sub-electrode are separated, positioned in the same column, and spaced apart from each other.
  • the first electrode EL1 is partially removed or disconnected to be positioned in the same row, and the 1-1, 1-2, and 1-3 sub-electrodes are spaced apart from each other. It may be provided in a form including (SEL1_1, SEL1_2, SEL1_3).
  • the first and second electrodes EL1 and EL2 are aligned with the light emitting elements LD. It can function as an alignment electrode (or alignment wiring) for.
  • the first electrode EL1 may be a first alignment electrode to which a first alignment signal (or a first alignment voltage) is applied
  • the second electrode EL2 is a second alignment signal (or a second alignment voltage). It may be a second alignment electrode to which is applied.
  • the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 may be the first alignment electrode, and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 are It may be a second alignment electrode.
  • the first alignment signal and the second alignment signal may have different voltage levels.
  • an electric field may be formed between the first and second electrodes EL1 and EL2, respectively.
  • the light emitting elements LD may be aligned with the light emitting area EMA of the pixel PXL by an electric field formed between two adjacent sub-electrodes.
  • the 1-1 to 1-3 sub The electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 may function as driving electrodes for driving the light-emitting elements LD.
  • alignment applied to each of the first and second electrodes EL1 and EL2 in the step of aligning the light emitting elements LD with the light emitting area EMA of each pixel PXL By controlling a signal (or an alignment voltage) or forming a magnetic field, the light-emitting elements LD supplied to the light-emitting area EMA may be controlled to be aligned to be relatively deflected.
  • both ends EP1 the waveform of the alignment signal or allowing a magnetic field to be formed in the light-emitting area EMA, both ends EP1,
  • the number of light-emitting elements LD in which one end of EP2) faces the first alignment electrode and the other end thereof is in the forward direction toward the second alignment electrode is reverse light-emitting elements LDr arranged in the opposite direction. It can be adjusted to be more than the number of ).
  • Each of the light emitting devices LD may include a light emitting device manufactured by an etching method or a light emitting device having a core-shell structure manufactured by a growth method.
  • each of the light-emitting elements LD is a light-emitting element manufactured by an etching method
  • each light-emitting element LD has a first semiconductor layer 11, an active layer 12, and a second semiconductor layer along the length L direction. 13
  • the additional electrode 15 may include a light-emitting stack (or stack pattern) in which the additional electrodes 15 are sequentially stacked.
  • each light emitting device LD when each of the light emitting devices LD is a light emitting device having a core-shell structure manufactured by a growth method, each light emitting device LD includes a first semiconductor layer 11 and a first semiconductor layer 11 located at the center ), an active layer 12 surrounding at least one side of the active layer 12, a second semiconductor layer 13 surrounding at least one side of the active layer 12, and an additional electrode 15 surrounding at least one side of the second semiconductor layer 13 It may include a light emitting pattern 10 having ).
  • Each of the light-emitting elements LD includes a first end EP1 electrically connected to one of two adjacent sub-electrodes in each of the first to third regions A1, A2, and A3, It may include a second end EP2 electrically connected to the other of the two adjacent sub-electrodes.
  • the first end EP1 of each light emitting device LD may be the first semiconductor layer 11 including an n-type semiconductor layer
  • the second end EP2 is p It may be a second semiconductor layer 13 including a type semiconductor layer. That is, in the light emitting area EMA of the pixel PXL, each light emitting element LD may be connected in a forward direction between two adjacent sub-electrodes in the first direction DR1. As described above, the light emitting elements LD connected in the forward direction between two adjacent sub-electrodes may constitute effective light sources of each of the first to third series stages SET1 to SET3.
  • the first end EP1 of each of the light-emitting elements LD is directly connected to one of two sub-electrodes adjacent in the first direction DR1, or the one It can be connected to the sub-electrode.
  • the second end EP2 of each of the light-emitting elements LD may be directly connected to the remaining sub-electrode of two adjacent sub-electrodes, or may be electrically connected to the remaining sub-electrodes through a contact electrode CNE. have.
  • the above-described light emitting devices LD are disposed between two adjacent sub-electrodes on the passivation layer PSV of each of the first to third regions A1, A2, and A3.
  • an insulating pattern INSP may be provided between the passivation layer PSV and each light emitting device LD.
  • the insulating pattern INSP may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the insulating pattern INSP may be provided on the passivation layer PSV to fill a space between each light emitting element LD and the passivation layer PSV.
  • the insulating pattern INSP stably supports the light-emitting elements LD, thereby preventing separation of the light-emitting elements LD arranged between two adjacent sub-electrodes.
  • the insulating pattern INSP may have the same height as two adjacent sub-electrodes, for example, the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1, but the present invention is not limited thereto.
  • the insulating pattern INSP may have a height different from that of the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1.
  • the insulating pattern INSP may be omitted according to a process condition of the display device unit DPL.
  • the light-emitting elements LD of each pixel PXL include first light-emitting elements LD1 and LD included in the first serial stage SET1, and the second light-emitting elements LD1 and LD included in the second serial stage SET2.
  • the light emitting devices LD2 and LD may be included, and the third light emitting devices LD3 and LD included in the third series terminal SET3 may be included.
  • the light emitting elements LD of each pixel PXL may include at least one reverse light emitting element LDr connected in a forward direction and an opposite direction (for example, a reverse direction) between two adjacent sub-electrodes. I can.
  • a contact electrode CNE may be disposed on the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, SEL1_3, and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3, respectively. have.
  • the contact electrode CNE may be made of various transparent conductive materials.
  • the contact electrode CNE includes at least one of various transparent conductive materials including ITO, IZO, and ITZO, and may be substantially transparent or translucent to satisfy a predetermined transmittance.
  • the material of the contact electrode CNE is not limited to the above-described embodiments, and according to the embodiments, the contact electrode CNE may be formed of various opaque conductive materials.
  • the contact electrode CNE is a first contact electrode CNE1 disposed on the first-first sub-electrode SEL1_1, and a first contact electrode CNE1 disposed on the second-first sub-electrode SEL2_1.
  • the first contact electrode CNE1 is the first-first sub-electrode SEL1_1 and both ends EP1 and EP2 of each of the first light emitting elements LD1 and LD in the first region A1 of each pixel PXL. ) One of the ends can be connected. When viewed in plan view, the first contact electrode CNE1 may overlap one end of each of the first light emitting elements LD1 and LD and the 1-1th sub-electrode SEL1_1, respectively.
  • the second contact electrode CNE2 connects the 2-1 sub-electrode SEL2_1 and the other end of each of the first light emitting elements LD1 and LD to the other ends EP1 and EP2 in the first region A1. I can. When viewed in plan view, the second contact electrode CNE2 may overlap the remaining ends of each of the first light emitting devices LD1 and LD and the 2-1 sub-electrode SEL2_1, respectively.
  • the third contact electrode CNE3 is formed at both ends EP1 and EP2 of each of the 1-2 sub-electrodes SEL1_2 and the second light emitting elements LD2 and LD in the second area A2 of each pixel PXL. ) One of the ends can be connected. When viewed in plan view, the third contact electrode CNE3 may overlap one end of each of the second light emitting devices LD2 and LD and the 1-2nd sub-electrode SEL1_2, respectively. In an embodiment of the present invention, the third contact electrode CNE3 may extend from the second area A2 to at least a part of the first area A1.
  • the fourth contact electrode CNE4 connects the other ends of the 2-2 sub-electrodes SEL2_2 and both ends EP1 and EP2 of each of the second light emitting devices LD2 and LD in the second area A2. I can. When viewed in plan view, the fourth contact electrode CNE4 may overlap the remaining ends of each of the second light emitting devices LD2 and LD and the 2-2 sub-electrode SEL2_2, respectively.
  • the fifth contact electrode CNE5 is formed at both ends EP1 and EP2 of each of the 1-3 sub-electrodes SEL1_3 and the third light emitting elements LD3 and LD in the third area A3 of each pixel PXL. ) One of the ends can be connected. In plan view, the fifth contact electrode CNE5 may overlap one end of each of the third light emitting devices LD3 and LD and the first-3 sub-electrodes SEL1_3, respectively. In an embodiment of the present invention, the fifth contact electrode CNE5 may extend from the third area A3 to at least a part of the second area A2.
  • the sixth contact electrode CNE6 may connect the other end of each of both ends of the 2-3rd sub-electrodes SEL2_3 and the third light emitting devices LD3 and LD in the third area A3. When viewed in plan view, the sixth contact electrode CNE6 may overlap the remaining ends of each of the third light emitting devices LD3 and LD and the 2-3rd sub-electrodes SEL2_3, respectively.
  • the first bridge pattern BRP1 disposed in the first area A1 is electrically and/or physically connected to the third contact electrode CNE3 disposed in the second area A2 through the first intermediate electrode CTE1. I can.
  • the first intermediate electrode CTE1 is disposed in a region between the first region A1 and the second region A2 and may be integrally formed with the third contact electrode CNE3.
  • the first intermediate electrode CTE1 may be regarded as a region of the third contact electrode CNE3.
  • one region of the third contact electrode CNE3 extending (or protruding) from the second region A2 to at least a part of the first region A1 is the first intermediate electrode CTE1. I can. Since the first intermediate electrode CTE1 is a region of the third contact electrode CNE3, the first intermediate electrode CTE1 and the third contact electrode CNE3 may include the same material.
  • the first intermediate electrode CTE1 may overlap the first bridge pattern BRP1 provided in the first region A1. Also, the first intermediate electrode CTE1 may overlap a part of the first connection pattern CNP1 located in a region between the first region A1 and the second region A2. The first intermediate electrode CTE1 may be electrically and/or physically connected to the first bridge pattern BRP1 through the third contact hole CH3. In this case, a part of the first connection pattern CNP1 may be disposed between the first intermediate electrode CTE1 and the first bridge pattern BRP1.
  • the first serial terminal SET1 and the second serial terminal SET2 may be electrically and/or physically connected.
  • the second bridge pattern BRP2 disposed in the second area A2 is electrically and/or physically connected to the fifth contact electrode CNE5 disposed in the third area A3 through the second intermediate electrode CTE2. I can.
  • the second intermediate electrode CTE2 is disposed in a region between the second region A2 and the third region A3 and may be integrally formed with the fifth contact electrode CNE5.
  • the second intermediate electrode CTE2 may be regarded as a region of the fifth contact electrode CNE5.
  • one region of the fifth contact electrode CNE5 extending (or protruding) from the third region A3 to at least a part of the second region A2 is the second intermediate electrode CTE2. I can. Since the second intermediate electrode CTE2 is a region of the fifth contact electrode CNE5, the second intermediate electrode CTE2 and the fifth contact electrode CNE5 may include the same material.
  • the second intermediate electrode CTE2 may overlap the second bridge pattern BRP2 provided in the second region A2.
  • the second intermediate electrode CTE2 may overlap a part of the second connection pattern CNP2 located in a region between the second region A2 and the third region A3.
  • the second intermediate electrode CTE2 may be electrically and/or physically connected to the second bridge pattern BRP2 through the sixth contact hole CH6.
  • a part of the second connection pattern CNP2 may be disposed between the second intermediate electrode CTE2 and the second bridge pattern BRP2.
  • the second bridge pattern BRP2, the second intermediate electrode CTE2, and the fifth contact electrode CNE5 are connected, the second bridge pattern BRP2, the second intermediate electrode CTE2, and the fifth contact electrode CNE5 are connected.
  • the 2 serial terminal SET2 and the third serial terminal SET3 may be electrically and/or physically connected.
  • the display device portion DPL of each pixel PXL includes the first connection pattern CNP1 and the second region A2 disposed in a region between the first region A1 and the second region A2.
  • the second connection pattern CNP2 disposed between the third regions A3 may be included.
  • a part of the first connection pattern CNP1 corresponds to the third contact hole CH3 and may be disposed between the first bridge pattern BRP1 and the first intermediate electrode CTE1.
  • another part of the first connection pattern CNP1 overlaps the second bridge pattern BRP2 when viewed from the top and is electrically connected to the second bridge pattern BRP2 through the fourth contact hole CH4. I can.
  • a part of the second connection pattern CNP2 corresponds to the sixth contact hole CH6 and may be disposed between the second bridge pattern BRP2 and the second intermediate electrode CTE2.
  • another part of the second connection pattern CNP2 overlaps the third bridge pattern BRP3 when viewed from the top and is electrically connected to the third bridge pattern BRP3 through the ninth contact hole CH9. I can.
  • the first and second connection patterns CNP1 and CNP2 are provided on the same layer and may include the same material.
  • the first and second connection patterns CNP1 and CNP2 include the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3, and the 2-1 to 2-3 sub-electrodes ( It is provided on the same layer as SEL2_1, SEL2_2, SEL2_3, the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, It may contain the same material as SEL2_2 and SEL2_3).
  • Each of the first to sixth contact electrodes CNE1 to CNE6 may have a circular shape, but the present invention is not limited thereto. It may be changed into various shapes within a range in which one end of both ends EP1 and EP2 is electrically and/or physically stably connected.
  • An encapsulation layer ENC may be provided and/or formed on the first to sixth contact electrodes CNE1 to CNE6.
  • the encapsulation layer ENC may cover the pixel circuit unit PCL and the display device unit DPL provided in each pixel PXL.
  • the encapsulation layer ENC may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the encapsulation layer ENC may have a structure in which at least one inorganic layer and at least one organic layer are alternately stacked.
  • the light emitting region EMA of each pixel PXL is divided into first to third regions A1, A2, A3 along the second direction DR2, and the first to the first Two sub-electrodes spaced apart from each other and light-emitting elements LD connected in parallel between the sub-electrodes are disposed in each of the three regions A1, A2, and A3.
  • the light emitting elements LD disposed in each of the first to third regions A1, A2, and A3 are formed by one of the two sub-electrodes located in the corresponding region. It may be arranged (or aligned) in various directions along the circumferential direction of the remaining sub-electrodes formed in the enclosed isolated circular island shape.
  • the light-emitting elements LD may not be arranged (or aligned) to be biased in a specific direction within the light-emitting area EMA of each pixel PXL. Accordingly, light emitted from each of the light emitting devices LD may not be concentrated in a specific direction. Accordingly, the amount (or intensity) of light emitted from the emission area EMA of each pixel PXL is similar to or substantially equal to the amount (or intensity) of light emitted from the emission area EMA of the adjacent pixel PXL. Can be the same. Accordingly, the display device according to the exemplary embodiment of the present invention may have a uniform light emission distribution over the entire area.
  • two sub-electrodes spaced apart from each other in each of the first to third regions A1, A2, and A3 and the light-emitting elements LD connected in parallel between the sub-electrodes are Constructs a serial stage.
  • a bridge pattern located in each of the first to third regions A1, A2, and A3, and an intermediate electrode located between two consecutive regions and integrally formed with a contact electrode of a subsequent region of the two consecutive regions are used.
  • the light emitting elements LD located in each of the two consecutive regions are electrically connected.
  • the first serial end SET1 of the first region A1 and The second serial end SET2 of the second area A2 is electrically connected, and the second serial end SET2 of the second area A2 and the third serial end SET3 of the third area A3 Connect electrically.
  • the light emitting units (EMU) of each pixel (PXL) are configured by connecting the light emitting elements (LD) provided in each of the first to third regions (A1, A2, A3) in a series/parallel hybrid structure. Can be.
  • each pixel PXL is stably driven, thereby reducing a driving current flowing through a panel of the display device, thereby improving power consumption efficiency.
  • the pixel circuit unit PCL included in each pixel PXL is disposed under the display element unit DPL and overlaps the display element unit DPL when viewed in cross section.
  • the invention is not limited thereto.
  • the pixel circuit unit PCL included in each pixel PXL may be disposed below the display element unit DPL, but may be provided in a region not overlapping the display element unit DPL.
  • FIG. 12 is a plan view illustrating a driving current flowing through a pixel according to an exemplary embodiment of the present invention, and as an example, illustrating a flow of a driving current flowing through the pixel of FIG. 8.
  • a flow of a driving current flowing through the pixel PXL is illustrated by a dotted arrow.
  • first transistors T1 and T of the pixel circuit unit PCL included in each pixel PXL for example, a driving transistor
  • the driving current is the light emitting unit of each pixel PXL through the first contact hole CH1.
  • EMU For example, a driving current is supplied to the 1-1 sub-electrode SEL1_1 of the first series terminal SET1 through the first contact hole CH1, and the driving current is the first serial terminal SET1.
  • the first sub-electrode SEL2_1 passes through the light-emitting elements LD1 and LD. Accordingly, the first light emitting devices LD1 and LD may emit light with a luminance corresponding to the divided current.
  • the driving current flowing through the 2-1 sub-electrode SEL2_1 of the first series terminal SET1 is a first bridge pattern electrically connected to the 2-1 sub-electrode SEL2_1 through a second contact hole CH2.
  • BRP1 a first intermediate electrode CTE1 electrically connected to the first bridge pattern BRP1 through a third contact hole CH3, and a third contact electrode electrically connected to the first intermediate electrode CTE1 It may flow into the 1-2nd sub-electrode SEL1_2 of the second series terminal SET2 via the CNE3.
  • the driving current is transmitted through the second light emitting elements LD2 and LD connected in the forward direction between the 1-2 sub-electrode SEL1_2 and the 2-2 sub-electrode SEL2_2 of the second series terminal SET2. It flows to the 2nd-2nd sub-electrode SEL2_2 of the second series terminal SET2. Accordingly, the second light emitting devices LD2 and LD may emit light with a luminance corresponding to the divided current.
  • the driving current flowing through the second-second sub-electrode SEL2_2 of the second series terminal SET2 is a second bridge pattern electrically connected to the second-second sub-electrode SEL2_2 through a fifth contact hole CH5. (BRP2), a second intermediate electrode CTE2 electrically connected to the second bridge pattern BRP2 through a sixth contact hole CH6, and a fifth contact electrode electrically connected to the second intermediate electrode CTE2 It may flow into the 1-3th sub-electrodes SEL1_3 of the third series terminal SET3 via the CNE5.
  • the driving current is passed through the third light emitting elements LD3 and LD connected in the forward direction between the 1-3 sub-electrodes SEL1_3 and the 2-3 sub-electrodes SEL2_3 of the third series terminal SET3. It flows to the 2-3rd sub-electrodes SEL2_3 of the third series terminal SET3. Accordingly, the third light emitting devices LD3 and LD may emit light with a luminance corresponding to the divided current.
  • each pixel PXL is the first light emitting devices LD1 and LD of the first series end SET1 and the second light emitting devices LD2 of the second series end SET2. , LD), and the third light emitting devices LD3 and LD of the third series terminal SET3, and may flow through sequentially. Accordingly, each pixel PXL may emit light with a luminance corresponding to the data signal supplied during each frame period.
  • FIG. 13 is a schematic plan view illustrating a pixel according to an exemplary embodiment of the present invention according to another exemplary embodiment
  • FIG. 14 is a cross-sectional view taken along lines III to III′ of FIG. 13
  • FIG. 15 is a diagram IV to IV of FIG. 'A cross-sectional view taken along a line
  • FIG. 16 is a cross-sectional view corresponding to lines IV to IV'of FIG. 13, which is implemented according to another embodiment of the first bank shown in FIG. 15, and
  • FIG. 17 is A display device is implemented according to another exemplary embodiment, and is a cross-sectional view corresponding to line IV to IV' of FIG. 13.
  • FIGS. 13 to 17 a detailed description of the same or similar configuration as the embodiment of FIG. 8 will be omitted.
  • each pixel PXL may include a light emitting area EMA and a peripheral area surrounding the light emitting area EMA.
  • the pixel area PXA in which each pixel PXL is disposed includes first to third areas A1, A2, and A3 partitioned along the second direction DR2.
  • Each pixel PXL may include a pixel circuit unit PCL and a display device unit DPL.
  • the pixel circuit unit PCL includes at least one transistor T, a first bridge pattern BRP1 disposed in the first region A1, a second bridge pattern BRP2 disposed in the second region A2, and A third bridge pattern BRP3 disposed in the third area A3 may be included.
  • the display device unit DPL includes a first bank BNK1, first and second electrodes EL1 and EL2 located in the emission area EMA of each pixel PXL, light emitting devices LD, and a contact electrode. It may include (CNE), first and second intermediate electrodes CTE1 and CTE2, and a second bank BNK2 located in a peripheral area of each pixel PXL.
  • the first bank BNK1 may be a support member supporting each of the sub-electrodes located in the light-emitting area EMA so that light emitted from the light-emitting elements LD further proceeds in the image display direction of the display device.
  • the first bank BNK1 is in the light emitting area EMA of the first area A1, the light emitting area EMA of the second area A2, and the light emitting area EMA of the third area A3. Can be placed.
  • the first bank BNK1 may be provided and/or formed between the passivation layer PSV and the sub-electrodes in the light emitting area EMA of each of the first to third areas A1, A2, and A3.
  • the first bank BNK1 is between the 1-1th sub-electrode SEL1_1 and the passivation layer PSV, and the 2-1th sub-electrode SEL2_1 It may be provided and/or formed between the protective layers PSV, respectively.
  • the first bank BNK1 is formed between the 1-2nd sub-electrode SEL1_2 and the passivation layer PSV, and the 2-2nd sub-electrode SEL2_2 and the passivation layer PSV. ) May be provided and/or formed between each.
  • the first bank BNK1 is formed between the 1-3 sub-electrodes SEL1_3 and the passivation layer PSV, and the 2-3 sub-electrodes SEL2_3 and the passivation layer PSV. ) May be provided and/or formed between each.
  • the first bank BNK1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first bank BNK1 may include an organic insulating layer of a single layer and/or an inorganic insulating layer of a single layer, but the present invention is not limited thereto.
  • the first bank BNK1 may be provided in the form of a multilayer in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • the first bank BNK1 may have a trapezoidal cross section whose width decreases from one surface of the passivation layer PSV toward the top, but the present invention is not limited thereto.
  • the first bank BNK1 may include a curved surface having a cross-section such as a semi-elliptic shape, a semi-circular shape, etc., whose width becomes narrower from one surface of the protective film PSV toward the top, as shown in FIG. 16. May be.
  • the shape of the first bank BNK1 is not limited to the above-described embodiments, and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD. .
  • the adjacent first banks BNK1 may be disposed on the same plane on the passivation layer PSV and may have the same height.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 and 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 is a first bank ( It may be provided and/or formed on BNK1) to have a surface profile corresponding to the shape of the first bank BNK1.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 is a first bank BNK1 It may include a protruding portion corresponding to a and a flat portion corresponding to the passivation layer PSV.
  • each of the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 are disposed under the sub-electrodes SEL1_1, SEL1_2, and SEL1_3. Since the first bank BNK1 has a surface profile corresponding to the shape of the first bank BNK1, the light emitted from each of the light emitting devices LD is the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3.
  • the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 may be reflected to further advance in the image display direction of the display device.
  • the efficiency of light emitted from each of the light emitting devices LD may be further improved.
  • the first bank BNK1, the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3, and the 2-1 to 2-3 sub-electrodes SEL2_1 , SEL2_2, SEL2_3) each functions as a reflective member that improves the light efficiency of the display device by inducing the light emitted from the light emitting elements LD disposed in the light emitting area EMA of each pixel PXL in a desired direction. can do.
  • the light emitted from the light emitting elements LD may function as a reflective member that improves light emission efficiency of the light emitting elements LD by allowing the light emitted from the light emitting elements LD to proceed in the image display direction of the display device.
  • a second bank BNK2 may be disposed in a peripheral area of each pixel PXL.
  • the second bank BNK2 may have the same configuration as the bank BNK illustrated in the pixel of FIG. 9 described above.
  • Such a second bank (BNK2) may be provided and/or formed on a layer different from that of the first bank (BNK1), but the present invention is not limited thereto, and according to an embodiment, the second bank (BNK2) is It may be provided and/or formed on the same layer as the first bank BNK1.
  • the second bank BNK2 may be provided and/or formed on a layer different from that of the first bank BNK1, and may be positioned on the first insulating layer INS1.
  • the light emitting elements LD are provided on the first insulating layer INS1 in the light emitting area EMA of each of the first to third areas A1, A2, and A3 and/ Or can be formed.
  • the first insulating layer INS1 includes light-emitting elements LD arranged (or disposed) between two adjacent sub-electrodes among the sub-electrodes constituting each serial stage in the emission area EMA of each pixel PXL. ) It may be formed and/or provided in the lower part of each.
  • the first insulating layer INS1 fills the space between each of the light emitting elements LD and the protective layer PSV to stably support the light emitting elements LD, and the light emitting elements LD from the protective layer PSV It can prevent the escape of.
  • the first insulating layer INS1 may expose one region of each of the sub-electrodes constituting each serial end and cover the remaining regions excluding the one region.
  • a contact electrode CNE is provided and/or formed on a region of each of the exposed sub-electrodes, so that each of the sub-electrodes and the contact electrode CNE may be electrically and/or physically connected.
  • the first insulating layer INS1 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating layer that is advantageous for protecting the light emitting elements LD from the pixel circuit portion PCL of each pixel PXL. This is not limited to this.
  • the first insulating layer INS1 may be formed of an organic insulating layer that is advantageous for flattening the support surfaces of the light emitting devices LD.
  • a second insulating layer INS2 may be provided and/or formed on the light emitting devices LD, respectively.
  • the second insulating layer INS2 is provided and/or formed on the light-emitting elements LD, respectively, to cover a portion of the upper surface of each of the light-emitting elements LD, and both ends EP1 and EP1 of each of the light-emitting elements LD. EP2) can be exposed to the outside.
  • the second insulating layer INS2 may be formed in an independent pattern in the emission area EMA of each pixel PXL, but the present invention is not limited thereto.
  • the second insulating layer INS2 may be formed of a single layer or multiple layers, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may fix each of the light emitting elements LD arranged in the light emitting area EMA of each pixel PXL.
  • the second insulating layer INS2 may include an inorganic insulating layer that is advantageous for protecting the active layers 12 of each of the light emitting devices LD from external oxygen and moisture.
  • the second insulating layer INS2 may include an organic insulating layer including an organic material according to design conditions of the display device to which the light emitting elements LD are applied.
  • a second insulating layer INS2 is formed on the light-emitting elements LD.
  • the empty gap is In the process of forming the second insulating layer INS2, it may be filled with the second insulating layer INS2.
  • the light emitting devices LD may be supported more stably.
  • the second insulating layer INS2 may be formed of an organic insulating layer which is advantageous for filling the gaps between the first insulating layer INS1 and the light emitting devices LD.
  • a second insulating layer INS2 is formed on each of the light emitting devices LD to prevent the active layer 12 of each of the light emitting devices LD from contacting an external conductive material.
  • the second insulating layer INS2 may cover only a part of the surface of each of the light emitting devices LD and may expose both ends EP1 and EP2 of each of the light emitting devices LD to the outside.
  • a contact electrode CNE may be provided and/or formed on the second insulating layer INS2.
  • the first contact electrode CNE1 and the second contact electrode CNE2 are spaced apart from each other with a predetermined distance on the second insulating layer INS2 on the first light emitting elements LD1 and LD, and are electrically and/or physically separated from each other. Can be.
  • the light-emitting elements LD disposed in the light-emitting area EMA of the second area A2, for example, a third contact electrode CNE3 on the second insulating layer INS2 on the second light-emitting elements LD2 and LD.
  • the fourth contact electrode CNE4 may be provided and/or formed.
  • the third contact electrode CNE3 and the fourth contact electrode CNE4 are spaced apart from each other with a predetermined distance on the second insulating layer INS2 on the second light emitting elements LD2 and LD, and are electrically and/or physically separated from each other. Can be.
  • Light-emitting elements LD disposed in the light-emitting area EMA of the third area A3, for example, a fifth contact electrode CNE5 on the second insulating layer INS2 on the third light-emitting elements LD3 and LD.
  • the sixth contact electrode CNE6 may be provided and/or formed.
  • the fifth contact electrode CNE5 and the sixth contact electrode CNE6 are spaced apart from each other with a predetermined distance on the second insulating layer INS2 on the third light emitting devices LD3 and LD, and are electrically and/or physically separated from each other. Can be.
  • FIGS. 19A to 19H are cross-sectional views sequentially illustrating a method of manufacturing the pixel illustrated in FIG. 14.
  • FIGS. 13 and 14 will be sequentially described according to a manufacturing method in conjunction with FIGS. 18A to 18F and FIGS. 19A to 19H.
  • the pixel region PXA in which the pixel PXL is provided may include first to third regions A1, A2, and A3 partitioned along the second direction DR2.
  • Each of the first to third areas A1, A2, and A3 may include a light emitting area EMA from which light is emitted and a peripheral area surrounding the light emitting area EMA.
  • the pixel circuit unit PCL includes a pixel circuit 144 including at least one transistor T, first to third bridge patterns BRP1, BRP2, BRP3, driving voltage lines DVL, PL2, and at least one or more. It may include an insulating film.
  • the at least one insulating layer includes a buffer layer BFL, a gate insulating layer GI, first and second interlayer insulating layers ILD1 and ILD2, and a protective layer PSV sequentially formed on the substrate SUB. can do.
  • the first interlayer insulating layer ILD1 may include an eighth contact hole CH8 exposing a portion of the driving voltage lines DVL and PL2.
  • Each of the second interlayer insulating layer ILD2 and the passivation layer PSV includes a first contact hole CH1 exposing a part of the second terminal DE of the first transistors T1 and T included in the pixel circuit 144, Second and third contact holes CH2 and CH3 each exposing a portion of the first bridge pattern BRP1 may be included.
  • each of the second interlayer insulating layer ILD2 and the passivation layer PSV may include fourth to sixth contact holes CH4, CH5, and CH6 each exposing a part of the second bridge pattern BRP2.
  • each of the second interlayer insulating layer ILD2 and the passivation layer PSV may include seventh and ninth contact holes CH7 and CH9 exposing a portion of the third bridge pattern BRP3, respectively.
  • Each of the first to third bridge patterns BRP1, BRP2, and BRP3 may be formed on the first interlayer insulating layer ILD1.
  • each of the first to third bridge patterns BRP1, BRP2, and BRP3 extends along the second direction DR2 and may be separated from each other to be electrically and/or physically separated.
  • the third bridge pattern BRP3 may be electrically and/or physically connected to the driving voltage lines DVL and PL2 through the eighth contact hole CH8.
  • a first bank BNK1 is formed on the passivation layer PSV.
  • the first bank BNK1 may be spaced apart from the adjacent first bank BNK1 by a predetermined price.
  • the first bank BNK1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • a conductive material having a high reflectivity on the protective film PSV including the first bank BNK1 ( Or a material), the 1-1 to 1-3 sub-electrodes SEL1_1 to SEL1_3, the 2-1 to 2-3 sub-electrodes SEL2_1 to SEL2_3, and the first and second connection wires ( CNL1 and CNL2, and first and second connection patterns CNP1 and CNP2 are formed.
  • Each of the 1-1 to 1-3 sub-electrodes SEL1_1 to SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1 to SEL2_3 may be formed on the first bank BNK1.
  • the 1-1th sub-electrode SEL1_1 and the 2-1st sub-electrode SEL2_1 are formed in the light emitting area EMA of the first area A1 of each pixel PXL
  • the 1-2nd sub-electrode ( SEL1_2 and 2-2 sub-electrodes SEL2_2 are formed in the emission area EMA of the second area A2 of each of the pixels PXL
  • the three sub-electrodes SEL2_3 may be formed in the emission area EMA of the third area A3 of each pixel PXL.
  • the 2-1th sub-electrode SEL2_1 is formed in an isolated circular island shape, and the 1-1th sub-electrode SEL1_1 is the 2-1th sub-electrode SEL1_1. It may be formed in a shape surrounding the sub-electrode SEL2_1.
  • the 2-2 second sub-electrode SEL2_2 is formed in an isolated circular island shape, and the 1-2-th sub-electrode SEL1_2 is the 2-2. It may be formed in a shape surrounding the sub-electrode SEL2_2.
  • the 2-3rd sub-electrodes SEL2_3 are formed in an isolated circular island shape, and the 1-3th sub-electrodes SEL1_3 are the 2-3rd It may be formed in a shape surrounding the sub-electrode SEL2_3.
  • the 1-1th sub-electrode SEL1_1 and the 1-2nd sub-electrode SEL1_2 may be electrically and/or physically connected through the first connection line CNL1.
  • the first connection wiring CNL1 may be integrally formed with the 1-1th sub-electrode SEL1_1 or may be integrally formed with the 1-2th sub-electrode SEL1_2.
  • the first connection line CNL1 is a region of the 1-1th sub-electrode SEL1_1. Can be considered.
  • the first connection line CNL1 is integrally formed with the 1-2nd sub-electrode SEL1_2, the first connection line CNL1 is regarded as a region of the 1-2nd sub-electrode SEL1_2. Can be.
  • the 1-2nd sub-electrode SEL1_2 and the 1-3th sub-electrode SEL1_3 may be electrically and/or physically connected through the second connection line CNL2.
  • the second connection wiring CNL2 may be integrally formed with the 1-2 th sub-electrode SEL1_2 or may be integrally formed with the 1-3 th sub-electrode SEL1_3.
  • the second connection line CNL2 is integrally formed with the 1-2nd sub-electrode SEL1_2
  • the second connection line CNL2 is a region of the 1-2nd sub-electrode SEL1_2. Can be considered.
  • the second connection wire CNL2 is integrally formed with the 1-3th sub-electrode SEL1_3, the second connection wire CNL2 is regarded as a region of the 1-3th sub-electrode SEL1_3. Can be.
  • the 1-1st sub-electrode SEL1_1 of the first area A1 and the 1-2nd sub-electrode SEL1_2 of the second area A2 are the first connection wiring CNL1. It may be electrically and/or physically connected through.
  • the 1-2 sub-electrode SEL1_2 of the second area A2 and the 1-3 sub-electrode SEL1_3 of the third area A3 are electrically and/or physically connected through the second connection line CNL2.
  • I can. That is, the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 may be electrically and/or physically connected to each other through the first and second connection lines CNL1 and CNL2.
  • the 2-1 second sub-electrode SEL2_1 of the first area A1, the 2-2nd sub-electrode SEL2_2 of the second area A2, and the third area A3 When viewed in a plan view, the 2-3rd sub-electrodes SEL2_3 may be spaced apart from each other with a predetermined interval therebetween.
  • the first connection pattern CNP1 may be formed in a region between the first region A1 and the second region A2.
  • One end of the first connection pattern CNP1 may be connected to the first bridge pattern BRP1 through a third contact hole CH3, and the other end thereof is a second bridge pattern ( BRP2) can be connected.
  • the second connection pattern CNP2 may be formed in a region between the second region A2 and the third region A3.
  • One end of the second connection pattern CNP2 may be connected to the second bridge pattern BRP2 through the sixth contact hole CH6, and the other end thereof is the third bridge pattern ( BRP3) can be connected.
  • the 2-1 second sub-electrode SEL2_1 of the first region A1 may be electrically and/or physically connected to the first bridge pattern BRP1 through the second contact hole CH2.
  • the 2-2nd sub-electrode SEL2_2 of the second area A2 may be electrically and/or physically connected to the second bridge pattern BRP2 through the fifth contact hole CH5.
  • the 2-3rd sub-electrodes SEL2_3 of the third area A3 may be electrically and/or physically connected to the third bridge pattern BRP3 through the seventh contact hole CH7.
  • the 2-1 second sub-electrode SEL2_1 of the first region A1 is a first bridge pattern BRP1, a first connection pattern CNP1, and a second bridge pattern BRP2. Through this, it may be electrically and/or physically connected to the 2-2nd sub-electrode SEL2_2 of the second area A2.
  • the second-second sub-electrode SEL2_2 of the second region A2 is formed in the third region A3 through the second bridge pattern BRP2, the second connection pattern CNP2, and the third bridge pattern BRP3. ) May be electrically and/or physically connected to the 2-3rd sub-electrodes SEL2_3 of ).
  • the 2-1 to 2-3 sub-electrodes SEL2_1, SEL2_2, and SEL2_3 are the first to third bridge patterns BRP1, BRP2, and BRP3, and the first and second connection patterns CNP1 and CNP2. ) May be electrically and/or physically connected to each other.
  • the 1-1th sub-electrode SEL1_1 of the first region A1 may be connected to the first transistors T1 and T of the pixel circuit 144 through the first contact hole CH1.
  • first and second connection patterns (CNP1, CNP2) is provided in the same layer, contains the same material, and can be formed by the same process.
  • the insulating material layer INSM is formed on the passivation layer PSV including the first to 2-3th sub-electrodes SEL2_1, SEL2_2, and SEL2_3, the first and second connection patterns CNP1 and CNP2, and the like.
  • the insulating material layer INSM may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • a second bank BNK2 is formed in a peripheral area of each of the first to third areas A1, A2, and A3 of each pixel PXL.
  • the second bank BNK2 may be formed on the insulating material layer INSM.
  • the second bank BNK2 may be a pixel defining layer defining (or partitioning) the emission area EMA between each pixel PXL and adjacent pixels PXL.
  • the 1-1 to 1-3 sub-electrodes SEL1_1 to SEL1_3 and the second An alignment signal (or alignment voltage) corresponding to each of the -1 to 2-3 sub-electrodes SEL2_1 to SEL2_3 is applied to between two adjacent sub-electrodes in each of the first to third regions A1 to A3. Form an electric field.
  • a first alignment signal (or a first alignment voltage) is applied to the 1-1 to 1-3 sub-electrodes SEL1_1 to SEL1_3 connected through the first and second connection lines CNL1 and CNL2, Second alignment to the second to third sub-electrodes SEL2_1 to SEL2_3 connected through the first to third bridge patterns BRP1 to BRP3 and the first and second connection patterns CNP1 and CNP2 A signal (or a second alignment voltage) may be applied.
  • an AC power supply having a predetermined voltage and period for each of the 1-1 to 1-3 sub-electrodes SEL1_1 to SEL1_3 and the 2-1 to 2-3 sub-electrodes SEL2_1 to SEL2_3
  • an electric field according to the potential difference of each of the two adjacent sub-electrodes may be formed between two adjacent sub-electrodes in each of the first to third regions A1 to A3.
  • a mixed solution including the light emitting elements LD is prepared by using an inkjet printing method or the like.
  • Each of the first to third regions A1 to A3 is injected into the light emitting region EMA.
  • an inkjet nozzle is disposed on the insulating material layer INSM, and a solvent in which a plurality of light emitting elements LD are mixed is applied to the first to third regions of each pixel PXL through the inkjet nozzle.
  • A1 to A3) can be injected into each of the light-emitting areas EMA.
  • the solvent may be any one or more of acetone, water, alcohol, and toluene, but the present invention is not limited thereto.
  • the solvent may be in the form of an ink or a paste.
  • the method of inserting the light-emitting elements LD into the light-emitting areas EMA of the first to third areas A1 to A3 of each pixel PXL is not limited to the above-described embodiment, and the emission The method of introducing the elements LD may be variously changed.
  • the solvent may be removed.
  • the light-emitting elements LD When the light-emitting elements LD are put into the light-emitting region EMA, between the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1, the 1-2 and 2-2 sub-electrodes SEL1_2 Self-alignment of the light emitting devices LD may be induced due to an electric field formed between the SEL2_2 and between the 1-3 and 2-3 sub-electrodes SEL1_3 and SEL2_3, respectively.
  • Light-emitting elements LD may be arranged between the three sub-electrodes SEL1_3 and SEL2_3, respectively.
  • the first light emitting devices LD1 and LD are arranged between the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1, and the 1-2 and 2-2 sub-electrodes SEL1_2 ,
  • the second light emitting devices LD2 and LD are aligned between the SEL2_2, and the third light emitting devices LD3 and LD are aligned between the 1-3 and 2-3 sub-electrodes SEL1_3 and SEL2_3 Can be.
  • the first light-emitting devices LD1 and LD are aligned on the insulating material layer INSM in the light-emitting area EMA of the first area A1, and the second light-emitting devices LD2 and LD are the second area
  • the third light-emitting elements LD3 and LD are arranged on the insulating material layer EMA in the light-emitting area EMA of (A2), and the third light-emitting elements LD3 and LD are formed of the insulating material layer in the light-emitting area EMA of the third area A3.
  • the light-emitting elements LD are at least connected in a direction opposite to the forward direction according to a waveform of an alignment signal applied to each of two adjacent sub-electrodes in each of the first to third regions A1, A2, A3 It may include one reverse light emitting device LDr.
  • the alignment signal applied in the step of aligning the light emitting elements LD to control the direction and intensity of the electric field formed between the adjacent two sub-electrodes, the first to the third In the light emitting area EMA of each of the areas A1, A2, and A3, the ratio of the forward light emitting elements LD and the light emitting elements connected in the opposite direction, for example, the reverse light emitting element LDr, is adjusted or the
  • the forward light-emitting elements LD may be intensively disposed at a specific position in the light-emitting area EMA.
  • a second insulating layer INS2 is formed on each of the light emitting devices LD.
  • the second insulating layer INS2 may cover at least a portion of the upper surface of each of the light-emitting elements LD to expose both ends EP1 and EP2 except for the active layer 12 of each of the light-emitting elements LD to the outside. have.
  • the insulating material layer INSM may be etched to expose a portion of each of the SEL2_1 to SEL2_3 to form the first insulating layer INS1.
  • Electrodes CNE1 to CNE6 and first and second intermediate electrodes CTE1 and CTE2 are formed.
  • the first contact electrode CNE1 is directly formed on the 1-1th sub-electrode SEL1_1, the second contact electrode CNE2 is formed directly on the 2-1st sub-electrode SEL2_1, and the third contact electrode (CNE3) is formed directly on the 1-2nd sub-electrode SEL1_2, the fourth contact electrode CNE4 is formed directly on the 2-2 sub-electrode SEL2_2, and the fifth contact electrode CNE5 is It is formed directly on the 1-3th sub-electrode SEL1_3, and the sixth contact electrode CNE6 may be formed directly on the 2-3th sub-electrode SEL2_3.
  • the first intermediate electrode CTE1 may be integrally formed with the third contact electrode CNE3 to protrude from the second region A2 to the first region A1.
  • the first intermediate electrode CTE1 may be formed on the first connection pattern CNP1 in a region between the first region A1 and the second region A2.
  • the second intermediate electrode CTE2 may be integrally formed with the fifth contact electrode CNE5 to protrude from the third region A3 to the second region A2.
  • the second intermediate electrode CTE2 may be formed on the second connection pattern CNP2 in a region between the second region A2 and the third region A3.
  • each of the first to third regions A1 to A3 of each pixel PXL The first and second connection wirings CNL1 and CNL1, by applying an etching method using a mask, etc., in order for the two sub-electrodes disposed on and the light emitting devices LD aligned therebetween to implement one series end. CNL2) is removed.
  • the 1-1th sub-electrode SEL1_1 located in the first area A1 and the 1-2nd sub-electrode located in the second area A2 may be spaced apart from each other.
  • first and second connection patterns CNP1 and CNP2 may be removed.
  • first connection pattern CNP1 As a part of the first connection pattern CNP1 is removed, the first bridge pattern BRP1 of the first region A1 and the second bridge pattern BRP2 of the second region A2 are electrically and/or physically Can be separated.
  • second connection pattern CP2 As a part of the second connection pattern CP2 is removed, the second bridge pattern BRP2 of the second area A2 and the third bridge pattern BRP3 of the third area A3 are electrically and/or physically Can be separated.
  • each pixel PXL may be independently (or individually) driven from adjacent pixels PXL.
  • the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1 of the first region A1 and the first light emitting devices LD1 and LD connected in parallel therebetween are in a first series.
  • the first-3 and 2-3th sub-electrodes SEL1_3 and SEL2_3 of the third area A3 and the third light-emitting elements LD3 and LD connected in parallel therebetween forming a series stage SET2 are 3 can achieve serial stage (SET3).
  • the 1-3th sub-electrodes SEL1_2 of SET3 may constitute the first electrode EL1 of each pixel PXL.
  • the second-first sub-electrode SEL2_1 of the first series end SET1, the second-second sub-electrode SEL2_2 of the second series end SEL2, and the second-second sub-electrode SEL2_2 of the third series end SET3 may constitute the second electrode EL2 of each pixel PXL.
  • the first series end SET1 is electrically connected to the pixel circuit 144 and is electrically connected to the second series end SET2 by a first bridge pattern BRP1 and a first intermediate electrode CTE1.
  • the series end SET2 is electrically connected to the third series end SET3 by the second bridge pattern BRP2 and the second intermediate electrode CTE2, and the third series end SET3 is a third bridge pattern. It may be electrically connected to the driving voltage wirings DVL and PL2 by (BRP3).
  • the first transistors T1 and T included in the pixel circuit 144 of each pixel PXL for example, are transferred from the first power line PL1 to the driving voltage lines DVL and PL2 by the driving transistor.
  • the driving current may flow into the light emitting unit EMU of each pixel PXL configured with the first to third series terminals SET1 to SET3.
  • the encapsulation layer ENC covering the first to sixth contact electrodes CNE1 to CNE6 is formed.
  • the encapsulation layer ENC may have a structure in which at least one inorganic layer and at least one organic layer are alternately stacked.
  • FIG. 20 is a schematic plan view showing a pixel according to an exemplary embodiment according to another exemplary embodiment, and FIG. 21 is a cross-sectional view taken along lines V to V'of FIG. 20.
  • each pixel PXL may include a pixel circuit unit PCL and a display device unit DPL.
  • the pixel circuit unit PCL may include at least one transistor T and first and second bridge patterns BRP1 and BRP2.
  • the first and second bridge patterns BRP1 and BRP2 are disposed on the first interlayer insulating layer ILD1, are provided on the same layer as a part of the transistor T, and are made of the same material. It may include.
  • the present invention is not limited thereto, and according to the embodiment, the first and second bridge patterns BRP1 and BRP2 are the same layer as the conductive layer forming at least one of the signal lines included in the pixel circuit unit PCL. Can be provided on.
  • the first bridge pattern BRP1 may be provided from the first area A1 to the second area A2. Also, the first bridge pattern BRP1 may be positioned between the second area A2 and the third area A3. The second bridge pattern BRP2 may be provided only in the third area A3. In an embodiment of the present invention, the first bridge pattern BRP1 and the second bridge pattern BRP2 are electrically and/or physically connected before aligning the light emitting elements LD to each pixel PXL.
  • One conductive line can be configured. The conductive line may receive a second alignment signal (or a second alignment voltage) through a driving voltage line DVL.
  • the conductive line After aligning the light emitting elements LD to each pixel PXL, the conductive line includes a first bridge pattern BRP1 and a second bridge pattern BRP2 spaced apart from each other by removing or disconnecting a part of the conductive line. It can be provided in the form of.
  • the first bridge pattern BRP1 and the second bridge pattern BRP2 spaced apart from each other may be electrically and/or physically separated after the light emitting elements LD are aligned.
  • the 1-1st sub-electrode SEL1_1, the 2-1st sub-electrode SEL2_1, at least one of the first light emitting devices LD1 and LD, and the first and second contact electrodes CNE1 are , CNE2) can be deployed.
  • the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1 and the first light emitting devices LD1 and LD connected in parallel therebetween may form a first serial terminal SET1 of each pixel PXL. have.
  • one end (EP1, for example, the first semiconductor layer) of the first light emitting devices LD1 and LD is electrically connected to the 2-1 sub-electrode SEL2_1, and the other end thereof ( EP2 (for example, the second semiconductor layer) may be electrically connected to the 1-1th sub-electrode SEL1_2.
  • the 1-1th sub-electrode SEL1_1 is formed of each pixel PXL through the first contact hole CH1 penetrating the second interlayer insulating layer ILD2 and the passivation layer PSV. It may be electrically connected to the pixel circuit 144.
  • the 2-1 th sub-electrode SEL2_1 may be electrically connected to one side of the first bridge pattern BRP1 through the second contact hole CH2 penetrating the second interlayer insulating layer ILD2 and the passivation layer PSV.
  • the 1-2 sub-electrode SEL1_2, the 2-2 sub-electrode SEL2_2, at least one second light-emitting device LD2, LD, and at least one reverse light-emitting device LDr, LD ), third and fourth contact electrodes CNE3 and CNE4 may be disposed.
  • the 1-2 and 2-2 sub-electrodes SEL1_2 and SEL2_2 and the second light emitting devices LD2 and LD connected in parallel therebetween, and the reverse light emitting devices LDr and LD are 2 serial stage (SET2) can be achieved.
  • one end (EP1, for example, the first semiconductor layer) of the second light emitting devices LD2 and LD is electrically connected to the 1-2 sub-electrode SEL1_2, and the other end thereof ( EP2 (for example, the second semiconductor layer) may be electrically connected to the 2-2 sub-electrode SEL2_2.
  • one end EP1 of the reverse light emitting devices LDr and LD is electrically connected to the 2-2 sub-electrode SEL2_2, and the other end EP2 thereof is the 1-2 sub-electrode. It may be electrically connected to the electrode SEL1_2.
  • the 2-2 second sub-electrode SEL2_2 is the first bridge pattern BRP1 through the third contact hole CH3 penetrating the second interlayer insulating layer ILD2 and the passivation layer PSV. It can be electrically connected to the other side of the. Accordingly, the first serial end SET1 and the second serial end SET2 may be electrically connected through the first bridge pattern BRP1 disposed in the region between the first region A1 and the second region A2. I can.
  • the second bridge pattern BRP2 In the third area A3, the second bridge pattern BRP2, the 1-3 sub-electrodes SEL1_3, the 2-3 sub-electrodes SEL2_3, at least one third light emitting device LD3 and LD, and at least one The reverse light emitting devices LDr and LD and the fifth and sixth contact electrodes CNE5 and CNE6 may be disposed.
  • the 1-3 and 2-3 sub-electrodes SEL1_3 and SEL2_3 and the third light emitting devices LD3 and LD connected in parallel therebetween, and the reverse light emitting devices LDr and LD are 3 can achieve serial stage (SET3).
  • the second bridge pattern BRP2 is electrically connected to the 2-3rd sub-electrodes SEL2_3 through the fourth contact hole CH4 penetrating the second interlayer insulating layer ILD2 and the passivation layer PSV, and the first interlayer
  • the driving voltage lines DVL and PL2 may be electrically connected through the fifth contact hole CH5 penetrating the insulating layer ILD1.
  • one end (EP1, for example, the first semiconductor layer) of the third light emitting devices LD3 and LD is electrically connected to the 2-3rd sub-electrode SEL2_3, and the other end thereof ( EP2 (for example, the second semiconductor layer) may be electrically connected to the 1-3th sub-electrodes SEL1_3.
  • one end EP1 of the reverse light emitting devices LDr and LD is electrically connected to the 1-3 sub-electrodes SEL1_3, and the other end EP2 of the reverse light emitting device LDr and LD is electrically connected to the 2-3 sub-electrode. It may be electrically connected to the electrode SEL2_3.
  • the second serial terminal SET2 and the third serial terminal SET3 may be electrically connected in a region between the second region A2 and the third region A3 through a connection line CNL.
  • connection wiring CNL is provided between the 1-2nd sub-electrode SEL1_2 and the 1-3th sub-electrode SEL1_3, and the 1-2nd sub-electrode SEL1_2 and the The 1-3th sub-electrodes SEL1_3 may be electrically and/or physically connected. That is, the 1-2 th sub-electrode SEL1_2 and the 1-3 th sub-electrode SEL1_3 may be electrically and/or physically connected through the connection line CNL.
  • connection wiring CNL may be integrally formed with the 1-2th sub-electrode SEL1_2 and/or the 1-3th sub-electrode SEL1_3.
  • the connection wiring CNL may be regarded as a region of the 1-2nd sub-electrode SEL1_2
  • the connection wiring CNL may be regarded as a region of the 1-3th sub-electrodes SEL1_3.
  • connection wiring CNL is provided integrally with the 1-2th sub-electrode SEL1_2 and/or the 1-3th sub-electrode SEL1_3, the connection wiring CNL is It is provided on the same layer as the sub electrodes SEL1_2 and SEL1_3 and may include the same material.
  • the 1-1th sub-electrode SEL1_1 and the 1-2nd sub-electrode SEL1_2 are electrically and/or It may be physically connected and provided in a form spaced apart from each other after the light emitting devices LD are aligned.
  • the 1-1th sub-electrode SEL1_1 and the first The -2 sub-electrodes SEL1_2 may be provided in a form electrically and/or physically connected, and may be partially removed or disconnected from the boundary point after the light-emitting elements LD are aligned to be separated from each other.
  • the 1-1th sub-electrode SEL1_1 and the 1-2nd sub-electrode SEL1_2 may be electrically and/or physically separated from each other after the light emitting elements LD are aligned in each pixel PXL. have.
  • the 1-1th sub-electrode SEL1_1 and the 1-2nd sub-electrode SEL1_2 are electrically and/or physically connected, and the 1-2nd sub-electrode SEL1_2 And the 1-3 sub-electrodes SEL1_3 may be electrically and/or physically connected through a connection line CNL.
  • the 1-1 to 1-3 sub-electrodes SEL1_1, SEL1_2, and SEL1_3 are electrically and/or physically connected to each other, and the first contact hole CH1
  • a first alignment signal (or a first alignment voltage) may be applied from the pixel circuit 144 through the pixel circuit 144.
  • the driving current may be supplied to the 1-1th sub-electrode SEL1_1 of the first series terminal SET1 through the first contact hole CH1.
  • the driving current supplied to the 1-1th sub-electrode SEL1_1 flows to the 2-1th sub-electrode SEL2_1 through the first light emitting elements LD1 and LD of the first series terminal SET1. Accordingly, the first light emitting devices LD1 and LD may emit light with a luminance corresponding to the current distributed to the first light emitting devices LD1 and LD.
  • the driving current flowing through the 2-1 sub-electrode SEL2_1 of the first series terminal SET1 is a first bridge pattern electrically connected to the 2-1 sub-electrode SEL2_1 through a second contact hole CH2 It may flow into the 2-2 sub-electrode SEL2_2 of the second series end SET2 through the BRP1 and the third contact hole CH3.
  • the driving current is applied to the first and second light emitting devices LD2 and LD connected between the 2nd-2nd sub-electrode SEL2_2 and the 1-2nd sub-electrode SEL1_2 of the second series terminal SET2. 2 It flows to the sub-electrode SEL1_2.
  • the second light emitting devices LD2 and LD may emit light with a luminance corresponding to the current distributed to the second light emitting devices LD2 and LD.
  • the driving current does not flow through the reverse light emitting element LDr of the second region A2, the inactive state is maintained. That is, the reverse light emitting element LDr in the second area A2 does not emit light.
  • the driving current is applied to the second and second light emitting devices LD3 and LD connected between the 1-3 sub-electrodes SEL1_3 and the 2-3 sub-electrodes SEL2_3 of the third series terminal SET3. 3 It flows to the sub-electrode SEL2_3.
  • the third light emitting devices LD3 and LD may emit light with a luminance corresponding to the current distributed to the third light emitting devices LD3 and LD.
  • the driving current does not flow through the reverse light emitting element LDr of the third area A3, the inactive state is maintained. That is, the reverse light emitting element LDr in the third area A3 does not emit light.
  • each pixel PXL is the first light emitting devices LD1 and LD of the first series end SET1 and the second light emitting devices LD2 and LD of the second series end SET2. ), and the third light emitting devices LD3 and LD of the third serial stage SET3, and may flow through sequentially. Accordingly, each pixel PXL may emit light with a luminance corresponding to the data signal supplied during each frame period.
  • FIG. 22 is a schematic plan view showing a pixel according to an embodiment of the present invention according to another embodiment.
  • each pixel PXL is disposed is the first to fifth areas divided along the second direction DR2. They include (A1, A2, A3, A4, A5).
  • Each pixel PXL may include a pixel circuit unit PCL and a display device unit DPL.
  • the pixel circuit unit PCL may include at least one transistor T and first to third bridge patterns BRP1, BRP2, and BRP3.
  • the first bridge pattern BRP1 is provided from the first area A1 to the second area A2, the second bridge pattern BRP2 is provided in the third area A3, and the third bridge pattern BRP3 Silver may be provided from the fourth area A4 to the fifth area A5.
  • the 1-1st sub-electrode SEL1_1, the 2-1st sub-electrode SEL2_1, at least one of the first light emitting devices LD1 and LD, and the first and second contact electrodes CNE1 are , CNE2) can be deployed.
  • the 1-1 and 2-1 sub-electrodes SEL1_1 and SEL2_1 and the first light emitting devices LD1 and LD connected in parallel therebetween may form a first serial terminal SET1 of each pixel PXL. have.
  • one end (EP1, for example, a first semiconductor layer) of each of the first light emitting devices LD1 and LD is electrically connected to the 2-1 sub-electrode SEL2_1, and the other end thereof (EP2, for example, the second semiconductor layer) may be electrically connected to the 1-1th sub-electrode SEL1_2.
  • the 1-1th sub-electrode SEL1_1 is electrically connected to the pixel circuit 144 of each pixel PXL through the first contact hole CH1, and the 2-1th sub-electrode SEL2_1 is a second contact. It may be electrically connected to one side of the first bridge pattern BRP1 through the hole CH2.
  • the 1-2 sub-electrode SEL1_2, the 2-2 sub-electrode SEL2_2, at least one second light-emitting device LD2, LD, and at least one reverse light-emitting device LDr, LD ), third and fourth contact electrodes CNE3 and CNE4 may be disposed.
  • the 1-2 and 2-2 sub-electrodes SEL1_2 and SEL2_2 and the second light emitting devices LD2 and LD connected in parallel therebetween, and the reverse light emitting devices LDr and LD are 2 serial stage (SET2) can be achieved.
  • One end EP1 of the second light emitting devices LD2 and LD is electrically connected to the 1-2nd sub-electrode SEL1_2, and the other end EP2 is electrically connected to the 2-2nd sub-electrode SEL2_2. Can be connected.
  • One end EP1 of the reverse light emitting elements LDr and LD in the second region A2 is electrically connected to the 2-2 sub-electrode SEL2_2, and the other end EP2 of the reverse light emitting device LDr and LD is a 1-2 sub-electrode. It may be electrically connected to (SEL1_2).
  • the 2-2 sub-electrode SEL2_2 may be electrically connected to the other side of the first bridge pattern BRP1 through the third contact hole CH3. Accordingly, the first serial end SET1 and the second serial end SET2 may be electrically connected through the first bridge pattern BRP1.
  • the 1-3 sub-electrodes SEL1_3, the 2-3 sub-electrodes SEL2_3, at least one third light-emitting device LD3, LD, and at least one reverse light-emitting device LDr, LD ), fifth and sixth contact electrodes CNE5 and CNE6 may be disposed.
  • the 1-3 and 2-3 sub-electrodes SEL1_3 and SEL2_3 and the third light emitting devices LD3 and LD connected in parallel therebetween and the reverse light emitting devices LDr and LD are 3 can achieve serial stage (SET3).
  • One end EP1 of the third light emitting device LD3 and LD is electrically connected to the 2-3rd sub-electrode SEL2_3, and the other end EP2 is electrically connected to the 1-3th sub-electrode SEL1_3. Can be connected.
  • One end EP1 of the reverse light emitting devices LDr and LD in the third region A3 is electrically connected to the 1-3 sub-electrodes SEL1_3, and the other end EP2 of the reverse light emitting elements LDr and LD is a 2-3 sub-electrode. It can be electrically connected to (SEL2_3).
  • the second serial terminal SET2 and the third serial terminal SET3 may be electrically connected through a first connection line CNL1 located in a region between the second region A2 and the third region A3.
  • the first connection wiring CNL1 is provided between the 1-2nd sub-electrode SEL1_2 and the 1-3th sub-electrode SEL1_3, so that the 1-2nd sub-electrode SEL1_2 and the 1-3th sub-electrode ( SEL1_3) can be electrically and/or physically connected. That is, the 1-2 th sub-electrode SEL1_2 and the 1-3 th sub-electrode SEL1_3 may be electrically and/or physically connected through the first connection line CNL1.
  • the first connection wiring CNL1 may be integrally formed with the 1-2 th sub-electrode SEL1_2 and/or the 1-3 th sub-electrode SEL1_3.
  • the 2-3rd sub-electrode SEL2_3 may be electrically connected to one side of the second bridge pattern BRP2 through the fourth contact hole CH4.
  • the 1-4th sub-electrode SEL1_4, the 2-4th sub-electrode SEL2_4, at least one fourth light-emitting device LD4, LD, and at least one reverse light-emitting device LDr, LD ), seventh and eighth contact electrodes CNE7 and CNE8 may be disposed.
  • the 1-4th and 2-4th sub-electrodes SEL1_4 and SEL2_4 and the fourth light emitting devices LD4 and LD connected in parallel therebetween, and the reverse light emitting devices LDr and LD are 4 serial stages can be achieved.
  • One end EP1 of the fourth light emitting device LD4 and LD is electrically connected to the 1-4th sub-electrode SEL1_4, and the other end EP2 is electrically connected to the 2-4th sub-electrode SEL2_4. Can be connected.
  • One end EP1 of the reverse light emitting elements LDr and LD in the fourth region A4 is electrically connected to the 2-4 sub-electrode SEL2_4, and the other end EP2 is the 1-4 sub-electrode. It can be electrically connected to (SEL1_4).
  • the seventh contact electrode CNE7 is disposed on one end EP1 of the first to fourth sub-electrodes SEL1_4 and the fourth light emitting devices LD4 and LD, and the first The -4 sub-electrode SEL1_4 and one end EP1 of the fourth light emitting devices LD4 and LD may be connected.
  • the seventh contact electrode CNE7 may be disposed on the other end portions EP2 of the reverse elements LDr and LD of the fourth region A4.
  • the eighth contact electrode CNE8 is disposed on the 2-4th sub-electrodes SEL2-4 and the other ends EP2 of the fourth light emitting devices LD4 and LD, and the 2-4th sub-electrodes SEL2_4 and The other end EP2 of the fourth light emitting devices LD4 and LD may be connected.
  • the eighth contact electrode CNE8 may be disposed on one end EP1 of the reverse elements LDr and LD in the fourth region A4.
  • the 2-4th sub-electrodes SEL2_4 may be electrically connected to the other side of the second bridge pattern BRP2 through the fifth contact hole CH5. Accordingly, the third serial end SET3 and the fourth serial end SET4 may be electrically connected through the second bridge pattern BRP2.
  • the third bridge pattern BRP3, the 1-5th sub-electrodes SEL1_5, the 2-5th sub-electrodes SEL2_5, at least one of the fifth light emitting devices LD5 and LD, and the ninth And tenth contact electrodes CNE9 and CNE10 may be disposed.
  • the 1-5th and 2-5th sub-electrodes SEL1_5 and SEL2_5 and the fifth light emitting devices LD5 and LD connected in parallel therebetween may form a fifth series end of each pixel PXL.
  • One end EP1 of the fifth light emitting device LD5 and LD is electrically connected to the 2-5th sub-electrode SEL2_5, and the other end EP2 is electrically connected to the 1-5th sub-electrode SEL1_5. Can be connected.
  • the ninth contact electrode CNE9 is disposed on the first-5 sub-electrodes SEL1_5 and the other ends EP2 of the fifth light emitting devices LD5 and LD, and the first The -5 sub-electrode SEL1_5 and the other end EP2 of the fifth light emitting devices LD5 and LD may be connected.
  • the tenth contact electrode CNE10 is disposed on one end EP1 of the 2-5th sub-electrodes SEL2-5 and the fifth light emitting devices LD5 and LD, and the 2-5th sub-electrode SEL2_5 and the One end EP1 of the fifth light emitting device LD5 and LD may be connected.
  • the fourth serial end and the fifth serial end may be electrically connected through a second connection line CNL2 located in a region between the fourth region A4 and the fifth region A5.
  • the second connection wiring CNL2 is provided between the 1-4th sub-electrodes SEL1_4 and the 1-5th sub-electrodes SEL1_5, and the 1-4th sub-electrodes SEL1_4 and the 1-5th sub-electrodes ( SEL1_5) can be electrically and/or physically connected. That is, the 1-4th sub-electrodes SEL1_4 and the 1-5th sub-electrodes SEL1_5 may be electrically and/or physically connected through the second connection line CNL2.
  • the second connection wiring CNL2 may be integrally formed with the 1-4th sub-electrodes SEL1_4 and/or the 1-5th sub-electrodes SEL1_5.
  • the second connection line CNL2 may be regarded as a region of the 1-4th sub-electrode SEL1_4, and
  • the second connection line CNL2 is regarded as a region of the 1-5th sub-electrode SEL1_5. I can.
  • the second connection wiring CNL2 is provided integrally with the 1-4th sub-electrodes SEL1_4 and/or the 1-5th sub-electrodes SEL1_5, the second connection wiring CNL2 is It is provided on the same layer as the 1-5th sub-electrodes SEL1_4 and SEL1_5 and may include the same material.
  • the 2-5th sub-electrodes SEL2_5 may be electrically connected to the third bridge pattern BRP3 through the sixth contact hole CH6.
  • the third bridge pattern BRP3 may be electrically connected to a second power line (see PL2 in FIGS. 7B and 7C) to which the second driving power VSS is applied through the seventh contact hole CH7.
  • the driving current may be supplied to the 1-1th sub-electrode SEL1_1 of the first series terminal SET1 through the first contact hole CH1.
  • the driving current supplied to the 1-1th sub-electrode SEL1_1 flows to the 2-1th sub-electrode SEL2_1 through the first light emitting elements LD1 and LD of the first series terminal SET1. Accordingly, the first light emitting devices LD1 and LD may emit light with a luminance corresponding to the divided current.
  • the driving current flowing through the 2-1 sub-electrode SEL2_1 of the first series terminal SET1 is a first bridge pattern electrically connected to the 2-1 sub-electrode SEL2_1 through a second contact hole CH2 It may flow into the 2-2 sub-electrode SEL2_2 of the second series end SET2 through the BRP1 and the third contact hole CH3.
  • the driving current is applied to the first and second light emitting devices LD2 and LD connected between the 2nd-2nd sub-electrode SEL2_2 and the 1-2nd sub-electrode SEL1_2 of the second series terminal SET2. 2 It flows to the sub-electrode SEL1_2. Accordingly, the second light emitting devices LD2 and LD may emit light with a luminance corresponding to the current distributed to the second light emitting devices LD2 and LD.
  • the driving current flowing through the 1-2nd sub-electrode SEL1_2 of the second serial terminal SET2 is via the first connection line CNL1 and the 1-3th sub-electrode SEL1_3 of the third serial terminal SET3 Can be introduced into.
  • the driving current is applied to the second and second light emitting devices LD3 and LD connected between the 1-3 sub-electrodes SEL1_3 and the 2-3 sub-electrodes SEL2_3 of the third series terminal SET3. 3 It flows to the sub-electrode SEL2_3.
  • the third light emitting devices LD3 and LD may emit light with a luminance corresponding to the current distributed to the third light emitting devices LD3 and LD.
  • the driving current flowing through the 2-3rd sub-electrode SEL2_3 of the third series terminal SET3 is a second bridge pattern electrically connected to the 2-3rd sub-electrode SEL2_3 through a fourth contact hole CH4. It may flow into the 2-4th sub-electrodes SEL2_4 of the fourth series end through the BRP2 and the fifth contact hole CH5.
  • the driving current is passed through the fourth light emitting elements LD4 and LD connected between the 2-4 sub-electrodes SEL2_4 and the 1-4 sub-electrodes SEL1_4 of the fourth series terminal, and the 1-4 sub-electrodes. It flows to (SEL1_4). Accordingly, the fourth light emitting devices LD4 and LD may emit light with a luminance corresponding to the current distributed to the fourth light emitting devices LD4 and LD.
  • the driving current flowing through the first to fourth sub-electrodes SEL1_4 of the fourth series end may flow into the first to fifth sub-electrodes SEL1_5 of the fifth series end through the second connection line CNL2.
  • the driving current is applied to the 2-5 sub-electrodes through the fifth light-emitting elements LD5 and LD connected between the 1-5 sub-electrodes SEL1_5 and the 2-5 sub-electrodes SEL2_5 of the fifth series end. It flows to (SEL2_5).
  • the fifth light emitting devices LD5 and LD may emit light with a luminance corresponding to the current distributed to the fifth light emitting devices LD5 and LD.
  • each pixel PXL is the first light emitting devices LD1 and LD of the first series end SET1 and the second light emitting devices LD2 and LD of the second series end SET2.
  • the third light-emitting elements LD3 and LD of the third series stage SET3, the fourth light-emitting elements LD4 and LD of the fourth series stage, and the fifth light-emitting elements LD5 and LD of the fifth series stage It can flow through sequentially. Accordingly, each pixel PXL may emit light with a luminance corresponding to the data signal supplied during each frame period.

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Abstract

표시 장치는 복수의 화소 영역들을 포함한 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소들을 포함할 수 있다. 상기 화소는, 일 방향을 따라 구획된 제1 내지 제3 영역들; 상기 제1 내지 제3 영역들 각각에 제공되며, 서로 이격된 제1 및 제2 서브 전극들; 상기 제1 내지 제3 영역들 각각에 제공되며, 상기 제1 및 제2 서브 전극들 사이에 위치한 복수의 발광 소자들; 상기 제1 내지 제3 영역들 각각에서 절연층을 사이에 두고 해당 영역의 상기 제1 및 제2 서브 전극을 하부에 배치된 브릿지 패턴; 상기 제1 내지 제3 영역들 각각에서 해당 영역의 상기 제1 서브 전극 상에 제공된 제1 컨택 전극 및 상기 제2 서브 전극 상에 제공된 제2 컨택 전극을 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 신뢰성이 향상된 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소 영역들을 포함한 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 일 방향을 따라 구획된 제1 내지 제3 영역들; 상기 제1 내지 제3 영역들 각각에 제공되며, 서로 이격된 제1 및 제2 서브 전극들; 상기 제1 내지 제3 영역들 각각에 제공되며, 상기 제1 및 제2 서브 전극들 사이에 위치한 복수의 발광 소자들; 상기 제1 내지 제3 영역들 각각에서 절연층을 사이에 두고 해당 영역의 상기 제1 및 제2 서브 전극들 하부에 배치된 브릿지 패턴; 상기 제1 내지 제3 영역들 각각에서 해당 영역의 상기 제1 서브 전극 상에 제공된 제1 컨택 전극; 및 상기 제1 내지 제3 영역들 각각에서 해당 영역의 상기 제2 서브 전극 상에 제공된 제2 컨택 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역의 브릿지 패턴과 상기 제2 영역의 제1 컨택 전극은 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 영역들 각각에서, 상기 제1 서브 전극과 상기 제2 서브 전극 중 하나의 서브 전극은 원형 형상을 갖고, 상기 제1 서브 전극과 상기 제2 서브 전극 중 다른 하나의 서브 전극은 상기 하나의 서브 전극의 주변을 둘러싸는 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들은, 상기 제1 영역의 제1 및 제2 서브 전극들 사이에 배치된 제1 발광 소자들; 상기 제2 영역의 제1 및 제2 서브 전극들 사이에 배치된 제2 발광 소자들; 및 상기 제3 영역의 제1 및 제2 서브 전극들 사이에 배치된 제3 발광 소자들을 포함할 수 있다. 여기서, 상기 제1 내지 제3 발광 소자들 각각은 해당 영역에서 상기 하나의 서브 전극을 중심으로 하는 원주 방향을 따라 상기 하나의 서브 전극과 상기 다른 하나의 서브 전극 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 영역의 브릿지 패턴, 상기 제2 영역의 브릿지 패턴, 및 상기 제3 영역의 브릿지 패턴은 서로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역의 브릿지 패턴의 적어도 일부는 상기 제2 영역으로 연장되며, 상기 제2 영역의 브릿지 패턴의 적어도 일부는 상기 제3 영역으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층은 상기 제1 내지 제3 영역들 각각의 브릿지 패턴의 일부를 노출하는 복수의 컨택 홀들을 포함할 수 있다. 여기서, 상기 컨택 홀들 중 상기 제1 영역과 상기 제2 영역 사이의 영역에 배치된 적어도 하나의 컨택 홀 상에 제공되어 상기 제1 영역의 브릿지 패턴과 상기 제2 영역의 제1 컨택 전극을 전기적으로 연결하는 제1 중간 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 중간 전극은 상기 제2 영역의 제1 컨택 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 컨택 홀들 중 상기 제2 영역과 상기 제3 영역 사이의 영역에 배치된 적어도 하나의 컨택 홀 상에 제공되어 상기 제2 영역의 브릿지 패턴과 상기 제3 영역의 제1 컨택 전극을 전기적으로 연결하는 제2 중간 전극을 더 포함할 수 있다. 여기서, 상기 제2 중간 전극은 상기 제3 영역의 제1 컨택 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역의 브릿지 패턴은 상기 제1 영역의 제2 서브 전극 및 상기 제1 중간 전극에 각각 전기적으로 연결되고, 상기 제2 영역의 브릿지 패턴은 상기 제1 중간 전극, 상기 제2 영역의 제2 서브 전극, 및 상기 제2 중간 전극에 각각 전기적으로 연결되며, 상기 제3 영역의 브릿지 패턴은 상기 제2 중간 전극 및 상기 제3 영역의 제2 서브 전극에 각각 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광 소자들은 상기 제1 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제1 단을 이루고, 상기 제2 발광 소자들은 상기 제2 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제2 단을 이루고, 상기 제3 발광 소자들은 상기 제3 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제3 단을 이룰 수 있다. 여기서, 상기 제1 단과 상기 제2 단은 상기 제1 영역의 브릿지 패턴과 상기 제1 중간 전극을 통해 전기적으로 연결되고, 상기 제2 단과 상기 제3 단은 상기 제2 영역의 브릿지 패턴과 상기 제2 중간 전극을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 내지 제3 영역들 각각의 브릿지 패턴 상에 제공되어 상기 브릿지 패턴과 전기적으로 연결된 도전 패턴; 상기 제1 영역과 상기 제2 영역 사이의 영역에서 상기 제1 영역의 브릿지 패턴과 상기 제1 중간 전극 사이에 배치된 제1 보조 전극; 및 상기 제2 영역과 상기 제3 영역 사이의 영역에서 상기 제2 영역의 브릿지 패턴과 상기 제2 중간 전극 사이에 배치된 제2 보조 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역의 도전 패턴은 상기 제1 영역의 제2 서브 전극과 상기 제1 영역의 브릿지 패턴 사이에 배치되고, 상기 제2 영역의 도전 패턴은, 상기 제2 영역의 제2 서브 전극과 상기 제2 영역의 브릿지 패턴 사이에 배치되며, 상기 제3 영역의 도전 패턴은, 상기 제3 영역의 제2 서브 전극과 상기 제3 영역의 브릿지 패턴 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 영역들 각각의 도전 패턴, 상기 제1 및 제2 보조 전극들은 동일한 층에 제공될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 복수의 화소 영역들을 포함한 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 여기서, 상기 화소는, 일 방향을 따라 구획된 제1 내지 제3 영역들; 상기 제1 내지 제3 영역들 각각에 제공되며, 서로 이격된 제1 및 제2 서브 전극들; 상기 제1 내지 제3 영역들 각각에 제공되며, 상기 제1 및 제2 서브 전극들 사이에 위치한 복수의 발광 소자들; 상기 제1 영역으로부터 상기 제2 영역까지 연장되며, 상기 제1 및 제2 영역들 각각의 제2 서브 전극들 하부에 배치된 제1 브릿지 패턴; 상기 제3 영역에 제공되며 상기 제3 영역의 제2 서브 전극 하부에 배치된 제2 브릿지 패턴; 및 상기 제2 영역의 제1 서브 전극과 상기 제3 영역의 제1 서브 전극 사이에 제공되어 상기 제2 영역의 제1 서브 전극과 상기 제3 영역의 제1 서브 전극을 전기적으로 연결하는 연결 배선을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 배선은 상기 제2 영역의 제1 서브 전극 및 상기 제3 영역의 제1 서브 전극 중 하나의 제1 서브 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 영역들 각각에서, 상기 제1 서브 전극과 상기 제2 서브 전극 중 하나의 서브 전극은 원형 형상을 갖고, 상기 제1 서브 전극과 상기 제2 서브 전극 중 다른 하나의 서브 전극은 상기 하나의 서브 전극의 주변을 둘러싸는 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들은, 상기 제1 영역의 제1 및 제2 서브 전극들 사이에 배치된 제1 발광 소자들, 상기 제2 영역의 제1 및 제2 서브 전극들 사이에 배치된 제2 발광 소자들, 및 상기 제3 영역의 제1 및 제2 서브 전극들 사이에 배치된 제3 발광 소자들을 포함할 수 있다. 여기서, 상기 제1 내지 제3 발광 소자들 각각은 해당 영역에서 상기 하나의 서브 전극을 중심으로 하는 원주 방향을 따라 상기 하나의 서브 전극과 상기 다른 하나의 서브 전극 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광 소자들은 상기 제1 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제1 단을 이루고, 상기 제2 발광 소자들은 상기 제2 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제2 단을 이루고, 상기 제3 발광 소자들은 상기 제3 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제3 단을 이룰 수 있다. 여기서, 상기 제1 단과 상기 제2 단은 상기 제1 브릿지 패턴을 통해 전기적으로 연결되고, 상기 제2 단과 상기 제3 단은 상기 연결 배선을 통해 전기적으로 연결될 수 있다.
상술한 표시 장치는 일 방향을 따라 구획된 제1 내지 제3 영역들을 갖는 화소 영역에 마련된 화소를 제공하는 단계를 포함하여 제조될 수 있다. 여기서, 상기 화소를 제공하는 단계는, 화소 회로층을 형성하는 단계 및 표시 소자층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로 층을 형성하는 단계는, 기판 상에 적어도 하나의 트랜지스터 및 상기 제1 내지 제3 영역들 각각에 대응되는 브랫지 패턴을 형성하는 단계; 및 상기 트랜지스터 및 상기 브릿지 패턴 상에 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층을 형성하는 단계는, 상기 절연층 상에 상기 제1 내지 제3 영역들 각각에 대응되며 원형 형상을 갖는 제2 서브 전극과 상기 제2 서브 전극의 주변을 둘러싸는 형상을 갖는 제1 서브 전극을 형성하는 단계; 상기 제1 내지 제3 영역들 각각에 복수의 발광 소자들을 공급하고, 상기 제1 및 제2 서브 전극들 사이에 복수의 발광 소자들을 정렬하는 단계; 및 상기 제1 및 제2 서브 전극들 상에 각각 컨택 전극을 형성하고, 상기 제2 영역의 제1 서브 전극 상의 컨택 전극과 일체로 제공된 제1 중간 전극 및 상기 제3 영역의 제1 서브 전극 상의 컨택 전극과 일체로 제공된 제2 중간 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역의 브릿지 패턴과 상기 제2 영역의 제1 서브 전극 상의 컨택 전극은 상기 제1 중간 전극을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 영역의 브릿지 패턴과 상기 제3 영역의 제1 서브 전극 상의 컨택 전극은 상기 제2 중간 전극을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 하나의 화소를 구성하는 복수의 서브 발광 영역들 각각에 분배된 발광 소자들을 직/병렬 혼합 구조로 연결하여 발광 소자들의 출광 효율을 향상시키면서 서브 발광 영역들 내의 발광 소자들의 출광 분포를 균일하게 할 수 있는 표시 장치 및 그의 제조 방법이 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2b는 도 2a의 발광 소자의 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 3b는 도 3a의 발광 소자의 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 4b는 도 4a의 발광 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 발광 소자들 중 어느 하나의 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 6a 내지 도 6e는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 7a 내지 도 7c는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다른 실시예에 따라 나타낸 회로도들이다.
도 8은 도 5에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 9는 도 8의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 10은 도 8의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 11은 도 9에 도시된 제1 내지 제3 브릿지 패턴들과 연결된 제1 내지 제3 도전 패턴들을 포함한 표시 장치를 도시한 것으로, 도 8의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 화소에 흐르는 구동 전류를 나타내는 평면도로서, 일 예로 도 8의 화소에 흐르는 구동 전류의 흐름을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 14는 도 13의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 15는 도 13의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 16은 도 15에 도시된 제1 뱅크를 다른 실시예에 따라 구현한 것으로, 도 13의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 17은 도 15에 도시된 표시 소자부를 다른 실시예에 따라 구현한 것으로, 도 13의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 18a 내지 도 18f는 도 13에 도시된 하나의 화소의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 19a 내지 도 19h는 도 14에 도시된 화소의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 화소를 또 다른 실시예에 따라 나타낸 개략적인 평면도이다.
도 21은 도 20의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 22는 본 발명의 일 실시예에 따른 화소를 또 다른 실시예에 따라 나타낸 개략적인 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 1b는 도 1a의 발광 소자의 단면도이고, 도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 2b는 도 2a의 발광 소자의 단면도이고, 도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 3b는 도 3a의 발광 소자의 단면도이고, 도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 4b는 도 4a의 발광 소자의 단면도이다.
편의를 위해, 식각 방식으로 제조된 발광 소자를 도시한 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 설명한 후, 성장 방식으로 제조된 발광 소자를 도시한 도 4a 및 도 4b에 대해 설명한다. 본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 실시예들에 한정되지는 않는다.
우선, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 참조하면, 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13), 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층이 배치될 수 있고, 그의 타측 단부에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나의 반도체층이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나도 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)는 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 본 발명의 일 실시예에 있어서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 폭(혹은 두께)을 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 넓은 폭(혹은 두꺼운 두께)을 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 도 1a 내지 도 3b에 도시된 바와 같이 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(15)을 더 포함할 수 있다. 또한, 실시예에 따라, 도 3a 및 도 3b에 도시된 바와 같이 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(16)을 더 포함할 수도 있다.
추가 전극들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니며 실시예에 따라 쇼트키(Schottky) 컨택 전극일 수 있다. 추가 전극들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
추가 전극들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 추가 전극들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 추가 전극들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 추가 전극들(15, 16)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 추가 전극들(15, 16)은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 도 1a 및 도 1b에 도시된 바와 같이, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다. 설명의 편의를 위해, 도 1a에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)은 상기 절연막(14)에 의해 둘러싸일 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 절연막(14)은 도 2a 및 도 2b에 도시된 바와 같이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 둘러싸고 상기 제2 반도체층(13) 상에 배치된 추가 전극(15)의 외주면을 전체적으로 둘러싸지 않거나 상기 추가 전극(15)의 외주면의 일부만을 둘러싸고 상기 추가 전극(15)의 외주면의 나머지를 둘러싸지 않을 수도 있다. 다만, 절연막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로, 제2 반도체층(13)의 일 단측에 배치된 추가 전극(15)과 더불어, 제1 반도체층(11)의 일 단부를 노출할 수 있다. 또한, 실시예에 따라, 도 3a 및 도 3b에 도시된 바와 같이 발광 소자(LD)의 양 단부에 추가 전극들(15, 16)이 배치될 경우, 절연막(14)은 상기 추가 전극들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
다음으로, 도 4a 및 도 4b를 참조하여 성장 방식으로 제조된 발광 소자(LD)에 대해 설명한다.
성장 방식으로 제조된 발광 소자(LD)에 대해 설명함에 있어서, 상술한 일 실시예와 상이한 점을 중심으로 설명하며, 성장 방식으로 제조된 발광 소자(LD)에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 상술한 일 실시예와 유사 및/또는 동일한 구성 요소에 대해서는 동일한 번호를 부여한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 구비하는 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 육각 뿔 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 일 단부(혹은 하 단부)와 타 단부(혹은 하 단부)를 가질 수 있다. 발광 소자(LD)의 일 단부(혹은 하 단부)에서 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층의 일부가 노출되고, 발광 소자(LD)의 타 단부(혹은 상 단부)에서 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층의 일부가 노출될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(혹은 하 단부)에서 제1 반도체층(11)의 일부가 노출되고, 발광 소자(LD)의 타 단부(혹은 상 단부)에서 제2 반도체층(13)의 일부가 노출될 수 있다. 실시예에 따라, 발광 소자(LD)가 추가 전극(15)을 포함하는 경우, 상기 발광 소자(LD)의 타 단부(혹은 상 단부)에서 제2 반도체층(13)의 적어도 일측을 감싸는 추가 전극(15)의 일부가 노출될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 중심(혹은 가운데)에 위치할 수 있다. 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD) 및 발광 패턴(10)도 육각 뿔 형상을 가질 수 있다.
활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타측 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 포함할 수 있다. 추가 전극(15)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극이거나 쇼트키(Schottky) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 육각 뿔 형태로 구성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)을 둘러싸는 추가 전극(15)을 포함하는 코어-쉘 구조의 발광 패턴(10)으로 구현될 수 있다. 육각 뿔 형상을 갖는 발광 소자(LD)의 일 단부(혹은 하단부)에는 제1 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부(혹은 상단부)에는 추가 전극(15)이 배치될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴(10)의 외주면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 투명한 절연 물질을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 발광 소자들 중 어느 하나의 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 5에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서, 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 스캔 구동부 및 데이터 구동부 등) 및/또는 복수의 신호 배선들이 표시 장치에 더 배치될 수도 있다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부(미도시), 및 상기 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 상기 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형으로 제공될 수 있다. 또한, 표시 영역(DA)은 곡선으로 이루어진 변을 포함하는 원 형상 및/또는 타원 형상으로 제공될 수 있다. 이에 더하여, 표시 영역(DA)은 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수도 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(혹은 가장 자리)를 둘러쌀 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다.
기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1a 내지 도 4b의 실시예들 각각에 도시된 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형의 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
본 발명의 일 실시예에 있어서, 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소(PXL)에서 방출되는 광의 색상은 다양하게 변경될 수 있다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 5에서는 설명의 편의를 위하여 배선부를 생략하였다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 6a 내지 도 6e는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 6a 내지 도 6e는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 6a 내지 도 6e에서는, 도 5에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다. 실시예에 따라, 도 6a 내지 도 6e에 도시된 각각의 화소(PXL)는 도 5의 표시 장치에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 1a 내지 도 4b, 도 5, 도 6a 내지 도 6e를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(144)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(144) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 혹은 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 혹은 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드 전극일 수 있고, 제2 전극(EL2)은 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 제1 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(144)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(144)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 도 6a 내지 도 6e에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2)의 사이에는, 도 6d 및 도 6e에 도시된 바와 같이, 적어도 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(144)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(144)는 도 6a 및 도 6b에 도시된 바와 같이 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(144)의 구조가 도 6a 및 도 6b에 도시된 실시예에 한정되지는 않는다.
우선, 도 6a를 참조하면, 화소 회로(144)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 6a 및 도 6b 각각에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(144)는 제1 트랜지스터(T1)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 6a에서는 화소 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a 내지 도 4b, 도 5, 및 도 6b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 6b에 도시된 화소 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성 요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 6a의 화소 회로(144)와 유사하다. 따라서, 이에 대한 설명은 간략히 하기로 한다.
본 발명의 일 실시예에 있어서, 도 6b에 도시된 화소 회로(144)는 N타입의 트랜지스터로 이루어진 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2)이 N타입의 트랜지스터로 이루어진 경우, 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하는 스토리지 커패시터(Cst)의 안정화를 위해 발광 유닛(EMU)은 제1 구동 전원(VDD)과 화소 회로(144) 사이에 접속될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 도 6b에 도시된 발광 유닛(EMU)은 화소 회로(144)와 제2 구동 전원(VSS) 사이에 접속될 수도 있다. 본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 6a 및 도 6b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 6c 및 도 6d에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(144)는, 도 6c 및 도 6d에 도시된 바와 같이, 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 해당 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(144)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 6c 및 도 6d에서는 화소 회로(144)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 6a 내지 도 6d에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 6e에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(144)는, 도 6e에 도시된 바와 같이, 제어 라인(CLi) 및 센싱 라인(SENj)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다. 상술한 화소 회로(144)는 도 6a 및 도 6b에 도시된 제1 및 제2 트랜지스터들(T1, T2)외에 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱 라인(SENj)의 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 일 단자(일 예로, 소스 전극)에 접속되고, 상기 제3 트랜지스터(T3)의 다른 전극은, 센싱 라인(SENj)에 접속될 수 있다. 한편, 센싱 라인(SENj)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 데이터 라인(Dj)에 접속될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 접속된다. 한편, 제어 라인(CLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(Si)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨)의 제어 신호에 의해 턴-온되어 센싱 라인(SENj)과 제2 트랜지스터(T2)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 상기 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 제어 신호를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결할 수 있다. 이에 따라, 상술한 센싱 라인(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6e에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 6e에서는 발광 유닛(EMU)이 화소 회로(144)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(144)의 사이에 접속될 수도 있다.
또한, 도 6a 내지 도 6e에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다. 이에 대해서는 도 7a 내지 도 7c를 참고하여 후술하기로 한다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 6a 내지 도 6e에 도시된 실시예들에 한정되지는 않으며, 해당 화소는 다양한 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(144)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si-1, Si, Si+1), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 7a 내지 도 7c는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다른 실시예에 따라 나타낸 회로도들이다. 도 7a 내지 도 7c에서는, 각 화소(PXL)의 발광 유닛(EMU)이 서로 연속적으로 연결된 복수의 직렬 단들을 포함하도록 구성될 수도 있다. 도 7a 내지 도 7c의 실시예들을 설명함에 있어, 중복된 설명을 피하기 위하여 도 6a 내지 도 6e의 실시예들과 유사 또는 동일한 구성, 일 예로, 화소 회로(144)에 대한 상세한 설명은 생략하기로 한다.
우선, 도 7a를 참조하면, 발광 유닛(EMU)은 서로 직렬로 연결된 복수의 발광 소자들을 포함할 수 있다. 일 예로, 발광 유닛(EMU)은, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 순방향으로 직렬 연결되어 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4)를 포함할 수 있다. 이하의 실시예에서는, 제1 내지 제4 발광 소자들(LD1 ~ LD4) 중 적어도 하나의 발광 소자를 임의로 지칭하거나 상기 제1 내지 제4 발광 소자들(LD1 ~ LD4)을 포괄적으로 지칭할 때에는 발광 소자(LD) 또는 발광 소자들(LD)이라고 한다.
제1 발광 소자(LD1)의 일 단부(일 예로, 제2 반도체층)는 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 타 단부(일 예로, 제1 반도체층)는 제1 및 제2 직렬 단들의 사이에 연결되는 제1 중간 전극(CTE1)을 통해 제2 발광 소자(LD2)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제2 발광 소자(LD2)의 일 단부는 제1 중간 전극(CTE1)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제2 및 제3 직렬 단들의 사이에 연결된 제2 중간 전극(CTE2)을 통해 제3 발광 소자(LD3)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제3 발광 소자(LD3)의 일 단부는 제2 중간 전극(CTE2)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제3 및 제4 직렬 단들의 사이에 연결된 제3 중간 전극(CTE3)을 통해 제4 발광 소자(LD4)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제4 발광 소자(LD4)의 일 단부는 제3 중간 전극(CTE3)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결될 수 있다.
상술한 바와 같이, 제1 내지 제4 발광 소자들(LD1 ~ LD4)은, 화소(PXL)의 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2)의 사이에 직렬 연결될 수 있다.
발광 소자들(LD)을 직렬 연결한 구조의 발광 유닛(EMU)의 경우, 발광 소자들(LD)을 병렬 연결한 구조의 발광 유닛(EMU)에 비하여 제1 및 제2 전극들(EL1, EL2)의 사이에 인가되는 전압은 증가하고, 상기 발광 유닛(EMU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 각각의 화소(PXL)의 발광 유닛(EMU)을 직렬 구조로 구성할 경우, 표시 장치의 소비 전력이 저감될 수 있다.
실시예에 따라, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 형태로 제공될 수도 있다. 이러한 경우, 각 화소(PXL)의 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수 있다. 예를 들어, 발광 유닛(EMU)은 도 7b 및 도 7c에 도시된 바와 같이, 구성될 수도 있다.
다음으로, 도 7b 및 도 7c를 참조하면, 화소(PXL)의 발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 순차적으로 연결된 복수의 직렬 단들을 포함할 수 있다. 그리고, 각각의 직렬 단은 해당 직렬 단에 포함된 두 개의 서브 전극들의 사이에 순방향으로 연결된 하나 이상의 발광 소자(LD)를 포함할 수 있다.
발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 순차적으로 연결된 제1 내지 제3 직렬 단들(SET1 ~ SET3)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1-1 서브 전극(SEL1_1)과 제2-1 서브 전극(SEL2_1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 일 예로, 제1 직렬 단(SET1)은 화소 회로(144)를 경유하여 제1 구동 전원(VDD)에 연결되는 제1-1 서브 전극(SEL1_1)과, 제2 구동 전원(VSS)에 연결되는 제2-1 서브 전극(SEL2_1)과, 상기 제1-1 서브 전극(SEL1_1)과 상기 제2-1 서브 전극(SEL2_1) 사이에 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다. 각각의 제1 발광 소자(LD1)의 일 단부(일 예로, 제2 반도체층)는 제1 직렬 단(SET1)의 제1-1 서브 전극(SEL1_1)에 전기적으로 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 상기 제1 직렬 단(SET1)의 제2-1 서브 전극(SEL2_1)에 전기적으로 연결된다. 제1 발광 소자들(LD1)은 제1 직렬 단(SET1)의 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)의 사이에 병렬 연결되며, 상기 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)을 통해 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향(일 예로, 순 방향)으로 연결될 수 있다. 실시예에 따라, 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1) 사이에는, 도 7c에 도시된 바와 같이, 적어도 하나의 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 제1 발광 소자들(LD1)과 함께 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1) 사이에 병렬로 연결되되, 상기 제1 발광 소자들(LD1)과는 반대 방향으로 상기 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)의 사이에 연결될 수 있다. 예를 들어, 역방향 발광 소자(LDr)의 제1 반도체층이 제1-1 서브 전극(SEL1_1)에 전기적으로 연결되고, 그의 제2 반도체층이 제2-1 서브 전극(SEL2_1)에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
제2 직렬 단(SET2)은 제1-2 서브 전극(SEL1_2)과 제2-2 서브 전극(SEL2_2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 일 예로, 제2 직렬 단(SET2)은 화소 회로(144) 및 제1 직렬 단(SET1)을 경유하여 제1 구동 전원(VDD)에 연결되는 제1-2 서브 전극(SEL1_2)과, 제2 구동 전원(VSS)에 연결되는 제2-2 서브 전극(SEL2_2)과, 상기 제1-2 서브 전극(SEL1_2)과 상기 제2-2 서브 전극(SEL2_2) 사이에 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다. 각각의 제2 발광 소자(LD2)의 일 단부(일 예로, 제2 반도체층)는 제2 직렬 단(SET2)의 제1-2 서브 전극(SEL1_2)에 전기적으로 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 상기 제2 직렬 단(SET2)의 제2-2 서브 전극(SEL2_2)에 전기적으로 연결된다. 제2 발광 소자들(LD2)은 제2 직렬 단(SET2)의 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2)의 사이에 병렬 연결되며, 상기 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2)을 통해 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향(일 예로, 순방향)으로 연결될 수 있다. 실시예에 따라, 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2) 사이에는, 도 7c에 도시된 바와 같이, 적어도 하나의 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 제2 발광 소자들(LD2)과 함께 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2) 사이에 병렬로 연결되되, 상기 제2 발광 소자들(LD2)과는 반대 방향으로 상기 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2)의 사이에 연결될 수 있다. 일 예로, 역방향 발광 소자(LDr)의 제1 반도체층이 제1-2 서브 전극(SEL1_2)에 연결되고, 그의 제2 반도체층이 제2-2 서브 전극(SEL2_2)에 연결될 수 있다.
제3 직렬 단(SET3)은 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 일 예로, 제3 직렬 단(SET3)은 화소 회로(144) 및 이전의 직렬 단들, 일 예로, 제1 및 제2 직렬 단들(SET1, SET2)을 경유하여 제1 구동 전원(VDD)에 연결되는 제1-3 서브 전극(SEL1_3)과, 제2 구동 전원(VSS)에 연결되는 제2-3 서브 전극(SEL2_3)과, 상기 제1-3 서브 전극(SEL1_3)과 상기 제2-3 서브 전극(SEL2_3) 사이에 연결된 복수의 제3 발광 소자들(LD3)을 포함할 수 있다. 각각의 제3 발광 소자(LD3)의 일 단부(일 예로, 제2 반도체층)은 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_3)에 전기적으로 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 상기 제3 직렬 단(SET3)의 제2-3 서브 전극(SEL2_3)에 전기적으로 연결된다. 제3 발광 소자들(LD3)은 제3 직렬 단(SET3)의 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3)의 사이에 병렬 연결되며, 상기 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3)을 통해 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향(일 예로, 순방향)으로 연결될 수 있다. 실시예에 따라, 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3) 사이에는, 도 7c에 도시된 바와 같이, 적어도 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 제3 발광 소자들(LD3)과 함께 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3) 사이에 병렬로 연결되되, 상기 제3 발광 소자들(LD3)과는 반대 방향으로 상기 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3)의 사이에 연결될 수 있다. 일 예로, 역방향 발광 소자(LDr)의 제1 반도체층이 제1-3 서브 전극(SEL1_3)에 연결되고, 그의 제2 반도체층이 제2-3 서브 전극(SEL2_3)에 연결될 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1-1 서브 전극(SEL1_1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드 전극일 수 있고, 제3 직렬 단(SET3)의 제2-3 서브 전극(SEL2_3)이 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
또한, 발광 유닛(EMU)은 제1 내지 제3 직렬 단들(SET1 ~ SET3) 중 연속하는 직렬 단들을 전기적으로 연결하기 위한 복수의 중간 전극들을 포함할 수 있다. 일 예로, 발광 유닛(EMU)은, 제1 직렬 단(SET1)과 제2 직렬 단(SET2) 사이에 위치한 제1 중간 전극(CTE1) 및 상기 제2 직렬 단(SET2)과 제3 직렬 단(SET3) 사이에 위치한 제2 중간 전극(CTE2)을 포함할 수 있다.
제1 직렬 단(SET1)과 제2 직렬 단(SET2)은 제1 중간 전극(CTE1)을 통해 전기적으로 연결될 수 있다. 일 예로, 제1 직렬 단(SET1)의 제2-1 서브 전극(SEL2_1)이 제1 중간 전극(CTE1)에 연결되고, 제2 직렬 단(SET2)의 제1-2 서브 전극(SEL1_2)이 상기 제1 중간 전극(CTE1)에 연결될 수 있다. 제2 직렬 단(SET2)과 제3 직렬 단(SET3)은 제2 중간 전극(CTE2)을 통해 연결될 수 있다. 일 예로, 제2 직렬 단(SET2)의 제2-2 서브 전극(SEL2_2)이 제2 중간 전극(CTE2)에 연결되고, 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_3)이 상기 제2 중간 전극(CTE2)에 연결될 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은, 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은 상기 발광 소자들(LD)을 병렬 연결한 구조의 발광 유닛(EMU)에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은, 상기 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광 유닛(EMU)에 비하여 상기 발광 유닛(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 또한, 발광 소자들(LD)을 모두 직렬로만 연결할 경우에는 직렬 연결된 발광 소자들(LD) 중 적어도 하나가 순방향으로 완전히 연결되지 않을 때(또는 역방향 발광 소자(LDr)를 포함할 때) 화소(PXL) 내에서 구동 전류가 흐를 수 있는 경로가 차단되면서 암점 결함을 유발할 수 있다. 반면, 발광 소자들(LD)을 직/병렬 혼합 구조로 연결할 경우 각각의 직렬 단의 내부에서 일부 발광 소자(LD)가 순방향으로 연결되지 않거나(또는 역방향 발광 소자(LDr)를 포함하거나) 일부 발광 소자(LD)에 결함이 발생하더라도 해당 직렬 단의 다른 발광 소자(LD)를 통해 구동 전류가 흐를 수 있게 된다. 이에 따라, 화소(PXL)의 결함을 방지 또는 저감할 수 있다.
도 8은 도 5에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 9는 도 8의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 10은 도 8의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 11은 도 9에 도시된 제1 내지 제3 브릿지 패턴들과 연결된 제1 내지 제3 도전 패턴들을 포함한 표시 장치를 도시한 것으로, 도 8의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 8에 도시된 화소는, 도 6a 내지 도 6e, 도 7a 내지 도 7c 각각에 도시된 화소 중 어느 하나일 수 있다. 일 예로, 도 8에 도시된 화소는 도 7b 및/또는 도 7c에 도시된 화소일 수 있다.
도 8에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결되는 신호 배선들의 도시를 생략하였다.
도 8 내지 도 11에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 1a 내지 도 4b, 도 5, 도 7b, 도 7c, 도 8 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(Rigid) 기판 또는 연성(flexible) 기판일 수 있다. 기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다. 기판(SUB)은, 화소(PXL)가 배치되는 적어도 하나의 화소 영역(PXA)을 포함한 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장된 복수의 화소 행들 및 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 복수의 화소 열들에 따라 매트릭스(matrix) 형태 및/또는 스트라이프 형태로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소들(PXL)은 다양한 배열 형태로 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다.
각각의 화소(PXL)가 배치되는 화소 영역(PXA)은 광이 방출되는 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변을 둘러싸는 주변 영역을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 주변 영역이라 함은, 광이 방출되지 않는 비발광 영역을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 각각의 화소(PXL)가 배치되는 화소 영역(PXA)은 일 방향, 일 예로 제2 방향(DR2)을 따라 구획된 제1 내지 제3 영역들(A1, A2, A3)을 포함할 수 있다. 제1 내지 제3 영역들(A1, A2, A3) 각각은 발광 영역(EMA) 및 그 주변을 둘러싸는 주변 영역을 포함할 수 있다.
각각의 화소(PXL)는 기판(SUB), 화소 회로(144)가 제공된(또는 형성된) 화소 회로부(PCL), 및 적어도 하나의 발광 소자(LD)가 제공된 표시 소자부(DPL)를 포함할 수 있다. 표시 소자부(DPL)는 화소 영역(PXA)의 제1 내지 제3 영역들(A1, A2, A3) 각각의 발광 영역(EMA) 내에 위치할 수 있다.
화소 회로부(PCL)는 버퍼막(BFL), 적어도 하나 이상의 트랜지스터(T)를 포함한 화소 회로(144), 구동 전압 배선(DVL), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다. 일 예로, 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼막(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다. 버퍼막(BFL)이 다중막으로 제공되는 경우, 각 레이어는 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼막(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
트랜지스터(T)는 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어하는 구동 트랜지스터인 제1 트랜지스터(T1) 및 스위칭 트랜지스터인 제2 트랜지스터(T2)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 트랜지스터(T1)는 도 6a, 도 7b, 및 도 7c를 참조하여 설명한 화소 회로(144)의 제1 트랜지스터(T1)일 수 있고, 제2 트랜지스터(T2)는 도 6a, 도 7b, 및 도 7c를 참조하여 설명한 화소 회로(144)의 제2 트랜지스터(T2)일 수 있다.
제1 트랜지스터(T1, T)와 제2 트랜지스터(T2, T) 각각은 트랜지스터 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 하나의 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
트랜지스터 반도체 패턴(SCL)은 버퍼막(BFL) 상에 제공 및/또는 형성될 수 있다. 트랜지스터 반도체 패턴(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 트랜지스터 반도체 패턴(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 트랜지스터 반도체 패턴(SCL) 상에 제공 및/또는 형성될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함하는 무기 절연막일 수 있다. 일 예로, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연막(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연막(GI)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다. 제1 단자(SE)와 제2 단자(DE) 각각은 제1 층간 절연막(ILD1)과 게이트 절연막(GI)을 관통하는 컨택 홀을 통해 트랜지스터 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접속 영역에 접촉할 수 있다. 제1 층간 절연막(ILD1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 층간 절연막(ILD1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 층간 절연막(ILD1)은 단일막으로 제공될 수도 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에 있어서, 제1 트랜지스터(T1, T)와 제2 트랜지스터(T2, T) 각각의 제1 및 제2 단자들(SE, DE)이 트랜지스터 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 트랜지스터(T1, T)와 제2 트랜지스터(T2, T) 각각의 제1 단자(SE)는 대응하는 트랜지스터 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 하나의 영역일 수 있으며, 상기 제1 트랜지스터(T1, T)와 상기 제2 트랜지스터(T2, T) 각각의 제2 단자(DE)는 상기 대응하는 트랜지스터 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 나머지 영역일 수 있다. 이러한 경우, 제1 트랜지스터(T1, T)와 제2 트랜지스터(T2, T) 각각의 제2 단자(DE)는 브릿지 전극 또는 컨택 전극 등을 통해 대응하는 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 화소 회로부(144)에 포함된 트랜지스터(T)는 LTPS 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터(T)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
구동 전압 배선(DVL)은 게이트 절연막(GI) 상에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 화소 회로부(PCL) 내에 포함된 절연막들 중 어느 하나의 절연막 상에 제공될 수 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(VSS)이 인가될 수 있다. 본 발명의 일 실시예에 있어서, 구동 전압 배선(DVL)은 도 7b 및 도 7c에 도시된 화소(PXL)에서 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2)일 수 있다.
상술한 트랜지스터(T) 상에는 제2 층간 절연막(ILD2)이 배치될 수 있다. 제2 층간 절연막(ILD2)은 트랜지스터(T)를 커버할 수 있다. 제2 층간 절연막(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연막(ILD2)은 단일막으로 제공될 수도 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다.
제2 층간 절연막(ILD2) 상에는 보호막(PSV)이 배치될 수 있다. 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(ILD2)과 보호막(PSV) 각각은 제1 트랜지스터(T1, T)의 제2 단자(DE)의 일부를 노출하는 제1 컨택 홀(CH1)을 포함할 수 있다.
한편, 화소 회로부(PCL)는 제1 영역(A1)에 제공된(또는 형성된) 제1 브릿지 패턴(BRP1), 제2 영역(A2)에 제공된(또는 형성된) 제2 브릿지 패턴(BRP2), 및 제3 영역(A3)에 제공된(또는 형성된) 제3 브릿지 패턴(BRP3)을 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 각각의 화소(PXL)의 제1 영역(A1)에 배치되며 제2 방향(DR2)을 따라 연장된 바(Bar) 형상을 가질 수 있다. 제1 브릿지 패턴(BRP1)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역(또는 경계 영역)까지 연장될 수 있다. 실시예에 따라, 제1 브릿지 패턴(BRP1)은 화소 영역(PXA)의 제1 영역(A1)으로부터 상기 화소 영역(PXA)의 제2 영역(A2)의 일부까지 연장될 수도 있다. 본 발명의 일 실시예에 있어서, 제1 브릿지 패턴(BRP1)은 제1 트랜지스터(T1, T)의 제1 및 제2 단자들(SE, DE)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 일 예로, 제1 브릿지 패턴(BRP1)은 제1 층간 절연막(ILD1) 상에 제공 및/또는 형성될 수 있다.
제1 브릿지 패턴(BRP1)은 제2 층간 절연막(ILD2) 및 보호막(PSV)을 순차적으로 관통하는 제2 컨택 홀(CH2)을 통해 제1 영역(A1)에 제공된 표시 소자부(DPL)에 포함된 일부 구성, 일 예로, 제2-1 서브 전극(SEL2_1)과 전기적으로 연결될 수 있다. 또한, 제1 브릿지 패턴(BRP1)은 제2 층간 절연막(ILD2)과 보호막(PSV)을 순차적으로 관통하는 제3 컨택 홀(CH3)을 통해 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 제공된 표시 소자부(DPL)에 포함된 일부 구성, 일 예로, 제1 중간 전극(CTE1)과 전기적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1), 제2-1 서브 전극(SEL2_1), 및 제1 중간 전극(CTE1)의 연결 관계에 대해서는 후술하기로 한다.
제2 브릿지 패턴(BRP2)은 각각의 화소(PXL)의 제2 영역(A2)에 배치되고, 제2 방향(DR2)을 따라 연장되어 제1 방향(DR1)으로 절곡된 형상을 가질 수 있으나, 상기 제2 브릿지 패턴(BRP2)의 형상이 이에 한정되는 것은 아니다. 제2 브릿지 패턴(BRP2)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역(또는 경계 영역)까지 연장될 수 있다. 실시예에 따라, 제2 브릿지 패턴(BRP2)은 화소 영역(PXA)의 제2 영역(A2)으로부터 상기 화소 영역(PXA)의 제3 영역(A3)의 일부까지 연장될 수도 있다. 본 발명의 일 실시예에 있어서, 제2 브릿지 패턴(BRP2)은 제1 브릿지 패턴(BRP1)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 일 예로, 제2 브릿지 패턴(BRP2)은 제1 층간 절연막(ILD1) 상에 제공 및/또는 형성될 수 있다.
제2 브릿지 패턴(BRP2)은 제2 층간 절연막(ILD2)과 보호막(PSV)을 순차적으로 관통하는 제5 컨택 홀(CH5)을 통해 제2 영역(A2)에 제공된 표시 소자부(DPL)에 포함된 제2-2 서브 전극(SEL2_2)과 전기적으로 연결될 수 있다. 또한, 제2 브릿지 패턴(BRP2)은 제2 층간 절연막(ILD2)과 보호막(PSV)을 순차적으로 관통하는 제6 컨택 홀(CH6)을 통해 제2 영역(A2)과 제3 영역(A3) 사이의 영역에 제공된 표시 소자부(DPL)의 일부 구성, 일 예로, 제2 중간 전극(CTE2)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2), 제2-2 서브 전극(SEL2_2), 및 제2 중간 전극(CTE2)의 연결 관계에 대해서는 후술하기로 한다.
제3 브릿지 패턴(BRP3)은 화소 영역(PXA)의 제3 영역(A3)에 배치되고, 제2 방향(DR2)을 따라 연장되어 제1 방향(DR1)으로 절곡된 형상을 가질 수 있다. 그러나, 제3 브릿지 패턴(BRP3)의 형상이 상술한 실시예에 한정되는 것은 아니다. 제3 브릿지 패턴(BRP3)은 제3 영역(A3)의 발광 영역(EMA)으로부터 상기 발광 영역(EMA)의 주변에 위치한 주변 영역까지 연장될 수 있다. 제3 브릿지 패턴(BRP3)은 제2 층간 절연막(ILD2) 및 보호막(PSV)을 순차적으로 관통하는 제7 컨택 홀(CH7)을 통해 제3 영역(A3)에 제공된 표시 소자부(DPL)에 포함된 제2-3 서브 전극(SEL2_3)과 전기적으로 연결될 수 있다. 또한, 제3 브릿지 패턴(BRP3)은 제1 층간 절연막(ILD1)을 관통하는 제8 컨택 홀(CH8)을 통해 구동 전압 배선(DVL, PL2)과 전기적으로 연결될 수 있다. 제3 브릿지 패턴(BRP3)이 구동 전압 배선(DVL, PL2)과 전기적으로 연결됨에 따라, 상기 구동 전압 배선(DVL, PL2)에 인가된 제2 구동 전압(VSS)이 상기 제3 브릿지 패턴(BRP3)으로 전달될 수 있다. 제3 브릿지 패턴(BRP3), 제2-3 서브 전극(SEL2_3), 및 구동 전압 배선(DVL, PL2)의 연결 관계에 대해서는 후술하기로 한다.
본 발명의 일 실시예에 있어서, 제1 브릿지 패턴(BRP1), 제2 브릿지 패턴(BRP2), 및 제3 브릿지 패턴(BRP3)은 서로 이격되게 대응하는 영역에 배치될 수 있다. 일 예로, 제1 브릿지 패턴(BRP1)은 일정 간격을 사이에 두고 제2 브릿지 패턴(BRP2)과 이격되고, 제2 브릿지 패턴(BRP2)은 일정 간격을 사이에 두고 제3 브릿지 패턴(BRP3)과 이격될 수 있다.
실시예에 따라, 각 화소(PXL)의 화소 회로부(PCL)는, 도 11에 도시된 바와 같이, 제2 층간 절연막(ILD2)과 보호막(PSV) 사이에 제공된 제1 내지 제3 도전 패턴들(CP1, CP2, CP3), 제1 및 제2 보조 전극들(AUX1, AUX2)을 더 포함할 수 있다.
제1 도전 패턴(CP1)은 제1 영역(A1)에서 제1 브릿지 패턴(BRP1)과 제2-1 서브 전극(SEL2_1) 사이에 배치될 수 있다. 일 예로, 제1 도전 패턴(CP1)은 제2 층간 절연막(ILD2)을 사이에 두고 제1 브릿지 패턴(BRP1) 상에 제공 및/또는 형성될 수 있다. 즉, 제1 도전 패턴(CP1)은 제2 층간 절연막(ILD2) 상에 제공되며 제1 브릿지 패턴(BRP1)과 중첩될 수 있다. 제1 도전 패턴(CP1)은 제2 층간 절연막(ILD2)을 관통하는 제2 컨택 홀(CH2)을 통해 제1 브릿지 패턴(BRP1)과 전기적으로 연결될 수 있다. 또한, 제1 도전 패턴(CP1)은 보호막(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 제2-1 서브 전극(SEL2_1)과 전기적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1), 제1 도전 패턴(CP1), 및 제2-1 서브 전극(SEL2_1)은 전기적으로 서로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 층간 절연막(ILD2)의 제2 컨택 홀(CH2)과 보호막(PSV)의 제2 컨택 홀(CH2)은 제1 영역(A1)에 위치하며 서로 대응될 수 있다.
제1 브릿지 패턴(BRP1)이 그 상부에 배치된 제1 도전 패턴(CP1)과 전기적으로 연결되는 경우, 상기 제1 브릿지 패턴(BRP1)의 배선 저항이 줄어들어 상기 제1 브릿지 패턴(BRP1)으로 전달되는 소정의 신호의 왜곡을 방지할 수 있다.
제2 도전 패턴(CP2)은 제2 영역(A2)에서 제2 브릿지 패턴(BRP2)과 제2-2 서브 전극(SEL2_2) 사이에 배치될 수 있다. 일 예로, 제2 도전 패턴(CP2)은 제2 층간 절연막(ILD2)을 사이에 두고 제2 브릿지 패턴(BRP2) 상에 제공 및/또는 형성될 수 있다. 즉, 제2 도전 패턴(CP2)은 제2 절연 층간막(ILD2) 상에 배치되며, 제2 브릿지 패턴(BRP2)과 중첩될 수 있다. 제2 도전 패턴(CP2)은 제2 층간 절연막(ILD2)을 관통하는 제5 컨택 홀(CH5)을 통해 제2 브릿지 패턴(BRP2)과 전기적으로 연결될 수 있다. 또한, 제2 도전 패턴(CP2)은 보호막(PSV)을 관통하는 제5 컨택 홀(CH5)을 통해 제2-2 서브 전극(SEL2_2)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2), 제2 도전 패턴(CP2), 및 제2-2 서브 전극(SEL2_2)은 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 층간 절연막(ILD2)의 제5 컨택 홀(CH5)과 보호막(PSV)의 제5 컨택 홀(CH5)은 제2 영역(A2)에 위치하며 서로 대응될 수 있다.
제2 브릿지 패턴(BRP2)이 그 상부에 배치된 제2 도전 패턴(CP2)과 전기적으로 연결되는 경우, 상기 제2 브릿지 패턴(BRP2)의 배선 저항이 줄어들어 상기 제2 브릿지 패턴(BRP2)으로 전달되는 소정의 신호의 왜곡을 방지할 수 있다.
제3 도전 패턴(CP3)은 제3 영역(A3)에서 제3 브릿지 패턴(BRP3)과 제2-3 서브 전극(SEL2_3) 사이에 배치될 수 있다. 일 예로, 제3 도전 패턴(CP3)은 제2 층간 절연막(ILD2)을 사이에 두고 제3 브릿지 패턴(BRP3) 상에 제공 및/또는 형성될 수 있다. 즉, 제3 도전 패턴(CP3)은 제2 층간 절연막(ILD2) 상에 제공되며 제3 브릿지 패턴(BRP3)과 중첩될 수 있다. 제3 도전 패턴(CP3)은 제2 층간 절연막(ILD2)을 관통하는 제7 컨택 홀(CH7)을 통해 제3 브릿지 패턴(BRP3)과 전기적으로 연결될 수 있다. 또한, 제3 도전 패턴(CP3)은 보호막(PSV)을 관통하는 제7 컨택 홀(CH7)을 통해 제2-3 서브 전극(SEL2_3)과 전기적으로 연결될 수 있다. 제3 브릿지 패턴(BRP3), 제3 도전 패턴(CP3), 및 제2-3 서브 전극(SEL2_3)은 전기적으로 서로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 층간 절연막(ILD2)의 제7 컨택 홀(CH7)과 보호막(PSV)의 제7 컨택 홀(CH7)은 제3 영역(A3)에 위치하며 서로 대응될 수 있다.
제3 브릿지 패턴(BRP3)이 그 상부에 배치된 제3 도전 패턴(CP3)과 전기적으로 연결되는 경우, 상기 제3 브릿지 패턴(BRP3)의 배선 저항이 줄어들어 상기 제3 브릿지 패턴(BRP3)으로 전달되는 소정의 신호의 왜곡을 방지할 수 있다.
제1 보조 전극(AUX1)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 대응되도록 제2 층간 절연막(ILD2) 상에 제공될 수 있다. 제1 보조 전극(AUX1)은 제2 층간 절연막(ILD2)을 관통하는 제3 컨택홀(CH3)을 통해 제1 영역(A1)으로부터 제2 영역(A2)의 적어도 일부까지 연장된 제1 브릿지 패턴(BRP1)과 전기적으로 연결될 수 있다. 또한, 제1 보조 전극(AUX1)은 보호막(PSV)을 관통하는 제3 컨택 홀(CH3)을 통해 제1 중간 전극(CTE1)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 제2 층간 절연막(ILD2)의 제3 컨택 홀(CH3)과 보호막(PSV)의 제3 컨택 홀(CH3)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 위치하며 서로 대응될 수 있다.
제2 보조 전극(AUX2)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역에 대응되도록 제2 층간 절연막(ILD2) 상에 제공될 수 있다. 제2 보조 전극(AUX2)은 제2 층간 절연막(ILD2)을 관통하는 제6 컨택 홀(CH6)을 통해 제2 영역(A2)으로부터 제3 영역(A3)의 적어도 일부까지 연장된 제2 브릿지 패턴(BRP2)과 전기적으로 연결될 수 있다. 또한, 제2 보조 전극(AUX2)은 보호막(PSV)을 관통하는 제6 컨택 홀(CH6)을 통해 제2 중간 전극(CTE2)과 전기적으로 연결될 수 있다. 제2 층간 절연막(ILD2)의 제6 컨택 홀(CH6)과 보호막(PSV)의 제6 컨택 홀(CH6)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역에 위치하며 서로 대응될 수 있다.
상술한 제1 내지 제3 도전 패턴들(CP1, CP2, CP3), 제1 및 제2 보조 전극들(AUX1, AUX2)은 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 제1 내지 제3 도전 패턴들(CP1, CP2, CP3)과 제1 및 제2 보조 전극들(AUX1, AUX2)은 제2 층간 절연막(ILD2) 상에 배치되며 서로 일정 간격을 두고 이격될 수 있다. 단면 상에서 볼 때, 제1 보조 전극(AUX1)은 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2) 사이에 위치하며, 제2 보조 전극(AUX2)은 상기 제2 도전 패턴(CP2)과 제3 도전 패턴(CP3) 사이에 위치할 수 있다.
다음으로, 표시 소자부(DPL)에 대해 설명한다.
각각의 화소(PXL)의 표시 소자부(DPL)는 발광 영역(EMA)에 제공된 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 연결 패턴(CNP1, CNP2), 컨택 전극(CNE), 제1 및 제2 중간 전극들(CTE1, CTE2), 발광 소자들(LD)을 포함할 수 있다. 또한, 각각의 화소(PXL)의 표시 소자부(DPL)는 주변 영역에 제공된 뱅크(BNK)를 포함할 수 있다.
뱅크(BNK)는 각각의 화소(PXL)의 발광 영역(EMA)의 적어도 일측을 둘러쌀 수 있다. 뱅크(BNK)는 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로 화소 정의막일 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키 기 위해 뱅크(BNK) 상에는 반사 물질층이 형성될 수 있다. 뱅크(BNK)는 보호막(PSV) 상에 제공 및/또는 형성될 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크(BNK)는 표시 소자부(DPL)에 포함된 절연막들 중 어느 하나의 절연막 상에 제공 및/또는 형성될 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 서로 이격되게 배치될 수 있다. 제1 전극(EL1)은 제1 영역(A1)에 제공된 제1-1 서브 전극(SEL1_1), 제2 영역(A2)에 제공된 제1-2 서브 전극(SEL1_2), 및 제3 영역(A3)에 제공된 제1-3 서브 전극(SEL1_3)을 포함할 수 있다. 제1-1 서브 전극(SEL1_1), 제1-2 서브 전극(SEL1_2), 및 제1-3 서브 전극(SEL1_3)은 평면 상에서 볼 때 서로 이격될 수 있다. 제2 전극(EL2)은 제1 영역(A1)에 제공된 제2-1 서브 전극(SEL2_1), 제2 영역(A2)에 제공된 제2-2 서브 전극(SLE2_2), 및 제3 영역(A3)에 제공된 제2-3 서브 전극(SEL2_3)을 포함할 수 있다. 제2-1 서브 전극(SEL2_1), 제2-2 서브 전극(SEL2_2), 및 제2-3 서브 전극(SEL2_3)은 평면 상에서 볼 때 서로 이격될 수 있다.
제2-1 서브 전극(SEL2_1)은 평면 상에서 볼 때 제1 영역(A1)의 가운데에 위치하며 원형 형상을 가질 수 있다. 제1-1 서브 전극(SEL1_1)은 제2-1 서브 전극(SEL2_1)의 원주 방향을 따라 그 주변을 둘러싸는 형상을 가질 수 있다. 제2-1 서브 전극(SEL2_1)은 제1-1 서브 전극(SEL1_1)에 둘러싸인 고립된 원형의 섬 형상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1-1 서브 전극(SEL1_1)과 제2-1 서브 전극(SEL2_1)은 소정의 간격을 사이에 두고 서로 이격되도록 보호막(PSV) 상에 배치될 수 있다.
제2-2 서브 전극(SEL2_2)은 평면 상에서 볼 때 제2 영역(A2)의 가운데에 위치하며 원형 형상을 가질 수 있다. 제1-2 서브 전극(SEL1_2)은 제2-2 서브 전극(SEL2_2)의 원주 방향을 따라 그 주변을 둘러싸는 형상을 가질 수 있다. 제2-2 서브 전극(SEL2_2)은 제1-2 서브 전극(SEL1_2)에 둘러싸인 고립된 원형의 섬 형상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1-2 서브 전극(SEL1_2)과 제2-2 서브 전극(SEL2_2)은 소정의 간격을 사이에 두고 서로 이격되도록 보호막(PSV) 상에 배치될 수 있다.
제2-3 서브 전극(SEL2_3)은 평면 상에서 볼 때 제3 영역(A3)의 가운데에 위치하며 원형 형상을 가질 수 있다. 제1-3 서브 전극(SEL1_3)은 제2-3 서브 전극(SEL2_3)의 원주 방향을 따라 그 주변을 둘러싸는 형상을 가질 수 있다. 제2-3 서브 전극(SEL2_3)은 제1-3 서브 전극(SEL1_3)에 둘러싸인 고립된 원형의 섬 형상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3)은 소정의 간격을 사이에 두고 서로 이격되도록 보호막(PSV) 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 서브 전극(SEL1_1)과 제2-1 서브 전극(SEL2_1) 사이, 제1-2 서브 전극(SEL1_2)과 제2-2 서브 전극(SEL2_2) 사이, 및 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3) 사이는 동일한 간격을 가질 수 있다. 이에 따라, 제1 내지 제3 영역들(A1, A2, A3)에서 발광 소자들(LD)이 보다 균일하게 정렬될 수 있다. 다만, 본 발명의 이에 한정되는 것은 아니며, 실시예에 따라, 제1-1 서브 전극(SEL1_1)과 제2-1 서브 전극(SEL2_1) 사이, 제1-2 서브 전극(SEL1_2)과 제2-2 서브 전극(SEL2_2) 사이, 및 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3) 사이는 서로 상이한 간격을 가질 수도 있다.
제1-1 내지 제1-3 서브 전극들(SEL1-1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 대응하는 영역에 구비된 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향으로 진행되게 하기 위하여 일정한 반사율을 갖는 재료로 이루어질 수 있다.
제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명한 금속을 포함할 수 있다. 불투명한 금속으로는, 일 예로, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 투명한 도전성 재료를 포함할 수 있다. 투명한 도전성 재료로는, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각이 투명한 도전성 재료를 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명한 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 다만, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(혹은 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 이루어질 수도 있다. 일 예로, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 ITO/Ag/ITO의 순으로 순차적으로 적층된 다중막으로 이루어질 수도 있다.
상술한 바와 같이, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각이 일정한 반사율을 갖는 도전성 재료로 이루어짐에 따라, 발광 소자들(LD) 각각에서 방출되는 광이 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 진행될 수 있다.
각각의 화소(PXL)의 제1 영역(A1)에서, 제2-1 서브 전극(SEL2_1)과 상기 제2-1 서브 전극(SEL2_1)의 주변을 둘러싸는 제1-1 서브 전극(SEL1_1)은 그들 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제1 직렬 단(SET1)을 구성할 수 있다. 상기 각각의 화소(PXL)의 제2 영역(A2)에서, 제2-2 서브 전극(SEL2_2)과 상기 제2-2 서브 전극(SEL2_2)의 주변을 둘러싸는 제1-2 서브 전극(SEL1_2)은 그들 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제2 직렬 단(SET2)을 구성할 수 있다. 또한, 상기 각각의 화소(PXL)의 제3 영역(A3)에서, 제2-3 서브 전극(SEL2_3)과 상기 제2-3 서브 전극(SEL2_3)의 주변을 둘러싸는 제2-2 서브 전극(SEL2_2)은 그들 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제3 직렬 단(SET3)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 각각의 화소(PXL)의 발광 영역(EMA)에는 제1 내지 제3 직렬 단들(SET1, SET2, SET3)이 배치되며, 상기 제1 내지 제3 직렬 단들(SET1, SET2, SET3)은 상기 각각의 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
각각의 화소(PXL)의 제1 직렬 단(SET1)에 포함된 제1-1 서브 전극(SEL1_1)은 상기 각각의 화소(PXL)의 발광 유닛(EMU)의 애노드 전극일 수 있고, 제3 직렬 단(SET3)에 포함된 제2-3 서브 전극(SEL2_3)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 각각의 화소(PXL)의 제1-1 서브 전극(SEL1_1)은 제1 컨택 홀(CH1)을 통해 상기 각각의 화소(PXL)의 화소 회로부(PCL)에 포함된 화소 회로(144)에 전기적으로 연결될 수 있다. 일 예로, 제1-1 서브 전극(SEL1_1)은 제1 컨택 홀(CH1)을 통해 화소 회로(144)의 제1 트랜지스터(T1, T)에 전기적으로 연결될 수 있다.
상술한 실시예에 있어서, 발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 소자이거나 성장 방식으로 제조된 초소형의 발광 소자일 수 있다. 다만, 발광 소자들(LD)의 종류, 크기, 형상 등은 다양하게 변경될 수 있다. 각각의 화소(PXL)의 발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 각각의 화소(PXL)의 발광 영역(EMA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
제1 영역(A1)에서 발광 소자들(LD)은 제2-1 서브 전극(SEL2_1)의 주변을 따라 정렬될 수 있다. 일 예로, 상기 발광 소자들(LD)은 제1-1 서브 전극(SEL1_1)과 제2-1 서브 전극(SEL2_1) 사이에서 원형 형상의 제2-1 서브 전극(SEL2_1)을 중심으로 방사형으로 정렬될 수 있다. 제2 영역(A2)에서 발광 소자들(LD)은 제2-2 서브 전극(SEL2_2)의 주변을 따라 정렬될 수 있다. 일 예로, 상기 발광 소자들(LD)은 제1-2 서브 전극(SEL1_2)과 제2-2 서브 전극(SEL2_2) 사이에서 원형 형상의 제2-2 서브 전극(SEL2_2)을 중심으로 방사형으로 정렬될 수 있다. 제3 영역(A3)에서 발광 소자들(LD)은 제2-3 서브 전극(SEL2_3)의 주변을 따라 정렬될 수 있다. 일 예로, 상기 발광 소자들(LD)은 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3) 사이에서 원형 형상의 제2-3 서브 전극(SEL2_3)을 중심으로 방사형으로 정렬될 수 있다.
실시예에 따라, 각각의 직렬 단에서 인접한 두 서브 전극들 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(LDr)가 더 배치되거나, 또는 각각의 직렬 단에서 인접한 두 서브 전극들 사이에 상기 두 서브 전극들에 연결되지 않는 적어도 하나의 불량 발광 소자, 일 예로, 비유효 광원이 더 배치될 수도 있다.
발광 소자들(LD)은 용액 내에 분산된 형태로 마련되어 화소(PXL)의 발광 영역(EMA)에 투입될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 발광 영역(EMA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 각각의 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 이때, 각각의 화소(PXL)의 발광 영역(EMA)에 위치한 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하게 되면, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 전극들(EL1, EL2) 사이에 발광 소자들(LD)을 제공할 수 있다.
각각의 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전에, 제1 전극(EL1)에 포함된 제1-1 서브 전극(SEL1_1), 제1-2 서브 전극(SEL1_2), 및 제1-3 서브 전극(SEL1_3)은 전기적 및/또는 물리적으로 서로 연결될 수 있다. 또한, 제2 전극(EL2)에 포함된 제2-1 서브 전극(SEL2_1), 제2-2 서브 전극(SEL2_2), 및 제2-3 서브 전극(SEL2_3)은 제1 내지 제3 브릿지 패턴들(BRP1, BRP2, BRP3)과 제1 및 제2 연결 패턴들(CNP1, CNP2)을 통해 전기적으로 서로 연결될 수 있다. 발광 소자들(LD)이 정렬되기 전의 제1-1 내지 제1-3 서브 전극들(SEL1_1 ~ SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1 ~ SEL2_3)의 배치 관계는 도 18c를 참조하여 후술하기로 한다.
제1 내지 제3 영역들(A1, A2, A3) 각각의 발광 영역(EMA)에 발광 소자들(LD)이 정렬된 이후에, 제1-1 서브 전극(SEL1_1), 제1-2 서브 전극(SEL1_2), 및 제1-3 서브 전극(SEL1_3)은 분리되어 동일한 열에 위치하며 서로 이격될 수 있다. 제1 전극(EL1)은 발광 소자들(LD)이 정렬된 이후에 그 일부가 제거되거나 단선되어 동일한 열에 위치하며 서로 이격된 제1-1, 제1-2, 및 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)을 포함하는 형태로 제공될 수 있다.
상술한 바와 같이, 각각의 화소(PXL)의 발광 영역(EMA)에 발광 소자들(LD)을 정렬할 때 제1 및 제2 전극들(EL1, EL2)은 상기 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 기능할 수 있다. 일 예로, 제1 전극(EL1)은 제1 정렬 신호(또는 제1 정렬 전압)가 인가되는 제1 정렬 전극일 수 있고, 제2 전극(EL2)은 제2 정렬 신호(또는 제2 정렬 전압)가 인가되는 제2 정렬 전극일 수 있다. 즉, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)이 제1 정렬 전극일 수 있고, 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3)이 제2 정렬 전극일 수 있다. 제1 정렬 신호와 제2 정렬 신호는 서로 상이한 전압 레벨을 가질 수 있다. 제1 및 제2 전극들(EL1, EL2)로 대응하는 정렬 신호가 인가되면, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 각각 전계가 형성될 수 있다. 즉, 제1-1 서브 전극(SEL1_1)과 제2-1 서브 전극(SEL2_1) 사이, 제1-2 서브 전극(SEL1_2)과 제2-2 서브 전극(SEL2_2) 사이, 및 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3) 사이에 각각 전계가 형성될 수 있다. 인접한 두 서브 전극들 사이에 형성된 전계게 의해 발광 소자들(LD)이 화소(PXL)의 발광 영역(EMA)에 정렬될 수 있다.
각각의 화소(PXL)의 제1 내지 제3 영역들(A1, A2, A3) 각각의 발광 영역(EMA)에 발광 소자들(LD)의 정렬된 이후, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3)은 상기 발광 소자들(LD)을 구동하는 구동 전극으로 기능할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)을 각각의 화소(PXL)의 발광 영역(EMA)에 정렬하는 단계에서 제1 및 제2 전극들(EL1, EL2) 각각에 인가되는 정렬 신호(또는 정렬 전압)를 제어하거나 자기장을 형성함으로써 상기 발광 영역(EMA)에 공급되는 발광 소자들(LD)이 상대적으로 편향되게 정렬되도록 제어할 수 있다. 예를 들어, 발광 소자들(LD)의 정렬 단계에서, 정렬 신호의 파형을 조절하거나, 발광 영역(EMA)에 자계가 형성되도록 하는 등에 의해 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부가 제1 정렬 전극을 향하고 그의 나머지 단부가 제2 정렬 전극을 향하는 순방향으로 배열되는 발광 소자들(LD)의 개수가, 그 반대의 방향으로 배열되는 역방향 발광 소자들(LDr)의 개수보다 많아지도록 조절할 수 있다.
발광 소자들(LD) 각각은, 식각 방식으로 제조된 발광 소자를 포함하거나 성장 방식으로 제조된 코어-쉘 구조의 발광 소자를 포함할 수 있다. 발광 소자들(LD) 각각이 식각 방식으로 제조된 발광 소자인 경우, 각 발광 소자(LD)는 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15)이 순차적으로 적층된 발광 적층체(혹은 적층 패턴)를 포함할 수 있다. 또한, 발광 소자들(LD) 각각이 성장 방식으로 제조된 코어-쉘 구조의 발광 소자인 경우, 각 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 구비한 발광 패턴(10)을 포함할 수 있다.
발광 소자들(LD) 각각은, 제1 내지 제3 영역들(A1, A2, A3) 각각에서 인접하는 두 개의 서브 전극들 중 하나의 서브 전극에 전기적으로 연결되는 제1 단부(EP1)와, 상기 인접한 두 개의 서브 전극들 중 나머지 서브 전극에 전기적으로 연결되는 제2 단부(EP2)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 각각의 발광 소자(LD)의 제1 단부(EP1)는 n형 반도체층을 포함하는 제1 반도체층(11)일 수 있고, 제2 단부(EP2)는 p형 반도체층을 포함하는 제2 반도체층(13)일 수 있다. 즉, 화소(PXL)의 발광 영역(EMA)에서, 각각의 발광 소자(LD)는 제1 방향(DR1)으로 인접한 두 개의 서브 전극들의 사이에 순방향으로 연결될 수 있다. 상술한 바와 같이, 인접하는 두 개의 서브 전극들 사이에 순방향으로 연결된 발광 소자들(LD)이 제1 내지 제3 직렬 단들(SET1 ~ SET3) 각각의 유효 광원들을 구성할 수 있다.
발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 방향(DR1)으로 인접하는 두 개의 서브 전극들 중 하나의 서브 전극에 직접적으로 연결되거나, 컨택 전극(CNE)을 통해 상기 하나의 서브 전극에 연결될 수 있다. 또한, 발광 소자들(LD) 각각의 제2 단부(EP2)는 인접하는 두 개의 서브 전극들 중 나머지 서브 전극에 직접적으로 연결되거나, 컨택 전극(CNE)을 통해 상기 나머지 서브 전극에 전기적으로 연결될 수 있다.
상술한 발광 소자들(LD)은 제1 내지 제3 영역들(A1, A2, A3) 각각의 보호막(PSV) 상에서 인접하는 두 개의 서브 전극들 사이에 배치된다. 이때, 발광 소자들(LD)을 안정적으로 지지하기 위하여 보호막(PSV)과 각각의 발광 소자(LD) 사이에 절연 패턴(INSP)이 제공될 수 있다. 절연 패턴(INSP)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다. 절연 패턴(INSP)은 각각의 발광 소자(LD)과 보호막(PSV) 사이의 공간을 메우도록 상기 보호막(PSV) 상에 제공될 수 있다. 이러한 절연 패턴(INSP)은 발광 소자들(LD)을 안정적으로 지지함으로써, 인접한 두 서브 전극들 사이에 정렬된 상기 발광 소자들(LD)의 이탈을 방지할 수 있다. 이러한 절연 패턴(INSP)은 인접한 두 서브 전극들, 일 예로, 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)과 동일한 높이를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 절연 패턴(INSP)은 상기 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)과 상이한 높이를 가질 수도 있다. 또한, 절연 패턴(INSP)은 표시 소자부(DPL)의 공정 조건 등에 따라 생략될 수도 있다.
각각의 화소(PXL)의 발광 소자들(LD)은 제1 직렬 단(SET1)에 포함된 제1 발광 소자들(LD1, LD)을 포함하고, 제2 직렬 단(SET2)에 포함된 제2 발광 소자들(LD2, LD)을 포함하며, 제3 직렬 단(SET3)에 포함된 제3 발광 소자들(LD3, LD)을 포함할 수 있다. 실시예에 따라, 각각의 화소(PXL)의 발광 소자들(LD)은 인접한 두 서브 전극들 사이에서 순방향과 반대 방향(일 예로, 역방향)으로 연결된 적어도 하나의 역방향 발광 소자(LDr)를 포함할 수 있다.
제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3), 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 상에는 각각 컨택 전극(CNE)이 배치될 수 있다.
컨택 전극(CNE)은 다양한 투명한 도전성 물질로 구성될 수 있다. 일 예로, 컨택 전극(CNE)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 다만, 컨택 전극(CNE)의 재료는 상술한 실시예들에 한정되는 것은 아니며, 실시예에 따라, 컨택 전극(CNE)은 다양한 불투명한 도전 물질로 구성될 수도 있다. 본 발명의 일 실시예에 있어서, 컨택 전극(CNE)은 제1-1 서브 전극(SEL1_1) 상에 배치된 제1 컨택 전극(CNE1), 제2-1 서브 전극(SEL2_1) 상에 배치된 제2 컨택 전극(CNE2), 제1-2 서브 전극(SEL1_2) 상에 배치된 제3 컨택 전극(CNE3), 제2-2 서브 전극(SEL2_2) 상에 배치된 제4 컨택 전극(CNE4), 제1-3 서브 전극(SEL1_3) 상에 배치된 제5 컨택 전극(CNE5), 및 제2-3 서브 전극(SEL2_3) 상에 배치된 제6 컨택 전극(CNE6)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 각각의 화소(PXL)의 제1 영역(A1)에서 제1-1 서브 전극(SEL1_1)과 제1 발광 소자들(LD1, LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 연결할 수 있다. 평면 상에서 볼 때, 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1, LD) 각각의 하나의 단부 및 제1-1 서브 전극(SEL1_1)에 각각 중첩할 수 있다.
제2 컨택 전극(CNE2)은 상기 제1 영역(A1)에서 제2-1 서브 전극(SEL2_1)과 제1 발광 소자들(LD1, LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부를 연결할 수 있다. 평면 상에서 볼 때, 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1, LD) 각각의 나머지 단부 및 제2-1 서브 전극(SEL2_1)에 각각 중첩할 수 있다.
제3 컨택 전극(CNE3)은 각각의 화소(PXL)의 제2 영역(A2)에서 제1-2 서브 전극(SEL1_2)과 제2 발광 소자들(LD2, LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 연결할 수 있다. 평면 상에서 볼 때, 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2, LD) 각각의 하나의 단부 및 제1-2 서브 전극(SEL1_2)에 각각 중첩할 수 있다. 본 발명의 일 실시예에 있어서, 제3 컨택 전극(CNE3)은 제2 영역(A2)으로부터 제1 영역(A1)의 적어도 일부까지 연장될 수 있다.
제4 컨택 전극(CNE4)은 상기 제2 영역(A2)에서 제2-2 서브 전극(SEL2_2)과 제2 발광 소자들(LD2, LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부를 연결할 수 있다. 평면 상에서 볼 때, 제4 컨택 전극(CNE4)은 제2 발광 소자들(LD2, LD) 각각의 나머지 단부 및 제2-2 서브 전극(SEL2_2)에 각각 중첩할 수 있다.
제5 컨택 전극(CNE5)은 각각의 화소(PXL)의 제3 영역(A3)에서 제1-3 서브 전극(SEL1_3)과 제3 발광 소자들(LD3, LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 연결할 수 있다. 평면 상에서 볼 때, 제5 컨택 전극(CNE5)은 제3 발광 소자들(LD3, LD) 각각의 하나의 단부 및 제1-3 서브 전극(SEL1_3)에 각각 중첩할 수 있다. 본 발명의 일 실시예에 있어서, 제5 컨택 전극(CNE5)은 제3 영역(A3)으로부터 제2 영역(A2)의 적어도 일부까지 연장될 수 있다.
제6 컨택 전극(CNE6)은 상기 제3 영역(A3)에서 제2-3 서브 전극(SEL2_3)과 제3 발광 소자들(LD3, LD) 각각의 양 단부 중 나머지 단부를 연결할 수 있다. 평면 상에서 볼 때, 제6 컨택 전극(CNE6)은 제3 발광 소자들(LD3, LD) 각각의 나머지 단부 및 제2-3 서브 전극(SEL2_3)에 각각 중첩할 수 있다.
제1 영역(A1)에 배치된 제1 브릿지 패턴(BRP1)은 제1 중간 전극(CTE1)을 통해 제2 영역(A2)에 배치된 제3 컨택 전극(CNE3)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 중간 전극(CTE1)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 배치되며 제3 컨택 전극(CNE3)과 일체로 형성될 수 있다. 제1 중간 전극(CTE1)이 제3 컨택 전극(CNE3)과 일체로 형성되는 경우, 상기 제1 중간 전극(CTE1)은 상기 제3 컨택 전극(CNE3)의 일 영역으로 간주될 수 있다. 일 예로, 평면 상에서 볼 때, 제2 영역(A2)으로부터 제1 영역(A1)의 적어도 일부로 연장된(또는 돌출된) 제3 컨택 전극(CNE3)의 일 영역이 제1 중간 전극(CTE1)일 수 있다. 제1 중간 전극(CTE1)이 제3 컨택 전극(CNE3)의 일 영역이므로, 상기 제1 중간 전극(CTE1)과 상기 제3 컨택 전극(CNE3)은 동일한 물질을 포함할 수 있다.
평면 상에서 볼 때, 제1 중간 전극(CTE1)은 제1 영역(A1)에 제공된 제1 브릿지 패턴(BRP1)과 중첩될 수 있다. 또한, 제1 중간 전극(CTE1)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 위치한 제1 연결 패턴(CNP1)의 일부와 중첩될 수 있다. 제1 중간 전극(CTE1)은 제3 컨택 홀(CH3)을 통해 제1 브릿지 패턴(BRP1)과 전기적 및/또는 물리적으로 연결될 수 있다. 이때, 제1 중간 전극(CTE1)과 제1 브릿지 패턴(BRP1) 사이에는 제1 연결 패턴(CNP1)의 일부가 배치될 수 있다.
상술한 바와 같이, 제1 브릿지 패턴(BRP1), 제1 중간 전극(CTE1), 및 제3 컨택 전극(CNE3)이 서로 연결됨에 따라, 각각의 화소(PXL)의 발광 유닛(EMU)에 포함된 제1 직렬 단(SET1)과 제2 직렬 단(SET2)은 전기적 및/또는 물리적으로 연결될 수 있다.
제2 영역(A2)에 배치된 제2 브릿지 패턴(BRP2)은 제2 중간 전극(CTE2)을 통해 제3 영역(A3)에 배치된 제5 컨택 전극(CNE5)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 중간 전극(CTE2)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역에 배치되며 제5 컨택 전극(CNE5)과 일체로 형성될 수 있다. 제2 중간 전극(CTE2)이 제5 컨택 전극(CNE5)과 일체로 형성되는 경우, 상기 제2 중간 전극(CTE2)은 상기 제5 컨택 전극(CNE5)의 일 영역으로 간주될 수 있다. 일 예로, 평면 상에서 볼 때, 제3 영역(A3)으로부터 제2 영역(A2)의 적어도 일부로 연장된(또는 돌출된) 제5 컨택 전극(CNE5)의 일 영역이 제2 중간 전극(CTE2)일 수 있다. 제2 중간 전극(CTE2)이 제5 컨택 전극(CNE5)의 일 영역이므로, 상기 제2 중간 전극(CTE2)과 상기 제5 컨택 전극(CNE5)은 동일한 물질을 포함할 수 있다.
평면 상에서 볼 때, 제2 중간 전극(CTE2)은 제2 영역(A2)에 제공된 제2 브릿지 패턴(BRP2)과 중첩될 수 있다. 또한, 제2 중간 전극(CTE2)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역에 위치한 제2 연결 패턴(CNP2)의 일부와 중첩될 수 있다. 제2 중간 전극(CTE2)은 제6 컨택 홀(CH6)을 통해 제2 브릿지 패턴(BRP2)과 전기적 및/또는 물리적으로 연결될 수 있다. 이때, 제2 중간 전극(CTE2)과 제2 브릿지 패턴(BRP2) 사이에는 제2 연결 패턴(CNP2)의 일부가 배치될 수 있다.
상술한 바와 같이, 제2 브릿지 패턴(BRP2), 제2 중간 전극(CTE2), 및 제5 컨택 전극(CNE5)이 연결됨에 따라, 각각의 화소(PXL)의 발광 유닛(EMU)에 포함된 제2 직렬 단(SET2)과 제3 직렬 단(SET3)은 전기적 및/또는 물리적으로 연결될 수 있다.
각각의 화소(PXL)의 표시 소자부(DPL)는 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 배치된 상기 제1 연결 패턴(CNP1)과 상기 제2 영역(A2)과 제3 영역(A3) 사이의 영역에 배치된 상기 제2 연결 패턴(CNP2)을 포함할 수 있다.
제1 연결 패턴(CNP1)의 일부는 제3 컨택 홀(CH3)에 대응되며 제1 브릿지 패턴(BRP1)과 제1 중간 전극(CTE1) 사이에 배치될 수 있다. 또한, 제1 연결 패턴(CNP1)의 다른 일부는, 평면 상에서 볼 때, 제2 브릿지 패턴(BRP2)과 중첩되며 제4 컨택 홀(CH4)을 통해 상기 제2 브릿지 패턴(BRP2)과 전기적으로 연결될 수 있다.
제2 연결 패턴(CNP2)의 일부는 제6 컨택 홀(CH6)에 대응 되며 제2 브릿지 패턴(BRP2)과 제2 중간 전극(CTE2) 사이에 배치될 수 있다. 또한, 제2 연결 패턴(CNP2)의 다른 일부는, 평면 상에서 볼 때, 제3 브릿지 패턴(BRP3)과 중첩되며 제9 컨택 홀(CH9)을 통해 상기 제3 브릿지 패턴(BRP3)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 연결 패턴들(CNP1, CNP2)은 서로 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 연결 패턴들(CNP1, CNP2)은 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3) 및 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3)과 동일한 층에 제공되며, 상기 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3) 및 상기 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3)과 동일한 물질을 포함할 수 있다.
제1 내지 제6 컨택 전극들(CNE1 ~ CNE6) 각각은, 원형 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 그 하부에 배치된 하나의 서브 전극과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 범위 내에서 다양한 형상으로 변경될 수도 있다.
제1 내지 제6 컨택 전극들(CNE1 ~ CNE6) 상에는 봉지막(ENC)이 제공 및/또는 형성될 수 있다. 봉지막(ENC)은 각각의 화소(PXL)에 구비된 화소 회로부(PCL) 및 표시 소자부(DPL)를 커버할 수 있다. 봉지막(ENC)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 봉지막(ENC)은 적어도 하나의 무기막 및 적어도 하나의 유기막이 교번하여 적층된 구조를 가질 수 있다.
상술한 실시예에 따르면, 각각의 화소(PXL)의 발광 영역(EMA)이 제2 방향(DR2)을 따라 제1 내지 제3 영역(A1, A2, A3)으로 구획되고, 상기 제1 내지 제3 영역들(A1, A2, A3) 각각에 서로 이격된 두 개의 서브 전극들과 상기 서브 전극들 사이에 병렬 연결된 발광 소자들(LD)이 배치된다. 본 발명의 일 실시예에 있어서, 제1 내지 제3 영역들(A1, A2, A3) 각각에 배치된 발광 소자들(LD)은 해당 영역에 위치한 두 개의 서브 전극들 중 하나의 서브 전극에 의해 둘러싸인 고립된 원형의 섬 형상으로 이루어진 나머지 서브 전극의 원주 방향을 따라 다양한 방향으로 배치(또는 정렬)될 수 있다. 이러한 경우, 각각의 화소(PXL)의 발광 영역(EMA) 내에서 발광 소자들(LD)이 특정 방향으로 편중되게 배치(또는 정렬)되지 않을 수 있다. 따라서, 발광 소자들(LD) 각각에서 방출된 광은 특정 방향으로 집중되지 않을 수 있다. 이로 인해, 각각의 화소(PXL)의 발광 영역(EMA)에서 방출되는 광의 양(또는 세기)은 인접한 화소(PXL)의 발광 영역(EMA)에서 방출되는 광의 양(또는 세기)과 유사하거나 실질적으로 동일해질 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
상술한 실시예에 따르면, 제1 내지 제3 영역들(A1, A2, A3) 각각에 서로 이격된 두 개의 서브 전극들과 상기 서브 전극들 사이에 병렬 연결된 발광 소자들(LD)은 각 영역의 직렬 단을 구성한다. 제1 내지 제3 영역들(A1, A2, A3) 각각에 위치한 브릿지 패턴 및 연속하는 두 영역들 사이에 위치하며 상기 연속하는 두 영역들 중 후속하는 영역의 컨택 전극과 일체로 형성된 중간 전극을 이용하여 상기 연속하는 두 영역들 각각에 위치한 발광 소자들(LD)을 전기적으로 연결한다. 즉, 제1 내지 제3 영역들(A1, A2, A3) 각각의 브릿지 패턴과 연속하는 두 영역들 사이에 배치된 중간 전극을 연결하여 제1 영역(A1)의 제1 직렬 단(SET1)과 제2 영역(A2)의 제2 직렬 단(SET2)을 전기적으로 연결하고, 상기 제2 영역(A2)의 제2 직렬 단(SET2)과 제3 영역(A3)의 제3 직렬 단(SET3)을 전기적으로 연결한다. 이러한 방식으로, 제1 내지 제3 영역들(A1, A2, A3) 각각에 제공된 발광 소자들(LD)을 직/병렬 혼합 구조로 연결하여 각각의 화소(PXL)의 발광 유닛(EMU)이 구성될 수 있다.
상술한 실시예에 따르면, 직/병렬 혼합 구조의 발광 유닛(EMU)을 구성함으로써 각각의 화소(PXL)가 안정적으로 구동되어 표시 장치의 패널에 흐르는 구동 전류를 낮춰 소비 전력 효율이 개선될 수 있다.
상술한 실시예에서는, 각각의 화소(PXL)에 포함된 화소 회로부(PCL)가 단면 상에서 볼 때 표시 소자부(DPL) 하부에 배치되어 상기 표시 소자부(DPL)와 중첩되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 각각의 화소(PXL)에 포함된 화소 회로부(PCL)는 표시 소자부(DPL)의 하부에 배치되되 상기 표시 소자부(DPL)와 중첩되지 않는 영역에 마련될 수도 있다.
도 12는 본 발명의 일 실시예에 따른 화소에 흐르는 구동 전류를 나타내는 평면도로서, 일 예로 도 8의 화소에 흐르는 구동 전류의 흐름을 나타낸다. 도 12에서는 도 8의 화소(PXL)가 소정 계조의 데이터 신호에 대응하여 발광하도록 구동될 때, 상기 화소(PXL)에 흐르는 구동 전류의 흐름을 점선의 화살표로 도시하였다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 8 내지 도 12를 참조하면, 각각의 화소(PXL)에 포함된 화소 회로부(PCL)의 제1 트랜지스터(T1, T), 일 예로, 구동 트랜지스터에 의해 제1 전원 라인(PL1)으로부터 구동 전압 배선(DVL, PL2)으로 구동 전류가 흐른다고 할 때, 상기 구동 전류는 제1 컨택 홀(CH1)을 통해 각각의 화소(PXL)의 발광 유닛(EMU)으로 유입될 수 있다. 일 예로, 제1 컨택 홀(CH1)을 통해 구동 전류가 제1 직렬 단(SET1)의 제1-1 서브 전극(SEL1_1)으로 공급되고, 상기 구동 전류는 상기 제1 직렬 단(SET1)의 제1 발광 소자들(LD1, LD)을 경유하여 제2-1 서브 전극(SEL2_1)으로 흐르게 된다. 이에 따라, 제1 발광 소자들(LD1, LD)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
제1 직렬 단(SET1)의 제2-1 서브 전극(SEL2_1)에 흐르는 구동 전류는, 제2 컨택 홀(CH2)을 통해 상기 제2-1 서브 전극(SEL2_1)과 전기적으로 연결된 제1 브릿지 패턴(BRP1), 제3 컨택 홀(CH3)을 통해 상기 제1 브릿지 패턴(BRP1)에 전기적으로 연결된 제1 중간 전극(CTE1), 및 상기 제1 중간 전극(CTE1)에 전기적으로 연결된 제3 컨택 전극(CNE3)을 경유하여 제2 직렬 단(SET2)의 제1-2 서브 전극(SEL1_2)으로 유입될 수 있다. 상기 구동 전류는 제2 직렬 단(SET2)의 제1-2 서브 전극(SEL1_2)과 제2-2 서브 전극(SEL2_2) 사이에 순방향으로 연결된 제2 발광 소자들(LD2, LD)을 경유하여 상기 제2 직렬 단(SET2)의 상기 제2-2 서브 전극(SEL2_2)으로 흐르게 된다. 이에 따라, 제2 발광 소자들(LD2, LD)이 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
제2 직렬 단(SET2)의 제2-2 서브 전극(SEL2_2)에 흐르는 구동 전류는, 제5 컨택 홀(CH5)을 통해 상기 제2-2 서브 전극(SEL2_2)과 전기적으로 연결된 제2 브릿지 패턴(BRP2), 제6 컨택 홀(CH6)을 통해 상기 제2 브릿지 패턴(BRP2)에 전기적으로 연결된 제2 중간 전극(CTE2), 및 상기 제2 중간 전극(CTE2)에 전기적으로 연결된 제5 컨택 전극(CNE5)을 경유하여 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_3)으로 유입될 수 있다. 상기 구동 전류는 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3) 사이에 순방향으로 연결된 제3 발광 소자들(LD3, LD)을 경유하여 상기 제3 직렬 단(SET3)의 상기 제2-3 서브 전극(SEL2_3)으로 흐르게 된다. 이에 따라, 제3 발광 소자들(LD3, LD)이 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 방식으로, 각각의 화소(PXL)의 구동 전류가, 제1 직렬 단(SET1)의 제1 발광 소자들(LD1, LD), 제2 직렬 단(SET2)의 제2 발광 소자들(LD2, LD), 및 제3 직렬 단(SET3)의 제3 발광 소자들(LD3, LD)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
도 13은 본 발명의 일 실시예에 따른 화소를 다른 실시예에 따라 도시한 개략적인 평면도이고, 도 14는 도 13의 Ⅲ ~ Ⅲ'선에 따른 단면도이고, 도 15는 도 13의 Ⅳ ~ Ⅳ'선에 따른 단면도이고, 도 16은 도 15에 도시된 제1 뱅크를 다른 실시예에 따라 구현한 것으로, 도 13의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이며, 도 17은 도 15에 도시된 표시 소자부를 다른 실시예에 따라 구현한 것으로, 도 13의 Ⅳ ~ Ⅳ'선에 대응되는 단면도이다.
도 13 내지 도 17에 있어서, 상술한 도 8의 실시예와 동일 또는 유사한 구성에 대한 상세한 설명은 생략하기로 한다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17을 참조하면, 각각의 화소(PXL)는 발광 영역(EMA) 및 그 주변에 둘러싸는 주변 영역을 포함할 수 있다. 각각의 화소(PXL)가 배치되는 화소 영역(PXA)은 제2 방향(DR2)을 따라 구획된 제1 내지 제3 영역들(A1, A2, A3)을 포함한다. 각각의 화소(PXL)는 화소 회로부(PCL) 및 표시 소자부(DPL)를 포함할 수 있다.
화소 회로부(PCL)는 적어도 하나의 트랜지스터(T), 제1 영역(A1)에 배치된 제1 브릿지 패턴(BRP1), 제2 영역(A2)에 배치된 제2 브릿지 패턴(BRP2), 및 제3 영역(A3)에 배치된 제3 브릿지 패턴(BRP3)을 포함할 수 있다.
표시 소자부(DPL)는 각각의 화소(PXL)의 발광 영역(EMA)에 위치한 제1 뱅크(BNK1), 제1 및 제2 전극들(EL1, EL2), 발광 소자들(LD), 컨택 전극(CNE), 제1 및 제2 중간 전극들(CTE1, CTE2) 및 상기 각각의 화소(PXL)의 주변 영역에 위치한 제2 뱅크(BNK2)를 포함할 수 있다.
제1 뱅크(BNK1)는 발광 소자들(LD)에서 방출되는 광이 표시 장치의 화상 표시 방향으로 더욱 진행되도록 발광 영역(EMA)에 위치한 서브 전극들 각각을 지지하는 지지 부재일 수 있다. 일 예로, 제1 뱅크(BNK1)는 제1 영역(A1)의 발광 영역(EMA), 제2 영역(A2)의 발광 영역(EMA), 및 제3 영역(A3)의 발광 영역(EMA)에 배치될 수 있다.
제1 뱅크(BNK1)는 제1 내지 제3 영역들(A1, A2, A3) 각각의 발광 영역(EMA) 내에서 보호막(PSV)과 서브 전극들 사이에 제공 및/또는 형성될 수 있다. 일 예로, 제1 영역(A1)의 발광 영역(EMA) 내에서 제1 뱅크(BNK1)는 제1-1 서브 전극(SEL1_1)과 보호막(PSV) 사이 및 제2-1 서브 전극(SEL2_1)과 보호막(PSV) 사이에 각각 제공 및/또는 형성될 수 있다. 제2 영역(A2)의 발광 영역(EMA) 내에서 제1 뱅크(BNK1)는 제1-2 서브 전극(SEL1_2)과 보호막(PSV) 사이 및 제2-2 서브 전극(SEL2_2)과 보호막(PSV) 사이에 각각 제공 및/또는 형성될 수 있다. 제3 영역(A3)의 발광 영역(EMA) 내에서 제1 뱅크(BNK1)는 제1-3 서브 전극(SEL1_3)과 보호막(PSV) 사이 및 제2-3 서브 전극(SEL2_3)과 보호막(PSV) 사이에 각각 제공 및/또는 형성될 수 있다.
제1 뱅크(BNK1)는 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크(BNK1)는 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다.
제1 뱅크(BNK1)는 보호막(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크(BNK1)는 도 16에 도시된 바와 같이, 보호막(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 제1 뱅크(BNK1)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 인접한 제1 뱅크들(BNK1)은 보호막(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 서로 동일한 높이를 가질 수 있다.
상술한 바와 같이, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3) 및 제2-1 및 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 제1 뱅크(BNK1) 상에 제공 및/또는 형성되어 상기 제1 뱅크(BNK1)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 일 예로, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3) 및 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 제1 뱅크(BNK1)에 대응하는 돌출 부분과 보호막(PSV)에 대응된 평탄 부분을 포함할 수 있다. 상술한 바와 같이, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3) 및 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 그 하부에 배치된 제1 뱅크(BNK1)의 형상에 대응되는 표면 프로파일을 가지므로, 발광 소자들(LD) 각각에서 방출된 광이 상기 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3) 및 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 결국, 발광 소자들(LD) 각각에서 방출된 광의 효율이 더욱 향상될 수 있다.
본 발명의 일 실시예에 있어서, 제1 뱅크(BNK1), 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3) 및 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 각각의 화소(PXL)의 발광 영역(EMA)에 배치된 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 즉, 제1 뱅크(BNK1), 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3) 및 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3) 각각은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
각각의 화소(PXL)의 주변 영역에는 제2 뱅크(BNK2)가 배치될 수 있다. 제2 뱅크(BNK2)는 앞서 설명한 도 9의 화소에 도시된 뱅크(BNK)와 동일한 구성일 수 있다. 이러한 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 상이한 층에 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 상기 제2 뱅크(BNK2)는 상기 제1 뱅크(BNK1)와 동일한 층에 제공 및/또는 형성될 수도 있다. 본 발명의 일 실시예에 있어서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 상이한 층에 제공 및/또는 형성되고, 제1 절연막(INS1) 상에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은, 제1 내지 제3 영역들(A1, A2, A3) 각각의 발광 영역(EMA)에서 제1 절연막(INS1) 상에 제공 및/또는 형성될 수 있다.
제1 절연막(INS1)은 각각의 화소(PXL)의 발광 영역(EMA)에서 각 직렬 단을 구성하는 서브 전극들 중 인접한 두 개의 서브 전극들 사이에 정렬된(또는 배치된) 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 제1 절연막(INS1)은 발광 소자들(LD) 각각과 보호막(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호막(PSV)으로부터 상기 발광 소자들(LD)의 이탈을 방지할 수 있다.
또한, 각각의 화소(PXL)의 발광 영역(EMA)에서, 제1 절연막(INS1)은 각 직렬 단을 구성하는 서브 전극들 각각의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버할 수 있다. 여기서, 노출된 서브 전극들 각각의 일 영역 상에 컨택 전극(CNE)이 제공 및/또는 형성되어, 상기 서브 전극들 각각과 상기 컨택 전극(CNE)은 전기적 및/또는 물리적으로 연결될 수 있다.
제1 절연막(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연막(INS1)은 각각의 화소(PXL)의 회소 회로부(PCL)로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연막(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
발광 소자들(LD) 상에는 각각 제2 절연막(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연막(INS2)은 발광 소자들(LD) 상에 각각 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 상면 일부를 커버하며 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 제2 절연막(INS2)은 각각의 화소(PXL)의 발광 영역(EMA) 내에서 독립된 패턴으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연막(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연막(INS2)은 각각의 화소(PXL)의 발광 영역(EMA)에 정렬된 발광 소자들(LD) 각각을 고정시킬 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연막(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연막(INS2)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 각각의 화소(PXL)의 발광 영역(EMA) 내에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연막(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 한편, 도 17에 도시된 바와 같이, 제2 절연막(INS2)의 형성 이전에 제1 절연막(INS1)과 발광 소자들(LD)의 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연막(INS2)을 형성하는 과정에서 상기 제2 절연막(INS2)으로 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 더욱 안정적으로 지지될 수 있다. 이때, 제2 절연막(INS2)은 제1 절연막(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데 유리한 유기 절연막으로 구성될 수 있다.
본 발명의 일 실시예에 있어서는, 발광 소자들(LD) 상에 각각 제2 절연막(INS2)을 형성하여 상기 발광 소자들(LD) 각각의 활성층(12)이 외부의 도전성 물질과 접촉되지 않게 할 수 있다. 제2 절연막(INS2)은 발광 소자들(LD) 각각의 표면의 일부만을 커버하며 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
제2 절연막(INS2) 상에는 컨택 전극(CNE)이 제공 및/또는 형성될 수 있다.
제1 영역(A1)의 발광 영역(EMA) 내에 배치된 발광 소자들(LD), 일 예로, 제1 발광 소자들(LD1, LD) 상의 제2 절연막(INS2) 상에 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 제공 및/또는 형성될 수 있다. 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1, LD) 상의 제2 절연막(INS2) 상에서 일정 간격을 사이에 두고 이격되며 전기적 및/또는 물리적으로 서로 분리될 수 있다.
제2 영역(A2)의 발광 영역(EMA) 내에 배치된 발광 소자들(LD), 일 예로, 제2 발광 소자들(LD2, LD) 상의 제2 절연막(INS2) 상에 제3 컨택 전극(CNE3)과 제4 컨택 전극(CNE4)이 제공 및/또는 형성될 수 있다. 제3 컨택 전극(CNE3)과 제4 컨택 전극(CNE4)은 제2 발광 소자들(LD2, LD) 상의 제2 절연막(INS2) 상에서 일정 간격을 사이에 두고 이격되며 전기적 및/또는 물리적으로 서로 분리될 수 있다.
제3 영역(A3)의 발광 영역(EMA) 내에 배치된 발광 소자들(LD), 일 예로, 제3 발광 소자들(LD3, LD) 상의 제2 절연막(INS2) 상에 제5 컨택 전극(CNE5)과 제6 컨택 전극(CNE6)이 제공 및/또는 형성될 수 있다. 제5 컨택 전극(CNE5)과 제6 컨택 전극(CNE6)은 제3 발광 소자들(LD3, LD) 상의 제2 절연막(INS2) 상에서 일정 간격을 사이에 두고 이격되며 전기적 및/또는 물리적으로 서로 분리될 수 있다.
도 18a 내지 도 18f는 도 13에 도시된 하나의 화소의 제조 방법을 순차적으로 도시한 개략적인 평면도들이며, 도 19a 내지 도 19h는 도 14에 도시된 화소의 제조 방법을 순차적으로 나타낸 단면도들이다.
이하에서는, 도 18a 내지 도 18f와 도 19a 내지 도 19h를 결부하여 도 13 및 도 14에 도시된 본 발명의 일 실시예에 따른 화소를 제조 방법에 따라 순차적으로 설명한다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17, 도 18a, 및 도 19a를 참조하면, 기판(SUB) 상에 화소(PXL)의 화소 회로부(PCL)를 형성한다. 화소(PXL)가 마련되는 화소 영역(PXA)은 제2 방향(DR2)을 따라 구획되는 제1 내지 제3 영역들(A1, A2, A3)을 포함할 수 있다. 제1 내지 제3 영역들(A1, A2, A3) 각각은 광이 방출되는 발광 영역(EMA) 및 상기 발광 영역(EMA)의 주변을 둘러싸는 주변 영역을 포함할 수 있다.
화소 회로부(PCL)는 적어도 하나의 트랜지스터(T)를 포함한 화소 회로(144), 제1 내지 제3 브릿지 패턴들(BRP1, BRP2, BRP3), 구동 전압 배선(DVL, PL2), 및 적어도 하나 이상의 절연막을 포함할 수 있다. 여기서, 적어도 하나의 절연막은, 기판(SUB) 상에 순차적으로 형성된 버퍼막(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2), 및 보호막(PSV)을 포함할 수 있다.
제1 층간 절연막(ILD1)은 구동 전압 배선(DVL, PL2)의 일부를 노출하는 제8 컨택 홀(CH8)을 포함할 수 있다.
제2 층간 절연막(ILD2) 및 보호막(PSV) 각각은 화소 회로(144)에 포함된 제1 트랜지스터(T1, T)의 제2 단자(DE)의 일부를 노출하는 제1 컨택 홀(CH1), 제1 브릿지 패턴(BRP1)의 일부를 각각 노출하는 제2 및 제3 컨택 홀들(CH2, CH3)을 포함할 수 있다. 또한, 제2 층간 절연막(ILD2) 및 보호막(PSV) 각각은 제2 브릿지 패턴(BRP2)의 일부를 각각 노출하는 제4 내지 제6 컨택 홀들(CH4, CH5, CH6)을 포함할 수 있다. 또한, 제2 층간 절연막(ILD2) 및 보호막(PSV) 각각은 제3 브릿지 패턴(BRP3)의 일부를 각각 노출하는 제7 및 제9 컨택 홀들(CH7, CH9)을 포함할 수 있다.
제1 내지 제3 브릿지 패턴들(BRP1, BRP2, BRP3) 각각은 제1 층간 절연막(ILD1) 상에 형성될 수 있다. 평면 상에서 볼 때, 제1 내지 제3 브릿지 패턴들(BRP1, BRP2, BRP3) 각각은 제2 방향(DR2)을 따라 연장되며, 서로 이격되어 전기적 및/또는 물리적으로 분리될 수 있다. 본 발명의 일 실시예에 있어서, 제3 브릿지 패턴(BRP3)은 제8 컨택 홀(CH8)을 통해 구동 전압 배선(DVL, PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17, 도 18b, 도 19a, 및 도 19b를 참조하면, 보호막(PSV) 상에 제1 뱅크(BNK1)를 형성한다. 보호막(PSV) 상에서 제1 뱅크(BNK1)는 인접한 제1 뱅크(BNK1)와 일정 가격 이격될 수 있다. 제1 뱅크(BNK1)는 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17, 도 18c, 도 19a 내지 도 19c를 참조하면, 제1 뱅크(BNK1)를 포함한 보호막(PSV) 상에 반사율이 높은 도전성 재료(또는 물질)를 포함한 제1-1 내지 제1-3 서브 전극들(SEL1_1 ~ SEL1_3), 제2-1 내지 제2-3 서브 전극들(SEL2_1 ~ SEL2_3), 제1 및 제2 연결 배선들(CNL1, CNL2), 제1 및 제2 연결 패턴들(CNP1, CNP2)을 형성한다.
제1-1 내지 제1-3 서브 전극들(SEL1_1 ~ SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1 ~ SEL2_3) 각각은 제1 뱅크(BNK1) 상에 형성될 수 있다.
제1-1 서브 전극(SEL1_1)과 제2-1 서브 전극(SEL2_1)은 각각의 화소(PXL)의 제1 영역(A1)의 발광 영역(EMA) 내에 형성되고, 제1-2 서브 전극(SEL1_2)과 제2-2 서브 전극(SEL2_2)은 상기 각각의 화소(PXL)의 제2 영역(A2)의 발광 영역(EMA) 내에 형성되며, 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3)은 상기 각각의 화소(PXL)의 제3 영역(A3)의 발광 영역(EMA) 내에 형성될 수 있다.
각각의 화소(PXL)의 제1 영역(A1)에서, 제2-1 서브 전극(SEL2_1)은 고립된 원형의 섬 형상으로 형성되고, 제1-1 서브 전극(SEL1_1)은 상기 제2-1 서브 전극(SEL2_1)의 주변을 둘러싸는 형상으로 형성될 수 있다. 각각의 화소(PXL)의 제2 영역(A2)에서, 제2-2 서브 전극(SEL2_2)은 고립된 원형의 섬 형상으로 형성되고, 제1-2 서브 전극(SEL1_2)은 상기 제2-2 서브 전극(SEL2_2)의 주변을 둘러싸는 형상으로 형성될 수 있다. 각각의 화소(PXL)의 제3 영역(A3)에서, 제2-3 서브 전극(SEL2_3)은 고립된 원형의 섬 형상으로 형성되고, 제1-3 서브 전극(SEL1_3)은 상기 제2-3 서브 전극(SEL2_3)의 주변을 둘러싸는 형상으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 서브 전극(SEL1_1)과 제1-2 서브 전극(SEL1_2)은 제1 연결 배선(CNL1)을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 제1 연결 배선(CNL1)은 제1-1 서브 전극(SEL1_1)과 일체로 형성되거나 제1-2 서브 전극(SEL1_2)과 일체로 형성될 수 있다. 일 예로, 제1 연결 배선(CNL1)이 제1-1 서브 전극(SEL1_1)과 일체로 형성되는 경우, 상기 제1 연결 배선(CNL1)은 상기 제1-1 서브 전극(SEL1_1)의 일 영역으로 간주될 수 있다. 또한, 제1 연결 배선(CNL1)이 제1-2 서브 전극(SEL1_2)과 일체로 형성되는 경우, 상기 제1 연결 배선(CNL1)은 상기 제1-2 서브 전극(SEL1_2)의 일 영역으로 간주될 수 있다.
제1-2 서브 전극(SEL1_2)과 제1-3 서브 전극(SEL1_3)은 제2 연결 배선(CNL2)을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 제2 연결 배선(CNL2)은 제1-2 서브 전극(SEL1_2)과 일체로 형성되거나 제1-3 서브 전극(SEL1_3)과 일체로 형성될 수 있다. 일 예로, 제2 연결 배선(CNL2)이 제1-2 서브 전극(SEL1_2)과 일체로 형성되는 경우, 상기 제2 연결 배선(CNL2)은 상기 제1-2 서브 전극(SEL1_2)의 일 영역으로 간주될 수 있다. 또한, 제2 연결 배선(CNL2)이 제1-3 서브 전극(SEL1_3)과 일체로 형성되는 경우, 상기 제2 연결 배선(CNL2)은 상기 제1-3 서브 전극(SEL1_3)의 일 영역으로 간주될 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(A1)의 제1-1 서브 전극(SEL1_1)과 제2 영역(A2)의 제1-2 서브 전극(SEL1_2)은 제1 연결 배선(CNL1)을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 제2 영역(A2)의 제1-2 서브 전극(SEL1_2)과 제3 영역(A3)의 제1-3 서브 전극(SEL1_3)은 제2 연결 배선(CNL2)을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 즉, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3)은 제1 및 제2 연결 배선들(CNL1, CNL2)을 통해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(A1)의 제2-1 서브 전극(SEL2_1), 제2 영역(A2)의 제2-2 서브 전극(SEL2_2), 및 제3 영역(A3)의 제2-3 서브 전극(SEL2_3)은 평면 상에서 볼 때 일정 간격을 사이에 두고 이격될 수 있다.
제1 연결 패턴(CNP1)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 형성될 수 있다. 제1 연결 패턴(CNP1)의 일 단은 제3 컨택 홀(CH3)을 통해 제1 브릿지 패턴(BRP1)과 연결될 수 있고, 그의 타 단은 제4 컨택 홀(CH4)을 통해 제2 브릿지 패턴(BRP2)과 연결될 수 있다. 제2 연결 패턴(CNP2)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역에 형성될 수 있다. 제2 연결 패턴(CNP2)의 일 단은 제6 컨택 홀(CH6)을 통해 제2 브릿지 패턴(BRP2)과 연결될 수 있고, 그의 타 단은 제9 컨택 홀(CH9)을 통해 제3 브릿지 패턴(BRP3)과 연결될 수 있다.
제1 영역(A1)의 제2-1 서브 전극(SEL2_1)은 제2 컨택 홀(CH2)을 통해 제1 브릿지 패턴(BRP1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 영역(A2)의 제2-2 서브 전극(SEL2_2)은 제5 컨택 홀(CH5)을 통해 제2 브릿지 패턴(BRP2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제3 영역(A3)의 제2-3 서브 전극(SEL2_3)은 제7 컨택 홀(CH7)을 통해 제3 브릿지 패턴(BRP3)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(A1)의 제2-1 서브 전극(SEL2_1)은 제1 브릿지 패턴(BRP1), 제1 연결 패턴(CNP1), 및 제2 브릿지 패턴(BRP2)을 통해 제2 영역(A2)의 제2-2 서브 전극(SEL2_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제2 영역(A2)의 제2-2 서브 전극(SEL2_2)은 제2 브릿지 패턴(BRP2), 제2 연결 패턴(CNP2), 및 제3 브릿지 패턴(BRP3)을 통해 제3 영역(A3)의 제2-3 서브 전극(SEL2_3)과 전기적 및/또는 물리적으로 연결될 수 있다. 즉, 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3)은 제1 내지 제3 브릿지 패턴들(BRP1, BRP2, BRP3), 제1 및 제2 연결 패턴들(CNP1, CNP2)을 통해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
제1 영역(A1)의 제1-1 서브 전극(SEL1_1)은 제1 컨택 홀(CH1)을 통해 화소 회로(144)의 제1 트랜지스터(T1, T)에 연결될 수 있다.
상술한 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3), 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3), 제1 및 제2 연결 패턴들(CNP1, CNP2)은 동일한 층에 제공되고, 동일한 물질을 포함하며 동일한 공정으로 형성될 수 있다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17, 도 19a 내지 도 19d를 참조하면, 제1-1 내지 제1-3 서브 전극들(SEL1_1, SEL1_2, SEL1_3), 제2-1 내지 제2-3 서브 전극들(SEL2_1, SEL2_2, SEL2_3), 제1 및 제2 연결 패턴들(CNP1, CNP2) 등을 포함한 보호막(PSV) 상에 절연 물질막(INSM)을 형성한다. 절연 물질막(INSM)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
연속하여, 각각의 화소(PXL)의 제1 내지 제3 영역들(A1, A2, A3) 각각의 주변 영역에 제2 뱅크(BNK2)를 형성한다. 이때, 제2 뱅크(BNK2)는 절연 물질막(INSM) 상에 형성될 수 있다. 제2 뱅크(BNK2)는 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이의 발광 영역(EMA)을 정의(또는 구획)하는 화소 정의막일 수 있다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17, 도 18d, 도 19a 내지 도 19e를 참조하면, 제1-1 내지 제1-3 서브 전극들(SEL1_1 ~ SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1 ~ SEL2_3) 각각에 대응하는 정렬 신호(혹은 정렬 전압)를 인가하여 제1 내지 제3 영역들(A1 ~ A3) 각각에서 인접한 두 서브 전극들 사이에 전계를 형성한다. 제1 및 제2 연결 배선들(CNL1, CNL2)을 통해 연결된 제1-1 내지 제1-3 서브 전극들(SEL1_1 ~ SEL1_3)에는 제1 정렬 신호(또는 제1 정렬 전압)가 인가되고, 제1 내지 제3 브릿지 패턴들(BRP1 ~ BRP3)과 제1 및 제2 연결 패턴들(CNP1, CNP2)을 통해 연결된 제2-1 내지 제2-3 서브 전극들(SEL2_1 ~ SEL2_3)에는 제2 정렬 신호(또는 제2 정렬 전압)가 인가될 수 있다.
일 예로, 제1-1 내지 제1-3 서브 전극들(SEL1_1 ~ SEL1_3)과 제2-1 내지 제2-3 서브 전극들(SEL2_1 ~ SEL2_3) 각각에 소정의 전압과 주기를 구비한 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 제1 내지 제3 영역들(A1 ~ A3) 각각에서 인접한 두 서브 전극들 사이에 상기 인접한 두 서브 전극들 각각의 전위 차에 따른 전계가 형성될 수 있다.
상술한 바와 같이, 제1 내지 제3 영역들(A1 ~ A3) 각각에서 인접한 두 서브 전극들 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 혼합액을 상기 제1 내지 제3 영역들(A1 ~ A3) 각각의 발광 영역(EMA)에 투입한다. 일 예로, 절연 물질막(INSM) 상에 잉크젯 노즐을 배치하고, 상기 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 각각의 화소(PXL)의 제1 내지 제3 영역들(A1 ~ A3) 각각의 발광 영역(EMA)에 투입할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 각각의 화소(PXL)의 제1 내지 제3 영역들(A1 ~ A3) 각각의 발광 영역(EMA)에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 각각의 화소(PXL)의 제1 내지 제3 영역들(A1 ~ A3) 각각의 발광 영역(EMA)에 투입한 이후에 용매는 제거될 수 있다.
발광 소자들(LD)을 발광 영역(EMA)에 투입할 경우, 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1) 사이, 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2) 사이, 및 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3) 사이에 각각 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1) 사이, 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2) 사이, 및 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3) 사이에 각각 발광 소자들(LD)이 정렬될 수 있다. 일 예로, 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1) 사이에 제1 발광 소자들(LD1, LD)이 정렬되고, 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2) 사이에 제2 발광 소자들(LD2, LD)이 정렬되며, 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3) 사이에 제3 발광 소자들(LD3, LD)이 정렬될 수 있다. 제1 발광 소자들(LD1, LD)은 제1 영역(A1)의 발광 영역(EMA) 내에서 절연 물질막(INSM) 상에 정렬되고, 제2 발광 소자들(LD2, LD)은 제2 영역(A2)의 발광 영역(EMA) 내에서 절연 물질막(INSM) 상에 정렬되며, 제3 발광 소자들(LD3, LD)은 제3 영역(A3)의 발광 영역(EMA) 내에서 절연 물질막(INSM) 상에 정렬될 수 있다.
실시예에 따라, 발광 소자들(LD)은 제1 내지 제3 영역들(A1, A2, A3) 각각에서 인접한 두 서브 전극들 각각으로 인가된 정렬 신호의 파형 등에 따라 순방향의 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자(LDr)를 포함할 수 있다.
상술한 바와 같이, 발광 소자들(LD)을 정렬하는 단계에서 인가되는 정렬 신호를 조절하여 인접한 두 서브 전극들 사이에 형성되는 전계의 방향 및 세기를 제어하는 등의 방식을 통해 제1 내지 제3 영역들(A1, A2, A3) 각각의 발광 영역(EMA) 내에 순방향의 발광 소자들(LD)과 그의 반대 방향으로 연결된 발광 소자들, 일 예로, 역방향 발광 소자(LDr)의 비율을 조절하거나 상기 순방향의 발광 소자들(LD)을 상기 발광 영역(EMA) 내의 특정 위치에 집중적으로 배치할 수 있다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17, 도 19a 내지 도 19f를 참조하면, 발광 소자들(LD)을 제1 내지 제3 영역들(A1, A2, A3) 각각의 발광 영역(EMA)에 정렬한 이후, 각각의 발광 소자들(LD) 상에 제2 절연막(INS2)을 형성한다. 제2 절연막(INS2)은 발광 소자들(LD) 각각의 상면의 적어도 일부를 커버하여 상기 발광 소자들(LD) 각각의 활성층(12)을 제외한 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
제2 절연막(INS2)을 형성하는 공정, 또는 그 전후에 실시되는 식각 공정을 통해 제1-1 내지 제1-3 서브 전극들(SEL1_1 ~ SEL1_3) 및 제2-1 내지 제2-3 서브 전극들(SEL2_1 ~ SEL2_3) 각각의 일부를 노출하도록 절연 물질막(INSM)을 식각하여 제1 절연막(INS1)을 형성할 수 있다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17, 도 18e, 도 19a 내지 도 19g를 참조하면, 제2 절연막(INS2)을 포함한 보호막(PSV) 상에 제1 내지 제6 컨택 전극들(CNE1 ~ CNE6), 제1 및 제2 중간 전극들(CTE1, CTE2)을 형성한다.
제1 컨택 전극(CNE1)은 제1-1 서브 전극(SEL1_1) 상에 직접 형성되고, 제2 컨택 전극(CNE2)은 제2-1 서브 전극(SEL2_1) 상에 직접 형성되고, 제3 컨택 전극(CNE3)은 제1-2 서브 전극(SEL1_2) 상에 직접 형성되고, 제4 컨택 전극(CNE4)은 제2-2 서브 전극(SEL2_2) 상에 직접 형성되고, 제5 컨택 전극(CNE5)은 제1-3 서브 전극(SEL1_3) 상에 직접 형성되며, 제6 컨택 전극(CNE6)은 제2-3 서브 전극(SEL2_3) 상에 직접 형성될 수 있다.
제1 중간 전극(CTE1)은 제3 컨택 전극(CNE3)과 일체로 형성되어 제2 영역(A2)으로부터 제1 영역(A1)까지 돌출된 형상을 가질 수 있다. 제1 중간 전극(CTE1)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에서 제1 연결 패턴(CNP1) 상에 형성될 수 있다.
제2 중간 전극(CTE2)은 제5 컨택 전극(CNE5)과 일체로 형성되어 제3 영역(A3)으로부터 제2 영역(A2)까지 돌출된 형상을 가질 수 있다. 제2 중간 전극(CTE2)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역에서 제2 연결 패턴(CNP2) 상에 형성될 수 있다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 13 내지 도 17, 도 18f, 도 19a 내지 도 19h를 참조하면, 각각의 화소(PXL)의 제1 내지 제3 영역들(A1 ~ A3) 각각에 배치된 두 개의 서브 전극들과 그 사이에 정렬된 발광 소자들(LD)이 하나의 직렬 단을 구현하도록 하기 위하여 마스크를 이용한 식각 방식 등을 적용하여 제1 및 제2 연결 배선들(CNL1, CNL2)을 제거하는 공정을 수행한다. 제1 및 제2 연결 배선들(CNL1, CNL2)이 제거됨에 따라 제1 영역(A1)에 위치한 제1-1 서브 전극(SEL1_1), 제2 영역(A2)에 위치한 제1-2 서브 전극(SEL1_2), 및 제3 영역(A3)에 위치한 제1-3 서브 전극(SEL1_3) 각각은 서로 이격될 수 있다.
또한, 제1 및 제2 연결 배선들(CNL1, CNL2)을 제거하는 공정을 진행할 때 제1 및 제2 연결 패턴들(CNP1, CNP2) 각각의 일부가 제거될 수 있다. 제1 연결 패턴(CNP1)의 일부가 제거됨에 따라, 제1 영역(A1)의 제1 브릿지 패턴(BRP1)과 제2 영역(A2)의 제2 브릿지 패턴(BRP2)이 전기적 및/또는 물리적으로 분리될 수 있다. 제2 연결 패턴(CP2)의 일부가 제거됨에 따라, 제2 영역(A2)의 제2 브릿지 패턴(BRP2)과 제3 영역(A3)의 제3 브릿지 패턴(BRP3)이 전기적 및/또는 물리적으로 분리될 수 있다.
이에 더하여, 제1 및 제2 연결 배선들(CNL1, CNL2)을 제거하는 공정을 진행할 때 제1 영역(A1)의 제1-1 서브 전극(SEL1_1)의 일부 및 제3 영역(A3)의 제1-3 서브 전극(SEL1_3)의 일부가 제거될 수 있다. 이에 따라, 각각의 화소(PXL)가 그에 인접한 화소들(PXL)로부터 독립적으로(또는 개별적으로) 구동될 수 있다.
상술한 공정으로 인하여, 제1 영역(A1)의 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)과 그 사이에 병렬 연결된 제1 발광 소자들(LD1, LD)은 제1 직렬 단(SET1)을 이루고, 제2 영역(A2)의 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2)과 그 사이에 병렬 연결된 제2 발광 소자들(LD2, LD)은 제2 직렬 단(SET2)을 이루며, 제3 영역(A3)의 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3)과 그 사이에 병렬 연결된 제3 발광 소자들(LD3, LD)은 제3 직렬 단(SET3)을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 제1 직렬 단(SET1)의 제1-1 서브 전극(SEL1_1), 제2 직렬 단(SET2)의 제1-2 서브 전극(SEL1_2), 및 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_2)은 각각의 화소(PXL)의 제1 전극(EL1)을 구성할 수 있다. 또한, 제1 직렬 단(SET1)의 제2-1 서브 전극(SEL2_1), 제2 직렬 단(SEL2)의 제2-2 서브 전극(SEL2_2), 및 제3 직렬 단(SET3)의 제2-3 서브 전극(SEL2_3)은 각각의 화소(PXL)의 제2 전극(EL2)을 구성할 수 있다.
제1 직렬 단(SET1)은 화소 회로(144)와 전기적으로 연결되면서 제1 브릿지 패턴(BRP1) 및 제1 중간 전극(CTE1)에 의해 제2 직렬 단(SET2)과 전기적으로 연결되고, 상기 제2 직렬 단(SET2)은 제2 브릿지 패턴(BRP2) 및 제2 중간 전극(CTE2)에 의해 제3 직렬 단(SET3)과 전기적으로 연결되며, 상기 제3 직렬 단(SET3)은 제3 브릿지 패턴(BRP3)에 의해 구동 전압 배선(DVL, PL2)과 전기적으로 연결될 수 있다. 이에 따라, 각각의 화소(PXL)의 화소 회로(144)에 포함된 제1 트랜지스터(T1, T), 일 예로 구동 트랜지스터에 의해 제1 전원 라인(PL1)으로부터 구동 전압 배선(DVL, PL2)으로 구동 전류가 흐를 때 상기 구동 전류는 제1 내지 제3 직렬 단들(SET1 ~ SET3)로 구성된 각각의 화소(PXL)의 발광 유닛(EMU)으로 유입될 수 있다.
연속하여, 제1 내지 제6 컨택 전극들(CNE1 ~ CNE6)을 커버하는 봉지층(ENC)을 형성한다. 봉지층(ENC)은 적어도 하나의 무기막 및 적어도 하나의 유기막이 교번하여 적층된 구조를 가질 수 있다.
도 20은 본 발명의 일 실시예에 따른 화소를 또 다른 실시예에 따라 나타낸 개략적인 평면도이며, 도 21은 도 20의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 20 및 도 21의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a 내지 도 5, 도 7b, 도 7c, 도 20, 및 도 21을 참조하면, 각각의 화소(PXL)가 배치되는(또는 마련되는) 화소 영역(PXA)은 제2 방향(DR2)을 따라 구획된 제1 내지 제3 영역들(A1, A2, A3)을 포함한다. 각각의 화소(PXL)는 화소 회로부(PCL) 및 표시 소자부(DPL)를 포함할 수 있다.
화소 회로부(PCL)는 적어도 하나의 트랜지스터(T), 제1 및 제2 브릿지 패턴(BRP1, BRP2)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 및 제2 브릿지 패턴들(BRP1, BRP2)은 제1 층간 절연막(ILD1) 상에 배치되고, 트랜지스터(T)의 일부 구성과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 및 제2 브릿지 패턴들(BRP1, BRP2)은 화소 회로부(PCL)에 포함된 신호 배선들 중 적어도 하나를 이루는 도전층과 동일한 층에 제공될 수 있다.
제1 브릿지 패턴(BRP1)은 제1 영역(A1)으로부터 제2 영역(A2)까지 걸쳐 제공될 수 있다. 또한, 제1 브릿지 패턴(BRP1)은 제2 영역(A2)과 제3 영역(A3) 사이에 위치할 수도 있다. 제2 브릿지 패턴(BRP2)은 제3 영역(A3)에만 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)은, 각각의 화소(PXL)에 발광 소자들(LD)을 정렬하기 전 전기적 및/또는 물리적으로 연결된 하나의 도전 라인을 구성할 수 있다. 상기 도전 라인은 구동 전압 배선(DVL)을 통해 제2 정렬 신호(또는 제2 정렬 전압)를 전달받을 수 있다. 각각의 화소(PXL)에 발광 소자들(LD)을 정렬한 이후에, 상기 도전 라인은 그 일부가 제거되거나 단선되어 서로 이격된 제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)을 포함하는 형태로 제공될 수 있다. 서로 이격된 제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)은 발광 소자들(LD)의 정렬 이후, 전기적 및/또는 물리적으로 분리될 수 있다.
제1 영역(A1)에는 제1-1 서브 전극(SEL1_1), 제2-1 서브 전극(SEL2_1), 적어도 하나의 제1 발광 소자(LD1, LD), 제1 및 제2 컨택 전극들(CNE1, CNE2)이 배치될 수 있다. 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)과 그 사이에 병렬 연결된 제1 발광 소자(LD1, LD)는 각각의 화소(PXL)의 제1 직렬 단(SET1)을 이룰 수 있다. 제1 영역(A1)에서, 제1 발광 소자(LD1, LD)의 일 단부(EP1, 일 예로 제1 반도체층)는 제2-1 서브 전극(SEL2_1)에 전기적으로 연결되고, 그의 타 단부(EP2, 일 예로 제2 반도체층)는 제1-1 서브 전극(SEL1_2)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 서브 전극(SEL1_1)은 제2 층간 절연막(ILD2) 및 보호막(PSV)을 관통하는 제1 컨택 홀(CH1)을 통해 각각의 화소(PXL)의 화소 회로(144)와 전기적으로 연결될 수 있다. 제2-1 서브 전극(SEL2_1)은 제2 층간 절연막(ILD2) 및 보호막(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 제1 브릿지 패턴(BRP1)의 일측과 전기적으로 연결될 수 있다.
제2 영역(A2)에는 제1-2 서브 전극(SEL1_2), 제2-2 서브 전극(SEL2_2), 적어도 하나의 제2 발광 소자(LD2, LD), 적어도 하나의 역방향 발광 소자(LDr, LD), 제3 및 제4 컨택 전극들(CNE3, CNE4)이 배치될 수 있다. 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2)과 그 사이에 병렬 연결된 제2 발광 소자(LD2, LD) 및 역방향 발광 소자(LDr, LD)는 각각의 화소(PXL)의 제2 직렬 단(SET2)을 이룰 수 있다.
제2 영역(A2)에서, 제2 발광 소자(LD2, LD)의 일 단부(EP1, 일 예로 제1 반도체층)는 제1-2 서브 전극(SEL1_2)에 전기적으로 연결되고, 그의 타 단부(EP2, 일 예로 제2 반도체층)는 제2-2 서브 전극(SEL2_2)에 전기적으로 연결될 수 있다. 제2 영역(A2)에서, 역방향 발광 소자(LDr, LD)의 일 단부(EP1)는 제2-2 서브 전극(SEL2_2)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제1-2 서브 전극(SEL1_2)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2-2 서브 전극(SEL2_2)은 제2 층간 절연막(ILD2) 및 보호막(PSV)을 관통하는 제3 컨택 홀(CH3)을 통해 제1 브릿지 패턴(BRP1)의 타측에 전기적으로 연결될 수 있다. 이로 인하여, 제1 직렬 단(SET1)과 제2 직렬 단(SET2)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에 배치된 제1 브릿지 패턴(BRP1)을 통해 전기적으로 연결될 수 있다.
제3 영역(A3)에는 제2 브릿지 패턴(BRP2), 제1-3 서브 전극(SEL1_3), 제2-3 서브 전극(SEL2_3), 적어도 하나의 제3 발광 소자(LD3, LD), 적어도 하나의 역방향 발광 소자(LDr, LD), 제5 및 제6 컨택 전극들(CNE5, CNE6)이 배치될 수 있다. 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3)과 그 사이에 병렬 연결된 제3 발광 소자(LD3, LD) 및 역방향 발광 소자(LDr, LD)는 각각의 화소(PXL)의 제3 직렬 단(SET3)을 이룰 수 있다.
제2 브릿지 패턴(BRP2)은 제2 층간 절연막(ILD2) 및 보호막(PSV)을 관통하는 제4 컨택 홀(CH4)을 통해 제2-3 서브 전극(SEL2_3)과 전기적으로 연결되고, 제1 층간 절연막(ILD1)을 관통하는 제5 컨택 홀(CH5)을 통해 구동 전압 배선(DVL, PL2)과 전기적으로 연결될 수 있다.
제3 영역(A2)에서, 제3 발광 소자(LD3, LD)의 일 단부(EP1, 일 예로 제1 반도체층)는 제2-3 서브 전극(SEL2_3)에 전기적으로 연결되고, 그의 타 단부(EP2, 일 예로 제2 반도체층)는 제1-3 서브 전극(SEL1_3)에 전기적으로 연결될 수 있다. 제3 영역(A3)에서, 역방향 발광 소자(LDr, LD)의 일 단부(EP1)는 제1-3 서브 전극(SEL1_3)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제2-3 서브 전극(SEL2_3)에 전기적으로 연결될 수 있다.
제2 직렬 단(SET2)과 제3 직렬 단(SET3)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역에서 연결 배선(CNL)을 통해 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 연결 배선(CNL)은 제1-2 서브 전극(SEL1_2)과 제1-3 서브 전극(SEL1_3) 사이에 제공되어 상기 제1-2 서브 전극(SEL1_2)과 상기 제1-3 서브 전극(SEL1_3)을 전기적 및/또는 물리적으로 연결할 수 있다. 즉, 제1-2 서브 전극(SEL1_2)과 제1-3 서브 전극(SEL1_3)은 연결 배선(CNL)을 통해 전기적 및/또는 물리적으로 연결될 수 있다.
연결 배선(CNL)은 제1-2 서브 전극(SEL1_2) 및/또는 제1-3 서브 전극(SEL1_3)과 일체로 형성될 수 있다. 연결 배선(CNL)이 제1-2 서브 전극(SEL1_2)과 일체로 형성되는 경우 상기 연결 배선(CNL)은 상기 제1-2 서브 전극(SEL1_2)의 일 영역으로 간주될 수 있고, 상기 연결 배선(CNL)이 제1-3 서브 전극(SEL1_3)과 일체로 형성되는 경우 상기 연결 배선(CNL)은 상기 제1-3 서브 전극(SEL1_3)의 일 영역으로 간주될 수 있다. 연결 배선(CNL)이 제1-2 서브 전극(SEL1_2) 및/또는 제1-3 서브 전극(SEL1_3)과 일체로 제공되므로, 상기 연결 배선(CNL)은 상기 제1-2 및 제1-3 서브 전극들(SEL1_2, SEL1_3)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 서브 전극(SEL1_1)과 제1-2 서브 전극(SEL1_2)은 각각의 화소(PXL)에 발광 소자들(LD)이 정렬되기 전에 전기적 및/또는 물리적으로 연결되다가 상기 발광 소자들(LD)의 정렬 이후에 서로 이격된 형태로 제공될 수 있다. 일 예로, 발광 소자들(LD)이 각각의 화소(PXL)에 정렬되기 전, 제1 영역(A1)과 제2 영역(A2)의 경계 지점에서 제1-1 서브 전극(SEL1_1)과 제1-2 서브 전극(SEL1_2)은 전기적 및/또는 물리적으로 연결된 형태로 제공되다가 상기 발광 소자들(LD)의 정렬 이후에 상기 경계 지점에서 일부가 제거되거나 단선되어 서로 이격될 수 있다. 이로 인하여, 제1-1 서브 전극(SEL1_1)과 제1-2 서브 전극(SEL1_2)은 각각의 화소(PXL)에 발광 소자들(LD)이 정렬된 이후 전기적 및/또는 물리적으로 서로 분리될 수 있다.
발광 소자들(LD)의 정렬 이전에, 제1-1 서브 전극(SEL1_1)과 제1-2 서브 전극(SEL1_2)은 전기적 및/또는 물리적으로 연결되고, 상기 제1-2 서브 전극(SEL1_2)과 제1-3 서브 전극(SEL1_3)은 연결 배선(CNL)을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 이전에 제1-1 내지 제1-3 서브 전극들(SEL1_1,SEL1_2, SEL1_3)은 전기적 및/또는 물리적으로 서로 연결되며, 제1 컨택 홀(CH1)을 통해 화소 회로(144)로부터 제1 정렬 신호(혹은 제1 정렬 전압)를 인가받을 수 있다.
상술한 구성을 갖는 각각의 화소(PXL)에 포함된 화소 회로부(144)의 제1 트랜지스터(T1, T), 일 예로, 구동 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 구동 전압 배선(DVL, PL2)으로 구동 전류가 흐를 때, 상기 구동 전류는 제1 컨택 홀(CH1)을 통해 제1 직렬 단(SET1)의 제1-1 서브 전극(SEL1_1)으로 공급될 수 있다.
제1-1 서브 전극(SEL1_1)으로 공급된 구동 전류는 제1 직렬 단(SET1)의 제1 발광 소자(LD1, LD)를 경유하여 제2-1 서브 전극(SEL2_1)으로 흐르게 된다. 이에 따라, 제1 발광 소자(LD1, LD)는 상기 제1 발광 소자(LD1, LD)로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
제1 직렬 단(SET1)의 제2-1 서브 전극(SEL2_1)에 흐르는 구동 전류는, 제2 컨택 홀(CH2)을 통해 상기 제2-1 서브 전극(SEL2_1)에 전기적으로 연결된 제1 브릿지 패턴(BRP1) 및 제3 컨택 홀(CH3)을 경유하여 제2 직렬 단(SET2)의 제2-2 서브 전극(SEL2_2)으로 유입될 수 있다. 상기 구동 전류는 제2 직렬 단(SET2)의 제2-2 서브 전극(SEL2_2)과 제1-2 서브 전극(SEL1_2) 사이에 연결된 제2 발광 소자(LD2, LD)를 경유하여 상기 제1-2 서브 전극(SEL1_2)으로 흐르게 된다. 이에 따라, 제2 발광 소자(LD2, LD)는 상기 제2 발광 소자(LD2, LD)로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 이때, 제2 영역(A2)의 역방향 발광 소자(LDr)에는 구동 전류가 흐르지 않으므로 비활성 상태가 유지된다. 즉, 제2 영역(A2)의 역방향 발광 소자(LDr)는 광을 방출하지 않는다.
제2 직렬 단(SET2)의 제1-2 서브 전극(SEL1_2)에 흐르는 구동 전류는, 연결 배선(CNL)을 경유하여 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_3)으로 유입될 수 있다. 상기 구동 전류는 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3) 사이에 연결된 제3 발광 소자(LD3, LD)를 경유하여 상기 제2-3 서브 전극(SEL2_3)으로 흐르게 된다. 이에 따라, 재3 발광 소자(LD3, LD)는 상기 제3 발광 소자(LD3, LD)로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 이때, 제3 영역(A3)의 역방향 발광 소자(LDr)에는 구동 전류가 흐르지 않으므로 비활성 상태가 유지된다. 즉, 제3 영역(A3)의 역방향 발광 소자(LDr)는 광을 방출하지 않는다.
상술한 방식으로, 각각의 화소(PXL)의 구동 전류가, 제1 직렬 단(SET1)의 제1 발광 소자(LD1, LD), 제2 직렬 단(SET2)의 제2 발광 소자(LD2, LD), 및 제3 직렬 단(SET3)의 제3 발광 소자(LD3, LD)를 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광 할 수 있다.
도 22는 본 발명의 일 실시예에 따른 화소를 또 다른 실시예에 따라 나타낸 개략적인 평면도이다.
도 22의 화소와 관련하여, 상술한 도 20 및 도 21의 실시예와 동일 또는 유사한 구성에 대한 상세한 설명은 생략하기로 한다.
도 1a 내지 도 5, 도 7b, 도 7c, 및 도 22를 참조하면, 각각의 화소(PXL)가 배치되는 화소 영역(PXA)은 제2 방향(DR2)을 따라 구획된 제1 내지 제5 영역들(A1, A2, A3, A4, A5)을 포함한다. 각각의 화소(PXL)는 화소 회로부(PCL) 및 표시 소자부(DPL)를 포함할 수 있다.
화소 회로부(PCL)는 적어도 하나의 트랜지스터(T), 제1 내지 제3 브릿지 패턴들(BRP1, BRP2, BRP3)을 포함할 수 있다.
제1 브릿지 패턴BRP1)은 제1 영역(A1)으로부터 제2 영역(A2)까지 걸쳐 제공되고, 제2 브릿지 패턴(BRP2)은 제3 영역(A3)에 제공되며, 제3 브릿지 패턴(BRP3)은 제4 영역(A4)으로부터 제5 영역(A5)까지 걸쳐 제공될 수 있다.
제1 영역(A1)에는 제1-1 서브 전극(SEL1_1), 제2-1 서브 전극(SEL2_1), 적어도 하나의 제1 발광 소자(LD1, LD), 제1 및 제2 컨택 전극들(CNE1, CNE2)이 배치될 수 있다. 제1-1 및 제2-1 서브 전극들(SEL1_1, SEL2_1)과 그 사이에 병렬 연결된 제1 발광 소자(LD1, LD)는 각각의 화소(PXL)의 제1 직렬 단(SET1)을 이룰 수 있다. 제1 영역(A1)에서, 제1 발광 소자(LD1, LD) 각각의 일 단부(EP1, 일 예로 제1 반도체층)는 제2-1 서브 전극(SEL2_1)에 전기적으로 연결되고, 그의 타 단부(EP2, 일 예로 제2 반도체층)는 제1-1 서브 전극(SEL1_2)에 전기적으로 연결될 수 있다.
제1-1 서브 전극(SEL1_1)은 제1 컨택 홀(CH1)을 통해 각각의 화소(PXL)의 화소 회로(144)와 전기적으로 연결되고, 제2-1 서브 전극(SEL2_1)은 제2 컨택 홀(CH2)을 통해 제1 브릿지 패턴(BRP1)의 일측과 전기적으로 연결될 수 있다.
제2 영역(A2)에는 제1-2 서브 전극(SEL1_2), 제2-2 서브 전극(SEL2_2), 적어도 하나의 제2 발광 소자(LD2, LD), 적어도 하나의 역방향 발광 소자(LDr, LD), 제3 및 제4 컨택 전극들(CNE3, CNE4)이 배치될 수 있다. 제1-2 및 제2-2 서브 전극들(SEL1_2, SEL2_2)과 그 사이에 병렬 연결된 제2 발광 소자(LD2, LD) 및 역방향 발광 소자(LDr, LD)는 각각의 화소(PXL)의 제2 직렬 단(SET2)을 이룰 수 있다.
제2 발광 소자(LD2, LD)의 일 단부(EP1)는 제1-2 서브 전극(SEL1_2)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제2-2 서브 전극(SEL2_2)에 전기적으로 연결될 수 있다. 제2 영역(A2)의 역방향 발광 소자(LDr, LD)의 일 단부(EP1)는 제2-2 서브 전극(SEL2_2)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제1-2 서브 전극(SEL1_2)에 전기적으로 연결될 수 있다.
제2-2 서브 전극(SEL2_2)은 제3 컨택 홀(CH3)을 통해 제1 브릿지 패턴(BRP1)의 타측에 전기적으로 연결될 수 있다. 이에 따라, 제1 직렬 단(SET1)과 제2 직렬 단(SET2)은 제1 브릿지 패턴(BRP1)을 통해 전기적으로 연결될 수 있다.
제3 영역(A3)에는 제1-3 서브 전극(SEL1_3), 제2-3 서브 전극(SEL2_3), 적어도 하나의 제3 발광 소자(LD3, LD), 적어도 하나의 역방향 발광 소자(LDr, LD), 제5 및 제6 컨택 전극들(CNE5, CNE6)이 배치될 수 있다. 제1-3 및 제2-3 서브 전극들(SEL1_3, SEL2_3)과 그 사이에 병렬 연결된 제3 발광 소자(LD3, LD) 및 역방향 발광 소자(LDr, LD)는 각각의 화소(PXL)의 제3 직렬 단(SET3)을 이룰 수 있다.
제3 발광 소자(LD3, LD)의 일 단부(EP1)는 제2-3 서브 전극(SEL2_3)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제1-3 서브 전극(SEL1_3)에 전기적으로 연결될 수 있다. 제3 영역(A3)의 역방향 발광 소자(LDr, LD)의 일 단부(EP1)는 제1-3 서브 전극(SEL1_3)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제2-3 서브 전극(SEL2_3)에 전기적으로 연결될 수 있다.
제2 직렬 단(SET2)과 제3 직렬 단(SET3)은 제2 영역(A2)과 제3 영역(A3) 사이의 영역에 위치한 제1 연결 배선(CNL1)을 통해 전기적으로 연결될 수 있다.
제1 연결 배선(CNL1)은 제1-2 서브 전극(SEL1_2)과 제1-3 서브 전극(SEL1_3) 사이에 제공되어 상기 제1-2 서브 전극(SEL1_2)과 상기 제1-3 서브 전극(SEL1_3)을 전기적 및/또는 물리적으로 연결할 수 있다. 즉, 제1-2 서브 전극(SEL1_2)과 제1-3 서브 전극(SEL1_3)은 제1 연결 배선(CNL1)을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 제1 연결 배선(CNL1)은 제1-2 서브 전극(SEL1_2) 및/또는 제1-3 서브 전극(SEL1_3)과 일체로 형성될 수 있다.
제2-3 서브 전극(SEL2_3)은 제4 컨택 홀(CH4)을 통해 제2 브릿지 패턴(BRP2)의 일측에 전기적으로 연결될 수 있다.
제4 영역(A4)에는 제1-4 서브 전극(SEL1_4), 제2-4 서브 전극(SEL2_4), 적어도 하나의 제4 발광 소자(LD4, LD), 적어도 하나의 역방향 발광 소자(LDr, LD), 제7 및 제8 컨택 전극들(CNE7, CNE8)이 배치될 수 있다. 제1-4 및 제2-4 서브 전극들(SEL1_4, SEL2_4)과 그 사이에 병렬 연결된 제4 발광 소자(LD4, LD) 및 역방향 발광 소자(LDr, LD)는 각각의 화소(PXL)의 제4 직렬 단을 이룰 수 있다.
제4 발광 소자(LD4, LD)의 일 단부(EP1)는 제1-4 서브 전극(SEL1_4)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제2-4 서브 전극(SEL2_4)에 전기적으로 연결될 수 있다. 제4 영역(A4)의 역방향 발광 소자(LDr, LD)의 일 단부(EP1)는 제2-4 서브 전극(SEL2_4)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제1-4 서브 전극(SEL1_4)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제7 컨택 전극(CNE7)은 제1-4 서브 전극(SEL1_4) 및 제4 발광 소자(LD4, LD)의 일 단부(EP1) 상에 배치되어, 상기 제1-4 서브 전극(SEL1_4)과 상기 제4 발광 소자(LD4, LD)의 일 단부(EP1)를 연결할 수 있다. 제7 컨택 전극(CNE7)은 제4 영역(A4)의 역방향 소자(LDr, LD)의 타 단부(EP2) 상에 배치될 수 있다. 제8 컨택 전극(CNE8)은 제2-4 서브 전극(SEL2-4) 및 제4 발광 소자(LD4, LD)의 타 단부(EP2) 상에 배치되어 상기 제2-4 서브 전극(SEL2_4)과 상기 제4 발광 소자(LD4, LD)의 타 단부(EP2)를 연결할 수 있다. 제8 컨택 전극(CNE8)은 제4 영역(A4)의 역방향 소자(LDr, LD)의 일 단부(EP1) 상에 배치될 수 있다.
제2-4 서브 전극(SEL2_4)은 제5 컨택 홀(CH5)을 통해 제2 브릿지 패턴(BRP2)의 타측에 전기적으로 연결될 수 있다. 이에 따라, 제3 직렬 단(SET3)과 제4 직렬 단(SET4)은 제2 브릿지 패턴(BRP2)을 통해 전기적으로 연결될 수 있다.
제5 영역(A5)에는 제3 브릿지 패턴(BRP3), 제1-5 서브 전극(SEL1_5), 제2-5 서브 전극(SEL2_5), 적어도 하나의 제5 발광 소자(LD5, LD), 제9 및 제10 컨택 전극들(CNE9, CNE10)이 배치될 수 있다. 제1-5 및 제2-5 서브 전극들(SEL1_5, SEL2_5)과 그 사이에 병렬 연결된 제5 발광 소자(LD5, LD)는 각각의 화소(PXL)의 제5 직렬 단을 이룰 수 있다.
제5 발광 소자(LD5, LD)의 일 단부(EP1)는 제2-5 서브 전극(SEL2_5)에 전기적으로 연결되고, 그의 타 단부(EP2)는 제1-5 서브 전극(SEL1_5)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제9 컨택 전극(CNE9)은 제1-5 서브 전극(SEL1_5) 및 제5 발광 소자(LD5, LD)의 타 단부(EP2) 상에 배치되어, 상기 제1-5 서브 전극(SEL1_5)과 상기 제5 발광 소자(LD5, LD)의 타 단부(EP2)를 연결할 수 있다. 제10 컨택 전극(CNE10)은 제2-5 서브 전극(SEL2-5) 및 제5 발광 소자(LD5, LD)의 일 단부(EP1) 상에 배치되어 상기 제2-5 서브 전극(SEL2_5)과 상기 제5 발광 소자(LD5, LD)의 일 단부(EP1)를 연결할 수 있다.
제4 직렬 단과 제5 직렬 단은 제4 영역(A4)과 제5 영역(A5) 사이의 영역에 위치한 제2 연결 배선(CNL2)을 통해 전기적으로 연결될 수 있다.
제2 연결 배선(CNL2)은 제1-4 서브 전극(SEL1_4)과 제1-5 서브 전극(SEL1_5) 사이에 제공되어 상기 제1-4 서브 전극(SEL1_4)과 상기 제1-5 서브 전극(SEL1_5)을 전기적 및/또는 물리적으로 연결할 수 있다. 즉, 제1-4 서브 전극(SEL1_4)과 제1-5 서브 전극(SEL1_5)은 제2 연결 배선(CNL2)을 통해 전기적 및/또는 물리적으로 연결될 수 있다.
제2 연결 배선(CNL2)은 제1-4 서브 전극(SEL1_4) 및/또는 제1-5 서브 전극(SEL1_5)과 일체로 형성될 수 있다. 제2 연결 배선(CNL2)이 제1-4 서브 전극(SEL1_4)과 일체로 형성되는 경우 상기 제2 연결 배선(CNL2)은 상기 제1-4 서브 전극(SEL1_4)의 일 영역으로 간주될 수 있고, 상기 제2 연결 배선(CNL2)이 제1-5 서브 전극(SEL1_5)과 일체로 형성되는 경우 상기 제2 연결 배선(CNL2)은 상기 제1-5 서브 전극(SEL1_5)의 일 영역으로 간주될 수 있다. 제2 연결 배선(CNL2)이 제1-4 서브 전극(SEL1_4) 및/또는 제1-5 서브 전극(SEL1_5)과 일체로 제공되므로, 상기 제2 연결 배선(CNL2)은 상기 제1-4 및 제1-5 서브 전극들(SEL1_4, SEL1_5)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
제2-5 서브 전극(SEL2_5)은 제6 컨택 홀(CH6)을 통해 제3 브릿지 패턴(BRP3)과 전기적으로 연결될 수 있다. 제3 브릿지 패턴(BRP3)은 제7 컨택 홀(CH7)을 통해 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(도 7b 및 도 7c의 PL2 참고)과 전기적으로 연결될 수 있다.
상술한 구성을 갖는 각각의 화소(PXL)에 포함된 화소 회로부(144)의 제1 트랜지스터(T1, T), 일 예로, 구동 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 제2 전원 라인(PL2)으로 구동 전류가 흐를 때, 상기 구동 전류는 제1 컨택 홀(CH1)을 통해 제1 직렬 단(SET1)의 제1-1 서브 전극(SEL1_1)으로 공급될 수 있다.
제1-1 서브 전극(SEL1_1)으로 공급된 구동 전류는 제1 직렬 단(SET1)의 제1 발광 소자들(LD1, LD)을 경유하여 제2-1 서브 전극(SEL2_1)으로 흐르게 된다. 이에 따라, 제1 발광 소자들(LD1, LD)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
제1 직렬 단(SET1)의 제2-1 서브 전극(SEL2_1)에 흐르는 구동 전류는, 제2 컨택 홀(CH2)을 통해 상기 제2-1 서브 전극(SEL2_1)에 전기적으로 연결된 제1 브릿지 패턴(BRP1) 및 제3 컨택 홀(CH3)을 경유하여 제2 직렬 단(SET2)의 제2-2 서브 전극(SEL2_2)으로 유입될 수 있다. 상기 구동 전류는 제2 직렬 단(SET2)의 제2-2 서브 전극(SEL2_2)과 제1-2 서브 전극(SEL1_2) 사이에 연결된 제2 발광 소자(LD2, LD)를 경유하여 상기 제1-2 서브 전극(SEL1_2)으로 흐르게 된다. 이에 따라, 제2 발광 소자(LD2, LD)는 상기 제2 발광 소자(LD2, LD)로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
제2 직렬 단(SET2)의 제1-2 서브 전극(SEL1_2)에 흐르는 구동 전류는, 제1 연결 배선(CNL1)을 경유하여 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_3)으로 유입될 수 있다. 상기 구동 전류는 제3 직렬 단(SET3)의 제1-3 서브 전극(SEL1_3)과 제2-3 서브 전극(SEL2_3) 사이에 연결된 제3 발광 소자(LD3, LD)를 경유하여 상기 제2-3 서브 전극(SEL2_3)으로 흐르게 된다. 이에 따라, 제3 발광 소자(LD3, LD)는 상기 제3 발광 소자(LD3, LD)로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
제3 직렬 단(SET3)의 제2-3 서브 전극(SEL2_3)에 흐르는 구동 전류는, 제4 컨택 홀(CH4)을 통해 상기 제2-3 서브 전극(SEL2_3)에 전기적으로 연결된 제2 브릿지 패턴(BRP2) 및 제5 컨택 홀(CH5)을 경유하여 제4 직렬 단의 제2-4 서브 전극(SEL2_4)으로 유입될 수 있다. 상기 구동 전류는 제4 직렬 단의 제2-4 서브 전극(SEL2_4)과 제1-4 서브 전극(SEL1_4) 사이에 연결된 제4 발광 소자(LD4, LD)를 경유하여 상기 제1-4 서브 전극(SEL1_4)으로 흐르게 된다. 이에 따라, 제4 발광 소자(LD4, LD)는 상기 제4 발광 소자(LD4, LD)로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
제4 직렬 단의 제1-4 서브 전극(SEL1_4)에 흐르는 구동 전류는, 제2 연결 배선(CNL2)을 경유하여 제5 직렬 단의 제1-5 서브 전극(SEL1_5)으로 유입될 수 있다. 상기 구동 전류는 제5 직렬 단의 제1-5 서브 전극(SEL1_5)과 제2-5 서브 전극(SEL2_5) 사이에 연결된 제5 발광 소자(LD5, LD)를 경유하여 상기 제2-5 서브 전극(SEL2_5)으로 흐르게 된다. 이에 따라, 제5 발광 소자(LD5, LD)는 제5 발광 소자(LD5, LD)로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 방식으로, 각각의 화소(PXL)의 구동 전류가, 제1 직렬 단(SET1)의 제1 발광 소자(LD1, LD), 제2 직렬 단(SET2)의 제2 발광 소자(LD2, LD), 제3 직렬 단(SET3)의 제3 발광 소자(LD3, LD), 제4 직렬 단의 제4 발광 소자(LD4, LD), 및 제5 직렬 단의 제5 발광 소자(LD5, LD)를 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광 할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 복수의 화소 영역들을 포함한 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는,
    일 방향을 따라 구획된 제1 내지 제3 영역들;
    상기 제1 내지 제3 영역들 각각에 제공되며, 서로 이격된 제1 및 제2 서브 전극들;
    상기 제1 내지 제3 영역들 각각에 제공되며, 상기 제1 및 제2 서브 전극들 사이에 위치한 복수의 발광 소자들;
    상기 제1 내지 제3 영역들 각각에서 절연층을 사이에 두고 해당 영역의 상기 제1 및 제2 서브 전극들 하부에 배치된 브릿지 패턴;
    상기 제1 내지 제3 영역들 각각에서 해당 영역의 상기 제1 서브 전극 상에 제공된 제1 컨택 전극; 및
    상기 제1 내지 제3 영역들 각각에서 해당 영역의 상기 제2 서브 전극 상에 제공된 제2 컨택 전극을 포함하고,
    상기 제1 영역의 브릿지 패턴과 상기 제2 영역의 제1 컨택 전극은 전기적으로 연결되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 내지 제3 영역들 각각에서, 상기 제1 서브 전극과 상기 제2 서브 전극 중 하나의 서브 전극은 원형 형상을 갖고, 상기 제1 서브 전극과 상기 제2 서브 전극 중 다른 하나의 서브 전극은 상기 하나의 서브 전극의 주변을 둘러싸는 형상을 갖는, 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자들은,
    상기 제1 영역의 제1 및 제2 서브 전극들 사이에 배치된 제1 발광 소자들;
    상기 제2 영역의 제1 및 제2 서브 전극들 사이에 배치된 제2 발광 소자들; 및
    상기 제3 영역의 제1 및 제2 서브 전극들 사이에 배치된 제3 발광 소자들을 포함하고,
    상기 제1 내지 제3 발광 소자들 각각은 해당 영역에서 상기 하나의 서브 전극을 중심으로 하는 원주 방향을 따라 상기 하나의 서브 전극과 상기 다른 하나의 서브 전극 사이에 배치되는, 표시 장치.
  4. 제3 항에 있어서,
    평면 상에서 볼 때, 상기 제1 영역의 브릿지 패턴, 상기 제2 영역의 브릿지 패턴, 및 상기 제3 영역의 브릿지 패턴은 서로 이격되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 영역의 브릿지 패턴의 적어도 일부는 상기 제2 영역으로 연장되며,
    상기 제2 영역의 브릿지 패턴의 적어도 일부는 상기 제3 영역으로 연장되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 절연층은 상기 제1 내지 제3 영역들 각각의 브릿지 패턴의 일부를 노출하는 복수의 컨택 홀들을 포함하고,
    상기 컨택 홀들 중 상기 제1 영역과 상기 제2 영역 사이의 영역에 배치된 적어도 하나의 컨택 홀 상에 제공되어 상기 제1 영역의 브릿지 패턴과 상기 제2 영역의 제1 컨택 전극을 전기적으로 연결하는 제1 중간 전극을 더 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 중간 전극은 상기 제2 영역의 제1 컨택 전극과 일체로 제공되는, 표시 장치.
  8. 제6 항에 있어서,
    상기 컨택 홀들 중 상기 제2 영역과 상기 제3 영역 사이의 영역에 배치된 적어도 하나의 컨택 홀 상에 제공되어 상기 제2 영역의 브릿지 패턴과 상기 제3 영역의 제1 컨택 전극을 전기적으로 연결하는 제2 중간 전극을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 중간 전극은 상기 제3 영역의 제1 컨택 전극과 일체로 제공되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 영역의 브릿지 패턴은 상기 제1 영역의 제2 서브 전극 및 상기 제1 중간 전극에 각각 전기적으로 연결되고,
    상기 제2 영역의 브릿지 패턴은 상기 제1 중간 전극, 상기 제2 영역의 제2 서브 전극, 및 상기 제2 중간 전극에 각각 전기적으로 연결되며,
    상기 제3 영역의 브릿지 패턴은 상기 제2 중간 전극 및 상기 제3 영역의 제2 서브 전극에 각각 전기적으로 연결되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 발광 소자들은 상기 제1 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제1 단을 이루고, 상기 제2 발광 소자들은 상기 제2 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제2 단을 이루고, 상기 제3 발광 소자들은 상기 제3 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제3 단을 이루며,
    상기 제1 단과 상기 제2 단은 상기 제1 영역의 브릿지 패턴과 상기 제1 중간 전극을 통해 전기적으로 연결되고, 상기 제2 단과 상기 제3 단은 상기 제2 영역의 브릿지 패턴과 상기 제2 중간 전극을 통해 전기적으로 연결되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 내지 제3 영역들 각각의 브릿지 패턴 상에 제공되어 상기 브릿지 패턴과 전기적으로 연결된 도전 패턴;
    상기 제1 영역과 상기 제2 영역 사이의 영역에서 상기 제1 영역의 브릿지 패턴과 상기 제1 중간 전극 사이에 배치된 제1 보조 전극; 및
    상기 제2 영역과 상기 제3 영역 사이의 영역에서 상기 제2 영역의 브릿지 패턴과 상기 제2 중간 전극 사이에 배치된 제2 보조 전극을 더 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 영역의 도전 패턴은 상기 제1 영역의 제2 서브 전극과 상기 제1 영역의 브릿지 패턴 사이에 배치되고,
    상기 제2 영역의 도전 패턴은, 상기 제2 영역의 제2 서브 전극과 상기 제2 영역의 브릿지 패턴 사이에 배치되며,
    상기 제3 영역의 도전 패턴은, 상기 제3 영역의 제2 서브 전극과 상기 제3 영역의 브릿지 패턴 사이에 배치되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 내지 제3 영역들 각각의 도전 패턴, 상기 제1 및 제2 보조 전극들은 동일한 층에 제공되는, 표시 장치.
  15. 복수의 화소 영역들을 포함한 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는,
    일 방향을 따라 구획된 제1 내지 제3 영역들;
    상기 제1 내지 제3 영역들 각각에 제공되며, 서로 이격된 제1 및 제2 서브 전극들;
    상기 제1 내지 제3 영역들 각각에 제공되며, 상기 제1 및 제2 서브 전극들 사이에 위치한 복수의 발광 소자들;
    상기 제1 영역으로부터 상기 제2 영역까지 연장되며, 상기 제1 및 제2 영역들 각각의 제2 서브 전극들 하부에 배치된 제1 브릿지 패턴;
    상기 제3 영역에 제공되며 상기 제3 영역의 제2 서브 전극 하부에 배치된 제2 브릿지 패턴; 및
    상기 제2 영역의 제1 서브 전극과 상기 제3 영역의 제1 서브 전극 사이에 제공되어 상기 제2 영역의 제1 서브 전극과 상기 제3 영역의 제1 서브 전극을 전기적으로 연결하는 연결 배선을 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 연결 배선은 상기 제2 영역의 제1 서브 전극 및 상기 제3 영역의 제1 서브 전극 중 하나의 제1 서브 전극과 일체로 제공되는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 내지 제3 영역들 각각에서, 상기 제1 서브 전극과 상기 제2 서브 전극 중 하나의 서브 전극은 원형 형상을 갖고, 상기 제1 서브 전극과 상기 제2 서브 전극 중 다른 하나의 서브 전극은 상기 하나의 서브 전극의 주변을 둘러싸는 형상을 갖는, 표시 장치.
  18. 제17 항에 있어서,
    상기 발광 소자들은,
    상기 제1 영역의 제1 및 제2 서브 전극들 사이에 배치된 제1 발광 소자들, 상기 제2 영역의 제1 및 제2 서브 전극들 사이에 배치된 제2 발광 소자들, 및 상기 제3 영역의 제1 및 제2 서브 전극들 사이에 배치된 제3 발광 소자들을 포함하고,
    상기 제1 내지 제3 발광 소자들 각각은 해당 영역에서 상기 하나의 서브 전극을 중심으로 하는 원주 방향을 따라 상기 하나의 서브 전극과 상기 다른 하나의 서브 전극 사이에 배치되는, 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 발광 소자들은 상기 제1 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제1 단을 이루고, 상기 제2 발광 소자들은 상기 제2 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제2 단을 이루고, 상기 제3 발광 소자들은 상기 제3 영역의 제1 및 제2 서브 전극들 사이에 병렬 연결된 제3 단을 이루며,
    상기 제1 단과 상기 제2 단은 상기 제1 브릿지 패턴을 통해 전기적으로 연결되고, 상기 제2 단과 상기 제3 단은 상기 연결 배선을 통해 전기적으로 연결되는, 표시 장치.
  20. 일 방향을 따라 구획된 제1 내지 제3 영역들을 갖는 화소 영역에 마련된 화소를 제공하는 단계를 포함하고,
    상기 화소를 제공하는 단계는, 화소 회로층을 형성하는 단계 및 표시 소자층을 형성하는 단계를 포함하고,
    상기 화소 회로 층을 형성하는 단계는,
    기판 상에 적어도 하나의 트랜지스터 및 상기 제1 내지 제3 영역들 각각에 대응되는 브랫지 패턴을 형성하는 단계; 및
    상기 트랜지스터 및 상기 브릿지 패턴 상에 절연층을 형성하는 단계를 포함하고,
    상기 표시 소자층을 형성하는 단계는,
    상기 절연층 상에 상기 제1 내지 제3 영역들 각각에 대응되며 원형 형상을 갖는 제2 서브 전극과 상기 제2 서브 전극의 주변을 둘러싸는 형상을 갖는 제1 서브 전극을 형성하는 단계;
    상기 제1 내지 제3 영역들 각각에 복수의 발광 소자들을 공급하고, 상기 제1 및 제2 서브 전극들 사이에 복수의 발광 소자들을 정렬하는 단계; 및
    상기 제1 및 제2 서브 전극들 상에 각각 컨택 전극을 형성하고, 상기 제2 영역의 제1 서브 전극 상의 컨택 전극과 일체로 제공된 제1 중간 전극 및 상기 제3 영역의 제1 서브 전극 상의 컨택 전극과 일체로 제공된 제2 중간 전극을 형성하는 단계를 포함하고,
    상기 제1 영역의 브릿지 패턴과 상기 제2 영역의 제1 서브 전극 상의 컨택 전극은 상기 제1 중간 전극을 통해 전기적으로 연결되며,
    상기 제2 영역의 브릿지 패턴과 상기 제3 영역의 제1 서브 전극 상의 컨택 전극은 상기 제2 중간 전극을 통해 전기적으로 연결되는, 표시 장치의 제조 방법.
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