WO2020226276A1 - 화소 및 이를 구비한 표시 장치 - Google Patents

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WO2020226276A1
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light emitting
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양은아
강종혁
임현덕
조현민
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a pixel including a microscopic light emitting device and a display device including the same.
  • Light Emitting Diodes exhibit relatively good durability even under harsh environmental conditions, and have excellent performance in terms of life and brightness.
  • An object of the present invention is to provide a display device having a uniform light emission distribution over an entire area by aligning light-emitting elements in various directions within a light-emitting area by changing the shape of an alignment electrode.
  • a display device includes: a substrate including a display area and a non-display area; And at least one pixel provided in the display area and including a pixel circuit layer including at least one transistor and a display device layer including at least one light emitting device that emits light.
  • the display device layer may include a first electrode and a second electrode spaced apart from each other on the substrate and extending in a first direction, respectively; And the light emitting device electrically connected to each of the first and second electrodes.
  • each of the first electrode and the second electrode may have at least two or more widths along an extended direction.
  • the first electrode may include a plurality of first main electrodes disposed along the first direction and first auxiliary electrodes connected to the first main electrodes.
  • the second electrode may include a plurality of second main electrodes spaced apart from the first main electrodes and disposed along the first direction and a plurality of second auxiliary electrodes connected to the second main electrodes. have.
  • first main electrodes and the first auxiliary electrodes may be provided integrally, and the second main electrodes and the second auxiliary electrodes may be provided integrally.
  • the first main electrodes and the first auxiliary electrodes may have different shapes.
  • the second main electrodes and the second auxiliary electrodes may have different shapes.
  • a width of each of the first main electrodes may be greater than a width of each of the first auxiliary electrodes.
  • a width of each of the second main electrodes may be greater than a width of each of the second auxiliary electrodes.
  • each of the first main electrodes may have a shape different from that of the adjacent first main electrodes along the first direction.
  • each of the second main electrodes may have a shape different from that of a second main electrode adjacent along the first direction.
  • each of the first main electrodes and each of the second main electrodes may have the same shape.
  • each of the first auxiliary electrodes and each of the second auxiliary electrodes may have the same shape.
  • the first auxiliary electrodes may include a plurality of 1-1 auxiliary electrodes and a plurality of 1-2 auxiliary electrodes having different widths.
  • the second auxiliary electrodes may include a plurality of 2-1 auxiliary electrodes and a plurality of 2-2 auxiliary electrodes having different widths.
  • each of the first main electrodes and each of the second main electrodes may have different shapes.
  • the first main electrodes and the second auxiliary electrodes are alternately disposed along a second direction crossing the first direction, and the second main electrodes And the first auxiliary electrodes may be alternately disposed along the second direction.
  • the first main electrodes and the second main electrodes may not be located in the same row.
  • the first main electrodes and the second auxiliary electrodes may correspond to each other along the second direction, and the second main electrodes and the first auxiliary electrodes may correspond to each other. .
  • first main electrodes positioned in the same row may be disposed to be spaced apart from each other.
  • second main electrodes positioned in the same row may be disposed to be spaced apart from each other.
  • the display device layer may include: a first capping layer disposed directly on the first main electrodes and electrically connecting the first main electrodes adjacent in the first direction; And a second capping layer disposed directly on the second main electrodes and electrically connecting the second main electrodes adjacent in the second direction.
  • the display element layer includes: a first connection wire extending in the second direction and electrically connected to the first electrode; A second connection wire parallel to the first connection wire and electrically connected to the second electrode; A bank pattern located under each of the first electrode and the second electrode; A first contact electrode electrically connecting the first electrode to one of both ends of the light emitting device; And a second contact electrode electrically connecting the second electrode to the other end of both ends of the light emitting device.
  • first connection wire and the first electrode may be provided integrally, and the second connection wire and the second electrode may be provided integrally.
  • the display device layer may further include a first insulating layer covering a portion of each of the first and second electrodes and a second insulating layer provided on the upper surface of the light emitting device.
  • the first contact electrode and the second contact electrode may be electrically separated by being spaced apart on the second insulating layer.
  • a pixel according to an embodiment of the present invention includes: a first electrode and a second electrode spaced apart from each other on the same plane and extending in one direction, respectively; And at least one light emitting device electrically connected to each of the first electrode and the second electrode.
  • each of the first and second electrodes may have at least two or more widths along the extended direction.
  • a pixel including light emitting elements arranged in various directions may be provided through a shape change of an alignment electrode.
  • a display device having the above-described pixels and having a uniform light emission distribution over an entire area may be provided.
  • FIG. 1A is a perspective view schematically showing a light emitting device according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view of the light emitting device of FIG. 1A.
  • FIG. 1C is a perspective view schematically showing a light emitting device according to another embodiment of the present invention.
  • FIG. 1D is a cross-sectional view of the light emitting device of FIG. 1A.
  • 1E is a perspective view schematically showing a light emitting device according to another embodiment of the present invention.
  • FIG. 1F is a cross-sectional view of the light emitting device of FIG. 1E.
  • FIG. 2 is a schematic plan view of a display device according to an exemplary embodiment of the present invention, and in particular, a display device using any one of the light emitting devices illustrated in FIGS. 1A to 1F as a light emitting source.
  • 3A to 3C are circuit diagrams illustrating an electrical connection relationship between components included in one of the pixels shown in FIG. 2, according to various embodiments.
  • FIG. 4 is a plan view schematically illustrating a display device layer included in one of the pixels illustrated in FIG. 2.
  • FIG. 5 is a plan view illustrating only the first and second electrodes of FIG. 4 and light emitting devices arranged therebetween.
  • FIG. 6 is a cross-sectional view taken along line I to I'of FIG. 4.
  • FIG. 7 is a cross-sectional view illustrating an embodiment in which the first and second contact electrodes shown in FIG. 6 are disposed on the same layer, and are cross-sectional views corresponding to lines I to I'of FIG. 4.
  • FIG. 8 shows an embodiment in which capping layers are respectively disposed between the first electrode and the first contact electrode and between the second electrode and the second contact electrode shown in FIG. 6, and are shown in lines I to I'of FIG. 4. Corresponding cross-sectional view.
  • FIG. 9 is a cross-sectional view taken along line II to II' of FIG. 4.
  • FIG. 10 is a cross-sectional view taken along line III to III'of FIG. 4.
  • FIG. 11 is a cross-sectional view of the bank pattern illustrated in FIG. 10 according to a different form and corresponding to lines III to III′ of FIG. 4.
  • FIG. 12 to 19 illustrate the pixel of FIG. 4 according to another embodiment, and are schematic plan views of a pixel including only a partial configuration of a display device layer.
  • FIG. 20 is a schematic plan view illustrating the pixel of FIG. 4 according to another exemplary embodiment, and includes only a partial configuration of a display device layer.
  • 21 is a cross-sectional view taken along line IV to IV' of FIG. 20.
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are used only for the purpose of distinguishing one component from another component.
  • a first element may be referred to as a second element, and similarly, a second element may be referred to as a first element.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part such as a layer, film, region, plate, etc. is said to be “under” another part, this includes not only the case where the other part is “directly below", but also the case where there is another part in the middle.
  • FIG. 1A is a perspective view schematically showing a light emitting device according to an embodiment of the present invention
  • FIG. 1B is a cross-sectional view of the light emitting device of FIG. 1A
  • FIG. 1C schematically illustrates a light emitting device according to another embodiment of the present invention
  • FIG. 1D is a perspective view
  • FIG. 1D is a cross-sectional view of the light emitting device of FIG. 1A
  • FIG. 1E is a perspective view schematically showing a light emitting device according to another embodiment of the present invention
  • FIG. 1F is a cross-sectional view of the light emitting device of FIG. 1E.
  • FIGS. 1A to 1D showing a circular columnar light emitting device will be described, and then FIGS. 1E and 1F showing a core-shell structure light emitting device will be described.
  • the type and/or shape of the light emitting device is not limited to the embodiments shown in FIGS. 1A to 1F.
  • a light emitting device LD includes a first semiconductor layer 11, a second semiconductor layer 13, and the first and second semiconductors.
  • An active layer 12 interposed between the layers 11 and 13 may be included.
  • the light emitting device LD may be implemented as a light emitting stack in which the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a rod shape extending in one direction.
  • the extending direction of the light emitting element LD is a length direction
  • the light emitting element LD may have one end and the other end along the extending direction.
  • One of the first and second semiconductor layers 11 and 13 may be disposed at one end, and the other of the first and second semiconductor layers 11 and 13 may be disposed at the other end.
  • the light emitting device LD may be provided in a circular column shape, but is not limited thereto.
  • the light emitting element LD may have a rod-like shape or a bar-like shape that is long in the length direction (ie, the aspect ratio is greater than 1).
  • the length L of the light emitting element LD in the length direction may be larger than the diameter D or the width of the cross section.
  • the light-emitting device LD may include a light-emitting diode manufactured in a micro-miniature so as to have a diameter (D) and/or a length (L) of a micro-scale or nano-scale.
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 500 ⁇ m, and the length L may be about 1 ⁇ m to 10 ⁇ m.
  • the size of the light-emitting element LD is not limited thereto, and the size of the light-emitting element LD meets the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light-emitting element LD is applied. May change.
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer, for example.
  • the first semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and is an n-type semiconductor doped with a first conductive dopant such as Si, Ge, Sn, etc. May include layers.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and the first semiconductor layer 11 may be formed of various other materials.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum well structure. The position of the active layer 12 may be variously changed according to the type of the light emitting device LD.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and may use a double heterostructure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and/or under the active layer 12.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer 12, and various other materials may constitute the active layer 12.
  • the light-emitting element LD When an electric field of a predetermined voltage or more is applied to both ends of the light-emitting element LD, the electron-hole pairs are coupled in the active layer 12 to cause the light-emitting element LD to emit light.
  • the light-emitting element LD can be used as a light source for various light-emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a different type from the first semiconductor layer 11.
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and includes a p-type semiconductor layer doped with a second conductive dopant such as Mg. I can.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and various other materials may constitute the second semiconductor layer 13.
  • the light emitting device LD in addition to the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, includes the first semiconductor layer 11 as shown in FIGS. 1A and 1B. 2 It may further include one electrode layer 15 disposed on the semiconductor layer 13. In addition, according to the embodiment, the light emitting device LD may further include one other electrode layer 16 disposed at one end of the first semiconductor layer 11 as shown in FIGS. 1C and 1D in addition to the electrode layer 15. I can.
  • the electrode layers 15 and 16 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers 15 and 16 may include metal or metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO, and these Oxide or alloy of may be used alone or in combination, but is not limited thereto.
  • each of the electrode layers 15 and 16 may be the same or different from each other.
  • the electrode layers 15 and 16 may be substantially transparent or translucent. Accordingly, light generated by the light-emitting device LD may pass through the electrode layers 15 and 16 and be emitted to the outside of the light-emitting device LD.
  • the light emitting device LD may further include an insulating layer 14.
  • the insulating layer 14 may be omitted, and may be provided to cover only a portion of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13.
  • the insulating layer 14 may prevent an electrical short that may occur when the active layer 12 comes into contact with conductive materials other than the first and second semiconductor layers 11 and 13.
  • surface defects of the light emitting device LD can be minimized, thereby improving life and efficiency.
  • the insulating layer 14 may prevent unwanted short circuits that may occur between the light-emitting elements LD. As long as the active layer 12 can prevent the occurrence of a short circuit with an external conductive material, whether or not the insulating layer 14 is provided is not limited.
  • the insulating layer 14 may be provided on a portion of the light emitting element LD except for one of both ends.
  • the insulating layer 14 exposes only one electrode layer 15 disposed at one end of the second semiconductor layer 13 of the light emitting device LD, and the side surfaces of the other components except the one electrode layer 15 Can be surrounded entirely.
  • the insulating layer 14 exposes at least both ends of the light emitting element LD, for example, the first semiconductor layer 11 together with the one electrode layer 15 disposed at one end side of the second semiconductor layer 13 One end of) can be exposed.
  • the insulating layer 14 is formed of the electrode layers 15 and 16. At least one area of each may be exposed. Alternatively, in another embodiment, the insulating film 14 may not be provided.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 may include one or more insulating materials selected from the group consisting of SiO 2 , Si 3 N 4 , Al 2 O 3 and TiO 2 , but is not limited thereto, and various materials having insulating properties Can be used.
  • the insulating layer 14 When the insulating layer 14 is provided on the light emitting device LD, it is possible to prevent the active layer 12 from being short-circuited with the first electrode and/or the second electrode (not shown). In addition, by forming the insulating layer 14, surface defects of the light emitting device LD can be minimized, thereby improving life and efficiency. In addition, when the plurality of light-emitting elements LD are closely disposed, the insulating layer 14 may prevent unwanted short circuits that may occur between the light-emitting elements LD.
  • the above-described light-emitting element LD may be used as a light-emitting source of various display devices.
  • the light-emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light-emitting elements LD are mixed with a fluid solution (or a solvent) and supplied to each light-emitting area (for example, a light-emitting area of each sub-pixel), the light-emitting elements LD Each light emitting device LD may be surface-treated so that it may be uniformly dispersed without uneven aggregation in this solution.
  • the light-emitting device including the light-emitting element LD described above can be used in various types of devices that require a light source, including a display device.
  • the light emitting devices LD may be used as a light source of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light-emitting element LD may also be used in other types of devices that require a light source, such as a lighting device.
  • the light emitting device LD having a core-shell structure will be described with reference to FIGS. 1E and 1F.
  • the description will focus on the differences from the above-described embodiment, and the parts not specifically described in the core-shell structure of the light emitting device (LD) According to an embodiment, the same numbers are assigned to components that are similar and/or identical to those of the above-described embodiment (eg, components corresponding to each other).
  • a light emitting device LD includes a first semiconductor layer 11 and a second semiconductor layer 13, and the first and second semiconductor layers. It may include an active layer 12 interposed between (11, 13).
  • the light emitting device LD includes a first semiconductor layer 11 located in the center, an active layer 12 surrounding at least one side of the first semiconductor layer 11, and at least one side of the active layer 12.
  • a light emitting pattern 10 having a core-shell structure including an enclosing second semiconductor layer 13 and an electrode layer 15 surrounding at least one side of the second semiconductor layer 13 may be included.
  • the light emitting device LD may be provided in a polygonal cone shape extending in one direction. In an embodiment of the present invention, the light emitting device LD may be provided in a hexagonal cone shape.
  • the light emitting element LD may have one end (or lower end) and the other end (or upper end) along the length L direction.
  • one of the first and second semiconductor layers 11 and 13 is disposed at one end (or lower end) of the light emitting device LD, and the other end (or upper end) of the light emitting device LD The other one of the first and second semiconductor layers 11 and 13 may be disposed at the end).
  • the light emitting device LD may have a size as small as nanoscale to microscale, for example, a diameter and/or length L in a nanoscale or microscale range, respectively.
  • the size of the light-emitting element LD is not limited thereto, and the light-emitting element LD is The size of) may change.
  • the first semiconductor layer 11 may be located at the core of the light emitting device LD, that is, at the center (or center).
  • the light-emitting device LD may be provided in a shape corresponding to the shape of the first semiconductor layer 11.
  • the first semiconductor layer 11 has a hexagonal cone shape
  • the light emitting device LD and the light emitting pattern 10 may also have a hexagonal cone shape.
  • the active layer 12 may be provided and/or formed to surround the outer peripheral surface of the first semiconductor layer 11 in the length L direction of the light emitting device LD. Specifically, the active layer 12 is provided in a form surrounding the remaining area except for the other end disposed at the lower side of both ends of the first semiconductor layer 11 in the length L direction of the light emitting device LD and/or Can be formed.
  • the second semiconductor layer 13 is provided and/or formed in a shape surrounding the active layer 12 in the length L direction of the light emitting device LD, and has a different type of semiconductor layer from the first semiconductor layer 11.
  • Can include.
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the light emitting device LD includes an electrode layer 15 surrounding at least one side of the second semiconductor layer 13.
  • the electrode layer 15 may be an ohmic contact electrode electrically connected to the second semiconductor layer 13, but is not limited thereto.
  • the light emitting device LD may be configured in a hexagonal cone shape having both ends protruding, and surrounding the first semiconductor layer 11 and the first semiconductor layer 11 provided at the center thereof.
  • a light emitting pattern 10 of a core-shell structure including an active layer 12, a second semiconductor layer 13 surrounding the active layer 12, and an electrode layer 15 surrounding the second semiconductor layer 13 ) Can be implemented.
  • the first semiconductor layer 11 is disposed at one end (or lower end) of the light-emitting element LD having a hexagonal cone shape
  • the electrode layer 15 is disposed at the other end (or upper end) of the light-emitting element LD. I can.
  • the light emitting device LD may further include an insulating layer 14 provided on the outer peripheral surface of the light emitting pattern 10 having a core-shell structure.
  • the insulating layer 14 may include a transparent insulating material.
  • FIG. 2 is a schematic plan view of a display device according to an exemplary embodiment of the present invention, and in particular, a display device using any one of the light emitting devices illustrated in FIGS. 1A to 1F as a light emitting source.
  • the structure of the display device is schematically illustrated centering on a display area in which an image is displayed.
  • at least one driving circuit unit for example, a scan driver and a data driver
  • a plurality of signal wires may be further disposed on the display device.
  • a display device includes a substrate SUB, a plurality of display devices provided on the substrate SUB, and including at least one light emitting element LD.
  • a driving unit (not shown) provided on the substrate SUB and driving the pixels PXL
  • a wiring unit (not shown) connecting the pixels PXL to the driving unit.
  • the display device can be classified into a passive matrix display device and an active matrix display device according to a method of driving the light emitting element LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting element LD, a switching transistor that transmits a data signal to the driving transistor, and the like. can do.
  • the type display device may also use components (for example, first and second electrodes) for driving the light emitting element LD.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be disposed in a central area of the display device, and the non-display area NDA may be disposed in an edge area of the display device so as to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driving unit for driving the pixels PXL and a part of a wiring unit connecting the pixels PXL and the driving unit are provided.
  • the display area DA may have various shapes.
  • the display area DA has various shapes such as a closed polygon including a side of a straight line, a circle including a curved side, an ellipse, a semicircle including a side consisting of straight lines and curves, and a half ellipse. Can be provided.
  • the non-display area NDA may be provided on at least one side of the display area DA. In an embodiment of the present invention, the non-display area NDA may surround the display area DA.
  • the substrate SUB may include a transparent insulating material and transmit light.
  • the substrate SUB may be a rigid substrate.
  • the rigid substrate may be one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the substrate SUB may be a flexible substrate.
  • the flexible substrate may be one of a film substrate and a plastic substrate including a polymer organic material.
  • the flexible substrate is polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide. ), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose ( triacetate cellulose) and cellulose acetate propionate.
  • the material constituting the substrate may be variously changed, and may include fiber reinforced plastic (FRP).
  • FRP fiber reinforced plastic
  • the substrate SUB may be provided as the display area DA so that the pixels PXL are disposed, and the other area may be provided as the non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed, and a non-display area NDA disposed around the display area DA. have.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe or pentile arrangement structure, but the present invention is not limited thereto.
  • the pixels PXL may be arranged in the display area DA in various currently known arrangement structures.
  • Each pixel PXL may include a light emitting element LD driven by a corresponding scan signal and a data signal.
  • the light-emitting device LD has a size as small as a micro-scale or a nano-scale, and may be connected to adjacent light-emitting devices in parallel, but the present invention is not limited thereto.
  • the light-emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL includes at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power source (eg, a first driving power source and a second driving power source). can do.
  • a predetermined control signal eg, a scan signal and a data signal
  • a predetermined power source eg, a first driving power source and a second driving power source.
  • each pixel PXL is the light emitting device LD shown in each of the embodiments of FIGS. 1A to 1F, for example, at least one ultra-small film having a size as small as nanoscale to microscale, respectively. It may include a large light emitting device (LD).
  • the type of the light emitting element LD that can be used as a light source of the pixel PXL in the exemplary embodiment of the present invention is not limited thereto.
  • the color, type, and/or number of the pixels PXL are not particularly limited, and as an example, the color of light emitted by each pixel PXL may be variously changed. .
  • the driver provides a signal to each pixel PXL through a wiring part, and accordingly, may control driving of each pixel PXL.
  • wiring portions are omitted for convenience of description.
  • the driver is a scan driver that provides a scan signal to the pixels PXL through a scan line, a light emission driver that provides an emission control signal to the pixels PXL through an emission control line, and the pixels PXL through a data line. It may include a data driver providing a data signal and a timing controller. The timing controller may control the scan driver, the light emission driver, and the data driver.
  • 3A to 3C are circuit diagrams illustrating an electrical connection relationship between components included in one of the pixels shown in FIG. 2, according to various embodiments.
  • FIGS. 3A to 3C illustrate electrical connection relationships between components included in a pixel PXL applicable to an active display device according to different embodiments.
  • the types of components included in the pixel PXL to which the exemplary embodiment of the present invention can be applied are not limited thereto.
  • each pixel PXL illustrated in FIGS. 3A to 3C may be any one of pixels PXL provided in the display device of FIG. 2, and the pixels PXL are substantially It can have the same or similar structure.
  • one pixel includes a light emitting unit (EMU) that generates light with a luminance corresponding to a data signal. can do.
  • the pixel PXL may selectively further include a pixel circuit 144 for driving the light emitting unit EMU.
  • the light emitting unit EMU is in parallel between the first power line PL1 to which the first driving power VDD is applied and the second power line PL2 to which the second driving power VSS is applied. It may include a plurality of connected light emitting devices LD.
  • the light emitting unit EMU is a first electrode EL1 or “first alignment electrode” connected to the first driving power VDD via the pixel circuit 144 and the first power line PL1
  • the second electrode EL2 or “second alignment electrode” connected to the second driving power VSS through the second power line PL2 and the first and second electrodes EL1 and EL2.
  • a plurality of light-emitting elements LD connected in parallel in the same direction may be included.
  • the first electrode EL1 may be an anode electrode
  • the second electrode EL2 may be a cathode electrode.
  • each of the light emitting elements LD included in the light emitting unit EMU has one end and a second electrode connected to the first driving power VDD through the first electrode EL1.
  • the other end connected to the second driving power VSS through EL2 may be included.
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high-potential power supply
  • the second driving power VSS may be set as a low-potential power supply.
  • a potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting elements LD during the emission period of the pixel PXL.
  • each light emitting element LD connected in parallel in the same direction (for example, forward direction) between the first electrode EL1 and the second electrode EL2, respectively supplied with voltages of different potentials, is You can configure an effective light source. These effective light sources may be gathered to form the light emitting unit EMU of the pixel PXL.
  • the light-emitting elements LD of the light-emitting unit EMU may emit light with a luminance corresponding to a driving current supplied through the pixel circuit 144.
  • the pixel circuit 144 may supply a driving current corresponding to a gray scale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may divide and flow to the light emitting elements LD connected in the same direction. Accordingly, while each light-emitting element LD emits light with a luminance corresponding to the current flowing therethrough, the light-emitting unit EMU may emit light having a luminance corresponding to the driving current.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least a reverse light emitting element may be further connected between the first and second electrodes EL1 and EL2 of the light emitting unit EMU.
  • the reverse light emitting device is connected in parallel between the first and second electrodes EL1 and EL2 together with the light emitting devices LD constituting the effective light sources, but in a direction opposite to the light emitting devices LD. It may be connected between the first and second electrodes EL1 and EL2. Such a reverse light emitting device maintains an inactive state even when a predetermined driving voltage (for example, a forward driving voltage) is applied between the first and second electrodes EL1 and EL2. Accordingly, the reverse light emitting device Virtually no current flows.
  • a predetermined driving voltage for example, a forward driving voltage
  • the pixel circuit 144 may be connected to the scan line Si and the data line Dj of the pixel PXL.
  • the pixel circuit 144 of the pixel PXL is the display area It may be connected to the i-th scan line Si and the j-th data line Dj of (DA).
  • the pixel circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst as illustrated in FIG. 3A.
  • the structure of the pixel circuit 144 is not limited to the embodiment shown in FIG. 3A.
  • the first terminal of the first transistor T1 may be connected to the data line Dj, and the second terminal may be connected to the first node N1.
  • the first terminal and the second terminal of the first transistor T1 may be different terminals.
  • the first terminal is a source electrode
  • the second terminal may be a drain electrode.
  • the gate electrode of the first transistor T1 may be connected to the scan line Si.
  • the first transistor T1 is turned on when a scan signal of a voltage (eg, a low voltage) at which the first transistor T1 can be turned on is supplied from the scan line Si, so that the data line ( Dj) and the first node N1 are electrically connected. At this time, the data signal of the frame is supplied to the data line Dj, and accordingly, the data signal is transmitted to the first node N1. The data signal transmitted to the first node N1 is charged in the storage capacitor Cst.
  • a scan signal of a voltage eg, a low voltage
  • the first terminal of the second transistor T2 (driving transistor) may be connected to the first driving power supply VDD, and the second terminal may be electrically connected to the first electrode EL1 of each of the light emitting devices LD. I can.
  • the gate electrode of the second transistor T2 may be connected to the first node N1.
  • the second transistor T2 controls the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst may be connected to the first driving power VDD, and the other electrode may be connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • a first transistor T1 for transferring a data signal into the pixel PXL, a storage capacitor Cst for storing the data signal, and a driving current corresponding to the data signal are transmitted to the light emitting devices (
  • a pixel circuit 144 including a second transistor T2 for supply to LD) is shown.
  • the present invention is not limited thereto, and the structure of the pixel circuit 144 may be variously changed.
  • the pixel circuit 144 determines the light emission time of the transistor element for compensating the threshold voltage of the second transistor T2, the transistor element for initializing the first node N1, and/or the light emitting elements LD.
  • other circuit elements such as at least one transistor element such as a transistor element for controlling or a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • transistors included in the pixel circuit 144 for example, the first and second transistors T1 and T2 are all illustrated as P-type transistors, but the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 included in the pixel circuit 144 may be changed to an N-type transistor.
  • the first and second transistors T1 and T2 may be implemented as N-type transistors.
  • the pixel circuit 144 illustrated in FIG. 3B is similar in configuration and operation to the pixel circuit 144 of FIG. 3A except for a change in connection positions of some components due to a change in transistor type. Therefore, a detailed description thereof will be omitted.
  • the configuration of the pixel circuit 144 is not limited to the embodiment shown in FIGS. 3A and 3B.
  • the pixel circuit 144 may be configured as in the embodiment illustrated in FIG. 3C.
  • the pixel circuit 144 may be connected to the scan line Si and the data line Dj of the pixel PXL, as illustrated in FIG. 3C.
  • the pixel circuit 144 of the pixel PXL is the i-th scan line Si of the display area DA.
  • the j-th data line Dj is the i-th data line Dj.
  • the pixel circuit 144 may be further connected to at least one other scan line.
  • the pixel PXL disposed in the i-th row of the display area DA may be further connected to the i-1th scan line Si-1 and/or the i+1th scan line Si+1. have.
  • the pixel circuit 144 may be further connected to a third power source in addition to the first and second driving powers VDD and VSS.
  • the pixel circuit 144 may also be connected to the initialization power Vint.
  • the pixel circuit 144 may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • One electrode of the first transistor T1 may be connected to the first driving power supply VDD via the fifth transistor T5, and another electrode, for example, a drain electrode Silver may be connected to one end of the light emitting devices LD via the sixth transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 is a driving current flowing between the first driving power VDD and the second driving power VSS through the light emitting elements LD in response to the voltage of the first node N1 Control.
  • the second transistor T2 (switching transistor) may be connected between the j-th data line Dj connected to the pixel PXL and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si connected to the pixel PXL.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (for example, a low voltage) is supplied from the i-th scan line Si, thereby making the j-th data line Dj a first transistor. It can be electrically connected to the source electrode of (T1). Accordingly, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj is transferred to the first transistor T1.
  • a gate-on voltage for example, a low voltage
  • the third transistor T3 may be connected between the drain electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 may be connected to the i-th scan line Si.
  • the third transistor T3 is turned on when a scan signal of the gate-on voltage is supplied from the i-th scan line Si to electrically connect the drain electrode of the first transistor T1 and the first node N1. Can be connected by
  • the fourth transistor T4 may be connected between the first node N1 and an initialization power line to which the initialization power Vint is applied.
  • the gate electrode of the fourth transistor T4 may be connected to a previous scan line, for example, the i-1th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1th scan line Si-1 to reduce the voltage of the initialization power Vint to the first node N1. Can be delivered to.
  • the initialization power Vint may have a voltage equal to or less than the lowest voltage of the data signal.
  • the fifth transistor T5 may be connected between the first driving power VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 may be connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 may be turned off when the light emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and may be turned on in other cases.
  • the sixth transistor T6 may be connected between the first transistor T1 and one end of the light emitting devices LD.
  • the gate electrode of the sixth transistor T6 may be connected to the i-th emission control line Ei.
  • the sixth transistor T6 may be turned off when the light emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and may be turned on in other cases.
  • the seventh transistor T7 may be connected between one end of the light emitting elements LD and an initialization power line to which the initialization power Vint is applied.
  • the gate electrode of the seventh transistor T7 may be connected to one of the scan lines of the next stage, for example, to the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1, so that the voltage of the initialization power Vint is applied to the light emitting elements LD. Can be supplied to one end of.
  • the storage capacitor Cst may be connected between the first driving power VDD and the first node N1.
  • the first capacitor C1 may store a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • transistors included in the pixel circuit 144 for example, the first to seventh transistors T1 to T7 are all illustrated as P-type transistors, but the present invention is not limited thereto. .
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • the light emitting unit EMU may be configured to include at least one serial stage including a plurality of light emitting elements LD connected in parallel with each other. That is, the light emitting unit EMU may be configured in a serial/parallel mixed structure.
  • each pixel PXL may be configured inside a passive light emitting display device or the like.
  • the pixel circuit 144 is omitted, and both ends of the light emitting elements LD included in the light emitting unit EMU are respectively scan lines Si-1, Si, Si+1, and data lines Dj. ), the first power line PL1 to which the first driving power VDD is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected. .
  • FIG. 4 is a plan view schematically illustrating a display device layer included in one of the pixels illustrated in FIG. 2, and FIG. 5 illustrates only the first and second electrodes of FIG. 4 and light emitting devices arranged therebetween
  • FIG. 6 is a plan view
  • FIG. 6 is a cross-sectional view taken along line I to I'of FIG. 4, and
  • FIG. 7 shows an embodiment in which the first and second contact electrodes shown in FIG. 6 are disposed on the same layer. It is a cross-sectional view corresponding to lines I to I'
  • FIG. 8 is a diagram illustrating an embodiment in which capping layers are disposed between the first electrode and the first contact electrode and between the second electrode and the second contact electrode shown in FIG.
  • FIG. 4 is a cross-sectional view corresponding to line I to I'of FIG. 4
  • FIG. 9 is a cross-sectional view taken along line II to II'of FIG. 4
  • FIG. The bank pattern illustrated in FIG. 10 is implemented according to a different form, and is a cross-sectional view corresponding to lines III to III′ of FIG.
  • transistors connected to light-emitting elements and signal lines connected to the transistors are omitted.
  • each electrode as a single electrode layer and each insulating layer as a single insulating layer.
  • the present invention is limited thereto. no.
  • formed and/or provided in the same layer may mean that it is formed in the same process.
  • a display device may include a substrate SUB, a wiring part, and a plurality of pixels PXL.
  • Each of the pixels PXL is provided on the substrate SUB, and may include a light emitting area EMA emitting light and a peripheral area positioned around the light emitting area EMA.
  • the light emitting area EMA may mean an area from which light is emitted
  • the peripheral area may mean an area in which the light is not emitted.
  • the pixel area of each of the pixels PXL may include a light emitting area EMA of the pixel PXL and a peripheral area thereof.
  • a substrate SUB, a pixel circuit layer PCL, and a display device layer DPL may be provided and/or formed in a pixel area of each of the pixels PXL.
  • the substrate SUB may include a transparent insulating material to transmit light.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • a material applied to the substrate SUB may preferably have resistance (or heat resistance) to a high processing temperature during a manufacturing process of a display device.
  • the whole or at least part of the substrate SUB may have flexibility.
  • the pixel circuit layer includes at least one transistor provided and/or formed on the buffer layer (BFL), a driving voltage line (DVL), and a protective layer (PSV) covering the transistor and the driving voltage line (DVL). can do.
  • the buffer layer BFL may prevent diffusion of impurities into the transistor.
  • the buffer layer BFL may be provided as a single layer, but may be provided as a multiple layer of at least a double layer. When the buffer layer BFL is provided as multiple layers, each layer may be formed of the same material or may be formed of different materials.
  • the buffer layer BFL may be omitted depending on the material and/or process conditions of the substrate SUB.
  • the transistor may include a first transistor T1 and a second transistor T2.
  • the first transistor T1 may be a driving transistor electrically connected to the light emitting elements LD of the pixel PXL to drive the light emitting elements LD.
  • the second transistor T2 may be a switching transistor that switches the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, and first and second terminals SE and DE.
  • the first terminal SE may be any one of a source electrode and a drain electrode
  • the second terminal DE may be the other of the source electrode and the drain electrode.
  • the first terminal SE is a source electrode
  • the second terminal DE may be a drain electrode.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a first region in contact with the first terminal SE and a second region in contact with the second terminal DE.
  • the area between the first area and the second area may be a channel area.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region is a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the source region and the drain region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • Each of the first terminal SE and the second terminal DE includes a first region of the semiconductor layer SCL through a contact hole (or via hole) penetrating the interlayer insulating layer ILD and the gate insulating layer GI. The second area may be contacted.
  • Each of the first terminal SE and the second terminal DE includes a conductive material and may be formed of a single layer or multiple layers.
  • At least one transistor included in the pixel circuit layer PCL of each of the pixels PXL may be formed of an LTPS thin film transistor, but the present invention is not limited thereto. Depending on the case, it may be composed of an oxide semiconductor thin film transistor. Additionally, in an embodiment of the present invention, a case where the transistor is a thin film transistor having a top gate structure has been described as an example, but the present invention is not limited thereto. Depending on the embodiment, the transistor may be a thin film transistor having a bottom gate structure.
  • the driving voltage wiring DVL may be provided on the interlayer insulating layer ILD, but the present invention is not limited thereto, and any one of the insulating layers included in the pixel circuit unit PCL according to the embodiment It may be provided on.
  • the second driving power VSS may be applied to the driving voltage line DVL.
  • the driving voltage line DVL may be the second power line PL2 to which the second driving power VDD is applied in each of FIGS. 3A to 3C.
  • the protective layer PSV includes a first contact hole CH1 exposing a part of the second terminal DE of the first transistor T1 and a second contact hole CH2 exposing a part of the driving voltage line DVL. It may include.
  • the protective layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or the organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include at least one of silicon oxide (SiOx) and silicon nitride (SiNx).
  • the organic insulating layer may include an organic insulating material capable of transmitting light.
  • the organic insulating film is, for example, acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimide resin, unsaturated polyester. Including at least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin I can.
  • the display device layer DPL of each of the pixels PXL includes a bank pattern PW, first and second electrodes EL1 and EL2, a plurality of light emitting devices LD, and first and second connection wirings. (CNL1, CNL2) may be included. Additionally, the display element layer DPL of each of the pixels PXL includes at least one first contact electrode CNE1 directly connected to the first electrode EL1 and at least one second electrode directly connected to the second electrode EL2. A contact electrode CNE2 may be optionally further included.
  • the bank pattern PW may be provided and/or formed on the passivation layer PSV of the emission area EMA of each of the pixels PXL.
  • the bank pattern PW may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the bank pattern PW may include a single-layer organic insulating film and/or a single-layer inorganic insulating film, but the present invention is not limited thereto.
  • the bank pattern PW may be formed of a multilayer in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • the bank pattern PW may have a cross section of a trapezoidal shape whose width decreases from one surface of the protective layer PSV toward the top, but the present invention is not limited thereto.
  • the bank pattern PW includes a curved surface having a cross section such as a semi-ellipse shape, a semi-circle shape, etc., whose width becomes narrower from one surface of the protective layer PSV toward the top, as shown in FIG. 11. You may.
  • the shape of the bank pattern PW is not limited to the above-described embodiments, and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • the adjacent bank patterns PW may be disposed on the same plane on the protective layer PSV, and may have the same height. In an embodiment of the present invention, adjacent bank patterns PW may have different widths. A detailed description of this will be described later with reference to the description of the first and second electrodes EL1 and EL2.
  • the display element layer DPL of each of the pixels PXL surrounds the light emitting area EMA of each of the pixels PXL (for example, a non-emission area in which the light emitting elements are not aligned). It may further include a bank (not shown) disposed in the area).
  • the bank is a structure that defines (or partitions) the emission area EMA of each of the pixels PXL, and may be, for example, a pixel defining layer.
  • the bank is configured to include at least one light blocking material and/or a reflective material to prevent light leakage defects in which light (or light) leaks between adjacent pixels PXL.
  • a reflective material layer may be formed on the bank to further improve the efficiency of light emitted from each of the pixels PXL.
  • the bank may be formed and/or provided on a layer different from the bank pattern (PW), but the present invention is not limited thereto, and according to an embodiment, the bank is formed and/or provided on a layer different from the bank pattern (PW) It could be.
  • the bank and the bank pattern PW may include the same material, but the present invention is not limited thereto.
  • the bank and the bank pattern PW may include different materials.
  • the first connection line CNL1 may extend in a first direction DR1 of each of the pixels PXL, for example, a “row direction”.
  • the first connection line CNL1 is provided and/or formed only in each pixel PXL to independently drive one pixel PXL from adjacent pixels PXL, and is provided to each of the adjacent pixels PXL. And/or the formed first connection line CNL1 may be electrically and/or physically separated.
  • the second connection line CNL2 may extend parallel to the extension direction of the first connection line CNL1.
  • the second connection line CNL2 may be commonly provided to adjacent pixels PXL. Accordingly, the plurality of pixels PXL arranged in the same pixel row along the first direction DR1 may be commonly connected to the second connection line CNL2.
  • the second connection line CNL2 may be electrically connected to the driving voltage line DVL of the pixel circuit layer PCL of each of the pixels PXL through the second contact hole CH2 penetrating the passivation layer PSV. have. Accordingly, the second driving power VSS applied to the driving voltage line DVL may be transferred to the second connection line CNL2 of the pixel PXL.
  • Each of the first and second electrodes EL1 and EL2 is provided in the light emitting area EMA of each of the pixels PXL, and may extend along the second direction DR2 (eg, “column direction”). .
  • the first and second electrodes EL1 and EL2 are provided on the same plane and may be spaced apart by a predetermined interval.
  • the first electrode EL1 and the first connection wire CNL1 are provided integrally and may be electrically and/or physically connected to each other.
  • the first connection wire CNL1 is a region of the first electrode EL1 or the first electrode ( EL1) may be a region of the first connection line CNL1.
  • the first electrode EL1 may branch from the first connection line CNL1 in the second direction DR2.
  • the first connection line CNL1 is formed through the first contact hole CH1 penetrating through the passivation layer PSV to form the first of the pixel circuit layer PCL of each of the pixels PXL. It may be electrically connected to the transistor T1. Accordingly, a signal (or voltage) applied to the first transistor T1 may be transmitted to the first connection line CNL1 of the pixel PXL. As described above, since the first connection line CNL1 is provided and/or formed integrally with the first electrode EL1, the signal (or voltage) applied to the first connection line CNL1 is the first electrode Can be delivered to (EL1).
  • the first electrode EL1 may include a plurality of first main electrodes MAE1 and a plurality of first auxiliary electrodes AUE1.
  • Each of the first main electrodes MAE1 may be disposed to be spaced apart from the adjacent first main electrode MAE1 along the second direction DR2.
  • Each of the first main electrodes MAE1 may have a hexagonal shape when viewed in plan view, but the shape of the first main electrodes MAE1 is not limited thereto.
  • Each of the first auxiliary electrodes AUE1 is disposed between the two first main electrodes MAE1 disposed adjacently along the second direction DR2 to connect the two first main electrodes MAE1 It can act as a bridge to do.
  • Each of the first auxiliary electrodes AUE1 may have a rectangular shape when viewed in a plan view, but the shape of the first auxiliary electrodes AUE1 is not limited thereto.
  • the first main electrodes MAE1 and the first auxiliary electrodes AUE1 are provided integrally and may be electrically and/or physically connected to each other.
  • the first auxiliary electrodes AUE1 are a region of the first main electrodes MAE1 Can be
  • first main electrodes MAE1 and the first auxiliary electrodes AUE1 are integrally formed and/or provided, but the present invention is not limited thereto.
  • the first main electrodes MAE1 and the first auxiliary electrodes AUE1 may be formed separately from each other and may be electrically connected to each other through a contact hole or connecting means, which are not shown.
  • the first main electrodes MAE1 and the first auxiliary electrodes AUE1 overlap on one of both ends EP1 and EP2 of each of the light emitting elements LD, and directly contact the one end of the light emitting device LD. It may be electrically and/or physically connected to each of the light-emitting elements LD. However, the present invention is not limited thereto, and the first main electrodes MAE1 and the first auxiliary electrodes AUE1 are formed at both ends EP1 of each of the light emitting elements LD through the first contact electrode CNE1. , EP2) may be electrically and/or physically connected to one end.
  • a width W1 of each of the first main electrodes MAE1 may be greater than a width W2 of each of the first auxiliary electrodes AUE1.
  • the width W1 of each of the first main electrodes MAE1 and the width W2 of each of the first auxiliary electrodes AUE1 may mean a width extending in the first direction DR1 (horizontal direction). .
  • the width W1 of each of the first main electrodes MAE1 may be approximately 10 ⁇ m, and the width W2 of each of the first auxiliary electrodes AUE1 may be approximately 3 ⁇ m.
  • the present invention is not limited to the above-described embodiment, and according to the embodiment, the width W2 of each of the first auxiliary electrodes AUE1 is greater than the width W2 of each of the first main electrodes MAE1 It can be big.
  • a bank pattern PW may be provided and/or formed under each of the first main electrodes MAE1 and the first auxiliary electrodes AUE1.
  • Each of the first main electrodes MAE1 and the first auxiliary electrodes AUE1 may overlap the bank pattern PW disposed under the first main electrodes MAE1 and AUE1.
  • the width of the bank pattern PW disposed under each of the first main electrodes MAE1 is the bank pattern PW disposed under each of the first auxiliary electrodes AUE1 It can be different from the width of Specifically, the width of the bank pattern PW disposed under each of the first main electrodes MAE1 may be larger than the width of the bank pattern PW disposed under each of the first auxiliary electrodes AUE1 .
  • the bank pattern PW disposed under each of the first main electrodes MAE is referred to as the 1-1 bank pattern PW, and the lower portion of each of the first auxiliary electrodes AUE
  • the bank pattern PW disposed in is referred to as a 1-2th bank pattern PW.
  • Each of the first main electrodes MAE1 may have a surface profile corresponding to the shape of the 1-1 bank pattern PW disposed under the first main electrodes MAE1, and each of the first auxiliary electrodes AUE1 is disposed under the first main electrodes MAE1. It may have a surface profile corresponding to the shape of the 1-2 bank pattern PW.
  • each of the first main electrodes MAE1 may have a sufficiently wide (or large) area to completely cover the 1-1 bank pattern PW
  • each of the first auxiliary electrodes AUE1 may also be It may have a sufficiently large (or large) area to completely cover the 2 bank pattern PW.
  • the width W1 of each of the first main electrodes MAE1 may be greater than the width of the first-first bank pattern PW in the first direction DR1
  • the first auxiliary electrodes AUE1 Each width W2 may be greater than a width of the 1-2th bank pattern PW in the first direction DR1.
  • the present invention is not limited to the above-described embodiment, and according to the embodiment, the width W1 of each of the first main electrodes MAE1 is the first direction DR1 of the 1-1 bank pattern PW.
  • the width W2 of each of the first auxiliary electrodes AUE1 may be less than or equal to the width of the 1-2 bank pattern PW in the first direction DR1. I can.
  • the first main electrodes MAE1 and the first auxiliary electrodes AUE1 formed and/or provided integrally and electrically and/or physically connected to the first electrode EL1 of each of the pixels PXL ) Can be configured.
  • the first electrode EL1 is in a first direction DR1 along an extended direction of the first electrode EL1 due to the plurality of first main electrodes MAE1 and the plurality of first auxiliary electrodes AUE1
  • the width of the furnace may not be constant. That is, the first electrode EL1 may have at least two or more widths W1 and W2 along the extended direction thereof, for example, the second direction DR2.
  • the second electrode EL2 may include a plurality of first main electrodes MAE2 and a plurality of second auxiliary electrodes AUE2.
  • Each of the second main electrodes MAE2 may be disposed to be spaced apart from the adjacent second main electrode MAE2 along the second direction DR2.
  • Each of the second main electrodes MAE2 may have the same shape as the first main electrodes MAE1, but the present invention is not limited thereto, and is different from the first main electrodes MAE1 according to an embodiment. It can also have a shape.
  • Each of the second auxiliary electrodes AUE2 is disposed between the two second main electrodes MAE2 disposed adjacent to each other along the second direction DR2 to connect the two second main electrodes MAE2. It can act as a bridge to do.
  • Each of the second auxiliary electrodes AUE2 may have the same shape as the first auxiliary electrodes AUE1, but the present invention is not limited thereto, and the first auxiliary electrodes AUE1 and the It may have different shapes.
  • the second main electrodes MAE2 and the second auxiliary electrodes AUE2 are provided integrally and may be electrically and/or physically connected.
  • the second auxiliary electrodes AUE2 are a region of the second main electrodes MAE2 Can be
  • the second main electrodes MAE2 and the second auxiliary electrodes AUE2 are integrally formed and/or provided, but the present invention is not limited thereto.
  • the second main electrodes MAE2 and the second auxiliary electrodes AUE2 may be formed separately from each other, and may be electrically connected to each other through a contact hole or connection means, not shown.
  • each of the second main electrodes MAE2 may be the same as the width W1 of each of the first main electrodes MAE1, and the width W4 of each of the second auxiliary electrodes AUE2 is It may be the same as the width W2 of each of the first auxiliary electrodes AUE1.
  • each of the second main electrodes MAE2 may have a different width from the width W1 of each of the first main electrodes MAE1.
  • each of the second auxiliary electrodes AUE2 may have a width different from the width W2 of each of the first auxiliary electrodes AUE2.
  • a bank pattern PW may be provided and/or formed under each of the second main electrodes MAE2 and the second auxiliary electrodes AUE2.
  • Each of the second main electrodes MAE1 and the second auxiliary electrodes AUE2 may overlap the bank pattern PW disposed under the second main electrodes MAE1 and AUE2.
  • the width of the bank pattern PW disposed under each of the second main electrodes MAE2 is the bank pattern PW disposed under each of the second auxiliary electrodes AUE2 It can be different from the width of
  • the width of the bank pattern PW disposed under each of the second main electrodes MAE2 may be the same as the width of the 1-1th bank pattern PW, and each of the second auxiliary electrodes AUE2
  • the width of the bank pattern PW disposed at the bottom of may be the same as the width of the 1-2th bank pattern PW.
  • the present invention is not limited thereto, and the bank pattern PW disposed under each of the second main electrodes MAE2 may have a different width than the 1-1 bank pattern PW, according to an exemplary embodiment.
  • the bank pattern PW disposed under each of the second auxiliary electrodes AUE2 may have a different width than the 1-2th bank pattern PW.
  • Each of the second main electrodes MAE2 may have a surface profile corresponding to the shape of the bank pattern PW disposed under the second main electrodes MAE2, and each of the second auxiliary electrodes AUE2 may have a bank pattern disposed under the bank pattern PW. PW) may have a surface profile corresponding to the shape.
  • each of the second main electrodes MAE2 may have a sufficiently wide (or large) area (or size) to completely cover the bank pattern PW disposed under the second main electrodes MAE2, and the second auxiliary electrodes AUE2 Each may have a sufficiently large (or large) area (or size) to completely cover the bank pattern PW disposed under the bank pattern PW.
  • the second main electrodes MAE2 and the second auxiliary electrodes AUE2 overlap the other ends of the both ends EP1 and EP2 of each of the light emitting devices LD, and directly contact the other ends of the light emitting devices. (LD) It may be electrically and/or physically connected to each.
  • the present invention is not limited thereto, and the second main electrodes MAE2 and the second auxiliary electrodes AUE2 are formed at both ends EP1 of each of the light emitting elements LD through the second contact electrode CNE2. , EP2) may be electrically and/or physically connected to the other end.
  • the second main electrodes MAE2 and the second auxiliary electrodes AUE2 which are integrally formed and/or provided to be electrically and/or physically connected, are the second electrodes EL2 of each of the pixels PXL.
  • the second electrode EL2 is in a first direction DR1 along an extended direction of the second electrode EL2 due to the plurality of second main electrodes MAE2 and the plurality of second auxiliary electrodes AUE2.
  • the width of the furnace may not be constant. That is, the second electrode EL2 may have at least two or more widths W3 and W4 along the extended direction thereof, for example, the second direction DR2.
  • the first electrode EL1 and the second electrode EL2 may be alternately disposed on the pixel circuit layer PCL of the pixel PXL when viewed in plan view.
  • each of the first main electrodes MAE1 of the first electrode EL1 alternates with each of the second auxiliary electrodes AUE2 of the second electrode EL2 along a first direction DR1 or a row direction.
  • each of the first auxiliary electrodes AUE1 of the first electrode EL1 crosses each of the second main electrodes MAE2 of the second electrode EL2 and the first direction DR1 It can be arranged alternately according to.
  • each of the first main electrodes MAE1 may be provided in the same row as each of the second auxiliary electrodes AUE2 in the first direction DR1 to correspond to each of the second auxiliary electrodes AUE2,
  • Each of the second main electrodes MAE2 may be provided in the same row as each of the first auxiliary electrodes AUE1 in the first direction DR1 to correspond to each of the first auxiliary electrodes AUE1.
  • the present invention is not limited thereto.
  • each of the first main electrodes MAE1 is provided in the same row as each of the second main electrodes MAE2 in the first direction DR1 to correspond to each of the second main electrodes MAE2,
  • Each of the first auxiliary electrodes AUE1 may be provided in the same row as the second auxiliary electrodes AUE2 in the first direction DR1 to correspond to each of the second auxiliary electrodes AUE2.
  • the first electrode EL1 including the first main electrodes MAE1 and the first auxiliary electrodes AUE1 and the second electrode EL2 including the second main electrodes MAE2 and the second auxiliary electrodes AUE2 ) May function as an alignment electrode for aligning the light-emitting elements LD in the light-emitting region PXL of each of the pixels PXL.
  • a first alignment voltage is applied to the first electrode EL1 through the first connection line CNL1, and the second A second alignment voltage may be applied to the electrode EL2 through the second connection line CNL2.
  • the first alignment voltage and the second alignment voltage may have different voltage levels.
  • the first alignment voltage may be a ground voltage GND, and the second alignment voltage may be an AC voltage.
  • an electric field may be formed between the first electrode EL1 and the second electrode EL2.
  • the light emitting elements LD may be aligned between the first electrode EL1 and the second electrode EL2 by the aforementioned electric field.
  • each of the first electrode EL1 and the second electrode EL2 is used to drive the light emitting elements LD. It can function as a driving electrode.
  • Each of the first electrode EL1 and the second electrode EL2 transmits light emitted from both ends EP1 and EP2 of each of the light-emitting elements LD in an image display direction (for example, a front direction) of the display device.
  • it may be made of a material having a constant reflectance.
  • the first electrode EL1, the second electrode EL2, the first connection wire CNL1, and the second connection wire CNL2 are provided on the same layer and are made of the same material. Can be.
  • the first and second electrodes EL1 and EL2 and the first and second connection wirings CNL1 and CNL2 may be made of a conductive material having a constant reflectance.
  • Conductive materials include Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), transparent conductive oxide such as indium tin zinc oxide (ITZO), conductive polymer such as PEDOT, and the like.
  • the first and second electrodes EL1 and EL2 and the first and second connection wires CNL1 and CNL2 contain a transparent conductive oxide or a conductive polymer
  • the light-emitting elements LD A separate conductive layer made of an opaque metal for reflecting the light emitted from) in the image display direction of the display device may be additionally included.
  • Materials of each of the first and second electrodes EL1 and EL2 and the first and second connection wirings CNL1 and CNL2 are not limited to the above-described materials.
  • each of the first and second electrodes EL1 and EL2 and the first and second connection wirings CNL1 and CNL2 may be formed as a single layer, but the present invention is not limited thereto.
  • the first and second electrodes EL1 and EL2 and the first and second connection wirings CNL1 and CNL2 are made of two or more of metals, alloys, conductive oxides, and conductive polymers. It may be formed as a stacked multi-layer.
  • Each of the first and second electrodes EL1 and EL2 and the first and second connection wires CNL1 and CNL2 transmit a signal (or voltage) to both ends EP1 and EP2 of each of the light emitting elements LD.
  • each of the first and second electrodes EL1 and EL2 and the first and second connection wires CNL1 and CNL2 may be formed of a multilayer sequentially stacked in the order of ITO/Ag/ITO. .
  • both ends EP1 and EP2 of the light emitting elements LD may be reflected by the first and second electrodes EL1 and EL2 to further advance in the image display direction of the display device. Accordingly, the efficiency of light emitted from each of the light emitting devices LD may be further improved.
  • each of the bank pattern PW and the first and second electrodes EL1 and EL2 guides the light emitted from the light emitting elements LD in a desired direction to improve light efficiency of the display device. It can function as a reflective member to improve. That is, each of the bank pattern PW and the first and second electrodes EL1 and EL2 causes the light emitted from the light-emitting elements LD to proceed in the image display direction of the display device so that the light-emitting elements LD It can function as a reflective member to improve the light emission efficiency of.
  • first electrode EL1 and the second electrode EL2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • first electrode EL1 may be an anode electrode
  • second electrode EL2 may be a cathode electrode.
  • Each of the light-emitting elements LD may be a light-emitting diode having a small size, such as a nano- or micro-scale, using a material having an inorganic crystal structure.
  • the light-emitting elements LD may be aligned between the first electrode EL1 and the second electrode EL2 in the pixel PXL.
  • At least two to tens of light-emitting elements LD may be arranged in the light-emitting area EMA of each of the pixels PXL, but the present invention is not limited thereto. Depending on the embodiment, the number of light emitting elements LD provided to each of the pixels PXL may be variously changed.
  • Each of the light emitting devices LD may include a light emitting device having a cylindrical shape manufactured by an etching method or a light emitting device having a core-shell structure manufactured by a growth method.
  • each light-emitting element LD When each of the light-emitting elements LD is a light-emitting element having a cylindrical shape, each light-emitting element LD has a first semiconductor layer 11, an active layer 12, and a second semiconductor layer 13 along the length L direction. , And a light emitting stack (or stack pattern) in which the electrode layers 15 are sequentially stacked.
  • each light-emitting element LD when each of the light-emitting elements LD is a light-emitting element having a core-shell structure, each light-emitting element LD includes a first semiconductor layer 11 and at least one side of the first semiconductor layer 11 located at the center.
  • a light emitting pattern including an enclosing active layer 12, a second semiconductor layer 13 surrounding at least one side of the active layer 12, and an electrode layer 15 surrounding at least one side of the second semiconductor layer 13 (10) may be included.
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2. Any one of the first semiconductor layer 11 and the second semiconductor layer 13 may be disposed at the first end EP1 of each of the light emitting devices LD, and the first The rest of the semiconductor layer 11 and the second semiconductor layer 13 may be disposed. Each of the light-emitting elements LD may emit color light or white light.
  • the light-emitting elements LD are formed by the first electrode EL1 and the second electrode by an electric field formed between the first electrode EL1 and the second electrode EL2 in the emission region EMA of each of the pixels PXL. Can be aligned between (EL2).
  • a fluid solvent mixed with a plurality of light emitting elements LD is sprayed and/or applied using an inkjet printing method.
  • the light-emitting elements LD may be injected into the light-emitting area EMA of each of the pixels PXL.
  • the solvent may be any one or more of acetone, water, alcohol, and toluene, but is not limited thereto.
  • the solvent may include a material that can be vaporized by room temperature or heat.
  • the solvent may be in the form of an ink or a paste.
  • a method of spraying and/or applying the light emitting elements LD is not limited thereto, and a method of spraying and/or applying the light emitting elements LD may be variously changed. After the light emitting elements LD are introduced into the light emitting area EMA of each of the pixels PXL, the solvent may be removed.
  • the light-emitting elements LD When the light-emitting elements LD are put into the light-emitting area EMA of each of the pixels PXL, the light-emitting elements LD due to an electric field formed between the first electrode EL1 and the second electrode EL2 Self-alignment of the chair can be induced. Accordingly, the light emitting elements LD may be aligned between the first electrode EL1 and the second electrode EL2. That is, the light-emitting elements LD may be arranged in various directions within a target area, for example, the light-emitting area EMA of each of the pixels PXL.
  • the first electrode EL1 includes first main electrodes MAE1 and first auxiliary electrodes AUE1, and the second electrode EL2 is the second main electrodes ( Since the MAE2 and the second auxiliary electrodes AUE2 are included, the light-emitting elements LD have the first main electrodes MAE1 and the second auxiliary electrodes AUE2 adjacent in the first direction DR1 between and They may be aligned between the second main electrodes MAE2 and the first auxiliary electrodes AUE1, respectively. In addition, in an embodiment of the present invention, some of the light-emitting elements LD have one first main electrode MAE1 and one second main electrode MAE2 facing each other in a diagonal direction when viewed in a plan view. Can be arranged in between.
  • the light emitting devices LD may be aligned between the first electrode EL1 and the second electrode EL2 in the light emitting area EMA of each of the pixels PXL.
  • one end of both ends EP1 and EP2 of the light-emitting elements LD is electrically connected to the first electrode EL1, and among both ends EP1 and EP2 of the light-emitting elements LD The other end may be electrically connected to the second electrode EL2.
  • the first transistor of the pixel circuit layer PCL of each of the pixels PXL via the first electrode EL1 is at one of both ends EP1 and EP2 of the light emitting elements LD.
  • a signal (or voltage) of T1) is applied, and a second driving of the driving voltage line DVL is applied to the other end of the light emitting devices LD through the second electrode EL2.
  • Power may be applied.
  • the light-emitting elements LD may constitute an effective light source for each of the pixels PXL. For example, when a driving current flows through each of the pixels PXL during each frame period, the light emitting elements LD electrically connected to the first and second electrodes EL1 and EL2 of each pixel PXL While emitting light, light having a luminance corresponding to the driving current may be emitted.
  • the above-described light emitting devices LD may be aligned on the first insulating layer INS1 in the light emitting area EMA of each of the pixels PXL.
  • the first insulating layer INS1 is formed under each of the light emitting elements LD between the first electrode EL1 and the second electrode EL2 in the light emitting area EMA of each of the pixels PXL and/or Can be provided.
  • the first insulating layer INS1 fills a space between each of the light-emitting elements LD and the protective layer PSV to stably support the light-emitting elements LD, and from the protective layer PSV, the light-emitting elements ( LD) can be prevented from leaving.
  • the first insulating layer INS1 exposes one area of the first electrode EL1 and covers the remaining area except for the first electrode. The remaining areas of (EL1) can be protected.
  • the first insulating layer INS1 may expose one region of the second electrode EL2 and cover the remaining region excluding the one region to protect the remaining region of the second electrode EL2.
  • the first insulating layer INS1 may be formed and/or provided on the protective layer PSV in the peripheral region of each of the pixels PXL to protect components disposed in the peripheral region.
  • the first insulating layer INS1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating film advantageous for protecting the light emitting elements LD from the pixel circuit layer PCL, but the present invention is limited thereto. no.
  • the first insulating layer INS1 may be formed of an organic insulating layer that is advantageous for flattening the support surfaces of the light emitting devices LD.
  • a second insulating layer INS2 may be provided and/or formed on the light emitting devices LD, respectively.
  • the second insulating layer INS2 is provided and/or formed on the light-emitting elements LD, respectively, to cover a portion of the upper surface of each light-emitting element LD, and both ends EP1 and EP2 of each light-emitting element LD Can be exposed to the outside.
  • the second insulating layer INS2 may be formed in an independent pattern on the emission area EMA of each of the pixels PXL, but the present invention is not limited thereto. Depending on the embodiment, the second insulating layer INS2 may be omitted.
  • the first contact electrode CNE1 is directly attached to one of both ends EP1 and EP2 of each of the light emitting devices LD.
  • the second contact electrode CNE2 may be in direct contact with the other end of both ends EP1 and EP2 of each of the light emitting devices LD.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be electrically separated.
  • the second insulating layer INS2 may be configured as a single layer or multiple layers, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may fix each of the light emitting devices LD arranged in the light emitting area EMA of each of the pixels PXL.
  • the second insulating layer INS2 may include an inorganic insulating layer that is advantageous for protecting the active layers 12 of each of the light emitting devices LD from external oxygen and moisture.
  • the second insulating layer INS2 may include an organic insulating layer including an organic material according to design conditions of the display device to which the light emitting elements LD are applied.
  • the second insulating layer INS2 is formed on the light emitting elements LD.
  • the space is used to form the second insulating layer INS2.
  • the second insulating layer INS2 may be formed of an organic insulating layer which is advantageous in filling a space between the first insulating layer INS1 and the light emitting devices LD.
  • the second insulating layer INS2 is formed on each of the light emitting devices LD, so that the active layer 12 of each light emitting device LD does not come into contact with an external conductive material. have.
  • the second insulating layer INS2 may cover only a part of the surface of each of the light emitting devices LD and expose both ends EP1 and EP2 of each light emitting device LD to the outside.
  • first electrode EL1 of each of the pixels PXL On the first electrode EL1 of each of the pixels PXL, one end of the first electrode EL1 and both ends EP1 and EP2 of each of the light emitting elements LD is electrically and/or physically stabilized. A first contact electrode CNE1 to be connected to each other may be provided and/or formed. In addition, on the second electrode EL2 of each of the pixels PXL, the other end of the second electrode EL2 and both ends EP1 and EP2 of each of the light emitting devices LD are electrically and/or physically stabilized. A second contact electrode CNE2 to be connected to each other may be provided and/or formed.
  • each of the first and second contact electrodes CNE1 and CNE2 may be formed of various transparent conductive materials.
  • each of the first and second contact electrodes CNE1 and CNE2 is a transparent conductive material that minimizes loss of light emitted from each of the light-emitting elements LD and reflected in the front direction of the display device by the corresponding electrode.
  • the transparent conductive material includes at least one of various transparent conductive materials including, for example, ITO, IZO, and ITZO, and may be implemented to be substantially transparent or translucent to satisfy a predetermined transmittance. Materials of the first and second contact electrodes CNE1 and CNE2 are not limited to the above-described materials.
  • Each of the first and second contact electrodes CNE1 and CNE2 may have a bar shape extending along the second direction DR2.
  • the first contact electrode CNE1 is partially overlapped with one of both ends EP1 and EP2 of each of the light emitting devices LD
  • the second contact electrode CNE2 is each of the light emitting devices LD. It may be partially overlapped with the other end of the both ends (EP1, EP2).
  • the first and second contact electrodes CNE1 and CNE2 may be provided and/or formed on different layers.
  • the first contact electrode CNE1 may be provided and/or formed on the second insulating layer INS2 and covered by the third insulating layer INS3.
  • the second contact electrode CNE2 may be provided and/or formed on the third insulating layer INS3 and covered by the fourth insulating layer INS4.
  • Each of the third and fourth insulating layers INS3 and INS4 may be formed of any one of an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • An overcoat layer OC may be provided and/or formed on the fourth insulating layer INS4.
  • the first and second contact electrodes CNE1 and CNE2 may be provided and/or formed on the same layer as illustrated in FIG. 7.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be electrically separated by being spaced apart from each other at a predetermined interval on the second insulating layer INS2 and covered by the third insulating layer INS3.
  • An overcoat layer OC may be provided and/or formed on the third insulating layer INS3.
  • the third insulating layer INS3 may correspond to the fourth insulating layer INS4 when the first and second contact electrodes CNE1 and CNE2 are provided and/or formed on different layers.
  • the overcoat layer OC reduces the step difference generated by the bank pattern PW, the first and second contact electrodes CNE1 and CNE2, and the first and second electrodes EL1 and EL2 disposed under the bank pattern PW. It may be an encapsulation layer that mitigates and prevents penetration of oxygen and moisture into the light emitting devices LD. Depending on the embodiment, the overcoat layer OC may be omitted in consideration of design conditions of the display device.
  • each of the light emitting elements LD may emit light while the electron-hole pairs are combined in (12).
  • Each of the light-emitting elements LD may emit light in a wavelength range of 400 nm to 900 nm, for example.
  • a capping layer CPL may be provided and/or formed in the light emitting area EMA of each of the pixels PXL, as illustrated in FIG. 8.
  • the capping layer CPL may be disposed between the first electrode EL1 and the first contact electrode CNE1 and between the second electrode EL2 and the second contact electrode CNE2, respectively.
  • the capping layer CPL may be provided and/or formed on the first and second connection lines CNL1 and CNL2, respectively.
  • the capping layer CPL may prevent damage to the corresponding electrode due to defects occurring during the manufacturing process of the display device, and may further enhance adhesion between the corresponding electrode and the protective layer PSV.
  • the capping layer CPL is formed of a transparent conductive material such as IZO (indium zinc oxide) to minimize loss of light emitted from each of the light emitting devices LD and reflected in the image display direction of the display device by the corresponding electrode. I can.
  • the first electrode EL1 includes a plurality of first main electrodes MAE1 and a plurality of first auxiliary electrodes AUE1 having different shapes and different widths
  • the first electrode The width of the first electrode EL1 in the first direction DR1 along the extended direction of EL1 may not be constant. That is, the first electrode EL1 may have at least two or more widths W1 and W2 along the extending direction thereof.
  • the second electrode EL2 includes a plurality of second main electrodes MAE2 and a plurality of second auxiliary electrodes AUE2 having different shapes, the extended direction of the second electrode EL2 Accordingly, the width of the second electrode EL2 in the first direction DR1 may not be constant. That is, the second electrode EL2 may have at least two or more widths W3 and W4 along the extending direction thereof.
  • the first electrode An electric field is formed between EL1 and the second electrode EL2.
  • the width of each of the first and second electrodes EL1 and EL2 in the first direction DR1 along the extended direction is not constant (or at least two or more widths are changed in the extended direction) Therefore, the strength of the electric field and the direction of the electric field may be different for each region between the first electrode EL1 and the second electrode EL2.
  • the length (L) direction of some of the light emitting devices LD may be aligned parallel to the first direction DR1
  • the length (L) direction of some of the other light emitting devices LD is It may be aligned parallel to the inclined direction at a predetermined angle in the first direction DR1
  • the length (L) direction of some of the other light emitting devices LD may be aligned parallel to the direction opposite to the inclined direction.
  • the light-emitting elements LD are aligned in all directions around the first main electrodes MAE1 of the first electrode EL1 and/or the second main electrodes MAE2 of the second electrode EL2.
  • the light-emitting elements LD are aligned in all directions around the first auxiliary electrodes AUE1 of the first electrode EL1 and/or the second auxiliary electrodes AUE2 of the second electrode EL2. Can be.
  • the pixels are (PXL)
  • the light emitting elements LD may not be aligned to be biased in a specific direction, for example, the first direction DR1. Accordingly, the light emitted from each of the light emitting devices LD may not be concentrated in a specific direction. For this reason, the display device according to the exemplary embodiment of the present invention may have a uniform light emission distribution over the entire area.
  • the interval between the first electrode EL1 and the second electrode EL2 may be constant regardless of an area.
  • the light-emitting elements LD are in the light-emitting area EMA of each of the pixels PXL. In the same direction, for example, the light is aligned in the first direction DR1, and the light emitted from each of the light emitting devices LD may proceed in the first direction DR1.
  • each of the light-emitting elements LD may be concentrated along the alignment direction of the light-emitting elements LD.
  • the distribution of the light out of each display device may be changed, resulting in poor image quality.
  • the light-emitting elements in the light-emitting area EMA of each of the pixels PXL are changed through shape change of the first electrode EL1 and the second electrode EL2.
  • LD may be arranged in various directions so that light emitted from each of the light emitting devices LD is not concentrated in a specific direction.
  • FIG. 12 to 19 illustrate the pixel of FIG. 4 according to another embodiment, and are schematic plan views of a pixel including only a partial configuration of a display device layer.
  • each of the pixels PXL such as showing only first and second electrodes, first and second connection wirings, and light emitting elements included in the display element layer of each of the pixels PXL.
  • FIGS. 12 to 19 illustration of a pixel circuit layer (at least one transistor and signal wirings connected to the transistor) connected to the light emitting elements is omitted for convenience.
  • FIGS. 12 to 19 different points from the above-described exemplary embodiment will be mainly described in order to avoid redundant description. Parts that are not specifically described in the embodiments of FIGS. 12 to 19 are according to the above-described embodiment, and the same numerals denote the same elements, and similar numerals denote similar elements.
  • each of the pixels PXL includes a substrate SUB and a pixel circuit layer (refer to PCL in FIG. 6). , And a display device layer (refer to DPL of FIG. 6).
  • the display device layer DPL of each of the pixels PXL includes first and second electrodes EL1 and EL2, a plurality of light emitting devices LD, and first and second connection lines CNL1 and CNL2. ) Can be included. Although not shown directly in FIGS. 12 to 19, the display element layer DPL of each of the pixels PXL is provided and/or formed under each of the first and second electrodes EL1 and EL2. 4) and first and second contact electrodes provided and/or formed on the first and second electrodes EL1 and EL2, respectively (refer to CNE1 and CNE2 in FIG. 4) may be further included. have.
  • Each of the first and second electrodes EL1 and EL2 is provided in the light emitting area EMA of each of the pixels PXL, and may extend along the second direction DR2 (eg, “column direction”).
  • the first and second electrodes EL1 and EL2 are provided on the same plane and may be spaced apart by a predetermined interval.
  • the first electrode EL1 may include a plurality of first main electrodes MAE1 and a plurality of first auxiliary electrodes AUE1.
  • Each of the first main electrodes MAE1 may be disposed to be spaced apart from the adjacent first main electrode MAE1 along the second direction DR2.
  • Each of the first main electrodes MAE1 may have a rectangular shape when viewed in plan view, but the shape of each of the first main electrodes MAE1 is not limited to the above-described embodiment.
  • each of the first main electrodes MAE1 may have a circular shape, a rhombus shape, or an ellipse shape. That is, the first main electrodes MAE1 may have various shapes.
  • first main electrodes MAE1, another part of the first main electrodes MAE1, and/or another part of the first main electrodes MAE1 may have different shapes.
  • the first main electrode MAE1 located first along the second direction DR2 has a square shape
  • One first main electrode MAE1 adjacent in the second direction DR2 has a circular shape
  • the MAE1 may have a rhombus shape
  • one first main electrode MAE1 adjacent to the rhombic first main electrode MAE1 in the second direction DR2 may have a rectangular shape.
  • Each of the first main electrodes MAE1 having different shapes along the second direction DR2 may have different widths in the first direction DR1.
  • the first main electrodes MAE1 having different shapes along the second direction DR2 may be provided and/or formed on the same layer and manufactured through the same process.
  • Each of the first auxiliary electrodes AUE1 serves as a bridge connecting the two first main electrodes MAE1 disposed adjacently along the second direction DR2 and may have a rectangular shape, but is limited thereto. It is not, and may have various shapes including a circle shape, an ellipse shape, a rhombus shape, and the like.
  • the first main electrodes MAE1 and the first auxiliary electrodes AUE1 are provided integrally and may be electrically and/or physically connected to each other.
  • the first main electrodes MAE1 and the first auxiliary electrodes AUE1 have different shapes from each other, and the area (or size) of each of the first main electrodes MAE1 and the first auxiliary electrodes ( AUE1) Each area (or size) may be different from each other.
  • a width W1 of each of the first main electrodes MAE1 in a first direction DR1 is in the first direction DR1 of each of the first auxiliary electrodes AUE1. Since it is larger than the width W2, an area (or size) of each of the first main electrodes MAE1 may be larger than an area (or size) of each of the first auxiliary electrodes AUE1.
  • the present invention is not limited thereto, and vice versa may be possible. That is, the width W2 of each of the first auxiliary electrodes AUE1 in the first direction DR1 is larger than the width W1 of each of the first main electrodes MAE1 in the first direction DR1. An area (or size) of each of the first auxiliary electrodes AUE1 may be larger than an area (or size) of each of the first main electrodes MAE1.
  • the first auxiliary electrodes AUE1 are the 1-1 auxiliary electrodes AUE1_1 and 1-2 auxiliary electrodes AUE1_2 having different widths in the first direction DR1.
  • the width W2 of the 1-1st auxiliary electrode AUE1_1 in the first direction DR1 may be smaller than the width W3 of the 1-2th auxiliary electrode AUE1_2 in the first direction DR1,
  • the present invention is not limited thereto, and vice versa may be possible. That is, the width W2 of the 1-1th auxiliary electrodes AUE1_1 in the first direction DR1 is less than the width W3 of the 1-2th auxiliary electrodes AUE1_2 in the first direction DR1 It can be big.
  • the electrodes AUE1 may form the first electrode EL1 of each of the pixels PXL.
  • the first electrode EL1 may have an irregular width along the extended direction of the first electrode EL1 due to the plurality of first main electrodes MAE1 and the plurality of first auxiliary electrodes AUE1. have. That is, the first electrode EL1 may have at least two or more widths W1 and W2 along the extended direction thereof, for example, the second direction DR2.
  • the first main electrodes MAE1 and the first auxiliary within a range having at least two or more widths (or inconsistent widths) along the extended direction of the first electrode EL1.
  • the shapes of each of the electrodes AUE1 may be variously modified.
  • the second electrode EL2 may include a plurality of second main electrodes MAE2 and second auxiliary electrodes AUE2.
  • Each of the second main electrodes MAE2 may be disposed to be spaced apart from the adjacent second main electrode MAE2 along the second direction DR2.
  • Each of the second main electrodes MAE2 may have a rectangular shape when viewed in plan view, but the shape of each of the second main electrodes MAE2 is not limited to the above-described embodiment.
  • the second main electrodes MAE2 may have a circular shape, a rhombus shape, or an ellipse shape. That is, the second main electrodes MAE2 may have various shapes.
  • the second main electrodes MAE2, the other part of the second main electrodes MAE2, and/or another part of the second main electrodes MAE2 may have different shapes.
  • the second main electrode MAE2 first located along the second direction DR2 has a hexagonal shape
  • the second main electrode MAE2 of the hexagonal shape is
  • a second main electrode MAE2 adjacent to the second direction DR2 has a rectangular shape
  • a second main electrode MAE2 adjacent to the second main electrode MAE2 of the quadrangular shape in the second direction DR2 is
  • a second main electrode MAE2 having an oval shape and adjacent to the second main electrode MAE2 having an oval shape in the second direction DR2 may have a circular shape.
  • Each of the second main electrodes MAE2 having different shapes along the second direction DR2 may have different widths in the first direction DR1.
  • the second main electrodes MAE2 having different shapes along the second direction DR2 may be provided and/or formed on the same layer and manufactured through the same process.
  • each of the second main electrodes MAE2 may have the same shape as each of the first main electrodes MAE1, but the present invention is not limited thereto.
  • each of the second main electrodes MAE2 may have a different shape from each of the first main electrodes MAE1.
  • the width W1 of each of the first main electrodes MAE1 in the first direction DR1 and the width W3 of each of the second main electrodes MAE2 in the first direction DR1 are They can be the same or different.
  • each of the second main electrodes MAE2 has the same shape as each of the first main electrodes MAE2, the second main electrodes MAE2 and the first main electrodes MAE1 are identical to each other. They may have an area (or size) or different areas (or sizes).
  • each of the second main electrodes MAE2 has a different area (or size) from each of the first main electrodes MAE21, each of the second main electrodes MAE2 is a first, as shown in FIG.
  • the main electrodes MAE1 may have a larger area (or size) than each of the main electrodes MAE1.
  • the present invention is not limited thereto, and vice versa may be possible. That is, each of the second main electrodes MAE2 may have an area (or size) smaller than each of the first main electrodes MAE1.
  • Each of the second auxiliary electrodes AUE2 serves as a bridge connecting the two second main electrodes MAE2 disposed adjacently along the second direction DR2, and according to the embodiment, the first auxiliary electrodes ( It may have the same shape as AUE1), or may have a different shape from the first auxiliary electrodes AUE1.
  • the second main electrodes MAE2 and the second auxiliary electrodes AUE2 are provided integrally and may be electrically and/or physically connected to each other.
  • the second main electrodes MAE2 and the second auxiliary electrodes AUE2 have different shapes from each other, and the area (or size) of each of the second main electrodes MAE2 and the second auxiliary electrodes ( AUE2) Each area (or size) may be different from each other.
  • a width W3 of each of the second main electrodes MAE2 in a first direction DR1 is in the first direction DR1 of each of the second auxiliary electrodes AUE2. Since it is larger than the width W4, an area (or size) of each of the second main electrodes MAE2 may be larger than an area (or size) of each of the second auxiliary electrodes AUE2.
  • the present invention is not limited thereto, and vice versa may be possible. That is, the width W4 of each of the second auxiliary electrodes AUE2 in the first direction DR1 is greater than the width W3 of each of the second main electrodes MAE2 in the first direction DR1.
  • the area (or size) of each of the second auxiliary electrodes AUE2 may be larger than the area (or size) of each of the second main electrodes MAE2.
  • the second auxiliary electrodes AUE2 are 2-1 auxiliary electrodes AUE2_1 and 2-2 auxiliary electrodes AUE2_2 having different widths in the first direction DR1.
  • the width W5 of the 2-1 auxiliary electrode AUE2_1 in the first direction DR1 may be smaller than the width W6 of the 2-2 auxiliary electrode AUE2_2 in the first direction DR1,
  • the present invention is not limited thereto, and vice versa may be possible. That is, the width W5 of the 2-1 auxiliary electrodes AUE2_1 in the first direction DR1 is less than the width W6 of the 2-2 auxiliary electrodes AUE2_2 in the first direction DR1 It can be big.
  • each of the second main electrodes MAE2 of the second electrode EL2 is in a first direction DR1 with each of the first auxiliary electrodes AUE1 of the first electrode EL1.
  • the second auxiliary electrodes AUE2 of the second electrode EL2 may be alternately disposed according to each of the first main electrodes MAE1 of the first electrode EL1 and the first direction DR1. ) Can be arranged alternately.
  • each of the second main electrodes MAE2 may be disposed in the same row as the first auxiliary electrodes AUE1 to correspond to the first auxiliary electrodes AUE1, and each of the second auxiliary electrodes AUE2 May be disposed in the same row as the first main electrodes MAE1 and correspond to the first main electrodes MAE1.
  • the present invention is not limited thereto, and each of the second main electrodes MAE2 is disposed in the same row as the first main electrodes MAE1, and each of the second auxiliary electrodes AUE2 is a first auxiliary electrode. (AUE1) They may be arranged in the same row as each.
  • the electrodes AUE2 may form the second electrode EL2 of each of the pixels PXL.
  • the second electrode EL2 is in a first direction DR1 along an extended direction of the second electrode EL2 due to the plurality of second main electrodes MAE2 and the plurality of second auxiliary electrodes AUE2.
  • the width of the furnace may not be constant. That is, the second electrode EL2 may have at least two or more widths W3 and W4 along the extended direction thereof, for example, the second direction DR2.
  • each of the first and second electrodes EL1 and EL2 along the second direction DR2 has at least two widths (or the width in the first direction DR1 is not constant), the pixels ( PXL) In each light emitting area EMA, the light emitting devices LD may not be aligned in a specific direction, but may be aligned in various directions. Accordingly, the light emitted from each of the light emitting devices LD may not be concentrated in a specific direction and may proceed in various directions. As a result, the display device according to the exemplary embodiment of the present invention has a uniform outgoing light distribution over all areas, thereby minimizing image quality defects caused by a different outgoing light distribution for each area.
  • FIG. 20 is a schematic plan view of a pixel including only a partial configuration of a display device layer, illustrating the pixel of FIG. 4 according to another exemplary embodiment
  • FIG. 21 is a cross-sectional view taken along lines IV to IV' of FIG.
  • each pixel PXL shows only first and second electrodes, first and second connection wirings, and light-emitting elements included in the display element layer of each of the pixels PXL. ) Is illustrated by simplifying the structure, but the present invention is not limited thereto.
  • FIGS. 20 and 21 illustration of a pixel circuit layer (at least one transistor and signal lines connected to the transistor) connected to the light emitting elements is omitted for convenience.
  • each electrode as a single electrode layer and each insulating layer as a single insulating layer.
  • FIGS. 20 and 21 different points from the above-described embodiment will be mainly described in order to avoid redundant descriptions. Parts that are not specifically described in the embodiments of FIGS. 20 and 21 are according to the above-described exemplary embodiment, and the same numerals denote the same elements, and similar numerals denote similar elements.
  • each of the pixels PXL includes a substrate SUB, a pixel circuit layer PCL, and a display element layer. (DPL) may be included.
  • DPL display element layer
  • the pixel circuit layer PCL includes first and second transistors T1 and T2, a driving voltage line DVL, the first and second transistors T1 and T2, and the driving voltage line DVL. It may include a protective layer (PSV) covering the.
  • PSV protective layer
  • the display device layer DPL includes a bank pattern PW, a plurality of first main electrodes MAE1, a plurality of second main electrodes MAE2, first and second capping layers CPL1 and CPL2, and a plurality of The light emitting devices LD and the first and second connection wirings CNL1 and CNL2 may be included. Additionally, although the display element layer DPL is not directly shown in the drawing, it is used to connect one of the end portions EP1 and EP2 of the light emitting elements LD to each of the first main electrodes MAE1.
  • a contact electrode may further include a contact electrode and a contact electrode for connecting the other end of both ends EP1 and EP2 of the light emitting devices LD to each of the second main electrodes MAE2.
  • Each of the first and second connection lines CNL1 and CNL2 may extend in a first direction DR1 (for example, a “row direction”) of each of the pixels PXL.
  • the second connection wiring CNL2 is electrically connected to the driving voltage wiring DVL through a second contact hole CH2 penetrating the protective layer PSV, so that the second driving power (refer to'VSS' in FIG. 3A) is Can be authorized.
  • each of the first main electrodes MAE1 is disposed along a second direction DR2, for example, a'column direction', and is adjacent to the second direction DR2. It may be spaced apart from the MAE1 by a certain interval. Accordingly, each of the first main electrodes MAE1 may be electrically and/or physically separated from the adjacent first main electrodes MAE1 in the second direction DR2. In an embodiment of the present invention, each of the first main electrodes MAE1 may be a first electrode EL1. Hereinafter, for convenience of description, each of the first main electrodes MAE1 is referred to as a first electrode EL1.
  • each of the second main electrodes MAE2 may be disposed along the second direction DR2 and may be spaced apart from the second main electrodes MAE2 adjacent to the second direction DR2 by a predetermined interval. Accordingly, each of the second main electrodes MAE2 may be electrically and/or physically separated from the second main electrodes MAE2 adjacent in the second direction DR2. In an embodiment of the present invention, each of the second main electrodes MAE2 may be a second electrode EL2. Hereinafter, for convenience of description, each of the second main electrodes MAE2 is referred to as a second electrode EL2.
  • the first capping layer CPL1 is the 1-1 capping layer CPL1_1 extending in the second direction DR2 and the 1-2th cap extending in the first direction DR1.
  • a ping layer CPL1_2 may be included.
  • the first capping layer CPL1 may be made of a transparent conductive material to minimize loss of light emitted from each of the light emitting elements LD and proceeding in the image display direction of the display device.
  • the transparent conductive material may include, for example, ITO, IZO, ITZO, and the like, but is not limited thereto, and may include all conductive materials while minimizing light loss.
  • the 1-1th capping layer CPL1_1 may be directly provided and/or formed on the first electrodes EL1 and MAE1 to be electrically and/or physically connected to the first electrodes EL1 and MAE1.
  • the 1-1th capping layer CPL1_1 prevents damage to the first electrodes EL1 and MAE1 due to defects that may occur during the manufacturing process of the display device, while preventing the first electrodes EL1 and MAE1 from being damaged. PSV) can play a role in strengthening the adhesion.
  • the 1-1th capping layer CPL1_1 may be electrically connected to the first transistor T1 of the pixel circuit layer PCL through the first contact hole CH1 penetrating the passivation layer PSV. Accordingly, a signal (or voltage) applied to the first transistor T1 may be transmitted to the 1-1th capping layer CPL1_1.
  • the 1-2th capping layer CPL1_2 may be directly provided and/or formed on the first connection line CNL1 to be electrically and/or physically connected to the first connection line CNL1.
  • the 1-2th capping layer CPL1_2 may protect the first connection line CNL1 and enhance adhesion between the first connection line CNL1 and the protective layer PSV.
  • the 1-1 th capping layer CPL1_1 and the 1-2 th capping layer CPL1_2 are provided integrally and may be electrically and/or physically connected to each other.
  • the 1-2nd capping layer CPL1_2 is formed of the 1-1th capping layer CPL1_1 )
  • the 1-1th capping layer CPL1_1 may be an area of the 1-2nd capping layer CPL1_2.
  • the 1-1 capping layer CPL1_1 is in a region overlapping with the first electrodes EL1 and MAE1 compared to a region not overlapping with the first electrodes EL1 and MAE1. It can be designed to have a relatively large width.
  • the 1-1th capping layer CPL1_1 is larger than the area (or size) of each of the first electrodes EL1 and MAE1 for stable electrical and/or physical connection with the first electrodes EL1 and MAE1. It can be designed to be large. For this reason, the 1-1th capping layer CPL1_1 may have a shape in which the width in the first direction DR1 is not constant along the extended direction thereof.
  • the first electrodes EL1 and MAE1 may be electrically connected to each other by the 1-1th capping layer CPL1_1. Accordingly, a signal (or voltage) transmitted to the 1-1th capping layer CPL1_1 may be transmitted to each of the first electrodes EL1 and MAE1. Accordingly, a predetermined signal (or voltage) may be supplied to any one of both ends EP1 and EP2 of each of the light emitting elements LD through the first electrodes EL1 and MAE1.
  • the second capping layer CPL2 includes a 2-1 capping layer CPL2_1 extending in the second direction DR2 and a 2-2 cap extending in the first direction DR1.
  • a ping layer CPL2_2 may be included.
  • the second capping layer CPL2 may include the same material as the first capping layer CPL1.
  • the 2-1 capping layer CPL2_1 may be directly provided and/or formed on the second electrodes EL2 and MAE2 to be electrically and/or physically connected to the second electrodes EL2 and MAE2.
  • the 2-1 capping layer CPL2_1 covers the second electrodes EL2 and MAE2 to protect the second electrodes EL2 and MAE2, and the second electrodes EL2 and MAE2 and the protective layer ( PSV) can play a role in strengthening the adhesion.
  • the 2-2th capping layer CPL2_2 may be provided and/or formed directly on the second connection line CNL2 to be electrically and/or physically connected to the second connection line CNL2.
  • the 2-2th capping layer CPL2_2 may protect the second connection line CNL2 and enhance adhesion between the second connection line CNL2 and the protection layer PSV.
  • the second driving power VSS applied to the second connection line CNL2 is applied to the 2-2 capping layer ( CPL2_2).
  • the 2-1 capping layer CPL2_1 and the 2-2 capping layer CPL2_2 are provided integrally and may be electrically and/or physically connected to each other.
  • the 2-2 capping layer CPL2_2 is the 2-1 capping layer CPL2_1 ), or the 2-1 capping layer CPL2_1 may be an area of the 2-2 capping layer CPL2_2.
  • the 2-1 capping layer CPL2_1 is in a region overlapping the second electrodes EL2 and MAE2 compared to a region not overlapping with the second electrodes EL2 and MAE2. It can be designed to have a relatively large width.
  • the 2-1 capping layer CPL2_1 is larger than the area (or size) of each of the second electrodes EL2 and MAE2 for stable electrical and/or physical connection with the second electrodes EL2 and MAE2. It can be designed to be large.
  • the 2-1 capping layer CPL2_1 may have a shape in which the width in the first direction DR1 is not constant along the extended direction thereof.
  • the second electrodes EL2 and MAE2 may be electrically connected to each other by the 2-1th capping layer CPL2_1. Accordingly, the second driving power VSS delivered to the 2-1 capping layer CPL2_1 may be delivered to each of the second electrodes EL2 and MAE2. Accordingly, the second driving power VSS may be supplied to the remaining ends of the both ends EP1 and EP2 of each of the light emitting devices LD through the second electrodes EL2 and MAE2.
  • the emission area of each of the pixels PXL The area occupied by the first electrodes EL1 and MAE1 in EMA may be reduced.
  • the emission area EMA of each of the pixels PXL The area occupied by the second electrodes EL2 and MAE2 in the interior may be reduced.
  • the aperture ratio of the pixel PXL may be secured.
  • the display device according to an exemplary embodiment of the present invention is a transparent display device, as the aperture ratio of each of the pixels PXL is secured, the transmittance of light flowing from the rear and/or front surfaces of the substrate SUB is increased. The image quality of the transparent display device may be improved.
  • each of the pixels PXL is provided with a first electrode EL1 and a second electrode EL2 having a non-uniform width along an extended direction.
  • the light emitting elements LD may be arranged in various directions within the light emitting area EMA of so that light emitted from each of the light emitting elements LD is not concentrated in a specific direction.
  • the display device may have a uniform light emission distribution over the entire area.

Landscapes

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Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함한 적어도 하나의 화소를 포함할 수 있다. 여기서, 상기 표시 소자층은, 상기 기판 상에서 서로 이격되며 제1 방향으로 각각 연장된 제1 전극과 제2 전극; 및 상기 제1 및 제2 전극 각각에 전기적으로 연결된 상기 발광 소자를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극 각각은 연장된 방향을 따라 적어도 2개 이상의 폭을 가질 수 있다.

Description

화소 및 이를 구비한 표시 장치
본 발명은 초소형의 발광 소자를 포함한 화소 및 이를 구비한 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다.
발광 다이오드를 조명 장치나 표시 장치 등에 적용하기 위해서는, 상기 발광 다이오드에 전원을 인가할 수 있는 전극의 연결이 필요하며, 활용 목적, 상기 전극이 차지하는 공간의 감소 또는 제조 방법과 연관되어 상기 발광 다이오드와 상기 전극의 배치 관계는 다양하게 연구되고 있다.
본 발명은, 정렬 전극의 형상 변경을 통해 발광 영역 내에서 발광 소자들을 다양한 방향으로 정렬하여 전(全) 영역에 걸쳐 균일한 출광 분포를 갖는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터를 포함한 화소 회로층 및 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함한 적어도 하나의 화소를 포함할 수 있다. 상기 표시 소자층은, 상기 기판 상에서 서로 이격되며 제1 방향으로 각각 연장된 제1 전극과 제2 전극; 및 상기 제1 및 제2 전극 각각에 전기적으로 연결된 상기 발광 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극 각각은 연장된 방향을 따라 적어도 2개 이상의 폭을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은, 상기 제1 방향을 따라 배치된 복수의 제1 메인 전극들 및 상기 제1 메인 전극들에 연결된 제1 보조 전극들을 포함할 수 있다. 상기 제2 전극은, 상기 제1 메인 전극들과 이격되며, 상기 제1 방향을 따라 배치된 복수의 제2 메인 전극들 및 상기 제2 메인 전극들에 연결된 복수의 제2 보조 전극들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메인 전극들과 상기 제1 보조 전극들은 일체로 제공되고, 상기 제2 메인 전극들과 상기 제2 보조 전극들은 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메인 전극들과 상기 제1 보조 전극들은 서로 상이한 형상을 가질 수 있다. 또한, 상기 제2 메인 전극들과 상기 제2 보조 전극들은 서로 상이한 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메인 전극들 각각의 폭이 상기 제1 보조 전극들 각각의 폭보다 클 수 있다. 또한, 상기 제2 메인 전극들 각각의 폭이 상기 제2 보조 전극들 각각의 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메인 전극들 각각은 상기 제1 방향을 따라 인접한 제1 메인 전극과 상이한 형상을 가질 수 있다. 또한, 상기 제2 메인 전극들 각각은 상기 제1 방향을 따라 인접한 제2 메인 전극과 상이한 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메인 전극들 각각과 상기 제2 메인 전극들 각각은 동일한 형상을 가질 수 있다. 또한, 상기 제1 보조 전극들 각각과 상기 제2 보조 전극들 각각은 동일한 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 보조 전극들은, 서로 상이한 폭을 갖는 복수의 제1-1 보조 전극들 및 복수의 제1-2 보조 전극들을 포함할 수 있다. 또한, 상기 제2 보조 전극들은, 서로 상이한 폭을 갖는 복수의 제2-1 보조 전극 및 복수의 제2-2 보조 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메인 전극들 각각과 상기 제2 메인 전극들 각각은 서로 상이한 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 메인 전극들과 상기 제2 보조 전극들은 상기 제1 방향과 교차하는 제2 방향을 따라 교번하여 배치되고, 상기 제2 메인 전극들과 상기 제1 보조 전극들은 상기 제2 방향을 따라 교번하여 배치될 수 있다. 여기서, 상기 제1 메인 전극들과 상기 제2 메인 전극들은 동일한 행에 위치하지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 방향을 따라 상기 제1 메인 전극들과 상기 제2 보조 전극들이 서로 대응되고, 상기 제2 메인 전극들과 상기 제1 보조 전극들이 서로 대응될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 메인 전극들 중 동일한 열에 위치한 제1 메인 전극들은 서로 이격되게 배치될 수 있다. 또한, 상기 제2 메인 전극들 중 동일한 열에 위치한 제2 메인 전극들은 서로 이격되게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 메인 전극들 상에 직접 배치되며 상기 제1 방향으로 인접한 상기 제1 메인 전극들을 전기적으로 연결하는 제1 캡핑층; 및 상기 제2 메인 전극들 상에 직접 배치되며 상기 제2 방향으로 인접한 상기 제2 메인 전극들을 전기적으로 연결하는 제2 캡핑층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제2 방향으로 연장되며 상기 제1 전극과 전기적으로 연결된 제1 연결 배선; 상기 제1 연결 배선에 평행하며 상기 제2 전극과 전기적으로 연결된 제2 연결 배선; 상기 제1 전극과 상기 제2 전극 각각의 하부에 위치한 뱅크 패턴; 상기 제1 전극과 상기 발광 소자의 양 단부 중 어느 하나의 단부를 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 연결 배선과 상기 제1 전극은 일체로 제공되며, 상기 제2 연결 배선과 상기 제2 전극은 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 및 제2 전극 각각의 일부를 커버하는 제1 절연층과 상기 발광 소자의 상면 상에 제공된 제2 절연층을 더 포함할 수 있다. 여기서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 제2 절연층 상에서 이격되어 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 따른 화소는, 동일 평면 상에서 서로 이격되고 일 방향으로 각각 연장된 제1 전극과 제2 전극; 및 상기 제1 전극과 상기 제2 전극에 각각 전기적으로 연결된 적어도 하나의 발광 소자를 포함할 수 있다. 여기서, 상기 제1 및 제2 전극 각각은 연장된 방향을 따라 적어도 2개 이상의 폭을 가질 수 있다.
본 발명의 일 실시예에 따르면, 정렬 전극의 형상 변경을 통해 다양한 방향으로 정렬된 발광 소자들을 포함한 화소가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상술한 화소를 구비하여 전(全) 영역에 걸쳐 균일한 출광 분포를 갖는 표시 장치가 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 1c는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1d는 도 1a의 발광 소자의 단면도이다.
도 1e는 본 발명의 또 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1f는 도 1e의 발광 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a 내지 도 1f에 도시된 발광 소자들 중 어느 하나의 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 내지 도 3c는 도 2에 도시된 화소들 중 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 4 도 2에 도시된 화소들 중 하나의 화소에 포함된 표시 소자층을 개략적으로 도시한 평면도이다.
도 5는 도 4의 제1 및 제2 전극과 그 사이에 정렬된 발광 소자들만을 도시한 평면도이다.
도 6은 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7은 도 6에 도시된 제1 및 제2 컨택 전극이 동일한 층에 배치되는 실시예를 도시한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 8은 도 6에 도시된 제1 전극과 제1 컨택 전극 사이 및 제2 전극과 제2 컨택 전극 사이에 각각 캡핑층이 배치되는 실시예를 도시한 것으로, 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 9는 도 4의 Ⅱ ~ Ⅱ’선에 따른 단면도이다.
도 10은 도 4의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 11은 도 10에 도시된 뱅크 패턴을 다른 형태에 따라 구현한 것으로, 도 4의 Ⅲ ~ Ⅲ'선에 대응되는 단면도이다.
도 12 내지 도 19는 도 4의 화소를 다른 실시예에 따라 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 화소의 개략적인 평면도들이다.
도 20은 도 4의 화소를 또 다른 실시예에 따라 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 화소의 개략적인 평면도이다.
도 21은 도 20의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 1b는 도 1a의 발광 소자의 단면도이고, 도 1c는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 1d는 도 1a의 발광 소자의 단면도이고, 도 1e는 본 발명의 또 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 1f는 도 1e의 발광 소자의 단면도이다.
편위를 위해, 원 기둥 형상의 발광 소자를 도시한 도 1a 내지 도 1d를 설명한 후, 코어-쉘 구조의 발광 소자를 도시한 도 1e 및 도 1f에 대해 설명한다. 본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1a 내지 도 1f에 도시된 실시예들에 한정되지는 않는다.
우선, 도 1a 내지 도 1d를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 반도체층(11)과, 제2 반도체층(13)과, 상기 제1 및 제2 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나, 타측 단부에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다. 본 발명의 일 실시예에 있어서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 도 1a 및 도 1b에 도시된 바와 같이 제2 반도체층(13) 상부에 배치되는 하나의 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 전극층(15) 외에도 도 1c 및 도 1d에 도시된 바와 같이 제1 반도체층(11)의 일단에 배치되는 하나의 다른 전극층(16)을 더 포함할 수 있다.
전극층들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 전극층들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
전극층들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다. 전극층들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 전극층들(15, 16)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 도 1a 및 도 1b에 도시된 바와 같이 발광 소자(LD)의 양 단부 중 하나의 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 절연막(14)은 발광 소자(LD)의 제2 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)만을 노출하고, 상기 하나의 전극층(15)을 제외한 나머지 구성들의 측면을 전체적으로 둘러쌀 수 있다. 다만, 절연막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로 제2 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)과 더불어, 제1 반도체층(11)의 일 단부를 노출할 수 있다.
또한, 실시예에 따라, 도 1c 및 도 1d에 도시된 바와 같이 발광 소자(LD)의 양 단부에 전극층들(15, 16)이 배치될 경우, 절연막(14)은 전극층들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 발광 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
다음으로, 도 1e 및 도 1f를 참조하여 코어-쉘 구조의 발광 소자(LD)에 대해 설명한다. 코어-쉘 구조의 발광 소자(LD)에 대해 설명함에 있어, 상술한 일 실시예와 상이한 점을 중심으로 설명하며, 상기 코어-쉘 구조의 발광 소자(LD)에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 상술한 일 실시예와 유사 및/또는 동일한 구성 요소(일 예로, 서로 상응하는 구성 요소)에 대해서는 동일한 번호를 부여한다.
도 1e 및 도 1f를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 전극층(15)을 구비하는 코어-쉘 구조의 발광 패턴(10)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 다각 뿔 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자(LD)는 육각 뿔 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일 단부(혹은 하 단부)와 타 단부(혹은 상 단부)를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 일 단부(혹은 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타 단부(혹은 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(혹은 적용 조건)에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(혹은 가운데)에 위치할 수 있다. 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD) 및 발광 패턴(10)도 육각 뿔 형상을 가질 수 있다.
활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타측 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일측을 둘러싸는 전극층(15)을 포함한다. 전극층(15)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 육각 뿔 형태로 구성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)을 둘러싸는 전극층(15)을 포함하는 코어-쉘 구조의 발광 패턴(10)으로 구현될 수 있다. 육각 뿔 형상을 갖는 발광 소자(LD)의 일 단부(혹은 하단부)에는 제1 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부(혹은 상단부)에는 전극층(15)이 배치될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘 구조의 발광 패턴(10)의 외주면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 투명한 절연 물질을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a 내지 도 1f에 도시된 발광 소자들 중 어느 하나의 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a 내지 도 1f, 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부(미도시), 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프 또는 펜타일 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 배열 구조로 표시 영역(DA)에 배열될 수 있다.
각 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각 화소(PXL)는 소정의 제어 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1a 내지 도 1f의 실시예들 각각에 도시된 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형의 막대형 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
본 발명의 일 실시예에 있어서, 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소(PXL)가 방출하는 광의 색상은 다양하게 변경될 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 2에서는 설명의 편의를 위해 배선부가 생략되었다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 3a 내지 도 3c는 도 2에 도시된 화소들 중 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 3a 내지 도 3c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 3a 내지 도 3c에서는, 도 2에 도시된 화소들 각각에 포함된 구성 요소들 뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다. 실시예에 따라, 도 3a 내지 도 3c에 도시된 각각의 화소(PXL)는 도 2의 표시 장치에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 1a 내지 도 1f, 도 2, 도 3a 내지 도 3c를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(144)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(144) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 혹은 “제1 정렬 전극”)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 혹은 “제2 정렬 전극”)과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극이고, 제2 전극(EL2)은 캐소드(cathode) 전극일 수 있다.
본 발명의 일 실시예에 있어서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일측 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타측 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(144)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(144)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 도 3a 내지 도 3c에 있어서, 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2)의 사이에는, 적어도 역방향 발광 소자(미도시)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(144)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(144)는 도 3a에 도시된 바와 같이 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(144)의 구조가 도 3a에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제1 트랜지스터(T1)는, 스캔 라인(Si)으로부터 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(T2; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 3a에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제1 트랜지스터(T1)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제2 트랜지스터(T2)를 포함한 화소 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(144)는 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 3a에서는 화소 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a 내지 도 1f, 도 2, 및 도 3b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 화소 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 화소 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 3a 및 도 3b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 3c에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(144)는, 도 3c에 도시된 바와 같이, 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 해당 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 화소 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(144)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 일 전극, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원(Vint)이 인가되는 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 제1 커패시터(C1)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.
한편, 도 3c에서는 화소 회로(144)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 도 3a 내지 도 3c에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 3a 내지 도 3c에 도시된 실시예들에 한정되지는 않으며, 해당 화소는 다양한 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(144)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si-1, Si, Si+1), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 4 도 2에 도시된 화소들 중 하나의 화소에 포함된 표시 소자층을 개략적으로 도시한 평면도이고, 도 5는 도 4의 제1 및 제2 전극과 그 사이에 정렬된 발광 소자들만을 도시한 평면도이고, 도 6은 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 7은 도 6에 도시된 제1 및 제2 컨택 전극이 동일한 층에 배치되는 실시예를 도시한 것으로 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 8은 도 6에 도시된 제1 전극과 제1 컨택 전극 사이 및 제2 전극과 제2 컨택 전극 사이에 각각 캡핑층이 배치되는 실시예를 도시한 것으로 도 4의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 9는 도 4의 Ⅱ ~ Ⅱ’선에 따른 단면도이고, 도 10은 도 4의 Ⅲ ~ Ⅲ'선에 따른 단면도이며, 도 11은 도 10에 도시된 뱅크 패턴을 다른 형태에 따라 구현한 것으로 도 4의 Ⅲ ~ Ⅲ'선에 대응되는 단면도이다.
도 4에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 4 내지 도 11에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 일 실시예에 있어서, “동일한 층에 형성 및/또는 제공된다”함은 동일한 공정에서 형성됨을 의미할 수 있다.
도 1a 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 복수의 화소들(PXL)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상에 제공되며, 광을 방출하는 발광 영역(EMA)과 상기 발광 영역(EMA)의 주변에 위치하는 주변 영역을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 발광 영역(EMA)은 광이 방출되는 영역을 의미할 수 있고, 주변 영역은 상기 광이 방출되지 않는 영역을 의미할 수 있다. 화소들(PXL) 각각의 화소 영역은 해당 화소(PXL)의 발광 영역(EMA)과 그 주변 영역을 포함할 수 있다.
화소들(PXL) 각각의 화소 영역에는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있다. 기판(SUB)은 경성(Rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다.
화소 회로층(PCL)은 버퍼층(BFL) 상에 제공 및/또는 형성된 적어도 하나의 트랜지스터와, 구동 전압 배선(DVL), 상기 트랜지스터와 구동 전압 배선(DVL)을 커버하는 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 트랜지스터에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및/또는 공정 조건 등에 따라 생략될 수도 있다.
트랜지스터는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 트랜지스터(T1)는 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되어 상기 발광 소자들(LD)을 구동하는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
제1 및 제2 트랜지스터들(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 단자(SE, DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 소스 전극 및 드레인 전극 중 나머지 전극일 수 있다. 예를 들어, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(SCL)은 제1 단자(SE)에 접촉하는 제1 영역과 제2 단자(DE)에 접촉하는 제2 영역을 포함할 수 있다. 제1 영역과 제2 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체층(SCL) 상에 제공될 수 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 층간 절연층(ILD)과 게이트 절연층(GI)을 관통하는 컨택 홀(혹은 비아 홀)을 통해 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다. 제1 단자(SE)와 제2 단자(DE) 각각은, 도전성 물질을 포함하며, 단일층 또는 다중층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 화소들(PXL) 각각의 화소 회로층(PCL)에 포함된 적어도 하나 이상의 트랜지스터는 LTPS 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 추가적으로, 본 발명의 일 실시예에 있어서, 트랜지스터가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
구동 전압 배선(DVL)은 층간 절연층(ILD) 상에 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 화소 회로부(PCL) 내에 포함된 절연층들 중 어느 하나의 절연층 상에 제공될 수도 있다. 구동 전압 배선(DVL)에는 제2 구동 전원(VSS)이 인가될 수 있다. 본 발명의 일 실시예에 있어서, 구동 전압 배선(DVL)은 도 3a 내지 도 3c 각각에서 제2 구동 전원(VDD)이 인가되는 제2 전원 라인(PL2)일 수 있다.
보호층(PSV)은 제1 트랜지스터(T1)의 제2 단자(DE)의 일부를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지enzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
화소들(PXL) 각각의 표시 소자층(DPL)은 뱅크 패턴(PW), 제1 및 제2 전극들(EL1, EL2), 복수의 발광 소자들(LD), 제1 및 제2 연결 배선들(CNL1, CNL2)을 포함할 수 있다. 추가적으로, 화소들(PXL) 각각의 표시 소자층(DPL)은 제1 전극(EL1)에 직접 연결된 적어도 하나의 제1 컨택 전극(CNE1) 및 제2 전극(EL2)에 직접 연결된 적어도 하나의 제2 컨택 전극(CNE2)을 선택적으로 더 포함할 수 있다.
뱅크 패턴(PW)은 화소들(PXL) 각각의 발광 영역(EMA)의 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 뱅크 패턴(PW)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 뱅크 패턴(PW)은 단일층의 유기 절연막 및/또는 단일층의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 뱅크 패턴(PW)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중층으로 구성될 수도 있다.
뱅크 패턴(PW)은, 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(PW)은, 도 11에 도시된 바와 같이, 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
인접한 뱅크 패턴들(PW)은 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 본 발명의 일 실시예에 있어서, 인접한 뱅크 패턴들(PW)은 서로 상이한 폭을 가질 수 있다. 이에 대한 상세한 설명은, 제1 및 제2 전극들(EL1, EL2)에 대한 설명을 참조하여 후술한다.
화소들(PXL) 각각의 표시 소자층(DPL)은, 화소들(PXL) 각각의 발광 영역(EMA)을 둘러싸도록 해당 화소(PXL)의 주변 영역(일 예로, 발광 소자들이 정렬되지 않은 비발광 영역임)에 배치된 뱅크(미도시)를 더 포함할 수 있다. 뱅크는 화소들(PXL) 각각의 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 이러한 뱅크는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 인접한 화소들(PXL) 사이에서 광(혹은 빛)이 새는 빛샘 불량을 방지할 수 있다.
실시예에 따라, 화소들(PXL) 각각에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크 상에는 반사 물질층이 형성될 수 있다. 뱅크는 뱅크 패턴(PW)과 상이한 층에 형성 및/또는 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 뱅크는 뱅크 패턴(PW)과 상이한 층에 형성 및/또는 제공될 수도 있다. 뱅크가 뱅크 패턴(PW)과 동일한 층(혹은 평면)에 형성 및/또는 제공되는 경우, 뱅크와 뱅크 패턴(PW)은 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시에에 따라, 뱅크와 뱅크 패턴(PW)은 서로 상이한 물질을 포함할 수도 있다.
제1 연결 배선(CNL1)은 화소들(PXL) 각각의 제1 방향(DR1, 일 예로 '행 방향')으로 연장될 수 있다. 제1 연결 배선(CNL1)은 인접한 화소들(PXL)로부터 하나의 화소(PXL)를 독립적으로 구동하기 위해 각 화소(PXL) 내에만 제공 및/또는 형성되며, 인접한 화소들(PXL) 각각에 제공 및/또는 형성된 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
제2 연결 배선(CNL2)은 제1 연결 배선(CNL1)의 연장 방향과 평행하게 연장될 수 있다. 제2 연결 배선(CNL2)은 인접한 화소들(PXL)에 공통으로 제공될 수 있다. 이에 따라, 제1 방향(DR1)을 따라 동일한 화소 행에 배치된 복수의 화소들(PXL)은 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다. 제2 연결 배선(CNL2)은 보호층(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 화소들(PXL) 각각의 화소 회로층(PCL)의 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 이에 따라, 구동 전압 배선(DVL)에 인가된 제2 구동 전원(VSS)이 해당 화소(PXL)의 제2 연결 배선(CNL2)으로 전달될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은, 화소들(PXL) 각각의 발광 영역(EMA)에 제공되며, 제2 방향(DR2, 일 예로 '열 방향')을 따라 연장될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
제1 전극(EL1)과 제1 연결 배선(CNL1)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제1 전극(EL1)과 제1 연결 배선(CNL1)이 일체로 형성 및/또는 제공되는 경우, 상기 제1 연결 배선(CNL1)이 상기 제1 전극(EL1)의 일 영역이거나 상기 제1 전극(EL1)이 상기 제1 연결 배선(CNL1)의 일 영역일 수 있다. 제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)으로 분기될 수 있다.
본 발명의 일 실시예에 있어서, 제1 연결 배선(CNL1)은 보호층(PSV)을 관통하는 제1 컨택 홀(CH1)을 통해 화소들(PXL) 각각의 화소 회로층(PCL)의 제1 트랜지스터(T1)에 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가된 신호(혹은 전압)가 해당 화소(PXL)의 제1 연결 배선(CNL1)으로 전달될 수 있다. 상술한 바와 같이, 제1 연결 배선(CNL1)이 제1 전극(EL1)과 일체로 제공 및/또는 형성되므로, 상기 제1 연결 배선(CNL1)으로 인가된 신호(혹은 전압)는 상기 제1 전극(EL1)으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 복수의 제1 메인 전극들(MAE1) 및 복수의 제1 보조 전극들(AUE1)을 포함할 수 있다.
제1 메인 전극들(MAE1) 각각은 제2 방향(DR2)을 따라 인접한 제1 메인 전극(MAE1)과 이격되게 배치될 수 있다. 제1 메인 전극들(MAE1) 각각은 평면 상에서 볼 때 육각 형상으로 이루어질 수 있으나, 상기 제1 메인 전극들(MAE1)의 형상이 이에 한정되는 것은 아니다.
제1 보조 전극들(AUE1) 각각은 제2 방향(DR2)을 따라 인접하게 배치된 2개의 제1 메인 전극들(MAE1) 사이에 배치되어, 상기 2개의 제1 메인 전극들(MAE1)을 연결하는 브릿지의 역할을 할 수 있다. 제1 보조 전극들(AUE1) 각각은, 평면 상에서 볼 때, 직사각 형상으로 이루어질 수 있으나, 상기 제1 보조 전극들(AUE1)의 형상이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)이 일체로 형성 및/또는 제공되는 경우, 상기 제1 보조 전극들(AUE1)이 상기 제1 메인 전극들(MAE1)의 일 영역일 수 있다.
상술한 실시예에서는, 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)이 일체로 형성 및/또는 제공되는 경우를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)은 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 연결 수단 등을 통해 전기적으로 연결될 수도 있다.
제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부에 중첩하며 상기 하나의 단부에 직접 접촉하여 상기 발광 소자들(LD) 각각에 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)은 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부에 전기적 및/또는 물리적으로 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 메인 전극들(MAE1) 각각의 폭(W1)은 제1 보조 전극들(AUE1) 각각의 폭(W2)보다 클 수 있다. 여기서, 제1 메인 전극들(MAE1) 각각의 폭(W1)과 제1 보조 전극들(AUE1) 각각의 폭(W2)은 제1 방향(DR1, 수평 방향)으로 연장된 폭을 의미할 수 있다.
제1 메인 전극들(MAE1) 각각의 폭(W1)은 대략 10㎛ 정도일 수 있으며 제1 보조 전극들(AUE1) 각각의 폭(W2)은 대략 3㎛ 정도일 수 있다. 다만, 본 발명이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 제1 보조 전극들(AUE1) 각각의 폭(W2)이 제1 메인 전극들(MAE1) 각각의 폭(W2)보다 클 수도 있다.
제1 메인 전극들(MAE1) 및 제1 보조 전극들(AUE1) 각각의 하부에는 뱅크 패턴(PW)이 제공 및/또는 형성될 수 있다. 제1 메인 전극들(MAE1) 및 제1 보조 전극들(AUE1) 각각은 그 하부에 배치된 뱅크 패턴(PW)에 중첩될 수 있다. 본 발명의 일 실시예에 있어서, 제1 메인 전극들(MAE1) 각각의 하부에 배치된 뱅크 패턴(PW)의 폭은 제1 보조 전극들(AUE1) 각각의 하부에 배치된 뱅크 패턴(PW)의 폭과 상이할 수 있다. 구체적으로, 제1 메인 전극들(MAE1) 각각의 하부에 배치된 뱅크 패턴(PW)의 폭은 제1 보조 전극들(AUE1) 각각의 하부에 배치된 뱅크 패턴(PW)의 폭보다 클 수 있다.
이하에서는, 편의를 위하여 제1 메인 전극들(MAE) 각각의 하부에 배치된 뱅크 패턴(PW)을 제1-1 뱅크 패턴(PW)이라 지칭하고, 제1 보조 전극들(AUE) 각각의 하부에 배치된 뱅크 패턴(PW)을 제1-2 뱅크 패턴(PW)이라 지칭한다.
제1 메인 전극들(MAE1) 각각은 그 하부에 배치된 제1-1 뱅크 패턴(PW)의 형상에 대응되는 표면 프로파일을 가질 수 있고, 제1 보조 전극들(AUE1) 각각은 그 하부에 배치된 제1-2 뱅크 패턴(PW)의 형상에 대응되는 표면 프로파일을 가질 수 있다.
또한, 제1 메인 전극들(MAE1) 각각은 제1-1 뱅크 패턴(PW)을 완전히 커버하도록 충분히 넓은(혹은 큰) 면적을 가질 수 있으며, 제1 보조 전극들(AUE1) 각각도 제1-2 뱅크 패턴(PW)을 완전히 커버하도록 충분히 넓은(혹은 큰) 면적을 가질 수 있다. 일 예로, 제1 메인 전극들(MAE1) 각각의 폭(W1)은 제1-1 뱅크 패턴(PW)의 제1 방향(DR1)으로의 폭보다 클 수 있고, 제1 보조 전극들(AUE1) 각각의 폭(W2)은 제1-2 뱅크 패턴(PW)의 제1 방향(DR1)으로의 폭보다 클 수 있다. 다만, 본 발명이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 제1 메인 전극들(MAE1) 각각의 폭(W1)은 제1-1 뱅크 패턴(PW)의 제1 방향(DR1)으로의 폭보다 작거나 동일할 수 있고, 제1 보조 전극들(AUE1) 각각의 폭(W2)은 제1-2 뱅크 패턴(PW)의 제1 방향(DR1)으로의 폭보다 작거나 동일할 수 있다.
상술한 바와 같이, 일체로 형성 및/또는 제공되어 전기적 및/또는 물리적으로 연결된 제1 메인 전극들(MAE1) 및 제1 보조 전극들(AUE1)이 화소들(PXL) 각각의 제1 전극(EL1)을 구성할 수 있다. 제1 전극(EL1)은, 복수의 제1 메인 전극들(MAE1)과 복수의 제1 보조 전극들(AUE1)로 인해 상기 제1 전극(EL1)의 연장된 방향을 따라 제1 방향(DR1)으로의 폭이 일정하지 않을 수 있다. 즉, 제1 전극(EL1)은 그의 연장된 방향, 일 예로, 제2 방향(DR2)을 따라 적어도 2개 이상의 폭(W1, W2)을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제2 전극(EL2)은 복수의 제1 메인 전극들(MAE2) 및 복수의 제2 보조 전극들(AUE2)을 포함할 수 있다.
제2 메인 전극들(MAE2) 각각은 제2 방향(DR2)을 따라 인접한 제2 메인 전극(MAE2)과 이격되게 배치될 수 있다. 제2 메인 전극들(MAE2) 각각은 제1 메인 전극들(MAE1)과 동일한 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 제1 메인 전극들(MAE1)과 상이한 형상을 가질 수도 있다.
제2 보조 전극들(AUE2) 각각은 제2 방향(DR2)을 따라 인접하게 배치된 2개의 제2 메인 전극들(MAE2) 사이에 배치되어, 상기 2개의 제2 메인 전극들(MAE2)을 연결하는 브릿지의 역할을 할 수 있다. 제2 보조 전극들(AUE2) 각각은, 제1 보조 전극들(AUE1)과 동일한 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 제1 보조 전극들(AUE1)과 상이한 형상을 가질 수도 있다.
본 발명의 일 실시예에 있어서, 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)은 일체로 제공되어, 전기적 및/또는 물리적으로 연결될 수 있다. 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)이 일체로 형성 및/또는 제공되는 경우, 상기 제2 보조 전극들(AUE2)이 상기 제2 메인 전극들(MAE2)의 일 영역일 수 있다.
상술한 실시예에서는, 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)이 일체로 형성 및/또는 제공되는 경우를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)은 서로 개별적으로 형성되어, 도시되지 않은 컨택 홀 또는 연결 수단 등을 통해 전기적으로 연결될 수도 있다.
제2 메인 전극들(MAE2) 각각의 폭(W3)은 제1 메인 전극들(MAE1) 각각의 폭(W1)과 동일할 수 있고, 제2 보조 전극들(AUE2) 각각의 폭(W4)은 제1 보조 전극들(AUE1) 각각의 폭(W2)과 동일할 수 있다. 다만, 본 발명이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 제2 메인 전극들(MAE2) 각각은 제1 메인 전극들(MAE1) 각각의 폭(W1)과 상이한 폭을 가질 수 있고, 제2 보조 전극들(AUE2) 각각은 제1 보조 전극들(AUE2) 각각의 폭(W2)과 상이한 폭을 가질 수도 있다.
제2 메인 전극들(MAE2) 및 제2 보조 전극들(AUE2) 각각의 하부에는 뱅크 패턴(PW)이 제공 및/또는 형성될 수 있다. 제2 메인 전극들(MAE1) 및 제2 보조 전극들(AUE2) 각각은 그 하부에 배치된 뱅크 패턴(PW)에 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 제2 메인 전극들(MAE2) 각각의 하부에 배치된 뱅크 패턴(PW)의 폭은 제2 보조 전극들(AUE2) 각각의 하부에 배치된 뱅크 패턴(PW)의 폭과 상이할 수 있다. 또한, 제2 메인 전극들(MAE2) 각각의 하부에 배치된 뱅크 패턴(PW)의 폭은 제1-1 뱅크 패턴(PW)의 폭과 동일할 수 있으며, 제2 보조 전극들(AUE2) 각각의 하부에 배치된 뱅크 패턴(PW)의 폭은 제1-2 뱅크 패턴(PW)의 폭과 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 메인 전극들(MAE2) 각각의 하부에 배치된 뱅크 패턴(PW)은 제1-1 뱅크 패턴(PW)과 상이한 폭을 가질 수 있으며, 제2 보조 전극들(AUE2) 각각의 하부에 배치된 뱅크 패턴(PW)은 제1-2 뱅크 패턴(PW)과 상이한 폭을 가질 수도 있다.
제2 메인 전극들(MAE2) 각각은 그 하부에 배치된 뱅크 패턴(PW)의 형상에 대응되는 표면 프로파일을 가질 수 있고, 제2 보조 전극들(AUE2) 각각은 그 하부에 배치된 뱅크 패턴(PW)의 형상에 대응되는 표면 프로파일을 가질 수 있다. 또한, 제2 메인 전극들(MAE2) 각각은 그 하부에 배치된 뱅크 패턴(PW)을 완전히 커버하도록 충분히 넓은(혹은 큰) 면적(혹은 크기)을 가질 수 있으며, 제2 보조 전극들(AUE2) 각각도 그 하부에 배치된 뱅크 패턴(PW)을 완전히 커버하도록 충분히 넓은(혹은 큰) 면적(혹은 크기)을 가질 수 있다.
제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 중첩하며 상기 나머지 단부에 직접 접촉하여 상기 발광 소자들(LD) 각각에 전기적 및/또는 물리적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)은 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 전기적 및/또는 물리적으로 연결될 수도 있다.
상술한 바와 같이, 일체로 형성 및/또는 제공되어 전기적 및/또는 물리적으로 연결된 제2 메인 전극들(MAE2) 및 제2 보조 전극들(AUE2)이 화소들(PXL) 각각의 제2 전극(EL2)을 구성할 수 있다. 제2 전극(EL2)은, 복수의 제2 메인 전극들(MAE2)과 복수의 제2 보조 전극들(AUE2)로 인해 상기 제2 전극(EL2)의 연장된 방향을 따라 제1 방향(DR1)으로의 폭이 일정하지 않을 수 있다. 즉, 제2 전극(EL2)은 그의 연장된 방향, 일 예로, 제2 방향(DR2)을 따라 적어도 2개 이상의 폭(W3, W4)을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)과 제2 전극(EL2)은, 평면 상에서 볼 때, 해당 화소(PXL)의 화소 회로층(PCL) 상에서 서로 교번하여 배치될 수 있다. 일 예로, 제1 전극(EL1)의 제1 메인 전극들(MAE1) 각각은 제2 전극(EL2)의 제2 보조 전극들(AUE2) 각각과 제1 방향(DR1, 혹은 행 방향)을 따라 교번하여 배치될 수 있고, 상기 제1 전극(EL1)의 제1 보조 전극들(AUE1) 각각은 상기 제2 전극(EL2)의 제2 메인 전극들(MAE2) 각각과 상기 제1 방향(DR1)을 따라 교번하여 배치될 수 있다.
즉, 제1 메인 전극들(MAE1) 각각은 제1 방향(DR1)으로 제2 보조 전극들(AUE2) 각각과 동일한 행에 제공되어 상기 제2 보조 전극들(AUE2) 각각에 대응될 수 있고, 제2 메인 전극들(MAE2) 각각은 상기 제1 방향(DR1)으로 제1 보조 전극들(AUE1) 각각과 동일한 행에 제공되어 상기 제1 보조 전극들(AUE1) 각각에 대응될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라 제1 메인 전극들(MAE1) 각각이 제1 방향(DR1)으로 제2 메인 전극들(MAE2) 각각과 동일한 행에 제공되어 상기 제2 메인 전극들(MAE2) 각각에 대응되고, 제1 보조 전극들(AUE1) 각각이 상기 제1 방향(DR1)으로 제2 보조 전극들(AUE2)과 동일한 행에 제공되어 상기 제2 보조 전극들(AUE2) 각각에 대응될 수도 있다.
제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)을 포함한 제1 전극(EL1)과 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)을 포함한 제2 전극(EL2)은 화소들(PXL) 각각의 발광 영역(PXL) 내에 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
화소들(PXL) 각각의 발광 영역(EMA)에 발광 소자들(LD)이 정렬되기 전, 제1 전극(EL1)에는 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가되고, 제2 전극(EL2)에는 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 제1 정렬 전압과 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 예를 들어, 제1 정렬 전압은 그라운드 전압(GND)일 수 있으며, 제2 정렬 전압은 교류 전압일 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 제1 전극(EL1)과 제2 전극(EL2) 사이에 전계가 형성될 수 있다. 상술한 전계에 의해 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
화소들(PXL) 각각의 발광 영역(EMA)에 발광 소자들(LD)이 정렬된 후, 제1 전극(EL1)과 제2 전극(EL2) 각각은 상기 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 각각은, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되게 하기 위하여 일정한 반사율을 갖는 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1), 제2 전극(EL2), 제1 연결 배선(CNL1), 및 제2 연결 배선(CNL2)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
제1 및 제2 전극들(EL1, EL2), 제1 및 제2 연결 배선들(CNL1, CNL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 투명한 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2), 제1 및 제2 연결 배선들(CNL1, CNL2)이 투명한 도전성 산화물, 또는 도전성 고분자 등을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명한 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 연결 배선들(CNL1, CNL2) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 연결 배선들(CNL1, CNL2) 각각은 단일층으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 연결 배선들(CNL1, CNL2)은 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 둘 이상 물질이 적층된 다중층으로 형성될 수도 있다. 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 연결 배선들(CNL1, CNL2) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호(혹은 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중층 이상의 다중층으로 이루어질 수도 있다. 예를 들어, 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 연결 배선들(CNL1, CNL2) 각각은 ITO/Ag/ITO의 순으로 순차적으로 적층된 다중층으로 이루어질 수도 있다.
상술한 바와 같이, 제1 전극(EL1)과 제2 전극(EL2)은 뱅크 패턴(PW)의 형상에 대응되는 형상을 가지므로, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출된 광이 상기 제1 및 제2 전극들(EL1, EL2)에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 이에 따라, 발광 소자들(LD) 각각에서 방출된 광의 효율이 더욱 향상될 수 있다.
본 발명의 일 실시예에 있어서, 뱅크 패턴(PW), 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 즉, 뱅크 패턴(PW), 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)이 애노드 전극일 수 있고, 제2 전극(EL2)이 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD)은 화소(PXL)에서 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬될 수 있다.
화소들(PXL) 각각의 발광 영역(EMA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소들(PXL) 각각에 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은, 식각 방식으로 제조된 원기둥 형상의 발광 소자를 포함하거나 성장 방식으로 제조된 코어-쉘 구조의 발광 소자를 포함할 수 있다.
발광 소자들(LD) 각각이 원기둥 형상의 발광 소자인 경우, 각 발광 소자(LD)는 길이(L) 방향을 따라 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 전극층(15)이 순차적으로 적층된 발광 적층체(혹은 적층 패턴)를 포함할 수 있다. 또한, 발광 소자들(LD) 각각이 코어-쉘 구조의 발광 소자인 경우, 각 발광 소자(LD)는 중앙에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 전극층(15)을 구비한 발광 패턴(10)을 포함할 수 있다.
발광 소자들(LD) 각각은 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자들(LD) 각각의 제1 단부(EP1)에는 제1 반도체층(11) 및 제2 반도체층(13) 중 어느 하나가 배치될 수 있고, 그의 제2 단부(EP2)에는 상기 제1 반도체층(11) 및 상기 제2 반도체층(13) 중 나머지가 배치될 수 있다. 발광 소자들(LD) 각각은 컬러 광 또는 백색 광을 방출할 수 있다.
발광 소자들(LD)은 화소들(PXL) 각각의 발광 영역(EMA)에서 제1 전극(EL1)과 제2 전극(EL2) 사이에 형성된 전계에 의해 상기 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬될 수 있다.
구체적으로, 제1 전극(EL1)과 제2 전극(EL2) 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 다수의 발광 소자들(LD)이 혼합된 유동성의 용매를 분사 및/또는 도포하여 상기 발광 소자들(LD)을 화소들(PXL) 각각의 발광 영역(EMA)으로 투입할 수 있다. 본 발명의 일 실시예에 있어서, 용매는 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 이에 한정되는 것은 아니다. 예를들어, 용매는 상온 또는 열에 의해 기화될 수 있는 물질을 포함할 수 있다. 또한, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 분사 및/또는 도포하는 방식이 이에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 분사 및/또는 도포하는 방식은 다양하게 변경될 수 있다. 발광 소자들(LD)을 화소들(PXL) 각각의 발광 영역(EMA)에 투입한 후 용매는 제거될 수 있다.
발광 소자들(LD)을 화소들(PXL) 각각의 발광 영역(EMA)에 투입할 경우, 제1 전극(EL1)과 제2 전극(EL2) 사이에 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 즉, 발광 소자들(LD)이 목적하는 영역, 일 예로, 화소들(PXL) 각각의 발광 영역(EMA) 내에 다양한 방향으로 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)이 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)을 포함하고, 제2 전극(EL2)이 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)을 포함하므로, 발광 소자들(LD)은 제1 방향(DR1)으로 인접한 제1 메인 전극들(MAE1)과 제2 보조 전극들(AUE2)이 사이 및 제2 메인 전극들(MAE2)과 제1 보조 전극들(AUE1) 사이에 각각 정렬될 수 있다. 또한, 본 발명의 일 실시예에 있어서, 일부의 발광 소자들(LD)은 평면 상에서 볼 때, 대각선 방향으로 서로 마주보는 하나의 제1 메인 전극(MAE1)과 하나의 제2 메인 전극(MAE2) 사이에 정렬될 수 있다.
발광 소자들(LD)은 화소들(PXL) 각각의 발광 영역(EMA)에서 제1 전극(EL1)과 제2 전극(EL2) 사이에 정렬될 수 있다. 특히, 발광 소자들(LD)의 양 단부(EP1, EP2) 중 어느 하나의 단부는 제1 전극(EL1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 양 단부(EP1, EP2) 중 나머지 단부는 제2 전극(EL2)에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 양 단부(EP1, EP2) 중 어느 하나의 단부에는 제1 전극(EL1)을 경유하여 화소들(PXL) 각각의 화소 회로층(PCL)의 제1 트랜지스터(T1)의 신호(혹은 전압)가 인가되고, 상기 발광 소자들(LD)의 양 단부(EP1, EP2) 중 나머지 단부에는 제2 전극(EL2)을 경유하여 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 인가될 수 있다.
발광 소자들(LD)은 화소들(PXL) 각각의 유효 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 화소들(PXL) 각각에 구동 전류가 흐르게 되면, 각 화소(PXL)의 제1 및 제2 전극들(EL1, EL2)에 전기적으로 연결된 발광 소자들(LD)이 발광하면서 상기 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 발광 소자들(LD)은, 화소들(PXL) 각각의 발광 영역(EMA) 내에서 제1 절연층(INS1) 상에 정렬될 수 있다.
제1 절연층(INS1)은 화소들(PXL) 각각의 발광 영역(EMA)에서 제1 전극(EL1)과 제2 전극(EL2) 사이의 발광 소자들(LD) 각각의 하부에 형성 및/또는 제공될 수 있다. 제1 절연층(INS1)은 발광 소자들(LD) 각각과 보호층(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호층(PSV)으로부터 발광 소자들(LD)의 이탈을 방지할 수 있다.
또한, 화소들(PXL) 각각의 발광 영역(EMA)에서, 제1 절연층(INS1)은 제1 전극(EL1)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제1 전극(EL1)의 나머지 영역을 보호할 수 있다. 또한, 제1 절연층(INS1)은 제2 전극(EL2)의 일 영역을 노출하고 상기 일 영역을 제외한 나머지 영역을 커버하여 상기 제2 전극(EL2)의 나머지 영역을 보호할 수 있다. 이에 더하여, 제1 절연층(INS1)은 화소들(PXL) 각각의 주변 영역에서 보호층(PSV) 상에 각각 형성 및/또는 제공되어 상기 주변 영역에 배치되는 구성들을 보호할 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 각각 제공 및/또는 형성되어 각 발광 소자(LD)의 상면 일부를 커버하며 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다. 제2 절연층(INS2)은 화소들(PXL) 각각의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 절연층(INS2)은 생략될 수도 있으며, 이러한 경우, 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 제1 컨택 전극(CNE1)이 직접 접촉되고 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 제2 컨택 전극(CNE2)이 직접 접촉될 수도 있다. 이때, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 전기적으로 분리될 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 화소들(PXL) 각각의 발광 영역(EMA)에 정렬된 발광 소자들(LD) 각각을 고정시킬 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 화소들(PXL) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 한편, 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재할 경우, 상기 공간은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 안정적으로 지지될 수 있다. 이때 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 이격 공간을 채우는데 유리한 유기 절연막으로 구성될 수 있다.
본 발명의 일 실시예에 있어서는, 발광 소자들(LD) 상에 각각 제2 절연층(INS2)을 형성하여 각 발광 소자(LD)의 활성층(12)이 외부의 도전성 물질과 접촉되지 않게 할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 표면의 일부만을 커버하며 각 발광 소자(LD)의 양 단부(EP1, EP2)를 외부로 노출할 수 있다.
화소들(PXL) 각각의 제1 전극(EL1) 상에는 상기 제1 전극(EL1)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공 및/또는 형성될 수 있다. 또한, 화소들(PXL) 각각의 제2 전극(EL2) 상에는 상기 제2 전극(EL2)과 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 제2 컨택 전극(CNE2)이 제공 및/또는 형성될 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 다양한 투명한 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 발광 소자들(LD) 각각으로부터 방출되어 대응하는 전극에 의해 표시 장치의 정면 방향으로 반사된 광의 손실을 최소화하는 투명한 도전성 재료로 구성될 수 있다. 투명한 도전성 재료는, 예를 들어, ITO, IZO, ITZO를 비롯한 다양한 투명한 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있다. 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부에 부분적으로 중첩되고, 제2 컨택 전극(CNE2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 상이한 층에 제공 및/또는 형성될 수 있다. 이러한 경우, 제1 컨택 전극(CNE1)은 제2 절연층(INS2) 상에 제공 및/또는 형성되고, 제3 절연층(INS3)에 의해 커버될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제3 절연층(INS3) 상에 제공 및/또는 형성되고 제4 절연층(INS4)에 의해 커버될 수 있다. 제3 및 제4 절연층들(INS3, INS4) 각각은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다. 제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공 및/또는 형성될 수 있다.
상술한 실시예에 있어서, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 서로 상이한 층에 제공 및/또는 형성되는 경우를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 7에 도시된 바와 같이 동일한 층에 제공 및/또는 형성될 수도 있다. 이러한 경우, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 제2 절연층(INS2) 상에서 일정 간격 이격되어 전기적으로 분리되고, 제3 절연층(INS3)에 의해 커버될 수 있다. 제3 절연층(INS3) 상에는 오버 코트층(OC)이 제공 및/또는 형성될 수 있다. 여기서, 제3 절연층(INS3)은 제1 및 제2 컨택 전극들(CNE1, CNE2)이 서로 상이한 층에 제공 및/또는 형성되는 경우의 제4 절연층(INS4)에 대응될 수 있다.
오버 코트층(OC)은 그 하부에 배치된 뱅크 패턴(PW), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제1 및 제2 전극들(EL1, EL2) 등에 의해 발생된 단차를 완화시키며 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다. 실시예에 따라, 오버 코트층(OC)은 표시 장치의 설계 조건 등을 고려하여 생략될 수 있다.
상술한 바와 같이, 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에는 제1 전극(EL1)과 제2 전극(EL2)을 통해 소정의 전압이 인가되어 각 발광 소자(LD)의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자들(LD) 각각은 광을 방출할 수 있다. 발광 소자들(LD) 각각은 예를 들어, 400nm 내지 900nm 파장대의 광을 방출 할 수 있다.
실시예에 따라, 화소들(PXL) 각각의 발광 영역(EMA)에는, 도 8에 도시된 바와 같이, 캡핑층(CPL)이 제공 및/또는 형성될 수 있다.
캡핑층(CPL)은 제1 전극(EL1)과 제1 컨택 전극(CNE1) 사이 및 제2 전극(EL2)과 제2 컨택 전극(CNE2) 사이에 각각 배치될 수 있다. 또한, 캡핑층(CPL)은 제1 및 제2 연결 배선들(CNL1, CNL2) 상에 각각 제공 및/또는 형성될 수 있다.
캡핑층(CPL)은 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 대응하는 전극의 손상을 방지하며, 상기 대응하는 전극과 보호층(PSV) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑층(CPL)은 발광 소자들(LD) 각각에서 출사되어 대응하는 전극에 의해 표시 장치의 화상 표시 방향으로 반사된 광의 손실을 최소화하기 위해 IZO(indium zinc oxide)와 같은 투명한 도전성 재료로 형성될 수 있다.
상술한 바와 같이, 제1 전극(EL1)이 서로 상이한 형상 및 서로 상이한 폭을 갖는 복수의 제1 메인 전극들(MAE1)과 복수의 제1 보조 전극들(AUE1)을 포함하므로, 상기 제1 전극(EL1)의 연장된 방향을 따라 상기 제1 전극(EL1)의 제1 방향(DR1)으로의 폭은 일정하지 않을 수 있다. 즉, 제1 전극(EL1)은 그의 연장된 방향을 따라 적어도 2개 이상의 폭(W1, W2)을 가질 수 있다.
마찬가지로, 제2 전극(EL2)이 서로 상이한 형상을 갖는 복수의 제2 메인 전극들(MAE2)과 복수의 제2 보조 전극들(AUE2)을 포함하므로, 상기 제2 전극(EL2)의 연장된 방향을 따라 상기 제2 전극(EL2)의 제1 방향(DR1)으로의 폭은 일정하지 않을 수 있다. 즉, 제2 전극(EL2)은 그의 연장된 방향을 따라 적어도 2개 이상의 폭(W3, W4)을 가질 수 있다.
화소들(PXL) 각각의 발광 영역(EMA) 내에 발광 소자들(LD)을 정렬하기 전에 제1 전극(EL1)과 제2 전극(EL2) 각각에 대응하는 정렬 전압을 인가하면 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에 전계가 형성된다. 상술한 바와 같이, 연장된 방향을 따라 제1 및 제2 전극들(EL1, EL2) 각각의 제1 방향(DR1)으로의 폭이 일정하지 않기 때문에(또는 연장된 방향으로 적어도 2개 이상의 폭을 가지기 때문에) 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에서 영역별로 상기 전계의 세기 및 상기 전계의 방향이 상이해질 수 있다.
이로 인해, 일부의 발광 소자들(LD)의 길이(L) 방향이 제1 방향(DR1)에 평행하게 정렬될 수 있고, 일부의 다른 발광 소자들(LD)의 길이(L) 방향이 상기 제1 방향(DR1)에 소정 각도로 경사진 방향에 평행하게 정렬될 수 있으며, 일부의 또 다른 발광 소자들(LD)의 길이(L) 방향이 상기 경사진 방향과 반대의 방향에 평행하게 정렬될 수 있다. 결국, 발광 소자들(LD)은 제1 전극(EL1)의 제1 메인 전극들(MAE1) 및/또는 제2 전극(EL2)의 제2 메인 전극들(MAE2) 각각을 중심으로 그 사방으로 정렬될 수 있다. 또한, 발광 소자들(LD)은 제1 전극(EL1)의 제1 보조 전극들(AUE1) 및/또는 제2 전극(EL2)의 제2 보조 전극들(AUE2) 각각을 중심으로 그 사방으로 정렬될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각의 연장된 방향을 따라 상기 제1 및 제2 전극들(EL1, EL2) 각각의 제1 방향(DR1)으로의 폭이 일정하지 않기 때문에 화소들(PXL) 각각의 발광 영역(EMA)에서 발광 소자들(LD)은 특정 방향, 일 예로, 상기 제1 방향(DR1)으로 편중되게 정렬되지 않을 수 있다. 따라서, 발광 소자들(LD) 각각에서 방출된 광은 특정 방향으로 집중되지 않을 수 있다. 이로 인해, 본 발명의 일 실시예에 따른 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
만일, 기존의 표시 장치에서와 같이, 제1 및 제2 전극들(EL1, EL2) 각각의 연장된 방향을 따라 상기 제1 전극(EL1)과 제2 전극(EL2) 각각이 제1 방향(DR1)으로 동일한 폭을 갖는 경우, 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이의 간격은 영역에 상관없이 일정할 수 있다. 이러한 경우, 제1 전극(EL1)과 제2 전극(EL2) 사이에서 형성된 전계는 일정한 세기 및 일정한 방향을 가지게 되므로, 발광 소자들(LD)은 화소들(PXL) 각각의 발광 영역(EMA) 내에서 동일한 방향, 일 예로, 제1 방향(DR1)으로 정렬되고, 상기 발광 소자들(LD) 각각에서 방출된 광이 상기 제1 방향(DR1)으로 진행될 수 있다. 이에, 발광 소자들(LD)의 정렬 방향을 따라 상기 발광 소자들(LD) 각각에서 방출된 광이 집중될 수 있다. 화소들(PXL) 각각의 발광 영역(EMA) 내에서 특정 방향으로 광이 집중되는 경우, 표시 장치의 영역 별로 상기 광의 출광 분포가 달라져 화질 불량을 초래할 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치에서는, 제1 전극(EL1)과 제2 전극(EL2)의 형상 변경을 통해 화소들(PXL) 각각의 발광 영역(EMA) 내에서 발광 소자들(LD)을 다양한 방향으로 정렬하여 상기 발광 소자들(LD) 각각에서 방출된 광이 특정 방향으로 집중되지 않게 할 수 있다.
도 12 내지 도 19는 도 4의 화소를 다른 실시예에 따라 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 화소의 개략적인 평면도들이다.
도 12 내지 도 19에 있어서, 화소들(PXL) 각각의 표시 소자층에 포함된 제1 및 제2 전극들, 제1 및 제2 연결 배선들, 및 발광 소자들만을 도시하는 등 각 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 도 12 내지 도 19에 있어서, 편의를 위하여 발광 소자들에 연결된 화소 회로층(적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들)의 도시를 생략하였다.
도 12 내지 도 19의 실시예들에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 도 12 내지 도 19의 실시예들에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a 내지 도 1f, 도 2, 및, 도 12 내지 도 19를 참조하면, 본 발명의 일 실시예에 따른 화소들(PXL) 각각은 기판(SUB), 화소 회로층(도 6의 PCL 참고), 및 표시 소자층(도 6의 DPL 참고)을 포함할 수 있다.
화소들(PXL) 각각의 표시 소자층(DPL)은 제1 및 제2 전극들(EL1, EL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 연결 배선들(CNL1, CNL2)을 포함할 수 있다. 도 12 내지 도 19에 직접적으로 도시하지 않았으나, 화소들(PXL) 각각의 표시 소자층(DPL)은 제1 및 제2 전극들(EL1, EL2) 각각의 하부에 제공 및/또는 형성된 뱅크 패턴(도 4의 PW 참고) 및 상기 제1 및 제2 전극들(EL1, EL2) 상에 각각 제공 및/또는 형성된 제1 및 제2 컨택 전극들(도 4의 CNE1, CNE2 참고)을 더 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 화소들(PXL) 각각의 발광 영역(EMA)에 제공되며, 제2 방향(DR2, 일 예로 '열 방향')을 따라 연장될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 복수의 제1 메인 전극들(MAE1) 및 복수의 제1 보조 전극들(AUE1)을 포함할 수 있다.
제1 메인 전극들(MAE1) 각각은 제2 방향(DR2)을 따라 인접한 제1 메인 전극(MAE1)과 이격되게 배치될 수 있다. 제1 메인 전극들(MAE1) 각각은 평면 상에서 볼 때 사각 형상을 가질 수 있으나, 상기 제1 메인 전극들(MAE1) 각각의 형상이 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 메인 전극들(MAE1) 각각은 원 형상을 갖거나, 마름모 형상을 갖거나, 혹은 타원 형상을 가질 수도 있다. 즉, 제1 메인 전극들(MAE1)은 다양한 형상을 가질 수 있다.
또한, 일부의 제1 메인 전극들(MAE1), 다른 일부의 제1 메인 전극들(MAE1), 및/또는 또 다른 일부의 제1 메인 전극들(MAE1)은 서로 상이한 형상을 가질 수도 있다. 예를 들어, 도 19에 도시된 바와 같이, 제2 방향(DR2)을 따라 첫 번째로 위치한 제1 메인 전극(MAE1)이 사각 형상을 갖고, 상기 사각 형상의 제1 메인 전극(MAE1)에 상기 제2 방향(DR2)으로 인접한 하나의 제1 메인 전극(MAE1)이 원 형상을 가지며, 상기 원 형상의 제1 메인 전극(MAE1)에 상기 제2 방향(DR2)으로 인접한 하나의 제1 메인 전극(MAE1)이 마름모 형상을 가지며, 상기 마름모 형상의 제1 메인 전극(MAE1)에 상기 제2 방향(DR2)으로 인접한 하나의 제1 메인 전극(MAE1)이 사각 형상을 가질 수 있다. 제2 방향(DR2)을 따라 서로 상이한 형상을 갖는 제1 메인 전극들(MAE1) 각각은 제1 방향(DR1)으로의 폭이 서로 상이할 수 있다.
상술한 바와 같이, 제2 방향(DR2)을 따라 서로 상이한 형상을 갖는 제1 메인 전극들(MAE1)은 동일한 층에 제공 및/또는 형성되어 동일한 공정을 통해 제조될 수 있다.
제1 보조 전극들(AUE1) 각각은 제2 방향(DR2)을 따라 인접하게 배치된 2개의 제1 메인 전극들(MAE1)을 연결하는 브릿지의 역할을 하며 직사각 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 원 형상, 타원 형상, 마름모 형상 등을 포함한 다양한 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 또한, 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1)은 서로 상이한 형상으로 이루어져, 상기 제1 메인 전극들(MAE1) 각각의 면적(혹은 크기)과 상기 제1 보조 전극들(AUE1) 각각의 면적(혹은 크기)이 서로 상이할 수 있다.
본 발명의 일 실시에에 있어서, 제1 메인 전극들(MAE1) 각각의 제1 방향(DR1)으로의 폭(W1)이 제1 보조 전극들(AUE1) 각각의 제1 방향(DR1)으로의 폭(W2)보다 커서 상기 제1 메인 전극들(MAE1) 각각의 면적(혹은 크기)이 상기 제1 보조 전극들(AUE1) 각각의 면적(혹은 크기)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 그 반대의 경우도 가능할 수 있다. 즉, 제1 보조 전극들(AUE1) 각각의 제1 방향(DR1)으로의 폭(W2)이 제1 메인 전극들(MAE1) 각각의 제1 방향(DR1)으로의 폭(W1)보다 커서 상기 제1 보조 전극들(AUE1) 각각의 면적(혹은 크기)이 상기 제1 메인 전극들(MAE1) 각각의 면적(혹은 크기)보다 클 수 있다.
또한, 제1 보조 전극들(AUE1)은, 도 17에 도시된 바와 같이, 제1 방향(DR1)으로 서로 상이한 폭을 갖는 제1-1 보조 전극(AUE1_1)과 제1-2 보조 전극(AUE1_2)을 포함할 수 있다. 제1-1 보조 전극(AUE1_1)의 제1 방향(DR1)으로의 폭(W2)은 제1-2 보조 전극(AUE1_2)의 제1 방향(DR1)으로의 폭(W3)보다 작을 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 그 반대의 경우도 가능할 수 있다. 즉, 제1-1 보조 전극들(AUE1_1)의 제1 방향(DR1)으로의 폭(W2)이 제1-2 보조 전극들(AUE1_2)의 제1 방향(DR1)으로의 폭(W3)보다 클 수 있다.
상술한 바와 같이, 일체로 형성 및/또는 제공되어 전기적 및/또는 물리적으로 연결되며 서로 상이한 형상 및/또는 면적(혹은 크기)을 갖는 복수의 제1 메인 전극들(MAE1)과 복수의 제1 보조 전극들(AUE1)이 화소들(PXL) 각각의 제1 전극(EL1)을 구성할 수 있다. 제1 전극(EL1)은, 복수의 제1 메인 전극들(MAE1)과 복수의 제1 보조 전극들(AUE1)로 인해 상기 제1 전극(EL1)의 연장된 방향을 따라 폭이 일정하지 않을 수 있다. 즉, 제1 전극(EL1)은 그의 연장된 방향, 일 예로, 제2 방향(DR2)을 따라 적어도 2개 이상의 폭(W1, W2)을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)의 연장된 방향을 따라 적어도 두 개 이상의 폭(혹은 일정하지 않는 폭)을 갖는 범위 내에서 제1 메인 전극들(MAE1)과 제1 보조 전극들(AUE1) 각각의 형상은 다양하게 변형될 수 있다.
본 발명의 일 실시예에 있어서, 제2 전극(EL2)은 복수의 제2 메인 전극들(MAE2) 및 제2 보조 전극들(AUE2)을 포함할 수 있다.
제2 메인 전극들(MAE2) 각각은 제2 방향(DR2)을 따라 인접한 제2 메인 전극(MAE2)과 이격되게 배치될 수 있다. 제2 메인 전극들(MAE2) 각각은 평면 상에서 볼 때 사각 형상을 가질 수 있으나, 상기 제2 메인 전극들(MAE2) 각각의 형상이 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제2 메인 전극들(MAE2)은 원 형상을 갖거나, 마름모 형상을 갖거나, 혹은 타원 형상을 가질 수도 있다. 즉, 제2 메인 전극들(MAE2)은 다양한 형상을 가질 수 있다.
또한, 일부의 제2 메인 전극들(MAE2), 다른 일부의 제2 메인 전극들(MAE2), 및/또는 또 다른 일부의 제2 메인 전극들(MAE2)은 서로 상이한 형상을 가질 수도 있다. 예를 들어, 도 19에 도시된 바와 같이, 제2 방향(DR2)을 따라 첫 번째로 위치한 제2 메인 전극(MAE2)이 육각 형상을 갖고, 상기 육각 형상의 제2 메인 전극(MAE2)에 상기 제2 방향(DR2)으로 인접한 제2 메인 전극(MAE2)이 사각 형상을 갖고, 상기 사각 형상의 제2 메인 전극(MAE2)에 상기 제2 방향(DR2)으로 인접한 제2 메인 전극(MAE2)이 타원 형상을 가지며, 상기 타원 형상의 제2 메인 전극(MAE2)에 상기 제2 방향(DR2)으로 인접한 제2 메인 전극(MAE2)이 원 형상을 가질 수 있다. 제2 방향(DR2)을 따라 서로 상이한 형상을 갖는 제2 메인 전극들(MAE2) 각각은 제1 방향(DR1)으로의 폭이 서로 상이할 수 있다.
상술한 바와 같이, 제2 방향(DR2)을 따라 서로 상이한 형상을 갖는 제2 메인 전극들(MAE2)은 동일한 층에 제공 및/또는 형성되어 동일한 공정을 통해 제조될 수 있다.
본 발명의 일 실시예에 있어서, 제2 메인 전극들(MAE2) 각각은 제1 메인 전극들(MAE1) 각각과 동일한 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 메인 전극들(MAE2) 각각은 제1 메인 전극들(MAE1) 각각과 상이한 형상을 가질 수도 있다. 예를 들어, 도 16에 도시된 바와 같이, 제1 메인 전극들(MAE1)이 직사각 형상을 갖는 경우 제2 메인 전극들(MAE2)은 타원 형상을 가질 수 있으며, 그 반대의 경우도 가능하다. 이러한 경우, 제1 메인 전극들(MAE1) 각각의 제1 방향(DR1)으로의 폭(W1)과 제2 메인 전극들(MAE2) 각각의 제1 방향(DR1)으로의 폭(W3)은 서로 동일하거나 혹은 서로 상이할 수 있다.
또한, 제2 메인 전극들(MAE2) 각각이 제1 메인 전극들(MAE2) 각각과 동일한 형상을 갖는 경우, 상기 제2 메인 전극들(MAE2)과 상기 제1 메인 전극들(MAE1)은 서로 동일한 면적(혹은 크기)을 갖거나 서로 상이한 면적(혹은 크기)을 가질 수 있다. 제2 메인 전극들(MAE2) 각각이 제1 메인 전극들(MAE21) 각각과 서로 상이한 면적(혹은 크기)을 갖는 경우, 제2 메인 전극들(MAE2) 각각은 도 18에 도시된 바와 같이 제1 메인 전극들(MAE1) 각각보다 큰 면적(혹은 크기)을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 그 반대의 경우도 가능할 수 있다. 즉, 제2 메인 전극들(MAE2) 각각은 제1 메인 전극들(MAE1) 각각보다 작은 면적(혹은 크기)을 가질 수도 있다.
제2 보조 전극들(AUE2) 각각은 제2 방향(DR2)을 따라 인접하게 배치된 2개의 제2 메인 전극들(MAE2)을 연결하는 브릿지 역할을 하며, 실시예에 따라 제1 보조 전극들(AUE1)과 동일한 형상을 갖거나 혹은 상기 제1 보조 전극들(AUE1)과 상이한 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 또한, 제2 메인 전극들(MAE2)과 제2 보조 전극들(AUE2)은 서로 상이한 형상으로 이루어져, 상기 제2 메인 전극들(MAE2) 각각의 면적(혹은 크기)과 상기 제2 보조 전극들(AUE2) 각각의 면적(혹은 크기)이 서로 상이할 수 있다.
본 발명의 일 실시예에 있어서, 제2 메인 전극들(MAE2) 각각의 제1 방향(DR1)으로의 폭(W3)이 제2 보조 전극들(AUE2) 각각의 제1 방향(DR1)으로의 폭(W4)보다 커서 상기 제2 메인 전극들(MAE2) 각각의 면적(혹은 크기)이 상기 제2 보조 전극들(AUE2) 각각의 면적(혹은 크기)보다 클 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 그 반대의 경우도 가능할 수 있다. 즉, 제2 보조 전극들(AUE2) 각각의 제1 방향(DR1)으로의 폭(W4)이 제2 메인 전극들(MAE2) 각각의 제1 방향(DR1)으로의 폭(W3)보다 커서 상기 제2 보조 전극들(AUE2) 각각의 면적(혹은 크기)이 상기 제2 메인 전극들(MAE2) 각각의 면적(혹은 크기)보다 클 수 있다.
또한, 제2 보조 전극들(AUE2)은, 도 17에 도시된 바와 같이, 제1 방향(DR1)으로 서로 상이한 폭을 갖는 제2-1 보조 전극(AUE2_1)과 제2-2 보조 전극(AUE2_2)을 포함할 수 있다. 제2-1 보조 전극(AUE2_1)의 제1 방향(DR1)으로의 폭(W5)은 제2-2 보조 전극(AUE2_2)의 제1 방향(DR1)으로의 폭(W6)보다 작을 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 그 반대의 경우도 가능할 수 있다. 즉, 제2-1 보조 전극들(AUE2_1)의 제1 방향(DR1)으로의 폭(W5)이 제2-2 보조 전극들(AUE2_2)의 제1 방향(DR1)으로의 폭(W6)보다 클 수 있다.
본 발명의 일 실시예에 있어서, 제2 전극(EL2)의 제2 메인 전극들(MAE2) 각각은 제1 전극(EL1)의 제1 보조 전극들(AUE1) 각각과 제1 방향(DR1)을 따라 교번하여 배치될 수 있고, 상기 제2 전극(EL2)의 제2 보조 전극들(AUE2) 각각은 상기 제1 전극(EL1)의 제1 메인 전극들(MAE1) 각각과 상기 제1 방향(DR1)을 따라 교번하여 배치될 수 있다. 즉, 제2 메인 전극들(MAE2) 각각은 제1 보조 전극들(AUE1)과 동일한 행에 배치되어 상기 제1 보조 전극들(AUE1)에 대응될 수 있고, 제2 보조 전극들(AUE2) 각각은 제1 메인 전극들(MAE1)과 동일한 행에 배치되어 상기 제1 메인 전극들(MAE1)에 대응될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제2 메인 전극들(MAE2) 각각이 제1 메인 전극들(MAE1)과 동일한 행에 배치되고 제2 보조 전극들(AUE2) 각각이 제1 보조 전극들(AUE1) 각각과 동일한 행에 배치될 수도 있다.
상술한 바와 같이, 일체로 형성 및/또는 제공되어 전기적 및/또는 물리적으로 연결되며 서로 상이한 형상 및/또는 면적(혹은 크기)을 갖는 복수의 제2 메인 전극들(MAE2)과 복수의 제2 보조 전극들(AUE2)이 화소들(PXL) 각각의 제2 전극(EL2)을 구성할 수 있다. 제2 전극(EL2)은, 복수의 제2 메인 전극들(MAE2)과 복수의 제2 보조 전극들(AUE2)로 인해 상기 제2 전극(EL2)의 연장된 방향을 따라 제1 방향(DR1)으로의 폭이 일정하지 않을 수 있다. 즉, 제2 전극(EL2)은 그의 연장된 방향, 일 예로, 제2 방향(DR2)을 따라 적어도 2개 이상의 폭(W3, W4)을 가질 수 있다.
제2 방향(DR2)을 따라 제1 및 제2 전극들(EL1, EL2) 각각이 적어도 2개 이상의 폭을 가지므로(또는 제1 방향(DR1)으로의 폭이 일정하지 않으므로), 화소들(PXL) 각각의 발광 영역(EMA)에서 발광 소자들(LD)은 특정 방향으로 정렬되지 않고 다양한 방향으로 정렬될 수 있다. 따라서, 발광 소자들(LD) 각각에서 방출된 광은 특정 방향으로 집중되지 않고 다양한 방향으로 진행될 수 있다. 결국, 본 발명의 일 실시예에 따른 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가져 영역 별로 차이나는 출광 분포에 기인한 화질 불량을 최소화할 수 있다.
도 20은 도 4의 화소를 또 다른 실시예에 따라 나타낸 것으로 표시 소자층의 일부 구성만을 포함한 화소의 개략적인 평면도이며, 도 21은 도 20의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 20 및 도 21에 있어서, 화소들(PXL) 각각의 표시 소자층에 포함된 제1 및 제2 전극들, 제1 및 제2 연결 배선들, 및 발광 소자들만을 도시하는 등 각 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 도 20 및 도 21에 있어서, 편의를 위하여 발광 소자들에 연결된 화소 회로층(적어도 하나의 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들)의 도시를 생략하였다.
이에 더하여, 도 20 및 도 21에서는 각각의 전극을 단일의 전극층으로, 각각의 절연층을 단일의 절연층으로만 도시하는 등 하나의 화소(PXL)의 구조를 더욱 단순화하여 도시하였다.
도 20 및 도 21의 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 도 20 및 도 21의 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a 내지 도 1f, 도 2, 도 20, 및 도 21을 참조하면, 본 발명의 일 실시예에 따른 화소들(PXL) 각각은 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 제1 및 제2 트랜지스터들(T1, T2)과, 구동 전압 배선(DVL)과, 상기 제1 및 제2 트랜지스터들(T1, T2)과 상기 구동 전압 배선(DVL)을 커버하는 보호층(PSV)을 포함할 수 있다.
표시 소자층(DPL)은 뱅크 패턴(PW), 복수의 제1 메인 전극들(MAE1), 복수의 제2 메인 전극들(MAE2), 제1 및 제2 캡핑층들(CPL1, CPL2), 복수의 발광 소자들(LD), 제1 및 제2 연결 배선들(CNL1, CNL2)을 포함할 수 있다. 추가적으로, 표시 소자층(DPL)은 도면에 직접적으로 도시하지 않았으나, 발광 소자들(LD)의 양 단부(EP1, EP2) 중 어느 하나의 단부를 제1 메인 전극들(MAE1) 각각에 연결하기 위한 컨택 전극 및 상기 발광 소자들(LD)의 양 단부(EP1, EP2) 중 나머지 단부를 제2 메인 전극들(MAE2) 각각에 연결하기 위한 컨택 전극을 더 포함할 수 있다.
제1 및 제2 연결 배선들(CNL1, CNL2) 각각은 화소들(PXL) 각각의 제1 방향(DR1, 일 예로 '행 방향')으로 연장될 수 있다. 제2 연결 배선(CNL2)은 보호층(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)에 전기적으로 연결되어 제2 구동 전원(도 3a의 'VSS' 참고)이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 제1 메인 전극들(MAE1) 각각은 제2 방향(DR2, 일 예로 '열 방향')을 따라 배치되고, 상기 제2 방향(DR2)으로 인접한 제1 메인 전극들(MAE1)과 일정 간격 이격될 수 있다. 이로 인해, 제1 메인 전극들(MAE1) 각각은 제2 방향(DR2)으로 인접한 제1 메인 전극들(MAE1)과 전기적 및/또는 물리적으로 분리될 수 있다. 본 발명의 일 실시예에 있어서, 제1 메인 전극들(MAE1) 각각이 제1 전극(EL1)일 수 있다. 이하, 설명의 편의를 위해 제1 메인 전극들(MAE1) 각각을 제1 전극(EL1)으로 지칭한다.
마찬가지로, 제2 메인 전극들(MAE2) 각각은 제2 방향(DR2)을 따라 배치되고, 상기 제2 방향(DR2)으로 인접한 제2 메인 전극들(MAE2)과 일정 간격 이격될 수 있다. 이로 인해, 제2 메인 전극들(MAE2) 각각은 제2 방향(DR2)으로 인접한 제2 메인 전극들(MAE2)과 전기적 및/또는 물리적으로 분리될 수 있다. 본 발명의 일 실시예에 있어서, 제2 메인 전극들(MAE2) 각각이 제2 전극(EL2)일 수 있다. 이하, 설명의 편의를 위해 제2 메인 전극(MAE2) 각각을 제2 전극(EL2)으로 지칭한다.
본 발명의 일 실시예에 있어서, 제1 캡핑층(CPL1)은 제2 방향(DR2)으로 연장된 제1-1 캡핑층(CPL1_1)과 제1 방향(DR1)으로 연장된 제1-2 캡핑층(CPL1_2)을 포함할 수 있다. 제1 캡핑층(CPL1)은 발광 소자들(LD) 각각에서 출사되어 표시 장치의 화상 표시 방향으로 진행되는 광의 손실을 최소화하기 위해 투명한 도전성 물질로 이루어질 수 있다. 투명한 도전성 물질은, 예를 들어, ITO, IZO, ITZO 등을 포함할 수 있으나, 이에 한정되는 것은 아니며, 광의 손실을 최소화하며 도전성을 갖는 재료를 모두 포함할 수도 있다.
제1-1 캡핑층(CPL1_1)은 제1 전극들(EL1, MAE1) 상에 직접 제공 및/또는 형성되어 상기 제1 전극들(EL1, MAE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1-1 캡핑층(CPL1_1)은 표시 장치의 제조 공정 시 발생할 수 있는 불량 등에 의해 제1 전극들(EL1, MAE1)의 손상을 방지하면서 상기 제1 전극들(EL1, MAE1)과 보호층(PSV)의 접착력을 강화하는 역할을 할 수 있다.
제1-1 캡핑층(CPL1_1)은 보호층(PSV)을 관통하는 제1 컨택 홀(CH1)을 통해 화소 회로층(PCL)의 제1 트랜지스터(T1)에 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가된 신호(혹은 전압)가 제1-1 캡핑층(CPL1_1)으로 전달될 수 있다.
제1-2 캡핑층(CPL1_2)은 제1 연결 배선(CNL1) 상에 직접 제공 및/또는 형성되어 상기 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1-2 캡핑층(CPL1_2)은 제1 연결 배선(CNL1)을 보호하면서 상기 제1 연결 배선(CNL1)과 보호층(PSV)의 접착력을 강화시킬 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 캡핑층(CPL1_1)과 제1-2 캡핑층(CPL1_2)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제1-1 캡핑층(CPL1_1)과 제1-2 캡핑층(CPL1_2)이 일체로 형성 및/또는 제공되는 경우, 상기 제1-2 캡핑층(CPL1_2)이 상기 제1-1 캡핑층(CPL1_1)의 일 영역이거나 상기 제1-1 캡핑층(CPL1_1)이 상기 제1-2 캡핑층(CPL1_2)의 일 영역일 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 캡핑층(CPL1_1)은 제1 전극들(EL1, MAE1)과 중첩되지 않는 영역에 비하여 상기 제1 전극들(EL1, MAE1)과 중첩되는 영역에서 상대적으로 큰 폭을 갖도록 설계될 수 있다. 특히, 제1-1 캡핑층(CPL1_1)은 제1 전극들(EL1, MAE1)과의 안정적인 전기적 및/또는 물리적 연결을 위하여 상기 제1 전극들(EL1, MAE1) 각각의 면적(혹은 크기)보다 크도록 설계될 수 있다. 이로 인하여, 제1-1 캡핑층(CPL1_1)은 그의 연장된 방향을 따라 제1 방향(DR1)으로의 폭이 일정하지 않는 형상을 가질 수 있다.
제1-1 캡핑층(CPL1_1)이 제2 방향(DR2)을 따라 연장되어 제1 전극들(EL1, MAE1)에 중첩하는 형태로 제공됨에 따라, 상기 제1 전극들(EL1, MAE1)은 상기 제1-1 캡핑층(CPL1_1)에 의해 전기적으로 서로 연결될 수 있다. 이로 인하여, 제1-1 캡핑층(CPL1_1)에 전달된 신호(혹은 전압)가 제1 전극들(EL1, MAE1) 각각에 전달될 수 있다. 이에 따라, 제1 전극들(EL1, MAE1)을 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나의 단부에 소정의 신호(혹은 전압)가 공급될 수 있다.
본 발명의 일 실시예에 있어서, 제2 캡핑층(CPL2)은 제2 방향(DR2)으로 연장된 제2-1 캡핑층(CPL2_1)과 제1 방향(DR1)으로 연장된 제2-2 캡핑층(CPL2_2)을 포함할 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 동일한 물질을 포함할 수 있다.
제2-1 캡핑층(CPL2_1)은 제2 전극들(EL2, MAE2) 상에 직접 제공 및/또는 형성되어 상기 제2 전극들(EL2, MAE2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2-1 캡핑층(CPL2_1)은 제2 전극들(EL2, MAE2)을 커버하여 상기 제2 전극들(EL2, MAE2)을 보호하고, 상기 제2 전극들(EL2, MAE2)과 보호층(PSV)의 접착력을 강화하는 역할을 할 수 있다.
제2-2 캡핑층(CPL2_2)은 제2 연결 배선(CNL2) 상에 직접 제공 및/또는 형성되어 상기 제2 연결 배선(CNL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2-2 캡핑층(CPL2_2)은 제2 연결 배선(CNL2)을 보호하면서 상기 제2 연결 배선(CNL2)과 보호층(PSV)의 접착력을 강화시킬 수 있다. 제2 연결 배선(CNL2)이 제2-2 캡핑층(CPL2_2)과 전기적으로 연결됨에 따라 상기 제2 연결 배선(CNL2)에 인가된 제2 구동 전원(VSS)이 상기 제2-2 캡핑층(CPL2_2)으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 제2-1 캡핑층(CPL2_1)과 제2-2 캡핑층(CPL2_2)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제2-1 캡핑층(CPL2_1)과 제2-2 캡피층(CPL2_2)이 일체로 형성 및/또는 제공되는 경우, 상기 제2-2 캡핑층(CPL2_2)이 상기 제2-1 캡핑층(CPL2_1)의 일 영역이거나 상기 제2-1 캡핑층(CPL2_1)이 상기 제2-2 캡핑층(CPL2_2)의 일 영역일 수 있다.
본 발명의 일 실시예에 있어서, 제2-1 캡핑층(CPL2_1)은 제2 전극들(EL2, MAE2)과 중첩되지 않는 영역에 비하여 상기 제2 전극들(EL2, MAE2)과 중첩되는 영역에서 상대적으로 큰 폭을 갖도록 설계될 수 있다. 특히, 제2-1 캡핑층(CPL2_1)은 제2 전극들(EL2, MAE2)과의 안정적인 전기적 및/또는 물리적 연결을 위하여 상기 제2 전극들(EL2, MAE2) 각각의 면적(혹은 크기)보다 크도록 설계될 수 있다. 이로 인하여, 제2-1 캡핑층(CPL2_1)은 그의 연장된 방향을 따라 제1 방향(DR1)으로의 폭이 일정하지 않는 형상을 가질 수 있다.
제2-1 캡핑층(CPL2_1)이 제2 방향(DR2)을 따라 연장되어 제2 전극들(EL2, MAE2)에 중첩하는 형태로 제공됨에 따라, 상기 제2 전극들(EL2, MAE2)은 상기 제2-1 캡핑층(CPL2_1)에 의해 전기적으로 서로 연결될 수 있다. 이로 인하여, 제2-1 캡핑층(CPL2_1)에 전달된 제2 구동 전원(VSS)이 제2 전극들(EL2, MAE2) 각각에 전달될 수 있다. 이에 따라, 제2 전극들(EL2, MAE2)을 통해 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 제2 구동 전원(VSS)이 공급될 수 있다.
상술한 바와 같이, 제1 전극들(EL1, MAE1) 각각이 제2 방향(DR2)을 따라 인접한 제1 전극들(EL1, MAE1)과 이격되게 배치되는 경우, 화소들(PXL) 각각의 발광 영역(EMA) 내에서 상기 제1 전극들(EL1, MAE1)이 차지하는 면적이 줄어들 수 있다. 마찬가지로, 제2 전극들(EL2, MAE2) 각각이 제2 방향(DR2)을 따라 인접한 제2 전극들(EL2, MAE2)과 이격되게 배치되는 경우, 화소들(PXL) 각각의 발광 영역(EMA) 내에서 상기 제2 전극들(EL2, MAE2)이 차지하는 면적이 줄어들 수 있다.
화소들(PXL) 각각의 발광 영역(EMA) 내에서, 일정한 반사율을 가지며 불투명한 도전성 재료로 이루어진 제1 전극들(EL1, MAE1) 및 제2 전극들(EL2, MAE2)이 차지하는 면적을 줄어들면, 해당 화소(PXL)의 개구율이 확보될 수 있다. 특히, 본 발명의 일 실시예에 따른 표시 장치가 투명 표시 장치인 경우, 화소들(PXL) 각각의 개구율이 확보됨에 따라 기판(SUB)의 배면 및/또는 전면으로부터 유입되는 광의 투과율이 증가되어 상기 투명 표시 장치의 화질이 향상될 수 있다.
상술한 바와 같은 본 발명의 다양한 실시예에 의한 표시 장치에 따르면, 연장된 방향을 따라 일정하지 않는 폭을 갖는 제1 전극(EL1)과 제2 전극(EL2)을 구비하여 화소들(PXL) 각각의 발광 영역(EMA) 내에서 발광 소자들(LD)을 다양한 방향으로 정렬하여 상기 발광 소자들(LD) 각각에서 방출된 광이 특정 방향으로 집중되지 않도록 할 수 있다.
이에 따라, 본 발명의 다양한 실시예에 의한 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터를 포함한 화소 회로층 및 광을 방출하는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함한 적어도 하나의 화소를 포함하고,
    상기 표시 소자층은,
    상기 기판 상에서 서로 이격되며 제1 방향으로 각각 연장된 제1 전극과 제2 전극; 및
    상기 제1 및 제2 전극 각각에 전기적으로 연결된 상기 발광 소자를 포함하고,
    상기 제1 전극과 상기 제2 전극 각각은 연장된 방향을 따라 적어도 2개 이상의 폭을 갖는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전극은, 상기 제1 방향을 따라 배치된 복수의 제1 메인 전극들 및 상기 제1 메인 전극들에 연결된 복수의 제1 보조 전극들을 포함하고,
    상기 제2 전극은, 상기 제1 메인 전극들과 이격되며, 상기 제1 방향을 따라 배치된 복수의 제2 메인 전극들 및 상기 제2 메인 전극들에 연결된 복수의 제2 보조 전극들을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 메인 전극들과 상기 제1 보조 전극들은 일체로 제공되고, 상기 제2 메인 전극들과 상기 제2 보조 전극들은 일체로 제공되는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 메인 전극들과 상기 제1 보조 전극들은 서로 상이한 형상을 가지며,
    상기 제2 메인 전극들과 상기 제2 보조 전극들은 서로 상이한 형상을 갖는, 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 메인 전극들 각각의 폭이 상기 제1 보조 전극들 각각의 폭보다 크고,
    상기 제2 메인 전극들 각각의 폭이 상기 제2 보조 전극들 각각의 폭보다 큰, 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 메인 전극들 각각은 상기 제1 방향을 따라 인접한 제1 메인 전극과 상이한 형상을 가지며,
    상기 제2 메인 전극들 각각은 상기 제1 방향을 따라 인접한 제2 메인 전극과 상이한 형상을 갖는, 표시 장치.
  7. 제3 항에 있어서,
    상기 제1 메인 전극들 각각과 상기 제2 메인 전극들 각각은 동일한 형상을 갖고,
    상기 제1 보조 전극들 각각과 상기 제2 보조 전극들 각각은 동일한 형상을 갖는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 보조 전극들은, 서로 상이한 폭을 갖는 복수의 제1-1 보조 전극들 및 복수의 제1-2 보조 전극들을 포함하고,
    상기 제2 보조 전극들은, 서로 상이한 폭을 갖는 복수의 제2-1 보조 전극 및 복수의 제2-2 보조 전극을 포함하는, 표시 장치.
  9. 제3 항에 있어서,
    상기 제1 메인 전극들 각각과 상기 제2 메인 전극들 각각은 서로 상이한 형상을 갖는, 표시 장치.
  10. 제3 항에 있어서,
    평면 상에서 볼 때, 상기 제1 메인 전극들과 상기 제2 보조 전극들은 상기 제1 방향과 교차하는 제2 방향을 따라 교번하여 배치되고, 상기 제2 메인 전극들과 상기 제1 보조 전극들은 상기 제2 방향을 따라 교번하여 배치되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 메인 전극들과 상기 제2 메인 전극들은 동일한 행에 위치하지 않는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 방향을 따라 상기 제1 메인 전극들과 상기 제2 보조 전극들이 서로 대응되고, 상기 제2 메인 전극들과 상기 제1 보조 전극들이 서로 대응되는, 표시 장치.
  13. 제2 항에 있어서,
    상기 제1 메인 전극들 중 동일한 열에 위치한 제1 메인 전극들은 서로 이격되게 배치되고,
    상기 제2 메인 전극들 중 동일한 열에 위치한 제2 메인 전극들은 서로 이격되게 배치되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 표시 소자층은,
    상기 제1 메인 전극들 상에 직접 배치되며 상기 제1 방향으로 인접한 상기 제1 메인 전극들을 전기적으로 연결하는 제1 캡핑층; 및
    상기 제2 메인 전극들 상에 직접 배치되며 상기 제1 방향으로 인접한 상기 제2 메인 전극들을 전기적으로 연결하는 제2 캡핑층을 더 포함하는, 표시 장치.
  15. 제10 항에 있어서,
    상기 표시 소자층은,
    상기 제2 방향으로 연장되며 상기 제1 전극과 전기적으로 연결된 제1 연결 배선;
    상기 제1 연결 배선에 평행하며 상기 제2 전극과 전기적으로 연결된 제2 연결 배선;
    상기 제1 전극과 상기 제2 전극 각각의 하부에 위치한 뱅크 패턴;
    상기 제1 전극과 상기 발광 소자의 양 단부 중 어느 하나의 단부를 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극과 상기 발광 소자의 양 단부 중 나머지 단부를 전기적으로 연결하는 제2 컨택 전극을 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 연결 배선과 상기 제1 전극은 일체로 제공되며, 상기 제2 연결 배선과 상기 제2 전극은 일체로 제공되는, 표시 장치.
  17. 제15 항에 있어서,
    상기 표시 소자층은, 상기 제1 및 제2 전극 각각의 일부를 커버하는 제1 절연층과 상기 발광 소자의 상면 상에 제공된 제2 절연층을 더 포함하고,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 제2 절연층 상에서 이격되어 전기적으로 분리되는, 표시 장치.
  18. 동일 평면 상에서 서로 이격되고 일 방향으로 각각 연장된 제1 전극과 제2 전극; 및
    상기 제1 전극과 상기 제2 전극에 각각 전기적으로 연결된 적어도 하나의 발광 소자를 포함하고,
    상기 제1 및 제2 전극 각각은 연장된 방향을 따라 적어도 2개 이상의 폭을 갖는, 화소.
  19. 제18 항에 있어서,
    상기 제1 전극은, 상기 일 방향을 따라 배치된 복수의 제1 메인 전극들 및 상기 제1 메인 전극들에 연결된 제1 보조 전극들을 포함하고,
    상기 제2 전극은, 상기 제1 메인 전극들과 이격되고, 상기 일 방향을 따라 배치되는 복수의 제2 메인 전극들 및 상기 제2 메인 전극들에 연결된 제2 보조 전극들을 포함하는, 화소.
  20. 제19 항에 있어서,
    상기 제1 메인 전극들과 상기 제1 보조 전극들은 일체로 제공되고, 상기 제2 메인 전극들과 상기 제2 보조 전극들은 일체로 제공되는, 화소.
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