WO2020013407A1 - 발광 장치 및 이를 구비한 표시 장치 - Google Patents

발광 장치 및 이를 구비한 표시 장치 Download PDF

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light emitting
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임재익
최해윤
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a light emitting device and a display device having the same.
  • LEDs Light emitting diodes
  • the bar-type light emitting diode may be manufactured to be small in size so as to constitute a pixel of the self-luminous display device.
  • An object of the present invention is to provide a light emitting device including a rod-type light emitting diode and a display device having the same.
  • a light emitting device a substrate; A light emitting element provided on the substrate and having a first end and a second end in a longitudinal direction; First and second barrier ribs spaced apart from each other by a predetermined distance on the substrate; A first electrode provided on the first partition wall so as to be adjacent to the first end of the light emitting device, and a second electrode provided on the second partition wall to be adjacent to the second end of the light emitting device; And a first contact electrode connecting the first electrode and the first end of the light emitting device, and a second contact electrode connecting the second electrode and the second end of the light emitting device.
  • the first electrode may partially overlap the first partition
  • the second electrode may partially overlap the second partition.
  • the first electrode may be disposed on one side of the first partition
  • the second electrode may be disposed on one side of the second partition.
  • the light emitting device includes: a protective layer provided between the first and second barrier ribs and the substrate; A first insulating layer provided between the protective layer and the light emitting element; A second insulating layer provided on the light emitting device to expose the first and second ends of the light emitting device to the outside; A third insulating layer provided on the first contact electrode to cover the first contact electrode; And a fourth insulating layer provided on the second contact electrode to cover the second contact electrode.
  • the third insulating layer and the fourth insulating layer may include an insulating material having the same refractive index as the first and second electrodes.
  • the light emitting device may further include first and second alignment wirings provided between the substrate and the protective layer and extending in one direction in plan view.
  • the first alignment line may be electrically connected to the first electrode
  • the second alignment line may be electrically connected to the second electrode
  • the light emitting device may include: a first capping layer provided between the first electrode and the first contact electrode to cover the first electrode; And a second capping layer provided between the second electrode and the second contact electrode to cover the second electrode.
  • the light emitting device includes: a first conductive semiconductor layer doped with a first conductive dopant; A second conductive semiconductor layer doped with a second conductive dopant; And an active layer provided between the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the light emitting device may include a circular columnar or polygonal light emitting diode having a microscale or nanoscale.
  • a display device includes a substrate including a display area and a non-display area; A pixel circuit part provided in the display area of the substrate, the pixel circuit part including at least one transistor and a protective layer provided on the transistor; And a display device layer provided on the protective layer and having at least one light emitting device having a first end and a second end in a longitudinal direction.
  • the display device layer may include first and second partition walls spaced apart from each other by a predetermined distance on the passivation layer; A first electrode provided on the first partition wall so as to be adjacent to the first end of the light emitting device, and a second electrode provided on the second partition wall to be adjacent to the second end of the light emitting device; And a first contact electrode connecting the first electrode and the first end of the light emitting device, and a second contact electrode connecting the second electrode and the second end of the light emitting device.
  • the first electrode may partially overlap the first partition
  • the second electrode may partially overlap the second partition.
  • a display device includes a substrate including a display area and a non-display area; A pixel circuit part provided in the display area of the substrate, the pixel circuit part including at least one transistor and a protective layer provided on the transistor; And a display device layer provided on the protective layer and having at least one light emitting device having a first end and a second end in a longitudinal direction.
  • the display device layer may include first and second partition walls spaced apart from each other by a predetermined distance on the passivation layer; A first electrode provided on the first partition wall and a second electrode provided on the second partition wall; A first contact electrode connecting the first electrode and the first end of the light emitting device, and a second contact electrode connecting the second electrode and the second end of the light emitting device; An insulating layer provided on the first and second contact electrodes; A light blocking pattern provided on the insulating layer; And a color filter layer provided on the light blocking pattern.
  • the first electrode may overlap the entire first partition
  • the second electrode may overlap the entire second partition.
  • a light emitting device capable of improving light efficiency and a display device having the same may be provided.
  • FIG. 1 is a perspective view showing a rod-shaped light emitting diode according to an embodiment of the present invention.
  • FIGS. 2A and 2B are circuit diagrams illustrating a unit light emitting region of a light emitting device according to an exemplary embodiment of the present invention.
  • FIG. 3 illustrates a display device according to an embodiment of the present invention.
  • FIG. 3 is a schematic plan view of a display device using a light emitting device including a bar LED LD shown in FIG.
  • FIG. 4 is an equivalent circuit diagram illustrating one pixel among the pixels illustrated in FIG. 3.
  • FIG. 5 is a plan view illustrating a unit light emitting region of a light emitting device provided in one of the pixels illustrated in FIG. 3.
  • 6A is a cross-sectional view taken along line II ′ of FIG. 5.
  • FIG. 6B illustrates the light emitting device of FIG. 6A according to another exemplary embodiment.
  • FIG. 6B is a cross-sectional view taken along line II ′ of FIG. 5.
  • FIG. 7A is an enlarged cross-sectional view of the EA1 region of FIG. 6A
  • FIG. 7B is an enlarged cross-sectional view of the EA2 region of FIG. 6B.
  • FIG. 8A through 8H are cross-sectional views sequentially illustrating a method of manufacturing the display device illustrated in FIG. 6A.
  • FIG. 9 to 12 illustrate a display device according to another exemplary embodiment, which is a cross-sectional view corresponding to lines I to I 'of FIG. 5.
  • FIG. 13 is an enlarged cross-sectional view of the region EA3 of FIG. 12.
  • FIG. 14 illustrates a display device according to another exemplary embodiment.
  • FIG. 14 is a plan view illustrating a unit emission area of a light emitting device provided in one pixel.
  • FIG. 15 is a cross-sectional view taken along the line II to II ′ of FIG. 14.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • the terms “comprise” or “have” are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described on the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof. In addition, when a part such as a layer, film, region, plate, etc. is said to be “on” another part, this includes not only when the other part is “just above”, but also when there is another part in the middle.
  • the formed direction is not limited to the upper direction but includes a side or a lower part.
  • a part such as a layer, film, region, plate, etc. is “below” another part, this includes not only the other part “below” but also another part in the middle.
  • FIG. 1 is a perspective view showing a rod-shaped light emitting diode according to an embodiment of the present invention.
  • a rod-shaped light emitting diode LD having a circular columnar shape is illustrated, but the present invention is not limited thereto.
  • a rod type light emitting diode LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive semiconductor layers. It may include an active layer 12 interposed between (11, 13).
  • the rod-type light emitting diode LD may be implemented as a laminate in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked.
  • the rod-type light emitting diode LD is referred to as a "bar LED" for convenience of description.
  • the bar LED (LD) may be provided in a bar shape extending along one direction.
  • the bar LED LD may have one end and the other end along the extension direction.
  • one end of the first and second conductive semiconductor layers (11, 13), the other end of the first and second conductive semiconductor layers (11, 13) One can be arranged.
  • the bar LED (LD) may be provided in a circular columnar shape.
  • the term “bar” here refers to a rod-like shape or a bar-like shape that is long in the longitudinal direction (ie greater than 1 aspect ratio), such as a cylinder, polygonal column, or the like. It may include.
  • the length of the bar LED LD may be larger than its diameter.
  • Such a bar-shaped LED (LD) may be manufactured to be small enough to have a diameter and / or length of about micro-scale or nano-scale, for example.
  • the size of the bar-shaped LED LD according to an embodiment of the present invention is not limited thereto, and the bar-shaped LED LD may meet the requirements of the display device to which the bar-type LED LD is applied. ) May change in size.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, or the like. It may include.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and / or under the active layer 12.
  • the cladding layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used as the active layer 12.
  • the bar LED LD When an electric field of a predetermined voltage or more is applied to both ends of the bar LED LD, the bar LED LD emits light while the electron-hole pair is coupled in the active layer 12.
  • the second conductive semiconductor layer 13 is provided on the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg. .
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto. In addition, various materials may form the second conductive semiconductor layer 13.
  • the bar-shaped LED LD may have an upper portion of each layer in addition to the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13. And / or further include another phosphor layer, an active layer, a semiconductor layer, and / or an electrode layer below.
  • the bar LED (LD) may further include an insulating film (14).
  • the insulating film 14 may be omitted, and only a part of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 may be omitted. It may be provided to cover.
  • the insulating film 14 may be provided at portions except both ends of the bar LED LD so that both ends of the bar LED LD may be exposed.
  • FIG. 1 illustrates a state in which a part of the insulating film 14 is deleted, and the actual bar-shaped LED LD may be surrounded by the insulating film 14 on both sides of the circular column. have.
  • the insulating film 14 may be provided to surround at least a portion of an outer circumferential surface of the first conductive semiconductor layer 11, the active layer 12, and / or the second conductive semiconductor layer 13.
  • the insulating film 14 may be provided to surround at least an outer circumferential surface of the active layer 12.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include one or more insulating materials selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3, and TiO 2, but is not limited thereto. Various materials having insulating properties may be used.
  • the active layer 12 may be prevented from being shorted with the first and / or second electrodes (not shown).
  • the insulating film 14 it is possible to minimize surface defects of the bar-shaped LED (LD) to improve the life and efficiency.
  • the insulating film 14 may prevent unwanted short circuits that may occur between the bar LEDs LD.
  • the bar LED LD described above may be used as a light emitting source of various display devices.
  • the bar type LED LD may be used as a lighting device or a self-luminous display device.
  • FIGS. 2A and 2B are circuit diagrams illustrating a unit light emitting region of a light emitting device according to an exemplary embodiment of the present invention.
  • FIGS. 2A and 2B illustrate examples of pixels constituting an active light emitting display panel.
  • the unit emission region may be a pixel region in which one pixel is provided.
  • the pixel PXL may include one or more bar LEDs LD and a driving circuit 144 connected to the bar LEDs LD to drive the bar LEDs LD.
  • a first electrode (eg, an anode) of the bar LED LD is connected to the first driving power supply VDD via the driving circuit 144, and a second electrode (eg, a cathode electrode) is connected to the second electrode. It is connected to the drive power supply VSS.
  • the first driving power source VDD and the second driving power source VSS may have different potentials.
  • the second driving power source VSS may have a potential lower than or equal to the threshold voltage of the bar-type LED LD than the potential of the first driving power source VDD.
  • the bar LED LD may emit light at a luminance corresponding to a driving current controlled by the driving circuit 144.
  • FIG. 2A discloses an embodiment in which only one bar-shaped LED LD is included in the pixel PXL, the present invention is not limited thereto.
  • the pixel PXL may include a plurality of bar-shaped LEDs LD connected in parallel with each other.
  • the driving circuit 144 may include first and second transistors M1 and M2 and a storage capacitor Cst.
  • the structure of the driving circuit 144 is not limited to the embodiment shown in Figure 2a.
  • the first electrode of the first transistor M1 (switching transistor) is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor M1 may be different electrodes.
  • the first electrode is a source electrode
  • the second electrode may be a drain electrode.
  • the gate electrode of the first transistor M1 is connected to the scan line Si.
  • the first transistor M1 is turned on when a scan signal of a voltage (for example, a low voltage) at which the first transistor M1 is turned on is supplied from the scan line Si.
  • the data line Dj is electrically connected to the first node N1.
  • a data signal of a corresponding frame is supplied to the data line Dj, and thus the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the first electrode of the second transistor M2 and the driving transistor is connected to the first driving power supply VDD, and the second electrode is connected to the first electrode of the bar LED LD.
  • the gate electrode of the second transistor M2 is connected to the first node N1.
  • the second transistor M2 controls the amount of driving current supplied to the bar LED LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power supply VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges the voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • the first transistor M1 for transmitting the data signal into the pixel PXL, the storage capacitor Cst for storing the data signal, and a driving corresponding to the data signal are illustrated in FIG. 2A.
  • the drive circuit 144 of a relatively simple structure is shown including the second transistor M2 for supplying current to the bar LED LD.
  • the present invention is not limited thereto, and the structure of the driving circuit 144 may be variously modified.
  • the driving circuit 144 may include a transistor device for compensating the threshold voltage of the second transistor M2, a transistor device for initializing the first node N1, and / or the rod-shaped LED (LD).
  • the driving circuit 144 may further include at least one transistor element such as a transistor element for controlling the light emission time of the) or other circuit elements such as a boosting capacitor for boosting the voltage of the first node (N1).
  • the transistors included in the driving circuit 144 for example, the first and second transistors M1 and M2 are illustrated as P-type transistors, but the present invention is not limited thereto. . That is, at least one of the first and second transistors M1 and M2 included in the driving circuit 144 may be changed to an N type transistor.
  • the first and second transistors M1 and M2 may be implemented as an N type transistor.
  • the drive circuit 144 shown in FIG. 2B is similar in configuration or operation to the drive circuit 144 of FIG. 2A except for the change of the connection position of some components due to the transistor type change. Therefore, detailed description thereof will be omitted.
  • FIG. 3 illustrates a display device according to an embodiment of the present invention.
  • FIG. 3 is a schematic plan view of a display device using a light emitting device including a bar LED LD shown in FIG.
  • a display device is provided on a substrate SUB, pixels PXL provided on the substrate SUB, and the substrate SUB. And a wiring part (not shown) connecting the pixels PXL and the driving part.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area where the pixels PXL for displaying an image are provided.
  • the non-display area NDA may be an area in which a driving part for driving the pixels PXL and a portion of a wiring part (not shown) connecting the pixels PXL and the driving part are provided.
  • the display area DA may have various shapes.
  • the display area DA may include a closed polygon including a straight line, a circle including a curved line, an ellipse, a semicircle including a straight line and a curved line, and a semi-ellipse. It may be provided in a shape.
  • each area may also be provided in various shapes such as a closed polygon including straight sides, a semicircle including curved sides, and a semi-ellipse.
  • the areas of the plurality of regions may be the same or different from each other.
  • the display area DA is provided as one area having a rectangular shape including sides of a straight line.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the display area DA.
  • the pixels PXL may be provided in the display area DA on the substrate SUB. Each of the pixels PXL may be provided in plural as a minimum unit for displaying an image.
  • the pixels PXL may include at least one bar LED LD that emits white light and / or color light.
  • Each pixel PXL may emit one of red, green, and blue colors, but is not limited thereto.
  • each pixel PXL may emit one of cyan, magenta, yellow, and white colors.
  • the pixels PXL are provided in plural in a matrix form along a row extending in a first direction DR1 and a column extending in a second direction DR2 crossing the first direction DR1. Can be arranged. However, the arrangement form of the pixels PXL is not particularly limited and may be arranged in various forms.
  • the driver may provide a signal to each pixel PXL through the wiring unit, thereby controlling the driving of the pixel PXL. 3, the wiring portion is omitted for convenience of description.
  • the driving unit may include a scan driver SDV providing a scan signal to the pixels PXL through a scan line, a light emission driver EDV providing a light emission control signal to the pixels PXL through a light emission control line, and
  • the data driver DDV may provide a data signal to the pixels PXL through a data line, and a timing controller (not shown).
  • the timing controller may control the scan driver SDV, the light emission driver EDV, and the data driver DDV.
  • FIG. 4 is an equivalent circuit diagram illustrating one pixel among the pixels illustrated in FIG. 3.
  • the pixel PXL according to the exemplary embodiment of the present invention may include a bar LED LD, first to seventh transistors T1 to T7, and a storage capacitor Cst. have.
  • One end of the bar LED LD is connected to the first transistor T1 via the sixth transistor T6, and the other end of the bar LED LD is a second driving power source VSS. Can be connected to.
  • the bar type LED LD may generate light having a predetermined brightness in correspondence with the amount of current supplied from the first transistor T1.
  • the source electrode of the first transistor T1 (driving transistor) is connected to the first driving power supply VDD via the fifth transistor T5, and the drain electrode is rod-shaped via the sixth transistor T6. It is connected to the said one end part of LED LD.
  • the first transistor T1 corresponds to the voltage of the first node N1, which is its gate electrode, from the first driving power supply VDD to the second driving power supply via the bar LED LD. Control the amount of current flowing in (VSS).
  • the second transistor T2 (switching transistor) is connected between the j-th data line Dj and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal is supplied to the i th scan line Si to electrically connect the j th data line Dj and the source electrode of the first transistor T1.
  • the third transistor T3 is connected between the drain electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the i-th scan line Si.
  • the third transistor T3 is turned on when a scan signal is supplied to the i-th scan line Si to electrically connect the drain electrode of the first transistor T1 and the first node N1. Connect. Therefore, when the third transistor T3 is turned on, the first transistor T1 is connected in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power supply Vint.
  • the gate electrode of the fourth transistor T4 is connected to the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal is supplied to the i-1 th scan line Si-1 to supply the voltage of the initialization power supply Vint to the first node N1.
  • the initialization power supply (Vint) is set to a voltage lower than the data signal.
  • the fifth transistor T5 is connected between the first driving power supply VDD and the source electrode of the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to the i-th light emission control line Ei.
  • the fifth transistor T5 is turned off when the emission control signal is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the sixth transistor T6 is connected between the drain electrode of the first transistor T1 and one end of the bar LED LD.
  • the gate electrode of the sixth transistor T6 is connected to the i-th light emission control line Ei.
  • the sixth transistor T6 is turned off when the emission control signal is supplied to the i-th emission control line Ei, and is otherwise turned on.
  • the seventh transistor T7 is connected between the initialization power supply Vint and one end of the bar LED LD.
  • the gate electrode of the seventh transistor T7 is connected to the i + 1 th scan line Si + 1.
  • the seventh transistor T7 is turned on when a scan signal is supplied to the i + 1 th scan line Si + 1 to change the voltage of the initialization power supply Vint of the bar LED LD. Feed to one end.
  • the storage capacitor Cst is connected between the first driving power source VDD and the first node N1.
  • the storage capacitor Cst stores a voltage corresponding to the data signal and the threshold voltage of the first transistor T1.
  • a first alignment wire (not shown) is connected to the second node N2, and the other side of the bar LED LD.
  • a second alignment wire (not shown) is connected to the end.
  • the ground voltage GND may be applied to the first alignment line, and an AC voltage may be applied to the second alignment line.
  • an electric field may be formed between the second node N2 and the other end of the bar LED LD. .
  • the bar LED LD may be aligned to a desired area within the pixel PXL by the electric field.
  • FIG. 5 is a plan view illustrating a unit light emitting region of a light emitting device included in one of the pixels illustrated in FIG. 3,
  • FIG. 6A is a cross-sectional view taken along the line II ′ of FIG. 5, and
  • FIG. A light emitting device is shown according to another embodiment, which is a cross-sectional view corresponding to lines I to I 'of FIG. 5,
  • FIG. 7A is an enlarged cross-sectional view of the EA1 region of FIG. 6A
  • FIG. 7B is an enlarged cross-sectional view of the EA2 region of FIG. 6B. to be.
  • the unit emission area may be a pixel area in which the one pixel is provided.
  • the transistors connected to the bar LEDs and the signal lines connected to the transistors are omitted for convenience.
  • a display device includes a substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and a display provided on the pixel circuit portion PCL. It may include a device layer (DPL).
  • DPL device layer
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be made of a material having flexibility to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the substrate (SUB) is polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide (polyetherimide), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate It may include at least one of cellulose (triacetate cellulose), cellulose acetate propionate (cellulose acetate propionate). However, materials constituting the substrate SUB may be variously changed.
  • the pixel circuit unit PCL may include a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and first and second alignment wirings. ARL1, ARL2).
  • the display element layer DPL includes first and second partition walls PW1 and PW2, a plurality of bar-shaped LEDs LD, first and second electrodes REL1 and REL2, and first and second contact electrodes CNE1, CNE2).
  • the pixel circuit unit PCL will be described first, and then the display element layer DPL will be described.
  • the buffer layer BFL may prevent impurities from being diffused into the first and second transistors T1 and T2.
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least two or more layers.
  • each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on materials and process conditions of the substrate SUB.
  • the first transistor T1 may be a driving transistor electrically connected to some of the bar LEDs LD to drive the bar LEDs LD.
  • the second transistor T2 may be a switching transistor for switching the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, and first and second transistor electrodes EL1 and EL2.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a first region in contact with the first transistor electrode EL1 and a second region in contact with the second transistor electrode EL2.
  • An area between the first area and the second area may be a channel area.
  • the first region may be one of a source region and a drain region
  • the second region may be the other region
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region may be an intrinsic semiconductor as a semiconductor pattern which is not doped with impurities.
  • the first region and the second region may be semiconductor patterns doped with the impurity.
  • the gate electrode GE may be provided on the semiconductor layer SCL with a gate insulating layer GI interposed therebetween.
  • Each of the first transistor electrode EL1 and the second transistor electrode EL2 has a first region of the semiconductor layer SCL through a contact hole penetrating through the interlayer insulating layer ILD and the gate insulating layer GI. And a second region.
  • the first alignment line ARL1 may be provided on the interlayer insulating layer ILD and electrically connected to the first electrode REL1 through a second contact hole CH2. A first alignment voltage may be applied to the first alignment line ARL1.
  • the first alignment line ARL1 may transfer the first alignment voltage to the first electrode REL1 to align the bar LEDs LD in the one pixel PXL.
  • the second alignment wire ARL2 may be provided on the interlayer insulating layer ILD to be electrically connected to the second electrode REL2 through a third contact hole CH3.
  • a second alignment voltage may be applied to the second alignment line ARL2.
  • the second alignment line ARL2 may transfer the second alignment voltage to the second electrode REL2 to align the bar LEDs LD within the one pixel PXL.
  • the ground voltage GND may be applied to the first alignment line ARL1 as the first alignment voltage
  • the second alignment voltage may be applied to the second alignment line ARL2.
  • An alternating voltage can be applied.
  • the first and second alignment lines ARL1 and ARL2 may extend in the second direction DR2 when viewed in plan view.
  • the first alignment line ARL1 may be provided to correspond only to the one pixel PXL.
  • the second alignment line ARL2 may be provided to correspond not only to the one pixel PXL but also to a pixel (not shown) adjacent to the one pixel PXL along the second direction DR2.
  • the second alignment wiring ARL2 arranges the bar LEDs LD in the one pixel PXL, and then, the second end of each bar LED LD. It may function as a driving voltage line for providing the second driving power source VSS to the EP2.
  • a protective layer PSV may be provided on the first and second transistors T1 and T2 and the first and second alignment lines ARL1 and ARL2.
  • the protective layer PSV may include a first contact hole CH1 exposing a part of the first transistor electrode EL1 of the first transistor T1 to the outside, and the second and third contact holes CH2 and CH3. ) May be included.
  • the first and second alignment lines ARL1 and ARL2 are provided in the pixel circuit unit PCL, but the present invention is not limited thereto.
  • the first and second alignment lines ARL1 and ARL2 may be provided in the display element layer DPL.
  • the first and second alignment lines AR1L and ARL2 may be provided on the same layer as the first and second electrodes REL1 and REL2 and may include the same material.
  • Each of the bar-shaped LEDs LD included in the display element layer DPL includes a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive semiconductor layers 11. , 13) may include an active layer 12 interposed therebetween.
  • each of the bar-shaped LEDs LD may further include an electrode layer (not shown) provided on the second conductive semiconductor layer 13.
  • the electrode layer may include a metal or a metal oxide, and for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO and oxides or alloys thereof, and the like. It may be used alone or mixed, but is not limited thereto.
  • Each of the bar LEDs LD may include a first end EP1 and a second end EP2 along a length direction.
  • the first end EP1 has one of the first and second conductive semiconductor layers 11 and 13, and the second end EP2 has another one of the first and second conductive semiconductor layers 11 and 13. Can be arranged.
  • Each of the bar LEDs LD may emit color light and / or white light.
  • First and second ends EP1 and EP2 of each of the bar-shaped LEDs LD may be exposed to the outside by a second insulating layer IL2 covering a portion of an upper surface of each of the bar-shaped LEDs LD.
  • the second insulating layer IL2 may be an inorganic insulating film including an inorganic material or an organic insulating film including an organic material.
  • a first insulating layer IL1 may be disposed below each of the bar LEDs LD.
  • the first insulating layer IL1 fills the space between each of the bar LEDs LD and the protection layer PSV, stably supports the bar LEDs LD, and supports the bar LEDs LD. ) Can be prevented.
  • the first insulating layer IL1 may include an inorganic insulating film containing an inorganic material or an organic insulating film including an organic material.
  • the first and second partitions PW1 and PW2 may partition a unit light emitting region in the one pixel PXL.
  • the first and second partition walls PW1 and PW2 may be provided to be spaced apart from each other on the passivation layer PSV.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart from the passivation layer PSV by at least a length of one bar LED LD.
  • the first and second barrier ribs PW1 and PW2 may include an insulating material including an inorganic material or an organic material, but is not limited thereto.
  • the first and second partition walls PW1 and PW2 may have curved surfaces having cross-sections such as semicircles and semi-ellipses that are narrower from the bottom to the top.
  • the invention is not limited thereto.
  • the width W of the lower surfaces of the first and second barrier ribs PW1 and PW2 in contact with the protective layer PSV may be about 6 to 7 ⁇ m, but the present invention is not limited thereto.
  • the first and second partitions PW1 and PW2 may have a trapezoidal shape having side surfaces inclined at a predetermined angle as shown in FIGS. 6B and 7B.
  • each of the first and second partition walls PW1 and PW2 may face the lower surface S4 and the lower surface S4 in contact with the protective layer PSV, as shown in FIG. 7B. It may include an upper surface S1 narrower than the surface S4, the lower surface S1, and first and second side surfaces S2 and S3 connected to the upper surface S1.
  • each of the first and second partitions PW1 and PW2 may have a trapezoidal cross section.
  • the second side surface S3 is adjacent to one of both ends EP1 and EP2 of each of the bar-shaped LEDs LD, and the first side surface S2 faces the second side surface S3.
  • the second side surface S3 may have a predetermined inclination ⁇ 1 based on a normal perpendicular to the lower surface S4 at one end of the upper surface S1.
  • the inclination ⁇ 1 may be less than 90 °.
  • the second side surface S3 may be inclined.
  • the first side surface S2 may be inclined in the same manner as the second side surface S3.
  • the shapes of the first and second partitions PW1 and PW2 are not limited to the above-described embodiments, but may have various shapes such as a circle, a rectangle, a triangle, and a polygon.
  • the first and second partition walls PW1 and PW2 may be disposed on the same plane on the protective layer PSV, and may have the same height.
  • the first electrode REL1 may be disposed on one side surface of the first partition wall PW1 and the protective layer PSV.
  • the second electrode REL2 may be disposed on one side surface of the second partition wall PW2 and the protective layer PSV.
  • the first electrode REL1 disposed on one side of the first partition PW1 is referred to as a first-first electrode REL1 and one side of the second partition PW2.
  • the second electrode REL2 disposed thereon is referred to as a 2-1 electrode REL2.
  • the first-first electrode REL1 partially overlaps the first partition PW1
  • the second-first electrode REL2 partially overlaps the second partition PW2.
  • the first-first and second-first electrodes REL1 and REL2 may be provided to correspond to the shapes of the first and second partition walls PW1 and PW2.
  • the first-first electrode REL1 may correspond to the inclination ⁇ 1 of the second side surface S3 of the first partition PW1 when the first partition PW1 has a trapezoidal cross section. Can be tilted.
  • the first-first electrode REL1 may have a curvature corresponding to a curved surface of the first partition PW1 when the first partition PW1 has a semi-circular or semi-elliptic cross section.
  • the second-1 electrode REL2 may be inclined to correspond to the inclination of the second side surface S3 of the second barrier rib PW2.
  • the second-1 electrode REL2 may have a curvature corresponding to the curved surface of the second partition PW2 when the second partition PW2 has a semi-circular or semi-elliptic cross section.
  • the first-first and second-first electrodes REL1 and REL2 may display light emitted from both ends EP1 and EP2 of the bar LED LD in a direction in which an image is displayed. (For example, in the front direction).
  • both ends of each of the bar-shaped LEDs LD are provided.
  • the light emitted from EP1 and EP2 may be reflected by the first-first and second-first electrodes REL1 and REL2 and may further travel in the front direction. Therefore, the efficiency of light emitted from each of the bar LEDs LD may be improved.
  • the emitted light may proceed to the first-first electrode REL1 without loss.
  • the efficiency of light emitted from the first end EP1 of each of the bar-shaped LEDs LD may be improved.
  • the emitted light may proceed to the second-first electrode REL2 without loss.
  • the first and second partitions PW1 and PW2 are formed in the bar-shaped LEDs LD together with the first-first and second-first electrodes REL1 and REL2, respectively. It can act as a reflecting member to improve the efficiency of the emitted light.
  • first-first and second-first electrodes REL1 and REL2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • first-first electrode REL1 may be an anode electrode
  • second-first electrode REL2 may be an anode electrode.
  • the first-first electrode REL1 and the second-first electrode REL2 may be disposed on the same plane and have the same height.
  • the first electrode REL1 (hereinafter referred to as “first-2 electrode”) provided on the protective layer PSV passes through the second contact hole CH2 passing through the protective layer PSV. It may be electrically connected to the alignment line ARL1.
  • the first alignment voltage of the first alignment line ARL1 is the first to second through the second contact hole CH2 when the rod-shaped LEDs LD are aligned in the one pixel PXL. It may be applied to the electrode REL1.
  • first-second electrode REL1 may be electrically connected to the first transistor electrode EL1 of the first transistor T1 through the first contact hole CH1 penetrating the protective layer PSV. Can be.
  • the signal provided to the first transistor T1 may be transferred to the first-second electrode REL1 through the first contact hole CH1 when driving the bar-shaped LEDs LD.
  • the second electrode REL2 (hereinafter referred to as a “second-2 electrode”) provided on the passivation layer PSV passes through the third contact hole CH3 passing through the passivation layer PSV. It may be electrically connected to the alignment line ARL2. Therefore, when aligning the bar-shaped LEDs LD within the one pixel PXL, the second alignment voltage of the second alignment line ARL2 is increased through the third contact hole CH3. It may be applied to the -2 electrode (REL2).
  • the second driving power source VSS may be applied to the second alignment line ARL2 when driving the bar-shaped LEDs LD. Therefore, when driving the bar-shaped LEDs LD, the second driving power supply VSS of the second alignment wiring ARL2 is connected to the second-second electrode REL2 through the third contact hole CH3. ) Can be delivered.
  • the first-first and first-second electrodes REL1 and the second-first and second-second electrodes REL2 may be made of a conductive material having a constant reflectance.
  • the conductive material may be Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, indium tin oxide (ITO), indium zinc oxide (IZO), ZnO ( zinc oxide), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as PEDOT.
  • first-first and first-second electrodes REL1 and the second-first and second-second electrodes REL2 may be formed as a single layer, but are not limited thereto.
  • two or more materials of conductive oxides and conductive polymers may be formed as a multilayer.
  • the first-first and first-second electrodes REL1 and the second-first and second-second electrodes REL2 signal to both ends EP1 and EP2 of the bar LEDs LD, respectively.
  • the first-first and first-second electrodes REL1 and the second-first and second-second electrodes REL2 are formed of multiple layers stacked in the order of ITO / Ag / ITO or Ti / Al. It may be formed of multiple films stacked in the order of / Ti.
  • the present invention is not limited thereto.
  • first-first and first-second electrodes REL1 and the second-first and second-second electrodes REL2 are not limited to the above materials.
  • the first-first and first-second electrodes REL1 and the second-first and second-second electrodes REL2 may have both ends EP1 and EP2 of the bar-shaped LEDs LD.
  • the light emitted from may be made of a material having a constant reflectance so as to travel in a direction in which an image is displayed (for example, a front direction).
  • the first capping layer CPL1 may be provided on the first-first and first-second electrodes REL1.
  • the first capping layer CPL1 prevents the first-first and first-second electrodes REL1 from being damaged due to a defect occurring during the manufacturing process of the display device, and the first-first and first-first capping layers CPL1.
  • the adhesion between the ⁇ 2 electrode REL1 and the pixel circuit portion PCL may be further enhanced.
  • the first capping layer CPL1 is emitted from the first end EP1 of each of the bar-shaped LEDs LD and is reflected in the front direction by the first-first and first-second electrodes REL1. It may be made of a transparent conductive material such as IZO to minimize the loss of light.
  • the first capping layer CPL1 may overlap the first-first and first-second electrodes REL1 and the first partition wall PW1.
  • the first contact electrically and / or physically stably connects the first-first electrode REL1 and the first end EP1 of each of the bar-shaped LEDs LD to the first capping layer CPL1.
  • the electrode CNE1 may be provided.
  • the first contact electrode CNE1 may be made of a transparent conductive material.
  • the transparent conductive material may include ITO, IZO, ITZO, or the like.
  • the material of the first contact electrode CNE1 is not limited to the above materials.
  • the first contact electrode CNE1 may cover the first-first and first-second electrodes REL1 and may overlap the first-first and first-second electrodes REL1 when viewed in plan view. In addition, the first contact electrode CNE1 may partially overlap the first end EP1 of each of the bar-shaped LEDs LD.
  • the first contact electrode CNE1 may be directly provided on the first-first and first-second electrodes REL1 and thus the first-first. It may be directly connected to the first and second electrodes REL1.
  • a third insulating layer IL3 covering the first contact electrode CNE1 may be provided on the first contact electrode CNE1.
  • the third insulating layer IL3 may not expose the first contact electrode CNE1 to the outside to prevent corrosion of the first contact electrode CNE1.
  • the third insulating layer IL3 may be an inorganic insulating film including an inorganic material or an organic insulating film including an organic material.
  • the third insulating layer IL3 may be formed as a single layer as shown in the figure, but is not limited thereto, and may be made of multiple layers.
  • a second capping layer CPL2 may be provided on the second electrode REL2.
  • the second capping layer CPL2 prevents damage to the 2-1 and 2-2 electrodes REL2 due to defects occurring during the manufacturing process of the display device, and the 2-1 and second The adhesion between the ⁇ 2 electrode REL2 and the pixel circuit portion PCL may be further enhanced.
  • the second capping layer CPL2 may be provided on the same layer as the first capping layer CPL1 and may include the same material. In a plan view, the second capping layer CPL2 may overlap the second-first and second-second electrodes REL2 and the second partition wall PW2.
  • the second contact electrode CNE2 may be provided on the second capping layer CPL2.
  • the second contact electrode CNE2 may cover the 2-1 and 2-2 electrodes REL2 and may overlap the 2-1 and 2-2 electrodes REL2 when viewed in plan view.
  • the second contact electrode CNE2 may overlap the second end EP2 of each of the bar-shaped LEDs LD.
  • the second contact electrode CNE2 may be made of the same material as the first contact electrode CNE1, but is not limited thereto.
  • the second contact electrode CNE2 may be directly provided on the 2-1 and 2-2 electrodes REL2 to form the second 2-electrode. It may be directly connected to the first and second-2 electrodes REL2.
  • a fourth insulating layer IL4 may be provided on the second contact electrode CNE2 to cover the second contact electrode CNE2.
  • the fourth insulating layer IL4 may prevent the second contact electrode CNE2 from being exposed to the outside to prevent corrosion of the second contact electrode CNE2.
  • the fourth insulating layer IL4 may be formed of any one of an inorganic insulating film and an organic insulating film.
  • An overcoat layer OC may be provided on the fourth insulating layer IL4.
  • the overcoat layer OC may be a planarization layer to alleviate the step caused by the components disposed under the overcoat layer OC.
  • the overcoat layer OC may be an encapsulation layer that prevents oxygen, moisture, and the like from penetrating into the bar-shaped LEDs LD.
  • the overcoat layer OC may be omitted.
  • the fourth insulating layer IL4 may serve as an encapsulation layer that prevents oxygen and moisture from penetrating into the bar-shaped LEDs LD.
  • the polarizing film POL may be provided on the overcoat layer OC.
  • the polarizing film POL may have a polarization axis and linearly polarize light in a direction perpendicular to the polarization axis.
  • the polarizing film POL may absorb light coinciding with the polarization axis and pass light perpendicular to the polarization axis. Therefore, when the light passes through the polarizing film POL, it may be linearly polarized in a direction perpendicular to the polarization axis.
  • the polarizing film POL may reduce the external light reflectance of the display device by absorbing light corresponding to the polarization axis among the light that is introduced into the display device from the outside and reflected from the display device.
  • the first end EP1 of each of the bar-shaped LEDs LD is connected to the first-first electrode REL1 and the second end EP2 of each of the bar-shaped LEDs LD.
  • the first conductive semiconductor layer 11 of each of the bar LEDs LD is connected to the first-first electrode REL1
  • the second conductive semiconductor of each of the bar LEDs LD is formed.
  • the layer 13 may be connected to the second-first electrode REL2.
  • the first and second conductive semiconductor layers 11 and 13 of each of the bar-shaped LEDs LD have a predetermined voltage through the first-first electrode REL1 and the second-first electrode REL2. Can be authorized.
  • each of the bar-shaped LEDs LD When an electric field of a predetermined voltage or more is applied to both ends EP1 and EP2 of each of the bar-shaped LEDs LD, each of the bar-shaped LEDs LD emits light while an electron-hole pair is coupled in the active layer 12. Done.
  • each of the bar-shaped LEDs LD may move to the first-first electrode REL1 facing the first end EP1.
  • Light moved to the first-first electrode REL1 may be reflected toward the front direction by the first-first electrode REL1 and may proceed to the third and fourth insulating layers IL3 and IL4.
  • the third and The fourth insulating layers IL3 and IL4 may be formed of an insulating layer having the same refractive index as that of the first-first electrode REL1.
  • the third and fourth insulating layers IL3 and IL4 have a refractive index smaller than the refractive index of the first-first electrode REL1, some of the first reflected light may be caused by the total reflection conditions. 4 may be absorbed into the insulating layers IL3 and IL4. For this reason, the light emission efficiency of the first reflected light may decrease.
  • the refractive indices of the third and fourth insulating layers IL3 and IL4 are the same as those of the first-first electrode REL1, thereby improving light output efficiency of the first reflected light without light loss. You can.
  • each of the bar-shaped LEDs LD may move to the second-first electrode REL2 facing the second end EP2.
  • Light moved to the 2-1 th electrode REL2 may be reflected in the front direction by the 2-1 th electrode REL2.
  • the light reflected by the second-first electrode REL2 in the front direction may proceed to the third and fourth insulating layers IL3 and IL4.
  • the second reflected light is not lost and the third and fourth insulating layers IL3 and IL4 are not lost. Can pass).
  • the light emission efficiency of the second reflected light can be improved.
  • the overcoat provided on the fourth insulating layer IL4 may be formed of an organic insulating layer having the same refractive index as that of the fourth insulating layer IL4.
  • each of the first-first and second-first electrodes REL1 and REL2 may be disposed to overlap a portion of the corresponding partition wall in plan view. have.
  • first-first and second-first electrodes REL1 and REL2 may be provided only to a specific area within the display device. Specifically, the first-first electrode REL1 is disposed only on one side of the first partition PW1, and the second-first electrode REL2 is only on one side of the second partition PW2. Can be arranged.
  • the light propagated to the upper surface of the corresponding partition wall among the external light incident on the display device is caused by the absence of the first-first and second-first electrodes REL1 and REL2. (IL3, IL4) and the overcoat layer (OC) can be absorbed.
  • the display device can minimize visual defects caused by the external light.
  • the first-first and second-first electrodes REL1 and REL2 are provided to cover the entire corresponding partitions. Therefore, the area occupied by the first-first and second-first electrodes REL1 and REL2 in the conventional display device may be larger than that of the display device according to the exemplary embodiment.
  • the external light is incident on the existing display device, the external light is reflected by the first-first and second-first electrodes REL1 and REL2 covering the entire partition wall to be externally recognized. Can be. Therefore, in the conventional display device, image quality defects may occur due to an increase in external light reflectance.
  • FIG. 8A through 8H are cross-sectional views sequentially illustrating a method of manufacturing the display device illustrated in FIG. 6A.
  • the pixel circuit unit PCL is formed on the substrate SUB.
  • the pixel circuit unit PCL includes first and second transistors T1 and T2, first and second alignment lines ARL1 and ARL2, and a protection layer PSV.
  • Each of the first and second transistors T1 and T2 is disposed on the semiconductor layer SCL with a semiconductor layer SCL and a gate insulating layer GI provided on the buffer layer BFL of the substrate SUB interposed therebetween.
  • the gate electrode GE and the first and second transistor electrodes EL1 and EL2 respectively connected to the semiconductor layer SCL may be provided.
  • a portion of the first transistor electrode EL1 of the first transistor T1 may be exposed to the outside by the first contact hole CH1 penetrating the protective layer PSV.
  • the first and second alignment lines ARL1 and ARL2 may be formed on the interlayer insulating layer ILD.
  • the first and second alignment lines ARL1 and ARL2 may be provided on the same layer as the first and second transistor electrodes EL1 and EL2 and may include the same material.
  • a portion of the first alignment line ARL1 may be exposed to the outside through the second contact hole CH2 penetrating the protective layer PSV, and a portion of the second alignment line ARL2 may be exposed to the outside. It may be exposed to the outside by the third contact hole CH3 penetrating the PSV.
  • first and second partition walls PW1 and PW2 are formed on the protective layer PSV.
  • the first and second partition walls PW1 and PW2 may be spaced apart from each other on the protective layer PSV.
  • the first and second partitions (PW1, PW2) may be made of an organic insulating film that is advantageous for controlling the inclination.
  • Each of the first and second partitions PW1 and PW2 may have a curved surface having a cross section of a semicircle, a semi-ellipse, or the like.
  • the cross sections of each of the first and second partition walls PW1 and PW2 may have a trapezoidal shape including side surfaces S2 and S3 inclined at a predetermined inclination.
  • first and second electrodes REL1 and REL2 including a highly reflective conductive material are formed on the protective layer PSV provided with the first and second partition walls PW1 and PW2. Form.
  • the first electrode REL1 may be provided on the passivation layer PSV and the second side surface S3 of the first partition wall PW1.
  • the second electrode REL2 may be provided on the protective layer PSV and the second side surface S3 of the second partition wall PW2.
  • the first electrode REL1 provided on the protective layer PSV may be electrically connected to the first transistor electrode EL1 of the first transistor T1 through the first contact hole CH1.
  • first electrode REL1 provided on the protective layer PSV may be electrically connected to the first alignment line ARL1 through the second contact hole CH2 as shown in FIG. 5. .
  • the second electrode REL2 provided on the protective layer PSV may be electrically connected to the second alignment line ARL2 through the third contact hole CH3.
  • the first electrode REL1 provided on one side of the first partition PW1 may correspond to the shape of the first partition PW1.
  • the second electrode REL2 provided on one side of the second partition PW2 may correspond to the shape of the second partition PW2.
  • first and second capping layers CPL1 and CPL2 including a transparent conductive material are formed on the protective layer PSV on which the first and second electrodes REL1 and REL2 are formed. do.
  • a first insulating material layer (not shown) is deposited on the entire surface of the protective layer PSV provided with the first and second capping layers CPL1 and CPL2.
  • a first alignment voltage is applied to the first alignment line ARL1 so that an electric field is formed between the first and second electrodes REL1 and REL2, and a second alignment voltage is applied to the second alignment line ARL2. Is applied.
  • the first alignment voltage may be a ground voltage GND, and the second alignment voltage may be an AC voltage.
  • the electric field is formed between the first electrode REL1 and the second electrode REL2 as a predetermined voltage having different levels is applied to each of the first and second alignment lines ARL1 and ARL2. Can be formed.
  • the application of the ground voltage GND to the first electrode REL1 is intended to not affect the electrical characteristics of the first transistor T1 connected to the first electrode REL1.
  • the first electrode REL1 is an anode electrode
  • an AC or DC voltage having a predetermined voltage level other than the ground voltage GND may be applied to the first electrode REL1.
  • the first transistor T1 may be affected by the voltage applied to the first electrode REL1.
  • the electrical characteristics of the first transistor T1 may change, causing the pixel circuit unit PCL to malfunction.
  • the ground voltage GND is applied to the first electrode REL1 and the predetermined voltage is applied to the second electrode REL2 in order to prevent malfunction of the pixel circuit unit PCL.
  • An alternating current or direct current voltage having a voltage level can be applied.
  • the bar-shaped LEDs LD may be distributed on the substrate SUB while an electric field is applied between the first and second electrodes REL1 and REL2.
  • an inkjet printing method may be used.
  • a nozzle is disposed on the substrate SUB, and a solution containing the bar LEDs LD is dropped through the nozzles so that the bar LEDs LD are transferred to the substrate SUB. It may include a way to spread.
  • the method of distributing the bar LEDs LD on the substrate SUB is not limited thereto.
  • the supply of the first and second alignment voltages may be stopped.
  • the first insulating material layer is patterned through a mask process to form a first insulating layer IL1 provided under each of the bar-shaped LEDs LD.
  • a second insulating material layer (not shown) is deposited on the protective layer PSV in which the bar-shaped LEDs LD are aligned, and the bar-shaped LEDs are formed through a mask process.
  • the second insulating layer IL2 exposing both ends EP1 and EP2 of each of the LDs is formed.
  • a portion of the first and second alignment lines ARL1 and ARL2 may be removed by the mask process.
  • the first alignment line ARL1 may be provided to correspond to one pixel PXL.
  • a first contact electrode CNE1 is formed on the protective layer PSV on which the second insulating layer IL2 is formed.
  • the first contact electrode CNE1 may cover the first end EP1 of each of the first electrode REL1 and the bar-shaped LEDs LD.
  • the first electrode REL1 may be electrically connected to the first end EP1 of each of the bar-shaped LEDs LD through the first contact electrode CNE1.
  • the first contact is formed by using a mask process.
  • the third insulating layer IL3 covering the electrode CNE1 is formed.
  • a second contact electrode CNE2 is formed on the protective layer PSV on which the third insulating layer IL3 is formed.
  • the second contact electrode CNE2 may cover the second end EP2 of each of the second electrode REL2 and the bar-shaped LEDs LD.
  • the second electrode REL2 may be electrically connected to the second end EP2 of each of the bar-shaped LEDs LD through the second contact electrode CNE2.
  • a fourth insulating layer IL4 is formed on the entire surface of the protective layer PSV including the second contact electrode CNE2.
  • an overcoat layer OC is formed on the fourth insulating layer IL4, and a polarizing film POL is formed on the overcoat layer OC.
  • FIG. 9 illustrates a display device according to another exemplary embodiment of the present invention, and is a cross-sectional view corresponding to lines I to I 'of FIG. 5.
  • a description will be given mainly on differences from the above-described embodiment in order to avoid redundant description. Parts not specifically described in this embodiment are according to the above-described embodiment, and the same numbers indicate the same components, and similar numbers indicate similar components.
  • the display device illustrated in FIG. 9 may have a configuration substantially the same as or similar to that of the display device of FIG. 6 except that the second alignment wire is electrically connected to the second electrode through the second capping layer.
  • a display device includes a substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and a display element provided on the pixel circuit portion PCL.
  • the layer DPL and the overcoat layer OC provided on the display device layer DPL may be included.
  • the pixel circuit unit PCL may include a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and first and second alignment wirings. ARL1, ARL2) and a protective layer PSV.
  • the display element layer DPL includes first and second partition walls PW1 and PW2, a plurality of bar LEDs LD, first and second electrodes REL1 and REL2, and first and second capping layers CPL1 and CPL2 and first and second contact electrodes CNE1 and CNE2 may be included.
  • the first electrode REL1 may be disposed on one side surface of the first partition wall PW1 and the protective layer PSV.
  • the second electrode REL2 may be disposed on one side surface of the second partition wall PW2 and the protective layer PSV.
  • the second electrode REL2 may be provided in one pixel PXL so as not to overlap the second alignment line ARL2. In this case, electrical connection between the second alignment line ARL2 and the second electrode REL2 may be made through the second capping layer CPL2 covering the second electrode REL2.
  • the second capping layer CPL2 may be electrically connected to the second alignment line ARL2 through the third contact hole CH3 penetrating the protective layer PSV.
  • the second capping layer CPL2 may be directly provided on the second electrode REL2 disposed on one side of the second partition wall PW to be electrically connected to the second electrode REL2. .
  • the second electrode REL2 may be finally connected to the second alignment line ARL2 through the second capping layer CPL2.
  • the second alignment voltage of the second alignment line ARL2 is formed through the second capping layer CPL2. It may be delivered to the electrode REL2.
  • a second driving power source (see VSS of FIG. 4) of the second alignment wiring ARL2 is connected to the second electrode through the second capping layer CPL2. May be passed to (REL2).
  • FIG. 10 and 11 illustrate a display device according to another exemplary embodiment, which is a cross-sectional view corresponding to lines I to I 'of FIG. 5.
  • a description will be given mainly on differences from the above-described embodiment in order to avoid redundant description. Parts not specifically described in this embodiment are according to the above-described embodiment, and the same numbers indicate the same components, and similar numbers indicate similar components.
  • 10 and 11 may have a configuration substantially the same as or similar to that of FIG. 6 except that the overcoat layer is provided as a color filter layer.
  • a display device may include a substrate SUB, a pixel circuit portion PCL disposed on the substrate SUB, and the pixel circuit portion PCL.
  • the display device layer DPL may be disposed on the display device, and the color filter layer CF may be disposed on the display device layer DPL.
  • the pixel circuit unit PCL may include a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and first and second alignment wirings. ARL1, ARL2) and a protective layer PSV.
  • the display element layer DPL includes first and second partition walls PW1 and PW2, a plurality of bar LEDs LD, first and second electrodes REL1 and REL2, and first and second capping layers CPL1 and CPL2 and first and second contact electrodes CNE1 and CNE2 may be included.
  • the color filter layer CF transmits only light having a predetermined wavelength and blocks light in a wavelength range other than that, thereby reducing reflection of external light incident through the color filter layer CF.
  • the display device has an effect of reducing external light reflection even without using a separate polarizing film.
  • the color filter layer CF may serve as a planarization layer to alleviate the step generated by the display element layer DPL.
  • the color filter layer CF is an organic material having the same refractive index as that of the third and fourth insulating layers IL3 and IL4 provided on the first and second electrodes REL1 and REL2. It can be configured as.
  • the light emitted from the bar-shaped LEDs LD and reflected by the first and second electrodes REL1 and REL2 may be transferred to the third and fourth insulating layers IL3 and IL4 and the color filter layer. It may proceed in the direction in which the image is displayed without being absorbed in the CF). For this reason, the efficiency of the light emitted from the bar LEDs LD may be improved.
  • the color filter layer CF may include a plurality of particles PTC, as shown in FIG. 11, according to an embodiment.
  • the particles PTC may be dispersed in the color filter layer CF to adjust the light distribution of the light emitted from the bar LEDs LD to the color filter layer CF.
  • the particles (PTC) may include a conductive oxide of a metal, or particles of a conductive nitride of a metal, but is not limited thereto.
  • the particles may include voids that are empty spaces.
  • the conductive oxide of the metal for example, titanium dioxide (TiO 2 ), zirconium oxide (ZrO 2 ), or the like may be included.
  • Each of the particles PTC may be changed in various shapes according to the refractive index of the color filter layer CF, the thickness of the color filter layer CF, the distance from adjacent particles PTC, and the like.
  • the particles PTC may be dispersed in the color filter layer CF to scatter the light propagated to the color filter layer CF to prevent the light from concentrating on a specific region of the color filter layer CF.
  • the density of the particles PTC may be adjusted differently for each region in the color filter layer CF. For example, when light propagated to the color filter layer CF is concentrated in the center region of the color filter layer CF, the particles PTC may be dispersed to be concentrated to the center region of the color filter layer CF. have. However, the present invention is not limited thereto and vice versa.
  • FIG. 12 illustrates a display device according to another exemplary embodiment of the present invention, which is a cross-sectional view corresponding to lines I to I 'of FIG. 5, and FIG. 13 is an enlarged cross-sectional view of an area EA3 of FIG. 12.
  • FIG. 13 is an enlarged cross-sectional view of an area EA3 of FIG. 12.
  • the display device illustrated in FIG. 12 may have a configuration substantially the same as or similar to that of FIGS. 5 and 11 except that a light blocking pattern is disposed between the fourth insulating layer and the overcoat layer.
  • a display device may include a substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and a pixel circuit portion PCL.
  • the display device layer DPL and the color filter layer CF may be provided.
  • the pixel circuit unit PCL may include a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and first and second alignment wirings. ARL1, ARL2) and a protective layer PSV.
  • the display element layer DPL includes first and second partition walls PW1 and PW2, a plurality of bar LEDs LD, first and second electrodes REL1 and REL2, and first and second capping layers CPL1 and CPL2 and first and second contact electrodes CNE1 and CNE2 may be included.
  • the display device may further include first and second light blocking patterns BLP1 and BLP2 disposed under the color filter layer CF.
  • the first and second light blocking patterns BLP1 and BLP2 may include a black matrix and may reduce external light reflection by absorbing external light incident to the display device.
  • the first and second light blocking patterns BLP1 and BLP2 may be spaced apart from each other on the fourth insulating layer IL4 of the display device layer DPL with the bar-shaped LEDs LD interposed therebetween.
  • the first light blocking pattern BLP1 covers a portion of the first partition wall PW1 and is disposed on one side surface S3 of the first partition wall PW1. -1 electrode ') may not be covered.
  • the second light blocking pattern BLP2 covers a portion of the second partition wall PW2 and is disposed on one side of the second partition wall PW2. May not cover).
  • the first light blocking pattern BLP1 may be spaced apart from the first-first electrode REL1 by a predetermined distance d2 based on a normal line NL perpendicular to an upper end of the first-first electrode REL1. .
  • the distance d2 between the first light blocking pattern BLP1 and the first-first electrode REL1 may be determined by the light exit angle ⁇ 2 of the first-first electrode REL1.
  • the light emission angle ⁇ 2 is set when the light emitted from the first end EP1 of each of the bar-shaped LEDs LD is reflected in the direction in which the image is displayed by the first-first electrode REL1.
  • 3 may mean an angle included in a range that is not absorbed by the insulating layer IL3 and the fourth insulating layer IL4.
  • the light exit angle ⁇ 2 may be determined by the inclination of the first-first electrode REL1.
  • the inclination of the first-first electrode REL1 may correspond to the inclination of the one side S3 of the first partition PW1 (see ⁇ 1 of FIG. 7). Accordingly, the light exit angle ⁇ 2 may be determined by the inclination ⁇ 1 of one side surface S3 of the first partition wall PW1.
  • the first light blocking pattern BLP1 does not cover the 1-1 electrode REL1 and contacts the fourth insulator layer IL4 inclined at an angle of 34 ° to the left from the normal NL. It can be disposed on).
  • the second light blocking pattern BLP2 and the second-first electrode REL2 are disposed between the first light blocking pattern BLP1 and the first-first electrode REL1.
  • d2) can be spaced apart.
  • the color filter layer CF may be provided on the first and second light blocking patterns BLP1 and BLP2.
  • the color filter layer CF transmits only light having a predetermined wavelength and blocks light in a wavelength range other than that, thereby reducing reflection of external light incident through the color filter layer CF.
  • the color filter layer CF may serve as a planarization layer to alleviate the step generated by the display element layer DPL.
  • the color filter layer CF may have a refractive index equal to or similar to that of the third and fourth insulating layers IL3 and IL4 provided on the first and second electrodes REL1 and REL2. It may include an organic material having a.
  • FIG. 14 illustrates a display device according to another exemplary embodiment.
  • FIG. 14 is a plan view illustrating a unit light emitting region of a light emitting device included in one pixel
  • FIG. 15 is a line along line II to II ′ of FIG. 14. It is a cross section.
  • a plurality of bar LEDs are arranged in a horizontal direction, but the arrangement of the bar LEDs is not limited thereto.
  • the transistors connected to the bar LEDs and the signal lines connected to the transistors are omitted for convenience.
  • the display device illustrated in FIGS. 14 and 15 is substantially the same as or similar to the display device of FIG. 12 except that the first electrode covers the entire first partition and the second electrode covers the entire second partition.
  • a display device includes a substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and a display provided on the pixel circuit portion PCL.
  • the device layer DPL and the color filter layer CF provided on the display device layer DPL may be included.
  • the pixel circuit unit PCL may include a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and first and second alignment wirings. ARL1, ARL2) and a protective layer PSV.
  • the display element layer DPL includes first and second partition walls PW1 and PW2, a plurality of bar-shaped LEDs LD, first and second electrodes REL1 and REL2, and first and second contact electrodes CNE1, CNE2).
  • the first electrode REL1 may cover the entire first partition PW1
  • the second electrode REL2 may cover the entire second partition PW2.
  • the color filter layer CF may serve as a planarization layer to alleviate the step generated by the display element layer DPL.
  • the color filter layer CF may have an organic material having the same refractive index as that of the third and fourth insulating layers IL3 and IL4 provided on the first and second electrodes REL1 and REL2. It may be made of.
  • the display device may further include first and second light blocking patterns BLP1 and BLP2 disposed between the color filter layer CF and the fourth insulating layer IL4.
  • the first and second light blocking patterns BLP1 and BLP2 may include a black matrix and may reduce external light reflection by absorbing external light incident to the display device.
  • the first light blocking pattern BLP1 covers a part of the first electrode REL1
  • the second light blocking pattern BLP2 covers a part of the second electrode REL2. You can cover it.
  • first and second electrodes REL1 and REL2 cover the entire corresponding partitions, a part of the external light incident on the display device may be reflected by the first and second electrodes REL1 and REL2.
  • the first and second light blocking patterns BLP1 and BLP2 may absorb external light reflected by the first and second electrodes REL1 and REL2. Therefore, it is possible to prevent the components disposed under the first and second light blocking patterns BLP1 and BLP2 from being visually recognized.
  • the display device may be employed in various electronic devices.
  • the display device may be applied to various wearable devices such as a television, a laptop, a mobile phone, a smart phone, a smart pad (PD), a PMP, a PDA, a navigation device, a smart watch, and the like.
  • various wearable devices such as a television, a laptop, a mobile phone, a smart phone, a smart pad (PD), a PMP, a PDA, a navigation device, a smart watch, and the like.

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Abstract

발광 장치는, 기판; 상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 발광 소자; 상기 기판 상에서 상기 발광 소자를 사이에 두고 일정 간격 이격된 제1 및 제2 격벽; 상기 발광 소자의 제1 단부에 인접하도록 상기 제1 격벽 상에 제공된 제1 전극 및 상기 발광 소자의 제2 단부에 인접하도록 상기 제2 격벽 상에 제공된 제2 전극; 및 상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극을 포함할 수 있다. 평면 상에서 볼 때, 상기 제1 전극은 상기 제1 격벽과 부분적으로 중첩되고, 상기 제2 전극은 상기 제2 격벽과 부분적으로 중첩될 수 있다.

Description

발광 장치 및 이를 구비한 표시 장치
본 발명은 발광 장치 및 이를 구비한 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 LED라 함)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 발광 다이오드를 제작하는 기술이 개발되고 있다. 일 예로, 막대형 발광 다이오드는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명은 막대형 발광 다이오드를 포함한 발광 장치 및 이를 구비한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 발광 장치는, 기판; 상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 발광 소자; 상기 기판 상에서 상기 발광 소자를 사이에 두고 일정 간격 이격된 제1 및 제2 격벽; 상기 발광 소자의 제1 단부에 인접하도록 상기 제1 격벽 상에 제공된 제1 전극 및 상기 발광 소자의 제2 단부에 인접하도록 상기 제2 격벽 상에 제공된 제2 전극; 및 상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극을 포함할 수 있다. 평면 상에서 볼 때, 상기 제1 전극은 상기 제1 격벽과 부분적으로 중첩되고, 상기 제2 전극은 상기 제2 격벽과 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 제1 격벽의 일 측면 상에 배치되고, 상기 제2 전극은 상기 제2 격벽의 일 측면 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는, 상기 제1 및 제2 격벽과 상기 기판 사이에 제공된 보호층; 상기 보호층과 상기 발광 소자 사이에 제공된 제1 절연층; 상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 외부로 노출하는 제2 절연층; 상기 제1 컨택 전극 상에 제공되어 상기 제1 컨택 전극을 커버하는 제3 절연층; 및 상기 제2 컨택 전극 상에 제공되어 상기 제2 컨택 전극을 커버하는 제4 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 절연층과 상기 제4 절연층은 상기 제1 및 제2 전극과 동일한 굴절률을 갖는 절연 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는 상기 기판과 상기 보호층 사이에 제공되며, 평면 상에서 볼 때 일 방향을 따라 연장된 제1 및 제2 정렬 배선을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 정렬 배선은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 정렬 배선은 상기 제2 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는, 상기 제1 전극과 상기 제1 컨택 전극 사이에 제공되어 상기 제1 전극을 커버하는 제1 캡핑층; 및 상기 제2 전극과 상기 제2 컨택 전극 사이에 제공되어 상기 제2 전극을 커버하는 제2 캡핑층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층; 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함할 수 있다. 상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판의 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터 상에 제공된 보호층을 포함하는 화소 회로부; 및 상기 보호층 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함할 수 있다. 여기서, 상기 표시 소자층은, 상기 보호층 상에서 상기 발광 소자를 사이에 두고 일정 간격 이격된 제1 및 제2 격벽; 상기 발광 소자의 제1 단부에 인접하도록 상기 제1 격벽 상에 제공된 제1 전극 및 상기 발광 소자의 제2 단부에 인접하도록 상기 제2 격벽 상에 제공된 제2 전극; 및 상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극을 포함할 수 있다. 평면 상에서 볼 때, 상기 제1 전극은 상기 제1 격벽과 부분적으로 중첩되고, 상기 제2 전극은 상기 제2 격벽과 부분적으로 중첩될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판의 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터 상에 제공된 보호층을 포함하는 화소 회로부; 및 상기 보호층 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함할 수 있다. 여기서, 상기 표시 소자층은, 상기 보호층 상에서 상기 발광 소자를 사이에 두고 일정 간격 이격된 제1 및 제2 격벽; 상기 제1 격벽 상에 제공된 제1 전극 및 상기 제2 격벽 상에 제공된 제2 전극; 상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극; 상기 제1 및 제2 컨택 전극 상에 제공된 절연층; 상기 절연층 상에 제공된 차광 패턴; 및 상기 차광 패턴 상에 제공된 컬러 필터층을 포함할 수 있다. 평면 상에서 볼 때, 상기 제1 전극은 상기 제1 격벽 전체에 중첩되고, 상기 제2 전극은 상기 제2 격벽 전체에 중첩될 수 있다.
본 발명의 일 실시예에 따르면, 광의 효율을 향상시킬 수 있는 발광 장치 및 이를 구비한 표시 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 막대형 발광 다이오드를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1에 도시된 막대형 LED(LD)를 포함한 발광 장치를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4는 도 3에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 5는 도 3에 도시된 화소들 중 하나의 화소에 구비된 발광 장치의 단위 발광 영역을 나타낸 평면도이다.
도 6a은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 6b는 도 6a의 발광 장치를 다른 실시예에 따라 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 7a은 도 6a의 EA1 영역의 확대 단면도이고, 도 7b는 도 6b의 EA2 영역의 확대 단면도이다.
도 8a 내지 도 8h는 도 6a에 도시된 표시 장치의 제조 방법을 순차적으로 도시한 단면도이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 13은 도 12의 EA3 영역의 확대 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 특히, 하나의 화소에 구비된 발광 장치의 단위 발광 영역을 나타낸 평면도이다.
도 15는 도 14의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 막대형 발광 다이오드를 나타내는 사시도이다. 도 1에 있어서, 원 기둥 형상의 막대형 발광 다이오드(LD)를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 막대형 발광 다이오드(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13), 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 막대형 발광 다이오드(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다. 이하의 실시예에 있어서, 설명의 편의를 위해 상기 막대형 발광 다이오드(LD)를 “막대형 LED(LD)”로 지칭한다.
본 발명의 일 실시예에 따르면, 상기 막대형 LED(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 상기 막대형 LED(LD)의 연장 방향을 길이 방향이라고 하면, 상기 막대형 LED(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 막대형 LED(LD)는 원 기둥 형상으로 제공될 수 있다. 그러나, 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 상기 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 막대형 LED(LD)의 길이는 그 직경보다 클 수 있다.
이러한 막대형 LED(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다.
다만, 본 발명의 일 실시예에 의한 상기 막대형 LED(LD)의 크기가 이에 한정되는 것은 아니며, 상기 막대형 LED(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 상기 막대형 LED(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 막대형 LED(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 막대형 LED(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 막대형 LED(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
또한, 상기 막대형 LED(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
예를 들어, 상기 절연성 피막(14)은 상기 막대형 LED(LD)의 양 단부를 제외한 부분에 제공됨으로써 상기 막대형 LED(LD)의 양단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1에서는 상기 절연성 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 막대형 LED(LD)는 원 기둥의 측면이 모두 상기 절연성 피막(14)으로 둘러싸일 수 있다.
상기 절연성 피막(14)은 상기 제1 도전성 반도체층(11), 상기 활성층(12) 및/또는 상기 제2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 일 예로, 상기 절연성 피막(14)은 적어도 상기 활성층(12)의 외주면을 감싸도록 제공될 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 막대형 LED(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 상기 절연성 피막(14)을 형성함에 의해 상기 막대형 LED(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 다수의 막대형 LED들(LD)이 밀접하여 배치되는 경우, 상기 절연성 피막(14)은 막대형 LED들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 막대형 LED(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 일 예로, 상기 막대형 LED(LD)는, 조명 장치나 자발광 표시 장치로 이용될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 회로도이다.
특히, 도 2a 및 도 2b는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다. 본 발명의 일 실시예에 있어서, 상기 단위 발광 영역은 하나의 화소가 제공되는 화소 영역일 수 있다.
도 2a를 참조하면, 화소(PXL)는 하나 이상의 막대형 LED(LD)와, 이에 접속되어 상기 막대형 LED(LD)를 구동하는 구동 회로(144)를 포함할 수 있다.
상기 막대형 LED(LD)의 제1 전극(예컨대, 애노드 전극)은 상기 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
상기 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전원(VSS)은 상기 제1 구동 전원(VDD)의 전위보다 상기 막대형 LED(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다.
상기 막대형 LED(LD)는 상기 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 2a에서는 상기 화소(PXL)에 하나의 상기 막대형 LED(LD)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 상기 화소(PXL)는 서로 병렬 연결되는 복수의 상기 막대형 LED들(LD)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 구동 회로(144)는 제1 및 제2 트랜지스터(M1, M2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 상기 구동 회로(144)의 구조가 도 2a에 도시된 실시예에 한정되지는 않는다.
상기 제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 데이터선(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 상기 제1 트랜지스터(M1)의 상기 제1 전극과 상기 제2 전극은 서로 다른 전극으로, 예컨대 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 상기 제1 트랜지스터(M1)의 게이트 전극은 주사선(Si)에 접속된다.
이와 같은 상기 제1 트랜지스터(M1)는, 상기 주사선(Si)으로부터 상기 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 주사신호가 공급될 때 턴-온되어, 상기 데이터선(Dj)과 상기 제1 노드(N1)를 전기적으로 연결한다. 이때, 상기 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 상기 제1 노드(N1)로 상기 데이터 신호가 전달된다. 상기 제1 노드(N1)로 전달된 상기 데이터 신호는 상기 스토리지 커패시터(Cst)에 충전된다.
상기 제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 상기 제1 구동 전원(VDD)에 접속되고, 제2 전극은 상기 막대형 LED(LD)의 상기 제1 전극에 접속된다. 상기 제2 트랜지스터(M2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 제2 트랜지스터(M2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 막대형 LED(LD)로 공급되는 구동 전류의 양을 제어한다.
상기 스토리지 커패시터(Cst)의 일 전극은 상기 제1 구동 전원(VDD)에 접속되고, 다른 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)로 공급되는 상기 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 2a에서는 상기 데이터 신호를 상기 화소(PXL) 내부로 전달하기 위한 상기 제1 트랜지스터(M1)와, 상기 데이터 신호의 저장을 위한 상기 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 상기 막대형 LED(LD)로 공급하기 위한 상기 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 상기 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 상기 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 상기 구동 회로(144)는 상기 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 상기 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 상기 막대형 LED(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 상기 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 2a에서는 상기 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 및 제2 트랜지스터들(M1, M2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 구동 회로(144)에 포함되는 상기 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 2b에 도시된 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 2a의 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1에 도시된 막대형 LED(LD)를 포함한 발광 장치를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 1 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 상기 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명의 일 실시예에서는, 상기 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 적어도 하나의 막대형 LED(LD)를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 3에는 설명의 편의를 위해 상기 배선부가 생략되었다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
도 4는 도 3에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 4에서는, 설명의 편의를 위해, j번째 데이터 라인(Dj), i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)에 접속된 하나의 화소를 도시하였다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 화소(PXL)는 막대형 LED(LD), 제1 내지 제7 트랜지스터(T1 ~ T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 막대형 LED(LD)의 일측 단부는 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 상기 막대형 LED(LD)의 타측 단부는 제2 구동 전원(VSS)에 접속될 수 있다. 상기 막대형 LED(LD)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류 량에 대응하여 소정의 휘도의 광을 생성할 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속되고, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 막대형 LED(LD)의 상기 일측 단부에 접속된다. 이와 같은 상기 제1 트랜지스터(T1)는 자신의 게이트 전극인 제1 노드(N1)의 전압에 대응하여 상기 제1 구동 전원(VDD)으로부터 상기 막대형 LED(LD)를 경유하여 상기 제2 구동 전원(VSS)으로 흐르는 전류량을 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 상기 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 접속시킨다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호보다 낮은 전압으로 설정된다.
상기 제5 트랜지스터(T5)는 상기 제1 구동 전원(VDD)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 막대형 LED(LD)의 일측 단부 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 초기화 전원(Vint)과 상기 막대형 LED(LD)의 일측 단부 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 상기 제7 트랜지스터(T7)는 상기 i+1번째 스캔 라인(Si+1)으로 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 막대형 LED(LD)의 일측 단부로 공급한다.
상기 스토리지 커패시터(Cst)는 상기 제1 구동 전원(VDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 상기 하나의 화소(PXL) 내에 상기 막대형 LED(LD)를 정렬할 때, 제2 노드(N2)에는 제1 정렬 배선(미도시)이 연결되고, 상기 막대형 LED(LD)의 타측 단부에는 제2 정렬 배선(미도시)이 연결된다.
상기 제1 정렬 배선에는 그라운드 전압(GND)이 인가되고, 상기 제2 정렬 배선에는 교류 전압이 인가될 수 있다. 상기 제1 및 제2 정렬 배선 각각에 서로 상이한 전압 레벨을 갖는 소정의 전압이 인가됨에 따라, 상기 제2 노드(N2)와 상기 막대형 LED(LD)의 타측 단부 사이에 전계가 형성될 수 있다. 상기 전계에 의해 상기 막대형 LED(LD)는 상기 화소(PXL) 내에서 원하는 영역에 정렬될 수 있다.
도 5는 도 3에 도시된 화소들 중 하나의 화소에 구비된 발광 장치의 단위 발광 영역을 나타낸 평면도이고, 도 6a은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 6b는 도 6a의 발광 장치를 다른 실시예에 따라 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이고, 도 7a는 도 6a의 EA1 영역의 확대 단면도이며, 도 7b는 도 6b의 EA2 영역의 확대 단면도이다.
도 5에 있어서, 편의를 위하여 복수의 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 막대형 LED들의 배열이 이에 한정되지는 않는다. 도 5에 있어서, 단위 발광 영역은 상기 하나의 화소가 제공되는 화소 영역일 수 있다.
또한, 도 5에 있어서, 편의를 위하여 상기 막대형 LED들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
도 1 내지 도 7b을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 제1 및 제2 정렬 배선(ARL1, ARL2)을 포함할 수 있다.
상기 표시 소자층(DPL)은 제1 및 제2 격벽(PW1, PW2), 복수의 막대형 LED들(LD), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
설명의 편의를 위해, 상기 화소 회로부(PCL)를 우선 설명하고, 이후 상기 표시 소자층(DPL)을 설명한다.
상기 버퍼층(BFL)은 상기 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다.
상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 제1 트랜지스터(T1)는 상기 막대형 LED들(LD) 중 일부에 전기적으로 연결되어 상기 막대형 LED들(LD)을 구동하는 구동 트랜지스터일 수 있다. 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극(EL1, EL2)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 제1 트랜지스터 전극(EL1)에 접촉되는 제1 영역과 상기 제2 트랜지스터 전극(EL2)에 접촉되는 제2 영역을 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 영역은 채널 영역일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역은 소스 영역 및 드레인 영역 중 하나의 영역일 수 있고, 상기 제2 영역은 나머지 하나의 영역일 수 있다.
상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 제1 트랜지스터 전극(EL1)과 상기 제2 트랜지스터 전극(EL2) 각각은 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
상기 제1 정렬 배선(ARL1)은 상기 층간 절연층(ILD) 상에 제공되며 제2 컨택 홀(CH2)을 통해 상기 제1 전극(REL1)에 전기적으로 연결될 수 있다. 상기 제1 정렬 배선(ARL1)에는 제1 정렬 전압이 인가될 수 있다.
상기 제1 정렬 배선(ARL1)은 상기 막대형 LED들(LD)을 상기 하나의 화소(PXL) 내에 정렬시키기 위해 상기 제1 전극(REL1)으로 상기 제1 정렬 전압을 전달할 수 있다.
상기 제2 정렬 배선(ARL2)은 상기 층간 절연층(ILD) 상에 제공되어 제3 컨택 홀(CH3)을 통해 상기 제2 전극(REL2)에 전기적으로 연결될 수 있다. 상기 제2 정렬 배선(ARL2)에는 제2 정렬 전압이 인가될 수 있다.
상기 제2 정렬 배선(ARL2)은 상기 막대형 LED들(LD)을 상기 하나의 화소(PXL) 내에 정렬시키기 위해 상기 제2 전극(REL2)으로 상기 제2 정렬 전압을 전달할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 정렬 배선(ARL1)에는 상기 제1 정렬 전압으로 그라운드 전압(GND)이 인가될 수 있고, 상기 제2 정렬 배선(ARL2)에는 상기 제2 정렬 전압으로 교류 전압이 인가될 수 있다.
상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 전압이 인가됨에 따라 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 전계가 형성될 수 있다.
상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 평면 상에서 볼 때 제2 방향(DR2)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 정렬 배선(ARL1)은 상기 하나의 화소(PXL) 내에만 대응되도록 제공될 수 있다. 상기 제2 정렬 배선(ARL2)은 상기 하나의 화소(PXL)뿐만 아니라 상기 제2 방향(DR2)을 따라 상기 하나의 화소(PXL)에 인접한 화소(미도시)까지 대응되도록 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 정렬 배선(ARL2)은 상기 하나의 화소(PXL) 내에 상기 막대형 LED들(LD)을 정렬한 후, 각 막대형 LED(LD)의 제2 단부(EP2)로 제2 구동 전원(VSS)을 제공하는 구동 전압 배선으로 기능할 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2)와 상기 제1 및 제2 정렬 배선(ARL1, ARL2) 상에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 제1 트랜지스터 전극(EL1)의 일부를 외부로 노출하는 제1 컨택 홀(CH1)과, 상기 제2 및 제3 컨택 홀(CH2, CH3)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 정렬 배선(ARL1, ARL2)이 상기 화소 회로부(PCL) 내에 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 상기 표시 소자층(DPL) 내에 제공될 수도 있다. 이러한 경우, 상기 제1 및 제2 정렬 배선(AR1L, ARL2)은 상기 제1 및 제2 전극(REL1, REL2)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
상기 표시 소자층(DPL)에 포함된 상기 막대형 LED들(LD) 각각은 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 및 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
실시예에 따라, 상기 막대형 LED들(LD) 각각은 상기 제2 도전성 반도체층(13) 상부에 제공된 전극층(미도시)을 더 포함할 수 있다.
상기 전극층은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
상기 막대형 LED들(LD) 각각은 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다.
상기 제1 단부(EP1)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 제2 단부(EP2)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다. 상기 막대형 LED들(LD) 각각은 컬러 광 및/또는 백색 광을 출사할 수 있다.
상기 막대형 LED들(LD) 각각의 제1 및 제2 단부(EP1, EP2)는 상기 막대형 LED들(LD) 각각의 상면 일부를 커버하는 제2 절연층(IL2)에 의해 외부로 노출될 수 있다. 상기 제2 절연층(IL2)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다.
상기 막대형 LED들(LD) 각각의 하부에는 제1 절연층(IL1)이 배치될 수 있다.
상기 제1 절연층(IL1)은 상기 막대형 LED들(LD) 각각과 상기 보호층(PSV) 사이의 공간을 메우며 상기 막대형 LED들(LD)을 안정적으로 지지하며 상기 막대형 LED들(LD)의 이탈을 방지할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연층(IL1)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막을 포함할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 하나의 화소(PXL) 내에서 단위 발광 영역을 구획할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상에서 일정 간격 이격되도록 제공될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 하나의 막대형 LED(LD)의 길이 이상으로 상기 보호층(PSV) 상에서 이격될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 격벽(PW1, PW2)은, 도 6a 및 도 7a에 도시된 바와 같이 하부에서 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 상기 보호층(PSV)에 접하는 상기 제1 및 제2 격벽(PW1, PW2)의 하부 면의 폭(W)은 대략 6 내지 7㎛ 정도일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 상기 제1 및 제2 격벽(PW1, PW2)은 도 6b 및 도 7b에 도시된 바와 같이 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수도 있다. 이러한 경우, 상기 제1 및 제2 격벽(PW1, PW2) 각각은 도 7b에 도시된 바와 같이, 상기 보호층(PSV)에 접하는 하부 면(S4), 상기 하부 면(S4)에 마주보며 상기 하부 면(S4)보다 폭이 좁은 상면(S1), 상기 하부 면(S1)과 상기 상면(S1)에 연결된 제1 및 제2 측면(S2, S3)을 포함할 수 있다. 이로 인해, 상기 제1 및 제2 격벽(PW1, PW2) 각각은 사다리꼴 형상의 단면을 가질 수 있다.
여기서, 상기 제2 측면(S3)은 상기 막대형 LED들(LD) 각각의 양단부(EP1, EP2) 중 하나에 인접하고, 상기 제1 측면(S2)은 상기 제2 측면(S3)에 마주볼 수 있다. 상기 제2 측면(S3)은 상기 상면(S1)의 일측 끝단에서 상기 하부 면(S4)에 수직인 법선을 기준으로 소정의 경사도(θ1)를 가질 수 있다. 상기 경사도(θ1)는 90°미만일 수 있다. 이로 인해, 상기 제2 측면(S3)은 경사질 수 있다. 상기 제1 측면(S2)은 상기 제2 측면(S3)과 동일하게 경사질 수 있다.
단면 상에서 볼 때, 상기 제1 및 제2 격벽(PW1, PW2)의 형상은 상술한 실시예들에 한정되는 것은 아니며 원형, 사각형, 삼각형, 다각형 등 다양한 형상을 가질 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상의 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
상기 제1 전극(REL1)은 상기 제1 격벽(PW1)의 일 측면 및 상기 보호층(PSV) 상에 배치될 수 있다. 또한, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2)의 일 측면 및 상기 보호층(PSV) 상에 배치될 수 있다.
설명의 편의를 위해, 상기 제1 격벽(PW1)의 일 측면 상에 배치된 상기 제1 전극(REL1)을 제1-1 전극(REL1)으로 지칭하고, 상기 제2 격벽(PW2)의 일 측면 상에 배치된 상기 제2 전극(REL2)을 제2-1 전극(REL2)으로 지칭한다.
평면 상에서 볼 때, 상기 제1-1 전극(REL1)은 상기 제1 격벽(PW1)에 부분적으로 중첩되고, 상기 제2-1 전극(REL2)은 상기 제2 격벽(PW2)에 부분적으로 중첩될 수 있다.
상기 제1-1 및 제2-1 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되게 제공될 수 있다.
이에 따라, 상기 제1-1 전극(REL1)은 상기 제1 격벽(PW1)이 사다리꼴 형상의 단면을 갖는 경우 상기 제1 격벽(PW1)의 제2 측면(S3)의 경사도(θ1)에 대응되게 경사질 수 있다. 또한, 상기 제1-1 전극(REL1)은 상기 제1 격벽(PW1)이 반원 또는 반타원 형상의 단면을 갖는 경우 상기 제1 격벽(PW1)의 곡면에 대응되는 곡률을 가질 수 있다.,
마찬가지로, 상기 제2-1 전극(REL2)은 상기 제2 격벽(PW2)이 사다리꼴 형상의 단면을 갖는 경우 상기 제2 격벽(PW2)의 제2 측면(S3)의 경사도에 대응되게 경사질 수 있다. 또한, 상기 제2-1 전극(REL2)은 상기 제2 격벽(PW2)이 반원 또는 반타원 형상의 단면을 갖는 경우 상기 제2 격벽(PW2)의 곡면에 대응되는 곡률을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 및 제2-1 전극(REL1, REL2)은 상기 막대형 LED(LD)의 양단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다.
특히, 상기 제1-1 및 제2-1 전극(REL1, REL2)이 상기 제1 및 제2 격벽(PW1, PW2)에 대응하는 형상을 갖기 때문에, 상기 막대형 LED들(LD) 각각의 양단부(EP1, EP2)에서 출사된 광은 상기 제1-1 및 제2-1 전극(REL1, REL2)에 의해 반사되어 상기 정면 방향으로 더욱 진행될 수 있다. 따라서, 상기 막대형 LED들(LD) 각각에서 출사된 광의 효율이 향상될 수 있다.
상기 제1-1 전극(REL1)과 상기 막대형 LED들(LD) 각각의 제1 단부(EP1) 사이의 간격(d1)이 짧을수록 각 막대형 LED(LD)의 제1 단부(EP1)에서 출사된 광은 손실 없이 상기 제1-1 전극(REL1)으로 진행될 수 있다. 이로 인해, 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)에서 출사된 광의 효율이 향상될 수 있다.
마찬가지로, 상기 제2-1 전극(REL2)과 상기 막대형 LED들(LD) 각각의 제2 단부(EP2) 사이의 간격이 짧을수록, 각 막대형 LED(LD)의 제2 단부(EP2)에서 출사된 광은 손실 없이 상기 제2-1 전극(REL2)으로 진행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 격벽(PW1, PW2)은 상기 제1-1 및 제2-1 전극(REL1, REL2)과 함께 상기 막대형 LED들(LD) 각각에서 출사되는 광의 효율을 향상시키는 반사 부재로 작용할 수 있다.
상기 제1-1 및 제2-1 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1-1 전극(REL1)이 애노드 전극이고, 상기 제2-1 전극(REL2)이 애노드 전극일 수 있다.
상기 제1-1 전극(REL1)과 상기 제2-1 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
상기 보호층(PSV) 상에 제공된 상기 제1 전극(REL1, 이하 '제1-2 전극'이라 함)은 상기 보호층(PSV)을 관통하는 상기 제2 컨택 홀(CH2)을 통해 상기 제1 정렬 배선(ARL1)에 전기적으로 연결될 수 있다. 상기 제1 정렬 배선(ARL1)의 상기 제1 정렬 전압은 상기 하나의 화소(PXL) 내에 상기 막대형 LED들(LD)을 정렬할 때 상기 제2 컨택 홀(CH2)을 통해 상기 제1-2 전극(REL1)으로 인가될 수 있다.
또한, 상기 제1-2 전극(REL1)은 상기 보호층(PSV)을 관통하는 상기 제1 컨택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 트랜지스터 전극(EL1)에 전기적으로 연결될 수 있다. 상기 제1 트랜지스터(T1)에 제공된 신호는 상기 막대형 LED들(LD)을 구동할 때 상기 제1 컨택 홀(CH1)을 통해 상기 제1-2 전극(REL1)으로 전달될 수 있다.
상기 보호층(PSV) 상에 제공된 상기 제2 전극(REL2, 이하 '제2-2 전극'이라 함)은 상기 보호층(PSV)을 관통하는 상기 제3 컨택 홀(CH3)을 통해 상기 제2 정렬 배선(ARL2)에 전기적으로 연결될 수 있다. 따라서, 상기 하나의 화소(PXL) 내에 상기 막대형 LED들(LD)을 정렬할 때 상기 제2 정렬 배선(ARL2)의 상기 제2 정렬 전압은 상기 제3 컨택 홀(CH3)을 통해 상기 제2-2 전극(REL2)으로 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 막대형 LED들(LD)을 구동할 때 상기 제2 구동 전원(VSS)이 상기 제2 정렬 배선(ARL2)으로 인가될 수 있다. 따라서, 상기 막대형 LED들(LD)을 구동할 때, 상기 제2 정렬 배선(ARL2)의 제2 구동 전원(VSS)은 상기 제3 컨택 홀(CH3)을 통해 상기 제2-2 전극(REL2)으로 전달될 수 있다.
상기 제1-1 및 제1-2 전극(REL1)과 상기 제2-1 및 제2-2 전극(REL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
또한, 상기 제1-1 및 제1-2 전극(REL1)과 상기 제2-1 및 제2-2 전극(REL2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
특히, 상기 제1-1 및 제1-2 전극(REL1)과 상기 제2-1 및 제2-2 전극(REL2)은 상기 막대형 LED들(LD) 각각의 양단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 다중막으로 형성될 수 있다. 이러한 경우, 상기 제1-1 및 제1-2 전극(REL1)과 상기 제2-1 및 제2-2 전극(REL2)은 ITO/Ag/ITO 순으로 적층된 다중막으로 형성되거나 Ti/Al/Ti 순으로 적층된 다중막으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1-1 및 제1-2 전극(REL1)과 상기 제2-1 및 제2-2 전극(REL2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 상기 제1-1 및 제1-2 전극(REL1)과 상기 제2-1 및 제2-2 전극(REL2)은 상기 막대형 LED들(LD) 각각의 양단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 재료로 이루어질 수 있다.
상기 제1-1 및 제1-2 전극(REL1) 상에는 제1 캡핑층(CPL1)이 제공될 수 있다. 상기 제1 캡핑층(CPL1)은 상기 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 상기 제1-1 및 제1-2 전극(REL1)의 손상을 방지하며, 상기 제1-1 및 제1-2 전극(REL1)과 상기 화소 회로부(PCL)의 접착력을 더욱 강화시킬 수 있다.
상기 제1 캡핑층(CPL1)은 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)에서 출사되어 상기 제1-1 및 제1-2 전극(REL1)에 의해 상기 정면 방향으로 반사된 광의 손실을 최소화하기 위해 IZO와 같은 투명한 도전성 재료로 이루어질 수 있다.
평면 상에서 볼 때, 상기 제1 캡핑층(CPL1)은 상기 제1-1 및 제1-2 전극(REL1)과 상기 제1 격벽(PW1)에 중첩할 수 있다.
상기 제1 캡핑층(CPL1) 상에는 상기 제1-1 전극(REL1)과 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)를 전기적 및/또는 물리적으로 안정되게 연결하는 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 상기 투명한 도전성 재료는 ITO, IZO, ITZO 등을 포함할 수 있다. 상기 제1 컨택 전극(CNE1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
상기 제1 컨택 전극(CNE1)은 평면 상에서 볼 때 상기 제1-1 및 제1-2 전극(REL1)을 커버하며 상기 제1-1 및 제1-2 전극(REL1)에 중첩될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)에 부분적으로 중첩될 수 있다.
실시예에 따라, 상기 제1 캡핑층(CPL1)이 생략되는 경우, 상기 제1 컨택 전극(CNE1)은 상기 제1-1 및 제1-2 전극(REL1) 상에 직접 제공되어 상기 제1-1 및 제1-2 전극(REL1)에 바로 연결될 수 있다.
상기 제1 컨택 전극(CNE1) 상에는 상기 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(IL3)이 제공될 수 있다. 상기 제3 절연층(IL3)은 상기 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 상기 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다.
상기 제3 절연층(IL3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 상기 제3 절연층(IL3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
상기 제2 전극(REL2) 상에는 제2 캡핑층(CPL2)이 제공될 수 있다. 상기 제2 캡핑층(CPL2)은 상기 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 상기 제2-1 및 제2-2 전극(REL2)의 손상을 방지하며, 상기 제2-1 및 제2-2 전극(REL2)과 상기 화소 회로부(PCL)의 접착력을 더욱 강화시킬 수 있다.
상기 제2 캡핑층(CPL2)은 상기 제1 캡핑층(CPL1)과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다. 평면 상에서 볼 때, 상기 제2 캡핑층(CPL2)은 상기 제2-1 및 제2-2 전극(REL2) 및 상기 제2 격벽(PW2)에 중첩할 수 있다.
상기 제2 캡핑층(CPL2) 상에는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제2-1 및 제2-2 전극(REL2)을 커버하며 상기 제2-1 및 제2-2 전극(REL2)에 중첩될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 막대형 LED들(LD) 각각의 제2 단부(EP2)에 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 상기 제2 캡핑층(CPL2)이 생략되는 경우, 상기 제2 컨택 전극(CNE2)은 상기 제2-1 및 제2-2 전극(REL2) 상에 직접 제공되어 상기 제2-1 및 제2-2 전극(REL2)에 바로 연결될 수 있다.
상기 제2 컨택 전극(CNE2) 상에는 상기 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(IL4)이 제공될 수 있다.
상기 제4 절연층(IL4)은 상기 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 상기 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 상기 제4 절연층(IL4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
상기 제4 절연층(IL4) 상에는 오버 코트층(OC)이 제공될 수 있다.
상기 오버 코트층(OC)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 상기 오버 코트층(OC)은 상기 막대형 LED들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
실시예에 따라, 상기 오버 코트층(OC)이 생략될 수 있다. 상기 오버 코트층(OC)이 생략된 경우, 상기 제4 절연층(IL4)이 상기 막대형 LED들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상기 오버 코트층(OC) 상에는 편광 필름(POL)이 제공될 수 있다.
상기 편광 필름(POL)은 편광 축을 가지며 상기 편광 축에 수직하는 방향으로 광을 선편광시킬 수 있다. 예를 들어, 상기 편광 필름(POL)은 상기 편광 축과 일치하는 광은 흡수시키고, 상기 편광 축과 수직하는 광은 통과시킬 수 있다. 따라서, 상기 광이 상기 편광 필름(POL)을 통과하면, 상기 편광 축에 수직 방향으로 선편광될 수 있다.
상기 편광 필름(POL)은 외부로부터 상기 표시 장치로 유입되어 상기 표시 장치 내에서 반사되어 출사된 광 중 상기 편광 축에 일치하는 광을 흡수함으로써 상기 표시 장치의 외부광 반사율을 줄일 수 있다.
상술한 바와 같이, 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)는 상기 제1-1 전극(REL1)에 연결되고, 상기 막대형 LED들(LD) 각각의 제2 단부(EP2)는 상기 제2-1 전극(REL2)에 연결될 수 있다. 예를 들어, 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11)은 상기 제1-1 전극(REL1)에 연결되고, 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)은 상기 제2-1 전극(REL2)에 연결될 수 있다.
이에 따라, 상기 막대형 LED들(LD) 각각의 제1 및 제2 도전성 반도체층(11, 13)은 상기 제1-1 전극(REL1)과 상기 제2-1 전극(REL2)을 통해 소정 전압을 인가받을 수 있다.
상기 막대형 LED들(LD) 각각의 양측 단부(EP1, EP2)에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 막대형 LED들(LD) 각각이 발광하게 된다.
상기 막대형 LED들(LD) 각각의 제1 단부(EP1)에서 출사된 광은 상기 제1 단부(EP1)와 마주보는 상기 제1-1 전극(REL1)으로 이동할 수 있다. 상기 제1-1 전극(REL1)으로 이동한 광은 상기 제1-1 전극(REL1)에 의해 상기 정면 방향으로 반사되어 상기 제3 및 제4 절연층(IL3, IL4)으로 진행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극(REL1)에 의해 상기 정면 방향으로 반사된 광(이하, '제1 반사광'이라 함)의 출광 효율을 향상시키기 위해, 상기 제3 및 제4 절연층(IL3, IL4)은 상기 제1-1 전극(REL1)과 동일한 굴절률을 갖는 절연막으로 구성될 수 있다.
만일, 상기 제3 및 제4 절연층(IL3, IL4)이 상기 제1-1 전극(REL1)의 굴절률보다 작은 굴절률을 갖는 경우, 상기 제1 반사광 중 일부는 전반사 조건에 의해 상기 제3 및 제4 절연층(IL3, IL4) 내에 흡수될 수 있다. 이로 인해, 상기 제1 반사광의 출광 효율이 떨어질 수 있다.
이에, 본 발명의 일 실시예에서는 상기 제3 및 제4 절연층(IL3, IL4)의 굴절률을 상기 제1-1 전극(REL1)과 동일하게 하여 광 손실 없이 상기 제1 반사광의 출광 효율을 향상시킬 수 있다.
상기 막대형 LED들(LD) 각각의 제2 단부(EP2)에서 출사된 광은 상기 제2 단부(EP2)와 마주보는 상기 제2-1 전극(REL2)으로 이동할 수 있다. 상기 제2-1 전극(REL2)으로 이동한 광은 상기 제2-1 전극(REL2)에 의해 상기 정면 방향으로 반사될 수 있다.
상기 제2-1 전극(REL2)에 의해 상기 정면 방향으로 반사된 광(이하, '제2 반사광'이라 함)은 상기 제3 및 제4 절연층(IL3, IL4)으로 진행될 수 있다.
상기 제3 및 제4 절연층(IL3, IL4)이 상기 제2-1 전극(REL2)과 동일한 굴절률을 갖기 때문에, 상기 제2 반사 광은 손실 없이 상기 제3 및 제4 절연층(IL3, IL4)을 통과할 수 있다. 이로 인해, 상기 제2 반사 광의 출광 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 절연층(IL4)을 통과한 상기 제1 및 제2 반사광 각각의 출광 효율을 향상시키기 위해, 상기 제4 절연층(IL4) 상부에 제공된 상기 오버 코트층(OC)은 상기 제4 절연층(IL4)과 동일한 굴절률을 갖는 유기 절연막으로 이루어질 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치에서, 상기 제1-1 및 제2-1 전극(REL1, REL2) 각각은 평면 상에서 볼 때 대응하는 격벽의 일부와 중첩되도록 배치될 수 있다.
즉, 상기 제1-1 및 제2-1 전극(REL1, REL2)은 상기 표시 장치 내에서 특정 영역에만 제공될 수 있다. 구체적으로, 상기 제1-1 전극(REL1)은 상기 제1 격벽(PW1)의 일 측면 상에만 배치되고, 상기 제2-1 전극(REL2)은 상기 제2 격벽(PW2)의 일 측면 상에만 배치될 수 있다.
이러한 경우, 상기 표시 장치로 입사된 외부광 중 상기 대응하는 격벽의 상면으로 진행된 광은 상기 제1-1 및 제2-1 전극(REL1, REL2)의 부재로 인해 상기 제3 및 제4 절연층(IL3, IL4)과 상기 오버 코트층(OC) 내에서 흡수될 수 있다.
이로 인해, 본 발명의 일 실시예에 따른 표시 장치는 상기 외부광에 따른 시인 불량을 최소화할 수 있다.
기존의 표시 장치에서, 상기 제1-1 및 제2-1 전극(REL1, REL2)은 대응하는 격벽 전체를 커버하도록 제공되었다. 따라서, 기존의 표시 장치에서 상기 제1-1 및 제2-1 전극(REL1, REL2)이 차지하는 면적은 본 발명의 일 실시예에 따른 표시 장치에 비해 클 수 있다.
만일, 기존의 표시 장치로 외부광이 입사될 경우, 상기 외부광은 상기 대응하는 격벽 전체를 커버하는 상기 제1-1 및 제2-1 전극(REL1, REL2)에 의해 반사되어 외부로 시인될 수 있다. 따라서, 기존의 표시 장치에서는 외부광 반사율의 증가로 인한 화질 불량이 발생할 수 있다.
이에, 본 발명의 일 실시예에서는, 상기 제1-1 전극(REL1)과 상기 제2-1 전극(REL2)을 대응하는 격벽의 일부에만 중첩되게 배치함으로써, 상기 외부광에 의한 화질 불량을 최소화할 수 있다.
도 8a 내지 도 8h는 도 6a에 도시된 표시 장치의 제조 방법을 순차적으로 도시한 단면도이다.
도 1 내지 도 8a를 참조하면, 기판(SUB) 상에 화소 회로부(PCL)를 형성한다.
상기 화소 회로부(PCL)는 제1 및 제2 트랜지스터(T1, T2), 제1 및 제2 정렬 배선(ARL1, ARL2), 보호층(PSV)을 포함한다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 상기 기판(SUB)의 버퍼층(BFL) 상에 제공된 반도체층(SCL), 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공된 게이트 전극(GE), 상기 반도체층(SCL)에 각각 연결된 제1 및 제2 트랜지스터 전극(EL1, EL2)을 포함할 수 있다.
상기 제1 트랜지스터(T1)의 제1 트랜지스터 전극(EL1)의 일부는 상기 보호층(PSV)을 관통하는 제1 컨택 홀(CH1)에 의해 외부로 노출될 수 있다.
상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 층간 절연층(ILD) 상에 형성될 수 있다. 상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 상기 제1 및 제2 트랜지스터 전극(EL1, EL2)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
상기 제1 정렬 배선(ARL1)의 일부는 상기 보호층(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 외부로 노출될 수 있으며, 상기 제2 정렬 배선(ARL2)의 일부는 상기 보호층(PSV)을 관통하는 제3 컨택 홀(CH3)에 의해 외부로 노출될 수 있다.
도 1 내지 도 8b를 참조하면, 상기 보호층(PSV) 상에 제1 및 제2 격벽(PW1, PW2)을 형성한다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상에서 일정 간격 이격될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 및 제2 격벽(PW1, PW2)은 경사도 조절에 유리한 유기 절연막으로 이루어질 수 있다.
상기 제1 및 제2 격벽(PW1, PW2) 각각은 반원, 반타원 등의 단면을 갖는 곡면으로 이루어질 수 있다. 실시예에 따라, 상기 제1 및 제2 격벽(PW1, PW2) 각각의 단면은 소정의 경사도로 경사진 측면들(S2, S3)을 포함한 사다리꼴 형상을 가질 수 있다.
도 1 내지 도 8c를 참조하면, 상기 제1 및 제2 격벽(PW1, PW2)이 제공된 상기 보호층(PSV) 상에 반사율이 높은 도전성 재료를 포함한 제1 및 제2 전극(REL1, REL2)을 형성한다.
상기 제1 전극(REL1)은 상기 보호층(PSV)과 상기 제1 격벽(PW1)의 제2 측면(S3) 상에 제공될 수 있다. 상기 제2 전극(REL2)은 상기 보호층(PSV)과 상기 제2 격벽(PW2)의 제2 측면(S3) 상에 제공될 수 있다.
상기 보호층(PSV) 상에 제공된 상기 제1 전극(REL1)은 상기 제1 컨택 홀(CH1)을 통하여 상기 제1 트랜지스터(T1)의 제1 트랜지스터 전극(EL1)에 전기적으로 연결될 수 있다.
또한, 상기 보호층(PSV) 상에 제공된 상기 제1 전극(REL1)은 도 5에 도시된 바와 같이 상기 제2 컨택 홀(CH2)을 통하여 상기 제1 정렬 배선(ARL1)에 전기적으로 연결될 수 있다.
상기 보호층(PSV) 상에 제공된 상기 제2 전극(REL2)은 상기 제3 컨택 홀(CH3)을 통하여 상기 제2 정렬 배선(ARL2)에 전기적으로 연결될 수 있다.
상기 제1 격벽(PW1)의 일 측면 상에 제공된 상기 제1 전극(REL1)은 상기 제1 격벽(PW1)의 형상에 대응될 수 있다. 마찬가지로, 상기 제2 격벽(PW2)의 일 측면 상에 제공된 상기 제2 전극(REL2)은 상기 제2 격벽(PW2)의 형상에 대응될 수 있다.
도 1 내지 도 8d를 참조하면, 상기 제1 및 제2 전극(REL1, REL2)이 형성된 상기 보호층(PSV) 상에 투명한 도전성 재료를 포함한 제1 및 제2 캡핑층(CPL1, CPL2)을 형성한다.
도 1 내지 도 8e를 참조하면, 상기 제1 및 제2 캡핍층(CPL1, CPL2)이 제공된 상기 보호층(PSV) 전면에 제1 절연 물질층(미도시)을 증착한다.
이어, 상기 제1 및 제2 전극(REL1, REL2) 사이에 전계가 형성되도록 상기 제1 정렬 배선(ARL1)에 제1 정렬 전압을 인가하고, 상기 제2 정렬 배선(ARL2)에 제2 정렬 전압을 인가한다.
상기 제1 정렬 전압은 그라운드 전압(GND)일 수 있고, 상기 제2 정렬 전압은 교류 전압일 수 있다.
상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2) 각각에 서로 상이한 레벨을 갖는 소정의 전압이 인가됨에 따라 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 상기 전계가 형성될 수 있다.
상기 제1 전극(REL1)에 상기 그라운드 전압(GND)를 인가하는 것은 상기 제1 전극(REL1)에 연결된 상기 제1 트랜지스터(T1)의 전기적 특성에 영향을 미치지 않게 하기 위함이다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)이 애노드 전극이므로, 상기 그라운드 전압(GND)이 아닌 소정의 전압 레벨을 갖는 교류 또는 직류 전압이 상기 제1 전극(REL1)에 인가될 경우, 상기 제1 전극(REL1)에 인가되는 전압에 의해 상기 제1 트랜지스터(T1)가 영향을 받을 수 있다. 이로 인해, 상기 제1 트랜지스터(T1)의 전기적 특성이 변하여 상기 화소 회로부(PCL)가 오동작할 수 있다.
이에, 본 발명의 일 실시예에서는 상기 화소 회로부(PCL)의 오동작을 방지하지 위해, 상기 제1 전극(REL1)에 상기 그라운드 전압(GND)을 인가하고, 상기 제2 전극(REL2)에 소정의 전압 레벨을 갖는 교류 또는 직류 전압을 인가할 수 있다.
상술한 바와 같이, 상기 제1 및 제2 전극(REL1, REL2) 사이에 전계가 인가된 상태에서 상기 기판(SUB) 상에 상기 막대형 LED들(LD)이 산포될 수 있다.
상기 막대형 LED들(LD)을 산포하는 방식의 일 예로서, 잉크젯 프린팅 방식이 이용될 수 있다. 상기 잉크젯 프린팅 방식은 상기 기판(SUB) 상에 노즐을 배치하고, 상기 노즐을 통해 상기 막대형 LED들(LD)이 포함된 용액을 투하하여 상기 막대형 LED들(LD)을 상기 기판(SUB)에 산포시키는 방식을 포함할 수 있다. 상기 막대형 LED들(LD)을 상기 기판(SUB) 상에 산포하는 방식은 이에 한정되는 것은 아니다.
상기 막대형 LED들(LD)이 투입되는 경우, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 상기 전계가 형성되어 있기 때문에, 상기 막대형 LED들(LD)의 자가 정렬이 유도될 수 있다.
상기 막대형 LED들(LD)의 정렬이 완료되면, 상기 제1 및 제2 정렬 전압의 공급이 중단될 수 있다.
이어, 마스크 공정을 통해 상기 제1 절연 물질층을 패터닝하여 상기 막대형 LED들(LD) 각각의 하부에 제공되는 제1 절연층(IL1)을 형성한다.
도 1 내지 도 8f를 참조하면, 상기 막대형 LED들(LD)이 정렬된 상기 보호층(PSV) 상에 제2 절연 물질층(미도시)을 증착하고 마스크 공정을 통해 상기 막대형 LED들(LD) 각각의 양단부(EP1, EP2)를 노출하는 제2 절연층(IL2)을 형성한다.
상기 마스크 공정에 의해 상기 제1 및 제2 정렬 배선(ARL1, ARL2)의 일부가 제거될 수 있다. 이로 인해, 상기 제1 정렬 배선(ARL1)은 하나의 화소(PXL) 내에 대응되도록 제공될 수 있다.
이어, 상기 제2 절연층(IL2)이 형성된 상기 보호층(PSV) 상에 제1 컨택 전극(CNE1)을 형성한다.
상기 제1 컨택 전극(CNE1)은 상기 제1 전극(REL1)과 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)를 커버할 수 있다. 상기 제1 전극(REL1)은 상기 제1 컨택 전극(CNE1)을 통해 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다.
도 1 내지 도 8g를 참조하면, 상기 제1 컨택 전극(CNE1)이 제공된 상기 보호층(PSV) 상에 제3 절연 물질층(미도시)을 증착한 후, 마스크 공정을 이용하여 상기 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(IL3)을 형성한다.
이어, 상기 제3 절연층(IL3)이 형성된 상기 보호층(PSV) 상에 제2 컨택 전극(CNE2)을 형성한다.
상기 제2 컨택 전극(CNE2)은 상기 제2 전극(REL2)과 상기 막대형 LED들(LD) 각각의 제2 단부(EP2)를 커버할 수 있다. 상기 제2 전극(REL2)은 상기 제2 컨택 전극(CNE2)을 통해 상기 막대형 LED들(LD) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다.
도 1 내지 도 8h를 참조하면, 상기 제2 컨택 전극(CNE2)을 포함하는 상기 보호층(PSV) 전면에 제4 절연층(IL4)을 형성한다.
이어, 상기 제4 절연층(IL4) 상에 오버 코트층(OC)을 형성하고, 상기 오버 코트층(OC) 상에 편광 필름(POL)을 형성한다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다. 본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 9에 도시된 표시 장치는, 제2 정렬 배선이 제2 캡핑층을 통해 제2 전극에 전기적으로 연결되는 점을 제외하면 도 6의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 5 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL), 및 상기 표시 소자층(DPL) 상에 제공된 오버 코트층(OC)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 제1 및 제2 정렬 배선(ARL1, ARL2), 보호층(PSV)을 포함할 수 있다.
상기 표시 소자층(DPL)은 제1 및 제2 격벽(PW1, PW2), 복수의 막대형 LED들(LD), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 캡핑층(CPL1, CPL2), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 제1 전극(REL1)은 상기 제1 격벽(PW1)의 일 측면 및 상기 보호층(PSV) 상에 배치될 수 있다. 상기 제2 전극(REL2)은 상기 제2 격벽(PW2)의 일 측면 및 상기 보호층(PSV) 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극(REL2)은 상기 제2 정렬 배선(ARL2)과 중첩되지 않도록 하나의 화소(PXL)내에 제공될 수 있다. 이러한 경우, 상기 제2 정렬 배선(ARL2)과 상기 제2 전극(REL2)의 전기적 연결은 상기 제2 전극(REL2)을 커버하는 상기 제2 캡핑층(CPL2)을 통해 이루어질 수 있다.
상기 제2 캡핑층(CPL2)은 상기 보호층(PSV)을 관통하는 제3 컨택 홀(CH3)을 통해 상기 제2 정렬 배선(ARL2)에 전기적으로 연결될 수 있다. 또한, 상기 제2 캡핑층(CPL2)은 상기 제2 격벽(PW)의 일 측면 상에 배치되는 상기 제2 전극(REL2) 상에 직접 제공되어 상기 제2 전극(REL2)에 전기적으로 연결될 수 있다.
따라서, 상기 제2 전극(REL2)은 상기 제2 캡핑층(CPL2)을 통해 상기 제2 정렬 배선(ARL2)에 최종적으로 연결될 수 있다.
결국, 상기 막대형 LED들(LD)을 상기 하나의 화소(PXL) 내에 정렬시킬 때, 상기 제2 정렬 배선(ARL2)의 제2 정렬 전압은 상기 제2 캡핑층(CPL2)을 통해 상기 제2 전극(REL2)으로 전달될 수 있다. 또한, 상기 막대형 LED들(LD)을 구동시킬 때, 상기 제2 정렬 배선(ARL2)의 제2 구동 전원(도 4의 VSS 참고)은 상기 제2 캡핑층(CPL2)을 통해 상기 제2 전극(REL2)으로 전달될 수 있다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다. 본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 10 및 도 11에 도시된 표시 장치는, 오버 코트층이 컬러 필터층으로 제공되는 점을 제외하면 도 6의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 5, 도 10, 및 도 11을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 배치된 화소 회로부(PCL), 상기 화소 회로부(PCL) 상에 배치된 표시 소자층(DPL), 및 상기 표시 소자층(DPL) 상에 배치된 컬러 필터층(CF)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 제1 및 제2 정렬 배선(ARL1, ARL2), 보호층(PSV)을 포함할 수 있다.
상기 표시 소자층(DPL)은 제1 및 제2 격벽(PW1, PW2), 복수의 막대형 LED들(LD), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 캡핑층(CPL1, CPL2), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 컬러 필터층(CF)은 미리 설정된 파장의 광만을 투과하고 그 이외의 파장 범위의 광은 차단함으로써 상기 컬러 필터층(CF)을 통해 입사된 외광의 반사를 줄일 수 있다. 이러한 경우, 상기 표시 장치는 별도의 편광 필름을 사용하지 않더라도 외광 반사를 저감할 수 있는 효과가 있다.
또한, 상기 컬러 필터층(CF)은 상기 표시 소자층(DPL)에 의해 발생된 단차를 완화시키는 평탄화층으로 작용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러 필터층(CF)은 상기 제1 및 제2 전극(REL1, REL2) 상에 제공된 제3 및 제4 절연층(IL3, IL4)과 동일한 굴절률을 갖는 유기 재료로 구성될 수 있다.
이러한 경우, 상기 막대형 LED들(LD)에서 출사되어 상기 제1 및 제2 전극(REL1, REL2)에 의해 반사된 광은 상기 제3 및 제4 절연층(IL3, IL4)과 상기 컬러 필터층(CF) 내에 흡수되지 않고 화상이 표시되는 방향으로 진행될 수 있다. 이로 인해, 상기 막대형 LED들(LD)에서 출사된 광의 효율이 향상될 수 있다.
상기 컬러 필터층(CF)은, 실시예에 따라, 도 11에 도시된 바와 같이 복수의 입자(PTC)들을 포함할 수 있다.
상기 입자(PTC)들은 상기 막대형 LED들(LD)에서 출사되어 상기 컬러 필터층(CF)으로 진행되는 광의 출광 분포를 조절하기 위해 상기 컬러 필터층(CF) 내에 분산될 수 있다.
본 발명의 일 실시예에 있어서, 상기 입자(PTC)들은 금속의 도전성 산화물, 또는 금속의 도전성 질화물의 입자들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 입자(PTC)들은 빈 공간인 공동(void)을 포함할 수도 있다. 상기 금속의 도전성 산화물로는, 예를 들어, 이산화타이타늄(TiO2), 산화지르코늄(ZrO2) 등을 포함할 수 있다.
상기 입자(PTC)들 각각은 상기 컬러 필터층(CF)의 굴절률, 상기 컬러 필터층(CF)의 두께, 인접하게 배치된 입자(PTC)들로부터의 거리 등에 따라 다양한 형상으로 변경될 수 있다.
상기 입자들(PTC)은 상기 컬러 필터층(CF) 내에 분산되어 상기 컬러 필터층(CF)으로 진행된 광을 산란시켜 상기 광이 상기 컬러 필터층(CF)의 특정 영역으로 집중되는 것을 방지할 수 있다.
상기 입자들(PTC)의 밀집도는 상기 컬러 필터층(CF) 내에서 영역별로 상이하게 조절될 수 있다. 예를 들어, 상기 컬러 필터층(CF)으로 진행된 광이 상기 컬러 필터층(CF)의 가운데 영역에서 집중될 경우, 상기 입자들(PTC)은 상기 컬러 필터층(CF)의 가운데 영역으로 집중되도록 분산될 수 있다. 그러나, 이에 한정되지 않으며, 그 반대의 경우도 가능할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이며, 도 13은 도 12의 EA3 영역의 확대 단면도이다. 본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 12에 도시된 표시 장치는, 제4 절연층과 오버 코트층 사이에 차광 패턴이 배치되는 점을 제외하고는 도 5 및 도 11의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 5, 도 12, 및 도 13을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL), 및 컬러 필터층(CF)를 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 제1 및 제2 정렬 배선(ARL1, ARL2), 보호층(PSV)을 포함할 수 있다.
상기 표시 소자층(DPL)은 제1 및 제2 격벽(PW1, PW2), 복수의 막대형 LED들(LD), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 캡핑층(CPL1, CPL2), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 표시 장치는 상기 컬러 필터층(CF) 하부에 배치된 제1 및 제2 차광 패턴(BLP1, BLP2)을 더 포함할 수 있다.
상기 제1 및 제2 차광 패턴(BLP1, BLP2)은 블랙 매트릭스를 포함하며 상기 표시 장치로 입사된 외부광을 흡수함으로써 외부광 반사를 줄이는 역할을 할 수 있다.
상기 제1 및 제2 차광 패턴(BLP1, BLP2)은 상기 막대형 LED들(LD) 각각을 사이에 두고 상기 표시 소자층(DPL)의 제4 절연층(IL4) 상에서 일정 간격 이격될 수 있다.
상기 제1 차광 패턴(BLP1)은 상기 제1 격벽(PW1)의 일부를 커버하고, 상기 제1 격벽(PW1)의 일 측면(S3) 상에 배치된 상기 제1 전극(REL1, 이하 '제1-1 전극'이라 함)을 커버하지 않을 수 있다.
상기 제2 차광 패턴(BLP2)은 상기 제2 격벽(PW2)의 일부를 커버하고, 상기 제2 격벽(PW2)의 일 측면 상에 배치된 상기 제2 전극(REL2, 이하 '제2-1 전극'이라 함)을 커버하지 않을 수 있다.
상기 제1 차광 패턴(BLP1)은 상기 제1-1 전극(REL1)의 상측 끝단에서 수직인 법선(NL)을 기준으로 상기 제1-1 전극(REL1)으로부터 일정 간격(d2) 이격될 수 있다.
상기 제1 차광 패턴(BLP1)과 상기 제1-1 전극(REL1) 사이의 간격(d2)은 상기 제1-1 전극(REL1)의 출광각(θ2)에 의해 결정될 수 있다.
상기 출광각(θ2)은, 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)에서 출사된 광이 상기 제1-1 전극(REL1)에 의해 화상이 표시되는 방향으로 반사될 때 제3 절연층(IL3) 및 상기 제4 절연층(IL4)으로 흡수되지 않는 범위 내에 포함된 각도를 의미할 수 있다.
상기 출광각(θ2)은 상기 제1-1 전극(REL1)의 경사도에 의해 결정될 수 있다. 상기 제1-1 전극(REL1)의 경사도는 상기 제1 격벽(PW1)의 일 측면(S3)의 경사도(도 7의 θ1 참고)에 대응될 수 있다. 따라서, 상기 출광각(θ2)은 상기 제1 격벽(PW1)의 일 측면(S3)의 경사도(θ1)에 의해 결정될 수 있다.
예를 들어, 상기 제1 격벽(PW1)의 일 측면(S3)의 경사도(θ1)가 28°인 경우 상기 제1-1 전극(REL1)의 출광각(θ2)은 34°일 수 있다. 따라서, 상기 제1 차광 패턴(BLP1)은 상기 제1-1 전극(REL1)을 커버하지 않으면서 상기 법선(NL)으로부터 좌측방향으로 34°로 기울어진 기울기에 접하도록 상기 제4 절연층(IL4) 상에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 차광 패턴(BLP2)과 상기 제2-1 전극(REL2)은 상기 제1 차광 패턴(BLP1)과 상기 제1-1 전극(REL1) 사이의 간격(d2)만큼 이격될 수 있다.
상기 제1 및 제2 차광 패턴(BLP1, BLP2) 상에는 상기 컬러 필터층(CF)이 제공될 수 있다.
상기 컬러 필터층(CF)은 미리 설정된 파장의 광만을 투과하고 그 이외의 파장 범위의 광은 차단함으로써 상기 컬러 필터층(CF)을 통해 입사된 외부광의 반사를 줄일 수 있다. 또한, 상기 컬러 필터층(CF)은 상기 표시 소자층(DPL)에 의해 발생된 단차를 완화시키는 평탄화층으로 작용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러 필터층(CF)은 상기 제1 및 제2 전극(REL1, REL2) 상에 제공된 제3 및 제4 절연층(IL3, IL4)의 굴절률과 동일하거나 유사한 굴절률을 갖는 유기 재료를 포함할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 특히, 하나의 화소에 구비된 발광 장치의 단위 발광 영역을 나타낸 평면도이며, 도 15은 도 14의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 14에 있어서, 편의를 위하여 복수의 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 막대형 LED들의 배열이 이에 한정되지는 않는다.
또한, 도 14에 있어서, 편의를 위하여 막대형 LED들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
도 14 및 도 15에 도시된 표시 장치는, 제1 전극이 제1 격벽 전체를 커버하고 제2 전극이 제2 격벽 전체를 커버한다는 점을 제외하면 도 12의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 14 및 도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL), 및 상기 표시 소자층(DPL) 상에 제공된 컬러 필터층(CF)를 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 제1 및 제2 정렬 배선(ARL1, ARL2), 보호층(PSV)을 포함할 수 있다.
상기 표시 소자층(DPL)은 제1 및 제2 격벽(PW1, PW2), 복수의 막대형 LED들(LD), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1 전극(REL1)은 상기 제1 격벽(PW1) 전체를 커버하고, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2) 전체를 커버할 수 있다.
상기 컬러 필터층(CF)은 상기 표시 소자층(DPL)에 의해 발생된 단차를 완화시키는 평탄화층으로 작용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬러 필터층(CF)은 상기 제1 및 제2 전극(REL1, REL2) 상에 제공된 제3 및 제4 절연층(IL3, IL4)과 동일한 굴절률을 갖는 유기 재료로 이루어질 수 있다.
상기 표시 장치는 상기 컬러 필터층(CF)과 상기 제4 절연층(IL4) 사이에 배치된 제1 및 제2 차광 패턴(BLP1, BLP2)을 더 포함할 수 있다.
상기 제1 및 제2 차광 패턴(BLP1, BLP2)은 블랙 매트릭스를 포함하며 상기 표시 장치로 입사된 외부광을 흡수함으로써 외부광 반사를 줄이는 역할을 할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 차광 패턴(BLP1)은 상기 제1 전극(REL1)의 일부를 커버하고, 상기 제2 차광 패턴(BLP2)은 상기 제2 전극(REL2)의 일부를 커버할 수 있다.
상기 제1 및 제2 전극(REL1, REL2)이 대응하는 격벽 전체를 커버하므로, 상기 표시 장치로 입사된 외부광의 일부가 상기 제1 및 제2 전극(REL1, REL2)에 의해 반사될 수 있다.
이러한 경우, 상기 제1 및 제2 차광 패턴(BLP1, BLP2)이 상기 제1 및 제2 전극(REL1, REL2)에 의해 반사된 외부광을 흡수할 수 있다. 따라서, 상기 제1 및 제2 차광 패턴(BLP1, BLP2) 하부에 배치된 구성 요소들이 외부로 시인되는 현상을 방지할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 발광 소자;
    상기 기판 상에서 상기 발광 소자를 사이에 두고 일정 간격 이격된 제1 및 제2 격벽;
    상기 발광 소자의 제1 단부에 인접하도록 상기 제1 격벽 상에 제공된 제1 전극 및 상기 발광 소자의 제2 단부에 인접하도록 상기 제2 격벽 상에 제공된 제2 전극; 및
    상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극을 포함하고,
    평면 상에서 볼 때, 상기 제1 전극은 상기 제1 격벽과 부분적으로 중첩되고, 상기 제2 전극은 상기 제2 격벽과 부분적으로 중첩되는 발광 장치.
  2. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 격벽의 일 측면 상에 배치되고, 상기 제2 전극은 상기 제2 격벽의 일 측면 상에 배치되는 발광 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 격벽과 상기 기판 사이에 제공된 보호층;
    상기 보호층과 상기 발광 소자 사이에 제공된 제1 절연층;
    상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 외부로 노출하는 제2 절연층;
    상기 제1 컨택 전극 상에 제공되어 상기 제1 컨택 전극을 커버하는 제3 절연층; 및
    상기 제2 컨택 전극 상에 제공되어 상기 제2 컨택 전극을 커버하는 제4 절연층을 더 포함하고,
    상기 제3 절연층과 상기 제4 절연층은 상기 제1 및 제2 전극과 동일한 굴절률을 갖는 절연 물질을 포함하는 발광 장치.
  4. 제3 항에 있어서,
    상기 기판과 상기 보호층 사이에 제공되며, 평면 상에서 볼 때 일 방향을 따라 연장된 제1 및 제2 정렬 배선을 더 포함하고,
    상기 제1 정렬 배선은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 정렬 배선은 상기 제2 전극과 전기적으로 연결되는 발광 장치.
  5. 제4 항에 있어서,
    상기 제1 전극과 상기 제1 컨택 전극 사이에 제공되어 상기 제1 전극을 커버하는 제1 캡핑층; 및
    상기 제2 전극과 상기 제2 컨택 전극 사이에 제공되어 상기 제2 전극을 커버하는 제2 캡핑층을 더 포함하는 발광 장치.
  6. 제1 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함하는 발광 장치.
  7. 제6 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 발광 장치.
  8. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 기판의 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터 상에 제공된 보호층을 포함하는 화소 회로부; 및
    상기 보호층 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 보호층 상에서 상기 발광 소자를 사이에 두고 일정 간격 이격된 제1 및 제2 격벽;
    상기 발광 소자의 제1 단부에 인접하도록 상기 제1 격벽 상에 제공된 제1 전극 및 상기 발광 소자의 제2 단부에 인접하도록 상기 제2 격벽 상에 제공된 제2 전극; 및
    상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극을 포함하고,
    평면 상에서 볼 때, 상기 제1 전극은 상기 제1 격벽과 부분적으로 중첩되고, 상기 제2 전극은 상기 제2 격벽과 부분적으로 중첩되는 표시 장치.
  9. 제8 항에 있어서,
    상기 기판과 상기 보호층 사이에 제공되며, 평면 상에서 볼 때 열 방향을 따라 연장된 제1 및 제2 정렬 배선을 더 포함하고,
    상기 제1 정렬 배선은 상기 제1 전극과 전기적으로 연결되고, 상기 제2 정렬 배선은 상기 제2 전극과 전기적으로 연결되는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 전극은 상기 제1 격벽의 일 측면 상에 배치되고, 상기 제2 전극은 상기 제2 격벽의 일 측면 상에 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 보호층과 상기 발광 소자 사이에 제공된 제1 절연층;
    상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 외부로 노출하는 제2 절연층;
    상기 제1 컨택 전극 상에 제공되어 상기 제1 컨택 전극을 커버하는 제3 절연층; 및
    상기 제2 컨택 전극 상에 제공되어 상기 제2 컨택 전극을 커버하는 제4 절연층을 더 포함하고,
    상기 제3 절연층과 상기 제4 절연층은 상기 제1 및 제2 전극과 동일한 굴절률을 갖는 절연 물질을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제4 절연층 상에 제공되며 상기 제4 절연층과 동일한 굴절률을 갖는 평탄화층을 더 포함하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제4 절연층 상에 제공되며, 상기 제4 절연층과 동일한 굴절률을 갖는 컬러 필터층을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 컬러 필터층은 상기 컬러 필터층 내부에 분산된 광 산란 입자들을 포함하는 표시 장치.
  15. 제13 항에 있어서,
    상기 제4 절연층과 상기 컬러 필터층 사이에 제공된 차광 패턴을 더 포함하고,
    상기 차광 패턴은 블랙 매트릭스를 포함하며, 상기 제1 및 제2 격벽 각각에 부분적으로 대응되는 표시 장치.
  16. 제8 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 표시 장치.
  18. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 기판의 표시 영역에 제공되며, 적어도 하나의 트랜지스터 및 상기 트랜지스터 상에 제공된 보호층을 포함하는 화소 회로부; 및
    상기 보호층 상에 제공되며 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자를 구비한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 보호층 상에서 상기 발광 소자를 사이에 두고 일정 간격 이격된 제1 및 제2 격벽;
    상기 제1 격벽 상에 제공된 제1 전극 및 상기 제2 격벽 상에 제공된 제2 전극;
    상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극 및 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극;
    상기 제1 및 제2 컨택 전극 상에 제공된 절연층;
    상기 절연층 상에 제공된 차광 패턴; 및
    상기 차광 패턴 상에 제공된 컬러 필터층을 포함하고,
    평면 상에서 볼 때, 상기 제1 전극은 상기 제1 격벽 전체에 중첩되고, 상기 제2 전극은 상기 제2 격벽 전체에 중첩되는 표시 장치.
  19. 제18 항에 있어서,
    상기 차광 패턴은 블랙 매트릭스를 포함하며, 상기 제1 전극의 일부 및 상기 제2 전극의 일부를 커버하는 표시 장치.
  20. 제19 항에 있어서,
    상기 절연층은 상기 제1 및 제2 전극과 동일한 굴절률을 갖는 절연 물질을 포함하고,
    상기 컬러 필터층은 상기 절연층과 동일한 굴절률을 갖는 표시 장치.
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