WO2022086037A1 - 화소 및 이를 구비한 표시 장치 - Google Patents

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WO2022086037A1
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light emitting
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layer
bank
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박지은
진달래
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a pixel and a display device having the same.
  • An object of the present invention is to provide a pixel capable of improving light output efficiency of light emitting devices.
  • Another object of the present invention is to provide a display device including the above-described pixel.
  • a pixel according to an embodiment of the present invention includes: a first bank pattern provided on a substrate; first and second electrodes provided on the first bank pattern and extending in a first direction; an insulating layer provided on the first electrode and the second electrode; a plurality of light emitting elements provided on the insulating layer between the first electrode and the second electrode; a first contact electrode electrically connecting the first electrode and the light emitting devices; and a second contact electrode electrically connecting the second electrode and the light emitting devices.
  • the first electrode and the second electrode may be disposed to be spaced apart from each other in a second direction different from the first direction on the first bank pattern.
  • the first electrode may be provided on one side of the first bank pattern to partially overlap the first bank pattern
  • the second electrode may be provided on the other side of the first bank pattern. may be provided to partially overlap the first bank pattern.
  • the light emitting devices may be provided on the insulating layer between the first electrode and the second electrode on the first bank pattern.
  • the light emitting devices may overlap the first bank pattern when viewed in plan and cross-section.
  • a width of the first bank pattern in the second direction may be greater than a length of each of the light emitting devices.
  • the first bank pattern may be a black matrix.
  • the pixel includes a bank surrounding the first and second electrodes; and a light blocking pattern provided on the bank.
  • the bank pattern and the light blocking pattern may include the same material.
  • the bank and the light blocking pattern may be a dam portion surrounding the first and second electrodes and the light emitting devices.
  • the pixel may further include a color conversion layer disposed on the light emitting devices.
  • the color conversion layer may fill a region in which the light emitting devices are located surrounded by the dam portion.
  • the pixel may further include a third electrode provided on the substrate and adjacent to the second electrode in the second direction.
  • the second electrode may include a first side facing the first electrode and a second side facing the third electrode in the second direction.
  • the pixel may further include a second bank pattern provided on the substrate and adjacent to the first bank pattern in the second direction.
  • the second electrode and the third electrode may be disposed to be spaced apart from each other on the second bank pattern.
  • the first electrode may be provided on one side of the first bank pattern to partially overlap the first bank pattern.
  • a first side surface of the second electrode may be provided on the other side of the first bank pattern to partially overlap the first bank pattern.
  • a second side surface of the second electrode may be provided on one side of the second bank pattern to partially overlap the second bank pattern.
  • the third electrode may be provided on the other side of the second bank pattern to partially overlap the second bank pattern.
  • the light emitting devices may include: at least one first light emitting device provided on the first bank pattern between the first electrode and the second electrode; and at least one second light emitting device provided on the second bank pattern between the second electrode and the third electrode.
  • the second electrode and the third electrode may be disposed to be spaced apart from each other on the substrate.
  • the third electrode may include a first side surface facing the second electrode in the second direction and a second side surface facing the first side surface.
  • the first electrode may be provided on one side of the first bank pattern to partially overlap the first bank pattern.
  • a first side surface of the second electrode may be provided on the other side of the first bank pattern to partially overlap the first bank pattern, and a second side surface of the second electrode may be provided on the substrate to provide the substrate.
  • a first side surface of the third electrode may be provided on the substrate to partially overlap the substrate, and a second side surface of the third electrode may be provided on one side of the second bank pattern to provide the second bank pattern. can be partially overlapped with
  • the light emitting devices may include: at least one first light emitting device provided on the first bank pattern between the first electrode and a first side surface of the second electrode; and at least one second light emitting device provided on the substrate between the second side surface of the second electrode and the first side surface of the third electrode.
  • a display device includes: a substrate including a plurality of pixel areas; and a pixel provided in each of the pixel areas.
  • the pixel may include: a bank pattern provided on the substrate; first and second electrodes provided on the bank pattern and extending in a first direction; an insulating layer provided on the first electrode and the second electrode; a plurality of light emitting elements provided on the insulating layer between the first electrode and the second electrode; a first contact electrode electrically connecting the first electrode and the light emitting devices; and a second contact electrode electrically connecting the second electrode and the light emitting devices.
  • the first electrode and the second electrode may be disposed to be spaced apart from each other in a second direction different from the first direction on the bank pattern.
  • the light emitting elements on the bank pattern by arranging the light emitting elements on the bank pattern to reduce the distance from the light conversion pattern layer located on the light emitting elements, the amount of light emitted from the light emitting elements and proceeding to the light conversion pattern layer is reduced.
  • a pixel capable of increasing the light output efficiency of light emitting devices and a display device having the same may be provided.
  • a pixel capable of increasing the number of alignment of the light emitting devices per unit area by sufficiently securing the alignment area of the light emitting device between the alignment electrodes and a display device having the same can be provided.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the light emitting device of FIG. 1 .
  • FIG. 3 is a diagram illustrating a display device according to an exemplary embodiment of the present invention, and is, for example, a schematic plan view of the display device using the light emitting device shown in FIGS. 1 and 2 as a light source.
  • 4A to 4C are circuit diagrams illustrating electrical connection relationships between components included in one pixel illustrated in FIG. 3 according to various embodiments.
  • 5A is a plan view schematically illustrating one of the pixels illustrated in FIG. 3 .
  • FIG. 5B is a plan view schematically illustrating an example in which a light blocking pattern is applied to the pixel of FIG. 5A .
  • FIG. 6 is a plan view illustrating only first and second bank patterns, first and second electrodes, and light emitting devices in the pixel of FIG. 5A .
  • FIG. 7 is a cross-sectional view taken along line I to I' of FIG. 5A.
  • FIG. 8 is a cross-sectional view taken along line II to II' of FIG. 5A.
  • FIG. 9 is a cross-sectional view of the first to third contact electrodes of FIG. 8 implemented according to another embodiment, and is a cross-sectional view taken along line II to II′ of FIG. 5A .
  • FIG. 10 is a cross-sectional view taken along line III to III' of FIG. 5B.
  • 11A and 11B are cross-sectional views corresponding to lines III to III′ of FIG. 5B , illustrating the bank and light blocking pattern of FIG. 10 according to another embodiment.
  • 12A to 12K are schematic cross-sectional views sequentially illustrating the pixel of FIG. 10 according to a manufacturing method.
  • FIG. 13 is a plan view schematically illustrating a pixel according to another exemplary embodiment of the present invention.
  • FIG. 14 is a cross-sectional view taken along line IV to IV' of FIG. 13 .
  • FIG. 15 is a schematic cross-sectional view of a display device layer including a light conversion pattern layer in the pixel of FIG. 13 , and is a cross-sectional view taken along line IV to IV′ of FIG. 13 .
  • 16 is a plan view schematically illustrating a pixel according to another exemplary embodiment of the present invention.
  • 17 is a cross-sectional view taken along line V to V' of FIG. 16 .
  • FIG. 18 is a schematic cross-sectional view of a display element layer including a light conversion pattern layer in the pixel of FIG. 17 , and is a cross-sectional view corresponding to line V to V' of FIG. 16 .
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the singular expression includes the plural expression unless the context clearly dictates otherwise.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be "under” another part, this includes not only cases where it is “directly under” another part, but also cases where there is another part in between.
  • a certain component eg 'first component'
  • another component eg 'second component'
  • the certain component is directly connected to the other component, or another component (eg, a 'third component')
  • a certain element eg 'first element'
  • a certain element is “directly connected” or “directly connected” to another element (eg 'second element').
  • connected it may be understood that no other element (eg, a 'third element') exists between the certain element and the other element.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the light emitting device of FIG. 1 .
  • the type and/or shape of the light emitting device is not limited to the embodiment shown in FIGS. 1 and 2 .
  • the light emitting device LD includes a first semiconductor layer 11 , a second semiconductor layer 13 , and an active layer interposed between the first and second semiconductor layers 11 and 13 ( 12) may be included.
  • the light emitting device LD implements a light emitting laminate in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked along the longitudinal direction of the light emitting device LD.
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the light emitting device LD may include one end (or lower end) and the other end (or upper end) along the extending direction.
  • any one of the first and second semiconductor layers 11 and 13 is formed, and at the other end (or upper end) of the light emitting device LD, the first and second semiconductor layers 11 and 13 are disposed.
  • the remaining semiconductor layers among the first and second semiconductor layers 11 and 13 may be disposed.
  • the first semiconductor layer 11 is disposed at one end (or lower end) of the light emitting device LD
  • the second semiconductor layer 13 is disposed at the other end (or upper end) of the light emitting device LD. can be placed.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting device LD may have a long (ie, an aspect ratio greater than 1) rod-like shape, a bar-like shape, or a column shape in the length L direction.
  • the present invention is not limited thereto, and according to embodiments, the light emitting device LD may have a short (ie, an aspect ratio less than 1) rod shape, bar shape, or column shape in the length L direction.
  • the light emitting device LD may have a rod shape, a bar shape, or a column shape having the same length L and diameter D.
  • a length L of the light emitting device LD may be greater than a diameter D or a width of a cross-section thereof.
  • the light emitting device LD is, for example, a light emitting diode (LED) manufactured so as to have a diameter (D) and/or a length (L) of about a nano scale to a micro scale. ) may be included.
  • LED light emitting diode
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 6 ⁇ m, and the length L thereof may be about 1 ⁇ m to 10 ⁇ m.
  • the diameter D and the length L of the light emitting element LD are not limited thereto, and the light emitting element LD is not limited thereto so as to meet the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light emitting element LD is applied.
  • the size of the light emitting device LD may be changed.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or an n-type dopant) such as Si, Ge, Sn, or the like. ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the first semiconductor layer 11 may include an upper surface in contact with the active layer 12 and a lower surface exposed to the outside along the length L direction of the light emitting device LD.
  • the lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer, a strain reinforcing layer, and a well layer as one unit. It can be repeatedly stacked periodically.
  • the strain-reinforced layer may have a smaller lattice constant than the barrier layer to further strengthen the strain applied to the well layer, for example, the compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double hetero structure may be used.
  • a clad layer doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 in the length L direction of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13 .
  • the light emitting element LD When an electric field equal to or greater than a suitable voltage (eg, a set voltage) is applied between both ends of the light emitting element LD, the light emitting element LD emits light while electron-hole pairs are combined in the active layer 12 .
  • a suitable voltage eg, a set voltage
  • the light emitting device LD can be used as a light source (or light emitting source) of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second surface of the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant (or p-type dopant) such as Mg. It may include a p-type semiconductor layer.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition to this, various materials may form the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or a p-type dopant).
  • the second semiconductor layer 13 may include a lower surface in contact with the second surface of the active layer 12 along the length L direction of the light emitting device LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (or upper end) of the light emitting device LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11 .
  • an ohmic side eg, an exposed surface of at least one of the first and second semiconductor layers 11 and 13 of the light emitting device LD is ohmic. ) layer may be provided.
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 are each illustrated as being composed of one layer, the present invention is not limited thereto.
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 according to the material of the active layer 12 includes at least one or more layers, for example, a clad layer and/or a tensile strain barrier (TSBR). reducing) layer may be further included.
  • the TSBR layer may be a strain mitigating layer disposed between semiconductor layers having different lattice structures to serve as a buffer for reducing a lattice constant difference.
  • the TSBR layer may be formed of a p-type semiconductor layer such as p-GaInP, p-AlInP, or p-AlGaInP, but the present invention is not limited thereto.
  • the light emitting device LD may be disposed on the second semiconductor layer 13 in addition to the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 (eg, the second semiconductor layer 13 ).
  • An additional electrode (hereinafter, referred to as a “first additional electrode”) disposed on the exposed surface of the semiconductor layer 13 may be further included.
  • one other additional electrode (hereinafter, “second additional electrode”) disposed on one end of the first semiconductor layer 11 (eg, the exposed surface of the first semiconductor layer 11 ) ”) may be further included.
  • first and second additional electrodes may be an ohmic contact electrode, but the present invention is not limited thereto.
  • the first and second additional electrodes may be Schottky contact electrodes.
  • the first and second additional electrodes may include a conductive material (or material).
  • the first and second additional electrodes may be formed by using chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), and oxides or alloys thereof alone or in combination. It may include an opaque metal used, but the present invention is not limited thereto.
  • the first and second additional electrodes may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium zinc oxide (indium). It may include a transparent conductive oxide such as gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO).
  • first and second additional electrodes may be the same as or different from each other.
  • the first and second additional electrodes may be substantially transparent or translucent. Accordingly, the light generated by the light emitting device LD may pass through each of the first and second additional electrodes to be emitted to the outside of the light emitting device LD. In some embodiments, light generated by the light emitting device LD is emitted to the outside of the light emitting device LD through a region excluding both ends of the light emitting device LD without passing through the first and second additional electrodes If applicable, the first and second additional electrodes may include an opaque metal.
  • the light emitting device LD may further include an insulating film 14 (or an insulating film).
  • the insulating layer 14 may be omitted or provided to cover only a portion of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating layer 14 may prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may minimize surface defects of the light emitting device LD, thereby improving the lifetime and luminous efficiency of the light emitting device LD.
  • the insulating layer 14 may prevent an unwanted short circuit between the light emitting devices LD. As long as the active layer 12 can prevent a short circuit with an external conductive material, whether or not the insulating layer 14 is provided is not limited.
  • the insulating layer 14 may be provided to completely surround the outer circumferential surface of the light emitting stack including the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating film 14 has been described in a form that completely surrounds the outer circumferential surface of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, but the present invention is not limited thereto. it is not According to an embodiment, when the light emitting device LD includes the first additional electrode, the insulating layer 14 may include the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and the first additional electrode. The outer peripheral surface of each electrode may be entirely surrounded. According to another embodiment, the insulating layer 14 may not entirely surround the outer circumferential surface of the first additional electrode or may surround only a portion of the outer circumferential surface of the first additional electrode and not the rest of the outer circumferential surface of the first additional electrode.
  • the insulating layer 14 may expose at least one region of each of the first and second additional electrodes.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 may include one or more insulating materials selected from the group consisting of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), and titanium oxide (TiO2). may be included, but the present invention is not limited thereto, and various materials having insulating properties may be used as the material of the insulating layer 14 .
  • the insulating layer 14 may be provided in the form of a single layer or may be provided in the form of a multilayer including at least a double layer.
  • the light emitting device LD may be implemented as a light emitting pattern having a core-shell structure.
  • the above-described first semiconductor layer 11 may be located in the core, that is, in the center (or central or central region) of the light emitting device LD, and the active layer 12 is the first semiconductor layer ( 11) may be provided and/or formed to surround the outer circumferential surface, and the second semiconductor layer 13 may be provided and/or formed to surround the active layer 12 (for example, the second semiconductor layer 13).
  • the semiconductor layer 13 may be provided and/or formed to surround the outer circumferential surface of the active layer 12).
  • the light emitting device LD may further include an additional electrode (not shown) surrounding at least one side of the second semiconductor layer 13 .
  • the light emitting device LD may further include an insulating layer 14 provided on an outer circumferential surface of a light emitting pattern having a core-shell structure and including a transparent insulating material.
  • an insulating layer 14 provided on an outer circumferential surface of a light emitting pattern having a core-shell structure and including a transparent insulating material.
  • at least one end of the insulating layer 14 may be removed so that an additional electrode surrounding at least one surface of the second semiconductor layer 13 and the second semiconductor layer 13 are in electrical contact.
  • the light emitting device LD implemented as a light emitting pattern having a core-shell structure may be manufactured by a growth method.
  • the above-described light emitting device LD may be used as a light emitting source of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each pixel area (eg, a light emitting area of each pixel or a light emitting area of each sub-pixel), the light emission Each of the light emitting elements LD may be surface-treated so that the elements LD may be uniformly sprayed without agglomeration in the solution.
  • the light emitting unit (or light emitting device) including the above-described light emitting element LD may be used in various types of electronic devices requiring a light source, including a display device.
  • the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of electronic devices that require a light source, such as a lighting device.
  • FIG. 3 is a diagram illustrating a display device according to an exemplary embodiment of the present invention, and is, for example, a schematic plan view of the display device using the light emitting device shown in FIGS. 1 and 2 as a light source.
  • FIG. 3 for convenience, the structure of the display device is briefly illustrated centered on the display area DA where an image is displayed.
  • a display device includes a substrate SUB and a plurality of pixels PXL provided on the substrate SUB and each including at least one light emitting device LD. ), a driving unit provided on the substrate SUB to drive the pixels PXL, and a wiring unit connecting the pixels PXL and the driving unit.
  • Display devices are smartphones, televisions, tablet PCs, mobile phones, video phones, e-book readers, desktop PCs, laptop PCs, netbook computers, workstations, servers, PDA, PMP (portable multimedia player), MP3 players, medical devices,
  • the present invention may be applied to any electronic device having a display surface applied to at least one surface, such as a camera or a wearable device.
  • a display device may be classified into a passive matrix type display device and an active matrix type display device according to a driving method of the light emitting device LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting device LD, and a switching transistor that transfers a data signal to the driving transistor. can do.
  • the display device may be provided in various shapes, and may be provided in, for example, a rectangular plate shape having two pairs of sides parallel to each other, but the present invention is not limited thereto.
  • a rectangular plate shape having two pairs of sides parallel to each other, but the present invention is not limited thereto.
  • one pair of sides of the two pairs of sides may be provided longer than the other pair of sides.
  • a direction perpendicular to the extension direction of the long side and the short side is indicated as a third direction DR3.
  • a corner portion in which one long side and one short side contact (or meet) may have a round shape.
  • the substrate SUB may include a display area DA and a non-display area NDA surrounding the periphery or edges of the display area DA.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driver for driving the pixels PXL and a portion of a wiring connecting the pixels PXL and the driver are provided. For convenience, only one pixel PXL is illustrated in FIG. 3 , but a plurality of pixels PXL may be provided in the display area DA of the substrate SUB.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround a circumference (or an edge) of the display area DA.
  • a wiring unit connected to the pixels PXL and a driver connected to the wiring unit may be provided in the non-display area NDA to drive the pixels PXL.
  • the wiring unit may electrically connect the driver and the pixels PXL.
  • the wiring unit provides a signal to each pixel PXL and may be a fan-out line connected to signal lines connected to each pixel PXL, for example, a scan line, a data line, a light emission control line, and the like.
  • the wiring unit is a fan-out line connected to signal lines connected to each pixel PXL, for example, a control line, a sensing line, etc., in order to compensate for the change in electrical characteristics of each pixel PXL in real time.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the substrate SUB may serve as the display area DA to arrange the pixels PXL, and the remaining area on the substrate SUB may serve as the non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed, and a periphery of the display area DA (or adjacent to the display area DA). ) may include a non-display area NDA.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe arrangement structure or a PenTile arrangement structure, but the present invention is not limited thereto.
  • Each pixel PXL may include at least one light emitting device LD driven by a corresponding scan signal and data signal.
  • the light emitting device LD has a size as small as a nano-scale to a micro-scale and may be connected in parallel to adjacent light emitting devices, but the present invention is not limited thereto.
  • the light emitting device LD may be connected in series with adjacent light emitting devices or connected in a series/parallel mixed structure configured to include at least one series end connected with adjacent light emitting devices in parallel with each other.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL includes at least one light source driven by a predetermined signal (eg, a scan signal and a data signal) and/or a predetermined power (eg, a first driving power and a second driving power);
  • a predetermined signal eg, a scan signal and a data signal
  • a predetermined power eg, a first driving power and a second driving power
  • the light emitting device LD shown in FIG. 1 may be included.
  • the type of the light emitting device LD that can be used as a light source of each pixel PXL is not limited thereto.
  • the driver may provide a predetermined signal and a predetermined power to each pixel PXL through a wiring unit, and thus may control driving of the pixel PXL.
  • the driver may include a scan driver, a light emission driver, a data driver, and a timing controller.
  • 4A to 4C are circuit diagrams illustrating electrical connection relationships between components included in one pixel illustrated in FIG. 3 according to various embodiments.
  • FIGS. 4A to 4C illustrate an electrical connection relationship between components included in a pixel PXL that can be applied to an active display device according to different embodiments.
  • the types of components included in the pixel PXL to which the embodiment of the present invention can be applied are not limited thereto.
  • FIGS. 4A to 4C not only components included in each of the pixels illustrated in FIG. 3 , but also regions in which the components are provided are collectively referred to as a pixel PXL.
  • one pixel may include a light emitting unit EMU that generates light having a luminance corresponding to a data signal. Also, the pixel PXL may selectively further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the light emitting unit EMU includes a first power line PL1 to which a voltage of the first driving power VDD is applied and a second power line PL2 to which a voltage of the second driving power VSS is applied. It may include a plurality of light emitting devices LD connected in parallel therebetween.
  • the light emitting unit EMU may have a first electrode EL1 connected to the first driving power VDD via the pixel circuit PXC and the first power line PL1 (or “first alignment electrode”) and the second electrode EL2 (or “second alignment electrode”) connected to the second driving power source VSS through the second power supply line PL2 and between the first and second electrodes EL1 and EL2 may include a plurality of light emitting devices LD connected in parallel in the same direction.
  • the first electrode EL1 may be an anode electrode
  • the second electrode EL2 may be a cathode electrode.
  • Each of the light emitting elements LD included in the light emitting unit EMU includes an end connected to the first driving power VDD through the first electrode EL1 and a second driving power source through the second electrode EL2 . It may include the other end connected to (VSS).
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high potential power
  • the second driving power VSS may be set as a low potential power.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting elements LD during the light emission period of the pixel PXL.
  • each light emitting element LD connected in parallel in the same direction (for example, forward direction) between the first electrode EL1 and the second electrode EL2 to which voltages of different potentials are respectively supplied is An effective light source can be configured. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the light emitting elements LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may flow through each of the light emitting devices LD. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • both ends of the light emitting devices LD are connected in the same direction between the first and second driving power supplies VDD and VSS in the same direction, but the present invention is not limited thereto. does not According to an embodiment, the light emitting unit EMU includes at least one ineffective light source, for example, the reverse light emitting device LDr in addition to the light emitting devices LD constituting each effective light source as shown in FIGS. 4B and 4C . ) may be further included.
  • the reverse light emitting device LDr (refer to FIG.
  • the reverse light emitting device LDr maintains an inactive state even when a predetermined driving voltage (eg, a forward driving voltage) is applied between the first and second electrodes EL1 and EL2 , and thus the reverse direction A current does not substantially flow through the light emitting element LDr.
  • a predetermined driving voltage eg, a forward driving voltage
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is in the display area DA
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the structure of the pixel circuit PXC is not limited to the embodiment illustrated in FIGS. 4A to 4C .
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • a first terminal of the second transistor T2 (eg, a switching transistor) may be connected to the j-th data line Dj, and a second terminal may be connected to the first node N1 .
  • the first terminal and the second terminal of the second transistor T2 are different terminals.
  • the first terminal is a source electrode
  • the second terminal may be a drain electrode.
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal of a voltage at which the second transistor T2 can be turned on (eg, a low voltage) is supplied from the i-th scan line Si.
  • a scan signal of a voltage at which the second transistor T2 can be turned on eg, a low voltage
  • the j-th data line Dj and the first node N1 are electrically connected.
  • the data signal of the corresponding frame is supplied to the j-th data line Dj, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transmitted to the first node N1 is charged in the storage capacitor Cst (for example, the storage capacitor Cst may hold a charge corresponding to the data signal transmitted to the first node N1). .).
  • a first terminal of the first transistor T1 (eg, a driving transistor) may be connected to a first driving power source VDD, and a second terminal may be connected to a first electrode EL1 of each of the light emitting elements LD. may be electrically connected.
  • a gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • One electrode of the storage capacitor Cst may be connected to the first driving power VDD, and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • a second transistor T2 for transferring a data signal into the pixel PXL, a storage capacitor Cst for storing the data signal, and a driving current corresponding to the data signal are applied to the light emitting devices LD.
  • the pixel circuit PXC including the first transistor T1 for supplying the pixel circuit PXC is illustrated.
  • the present invention is not limited thereto, and the structure of the pixel circuit PXC may be variously changed.
  • a transistor device for compensating for the threshold voltage of the first transistor T1 a transistor device for initializing the first node N1 , and/or the emission time of the light emitting devices LD
  • At least one transistor element, such as a transistor element for controlling the , or other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1 may be further included.
  • transistors included in the pixel circuit PXC for example, the first and second transistors T1 and T2 are all P-type transistors in FIG. 4A , the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 included in the pixel circuit PXC may be changed to an N-type transistor.
  • the pixel circuit PXC may be further connected to at least one other scan line according to an embodiment.
  • the pixel circuit PXC of the corresponding pixel PXL is the i-1th scan line Si as shown in FIG. 4B . -1) (eg, a preceding scan line) and/or an i+1th scan line (Si+1) (eg, a subsequent scan line).
  • the pixel circuit PXC may be further connected to a third power source in addition to the first and second driving power sources VDD and VSS.
  • the pixel circuit PXC may also be connected to the initialization power source Vint.
  • the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • a first terminal, eg, a source electrode, of the first transistor T1 may be connected to the first driving power supply VDD via a fifth transistor T5, and a second terminal;
  • the drain electrode may be electrically connected to one end of the light emitting devices LD via the sixth transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 has a driving current flowing between the first driving power VDD and the second driving power VSS via the light emitting devices LD in response to the voltage of the first node N1 .
  • the second transistor T2 (eg, a switching transistor) may be connected between the j-th data line Dj connected to the pixel PXL and the first terminal of the first transistor T1 .
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si connected to the pixel PXL.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low voltage) is supplied from the i-th scan line Si to connect the j-th data line Dj to the first transistor It may be electrically connected to the first terminal of (T1). Accordingly, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj may be transferred to the first transistor T1 .
  • a gate-on voltage eg, a low voltage
  • the third transistor T3 may be connected between the second terminal of the first transistor T1 and the first node N1 .
  • the gate electrode of the third transistor T3 may be connected to the i-th scan line Si.
  • the third transistor T3 is turned on when a scan signal of a gate-on voltage (eg, a low voltage) is supplied from the i-th scan line Si to be connected to the second terminal of the first transistor T1 and The first node N1 may be electrically connected.
  • a gate-on voltage eg, a low voltage
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power line IPL to which the initialization power Vint is applied.
  • the gate electrode of the fourth transistor T4 may be connected to the previous scan line, for example, the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1 th scan line Si-1 to apply the voltage of the initialization power Vint to the first node N1.
  • the initialization power Vint may have a voltage equal to or less than the lowest voltage of the data signal.
  • the fifth transistor T5 may be connected between the first driving power source VDD and the first terminal of the first transistor T1 .
  • the gate electrode of the fifth transistor T5 may be connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 may be turned off when a light emission control signal of a gate-off voltage (eg, a high voltage) is supplied to the i-th light emission control line Ei.
  • the fifth transistor T5 may be turned on when an emission control signal having a gate-on voltage (eg, a low voltage) is supplied to the i-th emission control line Ei.
  • the sixth transistor T6 may be connected between the first transistor T1 and one end of the light emitting devices LD.
  • the gate electrode of the sixth transistor T6 may be connected to the i-th emission control line Ei.
  • the sixth transistor T6 may be turned off when an emission control signal of a gate-off voltage (eg, a high voltage) is supplied to the i-th emission control line Ei.
  • the sixth transistor t6 may be turned on when an emission control signal having a gate-on voltage (eg, a low voltage) is supplied to the i-th emission control line Ei.
  • the seventh transistor T7 may be connected between one end (or the first electrode EL1 ) of the light emitting devices LD and the initialization power line IPL.
  • the gate electrode of the seventh transistor T7 may be connected to any one of the scan lines of the next row, for example, the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when a scan signal of a gate-on voltage (eg, a low voltage) is supplied to the i+1-th scan line Si+1, and thus the voltage of the initialization power source Vint. may be supplied to one end (or the first electrode EL1 ) of the light emitting devices LD.
  • a gate-on voltage eg, a low voltage
  • the storage capacitor Cst may be connected between the first driving power VDD and the first node N1 .
  • the storage capacitor Cst may store a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • the transistors included in the pixel circuit PXC for example, the first to seventh transistors T1 to T7 are all P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor.
  • the configuration of the pixel circuit PXC is not limited to the exemplary embodiments illustrated in FIGS. 4A and 4B .
  • the pixel circuit PXC may be configured as in the embodiment illustrated in FIG. 4C .
  • the pixel circuit PXC may be further connected to the control line CLi and the sensing line SENj as illustrated in FIG. 4C .
  • the pixel circuit PXC may be connected to the i-th control line CLi and the j-th sensing line SENj of the display area DA.
  • the above-described pixel circuit PXC may further include a third transistor T3 in addition to the first and second transistors T1 and T2 illustrated in FIG. 4A .
  • the third transistor T3 is connected between the first transistor T1 and the j-th sensing line SENj.
  • one electrode of the third transistor T3 is connected to a first terminal (eg, a source electrode) of the first transistor T1 connected to the first electrode EL1 , and the third transistor T3 ) may be connected to the j-th sensing line SENj.
  • the gate electrode of the third transistor T3 is connected to the i-th control line CLi.
  • the gate electrode of the third transistor T3 may be connected to the ith scan line Si.
  • the third transistor T3 is turned on by a control signal of a gate-on voltage (eg, a high level) supplied to the i-th control line CLi for a predetermined sensing period to sense the j-th sensing period.
  • the line SENj and the first transistor T1 are electrically connected.
  • the sensing period may be a period for extracting characteristic information (eg, a threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA.
  • characteristic information eg, a threshold voltage of the first transistor T1
  • a predetermined reference voltage for turning on the first transistor T1 is supplied to the first node N1 through the j-th data line Dj and the second transistor T2, or each The first transistor T1 may be turned on by connecting the pixel PXL to a current source or the like.
  • the j-th sensing of the first transistor T1 by supplying a control signal of a gate-on voltage (eg, low voltage) to the third transistor T3 to turn on the third transistor T3 It can be connected to line (SENj).
  • a gate-on voltage eg, low voltage
  • characteristic information of each pixel PXL including the threshold voltage of the first transistor T1 may be extracted through the above-described j-th sensing line SENj.
  • the extracted characteristic information may be used to convert image data so that characteristic deviation between the pixels PXL is compensated.
  • the present invention is not limited thereto.
  • at least one of the first to third transistors T1 to T3 may be changed to a P-type transistor.
  • the light emitting unit EMU is connected between the pixel circuit PXC and the second driving power VSS is disclosed in FIG. 4C
  • the light emitting unit EMU includes the first driving power VDD and It may be connected between the pixel circuits PXC.
  • the light emitting unit EMU may be configured to include at least one serial stage including a plurality of light emitting elements LD connected in parallel to each other. That is, the light emitting unit EMU may be configured in a series/parallel mixed structure.
  • each pixel PXL may be configured in a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and both ends of the light emitting devices LD included in the light emitting unit EMU have the i-th scan line Si, the j-th data line Dj, and the first driving unit.
  • the first power line PL1 to which the power VDD is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected.
  • FIG. 5A is a plan view schematically illustrating one pixel among the pixels illustrated in FIG. 3
  • FIG. 5B is a plan view schematically illustrating an example in which a light blocking pattern is applied to the pixel of FIG. 5A
  • FIG. 6 is a diagram in FIG. 5A .
  • It is a plan view showing only the first and second bank patterns, the first and second electrodes, and the light emitting devices in the pixel
  • FIG. 7 is a cross-sectional view taken along line I to I' of FIG. 5A
  • FIG. 8 is the diagram of FIG. 5A
  • FIG. 9 is a cross-sectional view corresponding to the line II to II' of FIG.
  • FIG. 5A as the first to third contact electrodes of FIG. 8 are implemented according to another embodiment
  • FIG. 5B is a cross-sectional view taken along line III to III'
  • FIGS. 11A and 11B are cross-sectional views corresponding to the line III to III' of FIG. 5B , which implement the bank and light blocking pattern of FIG. 10 according to another embodiment.
  • the pixel illustrated in FIGS. 5A and 5B may be substantially the same as the pixel illustrated in FIG. 4A .
  • the transistors T connected to the light emitting devices LD and the signal lines connected to the transistors T are omitted for convenience.
  • one pixel PXL is simplified, such as showing each electrode as a single-layer electrode and each insulating layer as only a single-layer insulating layer, but the present invention is not limited thereto.
  • formed and/or provided on the same layer means formed in the same process
  • formed and/or provided on a different layer means formed in different processes. can do.
  • connection between two components may mean that both an electrical connection and a physical connection are used inclusively.
  • the horizontal direction (or horizontal direction) on the plane is the first direction DR1
  • the vertical direction (or vertical direction) on the plane is the second direction DR2
  • the thickness direction of the substrate SUB on the cross-section is indicated as the third direction DR3 .
  • the first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • a display device may include a plurality of pixels PXL provided on a substrate SUB.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the rigid substrate may be, for example, one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate including a polymer organic material and a plastic substrate.
  • the flexible substrate may include polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyetherimide. ), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose ( It may include at least one of triacetate cellulose) and cellulose acetate propionate.
  • the material applied to the substrate SUB may preferably have resistance (or heat resistance) to a high processing temperature during the manufacturing process of the display device.
  • the substrate SUB includes a display area DA including a pixel area PXA in which each pixel PXL is disposed, and a non-display area NDA disposed around (or adjacent to) the display area DA. can do.
  • the pixels PXL include a plurality of pixel rows extending in the first direction DR1 in the display area DA on the substrate SUB, and a second direction different from, for example, intersecting with, the first direction DR1 .
  • the plurality of pixel columns extending to DR2 may be arranged in a matrix form and/or a stripe form, but the present invention is not limited thereto.
  • the pixels PXL may be provided in the display area DA of the substrate SUB in various arrangements.
  • the pixel area PXA in which each pixel PXL is provided (or provided) may include a light emitting area from which light is emitted and a peripheral area adjacent to (or surrounding the periphery of the light emitting area). .
  • the peripheral region may include a non-emission region from which light is not emitted.
  • the wiring unit may include a plurality of signal lines that transmit a predetermined signal (or a predetermined voltage) to each pixel PXL.
  • the signal lines include an i-th scan line Si that transmits a scan signal to each pixel PXL, a j-th data line Dj that transmits a data signal to each pixel PXL, and each pixel PXL. It may include power lines PL1 and DVL that transmit driving power to the .
  • the wiring unit may further include a light emission control line that transmits a light emission control signal to each pixel PXL.
  • the wiring unit may further include a sensing line and a control line connected to each pixel PXL.
  • Each pixel PXL is provided on the substrate SUB and may include a pixel circuit layer PCL including a pixel circuit PXC and a display element layer DPL including a plurality of light emitting devices LD. .
  • the light emitting elements LD may be located in the pixel area PXA of each pixel PXL.
  • the pixel circuit layer PCL will be described first, and then the display device layer DPL will be described.
  • the pixel circuit layer PCL may include a buffer layer BFL, a pixel circuit PXC provided on the buffer layer BFL, and a protective layer PSV provided on the pixel circuit PXC.
  • the buffer layer BFL may prevent impurities from diffusing into the transistors T included in the pixel circuit PXC.
  • the buffer layer BFL may be an inorganic insulating layer including an inorganic material.
  • the buffer layer BFL may include at least one of a metal oxide such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least a double layer. When the buffer layer BFL is provided as a multilayer, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the pixel circuit PXC may include at least one transistor T and a storage capacitor Cst.
  • the transistor T may include a driving transistor Tdr for controlling driving currents of the light emitting devices LD and a switching transistor Tsw connected to the driving transistor Tdr.
  • the present invention is not limited thereto, and the pixel circuit PXC may further include circuit elements performing other functions in addition to the driving transistor Tdr and the switching transistor Tsw.
  • the driving transistor Tdr and the switching transistor Tsw when collectively named, they will be referred to as a transistor T or transistors T.
  • the driving transistor Tdr may have the same configuration as the first transistor T1 described with reference to FIG. 4A
  • the switching transistor Tsw may have the same configuration as the second transistor T2 described with reference to FIG. 4A .
  • Each of the driving transistor Tdr and the switching transistor Tsw may include a semiconductor pattern SCL, a gate electrode GE, a first terminal SE, and a second terminal DE.
  • the first terminal SE may be one of a source electrode and a drain electrode
  • the second terminal DE may be the other electrode of the transistor T.
  • the first terminal SE is a source electrode
  • the second terminal DE may be a drain electrode.
  • the semiconductor pattern SCL may be provided and/or formed on the buffer layer BFL.
  • the semiconductor pattern SCL may include a first contact area contacting the first terminal SE and a second contact area contacting the second terminal DE.
  • a region between the first contact region and the second contact region may be a channel region. This channel region may overlap the gate electrode GE of the corresponding transistor T in the third direction DR3 .
  • the semiconductor pattern SCL may be a semiconductor pattern made of poly silicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region is, for example, a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided and/or formed on the gate insulating layer GI to correspond to the channel region of the semiconductor pattern SCL.
  • the gate insulating layer GI may be disposed on the buffer layer BFL and the semiconductor pattern SCL.
  • the gate electrode GE may be provided on the gate insulating layer GI and overlap the channel region of the semiconductor pattern SCL in the third direction DR3 .
  • the gate electrode GE is selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • Double or multi-layer structure of low-resistance materials such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or silver (Ag) to form a single film alone or a mixture thereof or to reduce wiring resistance can be formed with
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of a metal oxide such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • Each of the first terminal SE and the second terminal DE is provided and/or formed on the second interlayer insulating layer ILD2 , and includes the gate insulating layer GI and the first and second interlayer insulating layers ILD1 .
  • ILD2 may be in contact with the first contact region and the second contact region of the semiconductor pattern SCL through a contact hole sequentially penetrating the ILD2 .
  • the first terminal SE may contact the first contact area of the semiconductor pattern SCL
  • the second terminal DE may contact the second contact area of the semiconductor pattern SCL.
  • Each of the first and second terminals SE and DE may include the same material as the gate electrode GE, or may include one or more materials selected from materials exemplified as a material of the gate electrode GE.
  • the first interlayer insulating layer ILD1 may include the same material as the gate insulating layer GI or may include one or more materials selected from materials exemplified as a material of the gate insulating layer GI.
  • a second interlayer insulating layer ILD2 may be provided and/or formed on the first interlayer insulating layer ILD1 .
  • the second interlayer insulating layer ILD2 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the second interlayer insulating layer ILD2 may include the same material as the first interlayer insulating layer ILD1 , but the present invention is not limited thereto.
  • the second interlayer insulating layer ILD2 may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the first and second terminals SE and DE of the driving transistor Tdr and the switching transistor Tsw are connected to the gate insulating layer GI and the first and second interlayer insulating layers ILD1 , ILD2) has been described as a separate electrode electrically connected to the semiconductor pattern SCL through a contact hole sequentially, but the present invention is not limited thereto.
  • the first terminal SE of each of the driving transistor Tdr and the switching transistor Tsw may be a first contact region adjacent to the channel region of the corresponding semiconductor pattern SCL
  • the second terminal DE of each of the switching transistors Tsw may be a second contact region adjacent to the channel region of the corresponding semiconductor pattern SCL.
  • the second terminal DE of the driving transistor Tdr may be electrically connected to the light emitting devices LD of the corresponding pixel PXL through a separate connection means such as a bridge electrode.
  • the transistors T included in the pixel circuit PXC may be formed of a low-temperature polysilicon thin film transistor, but the present invention is not limited thereto. In some embodiments, the transistors T included in the pixel circuit PXC may be formed of an oxide semiconductor thin film transistor. In addition, in the above-described embodiment, the case where the transistors T are thin film transistors having a top gate structure has been described as an example, but the present invention is not limited thereto, and the structures of the transistors T are variously described. can be changed.
  • the storage capacitor Cst may include a lower electrode LE provided on the gate insulating layer GI and an upper electrode UE provided on the first interlayer insulating layer ILD1 and overlapping the lower electrode LE.
  • the lower electrode LE is provided on the same layer as the gate electrode GE and the i-th scan line Si of each of the driving transistor Tdr and the switching transistor Tsw and may include the same material.
  • the lower electrode LE may be provided integrally with the gate electrode GE of the driving transistor Tdr. In this case, the lower electrode LE may be regarded as a region of the gate electrode GE of the driving transistor Tdr.
  • the lower electrode LE may be provided as a separate configuration (or non-integrally) from the gate electrode GE of the driving transistor Tdr. In this case, the lower electrode LE and the gate electrode GE of the driving transistor Tdr may be electrically connected through a separate connection means.
  • the first interlayer insulating layer ILD1 may be disposed on the gate electrode GE and the lower electrode LE.
  • the upper electrode UE may be disposed on the first interlayer insulating layer ILD1 .
  • the upper electrode UE may overlap the lower electrode LE in the third direction DR3 and cover the lower electrode LE.
  • the capacitance of the storage capacitor Cst may be increased by increasing the overlapping area of the upper electrode UE and the lower electrode LE.
  • the upper electrode UE may be electrically connected to the first power line PL1 .
  • the storage capacitor Cst may be covered by the second interlayer insulating layer ILD2 .
  • the pixel circuit layer PCL may include a driving voltage line DVL provided and/or formed on the second interlayer insulating layer ILD2 .
  • the driving voltage line DVL may have the same configuration as the second power line PL2 described with reference to FIG. 4A .
  • the driving voltage line DVL may be connected to the second driving power supply VSS, so that the voltage of the second driving power supply VSS may be applied to the driving voltage line DVL.
  • the pixel circuit layer PCL may further include a first power line PL1 connected to the first driving power VDD.
  • the first power line PL1 may be provided on the same layer as the driving voltage line DVL or may be provided on a different layer from the driving voltage line DVL.
  • the driving voltage line DVL is provided on the same layer as the first and second terminals SE and DE of the driving transistor Tdr (eg, the first and second terminals SE of the transistor T) , DE) and the driving voltage line DVL are provided and/or formed on the second interlayer insulating layer ILD2), but the present invention is not limited thereto.
  • the driving voltage line DVL may be provided on the same layer as any one of the conductive layers included in the pixel circuit layer PCL. That is, the position of the driving voltage line DVL in the pixel circuit layer PCL may be variously changed.
  • the first power line PL1 is electrically connected to a part of the display element layer DPL, for example, the first electrode EL1, and the driving voltage line DVL is part of the display element layer DPL; For example, it may be electrically connected to the second electrode EL2.
  • the first power line PL1 and the driving voltage line DVL align the light emitting elements LD in the pixel area PXA between the first and second electrodes EL1 and EL2 of the pixels PXL, respectively.
  • an alignment signal (or alignment voltage) may be transmitted to the first and second electrodes EL1 and EL2 .
  • each of the first power line PL1 and the driving voltage line DVL transmits the corresponding driving power voltage to each pixel PXL after aligning the light emitting elements LD to the light emitting elements LD. ) can be driven.
  • Each of the first power line PL1 and the driving voltage line DVL may include a conductive material.
  • each of the first power line PL1 and the driving voltage line DVL may include copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), Molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) which are low-resistance materials to form a single film or reduce wiring resistance by using a single layer selected from the group consisting of silver (Ag) and alloys thereof or a mixture thereof. ) or silver (Ag) in a double-layer or multi-layer structure.
  • each of the first power line PL1 and the driving voltage line DVL may be formed of a double layer stacked in the order of titanium (Ti)/copper (Cu).
  • a passivation layer PSV may be provided and/or formed on the transistors T and the driving voltage line DVL.
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating film includes, for example, at least one of a metal oxide or a metal nitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ) can do.
  • the organic insulating film is, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated poly At least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin may include
  • the passivation layer PSV includes a first contact hole CH1 exposing a region of the second terminal DE of the driving transistor Tdr and a second contact hole CH2 exposing a region of the driving voltage line DVL. ) may be included.
  • a display device layer DPL may be provided on the passivation layer PSV.
  • the display element layer DPL includes a bank BNK, first and second bank patterns BNK1 and BNK2, first and second connection lines CNL1 and CNL2, first and second electrodes EL1, EL2), light emitting elements LD, and a contact electrode CNE. Also, the display device layer DPL may include first to third insulating layers INS1 to INS3 .
  • the bank BNK may be located in a peripheral area surrounding at least one side of the emission area of the corresponding pixel PXL.
  • the bank BNK is a structure defining (or partitioning) the pixel area PXA or the light emitting area of the corresponding pixel PXL and the pixels PXL adjacent thereto, and may be, for example, a pixel defining layer.
  • the bank BNK is configured to include at least one light blocking material and/or a reflective material to reduce light leakage defects in which light (or light) leaks between each pixel PXL and pixels PXL adjacent thereto, or can be prevented
  • the bank BNK may include a transparent material (or material).
  • the transparent material may include, for example, polyamides resin, polyimides resin, and the like, but the present invention is not limited thereto.
  • a reflective material layer may be provided and/or formed on the bank BNK to further improve the efficiency of light emitted from each pixel PXL.
  • the bank BNK may be provided and/or formed on the first insulating layer INS1, but the present invention is not limited thereto. According to an embodiment, the bank BNK may be provided and/or formed on the passivation layer PSV.
  • the first and second bank patterns BNK1 and BNK2 may be located in a light emitting area in which light is emitted from the pixel area PXA of each of the pixels PXL.
  • the first and second bank patterns BNK1 and BNK2 have a surface profile of each of the first and second electrodes EL1 and EL2 to guide light emitted from the light emitting devices LD in the image display direction of the display device. It may be a support member that partially or entirely supports each of the first and second electrodes EL1 and EL2 to change (or shape).
  • the first bank pattern BNK1 may be provided between the passivation layer PSV and the first electrode EL1 in the emission area of the corresponding pixel PXL.
  • the second bank pattern BNK2 may be provided between the passivation layer PSV and the second electrode EL2 in the emission area of the corresponding pixel PXL.
  • the first and second bank patterns BNK1 and BNK2 have a dielectric constant of a certain level, and absorb (or block) light incident to the pixel PXL from the outside or in the light emitting devices LD located thereon. It may include a light blocking material that absorbs (or blocks) light that is emitted and travels in the pixel circuit layer PCL direction.
  • the first and second bank patterns BNK1 and BNK2 may be a black matrix.
  • the first and second bank patterns BNK1 and BNK2 reduce or minimize light that may be introduced into the transistors T included in the pixel circuit layer PCL to thereby reduce the light to the transistors T. can alleviate or prevent malfunction of
  • the first and second bank patterns BNK1 and BNK2 include the light blocking material, but the present invention is not limited thereto.
  • the first and second bank patterns BNK1 and BNK2 may include an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the first and second bank patterns BNK1 and BNK2 may include a single organic insulating layer and/or a single inorganic insulating layer.
  • the first and second bank patterns BNK1 and BNK2 may be provided in the form of a multilayer in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • the material of the first and second bank patterns BNK1 and BNK2 is not limited to the above-described embodiments, and according to embodiments, the first and second bank patterns BNK1 and BNK2 are formed of a conductive material. may include
  • the first and second bank patterns BNK1 and BNK2 have a cross section of a trapezoidal shape whose width becomes narrower as it goes upward in the third direction DR3 from one surface (eg, the upper surface) of the passivation layer PSV.
  • the present invention is not limited thereto.
  • the first and second bank patterns BNK1 and BNK2 have a semi-elliptical shape, a semi-circular shape ( Or a hemispherical shape) may include a curved surface having a cross-section.
  • the shapes of the first and second bank patterns BNK1 and BNK2 are not limited to the above-described exemplary embodiments and are within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD. It can be changed in various ways.
  • the shapes of the first and second bank patterns BNK1 and BNK2 are not limited to the above-described embodiments and are within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD. can be changed in various ways.
  • the first bank pattern BNK1 and the second bank pattern BNK2 adjacent in the first direction DR1 may be disposed on the same surface of the upper surface of the passivation layer PSV, and may be disposed on the same surface as each other in the third direction DR3. They may have the same height (or thickness).
  • each of the first and second bank patterns BNK1 and BNK2 has a length ( The width W in the first direction DR1 may be greater than L).
  • the width W in the first direction DR1 may be greater than L.
  • the width ( ) of each of the first and second bank patterns BNK1 and BNK2 in the first direction DR1 W) may be greater than 1 ⁇ m to 10 ⁇ m.
  • the first connection line CNL1 may extend in the first direction DR1 from the pixel area PXA of the corresponding pixel PXL when viewed in a plan view.
  • the first connection line CNL1 is provided and/or formed only in the corresponding pixel PXL to independently or individually drive the corresponding pixel PXL from the adjacent pixels PXL, and the adjacent pixels PXL. It may be electrically and/or physically separated from the first connection line CNL1 provided and/or formed in each.
  • the first connection line CNL1 of each pixel PXL includes a first contact hole CH1 penetrating through the passivation layer PSV and is included in the pixel circuit layer PCL of the corresponding pixel PXL. For example, it may be electrically connected to the driving transistor Tdr.
  • the second connection line CNL2 may extend in a direction parallel to the extending direction of the first connection line CNL1 in the pixel area PXA of the corresponding pixel PXL when viewed in a plan view.
  • the second connection line CNL2 may extend in the first direction DR1 .
  • the second connection line CNL2 may be provided in common to the corresponding pixel PXL and the pixels PXL adjacent thereto. Accordingly, the plurality of pixels PXL disposed in the same pixel row in the first direction DR1 may be commonly connected to the second connection line CNL2 .
  • the second connection line CNL2 provided to each pixel PXL is partially included in the pixel circuit layer PCL of the corresponding pixel PXL through the second contact hole CH2 penetrating the passivation layer PSV. , for example, may be electrically connected to the driving voltage line DVL.
  • Each of the first and second electrodes EL1 and EL2 is provided in the pixel area PXA of each of the pixels PXL and may extend in a second direction DR2 different from the first direction DR1 .
  • the first electrode EL1 and the second electrode EL2 may be provided on the same surface, for example, on one surface (or an upper surface) of the passivation layer PSV, and may be disposed to be spaced apart from each other in the first direction DR1 . .
  • the first electrode EL1 may branch from the first connection line CNL1 in the second direction DR2 .
  • the first electrode EL1 and the first connection line CNL1 may be provided integrally to be electrically and/or physically connected to each other.
  • the first connection line CNL1 may be a region of the first electrode EL1
  • the first electrode EL1 may be a region of the first connection line CNL1 .
  • the present invention is not limited thereto, and according to an exemplary embodiment, the first electrode EL1 and the first connection line CNL1 are formed separately from each other and are electrically connected to each other through a contact hole and connection means (not shown). may be connected.
  • the first electrode EL1 may include a 1-1 electrode EL1_1 and a 1-2 electrode EL1_2 branched from the first connection line CNL1 in the second direction DR2 .
  • the second electrode EL2 may branch from the second connection line CNL2 in the second direction DR2 .
  • the second electrode EL2 may be provided integrally with the second connection line CNL2 to be electrically and/or physically connected to each other.
  • the second connection line CNL2 may be a region of the second electrode EL2
  • the second electrode EL2 may be a region of the second connection line CNL2 .
  • the present invention is not limited thereto, and according to an exemplary embodiment, the second electrode EL2 and the second connection line CNL2 are formed separately from each other and are electrically connected to each other through a contact hole and connection means (not shown). may be connected.
  • the second electrode EL2 may be disposed between the first-first electrode EL1_1 and the first-second electrode EL1_2 when viewed in a plan view.
  • the first side surface FS of the second electrode EL2 may be an area of the second electrode EL2 that faces (or is located adjacent to) the first-first electrode EL1_1
  • the second electrode EL2 The second side surface SS may be an area of the second electrode EL2 that faces (or is located adjacent to) the first-second electrode EL1_2.
  • first 1-1 electrode EL1_1 and the first side surface FS of the second electrode EL2 and between the second side surface SS and the 1-2 th electrode EL1_2 of the second electrode EL2 may have the same spacing from each other.
  • the present invention is not limited thereto, and according to an exemplary embodiment, between the first side surface FS of the 1-1 electrode EL1_1 and the second electrode EL2 and the second side surface of the second electrode EL2 .
  • a distance between the SS and the first-second electrode EL1_2 may be different from each other.
  • the first electrode EL1 includes a part, for example, a driving transistor Tdr, included in the pixel circuit layer PCL of the corresponding pixel PXL through the first contact hole CH1 and the first connection line CNL1 . can be electrically connected to.
  • the second electrode EL2 includes a part, for example, a driving voltage line DVL, included in the pixel circuit layer PCL of the corresponding pixel PXL through the second contact hole CH2 and the second connection line CNL2 . ) can be electrically connected to.
  • Each of the first and second electrodes EL1 and EL2 may be made of a material having a constant reflectance to allow light emitted from each of the light emitting elements LD to travel in the image display direction of the display device.
  • Each of the first and second electrodes EL1 and EL2 may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal suitable for reflecting light emitted from the light emitting elements LD in an image display direction of the display device.
  • each of the first and second electrodes EL1 and EL2 may include a transparent conductive material (or material).
  • the transparent conductive material examples include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide (IGZO), A conductive oxide such as indium tin zinc oxide (ITZO) and a conductive polymer such as poly(3,4-ethylenedioxythiophene) (PEDOT) may be included.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • IGZO indium gallium zinc oxide
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • each of the first and second electrodes EL1 and EL2 may be provided and/or formed as a single layer, but the present invention is not limited thereto. According to an embodiment, each of the first and second electrodes EL1 and EL2 may be provided and/or formed as a multilayer in which at least two or more of metals, alloys, conductive oxides, and conductive polymers are stacked. .
  • Each of the first and second electrodes EL1 and EL2 is a multilayer of at least a double layer to reduce or minimize distortion due to signal delay when transmitting a signal (or voltage) to both ends of each of the light emitting devices LD may be formed as
  • each of the first and second electrodes EL1 and EL2 is sequentially stacked in the order of indium tin oxide (ITO)/silver (Ag)/indium tin oxide (ITO). It may be formed as a multi-layer.
  • the first connection line CNL1 When the first connection line CNL1 is provided integrally with the first electrode EL1 , the first connection line CNL1 may include the same material as the first electrode EL1 . Also, when the second connection line CNL2 is provided integrally with the second electrode EL2 , the second connection line CNL2 may include the same material as the second electrode EL2 .
  • the first electrode EL1 and the second electrode EL2 may receive an alignment signal (or an alignment voltage) to function as an alignment electrode (or alignment line) for aligning the light emitting elements LD.
  • the first electrode EL1 may receive a first alignment signal (or a first alignment voltage) from the first connection line CNL1 to function as a first alignment electrode (or a first alignment line)
  • the second electrode EL2 may receive a second alignment signal (or a second alignment voltage) from the second connection line CNL2 to function as a second alignment electrode (or a second alignment line).
  • the first and second alignment signals have a voltage difference of a degree to which the light emitting elements LD can be aligned between the first and second electrodes EL1 and EL2 and/or Alternatively, they may be signals having a phase difference. At least one of the first and second alignment signals (or alignment voltages) may be an AC signal (or voltage), but the present invention is not limited thereto.
  • the first electrode EL1 and the second electrode EL2 may function as driving electrodes for driving the light emitting devices LD.
  • the first electrode EL1 may be an anode electrode and the second electrode EL2 may be a cathode electrode.
  • the first bank pattern BNK1 includes a part of the pixel circuit layer PCL between the first 1-1 electrode EL1_1 and the first side surface FS of the second electrode EL2; For example, it may be provided on the passivation layer PSV.
  • the first side surface FS of the first-first electrode EL1_1 and the second electrode EL2 may be provided and/or formed on the first bank pattern BNK1 .
  • the first side surface FS of the first-first electrode EL1_1 and the second electrode EL2 may partially overlap the first bank pattern BNK1 .
  • the first side surface FS of the first-first electrode EL1_1 and the second electrode EL2 may be disposed to be spaced apart from each other in the first direction DR1 on the first bank pattern BNK1 .
  • the second bank pattern BNK2 may be provided on the passivation layer PSV between the second side surface SS of the second electrode EL2 and the first-second electrode EL1_2 .
  • the second side surface SS of the second electrode EL2 and the first-second electrode EL1_2 may be provided and/or formed on the second bank pattern BNK2.
  • the second side surface SS of the second electrode EL2 and the second electrode EL1_2 may partially overlap the second bank pattern BNK2 .
  • the second side surface SS of the second electrode EL2 and the 1-2 electrode EL1_2 may be disposed to be spaced apart from each other in the first direction DR1 on the second bank pattern BNK2 .
  • the first side surface FS of the second electrode EL2 may be provided and/or formed on the other side surface of the first bank pattern BNK1
  • the second side surface SS of the second electrode EL2 may be It may be provided and/or formed on one side surface of the second bank pattern BNK2 , except for the remaining portion (eg, the first and second side surfaces FS and SS) of the second electrode EL2 .
  • a region of the second electrode EL2) may be provided and/or formed on the passivation layer PSV. Accordingly, the second electrode EL2 may overlap the first bank pattern BNK1 , the second bank pattern BNK2 , and the passivation layer PSV.
  • the 1-1 electrode EL1_1 is provided and/or formed on one side surface of the first bank pattern BNK1 and the passivation layer PSV, and is provided on one side surface of the first bank pattern BNK1 and the passivation layer PSV. ) may have a corresponding surface profile.
  • the 1-1 electrode EL1_1 may also have a surface profile corresponding to the inclination.
  • the first-first electrode EL1_1 may have a surface profile corresponding to the passivation layer PSV having a flat surface.
  • the first side surface FS of the second electrode EL2 is provided and/or formed on the other side surface of the first bank pattern BNK1 to form a surface profile corresponding to the shape of the other side surface of the first bank pattern BNK1.
  • the other side surface of the first bank pattern BNK1 has a predetermined slope
  • the first side surface FS of the second electrode EL2 may also have a surface profile corresponding to the slope.
  • one side and the other side of the first bank pattern BNK1 may have the same inclination, but the present invention is not limited thereto.
  • the second side surface SS of the second electrode EL2 is provided and/or formed on one side surface of the second bank pattern BNK2 to form a surface profile corresponding to the shape of the side surface of the second bank pattern BNK2.
  • the second side surface SS of the second electrode EL2 may also have a surface profile corresponding to the slope.
  • the remaining portion of the second electrode EL2 may have a surface profile corresponding to the passivation layer PSV having a flat surface.
  • the 1-2 electrodes EL1_2 are provided and/or formed on the other side surface of the second bank pattern BNK2 and the passivation layer PSV, and the other side surface of the second bank pattern BNK2 and the passivation layer PSV. ) may have a corresponding surface profile.
  • the first-second electrode EL1_2 may also have a surface profile corresponding to the inclination.
  • one side and the other side of the second bank pattern BNK2 may have the same inclination, but the present invention is not limited thereto.
  • the first-second electrode EL1_2 may have a surface profile corresponding to the passivation layer PSV having a flat surface.
  • each of the first and second electrodes EL1 and EL2 has a surface profile corresponding to the shape of the first bank pattern BNK1 or the second bank pattern BNK2 disposed thereunder, Light emitted from each of the light emitting elements LD may be reflected by each of the first and second electrodes EL1 and EL2 and further proceed in the image display direction of the display device. As a result, the efficiency of light emitted from each of the light emitting devices LD may be further improved.
  • Each of the first and second bank patterns BNK1 and BNK2 and the first and second electrodes EL1 and EL2 induces the light emitted from the light emitting devices LD in a desired direction to increase the light efficiency of the display device. It can function as a reflective member to enhance.
  • Each of the light emitting devices LD may be a light emitting diode having a size as small as a nano-scale to a micro-scale, as an example of a microminiature using a material having an inorganic crystal structure.
  • Each of the light emitting devices LD may be a micro light emitting diode manufactured by an etching method or a micro light emitting diode manufactured by a growth method.
  • At least two to tens of light emitting devices LD may be arranged and/or provided in the pixel area PXA of each pixel PXL, but the number of the light emitting devices LD is not limited thereto. . According to an embodiment, the number of light emitting devices LD arranged and/or provided in the pixel area PXA may be variously changed.
  • Each of the light emitting devices LD may emit any one of color light and/or white light.
  • Each of the light emitting elements LD has a first insulating layer INS1 between the first electrode EL1 and the second electrode EL2 so that an extension direction (or a length L direction) is parallel to the first direction DR1 . can be arranged on the The light emitting devices LD may be provided in the form of being sprayed in a solution and may be injected into the pixel area PXA of each pixel PXL.
  • the light emitting elements LD may be input to the pixel area PXA of each pixel PXL through an inkjet printing method, a slit coating method, or other various methods.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to the pixel area PXA through an inkjet printing method or a slit coating method.
  • an alignment signal corresponding to each of the first and second electrodes EL1 and EL2 provided to the pixel area PXA is applied, an electric field may be formed between the first and second electrodes EL1 and EL2 can Accordingly, the light emitting elements LD may be aligned between the first electrode EL1 and the second electrode EL2 .
  • the solvent is evaporated or removed by other methods to finally align and/or provide the light emitting elements LD in the pixel area PXA of each pixel PXL.
  • the light emitting devices LD may be disposed between two electrodes adjacent to each other in the first direction DR1 .
  • the light emitting devices LD include the first light emitting devices LD1 and the second electrode EL2 disposed between the first-first electrode EL1_1 and the first side surface FS of the second electrode EL2 . It may include second light emitting devices LD2 disposed between the second side surface SS and the first-second electrode EL1_2.
  • the first light emitting devices LD1 include a first insulating layer INS1 between the first 1-1 electrode EL1_1 spaced apart from each other on the first bank pattern BNK1 and the first side surface FS of the second electrode EL2 . ) can be provided.
  • the second light emitting elements LD2 include a first insulating layer INS1 between the second side surface SS of the second electrode EL2 spaced apart from each other on the second bank pattern BNK2 and the 1-2 electrodes EL1_2 . ) can be provided.
  • the first insulating layer INS1 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the first insulating layer INS1 is an inorganic suitable for protecting the first and second light emitting devices LD1 and LD2 from the pixel circuit layer PCL of each pixel PXL. It may be formed of an insulating film.
  • the first insulating layer INS1 may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx). The invention is not limited thereto.
  • the first insulating layer INS1 may be formed of an organic insulating layer advantageous for planarizing the supporting surfaces of the first and second light emitting devices LD1 and LD2 .
  • the first insulating layer INS1 may be provided as a single layer or a multilayer.
  • the first insulating layer INS1 is a distributed bragg reflector (DBR) in which a first layer and a second layer having different refractive indices made of an inorganic insulating layer are alternately stacked.
  • DBR distributed bragg reflector
  • the first insulating layer INS1 may be provided in a structure in which a first layer having a lower refractive index and a second layer having a higher refractive index than the first layer are alternately stacked.
  • the first insulating layer INS1 uses constructive interference due to a difference in refractive index between the first layer and the second layer to form the light emitting devices. It may be utilized as a reflective member that reflects the light emitted from the LD in a desired direction.
  • each of the first and second layers is silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), silicon oxycarbide (SiO x C y ), silicon carbonitride (SiC) x N y ), silicon oxycarbide (SiO x C y ), aluminum oxide (AlO x ), aluminum nitride (AlN x ), hafnium oxide (HfO x ), zirconium oxide (ZrO x ), titanium oxide (TiO x ), and at least one of tantalum oxide (TaO x ).
  • the first insulating layer INS1 is provided on the first and second electrodes EL1 and EL2 , and includes a first opening OPN1 exposing a region of the first-first electrode EL1_1 and a second electrode EL1_1 . It may include a second opening OPN2 exposing a region of the EL2 , and a third opening OPN3 exposing a region of the 1-2 th electrode EL1_2 .
  • the first-first electrode EL1_1 may be directly connected to and connected to the first contact electrode CNE1 through the first opening OPN1 of the first insulating layer INS1
  • the second electrode EL2 may be connected to the first insulating layer INS1 .
  • the second contact electrode CNE2 may be directly contacted and connected to the second contact electrode CNE2 by the second opening OPN2 of the layer INS1 , and the 1-2 first electrode EL1_2 may be connected to the third opening OPN3 of the first insulating layer INS1 . ) to directly contact and connect the third contact electrode CNE3.
  • the first insulating layer INS1 may cover regions other than one region of the 1-1 electrode EL1_1 , one region of the second electrode EL2 , and one region of the 1-2 th electrode EL1_2 . there is.
  • the first light emitting devices LD1 may overlap the first bank pattern BNK1 when viewed in a plan view, and the second light emitting devices LD2 may include the second bank pattern BNK2 when viewed in a plan view. can be overlapped with
  • the first light emitting devices LD1 may be positioned above the first bank pattern BNK1 when viewed in cross-section, and the second light emitting devices LD2 may have a second bank pattern when viewed in cross-section. (BNK2) can be located at the top.
  • a second insulating layer INS2 may be provided and/or formed on the first and second light emitting devices LD1 and LD2, respectively.
  • the second insulating layer INS2 is provided and/or formed on the first and second light emitting devices LD1 and LD2 to respectively outer peripheral surfaces (or surfaces) of the first and second light emitting devices LD1 and LD2 . may be partially covered and both ends of each of the first and second light emitting devices LD1 and LD2 may be exposed to the outside.
  • the second insulating layer INS2 may be formed as an independent insulating pattern in the pixel area PXA of each pixel PXL, but the present invention is not limited thereto.
  • the second insulating layer INS2 may be configured as a single layer or a multilayer, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may include an inorganic insulating layer suitable for protecting the active layer 12 of each of the first and second light emitting devices LD1 and LD2 from external oxygen and moisture.
  • the present invention is not limited thereto.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material according to design conditions of a display device to which the first and second light emitting devices LD1 and LD2 are applied.
  • the first and second light emitting elements LD1 By forming the second insulating layer INS2 on , LD2 , it is possible to prevent the first and second light emitting devices LD1 and LD2 from being separated from the aligned positions.
  • the gap is In the process of forming the second insulating layer INS2 , it may be filled with the second insulating layer INS2 .
  • the second insulating layer INS2 may be formed of an organic insulating layer advantageous in filling a gap between the first insulating layer INS1 and the first and second light emitting devices LD1 and LD2 .
  • a second insulating layer INS2 is formed on the first and second light emitting devices LD1 and LD2, respectively, so that the active layer 12 of each of the first and second light emitting devices LD1 and LD2 is externally conductive. It may not come into contact with the material.
  • the second insulating layer INS2 covers only a portion of the outer circumferential surface (or surface) of each of the first and second light emitting elements LD1 and LD2 , and thus the amount of each of the first and second light emitting elements LD1 and LD2 . The end may be exposed to the outside.
  • the first contact electrode CNE1 may be provided and/or formed on the first-first electrode EL1_1 .
  • the first contact electrode CNE1 may directly contact the 1-1 electrode EL1_1 exposed by the first opening OPN1 of the first insulating layer INS1 to be connected to the 1-1 electrode EL1_1. there is.
  • the capping layer when the capping layer is disposed on the 1-1 electrode EL1_1 , the first contact electrode CNE1 is disposed on the capping layer and passes through the capping layer to the 1-1 electrode EL1_1 ) can be associated with
  • the capping layer protects the 1-1 electrode EL1_1 from defects generated during the manufacturing process of the display device, and the adhesive force between the 1-1 electrode EL1_1 and the pixel circuit layer PCL located thereunder. can be further strengthened.
  • the capping layer is formed of indium zinc oxide (indium zinc oxide, a transparent conductive material (or material) such as IZO).
  • the first contact electrode CNE1 may be provided and/or formed on one end of each of the first light emitting devices LD1 to be connected to one end of each of the first light emitting devices LD1 . Accordingly, one end of each of the 1-1 electrode EL1-1 and the first light emitting elements LD1 may be electrically connected to each other through the first contact electrode CNE1.
  • the second contact electrode CNE2 may be provided and/or formed on the second electrode EL2 .
  • the second contact electrode CNE2 may directly contact the second electrode EL2 exposed by the second opening OPN2 of the first insulating layer INS1 to be connected to the second electrode EL2 .
  • the second contact electrode CNE2 may be disposed on the capping layer and connected to the second electrode EL2 through the capping layer. there is.
  • the second contact electrode CNE2 may be provided and/or formed on the other end of each of the first light emitting elements LD1 to be connected to the other end of each of the first light emitting elements LD1 . Accordingly, the first side surface FS of the second electrode EL2 and the other end of each of the first light emitting devices LD1 may be connected to each other through the second contact electrode CNE2 .
  • the second contact electrode CNE2 may be provided and/or formed on one end of each of the second light emitting devices LD2 to be connected to one end of each of the second light emitting devices LD2 . Accordingly, the second side surface SS of the second electrode EL2 and one end of each of the second light emitting devices LD2 may be connected to each other through the second contact electrode CNE2 .
  • the third contact electrode CNE3 may be provided and/or formed on the first-second electrode EL1_2 .
  • the third contact electrode CNE3 may directly contact the first-second electrode EL1_2 exposed by the third opening OPN3 of the first insulating layer INS1 to be connected to the first-second electrode EL1_2. there is.
  • the third contact electrode CNE3 when the capping layer is disposed on the 1-2th electrode EL1_2 , the third contact electrode CNE3 is disposed on the capping layer and passes through the capping layer to the 1-2th electrode EL1_2 . ) can be associated with
  • the third contact electrode CNE3 may be provided and/or formed on the other end of each of the second light emitting elements LD2 to be connected to the other end of each of the second light emitting elements LD2 . Accordingly, the second electrode EL1_2 and the other end of each of the second light emitting elements LD2 may be connected to each other through the third contact electrode CNE3 .
  • the first to third contact electrodes CNE1 to CNE3 transmit light emitted from each of the first and second light emitting devices LD1 and LD2 and reflected by the first and second electrodes EL1 and EL2. It may be composed of various transparent conductive materials (or materials) in order to proceed in the image display direction of the display device without loss.
  • the first to third contact electrodes CNE1 to CNE3 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium.
  • materials of the first to third contact electrodes CNE1 to CNE3 are not limited to the above-described embodiment.
  • the first to third contact electrodes CNE1 to CNE3 may be formed of various opaque conductive materials (or materials).
  • the first to third contact electrodes CNE1 to CNE3 may be formed of various opaque conductive materials (or materials).
  • the first to third contact electrodes CNE1 to CNE3 may be formed of a single layer or a multilayer.
  • each of the first to third contact electrodes CNE1 to CNE3 may have a bar shape extending in the second direction DR2, but the present invention is not limited thereto.
  • the shapes of the first to third contact electrodes CNE1 to CNE3 may be variously changed within a range electrically stably connected to each of the first and second light emitting devices LD1 and LD2. there is.
  • the shapes of the first to third contact electrodes CNE1 to CNE3 may be variously changed in consideration of a connection relationship with electrodes disposed thereunder.
  • the first to third contact electrodes CNE1 to CNE3 may be disposed to be spaced apart from each other in the first direction DR1 .
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be disposed to be spaced apart from each other with a predetermined distance therebetween on the second insulating layer INS2 on the first light emitting devices LD1 .
  • the second contact electrode CNE2 and the third contact electrode CNE3 may be disposed to be spaced apart from each other with a predetermined distance therebetween on the second insulating layer INS2 on the second light emitting devices LD2 .
  • the first to third contact electrodes CNE1 to CNE3 may be provided on the same layer and formed through the same process.
  • the present invention is not limited thereto, and according to embodiments, at least one of the first to third contact electrodes CNE1 to CNE3 and the other contact electrodes CNE are disposed on different layers. provided and may be formed through different processes.
  • the first and third contact electrodes CNE1 and CNE3 and the second contact electrode CNE2 may be provided on different layers and formed through different processes. In this case, as shown in FIG. 9 , auxiliary between the first and second contact electrodes CNE1 and CNE3 and between the second and third contact electrodes CNE2 and CNE3 and the second contact electrode CNE2 .
  • the auxiliary insulating layer AUINS may include the same material as the first insulating layer INS1 , or may include one or more materials selected from the exemplified materials of the first insulating layer INS1 .
  • the auxiliary insulating layer AUINS may be an inorganic insulating layer including an inorganic material.
  • the inorganic insulating layer may include at least one of a metal oxide such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • a third insulating layer INS3 may be provided and/or formed on the first to third contact electrodes CNE1 to CNE3 .
  • the third insulating layer INS3 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the third insulating layer INS3 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the third insulating layer INS3 may entirely cover the display element layer DPL to prevent moisture or moisture from flowing into the display element layer DPL including the light emitting elements LD from the outside.
  • the third insulating layer INS3 may be omitted to reduce or minimize components disposed on the first and second light emitting devices LD1 and LD2 .
  • the third insulating layer INS3 may be omitted.
  • the first to third contact electrodes CNE1 to CNE3 may be exposed to the outside.
  • a light conversion pattern layer LCP may be positioned on the first to third contact electrodes CNE1 to CNE3 exposed to the outside.
  • the light conversion pattern layer LCP may be one component included in the display element layer DPL.
  • the light conversion pattern layer LCP is disposed on the first to third contact electrodes CNE1 to CNE3 and may include a color conversion layer CCL corresponding to a predetermined color and a color filter CF.
  • the color conversion layer CCL may include color conversion particles QD corresponding to a specific color.
  • One color conversion layer CCL includes color conversion particles QD that convert light emitted from the light emitting devices LD disposed in the pixel area PXA of one pixel PXL into light of a specific color. may include For example, when the one pixel PXL is a red pixel (or a red sub-pixel), the color conversion layer CCL is a red quantum dot that converts light emitted from the light emitting devices LD into red light. It may include color conversion particles (QDs).
  • the color conversion layer CCL is a green quantum dot that converts light emitted from the light emitting devices LD into green light. It may include color conversion particles (QDs).
  • the color conversion layer CCL converts light emitted from the light emitting devices LD into blue light. may include color converting particles (QDs) of According to an embodiment, when the one pixel PXL is a blue pixel (or a blue sub-pixel), light is replaced with the color conversion layer CCL including the color conversion particles QD as shown in FIG. 11B .
  • a light scattering layer LSL including scattering particles SCT may be provided.
  • the single pixel PXL includes a light scattering layer LSL including light scattering particles SCT made of a light scattering material.
  • the light scattering material may include, for example, titanium dioxide (TiO 2 ), titanium oxide (TiO x ) or silica (Silica).
  • TiO 2 titanium dioxide
  • TiO x titanium oxide
  • Silica silica
  • Each of the light scattering particles SCT has various shapes and/or sizes depending on the refractive index of the light scattering layer LSL, the thickness of the light scattering layer LSL, and the distance from the adjacently arranged light scattering particles SCT. can be changed to have.
  • the light scattering particles SCT may be dispersed in the light scattering layer LSL to scatter the light that has progressed to the light scattering layer LSL to prevent the light from being concentrated to a specific region of the light scattering layer LSL.
  • the density of the above-described light scattering particles SCT may be differently adjusted for each region in the light scattering layer LSL. For example, when the light traveling to the light scattering layer LSL is concentrated in the middle region of the light scattering layer LSL, the light scattering particles SCT are dispersed to be concentrated in the middle region of the light scattering layer LSL.
  • the present invention is not limited thereto.
  • the light scattering particles SCT are provided only in the light scattering layer LSL, but the present invention is not limited thereto.
  • the light scattering particles SCT may be included in the color conversion layer CCL.
  • the color conversion layer CCL may include the light scattering particles SCT together with the color conversion particles QD.
  • the above-described light scattering layer LSL may be omitted in some embodiments.
  • a base resin layer made of a transparent polymer may be provided instead of the color conversion layer CCL.
  • the above-described base resin layer may be used as a transmission layer (or a light transmission layer), and in this case, the blue-based light emitted from the light emitting devices LD passes through the transmission layer as it is, reducing or minimizing the loss while reducing or minimizing the color filter ( CF) may proceed.
  • the light emitting devices LD may emit light of different colors for each corresponding pixel PXL.
  • the first pixel PXL of the three pixels PXL is a red-based pixel. It may include light emitting devices LD that emit light, and a second pixel PXL of the three pixels PXL may include light emitting devices LD that emit green light.
  • a third pixel PXL among the three pixels PXL may include light emitting devices LD emitting blue-based light.
  • the display element layer DPL of each of the three pixels PXL includes light scattering particles SCT instead of the color conversion layer CCL including the color conversion particles QD. It may include a transmission layer composed of a base resin layer.
  • the display device layer DPL of each of the three pixels PXL may emit light emitted from the light emitting devices LD included in each pixel PXL in a wavelength band substantially similar to the light. It may include a color conversion layer (CCL) that converts the light to the light.
  • CCL color conversion layer
  • the display element layer DPL of the first pixel PXL among the three pixels PXL transmits red light emitted from the light emitting elements LD included in the corresponding pixel PXL to a similar wavelength band.
  • the display element layer DPL of the second pixel PXL among the three pixels PXL converts the green light emitted from the light emitting elements LD included in the corresponding pixel PXL to light of a similar wavelength band. It may include a color conversion layer (CCL) including the color conversion particles (QD) that converts.
  • the display element layer DPL of the third pixel PXL among the three pixels PXL converts blue-based light emitted from the light emitting elements LD included in the corresponding pixel PXL into light of a similar wavelength band. It may include a color conversion layer (CCL) including the color conversion particles (QD) that converts.
  • the color filter CF may selectively transmit light of a specific color.
  • the color filter CF constitutes the light conversion pattern layer LCP together with the color conversion layer CCL, and may include a color filter material that selectively transmits light of a specific color converted by the color conversion layer CCL. there is.
  • the color filter CF may include a red color filter, a green color filter, and a blue color filter.
  • the above-described color filter CF may be provided in the pixel area PXA to correspond to the color conversion layer CCL.
  • each of the three pixels PXL displays the display element layer DPL. ) including the color conversion layer CCL for converting light emitted from the light emitting devices LD included in the corresponding pixel PXL into light having a similar wavelength
  • each of the above-described three pixels PXL may include a color filter CF positioned on the color conversion layer CCL included in the corresponding pixel PXL.
  • the display element layer DPL of the first pixel PXL among the three pixels PXL may include a red color filter disposed on the color conversion layer CCL, and the three pixels PXL ) of the second pixel PXL, the display element layer DPL may include a green color filter disposed on the color conversion layer CCL, and the third pixel PXL of the three pixels PXL may The display element layer DPL may include a blue color filter disposed on the color conversion layer CCL.
  • the light conversion pattern layer LCP including the color conversion layer CCL and the color filter CF may be located in the emission area of the pixel area PXA.
  • the light conversion pattern layer LCP may be provided to fill the space A surrounded by the dam portion DAM located in the peripheral area of the pixel area PXA.
  • the space A is an area of the pixel area PXA surrounded by the dam portion DAM, and may correspond to a light emitting area from which light is emitted from the pixel area PXA.
  • the dam part DAM may be implemented by a bank BNK and a light blocking pattern LBP.
  • the light blocking pattern LBP is provided on the bank BNK, and may include a light blocking material for reducing or preventing light leakage defects in which light (or light) leaks between each pixel PXL and adjacent pixels PXL.
  • the light blocking pattern LBP may prevent color mixing of light emitted from each of the adjacent pixels PXL.
  • the light blocking pattern LBP may be a black matrix.
  • the light blocking pattern LBP may include the same material as the first and second bank patterns BNK1 and BNK2.
  • the light blocking pattern LBP is configured to include at least one light blocking material and/or a reflective material to emit light emitted from the light emitting devices LD disposed in the pixel area PXA of each pixel PXL.
  • the light output efficiency of the light emitting devices LD may be improved by allowing light to further travel in the image display direction of the display device.
  • the light blocking pattern LBP may be provided in the form of a multilayer in which at least two or more color filters that selectively transmit light of different colors among a red color filter, a green color filter, and a blue color filter are overlapped.
  • the light blocking pattern LBP may include a red color filter, a green color filter positioned on the red color filter and overlapping the red color filter, and a blue color positioned on the green color filter and overlapping the green color filter. It may be provided in a form including a filter. That is, the light blocking pattern LBP may be provided in the form of a structure in which a red color filter, a green color filter, and a blue color filter are sequentially stacked. In this case, in the peripheral area of the pixel area PXA, the red color filter, the green color filter, and the blue color filter may be used as a light blocking pattern LBP that blocks light transmission.
  • the light blocking pattern LBP may surround the first and second electrodes EL1 and EL2 and the light emitting devices LD in the peripheral area of the pixel area PXA and may be provided to correspond to the bank BNK. .
  • the light blocking pattern LBP and the bank BNK may overlap each other in the third direction DR3 and may have the same or similar planar and cross-sectional shapes.
  • the bank BNK may have a cross-section having a polygonal shape in which the width becomes narrower from one surface (eg, the upper surface) of the first insulating layer INS1 upward in the third direction DR3, and the light blocking pattern
  • the LBP may have a cross-section having a polygonal shape that becomes narrower as it goes upward in the third direction DR3 from one surface (eg, the upper surface) of the bank BNK.
  • the present invention is not limited thereto, and according to an embodiment, the bank BNK increases from one surface of the first insulating layer INS1 to the upper side in the third direction DR3 as shown in FIG. 11A .
  • the light blocking pattern LBP may have a shape corresponding to the cross-sectional shape of the bank BNK.
  • an intermediate layer CTL may be provided and/or formed between the color conversion layer CCL and the color filter CF as shown in FIG. 11B .
  • the intermediate layer CTL may be a planarization layer positioned on the bank BNK and the color conversion layer CCL to planarize a level difference due to components positioned below the bank BNK and the color conversion layer CCL.
  • the intermediate layer CTL may be a refractive index conversion layer for improving the emission luminance of each pixel PXL by converting the refractive index of light (or light) traveling from the color conversion layer CCL to the color filter CF.
  • the color filter CF is adjacent to the color filter with the light blocking pattern LBP interposed therebetween. It may be disposed to be spaced apart from (CF). The adjacent color filters CF may partially overlap the light blocking pattern LBP disposed therebetween.
  • the encapsulation layer ENC may be provided and/or formed on the dam portion DAM and the light conversion pattern layer LCP.
  • the encapsulation layer ENC may completely cover the display element layer DPL including the light conversion pattern layer LCP to block moisture or moisture from flowing into the display element layer DPL from the outside.
  • the encapsulation layer ENC may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the first side surfaces FS of the first-first electrode EL1_1 and the second electrode EL2 are spaced apart from each other in the first direction DR1 on the first bank pattern BNK1,
  • the first light emitting elements LD1 are disposed on the first insulating layer INS1 on the first bank pattern BNK1 between the first-first electrode EL1_1 and the first side surface FS of the second electrode EL2 .
  • the second side surface SS of the second electrode EL2 and the 1-2 electrode EL1_2 are spaced apart from each other in the first direction DR1 on the second bank pattern BNK2, and the second light emitting elements LD2 ) may be disposed on the first insulating layer INS1 on the second bank pattern BNK2 between the second side surface SS of the second electrode EL2 and the 1-2 electrode EL1_2 .
  • the light conversion pattern layer LCP and A distance between the first and second light emitting devices LD1 and LD2 may be reduced.
  • a gap between the color conversion layer CCL including the color conversion particles QD and the first and second light emitting devices LD1 and LD2 may be reduced.
  • light emitted from the light emitting devices LD may be focused (or proceeded) to the color conversion layer CCL of the light conversion pattern layer LCP without loss.
  • the amount (or intensity) of light finally emitted from the color conversion layer CCL increases, so that the light output efficiency of each pixel PXL is improved.
  • the contact electrode CNE made of a transparent conductive material (or material) between the light emitting elements LD and the color conversion layer CCL, for example, an insulating layer, etc.
  • the light emitted from the light emitting devices LD may directly reach the color conversion layer CCL without being dispersed by the insulating layer or the like. Accordingly, the amount (or intensity) of light finally emitted from the color conversion layer CCL may be further increased by further securing the amount of light that has progressed (or introduced) to the color conversion layer CCL. In this case, the light output efficiency of each pixel PXL may be further improved.
  • the first and second bank patterns BNK1 and BNK2 are implemented as a black matrix to block (block) light emitted from the light emitting devices LD and propagating to the pixel circuit layer PCL. or absorption), a change in device characteristics of the transistors T included in the pixel circuit layer PCL may be reduced or prevented.
  • 12A to 12K are schematic cross-sectional views sequentially illustrating the pixel of FIG. 10 according to a manufacturing method.
  • a pixel circuit layer PCL is formed on a substrate SUB.
  • the pixel circuit layer PCL may include a buffer layer BFL, transistors T, a storage capacitor Cst, a driving voltage line DVL, and a protection layer PSV.
  • the passivation layer PSV may include a first contact hole CH1 exposing a region of the driving transistor Tdr and a second contact hole CH1 exposing a region of the driving voltage line DVL.
  • first and second bank patterns BNK1 and BNK2 are formed on the passivation layer PSV.
  • the first bank pattern BNK1 and the second bank pattern BNK2 may be spaced apart from each other by a predetermined interval on the passivation layer PSV.
  • the first and second bank patterns BNK1 and BNK2 may include a light blocking material.
  • the first and second bank patterns BNK1 and BNK2 may be a black matrix.
  • the first and second electrodes EL1 including a conductive material (or material) having high reflectivity on the first and second bank patterns BNK1 and BNK2 , EL2 ) and first and second connection lines CNL1 and CNL2 are formed.
  • the first electrode EL1 may include a 1-1 electrode EL1_1 and a 1-2 electrode EL1_2 branched from the first connection line CNL1 .
  • a second electrode EL2 may be provided between the first-first electrode EL1_1 and the first-second electrode EL1_2 .
  • the first side surface FS of the first-first electrode EL1_1 and the second electrode EL2 may be disposed to be spaced apart from each other by a predetermined distance in the first direction DR1 on the first bank pattern BNK1 .
  • the second side surface SS of the second electrode EL2 and the first-second electrode EL1_2 may be disposed to be spaced apart from each other by a predetermined distance in the first direction DR1 on the second bank pattern BNK2.
  • the first electrode EL1 may be electrically and/or physically connected to the driving transistor Tdr through the first connection line CNL1 and the first contact hole CH1 .
  • the second electrode EL2 may be electrically and/or physically connected to the driving voltage line DVL through the second connection line CNL2 and the second contact hole CH2 .
  • Each of the first and second electrodes EL1 and EL2 may extend along the second direction DR2 when viewed in a plan view.
  • an insulating material layer INS1 is formed on the passivation layer PSV including the first and second electrodes EL1 and EL2 .
  • the insulating material layer INS1 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the insulating material layer INS1 may be patterned by a subsequent process and provided as the first insulating layer INS1 including the first to third openings OPN1 to OPN3 . Accordingly, the same reference numerals as the first insulating layer INS1 are assigned to the insulating material layer INS1 .
  • a bank BNK is formed in the pixel area PXA of each pixel PXL.
  • the bank BNK may be formed on the insulating material layer INS1 .
  • the bank BNK may be a pixel defining layer defining (or partitioning) a pixel area PXA or a light emitting area between each pixel PXL and pixels PXL adjacent thereto.
  • the bank BNK may be located in a peripheral area of the pixel area PXA.
  • the first and second electrodes adjacent to each other in the first direction DR1 are applied.
  • An electric field is formed between the first and second electrodes EL1 and EL2.
  • the electric field may be formed between the first-first electrode EL1_1 and the first side surface FS of the second electrode EL2, and may be formed between the second side surface SS of the second electrode EL2 and the second electrode EL2. It may be formed between the 1-2-th electrodes EL1_2.
  • a mixed solution (or solution) including the light emitting devices LD is injected into the pixel area PXA of each of the pixels PXL using an inkjet printing method or the like.
  • an inkjet nozzle may be disposed on the insulating material layer INS1 , and a solvent mixed with the plurality of light emitting devices LD may be injected into the pixel area PXA of each of the pixels PXL through the inkjet nozzle.
  • the method of inputting the light emitting elements LD into the pixel area PXA is not limited to the above-described exemplary embodiment, and the method of inputting the light emitting elements LD may be variously changed.
  • the light emitting elements LD When the light emitting elements LD are input to the pixel area PXA, self-alignment of the light emitting elements LD may be induced due to the electric field formed between the first electrode EL1 and the second electrode EL2 . there is. Accordingly, the light emitting elements LD may be aligned between the first electrode EL1 and the second electrode EL2 .
  • the first side surface FS of the first-first electrode EL1_1 and the second electrode EL2 is spaced apart from each other by a predetermined distance on the first bank pattern BNK1, the first-first and second electrodes EL1_1 and EL2 ), when an alignment signal (or alignment voltage) is applied to each, an electric field will be formed between the first 1-1 electrode EL1_1 on the first bank pattern BNK1 and the first side surface FS of the second electrode EL2. can Accordingly, some of the light emitting devices LD injected into the pixel area PXA may be aligned on the first bank pattern BNK1 while sinking by gravity.
  • the light emitting devices LD arranged on the first bank pattern BNK1 may be first light emitting devices LD1 .
  • the first-second and second electrodes EL1_2 and EL2 are spaced apart from each other.
  • an alignment signal or alignment voltage
  • an electric field is formed between the second side surface SS of the second electrode EL2 on the second bank pattern BNK2 and the 1-2 electrodes EL1_2 can Accordingly, some of the light emitting devices LD injected into the pixel area PXA may be aligned on the second bank pattern BNK2 while sinking by gravity.
  • the light emitting devices LD arranged on the second bank pattern BNK2 may be second light emitting devices LD2 .
  • the first light emitting devices LD1 are insulated on the first bank pattern BNK1 between the first 1-1 electrode EL1_1 and the first side surface FS of the second electrode EL2 in the pixel area PXA. It may be aligned on the material layer INS1 .
  • the second light emitting devices LD2 are insulated on the second bank pattern BNK2 between the second side surface SS of the second electrode EL2 and the 1-2 first electrode EL1_2 in the pixel area PXA. It may be aligned on the material layer INS1 .
  • a second insulating layer INS2 is formed on each of the light emitting devices LD.
  • the second insulating layer INS2 may cover at least a portion of a top surface of each of the light emitting devices LD to expose both ends of each of the light emitting devices LD except for the active layer 12 to the outside.
  • the first insulating layer INS1 including OPN1 , a second opening OPN2 exposing a portion of the second electrode EL2 , and a third opening OPN3 exposing a portion of the 1-2 first electrode EL1_2 .
  • the first electrode EL1 A portion of the first connection line CNL1 provided integrally with the ?rst may be removed. Accordingly, the first electrode EL1 provided to each pixel PXL is electrically and/or physically separated from the first electrode EL1 provided to adjacent pixels PXL positioned in the same pixel row and/or the same pixel column. can be
  • first to third contact electrodes CNE1 to CNE3 are formed on the second insulating layer INS2 .
  • the first contact electrode CNE1 may be formed on the 1-1 electrode EL1_1 , and may electrically connect the 1-1 electrode EL1_1 and one end of each of the first light emitting devices LD1 .
  • the second contact electrode CNE2 may be formed on the second electrode EL2 and electrically connect the first side surface FS of the second electrode EL2 and the other end of each of the first light emitting elements LD1 . there is. Also, the second contact electrode CNE2 may electrically connect the second side surface SS of the second electrode EL2 and one end of each of the second light emitting devices LD2 .
  • the third contact electrode CNE3 may be formed on the 1-2 th electrode EL1_2 , and may electrically connect the 1-2 th electrode EL1_2 and the other end of each of the second light emitting devices LD2 .
  • a light blocking pattern LBP is formed in a peripheral area of the pixel area PXA.
  • the light blocking pattern LBP may be formed on the bank BNK, and together with the bank BNK may constitute the dam part DAM.
  • the light blocking pattern LBP may be a black matrix, and a light leakage defect in which light leaks between each pixel PXL and pixels PXL adjacent thereto may be prevented.
  • the light blocking pattern LBP may include the same material as the first and second bank patterns BNK1 and BNK2.
  • the dam part DAM is positioned in the peripheral area of the pixel area PXA and is provided in a form to surround (or surround) the first and second electrodes EL1 and EL2 and the light emitting devices LD, so that each pixel ( PXL) can define a light emitting region.
  • the emission area of each pixel PXL may correspond to the space A surrounded by the dam part DAM.
  • the color conversion layer CCL is formed in the space A surrounded by the dam part DAM.
  • the color conversion layer CCL may be provided in the pixel area PXA in the form of filling the space A.
  • the color conversion layer CCL may include color conversion particles QD that convert light emitted from the light emitting devices LD into light of a specific color.
  • a color filter CF is formed on the color conversion layer CCL.
  • the color filter CF and the color conversion layer CCL may constitute a light conversion pattern layer LCP that converts light emitted from the light emitting devices LD into a specific color and selectively transmits the light.
  • the encapsulation layer ENC is formed on the light conversion pattern layer LCP.
  • the encapsulation layer ENC may entirely cover the display device layer DPL including the light conversion pattern layer LCP to protect the display device layer DPL from moisture or moisture from the outside.
  • FIG. 13 is a plan view schematically illustrating a pixel according to another embodiment of the present invention
  • FIG. 14 is a cross-sectional view taken along line IV to IV' of FIG. 13
  • FIG. 15 is a display element layer in the pixel of FIG. 13 for light conversion It schematically shows a state including the pattern layer, and is a cross-sectional view corresponding to line IV to IV' of FIG. 13 .
  • the third bank pattern BNK3 is added and the second electrode EL2 includes 2-1 and 2-2 electrodes EL2_1 and EL2_2 . and may have substantially the same or similar configuration to the pixels of FIGS. 5A to 11 .
  • the substrate SUB, the pixel circuit layer PCL, and the display element layer DPL are disposed in the pixel area PXA of each of the pixels PXL.
  • the display device layer DPL includes first to third bank patterns BNK1 to BNK3, first and second electrodes EL1 and EL2, a bank BNK, and light emitting devices.
  • LD a contact electrode
  • LCP light conversion pattern layer
  • ENC encapsulation layer
  • the first electrode EL1 may include a 1-1 electrode EL1_1 and a 1-2 electrode EL1_2 branched from the first connection line CNL1 in the second direction DR2 .
  • the second electrode EL2 may include the second-first electrode EL2_1 and the second-second electrode EL2_2 branched from the second connection line CNL2 in the second direction DR2 .
  • the 2-1 th electrode EL2_1 may be disposed between the 1-1 th electrode EL1_1 and the 1-2 th electrode EL1_2 , and the 1-2 th electrode EL1_2 is the 2-1 th electrode EL2_1 . and the second-second electrode EL2_2.
  • the first side surface FS of the 2-1 th electrode EL2_1 may be an area of the 2-1 th electrode EL2_1 facing (or located adjacent to) the 1-1 electrode EL1_1, and the second The second side surface SS of the -1 electrode EL2_1 may be a region of the 2-1 th electrode EL2_1 facing (or adjacent to) the 1-2 th electrode EL1_2 .
  • the first side surfaces FS may have the same distance from each other, but the present invention is not limited thereto.
  • the first side surface FS of the 1-2 electrode EL1_2 is one of the 1-2 electrode EL1_2 facing (or adjacent to) the second side surface SS of the 2-1 electrode EL2_1. region, and the second side surface SS of the first-second electrode EL1_2 is a region of the first-second electrode EL1_2 facing (or positioned adjacent to) the second electrode EL2_2.
  • the 2-2 electrodes EL2_2 may have the same distance from each other, but the present invention is not limited thereto.
  • the first bank pattern BNK1 may be provided on the passivation layer PSV between the first-first electrode EL1_1 and the first side surface FS of the second-first electrode EL2_1 .
  • the first side surface FS of the first-first electrode EL1_1 and the second-first electrode EL2_1 may be provided and/or formed on the first bank pattern BNK1 .
  • the first side surface FS of the 1-1 th electrode EL1_1 and the 2-1 th electrode EL2_1 may partially overlap the first bank pattern BNK1 .
  • the first side surface FS of the first-first electrode EL1_1 and the second-first electrode EL2_1 may be disposed to be spaced apart from each other in the first direction DR1 on the first bank pattern BNK1 .
  • the second bank pattern BNK2 is to be provided on the passivation layer PSV between the second side surface SS of the 2-1 th electrode EL2_1 and the first side surface FS of the 1-2 th electrode EL1_2.
  • the second side surface SS of the 2-1 th electrode EL2_1 and the first side surface FS of the 1-2 th electrode EL1_2 may be provided and/or formed on the second bank pattern BNK2 .
  • the second side surface SS of the 2-1 th electrode EL2_1 and the first side surface FS of the 1-2 th electrode EL1_2 may partially overlap the second bank pattern BNK2. there is.
  • the second side surface SS of the 2-1 th electrode EL2_1 and the first side FS of the 1-2 th electrode EL1_2 are spaced apart from each other in the first direction DR1 on the second bank pattern BNK2. can be placed.
  • the third bank pattern BNK3 may be provided on the passivation layer PSV between the second side surface SS of the first-second electrode EL1_2 and the second electrode EL2_2 .
  • the second side surface SS of the first-second electrode EL1_2 and the second electrode EL2_2 may be provided and/or formed on the third bank pattern BNK3.
  • the second side surface SS of the first-second electrode EL1_2 and the second electrode EL2_2 may partially overlap the third bank pattern BNK3.
  • the second side surface SS of the 1-2 electrode EL1_2 and the second electrode EL2_2 may be disposed to be spaced apart from each other in the first direction DR1 on the third bank pattern BNK3 .
  • the first to third bank patterns BNK1 to BNK3 may be formed of a black matrix including a light blocking material.
  • the first to third bank patterns BNK1 to BNK3 absorb (or block) light emitted from the light emitting devices LD and traveling in the pixel circuit layer PCL direction to the pixel circuit layer ( By reducing light that may be introduced into the transistors T included in the PCL), malfunction of the transistors T may be prevented.
  • a first insulating layer INS1 may be provided on the first and second electrodes EL1 and EL1 .
  • the first insulating layer INS1 includes a first opening OPN1 exposing a portion of the 1-1 electrode EL1_1 , a second opening OPN2 exposing a portion of the 2-1 th electrode EL2_1 , and a first A third opening OPN3 exposing a portion of the ⁇ 2 electrode EL1_2 and a fourth opening OPN4 exposing a portion of the 2 ⁇ 2 second electrode EL2_2 may be included.
  • the light emitting devices LD may be disposed on the first insulating layer INS1 between the first electrode EL1 and the second electrode EL2 .
  • the light emitting devices LD may include first to third light emitting devices LD1 to LD3.
  • the first light emitting devices LD1 may be positioned between the first-first electrode EL1_1 and the first side surface FS of the second-first electrode EL2_1 when viewed in a plan view.
  • the second light emitting elements LD2 may be positioned between the second side surface SS of the 2-1 th electrode EL2_1 and the first side surface FS of the 1-2 th electrode EL1_2 when viewed in a plan view.
  • the third light emitting elements LD3 may be positioned between the second side surface SS of the 1-2 th electrode EL1_2 and the 2-2 electrode EL2_2 when viewed in a plan view.
  • the first and second electrodes EL1 and EL2 When an alignment signal (or alignment voltage) corresponding to each is applied, the first light emitting devices LD1 may be aligned on the first bank pattern BNK1 . That is, the first light emitting devices LD1 may be aligned on the first insulating layer INS1 on the first bank pattern BNK1 .
  • the first and second When an alignment signal corresponding to each of the electrodes EL1 and EL2 is applied, a portion of the light emitting devices LD may be aligned on the second bank pattern BNK2 . That is, the second light emitting devices LD2 may be aligned on the first insulating layer INS1 on the second bank pattern BNK2 .
  • the first and second electrodes EL1 and EL2 When an alignment signal corresponding to each is applied, a portion of the light emitting devices LD may be aligned on the third bank pattern BNK3 . That is, the third light emitting devices LD3 may be aligned on the first insulating layer INS1 on the third bank pattern BNK3 .
  • the first and second electrodes EL1 and EL2 and the light emitting elements LD may be electrically and stably connected through the contact electrode CNE.
  • the contact electrode CNE may include first to fourth contact electrodes CNE1 to CNE4.
  • the first contact electrode CNE1 is provided on the 1-1 electrode EL1_1 to electrically and/or to the 1-1 electrode EL1_1 through the first opening OPN1 of the first insulating layer INS1 . It can be physically connected.
  • the first contact electrode CNE1 may be provided and/or formed on one end of each of the first light emitting devices LD1 .
  • One end of each of the first-first electrode EL1_1 and the first light emitting devices LD1 may be electrically connected through the first contact electrode CNE1.
  • the second contact electrode CNE2 is provided on the 2-1 th electrode EL2_1 and electrically and/or connected to the 2-1 th electrode EL2_1 through the second opening OPN2 of the first insulating layer INS1 . It can be physically connected.
  • the second contact electrode CNE2 may be provided and/or formed on the other end of each of the first light emitting elements LD1 and on one end of each of the second light emitting elements LD2 , respectively.
  • the second-first electrode EL2_1 and the other end of each of the first light emitting elements LD1 may be electrically connected to each other through the second contact electrode CNE2 .
  • one end of each of the 2-1 th electrode EL2_1 and the second light emitting elements LD2 may be electrically connected through the second contact electrode CNE2 .
  • the third contact electrode CNE3 is provided on the first-second electrode EL1_2 and electrically and/or connected to the first-second electrode EL1_2 through the third opening OPN3 of the first insulating layer INS1 . It can be physically connected.
  • the third contact electrode CNE3 may be provided and/or formed on the other end of each of the second light emitting elements LD2 and on one end of each of the third light emitting elements LD3 , respectively.
  • the second electrode EL1_2 and the other end of each of the second light emitting elements LD2 may be electrically connected to each other through the third contact electrode CNE3 .
  • one end of each of the first-second electrode EL1_2 and the third light emitting elements LD3 may be electrically connected through the third contact electrode CNE3 .
  • the fourth contact electrode CNE4 is provided on the 2-2 electrode EL2_2 and electrically and/or connected to the 2-2 electrode EL2_2 through the fourth opening OPN4 of the first insulating layer INS1 . It can be physically connected.
  • the fourth contact electrode CNE4 may be provided and/or formed on the other end of each of the third light emitting elements LD3 .
  • the second electrode EL2_2 and the other end of each of the third light emitting elements LD3 may be electrically connected to each other through the fourth contact electrode CNE4 .
  • a third insulating layer INS3 or a light conversion pattern layer LCP may be provided on the first to fourth contact electrodes CNE1 to CNE4 .
  • the distance between the light conversion pattern layer LCP and the light emitting devices LD is reduced, so that the light An amount of light introduced into the conversion pattern layer LCP may increase. Accordingly, the amount (or intensity) of light finally emitted from the light conversion pattern layer LCP may increase, so that light output efficiency of each pixel PXL may be improved.
  • FIG. 16 is a plan view schematically showing a pixel according to another embodiment of the present invention
  • FIG. 17 is a cross-sectional view taken along line V to V' of FIG. 16
  • FIG. 18 is a display element layer in the pixel of FIG. It schematically shows a state including the conversion pattern layer, and is a cross-sectional view corresponding to line V to V' of FIG. 16 .
  • the substrate SUB, the pixel circuit layer PCL, and the display element layer DPL are disposed in the pixel area PXA of each pixel PXL.
  • the display device layer DPL includes first to third bank patterns BNK1 to BNK3, first and second electrodes EL1 and EL2, a bank BNK, and light emitting devices.
  • LD a contact electrode CNE, a light conversion pattern layer LCP, an encapsulation layer ENC (eg, similar to the encapsulation layer ENC of FIG. 15 ), and the like.
  • the first electrode EL1 and the second electrode EL2 may be spaced apart and electrically and/or physically separated from each other.
  • the first electrode EL1 includes the 1-1 electrode EL1_1 , the 1-2 electrode EL1_2 , and the 1-3 electrode EL1_3 branched from the first connection line CNL1 in the second direction DR2 . ) may be included.
  • the second electrode EL2 is a 2-1 th electrode EL2_1 , a 2-2 electrode EL2_2 , and a 2-3 th electrode EL2_3 branched from the second connection line CNL2 in the second direction DR2 . ) may be included.
  • the first and second electrodes EL1 and EL2 are the 1-1 electrode EL1_1 , the 2-1 th electrode EL2_1 , and the 1-2 th electrode EL1_1 along the first direction DR1 .
  • EL1_2 ), the 2-2 th electrode EL2_2 , the 1-3 th electrode EL1_3 , and the 2-3 th electrode EL2_3 may be arranged in this order.
  • the 2-1 th electrode EL2_1 may be disposed between the 1-1 th electrode EL1_1 and the 1-2 th electrode EL1_2 , and the 1-2 th electrode EL1_2 is the 2-1 th electrode EL2_1 .
  • the second electrode EL2_2 may be disposed between the second electrode E1_2 and the second electrode EL1_3, and the second electrode EL2_2 may be disposed between the second electrode E1_2 and the third electrode EL1_3.
  • the 1-3 electrode EL1_3 may be disposed between the 2-2 th electrode EL2_2 and the 2-3 th electrode EL2_3 .
  • the first side surface FS of the 2-1 th electrode EL2_1 may be an area of the 2-1 th electrode EL2_1 facing (or located adjacent to) the 1-1 electrode EL1_1, and the second The second side surface SS of the -1 electrode EL2_1 may be a region of the 2-1 th electrode EL2_1 that faces (or is adjacent to) the 1-2 th electrode EL1_2.
  • the first side surface FS of the first-second electrode EL1_2 may be an area of the first-second electrode EL1_2 facing (or positioned adjacent to) the second-first electrode EL2_1, and
  • the second side surface SS of the -2 electrode EL1_2 may be an area of the 1-2 th electrode EL1_2 facing (or positioned adjacent to) the 2-2 th electrode EL2_2 .
  • the first side surface FS of the 2-2 electrode EL2_2 may be a region of the 2-2 electrode EL2_2 facing (or located adjacent to) the 1-2 electrode EL1_2, and the second electrode EL2_2
  • the second side surface SS of the -2 electrode EL2_2 may be an area of the 2-2 electrode EL2_2 facing (or positioned adjacent to) the 1-3 electrode EL1_3 .
  • the first side surface FS of the 1-3 th electrode EL1_3 may be an area of the 1-3 th electrode EL1_3 facing (or positioned adjacent to) the 2-2 th electrode EL2_2, and the first The second side surface SS of the -3 electrode EL1_3 may be an area of the 1-3 th electrode EL1_3 facing (or adjacent to) the 2-3 th electrode EL2_3 .
  • the first bank pattern BNK1 may be provided on the passivation layer PSV between the first-first electrode EL1_1 and the first side surface FS of the second-first electrode EL2_1 .
  • the first side surface FS of the first-first electrode EL1_1 and the second-first electrode EL2_1 may be provided and/or formed on the first bank pattern BNK1 .
  • the first side surface FS of the 1-1 th electrode EL1_1 and the 2-1 th electrode EL2_1 may partially overlap the first bank pattern BNK1 .
  • the first side surface FS of the first-first electrode EL1_1 and the second-first electrode EL2_1 may be disposed to be spaced apart from each other in the first direction DR1 on the first bank pattern BNK1 .
  • the second bank pattern BNK2 may be provided on the passivation layer PSV between the second side surface SS of the first-second electrode EL1_2 and the first side surface FS of the second-second electrode EL2_2.
  • the second side surface SS of the first-second electrode EL1_2 and the first side surface FS of the second-second electrode EL2_2 may be provided and/or formed on the second bank pattern BNK2 .
  • the second side surface SS of the first-second electrode EL1_2 and the first side surface FS of the second-second electrode EL2_2 may partially overlap the second bank pattern BNK2. there is.
  • the second side surface SS of the 1-2 electrode EL1_2 and the first side surface FS of the 2-2 electrode EL2_2 are spaced apart from each other in the first direction DR1 on the second bank pattern BNK2. can be placed.
  • the third bank pattern BNK3 may be provided on the passivation layer PSV between the second side surface SS of the 1-3 th electrode EL1_3 and the 2-3 th electrode EL2_3 .
  • the second side surface SS of the 1-3 th electrode EL1_3 and the 2-3 th electrode EL2_3 may be provided and/or formed on the third bank pattern BNK3 .
  • the second side surface SS of the 1-3 th electrode EL1_3 and the 2-3 th electrode EL2_3 may partially overlap the third bank pattern BNK3.
  • the second side surface SS of the 1-3 th electrode EL1_3 and the 2-3 th electrode EL2_3 may be disposed to be spaced apart from each other in the first direction DR1 on the third bank pattern BNK3 .
  • the first to third bank patterns BNK1 to BNK3 may be formed of a black matrix including a light blocking material.
  • the second side surface SS of the 2-1 th electrode EL2_1 and the first side surface FS of the 1-2 th electrode EL1_2 may be disposed to be spaced apart from each other in the first direction DR1 on the passivation layer PSV.
  • the second side surface SS of the 2-2 electrode EL2_2 and the first side surface FS of the 1-3 electrode EL1_3 may be disposed to be spaced apart from each other in the first direction DR1 on the passivation layer PSV.
  • a first insulating layer INS1 may be provided on the first and second electrodes EL1 and EL2 .
  • the first insulating layer INS1 includes a first opening OPN1 exposing a portion of the 1-1 electrode EL1_1 , a second opening OPN2 exposing a portion of the 2-1 th electrode EL2_1 , and a first ⁇ 2
  • the third opening OPN3 exposing a portion of the electrode EL1_2 , the fourth opening OPN4 exposing a portion of the 2-2 electrode EL2_2 , and a portion of the 1-3 electrode EL1_3 are exposed It may include a fifth opening OPN5 , and a sixth opening OPN6 exposing a portion of the 2-3 th electrode EL2_3 .
  • the light emitting devices LD may include first to fifth light emitting devices LD1 to LD5.
  • the first light emitting devices LD1 may be positioned between the first-first electrode EL1_1 and the first side surface FS of the second-first electrode EL2_1 when viewed in a plan view.
  • the second light emitting elements LD2 may be positioned between the second side surface SS of the 2-1 th electrode EL2_1 and the first side surface FS of the 1-2 th electrode EL1_2 when viewed in a plan view.
  • the third light emitting elements LD3 may be positioned between the second side surface SS of the 1-2 th electrode EL1_2 and the first side surface FS of the 2 - 2 electrode EL2_2 .
  • the fourth light emitting elements LD4 may be positioned between the second side surface SS of the second-second electrode EL2_2 and the first side surface FS of the first-third electrode EL1_3 .
  • the fifth light emitting elements LD5 may be positioned between the second side surface SS of the 1-3 th electrode EL1_3 and the 2-3 th electrode EL2_3 .
  • the first and second electrodes EL1 and EL2 When an alignment signal (or alignment voltage) corresponding to each is applied, the first light emitting devices LD1 may be aligned on the first bank pattern BNK1 . That is, the first light emitting devices LD1 may be aligned on the first insulating layer INS1 on the first bank pattern BNK1 .
  • the first and second electrodes When an alignment signal (or alignment voltage) corresponding to each of EL1 and EL2 is applied, the second light emitting devices LD2 may be aligned on the passivation layer PSV. That is, the second light emitting devices LD2 may be aligned on the first insulating layer INS1 on the passivation layer PSV.
  • the third light emitting devices LD3 may be aligned on the second bank pattern BNK2 . That is, the third light emitting devices LD3 may be aligned on the first insulating layer INS1 on the second bank pattern BNK2 .
  • the first and second electrodes When an alignment signal (or alignment voltage) corresponding to each of EL1 and EL2 is applied, the fourth light emitting elements LD4 may be aligned on the passivation layer PSV. That is, the fourth light emitting devices LD4 may be aligned on the first insulating layer INS1 on the passivation layer PSV.
  • the fifth light emitting devices LD5 may be aligned on the third bank pattern BNK3 . That is, the fifth light emitting devices LD5 may be aligned on the first insulating layer INS1 on the third bank pattern BNK3 .
  • the first and second electrodes EL1 and EL2 and the light emitting elements LD may be electrically and stably connected through the contact electrode CNE.
  • the contact electrode CNE may include first to sixth contact electrodes CNE1 to CNE6.
  • the first contact electrode CNE1 is provided on the 1-1 electrode EL1_1 and electrically and/or physically connected to the 1-1 electrode EL1_1 through the first opening OPN1 of the first insulating layer INS1 . can be connected to The first contact electrode CNE1 may be provided and/or formed on one end of each of the first light emitting devices LD1 . One end of each of the first-first electrode EL1_1 and the first light emitting devices LD1 may be electrically connected through the first contact electrode CNE1.
  • the second contact electrode CNE2 is provided on the 2-1 th electrode EL2_1 and electrically and/or connected to the 2-1 th electrode EL2_1 through the second opening OPN2 of the first insulating layer INS1 . It can be physically connected.
  • the second contact electrode CNE2 may be provided and/or formed on the other end of each of the first light emitting elements LD1 and on one end of each of the second light emitting elements LD2 , respectively.
  • the second-first electrode EL2_1 and the other end of each of the first light emitting elements LD1 may be electrically connected to each other through the second contact electrode CNE2 .
  • one end of each of the 2-1 th electrode EL2_1 and the second light emitting elements LD2 may be electrically connected through the second contact electrode CNE2 .
  • the third contact electrode CNE3 is provided on the first-second electrode EL1_2 and electrically and/or connected to the first-second electrode EL1_2 through the third opening OPN3 of the first insulating layer INS1 . It can be physically connected.
  • the third contact electrode CNE3 may be provided and/or formed on the other end of each of the second light emitting elements LD2 and on one end of each of the third light emitting elements LD3 , respectively.
  • the second electrode EL1_2 and the other end of each of the second light emitting elements LD2 may be electrically connected to each other through the third contact electrode CNE3 .
  • one end of each of the first-second electrode EL1_2 and the third light emitting elements LD3 may be electrically connected through the third contact electrode CNE3 .
  • the fourth contact electrode CNE4 is provided on the 2-2 electrode EL2_2 and electrically and/or connected to the 2-2 electrode EL2_2 through the fourth opening OPN4 of the first insulating layer INS1 . It can be physically connected.
  • the fourth contact electrode CNE4 may be provided and/or formed on the other end of each of the third light emitting elements LD3 and on one end of each of the fourth light emitting elements LD4 , respectively.
  • the second electrode EL2_2 and the other end of each of the third light emitting elements LD3 may be electrically connected to each other through the fourth contact electrode CNE4 .
  • one end of each of the second-second electrode EL2_2 and the fourth light emitting elements LD4 may be electrically connected through the fourth contact electrode CNE4 .
  • the fifth contact electrode CNE5 is provided on the 1-3 electrode EL1_3 and electrically and/or connected to the 1-3 electrode EL1_3 through the fifth opening OPN5 of the first insulating layer INS1 . It can be physically connected.
  • the fifth contact electrode CNE5 may be provided and/or formed on the other end of each of the fourth light emitting elements LD4 and on one end of each of the fifth light emitting elements LD5 , respectively.
  • the other end of each of the 1-3 th electrode EL1_3 and the fourth light emitting elements LD4 may be electrically connected through the fifth contact electrode CNE5 .
  • One end of each of the 1-3 th electrode EL1_3 and the fifth light emitting elements LD5 may be electrically connected through the fifth contact electrode CNE5 .
  • the sixth contact electrode CNE6 is provided on the 2-3 th electrode EL2_3 to electrically and/or to the 2-3 th electrode EL2_3 through the sixth opening OPN6 of the first insulating layer INS1 . It can be physically connected.
  • the sixth contact electrode CNE6 may be provided and/or formed on the other end of each of the fifth light emitting devices LD5 .
  • the other end of each of the 2-3 th electrode EL2_3 and the fifth light emitting elements LD5 may be electrically connected through the sixth contact electrode CNE6 .
  • a third insulating layer INS3 or a light conversion pattern layer LCP may be provided on the first to sixth contact electrodes CNE1 to CNE6 .
  • the first light emitting elements LD1 , the third light emitting elements LD3 , and the fifth light emitting elements LD5 are spaced apart from each other between the first and second electrodes EL1 and EL2 .
  • between the first and second electrodes EL1 and EL2 disposed on the first insulating layer INS1 on the bank pattern corresponding to may be positioned on the first insulating layer INS1 on the corresponding protective layer PSV of
  • some of the light emitting devices LD are located on the first to third bank patterns BNK1 to BNK3 and the rest of the light emitting devices LD are located on the passivation layer PSV. Accordingly, the number of light emitting devices LD aligned in the pixel area PXA of each pixel PXL may increase. That is, the number of alignments of the light emitting elements LD per unit area may increase. Accordingly, the amount (or intensity) of light emitted from each pixel PXL may increase, so that light output efficiency from the pixel PXL may be improved.

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Abstract

화소는, 기판 상에 제공된 제1 뱅크 패턴; 상기 제1 뱅크 패턴 상에 제공되며, 제1 방향으로 연장된 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극 상에 제공된 절연층; 상기 제1 전극과 상기 제2 전극 사이의 상기 절연층 상에 제공된 복수의 발광 소자들; 상기 제1 전극과 상기 발광 소자들을 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자들을 전기적으로 연결하는 제2 컨택 전극을 포함할 수 있다. 상기 제1 전극과 상기 제2 전극은 상기 제1 뱅크 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 이격되게 배치될 수 있다.

Description

화소 및 이를 구비한 표시 장치
본 발명은 화소 및 이를 구비한 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 발광 소자들의 출광 효율을 향상시킬 수 있는 화소를 제공하는 데 목적이 있다.
또한, 본 발명은 상술한 화소를 구비한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 실시예에 따른 화소는, 기판 상에 제공된 제1 뱅크 패턴; 상기 제1 뱅크 패턴 상에 제공되며, 제1 방향으로 연장된 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극 상에 제공된 절연층; 상기 제1 전극과 상기 제2 전극 사이의 상기 절연층 상에 제공된 복수의 발광 소자들; 상기 제1 전극과 상기 발광 소자들을 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자들을 전기적으로 연결하는 제2 컨택 전극을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 상기 제1 뱅크 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 이격되게 배치될 수 있다.
본 발명의 실시예에 있어서, 상기 제1 전극은 상기 제1 뱅크 패턴의 일측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩할 수 있고, 상기 제2 전극은 상기 제1 뱅크 패턴의 타측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩할 수 있다.
본 발명의 실시예에 있어서, 상기 발광 소자들은 상기 제1 뱅크 패턴 상의 상기 제1 전극과 상기 제2 전극 사이의 상기 절연층 상에 제공될 수 있다.
본 발명의 실시예에 있어서, 상기 발광 소자들은 평면 및 단면 상에서 볼 때 상기 제1 뱅크 패턴과 중첩할 수 있다. 또한, 상기 제1 뱅크 패턴의 제2 방향으로의 폭은 상기 발광 소자들 각각의 길이보다 클 수 있다.
본 발명의 실시예에 있어서, 상기 제1 뱅크 패턴은 블랙 매트릭스일 수 있다.
본 발명의 실시예에 있어서, 상기 화소는 상기 제1 및 제2 전극들을 둘러싸는 뱅크; 및 상기 뱅크 상에 제공된 차광 패턴을 더 포함할 수 있다. 여기서, 상기 뱅크 패턴과 상기 차광 패턴은 동일한 물질을 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 뱅크와 상기 차광 패턴은 상기 제1 및 제2 전극들과 상기 발광 소자들을 둘러싸는 댐부일 수 있다.
본 발명의 실시예에 있어서, 상기 화소는 상기 발광 소자들 상에 위치한 컬러 변환층을 더 포함할 수 있다. 여기서, 상기 컬러 변환층은 상기 댐부에 둘러싸인 상기 발광 소자들이 위치한 영역을 채울 수 있다.
본 발명의 실시예에 있어서, 상기 화소는 상기 기판 상에 제공되며 상기 제2 방향을 따라 상기 제2 전극에 인접한 제3 전극을 더 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 제2 전극은 상기 제2 방향으로 상기 제1 전극과 마주보는 제1 측면 및 상기 제3 전극과 마주보는 제2 측면을 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 화소는 상기 기판 상에 제공되며 상기 제2 방향으로 상기 제1 뱅크 패턴에 인접한 제2 뱅크 패턴을 더 포함할 수 있다. 여기서, 상기 제2 전극과 상기 제3 전극은 상기 제2 뱅크 패턴 상에서 서로 이격되게 배치할 수 있다.
본 발명의 실시예에 있어서, 상기 제1 전극은 상기 제1 뱅크 패턴의 일측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩할 수 있다. 상기 제2 전극의 제1 측면은 상기 제1 뱅크 패턴의 타측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩할 수 있다. 상기 제2 전극의 제2 측면은 상기 제2 뱅크 패턴의 일측 상에 제공되어 상기 제2 뱅크 패턴과 부분적으로 중첩할 수 있다. 상기 제3 전극은 상기 제2 뱅크 패턴의 타측 상에 제공되어 상기 제2 뱅크 패턴과 부분적으로 중첩할 수 있다.
본 발명의 실시예에 있어서, 상기 발광 소자들은, 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 뱅크 패턴 상에 제공된 적어도 하나의 제1 발광 소자; 및 상기 제2 전극과 상기 제3 전극 사이의 상기 제2 뱅크 패턴 상에 제공된 적어도 하나의 제2 발광 소자를 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 제2 전극과 상기 제3 전극은 상기 기판 상에서 서로 이격되게 배치될 수 있다. 여기서, 상기 제3 전극은 상기 제2 방향으로 상기 제2 전극과 마주보는 제1 측면 및 상기 제1 측면과 마주보는 제2 측면을 포함할 수 있다.
본 발명의 실시예에 있어서, 상기 제1 전극은 상기 제1 뱅크 패턴의 일측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩할 수 있다. 상기 제2 전극의 제1 측면은 상기 제1 뱅크 패턴의 타측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩할 수 있고, 상기 제2 전극의 제2 측면은 상기 기판 상에 제공되어 상기 기판과 부분적으로 중첩할 수 있다. 상기 제3 전극의 제1 측면은 상기 기판 상에 제공되어 상기 기판과 부분적으로 중첩할 수 있고, 상기 제3 전극의 제2 측면은 상기 제2 뱅크 패턴의 일측 상에 제공되어 상기 제2 뱅크 패턴과 부분적으로 중첩할 수 있다.
본 발명의 실시예에 있어서, 상기 발광 소자들은, 상기 제1 전극과 상기 제2 전극의 제1 측면 사이의 상기 제1 뱅크 패턴 상에 제공된 적어도 하나의 제1 발광 소자; 및 상기 제2 전극의 제2 측면과 상기 제3 전극의 제1 측면 사이의 상기 기판 상에 제공된 적어도 하나의 제2 발광 소자를 포함할 수 있다.
본 발명의 실시예에 따른 표시 장치는 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 여기서, 상기 화소는, 상기 기판 상에 제공된 뱅크 패턴; 상기 뱅크 패턴 상에 제공되며, 제1 방향을 따라 연장된 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극 상에 제공된 절연층; 상기 제1 전극과 상기 제2 전극 사이의 상기 절연층 상에 제공된 복수의 발광 소자들; 상기 제1 전극과 상기 발광 소자들을 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자들을 전기적으로 연결하는 제2 컨택 전극을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 상기 뱅크 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 이격되게 배치될 수 있다.
본 발명의 실시예에 따르면, 발광 소자들을 뱅크 패턴 상에 배치하여 발광 소자들 상에 위치한 광 변환 패턴층과의 간격을 줄임으로써, 발광 소자들에서 방출되어 광 변환 패턴층으로 진행하는 광의 양을 증가시켜 발광 소자들의 출광 효율을 향상시킬 수 있는 화소 및 이를 구비한 표시 장치가 제공될 수 있다.
또한, 본 발명의 실시예에 따르면, 정렬 전극들 사이에서 발광 소자의 정렬 면적을 충분히 확보하여 단위 면적당 발광 소자들의 정렬 개수를 증가시킬 수 있는 화소 및 이를 구비한 표시 장치가 제공될 수 있다.
본 발명의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3은 본 발명의 실시예에 따른 표시 장치를 도시한 것으로, 예를 들어, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4a 내지 도 4c는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 5a는 도 3에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 5b는 도 5a의 화소에 차광 패턴을 적용한 일 예를 개략적으로 도시한 평면도이다.
도 6은 도 5a의 화소에서 제1 및 제2 뱅크 패턴들, 제1 및 제2 전극들, 발광 소자들만을 도시한 평면도이다.
도 7은 도 5a의 Ⅰ ~ Ⅰ’선에 따른 단면도이다.
도 8은 도 5a의 Ⅱ ~ Ⅱ’선에 따른 단면도이다.
도 9는 도 8의 제1 내지 제3 컨택 전극들을 다른 실시예에 따라 구현한 것으로, 도 5a의 Ⅱ ~ Ⅱ’선에 대응되는 단면도이다.
도 10은 도 5b의 Ⅲ ~ Ⅲ’선에 따른 단면도이다.
도 11a 및 도 11b는 도 10의 뱅크와 차광 패턴을 다른 실시예에 따라 구현한 것으로, 도 5b의 Ⅲ ~ Ⅲ’선에 대응되는 단면도들이다.
도 12a 내지 도 12k는 도 10의 화소를 제조 방법에 따라 순차적으로 도시한 개략적인 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 14는 도 13의 Ⅳ ~ Ⅳ’선에 따른 단면도이다.
도 15는 도 13의 화소에서 표시 소자층이 광 변환 패턴층을 포함한 모습을 개략적으로 도시한 것으로, 도 13의 Ⅳ ~ Ⅳ’선에 대응되는 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 17은 도 16의 Ⅴ ~ Ⅴ’선에 따른 단면도이다.
도 18은 도 17의 화소에서 표시 소자층이 광 변환 패턴층을 포함한 모습을 개략적으로 도시한 것으로, 도 16의 Ⅴ ~ Ⅴ’선에 대응되는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 단면도이다.
본 발명의 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상 등을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 발광 소자(LD)는 길이(L) 방향으로 짧은(즉, 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 길이(L)와 직경(D)이 동일한 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수도 있다.
본 발명의 실시예에 있어서, 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 종횡비가 1보다 큰 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부 사이에 적합한 전압(일 예로, 설정된 전압) 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
도면에 직접적으로 도시하지 않았으나, 상술한 발광 소자(LD)의 제1 및 제2 반도체층들(11, 13) 중 적어도 하나의 반도체층의 일 측(일 예로, 노출된 면)에 오믹(ohmic) 층이 제공될 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부(일 예로, 제2 반도체층(13)의 노출된 면)에 배치되는 추가 전극(이하 "제1 추가 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단(일 예로, 제1 반도체층(11)의 노출된 면)에 배치되는 하나의 다른 추가 전극(이하, "제2 추가 전극"이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 재료(또는 물질)를 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 실시예에 있어서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 및 산화타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다. 절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 중심(또는 중앙 또는 중심 영역)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다(일 예로, 제2 반도체층(13)은 활성층(12)의 외주면을 둘러싸도록 제공 및/또는 형성될 수 있다). 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 여기서, 절연막(14)의 적어도 일 단부는 제2 반도체층(13)의 적어도 한 면을 둘러싸는 추가 전극과 상기 제2 반도체층(13)이 전기적으로 접촉되도록 제거될 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 본 발명의 실시예에 따른 표시 장치를 도시한 것으로, 예를 들어, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA)의 주변 또는 가장 자리를 둘러싸는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(PenTile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)는 인접하게 배치된 발광 소자들과 서로 직렬로 연결되거나, 인접한 발광 소자들과 서로 병렬로 연결된 적어도 하나의 직렬 단을 포함하도록 구성된 직/병렬 혼합 구조로 연결될 수도 있다. 상기 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 4a 내지 도 4c는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 4a 내지 도 4c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 4a 내지 도 4c에서는, 도 3에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 4c를 참조하면, 하나의 화소(PXL, 이하 ‘화소’라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 “제1 정렬 전극”)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 “제2 정렬 전극”)과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제2 전극(EL2)은 캐소드(cathode) 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
도 4a 내지 도 4c에 있어서, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 도 4b 및 도 4c에 도시된 바와 같이 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)(도 4B 참고)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 4a 내지 도 4c에 도시된 실시예에 한정되지는 않는다.
우선, 도 4a를 참조하면, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2)(일 예로, 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우(low) 전압)의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다(일 예로, 스토리지 커패시터(Cst)는 제1 노드(N1)로 전송된 데이터 신호에 대응하는 전하를 보유할 수 있다.).
제1 트랜지스터(T1)(일 예로, 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 4a에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2), 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst), 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(PXC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 트랜지스터(T1)의 문턱 전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
또한, 도 4a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(PXC)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
화소 회로(PXC)는, 실시예에 따라, 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 화소(PXL)가 표시 영역(DA)의 i번째 행에 배치된 경우, 해당 화소(PXL)의 화소 회로(PXC)는 도 4b에 도시된 바와 같이 i-1번째 스캔 라인(Si-1)(일 예로, 선행 스캔 라인) 및/또는 i+1번째 스캔 라인(Si+1)(일 예로, 후행 스캔 라인)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 이 경우, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(일 예로, 구동 트랜지스터)의 제1 단자, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자들(LD)의 일 단부에 전기적으로 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2)(일 예로, 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 단자 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 제1 단자에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 단자와 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 단자와 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로, i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 제1 단자 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로, i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프될 수 있다. 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트 온 전압(일 예로, 로우 전압)의 발광 제어 신호가 공급될 때 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프될 수 있다. 제6 트랜지스터(t6)는 i번째 발광 제어 라인(Ei)으로 게이트 온 전압(일 예로, 로우 전압)의 발광 제어 신호가 공급될 때 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부(또는 제1 전극(EL1))와 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 행의 스캔 라인들 중 어느 하나, 일 예로, i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부(또는 제1 전극(EL1))로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 4b에서는 화소 회로(PXC)에 포함된 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 ~ T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
본 발명의 실시예에 있어서, 화소 회로(PXC)의 구성은 도 4a 및 도 4b에 도시된 실시예들에 한정되지 않는다. 일 예로, 화소 회로(PXC)는 도 4c에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(PXC)는, 도 4c에 도시된 바와 같이, 제어 라인(CLi) 및 센싱 라인(SENj)에 더 접속될 수 있다. 일 예로, 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다. 상술한 화소 회로(PXC)는 도 4a에 도시된 제1 및 제2 트랜지스터들(T1, T2)외에 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 접속되고, 상기 제3 트랜지스터(T3)의 다른 전극은, j번째 센싱 라인(SENj)에 접속될 수 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속된다. i번째 제어 라인(CLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이(high) 레벨)의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, j번째 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 상기 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압(일 예로, 로우 전압)의 제어 신호를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 j번째 센싱 라인(SENj)에 연결할 수 있다. 이에 따라, 상술한 j번째 센싱 라인(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 4c에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 4c에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
또한, 도 4a 내지 도 4c에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 4a 내지 도 4c에 도시된 실시예들에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 5a는 도 3에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 5b는 도 5a의 화소에 차광 패턴을 적용한 일 예를 개략적으로 도시한 평면도이고, 도 6은 도 5a의 화소에서 제1 및 제2 뱅크 패턴들, 제1 및 제2 전극들, 발광 소자들만을 도시한 평면도이고, 도 7은 도 5a의 Ⅰ ~ Ⅰ’선에 따른 단면도이고, 도 8은 도 5a의 Ⅱ ~ Ⅱ’선에 따른 단면도이고, 도 9는 도 8의 제1 내지 제3 컨택 전극들을 다른 실시예에 따라 구현한 것으로 도 5a의 Ⅱ ~ Ⅱ’선에 대응되는 단면도이고, 도 10은 도 5b의 Ⅲ ~ Ⅲ’선에 따른 단면도이며, 도 11a 및 도 11b는 도 10의 뱅크와 차광 패턴을 다른 실시예에 따라 구현한 것으로 도 5b의 Ⅲ ~ Ⅲ’선에 대응되는 단면도들이다.
도 5a 및 도 5b에 도시된 화소는, 도 4a에 도시된 화소와 실질적으로 동일할 수 있다.
도 5a 및 도 5b에 있어서, 편의를 위하여 발광 소자들(LD)에 연결된 트랜지스터들(T) 및 상기 트랜지스터들(T)에 연결되는 신호 라인들의 도시를 생략하였다.
도 5a 내지 도 11b에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 실시예에 있어서, “동일한 층에 형성 및/또는 제공된다”함은 동일한 공정에서 형성됨을 의미하고, “상이한 층에 형성 및/또는 제공된다”함은 상이한 공정에서 형성됨을 의미할 수 있다.
이에 더하여, 본 발명의 실시예에 있어서 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
또한, 본 발명의 실시예에 있어서는 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1 내지 도 11b을 참조하면, 본 발명의 실시예에 따른 표시 장치는 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB)은, 각 화소(PXL)가 배치되는 화소 영역(PXA)을 포함한 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 배치되는(또는 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장된 복수의 화소 행들 및 상기 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장된 복수의 화소 열들에 따라 매트릭스(matrix) 형태 및/또는 스트라이프(stripe) 형태로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소들(PXL)은 다양한 배열 형태로 기판(SUB)의 표시 영역(DA) 내에 제공될 수 있다.
각각의 화소(PXL)가 제공되는(또는 마련되는) 화소 영역(PXA)은 광이 방출되는 발광 영역 및 상기 발광 영역에 인접한(또는 상기 발광 영역의 주변을 둘러싸는) 주변 영역을 포함할 수 있다. 본 발명의 실시예에 있어서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
기판(SUB) 상에는 화소들(PXL)과 전기적으로 연결된 배선부가 위치할 수 있다. 배선부는 각각의 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 각각의 화소(PXL)에 스캔 신호를 전달하는 i번째 스캔 라인(Si), 각각의 화소(PXL)에 데이터 신호를 전달하는 j번째 데이터 라인(Dj), 각각의 화소(PXL)에 구동 전원을 전달하는 전원 라인(PL1, DVL)을 포함할 수 있다. 실시예에 따라, 배선부는 각각의 화소(PXL)에 발광 제어신호를 전달하는 발광 제어라인을 더 포함할 수도 있다. 다른 실시예에 따라, 배선부는 각각의 화소(PXL)에 연결된 센싱 라인 및 제어 라인을 더 포함할 수도 있다.
각각의 화소(PXL)는 기판(SUB) 상에 제공되며 화소 회로(PXC)를 포함한 화소 회로층(PCL) 및 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함할 수 있다. 발광 소자들(LD)은 각각의 화소(PXL)의 화소 영역(PXA)에 위치할 수 있다.
편의를 위하여, 화소 회로층(PCL)을 우선적으로 설명한 후, 표시 소자층(DPL)에 대해 설명한다.
화소 회로층(PCL)은 버퍼층(BFL), 버퍼층(BFL) 상에 제공된 화소 회로(PXC), 및 상기 화소 회로(PXC) 상에 제공된 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터들(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 적어도 하나 이상의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 연결된 스위칭 트랜지스터(Tsw)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(PXC)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다. 구동 트랜지스터(Tdr)는 도 4a를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있고, 스위칭 트랜지스터(Tsw)는 도 4a를 참고하여 설명한 제2 트랜지스터(T2)와 동일한 구성일 수 있다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 상기 트랜지스터(T)의 나머지 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 제3 방향(DR3)으로 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 절연층(GI)은 버퍼층(BFL) 및 반도체 패턴(SCL) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 제3 방향(DR3)으로 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(SE)는 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 단자(DE)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(SE, DE) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 및 제2 단자들(SE, DE)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 단자(SE)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제2 단자(DE)는 상기 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 이 경우, 구동 트랜지스터(Tdr)의 제2 단자(DE)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 실시예에 있어서, 화소 회로(PXC)에 포함된 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소 회로(PXC)에 포함된 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
스토리지 커패시터(Cst)는 게이트 절연층(GI) 상에 제공된 하부 전극(LE) 및 제1 층간 절연층(ILD1) 상에 제공되어 상기 하부 전극(LE)과 중첩한 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 게이트 전극(GE) 및 i번째 스캔 라인(Si)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 일체로 제공될 수 있다. 이 경우, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)의 일 영역으로 간주될 수 있다. 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 별개의 구성으로(또는 비일체로) 제공될 수도 있다. 이 경우, 하부 전극(LE)과 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 별도의 연결 수단을 통해 전기적으로 연결될 수 있다. 제1 층간 절연층(ILD1)은 게이트 전극(GE) 및 하부 전극(LE) 상에 배치될 수 있다.
상부 전극(UE)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 상부 전극(UE)은 제3 방향(DR3)으로 하부 전극(LE)과 중첩하며, 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스(capacitance)가 증가될 수 있다. 상부 전극(UE)은 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 제2 층간 절연층(ILD2)에 의해 커버될 수 있다.
화소 회로층(PCL)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 4a를 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 구동 전압 배선(DVL)은 제2 구동 전원(VSS)에 연결되어, 제2 구동 전원(VSS)의 전압이 상기 구동 전압 배선(DVL)으로 인가될 수 있다. 화소 회로층(PCL)은 제1 구동 전원(VDD)에 연결된 제1 전원 라인(PL1)을 더 포함할 수 있다. 제1 전원 라인(PL1)은 구동 전압 배선(DVL)과 동일한 층에 제공되거나 또는 상기 구동 전압 배선(DVL)과 상이한 층에 제공될 수 있다. 구동 전압 배선(DVL)이 구동 트랜지스터(Tdr)의 제1 및 제2 단자들(SE, DE)과 동일한 층에 제공되는 것(일 예로, 트랜지스터(T)의 제1 및 제2 단자들(SE, DE)과 구동 전압 배선(DVL)이 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되는 것)으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 구동 전압 배선(DVL)의 위치는 다양하게 변경될 수 있다.
제1 전원 라인(PL1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 전극(EL1)과 전기적으로 연결되고, 구동 전압 배선(DVL)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제2 전극(EL2)과 전기적으로 연결될 수 있다. 제1 전원 라인(PL1)과 구동 전압 배선(DVL)은 화소들(PXL) 각각의 제1 및 제2 전극들(EL1, EL2) 사이의 화소 영역(PXA)에 발광 소자들(LD)을 정렬하기 위해 제1 및 제2 전극들(EL1, EL2)로 정렬 신호(또는 정렬 전압)를 전달할 수 있다. 또한, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 발광 소자들(LD)의 정렬 이후에 대응하는 구동 전원의 전압을 각각의 화소(PXL)로 전달하여 상기 발광 소자들(LD)을 구동할 수 있다.
제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 전도성 물질을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
트랜지스터들(T) 및 구동 전압 배선(DVL) 상에 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 또는 금속 질화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 구동 트랜지스터(Tdr)의 제2 단자(DE)의 일 영역을 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일 영역을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
보호층(PSV) 상에 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 및 제2 뱅크 패턴들(BNK1, BNK2), 제1 및 제2 연결 배선들(CNL1, CNL2), 제1 및 제2 전극들(EL1, EL2), 발광 소자들(LD), 컨택 전극(CNE)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
뱅크(BNK)는 해당 화소(PXL)의 발광 영역의 적어도 일측을 둘러싼 주변 영역에 위치할 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 줄이거나 또는 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크(BNK)는 보호층(PSV) 상에 제공 및/또는 형성될 수도 있다.
제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 화소들(PXL) 각각의 화소 영역(PXA)에서 광이 방출되는 발광 영역에 위치할 수 있다. 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 유도하도록 제1 및 제2 전극들(EL1, EL2) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 상기 제1 및 제2 전극들(EL1, EL2) 각각을 부분적으로 또는 전체적으로 지지하는 지지 부재일 수 있다.
제1 뱅크 패턴(BNK1)은 해당 화소(PXL)의 발광 영역에서 보호층(PSV)과 제1 전극(EL1) 사이에 제공될 수 있다. 제2 뱅크 패턴(BNK2)은 해당 화소(PXL)의 발광 영역에서 보호층(PSV)과 제2 전극(EL2) 사이에 제공될 수 있다.
제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 일정 수준의 유전율을 갖고, 외부로부터 해당 화소(PXL)로 입사되는 광을 흡수(또는 차단)하거나 그 상부에 위치한 발광 소자들(LD)에서 방출되어 화소 회로층(PCL) 방향으로 진행하는 광을 흡수(또는 차단)하는 차광 물질을 포함할 수 있다. 일 예로, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 블랙 매트릭스일 수 있다. 이 경우, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은, 상기 화소 회로층(PCL)에 포함된 트랜지스터들(T)로 유입될 수 있는 광을 줄이거나 최소화하여 상기 트랜지스터들(T)의 오동작을 완화하거나 방지할 수 있다.
상술한 실시예에서는, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)이 차광 물질을 포함하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 일 예로, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있다. 다른 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 재료가 상술한 실시예들에 한정되는 것은 아니며, 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 전도성 물질을 포함할 수도 있다.
제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 보호층(PSV)의 일면(일 예로, 상부면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 각각의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 단면 상에서 볼 때, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 제1 방향(DR1)으로 인접한 제1 뱅크 패턴(BNK1)과 제2 뱅크 패턴(BNK2)은 보호층(PSV)의 상부면의 동일 면 상에 배치될 수 있으며, 제3 방향(DR3)으로 서로 동일한 높이(또는 두께)를 가질 수 있다.
본 발명의 실시예에 있어서, 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 각각은 그 상부에 발광 소자들(LD)이 안정적으로 정렬될 수 있도록 상기 발광 소자들(LD) 각각의 길이(L)보다 큰 제1 방향(DR1)으로의 폭(W)을 가질 수 있다. 일 예로, 발광 소자들(LD) 각각의 길이(L)가 1㎛ 내지 10㎛ 정도인 경우, 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 각각의 제1 방향(DR1)으로의 폭(W)은 1㎛ 내지 10㎛보다 클 수 있다.
제1 연결 배선(CNL1)은, 평면 상에서 볼 때, 해당 화소(PXL)의 화소 영역(PXA)에서 제1 방향(DR1)으로 연장될 수 있다. 제1 연결 배선(CNL1)은 해당 화소(PXL)를 인접한 화소들(PXL)로부터 독립적으로 또는 개별적으로 구동하기 위해 상기 해당 화소(PXL) 내에만 제공 및/또는 형성되며, 인접한 화소들(PXL) 각각에 제공 및/또는 형성된 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다. 각각의 화소(PXL)의 제1 연결 배선(CNL1)은 보호층(PSV)을 관통하는 제1 컨택 홀(CH1)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다.
제2 연결 배선(CNL2)은, 평면 상에서 볼 때, 해당 화소(PXL)의 화소 영역(PXA)에서 제1 연결 배선(CNL1)의 연장 방향과 평행한 방향으로 연장될 수 있다. 일 예로, 제2 연결 배선(CNL2)은 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 배선(CNL2)은 해당 화소(PXL) 및 그에 인접한 화소들(PXL)에 공통으로 제공될 수 있다. 이에 따라, 제1 방향(DR1)으로 동일한 화소 행에 배치된 복수의 화소들(PXL)은 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다. 각각의 화소(PXL)에 제공된 제2 연결 배선(CNL2)은 보호층(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 화소들(PXL) 각각의 화소 영역(PXA)에 제공되며, 제1 방향(DR1)과 다른 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)은 동일한 면, 일 예로, 보호층(PSV)의 일면(또는 상부 면) 상에 제공되며, 제1 방향(DR1)으로 이격되게 배치될 수 있다.
제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)으로 분기될 수 있다. 제1 전극(EL1) 및 제1 연결 배선(CNL1)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 이 경우, 제1 연결 배선(CNL1)이 제1 전극(EL1)의 일 영역이거나 상기 제1 전극(EL1)이 상기 제1 연결 배선(CNL1)의 일 영역일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 전극(EL1)과 제1 연결 배선(CNL1)은 서로 개별적으로 형성되어 도시하지 않은 컨택 홀 및 연결 수단 등을 통해 전기적으로 서로 연결될 수도 있다. 제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)으로 분기된 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2)을 포함할 수 있다.
제2 전극(EL2)은 제2 연결 배선(CNL2)으로부터 제2 방향(DR2)으로 분기될 수 있다. 제2 전극(EL2)은 제2 연결 배선(CNL2)과 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다. 이 경우, 제2 연결 배선(CNL2)이 제2 전극(EL2)의 일 영역이거나 상기 제2 전극(EL2)이 상기 제2 연결 배선(CNL2)의 일 영역일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 전극(EL2)과 제2 연결 배선(CNL2)은 서로 개별적으로 형성되어 도시되지 않은 컨택 홀 및 연결 수단 등을 통해 전기적으로 서로 연결될 수도 있다.
제2 전극(EL2)은, 평면 상에서 볼 때, 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2) 사이에 배치할 수 있다. 제2 전극(EL2)의 제1 측면(FS)은 제1-1 전극(EL1_1)과 마주보는(또는 인접하게 위치한) 제2 전극(EL2)의 일 영역일 수 있고, 제2 전극(EL2)의 제2 측면(SS)은 제1-2 전극(EL1_2)과 마주보는(또는 인접하게 위치한) 제2 전극(EL2)의 일 영역일 수 있다. 이때, 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이 및 상기 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이는 서로 동일한 간격을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이 및 상기 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이는 서로 상이한 간격을 가질 수도 있다.
제1 전극(EL1)은 제1 컨택 홀(CH1) 및 제1 연결 배선(CNL1)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다. 제2 전극(EL2)은 제2 컨택 홀(CH2) 및 제2 연결 배선(CNL2)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향으로 진행되게 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 일정한 반사율을 갖는 도전성 재료(또는 물질)로 이루어질 수 있다. 도전성 재료(또는 물질)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향을 반사시키는 데에 적합한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2) 각각은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 투명 도전성 재료로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 및 제2 전극들(EL1, EL2) 각각이 투명 도전성 재료를 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 다만, 제1 및 제2 전극들(EL1, EL2) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 및 제2 전극들(EL1, EL2) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 줄이거나 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 및 제2 전극들(EL1, EL2) 각각은 인듐 주석 산화물(indium tin oxide, ITO)/은(Ag)/인듐 주석 산화물(indium tin oxide, ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
제1 연결 배선(CNL1)이 제1 전극(EL1)과 일체로 제공되는 경우, 제1 연결 배선(CNL1)은 제1 전극(EL1)과 동일한 물질을 포함할 수 있다. 또한, 제2 연결 배선(CNL2)이 제2 전극(EL2)과 일체로 제공되는 경우, 제2 연결 배선(CNL2)은 제2 전극(EL2)과 동일한 물질을 포함할 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 기능할 수 있다. 일 예로, 제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 제1 정렬 신호(또는 제1 정렬 전압)를 전달받아 제1 정렬 전극(또는 제1 정렬 배선)으로 기능할 수 있고, 제2 전극(EL2)은 제2 연결 배선(CNL2)으로부터 제2 정렬 신호(또는 제2 정렬 전압)를 전달받아 제2 정렬 전극(또는 제2 정렬 배선)으로 기능할 수 있다. 여기서, 제1 및 제2 정렬 신호들(또는 정렬 전압들)은, 제1 및 제2 전극들(EL1, EL2)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들(또는 정렬 전압들) 중 적어도 하나의 정렬 신호(또는 정렬 전압)는 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 정렬된 이후, 각각의 화소(PXL)를 개별적으로(또는 독립적으로) 구동하기 위하여 제1 방향(DR1)으로 인접한 화소들(PXL) 사이에 위치한 제1 연결 배선(CNL1)의 일부가 제거될 수 있다. 또한, 상기 화소 영역(PXA)에 발광 소자들(LD)이 정렬된 이후, 제1 전극(EL1)과 제2 전극(EL2)은 상기 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다. 본 발명의 실시예에 있어서, 제1 전극(EL1)이 애노드 전극일 수 있으며 제2 전극(EL2)이 캐소드 전극일 수 있다.
본 발명의 실시예에 있어서, 제1 뱅크 패턴(BNK1)은 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이의 화소 회로층(PCL)의 일부 구성, 일 예로, 보호층(PSV) 상에 제공될 수 있다. 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1)과 부분적으로 중첩할 수 있다. 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
제2 뱅크 패턴(BNK2)은 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이의 보호층(PSV) 상에 제공될 수 있다. 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2)은 제2 뱅크 패턴(BNK2) 상에 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2)은 제2 뱅크 패턴(BNK2)과 부분적으로 중첩할 수 있다. 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2)은 제2 뱅크 패턴(BNK2) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
제2 전극(EL2)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1)의 타 측면 상에 제공 및/또는 형성될 수 있고, 상기 제2 전극(EL2)의 제2 측면(SS)은 제2 뱅크 패턴(BNK2)의 일 측면 상에 제공 및/또는 형성될 수 있으며, 상기 제2 전극(EL2)의 나머지 부분(일 예로, 상기 제1 및 제2 측면들(FS, SS)을 제외한 상기 제2 전극(EL2)의 일 영역)은 보호층(PSV) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 제2 전극(EL2)은 제1 뱅크 패턴(BNK1), 제2 뱅크 패턴(BNK2), 및 보호층(PSV)과 중첩할 수 있다.
제1-1 전극(EL1_1)은 제1 뱅크 패턴(BNK1)의 일 측면 및 보호층(PSV) 상에 제공 및/또는 형성되어 상기 제1 뱅크 패턴(BNK1)의 일 측면과 상기 보호층(PSV)에 대응되는 표면 프로파일을 가질 수 있다. 일 예로, 제1 뱅크 패턴(BNK1)의 일 측면이 소정의 경사도를 갖는 경우 제1-1 전극(EL1_1)도 상기 경사도에 대응되는 표면 프로파일을 가질 수 있다. 또한, 제1-1 전극(EL1_1)은, 평탄한 표면을 갖는 보호층(PSV)에 대응되는 표면 프로파일을 가질 수 있다.
제2 전극(EL2)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1)의 타 측면 상에 제공 및/또는 형성되어 상기 제1 뱅크 패턴(BNK1)의 타 측면 형상에 대응되는 표면 프로파일을 가질 수 있다. 일 예로, 제1 뱅크 패턴(BNK1)의 타 측면이 소정의 경사도를 갖는 경우 제2 전극(EL2)의 제1 측면(FS)도 상기 경사도에 대응되는 표면 프로파일을 가질 수 있다. 이때, 제1 뱅크 패턴(BNK1)의 일 측면과 타 측면은 동일한 경사도를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 전극(EL2)의 제2 측면(SS)은 제2 뱅크 패턴(BNK2)의 일 측면 상에 제공 및/또는 형성되어 상기 제2 뱅크 패턴(BNK2)의 일 측면 형상에 대응되는 표면 프로파일을 가질 수 있다. 일 예로, 제2 뱅크 패턴(BNK2)의 일 측면이 소정의 경사도를 갖는 경우 제2 전극(EL2)의 제2 측면(SS)도 상기 경사도에 대응되는 표면 프로파일을 가질 수 있다.
또한, 제2 전극(EL2)의 나머지 부분은 평탄한 표면을 갖는 보호층(PSV)에 대응되는 표면 프로파일을 가질 수 있다.
제1-2 전극(EL1_2)은 제2 뱅크 패턴(BNK2)의 타 측면 및 보호층(PSV) 상에 제공 및/또는 형성되어 상기 제2 뱅크 패턴(BNK2)의 타 측면과 상기 보호층(PSV)에 대응되는 표면 프로파일을 가질 수 있다. 일 예로, 제2 뱅크 패턴(BNK2)의 타 측면이 소정의 경사도를 갖는 경우 제1-2 전극(EL1_2)도 상기 경사도에 대응되는 표면 프로파일을 가질 수 있다. 이때, 제2 뱅크 패턴(BNK2)의 일 측면과 타 측면은 동일한 경사도를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1-2 전극(EL1_2)은, 평탄한 표면을 갖는 보호층(PSV)에 대응되는 표면 프로파일을 가질 수 있다.
상술한 바와 같이, 제1 및 제2 전극들(EL1, EL2) 각각은 그 하부에 배치된 제1 뱅크 패턴(BNK1) 또는 제2 뱅크 패턴(BNK2)의 형상에 대응하는 표면 프로파일을 가지므로, 발광 소자들(LD) 각각에서 방출된 광이 상기 제1 및 제2 전극들(EL1, EL2) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 결국, 발광 소자들(LD) 각각에서 방출된 광의 효율이 더욱 향상될 수 있다. 제1 및 제2 뱅크 패턴들(BNK1, BNK2)과 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
각각의 화소(PXL)의 화소 영역(PXA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 화소 영역(PXA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1 전극(EL1)과 제2 전극(EL2) 사이의 제1 절연층(INS1) 상에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호가 인가되면, 제1 및 제2 전극들(EL1, EL2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
발광 소자들(LD)은 제1 방향(DR1)으로 인접하는 두 개의 전극들 사이에 배치될 수 있다. 발광 소자들(LD)은 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이에 배치된 제1 발광 소자들(LD1) 및 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이에 배치된 제2 발광 소자들(LD2)을 포함할 수 있다.
제1 발광 소자들(LD1)은 제1 뱅크 패턴(BNK1) 상에서 서로 이격된 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이의 제1 절연층(INS1) 상에 제공될 수 있다. 제2 발광 소자들(LD2)은 제2 뱅크 패턴(BNK2) 상에서 서로 이격된 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이의 제1 절연층(INS1) 상에 제공될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 실시예에 있어서, 제1 절연층(INS1)은 각각의 화소(PXL)의 화소 회로층(PCL)으로부터 제1 및 제2 발광 소자들(LD1, LD2)을 보호하는 데에 적합한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 제1 및 제2 발광 소자들(LD1, LD2)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은 단일막 또는 다중막으로 제공될 수 있다. 제1 절연층(INS1)이 다중막으로 제공될 경우, 상기 제1 절연층(INS1)은 무기 절연막으로 구성된 서로 다른 굴절률을 갖는 제1 레이어와 제2 레이어가 교번하여 적층된 DBR(distributed bragg reflector) 구조로 제공될 수도 있다. 일 예로, 제1 절연층(INS1)은 굴절률이 작은 제1 레이어와 상기 제1 레이어보다 굴절률이 큰 제2 레이어가 교번하여 적층된 구조로 제공될 수 있다. 상술한 바와 같이, 제1 절연층(INS1)을 다중막으로 제공할 경우, 상기 제1 절연층(INS1)은 제1 레이어와 제2 레이어 사이의 굴절률 차이로 인한 보강 간섭을 이용하여 발광 소자들(LD)에서 방출된 광을 목적하는 방향으로 반사하는 반사 부재로 활용될 수도 있다. 이때, 제1 및 제2 레이어들 각각은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 타이타늄 산화물(TiOx), 및 탄탈륨 산화물(TaOx) 중 적어도 하나를 포함할 수 있다.
제1 절연층(INS1)은 제1 및 제2 전극들(EL1, EL2) 상에 제공되고, 제1-1 전극(EL1_1)의 일 영역을 노출하는 제1 개구부(OPN1), 제2 전극(EL2)의 일 영역을 노출하는 제2 개구부(OPN2), 및 제1-2 전극(EL1_2)의 일 영역을 노출하는 제3 개구부(OPN3)를 포함할 수 있다. 제1-1 전극(EL1_1)은 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 제1 컨택 전극(CNE1)과 직접 접촉하여 연결될 수 있고, 제2 전극(EL2)은 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 제2 컨택 전극(CNE2)과 직접 접촉하여 연결될 수 있으며, 제1-2 전극(EL1_2)은 제1 절연층(INS1)의 제3 개구부(OPN3)에 의해 제3 컨택 전극(CNE3)과 직접 접촉하여 연결될 수 있다. 제1 절연층(INS1)은 제1-1 전극(EL1_1)의 일 영역, 제2 전극(EL2)의 일 영역, 및 제1-2 전극(EL1_2)의 일 영역을 제외한 나머지 영역들을 커버할 수 있다.
제1 발광 소자들(LD1)은, 평면 상에서 볼 때, 제1 뱅크 패턴(BNK1)과 중첩할 수 있고, 제2 발광 소자들(LD2)은, 평면 상에서 볼 때, 제2 뱅크 패턴(BNK2)과 중첩할 수 있다. 또한, 제1 발광 소자들(LD1)은, 단면 상에서 볼 때, 제1 뱅크 패턴(BNK1) 상부에 위치할 수 있고, 제2 발광 소자들(LD2)은, 단면 상에서 볼 때, 제2 뱅크 패턴(BNK2) 상부에 위치할 수 있다.
제1 및 제2 발광 소자들(LD1, LD2) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 제1 및 제2 발광 소자들(LD1, LD2) 상에 제공 및/또는 형성되어 상기 제1 및 제2 발광 소자들(LD1, LD2) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 제1 및 제2 발광 소자들(LD1, LD2) 각각의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 각각의 화소(PXL)의 화소 영역(PXA)에서 독립된 절연 패턴으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 제1 및 제2 발광 소자들(LD1, LD2) 각각의 활성층(12) 보호에 적합한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 발광 소자들(LD1, LD2)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다.
본 발명의 실시예에 있어서, 화소들(PXL) 각각의 화소 영역(PXA)에 제1 및 제2 발광 소자들(LD1, LD2)의 정렬이 완료된 이후 상기 제1 및 제2 발광 소자들(LD1, LD2) 상에 제2 절연층(INS2)을 형성함으로써, 상기 제1 및 제2 발광 소자들(LD1, LD2)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 제1 및 제2 발광 소자들(LD1, LD2) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 제2 절연층(INS2)은 제1 절연층(INS1)과 제1 및 제2 발광 소자들(LD1, LD2) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수 있다.
제1 및 제2 발광 소자들(LD1, LD2) 상에 각각 제2 절연층(INS2)을 형성하여 상기 제1 및 제2 발광 소자들(LD1, LD2) 각각의 활성층(12)이 외부의 전도성 물질과 접촉되지 않을 수 있다. 제2 절연층(INS2)은 제1 및 제2 발광 소자들(LD1, LD2) 각각의 외주면(또는 표면)의 일부만을 커버하여 상기 제1 및 제2 발광 소자들(LD1, LD2) 각각의 양 단부를 외부로 노출할 수 있다.
제1 컨택 전극(CNE1)은 제1-1 전극(EL1_1) 상에 제공 및/또는 형성될 수 있다. 제1 컨택 전극(CNE1)은 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 노출된 제1-1 전극(EL1_1)과 직접 접촉하여 상기 제1-1 전극(EL1_1)과 연결될 수 있다. 실시예에 따라, 제1-1 전극(EL1_1) 상에 캡핑층이 배치된 경우, 제1 컨택 전극(CNE1)은 상기 캡핑층 상에 배치되어 상기 캡핑층을 통해 상기 제1-1 전극(EL1_1)과 연결될 수 있다. 여기서, 캡핑층은 표시 장치의 제조 공정 시 발생하는 불량 등으로부터 제1-1 전극(EL1_1)을 보호하고 상기 제1-1 전극(EL1_1)과 그 하부에 위치한 화소 회로층(PCL) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑층은 제1 발광 소자들(LD1) 각각에서 방출되어 제1-1 전극(EL1_1)에 의해 표시 장치의 화상 표시 방향으로 반사된 광의 손실을 줄이거나 최소화하기 위해 인듐 아연 산화물(indium zinc oxide, IZO) 등과 같은 투명 도전성 재료(또는 물질)를 포함할 수 있다.
또한, 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1) 각각의 일 단부 상에 제공 및/또는 형성되어 상기 제1 발광 소자들(LD1) 각각의 일 단부와 연결될 수 있다. 이에 따라, 제1-1 전극(EL1-1)과 제1 발광 소자들(LD1) 각각의 일 단부는 제1 컨택 전극(CNE1)을 통해 서로 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제2 전극(EL2) 상에 제공 및/또는 형성될 수 있다. 제2 컨택 전극(CNE2)은 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 노출된 제2 전극(EL2)과 직접 접촉하여 상기 제2 전극(EL2)과 연결될 수 있다. 실시예에 따라, 제2 전극(EL2) 상에 캡핑층이 배치되는 경우, 제2 컨택 전극(CNE2)은 상기 캡핑층 상에 배치되어 상기 캡핑층을 통해 상기 제2 전극(EL2)과 연결될 수 있다.
또한, 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1) 각각의 타 단부 상에 제공 및/또는 형성되어 상기 제1 발광 소자들(LD1) 각각의 타 단부와 연결될 수 있다. 이에 따라, 제2 전극(EL2)의 제1 측면(FS)과 제1 발광 소자들(LD1) 각각의 타 단부는 제2 컨택 전극(CNE2)을 통해 서로 연결될 수 있다.
추가적으로, 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2) 각각의 일 단부 상에 제공 및/또는 형성되어 상기 제2 발광 소자들(LD2) 각각의 일 단부와 연결될 수 있다. 이에 따라, 제2 전극(EL2)의 제2 측면(SS)과 제2 발광 소자들(LD2) 각각의 일 단부는 제2 컨택 전극(CNE2)을 통해 서로 연결될 수 있다.
제3 컨택 전극(CNE3)은 제1-2 전극(EL1_2) 상에 제공 및/또는 형성될 수 있다. 제3 컨택 전극(CNE3)은 제1 절연층(INS1)의 제3 개구부(OPN3)에 의해 노출된 제1-2 전극(EL1_2)과 직접 접촉하여 상기 제1-2 전극(EL1_2)과 연결될 수 있다. 실시예에 따라, 제1-2 전극(EL1_2) 상에 캡핑층이 배치되는 경우, 제3 컨택 전극(CNE3)은 상기 캡핑층 상에 배치되어 상기 캡핑층을 통해 상기 제1-2 전극(EL1_2)과 연결될 수 있다.
또한, 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2) 각각의 타 단부 상에 제공 및/또는 형성되어 상기 제2 발광 소자들(LD2) 각각의 타 단부와 연결될 수 있다. 이에 따라, 제1-2 전극(EL1_2)과 제2 발광 소자들(LD2) 각각의 타 단부는 제3 컨택 전극(CNE3)을 통해 서로 연결될 수 있다.
제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)은, 제1 및 제2 발광 소자들(LD1, LD2) 각각으로부터 방출되어 제1 및 제2 전극들(EL1, EL2)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 재료(또는 물질)로 구성될 수 있다. 일 예로, 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 재료(또는 물질) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)은 다양한 불투명 도전성 재료(또는 물질)로 구성될 수도 있다. 실시예에 따라, 상기 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)은 다양한 불투명 도전성 재료(또는 물질)로 구성될 수도 있다. 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)은 단일막 또는 다중막으로 형성될 수도 있다.
평면 상에서 볼 때, 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3) 각각은 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)의 형상은 제1 및 제2 발광 소자들(LD1, LD2) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)의 형상은 그 하부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)은 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)과 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다.
제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)은 동일한 층에 제공되고 동일한 공정을 통해 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3) 중 적어도 하나의 컨택 전극(CNE)과 나머지 컨택 전극들(CNE)이 서로 상이한 층에 제공되고 상이한 공정을 통해 형성될 수도 있다. 일 예로, 제1 및 제3 컨택 전극들(CNE1, CNE3)과 제2 컨택 전극(CNE2)이 상이한 층에 제공되고 상이한 공정을 통해 형성될 수 있다. 이 경우, 도 9에 도시된 바와 같이, 제1 및 제2 컨택 전극들(CNE1, CNE3) 사이 및 제2 및 제3 컨택 전극들(CNE2, CNE3)과 제2 컨택 전극(CNE2) 사이에 보조 절연층(AUINS)이 제공 및/또는 형성될 수 있다. 보조 절연층(AUINS)은 제1 절연층(INS1)과 동일한 물질을 포함하거나, 제1 절연층(INS1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 보조 절연층(AUINS)은 무기 재료를 포함한 무기 절연막일 수 있다. 무기 절연막으로는, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 컨택 전극들(CNE1 ~ CNE3) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
제3 절연층(INS3)은 제1 및 제2 발광 소자들(LD1, LD2) 상부에 위치한 구성들을 줄이거나 최소화하기 위하여 생략될 수도 있다. 일 예로, 제1 및 제2 발광 소자들(LD1, LD2)에서 방출되는 광이 상기 제1 및 제2 발광 소자들(LD1, LD2) 상부에 위치한 구성들에 분산되어 손실되는 것을 줄이거나 최소화하기 위하여 제3 절연층(INS3)이 생략될 수도 있다. 제3 절연층(INS3)이 생략되면, 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)이 외부로 노출될 수 있다. 외부로 노출된 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)상에는, 도 10에 도시된 바와 같이, 광 변환 패턴층(LCP)이 위치할 수 있다. 이때, 광 변환 패턴층(LCP)은 표시 소자층(DPL)에 포함된 하나의 구성일 수 있다.
광 변환 패턴층(LCP)은 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3) 상에 배치하며, 소정 색상에 대응하는 컬러 변환층(CCL) 및 컬러 필터(CF)를 포함할 수 있다.
컬러 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 하나의 컬러 변환층(CCL)은, 하나의 화소(PXL)의 화소 영역(PXA)에 배치된 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들(QD)을 포함할 수 있다. 일 예로, 상기 하나의 화소(PXL)가 적색 화소(또는 적색 서브 화소)인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 다른 예로, 상기 하나의 화소(PXL)가 녹색 화소(또는 녹색 서브 화소)인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 또 다른 예로, 상기 하나의 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 실시예에 따라, 상기 하나의 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 대신하여 도 11b에 도시된 바와 같이 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)이 구비될 수도 있다. 일 예로, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 상기 하나의 화소(PXL)는 광 산란 물질로 구성된 광 산란 입자들(SCT)을 포함하는 광 산란층(LSL)을 포함할 수도 있다. 광 산란 물질로는, 일 예로, 이산환 타이타늄(TiO2)를 비롯한 타이타늄 산화물(TiOx) 또는 실리카(Silica) 등을 포함할 수 있다. 광 산란 입자들(SCT) 각각은 광 산란층(LSL)의 굴절률, 광 산란층(LSL)의 두께, 인접하게 배치된 광 산란 입자들(SCT)로부터의 거리 등에 따라 다양한 형상 및/또는 크기를 갖도록 변경될 수 있다. 광 산란 입자들(SCT)은 광 산란층(LSL) 내에 분산되어 광 산란층(LSL)으로 진행된 광을 산란시켜 상기 광이 광 산란층(LSL)의 특정 영역으로 집중되는 것을 방지할 수 있다. 상술한 광 산란 입자들(SCT)의 밀집도는 광 산란층(LSL) 내에서 영역별로 상이하게 조절될 수 있다. 일 예로, 광 산란층(LSL)으로 진행된 광이 상기 광 산란층(LSL)의 가운데 영역에서 집중될 경우, 광 산란 입자들(SCT)은 광 산란층(LSL)의 가운에 영역으로 집중되도록 분산될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 상술한 실시예에서는, 광 산란 입자들(SCT)이 광 산란층(LSL)내에만 구비되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 광 산란 입자들(SCT)은 컬러 변환층(CCL) 내에 구비될 수도 있다. 이 경우, 컬러 변환층(CCL)은 색 변환 입자들(QD)과 함께 광 산란 입자들(SCT)을 포함할 수 있다. 상술한 광 산란층(LSL)은 실시예에 따라 생략될 수도 있다.
다른 실시예에 따라, 상기 하나의 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 컬러 변환층(CCL)을 대신하여 투명 폴리머로 구성된 베이스 수지층이 제공될 수도 있다. 상술한 베이스 수지층은 투과 층(또는 투광 층)으로 활용될 수 있으며, 이 경우 발광 소자들(LD)에서 방출된 청색 계열의 광이 투과 층을 그대로 투과하여 손실을 줄이거나 최소화하면서 컬러 필터(CF)로 진행될 수 있다.
또 다른 실시예에 따라, 발광 소자들(LD)은 대응하는 화소(PXL) 별로 상이한 색의 광을 방출할 수도 있다. 일 예로, 제1 방향(DR1)으로 연속하는 3개의 화소들(PXL)이 하나의 단위 화소(PXL)를 구성할 때, 3개의 화소들(PXL) 중 첫 번째 화소(PXL)는 적색 계열의 광을 방출하는 발광 소자들(LD)을 포함할 수 있고, 상기 3개의 화소들(PXL) 중 두 번째 화소(PXL)는 녹색 계열의 광을 방출하는 발광 소자들(LD)을 포함할 수 있으며, 상기 3개의 화소들(PXL) 중 세 번째 화소(PXL)는 청색 계열의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이 경우, 상술한 3개의 화소들(PXL) 각각의 표시 소자층(DPL)은 색 변환 입자들(QD)을 포함하는 컬러 변환층(CCL)을 대신하여 광 산란 입자들(SCT)을 포함하는 베이스 수지층으로 구성된 투과 층을 포함할 수도 있다. 실시예에 따라, 상술한 3개의 화소들(PXL) 각각의 표시 소자층(DPL)은 각 화소(PXL)에 포함된 발광 소자들(LD)에서 방출하는 광을 상기 광과 실질적으로 유사한 파장대를 갖는 광으로 변환하는 컬러 변환층(CCL)을 포함할 수도 있다. 일 예로, 3개의 화소들(PXL) 중 첫 번째 화소(PXL)의 표시 소자층(DPL)은 해당 화소(PXL)에 포함된 발광 소자들(LD)에서 방출되는 적색 계열의 광을 유사한 파장대의 광으로 변환하는 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 포함할 수 있다. 상기 3개의 화소들(PXL) 중 두 번째 화소(PXL)의 표시 소자층(DPL)은 해당 화소(PXL)에 포함된 발광 소자들(LD)에서 방출되는 녹색 계열의 광을 유사한 파장대의 광으로 변환하는 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 포함할 수 있다. 상기 3개의 화소들(PXL) 중 세 번째 화소(PXL)의 표시 소자층(DPL)은 해당 화소(PXL)에 포함된 발광 소자들(LD)에서 방출되는 청색 계열의 광을 유사한 파장대의 광으로 변환하는 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 포함할 수 있다.
컬러 필터(CF)는 특정 색상의 광을 선택적으로 투과시킬 수 있다. 컬러 필터(CF)는 컬러 변환층(CCL)과 함께 광 변환 패턴층(LCP)을 구성하며, 컬러 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다. 상술한 컬러 필터(CF)는 컬러 변환층(CCL)과 대응되도록 상기 화소 영역(PXA) 내에 제공될 수 있다.
상술한 실시예에서, 제1 방향(DR1)으로 연속하는 3개의 화소들(PXL)이 하나의 단위 화소(PXL)를 구성할 때 상술한 3개의 화소들(PXL) 각각의 표시 소자층(DPL)이 해당 화소(PXL)에 포함된 발광 소자들(LD)에서 방출된 광을 유사한 파장대의 광으로 변환하는 컬러 변환층(CCL)을 포함하는 실시예에 대하여 설명하였다. 이 경우, 실시예에 따라, 상술한 3개의 화소들(PXL) 각각은 해당 화소(PXL)에 포함된 컬러 변환층(CCL) 상에 위치한 컬러 필터(CF)를 포함할 수도 있다. 일 예로, 3개의 화소들(PXL) 중 첫 번째 화소(PXL)의 표시 소자층(DPL)은 컬러 변환층(CCL) 상에 위치한 적색 컬러 필터를 포함할 수 있고, 상기 3개의 화소들(PXL) 중 두 번째 화소(PXL)의 표시 소자층(DPL)은 컬러 변환층(CCL) 상에 위치한 녹색 컬러 필터를 포함할 수 있으며, 상기 3개의 화소들(PXL) 중 세 번째 화소(PXL)의 표시 소자층(DPL)은 컬러 변환층(CCL) 상에 위치한 청색 컬러 필터를 포함할 수도 있다.
컬러 변환층(CCL)과 컬러 필터(CF)를 포함한 광 변환 패턴층(LCP)은 상기 화소 영역(PXA)의 발광 영역 내에 위치할 수 있다. 예를 들어, 광 변환 패턴층(LCP)은 상기 화소 영역(PXA)의 주변 영역에 위치한 댐부(DAM)에 의해 둘러싸인 공간(A)을 채우는 형태로 제공될 수 있다. 상기 공간(A)은 상기 댐부(DAM)에 의해 둘러싸인 상기 화소 영역(PXA)의 일 영역이며, 상기 화소 영역(PXA)에서 광이 방출되는 발광 영역과 대응될 수 있다.
댐부(DAM)는 뱅크(BNK) 및 차광 패턴(LBP)에 의해 구현될 수 있다.
차광 패턴(LBP)은 뱅크(BNK) 상에 제공되며, 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 줄이거나 방지하는 차광 물질을 포함할 수 있다. 또한, 차광 패턴(LBP)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다.
차광 패턴(LBP)은 블랙 매트릭스일 수 있다. 이 경우, 차광 패턴(LBP)은 제1 및 제2 뱅크 패턴들(BNK1, BNK2)과 동일한 물질을 포함할 수 있다. 실시예에 따라, 차광 패턴(LBP)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각각의 화소(PXL)의 화소 영역(PXA)에 배치된 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 더욱 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시킬 수 있다. 실시예에 따라, 차광 패턴(LBP)은 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 서로 상이한 색의 광을 선택적으로 투과하는 적어도 두 개 이상의 컬러 필터가 중첩된 다중막의 형태로 제공될 수도 있다. 일 예로, 차광 패턴(LBP)은 적색 컬러 필터, 상기 적색 컬러 필터 상에 위치하여 상기 적색 컬러 필터와 중첩하는 녹색 컬러 필터, 및 상기 녹색 컬러 필터 상에 위치하여 상기 녹색 컬러 필터와 중첩하는 청색 컬러 필터를 포함하는 형태로 제공될 수도 있다. 즉, 상기 차광 패턴(LBP)은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터가 순차적으로 적층된 구조물의 형태로 제공될 수 있다. 이 경우, 상기 화소 영역(PXA)의 주변 영역에서 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터는 광의 투과를 차단하는 차광 패턴(LBP)으로 활용될 수 있다.
차광 패턴(LBP)은, 상기 화소 영역(PXA)의 주변 영역에서 제1 및 제2 전극들(EL1, EL2)과 발광 소자들(LD)을 둘러싸며 뱅크(BNK)와 대응되게 제공될 수 있다. 차광 패턴(LBP)과 뱅크(BNK)는 제3 방향(DR3)으로 서로 중첩될 수 있으며, 동일하거나 유사한 평면 및 단면 형상을 가질 수 있다.
뱅크(BNK)는 제1 절연층(INS1)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수룩 폭이 좁아지는 다각 형상의 단면을 가질 수 있고, 차광 패턴(LBP)은 상기 뱅크(BNK)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 다각 형상의 단면을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 뱅크(BNK)는 도 11a에 도시된 바와 같이 제1 절연층(INS1)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가질 수 있고, 차광 패턴(LBP)은 상기 뱅크(BNK)의 단면 형상에 대응되는 형상을 가질 수 있다.
실시예에 따라, 컬러 변환층(CCL)과 컬러 필터(CF) 사이에는 도 11b에 도시된 바와 같이 중간층(CTL)이 제공 및/또는 형성될 수 있다. 중간층(CTL)은 뱅크(BNK)와 컬러 변환층(CCL) 상에 위치하여 그 하부에 위치한 구성들에 의한 단차를 평탄화시키는 평탄화층일 수 있다. 또한, 중간층(CTL)은 컬러 변환층(CCL)에서 컬러 필터(CF)로 진행하는 광(또는 빛)의 굴절률을 변환하여 각 화소(PXL)의 발광 휘도를 향상시키기 위한 굴절률 변환층일 수도 있다. 상술한 바와 같이, 컬러 변환층(CCL)과 컬러 필터(CF) 사이에 중간층(CTL)이 제공 및/또는 형성되는 경우, 컬러 필터(CF)는 차광 패턴(LBP)을 사이에 두고 인접한 컬러 필터(CF)와 이격되게 배치될 수 있다. 인접한 컬러 필터들(CF)은 그 사이에 배치된 차광 패턴(LBP)과 부분적으로 중첩할 수 있다.
댐부(DAM) 및 광 변환 패턴층(LCP) 상에는 인캡층(ENC)이 제공 및/또는 형성될 수 있다. 인캡층(ENC)은 광 변환 패턴층(LCP)을 포함한 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 상기 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다. 인캡층(ENC)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
상술한 실시예에서, 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에서 제1 방향(DR1)으로 이격되게 배치되고, 제1 발광 소자들(LD1)은 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이의 제1 뱅크 패턴(BNK1) 상의 제1 절연층(INS1) 상에 배치될 수 있다. 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2)은 제2 뱅크 패턴(BNK2) 상에서 제1 방향(DR1)으로 이격되게 배치되고, 제2 발광 소자들(LD2)은 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이의 제2 뱅크 패턴(BNK2) 상의 제1 절연층(INS1) 상에 배치될 수 있다.
제1 발광 소자들(LD1)이 제1 뱅크 패턴(BNK1) 상부에 위치하고, 제2 발광 소자들(LD2)이 제2 뱅크 패턴(BNK2) 상부에 위치함에 따라, 광 변환 패턴층(LCP)과 상기 제1 및 제2 발광 소자들(LD1, LD2) 사이의 간격이 줄어들 수 있다. 예를 들어, 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)과 제1 및 제2 발광 소자들(LD1, LD2) 사이의 간격이 줄어들 수 있다. 이에 따라, 발광 소자들(LD)에서 방출된 광이 손실없이 광 변환 패턴층(LCP)의 컬러 변환층(CCL)으로 집중될(또는 진행할) 수 있다. 이 경우, 컬러 변환층(CCL)으로 보다 많은 양의 광이 유입되어 상기 컬러 변환층(CCL)에서 최종적으로 방출되는 광의 양(또는 세기)이 증가하여 각 화소(PXL)의 출광 효율이 향상될 수 있다.
또한, 상술한 실시예에 따르면, 발광 소자들(LD)과 컬러 변환층(CCL) 사이에 투명 도전성 재료(또는 물질)로 이루어진 컨택 전극(CNE)을 제외한 다른 구성들, 일 예로, 절연층 등이 구비되지 않음에 따라 상기 발광 소자들(LD)에서 방출된 광이 상기 절연층 등에 의해 분산되지 않고 상기 컬러 변환층(CCL)에 직접 도달할 수 있다. 이에 따라, 컬러 변환층(CCL)으로 진행된(또는 유입된) 광의 양을 더욱 확보하여 상기 컬러 변환층(CCL)에서 최종적으로 방출되는 광의 양(또는 세기)이 더욱 증가될 수 있다. 이 경우, 각 화소(PXL)의 출광 효율이 더욱 향상될 수 있다.
추가적으로, 상술한 실시예에 따르면, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)을 블랙 매트릭스로 구현하여 발광 소자들(LD)에서 방출되어 화소 회로층(PCL)으로 진행하는 광을 차단(또는 흡수)함으로써 화소 회로층(PCL)에 포함된 트랜지스터들(T)의 소자 특성 변화가 줄어들거나 방지될 수 있다.
도 12a 내지 도 12k는 도 10의 화소를 제조 방법에 따라 순차적으로 도시한 개략적인 단면도들이다.
도 12a 내지 도 12k에 있어서, 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 1 내지 도 10, 및 도 12a를 참조하면, 기판(SUB) 상에 화소 회로층(PCL)을 형성한다.
화소 회로층(PCL)은 버퍼층(BFL), 트랜지스터들(T), 스토리지 커패시터(Cst), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다. 보호층(PSV)은 구동 트랜지스터(Tdr)의 일 영역을 노출하는 제1 컨택 홀(CH1) 및 구동 전압 배선(DVL)의 일 영역을 노출하는 제2 컨택 홀(CH1)을 포함할 수 있다.
도 1 내지 도 10, 도 12a, 및 도 12b를 참조하면, 보호층(PSV) 상에 제1 및 제2 뱅크 패턴들(BNK1, BNK2)을 형성한다. 보호층(PSV) 상에서 제1 뱅크 패턴(BNK1)과 제2 뱅크 패턴(BNK2)은 일정 간격 이격될 수 있다. 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 차광 물질을 포함할 수 있다. 일 예로, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 블랙 매트릭스일 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12c를 참조하면, 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 상에 반사율이 높은 도전성 재료(또는 물질)를 포함한 제1 및 제2 전극들(EL1, EL2)과 제1 및 제2 연결 배선들(CNL1, CNL2)을 형성한다.
제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 분기된 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2)을 포함할 수 있다. 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2) 사이에 제2 전극(EL2)이 제공될 수 있다.
제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에서 제1 방향(DR1)으로 일정 간격 이격되게 배치될 수 있다. 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2)은 제2 뱅크 패턴(BNK2) 상에서 제1 방향(DR1)으로 일정 간격 이격되게 배치될 수 있다.
제1 전극(EL1)은 제1 연결 배선(CNL1) 및 제1 컨택 홀(CH1)을 통해 구동 트랜지스터(Tdr)와 전기적 및/또는 물리적으로 연결될 수 있다. 제2 전극(EL2)은 제2 연결 배선(CNL2) 및 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 평면 상에서 볼 때 제2 방향(DR2)을 따라 연장될 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12d를 참조하면, 제1 및 제2 전극들(EL1, EL2)을 포함한 보호층(PSV) 상에 절연 물질층(INS1)을 형성한다. 절연 물질층(INS1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 상기 절연 물질층(INS1)은 후속 공정에 의해 패터닝되어 제1 내지 제3 개구부들(OPN1 ~ OPN3)을 포함한 제1 절연층(INS1)으로 제공될 수 있다. 이에, 제1 절연층(INS1)과 동일한 도면 부호를 절연 물질층(INS1)에 부여하였다.
연속하여, 각각의 화소(PXL)의 화소 영역(PXA)에 뱅크(BNK)를 형성한다. 뱅크(BNK)는 절연 물질층(INS1) 상에 형성될 수 있다. 뱅크(BNK)는 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이의 화소 영역(PXA) 또는 발광 영역을 정의(또는 구획)하는 화소 정의막일 수 있다. 뱅크(BNK)는 상기 화소 영역(PXA)의 주변 영역에 위치할 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12e를 참조하면, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 제1 방향(DR1)으로 인접한 제1 및 제2 전극들(EL1, EL2) 사이에 전계를 형성한다. 이때, 상기 전계는, 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이에 형성될 수 있고, 상기 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이에 형성될 수 있다.
이어, 인접한 두 전극들 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 혼합액(또는 용액)을 화소들(PXL) 각각의 화소 영역(PXA)에 투입한다. 일 예로, 절연 물질층(INS1) 상에 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 화소들(PXL) 각각의 화소 영역(PXA)에 투입할 수 있다. 발광 소자들(LD)을 상기 화소 영역(PXA)에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 상기 화소 영역(PXA)에 투입할 경우, 제1 전극(EL1)과 제2 전극(EL2) 사이에 형성된 전계로 인해 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에서 일정 간격 이격되므로, 상기 제1-1 및 제2 전극들(EL1_1, EL2) 각각에 정렬 신호(또는 정렬 전압)가 인가될 때 제1 뱅크 패턴(BNK1) 상의 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이에 전계가 형성될 수 있다. 이에 따라, 상기 화소 영역(PXA)으로 투입된 발광 소자들(LD) 중 일부가 중력에 의해 가라앉으면서 제1 뱅크 패턴(BNK1) 상부에 정렬될 수 있다. 상기 제1 뱅크 패턴(BNK1) 상부에 정렬된 발광 소자들(LD)은 제1 발광 소자들(LD1)일 수 있다.
제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2)은 제2 뱅크 패턴(BNK2) 상에서 일정 간격 이격되므로, 상기 제1-2 및 제2 전극들(EL1_2, EL2) 각각에 정렬 신호(또는 정렬 전압)가 인가될 때 제2 뱅크 패턴(BNK2) 상의 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이에 전계가 형성될 수 있다. 이에 따라, 상기 화소 영역(PXA)으로 투입된 발광 소자들(LD) 중 일부가 중력에 의해 가라앉으면서 제2 뱅크 패턴(BNK2) 상부에 정렬될 수 있다. 상기 제2 뱅크 패턴(BNK2) 상부에 정렬된 발광 소자들(LD)은 제2 발광 소자들(LD2)일 수 있다.
제1 발광 소자들(LD1)은 상기 화소 영역(PXA) 내에서 제1-1 전극(EL1_1)과 제2 전극(EL2)의 제1 측면(FS) 사이에서 제1 뱅크 패턴(BNK1) 상의 절연 물질층(INS1) 상에 정렬될 수 있다. 제2 발광 소자들(LD2)은 상기 화소 영역(PXA) 내에서 제2 전극(EL2)의 제2 측면(SS)과 제1-2 전극(EL1_2) 사이에서 제2 뱅크 패턴(BNK2) 상의 절연 물질층(INS1) 상에 정렬될 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12f를 참조하면, 발광 소자들(LD)을 상기 화소 영역(PXA)에 정렬한 이후, 각각의 발광 소자(LD) 상에 제2 절연층(INS2)을 형성한다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 상면의 적어도 일부를 커버하여 발광 소자들(LD) 각각의 활성층(12)을 제외한 양 단부를 외부로 노출할 수 있다.
제2 절연층(INS2)을 형성하는 공정, 또는 그 전후에 실시되는 식각 공정 등을 통해 절연 물질층(INS1)의 일부를 제거하여 제1-1 전극(EL1_1)의 일부를 노출하는 제1 개구부(OPN1), 제2 전극(EL2)의 일부를 노출하는 제2 개구부(OPN2), 및 제1-2 전극(EL1_2)의 일부를 노출하는 제3 개구부(OPN3)를 포함한 제1 절연층(INS1)을 형성한다.
각각의 화소(PXL)가 그에 인접한 화소들(PXL)로부터 독립적으로 또는 개별적으로 구동될 수 있도록 제1 및 제2 절연층들(INS1, INS2)을 형성하는 공정을 진행할 때 제1 전극(EL1)과 일체로 제공된 제1 연결 배선(CNL1)의 일부가 제거될 수 있다. 이에 따라, 각각의 화소(PXL)에 제공된 제1 전극(EL1)은 동일한 화소 행 및/또는 동일한 화소 열에 위치한 인접한 화소들(PXL)에 제공된 제1 전극(EL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12g를 참조하면, 제2 절연층(INS2) 상에 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)을 형성한다.
제1 컨택 전극(CNE1)은 제1-1 전극(EL1_1) 상에 형성되고, 제1-1 전극(EL1_1)과 제1 발광 소자들(LD1) 각각의 일 단부를 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제2 전극(EL2) 상에 형성되고, 제2 전극(EL2)의 제1 측면(FS)과 제1 발광 소자들(LD1) 각각의 타 단부를 전기적으로 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 전극(EL2)의 제2 측면(SS)과 제2 발광 소자들(LD2) 각각의 일 단부를 전기적으로 연결할 수 있다.
제3 컨택 전극(CNE3)은 제1-2 전극(EL1_2) 상에 형성되고, 제1-2 전극(EL1_2)과 제2 발광 소자들(LD2) 각각의 타 단부를 전기적으로 연결할 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12h를 참조하면, 상기 화소 영역(PXA)의 주변 영역에 차광 패턴(LBP)을 형성한다.
차광 패턴(LBP)은 뱅크(BNK) 상에 형성되어, 상기 뱅크(BNK)와 함께 댐부(DAM)를 구성할 수 있다. 차광 패턴(LBP)은 블랙 매트릭스일 수 있으며, 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광이 새는 빛샘 불량을 방지할 수 있다. 본 발명의 실시예에 있어서, 차광 패턴(LBP)은 제1 및 제2 뱅크 패턴들(BNK1, BNK2)과 동일한 물질을 포함할 수 있다.
댐부(DAM)는 상기 화소 영역(PXA)의 주변 영역에 위치하여 제1 및 제2 전극들(EL1, EL2)과 발광 소자들(LD)을 둘러싸는(또는 에워싸는) 형태로 제공되어 각 화소(PXL)의 발광 영역을 정의할 수 있다. 이때, 각 화소(PXL)의 발광 영역은 상기 댐부(DAM)에 의해 둘러싸인 공간(A)에 대응될 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12i를 참조하면, 상기 댐부(DAM)에 의해 둘러싸인 공간(A) 내에 컬러 변환층(CCL)을 형성한다. 컬러 변환층(CCL)은 상기 공간(A)을 채우는 형태로 상기 화소 영역(PXA)에 제공될 수 있다. 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들(QD)을 포함할 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12j를 참조하면, 상기 컬러 변환층(CCL) 상에 컬러 필터(CF)를 형성한다. 컬러 필터(CF)와 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출된 광을 특정 색으로 변환하고 이를 선택적으로 투과시키는 광 변환 패턴층(LCP)을 구성할 수 있다.
도 1 내지 도 10, 도 12a 내지 도 12k를 참조하면, 광 변환 패턴층(LCP) 상에 인캡층(ENC)을 형성한다. 인캡층(ENC)은 광 변환 패턴층(LCP)을 포함한 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등으로부터 상기 표시 소자층(DPL)을 보호할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이고, 도 14는 도 13의 Ⅳ ~ Ⅳ’선에 따른 단면도이며, 도 15는 도 13의 화소에서 표시 소자층이 광 변환 패턴층을 포함한 모습을 개략적으로 도시한 것으로 도 13의 Ⅳ ~ Ⅳ’선에 대응되는 단면도이다.
도 13 내지 도 15에 도시된 화소는, 제3 뱅크 패턴(BNK3)이 추가되고 제2 전극(EL2)이 제2-1 및 제2-2 전극들(EL2_1, EL2_2)을 포함하는 점을 제외하고는 도 5a 내지 도 11의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 13 내지 도 15의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 4a, 도 13 내지 도 15를 참조하면, 화소들(PXL) 각각의 화소 영역(PXA)에 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)이 배치될 수 있다.
본 발명의 실시예에 있어서, 표시 소자층(DPL)은 제1 내지 제3 뱅크 패턴들(BNK1 ~ BNK3), 제1 및 제2 전극들(EL1, EL2), 뱅크(BNK), 발광 소자들(LD), 컨택 전극(CNE), 광 변환 패턴층(LCP), 인캡층(ENC) 등을 포함할 수 있다.
제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)으로 분기된 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2)을 포함할 수 있다. 제2 전극(EL2)은 제2 연결 배선(CNL2)으로부터 제2 방향(DR2)으로 분기된 제2-1 전극(EL2_1)과 제2-2 전극(EL2_2)을 포함할 수 있다.
제2-1 전극(EL2_1)은 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2) 사이에 배치할 수 있고, 제1-2 전극(EL1_2)은 제2-1 전극(EL2_1)과 제2-2 전극(EL2_2) 사이에 배치할 수 있다.
제2-1 전극(EL2_1)의 제1 측면(FS)은 제1-1 전극(EL1_1)과 마주보는(또는 인접하게 위치한) 제2-1 전극(EL2_1)의 일 영역일 수 있고, 제2-1 전극(EL2_1)의 제2 측면(SS)은 제1-2 전극(EL1_2)과 마주보는(또는 인접하게 위치한) 제2-1 전극(EL2_1)의 일 영역일 수 있다. 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS) 사이 및 제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS) 사이는 서로 동일한 간격을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1-2 전극(EL1_2)의 제1 측면(FS)은 제2-1 전극(EL2_1)의 제2 측면(SS)과 마주보는(또는 인접하게 위치한) 제1-2 전극(EL1_2)의 일 영역일 수 있고, 제1-2 전극(EL1_2)의 제2 측면(SS)은 제2-2 전극(EL2_2)과 마주보는(또는 인접하게 위치한) 제1-2 전극(EL1_2)의 일 영역일 수 있다. 제1-2 전극(EL1_2)의 제1 측면(FS)과 제2-1 전극(EL2_1)의 제2 측면(SS) 사이 및 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2) 사이는 서로 동일한 간격을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 뱅크 패턴(BNK1)은 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS) 사이의 보호층(PSV) 상에 제공될 수 있다. 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1)과 부분적으로 중첩할 수 있다. 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
제2 뱅크 패턴(BNK2)은 제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS) 사이의 보호층(PSV) 상에 제공될 수 있다. 제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS)은 제2 뱅크 패턴(BNK2) 상에 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS)은 제2 뱅크 패턴(BNK2)과 부분적으로 중첩할 수 있다. 제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS)은 제2 뱅크 패턴(BNK2) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
제3 뱅크 패턴(BNK3)은 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2) 사이의 보호층(PSV) 상에 제공될 수 있다. 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)은 제3 뱅크 패턴(BNK3) 상에 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)은 제3 뱅크 패턴(BNK3)과 부분적으로 중첩할 수 있다. 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)은 제3 뱅크 패턴(BNK3) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
제1 내지 제3 뱅크 패턴들(BNK1 ~ BNK3)은 차광 물질을 포함하는 블랙 매트릭스로 구성될 수 있다. 이 경우, 제1 내지 제3 뱅크 패턴들(BNK1 ~ BNK3)은, 발광 소자들(LD)에서 방출되어 화소 회로층(PCL) 방향으로 진행하는 광을 흡수(또는 차단)하여 상기 화소 회로층(PCL)에 포함된 트랜지스터들(T)로 유입될 수 있는 광을 줄여 상기 트랜지스터들(T)의 오동작을 방지할 수 있다.
제1 및 제2 전극들(EL1, EL1) 상에는 제1 절연층(INS1)이 제공될 수 있다.
제1 절연층(INS1)은 제1-1 전극(EL1_1)의 일부를 노출하는 제1 개구부(OPN1), 제2-1 전극(EL2_1)의 일부를 노출하는 제2 개구부(OPN2), 제1-2 전극(EL1_2)의 일부를 노출하는 제3 개구부(OPN3), 및 제2-2 전극(EL2_2)의 일부를 노출하는 제4 개구부(OPN4)를 포함할 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 사이의 제1 절연층(INS1) 상에 발광 소자들(LD)이 배치할 수 있다.
발광 소자들(LD)은 제1 내지 제3 발광 소자들(LD1 ~ LD3)을 포함할 수 있다. 제1 발광 소자들(LD1)은, 평면 상에서 볼 때, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS) 사이에 위치할 수 있다. 제2 발광 소자들(LD2)은, 평면 상에서 볼 때, 제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS) 사이에 위치할 수 있다. 제3 발광 소자들(LD3)은, 평면 상에서 볼 때, 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2) 사이에 위치할 수 있다.
제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에서 일정 간격 이격되므로, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가될 때 제1 발광 소자들(LD1)이 제1 뱅크 패턴(BNK1) 상에 정렬될 수 있다. 즉, 제1 발광 소자들(LD1)은 제1 뱅크 패턴(BNK1) 상부의 제1 절연층(INS1) 상에 정렬될 수 있다.
제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS)은 제2 뱅크 패턴(BNK2) 상에서 일정 간격 이격되므로, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호가 인가될 때 발광 소자들(LD)의 일부가 제2 뱅크 패턴(BNK2) 상에 정렬될 수 있다. 즉, 제2 발광 소자들(LD2)은 제2 뱅크 패턴(BNK2) 상부의 제1 절연층(INS1) 상에 정렬될 수 있다.
제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)은 제3 뱅크 패턴(BNK3) 상에서 일정 간격 이격되므로, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호가 인가될 때 발광 소자들(LD)의 일부가 제3 뱅크 패턴(BNK3) 상에 정렬될 수 있다. 즉, 제3 발광 소자들(LD3)은 제3 뱅크 패턴(BNK3) 상부의 제1 절연층(INS1) 상에 정렬될 수 있다.
제1 및 제2 전극들(EL1, EL2)과 발광 소자들(LD)은 컨택 전극(CNE)을 통해 전기적으로 안정되게 연결될 수 있다.
컨택 전극(CNE)은 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1-1 전극(EL1_1) 상에 제공되어 제1 절연층(INS1)의 제1 개구부(OPN1)를 통해 상기 제1-1 전극(EL1_1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1) 각각의 일 단부 상에 제공 및/또는 형성될 수 있다. 제1-1 전극(EL1_1)과 제1 발광 소자들(LD1) 각각의 일 단부는 제1 컨택 전극(CNE1)을 통해 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제2-1 전극(EL2_1) 상에 제공되어 제1 절연층(INS1)의 제2 개구부(OPN2)를 통해 상기 제2-1 전극(EL2_1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1) 각각의 타 단부 및 제2 발광 소자들(LD2) 각각의 일 단부 상에 각각 제공 및/또는 형성될 수 있다. 제2-1 전극(EL2_1)과 제1 발광 소자들(LD1) 각각의 타 단부는 제2 컨택 전극(CNE2)을 통해 전기적으로 연결될 수 있다. 또한, 제2-1 전극(EL2_1)과 제2 발광 소자들(LD2) 각각의 일 단부는 제2 컨택 전극(CNE2)을 통해 전기적으로 연결될 수 있다.
제3 컨택 전극(CNE3)은 제1-2 전극(EL1_2) 상에 제공되어 제1 절연층(INS1)의 제3 개구부(OPN3)를 통해 상기 제1-2 전극(EL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2) 각각의 타 단부 및 제3 발광 소자들(LD3) 각각의 일 단부 상에 각각 제공 및/또는 형성될 수 있다. 제1-2 전극(EL1_2)과 제2 발광 소자들(LD2) 각각의 타 단부는 제3 컨택 전극(CNE3)을 통해 전기적으로 연결될 수 있다. 또한, 제1-2 전극(EL1_2)과 제3 발광 소자들(LD3) 각각의 일 단부는 제3 컨택 전극(CNE3)을 통해 전기적으로 연결될 수 있다.
제4 컨택 전극(CNE4)은 제2-2 전극(EL2_2) 상에 제공되어 제1 절연층(INS1)의 제4 개구부(OPN4)에 의해 상기 제2-2 전극(EL2_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제4 컨택 전극(CNE4)은 제3 발광 소자들(LD3) 각각의 타 단부 상에 제공 및/또는 형성될 수 있다. 제2-2 전극(EL2_2)과 제3 발광 소자들(LD3) 각각의 타 단부는 제4 컨택 전극(CNE4)을 통해 전기적으로 연결될 수 있다.
제1 내지 제4 컨택 전극들(CNE1 ~ CNE4) 상에는 제3 절연층(INS3)이 제공되거나, 광 변환 패턴층(LCP)이 제공될 수 있다.
상술한 바와 같이, 발광 소자들(LD)이 대응하는 뱅크 패턴 상의 제1 절연층(INS1) 상에 위치함에 따라 광 변환 패턴층(LCP)과 발광 소자들(LD) 사이의 간격이 줄어들어 상기 광 변환 패턴층(LCP)으로 유입되는 광의 양이 증가할 수 있다. 이에 따라, 광 변환 패턴층(LCP)에서 최종적으로 방출되는 광의 양(또는 세기)이 증가하여 각 화소(PXL)의 출광 효율이 향상될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이고, 도 17은 도 16의 Ⅴ ~ Ⅴ’선에 따른 단면도이며, 도 18은 도 17의 화소에서 표시 소자층이 광 변환 패턴층을 포함한 모습을 개략적으로 도시한 것으로 도 16의 Ⅴ ~ Ⅴ’선에 대응되는 단면도이다.
도 16 내지 도 18의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1 내지 도 4a, 도 16 내지 도 18을 참조하면, 각각의 화소(PXL)의 화소 영역(PXA)에 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)이 배치될 수 있다.
본 발명의 실시예에 있어서, 표시 소자층(DPL)은 제1 내지 제3 뱅크 패턴들(BNK1 ~ BNK3), 제1 및 제2 전극들(EL1, EL2), 뱅크(BNK), 발광 소자들(LD), 컨택 전극(CNE), 광 변환 패턴층(LCP), 인캡층(ENC)(일 예로, 도 15의 인캡층(ENC)과 유사함) 등을 포함할 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 이격되게 배치하여 전기적 및/또는 물리적으로 서로 분리될 수 있다.
제1 전극(EL1)은 제1 연결 배선(CNL1)으로부터 제2 방향(DR2)으로 분기된 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3)을 포함할 수 있다. 제2 전극(EL2)은 제2 연결 배선(CNL2)으로부터 제2 방향(DR2)으로 분기된 제2-1 전극(EL2_1), 제2-2 전극(EL2_2), 및 제2-3 전극(EL2_3)을 포함할 수 있다. 평면 상에서 볼 때, 제1 및 제2 전극들(EL1, EL2)은 제1 방향(DR1)을 따라 제1-1 전극(EL1_1), 제2-1 전극(EL2_1), 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 제1-3 전극(EL1_3), 및 제2-3 전극(EL2_3)의 순으로 배열될 수 있다.
제2-1 전극(EL2_1)은 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2) 사이에 배치할 수 있고, 제1-2 전극(EL1_2)은 제2-1 전극(EL2_1)과 제2-2 전극(EL2_2) 사이에 배치할 수 있고, 제2-2 전극(EL2_2)은 제1-2 전극(E1_2)과 제1-3 전극(EL1_3) 사이에 배치할 수 있으며, 제1-3 전극(EL1_3)은 제2-2 전극(EL2_2)과 제2-3 전극(EL2_3) 사이에 배치할 수 있다.
제2-1 전극(EL2_1)의 제1 측면(FS)은 제1-1 전극(EL1_1)과 마주보는(또는 인접하게 위치한) 제2-1 전극(EL2_1)의 일 영역일 수 있고, 제2-1 전극(EL2_1)의 제2 측면(SS)은 제1-2 전극(EL1_2)과 마주보는(또는 인접하게 위치한 제2-1 전극(EL2_1)의 일 영역일 수 있다.
제1-2 전극(EL1_2)의 제1 측면(FS)은 제2-1 전극(EL2_1)과 마주보는(또는 인접하게 위치한) 제1-2 전극(EL1_2)의 일 영역일 수 있고, 제1-2 전극(EL1_2)의 제2 측면(SS)은 제2-2 전극(EL2_2)과 마주보는(또는 인접하게 위치한) 제1-2 전극(EL1_2)의 일 영역일 수 있다.
제2-2 전극(EL2_2)의 제1 측면(FS)은 제1-2 전극(EL1_2)과 마주보는(또는 인접하게 위치한) 제2-2 전극(EL2_2)의 일 영역일 수 있고, 제2-2 전극(EL2_2)의 제2 측면(SS)은 제1-3 전극(EL1_3)과 마주보는(또는 인접하게 위치한) 제2-2 전극(EL2_2)의 일 영역일 수 있다.
제1-3 전극(EL1_3)의 제1 측면(FS)은 제2-2 전극(EL2_2)과 마주보는(또는 인접하게 위치한) 제1-3 전극(EL1_3)의 일 영역일 수 있고, 제1-3 전극(EL1_3)의 제2 측면(SS)은 제2-3 전극(EL2_3)과 마주보는(또는 인접하게 위치한) 제1-3 전극(EL1_3)의 일 영역일 수 있다.
제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이, 상기 제2-1 전극(EL2_1)과 제1-2 전극(EL1_2) 사이, 상기 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이, 상기 제2-2 전극(EL2_2)과 제1-3 전극(EL1_3) 사이, 및 상기 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3) 사이는 서로 동일한 간격을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 뱅크 패턴(BNK1)은 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS) 사이의 보호층(PSV) 상에 제공될 수 있다. 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1)과 부분적으로 중첩할 수 있다. 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
제2 뱅크 패턴(BNK2)은 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)의 제1 측면(FS) 사이의 보호층(PSV) 상에 제공될 수 있다. 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)의 제1 측면(FS)은 제2 뱅크 패턴(BNK2) 상에 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)의 제1 측면(FS)은 제2 뱅크 패턴(BNK2)과 부분적으로 중첩할 수 있다. 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)의 제1 측면(FS)은 제2 뱅크 패턴(BNK2) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
제3 뱅크 패턴(BNK3)은 제1-3 전극(EL1_3)의 제2 측면(SS)과 제2-3 전극(EL2_3) 사이의 보호층(PSV) 상에 제공될 수 있다. 제1-3 전극(EL1_3)의 제2 측면(SS)과 제2-3 전극(EL2_3)은 제3 뱅크 패턴(BNK3) 상에 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 제1-3 전극(EL1_3)의 제2 측면(SS)과 제2-3 전극(EL2_3)은 제3 뱅크 패턴(BNK3)과 부분적으로 중첩할 수 있다. 제1-3 전극(EL1_3)의 제2 측면(SS)과 제2-3 전극(EL2_3)은 제3 뱅크 패턴(BNK3) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다.
제1 내지 제3 뱅크 패턴들(BNK1 ~ BNK3)은 차광 물질을 포함하는 블랙 매트릭스로 구성될 수 있다.
제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS)은 보호층(PSV) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 제2-2 전극(EL2_2)의 제2 측면(SS)과 제1-3 전극(EL1_3)의 제1 측면(FS)은 보호층(PSV) 상에서 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 즉, 제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS) 사이 및 제2-2 전극(EL2_2)의 제2 측면(SS)과 제1-3 전극(EL1_3)의 제1 측면(FS) 사이에는 각각 뱅크 패턴이 제공되지 않는다.
제1 및 제2 전극들(EL1, EL2) 상에는 제1 절연층(INS1)이 제공될 수 있다.
제1 절연층(INS1)은 제1-1 전극(EL1_1)의 일부를 노출하는 제1 개구부(OPN1), 제2-1 전극(EL2_1)의 일부를 노출하는 제2 개구부(OPN2), 제1-2 전극(EL1_2)의 일부를 노출하는 제3 개구부(OPN3), 제2-2 전극(EL2_2)의 일부를 노출하는 제4 개구부(OPN4), 제1-3 전극(EL1_3)의 일부를 노출하는 제5 개구부(OPN5), 및 제2-3 전극(EL2_3)의 일부를 노출하는 제6 개구부(OPN6)를 포함할 수 있다.
발광 소자들(LD)은 제1 내지 제5 발광 소자들(LD1 ~ LD5)을 포함할 수 있다.
제1 발광 소자들(LD1)은, 평면 상에서 볼 때, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS) 사이에 위치할 수 있다. 제2 발광 소자들(LD2)은, 평면 상에서 볼 때, 제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS) 사이에 위치할 수 있다. 제3 발광 소자들(LD3)은 제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)의 제1 측면(FS) 사이에 위치할 수 있다. 제4 발광 소자들(LD4)은 제2-2 전극(EL2_2)의 제2 측면(SS)과 제1-3 전극(EL1_3)의 제1 측면(FS) 사이에 위치할 수 있다. 제5 발광 소자들(LD5)은 제1-3 전극(EL1_3)의 제2 측면(SS)과 제2-3 전극(EL2_3) 사이에 위치할 수 있다.
제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)의 제1 측면(FS)은 제1 뱅크 패턴(BNK1) 상에서 일정 간격 이격되므로, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가될 때 제1 발광 소자들(LD1)이 제1 뱅크 패턴(BNK1) 상에 정렬될 수 있다. 즉, 제1 발광 소자들(LD1)은 제1 뱅크 패턴(BNK1) 상의 제1 절연층(INS1) 상에 정렬될 수 있다.
제2-1 전극(EL2_1)의 제2 측면(SS)과 제1-2 전극(EL1_2)의 제1 측면(FS)은 보호층(PSV) 상에서 일정 간격 이격되므로, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가될 때 제2 발광 소자들(LD2)이 보호층(PSV) 상에 정렬될 수 있다. 즉, 제2 발광 소자들(LD2)은 보호층(PSV) 상의 제1 절연층(INS1) 상에 정렬될 수 있다.
제1-2 전극(EL1_2)의 제2 측면(SS)과 제2-2 전극(EL2_2)의 제1 측면(FS)은 제2 뱅크 패턴(BNK2) 상에서 일정 간격 이격되므로, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가될 때 제3 발광 소자들(LD3)이 제2 뱅크 패턴(BNK2) 상에 정렬될 수 있다. 즉, 제3 발광 소자들(LD3)은 제2 뱅크 패턴(BNK2) 상의 제1 절연층(INS1) 상에 정렬될 수 있다.
제2-2 전극(EL2_2)의 제2 측면(SS)과 제1-3 전극(EL1_3)의 제1 측면(FS)은 보호층(PSV) 상에서 일정 간격 이격되므로, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가될 때 제4 발광 소자들(LD4)이 보호층(PSV) 상에 정렬될 수 있다. 즉, 제4 발광 소자들(LD4)은 보호층(PSV) 상의 제1 절연층(INS1) 상에 정렬될 수 있다.
제1-3 전극(EL1_3)의 제2 측면(SS)과 제2-3 전극(EL2_3)은 제3 뱅크 패턴(BNK3) 상에서 일정 간격 이격되므로, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가될 때 제5 발광 소자들(LD5)이 제3 뱅크 패턴(BNK3) 상에 정렬될 수 있다. 즉, 제5 발광 소자들(LD5)은 제3 뱅크 패턴(BNK3) 상의 제1 절연층(INS1) 상에 정렬될 수 있다.
제1 및 제2 전극들(EL1, EL2)과 발광 소자들(LD)은 컨택 전극(CNE)을 통해 전기적으로 안정되게 연결될 수 있다.
컨택 전극(CNE)은 제1 내지 제6 컨택 전극들(CNE1 ~ CNE6)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1-1 전극(EL1_1) 상에 제공되어 제1 절연층(INS1)의 제1 개구부(OPN1)를 통해 제1-1 전극(EL1_1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1) 각각의 일 단부 상에 제공 및/또는 형성될 수 있다. 제1-1 전극(EL1_1)과 제1 발광 소자들(LD1) 각각의 일 단부는 제1 컨택 전극(CNE1)을 통해 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제2-1 전극(EL2_1) 상에 제공되어 제1 절연층(INS1)의 제2 개구부(OPN2)를 통해 상기 제2-1 전극(EL2_1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1) 각각의 타 단부 및 제2 발광 소자들(LD2) 각각의 일 단부 상에 각각 제공 및/또는 형성될 수 있다. 제2-1 전극(EL2_1)과 제1 발광 소자들(LD1) 각각의 타 단부는 제2 컨택 전극(CNE2)을 통해 전기적으로 연결될 수 있다. 또한, 제2-1 전극(EL2_1)과 제2 발광 소자들(LD2) 각각의 일 단부는 제2 컨택 전극(CNE2)을 통해 전기적으로 연결될 수 있다.
제3 컨택 전극(CNE3)은 제1-2 전극(EL1_2) 상에 제공되어 제1 절연층(INS1)의 제3 개구부(OPN3)를 통해 상기 제1-2 전극(EL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2) 각각의 타 단부 및 제3 발광 소자들(LD3) 각각의 일 단부 상에 각각 제공 및/또는 형성될 수 있다. 제1-2 전극(EL1_2)과 제2 발광 소자들(LD2) 각각의 타 단부는 제3 컨택 전극(CNE3)을 통해 전기적으로 연결될 수 있다. 또한, 제1-2 전극(EL1_2)과 제3 발광 소자들(LD3) 각각의 일 단부는 제3 컨택 전극(CNE3)을 통해 전기적으로 연결될 수 있다.
제4 컨택 전극(CNE4)은 제2-2 전극(EL2_2) 상에 제공되어 제1 절연층(INS1)의 제4 개구부(OPN4)를 통해 상기 제2-2 전극(EL2_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제4 컨택 전극(CNE4)은 제3 발광 소자들(LD3) 각각의 타 단부 및 제4 발광 소자들(LD4) 각각의 일 단부 상에 각각 제공 및/또는 형성될 수 있다. 제2-2 전극(EL2_2)과 제3 발광 소자들(LD3) 각각의 타 단부는 제4 컨택 전극(CNE4)을 통해 전기적으로 연결될 수 있다. 또한, 제2-2 전극(EL2_2)과 제4 발광 소자들(LD4) 각각의 일 단부는 제4 컨택 전극(CNE4)을 통해 전기적으로 연결될 수 있다.
제5 컨택 전극(CNE5)은 제1-3 전극(EL1_3) 상에 제공되어 제1 절연층(INS1)의 제5 개구부(OPN5)를 통해 상기 제1-3 전극(EL1_3)과 전기적 및/또는 물리적으로 연결될 수 있다. 제5 컨택 전극(CNE5)은 제4 발광 소자들(LD4) 각각의 타 단부 및 제5 발광 소자들(LD5) 각각의 일 단부 상에 각각 제공 및/또는 형성될 수 있다. 제1-3 전극(EL1_3)과 제4 발광 소자들(LD4) 각각의 타 단부는 제5 컨택 전극(CNE5)을 통해 전기적으로 연결될 수 있다. 제1-3 전극(EL1_3)과 제5 발광 소자들(LD5) 각각의 일 단부는 제5 컨택 전극(CNE5)을 통해 전기적으로 연결될 수 있다.
제6 컨택 전극(CNE6)은 제2-3 전극(EL2_3) 상에 제공되어 제1 절연층(INS1)의 제6 개구부(OPN6)를 통해 상기 제2-3 전극(EL2_3)과 전기적 및/또는 물리적으로 연결될 수 있다. 제6 컨택 전극(CNE6)은 제5 발광 소자들(LD5) 각각의 타 단부 상에 제공 및/또는 형성될 수 있다. 제2-3 전극(EL2_3)과 제5 발광 소자들(LD5) 각각의 타 단부는 제6 컨택 전극(CNE6)을 통해 전기적으로 연결될 수 있다.
제1 내지 제6 컨택 전극들(CNE1 ~ CNE6) 상에는 제3 절연층(INS3)이 제공되거나, 광 변환 패턴층(LCP)이 제공될 수 있다.
상술한 실시예에서는, 제1 발광 소자들(LD1), 제3 발광 소자들(LD3), 및 제5 발광 소자들(LD5)이 서로 이격된 제1 및 제2 전극들(EL1, EL2) 사이의 대응하는 뱅크 패턴 상의 제1 절연층(INS1) 상에 위치할 수 있고, 제2 및 제4 발광 소자들(LD2, LD4)이 서로 이격된 제1 및 제2 전극들(EL1, EL2) 사이의 대응하는 보호층(PSV) 상의 제1 절연층(INS1) 상에 위치할수 있다.
상술한 바와 같이, 발광 소자들(LD)의 일부가 제1 내지 제3 뱅크 패턴들(BNK1 ~ BNK3) 상에 위치하고, 상기 발광 소자들(LD)의 나머지가 보호층(PSV) 상에 위치함에 따라, 각각의 화소(PXL)의 화소 영역(PXA) 내에 정렬된 발광 소자들(LD)의 개수가 증가할 수 있다. 즉, 단위 면적당 발광 소자들(LD)의 정렬 개수가 증가할 수 있다. 이에 따라, 각 화소(PXL)에서 방출되는 광의 양(또는 세기)이 증가하여 상기 화소(PXL)에서의 출광 효율이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (20)

  1. 기판 상에 제공된 제1 뱅크 패턴;
    상기 제1 뱅크 패턴 상에 제공되며, 제1 방향으로 연장된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 제공된 절연층;
    상기 제1 전극과 상기 제2 전극 사이의 상기 절연층 상에 제공된 복수의 발광 소자들;
    상기 제1 전극과 상기 발광 소자들을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극과 상기 발광 소자들을 전기적으로 연결하는 제2 컨택 전극을 포함하고,
    상기 제1 전극과 상기 제2 전극은 상기 제1 뱅크 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 이격되게 배치되는, 화소.
  2. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 뱅크 패턴의 일측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩하고,
    상기 제2 전극은 상기 제1 뱅크 패턴의 타측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩하는, 화소.
  3. 제2 항에 있어서,
    상기 발광 소자들은 상기 제1 뱅크 패턴 상의 상기 제1 전극과 상기 제2 전극 사이의 상기 절연층 상에 제공되는, 화소.
  4. 제2 항에 있어서,
    상기 발광 소자들은 평면 및 단면 상에서 볼 때 상기 제1 뱅크 패턴과 중첩하는, 화소.
  5. 제3 항에 있어서,
    상기 제1 뱅크 패턴의 제2 방향으로의 폭은 상기 발광 소자들 각각의 길이보다 큰, 화소.
  6. 제5 항에 있어서,
    상기 제1 뱅크 패턴은 블랙 매트릭스인, 화소.
  7. 제5 항에 있어서,
    상기 제1 및 제2 전극들을 둘러싸는 뱅크; 및
    상기 뱅크 상에 제공된 차광 패턴을 더 포함하고,
    상기 뱅크 패턴과 상기 차광 패턴은 동일한 물질을 포함하는, 화소.
  8. 제7 항에 있어서,
    상기 뱅크와 상기 차광 패턴은 상기 제1 및 제2 전극들과 상기 발광 소자들을 둘러싸는 댐부인, 화소.
  9. 제8 항에 있어서,
    상기 발광 소자들 상에 위치한 컬러 변환층을 더 포함하고,
    상기 컬러 변환층은 상기 댐부에 둘러싸인 상기 발광 소자들이 위치한 영역을 채우는, 화소.
  10. 제1 항에 있어서,
    상기 기판 상에 제공되며 상기 제2 방향으로 상기 제2 전극에 인접한 제3 전극을 더 포함하는, 화소.
  11. 제10 항에 있어서,
    상기 제2 전극은 상기 제2 방향으로 상기 제1 전극과 마주보는 제1 측면 및 상기 제3 전극과 마주보는 제2 측면을 포함하는, 화소.
  12. 제11 항에 있어서,
    상기 기판 상에 제공되며 상기 제2 방향을 따라 상기 제1 뱅크 패턴에 인접한 제2 뱅크 패턴을 더 포함하고,
    상기 제2 전극과 상기 제3 전극은 상기 제2 뱅크 패턴 상에서 서로 이격되게 배치되는, 화소.
  13. 제12 항에 있어서,
    상기 제1 전극은 상기 제1 뱅크 패턴의 일측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩하고,
    상기 제2 전극의 제1 측면은 상기 제1 뱅크 패턴의 타측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩하고,
    상기 제2 전극의 제2 측면은 상기 제2 뱅크 패턴의 일측 상에 제공되어 상기 제2 뱅크 패턴과 부분적으로 중첩하고,
    상기 제3 전극은 상기 제2 뱅크 패턴의 타측 상에 제공되어 상기 제2 뱅크 패턴과 부분적으로 중첩하는, 화소.
  14. 제13 항에 있어서,
    상기 발광 소자들은,
    상기 제1 전극과 상기 제2 전극 사이의 상기 제1 뱅크 패턴 상에 제공된 적어도 하나의 제1 발광 소자; 및
    상기 제2 전극과 상기 제3 전극 사이의 상기 제2 뱅크 패턴 상에 제공된 적어도 하나의 제2 발광 소자를 포함하는, 화소.
  15. 제10 항에 있어서,
    상기 제2 전극과 상기 제3 전극은 상기 기판 상에서 서로 이격되게 배치되고,
    상기 제3 전극은 상기 제2 방향으로 상기 제2 전극과 마주보는 제1 측면 및 상기 제1 측면과 마주보는 제2 측면을 포함하는, 화소.
  16. 제15 항에 있어서,
    상기 제1 전극은 상기 제1 뱅크 패턴의 일측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩하고,
    상기 제2 전극의 제1 측면은 상기 제1 뱅크 패턴의 타측 상에 제공되어 상기 제1 뱅크 패턴과 부분적으로 중첩하고,
    상기 제2 전극의 제2 측면은 상기 기판 상에 제공되어 상기 기판과 부분적으로 중첩하고,
    상기 제3 전극의 제1 측면은 상기 기판 상에 제공되어 상기 기판과 부분적으로 중첩하며,
    상기 제3 전극의 제2 측면은 상기 제2 뱅크 패턴의 일측 상에 제공되어 상기 제2 뱅크 패턴과 부분적으로 중첩하는, 화소.
  17. 제16 항에 있어서,
    상기 발광 소자들은,
    상기 제1 전극과 상기 제2 전극의 제1 측면 사이의 상기 제1 뱅크 패턴 상에 제공된 적어도 하나의 제1 발광 소자; 및
    상기 제2 전극의 제2 측면과 상기 제3 전극의 제1 측면 사이의 상기 기판 상에 제공된 적어도 하나의 제2 발광 소자를 포함하는, 화소.
  18. 복수의 화소 영역들을 포함한 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는,
    상기 기판 상에 제공된 뱅크 패턴;
    상기 뱅크 패턴 상에 제공되며, 제1 방향을 따라 연장된 제1 전극과 제2 전극;
    상기 제1 전극과 상기 제2 전극 상에 제공된 절연층;
    상기 제1 전극과 상기 제2 전극 사이의 상기 절연층 상에 제공된 복수의 발광 소자들;
    상기 제1 전극과 상기 발광 소자들을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극과 상기 발광 소자들을 전기적으로 연결하는 제2 컨택 전극을 포함하고,
    상기 제1 전극과 상기 제2 전극은 상기 뱅크 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 이격되게 배치되는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 전극은 상기 뱅크 패턴의 일측 상에 제공되어 상기 뱅크 패턴과 부분적으로 중첩하고,
    상기 제2 전극은 상기 뱅크 패턴의 타측 상에 제공되어 상기 뱅크 패턴과 부분적으로 중첩하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 소자들은 상기 뱅크 패턴 상의 상기 제1 전극과 상기 제2 전극 사이의 상기 절연층 상에 제공되는, 표시 장치.
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