WO2023277504A1 - 화소 및 이를 구비한 표시 장치 - Google Patents

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light emitting
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electrically connected
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이현욱
고영운
배성근
이태희
허원형
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삼성디스플레이 주식회사
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    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Definitions

  • the present invention relates to a pixel and a display device having the same.
  • An object of the present invention is to provide a pixel with improved reliability and a display device having the same.
  • a pixel may include a light-emitting area and a non-light-emitting area; first alignment electrodes, second alignment electrodes, third alignment electrodes, and fourth alignment electrodes spaced apart from each other in one area of the light-emitting area and the non-light-emitting area; an insulating layer positioned on the first to fourth alignment electrodes; a first bridge pattern, a second bridge pattern, a third bridge pattern, and a fourth bridge pattern provided on the insulating layer in the non-emission area and spaced apart from each other; a bank positioned on the first to fourth bridge patterns in the non-emission area and including a first opening corresponding to the light emitting area and a second opening spaced apart from the first opening; a first pixel electrode and a second pixel electrode positioned in the light emitting region and spaced apart from each other; It may include light emitting elements positioned in the light emitting region and electrically connected to the first and second pixel electrodes.
  • the first alignment electrode, the first bridge pattern, and the first pixel electrode may be electrically connected to each other.
  • the third alignment electrode, the third bridge pattern, and the second pixel electrode may be electrically connected to each other.
  • the insulating layer may include at least one first contact hole exposing a portion of the first alignment electrode, at least one second contact hole exposing a portion of the second alignment electrode, and the third alignment electrode. It may include at least one third contact hole exposing a part of and at least one fourth contact hole exposing a part of the fourth alignment electrode.
  • the first bridge pattern may be electrically connected to the first alignment electrode through the first contact hole, and the second bridge pattern may be electrically connected to the second alignment electrode through the second contact hole.
  • the third bridge pattern may be electrically connected to the third alignment electrode through the third contact hole, and the fourth bridge pattern may be electrically connected to the fourth alignment electrode through the fourth contact hole.
  • the first, second, third, and fourth contact holes may be located in the non-emission area.
  • the first, second, third, and fourth contact holes may overlap the bank when viewed from a plan view.
  • first to fourth alignment electrodes and the first to fourth bridge patterns may include different materials.
  • the first to fourth alignment electrodes may include an opaque conductive material
  • the first to fourth bridge patterns may include a transparent conductive oxide
  • the first pixel electrode may be directly disposed on the first bridge pattern within the second opening and electrically connected to the first bridge pattern.
  • the second pixel electrode may be directly disposed on the third bridge pattern within the second opening and electrically connected to the third bridge pattern.
  • the first pixel electrode may be positioned on the first alignment electrode with the insulating layer interposed therebetween in the first opening, and the second pixel electrode may be positioned on the insulating layer in the first opening. It may be positioned on the third alignment electrode with a layer therebetween.
  • the pixel may include a substrate; at least one transistor provided on the substrate; at least one power line provided on the substrate and receiving power; a passivation layer disposed on the transistor and the power line and including a first contact portion exposing a portion of the transistor and a second contact portion exposing a portion of the power line; and a via layer including a first contact portion corresponding to the first contact portion of the passivation layer and a second contact portion corresponding to the second contact portion of the passivation layer.
  • the insulating layer is located on the via layer and includes a first contact portion corresponding to the first contact portion of the via layer and a second contact portion corresponding to the second contact portion of the via layer. can do.
  • the first contact unit and the second contact unit may be located in the non-emission area and overlap the bank when viewed from a plan view.
  • the first bridge pattern may be electrically connected to the transistor through the first contact portion, and the third bridge pattern may be electrically connected to the power line through the second contact portion.
  • the pixel is located on the light emitting elements, a color conversion layer for converting light of a first color emitted from the light emitting elements into light of a second color; and a color filter located on the color conversion layer and selectively transmitting the light of the second color.
  • the pixel may further include an intermediate electrode disposed to be spaced apart from the first and second pixel electrodes.
  • a display device includes a substrate including a display area and a non-display area; pixels provided in the display area of the substrate; and a pad located in the non-display area of the substrate and electrically connected to each of the pixels.
  • each of the pixels may include a light emitting area and a non-light emitting area; first alignment electrodes, second alignment electrodes, third alignment electrodes, and fourth alignment electrodes spaced apart from each other in one area of the light-emitting area and the non-light-emitting area; an insulating layer positioned on the first to fourth alignment electrodes; a first bridge pattern, a second bridge pattern, a third bridge pattern, and a fourth bridge pattern provided on the insulating layer in the non-emission area and spaced apart from each other; a bank positioned on the first to fourth bridge patterns in the non-emission area and including a first opening corresponding to the light emitting area and a second opening spaced apart from the first opening; a first pixel electrode and a second pixel electrode positioned in the light emitting region and spaced apart from each other; and light emitting elements positioned in the light emitting region and electrically connected to the first and second pixel electrodes.
  • the first alignment electrode, the first bridge pattern, and the first pixel electrode may be electrically connected to each other.
  • the third alignment electrode, the third bridge pattern, and the second pixel electrode may be electrically connected to each other.
  • the insulating layer may include at least one first contact hole exposing a portion of the first alignment electrode, at least one second contact hole exposing a portion of the second alignment electrode, and the third alignment electrode. It may include at least one third contact hole exposing a part of and at least one fourth contact hole exposing a part of the fourth alignment electrode.
  • the first bridge pattern may be electrically connected to the first alignment electrode through the first contact hole, and the second bridge pattern may be electrically connected to the second alignment electrode through the second contact hole.
  • the third bridge pattern may be electrically connected to the third alignment electrode through the third contact hole, and the fourth bridge pattern may be electrically connected to the fourth alignment electrode through the fourth contact hole.
  • the first, second, third, and fourth contact holes are located in the non-emission area and may overlap the bank when viewed from a plan view.
  • the pad may include a first pad electrode provided on the substrate; the insulating layer disposed on the first pad electrode and including a pad electrode contact hole exposing a portion of the first pad electrode; and a second pad electrode provided on the insulating layer and electrically connected to the first pad electrode through the pad electrode contact hole.
  • the second pad electrode may be provided on the same layer as the first to fourth bridge patterns and may include the same material.
  • first to fourth alignment electrodes and the first to fourth bridge patterns may include different materials.
  • the first to fourth alignment electrodes may include an opaque conductive material, and the first to fourth bridge patterns may include a transparent conductive material.
  • an alignment electrode and some elements of the pixel circuit layer are electrically connected to each other through a bridge pattern made of a transparent conductive oxide, thereby forming an electrical connection between the alignment electrodes and some elements of the pixel circuit layer. possible corrosion can be prevented.
  • the contact resistance of the pixel electrode may not be increased by electrically connecting the alignment electrode and the pixel electrode through the bridge pattern. Accordingly, a display device with improved reliability may be provided by more stably driving the light emitting elements.
  • FIG. 1 and 2 are perspective views schematically illustrating a light emitting device according to an embodiment.
  • FIG. 3 is a schematic cross-sectional view of the light emitting device of FIG. 1 .
  • FIG. 4 is a plan view schematically illustrating a display device according to an exemplary embodiment.
  • 5 and 6 are schematic circuit diagrams illustrating electrical connection relationships of components included in the pixel shown in FIG. 4 according to various embodiments.
  • FIG. 7 is a plan view schematically illustrating a pixel illustrated in FIG. 4 .
  • FIG. 8 is a plan view schematically illustrating only some configurations of the pixels of FIG. 7 .
  • FIG. 9 is a schematic cross-sectional view taken along lines II to II' of FIG. 7 .
  • 10 to 14 are schematic cross-sectional views along lines III to III′ of FIG. 7 .
  • FIG. 15 is a schematic cross-sectional view along lines IV to IV' of FIG. 7 .
  • 16 is a schematic cross-sectional view along lines I to I′ of FIG. 4 .
  • 17 to 26 are schematic cross-sectional views for schematically explaining a manufacturing method of the pixel shown in FIG. 9 .
  • first and second may be used to describe various components, but the components should not be limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a first element may be termed a second element, and similarly, a second element may be termed a first element, without departing from the scope of the present invention.
  • the terms “include” or “have” are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that it does not preclude the possibility of the presence or addition of numbers, steps, operations, components, parts, or combinations thereof.
  • a part such as a layer, film, region, plate, etc. is said to be “on” another part, this includes not only the case where it is “directly on” the other part, but also the case where another part is present in the middle.
  • a part such as a layer, film, region, plate, etc.
  • the formed direction is not limited to the upper direction, but includes those formed in the lateral or lower direction.
  • a part such as a layer, film, region, plate, etc. is said to be “under” another part, this includes not only the case where it is “directly below” the other part, but also the case where another part exists in the middle.
  • a component eg 'first component'
  • another component eg 'second component'
  • connection may mean a physical and/or electrical connection or connection comprehensively.
  • FIG. 1 and 2 are perspective views schematically illustrating a light emitting device LD (or light emitting diode) according to an embodiment
  • FIG. 3 is a schematic cross-sectional view of the light emitting device LD of FIG. 1 .
  • the type and/or shape of the light emitting element LD is not limited to the embodiment shown in FIGS. 1 to 3 .
  • the light emitting element LD is disposed between the first semiconductor layer 11, the second semiconductor layer 13, and the first and second semiconductor layers 11 and 13 (or may include an active layer 12 interposed therebetween.
  • the light emitting device LD may implement a light emitting stack (or stack) in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting element LD may be provided in a shape extending in one direction.
  • the light emitting element LD may include one end (or lower end) and the other end (upper end or another end) along the extension direction.
  • One semiconductor layer of the first and second semiconductor layers 11 and 13 may be positioned at one end of the light emitting element LD, and the first and second semiconductor layers may be positioned at the other end of the light emitting element LD.
  • the remaining semiconductor layers may be located.
  • the first semiconductor layer 11 may be positioned at one end of the light emitting element LD
  • the second semiconductor layer 13 may be positioned at the other end of the light emitting element LD.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting element LD may have a long rod shape (ie, an aspect ratio greater than 1) in a longitudinal direction, a bar shape, or a column shape.
  • the length (L) of the light emitting device (LD) in the longitudinal direction may be greater than its diameter (D) (or width of the cross section).
  • the light emitting element LD may have a rod shape, a bar shape, or a column shape that is short in the longitudinal direction (ie, the aspect ratio is less than 1) as shown in FIG. 2 .
  • the light emitting element LD may have a rod shape, a bar shape, a column shape, or the like having the same length L and diameter D.
  • Such a light emitting element is, for example, a light emitting diode (LED) manufactured in a microscopic enough to have a diameter (D) and / or length (L) of the nano scale (nano scale) to micro scale (micro scale). ) may be included.
  • LED light emitting diode
  • the diameter D of the light emitting element LD may be about 0.5 ⁇ m to about 6 ⁇ m, and the length L may be about 1 ⁇ m to about 6 ⁇ m. It may be on the order of 10 ⁇ m.
  • the diameter (D) and length (L) of the light emitting element (LD) are not limited thereto, and the light emitting element (LD) is applied to meet the requirements (or design conditions) of a lighting device or a self-luminous display device.
  • the size of the light emitting element LD may be changed.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes any one semiconductor material selected from among InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or an n-type dopant) such as Si, Ge, or Sn. ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and the first semiconductor layer 11 may be formed of various other materials.
  • the first semiconductor layer 11 may include an upper surface contacting the active layer 12 along the length direction of the light emitting element LD and a lower surface exposed to the outside. A lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • the active layer 12 includes a barrier layer (not shown), a strain reinforcing layer, and a well layer. It can be periodically and repeatedly stacked in units of.
  • the strain enhancement layer may have a lattice constant smaller than that of the barrier layer to further enhance strain applied to the well layer, for example, compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double hetero structure may be used.
  • a clad layer (not shown) doped with a conductive dopant may be formed above and/or below the active layer 12 along the length direction of the light emitting element LD.
  • the cladding layer may be formed of an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and InAlGaN may be used to form the active layer 12, and various other materials may constitute the active layer 12.
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13 .
  • the light emitting element LD When an electric field of a predetermined voltage or higher is applied to both ends of the light emitting element LD, electron-hole pairs are coupled in the active layer 12 and the light emitting element LD emits light.
  • the light emitting element LD can be used as a light source (or light emitting source) of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second surface of the active layer 12 and may include a semiconductor layer of a different type from the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and a second conductive dopant such as Mg, Zn, Ca, Sr, Ba, etc. ( or a p-type semiconductor layer doped with a p-type dopant).
  • the material constituting the second semiconductor layer 13 is not limited thereto, and other various materials may constitute the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a lower surface contacting the second surface of the active layer 12 along the length direction of the light emitting element LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (upper end or other end) of the light emitting element LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the longitudinal direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively thicker thickness than the second semiconductor layer 13 along the length direction of the light emitting element LD.
  • the active layer 12 of the light emitting device LD may be positioned closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 is illustrated as being composed of one layer, it is not limited thereto.
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 includes at least one or more layers, for example, a cladding layer and/or a tensile strain barrier reducing (TSBR) layer, depending on the material of the active layer 12. may further include.
  • the TSBR layer may be a strain relief layer disposed between semiconductor layers having different lattice structures and serving as a buffer to reduce a difference in lattice constant.
  • the TSBR layer may be composed of a p-type semiconductor layer such as p-GaInP, p-AlInP, or p-AlGaInP, but the present invention is not limited thereto.
  • the light emitting element LD includes a contact electrode disposed on the second semiconductor layer 13 in addition to the above-described first semiconductor layer 11, active layer 12, and second semiconductor layer 13 ( (Not shown, hereinafter referred to as 'first contact electrode') may be further included.
  • a contact electrode (not shown, hereinafter referred to as a 'second contact electrode') disposed on one end of the first semiconductor layer 11 may be further included.
  • first and second contact electrodes may be an ohmic contact electrode, but the present invention is not limited thereto.
  • the first and second contact electrodes may be Schottky contact electrodes.
  • the first and second contact electrodes may include a conductive material.
  • the first and second contact electrodes are made of chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), and oxides or alloys thereof alone or in combination. It may include the opaque metal used, but the present invention is not limited thereto.
  • the first and second contact electrodes may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide (indium It may also include a transparent conductive oxide such as gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium tin zinc oxide
  • first and second contact electrodes may be the same as or different from each other.
  • the first and second contact electrodes may be substantially transparent or translucent. Accordingly, light generated by the light emitting element LD may pass through each of the first and second contact electrodes and be emitted to the outside of the light emitting element LD. According to the embodiment, the light generated by the light emitting element LD is emitted to the outside of the light emitting element LD through a region excluding both ends of the light emitting element LD without passing through the first and second contact electrodes.
  • the first and second contact electrodes may include an opaque metal.
  • the light emitting element LD may further include an insulating film 14 (or an insulating film).
  • the insulating film 14 may be omitted, and may be provided to cover only a part of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating film 14 may prevent an electrical short circuit that may occur when the active layer 12 contacts a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may minimize surface defects of the light emitting element LD to improve the lifespan and luminous efficiency of the light emitting element LD.
  • the insulating layer 14 may prevent an unwanted short circuit that may occur between the light emitting elements LD. As long as the active layer 12 can prevent a short circuit from occurring with an external conductive material, the presence or absence of the insulating film 14 is not limited.
  • the insulating film 14 may be provided in a form entirely surrounding an outer circumferential surface of the light emitting stack including the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating film 14 has been described in a form entirely surrounding the outer circumferential surface of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, but is not limited thereto.
  • the insulating layer 14 when the light emitting device LD includes the first contact electrode, the insulating layer 14 includes the first semiconductor layer 11, the active layer 12, the second semiconductor layer 13, and the first contact electrode.
  • the outer circumferential surface of each electrode may be entirely surrounded.
  • the insulating layer 14 may not entirely surround the outer circumferential surface of the first contact electrode or only partially surround the outer circumferential surface of the first contact electrode and may not surround the rest of the outer circumferential surface of the first contact electrode. there is.
  • a first contact electrode is disposed at the other end (an upper end or another end) of the light emitting element LD, and a second contact electrode is disposed at one end (or lower end) of the light emitting element LD.
  • the insulating layer 14 may expose at least one region of each of the first and second contact electrodes.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating film 14 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), titanium oxide (TiO x ), hafnium oxide ( HfO x ), titanium strontium oxide (SrTiO x ), cobalt oxide (Co x O y ), magnesium oxide (MgO), zinc oxide (ZnO), ruthenium oxide (RuO x ), nickel oxide (NiO), tungsten oxide ( WO x ), tantalum oxide (TaO x ), gadolinium oxide (GdO x ), zirconium oxide (ZrO x ), gallium oxide (GaO x ), vanadium oxide (V x O y ), ZnO:Al, ZnO:B, In x O y
  • the insulating film 14 may be provided in the form of a single layer or in the form of multiple layers including at least a double layer.
  • the first layer and the second layer may be composed of different materials (or materials), It can be formed by different processes.
  • the first layer and the second layer may include the same material and be formed by a continuous process.
  • the light emitting element LD may be implemented as a light emitting pattern of a core-shell structure.
  • the above-described first semiconductor layer 11 may be located in the core of the light emitting device LD, for example, in the middle (or center), and the active layer 12 may be the first semiconductor layer ( 11) may be provided and/or formed in a form surrounding the outer circumferential surface, and the second semiconductor layer 13 may be provided and/or formed in a form surrounding the active layer 12.
  • the light emitting element LD may further include a contact electrode (not shown) surrounding at least one side of the second semiconductor layer 13 .
  • the light emitting device LD may further include an insulating layer 14 provided on an outer circumferential surface of the light emitting pattern having a core-shell structure and including a transparent insulating material.
  • the light emitting device LD implemented with a light emitting pattern of a core-shell structure may be manufactured by a growth method.
  • the light emitting element LD described above may be used as a light emitting source (or light source) of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when the light emitting elements LD are mixed in a liquid solution (or solvent) and supplied to each pixel area (eg, the light emitting area of each pixel or the light emitting area of each sub-pixel), the light emitting elements Each of the light emitting elements LD may be surface-treated so that the LD may be uniformly sprayed without uneven aggregation in the solution.
  • the light emitting unit including the above-described light emitting element LD may be used in various types of electronic devices requiring a light source, including display devices.
  • the light emitting elements LD when the light emitting elements LD are disposed in the pixel area of each pixel of the display panel, the light emitting elements LD may be used as a light source of each pixel.
  • the application field of the light emitting element LD is not limited to the above example.
  • the light emitting device LD may be used in other types of electronic devices requiring a light source, such as a lighting device.
  • FIG. 4 is a plan view schematically illustrating a display device DD according to an exemplary embodiment.
  • the structure of the display device DD in particular, the display panel DP provided in the display device DD, is briefly illustrated centering on the display area DA where an image is displayed.
  • the display device (DD) is a smartphone, television, tablet PC, mobile phone, video phone, e-book reader, desktop PC, laptop PC, netbook computer, workstation, server, PDA, PMP (portable multimedia player), MP3 player,
  • the present invention may be applied to any electronic device having a display surface applied to at least one surface, such as a medical device, camera, or wearable device.
  • the display device DD includes a substrate SUB, pixels PXL provided on the substrate SUB and each including at least one light emitting element LD, and a substrate SUB. It may include a driving unit provided on the top and driving the pixels PXL, and a wiring unit LP electrically connecting the pixels PXL and the driving unit.
  • the display device DD may be classified into a passive matrix type display device and an active matrix type display device according to a method of driving the light emitting element LD.
  • each of the pixels PXL includes a driving transistor controlling the amount of current supplied to the light emitting element LD and a switching transistor transmitting a data signal to the driving transistor. etc. may be included.
  • the display device DD may be provided in various shapes, and for example, may be provided in a rectangular plate shape having two pairs of sides parallel to each other, but is not limited thereto.
  • the display device DD is provided in a rectangular plate shape, one pair of two pairs of sides may be provided longer than the other pair of sides.
  • the display device DD has a rectangular shape having a pair of long sides and a pair of short sides is illustrated, and the extending direction of the long side is the second direction DR2 and the extending direction of the short side is the first direction DR1.
  • the thickness direction of the substrate SUB is indicated as the third direction DR3.
  • a corner portion where one long side and one short side come into contact (or meet) may have a round shape.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area provided with pixels PXL displaying an image.
  • the non-display area NDA may be an area provided with a driving unit for driving the pixels PXL and a wiring unit LP electrically connecting the pixels PXL and the driving unit.
  • a driving unit for driving the pixels PXL For convenience, only one pixel PXL is shown in FIG. 4 , but the pixels PXL may be substantially provided in the display area DA of the substrate SUB.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the circumference (or edge) of the display area DA.
  • a wiring part LP and a pad part PDP may be positioned in the non-display area NDA.
  • the wiring unit LP may electrically connect the driver and the pixels PXL.
  • the wiring part LP may be signal lines that provide signals to each pixel PXL and are electrically connected to each pixel PXL, for example, a fan-out line electrically connected to a scan line, a data line, a light emitting control line, and the like. there is.
  • the wiring part LP may be signal lines connected to each pixel PXL, for example, a fan-out line electrically connected to a control line, a sensing line, etc., in order to compensate for a change in electrical characteristics of each pixel PXL in real time.
  • the pad part PDP may include pads PD.
  • the pads PD may supply (or transfer) driving power supplies and signals for driving the pixels PXL and/or the embedded circuit provided in the display area DA.
  • Each of the pads PD may be electrically connected to a corresponding fan-out line of the wiring part LP to supply the driving powers and signals to the corresponding pixels PXL.
  • the pads PD may be exposed to the outside and electrically connected to the driving unit through a separate connection member such as a conductive adhesive member.
  • the substrate SUB may include a transparent insulating material to transmit light.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the substrate SUB may be provided as the display area DA, where the pixels PXL are disposed, and the remaining area of the substrate SUB may be provided as the non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed and a ratio disposed around (or adjacent to) the display area DA.
  • a display area NDA may be included.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe arrangement structure, but is not limited thereto.
  • Each pixel PXL may include at least one light emitting element LD driven by a corresponding scan signal and data signal.
  • the light emitting device LD may have a nanoscale or microscale size and may be electrically connected in parallel with light emitting devices disposed adjacent to each other, but is not limited thereto.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL includes at least one light source driven by a predetermined signal (eg, a scan signal and a data signal) and/or a predetermined power source (eg, a first driving power supply and a second driving power supply, etc.) ,
  • a predetermined signal eg, a scan signal and a data signal
  • a predetermined power source eg, a first driving power supply and a second driving power supply, etc.
  • the type of light emitting element LD that can be used as a light source of each pixel PXL is not limited thereto.
  • the driving unit provides a signal and a predetermined power to each pixel PXL through the pad unit PDP and the wiring unit LP, and thus controls driving of the pixel PXL.
  • 5 and 6 are schematic circuit diagrams illustrating electrical connection relationships of components included in the pixel PXL shown in FIG. 4 according to various embodiments.
  • FIGS. 5 and 6 illustrate electrical connection relationships of components included in a pixel PXL applicable to an active matrix display device according to various embodiments.
  • the types of components included in the pixel PXL applicable to the embodiment are not limited thereto.
  • pixels PXL not only the components included in the pixel PXL shown in FIG. 4 but also the area where the components are provided are collectively referred to as pixels PXL.
  • the pixel PXL may include a light emitting unit (EMU) (or light emitting unit) that generates light having a luminance corresponding to a data signal. Also, the pixel PXL may selectively further include a pixel circuit PXC for driving the light emitting unit EMU.
  • EMU light emitting unit
  • PXC pixel circuit
  • the light emitting unit EMU is electrically connected to the first driving power supply VDD, and the first power line PL1 to which the voltage of the first driving power supply VDD is applied and the second driving power supply VSS are connected. and electrically connected in parallel between the second power line PL2 to which the voltage of the second driving power source VSS is applied.
  • the light emitting unit EMU includes a first pixel electrode PE1 connected to the first driving power source VDD via the pixel circuit PXC and the first power line PL1, and a second power line ( light emitting elements electrically connected in parallel in the same direction between the second pixel electrode PE2 connected to the second driving power supply VSS through PL2 and the first and second pixel electrodes PE1 and PE2 (LD).
  • the first pixel electrode PE1 may be an anode
  • the second pixel electrode PE2 may be a cathode.
  • Each of the light emitting elements LD included in the light emitting unit EMU has one end electrically connected to the first driving power source VDD through the first pixel electrode PE1 and the second pixel electrode PE2. 2 may include the other end electrically connected to the driving power supply (VSS).
  • the first driving power source VDD and the second driving power source VSS may have different potentials.
  • the first driving power supply VDD may be set to a high-potential power supply
  • the second driving power supply VSS may be set to a low-potential power supply.
  • the potential difference between the first and second driving power supplies VDD and VSS may be set to be higher than or equal to the threshold voltage of the light emitting elements LD during the light emitting period of the pixel PXL.
  • each light emitting element LD electrically connected in parallel in a direction may constitute each effective light source.
  • the light emitting elements LD of the light emitting unit EMU may emit light with luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to a grayscale value of corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may be divided and flowed to each of the light emitting elements LD. Accordingly, while each light emitting element LD emits light with a luminance corresponding to a current flowing therethrough, the light emitting unit EMU may emit light with a luminance corresponding to the driving current.
  • the light emitting unit EMU may further include at least one non-effective light source, for example, a reverse light emitting device LDr, in addition to the light emitting elements LD constituting each effective light source.
  • the reverse light emitting element LDr is electrically connected in parallel between the first and second pixel electrodes PE1 and PE2 together with the light emitting elements LD constituting the effective light sources, and the light emitting elements LD ) may be electrically connected between the first and second pixel electrodes PE1 and PE2 in a direction opposite to that of .
  • the reverse light emitting element LDr maintains an inactive state even when a predetermined driving voltage (eg, a forward driving voltage) is applied between the first and second pixel electrodes PE1 and PE2, and accordingly Substantially no current flows through the reverse light emitting element LDr.
  • a predetermined driving voltage eg, a forward driving voltage
  • the pixel circuit PXC may be electrically connected to the scan line Si and the data line Dj of the pixel PXL. Also, the pixel circuit PXC may be electrically connected to the control line CLi and the sensing line SENj of the pixel PXL. For example, when the pixel PXL is disposed in the i-th row and j-th column of the display area DA, the pixel circuit PXC of the pixel PXL extends along the i-th scan line Si of the display area DA. , may be electrically connected to the j-th data line Dj, the i-th control line CLi, and the j-th sensing line SENj.
  • the pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • the first transistor T1 is a driving transistor for controlling the driving current applied to the light emitting unit EMU, and may be electrically connected between the first driving power source VDD and the light emitting unit EMU. Specifically, the first terminal of the first transistor T1 may be electrically connected (or connected) to the first driving power supply VDD through the first power line PL1, and the first terminal of the first transistor T1 may be The second terminal is electrically connected to the second node N2, and the gate electrode of the first transistor T1 may be electrically connected to the first node N1. The first transistor T1 controls the amount of driving current applied from the first driving power source VDD to the light emitting unit EMU through the second node N2 according to the voltage applied to the first node N1. can do.
  • the first terminal of the first transistor T1 may be a drain electrode, and the second terminal of the first transistor T1 may be a source electrode, but is not limited thereto.
  • the first terminal may be a source electrode and the second terminal may be a drain electrode.
  • the second transistor T2 is a switching transistor that selects and activates the pixel PXL in response to a scan signal, and may be electrically connected between the data line Dj and the first node N1.
  • a first terminal of the second transistor T2 is electrically connected to the data line Dj
  • a second terminal of the second transistor T2 is electrically connected to the first node N1
  • the second transistor T2 may be electrically connected to the scan line Si.
  • the first terminal and the second terminal of the second transistor T2 are different terminals. For example, when the first terminal is the drain electrode, the second terminal may be the source electrode.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line Si, so that the data line Dj and the first node ( N1) can be electrically connected.
  • the first node N1 is a point where the second terminal of the second transistor T2 and the gate electrode of the first transistor T1 are electrically connected, and the second transistor T2 is the gate of the first transistor T1.
  • a data signal may be transmitted to the electrode.
  • the third transistor T3 electrically connects the first transistor T1 to the sensing line SENj, obtains a sensing signal through the sensing line SENj, and uses the sensing signal to transmit power of the first transistor T1. Characteristics of the pixel PXL including a threshold voltage may be detected. Information on the characteristics of the pixels PXL may be used to convert image data so that characteristic deviations between the pixels PXL can be compensated for.
  • the second terminal of the third transistor T3 may be electrically connected to the second terminal of the first transistor T1, and the first terminal of the third transistor T3 may be electrically connected to the sensing line SENj.
  • the gate electrode of the third transistor T3 may be electrically connected to the control line CLi.
  • a first terminal of the third transistor T3 may be electrically connected to the initialization power supply.
  • the third transistor T3 is an initialization transistor capable of initializing the second node N2, and is turned on when a sensing control signal is supplied from the control line CLi to supply the voltage of the initialization power supply to the second node N2. can be forwarded to Accordingly, the second storage electrode of the storage capacitor Cst electrically connected to the second node N2 may be initialized.
  • a first storage electrode of the storage capacitor Cst may be electrically connected to the first node N1, and a second storage electrode of the storage capacitor Cst may be electrically connected to the second node N2.
  • the storage capacitor Cst is charged with a data voltage corresponding to a data signal supplied to the first node N1 during one frame period. Accordingly, the storage capacitor Cst may store a voltage corresponding to a difference between the voltage of the gate electrode of the first transistor T1 and the voltage of the second node N2.
  • the light emitting unit EMU may be configured to include at least one serial stage (or stage) including light emitting elements LD electrically connected to each other in parallel.
  • the light emitting unit EMU may have a serial/parallel mixed structure as shown in FIGS. 5 and 6 .
  • the light emitting unit EMU may include first and second series terminals SET1 and SET2 sequentially connected between the first and second driving power supplies VDD and VSS.
  • Each of the first and second series terminals SET1 and SET2 includes two electrodes PE1 and CTE1 , CTE2 and PE2 constituting an electrode pair of the corresponding series terminal, the two electrodes PE1 and CTE1 , Light emitting devices LD electrically connected in parallel in the same direction between CTE2 and PE2) may be included.
  • the first series stage SET1 (or first stage) includes a first pixel electrode PE1 and a first intermediate electrode CTE1, and is interposed between the first pixel electrode PE1 and the first intermediate electrode CTE1. It may include at least one first light emitting element LD1 electrically connected thereto.
  • the first series terminal SET1 may include a reverse light emitting element LDr electrically connected in the opposite direction to the first light emitting element LD1 between the first pixel electrode PE1 and the first intermediate electrode CTE1.
  • the second series stage SET2 (or second stage) includes the second intermediate electrode CTE2 and the second pixel electrode PE2, and is interposed between the second intermediate electrode CTE2 and the second pixel electrode PE2. It may include at least one second light emitting element LD2 electrically connected thereto.
  • the second series terminal SET2 may include a reverse light emitting element LDr electrically connected in the opposite direction to the second light emitting element LD2 between the second intermediate electrode CTE2 and the second pixel electrode PE2.
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may be electrically and/or physically connected.
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may form an intermediate electrode CTE that electrically connects the first series terminal SET1 and the second series terminal SET2 to each other.
  • the first pixel electrode PE1 of the first series end SET1 is the anode of each pixel PXL
  • the second pixel electrode PE2 of the second series end SET2 is the corresponding pixel ( PXL) may be the cathode.
  • the light emitting unit EMU of the pixel PXL including the series terminals SET1 and SET2 (or light emitting elements LD) connected in a series/parallel mixed structure has a drive current according to the product specifications applied. /Voltage conditions can be easily adjusted.
  • the driving current of the unit EMU may be reduced compared to the light emitting unit having a structure in which the light emitting elements LD are electrically connected only in parallel.
  • the light emitting unit EMU of the pixel PXL including the serial terminals SET1 and SET2 electrically connected in a series/parallel mixed structure is superior to the light emitting unit having a structure in which the same number of light emitting elements LD are all connected in series.
  • a driving voltage applied to both ends of the light emitting unit EMU may be reduced.
  • the light emitting unit EMU of the pixel PXL including the series stages SET1 and SET2 (or light emitting elements LD) electrically connected in a series/parallel hybrid structure includes all of the series stages (or stages).
  • a larger number of light emitting devices LD may be included between the same number of electrodes PE1 , CTE1 , CTE2 , and PE2 than the light emitting unit having a structure electrically connected in series. In this case, light emission efficiency of the light emitting devices LD may be improved, and even if a defect occurs in a specific series stage (or stage), the ratio of the light emitting devices LD that does not emit light is relatively reduced due to the defect. Accordingly, the decrease in light emission efficiency of the light emitting devices LD can be alleviated.
  • the light emitting unit EMU including the first series terminal SET1 and the second series terminal SET2 has been described, but is not limited thereto.
  • the light emitting unit EMU includes a first series terminal SET1 , a second series terminal SET2 , a third series terminal SET3 , and a fourth series terminal SET4 . It may be configured to include.
  • the light emitting unit EMU includes first to fourth series terminals SET1 , SET2 , SET3 , and SET4 sequentially electrically connected to each other between the first and second driving power supplies VDD and VSS.
  • Each of the first to fourth series stages SET1, SET2, SET3, and SET4 includes two electrodes PE1 and CTE1_1, CTE1_2 and CTE2_1, CTE2_2 and CTE3_1, CTE3_2 and PE2 constituting an electrode pair of the corresponding series stage. and light emitting elements LD electrically connected in parallel in the same direction between the two electrodes PE1 and CTE1_1, CTE1_2 and CTE2_1, CTE2_2 and CTE3_1, and CTE3_2 and PE2.
  • the first series stage SET1 (or first stage) includes the first pixel electrode PE1 and the 1-1st intermediate electrode CTE1_1, and includes the first pixel electrode PE1 and the 1-1st intermediate electrode ( At least one first light emitting element LD1 electrically connected between CTE1_1) may be included.
  • the first series terminal SET1 includes a reverse light emitting element LDr electrically connected in the opposite direction to the first light emitting element LD1 between the first pixel electrode PE1 and the 1-1 intermediate electrode CTE1_1.
  • the second series stage SET2 (or second stage) includes the 1-2nd intermediate electrode CTE1_2 and the 2-1st intermediate electrode CTE2_1, and includes the 1-2nd intermediate electrode CTE1_2 and the 2nd-second intermediate electrode CTE1_2. At least one second light emitting element LD2 electrically connected between one intermediate electrode CTE2_1 may be included.
  • the second series terminal SET2 is electrically connected to the second light emitting element LD2 in the opposite direction between the 1-2nd intermediate electrode CTE1_2 and the 2-1st intermediate electrode CTE2_1 and is electrically connected to the reverse light emitting element LDr. ) may be included.
  • the 1-1st intermediate electrode CTE1_1 and the 1-2nd intermediate electrode CTE1_2 may be electrically and/or physically connected.
  • the 1-1st intermediate electrode CTE1_1 and the 1-2nd intermediate electrode CTE1_2 include a first intermediate electrode CTE1 electrically connecting the consecutive first series terminal SET1 and second series terminal SET2. can be configured.
  • the third series stage SET3 (or third stage) includes the 2-2 intermediate electrode CTE2_2 and the 3-1 intermediate electrode CTE3_1, and includes the 2-2 intermediate electrode CTE2_2 and the 3-1 intermediate electrode CTE2_2. At least one third light emitting element LD3 electrically connected between one intermediate electrode CTE3_1 may be included. In addition, the third series terminal SET3 is electrically connected in the opposite direction to the third light emitting element LD3 between the 2-2nd intermediate electrode CTE2_2 and the 3-1st intermediate electrode CTE3_1 and is electrically connected to the reverse light emitting element LDr. ) may be included.
  • the 2-1st intermediate electrode CTE2_1 and the 2-2nd intermediate electrode CTE2_2 may be electrically and/or physically connected.
  • the 2-1st intermediate electrode CTE2_1 and the 2-2nd intermediate electrode CTE2_2 include a second intermediate electrode CTE2 electrically connecting the consecutive second series terminals SET2 and third series terminals SET3. can be configured.
  • the fourth series stage SET4 (or fourth stage) includes the 3-2 intermediate electrode CTE3_2 and the second pixel electrode PE2, and includes the 3-2 intermediate electrode CTE3_2 and the second pixel electrode ( PE2) may include at least one fourth light emitting element LD4 electrically connected to each other.
  • the fourth series terminal SET4 includes a reverse light emitting element LDr electrically connected in the opposite direction to the fourth light emitting element LD4 between the 3-2 intermediate electrode CTE3_2 and the second pixel electrode PE2. can include
  • the 3-1 intermediate electrode CTE3_1 and the 3-2 intermediate electrode CTE3_2 may be electrically and/or physically connected.
  • the 3-1 intermediate electrode CTE3_1 and the 3-2 intermediate electrode CTE3_2 include a third intermediate electrode CTE3 electrically connecting the consecutive third series terminal SET3 and fourth series terminal SET4. can be configured.
  • the first pixel electrode PE1 of the first series terminal SET1 is the anode of the light emitting unit EMU
  • the second pixel electrode PE2 of the fourth series terminal SET4 is the light emitting unit. (EMU).
  • the first to third transistors T1 , T2 , and T3 included in the pixel circuit PXC are all N-type transistors, but the embodiment is not limited thereto.
  • at least one of the above-described first to third transistors T1 , T2 , and T3 may be changed to a P-type transistor.
  • 5 and 6 disclose an embodiment in which the light emitting unit EMU is electrically connected between the pixel circuit PXC and the second driving power supply VSS, but the light emitting unit EMU is the first driver It may be electrically connected between the power source VDD and the pixel circuit PXC.
  • the pixel circuit PXC may be variously modified.
  • the pixel circuit PXC may include at least one transistor element such as a transistor element for initializing the first node N1 and/or a transistor element for controlling the emission time of the light emitting elements LD, or a second transistor element.
  • Other circuit elements such as a boosting capacitor for boosting the voltage of the 1 node N1 may be additionally included.
  • the structure of the pixel PXL applicable to the present invention is not limited to the embodiments illustrated in FIGS. 5 and 6 , and the corresponding pixel PXL may have various structures.
  • the pixel PXL may be configured inside a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and both ends of the light emitting elements LD included in the light emitting unit EMU are connected to the scan line Si, the data line Dj, and the first driving power supply VDD.
  • the first power line PL1 to which this is applied, the second power line PL2 to which the second driving power source VSS is applied, and/or a control line may be directly electrically connected.
  • FIG. 7 is a plan view schematically illustrating the pixel PXL shown in FIG. 4
  • FIG. 8 is a plan view schematically showing only some components of the pixel PXL of FIG. 7 .
  • the transistors electrically connected to the light emitting elements LD and the signal lines electrically connected to the transistors are omitted.
  • the horizontal direction (or horizontal direction) on the plane is the first direction DR1
  • the vertical direction (or vertical direction) on the plane is the second direction DR2
  • the substrate ( SUB) was indicated as the third direction (DR3).
  • the first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • connection between two components may mean that both electrical connection and physical connection are used inclusively, but are not necessarily limited thereto.
  • the pixel PXL may be located in the pixel area PXA provided on the substrate SUB.
  • the pixel area PXA may include an emission area EMA and a non-emission area NEMA.
  • the pixel PXL may include a bank BNK located in the non-emission area NEMA.
  • the bank BNK is a structure that defines (or partitions) the pixel area PXA (or the light emitting area EMA) of each pixel PXL and adjacent pixels PXL, and may be, for example, a pixel defining layer. there is.
  • the bank BNK defines each light emitting area EMA to which the light emitting elements LD are to be supplied in the process of supplying (or inputting) the light emitting elements LD to the pixel PXL. It may be a pixel-defining layer or a dam structure.
  • the mixed liquid eg, ink
  • the mixed liquid including the light emitting elements LD in a desired amount and/or type in the light emitting area EMA. can be supplied (or injected).
  • the bank BNK is configured to include at least one of a light-blocking material and/or a reflective material to prevent a light leakage defect in which light (or light) leaks between a pixel PXL and adjacent pixels PXL. can do.
  • the bank BNK may include a transparent material (or material). Examples of the transparent material include, but are not limited to, polyamides resin and polyimide resin.
  • a reflective material layer (or reflective layer) may be separately provided and/or formed on the bank BNK to further improve the efficiency of light emitted from the pixel PXL.
  • the bank BNK may include at least one opening OP exposing components positioned below the bank BNK in the pixel area PXA.
  • the bank BNK may include a first opening OP1 and a second opening OP2 exposing elements positioned below the bank BNK in the pixel area PXA.
  • the emission area EMA of the pixel PXL and the first opening OP1 of the bank BNK may correspond to each other.
  • the second opening OP2 is spaced apart from the first opening OP1 and may be positioned adjacent to one side, for example, a lower side of the pixel area PXA.
  • the second opening OP2 is an electrode separation region in which at least one alignment electrode ALE is separated from at least one alignment electrode ALE provided in adjacent pixels PXL in the second direction DR2.
  • the pixel PXL emits light electrically connected between pixel electrodes PE and intermediate electrodes CTE provided in at least the light emitting area EMA, and between the pixel electrodes PE and the intermediate electrodes CTE.
  • the pixel PXL includes first and second pixel electrodes PE1 and PE2 provided in at least the light emitting area EMA, first to third intermediate electrodes CTE1 , CTE2 and CTE3 , and light emitting elements. (LD), first to fourth alignment electrodes ALE1 , ALE2 , ALE3 , and ALE4 , and first to third bank patterns BNP1 , BNP2 , and BNP3 , provided in at least the non-emission area NEMA. It may include first to fourth bridge patterns BRP1 , BRP2 , BRP3 , and BRP4 .
  • the pixel PXL may include at least one pair of pixel electrodes PE, intermediate electrodes CTE, bridge patterns BRP, alignment electrodes ALE, and/or bank patterns BNP. there is.
  • the arrangement structure and the like may be variously changed according to the structure of the pixel PXL (in particular, the light emitting unit EMU).
  • bank patterns BNP, alignment electrodes ALE, bridge patterns BRP, and light emitting elements LD are formed based on one surface of the substrate SUB on which the pixel PXL is provided. ), pixel electrodes PE, and/or intermediate electrodes CTE may be provided in this order, but is not limited thereto.
  • the position and formation order of the electrode patterns and/or the insulating layer constituting the pixel PXL may be variously changed. A description of the stacked structure of the pixel PXL will be described later with reference to FIGS. 9 to 15 .
  • the bank patterns BNP are provided in at least the light emitting area EMA, are spaced apart from each other along the first direction DR1 in the light emitting area EMA, and each may extend along the second direction DR2. .
  • Each bank pattern BNP (also referred to as “wall pattern”, “protrusion pattern”, “support pattern”, or “pattern”) may have a uniform width in the light emitting area EMA.
  • each of the first, second, and third bank patterns BNP1, BNP2, and BNP3 may have a bar shape having a constant width along a direction extending within the light emitting area EMA when viewed on a plan view. there is.
  • the bank patterns BNP may have the same or different widths.
  • the first and third bank patterns BNP1 and BNP3 have the same width in the first direction DR1 at least in the light emitting area EMA, and have the second bank pattern BNP2 interposed therebetween. can face each other.
  • the first and third bank patterns BNP1 and BNP3 may be formed symmetrically with respect to the second bank pattern BNP2 in the light emitting area EMA.
  • the bank patterns BNP may be arranged at uniform intervals in the light emitting area EMA.
  • the first, second, and third bank patterns BNP1 , BNP2 , and BNP3 may be sequentially arranged at regular intervals along the first direction DR1 in the emission area EMA.
  • Each of the first and third bank patterns BNP1 and BNP3 may partially overlap at least one alignment electrode ALE in at least the emission area EMA.
  • the first bank pattern BNP1 is positioned below the first alignment electrode ALE1 to overlap a region of the first alignment electrode ALE1
  • the third bank pattern BNP3 is disposed under the fourth alignment electrode ALE4.
  • the second bank pattern BNP2 may partially overlap the second and third alignment electrodes ALE2 and ALE2 at least in the emission area EMA.
  • the second and third alignment electrodes ALE2 and ALE3 overlap each other so that the second bank pattern BNP2 overlaps one area of the second alignment electrode ALE2 and one area of the third alignment electrode ALE3 . may be provided at the bottom.
  • each of the alignment electrodes ALE As the bank patterns BNP are provided under one area of each of the alignment electrodes ALE in the light emitting area EMA, one area of each of the alignment electrodes ALE is formed in the area where the bank patterns BNP are formed. It may protrude in an upper direction of the pixel PXL. Accordingly, a wall structure may be formed around the light emitting elements LD. For example, a wall structure may be formed in the light emitting area EMA to face the first and second end portions EP1 and EP2 of the light emitting devices LD.
  • a reflective wall structure may be formed around the light emitting devices LD. Accordingly, light emitted from the light emitting elements LD is directed toward an upper direction of the pixel PXL (eg, an image display direction of the display device), and light efficiency of the pixel PXL may be further improved.
  • the alignment electrodes ALE are positioned in at least the light emitting area EMA, are spaced apart from each other along the first direction DR1 in the light emitting area EMA, and each may extend in the second direction DR2. Also, the alignment electrodes ALE may be separated from the alignment electrodes ALE of adjacent pixels PXL in the second direction DR2 by partially removing the alignment electrodes ALE from the second opening OP2 of the bank BNK. .
  • the alignment electrodes ALE may include a first alignment electrode ALE1 (or a first alignment line) and a second alignment electrode ALE2 (or a second alignment electrode ALE2) that are spaced apart from each other in the first direction DR1. alignment line), a third alignment electrode ALE3 (or third alignment line), and a fourth alignment electrode ALE4 (or fourth alignment line).
  • the first alignment electrode ALE1 may be positioned on the first bank pattern BNP1 and overlap the first bank pattern BNP1 in at least the emission area EMA. Also, the first alignment electrode ALE1 may partially overlap the first bridge pattern BRP1 at least in the non-emission area NEMA. In an embodiment, the first alignment electrode ALE1 may be electrically connected to the first bridge pattern BRP1 through the contact hole CH (or the first contact hole CH) at least in the non-emission area NEMA. there is.
  • the first alignment electrode ALE1 is provided in the adjacent pixels PXL in the second direction DR2 in the second opening OP2 (or the electrode separation area) of the bank BNK, and the first alignment electrode ALE1 ′ can be electrically isolated.
  • the second alignment electrode ALE2 may be positioned on one side of the second bank pattern BNP2 in at least the emission area EMA to partially overlap the second bank pattern BNP2. Also, the second alignment electrode ALE2 may partially overlap the second bridge pattern BRP2 at least in the non-emission area NEMA. In an embodiment, the second alignment electrode ALE2 may be electrically connected to the second bridge pattern BRP2 through the contact hole CH (or the second contact hole CH) at least in the non-emission area NEMA. there is. In addition, the second alignment electrode ALE2 is connected to the adjacent pixel PXL in the second direction DR2 through the second bridge pattern BRP2 in the second opening OP2 (or electrode separation area) of the bank BNK.
  • the second alignment electrode ALE2' provided in the adjacent pixel PXL is integrally formed with the third alignment electrode ALE3' provided in the corresponding pixel PXL, and electrically and electrically with the third alignment electrode ALE3'. /or can be physically connected.
  • the third alignment electrode ALE3 may be positioned on the other side of the second bank pattern BNP2 in at least the light emitting area EMA to partially overlap the second bank pattern BNP2.
  • the third alignment electrode ALE3 may be electrically connected to the third bridge pattern BRP3 through the contact hole CH (or the third contact hole CH) at least in the non-emission area NEMA. there is.
  • the third alignment electrode ALE3 is connected to the adjacent pixel PXL in the second direction DR2 through the third bridge pattern BRP3 in the second opening OP2 (or electrode separation area) of the bank BNK. It may be connected to the third alignment electrode ALE3' provided in .
  • the third alignment electrode ALE3' provided in the adjacent pixel PXL is integrally formed with the second alignment electrode ALE2' provided in the corresponding pixel PXL, and electrically and electrically connected to the second alignment electrode ALE2'. /or can be physically connected.
  • the fourth alignment electrode ALE4 may be positioned on the third bank pattern BNP3 and overlap the third bank pattern BNP3 in at least the emission area EMA. Also, the fourth alignment electrode ALE4 may be electrically connected to the fourth bridge pattern BRP4 through the contact hole CH (or the fourth contact hole CH) at least in the non-emission area NEMA.
  • the fourth alignment electrode ALE4 is provided in the adjacent pixels PXL in the second direction DR2 in the second opening OP2 (or the electrode separation area) of the bank BNK, and the fourth alignment electrode ALE4'. can be separated
  • the bridge patterns BRP are positioned at least in the non-emission area NEMA, are spaced apart from each other along the first direction DR1 in the non-emission area NEMA, and each may extend in the second direction DR2. there is. In addition, the bridge patterns BRP are spaced apart from each other along the first direction DR1 within the second opening OP2 (or electrode separation area) of the bank BNK corresponding to one area of the non-emission area NEMA. and each may extend in the second direction DR2.
  • the bridge patterns BRP include a first bridge pattern BRP1, a second bridge pattern BRP2, a third bridge pattern BRP3 spaced apart from each other along the first direction DR1 in at least the non-emission area NEMA, and a fourth bridge pattern BRP4.
  • the first bridge pattern BRP1 partially overlaps at least one alignment electrode ALE, for example, the first alignment electrode ALE1 in the non-emission area NEMA, and is electrically electrically connected to the first alignment electrode ALE1.
  • the first bridge pattern BRP1 may include a 1-1 bridge pattern BRP1_1 and a 1-2 bridge pattern BRP1_2 arranged along the second direction DR2 and electrically connected to each other.
  • the 1-1st bridge pattern BRP1_1 may be positioned at an upper end of the non-emission area NEMA when viewed from a plan view, and may partially overlap at least a portion of the first alignment electrode ALE1 in the non-emission area NEMA. can overlap.
  • the 1-1st bridge pattern BRP1_1 is positioned on one end (eg, an upper end) of the first alignment electrode ALE1 in the non-emission area NEMA to form the first alignment electrode ALE1. It can partially overlap with one end of.
  • the 1-1st bridge pattern BRP1_1 may be electrically connected to the first alignment electrode ALE1 through a corresponding contact hole CH in the non-emission area NEMA.
  • the contact hole CH may be formed by removing a portion of at least one insulating layer positioned between the 1-1st bridge pattern BRP1_1 and one end of the first alignment electrode ALE1.
  • the 1-1st bridge pattern BRP1_1 is a part of the pixel circuit PXC, for example, a first transistor ( T1) can be electrically connected.
  • the first contact portion CNT1 may be formed by removing a portion of at least one insulating layer positioned between the 1-1st bridge pattern BRP1_1 and the first transistor T1.
  • the 1st and 2nd bridge patterns BRP1_2 may be positioned at the lower end of the non-emission area NEMA when viewed from a plan view.
  • the first and second bridge patterns BRP1_2 may partially overlap at least a portion of the first alignment electrode ALE1 in the non-emission area NEMA.
  • the 1st and 2nd bridge patterns BRP1_2 are positioned on the other end (eg, lower end) of the first alignment electrode ALE1 in the non-emission area NEMA to form the first alignment electrode ALE1. It may partially overlap with the other end of
  • One end of the 1st-2nd bridge pattern BRP1_2 may be electrically connected to the first alignment electrode ALE1 through a corresponding contact hole CH in the non-emission area NEMA.
  • the contact hole CH may be formed by removing a portion of at least one insulating layer positioned between the first and second bridge patterns BRP1_2 and the other end of the first alignment electrode ALE1.
  • the other end of the 1-2nd bridge pattern BRP1_2 may be electrically connected to the remaining conductive pattern CP through a corresponding contact hole CH in the second opening OP2 of the bank BNK.
  • the residual conductive pattern CP is electrically connected to the first alignment electrode ALE1 provided in the electrode separation process (eg, the first alignment electrode ALE1 provided in the adjacent pixel PXL in the second direction DR2). It may be a part of the first alignment electrode ALE1 ′ provided in the adjacent pixel PXL overlapping the 1st-2nd bridge pattern BRP1_2 without being removed in the process of blocking the .
  • the 1st and 2nd bridge patterns BRP1_2 directly contact the first pixel electrode PE1 within the second opening OP2 of the bank BNK and electrically contact the first pixel electrode PE1.
  • the second bridge pattern BRP2 partially overlaps at least one alignment electrode ALE, for example, the second alignment electrode ALE2 in the non-emission area NEMA, and is electrically electrically connected to the second alignment electrode ALE2.
  • the second bridge pattern BRP2 may include a 2-1 bridge pattern BRP2_1 and a 2-2 bridge pattern BRP2_2 that are arranged along the second direction DR2 and electrically connected to each other.
  • the 2-1st bridge pattern BRP2_1 is positioned at an upper end of the non-emission area NEMA when viewed from a plan view, and may be spaced apart from the 1-1st bridge pattern BRP1_1 in the first direction DR1.
  • the 2-1st bridge pattern BRP2_1 may partially overlap at least a portion of the second alignment electrode ALE2 in the non-emission area NEMA.
  • the 2-1 bridge pattern BRP2_1 is positioned on one end (eg, an upper end) of the second alignment electrode ALE2 in the non-emission area NEMA to form the second alignment electrode ALE2. It can partially overlap with one end of.
  • the 2-1st bridge pattern BRP2_1 may be electrically connected to the second alignment electrode ALE2 through a corresponding contact hole CH in the non-emission area NEMA.
  • the contact hole CH may be formed by removing a portion of at least one insulating layer positioned between the 2-1st bridge pattern BRP2_1 and one end of the second alignment electrode ALE2.
  • the 2-2nd bridge pattern BRP2_2 may be located at the lower end of the non-emission area NEMA when viewed from a plan view, and may be spaced apart from the 1-2nd bridge pattern BRP1_2 in the first direction DR1.
  • the 2-2nd bridge pattern BRP2_2 may partially overlap at least a portion of the second alignment electrode ALE2 in the non-emission area NEMA.
  • the 2-2nd bridge pattern BRP2_2 is positioned on the other end (eg, lower end) of the second alignment electrode ALE2 in the non-emission area NEMA to form the second alignment electrode ALE2. It may partially overlap with the other end of
  • One end of the 2-2nd bridge pattern BRP2_2 may be electrically connected to the second alignment electrode ALE2 through a corresponding contact hole CH in the non-emission area NEMA.
  • the contact hole CH may be formed by removing a portion of at least one insulating layer positioned between the 2-2nd bridge pattern BRP2_2 and the other end of the second alignment electrode ALE2.
  • the 2-2nd bridge pattern BRP2_2 is adjacent to the first pixel PXL in the second direction DR2 through the corresponding contact hole CH in the second opening OP2 of the bank BNK. 2 may be electrically connected to the alignment electrode ALE2'.
  • the third bridge pattern BRP3 partially overlaps at least one alignment electrode ALE, for example, the third alignment electrode ALE3 in the non-emission area NEMA, and is electrically electrically connected to the third alignment electrode ALE3.
  • the third bridge pattern BRP3 may include a 3-1 bridge pattern BRP3_1 and a 3-2 bridge pattern BRP3_2 that are arranged along the second direction DR2 and electrically connected to each other.
  • the 3-1 bridge pattern BRP3_1 may be positioned at an upper end of the non-emission area NEMA when viewed from a plan view, and the 2-1 bridge pattern ( BRP2_1) and can be separated.
  • the 3-1 bridge pattern BRP3_1 may partially overlap at least a portion of the third alignment electrode ALE3 in the non-emission area NEMA.
  • the 3-1 bridge pattern BRP3_1 is positioned on one end (eg, an upper end) of the third alignment electrode ALE3 in the non-emission area NEMA to form the third alignment electrode ALE3. It can partially overlap with one end of.
  • the 3-1 bridge pattern BRP3_1 may be electrically connected to the third alignment electrode ALE3 through a corresponding contact hole CH in the non-emission area NEMA.
  • the contact hole CH may be formed by removing a portion of at least one insulating layer positioned between the 3-1 bridge pattern BRP3_1 and one end of the third alignment electrode ALE3.
  • the 3-1 bridge pattern BRP3_1 is part of the pixel circuit PXC from the upper end of the non-emission area NEMA through the second contact part CNT2, for example, the second power line. It can be electrically connected to (PL2).
  • the second contact portion CNT2 may be formed by removing a portion of at least one insulating layer positioned between the 3-1st bridge pattern BRP3_1 and the second power line PL2.
  • the 3-2nd bridge pattern BRP3_2 may be positioned at the lower end of the non-emission area NEMA when viewed from a plan view, and may be spaced apart from the 2-2nd bridge pattern BRP2_2 in the first direction DR1.
  • the 3-2nd bridge pattern BRP3_2 may partially overlap at least a portion of the third alignment electrode ALE3 in the non-emission area NEMA.
  • the 3-2nd bridge pattern BRP3_2 is positioned on the other end (eg, lower end) of the third alignment electrode ALE3 in the non-emission area NEMA to form the third alignment electrode ALE3.
  • the 3-2nd bridge pattern BRP3_2 may be electrically connected to the third alignment electrode ALE3 through a corresponding contact hole CH in the non-emission area NEMA.
  • the contact hole CH may be formed by removing a portion of at least one insulating layer positioned between the 3-2nd bridge pattern BRP3_2 and the other end of the third alignment electrode ALE3.
  • the 3-2nd bridge pattern BRP3_2 directly contacts the second pixel electrode PE2 within the second opening OP2 of the bank BNK and is electrically connected to the second pixel electrode PE2.
  • the 3-2nd bridge pattern BRP3_2 is a third alignment electrode provided to the adjacent pixel PXL in the second direction DR2 through the corresponding contact hole CH in the second opening OP2 of the bank BNK. (ALE3') and can be electrically connected.
  • the fourth bridge pattern BRP4 partially overlaps at least one alignment electrode ALE, for example, the fourth alignment electrode ALE4 in the non-emission area NEMA, and is electrically electrically connected to the fourth alignment electrode ALE4.
  • the fourth bridge pattern BRP4 may include a 4-1 bridge pattern BRP4_1 and a 4-2 bridge pattern BRP4_2 that are arranged along the second direction DR2 and electrically connected to each other.
  • the 4-1st bridge pattern BRP4_1 is positioned at an upper end of the non-emission area NEMA when viewed from a plan view, and may be spaced apart from the 3-1st bridge pattern BRP3_1 in the first direction DR1.
  • the 4-1st bridge pattern BRP4_1 may partially overlap at least a portion of the fourth alignment electrode ALE4 in the non-emission area NEMA.
  • the 4-1 bridge pattern BRP4_1 is positioned on one end (eg, an upper end) of the fourth alignment electrode ALE4 in the non-emission area NEMA to form the fourth alignment electrode ALE4. It can partially overlap with one end of.
  • the 4-1st bridge pattern BRP4_1 may be electrically connected to the fourth alignment electrode ALE4 through a corresponding contact hole CH in the non-emission area NEMA.
  • the contact hole CH may be formed by removing a portion of at least one insulating layer positioned between the 4-1st bridge pattern BRP4_1 and one end of the fourth alignment electrode ALE4.
  • the 4-2nd bridge pattern BRP4_2 may be positioned at the lower end of the non-emission area NEMA when viewed from a plan view, and may be spaced apart from the 3-2nd bridge pattern BRP3_2 in the first direction DR1.
  • the 4-2nd bridge pattern BRP4_2 may partially overlap at least a portion of the fourth alignment electrode ALE4 in the non-emission area NEMA.
  • the 4-2nd bridge pattern BRP4_2 is positioned on the other end (eg, lower end) of the fourth alignment electrode ALE4 in the non-emission area NEMA to form the fourth alignment electrode ALE4. It may partially overlap with the other end of
  • One end of the 4-2nd bridge pattern BRP4_2 may be electrically connected to the fourth alignment electrode ALE4 through a corresponding contact hole CH in the non-emission area NEMA.
  • the contact hole CH may be formed by removing a portion of at least one insulating layer positioned between the 4-2nd bridge pattern BRP4_2 and the other end of the fourth alignment electrode ALE4.
  • the other end of the 4-2nd bridge pattern BRP4_2 may be electrically connected to the remaining conductive pattern CP through a corresponding contact hole CH in the second opening OP2 of the bank BNK.
  • the residual conductive pattern CP is electrically connected to the fourth alignment electrode ALE4 provided in the electrode separation process (eg, the fourth alignment electrode ALE4 provided in the adjacent pixel PXL in the second direction DR2). It may be a part of the fourth alignment electrode ALE4 ′ provided to the adjacent pixel PXL that overlaps the 4-2nd bridge pattern BRP4_2 without being removed in the process of blocking the .
  • One or the other of the alignment electrodes ALE and the bridge patterns BRP may be electrically connected to the pixel circuit PXC and/or the power line of the corresponding pixel PXL through each contact portion.
  • the first alignment electrode ALE1 and/or the first bridge pattern BRP1 are electrically connected to the pixel circuit PXC and/or the first power line PL1 through the first contact portion CNT1.
  • the third alignment electrode ALE3 and/or the third bridge pattern BRP3 may be electrically connected to the second power line PL2 through the second contact portion CNT2.
  • first contact portion CNT1 and the second contact portion CNT2 may be positioned within the non-emission area NEMA to overlap the bank BNK.
  • first contact part CNT1 may expose some components of the pixel circuit PXC to the outside, and the second contact part CNT2 may expose the second power line PL2 to the outside. there is.
  • a pair of alignment electrodes ALE adjacent to each other receive different signals through the bridge patterns BRP in the alignment step of the light emitting elements LD, and are spaced apart from each other at regular intervals in the light emitting area EMA.
  • each pair of alignment electrodes ALE may be spaced apart from each other at the same interval.
  • the first and second alignment electrodes ALE1 and ALE2 form a pair to receive different alignment signals
  • the third and fourth alignment electrodes ALE3 and ALE4 form a pair and receive different alignment signals.
  • the first and second alignment electrodes ALE1 and ALE2 are spaced apart from each other at regular intervals along the first direction DR1
  • the third and fourth alignment electrodes ALE3 , ALE4 may also be spaced apart from each other at regular intervals along the first direction DR1.
  • the first alignment electrode ALE1 is disposed on the adjacent pixel PXL in the second direction DR2 through the first bridge pattern BRP1.
  • ALE1' the second alignment electrode ALE2 is positioned at the adjacent pixel PXL in the second direction DR2 through the second bridge pattern BRP2.
  • the third alignment electrode ALE3 is electrically connected to the third alignment electrode ALE3 'positioned in the adjacent pixel PXL in the second direction DR2 through the third bridge pattern BRP3.
  • the fourth alignment electrode ALE4 may be electrically connected to the fourth alignment electrode ALE4 ′ located in the adjacent pixel PXL in the second direction DR2 through the fourth bridge pattern BRP4. .
  • the second and third alignment electrodes ALE2 and ALE3 may receive the same signal during the alignment of the light emitting devices LD.
  • the second and third alignment electrodes ALE2 and ALE3 may be integrally electrically connected to each other or non-integrally electrically connected to each other in the alignment of the light emitting devices LD.
  • the above-described alignment signals may be signals having a voltage difference and/or a phase difference enough to align the light emitting elements LD between the alignment electrodes ALE. At least one of the alignment signals may be an AC signal (or voltage), but is not limited thereto.
  • a portion of the pixel circuit PXC in which one region is exposed by the first contact portion CNT1 may directly contact and be electrically connected to the 1-1 bridge pattern BRP1_1 positioned above the first contact portion CNT1.
  • the first alignment electrode ALE1 electrically connected to the 1-1st bridge pattern BRP1_1 through the corresponding contact hole CH may be electrically connected to some components of the pixel circuit PXC.
  • the first alignment electrode ALE1 may be electrically connected to the first-second bridge pattern BRP1_2 through the corresponding contact hole CH.
  • the 1st-2nd bridge pattern BRP1_2 may be electrically connected to the first pixel electrode PE1 disposed directly thereon.
  • the first alignment electrode ALE1 may be electrically connected to some components of the pixel circuit PXC through the first contact portion CNT1 and the 1-1st bridge pattern BRP1_1, and It may be electrically connected to the first pixel electrode PE1 through the 2 bridge pattern BRP1_2.
  • the second power line PL2 whose one region is exposed by the second contact portion CNT2 may be electrically connected by directly contacting the 3-1 bridge pattern BRP3_1 located on the second contact portion CNT2.
  • the third alignment electrode ALE3 electrically connected to the 3-1st bridge pattern BRP3_1 through the corresponding contact hole CH may be electrically connected to the second power line PL2.
  • the third alignment electrode ALE3 may be electrically connected to the 3-2 bridge pattern BRP3_2 through the corresponding contact hole CH.
  • the 3-2nd bridge pattern BRP3_2 may be electrically connected to the second pixel electrode PE2 disposed directly thereon.
  • the second power line PL2, the 3-1 bridge pattern BRP3_1, the third alignment electrode ALE3, the 3-2 bridge pattern BRP3_2, and the second pixel electrode ( PE2) can be electrically connected.
  • the third alignment electrode ALE3 may be electrically connected to the second power line PL2 through the second contact portion CNT2 and the 3-1 bridge pattern BRP3_1, and the 3-2 It may be electrically connected to the second pixel electrode PE2 through the bridge pattern BRP3_2.
  • At least two to several tens of light emitting elements LD may be arranged and/or provided in the light emitting area EMA (or pixel area PXA), but the number of light emitting elements LD is not limited thereto. no. In an embodiment, the number of light emitting elements LD arranged and/or provided in the light emitting area EMA (or pixel area PXA) may be variously changed.
  • the light emitting devices LD may include a first light emitting device LD1 , a second light emitting device LD2 , a third light emitting device LD3 , and a fourth light emitting device LD4 .
  • the first light emitting element LD1 may be aligned between the first alignment electrode ALE1 and the second alignment electrode ALE2 and electrically connected between the first pixel electrode PE1 and the first intermediate electrode CTE1.
  • the second light emitting element LD2 may be aligned between the first alignment electrode ALE1 and the second alignment electrode ALE2 and electrically connected between the first intermediate electrode CTE1 and the second intermediate electrode CTE2.
  • the first light emitting element LD1 is aligned at the lower end of the area between the first alignment electrode ALE1 and the second alignment electrode ALE2, and the second light emitting element LD2 is aligned at the upper end of the area. can be sorted
  • a plurality of first light emitting devices LD1 and second light emitting devices LD2 may be provided.
  • the first end EP1 of each of the first light emitting elements LD1 is electrically connected to the first pixel electrode PE1, and the second end EP2 of each of the first light emitting elements LD1 is electrically connected to the first middle electrode PE1. It may be electrically connected to the electrode CTE1.
  • the first end EP1 of each of the second light emitting elements LD2 is electrically connected to the first intermediate electrode CTE1, and the second end EP2 of each of the second light emitting elements LD2 is electrically connected to the second intermediate electrode CTE1. It may be electrically connected to the electrode CTE2.
  • the third light emitting element LD3 may be aligned between the third alignment electrode ALE3 and the fourth alignment electrode ALE4 and electrically connected between the second intermediate electrode CTE2 and the third intermediate electrode CTE3.
  • the fourth light emitting element LD4 may be aligned between the third alignment electrode ALE3 and the fourth alignment electrode ALE4 and electrically connected between the third intermediate electrode CTE3 and the second pixel electrode PE2.
  • the third light emitting element LD3 is aligned on the upper part of the area between the third and fourth alignment electrodes ALE3 and ALE4, and the fourth light emitting element LD4 is aligned on the lower part of the area. can be sorted
  • the third light emitting device LD3 and the fourth light emitting device LD4 may be provided in plurality.
  • the first end EP1 of each of the third light emitting elements LD3 is electrically connected to the second intermediate electrode CTE2, and the second end EP2 of each of the third light emitting elements LD3 is electrically connected to the third intermediate electrode CTE2. It may be electrically connected to the electrode CTE3.
  • the first end EP1 of each of the fourth light emitting elements LD4 is electrically connected to the third intermediate electrode CTE3, and the second end EP2 of each of the fourth light emitting elements LD4 is a second pixel. It may be electrically connected to the electrode PE2.
  • the first light emitting elements LD1 are positioned at the lower left of the light emitting area EMA
  • the second light emitting elements LD2 are positioned at the upper left of the light emitting area EMA
  • the third light emitting elements LD3 may be positioned at the upper right corner of the light emitting area EMA
  • the fourth light emitting elements LD4 may be positioned at the lower right corner of the light emitting area EMA.
  • the arrangement and/or connection structure of the light emitting elements LD is not limited to the above-described embodiment.
  • the arrangement and/or connection structure of the light emitting devices LD may be variously changed according to components included in the light emitting unit EMU and/or the number of serial stages (or stages).
  • the first light emitting elements LD1 may be electrically connected in parallel to each other between the first pixel electrode PE1 and the first intermediate electrode CTE1 and constitute a first series terminal SET1 .
  • the second light emitting elements LD2 may be electrically connected in parallel to each other between the first intermediate electrode CTE1 and the second intermediate electrode CTE2 and constitute a second series terminal SET2 .
  • the third light emitting elements LD3 may be electrically connected in parallel to each other between the second intermediate electrode CTE2 and the third intermediate electrode CTE3, and constitute a third series terminal SET3.
  • the fourth light emitting elements LD4 may be electrically connected in parallel to each other between the third intermediate electrode CTE3 and the second pixel electrode PE2 and constitute a fourth series terminal SET4 .
  • each of the first light emitting device LD1, the second light emitting device LD2, the third light emitting device LD3, and the fourth light emitting device LD4 is a subminiature type using an inorganic crystal structure material. It may be a light emitting diode having a nanoscale or microscale size.
  • each of the first light emitting device LD1 , the second light emitting device LD2 , the third light emitting device LD3 , and the fourth light emitting device LD4 is a light emitting device described with reference to FIGS. 1 to 3 . (LD).
  • the pixel electrodes PE (or electrodes) and the intermediate electrodes CTE are provided in at least the light emitting region EMA, and are provided at positions corresponding to at least one alignment electrode ALE and the light emitting element LD, respectively.
  • each of the pixel electrodes PE and each of the intermediate electrodes CTE overlap each of the alignment electrodes ALE and the corresponding light emitting elements LD. It is formed on the light emitting elements LD to be electrically connected to at least the light emitting elements LD.
  • the first pixel electrode PE1 (or first electrode) is on one area (eg, a lower area) of the first alignment electrode ALE1 and the first end EP1 of each of the first light emitting elements LD1. and electrically connected to the first end EP1 of each of the first light emitting elements LD1.
  • the second pixel electrode PE2 (or second electrode) is on one area (eg, a lower area) of the third alignment electrode ALE3 and the second end portion EP2 of each of the fourth light emitting elements LD4. and electrically connected to the second end EP2 of each of the fourth light emitting elements LD4.
  • the second pixel electrode PE2 is applied to the first, second, and third light emitting devices LD1, LD2, and LD3 via at least one intermediate electrode CTE and/or the light emitting devices LD. can be electrically connected.
  • the second pixel electrode PE2 includes a first intermediate electrode CTE1, a second light emitting element LD2, a second intermediate electrode CTE2, a third light emitting element LD3, and a third intermediate electrode CTE3. , and may be electrically connected to the second end EP2 of each first light emitting element LD1 via the fourth light emitting element LD4.
  • the first intermediate electrode CTE1 is formed on one area (eg, a lower area) of the second alignment electrode ALE2 and the second end EP2 of each of the first light emitting elements LD1 to emit light for each first light emission. It may be electrically connected to the second end EP2 of the element LD1.
  • the first intermediate electrode CTE1 is formed on the other region (eg, the upper region) of the first alignment electrode ALE1 and the first end EP1 of each of the second light emitting elements LD2, so that each of the first intermediate electrodes CTE1 2 may be electrically connected to the first end EP1 of the light emitting element LD2.
  • the aforementioned first intermediate electrode CTE1 connects the first series terminal SET1 (or the first light emitting elements LD1) and the second series terminal SET2 (or the second light emitting elements LD2). It may be a first connection electrode.
  • the first intermediate electrode CTE1 may have a shape bent at least once.
  • the first intermediate electrode CTE1 has at least 1 electrode between (or a boundary) between an area where at least one first light emitting element LD1 is arranged and an area where at least one second light emitting element LD2 is arranged. It may have a bent or bent shape more than once, but is not limited thereto.
  • the first intermediate electrode CTE1 may be changed into various shapes within a range of stably connecting the successive first series terminal SET1 and second series terminal SET2.
  • the first intermediate electrode CTE1 is positioned between the first pixel electrode PE1 and the second pixel electrode PE2, and passes through the light emitting elements LD to the first pixel electrode PE1 and the second pixel electrode ( PE2) can be electrically connected between them.
  • the first intermediate electrode CTE1 is electrically connected to the first pixel electrode PE1 through at least one first light emitting element LD1 and includes at least one second, third, and/or third electrode. It may be electrically connected to the second pixel electrode PE2 through the four light emitting elements LD2 , LD3 , and LD4 .
  • the second intermediate electrode CTE2 is formed on the other region (eg, the upper region) of the second alignment electrode ALE2 and the second end EP2 of each of the second light emitting elements LD2 to emit light for each second light emission. It may be electrically connected to the second end EP2 of the element LD2.
  • the second intermediate electrode CTE2 is formed on one region (eg, an upper region) of the fourth alignment electrode ALE4 and the first end EP1 of each of the third light emitting elements LD3, It may be electrically connected to the first end EP1 of the third light emitting element LD3.
  • the second intermediate electrode CTE2 includes the second end EP2 of each of the second light emitting elements LD2 and the first end of each of the third light emitting elements LD3 in the light emitting region EMA. EP1) can be electrically connected.
  • the aforementioned second intermediate electrode CTE2 connects the second series terminal SET2 (or the second light emitting elements LD2) and the third series terminal SET3 (or the third light emitting elements LD3). It may be a second connection electrode.
  • the second intermediate electrode CTE2 may have a shape bent at least once.
  • the second intermediate electrode CTE2 is a boundary between (or between) an area where at least one second light emitting element LD2 is arranged and an area where at least one third light emitting element LD3 is arranged, or At the periphery, it may have a bent, bent or curved shape, but is not limited thereto.
  • the second intermediate electrode CTE2 may be changed into various shapes within a range of stably electrically connecting the consecutive second and third series terminals SET2 and SET3. In an embodiment, it may be located only inside the light emitting area EMA without extending into the non-emission area NEMA, but is not limited thereto.
  • the second intermediate electrode CTE2 may be electrically connected between the first and second pixel electrodes PE1 and PE2 through the light emitting elements LD.
  • the second intermediate electrode CTE2 is electrically connected to the first pixel electrode PE1 through at least one first and/or second light emitting element LD1 and LD2, and at least one third and/or may be electrically connected to the second pixel electrode PE2 through the fourth light emitting elements LD3 and LD4.
  • the third intermediate electrode CTE3 is formed on the other region (eg, the upper region) of the third alignment electrode ALE3 and the second end EP2 of each of the third light emitting elements LD3, so that each third It may be electrically connected to the second end EP2 of the light emitting element LD3.
  • the third intermediate electrode CTE3 is formed on the other area (eg, the lower area) of the fourth alignment electrode ALE4 and the first end EP1 of each of the fourth light emitting elements LD4, so that each It may be electrically connected to the first end EP1 of the fourth light emitting element LD4.
  • the third intermediate electrode CTE3 includes the second end EP2 of each of the third light emitting elements LD3 and the first end of each of the fourth light emitting elements LD4 in the light emitting region EMA. EP1) can be electrically connected.
  • the aforementioned third intermediate electrode CTE3 electrically connects the third series terminal SET3 (or the third light emitting elements LD3) and the fourth series terminal SET4 (or the fourth light emitting elements LD4). It may be a third connecting electrode for connecting.
  • the third intermediate electrode CTE3 may have a shape bent at least once.
  • the third intermediate electrode CTE3 is bent between (or a boundary) between an area where at least one third light emitting element LD3 is arranged and an area where at least one fourth light emitting element LD4 is arranged, or It may have a bent or bent shape, but is not limited thereto.
  • the third intermediate electrode CTE3 may be changed into various shapes within a range of stably electrically connecting the successive third and fourth series stages SET3 and SET4.
  • the third intermediate electrode CTE3 may be electrically connected between the first pixel electrode PE1 and the second pixel electrode PE2 through the light emitting elements LD.
  • the third intermediate electrode CTE3 is electrically connected to the first pixel electrode PE1 through at least one of the first, second, and/or third light emitting elements LD1, LD2, and LD3; It may be electrically connected to the second pixel electrode PE2 through at least one fourth light emitting element LD4.
  • the first light emitting element LD1 is electrically connected in series to the second light emitting element LD2 through the first intermediate electrode CTE1
  • the second light emitting element LD2 is connected to the second intermediate electrode ( CTE2) and electrically connected to the third light emitting element LD3 in series
  • the third light emitting element LD3 may be electrically connected in series to the fourth light emitting element LD4 through the third intermediate electrode CTE3.
  • the first light emitting element LD1, the first intermediate electrode CTE1, the second light emitting element LD2, and the second intermediate electrode CTE2 are generated from the first pixel electrode PE1.
  • the driving current may flow through the third light emitting element LD3, the third intermediate electrode CTE3, and the fourth light emitting element LD4 to the second pixel electrode PE2.
  • the first light emitting element LD1 passes through the first intermediate electrode CTE1, the second intermediate electrode CTE2, and the third intermediate electrode CTE3.
  • the second light emitting device LD2, the third light emitting device LD3, and the fourth light emitting device LD4 may be electrically connected in series.
  • the light emitting unit EMU of the pixel PXL may be configured by electrically connecting the light emitting elements LD aligned in the light emitting area EMA in this way in a serial/parallel mixed structure.
  • the light emitting unit EMU has four series stages SET1, SET2, SET3, and SET4. Since it is possible to configure a serial/parallel mixed structure, a high-resolution and high-resolution display device can be easily implemented.
  • the pixel circuit PXC Due to the material characteristics of each component (for example, conductive patterns made of copper) and the first alignment electrode ALE1, a gap between some components of the pixel circuit PXC and the first alignment electrode ALE1 is achieved during the manufacturing process. Defects (eg, corrosion, etc.) that may occur in may be prevented.
  • the material properties and/or oxidation generated during the manufacturing process relatively reduce the temperature. Since the first alignment electrode ALE1 having a high resistance does not directly contact the first pixel electrode PE1, the contact resistance of the first pixel electrode PE1 may not increase.
  • the 3-2nd bridge pattern BRP3_2 and the second pixel electrode PE2 are in direct contact and electrically connected, a material having a relatively large resistance due to material characteristics and/or oxidation occurring during the manufacturing process. Since the third alignment electrode ALE3 does not directly contact the second pixel electrode PE2, the contact resistance of the second pixel electrode PE2 may not increase.
  • the reliability of the pixel electrode PE is improved, and when a predetermined signal (or voltage) is supplied to the light emitting elements LD, distortion due to signal delay is mitigated or minimized, thereby making the light emitting elements LD more visible. It can run stably. In this case, reliability of the display device DD may be improved.
  • FIG. 9 is a schematic cross-sectional view taken along line II to II′ in FIG. 7
  • FIGS. 10 to 14 are schematic cross-sectional views taken along line III to III′ in FIG. 7, and
  • FIG. It is a schematic cross-section according to.
  • formed and/or provided in the same layer may mean formed in the same process, and “formed in and/or provided in different layers” may mean formed in different processes. .
  • FIGS. 10 and 12 show different embodiments in relation to forming the pixel electrode PE and the intermediate electrode CTE and whether or not the third insulating layer INS3 is present.
  • FIG. 10 discloses an embodiment in which intermediate electrodes CTE are formed after the pixel electrodes PE and the third insulating layer INS3 are formed, and in FIG. 12 , the pixel electrodes PE and the intermediate electrodes are formed.
  • FIG. 10 discloses an embodiment in which intermediate electrodes CTE are formed after the pixel electrodes PE and the third insulating layer INS3 are formed
  • FIG. 12 the pixel electrodes PE and the intermediate electrodes are formed.
  • An embodiment in which the electrodes CTE are formed on the same layer is shown.
  • FIG. 11 shows a modified embodiment of the embodiment of FIG. 10 in relation to a bank pattern (BNP) and the like.
  • FIG. 13 and 14 show modified embodiments of the embodiment of FIG. 10 in relation to a light conversion pattern (LCP) and the like.
  • FIG. 13 discloses an embodiment in which an upper substrate including a light conversion pattern (LCP) is positioned on the display element layer (DPL) through an adhesion process using an adhesive layer
  • FIG. 14 discloses a color conversion layer (CCL) and the color filter (CF) face each other with the intermediate layer (CTL) interposed therebetween.
  • each electrode is a single-film (or single-layer) electrode and each insulating layer is only a single-film (or single-layer) insulating layer. Although illustrated, it is not limited thereto.
  • the vertical direction (or vertical direction) on the cross section is indicated as the third direction DR3 .
  • the third direction DR3 may refer to a direction indicated by the third direction DR3.
  • the pixel PXL may include a substrate SUB, a pixel circuit layer PCL, and a display element layer DPL.
  • the pixel circuit layer PCL and the display element layer DPL may be disposed to overlap each other on one surface of the substrate SUB.
  • the display area DA of the substrate SUB includes a pixel circuit layer PCL disposed on one surface of the substrate SUB and a display element layer DPL disposed on the pixel circuit layer PCL.
  • mutual positions of the pixel circuit layer PCL and the display element layer DPL on the substrate SUB may vary depending on the embodiment.
  • the substrate SUB may include a transparent insulating material to transmit light.
  • the substrate SUB may be a rigid substrate or a flexible substrate. Since the substrate SUB is the same as the substrate SUB described with reference to FIG. 4 , a detailed description thereof will be omitted.
  • each pixel area PXA of the pixel circuit layer PCL circuit elements constituting the pixel circuit PXC of the corresponding pixel PXL (eg, transistors T and storage capacitor Cst) and the circuit Predetermined signal lines electrically connected to the device may be disposed.
  • an alignment electrode ALE constituting the light emitting unit EMU of the corresponding pixel PXL, bridge patterns BRP, light emitting elements LD, And/or pixel electrodes PE may be disposed.
  • the pixel circuit layer PCL may include at least one insulating layer in addition to circuit elements and signal lines.
  • the pixel circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, a passivation layer PSV, and vias sequentially stacked along the third direction DR3.
  • a layer (VIA) may be included.
  • the buffer layer BFL may prevent diffusion of impurities into the transistor T included in the pixel circuit PXC.
  • the buffer layer BFL may be an inorganic insulating layer including an inorganic material.
  • the buffer layer BFL may include at least one of metal oxides such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the buffer layer (BFL) may be provided as a single layer, but may also be provided as multiple layers of at least a double layer or more. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on the material of the substrate SUB and process conditions.
  • the pixel circuit PXC includes a first transistor T1 (or driving transistor) that controls the driving current of the light emitting elements LD and a second transistor T2 (or switching transistor) electrically connected to the first transistor T1. ) may be included. However, it is not limited thereto, and the pixel circuit PXC may further include circuit elements performing other functions in addition to the first transistor T1 and the second transistor T2. In the following embodiments, when the first transistor T1 and the second transistor T2 are collectively named, they are referred to as transistor T or transistors T.
  • the transistors T may include a semiconductor pattern SCP, a gate electrode GE, a first terminal TE1, and a second terminal TE2.
  • the first terminal TE1 may be any one of the source and drain electrodes
  • the second terminal TE2 may be the other of the source and drain electrodes.
  • the second terminal TE2 may be the source electrode.
  • the semiconductor pattern SCP may be provided and/or formed on the buffer layer BFL.
  • the semiconductor pattern SCP may include a first contact area contacting the first terminal TE1 and a second contact area contacting the second terminal TE2 .
  • a region between the first contact region and the second contact region may be a channel region. This channel region may overlap the gate electrode GE of the corresponding transistor T.
  • the semiconductor pattern SCP may be a semiconductor pattern made of poly silicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region is, for example, a semiconductor pattern not doped with impurities, and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • the gate electrode GE may be provided and/or formed on the gate insulating layer GI to correspond to the channel region of the semiconductor pattern SCP.
  • the gate electrode GE may be provided on the gate insulating layer GI to overlap the channel region of the semiconductor pattern SCP.
  • the gate electrode GE is selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • Double-layer or multi-layer structure of low-resistance materials such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al), or silver (Ag) to form a single layer alone or in a mixture thereof or to reduce wiring resistance can be formed with
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of metal oxides such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, but may also be provided as multiple layers of at least a double layer.
  • Each of the first terminal TE1 and the second terminal TE2 is provided and/or formed on the interlayer insulating layer ILD, and through holes sequentially pass through the gate insulating layer GI and the interlayer insulating layer ILD. Through this, it may contact the first contact region and the second contact region of the semiconductor pattern SCP.
  • the first terminal TE1 may contact the first contact area of the semiconductor pattern SCP
  • the second terminal TE2 may contact the second contact area of the semiconductor pattern SCP.
  • Each of the first and second terminals TE1 and TE2 may include the same material as the gate electrode GE or may include one or more materials selected from materials exemplified as constituent materials of the gate electrode GE.
  • An interlayer insulating layer ILD may be provided and/or formed on the gate electrode GE and the gate insulating layer GI.
  • the interlayer insulating layer ILD may include the same material as the gate insulating layer GI or may include one or more materials selected from materials exemplified as constituent materials of the gate insulating layer GI.
  • the first and second terminals TE1 and TE2 of the transistors T pass through the gate insulating layer GI and the interlayer insulating layer ILD sequentially through through-holes to form a semiconductor pattern ( It has been described as a separate electrode electrically connected to SCP), but is not limited thereto.
  • the first terminal TE1 of the transistors T may be a first contact region adjacent to the channel region of the corresponding semiconductor pattern SCP
  • the second terminal TE2 of the transistors T may be a second contact region adjacent to the channel region of the corresponding semiconductor pattern SCP.
  • the transistors T may be formed of low-temperature polysilicon thin film transistors, but are not limited thereto.
  • the transistors T may be composed of oxide semiconductor thin film transistors.
  • the transistors T are thin film transistors having a top gate structure
  • a bottom metal layer overlapping the first transistor T1 may be provided and/or formed between the substrate SUB and the buffer layer BFL.
  • the bottom metal layer may be a first conductive layer among conductive layers provided on the substrate SUB.
  • the bottom metal layer is electrically connected to the first transistor T1 to widen the driving range of a predetermined voltage supplied to the gate electrode GE of the first transistor T1.
  • the bottom metal layer may be electrically and/or physically connected to one of the first and second terminals TE1 and TE2 of the first transistor T1 .
  • the pixel circuit layer PCL may include power lines provided and/or formed on the interlayer insulating layer ILD.
  • the power line may include the second power line PL2.
  • the second power line PL2 may be provided on the same layer as the first and second terminals TE1 and TE2 of the transistors T.
  • a voltage of the second driving power source VSS may be applied to the second power line PL2 .
  • the pixel circuit layer PCL may further include a first power line PL1 .
  • the first power line PL1 may be provided on the same layer as the second power line PL2 or on a different layer from the second power line PL2.
  • the second power line PL2 is provided and/or formed on the interlayer insulating layer ILD, but is not limited thereto.
  • the second power line PL2 may be provided on the same layer as any one of the conductive layers included in the pixel circuit layer PCL. That is, the position of the second power line PL2 in the pixel circuit layer PCL may be variously changed.
  • Each of the first power line PL1 and the second power line PL2 may include a conductive material (or material).
  • each of the first power line PL1 and the second power line PL2 is made of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), or aluminum (Al).
  • each of the first power line PL1 and the second power line PL2 may be formed of a double layer in which titanium (Ti)/copper (Cu) are sequentially stacked.
  • the first power line PL1 may be electrically connected to some elements of the display element layer DPL, and the second power line PL2 may be electrically connected to other elements of the display element layer DPL.
  • a passivation layer PSV may be provided and/or formed on the transistors T and the second power line PL2 .
  • the passivation layer PSV (or protective layer) is provided and/or formed over the first and second connecting members TE1 and TE2, the second power line PL2, and the interlayer insulating layer ILD.
  • the passivation layer PSV may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the passivation layer PSV may include the same material as the interlayer insulating layer ILD, but is not limited thereto.
  • the passivation layer (PSV) may be provided as a single layer, but may also be provided as multiple layers of at least a double layer.
  • the passivation layer PSV may be partially opened to expose a portion of the first connecting member TE1 and a portion of the second power line PL2 , respectively.
  • the passivation layer PSV includes a first contact portion CNT1 exposing a portion of the first connection member TE1 and a second contact portion CNT2 exposing a portion of the second power line PL2. can do.
  • the passivation layer PSV described above may be selectively provided and may be omitted according to embodiments.
  • a via layer VIA may be provided and/or formed over the entire passivation layer PSV.
  • the via layer VIA may be an inorganic layer (or inorganic insulating layer) including an inorganic material or an organic layer (or organic insulating layer) including an organic material.
  • the inorganic insulating layer may include, for example, at least one of metal oxides such as silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). .
  • the organic insulating film may be, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamide resin (polyamides resin), polyimide resin (polyimides rein), unsaturated poly At least one of an unsaturated polyesters resin, a poly-phenylen ethers resin, a poly-phenylene sulfides resin, and a benzocyclobutene resin can include
  • the via layer VIA may include the same material as the passivation layer PSV, but is not limited thereto.
  • the via layer VIA may be provided as a single layer, but may also be provided as a multilayer of at least a double layer.
  • the via layer VIA may be partially opened to expose a portion of the first connection member TE1 and a portion of the second power line PL2 , respectively.
  • the via layer VIA may include a first contact portion CNT1 corresponding to the first contact portion CNT1 of the passivation layer PSV and a second contact portion CNT2 corresponding to the second contact portion CNT2 of the passivation layer PSV. It may be partially opened to include the 2 contact portion CNT2.
  • a display element layer DPL may be provided and/or formed on the via layer VIA.
  • the display element layer DPL includes bank patterns BNP, alignment electrodes ALE, bridge patterns BRP, bank BNK, light emitting elements LD, pixel electrodes PE, and an intermediate electrode. (CTE) may be included.
  • the display element layer DPL may include at least one insulating layer positioned between the above-described components.
  • the display element layer DPL may include a first insulating layer INS1 , a second insulating layer INS2 , a third insulating layer INS3 , and a fourth insulating layer INS4 .
  • the third insulating layer INS3 may be selectively provided.
  • Bank patterns BNP may be provided and/or formed on the via layer VIA.
  • the bank patterns BNP may be disposed on one surface of the via layer VIA.
  • the bank patterns BNP may protrude in the third direction DR3 on one surface of the via layer VIA. Accordingly, one area of the alignment electrodes ALE disposed on the bank patterns BNP may protrude in the third direction DR3 (or the thickness direction of the substrate SUB).
  • the bank patterns BNP may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the bank patterns BNP may include a single-layer organic insulating layer and/or a single-layer inorganic insulating layer, but are not limited thereto.
  • the bank patterns BNP may be provided in the form of a multilayer in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • the material of the bank patterns BNP is not limited to the above-described embodiment, and depending on the embodiment, the bank patterns BNP may include a conductive material (or material).
  • the bank patterns BNP may have a trapezoidal cross-section, the width of which decreases from one surface (eg, the upper surface) of the via layer VIA toward the top along the third direction DR3, but is limited thereto. it is not going to be
  • the bank patterns BNP may have a semi-elliptical shape or a semi-circular shape (the width of which decreases from one side of the via layer VIA toward the top along the third direction DR3, as shown in FIG. 11 ).
  • a curved surface having a cross section such as a hemisphere shape
  • the shape of the bank patterns BNP is not limited to the above-described embodiment and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting elements LD. Also, depending on embodiments, at least one of the bank patterns BNP may be omitted or the location thereof may be changed.
  • the bank patterns BNP may be used as a reflective member.
  • Alignment electrodes ALE may be provided and/or formed on the bank patterns BNP.
  • the first alignment electrode ALE1 may be provided and/or formed on the via layer VIA and the first bank pattern BNP1.
  • the second alignment electrode ALE2 may be provided and/or formed on the via layer VIA and the second bank pattern BNP2.
  • the third alignment electrode ALE3 may be provided and/or formed on the via layer VIA and the second bank pattern BNP2.
  • the fourth alignment electrode ALE4 may be provided and/or formed on the via layer VIA and the third bank pattern BNP3.
  • the first alignment electrode ALE1 may have a shape corresponding to the gradient of the first bank pattern BNP1 positioned thereunder, and the second alignment electrode ALE2 may have a shape corresponding to the slope of the second bank pattern BNP2 positioned thereunder. It may have a shape corresponding to the gradient, the third alignment electrode ALE3 may have a shape corresponding to the gradient of the second bank pattern BNP2 positioned thereunder, and the fourth alignment electrode ALE4 may have a shape corresponding to the gradient of the second bank pattern BNP2 located thereunder. It may have a shape corresponding to the gradient of the third bank pattern BNP3 located at .
  • the alignment electrodes ALE may be disposed on the same plane and may have the same thickness in the third direction DR3 . Also, the alignment electrodes ALE may be simultaneously formed in the same process.
  • the alignment electrodes ALE may be made of a material having a constant (or uniform) reflectance in order to allow light emitted from the light emitting devices LD to proceed in the image display direction of the display device DD.
  • the alignment electrodes ALE may be made of a conductive material.
  • the conductive material (or material) may include an opaque metal that is advantageous for reflecting light emitted from the light emitting elements LD in an image display direction of the display device DD.
  • the alignment electrodes ALE is not limited to the above-described embodiment.
  • each of the alignment electrodes ALE may be provided and/or formed as a single layer, but the present invention is not limited thereto. Depending on the embodiment, each of the alignment electrodes ALE may be provided and/or formed as a multi-layer structure in which at least two or more materials among metals, alloys, conductive oxides, and conductive polymers are stacked. Each of the alignment electrodes ALE may be formed of at least a double layer or more in order to minimize distortion due to signal delay when a signal (or voltage) is transferred to both ends EP1 and EP2 of each of the light emitting elements LD. there is. For example, each of the alignment electrodes ALE may include at least one reflective electrode layer.
  • each of the alignment electrodes ALE may include at least one transparent electrode layer disposed above and/or below the reflective electrode layer and at least one conductive capping layer covering the upper portion of the reflective electrode layer and/or the transparent electrode layer. At least one may optionally be further included.
  • the alignment electrodes ALE may be formed of a single layer including aluminum (Al).
  • the alignment electrodes ALE are made of a conductive material having a constant reflectance, light is emitted from both ends of each of the light emitting elements LD, that is, the first and second end portions EP1 and EP2.
  • the light may further travel in the image display direction (or the third direction DR3) of the display device DD.
  • the alignment electrodes ALE When the alignment electrodes ALE have an inclined surface or a curved surface corresponding to the shape of the bank pattern BNP and are disposed to face the first and second end portions EP1 and EP2 of the light emitting elements LD, the light emitting element Light emitted from the first and second end portions EP1 and EP2 of each of the LDs LD may be reflected by the alignment electrodes ALE and further proceed in the image display direction of the display device DD. Accordingly, the efficiency of light emitted from the light emitting elements LD may be improved.
  • a first insulating layer INS1 may be provided and/or formed on the alignment electrodes ALE.
  • the first insulating layer INS1 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating layer that is advantageous for protecting the light emitting elements LD from the pixel circuit layer PCL.
  • the first insulating layer INS1 may include at least one of metal oxides such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). It may include, but is not limited to.
  • the first insulating layer INS1 may be formed of an organic insulating film that is advantageous for planarizing the support surface of the light emitting devices LD.
  • the first insulating layer INS1 may be provided as a single layer or multiple layers.
  • the first insulating layer INS1 is a distributed Bragg reflector in which a first layer and a second layer having different refractive indices made of an inorganic insulating film are alternately stacked.
  • bragg reflectors (DBR) structure for example, the first insulating layer INS1 may have a structure in which a first layer having a lower refractive index and a second layer having a higher refractive index than the first layer are alternately stacked.
  • the first insulating layer INS1 uses constructive interference due to the difference in refractive index between the first layer and the second layer to light emitting elements ( LD) may be used as a reflective member that reflects light emitted in a desired direction.
  • LD light emitting elements
  • Each of the first and second layers is silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), silicon oxycarbide (SiO x C y ), silicon carbonitride (SiC x N y ), silicon oxycarbide (SiO x C y ), aluminum oxide (AlO x ), aluminum nitride (AlN x ), hafnium oxide (HfO x ), zirconium oxide (ZrO x ), titanium oxide (TiO x ), and tantalum It may include at least one of oxides (TaO x ).
  • the first insulating layer INS1 may be partially opened at least in one region of the non-emission region NEMA to expose elements located thereunder.
  • the first insulating layer INS1 includes a first contact portion CNT1 exposing the first connection member TE1 of the first transistor T1 by removing at least a portion of the non-emission area NEMA, and It may be partially opened to include the second contact portion CNT2 exposing a portion of the second power line PL2.
  • the first contact portion CNT1 of the first insulating layer INS1 may correspond to the first contact portion CNT1 of each of the passivation layer PSV and the via layer VIA, and may correspond to the first contact portion CNT1 of the first insulating layer INS1.
  • the second contact portion CNT2 may correspond to the second contact portion CNT2 of each of the passivation layer PSV and the via layer VIA.
  • the first insulating layer INS1 may be partially opened to expose components positioned therebelow in at least another region of the non-emission region NEMA.
  • the first insulating layer INS1 partially includes contact holes CH exposing a portion of each of the alignment electrodes ALE by removing at least a portion of the first insulating layer INS1 from another region of the non-emission region NEMA. can be opened
  • Bridge patterns BRP may be provided and/or formed on the first insulating layer INS1.
  • the bridge patterns BRP may be disposed on one surface of the first insulating layer INS1 in the non-emission area NEMA.
  • the bridge patterns BRP are positioned on the first insulating layer INS1 in the non-emission area NEMA and may partially overlap the alignment electrodes ALE.
  • the bridge patterns BRP may have the same thickness as each other in the third direction DR3 and may be simultaneously formed in the same process.
  • the bridge patterns BRP may be made of a conductive material (or material).
  • the bridge patterns BRP may include a transparent conductive material.
  • the transparent conductive material or material
  • indium tin oxide (ITO) indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide, IGZO
  • conductive oxides such as indium tin zinc oxide (ITZO)
  • conductive polymers such as poly(3,4-ethylenedioxythiophene) (PEDOT), and the like may be included.
  • the material of the bridge patterns BRP is not limited to the above materials.
  • the bridge patterns BRP may be formed of a transparent conductive oxide such as indium tin oxide (ITO).
  • ITO indium tin oxide
  • the first bridge pattern BRP1 is positioned on the first insulating layer INS1 of the non-emission area NEMA and may partially overlap the first alignment electrode ALE1.
  • the first bridge pattern BRP1 may include a 1-1st bridge pattern BRP1_1 and a 1-2nd bridge pattern BRP1_2.
  • the 1-1st bridge pattern BRP1_1 is electrically connected to one end of the first alignment electrode ALE1 exposed through the contact hole CH penetrating the first insulating layer INS1 in one region of the non-emission region NEMA. can be connected to
  • the 1st-2nd bridge pattern BRP1_2 is electrically connected to the other end of the first alignment electrode ALE1 exposed through the contact hole CH penetrating the first insulating layer INS1 in the other area of the non-emission area NEMA. can be connected to
  • the second bridge pattern BRP2 is positioned on the first insulating layer INS1 of the non-emission region NEMA and may partially overlap the second alignment electrode ALE2.
  • the second bridge pattern BRP2 may include a 2-1 bridge pattern BRP2_1 and a 2-2 bridge pattern BRP2_2.
  • the 2-1st bridge pattern BRP2_1 is electrically connected to one end of the second alignment electrode ALE2 exposed through the contact hole CH penetrating the first insulating layer INS1 in one region of the non-emission region NEMA. can be connected to
  • the 2-2nd bridge pattern BRP2_2 is electrically connected to the other end of the second alignment electrode ALE2 exposed through the contact hole CH penetrating the first insulating layer INS1 in the other area of the non-emission area NEMA. can be connected to
  • the third bridge pattern BRP3 is positioned on the first insulating layer INS1 of the non-emission region NEMA and may partially overlap the third alignment electrode ALE3.
  • the third bridge pattern BRP3 may include a 3-1 bridge pattern BRP3_1 and a 3-2 bridge pattern BRP3_2.
  • the 3-1 bridge pattern BRP3_1 is electrically connected to one end of the third alignment electrode ALE3 exposed through the contact hole CH penetrating the first insulating layer INS1 in one region of the non-emission region NEMA. can be connected to
  • the 3-2nd bridge pattern BRP3_2 is electrically connected to the other end of the third alignment electrode ALE3 exposed through the contact hole CH penetrating the first insulating layer INS1 in the other area of the non-emission area NEMA. can be connected to
  • the fourth bridge pattern BRP4 is positioned on the first insulating layer INS1 of the non-emission area NEMA and may partially overlap the fourth alignment electrode ALE4.
  • the fourth bridge pattern BRP4 may include a 4-1 bridge pattern BRP4_1 and a 4-2 bridge pattern BRP4_2.
  • the 4-1 bridge pattern BRP4_1 is electrically connected to one end of the fourth alignment electrode ALE4 exposed through the contact hole CH penetrating the first insulating layer INS1 in one region of the non-emission region NEMA. can be connected to
  • the 4-2nd bridge pattern BRP4_2 is electrically connected to the other end of the fourth alignment electrode ALE4 exposed through the contact hole CH penetrating the first insulating layer INS1 in the other area of the non-emission area NEMA. can be connected to
  • the 1-1st bridge pattern BRP1_1 may be electrically connected to the first transistor T1 through the first contact part CNT1, and the 3-1st bridge pattern BRP3_1 may be connected to the second contact part CTN2. Through this, it may be electrically connected to the second power line PL2.
  • the 1-1st bridge pattern BRP1_1 includes the first connecting member TE1 exposed by the first contact portion CNT1 of each of the passivation layer PSV, the via layer VIA, and the first insulating layer INS1. It may directly contact and be electrically connected to the first transistor T1 through the first connection member TE1.
  • the 3-1 bridge pattern BRP3_1 includes the second power line PL2 exposed by the second contact portion CNT2 of each of the passivation layer PSV, the via layer VIA, and the first insulating layer INS1. may be electrically connected to the second power line PL2 by directly contacting.
  • a bank BNK may be provided and/or formed on the bridge patterns BRP and the first insulating layer INS1.
  • the bank BNK may be formed between adjacent pixels PXL to surround the light emitting area EMA of the pixel PXL, and constitute a pixel defining layer that partitions the light emitting area EMA of the corresponding pixel PXL. .
  • the bank BNK prevents the solution in which the light emitting elements LD are mixed from flowing into the light emitting area EMA of the adjacent pixel PXL. It may be a dam structure that prevents or controls the supply of a certain amount of solution to each light emitting area EMA.
  • the bank BNK may cover or overlap the plurality of contact holes CH penetrating the first insulating layer INS1.
  • the bank BNK includes contact holes CH for electrically and/or physically connecting the first bridge pattern BRP1 and the first alignment electrode ALE1, the second bridge Contact holes CH to electrically and/or physically connect the pattern BRP2 and the second alignment electrode ALE2, and electrically and/or physically connect the third bridge pattern BRP3 and the third alignment electrode ALE3. It may cover contact holes CH for connection and contact holes CH for electrically and/or physically connecting the fourth bridge pattern BRP4 and the fourth alignment electrode ALE4.
  • the contact holes CH of the first insulating layer INS1 which is a connection point between the bridge patterns BRP and the alignment electrodes ALE, may be covered by the bank BNK and not exposed to the outside. Accordingly, a predetermined signal applied to the connection point between the bridge patterns BRP and the alignment electrodes ALE affects the electric field formed between the alignment electrodes ALE in aligning the light emitting devices LD. may not give
  • Light emitting devices LD may be supplied and aligned in the light emitting area EMA of the pixel PXL defined by the bank BNK.
  • the light emitting elements LD are supplied (or injected) to the light emitting area EMA through an inkjet printing method or the like, and the light emitting elements LD are applied to the alignment electrodes ALE and the bridge patterns BRP, respectively.
  • the alignment electrodes ALE may be aligned in the light emitting region EMA by an alignment signal (or alignment voltage) that is The same alignment signal may be applied to the first alignment electrode ALE1 and the fourth alignment electrode ALE4 .
  • a ground voltage may be applied to the first alignment electrode ALE1 and the fourth alignment electrode ALE4 .
  • the same alignment signal may be applied to the second alignment electrode ALE2 and the third alignment electrode ALE3.
  • an AC signal may be applied to the second alignment electrode ALE2 and the third alignment electrode ALE3.
  • a second insulating layer INS2 may be provided and/or formed on each of the light emitting devices LD in the light emitting region EMA.
  • the second insulating layer INS2 is provided and/or formed on the light emitting elements LD to partially cover or overlap the outer circumferential surface (or surface) of each of the light emitting elements LD so as to cover each of the light emitting elements LD.
  • the first end EP1 and the second end EP2 may be exposed to the outside.
  • the second insulating layer INS2 may include a single layer or multiple layers, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may include an inorganic insulating layer that is advantageous for protecting the active layer 12 (see FIG. 1 ) of each of the light emitting elements LD from external oxygen and moisture.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material according to design conditions of the display device DD to which the light emitting elements LD are applied.
  • a second insulating layer INS2 is formed on the light emitting elements LD to thereby form a light emitting element. It is possible to prevent the LDs from departing from an aligned position.
  • the gap covers the second insulating layer INS2.
  • the second insulating layer INS2 may be filled.
  • the second insulating layer INS2 may be formed of an organic insulating film that is advantageous for filling the gap between the first insulating layer INS1 and the light emitting elements LD, but is not necessarily limited thereto.
  • the third insulating layer INS3 covers at least one of the pixel electrodes PE and the intermediate electrodes CTE disposed on the first and second end portions EP1 and EP2 of the light emitting elements LD. can be placed.
  • the third insulating layer INS3 includes the first pixel electrode PE1 , the second pixel electrode PE2 , and the second pixel electrode PE2 as shown in FIGS. 9 , 10 , 11 , 13 , and 14 .
  • Each of the first pixel electrode PE1 , the second pixel electrode PE2 , and the second intermediate electrode CTE2 may be disposed to cover each of the intermediate electrodes CTE2 .
  • the third insulating layer INS3 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the third insulating layer INS3 may include at least one of metal oxides such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). It may include, but is not limited to.
  • the third insulating layer INS3 may be formed as a single layer or multiple layers.
  • the second and/or third insulating layers INS2 and INS3 are formed on the light emitting elements LD, there is a gap between the first and second end portions EP1 and EP2 of the light emitting elements LD. Electrical stability can be ensured.
  • the pixel electrode PE and the intermediate electrode CTE adjacent to each other may be stably separated by the second and/or third insulating layers INS2 and INS3. Accordingly, it is possible to prevent a short circuit defect from occurring between the first and second end portions EP1 and EP2 of the light emitting devices LD.
  • the third insulating layer INS3 may not be provided.
  • the pixel electrodes PE include the light emitting elements LD at least in the light emitting area EMA, the second insulating layer INS2 on the light emitting elements LD, and the first insulating layer INS1 on the alignment electrode ALE. ) can be placed on. Also, the pixel electrodes PE may be disposed on some of the bridge patterns BRP, at least in the non-emission area NEMA.
  • the first pixel electrode PE1 includes the first end EP1 of the first light emitting element LD1, the second insulating layer INS2 on the first light emitting element LD1, and the first light emitting element LD1. It may be disposed on the first insulating layer INS1 on the alignment electrode ALE1.
  • the first pixel electrode PE1 forms the first-second bridge pattern BRP1_2 as shown in FIG. 15 . can be placed on top. Accordingly, the first pixel electrode PE1 may be connected to the 1-2nd bridge pattern BRP1_2 by directly contacting the 1-2nd bridge pattern BRP1_2 .
  • the second pixel electrode PE2 includes the second end EP2 of the fourth light emitting element LD4, the second insulating layer INS2 on the fourth light emitting element LD4, and the third light emitting element LD4. It may be disposed on the first insulating layer INS1 on the alignment electrode ALE3.
  • the second pixel electrode PE2 forms a 3-2 bridge pattern BRP3_2 as shown in FIG. 15 . can be placed on top. Accordingly, the second pixel electrode PE2 may directly contact the 3-2nd bridge pattern BRP3_2 and be electrically connected to the 3-2nd bridge pattern BRP3_2.
  • the first pixel electrode PE1 and the second pixel electrode PE2 may be formed through the same process and provided on the same layer. However, it is not limited thereto, and according to embodiments, the first pixel electrode PE1 and the second pixel electrode PE2 may be formed through different processes and provided on different layers.
  • the pixel electrodes PE may be made of various transparent conductive materials.
  • the pixel electrodes PE may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide. , IGZO), indium tin zinc oxide (ITZO), and the like, including at least one of various transparent conductive materials (or materials), and to be substantially transparent or translucent to satisfy a predetermined light transmittance (or transmittance). can be configured.
  • the material of the pixel electrodes PE is not limited to the above-described embodiment.
  • the pixel electrodes PE may be made of various opaque conductive materials (or materials).
  • the pixel electrodes PE may be formed as a single layer or multiple layers. Depending on the embodiment, the pixel electrodes PE may include the same material as the bridge patterns BRP.
  • At least one of the intermediate electrodes CTE is formed in the same process as the pixel electrodes PE and is formed on the same layer as the pixel electrodes PE, and the rest of the intermediate electrodes CTE are the pixel electrodes ( PE) and may be formed in a different layer by a different process.
  • the first and third intermediate electrodes CTE1 and CTE3 may be formed on the third insulating layer INS3 and spaced apart from the pixel electrodes PE covered by the third insulating layer INS3.
  • the second intermediate electrode CTE2 may be formed in the same process as the pixel electrodes PE and provided on the same layer.
  • first, second, and third intermediate electrodes CTE1 , CTE2 , and CTE3 are formed through the same process as the pixel electrodes PE and thus have the same It may be provided on a layer.
  • the intermediate electrodes CTE may be made of various transparent conductive materials.
  • the intermediate electrodes CTE may include the same material as the pixel electrodes PE or may include one or more materials selected from materials exemplified as constituent materials of the pixel electrodes PE.
  • a fourth insulating layer INS4 may be provided and/or formed on the intermediate electrodes CTE.
  • the fourth insulating layer INS4 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the fourth insulating layer INS4 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the fourth insulating layer INS4 may entirely cover the display element layer DPL to block moisture or moisture from entering the display element layer DPL including the light emitting elements LD from the outside.
  • at least one overcoat layer eg, a layer for planarizing a top surface of the display element layer DPL
  • at least one overcoat layer may be further disposed on the fourth insulating layer INS4 .
  • an upper substrate may be further disposed on the fourth insulating layer INS4 as shown in FIG. 13 .
  • the upper substrate may be provided on the display element layer DPL to cover the display area DA of the substrate SUB on which the pixel PXL is disposed.
  • An intermediate layer CTL may be disposed on the display element layer DPL.
  • the intermediate layer (CTL) may be a transparent adhesive layer (or adhesive layer) for reinforcing the adhesive force between the display device layer (DPL) and the upper substrate, for example, an optically clear adhesive, but is not limited thereto.
  • the intermediate layer CTL may be a refractive index converting layer for improving light emission luminance of each pixel PXL by converting the refractive index of light emitted from the light emitting elements LD and proceeding to the upper substrate.
  • the upper substrate may be formed of an encapsulation substrate (or thin film encapsulation layer) of the display device DD and/or a window member.
  • the upper substrate may include a base layer BSL and a light conversion pattern LCP.
  • the base layer BSL may be a rigid substrate or a flexible substrate, and its material or physical properties are not particularly limited.
  • the base layer BSL may be made of the same material as the substrate SUB or a material different from that of the substrate SUB.
  • the light conversion pattern LCP may be disposed on one surface of the base layer BSL to face the pixels PXL of the substrate SUB.
  • the light conversion pattern LCP may include a color conversion layer CCL and a color filter CF.
  • the color conversion layer may include color conversion particles (QD) corresponding to a specific color.
  • the color filter CF may selectively transmit light of the specific color.
  • the color conversion layer CCL is disposed on one surface of the base layer BSL to face the pixel PXL, and transmits light of a first color emitted from the light emitting elements LD disposed on the corresponding pixel PXL. It may include color conversion particles (QD) that convert light of a second color. For example, when the pixel PXL is a red pixel (or a red sub-pixel), the color conversion layer CCL converts light of a first color emitted from the light emitting elements LD to light of a second color, for example, It may include color conversion particles (QD) of red quantum dots that convert into red light.
  • QD color conversion particles
  • the color conversion layer CCL of the corresponding pixel PXL converts light of a first color emitted from the light emitting elements LD into a second color. It may include color conversion particles (QD) of green quantum dots that convert light of, for example, green light.
  • QD color conversion particles
  • the color conversion layer CCL of the corresponding pixel PXL converts light of a first color emitted from the light emitting elements LD into a second color conversion layer. It may also include color conversion particles (QD) of blue quantum dots that convert light of a color, for example, blue light.
  • a light scattering layer including light scattering particles is provided instead of the color conversion layer CCL including color conversion particles QD. It could be.
  • the pixel PXL may include a light scattering layer including light scattering particles. The light scattering layer described above may be omitted according to embodiments.
  • a transparent polymer may be provided instead of the color conversion layer CCL.
  • the color filter CF may selectively transmit light of a specific color.
  • the color filter CF constitutes the light conversion pattern LCP together with the color conversion layer CCL, and may include a color filter material that selectively transmits light of a specific color converted in the color conversion layer CCL.
  • the color filter CF may include a red color filter, a green color filter, and a blue color filter.
  • the aforementioned color filter CF may be provided in the pixel area PXA of the pixel PXL to correspond to the color conversion layer CCL.
  • the light conversion pattern LCP including the color conversion layer CCL and the color filter CF may correspond to the emission area EMA of the pixel PXL.
  • a first light blocking pattern LBP1 may be disposed between the color filters CF of adjacent pixels PXL.
  • the first light blocking pattern LBP1 may be provided on one surface of the base layer BSL to overlap the bank BNK provided in the pixel area PXA of the pixel PXL.
  • the first light blocking pattern LBP1 may be provided in the form of a multilayer in which at least two or more color filters selectively transmitting light of different colors from among a red color filter, a green color filter, and a blue color filter are overlapped.
  • the first light blocking pattern LBP1 includes a red color filter, a green color filter positioned on the red color filter and overlapping the red color filter, and a green color filter positioned on the green color filter and overlapping the green color filter. It may also be provided in a form including a blue color filter. That is, the first light-blocking pattern LBP1 may be provided in the form of a structure in which a red color filter, a green color filter, and a blue color filter are sequentially stacked. In this case, in the non-emission area NEMA of the pixel area PXA, the red color filter, the green color filter, and the blue color filter may be used as a first light-blocking pattern LBP1 to block transmission of light.
  • a second light blocking pattern LBP2 may be disposed on (or below) the first light blocking pattern LBP1.
  • the first light blocking pattern LBP1 and the second light blocking pattern LBP2 may include the same material.
  • the first light blocking pattern LBP1 and the second light blocking pattern LBP2 may be a black matrix.
  • the upper substrate including the base layer BSL and the light conversion pattern LCP is provided on top of the pixel PXL, but is not limited thereto.
  • the light conversion pattern LCP may be formed on one surface of the substrate SUB on which the pixel PXL is provided.
  • a part of the light conversion pattern LCP for example, the color conversion layer CCL is formed on one surface of the substrate SUB on which the pixels PXL are provided. and another component (or other components) of the light conversion pattern LCP, for example, a color filter CF is formed on one surface of the base layer BSL and the color filter has an intermediate layer CTL interposed therebetween. It may be provided in a form facing the conversion layer CCL.
  • a dummy bank DBNK may be provided and/or formed on the bank BNK.
  • the dummy bank DBNK may be positioned on the bank BNK to implement the dam part DAM together with the bank BNK.
  • the dam part DAM may be a structure that finally defines the light emitting area EMA in which light is emitted from the pixel PXL.
  • the dam part (DAM) is supplied to the light emitting area to which the color conversion layer (CCL) is to be supplied. It may be a structure that finally defines (EMA).
  • the color conversion including the desired amount and/or type of color conversion particles QD in the light emitting area EMA may be supplied (or injected).
  • the dummy bank DBNK may be provided and/or formed on the bank BNK on the fourth insulating layer INS4.
  • the dummy bank DBNK may include a light blocking material.
  • the dummy bank DBNK may be a black matrix.
  • the dummy bank DBNK is configured to include at least one of a light-blocking material and/or a reflective material so that the light emitted from the light emitting devices LD is directed toward the image display direction of the display device DD ( Alternatively, the light emission efficiency of the light emitting elements LD may be improved by further proceeding in the third direction DR3 ).
  • the alignment electrode ALE is not disposed in one region of the non-emission region NEMA where the first and second contact portions CNT1 and CNT2 are located, and the bridge patterns BRP made of transparent conductive oxide are formed. ) may be disposed in one area of the non-emission area NEMA. Accordingly, the 1-1st bridge pattern BRP1_1 of the bridge patterns BRP directly contacts the first connecting member TE1 of the first transistor T1 through the first contact portion CNT1, thereby making the first contact point TE1 of the first transistor T1. It may be electrically connected to the connecting member TE1, and the 3-1st bridge pattern BRP3_1 among the bridge patterns BRP may directly contact the second power line PL2 through the second contact part CNT2. It may be electrically connected to the second power line PL2.
  • the conductive layer including the first connection member TE1 and the second power supply line PL2 may be formed of a double layer in which titanium/copper (Ti/Cu) are sequentially stacked.
  • Ti/Cu titanium/copper
  • ALE alignment electrode
  • a hydroxyl group e.g., -OH
  • a chemical solution e.g, developer, etc.
  • oxidation may occur in the alignment electrode ALE made of aluminum, causing corrosion.
  • This corrosion phenomenon causes distortion due to signal delay when a predetermined signal is applied to the alignment electrode ALE, thereby aligning the light emitting devices LD in the light emitting area EMA or driving the light emitting devices LD. may cause unintended defects.
  • the first connecting member TE1 exposed by the first contact portion CNT1 is formed of a transparent conductive oxide at least in the non-emission region NEMA.
  • a bridge pattern made of a transparent conductive oxide is formed on the alignment electrodes ALE exposed by the contact holes CH penetrating the first insulating layer INS1 at least in the non-emission region NEMA. Oxidation of the alignment electrodes ALE may be prevented by disposing the alignment electrodes BRP so that the alignment electrodes ALE are not exposed during the manufacturing process. Accordingly, reliability of the alignment electrodes ALE may be further improved.
  • a connection point between the alignment electrodes ALE and the bridge patterns BRP (eg, the contact holes CH of the first insulating layer INS1) at least in the non-emission area NEMA. can be covered by the bank BNK. Accordingly, a predetermined signal applied to the connection point between the alignment electrodes ALE and the bridge patterns BRP is applied to an electric field formed between the alignment electrodes ALE in aligning the light emitting devices LD. impact can be mitigated or minimized.
  • the 1-2nd bridge pattern BRP1_2 and the first pixel electrode PE1 are electrically connected by direct contact within the second opening OP2 of the bank BNK, and
  • the 2 bridge pattern BRP3_2 and the second pixel electrode PE2 may be electrically connected by directly contacting each other. Accordingly, the pixel electrode PE is not directly electrically connected to the alignment electrode ALE but is indirectly connected to the alignment electrodes ALE through the bridge patterns BRP, so that the pixel electrodes PE are electrically connected. Contact resistance may not increase.
  • the reliability of the pixel electrode PE is improved, and when a predetermined signal (or voltage) is supplied to the light emitting elements LD, distortion due to signal delay is mitigated or minimized, thereby making the light emitting elements LD more visible. It can run stably.
  • 16 is a schematic cross-sectional view along lines I to I′ of FIG. 4 .
  • each of the pads PD located in the non-display area NDA may include a first pad electrode PDE1 and a second pad electrode PDE2.
  • the first pad electrode PDE1 may be provided and/or formed on the interlayer insulating layer ILD. Since the interlayer insulating layer ILD has the same configuration as the interlayer insulating layer ILD described with reference to FIGS. 9 to 15 , a detailed description thereof will be omitted.
  • the first pad electrode PDE1 is provided on the interlayer insulating layer ILD, and is provided on the same layer as the first connection member TE1 and the second power line PL2 described with reference to FIGS. 9 to 15, may contain the same material.
  • the first pad electrode PDE1 may be formed through the same process as the conductive layer including the first connecting member TE1 and the second power line PL2.
  • the first pad electrode PDE1 may include a double layer in which titanium (Ti)/copper (Cu) are sequentially stacked.
  • a passivation layer PSV may be provided and/or formed on the first pad electrode PDE1 and the interlayer insulating layer ILD.
  • the passivation layer PSV may be the passivation layer PSV described with reference to FIGS. 9 to 15 .
  • the passivation layer PSV may be partially opened to expose a portion of the first pad electrode PDE1 at least in the non-display area NDA.
  • the passivation layer PSV may be partially opened to include a pad electrode contact hole PD_CH exposing a part of the first pad electrode PDE1 in at least the non-display area NDA.
  • the first insulating layer INS1 may be provided and/or formed on the entire surface of the passivation layer PSV.
  • the first insulating layer INS1 may be the first insulating layer INS1 described with reference to FIGS. 9 to 15 .
  • the first insulating layer INS1 may be partially opened to expose a portion of the first pad electrode PDE1 in at least the non-display area NDA.
  • the first insulating layer INS1 includes a pad electrode contact hole PD_CH corresponding to the pad electrode contact hole PD_CH of the passivation layer PSV at least in the non-display area NDA, and the first pad electrode It can be partially opened to expose part of (PDE1).
  • a second pad electrode PDE2 may be provided and/or formed on the first insulating layer INS1.
  • the second pad electrode PDE2 may be disposed on the first insulating layer INS1 and overlap the first pad electrode PDE1.
  • the second pad electrode PDE2 contacts the first pad electrode PDE1 exposed by the pad electrode contact hole PD_CH of each of the first insulating layer INS1 and the passivation layer PSV, and the first pad electrode ( It can be electrically connected to PDE1).
  • the second pad electrode PDE2 may be provided on the same layer as the bridge patterns BRP described with reference to FIGS. 9 to 15 and may include the same material.
  • the second pad electrode PDE2 may be formed through the same process as the bridge patterns BRP.
  • the second pad electrode PDE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide (indium zinc oxide). It may be composed of a transparent conductive oxide such as gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • indium gallium zinc oxide indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium gallium zinc oxide
  • ITZO indium tin zinc oxide
  • the second pad electrode PDE2 is exposed to the outside and may be electrically connected to the driving unit using a conductive adhesive member or the like.
  • the first pad electrode PDE1 exposed by the pad electrode contact hole PD_CH which is stacked in the order of titanium/copper on each of the pads PD, is formed of a transparent conductive oxide, and the second pad electrode PDE2 ), it is possible to prevent direct electrical contact of the first pad electrode PDE1 with any conductive layer made of aluminum.
  • the pads PD Reliability of each can be improved.
  • 17 to 26 are cross-sectional views schematically illustrating a manufacturing method of the pixel PXL shown in FIG. 9 .
  • the pixel PXL according to the exemplary embodiment shown in FIG. 9 will be sequentially described according to a manufacturing method with reference to FIGS. 17 to 26 .
  • a pixel circuit layer PCL is formed on the substrate SUB of the display area DA.
  • the pixel circuit layer PCL includes a buffer layer BFL, a gate insulating layer GI, an interlayer insulating layer ILD, a first transistor T1, a second power line PL2, a passivation layer PSV, and a via layer. (VIA).
  • the buffer layer BFL, the gate insulating layer GI, the interlayer insulating layer ILD, and the passivation layer PSV may be a common layer provided in the non-display area NDA.
  • the via layer VIA exposes a portion of the passivation layer PVS corresponding to a part of the first transistor T1 (or the first connecting member TE1).
  • a second contact portion CNT2 exposing another region of the passivation layer PSV corresponding to the contact portion CNT1 and the second power line PL2 may be included.
  • a first pad electrode PDE1 may be formed on the interlayer insulating layer ILD of the non-display area NDA.
  • the first pad electrode PDE1 may be formed through the same process as the first and second connecting members TE1 and TE2 of the first transistor T1 and the second power line PL2 .
  • a passivation layer PSV may be formed on the first pad electrode PDE1.
  • Bank patterns BNP are formed on one surface of the via layer VIA of the display area DA (or pixel area PXA).
  • the bank patterns BNP may include a first bank pattern BNP1 , a second bank pattern BNP2 , and a third bank pattern BNP3 spaced apart from each other on one surface of the via layer VIA.
  • alignment electrodes ALE are formed on the bank patterns BNP and the via layer VIA.
  • the alignment electrodes ALE may be formed of a double layer stacked in the order of titanium/copper.
  • the alignment electrodes ALE may be formed on the bank patterns BNP and the via layer VIA at least in the light emitting area EMA. In an embodiment, the alignment electrodes ALE may be positioned only in one region of the emission area EMA and the non-emission area NEMA so as not to overlap the first and second contact portions CNT1 and CNT2 .
  • the alignment electrodes ALE may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir) ), chromium (Cr), titanium (Ti), and an opaque conductive material including metals such as alloys thereof.
  • the alignment electrodes ALE may be made of an opaque conductive material including aluminum (Al).
  • first insulating layer INS1 that is partially opened to expose some elements located thereunder.
  • the first insulating layer INS1 includes the first contact portion CNT1 corresponding to the first contact portion CNT1 of the via layer VIA in one region of the non-emission area NEMA and the via layer VIA.
  • the first insulating layer INS1 may be partially opened to include contact holes CH exposing a part of the alignment electrodes ALE in another area of the non-emission area NEMA.
  • the passivation layer PSV exposed by each of the first and second contact portions CNT1 and CNT2 of the via layer VIA may be partially opened.
  • a portion of the passivation layer PSV may be removed at the same time as a portion of the first insulating layer INS1 is removed in an etching step during the above-described process.
  • a portion of the removed passivation layer PSV may be one region corresponding to the first contact portion CNT1 of the via layer VIA and one region corresponding to the second contact portion CNT2 of the via layer VIA.
  • the passivation layer PSV may include the first contact portion CNT1 corresponding to the first contact portion CNT1 of the via layer VIA and the via in the process of forming the first insulating layer INS1. It may be partially opened to include the second contact portion CNT2 corresponding to the second contact portion CNT2 of the layer VIA.
  • the first connection member TE1 may be exposed by the first contact portion CNT1 of each of the first insulating layer INS1, the via layer VIA, and the passivation layer PSV. there is.
  • the second power line PL2 is exposed by the second contact portion CNT2 of each of the first insulating layer INS1, the via layer VIA, and the passivation layer PSV. It can be.
  • the first insulating layer INS1 may be formed on the passivation layer PSV in the non-display area NDA.
  • the first insulating layer INS1 may be partially opened to include a pad electrode contact hole PD_CH exposing a portion of the first pad electrode PDE1.
  • the passivation layer PSV located in the non-display area NDA is partially opened to include the pad contact hole PD_CH corresponding to the pad electrode contact hole PD_CH of the first insulating layer INS1. It can be.
  • a portion of the first pad electrode PDE1 may be exposed by the pad electrode contact hole PD_CH of each of the first insulating layer INS1 and the passivation layer PSV.
  • bridge patterns BRP are formed on the first insulating layer INS1 located in the non-emission area NEMA.
  • the bridge patterns BRP may be formed of a transparent conductive oxide such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • the bridge patterns BRP may directly contact the alignment electrodes ALE through the contact holes CH of the first insulating layer INS1 and be electrically connected to the alignment electrodes ALE.
  • the 1-1st bridge pattern BRP1_1 is in direct contact with the first connecting member TE1 exposed through the first contact portion CNT1 and is electrically connected to the first transistor T1.
  • the 3-1 bridge pattern BRP3_1 directly contacts the exposed second power line PL2 through the second contact portion CNT2 and is electrically connected to the second power line PL2.
  • the second pad electrode PDE2 may be formed on the first insulating layer INS1 of the non-display area NDA.
  • the second pad electrode PDE2 may be formed through the same process as the bridge patterns BRP.
  • the second pad electrode PDE2 may contact the first pad electrode PDE1 exposed through the pad electrode contact hole PD_CH and may be electrically connected to the first pad electrode PDE1.
  • a bank BNK is formed on the bridge patterns BRP and the first insulating layer INS1 located in the non-emission area NEMA.
  • the bank BNK may be positioned on the bridge patterns BRP to completely cover or overlap the bridge patterns BRP. Accordingly, the contact holes CH of the first insulating layer INS1 corresponding to the connection point between the bridge patterns BRP and the alignment electrodes ALE and the bridge patterns BRP and the pixel circuit layer PCL ), the first and second contact portions CNT1 and CNT2 connecting some components (eg, the “first connecting member TE1” and the “second power line PL2”) to the bank BNK may be covered and not exposed to the outside.
  • an electric field is formed between the alignment electrodes ALE by applying an alignment signal corresponding to each of the alignment electrodes ALE through the bridge patterns BRP.
  • an alignment signal is applied to each of the first to fourth alignment electrodes ALE1 to ALE4 through the first to fourth bridge patterns BRP1 to BRP4 so as to align the first alignment electrode ALE1 and the second alignment electrode ALE1 to the second alignment signal.
  • An electric field is formed between the electrodes ALE2 and between the third and fourth alignment electrodes ALE3 and ALE4, respectively.
  • ink including the light emitting elements LD is applied to the pixel area PXA of the pixel PXL by using an inkjet printing method or the like.
  • at least one inkjet nozzle may be disposed on the first insulating layer INS1, and ink mixed with the light emitting elements LD may be injected into the pixel area PXA of the pixel PXL through the inkjet nozzle.
  • the method of inputting the light emitting elements LD into the pixel area PXA is not limited to the above-described embodiment, and the method of inputting the light emitting elements LD may be variously changed.
  • the light emitting elements LD When the light emitting elements LD are input into the pixel area PXA, between the first and second alignment electrodes ALE1 and ALE2 and between the third and fourth alignment electrodes ALE3 and ALE4, respectively. Self-alignment of the light emitting devices LD may be induced on the first insulating layer INS1.
  • the solvent included in the ink is volatilized or removed by other methods.
  • the insulating pattern INS2' is a base material for forming the second insulating layer INS2 and may be composed of an inorganic insulating film (or inorganic film) containing an inorganic material or an organic insulating film (or organic film) containing an organic material. there is.
  • the insulating pattern INS2 ′ may expose one end (or first end) of the light emitting elements LD and cover the other end (or second end) of the light emitting elements LD. Also, the insulating pattern INS2 ′ may cover a portion of the first insulating layer INS1 adjacent to the second ends of the light emitting elements LD. The insulating pattern INS2 ′ covers at least a portion of one surface of each of the light emitting elements LD (eg, a top surface in the third direction DR3 ) to expose a first end of each of the light emitting elements LD to the outside. can do.
  • a bank (where part of the alignment electrodes ALE is an electrode separation area so that the pixel PXL can be driven independently or individually from the pixels PXL adjacent thereto during the process of forming the insulating pattern INS2 ′) BNK) may be removed from the second opening OP2.
  • first and second pixel electrodes PE1 and PE2 and a second intermediate electrode CTE2 are formed on the insulating pattern INS2 ′ and the light emitting elements LD.
  • the first pixel electrode PE1 is positioned on the first end EP1 of the first light emitting elements LD1 among the light emitting elements LD in the light emitting area EMA, and is connected to the first light emitting elements LD1. can be electrically connected.
  • the first pixel electrode PE1 is disposed on the first-second bridge pattern BRP1_2 in one area of the non-emission area NEMA (or the second opening OP2 of the bank BNK) to -2 It can be electrically connected by directly contacting the bridge pattern (BRP1_2).
  • the second pixel electrode PE2 is positioned on the second end EP2 of the fourth light emitting elements LD4 among the light emitting elements LD in the light emitting area EMA, and is connected to the fourth light emitting elements LD4. can be electrically connected.
  • the second pixel electrode PE2 is disposed on the 3-2nd bridge pattern BRP3_2 in one region of the non-emission area NEMA (or the second opening OP2 of the bank BNK) to provide the third It can be electrically connected by directly contacting the -2 bridge pattern (BRP3_2).
  • the second intermediate electrode CTE2 is positioned on the second end EP2 of the second light emitting elements LD2 among the light emitting elements LD in the light emitting area EMA, and is connected to the second light emitting elements LD2. can be electrically connected.
  • the second intermediate electrode CTE2 is positioned on the first end EP1 of the third light emitting elements LD3 among the light emitting elements LD in the light emitting region EMA, and the third light emitting elements LD3 ) and electrically connected.
  • a third insulating layer INS3 is formed on the pixel electrodes PE and the second intermediate electrode CTE2.
  • the third insulating layer INS3 may cover the pixel electrodes PE and the second intermediate electrode CTE2.
  • a portion of the insulating pattern INS2' is removed to form the second insulating layer INS2 exposing both ends EP1 and EP2 of the light emitting elements LD.
  • the third insulating layer INS3 covers only the pixel electrodes PE and the second intermediate electrode CTE2, the second ends of the light emitting elements LD may be exposed by the second insulating layer INS2. there is.
  • first and third intermediate electrodes CTE1 and CTE3 are formed on the exposed second ends of the light emitting devices LD.
  • the first intermediate electrode CTE1 may be positioned on the second end EP2 of the first light emitting elements LD1 in the light emitting area EMA and electrically connected to the first light emitting elements LD1.
  • the first intermediate electrode CTE1 may be positioned on the first end EP1 of the second light emitting elements LD2 in the light emitting area EMA and electrically connected to the second light emitting elements LD2. there is.
  • the third intermediate electrode CTE3 may be positioned on the second end EP2 of the third light emitting elements LD3 in the light emitting area EMA and electrically connected to the third light emitting elements LD3.
  • the third intermediate electrode CTE3 may be positioned on the first end EP1 of the fourth light emitting elements LD4 in the light emitting area EMA and electrically connected to the fourth light emitting elements LD4. there is.
  • bridge patterns BRP made of a transparent conductive oxide and electrically connected to the alignment electrodes ALE are part of the pixel circuit layer PCL. Defects that may occur due to material characteristics of the alignment electrodes ALE may be mitigated or prevented by directly contacting the components.

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Abstract

화소는, 발광 영역 및 비발광 영역; 서로 이격된 제1 내지 제4 정렬 전극; 상기 제1 내지 제4 정렬 전극들 상에 위치한 절연층; 상기 비발광 영역에서 상기 절연층 상에 제공되며, 서로 이격된 제1 내지 제4 브릿지 패턴들; 상기 제1 내지 제4 브릿지 패턴들 상에 위치하며, 상기 발광 영역에 대응되는 제1 개구부 및 상기 제1 개구부와 이격되는 제2 개구부를 포함한 뱅크; 서로 이격된 제1 화소 전극 및 제2 화소 전극; 상기 제1 및 제2 화소 전극들과 전기적으로 연결된 복수의 발광 소자들을 포함할 수 있다. 상기 제1 정렬 전극, 상기 제1 브릿지 패턴, 및 상기 제1 화소 전극은 전기적으로 서로 연결될 수 있다. 또한, 상기 제3 정렬 전극, 상기 제3 브릿지 패턴, 및 상기 제2 화소 전극은 전기적으로 서로 연결될 수 있다.

Description

화소 및 이를 구비한 표시 장치
본 발명은 화소 및 이를 구비한 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 신뢰성이 향상된 화소 및 이를 구비한 표시 장치를 제공하는 데 목적이 있다.
실시예에 따른 화소는, 발광 영역 및 비발광 영역; 상기 발광 영역 및 상기 비발광 영역의 일 영역에서, 서로 이격된 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극, 및 제4 정렬 전극; 상기 제1 내지 제4 정렬 전극들 상에 위치한 절연층; 상기 비발광 영역에서 상기 절연층 상에 제공되며, 서로 이격된 제1 브릿지 패턴, 제2 브릿지 패턴, 제3 브릿지 패턴, 및 제4 브릿지 패턴; 상기 비발광 영역에서 상기 제1 내지 제4 브릿지 패턴들 상에 위치하며, 상기 발광 영역에 대응하는 제1 개구 및 상기 제1 개구와 이격되는 제2 개구를 포함한 뱅크; 상기 발광 영역에 위치하며, 서로 이격된 제1 화소 전극 및 제2 화소 전극; 상기 발광 영역에 위치하며, 상기 제1 및 제2 화소 전극들과 전기적으로 연결된 발광 소자들을 포함할 수 있다.
실시예에 있어서, 상기 제1 정렬 전극, 상기 제1 브릿지 패턴, 및 상기 제1 화소 전극은 전기적으로 서로 연결될 수 있다. 또한, 상기 제3 정렬 전극, 상기 제3 브릿지 패턴, 및 상기 제2 화소 전극은 전기적으로 서로 연결될 수 있다.
실시예에 있어서, 상기 절연층은 상기 제1 정렬 전극의 일부를 노출하는 적어도 하나 이상의 제1 컨택 홀, 상기 제2 정렬 전극의 일부를 노출하는 적어도 하나 이상의 제2 컨택 홀, 상기 제3 정렬 전극의 일부를 노출하는 적어도 하나 이상의 제3 컨택 홀, 및 상기 제4 정렬 전극의 일부를 노출하는 적어도 하나 이상의 제4 컨택 홀을 포함할 수 있다.
실시예에 있어서, 상기 제1 브릿지 패턴은 상기 제1 컨택 홀을 통하여 상기 제1 정렬 전극과 전기적으로 연결될 수 있고, 상기 제2 브릿지 패턴은 상기 제2 컨택 홀을 통하여 상기 제2 정렬 전극과 전기적으로 연결될 수 있고, 상기 제3 브릿지 패턴은 상기 제3 컨택 홀을 통하여 상기 제3 정렬 전극과 전기적으로 연결될 수 있으며, 상기 제4 브릿지 패턴은 상기 제4 컨택 홀을 통하여 상기 제4 정렬 전극과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1, 제2, 제3, 및 제4 컨택 홀들은 상기 비발광 영역에 위치할 수 있다. 상기 제1, 제2, 제3, 및 제4 컨택 홀들은 평면 상에서 볼 때 상기 뱅크와 중첩할 수 있다.
실시예에 있어서, 상기 제1 내지 제4 정렬 전극들과 상기 제1 내지 제4 브릿지 패턴들은 서로 상이한 물질을 포함할 수 있다.
실시예에 있어서, 상기 제1 내지 제4 정렬 전극들은 불투명 도전성 물질을 포함할 수 있고, 상기 제1 내지 제4 브릿지 패턴들은 투명 도전성 산화물을 포함할 수 있다.
실시예에 있어서, 상기 제1 화소 전극은 상기 제2 개구 내에서 상기 제1 브릿지 패턴 상에 직접 배치되어 상기 제1 브릿지 패턴과 전기적으로 연결될 수 있다. 또한, 상기 제2 화소 전극은 상기 제2 개구 내에서 상기 제3 브릿지 패턴 상에 직접 배치되어 상기 제3 브릿지 패턴과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1 화소 전극은 상기 제1 개구 내에서 상기 절연층을 사이에 두고 상기 제1 정렬 전극 상에 위치할 수 있고, 상기 제2 화소 전극은 상기 제1 개구 내에서 상기 절연층을 사이에 두고 상기 제3 정렬 전극 상에 위치할 수 있다.
실시예에 있어서, 상기 화소는 기판; 상기 기판 상에 제공된 적어도 하나의 트랜지스터; 상기 기판 상에 제공되며 전원을 공급받는 적어도 하나의 전원 라인; 상기 트랜지스터와 상기 전원 라인 상에 배치하며, 상기 트랜지스터의 일부를 노출하는 제1 컨택부와 상기 전원 라인의 일부를 노출하는 제2 컨택부를 구비한 패시베이션층; 및 상기 패시베이션층의 상기 제1 컨택부에 대응하는 제1 컨택부 및 상기 패시베이션층의 상기 제2 컨택부에 대응하는 제2 컨택부를 구비한 비아층을 더 포함할 수 있다.
실시예에 있어서, 상기 절연층은 상기 비아층 상에 위치하며 상기 비아층의 상기 제1 컨택부에 대응하는 제1 컨택부 및 상기 비아층의 상기 제2 컨택부에 대응하는 제2 컨택부를 포함할 수 있다.
실시예에 있어서, 상기 제1 컨택부와 상기 제2 컨택부는 상기 비발광 영역에 위치하고, 평면 상에서 볼 때 상기 뱅크와 중첩할 수 있다.
실시예에 있어서, 상기 제1 브릿지 패턴은 상기 제1 컨택부를 통해 상기 트랜지스터와 전기적으로 연결될 수 있고, 상기 제3 브릿지 패턴은 상기 제2 컨택부를 통해 상기 전원 라인과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 화소는 상기 발광 소자들 상부에 위치하며, 상기 발광 소자들에서 방출되는 제1 색의 광을 제2 색의 광으로 변환하는 컬러 변환층; 및 상기 컬러 변환층 상부에 위치하며 상기 제2 색의 광을 선택적으로 투과시키는 컬러 필터를 더 포함할 수 있다.
실시예에 있어서, 상기 화소는 상기 제1 및 제2 화소 전극들과 이격되게 배치된 중간 전극을 더 포함할 수 있다.
실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판의 상기 표시 영역에 제공된 화소들; 및 상기 기판의 상기 비표시 영역에 위치하며, 상기 화소들 각각과 전기적으로 연결된 패드를 포함할 수 있다.
실시예에 있어서, 상기 화소들 각각은, 발광 영역 및 비발광 영역; 상기 발광 영역 및 상기 비발광 영역의 일 영역에서, 서로 이격된 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극, 및 제4 정렬 전극; 상기 제1 내지 제4 정렬 전극들 상에 위치한 절연층; 상기 비발광 영역에서 상기 절연층 상에 제공되며, 서로 이격된 제1 브릿지 패턴, 제2 브릿지 패턴, 제3 브릿지 패턴, 및 제4 브릿지 패턴; 상기 비발광 영역에서 상기 제1 내지 제4 브릿지 패턴들 상에 위치하며, 상기 발광 영역에 대응되는 제1 개구 및 상기 제1 개구와 이격되는 제2 개구를 포함한 뱅크; 상기 발광 영역에 위치하며, 서로 이격된 제1 화소 전극 및 제2 화소 전극; 및 상기 발광 영역에 위치하며, 상기 제1 및 제2 화소 전극들과 전기적으로 연결된 발광 소자들을 포함할 수 있다.
실시예에 있어서, 상기 제1 정렬 전극, 상기 제1 브릿지 패턴, 및 상기 제1 화소 전극은 전기적으로 서로 연결될 수 있다. 또한, 상기 제3 정렬 전극, 상기 제3 브릿지 패턴, 및 상기 제2 화소 전극은 전기적으로 서로 연결될 수 있다.
실시예에 있어서, 상기 절연층은 상기 제1 정렬 전극의 일부를 노출하는 적어도 하나의 제1 컨택 홀, 상기 제2 정렬 전극의 일부를 노출하는 적어도 하나의 제2 컨택 홀, 상기 제3 정렬 전극의 일부를 노출하는 적어도 하나의 제3 컨택 홀, 및 상기 제4 정렬 전극의 일부를 노출하는 적어도 하나의 제4 컨택 홀을 포함할 수 있다.
실시예에 있어서, 상기 제1 브릿지 패턴은 상기 제1 컨택 홀을 통하여 상기 제1 정렬 전극과 전기적으로 연결될 수 있고, 상기 제2 브릿지 패턴은 상기 제2 컨택 홀을 통하여 상기 제2 정렬 전극과 전기적으로 연결될 수 있고, 상기 제3 브릿지 패턴은 상기 제3 컨택 홀을 통하여 상기 제3 정렬 전극과 전기적으로 연결될 수 있으며, 상기 제4 브릿지 패턴은 상기 제4 컨택 홀을 통하여 상기 제4 정렬 전극과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1, 제2, 제3, 및 제4 컨택 홀들은 상기 비발광 영역에 위치하며, 평면 상에서 볼 때 상기 뱅크와 중첩할 수 있다.
실시예에 있어서, 상기 패드는, 상기 기판 상에 제공된 제1 패드 전극; 상기 제1 패드 전극 상에 위치하며, 상기 제1 패드 전극의 일부를 노출하는 패드 전극 컨택 홀을 포함하는 상기 절연층; 및 상기 절연층 상에 제공되며 상기 패드 전극 컨택 홀을 통해 상기 제1 패드 전극과 전기적으로 연결된 제2 패드 전극을 포함할 수 있다. 상기 제2 패드 전극은 상기 제1 내지 제4 브릿지 패턴들과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다.
실시예에 있어서, 상기 제1 내지 제4 정렬 전극들과 상기 제1 내지 제4 브릿지 패턴들은 서로 상이한 물질을 포함할 수 있다. 상기 제1 내지 제4 정렬 전극들은 불투명 도전성 물질을 포함할 수 있으며, 상기 제1 내지 제4 브릿지 패턴들은 투명 도전성 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 투명 도전성 산화물로 구성된 브릿지 패턴을 통하여 정렬 전극과 화소 회로층의 일부 구성(일 예로, 트랜지스터 및/또는 전원 라인)을 전기적으로 연결함으로써 정렬 전극과 상기 일부 구성 사이에 발생할 수 있는 부식을 방지할 수 있다.
또한, 본 발명의 실시예에서는, 브릿지 패턴을 통하여 정렬 전극과 화소 전극을 전기적으로 연결함으로써 화소 전극의 컨택 저항을 증가시키지 않을 수 있다. 이에 따라, 발광 소자들을 보다 안정적으로 구동하여 신뢰성이 향상된 표시 장치가 제공될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이다.
도 3은 도 1의 발광 소자의 개략적인 단면도이다.
도 4는 실시예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 5 및 도 6은 도 4에 도시된 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 회로도들이다.
도 7은 도 4에 도시된 화소를 개략적으로 도시한 평면도이다.
도 8은 도 7의 화소의 일부 구성만을 개략적으로 도시한 평면도이다.
도 9는 도 7의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 10 내지 도 14는 도 7의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도들이다.
도 15는 도 7의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이다.
도 16은 도 4의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 17 내지 도 26은 도 9에 도시된 화소의 제조 방법을 개략적으로 설명하기 위한 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 또한, 본 출원에서, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1 및 도 2는 실시예에 따른 발광 소자(LD)(또는 발광 다이오드)를 개략적으로 도시한 사시도들이며, 도 3은 도 1의 발광 소자(LD)의 개략적인 단면도이다.
실시예에 있어서, 발광 소자(LD)의 종류 및/또는 형상이 도 1 내지 도 3에 도시된 실시예에 한정되지는 않는다.
도 1 내지 도 3을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 배치된(또는 개재된) 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층체)를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(상단부 또는 다른 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 타 단부에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 일 단부에는 제1 반도체층(11)이 위치할 수 있고, 발광 소자(LD)의 타 단부에는 제2 반도체층(13)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수 있다. 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D)(또는 횡단면의 폭)보다 클 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라, 발광 소자(LD)는 도 2에 도시된 바와 같이 길이 방향으로 짧은(즉, 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 길이(L)와 직경(D)이 동일한 로드 형상, 바 형상, 또는 기둥 형상 등을 가질 수도 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(상 단부 또는 다른 단부)일 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(미도시, 이하 '제1 컨택 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(미도시, 이하 '제2 컨택 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 컨택 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 컨택 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 컨택 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 컨택 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 컨택 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 컨택 전극들은 불투명 금속을 포함할 수도 있다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(상 단부 또는 다른 단부)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 적어도 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)이 발광 소자(LD)의 코어(core), 예를 들어, 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)이 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)이 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 컨택 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(발광부 또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 4는 실시예에 따른 표시 장치(DD)를 개략적으로 도시한 평면도이다.
도 4에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1 내지 도 4를 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 전기적으로 연결하는 배선부(LP)를 포함할 수 있다.
표시 장치(DD)는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치(DD)가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위하여 표시 장치(DD)가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장변과 하나의 단변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수도 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 전기적으로 연결하는 배선부(LP)가 제공되는 영역일 수 있다. 편의를 위하여, 도 4에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 배선부(LP) 및 패드부(PDP)가 위치할 수 있다.
배선부(LP)는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부(LP)는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 전기적으로 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 전기적으로 연결된 팬아웃 라인일 수 있다. 또한, 배선부(LP)는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 전기적으로 연결된 팬아웃 라인일 수 있다.
패드부(PDP)는 패드들(PD)을 포함할 수 있다. 패드들(PD)은 표시 영역(DA)에 제공된 화소들(PXL) 및/또는 내장 회로부를 구동하기 위한 구동 전원들 및 신호들을 공급(또는 전달)할 수 있다. 패드들(PD) 각각은 배선부(LP)의 대응하는 팬아웃 라인과 전기적으로 연결되어 대응하는 화소들(PXL)로 상기 구동 전원들 및 신호들을 공급할 수 있다. 패드들(PD)은 외부로 노출되어 전도성 접착 부재와 같은 별도의 연결 부재를 통하여 구동부와 전기적으로 연결될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 실시예에 있어서, 화소들(PXL)은 스트라이프 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1 내지 도 3에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 패드부(PDP) 및 배선부(LP)를 통해 각각의 화소(PXL)에 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다.
도 5 및 도 6은 도 4에 도시된 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 개략적인 회로도들이다.
예를 들어, 도 5 및 도 6은 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 도시하였다. 다만, 실시예에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 5 및 도 6에서는 도 4에 도시된 화소(PXL)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 6을 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)(또는 발광부)을 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광부(EMU)는 제1 구동 전원(VDD)에 전기적으로 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)에 전기적으로 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 화소 전극(PE1), 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 화소 전극(PE2), 상기 제1 및 제2 화소 전극들(PE1, PE2) 사이에 서로 동일한 방향으로 병렬로 전기적으로 연결되는 발광 소자들(LD)을 포함할 수 있다. 실시예에 있어서, 제1 화소 전극(PE1)은 애노드(anode)일 수 있고, 제2 화소 전극(PE2)은 캐소드(cathode)일 수 있다.
발광부(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 화소 전극(PE1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결된 일 단부 및 제2 화소 전극(PE2)을 통하여 제2 구동 전원(VSS)에 전기적으로 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전원의 전압이 각각 공급되는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이(또는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이)에 동일한 방향(일 예로, 순 방향)으로 병렬로 전기적으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다.
발광부(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)는 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 실시예에서는, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 전기적으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 병렬로 전기적으로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 전기적으로 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 화소 전극들(PE1, PE2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 전기적으로 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 전기적으로 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 전기적으로 접속될 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광 유닛(EMU) 사이에 전기적으로 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 라인(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 전기적으로 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 전기적으로 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 전기적으로 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 전기적으로 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 전기적으로 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다.
스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 전기적으로 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
발광부(EMU)는 서로 병렬로 전기적으로 연결된 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 일 예로, 발광부(EMU)는 도 5 및 도 6에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수 있다.
우선 도 5를 참조하면, 발광부(EMU)는 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬단들(SET1, SET2) 각각은, 해당 직렬단의 전극 쌍을 구성하는 두 개의 전극들(PE1 및 CTE1, CTE2 및 PE2)과, 상기 두 개의 전극들(PE1 및 CTE1, CTE2 및 PE2) 사이에 동일한 방향으로 병렬로 전기적으로 연결된 발광 소자들(LD)을 포함할 수 있다.
제1 직렬단(SET1)(또는 제1 스테이지)은 제1 화소 전극(PE1)과 제1 중간 전극(CTE1)을 포함하고, 제1 화소 전극(PE1)과 제1 중간 전극(CTE1) 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬단(SET1)은 제1 화소 전극(PE1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬단(SET2)(또는 제2 스테이지)은 제2 중간 전극(CTE2)과 제2 화소 전극(PE2)을 포함하고, 제2 중간 전극(CTE2)과 제2 화소 전극(PE2) 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬단(SET2)은 제2 중간 전극(CTE2)과 제2 화소 전극(PE2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 전기적 및/또는 물리적으로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬단(SET1)과 제2 직렬단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다.
상술한 실시예에서, 제1 직렬단(SET1)의 제1 화소 전극(PE1)이 각 화소(PXL)의 애노드이고, 제2 직렬단(SET2)의 제2 화소 전극(PE2)이 해당 화소(PXL)의 캐소드일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
직/병렬 혼합 구조로 전기적으로 연결된 직렬단들(SET1, SET2)(또는 제1 및 제2 직렬단들(SET1, SET2))(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는 발광 소자들(LD)을 병렬로만 전기적으로 연결한 구조의 발광부에 비하여 구동 전류를 감소시킬 수 있다. 직/병렬 혼합 구조로 전기적으로 연결된 직렬단들(SET1, SET2)을 포함한 화소(PXL)의 발광부(EMU)는 동일한 개수의 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광부에 비하여 발광부(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 직/병렬 혼합 구조로 전기적으로 연결된 직렬단들(SET1, SET2)(또는 발광 소자들(LD))을 포함한 화소(PXL)의 발광부(EMU)는, 직렬단들(또는 스테이지들)을 모두 직렬로 전기적으로 연결한 구조의 발광부에 비하여, 동일한 개수의 전극들(PE1, CTE1, CTE2, PE2) 사이에 보다 많은 개수의 발광 소자들(LD)을 포함할 수 있다. 이 경우, 발광 소자들(LD)의 출광 효율이 향상될 수 있고, 특정 직렬단(또는 스테이지)에 불량이 발생하더라도, 상기 불량에 의해 비발광하는 발광 소자들(LD)의 비율이 상대적으로 감소하고, 이에 따라 발광 소자들(LD)의 출광 효율이 저하되는 것이 완화될 수 있다.
상술한 실시예에서는 제1 직렬단(SET1)과 제2 직렬단(SET2)을 포함한 발광부(EMU)에 대하여 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광부(EMU)는 도 6에 도시된 바와 같이 제1 직렬단(SET1), 제2 직렬단(SET2), 제3 직렬단(SET3), 및 제4 직렬단(SET4)을 포함하도록 구성될 수도 있다.
도 6을 참조하면, 발광부(EMU)는 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 전기적으로 서로 연결된 제1 내지 제4 직렬단들(SET1, SET2, SET3, SET4)을 포함할 수 있다. 제1 내지 제4 직렬단들(SET1, SET2, SET3, SET4) 각각은, 해당 직렬단의 전극 쌍을 구성하는 두 개의 전극들(PE1 및 CTE1_1, CTE1_2 및 CTE2_1, CTE2_2 및 CTE3_1, CTE3_2 및 PE2)과, 상기 두 개의 전극들(PE1 및 CTE1_1, CTE1_2 및 CTE2_1, CTE2_2 및 CTE3_1, CTE3_2 및 PE2) 사이에 동일한 방향으로 병렬로 전기적으로 연결된 발광 소자들(LD)을 포함할 수 있다.
제1 직렬단(SET1)(또는 제1 스테이지)은 제1 화소 전극(PE1)과 제1-1 중간 전극(CTE1_1)을 포함하고, 제1 화소 전극(PE1)과 제1-1 중간 전극(CTE1_1) 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬단(SET1)은 제1 화소 전극(PE1)과 제1-1 중간 전극(CTE1_1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬단(SET2)(또는 제2 스테이지)은 제1-2 중간 전극(CTE1_2)과 제2-1 중간 전극(CTE2_1)을 포함하고, 제1-2 중간 전극(CTE1_2)과 제2-1 중간 전극(CTE2_1) 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬단(SET2)은 제1-2 중간 전극(CTE1_2)과 제2-1 중간 전극(CTE2_1) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1-1 중간 전극(CTE1_1)과 제1-2 중간 전극(CTE1_2)은 전기적 및/또는 물리적으로 연결될 수 있다. 제1-1 중간 전극(CTE1_1)과 제1-2 중간 전극(CTE1_2)은 연속하는 제1 직렬단(SET1)과 제2 직렬단(SET2)을 전기적으로 연결하는 제1 중간 전극(CTE1)을 구성할 수 있다.
제3 직렬단(SET3)(또는 제3 스테이지)은 제2-2 중간 전극(CTE2_2)과 제3-1 중간 전극(CTE3_1)을 포함하고, 제2-2 중간 전극(CTE2_2)과 제3-1 중간 전극(CTE3_1) 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 또한, 제3 직렬단(SET3)은 제2-2 중간 전극(CTE2_2)과 제3-1 중간 전극(CTE3_1) 사이에서 제3 발광 소자(LD3)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2-1 중간 전극(CTE2_1)과 제2-2 중간 전극(CTE2_2)은 전기적 및/또는 물리적으로 연결될 수 있다. 제2-1 중간 전극(CTE2_1)과 제2-2 중간 전극(CTE2_2)은 연속하는 제2 직렬단(SET2)과 제3 직렬단(SET3)을 전기적으로 연결하는 제2 중간 전극(CTE2)을 구성할 수 있다.
제4 직렬단(SET4)(또는 제4 스테이지)은 제3-2 중간 전극(CTE3_2)과 제2 화소 전극(PE2)을 포함하고, 제3-2 중간 전극(CTE3_2)과 제2 화소 전극(PE2) 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 또한, 제4 직렬단(SET4)은 제3-2 중간 전극(CTE3_2)과 제2 화소 전극(PE2) 사이에서 제4 발광 소자(LD4)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제3-1 중간 전극(CTE3_1)과 제3-2 중간 전극(CTE3_2)은 전기적 및/또는 물리적으로 연결될 수 있다. 제3-1 중간 전극(CTE3_1)과 제3-2 중간 전극(CTE3_2)은 연속하는 제3 직렬단(SET3)과 제4 직렬단(SET4)을 전기적으로 연결하는 제3 중간 전극(CTE3)을 구성할 수 있다.
상술한 실시예에서, 제1 직렬단(SET1)의 제1 화소 전극(PE1)이 발광부(EMU)의 애노드이고, 제4 직렬단(SET4)의 제2 화소 전극(PE2)이 상기 발광부(EMU)의 캐소드일 수 있다.
도 5 및 도 6에서는, 화소 회로(PXC)에 포함된 제1 내지 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 5 및 도 6에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 전기적으로 접속되는 실시예를 개시하였으나, 상기 발광부(EMU)는 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 전기적으로 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5 및 도 6에 도시된 실시예들에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광부(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 스캔 라인(Si), 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 제어선 등에 직접 전기적으로 접속될 수도 있다.
도 7은 도 4에 도시된 화소(PXL)를 개략적으로 도시한 평면도이며, 도 8은 도 7의 화소(PXL)의 일부 구성만을 개략적으로 도시한 평면도이다.
도 7에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들 및 상기 트랜지스터들에 전기적으로 연결된 신호 라인들의 도시를 생략하였다.
실시예에 있어서는, 설명의 편의를 위하여 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
실시예에 있어서, 두 구성들 간의 "연결"이라함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 4, 및 도 6 내지 도 8을 참조하면, 화소(PXL)는 기판(SUB) 상에 마련된 화소 영역(PXA)에 위치할 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 비발광 영역(NEMA)을 포함할 수 있다.
화소(PXL)는 비발광 영역(NEMA)에 위치한 뱅크(BNK)를 포함할 수 있다.
뱅크(BNK)는 화소(PXL)와 그에 인접한 인접 화소들(PXL) 각각의 화소 영역(PXA)(또는 발광 영역(EMA))을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다.
실시예에 있어서, 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 중 적어도 하나를 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층(또는 반사층)이 별도로 제공 및/또는 형성될 수도 있다.
뱅크(BNK)는, 화소 영역(PXA)에서 그 하부에 위치한 구성들을 노출하는 적어도 하나의 개구(OP)를 포함할 수 있다. 일 예로, 뱅크(BNK)는 화소 영역(PXA)에서 상기 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 실시예에 있어서, 화소(PXL)의 발광 영역(EMA)과 뱅크(BNK)의 제1 개구(OP1)는 서로 대응될 수 있다.
화소 영역(PXA)에서, 제2 개구(OP2)는 제1 개구(OP1)로부터 이격되게 위치하며, 상기 화소 영역(PXA)의 일측, 일 예로 하측에 인접하여 위치할 수 있다.
실시예에 있어서, 제2 개구(OP2)는 적어도 하나의 정렬 전극(ALE)이 제2 방향(DR2)으로 인접한 화소들(PXL)에 제공된 적어도 하나의 정렬 전극(ALE)과 분리되는 전극 분리 영역일 수 있다.
화소(PXL)는 적어도 발광 영역(EMA)에 제공되는 화소 전극들(PE) 및 중간 전극들(CTE), 상기 화소 전극들(PE)과 상기 중간 전극들(CTE)의 사이에 전기적으로 연결된 발광 소자들(LD), 적어도 비발광 영역(NEMA)에 제공되는 브릿지 패턴들(BRP), 상기 화소 전극들(PE) 및 상기 중간 전극들(CTE)과 대응하는 위치에 제공되는 정렬 전극들(ALE), 평면 상에서 볼 때 각각이 적어도 하나의 정렬 전극(ALE)과 중첩되도록 상기 정렬 전극들(ALE)의 하부에 제공되는 뱅크 패턴들(BNP)(또는 패턴들)을 포함할 수 있다. 일 예로, 화소(PXL)는, 적어도 발광 영역(EMA)에 제공된 제1 및 제2 화소 전극들(PE1, PE2), 제1 내지 제3 중간 전극들(CTE1, CTE2, CTE3), 발광 소자들(LD), 제1 내지 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4), 제1 내지 제3 뱅크 패턴들(BNP1, BNP2, BNP3)을 포함하고, 적어도 비발광 영역(NEMA)에 제공된 제1 내지 제4 브릿지 패턴들(BRP1, BRP2, BRP3, BRP4)을 포함할 수 있다.
화소(PXL)는 적어도 한 쌍의 화소 전극들(PE), 중간 전극들(CTE), 브릿지 패턴들(BRP), 정렬 전극들(ALE), 및/또는 뱅크 패턴들(BNP)을 포함할 수 있다. 상기 화소 전극들(PE), 상기 중간 전극들(CTE), 상기 브릿지 패턴들(BRP), 상기 정렬 전극들(ALE), 및/또는 상기 뱅크 패턴들(BNP) 각각의 개수, 형상, 크기, 및 배열 구조 등은 화소(PXL)(특히, 발광부(EMU))의 구조에 따라 다양하게 변경될 수 있다.
실시예에 있어서, 상기 화소(PXL)가 제공되는 기판(SUB)의 일 면을 기준으로, 뱅크 패턴들(BNP), 정렬 전극들(ALE), 브릿지 패턴들(BRP), 발광 소자들(LD), 화소 전극들(PE) 및/또는 중간 전극들(CTE)의 순으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라 화소(PXL)를 구성하는 전극 패턴들 및/또는 절연층의 위치 및 형성 순서는 다양하게 변경될 수 있다. 화소(PXL)의 적층 구조에 대한 설명은 도 9 내지 도 15를 참고하여 후술하기로 한다.
뱅크 패턴들(BNP)은, 적어도 발광 영역(EMA)에 제공되며, 상기 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)을 따라 연장될 수 있다.
각각의 뱅크 패턴(BNP)(“월(wall) 패턴”, “돌출 패턴”, "지지 패턴", 또는 "패턴"이라고도 함)은 발광 영역(EMA)에서 균일한 폭을 가질 수 있다. 일 예로, 제1, 제2, 및 제3 뱅크 패턴들(BNP1, BNP2, BNP3) 각각은, 평면 상에서 볼 때 발광 영역(EMA) 내에서 연장된 방향을 따라 일정한 폭을 가지는 바 형상을 가질 수 있다.
뱅크 패턴들(BNP)은 서로 동일하거나 상이한 폭을 가질 수 있다. 예를 들어, 제1 및 제3 뱅크 패턴들(BNP1, BNP3)은 적어도 발광 영역(EMA)에서 제1 방향(DR1)으로 서로 동일한 폭을 가지며, 제2 뱅크 패턴(BNP2)을 사이에 개재하고 서로 마주할 수 있다. 일 예로, 제1 및 제3 뱅크 패턴들(BNP1, BNP3)은, 발광 영역(EMA)에서 제2 뱅크 패턴(BNP2)을 중심으로 서로 대칭으로 형성될 수 있다.
뱅크 패턴들(BNP)은 발광 영역(EMA)에서 균일한 간격으로 배열될 수 있다. 예를 들어, 제1, 제2, 및 제3 뱅크 패턴들(BNP1, BNP2, BNP3)은, 발광 영역(EMA)에서 제1 방향(DR1)을 따라 일정한 간격을 두고 순차적으로 배열될 수 있다.
제1 및 제3 뱅크 패턴들(BNP1, BNP3) 각각은 적어도 발광 영역(EMA)에서 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩할 수 있다. 예를 들어, 제1 뱅크 패턴(BNP1)은 제1 정렬 전극(ALE1)의 일 영역과 중첩하도록 제1 정렬 전극(ALE1) 하부에 위치하고, 제3 뱅크 패턴(BNP3)은 제4 정렬 전극(ALE4)의 일 영역과 중첩되도록 제4 정렬 전극(ALE4) 하부에 위치할 수 있다.
제2 뱅크 패턴(BNP2)은 적어도 발광 영역(EMA)에서 제2 및 제3 정렬 전극들(ALE2, ALE2)과 부분적으로 중첩할 수 있다. 예를 들어, 제2 뱅크 패턴(BNP2)은 제2 정렬 전극(ALE2)의 일 영역 및 제3 정렬 전극(ALE3)의 일 영역 각각과 중첩하도록 제2 및 제3 정렬 전극들(ALE2, ALE3) 하부에 제공될 수 있다.
뱅크 패턴들(BNP)이 발광 영역(EMA)에서 정렬 전극들(ALE) 각각의 일 영역 하부에 제공됨에 따라, 상기 뱅크 패턴들(BNP)이 형성된 영역에서 정렬 전극들(ALE) 각각의 일 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)의 주변에 벽 구조물이 형성될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 마주하도록 발광 영역(EMA) 내에 벽 구조물이 형성될 수 있다.
실시예에서, 뱅크 패턴들(BNP) 및/또는 정렬 전극들(ALE)이 반사성의 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출되는 광이 화소(PXL)의 상부 방향(일 예로, 표시 장치의 화상 표시 방향)으로 향하게 되면서 화소(PXL)의 광 효율이 보다 개선될 수 있다.
정렬 전극들(ALE)은, 적어도 발광 영역(EMA)에 위치하며 상기 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)으로 연장될 수 있다. 또한, 정렬 전극들(ALE)은 뱅크(BNK)의 제2 개구(OP2)에서 그 일부가 제거되어 제2 방향(DR2)으로 인접한 화소들(PXL)의 정렬 전극(ALE)과 분리될 수 있다.
실시예에 있어서, 정렬 전극들(ALE)은 제1 방향(DR1)으로 서로 이격되게 배열되는 제1 정렬 전극(ALE1)(또는 제1 정렬 배선), 제2 정렬 전극(ALE2)(또는 제2 정렬 배선), 제3 정렬 전극(ALE3)(또는 제3 정렬 배선), 및 제4 정렬 전극(ALE4)(또는 제4 정렬 배선)을 포함할 수 있다.
제1 정렬 전극(ALE1)은 적어도 발광 영역(EMA)에서 제1 뱅크 패턴(BNP1) 상에 위치하여 상기 제1 뱅크 패턴(BNP1)과 중첩할 수 있다. 또한, 제1 정렬 전극(ALE1)은 적어도 비발광 영역(NEMA)에서 제1 브릿지 패턴(BRP1)과 부분적으로 중첩할 수 있다. 실시예에 있어서, 제1 정렬 전극(ALE1)은 적어도 비발광 영역(NEMA)에서 컨택 홀(CH)(또는 제1 컨택 홀(CH))을 통하여 제1 브릿지 패턴(BRP1)과 전기적으로 연결될 수 있다. 제1 정렬 전극(ALE1)은 뱅크(BNK)의 제2 개구(OP2)(또는 전극 분리 영역)에서 제2 방향(DR2)으로 인접한 화소들(PXL)에 제공된 제1 정렬 전극(ALE1')과 전기적으로 분리될 수 있다.
제2 정렬 전극(ALE2)은 적어도 발광 영역(EMA)에서 제2 뱅크 패턴(BNP2)의 일 측면 상에 위치하여 상기 제2 뱅크 패턴(BNP2)과 부분적으로 중첩할 수 있다. 또한, 제2 정렬 전극(ALE2)은 적어도 비발광 영역(NEMA)에서 제2 브릿지 패턴(BRP2)과 부분적으로 중첩할 수 있다. 실시예에 있어서, 제2 정렬 전극(ALE2)은 적어도 비발광 영역(NEMA)에서 컨택 홀(CH)(또는 제2 컨택 홀(CH))을 통하여 제2 브릿지 패턴(BRP2)과 전기적으로 연결될 수 있다. 또한, 제2 정렬 전극(ALE2)은 뱅크(BNK)의 제2 개구(OP2)(또는 전극 분리 영역)에서 상기 제2 브릿지 패턴(BRP2)을 통하여 제2 방향(DR2)으로 인접한 화소(PXL)에 제공된 제2 정렬 전극(ALE2')과 연결될 수 있다. 이때, 인접한 화소(PXL)에 제공된 제2 정렬 전극(ALE2')은 해당 화소(PXL)에 제공된 제3 정렬 전극(ALE3')과 일체로 형성되어 상기 제3 정렬 전극(ALE3')과 전기적 및/또는 물리적으로 연결될 수 있다.
제3 정렬 전극(ALE3)은 적어도 발광 영역(EMA)에서 상기 제2 뱅크 패턴(BNP2)의 타 측면 상에 위치하여 상기 제2 뱅크 패턴(BNP2)과 부분적으로 중첩할 수 있다. 실시예에 있어서, 제3 정렬 전극(ALE3)은 적어도 비발광 영역(NEMA)에서 컨택 홀(CH)(또는 제3 컨택 홀(CH))을 통하여 제3 브릿지 패턴(BRP3)과 전기적으로 연결될 수 있다. 또한, 제3 정렬 전극(ALE3)은 뱅크(BNK)의 제2 개구(OP2)(또는 전극 분리 영역)에서 상기 제3 브릿지 패턴(BRP3)을 통하여 제2 방향(DR2)으로 인접한 화소(PXL)에 제공된 제3 정렬 전극(ALE3')과 연결될 수 있다. 이때, 인접한 화소(PXL)에 제공된 제3 정렬 전극(ALE3')은 해당 화소(PXL)에 제공된 제2 정렬 전극(ALE2')과 일체로 형성되어 상기 제2 정렬 전극(ALE2')과 전기적 및/또는 물리적으로 연결될 수 있다.
제4 정렬 전극(ALE4)은 적어도 발광 영역(EMA)에서 제3 뱅크 패턴(BNP3) 상에 위치하여 상기 제3 뱅크 패턴(BNP3)과 중첩할 수 있다. 또한, 제4 정렬 전극(ALE4)은 적어도 비발광 영역(NEMA)에서 컨택 홀(CH)(또는 제4 컨택 홀(CH))을 통하여 제4 브릿지 패턴(BRP4)과 전기적으로 연결될 수 있다. 제4 정렬 전극(ALE4)은 뱅크(BNK)의 제2 개구(OP2)(또는 전극 분리 영역)에서 제2 방향(DR2)으로 인접한 화소들(PXL)에 제공된 제4 정렬 전극(ALE4')과 분리될 수 있다.
브릿지 패턴들(BRP)은, 적어도 비발광 영역(NEMA)에 위치하며, 상기 비발광 영역(NEMA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)으로 연장될 수 있다. 또한, 브릿지 패턴들(BRP)은 비발광 영역(NEMA)의 일 영역에 해당하는 뱅크(BNK)의 제2 개구(OP2)(또는 전극 분리 영역) 내에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)으로 연장될 수 있다.
브릿지 패턴들(BRP)은 적어도 비발광 영역(NEMA)에서 제1 방향(DR1)을 따라 서로 이격된 제1 브릿지 패턴(BRP1), 제2 브릿지 패턴(BRP2), 제3 브릿지 패턴(BRP3), 및 제4 브릿지 패턴(BRP4)를 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 적어도 하나의 정렬 전극(ALE), 일 예로, 제1 정렬 전극(ALE1)과 비발광 영역(NEMA)에서 부분적으로 중첩하며, 상기 제1 정렬 전극(ALE1)과 전기적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1)은 제2 방향(DR2)을 따라 배열되며 전기적으로 서로 연결된 제1-1 브릿지 패턴(BRP1_1)과 제1-2 브릿지 패턴(BRP1_2)을 포함할 수 있다.
제1-1 브릿지 패턴(BRP1_1)은 평면 상에서 볼 때 비발광 영역(NEMA)의 상단부에 위치할 수 있으며, 상기 비발광 영역(NEMA)에서 상기 제1 정렬 전극(ALE1)의 적어도 일부와 부분적으로 중첩할 수 있다. 일 예로, 제1-1 브릿지 패턴(BRP1_1)은 상기 비발광 영역(NEMA)에서 상기 제1 정렬 전극(ALE1)의 일 단(일 예로, 상단부) 상에 위치하여 상기 제1 정렬 전극(ALE1)의 일 단과 부분적으로 중첩할 수 있다. 제1-1 브릿지 패턴(BRP1_1)은 상기 비발광 영역(NEMA)에서 대응하는 컨택 홀(CH)을 통하여 제1 정렬 전극(ALE1)과 전기적으로 연결될 수 있다. 상기 컨택 홀(CH)은 제1-1 브릿지 패턴(BRP1_1)과 제1 정렬 전극(ALE1)의 일 단 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다.
실시예에 있어서, 제1-1 브릿지 패턴(BRP1_1)은 상기 비발광 영역(NEMA)의 상단부에서 제1 컨택부(CNT1)를 통하여 화소 회로(PXC)의 일부 구성, 일 예로, 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 컨택부(CNT1)는 제1-1 브릿지 패턴(BRP1_1)과 상기 제1 트랜지스터(T1) 사이에 위치한 적어도 하나 이상의 절연층의 일부가 제거되어 형성될 수 있다.
제1-2 브릿지 패턴(BRP1_2)은 평면 상에서 볼 때 비발광 영역(NEMA)의 하단부에 위치할 수 있다. 제1-2 브릿지 패턴(BRP1_2)은 상기 비발광 영역(NEMA)에서 상기 제1 정렬 전극(ALE1)의 적어도 일부와 부분적으로 중첩할 수 있다. 일 예로, 제1-2 브릿지 패턴(BRP1_2)은 상기 비발광 영역(NEMA)에서 상기 제1 정렬 전극(ALE1)의 타 단(일 예로, 하단부) 상에 위치하여 상기 제1 정렬 전극(ALE1)의 타 단과 부분적으로 중첩할 수 있다.
제1-2 브릿지 패턴(BRP1_2)의 일 단은 상기 비발광 영역(NEMA)에서 대응하는 컨택 홀(CH)을 통하여 상기 제1 정렬 전극(ALE1)과 전기적으로 연결될 수 있다. 상기 컨택 홀(CH)은 제1-2 브릿지 패턴(BRP1_2)과 제1 정렬 전극(ALE1)의 타 단 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다.
제1-2 브릿지 패턴(BRP1_2)의 타 단은 뱅크(BNK)의 제2 개구(OP2) 내에서 대응하는 컨택 홀(CH)을 통하여 잔류 도전 패턴(CP)에 전기적으로 접속할 수 있다. 상기 잔류 도전 패턴(CP)은, 전극 분리 공정(일 예로, 제1 정렬 전극(ALE1)과 제2 방향(DR2)으로 인접한 인접 화소(PXL)에 제공된 제1 정렬 전극(ALE1')의 전기적 연결을 차단하기 위한 공정)에서 제거되지 않고 제1-2 브릿지 패턴(BRP1_2)과 중첩하는 상기 인접 화소(PXL)에 제공된 제1 정렬 전극(ALE1')의 일부일 수 있다.
실시예에 있어서, 제1-2 브릿지 패턴(BRP1_2)은 뱅크(BNK)의 제2 개구(OP2) 내에서 제1 화소 전극(PE1)과 직접 접촉하여 상기 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 적어도 하나의 정렬 전극(ALE), 일 예로, 제2 정렬 전극(ALE2)과 비발광 영역(NEMA)에서 부분적으로 중첩하며, 상기 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있다. 제2 브릿지 패턴(BRP2)은 제2 방향(DR2)을 따라 배열되며 전기적으로 서로 연결된 제2-1 브릿지 패턴(BRP2_1)과 제2-2 브릿지 패턴(BRP2_2)을 포함할 수 있다.
제2-1 브릿지 패턴(BRP2_1)은 평면 상에서 볼 때 비발광 영역(NEMA)의 상단부에 위치하며, 제1 방향(DR1)으로 제1-1 브릿지 패턴(BRP1_1)과 이격될 수 있다. 제2-1 브릿지 패턴(BRP2_1)은 상기 비발광 영역(NEMA)에서 제2 정렬 전극(ALE2)의 적어도 일부와 부분적으로 중첩할 수 있다. 일 예로, 제2-1 브릿지 패턴(BRP2_1)은 상기 비발광 영역(NEMA)에서 상기 제2 정렬 전극(ALE2)의 일 단(일 예로, 상단부) 상에 위치하여 상기 제2 정렬 전극(ALE2)의 일 단과 부분적으로 중첩할 수 있다. 제2-1 브릿지 패턴(BRP2_1)은 상기 비발광 영역(NEMA)에서 대응하는 컨택 홀(CH)을 통하여 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있다. 상기 컨택 홀(CH)은 제2-1 브릿지 패턴(BRP2_1)과 제2 정렬 전극(ALE2)의 일 단 사이에 위치하는 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다.
제2-2 브릿지 패턴(BRP2_2)은 평면 상에서 볼 때 비발광 영역(NEMA)의 하단부에 위치할 수 있으며, 제1 방향(DR1)으로 제1-2 브릿지 패턴(BRP1_2)과 이격될 수 있다. 제2-2 브릿지 패턴(BRP2_2)은 상기 비발광 영역(NEMA)에서 상기 제2 정렬 전극(ALE2)의 적어도 일부와 부분적으로 중첩할 수 있다. 일 예로, 제2-2 브릿지 패턴(BRP2_2)은 상기 비발광 영역(NEMA)에서 상기 제2 정렬 전극(ALE2)의 타 단(일 예로, 하단부) 상에 위치하여 상기 제2 정렬 전극(ALE2)의 타 단과 부분적으로 중첩할 수 있다.
제2-2 브릿지 패턴(BRP2_2)의 일 단은 상기 비발광 영역(NEMA)에서 대응하는 컨택 홀(CH)을 통하여 상기 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있다. 상기 컨택 홀(CH)은 제2-2 브릿지 패턴(BRP2_2)과 제2 정렬 전극(ALE2)의 타 단 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다.
실시예에 있어서, 제2-2 브릿지 패턴(BRP2_2)은 뱅크(BNK)의 제2 개구(OP2)에서 대응하는 컨택 홀(CH)을 통하여 제2 방향(DR2)으로 인접한 화소(PXL)의 제2 정렬 전극(ALE2')과 전기적으로 연결될 수 있다.
제3 브릿지 패턴(BRP3)은 적어도 하나의 정렬 전극(ALE), 일 예로, 제3 정렬 전극(ALE3)과 비발광 영역(NEMA)에서 부분적으로 중첩하며, 상기 제3 정렬 전극(ALE3)과 전기적으로 연결될 수 있다. 제3 브릿지 패턴(BRP3)은 제2 방향(DR2)을 따라 배열되며 전기적으로 연결된 제3-1 브릿지 패턴(BRP3_1)과 제3-2 브릿지 패턴(BRP3_2)을 포함할 수 있다.
제3-1 브릿지 패턴(BRP3_1)은 평면 상에서 볼 때 비발광 영역(NEMA)의 상단부에 위치할 수 있으며, 상기 비발광 영역(NEMA)에서 제1 방향(DR1)으로 제2-1 브릿지 패턴(BRP2_1)과 이격될 수 있다. 제3-1 브릿지 패턴(BRP3_1)은 상기 비발광 영역(NEMA)에서 상기 제3 정렬 전극(ALE3)의 적어도 일부와 부분적으로 중첩할 수 있다. 일 예로, 제3-1 브릿지 패턴(BRP3_1)은 상기 비발광 영역(NEMA)에서 상기 제3 정렬 전극(ALE3)의 일 단(일 예로, 상단부) 상에 위치하여 상기 제3 정렬 전극(ALE3)의 일 단과 부분적으로 중첩할 수 있다. 제3-1 브릿지 패턴(BRP3_1)은 상기 비발광 영역(NEMA)에서 대응하는 컨택 홀(CH)을 통하여 제3 정렬 전극(ALE3)과 전기적으로 연결될 수 있다. 상기 컨택 홀(CH)은 제3-1 브릿지 패턴(BRP3_1)과 제3 정렬 전극(ALE3)의 일 단 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다.
실시예에 있어서, 제3-1 브릿지 패턴(BRP3_1)은 상기 비발광 영역(NEMA)의 상단부에서 제2 컨택부(CNT2)를 통하여 화소 회로(PXC)의 일부 구성, 일 예로, 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다. 제2 컨택부(CNT2)는 제3-1 브릿지 패턴(BRP3_1)과 상기 제2 전원 라인(PL2) 사이에 위치한 적어도 하나 이상의 절연층의 일부가 제거되어 형성될 수 있다.
제3-2 브릿지 패턴(BRP3_2)은 평면 상에서 볼 때 비발광 영역(NEMA)의 하단부에 위치할 수 있으며, 제1 방향(DR1)으로 제2-2 브릿지 패턴(BRP2_2)과 이격될 수 있다. 제3-2 브릿지 패턴(BRP3_2)은 상기 비발광 영역(NEMA)에서 상기 제3 정렬 전극(ALE3)의 적어도 일부와 부분적으로 중첩할 수 있다. 일 예로, 제3-2 브릿지 패턴(BRP3_2)은 상기 비발광 영역(NEMA)에서 상기 제3 정렬 전극(ALE3)의 타 단(일 예로, 하단부) 상에 위치하여 상기 제3 정렬 전극(ALE3)의 타 단과 부분적으로 중첩할 수 있다. 제3-2 브릿지 패턴(BRP3_2)은 상기 비발광 영역(NEMA)에서 대응하는 컨택 홀(CH)을 통하여 상기 제3 정렬 전극(ALE3)과 전기적으로 연결될 수 있다. 상기 컨택 홀(CH)은 제3-2 브릿지 패턴(BRP3_2)과 제3 정렬 전극(ALE3)의 타 단 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다.
실시예에 있어서, 제3-2 브릿지 패턴(BRP3_2)은 뱅크(BNK)의 제2 개구(OP2) 내에서 제2 화소 전극(PE2)과 직접 접촉하여 상기 제2 화소 전극(PE2)과 전기적으로 연결될 수 있다. 제3-2 브릿지 패턴(BRP3_2)은 뱅크(BNK)의 제2 개구(OP2) 내에서 대응하는 컨택 홀(CH)을 통하여 제2 방향(DR2)으로 인접한 화소(PXL)에 제공된 제3 정렬 전극(ALE3')과 전기적으로 연결될 수 있다.
제4 브릿지 패턴(BRP4)은 적어도 하나의 정렬 전극(ALE), 일 예로, 제4 정렬 전극(ALE4)과 비발광 영역(NEMA)에서 부분적으로 중첩하며, 상기 제4 정렬 전극(ALE4)과 전기적으로 연결될 수 있다. 제4 브릿지 패턴(BRP4)은 제2 방향(DR2)을 따라 배열되며 전기적으로 서로 연결된 제4-1 브릿지 패턴(BRP4_1)과 제4-2 브릿지 패턴(BRP4_2)을 포함할 수 있다.
제4-1 브릿지 패턴(BRP4_1)은 평면 상에서 볼 때 비발광 영역(NEMA)의 상단부에 위치하며, 제1 방향(DR1)으로 제3-1 브릿지 패턴(BRP3_1)과 이격될 수 있다. 제4-1 브릿지 패턴(BRP4_1)은 상기 비발광 영역(NEMA)에서 제4 정렬 전극(ALE4)의 적어도 일부와 부분적으로 중첩할 수 있다. 일 예로, 제4-1 브릿지 패턴(BRP4_1)은 상기 비발광 영역(NEMA)에서 상기 제4 정렬 전극(ALE4)의 일 단(일 예로, 상단부) 상에 위치하여 상기 제4 정렬 전극(ALE4)의 일 단과 부분적으로 중첩할 수 있다. 제4-1 브릿지 패턴(BRP4_1)은 상기 비발광 영역(NEMA)에서 대응하는 컨택 홀(CH)을 통하여 제4 정렬 전극(ALE4)과 전기적으로 연결될 수 있다. 상기 컨택 홀(CH)은 제4-1 브릿지 패턴(BRP4_1)과 제4 정렬 전극(ALE4)의 일 단 사이에 위치하는 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다.
제4-2 브릿지 패턴(BRP4_2)은 평면 상에서 볼 때 비발광 영역(NEMA)의 하단부에 위치할 수 있으며, 제1 방향(DR1)으로 제3-2 브릿지 패턴(BRP3_2)과 이격될 수 있다. 제4-2 브릿지 패턴(BRP4_2)은 상기 비발광 영역(NEMA)에서 상기 제4 정렬 전극(ALE4)의 적어도 일부와 부분적으로 중첩할 수 있다. 일 예로, 제4-2 브릿지 패턴(BRP4_2)은 상기 비발광 영역(NEMA)에서 상기 제4 정렬 전극(ALE4)의 타 단(일 예로, 하단부) 상에 위치하여 상기 제4 정렬 전극(ALE4)의 타 단과 부분적으로 중첩할 수 있다.
제4-2 브릿지 패턴(BRP4_2)의 일 단은 상기 비발광 영역(NEMA)에서 대응하는 컨택 홀(CH)을 통하여 상기 제4 정렬 전극(ALE4)과 전기적으로 연결될 수 있다. 상기 컨택 홀(CH)은 제4-2 브릿지 패턴(BRP4_2)과 제4 정렬 전극(ALE4)의 타 단 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다.
제4-2 브릿지 패턴(BRP4_2)의 타 단은 뱅크(BNK)의 제2 개구(OP2) 내에서 대응하는 컨택 홀(CH)을 통하여 잔류 도전 패턴(CP)에 전기적으로 접속할 수 있다. 상기 잔류 도전 패턴(CP)은, 전극 분리 공정(일 예로, 제4 정렬 전극(ALE4)과 제2 방향(DR2)으로 인접한 인접 화소(PXL)에 제공된 제4 정렬 전극(ALE4')의 전기적 연결을 차단하기 위한 공정)에서 제거되지 않고 제4-2 브릿지 패턴(BRP4_2)과 중첩하는 상기 인접 화소(PXL)에 제공된 제4 정렬 전극(ALE4')의 일부일 수 있다.
정렬 전극들(ALE) 및 브릿지 패턴들(BRP) 중 하나 또는 다른 하나는, 각각의 컨택부를 통하여 해당 화소(PXL)의 화소 회로(PXC) 및/또는 전원 라인에 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1) 및/또는 제1 브릿지 패턴(BRP1)은 제1 컨택부(CNT1)를 통하여 화소 회로(PXC) 및/또는 제1 전원 라인(PL1)에 전기적으로 연결되고, 제3 정렬 전극(ALE3) 및/또는 제3 브릿지 패턴(BRP3)은 제2 컨택부(CNT2)를 통하여 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다.
실시예에 있어서, 제1 컨택부(CNT1)와 제2 컨택부(CNT2)는 뱅크(BNK)와 중첩하도록 비발광 영역(NEMA) 내에 위치할 수 있다. 실시예에 있어서, 제1 컨택부(CNT1)는 화소 회로(PXC)의 일부 구성을 외부로 노출할 수 있고, 제2 컨택부(CNT2)는 제2 전원 라인(PL2)을 외부로 노출할 수 있다.
서로 인접한 한 쌍의 정렬 전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 브릿지 패턴들(BRP)을 통하여 서로 다른 신호들을 공급받으며, 발광 영역(EMA)에서 균일한 간격으로 서로 이격될 수 있다. 또한, 발광 영역(EMA)에서 적어도 두 쌍의 정렬 전극들(ALE)이 제공된다고 할 때, 각 쌍의 정렬 전극들(ALE)은 동일한 간격으로 서로 이격될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받고, 제3 및 제4 정렬 전극들(ALE3, ALE4)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받을 수 있다. 이 경우, 발광 영역(EMA)에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 제1 방향(DR1)을 따라 일정한 간격을 두고 서로 이격되고, 제3 및 제4 정렬 전극들(ALE3, ALE4)도 제1 방향(DR1)을 따라 일정한 간격을 두고 서로 이격될 수 있다.
발광 소자들(LD)을 정렬하는 단계에서, 제1 정렬 전극(ALE1)은 제1 브릿지 패턴(BRP1)을 통하여 제2 방향(DR2)으로 인접한 인접 화소(PXL)에 위치한 제1 정렬 전극들(ALE1')과 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)은 제2 브릿지 패턴(BRP2)을 통하여 제2 방향(DR2)으로 인접한 인접 화소(PXL)에 위치한 제2 정렬 전극(ALE2')과 전기적으로 연결될 수 있고, 제3 정렬 전극(ALE3)은 제3 브릿지 패턴(BRP3)을 통하여 제2 방향(DR2)으로 인접한 인접 화소(PXL)에 위치한 제3 정렬 전극(ALE3')과 전기적으로 연결될 수 있으며, 제4 정렬 전극(ALE4)은 제4 브릿지 패턴(BRP4)을 통하여 제2 방향(DR2)으로 인접한 인접 화소(PXL)에 위치한 제4 정렬 전극(ALE4')과 전기적으로 연결될 수 있다.
제2 및 제3 정렬 전극들(ALE2, ALE3)은 발광 소자들(LD)의 정렬 단계에서 서로 동일한 신호를 공급받을 수 있다. 제2 및 제3 정렬 전극들(ALE2, ALE3)은 발광 소자들(LD)의 정렬 단계에서 서로 일체로 전기적으로 연결되거나 또는 비일체로 전기적으로 연결될 수 있다.
상술한 정렬 신호들은 정렬 전극들(ALE) 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 정렬 신호들 중 적어도 하나는 교류 신호(또는 전압)일 수 있으나, 이에 한정되는 것은 아니다.
일 영역이 제1 컨택부(CNT1)에 의해 노출된 화소 회로(PXC)의 일부 구성은 상기 제1 컨택부(CNT1) 상부에 위치한 제1-1 브릿지 패턴(BRP1_1)과 직접 접촉하여 전기적으로 연결될 수 있다. 이에 따라, 대응하는 컨택 홀(CH)을 통하여 제1-1 브릿지 패턴(BRP1_1)과 전기적으로 연결된 제1 정렬 전극(ALE1)은 상기 화소 회로(PXC)의 일부 구성과 전기적으로 연결될 수 있다. 또한, 제1 정렬 전극(ALE1)은 대응하는 컨택 홀(CH)을 통하여 제1-2 브릿지 패턴(BRP1_2)과 전기적으로 연결될 수 있다. 제1-2 브릿지 패턴(BRP1_2)은 그 상부에 직접 배치된 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다. 이에 따라, 상기 화소 회로(PXC)의 일부 구성, 상기 제1-1 브릿지 패턴(BRP1_1), 상기 제1 정렬 전극(ALE1), 상기 제1-2 브릿지 패턴(BRP1_2), 및 상기 제1 화소 전극(PE1)은 전기적으로 서로 연결될 수 있다. 실시예에 있어서, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1) 및 제1-1 브릿지 패턴(BRP1_1)을 통하여 화소 회로(PXC)의 일부 구성과 전기적으로 연결될 수 있고, 제1-2 브릿지 패턴(BRP1_2)을 통하여 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다.
일 영역이 제2 컨택부(CNT2)에 의해 노출된 제2 전원 라인(PL2)은 상기 제2 컨택부(CNT2) 상부에 위치한 제3-1 브릿지 패턴(BRP3_1)과 직접 접촉하여 전기적으로 연결될 수 있다. 이에 따라, 대응하는 컨택 홀(CH)을 통하여 제3-1 브릿지 패턴(BRP3_1)과 전기적으로 연결된 제3 정렬 전극(ALE3)은 상기 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다. 또한, 제3 정렬 전극(ALE3)은 대응하는 컨택 홀(CH)을 통하여 제3-2 브릿지 패턴(BRP3_2)과 전기적으로 연결될 수 있다. 제3-2 브릿지 패턴(BRP3_2)은 그 상부에 직접 배치된 제2 화소 전극(PE2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 전원 라인(PL2), 상기 제3-1 브릿지 패턴(BRP3_1), 상기 제3 정렬 전극(ALE3), 상기 제3-2 브릿지 패턴(BRP3_2), 및 상기 제2 화소 전극(PE2)은 전기적으로 연결될 수 있다. 실시예에 있어서, 제3 정렬 전극(ALE3)은 제2 컨택부(CNT2) 및 제3-1 브릿지 패턴(BRP3_1)을 통하여 제2 전원 라인(PL2)과 전기적으로 연결될 수 있고, 제3-2 브릿지 패턴(BRP3_2)을 통하여 제2 화소 전극(PE2)과 전기적으로 연결될 수 있다.
발광 영역(EMA)(또는 화소 영역(PXA))에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에서, 상기 발광 영역(EMA)(또는 화소 영역(PXA))에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD)은 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4)를 포함할 수 있다.
제1 발광 소자(LD1)는 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 정렬되어 제1 화소 전극(PE1)과 제1 중간 전극(CTE1) 사이에 전기적으로 연결될 수 있고, 제2 발광 소자(LD2)는 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 정렬되어 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2) 사이에 전기적으로 연결될 수 있다. 평면 상에서 볼 때, 제1 발광 소자(LD1)는 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 영역 중 하단에 정렬되고, 제2 발광 소자(LD2)는 상기 영역 중 상단에 정렬될 수 있다.
실시예에 있어서, 제1 발광 소자(LD1)와 제2 발광 소자(LD2)는 복수 개로 제공될 수 있다. 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)는 제1 화소 전극(PE1)에 전기적으로 연결되고, 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)는 제1 중간 전극(CTE1)에 전기적으로 연결될 수 있다. 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)는 제1 중간 전극(CTE1)에 전기적으로 연결되고, 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)는 제2 중간 전극(CTE2)에 전기적으로 연결될 수 있다.
제3 발광 소자(LD3)는 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 사이에 정렬되어 제2 중간 전극(CTE2)과 제3 중간 전극(CTE3) 사이에 전기적으로 연결될 수 있으며, 제4 발광 소자(LD4)는 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 사이에 정렬되어 제3 중간 전극(CTE3)과 제2 화소 전극(PE2) 사이에 전기적으로 연결될 수 있다. 평면 상에서 볼 때, 제3 발광 소자(LD3)는 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 사이의 영역 중 상단에 정렬되고, 제4 발광 소자(LD4)는 상기 영역 중 하단에 정렬될 수 있다.
실시예에 있어서, 제3 발광 소자(LD3)와 제4 발광 소자(LD4)는 복수 개로 제공될 수 있다. 제3 발광 소자들(LD3) 각각의 제1 단부(EP1)는 제2 중간 전극(CTE2)에 전기적으로 연결되고, 제3 발광 소자들(LD3) 각각의 제2 단부(EP2)는 제3 중간 전극(CTE3)에 전기적으로 연결될 수 있다. 제4 발광 소자들(LD4) 각각의 제1 단부(EP1)는 제3 중간 전극(CTE3)에 전기적으로 연결되고, 제4 발광 소자들(LD4) 각각의 제2 단부(EP2)는 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다.
상술한 바와 같이, 발광 영역(EMA)의 좌측 하단에는 제1 발광 소자들(LD1)이 위치하고, 발광 영역(EMA)의 좌측 상단에는 제2 발광 소자들(LD2)이 위치하고, 발광 영역(EMA)의 우측 상단에는 제3 발광 소자들(LD3)이 위치하며, 발광 영역(EMA)의 우측 하단에는 제4 발광 소자들(LD4)이 위치할 수 있다. 다만, 발광 소자들(LD)의 배열 및/또는 연결 구조가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD)의 배열 및/또는 연결 구조 등은 발광부(EMU)에 포함된 구성들 및/또는 직렬단(또는 스테이지)의 개수 등에 따라 다양하게 변경될 수 있다.
제1 발광 소자들(LD1)은 제1 화소 전극(PE1)과 제1 중간 전극(CTE1) 사이에 상호 병렬로 전기적으로 연결되고, 제1 직렬단(SET1)을 구성할 수 있다. 제2 발광 소자들(LD2)은 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2) 사이에 상호 병렬로 전기적으로 연결되고, 제2 직렬단(SET2)을 구성할 수 있다. 제3 발광 소자들(LD3)은 제2 중간 전극(CTE2)과 제3 중간 전극(CTE3) 사이에 상호 병렬로 전기적으로 연결되고, 제3 직렬단(SET3)을 구성할 수 있다. 제4 발광 소자들(LD4)은 제3 중간 전극(CTE3)과 제2 화소 전극(PE2) 사이에 상호 병렬로 전기적으로 연결되고, 제4 직렬단(SET4)을 구성할 수 있다.
실시예에서, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4) 각각은, 도 1 내지 도 3을 참고하여 설명한 발광 소자(LD)일 수 있다.
화소 전극들(PE)(또는 전극)과 중간 전극들(CTE)은 적어도 발광 영역(EMA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 화소 전극(PE)과 각각의 중간 전극(CTE)은 각각의 정렬 전극(ALE) 및 대응하는 발광 소자들(LD)과 중첩하도록 상기 각각의 정렬 전극(ALE) 및 상기 대응하는 발광 소자들(LD) 상에 형성되어, 적어도 발광 소자들(LD)에 전기적으로 연결될 수 있다.
제1 화소 전극(PE1)(또는 제1 전극)은, 제1 정렬 전극(ALE1)의 일 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1) 각각의 제1 단부(EP1) 상에 형성되어 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다.
제2 화소 전극(PE2)(또는 제2 전극)은, 제3 정렬 전극(ALE3)의 일 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4) 각각의 제2 단부(EP2) 상에 형성되어 제4 발광 소자들(LD4) 각각의 제2 단부(EP2)에 전기적으로 연결될수 있다. 또한, 제2 화소 전극(PE2)은 적어도 하나의 중간 전극(CTE) 및/또는 발광 소자들(LD)을 경유하여 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)에 전기적으로 연결될 수 있다. 일 예로, 제2 화소 전극(PE2)은 제1 중간 전극(CTE1), 제2 발광 소자(LD2), 제2 중간 전극(CTE2), 제3 발광 소자(LD3), 제3 중간 전극(CTE3), 및 제4 발광 소자(LD4)를 경유하여 각 제1 발광 소자(LD1)의 제2 단부(EP2)에 전기적으로 연결될 수 있다.
제1 중간 전극(CTE1)은 제2 정렬 전극(ALE2)의 일 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 상에 형성되어 각 제1 발광 소자(LD1)의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 또한, 제1 중간 전극(CTE1)은 제1 정렬 전극(ALE1)의 다른 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2) 각각의 제1 단부(EP1) 상에 형성되어 각 제2 발광 소자(LD2)의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 상술한 제1 중간 전극(CTE1)은 제1 직렬단(SET1)(또는 제1 발광 소자들(LD1))과 제2 직렬단(SET2)(또는 제2 발광 소자들(LD2))을 연결하는 제1 연결 전극일 수 있다.
이를 위하여, 제1 중간 전극(CTE1)은 적어도 1회 이상 절곡된 형상을 가질 수 있다. 일 예로, 제1 중간 전극(CTE1)은, 적어도 하나의 제1 발광 소자(LD1)가 배열되는 영역과 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역의 사이(또는 경계)에서 적어도 1회 이상 절곡되거나 꺽이거나 구부러진 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 중간 전극(CTE1)은 연속하는 제1 직렬단(SET1)과 제2 직렬단(SET2)을 안정적으로 연결하는 범위 내에서 다양한 형상으로 변경될 수 있다.
제1 중간 전극(CTE1)은 제1 화소 전극(PE1)과 제2 화소 전극(PE2)의 사이에 위치하며, 발광 소자들(LD)을 통하여 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 전기적으로 연결될 수 있다. 예를 들어, 제1 중간 전극(CTE1)은 적어도 하나의 제1 발광 소자(LD1)를 통하여 제1 화소 전극(PE1)에 전기적으로 연결되고, 적어도 하나의 제2, 제3, 및/또는 제4 발광 소자들(LD2, LD3, LD4)을 통하여 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다.
제2 중간 전극(CTE2)은 제2 정렬 전극(ALE2)의 다른 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2) 각각의 제2 단부(EP2) 상에 형성되어 각 제2 발광 소자(LD2)의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 또한, 제2 중간 전극(CTE2)은 제4 정렬 전극(ALE4)의 일 영역(일 예로, 상단 영역) 및 제3 발광 소자들(LD3) 각각의 제1 단부(EP1) 상에 형성되어, 각 제3 발광 소자(LD3)의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제2 중간 전극(CTE2)은, 발광 영역(EMA)에서 제2 발광 소자들(LD2) 각각의 제2 단부(EP2) 및 제3 발광 소자들(LD3) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 상술한 제2 중간 전극(CTE2)은 제2 직렬단(SET2)(또는 제2 발광 소자들(LD2))과 제3 직렬단(SET3)(또는 제3 발광 소자들(LD3))을 연결하는 제2 연결 전극일 수 있다.
이를 위하여, 제2 중간 전극(CTE2)은 적어도 1회 이상 절곡된 형상을 가질 수 있다. 예를 들어, 제2 중간 전극(CTE2)은, 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역의 경계(또는 사이) 또는 그 주변에서, 절곡되거나 꺽이거나 구부러진 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에서, 제2 중간 전극(CTE2)은 연속하는 제2 직렬단(SET2)과 제3 직렬단(SET3)을 안정적으로 전기적으로 연결하는 범위 내에서 다양한 형상으로 변경될 수 있다. 실시예에 있어서, 비발광 영역(NEMA)으로 연장되지 않고 발광 영역(EMA)의 내부에만 위치할 수 있으나, 이에 한정되는 것은 아니다.
또한, 제2 중간 전극(CTE2)은 발광 소자들(LD)을 통하여 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제2 중간 전극(CTE2)은 적어도 하나의 제1 및/또는 제2 발광 소자들(LD1, LD2)을 통하여 제1 화소 전극(PE1)에 전기적으로 연결되고, 적어도 하나의 제3 및/또는 제4 발광 소자들(LD3, LD4)을 통하여 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다.
제3 중간 전극(CTE3)은 제3 정렬 전극(ALE3)의 다른 영역(일 예로, 상단 영역) 및 제3 발광 소자들(LD3) 각각의 제2 단부(EP2) 상에 형성되어, 각 제3 발광 소자(LD3)의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 또한, 제3 중간 전극(CTE3)은 제4 정렬 전극(ALE4)의 다른 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4) 각각의 제1 단부(EP1) 상에 형성되어, 각 제4 발광 소자(LD4)의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제3 중간 전극(CTE3)은, 발광 영역(EMA)에서 제3 발광 소자들(LD3) 각각의 제2 단부(EP2) 및 제4 발광 소자들(LD4) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 상술한 제3 중간 전극(CTE3)은 제3 직렬단(SET3)(또는 제3 발광 소자들(LD3))과 제4 직렬단(SET4)(또는 제4 발광 소자들(LD4))을 전기적으로 연결하는 제3 연결 전극일 수 있다.
이를 위하여, 제3 중간 전극(CTE3)은 적어도 1회 이상 절곡된 형상을 가질 수 있다. 예를 들어, 제3 중간 전극(CTE3)은, 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열되는 영역 사이(또는 경계)에서 절곡되거나 꺽이거나 구부러진 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에서, 제3 중간 전극(CTE3)은 연속하는 제3 직렬 단(SET3)과 제4 직렬 단(SET4)을 안정적으로 전기적으로 연결하는 범위 내에서 다양한 형상으로 변경될 수 있다.
또한, 제3 중간 전극(CTE3)은 발광 소자들(LD)을 통하여 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 전기적으로 연결될 수 있다. 예를 들어, 제3 중간 전극(CTE3)은 적어도 하나의 제1, 제2 및/또는 제3 발광 소자들(LD1, LD2, LD3)을 통해 제1 화소 전극(PE1)에 전기적으로 연결되고, 적어도 하나의 제4 발광 소자(LD4)를 통해 제2 화소 전극(PE2)에 전기적으로 연결될 수 있다.
상술한 바와 같이, 제1 발광 소자(LD1)는 제1 중간 전극(CTE1)을 통해 제2 발광 소자(LD2)에 직렬로 전기적으로 연결되고, 제2 발광 소자(LD2)는 제2 중간 전극(CTE2)을 통해 제3 발광 소자(LD3)에 직렬로 전기적으로 연결되며, 제3 발광 소자(LD3)는 제3 중간 전극(CTE3)을 통해 제4 발광 소자(LD4)에 직렬로 전기적으로 연결될 수 있다.
각각의 프레임 기간 동안 화소(PXL)에서, 제1 화소 전극(PE1)으로부터 제1 발광 소자(LD1), 제1 중간 전극(CTE1), 제2 발광 소자(LD2), 제2 중간 전극(CTE2), 제3 발광 소자(LD3), 제3 중간 전극(CTE3), 제4 발광 소자(LD4)를 거쳐 제2 화소 전극(PE2)까지 구동 전류가 흐를 수 있다.
제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 사이에서, 제1 중간 전극(CTE1), 제2 중간 전극(CTE2), 및 제3 중간 전극(CTE3)을 통해 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4)가 직렬로 전기적으로 연결될 수 있다. 이러한 방식으로 발광 영역(EMA)에 정렬된 발광 소자들(LD)을 직/병렬 혼합 구조로 전기적으로 연결하여 화소(PXL)의 발광 유닛(EMU)이 구성될 수 있다. 이에 따라, 정렬 전극(ALE)이 차지하는 면적을 최소화하면서도(또는 정렬 전극(ALE)의 개수를 증가시키지 않으면서도) 발광 유닛(EMU)을 4개의 직렬단들(SET1, SET2, SET3, SET4)을 포함한 직/병렬 혼합 구조로 구성하는 것이 가능해져 고해상도 및 고정세의 표시 장치를 용이하게 구현할 수 있다.
상술한 실시예에 의하면, 제1 컨택부(CNT1)를 통하여 제1-1 브릿지 패턴(BRP1_1)과 화소 회로(PXC)의 일부 구성이 직접 접촉하여 전기적으로 연결됨에 따라, 화소 회로(PXC)의 일부 구성(일 예로, 구리로 이루어진 도전 패턴들)과 제1 정렬 전극(ALE1) 각각의 재료적 특성에 의해 제조 공정 중에 상기 화소 회로(PXC)의 일부 구성과 상기 제1 정렬 전극(ALE1) 사이에서 발생할 수 있는 불량(일 예로, 부식 등)이 방지될 수 있다. 또한, 제2 컨택부(CNT2)를 통하여 제3-1 브릿지 패턴(BRP3_1)과 제2 전원 라인(PL2)이 직접 접촉하여 전기적으로 연결됨에 따라, 제2 전원 라인(PL2)과 제3 정렬 전극(ALE3) 각각의 재료적 특성에 의해 제조 공정 중에 상기 제2 전원 라인(PL2)과 상기 제3 정렬 전극(ALE3) 사이에서 발생할 수 있는 불량이 방지될 수 있다.
상술한 실시예에 의하면, 제1-2 브릿지 패턴(BRP1_2)과 제1 화소 전극(PE1)이 직접 접촉하여 전기적으로 연결됨에 따라, 재료적 특성 및/또는 제조 공정 시 발생하는 산화 등에 의하여 상대적으로 큰 저항을 갖는 제1 정렬 전극(ALE1)이 상기 제1 화소 전극(PE1)과 직접 접촉하지 않기 때문에 상기 제1 화소 전극(PE1)의 컨택 저항이 증가하지 않을 수 있다. 또한, 제3-2 브릿지 패턴(BRP3_2)과 제2 화소 전극(PE2)이 직접 접촉하여 전기적으로 연결됨에 따라, 재료적 특성 및/또는 제조 공정 시 발생하는 산화 등에 의하여 상대적으로 큰 저항을 갖는 제3 정렬 전극(ALE3)이 상기 제2 화소 전극(PE2)과 직접 접촉하지 않기 때문에 상기 제2 화소 전극(PE2)의 컨택 저항이 증가하지 않을 수 있다. 이에 따라, 화소 전극(PE)의 신뢰성이 향상되어 발광 소자들(LD)로 소정의 신호(또는 전압)가 공급될 때 신호 지연에 따른 왜곡을 완화 또는 최소화하여 상기 발광 소자들(LD)을 보다 안정적으로 구동할 수 있다. 이 경우, 표시 장치(DD)의 신뢰성이 향상될 수 있다.
이하, 도 9 내지 도 15를 참조하여 상술한 실시예에 따른 화소 (PXL)의 적층 구조를 중심으로 설명한다.
도 9는 도 7의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이고, 도 10 내지 도 14는 도 7의 Ⅲ ~ Ⅲ'선에 따른 개략적인 단면도들이며, 도 15는 도 7의 Ⅳ ~ Ⅳ'선에 따른 개략적인 단면도이다.
실시예들을 설명함에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 10 및 도 12의 실시예들은 화소 전극(PE)과 중간 전극(CTE)의 형성 단계 및 제3 절연층(INS3)의 유무와 관련하여 서로 다른 실시예들을 나타낸다. 예를 들어, 도 10에서는 화소 전극들(PE) 및 제3 절연층(INS3)이 형성된 이후 중간 전극들(CTE)이 형성되는 실시예를 개시하고, 도 12에서는 화소 전극들(PE)과 중간 전극들(CTE)이 동일 층에 형성되는 실시예를 나타낸다.
도 11은 뱅크 패턴(BNP) 등과 관련하여 도 10의 실시예에 대한 변형 실시예를 나타낸다.
도 13 및 도 14는 광 변환 패턴(LCP) 등과 관련하여 도 10의 실시예에 대한 변형 실시예를 나타낸다. 예를 들어, 도 13에서는 광 변환 패턴(LCP)을 포함한 상부 기판이 접착층을 이용한 접착 공정을 통해 표시 소자층(DPL) 상에 위치하는 실시예를 개시하고, 도 14에서는 컬러 변환층(CCL)과 컬러 필터(CF)가 중간층(CTL)을 사이에 두고 서로 마주보는 형태의 실시예를 개시한다.
도 9 내지 도 15에서는 각각의 전극을 단일막(또는 단일층)의 전극으로, 각각의 절연층을 단일막(또는 단일층)의 절연층으로만 도시하는 등 하나의 화소(PXL)를 개략적으로 도시하였으나, 이에 한정되는 것은 아니다.
또한, 도 9 내지 도 15에서는, 단면 상에서의 세로 방향(또는 수직 방향)을 제3 방향(DR3)으로 표시하였다. 제3 방향(DR3)은 제3 방향(DR3)이 지시하는 방향을 의미할 수 있다.
도 1 내지 4, 도 6 내지 도 15를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩되도록 배치될 수 있다. 일 예로, 기판(SUB)의 표시 영역(DA)은, 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 서로 별개의 층으로 구분하여 중첩시킬 경우, 평면 상에서 화소 회로(PXC) 및 발광부(EMU)를 형성하기 위한 각각의 레이아웃 공간이 충분히 확보될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다. 기판(SUB)은 도 4를 참조하여 설명한 기판(SUB)과 동일하므로, 이에 대한 상세한 설명은 생략한다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(T) 및 스토리지 커패시터(Cst)) 및 상기 회로 소자에 전기적으로 연결된 소정의 신호 라인들이 배치될 수 있다. 또한, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광 유닛(EMU)을 구성하는 정렬 전극(ALE), 브릿지 패턴들(BRP), 발광 소자들(LD), 및/또는 화소 전극들(PE)이 배치될 수 있다.
화소 회로층(PCL)은 회로 소자들과 신호 라인들 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(VIA)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 발광 소자들(LD)의 구동 전류를 제어하는 제1 트랜지스터(T1)(또는 구동 트랜지스터) 및 제1 트랜지스터(T1)에 전기적으로 연결된 제2 트랜지스터(T2)(또는 스위칭 트랜지스터)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 화소 회로(PXC)는 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 이하의 실시예에서는, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다.
트랜지스터들(T)은 반도체 패턴(SCP), 게이트 전극(GE), 제1 단자(TE1), 및 제2 단자(TE2)를 포함할 수 있다. 제1 단자(TE1)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(TE2)는 소스 전극 및 드레인 전극 중 나머지 전극일 수 있다. 일 예로, 제1 단자(TE1)가 드레인 전극이면, 제2 단자(TE2)는 소스 전극일 수 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCP)은 제1 단자(TE1)에 접촉하는 제1 접촉 영역과 제2 단자(TE2)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCP)의 채널 영역에 대응하도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCP)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
제1 단자(TE1)와 제2 단자(TE2) 각각은 층간 절연층(ILD) 상에 제공 및/또는 형성되며, 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 관통 홀을 통하여 반도체 패턴(SCP)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(TE1)는 반도체 패턴(SCP)의 제1 접촉 영역에 접촉하고, 제2 단자(TE2)는 상기 반도체 패턴(SCP)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(TE1, TE2) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
층간 절연층(ILD)은 게이트 전극(GE) 및 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
상술한 실시예에서, 트랜지스터들(T)의 제1 및 제2 단자들(TE1, TE2)이 게이트 절연층(GI) 및 층간 절연층(ILD)을 순차적으로 관통하는 관통 홀을 통하여 반도체 패턴(SCP)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)의 제1 단자(TE1)는 해당 반도체 패턴(SCP)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 상기 트랜지스터들(T)의 제2 단자(TE2)는 상기 해당 반도체 패턴(SCP)의 채널 영역에 인접한 제2 접촉 영역일 수 있다.
실시예에 있어서, 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터로 구성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
실시예에 따라, 기판(SUB)과 버퍼층(BFL) 사이에는 제1 트랜지스터(T1)와 중첩하는 바텀 메탈층이 제공 및/또는 형성될 수 있다. 바텀 메탈층은 기판(SUB) 상에 제공되는 도전층들 중 첫 번째 도전층일 수 있다. 도면에 직접적으로 도시하지 않았으나, 바텀 메탈층은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 트랜지스터(T1)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 일 예로, 바텀 메탈층은 제1 트랜지스터(T1)의 제1 및 제2 단자들(TE1, TE2) 중 하나와 전기적 및/또는 물리적으로 연결될 수 있다.
화소 회로층(PCL)은 층간 절연층(ILD) 상에 제공 및/또는 형성된 전원 라인을 포함할 수 있다. 일 예로, 전원 라인은 제2 전원 라인(PL2)을 포함할 수 있다. 제2 전원 라인(PL2)은 트랜지스터들(T)의 제1 및 제2 단자들(TE1, TE2)과 동일한 층에 제공될 수 있다. 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 도 9 내지 도 15에는 직접적으로 도시하지 않았으나, 화소 회로층(PCL)은 제1 전원 라인(PL1)을 더 포함할 수 있다. 제1 전원 라인(PL1)은 제2 전원 라인(PL2)과 동일한 층에 제공되거나 또는 상기 제2 전원 라인(PL2)과 상이한 층에 제공될 수 있다. 상술한 실시예에서, 제2 전원 라인(PL2)이 층간 절연층(ILD) 상에 제공 및/또는 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전원 라인(PL2)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 제2 전원 라인(PL2)의 위치는 다양하게 변경될 수 있다.
제1 전원 라인(PL1)과 제2 전원 라인(PL2) 각각은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 구성된 단일층으로 형성되거나 배선 저항을 줄이기 위하여 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다. 일 예로, 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 각각은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중층으로 구성될 수 있다.
제1 전원 라인(PL1)은 표시 소자층(DPL)의 일부 구성과 전기적으로 연결될 수 있고, 제2 전원 라인(PL2)은 표시 소자층(DPL)의 다른 구성과 전기적으로 연결될 수 있다.
트랜지스터들(T) 및 제2 전원 라인(PL2) 상에는 패시베이션층(PSV)이 제공 및/또는 형성될 수 있다.
패시베이션층(PSV)(또는 보호층)은 제1 및 제2 연결 부재들(TE1, TE2), 제2 전원 라인(PL2), 및 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 패시베이션층(PSV)은 층간 절연층(ILD)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 패시베이션층(PSV)은 단일층으로 제공될 수 있으나 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
패시베이션층(PSV)은 제1 연결 부재(TE1)의 일부 및 제2 전원 라인(PL2)의 일부 각각을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 패시베이션층(PSV)은 제1 연결 부재(TE1)의 일부를 노출하는 제1 컨택부(CNT1) 및 제2 전원 라인(PL2)의 일부를 노출하는 제2 컨택부(CNT2)를 포함할 수 있다.
상술한 패시베이션층(PSV)은 선택적으로 구비될 수 있으며, 실시예에 따라, 생략될 수도 있다.
패시베이션층(PSV) 상에 전면적으로 비아층(VIA)이 제공 및/또는 형성될 수 있다.
비아층(VIA)은 무기 재료를 포함한 무기막(또는 무기 절연막) 또는 유기 재료를 포함한 유기막(또는 유기 절연막)일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 비아층(VIA)은 패시베이션층(PSV)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 비아층(VIA)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 비아층(VIA)은 제1 연결 부재(TE1)의 일부 및 제2 전원 라인(PL2)의 일부 각각을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 비아층(VIA)은 패시베이션층(PSV)의 제1 컨택부(CNT1)에 대응하는 제1 컨택부(CNT1) 및 패시베이션층(PSV)의 제2 컨택부(CNT2)에 대응하는 제2 컨택부(CNT2)를 포함하도록 부분적으로 개구될 수 있다.
비아층(VIA) 상에 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 뱅크 패턴들(BNP), 정렬 전극들(ALE), 브릿지 패턴들(BRP), 뱅크(BNK), 발광 소자들(LD), 화소 전극들(PE), 및 중간 전극들(CTE)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 상술한 구성들 사이에 위치하는 적어도 하나 이상의 절연층들을 포함할 수 있다. 일 예로, 표시 소자층(DPL)은 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3), 및 제4 절연층(INS4)을 포함할 수 있다. 실시예에 따라, 제3 절연층(INS3)은 선택적으로 구비될 수 있다.
비아층(VIA) 상에는 뱅크 패턴들(BNP)이 제공 및/또는 형성될 수 있다.
뱅크 패턴들(BNP)은 비아층(VIA)의 일면 상에 배치될 수 있다. 일 예로, 뱅크 패턴들(BNP)은 비아층(VIA)의 일면 상에서 제3 방향(DR3)으로 돌출될 수 있다. 이에 따라, 뱅크 패턴들(BNP) 상에 배치된 정렬 전극들(ALE)의 일 영역이 제3 방향(DR3)(또는 기판(SUB)의 두께 방향)으로 돌출될 수 있다.
뱅크 패턴들(BNP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴들(BNP)은 단일층의 유기 절연막 및/또는 단일층의 무기 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴들(BNP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴들(BNP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴들(BNP)은 도전성 물질(또는 재료)을 포함할 수도 있다.
뱅크 패턴들(BNP)은, 비아층(VIA)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴들(BNP)은 도 11에 도시된 바와 같이 비아층(VIA)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴들(BNP)의 형상은 상술한 실시예에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 뱅크 패턴들(BNP) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
실시예에 있어서, 뱅크 패턴들(BNP)은 반사 부재로 활용될 수 있다. 일 예로, 뱅크 패턴들(BNP)은 그 상부에 배치된 정렬 전극들(ALE)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 출광 효율을 향상시키는 반사 부재로 활용될 수 있다.
뱅크 패턴들(BNP) 상에는 정렬 전극들(ALE)이 제공 및/또는 형성될 수 있다.
제1 정렬 전극(ALE1)은 비아층(VIA) 및 제1 뱅크 패턴(BNP1) 상에 제공 및/또는 형성될 수 있다. 제2 정렬 전극(ALE2)은 비아층(VIA) 및 제2 뱅크 패턴(BNP2) 상에 제공 및/또는 형성될 수 있다. 제3 정렬 전극(ALE3)은 비아층(VIA) 및 제2 뱅크 패턴(BNP2) 상에 제공 및/또는 형성될 수 있다. 제4 정렬 전극(ALE4)은 비아층(VIA) 및 제3 뱅크 패턴(BNP3) 상에 제공 및/또는 형성될 수 있다.
제1 정렬 전극(ALE1)은 그 하부에 위치한 제1 뱅크 패턴(BNP1)의 경사도에 대응하는 형상을 가질 수 있고, 제2 정렬 전극(ALE2)은 그 하부에 위치한 제2 뱅크 패턴(BNP2)의 경사도에 대응하는 형상을 가질 수 있고, 제3 정렬 전극(ALE3)은 그 하부에 위치한 제2 뱅크 패턴(BNP2)의 경사도에 대응하는 형상을 가질 수 있으며, 제4 정렬 전극(ALE4)은 그 하부에 위치한 제3 뱅크 패턴(BNP3)의 경사도에 대응하는 형상을 가질 수 있다.
정렬 전극들(ALE)은 서로 동일 평면 상에 배치될 수 있으며, 제3 방향(DR3)으로 동일한 두께를 가질 수 있다. 또한, 정렬 전극들(ALE)은 동일한 공정에서 동시에 형성될 수 있다.
정렬 전극들(ALE)은 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 진행되도록 하기 위하여 일정한(또는 균일한) 반사율을 갖는 재료로 이루어질 수 있다. 일 예로, 정렬 전극들(ALE)은 도전성 물질로 이루어질 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 정렬 전극들(ALE)의 재료가 상술한 실시예에 한정되는 것은 아니다.
정렬 전극들(ALE) 각각은 단일층으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 정렬 전극들(ALE) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중층으로 제공 및/또는 형성될 수도 있다. 정렬 전극들(ALE) 각각은 발광 소자들(LD) 각각의 양 단부(EP1, EP2)로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위하여 적어도 이중층 이상의 다중층으로 형성될 수도 있다. 일 예로, 정렬 전극들(ALE) 각각은 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 정렬 전극들(ALE) 각각은, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 있어서, 정렬 전극들(ALE)은 알루미늄(Al)을 포함한 단일층으로 형성될 수 있다.
상술한 바와 같이, 정렬 전극들(ALE)이 일정한 반사율을 갖는 도전 물질로 구성될 경우, 발광 소자들(LD) 각각의 양단부, 즉, 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(또는 제3 방향(DR3))으로 더욱 진행되게 할 수 있다. 정렬 전극들(ALE)이 뱅크 패턴(BNP)의 형상에 대응되는 경사면 또는 곡면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 정렬 전극들(ALE)에 의해 반사되어 표시 장치(DD)의 화상 표시 방향으로 더욱 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율이 향상될 수 있다.
정렬 전극들(ALE) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은 단일층 또는 다중층으로 제공될 수 있다. 제1 절연층(INS1)이 다중층으로 제공될 경우, 제1 절연층(INS1)은 무기 절연막으로 구성된 서로 다른 굴절률을 갖는 제1 레이어와 제2 레이어가 교번하여 적층된 분산 브레그 반사경(distributed bragg reflectors, DBR) 구조로 제공될 수도 있다. 일 예로, 제1 절연층(INS1)은 굴절률이 작은 제1 레이어와 상기 제1 레이어보다 굴절률이 큰 제2 레이어가 교번하여 적층된 구조로 제공될 수 있다. 상술한 바와 같이, 제1 절연층(INS1)을 다중층으로 제공할 경우, 제1 절연층(INS1)은 제1 레이어와 제2 레이어 사이의 굴절률 차이로 인한 보강 간섭을 이용하여 발광 소자들(LD)에서 방출된 광을 목적하는 방향으로 반사하는 반사 부재로 활용될 수 있다. 제1 및 제2 레이어들 각각은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx), 및 탄탈륨 산화물(TaOx) 중 적어도 하나를 포함할 수 있다.
제1 절연층(INS1)은, 적어도 비발광 영역(NEMA)의 일 영역에서 그 하부에 위치한 구성들을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제1 절연층(INS1)은, 적어도 비발광 영역(NEMA)에서 일 영역이 제거되어 제1 트랜지스터(T1)의 제1 연결 부재(TE1)를 노출하는 제1 컨택부(CNT1) 및 제2 전원 라인(PL2)의 일부를 노출하는 제2 컨택부(CNT2)를 포함하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1)의 제1 컨택부(CNT1)는 패시베이션층(PSV) 및 비아층(VIA) 각각의 제1 컨택부(CNT1)에 대응할 수 있고, 제1 절연층(INS1)의 제2 컨택부(CNT2)는 패시베이션층(PSV) 및 비아층(VIA) 각각의 제2 컨택부(CNT2)에 대응할 수 있다.
또한, 제1 절연층(INS1)은 적어도 비발광 영역(NEMA)의 다른 영역에서 그 하부에 위치하는 구성들을 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제1 절연층(INS1)은, 적어도 비발광 영역(NEMA)의 다른 영역에서 그 일부가 제거되어 정렬 전극들(ALE) 각각의 일부를 노출하는 컨택 홀들(CH)을 포함하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1) 상에는 브릿지 패턴들(BRP)이 제공 및/또는 형성될 수 있다.
브릿지 패턴들(BRP)은 비발광 영역(NEMA)에서 제1 절연층(INS1)의 일면 상에 배치될 수 있다. 브릿지 패턴들(BRP)은 비발광 영역(NEMA)에서 제1 절연층(INS1) 상에 위치하며 정렬 전극들(ALE)과 부분적으로 중첩할 수 있다. 브릿지 패턴들(BRP)은 제3 방향(DR3)으로 서로 동일한 두께를 가질 수 있고, 동일한 공정에서 동시에 형성될 수 있다.
브릿지 패턴들(BRP)은 도전성 물질(또는 재료)로 이루어질 수 있다. 일예로, 브릿지 패턴들(BRP)은 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 다만, 브릿지 패턴들(BRP)의 재료가 상술한 재료들에 한정되는 것은 아니다.
실시예에 있어서, 브릿지 패턴들(BRP)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전성 산화물로 구성될 수 있다.
제1 브릿지 패턴(BRP1)은 비발광 영역(NEMA)의 제1 절연층(INS1) 상에 위치하며 제1 정렬 전극(ALE1)과 부분적으로 중첩할 수 있다. 제1 브릿지 패턴(BRP1)은 제1-1 브릿지 패턴(BRP1_1) 및 제1-2 브릿지 패턴(BRP1_2)을 포함할 수 있다.
제1-1 브릿지 패턴(BRP1_1)은 비발광 영역(NEMA)의 일 영역에서 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통하여 노출된 제1 정렬 전극(ALE1)의 일 단과 전기적으로 연결될 수 있다. 제1-2 브릿지 패턴(BRP1_2)은 비발광 영역(NEMA)의 다른 영역에서 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통하여 노출된 제1 정렬 전극(ALE1)의 타 단과 전기적으로 연결될 수 있다.
제2 브릿지 패턴(BRP2)은 비발광 영역(NEMA)의 제1 절연층(INS1) 상에 위치하며 제2 정렬 전극(ALE2)과 부분적으로 중첩할 수 있다. 제2 브릿지 패턴(BRP2)은 제2-1 브릿지 패턴(BRP2_1) 및 제2-2 브릿지 패턴(BRP2_2)을 포함할 수 있다.
제2-1 브릿지 패턴(BRP2_1)은 비발광 영역(NEMA)의 일 영역에서 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통하여 노출된 제2 정렬 전극(ALE2)의 일 단과 전기적으로 연결될 수 있다. 제2-2 브릿지 패턴(BRP2_2)은 비발광 영역(NEMA)의 다른 영역에서 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통하여 노출된 제2 정렬 전극(ALE2)의 타 단과 전기적으로 연결될 수 있다.
제3 브릿지 패턴(BRP3)은 비발광 영역(NEMA)의 제1 절연층(INS1) 상에 위치하며 제3 정렬 전극(ALE3)과 부분적으로 중첩할 수 있다. 제3 브릿지 패턴(BRP3)은 제3-1 브릿지 패턴(BRP3_1) 및 제3-2 브릿지 패턴(BRP3_2)을 포함할 수 있다.
제3-1 브릿지 패턴(BRP3_1)은 비발광 영역(NEMA)의 일 영역에서 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통하여 노출된 제3 정렬 전극(ALE3)의 일 단과 전기적으로 연결될 수 있다. 제3-2 브릿지 패턴(BRP3_2)은 비발광 영역(NEMA)의 다른 영역에서 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통하여 노출된 제3 정렬 전극(ALE3)의 타 단과 전기적으로 연결될 수 있다.
제4 브릿지 패턴(BRP4)은 비발광 영역(NEMA)의 제1 절연층(INS1) 상에 위치하며 제4 정렬 전극(ALE4)과 부분적으로 중첩할 수 있다. 제4 브릿지 패턴(BRP4)은 제4-1 브릿지 패턴(BRP4_1) 및 제4-2 브릿지 패턴(BRP4_2)을 포함할 수 있다.
제4-1 브릿지 패턴(BRP4_1)은 비발광 영역(NEMA)의 일 영역에서 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통하여 노출된 제4 정렬 전극(ALE4)의 일 단과 전기적으로 연결될 수 있다. 제4-2 브릿지 패턴(BRP4_2)은 비발광 영역(NEMA)의 다른 영역에서 제1 절연층(INS1)을 관통하는 컨택 홀(CH)을 통하여 노출된 제4 정렬 전극(ALE4)의 타 단과 전기적으로 연결될 수 있다.
제1-1 브릿지 패턴(BRP1_1)은 제1 컨택부(CNT1)를 통하여 제1 트랜지스터(T1)와 전기적으로 연결될 수 있고, 제3-1 브릿지 패턴(BRP3_1)은 제2 컨택부(CTN2)를 통하여 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다. 제1-1 브릿지 패턴(BRP1_1)은 패시베이션층(PSV), 비아층(VIA), 및 제1 절연층(INS1) 각각의 제1 컨택부(CNT1)에 의해 노출된 제1 연결 부재(TE1)에 직접 접촉하여 상기 제1 연결 부재(TE1)를 통하여 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제3-1 브릿지 패턴(BRP3_1)은 패시베이션층(PSV), 비아층(VIA), 및 제1 절연층(INS1) 각각의 제2 컨택부(CNT2)에 의해 노출된 제2 전원 라인(PL2)에 직접 접촉하여 상기 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
브릿패 패턴들(BRP) 및 제1 절연층(INS1) 상에 뱅크(BNK)가 제공 및/또는 형성될 수 있다.
뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 인접 화소들(PXL) 사이에 형성되어, 해당 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다. 뱅크(BNK)는, 발광 영역(EMA)에 발광 소자들(LD)을 공급하는 단계에서, 발광 소자들(LD)이 혼합된 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다.
실시예에 있어서, 뱅크(BNK)는 제1 절연층(INS1)을 관통하는 다수의 컨택 홀들(CH)을 커버하거나 또는 중첩할 수 있다. 일 예로, 적어도 비발광 영역(NEMA)에서 뱅크(BNK)는 제1 브릿지 패턴(BRP1)과 제1 정렬 전극(ALE1)을 전기적 및/또는 물리적으로 연결하기 위한 컨택 홀들(CH), 제2 브릿지 패턴(BRP2)과 제2 정렬 전극(ALE2)을 전기적 및/또는 물리적으로 연결하기 위한 컨택 홀들(CH), 제3 브릿지 패턴(BRP3)과 제3 정렬 전극(ALE3)을 전기적 및/또는 물리적으로 연결하기 위한 컨택 홀들(CH), 및 제4 브릿지 패턴(BRP4)과 제4 정렬 전극(ALE4)을 전기적 및/또는 물리적으로 연결하기 위한 컨택 홀들(CH)을 커버할 수 있다.
상술한 바와 같이, 브릿지 패턴들(BRP)과 정렬 전극들(ALE)의 연결 지점인 제1 절연층(INS1)의 컨택 홀들(CH)이 뱅크(BNK)에 의해 커버되어 외부로 노출되지 않을 수 있다. 이에 따라, 브릿지 패턴들(BRP)과 정렬 전극들(ALE)의 연결 지점으로 인가된 소정의 신호는 발광 소자들(LD)을 정렬하는 단계에서 정렬 전극들(ALE) 사이에서 형성되는 전계에 영향을 주지 않을 수 있다.
뱅크(BNK)에 의해 정의된 화소(PXL)의 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다.
잉크젯 프린팅 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 발광 소자들(LD)은 정렬 전극들(ALE) 및 브릿지 패턴들(BRP) 각각에 인가되는 정렬 신호(또는, 정렬 전압)에 의해 상기 발광 영역(EMA)에서 정렬 전극들(ALE)의 사이에 정렬될 수 있다. 제1 정렬 전극(ALE1)과 제4 정렬 전극(ALE4)에는 동일한 정렬 신호가 인가될 수 있다. 일 예로, 제1 정렬 전극(ALE1)과 제4 정렬 전극(ALE4)에는 그라운드 전압이 인가될 수 있다. 제2 정렬 전극(ALE2)과 제3 정렬 전극(ALE3)에는 동일한 정렬 신호가 인가될 수 있다. 일 예로, 제2 정렬 전극(ALE2)과 제3 정렬 전극(ALE3)에는 교류 신호가 인가될 수 있다.
발광 영역(EMA)에서 발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 제공 및/또는 형성되어 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하거나 중첩하여 발광 소자들(LD) 각각의 제1 단부(EP1)와 제2 단부(EP2)를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층 12(도 1 참고) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 발광 소자들(LD)이 적용되는 표시 장치(DD)의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 화소(PXL)의 화소 영역(PXA)(또는 발광 영역(EMA))에 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이 경우, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수도 있으나, 이에 반드시 한정되는 것은 아니다.
제3 절연층(INS3)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 배치된 화소 전극들(PE)과 중간 전극들(CTE) 중 적어도 하나를 덮도록 배치될 수 있다. 일 예로, 제3 절연층(INS3)은 도 9, 도 10, 도 11, 도 13, 및 도 14에 도시된 바와 같이 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 제2 중간 전극(CTE2) 각각을 덮도록 상기 제1 화소 전극(PE1), 상기 제2 화소 전극(PE2), 및 상기 제2 중간 전극(CTE2) 상에 각각 배치될 수 있다. 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 제3 절연층(INS3)은 단일층 또는 다중층으로 형성될 수 있다.
발광 소자들(LD)의 상부에 제2 및/또는 제3 절연층들(INS2, INS3)을 형성하게 되면, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 예를 들어, 제2 및/또는 제3 절연층들(INS2, INS3)에 의해 서로 인접한 화소 전극(PE)과 중간 전극(CTE)이 안정적으로 분리될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
한편, 도 12에 도시된 바와 같이, 화소 전극들(PE)과 중간 전극들(CTE)이 서로 동일한 층에 배치되는 실시예에서는, 제3 절연층(INS3)이 제공되지 않을 수 있다.
화소 전극들(PE)은, 적어도 발광 영역(EMA)에서 발광 소자들(LD), 발광 소자들(LD) 상의 제2 절연층(INS2), 및 정렬 전극(ALE) 상의 제1 절연층(INS1) 상에 배치될 수 있다. 또한, 화소 전극들(PE)은, 적어도 비발광 영역(NEMA)에서 일부 브릿지 패턴들(BRP) 상에 배치될 수 있다.
적어도 발광 영역(EMA)에서 제1 화소 전극(PE1)은 제1 발광 소자(LD1)의 제1 단부(EP1), 상기 제1 발광 소자(LD1) 상의 제2 절연층(INS2), 및 제1 정렬 전극(ALE1) 상의 제1 절연층(INS1) 상에 배치될 수 있다.
적어도 비발광 영역(NEMA)의 일 영역(또는 뱅크(BNK)의 제2 개구(OP2))에서, 제1 화소 전극(PE1)은 도 15에 도시된 바와 같이 제1-2 브릿지 패턴(BRP1_2) 상에 배치할 수 있다. 이에 따라, 제1 화소 전극(PE1)은 제1-2 브릿지 패턴(BRP1_2)과 직접 접촉하여 상기 제1-2 브릿지 패턴(BRP1_2)에 연결될 수 있다.
적어도 발광 영역(EMA)에서 제2 화소 전극(PE2)은 제4 발광 소자(LD4)의 제2 단부(EP2), 상기 제4 발광 소자(LD4) 상의 제2 절연층(INS2), 및 제3 정렬 전극(ALE3) 상의 제1 절연층(INS1) 상에 배치될 수 있다.
적어도 비발광 영역(NEMA)의 일 영역(또는 뱅크(BNK)의 제2 개구(OP2))에서, 제2 화소 전극(PE2)은 도 15에 도시된 바와 같이 제3-2 브릿지 패턴(BRP3_2) 상에 배치할 수 있다. 이에 따라, 제2 화소 전극(PE2)은 제3-2 브릿지 패턴(BRP3_2)과 직접 접촉하여 상기 제3-2 브릿지 패턴(BRP3_2)에 전기적으로 연결될 수 있다.
제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 동일 공정으로 형성되어 동일한 층에 제공될 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 상이한 공정으로 형성되어 서로 상이한 층에 제공될 수도 있다.
화소 전극들(PE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 화소 전극들(PE)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 화소 전극들(PE)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 화소 전극들(PE)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 화소 전극들(PE)은 단일층 또는 다중충으로 형성될 수도 있다. 실시예에 따라, 화소 전극들(PE)은 브릿지 패턴들(BRP)과 동일한 물질을 포함할 수도 있다.
중간 전극들(CTE) 중 적어도 하나는 화소 전극들(PE)과 동일한 공정으로 형성되어 상기 화소 전극들(PE)과 동일한 층에 형성되고, 상기 중간 전극들(CTE) 중 나머지는 화소 전극들(PE)과 상이한 공정으로 형성되어 상이한 층에 형성될 수 있다. 일 예로, 제1 및 제3 중간 전극들(CTE1, CTE3)은 제3 절연층(INS3) 상에 형성되어 제3 절연층(INS3)에 의해 커버되는 화소 전극들(PE)과 이격될 수 있다. 또한, 제2 중간 전극(CTE2)은 화소 전극들(PE)과 동일한 공정으로 형성되어 동일한 층에 제공될 수 있다. 다만, 상술한 실시예들에 한정되는 것은 아니며, 실시예에 따라 제1, 제2, 제3 중간 전극들(CTE1, CTE2, CTE3) 모두가 화소 전극들(PE)과 동일한 공정으로 형성되어 동일한 층에 제공될 수도 있다.
중간 전극들(CTE)은 다양한 투명 도전 물질로 구성될 수 있다. 중간 전극들(CTE)은 화소 전극들(PE)과 동일한 물질을 포함하거나 상기 화소 전극들(PE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
중간 전극들(CTE) 상에는 제4 절연층(INS4)이 제공 및/또는 형성될 수 있다. 제4 절연층(INS4)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제4 절연층(INS4)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제4 절연층(INS4)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다. 또한, 실시예에 따라, 제4 절연층(INS4)의 상부에는 적어도 한 층의 오버코트층(예를 들어, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
실시예에 따라, 제4 절연층(INS4) 상에는, 도 13에 도시된 바와 같이, 상부 기판이 더 배치될 수도 있다. 상부 기판은 화소(PXL)가 배치되는 기판(SUB)의 표시 영역(DA)을 커버하도록 표시 소자층(DPL) 상에 제공될 수 있다. 표시 소자층(DPL) 상에는 중간층(CTL)이 배치될 수 있다.
중간층(CTL)은 표시 소자층(DPL)과 상부 기판 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 발광 소자들(LD)에서 방출되어 상부 기판으로 진행하는 광의 굴절률을 변환하여 각 화소(PXL)의 발광 휘도를 향상시키기 위한 굴절률 변환층일 수도 있다.
상부 기판은, 표시 장치(DD)의 봉지 기판(또는 박막 봉지층) 및/또는 윈도우 부재로 구성할 수 있다. 상부 기판은 베이스 층(BSL) 및 광 변환 패턴(LCP)을 포함할 수 있다.
베이스 층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 베이스 층(BSL)은 기판(SUB)과 동일한 물질로 구성되거나, 또는 기판(SUB)과 상이한 물질로 구성될 수도 있다.
광 변환 패턴(LCP)은 기판(SUB)의 화소들(PXL)과 마주보도록 베이스 층(BSL)의 일면 상에 배치될 수 있다. 광 변환 패턴(LCP)은 컬러 변환층(CCL) 및 컬러 필터(CF)를 포함할 수 있다.
컬러 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 컬러 필터(CF)는 상기 특정 색상의 광을 선택적으로 투과시킬 수 있다.
컬러 변환층(CCL)은, 화소(PXL)와 마주보도록 베이스 층(BSL)의 일면 상에 배치되며, 해당 화소(PXL)에 배치된 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 화소(PXL)가 적색 화소(또는 적색 서브 화소)인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 다른 예로, 화소(PXL)가 녹색 화소(또는 녹색 서브 화소)인 경우, 해당 화소(PXL)의 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 또 다른 예로, 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 해당 화소(PXL)의 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 실시예에 따라, 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 대신하여 광 산란 입자들을 포함하는 광 산란층이 구비될 수도 있다. 일 예로, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 상기 화소(PXL)는 광 산란 입자들을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 다른 실시예에 따라, 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 컬러 변환층(CCL)을 대신하여 투명 폴리머가 제공될 수도 있다.
컬러 필터(CF)는 특정 색상의 광을 선택적으로 투과시킬 수 있다. 컬러 필터(CF)는 컬러 변환층(CCL)과 함께 광 변환 패턴(LCP)을 구성하며, 컬러 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다. 상술한 컬러 필터(CF)는 컬러 변환층(CCL)과 대응되도록 화소(PXL)의 화소 영역(PXA) 내에 제공될 수 있다.
컬러 변환층(CCL)과 컬러 필터(CF)를 포함한 광 변환 패턴(LCP)은 화소(PXL)의 발광 영역(EMA)과 대응할 수 있다.
인접한 화소들(PXL)의 컬러 필터(CF) 사이에 제1 차광 패턴(LBP1)이 배치될 수 있다. 제1 차광 패턴(LBP1)은 화소(PXL)의 화소 영역(PXA)에 제공된 뱅크(BNK)와 중첩하도록, 베이스 층(BSL)의 일면 상에 제공될 수 있다.
실시예에 따라, 제1 차광 패턴(LBP1)은 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 서로 상이한 색의 광을 선택적으로 투과하는 적어도 두 개 이상의 컬러 필터가 중첩된 다중막의 형태로 제공될 수도 있다. 일 예로, 제1 차광 패턴(LBP1)은 적색 컬러 필터, 상기 적색 컬러 필터 상에 위치하여 상기 적색 컬러 필터와 중첩하는 녹색 컬러 필터, 및 상기 녹색 컬러 필터 상에 위치하여 상기 녹색 컬러 필터와 중첩하는 청색 컬러 필터를 포함하는 형태로 제공될 수도 있다. 즉, 상기 제1 차광 패턴(LBP1)은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터가 순차적으로 적층된 구조물의 형태로 제공될 수 있다. 이 경우, 화소 영역(PXA)의 비발광 영역(NEMA)에서 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터는 광의 투과를 차단하는 제1 차광 패턴(LBP1)으로 활용될 수 있다.
실시예에 따라, 제1 차광 패턴(LBP1) 상에는(또는 하부에는) 제2 차광 패턴(LBP2)이 배치될 수 있다. 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 동일한 물질을 포함할 수 있다. 일 예로, 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 블랙 매트릭스일 수 있다.
상술한 실시예에서는, 베이스 층(BSL) 및 광 변환 패턴(LCP)을 포함한 상부 기판이 화소(PXL)의 상부에 제공되는 것으로 설명하였으나, 이에 한정되는 것은 아니다.
실시예에 따라, 광 변환 패턴(LCP)은 화소(PXL)가 제공되는 기판(SUB)의 일면 상에 형성될 수도 있다.
또한, 다른 실시예에 따라, 도 14에 도시된 바와 같이, 광 변환 패턴(LCP)의 일부 구성, 일 예로, 컬러 변환층(CCL)이 화소(PXL)가 제공되는 기판(SUB)의 일면 상에 형성되고 상기 광 변환 패턴(LCP)의 다른 구성(또는 나머지 구성), 일 예로, 컬러 필터(CF)가 베이스 층(BSL)의 일면 상에 형성되어 중간층(CTL)을 사이에 두고 상기 컬러 필터 변환층(CCL)과 마주보는 형태로 제공될 수도 있다.
이 경우, 뱅크(BNK) 상에는 더미 뱅크(DBNK)가 제공 및/또는 형성될 수 있다. 더미 뱅크(DBNK)는 뱅크(BNK) 상에 위치하여 상기 뱅크(BNK)와 함께 댐부(DAM)를 구현할 수 있다. 댐부(DAM)는 화소(PXL)에서 광이 방출되는 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 실시예에 있어서, 댐부(DAM)는 화소 영역(PXA)에 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 공급하는 과정에서, 상기 컬러 변환층(CCL)이 공급되어야 할 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 일 예로, 댐부(DAM)에 의해 화소(PXL)의 발광 영역(EMA)이 최종적으로 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)이 공급(또는 투입)될 수 있다.
더미 뱅크(DBNK)는 제4 절연층(INS4) 상의 뱅크(BNK) 상에 제공 및/또는 형성될 수 있다. 더미 뱅크(DBNK)는 차광 물질을 포함할 수 있다. 일 예로, 더미 뱅크(DBNK)는 블랙 매트릭스일 수 있다. 실시예에 따라, 더미 뱅크(DBNK)는 적어도 하나의 차광 물질 및/또는 반사 물질 중 적어도 하나를 포함하도록 구성되어 발광 소자들(LD)에서 방출된 광을 표시 장치(DD)의 화상 표시 방향(또는 제3 방향(DR3))으로 더욱 진행되게 하여 발광 소자들(LD)의 출광 효율을 향상시킬 수 있다.
상술한 실시예에서는, 제1 및 제2 컨택부들(CNT1, CNT2)이 위치하는 비발광 영역(NEMA)의 일 영역에 정렬 전극(ALE)을 배치하지 않고 투명 도전성 산화물로 구성된 브릿지 패턴들(BRP)을 상기 비발광 영역(NEMA)의 일 영역에 배치할 수 있다. 이에 따라, 브릿지 패턴들(BRP) 중 제1-1 브릿지 패턴(BRP1_1)이 제1 컨택부(CNT1)를 통하여 제1 트랜지스터(T1)의 제1 연결 부재(TE1)와 직접 접촉하여 상기 제1 연결 부재(TE1)와 전기적으로 연결될 수 있고, 상기 브릿지 패턴들(BRP) 중 제3-1 브릿지 패턴(BRP3_1)이 제2 컨택부(CNT2)를 통하여 제2 전원 라인(PL2)과 직접 접촉하여 상기 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
화소 회로층(PCL)에서, 제1 연결 부재(TE1)와 제2 전원 라인(PL2)을 포함한 도전층은 타이타늄/구리(Ti/Cu)의 순으로 적층된 이중층으로 구성될 수 있다. 기존의 표시 장치에서와 같이, 타이타늄/구리(Ti/Cu)의 순으로 적층된 상기 도전층이 알루미늄으로 구성된 정렬 전극(ALE)과 직접 접촉하면, 제조 공정 중에 하이드록시기(-OH)를 포함한 약액(일 예로, 현상액 등)이 상기 도전층과 상기 정렬 전극(ALE)의 접촉면에 도포될 때 알루미늄으로 구성된 정렬 전극(ALE)에서 산화가 일어나서 부식이 발생할 수 있다. 이러한 부식 현상은, 정렬 전극(ALE)으로 소정의 신호가 인가될 때 신호 지연에 따른 왜곡을 일으켜 발광 영역(EMA)에 발광 소자들(LD)을 정렬하거나 상기 발광 소자들(LD)을 구동할 때 의도하지 않은 불량을 발생시킬 수 있다.
상기 불량을 완화하거나 최소화하기 위하여, 상술한 실시예에서는, 적어도 비발광 영역(NEMA)에서 제1 컨택부(CNT1)에 의해 노출된 제1 연결 부재(TE1)를 투명 도전성 산화물로 구성된 제1-1 브릿지 패턴(BRP1_1)과 직접 접촉시키고, 제2 컨택부(CNT2)에 의해 노출된 제2 전원 라인(PL2)을 투명 도전성 산화물로 구성된 제3-1 브릿지 패턴(BRP3_1)과 직접 접촉시킴으로써 제1 연결 부재(TE1) 및 제2 전원 라인(PL2) 각각이 정렬 전극들(ALE)과 직접 접촉하는 것을 방지한다. 이에 따라, 정렬 전극들(ALE)의 부식을 방지하여 정렬 전극들(ALE)의 신뢰성이 개선될 수 있다.
또한, 상술한 실시예에서는, 적어도 비발광 영역(NEMA)에서 제1 절연층(INS1)을 관통하는 컨택 홀들(CH)에 의해 노출된 정렬 전극들(ALE) 상에 투명 도전성 산화물로 구성된 브릿지 패턴들(BRP)을 배치함으로써 제조 공정 중에 상기 정렬 전극들(ALE)이 노출되지 않도록 하여 상기 정렬 전극들(ALE)의 산화를 방지할 수 있다. 이에 따라 정렬 전극들(ALE)의 신뢰성이 더욱 개선될 수 있다.
추가적으로, 상술한 실시예에서는, 적어도 비발광 영역(NEMA)에서 정렬 전극들(ALE)과 브릿지 패턴들(BRP)의 연결 지점(일 예로, 제1 절연층(INS1)의 컨택 홀들(CH))을 뱅크(BNK)로 커버할 수 있다. 이에 따라, 상기 정렬 전극들(ALE)과 상기 브릿지 패턴들(BRP)의 연결 지점으로 인가된 소정의 신호가 발광 소자들(LD)을 정렬하는 단계에서 정렬 전극들(ALE) 사이에 형성된 전계에 영향을 미치는 것을 완화 또는 최소화할 수 있다.
이에 더하여, 상술한 실시예에서는, 뱅크(BNK)의 제2 개구(OP2) 내에서 제1-2 브릿지 패턴(BRP1_2)과 제1 화소 전극(PE1)을 직접 접촉하여 전기적으로 연결하고 제3-2 브릿지 패턴(BRP3_2)과 제2 화소 전극(PE2)을 직접 접촉하여 전기적으로 연결할 수 있다. 이에 따라, 화소 전극(PE)이 정렬 전극(ALE)과 직접 전기적으로 연결되지 않고 상기 브릿지 패턴들(BRP)을 통하여 상기 정렬 전극들(ALE)과 간접적으로 연결됨으로써 상기 화소 전극들(PE)의 컨택 저항이 증가되지 않을 수 있다. 이에 따라, 화소 전극(PE)의 신뢰성이 향상되어 발광 소자들(LD)로 소정의 신호(또는 전압)가 공급될 때 신호 지연에 따른 왜곡을 완화 또는 최소화하여 상기 발광 소자들(LD)을 보다 안정적으로 구동할 수 있다.
도 16은 도 4의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 16에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다. 또한, 도 16에 있어서, 특별히 설명하지 않는 부분은 상술한 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 4 및 도 16을 참조하면, 비표시 영역(NDA)에 위치한 패드들(PD) 각각은, 제1 패드 전극(PDE1) 및 제2 패드 전극(PDE2)을 포함할 수 있다.
제1 패드 전극(PDE1)은 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 도 9 내지 도 15를 참조하여 설명한 층간 절연층(ILD)과 동일한 구성이므로, 이에 대한 상세한 설명은 생략한다.
제1 패드 전극(PDE1)은 층간 절연층(ILD) 상에 제공되며, 도 9 내지 도 15를 참조하여 설명한 제1 연결 부재(TE1) 및 제2 전원 라인(PL2)과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다. 일 예로, 제1 패드 전극(PDE1)은 제1 연결 부재(TE1) 및 제2 전원 라인(PL2)을 포함한 도전층과 동일한 공정으로 형성될 수 있다. 실시예에서, 제1 패드 전극(PDE1)은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중층으로 구성될 수 있다.
제1 패드 전극(PDE1) 및 층간 절연층(ILD) 상에는 패시베이션층(PSV)이 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 도 9 내지 도 15를 참조하여 설명한 패시베이션층(PSV)일 수 있다.
패시베이션층(PSV)은 적어도 비표시 영역(NDA)에서 제1 패드 전극(PDE1)의 일부를 노출하도록 부분적으로 개구될 수 있다. 일 예로, 패시베이션층(PSV)은 적어도 비표시 영역(NDA)에서 제1 패드 전극(PDE1)의 일부를 노출하는 패드 전극 컨택 홀(PD_CH)을 포함하도록 부분적으로 개구될 수 있다.
적어도 비표시 영역(NDA)에서, 패시베이션층(PSV) 상에 제1 절연층(INS1)이 전면적으로 제공 및/또는 형성될 수 있다. 제1 절연층(INS1)은 도 9 내지 도 15를 참조하여 설명한 제1 절연층(INS1)일 수 있다.
제1 절연층(INS1)은 적어도 비표시 영역(NDA)에서 제1 패드 전극(PDE1)의 일부를 노출하도록 부분적으로 개구될 수 있다. 일 예로, 제1 절연층(INS1)은 적어도 비표시 영역(NDA)에서 패시베이션층(PSV)의 패드 전극 컨택 홀(PD_CH)에 대응하는 패드 전극 컨택 홀(PD_CH)을 구비하여 상기 제1 패드 전극(PDE1)의 일부를 노출하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1) 상에는 제2 패드 전극(PDE2)이 제공 및/또는 형성될 수 있다.
제2 패드 전극(PDE2)은 제1 절연층(INS1) 상에 배치하여 제1 패드 전극(PDE1)과 중첩할 수 있다. 제2 패드 전극(PDE2)은 제1 절연층(INS1) 및 패시베이션층(PSV) 각각의 패드 전극 컨택 홀(PD_CH)에 의해 노출된 제1 패드 전극(PDE1)과 접촉하여 상기 제1 패드 전극(PDE1)에 전기적으로 연결될 수 있다. 제2 패드 전극(PDE2)은 도 9 내지 도 15를 참고하여 설명한 브릿지 패턴들(BRP)과 동일한 층에 제공되고 동일한 물질을 포함할 수 있다. 일 예로, 제2 패드 전극(PDE2)은 브릿지 패턴들(BRP)과 동일한 공정으로 형성될 수 있다. 실시예에 있어서, 제2 패드 전극(PDE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물로 구성될 수 있다. 제2 패드 전극(PDE2)은 예를 들어 인듐 주석 산화물로 구성될 수 있다.
제2 패드 전극(PDE2)은 외부로 노출되어 전도성 접착 부재 등을 이용하여 구동부와 전기적으로 연결될 수 있다.
상술한 바와 같이, 패드들(PD) 각각에서 타이타늄/구리의 순으로 적층되어 패드 전극 컨택 홀(PD_CH)에 의해 노출된 제1 패드 전극(PDE1)을 투명 도전성 산화물로 구성된 제2 패드 전극(PDE2)과 직접 접촉시킴으로써, 상기 제1 패드 전극(PDE1)이 알루미늄으로 구성된 어떤 도전층과도 직접적으로 전기적으로 접촉하는 것을 차단할 수 있다. 상기 제1 패드 전극(PDE1)이 알루미늄으로 구성된 어떤 도전층과도 연결되지 않도록 하여 제조 공정 중에 상기 도전층과 상기 제1 패드 전극(PDE1) 사이에서 발생할 수 있는 부식을 방지하여 패드들(PD) 각각의 신뢰성이 개선될 수 있다.
도 17 내지 도 26은 도 9에 도시된 화소(PXL)의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
이하에서는, 도 17 내지 도 26을 참조하여 도 9에 도시된 실시예에 따른 화소(PXL)를 제조 방법에 따라 순차적으로 설명한다.
본 명세서에서, 단면도에 따라 화소(PXL)의 제조 단계가 차례로 수행되는 것으로 설명하지만, 발명의 사상이 변경되지 않는 한, 연속하여 수행되는 것으로 도시한 일부 단계들이 동시에 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명한다.
도 17 내지 도 26에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 7 내지 도 17을 참조하면, 표시 영역(DA)의 기판(SUB) 상에 화소 회로층(PCL)을 형성한다.
화소 회로층(PCL)은 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 제1 트랜지스터(T1), 제2 전원 라인(PL2), 패시베이션층(PSV), 및 비아층(VIA)을 포함할 수 있다.
상기 버퍼층(BFL), 상기 게이트 절연층(GI), 상기 층간 절연층(ILD), 및 상기 패시베이션층(PSV)은 비표시 영역(NDA)에 제공되는 공통층일 수 있다.
적어도 비발광 영역(NEMA)에서 비아층(VIA)은, 제1 트랜지스터(T1)의 일부 구성(또는 제1 연결 부재(TE1))에 대응하는 패시베이션층(PVS)의 일 영역을 노출하는 제1 컨택부(CNT1) 및 제2 전원 라인(PL2)에 대응하는 패시베이션층(PSV)의 다른 영역을 노출하는 제2 컨택부(CNT2)를 포함할 수 있다.
비표시 영역(NDA)의 층간 절연층(ILD) 상에는 제1 패드 전극(PDE1)이 형성될 수 있다. 상기 제1 패드 전극(PDE1)은 제1 트랜지스터(T1)의 제1 및 제2 연결 부재들(TE1, TE2)과 제2 전원 라인(PL2)과 동일한 공정으로 형성될 수 있다. 상기 제1 패드 전극(PDE1) 상에 패시베이션층(PSV)이 형성될 수 있다.
표시 영역(DA)(또는 화소 영역(PXA))의 비아층(VIA)의 일면 상에 뱅크 패턴들(BNP)을 형성한다. 뱅크 패턴들(BNP)은 비아층(VIA)의 일면 상에서 서로 이격된 제1 뱅크 패턴(BNP1), 제2 뱅크 패턴(BNP2), 및 제3 뱅크 패턴(BNP3)을 포함할 수 있다.
도 7 내지 도 18을 참조하면, 뱅크 패턴들(BNP) 및 비아층(VIA) 상에 정렬 전극들(ALE)을 형성한다. 정렬 전극들(ALE)은 타이타늄/구리의 순으로 적층된 이중층으로 구성될 수 있다.
정렬 전극들(ALE)은 적어도 발광 영역(EMA)에서 뱅크 패턴들(BNP) 및 비아층(VIA) 상에 형성될 수 있다. 실시예에 있어서, 정렬 전극들(ALE)은 제1 및 제2 컨택부들(CNT1, CNT2)과 중첩하지 않도록 발광 영역(EMA) 및 비발광 영역(NEMA)의 일 영역에만 위치할 수 있다.
정렬 전극들(ALE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함한 불투명 도전 물질로 구성될 수 있다. 일 예로, 정렬 전극들(ALE)은 알루미늄(Al)을 포함한 불투명 도전 물질로 구성될 수 있다.
도 7 내지 도 19를 참조하면, 정렬 전극들(ALE), 뱅크 패턴들(BNP), 및 비아층(VIA) 상에 절연 물질층(미도시)을 전면적으로 도포한 후, 마스크를 이용한 포토리소그래피 공정을 진행하여 하부에 위치한 일부 구성들을 노출하도록 부분적으로 개구된 제1 절연층(INS1)을 형성한다. 일 예로, 제1 절연층(INS1)은 비발광 영역(NEMA)의 일 영역에서 비아층(VIA)의 제1 컨택부(CNT1)에 대응하는 제1 컨택부(CNT1) 및 상기 비아층(VIA)의 제2 컨택부(CNT2)에 대응하는 제2 컨택부(CNT2)를 포함하도록 부분적으로 개구될 수 있다. 또한, 제1 절연층(INS1)은 비발광 영역(NEMA)의 다른 영역에서 정렬 전극들(ALE)의 일부를 노출하는 컨택 홀들(CH)을 포함하도록 부분적으로 개구될 수 있다.
상술한 공정 중에, 비아층(VIA)의 제1 및 제2 컨택부들(CNT1, CNT2) 각각에 의해 노출된 패시베이션층(PSV)이 부분적으로 개구될 수 있다. 일 예로, 패시베이션층(PSV)은 상술한 공정을 진행하는 과정 중 식각 단계에서 상기 제1 절연층(INS1)의 일부가 제거될 때 동시에 그 일부가 제거될 수 있다. 제거된 패시베이션층(PSV)의 일부는 상기 비아층(VIA)의 제1 컨택부(CNT1)에 대응하는 일 영역과 상기 비아층(VIA)의 제2 컨택부(CNT2)에 대응하는 일 영역일 수 있다. 실시예에 있어서, 패시베이션층(PSV)은 제1 절연층(INS1)을 형성하는 공정에서 상기 비아층(VIA)의 제1 컨택부(CNT1)에 대응하는 제1 컨택부(CNT1) 및 상기 비아층(VIA)의 제2 컨택부(CNT2)에 대응하는 제2 컨택부(CNT2)를 포함하도록 부분적으로 개구될 수 있다.
상술한 공정을 진행한 후, 제1 절연층(INS1), 비아층(VIA), 및 패시베이션층(PSV) 각각의 제1 컨택부(CNT1)에 의해 제1 연결 부재(TE1)가 노출될 수 있다. 또한, 상술한 공정을 진행한 후, 제1 절연층(INS1), 비아층(VIA), 및 패시베이션층(PSV) 각각의 제2 컨택부(CNT2)에 의해 제2 전원 라인(PL2)이 노출될 수 있다.
제1 절연층(INS1)은 비표시 영역(NDA)에서 패시베이션층(PSV) 상에 형성될 수 있다. 상기 비표시 영역(NDA)에서, 상기 제1 절연층(INS1)은 제1 패드 전극(PDE1)의 일부를 노출하는 패드 전극 컨택 홀(PD_CH)을 포함하도록 부분적으로 개구될 수 있다. 상기 비표시 영역(NDA)에 위치한 패시베이션층(PSV)은 상술한 공정에서 상기 제1 절연층(INS1)의 패드 전극 컨택 홀(PD_CH)에 대응하는 패드 컨택 홀(PD_CH)을 포함하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1) 및 패시베이션층(PSV) 각각의 패드 전극 컨택 홀(PD_CH)에 의하여 제1 패드 전극(PDE1)의 일부가 노출될 수 있다.
도 7 내지 도 20을 참조하면, 비발광 영역(NEMA)에 위치한 제1 절연층(INS1) 상에 브릿지 패턴들(BRP)을 형성한다. 브릿지 패턴들(BRP)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO)과 같은 투명 도전성 산화물로 구성될 수 있다.
브릿지 패턴들(BRP)은 제1 절연층(INS1)의 컨택 홀들(CH)을 통하여 정렬 전극들(ALE)과 직접 접촉하여 상기 정렬 전극들(ALE)과 전기적으로 연결될 수 있다.
또한, 브릿지 패턴들(BRP) 중 제1-1 브릿지 패턴(BRP1_1)은 제1 컨택부(CNT1)를 통하여 노출된 제1 연결 부재(TE1)과 직접 접촉하여 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 브릿지 패턴들(BRP) 중 제3-1 브릿지 패턴(BRP3_1)은 제2 컨택부(CNT2)를 통하여 노출된 제2 전원 라인(PL2)과 직접 접촉하여 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
상술한 공정에서, 비표시 영역(NDA)의 제1 절연층(INS1) 상에 제2 패드 전극(PDE2)이 형성될 수 있다. 제2 패드 전극(PDE2)은 브릿지 패턴들(BRP)과 동일한 공정으로 형성될 수 있다. 상기 제2 패드 전극(PDE2)은 패드 전극 컨택 홀(PD_CH)을 통하여 노출된 제1 패드 전극(PDE1)과 접촉하여 상기 제1 패드 전극(PDE1)에 전기적으로 연결될 수 있다.
도 7 내지 도 21을 참조하면, 비발광 영역(NEMA)에 위치한 브릿지 패턴들(BRP) 및 제1 절연층(INS1) 상에 뱅크(BNK)를 형성한다.
뱅크(BNK)는 브릿지 패턴들(BRP) 상에 위치하여 상기 브릿지 패턴들(BRP)을 완전히 커버하거나 중첩할 수 있다. 이에 따라, 상기 브릿지 패턴들(BRP)과 정렬 전극들(ALE)의 연결 지점에 해당하는 제1 절연층(INS1)의 컨택 홀들(CH) 및 상기 브릿지 패턴들(BRP)과 화소 회로층(PCL)의 일부 구성들(일 예로, "제1 연결 부재(TE1)" 및 "제2 전원 라인(PL2)")을 연결하는 제1 및 제2 컨택부들(CNT1, CNT2)이 상기 뱅크(BNK)로 덮혀 외부로 노출되지 않을 수 있다.
도 7 내지 도 22를 참조하면, 브릿지 패턴들(BRP)을 통하여 정렬 전극들(ALE) 각각에 대응하는 정렬 신호를 인가하여 정렬 전극들(ALE) 사이에 전계를 형성한다. 일 예로, 제1 내지 제4 브릿지 패턴들(BRP1 ~ BRP4)을 통하여 제1 내지 제4 정렬 전극들(ALE1 ~ ALE4) 각각에 정렬 신호를 인가하여, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이 및 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 사이에 각각 전계를 형성한다.
이어, 상기 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 잉크를 화소(PXL)의 화소 영역(PXA)에 투입한다. 일 예로, 제1 절연층(INS1) 상에 적어도 하나 이상의 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 발광 소자들(LD)이 혼합된 잉크를 화소(PXL)의 화소 영역(PXA)에 투입할 수 있다. 발광 소자들(LD)을 상기 화소 영역(PXA)에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 상기 화소 영역(PXA)에 투입할 경우, 상기 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이 및 상기 제3 및 제4 정렬 전극들(ALE3, ALE4) 사이 각각의 제1 절연층(INS1) 상에 발광 소자들(LD)의 자가 정렬이 유도될 수 있다.
발광 소자들(LD)이 자가 정렬된 이후, 잉크에 포함된 용매를 휘발시키거나 이외의 다른 방식으로 제거한다.
도 7 내지 도 23을 참조하면, 발광 소자들(LD)이 화소 영역(PXA)(또는 발광 영역(EMA))에 정렬된 이후, 발광 소자들(LD) 상에 절연 패턴(INS2')을 형성한다. 절연 패턴(INS2')은 제2 절연층(INS2)을 형성하기 위한 베이스 물질로 무기 재료를 포함한 무기 절연막(또는 무기막)으로 구성되거나 유기 재료를 포함한 유기 절연막(또는 유기막)으로 구성될 수 있다.
절연 패턴(INS2')은 발광 소자들(LD)의 일 단부(또는 제1 단부)를 노출하고, 상기 발광 소자들(LD)의 나머지 단부(또는 제2 단부)를 커버할 수 있다. 또한, 상기 절연 패턴(INS2')은 상기 발광 소자들(LD)의 제2 단부에 인접한 제1 절연층(INS1)의 일부를 커버할 수 있다. 절연 패턴(INS2')은 발광 소자들(LD) 각각의 일면(일 예로, 제3 방향(DR3)으로 상면)의 적어도 일부를 커버하여 발광 소자들(LD) 각각의 제1 단부를 외부로 노출할 수 있다.
상기 절연 패턴(INS2')을 형성하는 공정 진행 중에 화소(PXL)가 그에 인접한 화소들(PXL)로부터 독립적으로 또는 개별적으로 구동될 수 있도록 정렬 전극들(ALE)의 일부가 전극 분리 영역인 뱅크(BNK)의 제2 개구(OP2)에서 제거될 수 있다.
도 7 내지 도 24를 참조하면, 절연 패턴(INS2') 및 발광 소자들(LD) 상에 제1 및 제2 화소 전극들(PE1, PE2)과 제2 중간 전극(CTE2)을 형성한다.
제1 화소 전극(PE1)은 발광 영역(EMA)에서 발광 소자들(LD) 중 제1 발광 소자들(LD1)의 제1 단부(EP1) 상에 위치하여 상기 제1 발광 소자들(LD1)과 전기적으로 연결될 수 있다. 또한, 제1 화소 전극(PE1)은 비발광 영역(NEMA)의 일 영역(또는 뱅크(BNK)의 제2 개구(OP2))에서 제1-2 브릿지 패턴(BRP1_2) 상에 배치되어 상기 제1-2 브릿지 패턴(BRP1_2)과 직접 접촉하여 전기적으로 연결될 수 있다.
제2 화소 전극(PE2)은 발광 영역(EMA)에서 발광 소자들(LD) 중 제4 발광 소자들(LD4)의 제2 단부(EP2) 상에 위치하여 상기 제4 발광 소자들(LD4)과 전기적으로 연결될 수 있다. 또한, 제2 화소 전극(PE2)은 비발광 영역(NEMA)의 일 영역(또는 뱅크(BNK)의 제2 개구(OP2))에서 제3-2 브릿지 패턴(BRP3_2) 상에 배치되어 상기 제3-2 브릿지 패턴(BRP3_2)과 직접 접촉하여 전기적으로 연결될 수 있다.
제2 중간 전극(CTE2)은 발광 영역(EMA)에서 발광 소자들(LD) 중 제2 발광 소자들(LD2)의 제2 단부(EP2) 상에 위치하여 상기 제2 발광 소자들(LD2)과 전기적으로 연결될 수 있다. 또한, 제2 중간 전극(CTE2)은 발광 영역(EMA)에서 발광 소자들(LD) 중 제3 발광 소자들(LD3)의 제1 단부(EP1) 상에 위치하여 상기 제3 발광 소자들(LD3)과 전기적으로 연결될 수 있다.
도 7 내지 도 25를 참조하면, 화소 전극들(PE) 및 제2 중간 전극(CTE2) 상에 제3 절연층(INS3)을 형성한다. 제3 절연층(INS3)은 화소 전극들(PE) 및 제2 중간 전극(CTE2)을 커버할 수 있다. 제3 절연층(INS3)을 형성하는 공정 중에 절연 패턴(INS2')의 일부가 제거되어 발광 소자들(LD)의 양 단부(EP1, EP2)을 노출하는 제2 절연층(INS2)이 형성될 수 있다.
제3 절연층(INS3)이 화소 전극들(PE) 및 제2 중간 전극(CTE2)만을 커버함에 따라, 제2 절연층(INS2)에 의해 발광 소자들(LD)의 제2 단부가 노출될 수 있다.
도 7 내지 도 26을 참조하면, 노출된 발광 소자들(LD)의 제2 단부 상에 제1 및 제3 중간 전극들(CTE1, CTE3)을 형성한다.
제1 중간 전극(CTE1)은 발광 영역(EMA)에서 상기 제1 발광 소자들(LD1)의 제2 단부(EP2) 상에 위치하여 상기 제1 발광 소자들(LD1)과 전기적으로 연결될 수 있다. 또한, 제1 중간 전극(CTE1)은 발광 영역(EMA)에서 상기 제2 발광 소자들(LD2)의 제1 단부(EP1) 상에 위치하여 상기 제2 발광 소자들(LD2)과 전기적으로 연결될 수 있다.
제3 중간 전극(CTE3)은 발광 영역(EMA)에서 상기 제3 발광 소자들(LD3)의 제2 단부(EP2) 상에 위치하여 상기 제3 발광 소자들(LD3)과 전기적으로 연결될 수 있다. 또한, 제3 중간 전극(CTE3)은 발광 영역(EMA)에서 상기 제4 발광 소자들(LD4)의 제1 단부(EP1) 상에 위치하여 상기 제4 발광 소자들(LD4)과 전기적으로 연결될 수 있다.
상술한 제조 공정에 의해 형성된 화소(PXL)에서는, 화소 회로층(PCL)의 일부 구성(제1 트랜지스터(T1) 및 제2 전원 라인(PL2))과 표시 소자층(DPL)의 정렬 전극들(ALE)을 직접 접촉시키지 않고 상기 정렬 전극들(ALE)을 대신하여 투명 도전성 산화물로 구성되며 상기 정렬 전극들(ALE)과 전기적으로 연결된 브릿지 패턴들(BRP)이 상기 화소 회로층(PCL)의 일부 구성과 직접 접촉함으로써 상기 정렬 전극들(ALE)의 재료적 특성에 의해 발생할 수 있는 불량을 완화 또는 방지할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (20)

  1. 발광 영역 및 비발광 영역;
    상기 발광 영역 및 상기 비발광 영역의 일 영역에서, 서로 이격된 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극, 및 제4 정렬 전극;
    상기 제1 내지 제4 정렬 전극들 상에 위치한 절연층;
    상기 비발광 영역에서 상기 절연층 상에 제공되며, 서로 이격된 제1 브릿지 패턴, 제2 브릿지 패턴, 제3 브릿지 패턴, 및 제4 브릿지 패턴;
    상기 비발광 영역에서 상기 제1 내지 제4 브릿지 패턴들 상에 위치하며, 상기 발광 영역에 대응하는 제1 개구 및 상기 제1 개구와 이격되는 제2 개구를 포함한 뱅크;
    상기 발광 영역에 위치하며, 서로 이격된 제1 화소 전극 및 제2 화소 전극;
    상기 발광 영역에 위치하며, 상기 제1 및 제2 화소 전극들과 전기적으로 연결된 발광 소자들을 포함하고,
    상기 제1 정렬 전극, 상기 제1 브릿지 패턴, 및 상기 제1 화소 전극은 전기적으로 서로 연결되며,
    상기 제3 정렬 전극, 상기 제3 브릿지 패턴, 및 상기 제2 화소 전극은 전기적으로 서로 연결되는, 화소.
  2. 제1 항에 있어서,
    상기 절연층은 상기 제1 정렬 전극의 일부를 노출하는 적어도 하나 이상의 제1 컨택 홀, 상기 제2 정렬 전극의 일부를 노출하는 적어도 하나 이상의 제2 컨택 홀, 상기 제3 정렬 전극의 일부를 노출하는 적어도 하나 이상의 제3 컨택 홀, 및 상기 제4 정렬 전극의 일부를 노출하는 적어도 하나 이상의 제4 컨택 홀을 포함하는, 화소.
  3. 제2 항에 있어서,
    상기 제1 브릿지 패턴은 상기 제1 컨택 홀을 통하여 상기 제1 정렬 전극과 전기적으로 연결되고,
    상기 제2 브릿지 패턴은 상기 제2 컨택 홀을 통하여 상기 제2 정렬 전극과 전기적으로 연결되고,
    상기 제3 브릿지 패턴은 상기 제3 컨택 홀을 통하여 상기 제3 정렬 전극과 전기적으로 연결되며,
    상기 제4 브릿지 패턴은 상기 제4 컨택 홀을 통하여 상기 제4 정렬 전극과 전기적으로 연결되는, 화소.
  4. 제3 항에 있어서,
    상기 제1, 제2, 제3, 및 제4 컨택 홀들은 상기 비발광 영역에 위치하는, 화소.
  5. 제4 항에 있어서,
    상기 제1, 제2, 제3, 및 제4 컨택 홀들은 평면 상에서 볼 때 상기 뱅크와 중첩하는, 화소.
  6. 제4 항에 있어서,
    상기 제1 내지 제4 정렬 전극들과 상기 제1 내지 제4 브릿지 패턴들은 서로 상이한 물질을 포함하는, 화소.
  7. 제6 항에 있어서,
    상기 제1 내지 제4 정렬 전극들은 불투명 도전성 물질을 포함하고,
    상기 제1 내지 제4 브릿지 패턴들은 투명 도전성 산화물을 포함하는, 화소.
  8. 제4 항에 있어서,
    상기 제1 화소 전극은 상기 제2 개구 내에서 상기 제1 브릿지 패턴 상에 직접 배치되어 상기 제1 브릿지 패턴과 전기적으로 연결되고,
    상기 제2 화소 전극은 상기 제2 개구 내에서 상기 제3 브릿지 패턴 상에 직접 배치되어 상기 제3 브릿지 패턴과 전기적으로 연결되는, 화소.
  9. 제8 항에 있어서,
    상기 제1 화소 전극은 상기 제1 개구 내에서 상기 절연층을 사이에 두고 상기 제1 정렬 전극 상에 위치하고, 상기 제2 화소 전극은 상기 제1 개구 내에서 상기 절연층을 사이에 두고 상기 제3 정렬 전극 상에 위치하는, 화소.
  10. 제8 항에 있어서,
    기판;
    상기 기판 상에 제공된 적어도 하나의 트랜지스터;
    상기 기판 상에 제공되며 전원을 공급받는 적어도 하나의 전원 라인;
    상기 트랜지스터와 상기 전원 라인 상에 배치하며, 상기 트랜지스터의 일부를 노출하는 제1 컨택부와 상기 전원 라인의 일부를 노출하는 제2 컨택부를 구비한 패시베이션층; 및
    상기 패시베이션층의 상기 제1 컨택부에 대응하는 제1 컨택부 및 상기 패시베이션층의 상기 제2 컨택부에 대응하는 제2 컨택부를 구비한 비아층을 더 포함하는, 화소.
  11. 제10 항에 있어서,
    상기 절연층은 상기 비아층 상에 위치하며 상기 비아층의 상기 제1 컨택부에 대응하는 제1 컨택부 및 상기 비아층의 상기 제2 컨택부에 대응하는 제2 컨택부를 포함하는, 화소.
  12. 제11항에 있어서,
    상기 제1 컨택부와 상기 제2 컨택부는 상기 비발광 영역에 위치하고, 평면 상에서 볼 때 상기 뱅크와 중첩하는, 화소.
  13. 제11 항에 있어서,
    상기 제1 브릿지 패턴은 상기 제1 컨택부를 통해 상기 트랜지스터와 전기적으로 연결되고, 상기 제3 브릿지 패턴은 상기 제2 컨택부를 통해 상기 전원 라인과 전기적으로 연결되는, 화소.
  14. 제7 항에 있어서,
    상기 발광 소자들 상부에 위치하며, 상기 발광 소자들에서 방출되는 제1 색의 광을 제2 색의 광으로 변환하는 컬러 변환층; 및
    상기 컬러 변환층 상부에 위치하며 상기 제2 색의 광을 선택적으로 투과시키는 컬러 필터를 더 포함하는, 화소.
  15. 제7 항에 있어서,
    상기 제1 및 제2 화소 전극들과 이격되게 배치된 중간 전극을 더 포함하는, 화소.
  16. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 기판의 상기 표시 영역에 제공된 화소들; 및
    상기 기판의 상기 비표시 영역에 위치하며, 상기 화소들 각각과 전기적으로 연결된 패드를 포함하고,
    상기 화소들 각각은,
    발광 영역 및 비발광 영역;
    상기 발광 영역 및 상기 비발광 영역의 일 영역에서, 서로 이격된 제1 정렬 전극, 제2 정렬 전극, 제3 정렬 전극, 및 제4 정렬 전극;
    상기 제1 내지 제4 정렬 전극들 상에 위치한 절연층;
    상기 비발광 영역에서 상기 절연층 상에 제공되며, 서로 이격된 제1 브릿지 패턴, 제2 브릿지 패턴, 제3 브릿지 패턴, 및 제4 브릿지 패턴;
    상기 비발광 영역에서 상기 제1 내지 제4 브릿지 패턴들 상에 위치하며, 상기 발광 영역에 대응되는 제1 개구 및 상기 제1 개구와 이격되는 제2 개구를 포함한 뱅크;
    상기 발광 영역에 위치하며, 서로 이격된 제1 화소 전극 및 제2 화소 전극; 및
    상기 발광 영역에 위치하며, 상기 제1 및 제2 화소 전극들과 전기적으로 연결된 발광 소자들을 포함하고,
    상기 제1 정렬 전극, 상기 제1 브릿지 패턴, 및 상기 제1 화소 전극은 전기적으로 서로 연결되며,
    상기 제3 정렬 전극, 상기 제3 브릿지 패턴, 및 상기 제2 화소 전극은 전기적으로 서로 연결되는, 표시 장치.
  17. 제16 항에 있어서,
    상기 절연층은 상기 제1 정렬 전극의 일부를 노출하는 적어도 하나의 제1 컨택 홀, 상기 제2 정렬 전극의 일부를 노출하는 적어도 하나의 제2 컨택 홀, 상기 제3 정렬 전극의 일부를 노출하는 적어도 하나의 제3 컨택 홀, 및 상기 제4 정렬 전극의 일부를 노출하는 적어도 하나의 제4 컨택 홀을 포함하고,
    상기 제1 브릿지 패턴은 상기 제1 컨택 홀을 통하여 상기 제1 정렬 전극과 전기적으로 연결되고,
    상기 제2 브릿지 패턴은 상기 제2 컨택 홀을 통하여 상기 제2 정렬 전극과 전기적으로 연결되고,
    상기 제3 브릿지 패턴은 상기 제3 컨택 홀을 통하여 상기 제3 정렬 전극과 전기적으로 연결되며,
    상기 제4 브릿지 패턴은 상기 제4 컨택 홀을 통하여 상기 제4 정렬 전극과 전기적으로 연결되는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제1, 제2, 제3, 및 제4 컨택 홀들은 상기 비발광 영역에 위치하며, 평면 상에서 볼 때 상기 뱅크와 중첩하는, 표시 장치.
  19. 제16 항에 있어서,
    상기 패드는,
    상기 기판 상에 제공된 제1 패드 전극;
    상기 제1 패드 전극 상에 위치하며, 상기 제1 패드 전극의 일부를 노출하는 패드 전극 컨택 홀을 포함하는 상기 절연층; 및
    상기 절연층 상에 제공되며 상기 패드 전극 컨택 홀을 통해 상기 제1 패드 전극과 전기적으로 연결된 제2 패드 전극을 포함하고,
    상기 제2 패드 전극은 상기 제1 내지 제4 브릿지 패턴들과 동일한 층에 제공되며, 동일한 물질을 포함하는, 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 내지 제4 정렬 전극들과 상기 제1 내지 제4 브릿지 패턴들은 서로 상이한 물질을 포함하고,
    상기 제1 내지 제4 정렬 전극들은 불투명 도전성 물질을 포함하며,
    상기 제1 내지 제4 브릿지 패턴들은 투명 도전성 물질을 포함하는, 표시 장치.
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EP4332969A1 (en) 2022-08-31 2024-03-06 Samsung Electronics Co., Ltd. Storage device including nonvolatile memory device and operating method of storage device
US20240322097A1 (en) * 2023-03-24 2024-09-26 Samsung Electronics Co., Ltd. Display device having perpendicular electrode structure and method of manufacturing the display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110058126A1 (en) * 2008-02-14 2011-03-10 Yasunobu Okada Semiconductor element, method of manufacturing fine structure arranging substrate, and display element
KR20200028350A (ko) * 2020-02-25 2020-03-16 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
KR20210008252A (ko) * 2019-07-12 2021-01-21 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치 및 그의 제조 방법
KR20210045572A (ko) * 2019-10-16 2021-04-27 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210065238A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110058126A1 (en) * 2008-02-14 2011-03-10 Yasunobu Okada Semiconductor element, method of manufacturing fine structure arranging substrate, and display element
KR20210008252A (ko) * 2019-07-12 2021-01-21 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치 및 그의 제조 방법
KR20210045572A (ko) * 2019-10-16 2021-04-27 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210065238A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치
KR20200028350A (ko) * 2020-02-25 2020-03-16 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법

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