WO2022065873A1 - 표시 장치 및 그의 제조 방법 - Google Patents

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이현욱
채경태
김기범
김진택
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삼성디스플레이 주식회사
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Definitions

  • Embodiments of the present invention relate to a display device and a method of manufacturing the same.
  • a display device includes: a base layer including a display area; a circuit layer including a conductive pattern disposed in a pixel area of the display area; a first insulating layer disposed on the circuit layer and opened at a contact portion on the conductive pattern; a reflective film disposed on the first insulating film and including a first opening corresponding to the contact portion; a second insulating layer disposed on the reflective layer and including a second opening overlapping the first opening; and a display layer disposed on the second insulating layer, connected to the conductive pattern through the contact part, and including a first electrode, a second electrode, and a light emitting device overlapping the reflective layer.
  • the first opening may have a larger area than the second opening, and a peripheral area around the second opening of the second insulating layer may cover a peripheral area around the first opening of the reflective layer.
  • the second insulating layer may completely cover a surface of the reflective layer including a side surface of the reflective layer.
  • the conductive pattern may be formed in a multilayer pattern including a metal layer and a transparent conductive layer on the metal layer.
  • the first electrode may be in contact with the upper surface of the transparent conductive layer to be connected to the conductive pattern.
  • the reflective film may be formed of a metal film including at least one type of metal or alloy.
  • the reflective layer may include a plurality of first openings corresponding to respective contact portions located in respective pixel areas.
  • the second insulating layer may include a plurality of second openings respectively overlapping the plurality of first openings at all points where the plurality of first openings are located.
  • the second insulating layer may be opened in the contact portion to have a gentle slope compared to the first insulating layer and the reflective layer.
  • the reflective film may completely cover at least one region of each of the first electrode and the second electrode and a lower portion of the light emitting region in which the light emitting device is located.
  • Each of the first electrode and the second electrode may include a transparent conductive material.
  • the first electrode and the second electrode may be spaced apart from each other on the second insulating layer.
  • the light emitting device may be aligned between the first electrode and the second electrode.
  • the display layer may include: a first contact electrode connecting a first end of the light emitting device to the first electrode; and a second contact electrode connecting a second end of the light emitting device to the second electrode.
  • the circuit layer may include circuit elements and wirings disposed in respective pixel areas.
  • the conductive pattern may include a bridge pattern connecting at least one of the circuit elements and the first electrode; and at least one of a power line connected to the second electrode.
  • the contact part may include: a first contact part disposed on the bridge pattern and connecting the bridge pattern and the first electrode; and a second contact part disposed on the power line and connecting the power line and the second electrode.
  • the reflective film may include a plurality of divided patterns separated from each other by being cut off in an outer region of the pixel region.
  • a method of manufacturing a display device includes: forming a circuit layer including a circuit element of a pixel and a conductive pattern connected to the circuit element on a base layer; sequentially forming a first insulating film, a reflective film, and a second insulating film on the circuit layer; etching the second insulating layer to expose the reflective layer in the contact portion corresponding to the conductive pattern; sequentially etching the reflective layer and the first insulating layer in the contact portion using the second insulating layer as a mask to expose the conductive pattern; performing a reflow process of the second insulating layer to cover a periphery of the reflective layer in the contact portion with the second insulating layer; and forming a display layer connected to the conductive pattern through the contact part on the second insulating layer.
  • the sequential etching of the reflective film and the first insulating film may include: etching the reflective film through wet etching using the second insulating film as the mask; and etching the first insulating layer through dry etching using the second insulating layer as the mask.
  • the reflective layer may be overetched so that the reflective layer has an opening larger than that of the second insulating layer.
  • the second insulating layer is etched to a full thickness using a halftone mask to expose the reflective layer at the contact portion, and the second insulating layer is partially thick in the outer region of the pixel. It may include an etching step.
  • an ashing process of the second insulating film is performed to form the reflective film in the outer region of the pixel exposing; and secondary etching of the reflective film so that the reflective film is cut off in an outer region of the pixel through wet etching using the second insulating film as the mask.
  • the forming of the display layer may include: forming a first electrode and a second electrode connected to respective conductive patterns through respective contact portions on the second insulating layer; aligning the light emitting device between the first electrode and the second electrode; and connecting the light emitting device between the first electrode and the second electrode.
  • the display device and the method for manufacturing the same it is possible to improve the manufacturing efficiency by reducing the mask while securing the front emission efficiency of the pixel including the light emitting device.
  • electrical stability of the contact unit connecting the circuit unit and the light emitting unit of each pixel may be secured.
  • FIG. 1A is a perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 1B to 1D are cross-sectional views illustrating different embodiments of the configuration of the light emitting device of FIG. 1A.
  • FIG. 2A is a perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 2B is a cross-sectional view illustrating the light emitting device of FIG. 2A.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • 4A and 4B are circuit diagrams each showing a pixel according to an embodiment of the present invention.
  • FIG. 5 is a plan view illustrating a pixel according to an embodiment of the present invention, and as an example, shows a layout embodiment of a circuit layer of the pixel.
  • 6A and 6B are plan views of a pixel according to an embodiment of the present invention, respectively, illustrating, for example, a layout embodiment of a display layer of the pixel, and a reflective film disposed under the display layer.
  • FIG. 7 is a plan view illustrating a display area according to an exemplary embodiment.
  • 8A, 8B, and 9 are cross-sectional views illustrating a display area according to an exemplary embodiment of the present invention, respectively.
  • FIGS. 8A, 8B, and 9 are plan views illustrating a contact part according to an embodiment of the present invention, and as an example, a structure of a reflective film and a second insulating film in each contact part of FIGS. 8A, 8B, and 9 is shown.
  • 11A to 11K are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • FIG. 12 is a plan view illustrating a display area according to an exemplary embodiment.
  • FIG. 13 is a cross-sectional view illustrating a display area according to an exemplary embodiment.
  • 14A to 14G are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • 15 and 16 are cross-sectional views illustrating a display panel according to an exemplary embodiment, respectively.
  • the present invention is not limited to the embodiments disclosed below, and may be changed and implemented in various forms.
  • each of the embodiments disclosed below may be implemented alone or in combination with at least one other embodiment.
  • FIG. 1A is a perspective view illustrating a light emitting device LD according to an embodiment of the present invention.
  • FIGS. 1B to 1D are cross-sectional views illustrating different embodiments of the configuration of the light emitting device LD of FIG. 1A .
  • 1A to 1D illustrate a rod-shaped light emitting device LD having a cylindrical shape (for example, a cylindrical shape), the type and/or shape of the light emitting device LD according to the present invention is not limited thereto.
  • the light emitting device LD is disposed between a first semiconductor layer 11 and a second semiconductor layer 13 , and between the first and second semiconductor layers 11 and 13 .
  • An intervening active layer 12 is included.
  • the light emitting device LD may include a first semiconductor layer 11 , an active layer 12 , and a second semiconductor layer 13 sequentially stacked along the length L direction.
  • the light emitting device LD may be provided in the shape of a rod extending in one direction. If the extending direction of the light emitting device LD is referred to as a length L direction, the light emitting device LD may have a first end EP1 and a second end EP2 along the length L direction.
  • One of the first and second semiconductor layers 11 and 13 may be disposed on the first end EP1 of the light emitting device LD.
  • the other one of the first and second semiconductor layers 11 and 13 may be disposed at the second end EP2 of the light emitting device LD.
  • the light emitting device LD may be a rod-shaped light emitting device (also referred to as a “bar light emitting diode”) manufactured in a rod shape through an etching method or the like.
  • the term "bar-shaped” refers to a rod-like shape elongated in the length L direction (ie, an aspect ratio greater than 1), or a bar-like shape, such as a circular column or a polygonal column. shape), and the shape of the cross-section is not particularly limited.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the light emitting device LD may have a size as small as a nano-scale to a micro-scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L in a nano-scale to micro-scale range.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be variously changed according to design conditions of various devices using a light emitting device using the light emitting device LD as a light source, for example, a display device.
  • the first semiconductor layer 11 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer 11 may include at least one N-type semiconductor layer.
  • the first semiconductor layer 11 includes any one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an N-type semiconductor doped with a first conductivity type dopant such as Si, Ge, Sn, etc. layers may be included.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multi-quantum well structure.
  • the position of the active layer 12 may be variously changed according to the type of the light emitting device LD.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double heterostructure may be used.
  • a clad layer doped with a conductive dopant may be formed on the upper and/or lower portions of the active layer 12 .
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • AlGaN, AlInGaN, or various other materials may be used to form the active layer 12 .
  • the second semiconductor layer 13 is disposed on the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one P-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a P-type semiconductor layer doped with a second conductivity type dopant such as Mg. can
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition to this, various materials may form the second semiconductor layer 13 .
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different lengths (or thicknesses) in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a longer length (or a thicker thickness) than the second semiconductor layer 13 in the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the first end EP1 than to the second end EP2 .
  • the light emitting device LD When a voltage equal to or greater than the threshold voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and/or the insulating film INF surrounding them.
  • the light emitting device LD may include one or more phosphor layers, active layers, semiconductor layers and/or one or more phosphor layers disposed on one end side of the first semiconductor layer 11 , the active layer 12 and/or the second semiconductor layer 13 .
  • An electrode layer may be additionally included.
  • the light emitting device LD may further include an electrode layer 14 disposed on one side of the second semiconductor layer 13 as shown in FIG. 1C .
  • the electrode layer 14 may be positioned at the first end EP1 of the light emitting device LD.
  • the light emitting device LD may further include another electrode layer 15 disposed on one end of the first semiconductor layer 11 as shown in FIG. 1D .
  • respective electrode layers 14 and 15 may be disposed on the first and second ends EP1 and EP2 of the light emitting device LD.
  • the electrode layers 14 and 15 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers 14 and 15 may be Schottky contact electrodes.
  • the electrode layers 14 , 15 may include a metal or a conductive oxide.
  • the electrode layers 14 and 15 may include at least one metal selected from among chromium (Cr), titanium (Ti), aluminum (Al), gold (Au) and nickel (Ni), an oxide or alloy thereof, and ITO. and the like may be formed alone or in combination. Materials included in each of the electrode layers 14 and 15 may be the same as or different from each other.
  • the electrode layers 14 , 15 may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the electrode layers 14 and 15 to be emitted to the outside of the light emitting device LD. In another embodiment, the light generated by the light emitting device LD does not pass through the electrode layers 14 and 15 and is emitted to the outside of the light emitting device LD through regions other than both ends of the light emitting device LD. In this case, the electrode layers 14 and 15 may include an opaque metal.
  • the light emitting device LD may further include an insulating film INF provided on a surface thereof.
  • the insulating film INF may be formed on a surface (eg, an outer peripheral surface) of the light emitting device LD to surround at least an outer surface (eg, an outer peripheral surface) of the active layer 12 , and in addition to the first and second semiconductor layers One region of the ones 11 and 13 may be further surrounded.
  • the insulating film INF may or may not at least partially surround the outer peripheral surfaces of the electrode layers 14 and 15 . That is, the insulating film INF may be selectively formed on the surfaces of the electrode layers 14 and 15 .
  • the insulating layer INF may expose both ends of the light emitting device LD in the length L direction of the light emitting device LD.
  • the insulating film INF may be formed on the first and second ends EP1 and EP2 of the light emitting device LD, the first and second semiconductor layers 11 and 13 and the electrode layers 14 and 15 . ) can be exposed.
  • the insulating film INF may not be provided on the light emitting device LD.
  • connection may refer to a physical and/or electrical connection (or connection) inclusively. Also, it may refer generically to a direct or indirect connection (or connection) and an integral or non-integral connection (or connection).
  • the insulating layer INF may include a transparent insulating material.
  • the insulating film INF may include SiO 2 or non-determined silicon oxide (SiOx), Si3N4 or non-determined silicon nitride (SiNx), Al 2 O 3 or non-determined aluminum oxide (Al x) . O y ), and TiO 2 or titanium oxide (Ti x O y ) that is not determined thereto may include, but is not limited to, at least one insulating material. That is, the constituent material of the insulating film INF is not particularly limited, and the insulating film INF may be formed of various insulating materials.
  • the insulating film INF When the insulating film INF is provided on the surface of the light emitting device LD, surface defects of the light emitting device LD may be reduced or minimized to improve lifespan and efficiency. In some embodiments, when the insulating film INF is formed on each light emitting device LD, even when a plurality of light emitting devices LD are disposed close to each other, the light emitting device LD is disposed between the light emitting devices LD. It can prevent an unwanted short circuit from occurring.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each light emitting region (eg, a light emitting region of each pixel)
  • the light emitting devices LD are
  • Each of the light emitting devices LD may be surface-treated so as to be uniformly dispersed without being non-uniformly agglomerated in the solution.
  • the insulating film INF itself may be formed as a hydrophobic film using a hydrophobic material, or a hydrophobic film made of a hydrophobic material may be additionally formed on the insulating film INF.
  • the light emitting device including the light emitting element LD may be used in various types of devices requiring a light source, including a display device.
  • a plurality of light emitting devices LD may be disposed in a light emitting area of each pixel of the display panel, and the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices that require a light source, such as a lighting device.
  • FIG. 2A is a perspective view illustrating a light emitting device LD′ according to an embodiment of the present invention.
  • FIG. 2B is a cross-sectional view illustrating the light emitting device LD' of FIG. 2A.
  • FIGS. 2A and 2B a light emitting device LD′ having a structure different from that of the light emitting devices LD shown in FIGS. 1A to 1D , for example, a light emitting device having a core-shell structure is illustrated. . That is, in the present invention, the type, structure, and/or shape of the light emitting device LD may be variously changed.
  • the same or similar reference numerals are given to components similar to or identical to those of the embodiments of FIGS. 1A to 1D (eg, components corresponding to each other), and detailed descriptions thereof to be omitted.
  • any of the light emitting devices LD and LD' according to various embodiments disclosed or described with reference to FIGS. 1A to 2B , alone or in any suitable combination, emit light of the display device according to the embodiments of the present invention. It can be applied as an element LD.
  • the light emitting device LD' includes a first semiconductor layer 11 ′ and a second semiconductor layer 13 ′, and the first and second semiconductor layers 11 ′ and 13 . ') and an active layer 12' interposed therebetween.
  • the first semiconductor layer 11 ′ is disposed in a central region (eg, an inner region) of the light emitting device LD ′, and the active layer 12 ′ is formed at least of the first semiconductor layer 11 ′. It may be disposed on the surface of the first semiconductor layer 11 ′ so as to surround one region.
  • the second semiconductor layer 13 ′ may be disposed on the surface of the active layer 12 ′ so as to surround at least one region of the active layer 12 ′.
  • the light emitting element LD' includes an electrode layer 14' surrounding at least one region of the second semiconductor layer 13', and/or an insulating film disposed on the outermost surface of the light emitting element LD' ( INF') may be optionally further included.
  • the light emitting device LD' includes an electrode layer 14' disposed on a surface of the second semiconductor layer 13' so as to surround at least one region of the second semiconductor layer 13', and the electrode layer.
  • An insulating film INF' disposed on the surface of the electrode layer 14' to surround at least one region of the (14') may be further included.
  • the insulating film INF' covers a portion of an outer surface (eg, an outer peripheral surface) of the first semiconductor layer 11' and an external surface (eg, an outer peripheral surface) of the electrode layer 14'. (LD') may be provided on the surface.
  • the insulating film INF' is first formed to cover the entire outer surface (eg, an outer peripheral surface) of the electrode layer 14' included in the light emitting device LD', and then the electrode (eg, The first electrode of the pixel may be partially removed to expose a region of the electrode layer 14 ′ for electrical connection with the first electrode.
  • the insulating film INF' may include a transparent insulating material.
  • the light emitting device LD′ may be a light emitting device having a core-shell structure (also referred to as a “core-shell light emitting diode”) manufactured through a growth method or the like.
  • a core-shell structure also referred to as a “core-shell light emitting diode”
  • the first semiconductor layer 11 ′, the active layer 12 ′, the second semiconductor layer 13 ′, and the electrode layer 14 ′ are sequentially arranged in an outer direction from the center. and a core-shell structure including an insulating film INF'.
  • the light emitting device LD' may not include at least one of the electrode layer 14' and the insulating film INF'.
  • the light emitting device LD' may have a polygonal pyramid shape extending in any one direction.
  • at least one region of the light emitting device LD′ may have a hexagonal pyramid shape.
  • the shape of the light emitting element LD' may be variously changed according to embodiments.
  • the light emitting element LD' has a first end EP1' and a second end EP2' along the length L' direction.
  • the first end EP1 ′ of the light emitting device LD′ includes first and second semiconductor layers 11 ′ and 13 ′ (or among the first and second semiconductor layers 11 ′ and 13 ′).
  • one of the first and second semiconductor layers 11' and 13' is disposed on the second end EP2' of the light emitting device LD' (or, An electrode layer surrounding the other one of the first and second semiconductor layers 11' and 13') may be disposed.
  • the light emitting device LD' has a core-shell structure in which the first end EP1' protrudes in the shape of a polygonal pyramid (eg, a shape of a hexagonal pyramid), and a light emitting having a micro-sized size. It may be a diode.
  • the light emitting device LD' has a shape in which a hexagonal pyramid and a hexagonal pole are combined, and has a size as small as a nano-scale to a micro-scale, for example, a width W' in the nano-scale or micro-scale range, and/ Or it may have a length (L').
  • the size and shape of the light emitting element LD' may be variously changed according to design conditions of various devices using the light emitting element LD' as a light source, for example, a display device.
  • both end portions of the first semiconductor layer 11 ′ may have a protruding shape along the length L′ direction of the light emitting device LD′.
  • the protruding shapes of both ends of the first semiconductor layer 11 ′ may be different from each other.
  • one end disposed on the upper side of both ends of the first semiconductor layer 11 ′ may have a cone shape (eg, hexagonal pyramid shape) in contact with one vertex while narrowing toward the top.
  • the other end disposed on the lower side of both ends of the first semiconductor layer 11 ′ may have a polygonal prism shape (eg, a hexagonal prism shape) having a constant width, but is not limited thereto.
  • the first semiconductor layer 11 ′ may have a cross-section such as a polygonal shape or a step shape in which the width gradually becomes narrower toward the bottom.
  • the shape of both ends of the first semiconductor layer 11 ′ may be variously changed according to various embodiments.
  • the first semiconductor layer 11 ′ may be located at a core of the light emitting device LD′, that is, a center (or a center or an inner region).
  • the light emitting device LD' may be provided in a shape corresponding to the shape of the first semiconductor layer 11'. For example, when the first semiconductor layer 11 ′ has a hexagonal pyramid shape at one end of the upper side, the light emitting device LD′ has a hexagonal pyramid at one end of the upper side (eg, the first end EP1 ′). may have a shape.
  • the active layer 12 ′ may be provided and/or formed in a shape surrounding an outer surface (eg, an outer circumferential surface) of the first semiconductor layer 11 ′.
  • the active layer 12 ′ surrounds the remaining region except for one end (eg, a lower end) of the first semiconductor layer 11 ′ in the length L′ direction of the light emitting device LD′. may be provided and/or formed in the form.
  • the second semiconductor layer 13' is provided and/or formed in a shape surrounding the outer surface (eg, the outer circumferential surface) of the active layer 12', and includes a semiconductor layer of a different type from that of the first semiconductor layer 11'.
  • the first semiconductor layer 11 ′ includes an N-type semiconductor layer
  • the second semiconductor layer 13 ′ may include a P-type semiconductor layer.
  • the light emitting device LD' may further include an electrode layer 14' surrounding an outer surface (eg, an outer circumferential surface) of the second semiconductor layer 13'.
  • the electrode layer 14 ′ may be an ohmic contact electrode or a Schottky contact electrode electrically connected to the second semiconductor layer 13 ′, but is not limited thereto.
  • the light emitting device LD' may be formed in a core-shell structure having both ends protruding, and a first semiconductor layer 11' and the first semiconductor layer 11 provided at the center thereof. ') and an active layer 12' surrounding the active layer 12', and a second semiconductor layer 13' surrounding the active layer 12'.
  • the light emitting device LD' may further selectively include an electrode layer 14' surrounding the second semiconductor layer 13'.
  • One end of the electrode layer 14' is disposed at the first end EP1' of the light emitting device LD', and the first semiconductor layer 11' is disposed at the second end EP2' of the light emitting device LD'. ) may be disposed.
  • the above-described light emitting device LD or LD′ may be used in various types of devices requiring a light source, including a display device.
  • a display device For example, at least one light emitting device LD or LD′ may be disposed in each pixel area of the display panel to be used as a light source.
  • each pixel includes one or more rod-shaped light emitting devices LD or one or more light emitting devices LD′ having a core-shell structure, or a combination of a rod-shaped light emitting device LD and a core-shell structure.
  • the light emitting device LD' may be included in a complex manner.
  • each pixel may include one or more other light emitting devices of a different type and/or shape from the rod-shaped light emitting device LD or the core-shell structured light emitting device LD′.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • 3 shows an example of an electronic device that can use the light emitting device LD or LD′ described in the embodiments of FIGS. 1A to 2B as a light source, and is a display device, for example, a display panel provided in the display device. PNL) will be shown.
  • each pixel unit PXU of the display panel PNL and each pixel constituting the same may include at least one light emitting device LD or LD′.
  • the structure of the display panel PNL is briefly illustrated with the display area DA as the center.
  • at least one driving circuit unit eg, a scan driver
  • wires, and/or pads not shown may be further disposed on the display panel PNL.
  • a display panel PNL may include a base layer BSL and pixels disposed on the base layer BSL.
  • the pixels may include first color pixels PXL1 , second color pixels PXL2 , and/or third color pixels PXL3 .
  • first color pixels PXL1 first color pixels
  • second color pixels PXL2 second color pixels
  • third color pixels PXL3 third color pixels
  • the display panel PNL and the base layer BSL for forming the same may include a display area DA for displaying an image and a non-display area NDA except for the display area DA.
  • pixels PXL may be disposed in the display area DA on the base layer BSL.
  • the display area DA may be disposed in a central area of the display panel PNL, and the non-display area NDA may be disposed at an edge area of the display panel PNL to surround the display area DA.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and positions thereof may be changed.
  • the display area DA may constitute a screen on which an image is displayed, and the non-display area NDA may be an area other than the display area DA.
  • the base layer BSL constitutes the base member of the display panel PNL, and may be a rigid or flexible substrate or film.
  • the base layer BSL may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one insulating layer.
  • the material and/or physical properties of the base layer BSL are not particularly limited.
  • the base layer BSL may be substantially transparent.
  • substantially transparent may mean that light can be transmitted with an appropriate transmittance (eg, a predetermined transmittance) or more.
  • the base layer BSL may be translucent or opaque.
  • the base layer BSL may include a reflective material.
  • the base layer BSL may include a display area DA including a plurality of pixel areas in which each pixel PXL is formed, and a non-display area NDA disposed outside the display area DA.
  • the base layer BSL may include Various wires, pads, and/or built-in circuit units connected to the pixels PXL of the display area NDA may be disposed in the non-display area NDA.
  • Pixels PXL may be arranged in the display area DA.
  • pixels PXL may be regularly arranged according to a stripe or PENTILE® arrangement structure.
  • the arrangement structure of the pixels PXL is not limited thereto, and the pixels PXL may be arranged in the display area DA in various structures and/or methods.
  • two or more types of pixels PXL emitting light of different colors may be disposed in the display area DA.
  • the third color pixels PXL3 emitting ? may be arranged.
  • at least one of the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 disposed adjacent to each other is one pixel unit PXU capable of emitting light of various colors. ) can be configured.
  • the first color pixel PXL1 may be a red pixel emitting red light
  • the second color pixel PXL2 may be a green pixel emitting green light
  • the third color pixel (PXL3) may be a blue pixel emitting blue light
  • the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 include a first color light emitting element, a second color light emitting element, and a third color light emitting element, respectively.
  • the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 include light emitting devices of the same color, but different from each other disposed on the light emitting devices By including a color light conversion layer and/or a color filter, light of the first color, the second color and the third color may be emitted, respectively.
  • the color, type, and/or number of the pixels PXL constituting each pixel unit PXU is not particularly limited.
  • the color of light emitted by each pixel PXL may be variously changed.
  • Each pixel PXL has a control signal (eg, a predetermined control signal such as a scan signal and a data signal) and/or a power supply (or a power supply voltage) (eg, a predetermined control signal such as a first power supply and a second power supply). It may include at least one light source driven by a power source). In some embodiments, the light source is at least one light emitting device LD according to any one of the embodiments of FIGS. 1A to 1D , for example, having a size as small as a nanoscale to a microscale. One ultra-small rod-shaped light emitting device LD, and/or at least one light emitting device LD ′ according to the embodiment of FIGS.
  • At least one having a size as small as a nano-scale to a micro-scale may include a light emitting device LD′ having an ultra-small core-shell structure.
  • various types of light emitting devices LD or LD' may be used as the light source of the pixel PXL.
  • each pixel PXL may have a structure according to at least one of various embodiments to be described below.
  • each pixel PXL has a structure according to any one of the embodiments shown in FIGS. 4A to 10 and the embodiments shown in FIGS. 12 and 13 , or the above embodiments. At least two of the embodiments may have a combined structure.
  • each pixel PXL may be configured as an active pixel.
  • the types, structures, and/or driving methods of the pixels PXL applicable to the display device of the present invention are not particularly limited.
  • each pixel PXL may be configured as a pixel of a passive or active type light emitting display device having various structures and/or driving methods.
  • FIGS. 4A and 4B are circuit diagrams each showing a pixel PXL according to an exemplary embodiment of the present invention.
  • FIGS. 4A and 4B illustrate exemplary embodiments of a pixel PXL that may be applied to an active display device, and illustrate different exemplary embodiments in relation to the structure of the light emitting unit EMU.
  • the types of the pixel PXL and the display device to which the embodiment of the present invention can be applied are not limited thereto.
  • the pixel PXL illustrated in FIGS. 4A and 4B includes the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel provided in the display panel PNL of FIG. 3 .
  • PXL3 may be any one of.
  • the first color pixel PXL1 , the second color pixel PXL2 , and the third color pixel PXL3 may have substantially the same or similar structure to each other.
  • the pixel PXL includes a light emitting unit EMU for generating light having a luminance corresponding to a data signal.
  • the pixel PXL may further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the light emitting unit EMU includes at least one light emitting device LD connected between the first power source VDD and the second power source VSS, for example, between the first power source VDD and the second power source VSS. may include a plurality of light emitting devices LD connected to the .
  • the light emitting unit EMU includes a first electrode ELT1 connected to the first power source VDD via the pixel circuit PXC and the first power line PL1 as shown in FIG. 4A .
  • first pixel electrode or “first alignment electrode”
  • second electrode ELT2 (“second pixel electrode” or It may include a “second alignment electrode”) and a plurality of light emitting devices LD connected in parallel in the same direction between the first and second electrodes ELT1 and ELT2 .
  • first electrode ELT1 may be an anode electrode
  • second electrode ELT2 may be a cathode electrode.
  • Each of the light emitting devices LD includes a first end (eg, a P-type end) connected to the first power source VDD through the first electrode ELT1 and/or the pixel circuit PXC, and a second electrode A second end (eg, an N-type end) connected to the second power source VSS through ELT2 may be included. That is, the light emitting devices LD may be connected in parallel in a forward direction between the first and second electrodes ELT1 and ELT2 . Each light emitting device LD connected in the forward direction between the first power source VDD and the second power source VSS constitutes a respective effective light source, and these effective light sources are collected to form a light emitting unit EMU of the pixel PXL. can be configured.
  • the first power VDD and the second power VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power VDD may be set as a high potential power
  • the second power VSS may be set as a low potential power.
  • the potential difference between the first power source VDD and the second power source VSS eg, the voltage difference between the first power source VDD and the second power source VSS
  • the threshold voltage of the light emitting devices LD may be set or higher.
  • One end (eg, a P-type end) of the light emitting elements LD constituting each of the light emitting units EMU has one electrode (eg, the first electrode of each pixel PXL) of the light emitting unit EMU. ELT1)), and may be commonly connected to the pixel circuit PXC, and may be connected to the first power source VDD through the pixel circuit PXC and the first power line PL1.
  • the other end (eg, N-type end) of the light emitting elements LD includes the other electrode (eg, the second electrode ELT2 of each pixel PXL) of the light emitting unit EMU and the second power supply. It may be commonly connected to the second power source VSS through the line PL2.
  • the light emitting devices LD may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in the corresponding frame to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may be divided and flow through the light emitting devices LD connected in the forward direction. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least one reverse light emitting device LDr may be further connected between the first and second electrodes ELT1 and ELT2 .
  • the reverse light emitting device LDr is deactivated even when a driving voltage (eg, a predetermined driving voltage) (eg, a forward driving voltage) is applied between the first and second electrodes ELT1 and ELT2 .
  • a driving voltage eg, a predetermined driving voltage
  • the reverse light emitting device LDr may substantially maintain a non-emission state.
  • the at least one pixel PXL may further include at least one ineffective light source that is not completely connected between the first and second electrodes ELT1 and ELT2 .
  • the pixel PXL may include the light emitting unit EMU having a parallel structure.
  • the light emitting unit EMU may include a plurality of light emitting devices LD connected in a series structure or a series-parallel structure between at least two pairs of electrodes.
  • the light emitting unit EMU may include a plurality of light emitting devices LD divided and connected to two series terminals as shown in the embodiment of FIG. 4B .
  • the light emitting unit EMU includes a first electrode ELT1 and a second electrode ELT2 and one or more light emitting devices connected in a forward direction between the first and second electrodes ELT1 and ELT2 .
  • the number of series stages constituting each light emitting unit EMU may be variously changed according to various embodiments.
  • the light emitting unit EMU may include a plurality of light emitting devices LD divided and connected to three or more series terminals.
  • the number of light emitting elements LD constituting each series stage may be the same or different from each other, and the number of light emitting elements LD is not particularly limited.
  • the first electrode of the light emitting unit EMU for example, the first electrode ELT1 may be a first pixel electrode (or an anode electrode) of the light emitting unit EMU.
  • the last electrode of the light emitting unit EMU for example, the fourth electrode ELT4 may be a second pixel electrode (or a cathode electrode) of the light emitting unit EMU.
  • the remaining electrodes of the light emitting unit EMU may constitute respective intermediate electrodes.
  • the second electrode ELT2 and the third electrode ELT3 may be integrally or non-integrally connected to each other to constitute one intermediate electrode IET.
  • the first electrode and the last electrode of the light emitting unit EMU may constitute a first pixel electrode and a second pixel electrode, respectively.
  • two electrodes that are integrally or non-integrally connected between two consecutive series terminals and constitute an equipotential node may constitute one intermediate electrode.
  • the two electrodes may be regarded as the same electrode.
  • the two electrodes will be separately named.
  • electrodes disposed on the light emitting unit EMU for example, at least one of the first to fourth electrodes ELT1 to ELT4 are arbitrarily referred to, or the first to fourth electrodes When referring to (ELT1 to ELT4) inclusive, it will be referred to as “pixel electrode(s)”.
  • the light emitting unit EMU When it is assumed that the light emitting unit EMU is configured by using the light emitting devices LD of the same condition (eg, the same size and/or number) as an effective light source, the light emitting devices LD are arranged in series or series-parallel. When connected in a mixed structure, power efficiency can be improved. For example, in the light emitting unit EMU in which the light emitting elements LD are connected in series or series-parallel, higher luminance can be expressed with the same current compared to the light emitting unit in which the light emitting elements LD are connected only in parallel. can In some embodiments, in the light emitting unit EMU in which the light emitting elements LD are connected in series or series-parallel, the light emitting units LD are connected in parallel to each other with a lower driving current. luminance can be expressed.
  • the pixel PXL in which the light emitting elements LD are connected in a series or series-parallel mixed structure even if a short circuit failure occurs in some series stages, to some extent through the light emitting elements LD of the remaining series stages. Since the luminance of the pixel PXL can be expressed, the possibility of defective dark spots in the pixel PXL can be reduced.
  • FIGS. 4A and 4B illustrate an embodiment in which the light emitting devices LD are connected in a parallel structure or a series-parallel mixed structure, but the present invention is not limited thereto.
  • the light emitting elements LD constituting the light emitting unit EMU of each pixel PXL may be connected only in series with each other.
  • the pixel circuit PXC may be connected between the first power source VDD and the first electrode ELT1 .
  • the pixel circuit PXC may be connected to the scan line SL and the data line DL of the corresponding pixel PXL.
  • the pixel circuit PXC may be further selectively connected to the sensing signal line SSL and the sensing line SENL.
  • the pixel circuit PXC may include a first transistor M1 , a second transistor M2 , a third transistor M3 , and a storage capacitor Cst.
  • the first transistor M1 (eg, a driving transistor) may be connected between the first power source VDD and the first electrode ELT1 of the light emitting unit EMU.
  • the gate electrode of the first transistor M1 may be connected to the first node N1 .
  • the first transistor M1 may control a driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1 .
  • the first transistor M1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the first transistor M1 may further selectively include a back gate electrode connected to the first electrode ELT1 .
  • the back gate electrode may be disposed to overlap the gate electrode with an insulating layer interposed therebetween.
  • the second transistor M2 (eg, a switching transistor) may be connected between the data line DL and the first node N1 .
  • the gate electrode of the second transistor M2 may be connected to the scan line SL.
  • the second transistor M2 is turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line SL to connect the data line DL and the first node N1 . It can be electrically connected.
  • a gate-on voltage eg, a high level voltage
  • a data signal of a corresponding frame may be supplied to the data line DL for each frame period, and the data signal is transmitted through the second transistor M2 that is turned on during a period in which a scan signal of a gate-on voltage is supplied. It may be transmitted to the first node N1.
  • the second transistor M2 may be a switching transistor for transferring each data signal to the inside of the pixel PXL.
  • One electrode of the storage capacitor Cst may be connected to the first node N1 , and the other electrode may be connected to the first electrode ELT1 of the light emitting unit EMU (or the second electrode of the first transistor M1 ). can be connected The storage capacitor Cst may be charged (or maintained charged) with a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • the third transistor M3 may be connected between the first electrode ELT1 of the light emitting unit EMU and the sensing line SENL.
  • a gate electrode of the third transistor M3 may be connected to the sensing signal line SSL.
  • the third transistor M3 has a voltage value applied to the first electrode ELT1 of the light emitting unit EMU (or , a voltage value applied to the anode electrode of the light emitting device LD) may be transmitted to the sensing line SENL.
  • the voltage value transferred through the sensing line SENL may be provided to an external circuit (eg, a timing controller), which provides characteristic information (eg, the first The threshold voltage of the transistor M1, etc.) may be extracted.
  • the extracted characteristic information may be used to convert image data so that characteristic deviation between the pixels PXL is compensated.
  • the transistors included in the pixel circuit PXC for example, the first, second, and third transistors M1, M2, and M3 are all shown as N-type transistors, but the present invention does not provide for this. not limited For example, at least one of the first, second, and third transistors M1 , M2 , and M3 may be changed to a P-type transistor.
  • the pixel circuit PXC may include both P-type and N-type transistors.
  • some of the transistors included in the pixel circuit PXC may be P-type transistors, and others may be N-type transistors.
  • a voltage level of a control signal eg, a scan signal, a data signal, and/or a sensing signal
  • a control signal eg, a scan signal, a data signal, and/or a sensing signal
  • the structure and driving method of the pixel PXL may be variously changed according to embodiments.
  • the pixel circuit PXC may include pixel circuits having various structures and/or driving methods in addition to the embodiments illustrated in FIGS. 4A and 4B .
  • the pixel circuit PXC may not include the third transistor M3 .
  • the pixel circuit PXC applies the voltage of the transistor, the first node N1, or the first electrode ELT1 of the light emitting unit EMU for compensating for the threshold voltage of the first transistor M1, etc. It may further include other circuit elements such as a transistor for initialization, a transistor for controlling a period during which a driving current is supplied to the light emitting unit EMU, and/or a boosting capacitor for boosting the voltage of the first node N1. may be
  • each pixel PXL when each pixel PXL is configured in a passive light emitting display device, the pixel circuit PXC may be omitted.
  • each of the first and last electrodes (eg, the first and second electrodes ELT1 and ELT2 , or the first and fourth electrodes ELT1 and ELT4 ) of the light emitting unit EMU includes a scan line ( SL), the data line DL, the first power line PL1 , the second power line PL2 , or other signal lines or power lines, etc. may be directly connected.
  • FIG. 5 is a plan view illustrating a pixel PXL according to an embodiment of the present invention, and as an example, shows a layout embodiment of the circuit layer PCL of the pixel PXL.
  • the circuit layer PCL may include circuit elements constituting each pixel circuit PXC and wirings connected thereto.
  • FIG. 5 shows the first, second, and third transistors M1 , M2 and M3 of the pixel PXL and the storage capacitor centered on the pixel area in which the pixel PXL of FIG. 4 is formed.
  • Cst the scan line SL, the data line DL, the sensing signal line SSL, the sensing line SENL, and the circuit layer PCL on which the first power line PL1 and the second power line PL2 are disposed.
  • a layout example is shown.
  • the pixel PXL includes a first conductive layer BML, a semiconductor layer SCL, a second conductive layer GAT sequentially disposed on one surface of the base layer BSL; It may include a third conductive layer SD1 and a fourth conductive layer SD2 . At least one insulating layer may be interposed between the first conductive layer BML, the semiconductor layer SCL, the second conductive layer GAT, the third conductive layer SD1, and the fourth conductive layer SD2, respectively.
  • the first conductive layer BML may be disposed on one surface of the base layer BSL.
  • the first conductive layer BML may include a back gate electrode BGE, a first capacitor electrode Cst_E1 and a horizontal sensing line SENL_H disposed in each pixel area.
  • the back gate electrode BGE may be disposed to cover at least a lower portion of the first transistor M1 . To this end, the back gate electrode BGE may be disposed in a region where the first transistor M1 is to be formed.
  • the first capacitor electrode Cst_E1 extends in the second direction DR2 from the back gate electrode BGE and is designed to have a size in consideration of the area of the pixel area allocated to each pixel PXL, and is one area of the pixel area. can be placed in
  • the first capacitor electrode Cst_E1 may be formed to have an area (eg, a predetermined area) in a right area of each pixel area in a plan view.
  • the horizontal sensing line SENL_H is spaced apart from the back gate electrode BGE and may extend in the first direction DR1 .
  • the horizontal sensing line SENL_H is disposed below each pixel area in a plan view to be commonly connected to the plurality of pixels PXL disposed in the same pixel row in the first display area DA. It may extend in the direction DR1.
  • the first conductive layer BML may include at least one conductive material.
  • each of the conductive patterns and/or wirings eg, the back gate electrode BGE, the first capacitor electrode Cst_E1 and the horizontal sensing line SENL_H
  • the back gate electrode BGE, the first capacitor electrode Cst_E1, and the horizontal sensing line SENL_H include other conductive materials including carbon nanotubes and graphene. You may. That is, each conductive pattern and/or wiring disposed on the first conductive layer BML may have conductivity by including at least one of various conductive materials, and the constituent materials thereof are not particularly limited.
  • the first conductive layer BML may be formed of a single layer or multiple layers.
  • each of the back gate electrode BGE, the first capacitor electrode Cst_E1 , and the horizontal sensing line SENL_H may have a single-layer or multi-layer conductive pattern.
  • the semiconductor layer SCL may be disposed on the first conductive layer BML with at least one insulating layer interposed therebetween.
  • the semiconductor layer SCL may include a first semiconductor pattern SCP1 , a second semiconductor pattern SCP2 , and a third semiconductor pattern SCP3 .
  • the first semiconductor pattern SCP1, the second semiconductor pattern SCP2, and the third semiconductor pattern SCP3 form channels of the first transistor M1, the second transistor M2, and the third transistor M3, respectively.
  • each of the first transistor M1 , the second transistor M2 , and the third transistor M3 may be disposed in a region to be formed.
  • Each of the first to third semiconductor patterns SCP1 , SCP2 , and SCP3 may include a channel region overlapping a gate electrode of each transistor, and a source region and a drain region located on both sides of the channel region.
  • the semiconductor layer SCL may include polysilicon, amorphous silicon, and/or an oxide semiconductor.
  • the first to third semiconductor patterns SCP1 , SCP2 , and SCP3 may include substantially the same or similar semiconductor material.
  • the first to third semiconductor patterns SCP1 , SCP2 , and SCP3 may include the same semiconductor material among polysilicon, amorphous silicon, and oxide semiconductor.
  • some and the remaining portions of the first to third semiconductor patterns SCP1, SCP2, and SCP3 may include different semiconductor materials.
  • some of the first to third semiconductor patterns SCP1, SCP2, and SCP3 include an oxide semiconductor, and other portions (eg, the second and second semiconductor patterns SCP1)
  • the three semiconductor patterns SCP2 and SCP3) may include polysilicon or amorphous silicon.
  • the second conductive layer GAT may be disposed on the semiconductor layer SCL with at least one insulating layer interposed therebetween.
  • the second conductive layer GAT connects the second capacitor electrode Cst_E2, the scan line SL, the sensing signal line SSL, and the first power line PL1 (and/or the second power line PL2) to each other.
  • the second capacitor electrode Cst_E2 overlaps the first capacitor electrode Cst_E1 and may constitute one electrode of the storage capacitor Cst.
  • the second capacitor electrode Cst_E2 may be formed to extend in the second direction DR2 from a right area of each pixel area in plan view.
  • the second capacitor electrode Cst_E2 may extend to a region overlapping the first semiconductor pattern SCP1 to form a gate electrode of the first transistor M1 .
  • the scan line SL may extend in the first direction DR1 and may extend to other adjacent pixel areas.
  • the scan line SL is disposed above each pixel area in a plan view to be commonly connected to the plurality of pixels PXL disposed in the same pixel row in the display area DA in the first direction ( DR1) can be extended.
  • the scan line SL may extend to a region overlapping the second semiconductor pattern SCP2 to form a gate electrode of the second transistor M2 .
  • the sensing signal line SSL extends in the first direction DR1 and may extend to another adjacent pixel area.
  • the sensing signal line SSL is disposed below each pixel area in a plan view so as to be commonly connected to the plurality of pixels PXL disposed in the same pixel row in the first direction in the display area DA. (DR1) can be extended.
  • the sensing signal line SSL may extend to a region overlapping the third semiconductor pattern SCP3 to form a gate electrode of the third transistor M3 .
  • the first power line PL1 (and/or the second power line PL2 ) may extend in the first direction DR1 from the display area DA to extend to another adjacent pixel area.
  • the first power line PL1 (and/or the second power line PL2 ) is disposed below each pixel area in plan view and is spaced apart from the sensing signal line SSL at the lowermost side of each pixel area. can be placed in
  • the first power line PL1 (or the first horizontal power line) and the second power line PL2 (or the second horizontal power line) are connected to the display area (or DR2) along the second direction DR2.
  • DA may be alternately disposed on each horizontal line.
  • the second conductive layer GAT may have conductivity by including at least one of various conductive materials, and a constituent material thereof is not particularly limited.
  • each conductive pattern and/or interconnection disposed on the second conductive layer GAT may include at least one of the conductive materials previously mentioned as a material for constituting the first conductive layer BML. there is.
  • the second conductive layer GAT may include the same or different conductive material from the first conductive layer BML.
  • the second conductive layer GAT may be formed of a single layer or multiple layers.
  • each of the second capacitor electrode Cst_E2 , the scan line SL, the sensing signal line SSL, and the first power line PL1 (and/or the second power line PL2 ) has a single layer or a multi-layer of the conductive pattern.
  • the third conductive layer SD1 may be disposed on the second conductive layer GAT with at least one insulating layer interposed therebetween.
  • the third conductive layer SD1 includes a third capacitor electrode Cst_E3, a data line DL, a vertical sensing line SENL_V, and first to fifth bridge patterns BRP1, BRP2, BRP3, BRP4, and BRP5. may include
  • the third capacitor electrode Cst_E3 may overlap the first and second capacitor electrodes Cst_E1 and Cst_E2 .
  • the third capacitor electrode Cst_E3 is formed to extend in the second direction DR2 from the right region of each pixel region in plan view, and together with the first capacitor electrode Cst_E1 , the storage capacitor Cst can constitute one electrode of That is, the storage capacitor Cst includes a first capacitor configured by the first capacitor electrode Cst_E1 and the second capacitor electrode Cst_E2 , and a second capacitor electrode Cst_E2 and a third capacitor electrode Cst_E3 . and a second capacitor, wherein the first capacitor and the second capacitor may be connected in parallel.
  • the capacity of the storage capacitor Cst can be sufficiently secured within the pixel area of a limited area. there is.
  • the data line DL extends in the second direction DR2 and may extend to another adjacent pixel area.
  • the data line DL may be disposed on the left side of each pixel area in a plan view.
  • the data line DL may overlap one region of the second semiconductor pattern SCP2 and may be connected to one region of the second semiconductor pattern SCP2 through the contact hole CH.
  • a portion of the data line DL may constitute a first transistor electrode of the second transistor M2 .
  • each transistor may include a first transistor electrode and a second transistor electrode, and one of the first and second transistor electrodes may be a source electrode and the other may be a drain electrode.
  • the vertical sensing line SENL_V extends in the second direction DR2 and may extend to another adjacent pixel area.
  • the vertical sensing line SENL_V may be disposed on the left side of each pixel area in a plan view.
  • the vertical sensing line SENL_V overlaps the horizontal sensing line SENL_H and may be connected to the horizontal sensing line SENL_H through the contact hole CH.
  • the first bridge pattern BRP1 may be disposed above each pixel area to overlap one area of the second semiconductor pattern SCP2 .
  • the first bridge pattern BRP1 may be connected to one region of the second semiconductor pattern SCP2 through the contact hole CH to form a second transistor electrode of the second transistor M2 .
  • the first bridge pattern BRP1 may overlap the second capacitor electrode Cst_E2 and may be connected to the second capacitor electrode Cst_E2 through the contact hole CH. Accordingly, the second transistor electrode of the second transistor M2 may be connected to the second capacitor electrode Cst_E2 .
  • the second bridge pattern BRP2 extends downward from the third capacitor electrode Cst_E3 and may overlap one region of the first semiconductor pattern SCP1 and one region of the third semiconductor pattern SCP3 .
  • the second bridge pattern BRP2 is connected to one region of the first semiconductor pattern SCP1 through the contact hole CH, and may constitute a first transistor electrode of the first transistor M1 .
  • the second bridge pattern BRP2 is connected to one region of the third semiconductor pattern SCP3 through the contact hole CH, and may constitute a first transistor electrode of the third transistor M3 .
  • the second bridge pattern BRP2 may be connected to the first capacitor electrode Cst_E1 through the contact hole CH.
  • the second bridge pattern BRP2 may be integrally formed with the third capacitor electrode Cst_E3 to constitute one electrode of the storage capacitor.
  • the third bridge pattern BRP3 may overlap one region of the first semiconductor pattern SCP1 and may be connected to one region of the first semiconductor pattern SCP1 through the contact hole CH.
  • the third bridge pattern BRP3 may constitute the second transistor electrode of the first transistor M1 .
  • the fourth bridge pattern BRP4 overlaps one region of the third semiconductor pattern SCP3 and may be connected to one region of the third semiconductor pattern SCP3 through the contact hole CH.
  • the fourth bridge pattern BRP4 may constitute the second transistor electrode of the third transistor M3 .
  • the fourth bridge pattern BRP4 may overlap the horizontal sensing line SENL_H and may be connected to the horizontal sensing line SENL_H through the contact hole CH. Accordingly, the third transistor M3 may be connected to the vertical sensing line SENL_V through the horizontal sensing line SENL_H.
  • the fifth bridge pattern BRP5 overlaps the first power line PL1 (and/or the second power line PL2 ) and passes through the contact hole CH through the first power line PL1 (and/or , the second power line PL2).
  • the third conductive layer SD1 may have conductivity by including at least one of various conductive materials, and a constituent material thereof is not particularly limited.
  • each conductive pattern and/or wiring disposed on the third conductive layer SD1 may include at least one of the conductive materials previously mentioned as a material that may constitute the first conductive layer BML. there is.
  • the third conductive layer SD1 may include the same or different conductive material from the first conductive layer BML and/or the second conductive layer GAT.
  • the third conductive layer SD1 may be formed of a single layer or multiple layers.
  • each of the third capacitor electrode Cst_E3 , the data line DL, the vertical sensing line SENL_V, and the first to fifth bridge patterns BRP1 , BRP2 , BRP3 , BRP4 , and BRP5 has a single layer or It may be composed of a multi-layered conductive pattern.
  • the fourth conductive layer SD2 may be disposed on the third conductive layer SD1 with at least one insulating layer interposed therebetween.
  • the fourth conductive layer SD2 may include a first vertical power line PL1_V, a second vertical power line PL2_V, and a sixth bridge pattern BRP6.
  • the first vertical power line PL1_V extends in the second direction DR2 and may extend to another adjacent pixel area.
  • the first vertical power line PL1_V is disposed on the right side of each pixel area to be commonly connected to the plurality of pixels PXL disposed in the same pixel column in the second direction in the display area DA. (DR2) can be extended.
  • the first vertical power line PL1_V may include a protrusion overlapping the third bridge pattern BRP3 and may be connected to the third bridge pattern BRP3 through the contact hole CH. Accordingly, the first vertical power line PL1_V may be connected to the first transistor M1 through the third bridge pattern BRP3.
  • the first vertical power line PL1_V may overlap the fifth bridge pattern BRP5 and may be connected to the fifth bridge pattern BRP5 through the contact hole CH. Accordingly, the first vertical power line PL1_V is connected to the first power line PL1 through the fifth bridge pattern BRP5. Accordingly, the first vertical power line PL1_V and the first power line PL1 may have a mesh structure in the display area DA.
  • the second vertical power line PL2_V extends in the second direction DR2 and may extend to another adjacent pixel area.
  • the second vertical power line PL2_V is disposed on the left side of each pixel area to be commonly connected to the plurality of pixels PXL disposed in the same pixel column in the second direction in the display area DA. (DR2) can be extended.
  • the second vertical power line PL2_V may be connected to the second electrode ELT2 of the light emitting unit EMU through the second contact unit CNT2 .
  • the sixth bridge pattern BRP6 is disposed in a right area (eg, an upper right area) of each pixel area, and may overlap the third capacitor electrode Cst_E3 .
  • the sixth bridge pattern BRP6 may be connected to the third capacitor electrode Cst_E3 through the contact hole CH.
  • the sixth bridge pattern BRP6 may be connected to the first electrode ELT1 of the light emitting unit EMU through the first contact unit CNT1 . Accordingly, the first electrode ELT1 is to be connected to the first transistor electrode of the first transistor M1 through the sixth bridge pattern BRP6 and the third capacitor electrode Cst_E3 (and the second bridge pattern BRP2).
  • the fourth conductive layer SD2 may have conductivity by including at least one of various conductive materials, and a constituent material thereof is not particularly limited.
  • each conductive pattern and/or wiring disposed on the fourth conductive layer SD2 may include at least one of the conductive materials previously mentioned as a material that may constitute the first conductive layer BML. there is.
  • the fourth conductive layer SD2 may include the same or different conductive material from the first conductive layer BML, the second conductive layer GAT, and/or the third conductive layer SD1 .
  • the fourth conductive layer SD2 may be formed of a single layer or multiple layers.
  • each of the first vertical power line PL1_V, the second vertical power line PL2_V, and the sixth bridge pattern BRP6 may be configured as a single-layer or multi-layer conductive pattern.
  • the layout structure of the circuit layer PCL is not limited to the embodiment illustrated in FIG. 5 .
  • the configuration and arrangement of the pixel circuit PXC of the pixels PXL disposed in the display area DA and wirings connected thereto may be variously changed according to exemplary embodiments.
  • FIG. 6A and 6B are plan views illustrating a pixel PXL according to an embodiment of the present invention, respectively.
  • a layout embodiment of the display layer DPL of the pixel PXL, and the display layer DPL represents the reflective film RFL disposed under the .
  • FIG. 6A shows a layout embodiment of the display layer DPL of the pixel PXL including the light emitting unit EMU according to the embodiment of FIG. 4A
  • FIG. 6B shows light emission according to the embodiment of FIG. 4B .
  • a layout example of the display layer DPL of the pixel PXL including the sub EMU is shown.
  • the display layer DPL may include pixel electrodes and light emitting devices LD constituting each light emitting unit EMU.
  • the pixel electrodes include at least a pair of electrodes (eg, the first electrode ELT1 and the second electrode ELT2 , and/or the third electrode ELT3 and the second electrode ELT3 ) constituting each serial end of the light emitting unit EMU. 4 electrodes ELT4), and in addition, at least one contact electrode (for example, the first contact electrode CNE1, and the second contact electrode CNE2 and/or the third contact electrode CNE3), etc. may include more.
  • FIG. 6A shows the first and second electrodes ELT1 and ELT2 and the light emitting devices LD of FIG. 4A , and the first and second electrodes ELT1 and ELT2 of the light emitting devices LD of FIG. 4A .
  • a layout example of the display layer DPL including the first contact electrode CNE1 and the second contact electrode CNE2 to be stably connected between them is shown.
  • 6B is a view showing the first to fourth electrodes ELT1 to ELT4 and the light emitting devices LD (eg, first and second light emitting devices LD1 and LD2) of FIG.
  • a layout example of the display layer DPL including the first to third contact electrodes CNE1 to CNE3 for stably connecting the LD between the first to fourth electrodes ELT1 to ELT4 is shown.
  • 6A and 6B show the reflective layer RFL disposed under the display layer DPL in the exemplary embodiment of the present invention together with the display layer DPL.
  • FIG. 7 is a plan view illustrating the display area DA according to an exemplary embodiment.
  • FIG. 7 illustrates first to third pixel areas PXA1 , PXA2 , and PXA3 in which first to third pixels PXL1 , PXL2 , and PXL3 corresponding to the pixel unit PXU of FIG. 3 are disposed.
  • each of the first to third pixels PXL1 , PXL2 , and PXL3 has the structure according to the embodiment of FIG. 6A , the present invention is not limited thereto.
  • FIGS. 8A and 8B show different embodiments of a cross-section taken along line I to I' of FIG. 6A
  • the embodiment of FIG. 8B shows the first contact electrode CNE1 compared to the embodiment of FIG. 8A .
  • ) further includes a fourth insulating layer INS4 disposed on the .
  • 9 shows an embodiment of a cross-section taken along line II to II' of FIG. 6B.
  • the fourth insulating layer INS4 is not included is disclosed as in the embodiment of FIG. 8A , but the present invention is not limited thereto.
  • the embodiment of FIG. 9 may further include a fourth insulating layer INS4 disposed on any one of the pair of contact electrodes in the same manner as in the embodiment of FIG. 8B .
  • an arbitrary transistor M is illustrated as an example of circuit elements that may be disposed in the circuit layer PCL.
  • the bridge pattern BRP connected to the first electrode ELT1 through the first contact portion CNT1 and the second The second power line PL2 connected to the second electrode ELT2 through the contact portion CNT2 will be illustrated.
  • the bridge pattern BRP of FIGS. 8A, 8B and 9 may be the sixth bridge pattern BRP6 of FIG. 5
  • the second power line PL2 of FIGS. 8A, 8B, and 9 may be the second vertical power line PL2_V of FIG. 5
  • the structure of the circuit layer PCL disposed under the display layer DPL is not limited to the embodiment of FIG. 5 .
  • FIG. 10 is a plan view illustrating a contact unit CNT according to an embodiment of the present invention.
  • FIG. 10 illustrates a structure in which the reflective layer RFL and the second insulating layer INS2 are disposed in each contact portion CNT of FIGS. 8A , 8B and 9 .
  • the contact unit CNT generically refers to the “first contact unit CNT1” and the “second contact unit CNT2”, and includes the “first contact unit CNT1” and the “second contact unit CNT2”. " can mean at least one of.
  • a pixel PXL and a display device including the same overlap each other on one surface of the base layer BSL.
  • It may include an arranged circuit layer PCL and a display layer DPL.
  • the display area DA may include a circuit layer PCL disposed on one surface of the base layer BSL and a display layer DPL disposed on the circuit layer PCL.
  • Circuit elements constituting the pixel circuit PXC of the corresponding pixel and wirings connected thereto may be disposed in each pixel area of the circuit layer PCL.
  • Pixel electrodes and light emitting devices LD constituting the light emitting unit EMU of the corresponding pixel may be disposed in each pixel area of the display layer DPL.
  • a first insulating layer INS1 and a second insulating layer INS2 may be interposed between the circuit layer PCL and the display layer DPL.
  • a reflective layer RFL may be interposed between the first and second insulating layers INS1 and INS2 . Accordingly, in the exemplary embodiment of the present invention, it is possible to secure the front emission efficiency of the pixel PXL including the light emitting elements LD.
  • the circuit layer PCL may include a plurality of conductive layers and a plurality of insulating layers interposed between the conductive layers.
  • the circuit layer PCL may include a first conductive layer, a buffer layer BFL, a semiconductor layer, a gate insulating layer GI, a second conductive layer, and a first sequentially disposed on one surface of the base layer BSL. It may include an interlayer insulating layer ILD1 , a third conductive layer, a second interlayer insulating layer ILD2 , and a fourth conductive layer.
  • the first conductive layer may be disposed on one surface of the base layer BSL.
  • the first conductive layer is a conductive layer in which the back gate electrode BGE of the transistor M can be disposed, and may correspond to, for example, the first conductive layer BML according to the embodiment of FIG. 5 .
  • a buffer layer BFL may be disposed on one surface of the base layer BSL including the first conductive layer.
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • a semiconductor layer may be disposed on the buffer layer BFL.
  • the semiconductor layer is a conductive layer on which the semiconductor pattern SCP of the transistor M may be disposed, and may correspond to, for example, the semiconductor layer SCL according to the embodiment of FIG. 5 .
  • a gate insulating layer GI may be disposed on the semiconductor layer.
  • the gate insulating layer GI may be interposed between the semiconductor layer and the second conductive layer.
  • a second conductive layer may be disposed on the gate insulating layer GI.
  • the second conductive layer is a conductive layer in which the gate electrode GE of the transistor M may be disposed, and may correspond to, for example, the second conductive layer GAT according to the embodiment of FIG. 5 .
  • a first interlayer insulating layer ILD1 may be disposed on the second conductive layer.
  • the first interlayer insulating layer ILD1 may be interposed between the second conductive layer and the third conductive layer.
  • a third conductive layer may be disposed on the first interlayer insulating layer ILD1 .
  • the third conductive layer is a conductive layer in which the first and second transistor electrodes TE1 and TE2 of the transistor M may be disposed, and for example, the third conductive layer SD1 according to the embodiment of FIG. 5 .
  • the first and second transistor electrodes TE1 and TE2 may be source and drain electrodes SE and DE of each transistor M.
  • the second transistor electrode TE2 may be a source electrode.
  • a second interlayer insulating layer ILD2 may be disposed on the third conductive layer.
  • the second interlayer insulating layer ILD2 may be interposed between the third conductive layer and the fourth conductive layer.
  • a fourth conductive layer may be disposed on the second interlayer insulating layer ILD2 .
  • the fourth conductive layer may be a conductive layer on which a conductive pattern CDP connected to the light emitting unit EMU may be disposed, and may correspond to, for example, the fourth conductive layer SD2 according to the embodiment of FIG. 5 . .
  • the fourth conductive layer is disposed in each pixel region and includes at least one circuit element (eg, at least one transistor M) among circuit elements constituting the pixel circuit PXC of the corresponding pixel PXL. )) and a bridge pattern BRP connecting the first electrode ELT1 of the light emitting unit EMU.
  • the fourth conductive layer may include at least one power line and/or a signal line.
  • the fourth conductive layer may include a second power line PL2 connected to the second electrode ELT2 (or the fourth electrode ELT4 ) of the light emitting unit EMU.
  • the at least one conductive pattern CDP formed on the fourth conductive layer may include a multilayer including a metal layer MTL and a transparent conductive layer TCL on the metal layer MTL.
  • the transparent conductive layer TCL is positioned on the uppermost part of the conductive pattern CDP and is in contact with (eg, direct contact with) the first, second, or fourth electrodes ELT1 , ELT2 , and ELT4 . It may be electrically connected to the first, second, or fourth electrodes ELT1 , ELT2 , and ELT4 .
  • each contact portion when the transparent conductive layer TCL is disposed on the uppermost portion of the conductive pattern CDP exposed by the first or second contact holes CH1 and CH2 in each contact portion CNT, each contact portion ( When the reflective layer RFL and/or the first insulating layer INS1 is etched to form the CNT), damage to the conductive pattern CDP may be effectively prevented or reduced.
  • the bridge pattern BRP is exposed by the first contact hole CH1
  • the second contact portion CNT2 is exposed by the second contact hole CH2 .
  • the second power line PL2 may be protected by each of the transparent conductive layers TCL.
  • a first insulating layer INS1 may be disposed on the circuit layer PCL.
  • the first insulating layer INS1 is formed to cover one surface of the base layer BSL on which the circuit layer PCL is formed, and each contact portion CNT on the conductive pattern CDP connected to the display layer DPL. ) can be opened.
  • the first insulating layer INS1 is positioned on the bridge pattern BRP and is a first contact part for connecting the bridge pattern BRP and a first pixel electrode (eg, the first electrode ELT1 ). It is positioned on CNT1 and the second power line PL2 to connect the second power line PL2 and the last pixel electrode (eg, the second electrode ELT2 or the fourth electrode ELT4). It may be opened at the second contact portion CNT2 .
  • a reflective layer RFL may be disposed on the first insulating layer INS1 .
  • the reflective layer RFL is formed to cover one surface of the base layer BSL on which the circuit layer PCL and the first insulating layer INS1 are formed, and is formed on the conductive pattern CDP connected to the display layer DPL.
  • Each contact portion CNT may be opened.
  • the reflective layer RFL may include an opening OPN1a corresponding to the first contact part CNT1 and an opening OPN1b corresponding to the second contact part CNT2 .
  • the first opening OPN1 decide to do
  • the reflective layer RFL may be formed of a metal layer including at least one type of metal or alloy.
  • the reflective film (RFL) is a metal film having high reflectivity in the visible light wavelength band, for example, a metal film including at least one of various metal materials including aluminum (Al), gold (Au), and silver (Ag). can be configured.
  • the reflective layer RFL may have a thickness sufficient to secure a predetermined reflectivity. For example, by forming the reflective film RFL to a thickness of 40 nm or more, sufficient reflectance may be secured.
  • the reflective layer RFL may completely cover a lower portion of the light emitting area EMA in which the light emitting devices LD are disposed. Accordingly, the light emitted from the lower portions of the light emitting devices LD may be reflected in the upper direction of the pixel PXL.
  • the light efficiency of the pixel PXL may be improved by disposing the reflective layer RFL under the display layer DPL to be adjacent to the light emitting devices LD. For example, the front light emission efficiency of the pixel PXL may be improved by the reflective layer RFL.
  • the reflective layer RFL may be formed entirely in the display area DA except for each contact portion CNT.
  • an integrated reflective film RFL may be formed over the entire display area DA including the first to third pixel areas PXA1 , PXA2 , and PXA3 .
  • a second insulating layer INS2 may be disposed on the reflective layer RFL.
  • the second insulating layer INS2 is formed to cover one surface of the base layer BSL on which the circuit layer PCL, the first insulating layer INS1 and the reflective layer RFL are formed, the circuit layer PCL and the display
  • Each of the contact portions CNT for connecting the layers DPL may be opened.
  • the second insulating layer INS2 may overlap the opening OPN2a overlapping the first opening OPN1a of the first contact portion CNT1 and the first opening OPN1b of the second contact portion CNT2 .
  • An opening OPN2b may be included.
  • the second insulating layer INS2 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the second insulating layer INS2 may include at least an organic insulating layer and may substantially planarize the surface of the base layer BSL on which the circuit layer PCL, the first insulating layer INS1 , and the reflective layer RFL are formed. there is.
  • a display layer DPL may be disposed on the second insulating layer INS2 .
  • the reflective film RFL and the display layer DPL electrical stability (eg, insulation) may be ensured between them.
  • the reflective layer RFL is opened at least wider than the second insulating layer INS2 in each contact portion CNT, and the second reflective layer RFL is formed in each of the first openings OPN1 .
  • a peripheral area (eg, a peripheral area) around the first opening OPN1 is covered with a second insulating layer INS2 . Accordingly, by stably separating the reflective film RFL from the surrounding circuit elements, wiring, and/or various electrodes, it is possible to prevent a short defect from occurring due to the reflective film RFL in each contact portion CNT. can
  • each contact portion CNT the reflective layer RFL is opened to have a first width W1
  • the second insulating layer INS2 has a first width W1 .
  • ) may be opened to have a narrower second width W2.
  • each of the second openings OPN2 may be located inside each of the first openings OPN1 .
  • a peripheral region eg, a peripheral region around the second opening OPN2 of the second insulating layer INS2 includes the first opening ( It can cover the perimeter area around OPN1).
  • the second insulating layer INS2 may completely cover the surface including the side surface of the reflective layer RFL.
  • the reflective layer RFL may be opened at each contact portion CNT through over-etching using the second insulating layer INS2 as a mask.
  • the second insulating layer INS2 may include second openings OPN2 overlapping each of the first openings OPN1 at all points where the first openings OPN1 of the reflective layer RFL are positioned.
  • a peripheral region (eg, a peripheral region) around the first opening OPN1 of the reflective layer RFL may include a second insulating layer INS2 ) may be covered with the second insulating layer INS2 by performing a reflow process.
  • the second insulating layer INS2 may be opened at each contact portion CNT to have a gentle slope compared to the first insulating layer INS1 and the reflective layer RFL.
  • a display layer DPL may be disposed on the second insulating layer INS2 .
  • the display layer DPL may be connected to the circuit layer PCL through each contact unit CNT.
  • the first electrode ELT1 of the display layer DPL is connected to the bridge pattern BRP through the first contact part CNT1
  • the second electrode ELT2 of the DPL may be connected to the second power line PL2 through the second contact part CNT2 .
  • the first electrode ELT1 of the display layer DPL is connected to the bridge pattern BRP through the first contact part CNT1, and the fourth electrode of the display layer DPL.
  • ELT4 may be connected to the second power line PL2 through the second contact unit CNT2 .
  • At least one pair of pixel electrodes may be disposed in each pixel area of the display layer DPL, and at least one light emitting device LD may be disposed between the pixel electrodes.
  • contact electrodes for stably connecting the light emitting device LD between the pixel electrodes in a desired direction may be further disposed.
  • the first electrode ELT1 and the second electrode ELT2 and the first and second electrodes At least one light emitting device LD disposed between the ones ELT1 and ELT2 (eg, a plurality of light emitting devices LD connected in parallel between the first and second electrodes ELT1 and ELT2) can be placed.
  • a first contact electrode CNE1 and a second contact electrode CNE1 for stably connecting the light emitting device LD between the first and second electrodes ELT1 and ELT2 are provided in the pixel area.
  • CNE2 may be further disposed.
  • first to fourth electrodes ELT1 to ELT4 and between the first to fourth electrodes ELT1 to ELT4 are provided.
  • First and second light emitting devices LD1 and LD2 connected in series-parallel may be disposed.
  • first to third for stably connecting the first and second light emitting devices LD1 and LD2 between the first to fourth electrodes ELT1 to ELT4 Contact electrodes CNE1 to CNE3 may be further disposed.
  • the first electrode ELT1 and the second electrode ELT2 may be disposed on the second insulating layer INS2 to be spaced apart from each other.
  • the first electrode ELT1 and the second electrode ELT2 may be disposed to be spaced apart from each other in the emission area EMA of each pixel PXL as shown in FIGS. 6A and 7 .
  • the first and second electrodes ELT1 and ELT2 are spaced apart from each other by a predetermined interval (eg, a predetermined interval) along the first direction DR1 in each light emitting area EMA, and each of the first and second electrodes ELT1 and ELT2 are spaced apart from each other in the second direction ( DR2) can be extended.
  • the first direction DR1 may be a horizontal direction (or a row direction) and the second direction DR2 may be a vertical direction (or a column direction), but is not limited thereto.
  • the third electrode ELT3 and the fourth electrode ELT4 may be disposed on the second insulating layer INS2 to be spaced apart from each other.
  • the third electrode ELT3 and the fourth electrode ELT4 may be disposed to be spaced apart from each other in the emission area EMA of each pixel PXL as shown in FIG. 6B .
  • the third and fourth electrodes ELT3 and ELT4 are spaced apart from each other by a predetermined interval (eg, a predetermined interval) along the first direction DR1 in each light emitting area EMA, and each of the third and fourth electrodes ELT3 and ELT4 are spaced apart from each other in the second direction ( DR2) can be extended.
  • the light emitting area EMA may be an area in which the light emitting elements LD (in particular, effective light sources connected in a forward direction between a pair of pixel electrodes) constituting the light emitting unit EMU of each pixel PXL are disposed. there is.
  • pixel electrodes eg, first, second, third, and/or fourth electrodes ELT1 , ELT2 , ELT3 , ELT4 ) connected to the light emitting devices LD are provided.
  • the first, second, and/or third contact electrodes CNE1 , CNE2 , and CNE3 or one region of the pixel electrodes.
  • the light emitting area EMA is a light blocking and/or reflective bank structure (eg, a pixel defining layer) formed between the pixels PXL to define each pixel area and the light emitting area EMA therein. and/or a black matrix).
  • a bank pattern disposed in an outer region of each pixel region and/or between adjacent pixel regions may be further disposed in the display layer DPL to surround at least the region including the emission region EMA.
  • the pixel electrodes may have separate patterns for each pixel PXL or may have a pattern commonly connected to the plurality of pixels PXL.
  • the first, second, third, and/or fourth electrodes ELT1 , ELT2 , ELT3 , and ELT4 may have an independent pattern in which both ends are cut off in an outer region of the corresponding pixel region or between adjacent pixel regions. there is.
  • some of the pixel electrode(s) have an independent pattern that is cut off between the outer region of the corresponding pixel region or between adjacent pixel regions, and the other pixel electrode(s) have one end in the first direction DR1 or the second direction. It may extend along the two directions DR2 and may be integrally connected to any one pixel electrode of another pixel PXL adjacent in the first direction DR1 or the second direction DR2 .
  • the pixel electrodes of the pixels PXL disposed in the display area DA are formed of a plurality of It is divided into groups and each group can be integrally or non-integrally connected to each other.
  • the first electrodes ELT1 of the pixels PXL eg, pixels PXL adjacent in the second direction DR2
  • the pixel The second electrodes ELT2 of the pixels PXL may be connected to each other.
  • the first electrodes ELT1 of the pixels PXL configured as in the embodiment of FIG. 6B are connected to each other, and the second and fourth electrodes ELT2 and ELT4 of the pixels PXL are connected to each other and the third electrodes ELT3 of the pixels PXL may be connected to each other.
  • the third electrodes ELT3 of the pixels PXL may be selectively connected to the first electrodes ELT1 .
  • These pixel electrodes may receive an alignment signal (eg, a predetermined alignment signal or alignment voltage) for each group in the alignment step of the light emitting elements LD.
  • the pixel electrodes may be supplied with an alignment signal (eg, a predetermined alignment signal) so that the light emitting devices LD may be aligned between a pair of adjacent pixel electrodes constituting each series end.
  • the pair of pixel electrodes may receive different alignment signals to align the light emitting devices LD therebetween. Accordingly, an electric field is formed between the pair of pixel electrodes, and the light emitting elements LD supplied to each pixel area (eg, the light emitting area EMA of each pixel PXL) by the electric field. Self-alignment may be performed between the pair of pixel electrodes. After alignment of the light emitting elements LD is completed, the pixels PXL may be individually drivable by cutting off the connection between at least some of the pixel electrodes among the pixels PXL. there is.
  • the pixel electrodes may have various shapes.
  • the first electrode ELT1 and the second electrode ELT2 may be formed to have a maximum width in the light emitting area EMA so as to be close to each other in the predetermined light emitting area EMA.
  • the first electrode ELT1 and the second electrode ELT2 may sufficiently form an electric field necessary for aligning the light emitting devices LD in the alignment process of the light emitting devices LD. It may be formed spaced apart from each other by a distance as close as possible.
  • the first electrode ELT1 and the second electrode ELT2 are adjacent to each other in one area of the light emitting area EMA (eg, a sub light emitting area corresponding to the first series end).
  • the third electrode ELT3 and the fourth electrode ELT4 may be formed to be adjacent to each other in another area of the light emitting area EMA (eg, a sub light emitting area corresponding to the second series end). .
  • the shape and size of the pixel electrodes may be variously changed according to embodiments.
  • at least some of the pixel electrodes have a partially enlarged width only in the middle region corresponding to the emission area EMA, and have a narrow width in the remaining areas (eg, upper and lower regions of each pixel area). shape, and may have a variable width depending on the region.
  • each pixel electrode may extend in a bar shape along the second direction DR2 while having a uniform width in each pixel area and/or display area DA.
  • each pixel electrode may have a curved portion or may have various shapes such as a spiral or a circular shape.
  • the number and/or mutual arrangement structure of the pixel electrodes disposed in each light emitting area EMA may be variously changed.
  • Each pixel electrode may be composed of a single electrode or may be composed of a plurality of electrodes.
  • a single first electrode ELT1 or a plurality of first electrodes ELT1 may be disposed in one pixel PXL.
  • the first electrodes ELT1 may be integrally or non-integrally connected to each other.
  • the first pixel electrode (eg, the first electrode ELT1 ) is electrically connected to the circuit layer PCL (eg, electrically connected to a predetermined circuit element disposed in the circuit layer PCL). It may have a protrusion corresponding to the first contact portion CNT1 for connection), but is not limited thereto.
  • the last pixel electrode (eg, the second electrode ELT2 or the fourth electrode ELT4) is connected to the circuit layer PCL (eg, a second power line disposed in the circuit layer PCL) It may have a protrusion corresponding to the second contact portion CNT2 for (electrical connection with PL2 ), but is not limited thereto.
  • the shape, number, arrangement direction, and/or mutual arrangement relationship of the pixel electrodes disposed in each pixel PXL may be variously changed.
  • the first pixel electrode (eg, the first electrode ELT1 ) of each pixel PXL is connected to a predetermined circuit element (eg, a pixel circuit) through the first contact hole CH1 formed in the first contact part CNT1 .
  • a predetermined circuit element eg, a pixel circuit
  • a power line eg, the first power line PL1
  • a signal line eg, a scan line SL, a data line DL, or a predetermined control line
  • the present invention is not limited thereto.
  • the first pixel electrode may be directly connected to a predetermined power line or signal line.
  • the first pixel electrode may be electrically connected to a predetermined circuit element disposed under the first contact hole CH1 through the first contact hole CH1 and electrically connected to a first wiring through the circuit element.
  • the first wiring may be a first power line PL1 for supplying the first power VDD, but is not limited thereto.
  • the first wiring is supplied with a first driving signal (eg, a predetermined first driving signal) (eg, a scan signal, a data signal, or a control signal (eg, a predetermined control signal)). It may be a signal line that becomes
  • the last pixel electrode (eg, the second electrode ELT2 or the fourth electrode ELT4 ) of each pixel PXL is connected to a predetermined circuit element (eg, the pixel circuit PXC) through the second contact hole CH2 .
  • a predetermined circuit element eg, the pixel circuit PXC
  • the present invention is not limited thereto.
  • the last pixel electrode may be directly connected to a predetermined power line or signal line.
  • the last pixel electrode may be electrically connected to a second wiring disposed under the second contact hole CH2 formed in the second contact portion CNT2 .
  • the second wiring may be a second power line PL2 for supplying the second power VSS, but is not limited thereto.
  • the second wiring is supplied with a second driving signal (eg, a predetermined second driving signal) (eg, a scan signal, a data signal, or a control signal (eg, a predetermined control signal)). It may be a signal line that becomes
  • Each pixel electrode may include at least one conductive material.
  • each of the pixel electrodes is made of a transparent conductive material, and may include the same or different conductive materials.
  • each of the first, second, third and/or fourth electrodes ELT1 , ELT2 , ELT3 , ELT4 may include ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO and FTO. It includes at least one of various transparent conductive materials, and may be implemented to be substantially transparent or translucent to satisfy light transmittance (eg, predetermined light transmittance). Accordingly, light generated from the light emitting devices LD may pass through each pixel electrode to be incident on the reflective film RFL, be reflected from the reflective film RFL, and be emitted upwardly of the pixel PXL.
  • light transmittance eg, predetermined light transmittance
  • a third insulating layer INS3 may be disposed on the pixel electrodes.
  • the third insulating layer INS3 may include at least one inorganic insulating material and/or an organic insulating material.
  • the third insulating layer INS3 may include various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), or aluminum oxide (Al x O y ).
  • the third insulating layer INS3 may be formed of a single layer or a multilayer.
  • Light emitting devices LD may be disposed on the third insulating layer INS3 .
  • the light emitting elements LD may be arranged between at least one pair of pixel electrodes.
  • the light emitting devices LD may be aligned between the at least one pair of pixel electrodes and may be connected to each other in a series, parallel, or series-parallel arrangement.
  • each light emitting device LD may be aligned in the first direction DR1 between a pair of pixel electrodes and may be electrically connected between the pair of pixel electrodes.
  • the present invention is not limited thereto.
  • at least one of the light emitting devices LD may be inclined between the first and second electrodes ELT1 and ELT2 in an oblique direction with respect to the first and second directions DR1 and DR2. may be arranged.
  • each light emitting device LD may be a light emitting device using a material having an inorganic crystalline structure, for example, as small as a nano-scale to a micro-scale.
  • each light emitting device LD may be a micro light emitting device having a size ranging from a nano scale to a micro scale, as shown in FIGS. 1A to 2B .
  • the type and/or size of the light emitting device LD may be variously changed according to embodiments.
  • each light emitting device LD includes a first end EP1 disposed toward the first electrode ELT1 and a second end EP2 disposed toward the second electrode ELT2.
  • Each light emitting element LD may overlap the first and/or second electrodes ELT1 and ELT2 or may not overlap the first and/or second electrodes ELT1 and ELT2.
  • the first end EP1 of the light emitting device LD may or may not overlap the first electrode ELT1 .
  • the second end EP2 of the light emitting device LD may or may not overlap the second electrode ELT2 .
  • the first ends EP1 of the light emitting elements LD may be connected to the first electrode ELT1
  • the second ends EP2 of the light emitting elements LD may be connected to the second electrode ELT2 .
  • the first ends EP1 of the light emitting elements LD are electrically connected to the first electrode ELT1 through the first contact electrode CNE1
  • the second ends of the light emitting elements LD are electrically connected to the first electrode ELT1
  • the ends EP2 may be electrically connected to the second electrode ELT2 through the second contact electrode CNE2 .
  • the first ends EP1 of the light emitting devices LD may directly contact the first electrode ELT1 to be electrically connected to the first electrode ELT1 .
  • the second ends EP2 of the light emitting devices LD may be in direct contact with the second electrode ELT2 to be electrically connected to the second electrode ELT2 .
  • the first contact electrode CNE1 and/or the second contact electrode CNE2 may be selectively formed.
  • each of the first light emitting devices LD1 includes a first end EP1 disposed toward the first electrode ELT1 and a second end EP1 disposed toward the second electrode ELT2 . EP2).
  • Each of the first light emitting devices LD1 may overlap the first and/or second electrodes ELT1 and ELT2 or may not overlap the first and/or second electrodes ELT1 and ELT2. .
  • the first ends EP1 of the first light emitting devices LD1 are connected to the first electrode ELT1
  • the second ends EP2 of the first light emitting devices LD1 are connected to the second electrode ELT2 .
  • ) can be connected to
  • the first ends EP1 of the first light emitting devices LD1 are electrically connected to the first electrode ELT1 through the first contact electrode CNE1
  • the first light emitting devices LD1 may be electrically connected to the second electrode ELT2 through the second contact electrode CNE2.
  • the first ends EP1 of the first light emitting elements LD1 may directly contact the first electrode ELT1 to be electrically connected to the first electrode ELT1 .
  • the second ends EP2 of the first light emitting elements LD1 may be in direct contact with the second electrode ELT2 to be electrically connected to the second electrode ELT2 .
  • the first contact electrode CNE1 and/or the second contact electrode CNE2 may be selectively formed.
  • Each of the second light emitting devices LD2 may include a first end EP1 disposed toward the third electrode ELT3 and a second end EP2 disposed toward the fourth electrode ELT4 . .
  • Each of the second light emitting devices LD2 may overlap the third and/or fourth electrodes ELT3 and ELT4 or may not overlap the third and/or fourth electrodes ELT3 and ELT4. .
  • the first ends EP1 of the second light emitting devices LD2 are connected to the third electrode ELT3
  • the second ends EP2 of the second light emitting devices LD2 are connected to the fourth electrode ELT4 .
  • ) can be connected to
  • the first ends EP1 of the second light emitting devices LD2 are electrically connected to the third electrode ELT3 through the second contact electrode CNE2
  • the second light emitting devices LD2 may be electrically connected to the fourth electrode ELT4 through the third contact electrode CNE3
  • the first ends EP1 of the second light emitting devices LD2 are connected to the second ends EP2 and the second ends of the first light emitting devices LD1 through the second contact electrode CNE2. It may be connected to the second electrode ELT2.
  • the first ends EP1 of the second light emitting elements LD2 may directly contact the third electrode ELT3 to be electrically connected to the third electrode ELT3 .
  • the second ends EP2 of the second light emitting elements LD2 may be in direct contact with the fourth electrode ELT4 to be electrically connected to the fourth electrode ELT4 .
  • the second contact electrode CNE2 and/or the third contact electrode CNE3 may be selectively formed.
  • the light emitting devices LD are prepared to be dispersed in a predetermined solution, and each pixel area (eg, the light emitting area of each pixel PXL) is prepared through various methods including an inkjet method or a slit coating method. (EMA)) can be supplied.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to the light emitting area EMA of each pixel PXL.
  • an alignment voltage eg, a predetermined alignment voltage
  • an alignment signal is applied to the pixel electrodes, an electric field is formed between the pixel electrodes to align the light emitting elements LD.
  • the solvent may be evaporated or removed by other methods to stably arrange the light emitting elements LD between the pixel electrodes.
  • respective contact electrodes may be formed on the first and second ends EP1 and EP2 of the light emitting devices LD.
  • a first contact electrode CNE1 and a second contact electrode CNE2 are respectively formed on the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the light emitting elements LD may be more stably connected between the first and second electrodes ELT1 and ELT2 .
  • FIG. 6A a first contact electrode CNE1 and a second contact electrode CNE2 are respectively formed on the first and second ends EP1 and EP2 of the light emitting devices LD.
  • a first contact electrode CNE1 and a second contact electrode CNE2 are respectively formed on the first and second ends EP1 and EP2 of the first light emitting elements LD1, and A second contact electrode CNE2 and a third contact electrode CNE3 may be respectively formed on the first and second ends EP1 and EP2 of the second light emitting devices LD2 . Accordingly, the first and second light emitting devices LD1 and LD2 are more stably connected between the first and second electrodes ELT1 and ELT2 and between the third and fourth electrodes ELT3 and ELT4, respectively.
  • contact electrode when at least one contact electrode among the first to third contact electrodes CNE1 to CNE3 is arbitrarily referred to or when the first to third contact electrodes CNE1 to CNE3 are generically referred to, “contact electrode” They will be referred to as "CNEs”.
  • the number (or ratio) is increased by adjusting the alignment signal applied to the pixel electrodes or forming a magnetic field.
  • the light emitting devices LD may be arranged in a biased manner so that the light emitting devices LD are aligned in a specific direction.
  • the first contact electrode CNE1 overlaps with the first end EP1 of the first electrode ELT1 and at least one light emitting device LD (or at least one first light emitting device LD1) adjacent thereto. It may be disposed on the first electrode ELT1 and the first end EP1 of the light emitting device LD.
  • the first contact electrode CNE1 may overlap the first electrode ELT1 and the first ends EP1 of the plurality of light emitting devices LD adjacent thereto to overlap the first electrode ELT1 and the light emission. It may be disposed on the first ends EP1 of the devices LD.
  • the first contact electrode CNE1 may connect the first electrode ELT1 and the first ends EP1 of the light emitting devices LD. In some embodiments, the first contact electrode CNE1 may stably fix the first ends EP1 of the light emitting devices LD. In another embodiment, when the first contact electrode CNE1 is not formed, the first ends EP1 of the light emitting elements LD are disposed to overlap the first electrode ELT1 adjacent thereto, and the first electrode It can also be connected directly to (ELT1). In this case, the third insulating layer INS3 may be at least partially removed.
  • the second contact electrode CNE2 overlaps the second electrode ELT2 and the second end EP2 of the at least one light emitting device LD (or the at least one first light emitting device LD1) adjacent thereto. It may be disposed on the second electrode ELT2 and the second end EP2 of the light emitting device LD.
  • the second contact electrode CNE2 may overlap the second electrode ELT2 and the second ends EP2 of the plurality of light emitting devices LD adjacent thereto to overlap the second electrode ELT2 and the light emission. It may be disposed on the second ends EP2 of the devices LD.
  • the second contact electrode CNE2 may connect the second electrode ELT2 and the second ends EP2 of the light emitting devices LD. In some embodiments, the second contact electrode CNE2 may stably fix the second ends EP2 of the light emitting elements LD. In another embodiment, when the second contact electrode CNE2 is not formed, the second ends EP2 of the light emitting elements LD are disposed to overlap the second electrode ELT2 adjacent thereto, and the second electrode It can also be connected directly to (ELT2). In this case, the third insulating layer INS3 may be at least partially removed.
  • the second contact electrode CNE2 overlaps the third electrode ELT3 and the first end EP1 of at least one second light emitting device LD2 adjacent thereto. ELT3) and on the first end EP1 of the second light emitting device LD2.
  • the second contact electrode CNE2 may include the third electrode ELT3 and the first ends EP1 of the plurality of second light emitting devices LD2 adjacent thereto to overlap the third electrode ELT3 and It may be disposed on the first ends EP1 of the second light emitting devices LD2 .
  • the second contact electrode CNE2 may connect the third electrode ELT3 and the first ends EP1 of the second light emitting devices LD2 to each other. In some embodiments, the second contact electrode CNE2 may stably fix the first ends EP1 of the second light emitting elements LD2 . In another embodiment, when the second contact electrode CNE2 is not formed, the second ends EP2 of the second light emitting elements LD2 are disposed to overlap the third electrode ELT3 adjacent thereto, and the It may be directly connected to the third electrode ELT3. In this case, the third insulating layer INS3 may be at least partially removed.
  • the third contact electrode CNE3 overlaps the fourth electrode ELT4 and the second end EP2 of the at least one second light emitting device LD2 adjacent thereto to the fourth electrode ELT4 and the second light emission. It may be disposed on the second end EP2 of the device LD2 .
  • the third contact electrode CNE3 includes the fourth electrode ELT4 and the second ends EP2 of the plurality of second light emitting devices LD2 adjacent thereto to overlap the fourth electrode ELT4 and It may be disposed on the second ends EP2 of the second light emitting devices LD2 .
  • the third contact electrode CNE3 may connect the fourth electrode ELT4 to the second ends EP2 of the second light emitting devices LD2 .
  • the third contact electrode CNE3 may stably fix the second ends EP2 of the second light emitting elements LD2 .
  • the second ends EP2 of the second light emitting elements LD2 are disposed to overlap the fourth electrode ELT4 adjacent thereto, and the third contact electrode CNE3 is not formed. It may be directly connected to the 4 electrode ELT4. In this case, the third insulating layer INS3 may be at least partially removed.
  • the contact electrodes CNE may be formed of various transparent conductive materials.
  • the contact electrodes CNE include at least one of various transparent conductive materials including ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO, and FTO, and have a transmittance (for example, a predetermined transmittance). It can be implemented to be substantially transparent or translucent to satisfy. Accordingly, light emitted from the light emitting devices LD through each of the first and second ends EP1 and EP2 may pass through the contact electrodes CNE to be emitted to the outside of the display panel PNL. be able to
  • the contact electrodes CNE may be simultaneously formed in the same process.
  • the contact electrodes CNE may be disposed on the same layer on the base layer BSL as shown in FIGS. 8A and 9 .
  • the pair of contact electrodes CNE may be sequentially formed while being separated from each other with at least one insulating layer interposed therebetween.
  • a fourth insulating layer INS4 is disposed on the first contact electrode CNE1 , and one end of the fourth insulating layer INS4 is connected to the first and second contact electrodes. It may be interposed between (CNE1, CNE2).
  • the first contact electrode CNE1 , the fourth insulating layer INS4 , and the second contact electrode CNE2 may be sequentially formed.
  • An overcoat layer OC or the like may be disposed on the display layer DPL.
  • the overcoat layer OC includes at least one inorganic insulating material and/or an organic insulating material, and may be configured as a single layer or multiple layers.
  • each light emitting device LD connected in the forward direction between the first and second electrodes ELT1 and ELT2 may constitute an effective light source of the corresponding pixel PXL.
  • these effective light sources may be gathered to configure the light emitting unit EMU of the corresponding pixel PXL.
  • the configuration and layout of the circuit layer PCL and/or the display layer DPL are not limited to the embodiments illustrated in FIGS. 6A to 10 , and may be variously changed. Also, the circuit layer PCL and the display layer DPL may be designed to be related to each other, or designed to be independent of each other and may be designed to be connected through the first and second contact parts CNT1 and CNT2.
  • the front emission efficiency of the pixels PXL may be secured.
  • the front light emission efficiency of each pixel PXL can be secured without forming the protruding reflective barrier ribs around the light emitting elements LD, compared to the embodiment in which the protruding reflective barrier ribs are formed
  • the process can be simplified. In some embodiments, a step may not occur due to the protruding reflective barrier rib, so that the process of forming the light emitting unit EMU may be facilitated.
  • FIGS. 11A to 11K are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • FIGS. 11A to 11K sequentially illustrate manufacturing steps of the display device including the reflective film RFL according to the exemplary embodiment of FIGS. 6A to 8 .
  • 11A to 11K show cross-sections corresponding to the embodiment of FIG. 6A , the first insulating layer INS1 , the reflective layer RFL, the second insulating layer INS2 , and the display layer DPL on the circuit layer PCL ), a method of manufacturing a display device according to an exemplary embodiment of the present invention will be described, focusing on a method of forming the .
  • a circuit layer PCL is formed on the base layer BSL.
  • circuit elements of the corresponding pixel PXL and conductive patterns CDP connected to the circuit elements may be formed in each pixel area on the base layer BSL.
  • the circuit layer PCL may be formed through a conventional backplane process, and accordingly, a detailed description of a method of forming the circuit layer PCL will be omitted.
  • the conductive patterns CDP to be connected to the display layer DPL in a subsequent process may be formed of a double layer including a metal layer MTL and a transparent conductive layer TCL. Accordingly, it is possible to prevent or reduce damage to the conductive patterns CDP in the process of forming the contact portions CNT on the conductive patterns CDP.
  • a first insulating layer INS1 , a reflective layer RFL and a second insulating layer INS2 are sequentially formed on the circuit layer PCL.
  • the first insulating layer INS1 is formed by depositing at least one insulating layer including an inorganic and/or organic insulating material on the circuit layer PCL, and the at least one layer is formed on the first insulating layer INS1.
  • the reflective film RFL may be formed by depositing a metal film.
  • the second insulating layer INS2 may be formed by coating the photosensitive organic insulating material on the reflective layer RFL.
  • materials and/or methods for forming each of the first insulating layer INS1 , the reflective layer RFL, and the second insulating layer INS2 are not limited thereto.
  • the reflective layer RFL is exposed in each contact portion CNT corresponding to the conductive patterns CDP (eg, predetermined conductive patterns CDP) to be connected to the display layer DPL.
  • the second insulating layer INS2 is etched as much as possible.
  • the second insulating layer INS2 through a photo process so that the reflective layer RFL is exposed at the first contact part CNT1 on the bridge pattern BRP and the second contact part CNT2 on the second power line PL2 . ) can be etched. Thereafter, the second insulating layer INS2 may be cured through soft baking.
  • the reflective layer RFL and the first insulating layer INS1 are sequentially formed to expose the conductive pattern CDP at each contact portion CNT.
  • the reflective layer RFL and the first insulating layer INS1 may be sequentially etched using the second insulating layer INS2 as a mask.
  • the reflective layer RFL may be opened at each contact portion CNT through wet etching using the second insulating layer INS2 as a mask.
  • the first insulating layer INS1 may be opened at each contact portion CNT through dry etching using the second insulating layer INS2 as a mask.
  • the reflective layer RFL may be overetched to open wider than the first insulating layer INS1 and the second insulating layer INS2 in each of the contact portions CNT. Accordingly, it is possible to prevent a short defect from occurring when the reflective layer RFL comes into contact with the first electrode ELT1 or the second electrode ELT2 to be formed in a subsequent process.
  • the second insulating layer INS2 may be cured through hard baking, and in this process, the second insulating layer INS2 The periphery (eg, the perimeter) of the reflective film RFL exposed at each contact portion CNT may be completely covered with the second insulating film INS2 by using the reflow phenomenon of .
  • a display layer DPL connected to each conductive pattern CDP through each contact portion CNT is formed on the second insulating layer INS2 .
  • pixel electrodes for example, a first electrode ELT1 and a second electrode ELT2 may be formed in each pixel area on the second insulating layer INS2 .
  • the first electrode ELT1 and the second electrode ELT2 of each pixel PXL may be formed by etching the transparent conductive layer.
  • the first electrode ELT1 is connected to the bridge pattern BRP through the first contact unit CNT1
  • the second electrode ELT2 is connected to the second power line PL2 through the second contact unit CNT2 .
  • the first and second electrodes ELT1 and ELT2 may be formed to be connected to the .
  • the first and second electrodes ELT1 and ELT2 are formed using a transparent conductive material, there is an advantage in that fine patterns can be precisely formed.
  • a third insulating layer including at least one organic layer and/or an inorganic layer (INS3) can be formed on one surface of the base layer BSL including the first and second electrodes ELT1 and ELT2 .
  • a light emitting device LD (eg, a plurality of light emitting devices LD) is supplied to each pixel area on the third insulating layer INS3 , and the first and second electrodes are formed.
  • An electric field can be formed between (ELT1, ELT2). Accordingly, the light emitting device LD may be aligned between the first and second electrodes ELT1 and ELT2 .
  • first and second light emitting devices LD are formed by forming contact electrodes CNE, for example, first and second contact electrodes CNE1 and CNE2. It may be connected between the electrodes ELT1 and ELT2.
  • the first and second electrodes ELT1 and ELT2 are etched by etching the third insulating layer INS3 to expose one region of each of the first and second electrodes ELT1 and ELT2.
  • Contact holes CH corresponding to ELT1 and ELT2 may be formed.
  • the first contact electrodes ELT1 and the second electrodes ELT2 are respectively connected to the first and second electrodes ELT1 and ELT2 through the respective contact holes CH.
  • CNE1 and a second contact electrode CNE2 may be formed.
  • the first contact electrode CNE1 , the fourth insulating layer INS4 , and the second contact electrode CNE2 are sequentially formed. Accordingly, the light emitting device LD may be connected between the first and second electrodes ELT1 and ELT2 .
  • the display layer DPL including the first and second electrodes ELT1 and ELT2, the light emitting device LD, and the first and second contact electrodes CNE1 and CNE2 is formed, the display layer ( The overcoat layer OC of FIG. 8A may be formed on the DPL).
  • FIG. 12 is a plan view illustrating the display area DA according to an exemplary embodiment.
  • FIG. 12 discloses another embodiment of a reflective film RFL compared to FIG. 7 .
  • 13 is a cross-sectional view illustrating the display area DA according to an exemplary embodiment.
  • FIG. 13 shows an embodiment of a cross-section taken along line III to III' of FIG. 12 .
  • the same reference numerals are given to components similar to or identical to those of the embodiments of FIGS. 6A to 10 , and a detailed description thereof will be omitted.
  • the reflective layer RFL may be divided into a plurality of division patterns in the display area DA.
  • the reflective layer RFL may include a plurality of divided patterns separated from each other by being cut off from an outer region of each pixel region.
  • the first pixel area PXA1 in which the first color pixel PXL1 is formed, the second pixel area PXA2 in which the second color pixel PXL2 is formed, and the third color pixel PXL3 are formed.
  • a first reflective film pattern RFL1 , a second reflective film pattern RFL2 , and a third reflective film pattern RFL3 are respectively disposed in the third pixel area PXA3 , and the first to third reflective film patterns RFL1 , RFL2 , RFL3) can be separated from each other.
  • the reflective layer RFL is formed of a separation area SPA (eg, between the first color pixel PXL1 and the second color pixel PXL2 ) defined between the adjacent pixels PXL (eg, between the first color pixel PXL1 and the second color pixel PXL2 ). It may be etched in a predetermined separation area SPA) and separated into a plurality of division patterns.
  • each division pattern overlaps or overlaps at least one wiring (eg, the first power line PL1 and/or the sensing line SENL) disposed in the outer region of each pixel PXL. It can be placed so that it does not
  • the cross-sectional structure may be substantially the same as or similar to that of the conductive patterns CDP.
  • the first power line PL1 may include a metal layer MTL and a transparent conductive layer TCL, like the bridge pattern BRP.
  • the conductive patterns CDP disposed on each contact portion CNT may be configured as a multi-layer, and the remaining conductive patterns disposed on the same layer may be configured as a single layer.
  • the reflective layer RFL when the reflective layer RFL is divided into a plurality of divided patterns, deformation of the display panel (PNL of FIG. 3 ) can be prevented or reduced. For example, even if the reflective layer RFL is deformed by heat applied to the reflective layer RFL in a subsequent process, it is possible to prevent the display panel PNL from being warped.
  • FIGS. 14A to 14G are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • FIGS. 14A to 14G sequentially illustrate manufacturing steps of the display device according to the exemplary embodiment of FIGS. 12 and 13 .
  • FIGS. 14A to 14G a detailed description of a configuration similar to or the same as that of the embodiment of FIGS. 11A to 11K will be omitted.
  • a circuit layer PCL a first insulating layer INS1 , a reflective layer RFL, and a second insulating layer INS2 are sequentially formed on the base layer BSL.
  • the second insulating layer INS2 is etched in each isolation area SPA corresponding to the area between the layers PXL.
  • the second insulating layer INS2 is etched by the entire thickness so that the reflective layer RFL is exposed at each contact portion CNT, and the second insulating layer INS2 is etched so that the reflective layer RFL is not exposed in each isolation area SPA. Only a partial thickness of the insulating layer INS2 may be etched. Thereafter, the second insulating layer INS2 may be cured through soft baking.
  • the reflective layer RFL and the first insulating layer INS1 are sequentially etched to expose the conductive pattern CDP at each contact portion CNT.
  • the reflective layer RFL may be overetched to open wider than the first insulating layer INS1 and the second insulating layer INS2 in each of the contact portions CNT.
  • an ashing process of the second insulating layer INS2 is performed, and the periphery of the opening (the first opening OPN1 of FIG. 8 ) of the reflective layer RFL in each contact part CNT is performed.
  • the reflective layer RFL is also exposed in the separation area SPA.
  • the reflective layer RFL is secondarily etched using the second insulating layer INS2 as a mask. For example, through wet etching using the second insulating layer INS2 as a mask, the reflective layer RFL is opened wider than the ashed second insulating layer INS2 in each contact portion CNT, and at the same time, each The reflective layer RFL is etched secondarily so that the reflective layer RFL is cut off in the separation area SPA.
  • the second insulating layer INS2 is covered by the second insulating layer INS2 so that the exposed periphery (eg, the periphery) of the reflective layer RFL in each of the contact portion CNT and the separation area SPA is covered by the second insulating layer INS2 . ) to proceed with the reflow process.
  • the exposed periphery eg, the periphery of the reflective layer RFL in each of the contact portion CNT and the separation area SPA is covered by the second insulating layer INS2 .
  • pixel electrodes including a first electrode ELT1 and a second electrode ELT2 are formed in each pixel area on the second insulating layer INS2 .
  • a process of forming the third insulating layer INS3 a process of supplying and aligning the light emitting device LD, and a process of forming the contact electrodes CNE are sequentially performed,
  • a display layer DPL may be formed.
  • the reflective layer RFL is disposed under the light emitting units EMU of the pixels PXL. Accordingly, it is possible to secure the front emission efficiency of the pixels PXL. For example, the front light emitting efficiency of the pixels PXL may be secured without forming the protruding reflective barrier ribs around the light emitting devices LD.
  • the contact portion CNT is disposed on the reflective layer RFL.
  • the reflective layer RFL and the lower first insulating layer INS1 are sequentially etched using the second insulating layer INS2 as a mask. Accordingly, the number of masks required to form the pixels PXL may be reduced.
  • a reflow process of the second insulating layer INS2 is performed to cover the periphery (eg, the periphery) of the reflective layer RFL, thereby causing a short defect due to the reflective layer RFL. can prevent
  • the conductive pattern CDP connected to the light emitting unit EMU through the contact unit CNT is formed as a multilayer including the metal layer MTL and the transparent conductive layer TCL thereon. As a result, it is possible to prevent the conductive pattern CDP exposed to the contact portion CNT from being damaged during an etching process for the reflective layer RFL or the like.
  • the display panel PNL may be prevented from being deformed in a subsequent process by cutting off the reflective film RFL in the outer region of each pixel region in addition to the contact portion CNT.
  • FIGS. 15 and 16 are cross-sectional views each illustrating a display panel PNL according to an exemplary embodiment of the present invention.
  • FIGS. 15 and 16 show cross-sections of the display panel PNL corresponding to one area of the display area DA corresponding to lines IV to IV' of FIG. 12 according to different embodiments.
  • the display panel PNL including the display area DA according to the embodiment of FIG. 12 is disclosed in FIGS. 15 and 16 , the present invention is not limited thereto.
  • the display panel PNL including the display area DA according to the embodiment of FIG. 7 may also include the light control layer LCTL disclosed in the embodiments of FIGS. 15 and 16 .
  • components similar to or identical to those of the above-described embodiments are given the same reference numerals, and detailed description thereof will be omitted.
  • the display panel PNL includes a base layer BSL, and a circuit layer PCL and/or a display layer DPL provided on one surface of the base layer BSL. can do.
  • the display layer DPL includes the light emitting units EMU provided in the light emitting area EMA of each of the pixels PXL, and a non-emission area NEA to have an opening corresponding to each light emitting area EMA. It may further include a bank (BNK) provided to.
  • the bank BNK may be disposed in the non-emission area NEA between the light emitting areas EMA.
  • the bank BNK may be provided in the non-emission area NEA to surround each light emitting area EMA.
  • the bank BNK may be disposed on the third insulating layer INS3 , but the location of the bank BNK may vary depending on the embodiment.
  • the bank BNK forms a dam structure defining each light emitting area EMA to which the light emitting devices LD are to be supplied.
  • each light emitting area EMA is partitioned by the bank BNK, a desired type and/or amount of light emitting element ink can be supplied to the light emitting area EMA.
  • the bank BNK may include at least one light blocking and/or reflective material to prevent light leakage between adjacent pixels PXL.
  • the bank BNK includes at least one black matrix material (eg, at least one currently known light blocking material) among various types of black matrix materials, and/or a color filter material of a specific color. can do.
  • the bank BNK may be formed in a black opaque pattern capable of blocking light transmission.
  • a reflective layer may be formed on a surface (eg, a sidewall) of the bank BNK to increase the optical efficiency of each pixel PXL.
  • An overcoat layer OC or the like may be disposed on one surface of the base layer BSL on which the pixels PXL and the bank BNK are provided.
  • the overcoat layer OC may planarize one surface of the base layer BSL on which the pixels PXL and the bank BNK are provided.
  • the overcoat layer OC may include, but is not limited to, a filler layer having a low refractive index to increase light output efficiency of the light generated by the pixels PXL.
  • the display panel PNL may further include a light control layer LCTL and an upper substrate UPL disposed on the display layer DPL.
  • the light control layer LCTL may include at least one of a color filter layer CFL and a color conversion layer CCL.
  • a light-transmitting intermediate layer (CTL) having a low refractive index may be selectively interposed between the color filter layer (CFL) and the color conversion layer (CCL), and the surface of the light control layer (LCTL) (eg, A light-transmitting passivation layer PRL (or capping layer) may be selectively disposed on a surface facing one surface of the base layer BSL provided with the pixels PXL.
  • the color filter layer CFL may include a color filter CF matching the color of each pixel PXL.
  • the color filter layer CFL is disposed on the first color pixel PXL1 to selectively transmit light generated in the first color pixel PXL1, the first color filter CF1 and the second color filter layer CFL
  • the second color filter CF2 disposed on the color pixel PXL2 to selectively transmit the light generated by the second color pixel PXL2, and the third color pixel PXL3 disposed on the second color pixel PXL3
  • a third color filter CF3 that selectively transmits light generated by the three color pixels PXL3 may be included.
  • the first color filter CF1 , the second color filter CF2 , and the third color filter CF3 may be a red color filter, a green color filter, and a blue color filter, respectively, but are not limited thereto. does not
  • the first color filter CF1 is disposed between the first color pixel PXL1 and the upper substrate UPL, and selectively transmits light of the first color generated by the first color pixel PXL1. filter material.
  • the first color filter CF1 may include a red color filter material.
  • the second color filter CF2 is disposed between the second color pixel PXL2 and the upper substrate UPL, and selectively transmits the light of the second color generated by the second color pixel PXL2. filter material.
  • the second color filter CF2 may include a green color filter material.
  • the third color filter CF3 is disposed between the third color pixel PXL3 and the upper substrate UPL, and selectively transmits the light of the third color generated by the third color pixel PXL3. filter material.
  • the third color filter CF3 may include a blue color filter material.
  • a first light blocking pattern LBP1 may be disposed between the color filters CF.
  • the first blocking pattern LBP1 may be provided in the non-emission area NEA to overlap the bank BNK.
  • the first blocking pattern LBP1 may be opened in an area corresponding to each light emitting area EMA.
  • the first light blocking pattern LBP1 may include at least one black matrix material (eg, at least one currently known light blocking material) among various types of black matrix materials, and/or a color filter material of a specific color.
  • the first blocking pattern LBP1 may be formed of the same material as the bank BNK, but is not limited thereto. That is, the first blocking pattern LBP1 and the bank BNK may include the same or different materials.
  • a color conversion layer CCL (also referred to as a “light conversion layer”) may be selectively provided between the display layer DPL and the color filter layer CFL.
  • the first, second, and third color pixels PXL1 , PXL2 , and PXL3 may include light emitting devices LD that emit light of the same color.
  • the first, second, and third color pixels PXL1 , PXL2 , and PXL3 may include blue light emitting devices LD emitting blue light belonging to a wavelength band of approximately 400 nm to 500 nm.
  • a color conversion layer CCL including at least one type of color conversion particles is disposed on at least some of the pixels PXL1, PXL2, and PXL3 of the first color, second color, and third color pixels PXL1, PXL2, and PXL3 can be
  • the color conversion particles may be quantum dots corresponding to one color (eg, a predetermined color), but the present invention is not limited thereto.
  • the first, second, and third color pixels PXL1 , PXL2 , and PXL3 may include light emitting devices LD of different colors corresponding to the color of each pixel PXL.
  • the display panel DPL may not include the color conversion layer CCL.
  • the color conversion layer CCL is provided on the emission area EMA of the first color pixel PXL1 and is provided on the first color conversion layer CCL1 (also referred to as a “first light conversion layer” or a “first wavelength conversion layer”). ), and a second color conversion layer CCL2 (also referred to as a “second light conversion layer” or a “second wavelength conversion layer”) provided on the light emitting area EMA of the second color pixel PXL2 . there is.
  • the color conversion layer CCL may selectively include a light scattering layer SCTL (also referred to as a “third light conversion layer”) provided on the light emitting area EMA of the third color pixel PXL3 . may include more.
  • a passivation layer PTL may be provided on each surface of the first color conversion layer CCL1 , the second color conversion layer CCL2 , and the light scattering layer SCTL.
  • the passivation layer PTL may serve as a capping layer for protecting the first color conversion layer CCL1 , the second color conversion layer CCL2 , and the light scattering layer SCTL.
  • the passivation layer PTL may be formed of at least one inorganic insulating layer, but is not limited thereto.
  • the first color conversion layer CCL1 may be disposed on the first color pixel PXL1 to convert the color of light emitted from the light emitting devices LD of the first color pixel PXL1 to another color. there is.
  • the first color conversion layer CCL1 may be disposed between the light emitting elements LD of the first color pixel PXL1 and the first color filter CF1 and include first color conversion particles.
  • the first color conversion layer CCL1 is a blue light emitting device It may include a red quantum dot (QDr) that converts blue light emitted from the fields into red light.
  • the first color filter CF1 may be a red color filter.
  • the first color conversion layer CCL1 may include a plurality of red quantum dots QDr dispersed in a matrix material (eg, a predetermined matrix material) such as a transparent resin.
  • the red quantum dot QDr absorbs blue light and shifts the wavelength according to the energy transition to emit red light in a wavelength band of approximately 620 nm to 780 nm.
  • the first color conversion layer CCL1 may include a first quantum dot corresponding to the color of the first color pixel PXL1.
  • the second color conversion layer CCL2 may be disposed on the second color pixel PXL2 to convert the color of light emitted from the light emitting devices LD of the second color pixel PXL2 into another color. there is.
  • the second color conversion layer CCL2 may be disposed between the light emitting elements LD of the second color pixel PXL2 and the second color filter CF2 and include second color conversion particles.
  • the second color conversion layer CCL2 is a blue light emitting device It may include a green quantum dot (QDg) that converts blue light emitted from the fields into green light.
  • the second color filter CF2 may be a green color filter.
  • the second color conversion layer CCL2 may include a plurality of green quantum dots QDg dispersed in a matrix material (eg, a predetermined matrix material) such as a transparent resin.
  • the green quantum dot QDg absorbs blue light and shifts the wavelength according to the energy transition to emit green light in a wavelength band of approximately 500 nm to 570 nm.
  • the second color conversion layer CCL2 may include a second quantum dot corresponding to the color of the second color pixel PXL2.
  • the light scattering layer SCTL may be disposed on the third color pixel PXL3 .
  • the light scattering layer SCTL may be disposed between the light emitting devices LD of the third color pixel PXL3 and the third color filter CF3 .
  • the light scattering layer SCTL may be omitted.
  • the light scattering layer SCTL is the blue color. In order to efficiently utilize the light emitted from the light emitting devices, it may be selectively provided.
  • the light scattering layer SCTL may include at least one type of light scattering particles SCT.
  • the third color filter CF3 may be a blue color filter.
  • the light scattering layer SCTL may include a plurality of light scattering particles SCT dispersed in a matrix material (eg, a predetermined matrix material).
  • the light scattering layer (SCTL) may include light scattering particles (SCT) such as titanium oxide (Ti x O y ) or silica (Silica) including titanium dioxide (TiO 2 ), but is not limited thereto. does not In some embodiments, the light scattering particles SCT do not have to be disposed only on the third color pixel PXL3 .
  • the first and/or second color conversion layers CCL1 and CCL2 may also selectively include light scattering particles SCT.
  • the red quantum dot (QDr) and the green quantum dot (QDr) and the green quantum dot (QDr) by making blue light having a relatively short wavelength in the visible light region incident on the red quantum dot (QDr) and the green quantum dot (QDg), respectively QDg) can increase the absorption coefficient. Accordingly, the efficiency of light emitted from the first color pixel PXL1 and the second color pixel PXL2 may be increased, and excellent color reproducibility may be secured.
  • LD eg, blue light emitting devices
  • a second light blocking pattern LBP2 may be disposed between the first color conversion layer CCL1 , the second color conversion layer CCL2 , and/or the light scattering layer SCTL.
  • the second blocking pattern LBP2 may be provided in the non-emission area NEA to overlap the first blocking pattern LBP1 and the bank BNK.
  • the second blocking pattern LBP2 may be disposed between the first blocking pattern LBP1 and the bank BNK.
  • the second light blocking pattern LBP2 may be opened in an area corresponding to each light emitting area EMA.
  • the second light blocking pattern LBP2 may include at least one black matrix material (eg, at least one currently known light blocking material) among various types of black matrix materials, and/or a color filter material of a specific color.
  • the second blocking pattern LBP2 may be formed of the same material as the first blocking pattern LBP1 and/or the bank BNK, but is not limited thereto. That is, the first blocking pattern LBP1 , the second blocking pattern LBP2 , and/or the bank BNK may include the same or different materials.
  • the upper substrate UPL (also referred to as an “encapsulation substrate” or a “color filter substrate”) may be disposed on the base layer BSL on which the pixels PXL and the like are provided.
  • a light control layer LCTL or the like may be provided on one surface of the upper substrate UPL facing the pixels PXL.
  • the upper substrate UPL may be a rigid or flexible substrate (or film).
  • the upper substrate UPL when the upper substrate UPL is a rigid substrate, the upper substrate UPL may be one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the upper substrate UPL when the upper substrate UPL is a flexible substrate, the upper substrate UPL may be one of a film substrate and a plastic substrate including a polymer organic material.
  • the upper substrate UPL may include fiber glass reinforced plastic (FRP).
  • the present invention is not limited thereto.
  • the light control layer LCTL eg, the color conversion layer CCL and/or the color filter layer CFL
  • the present invention is not limited thereto.
  • the light control layer LCTL eg, the color conversion layer CCL and/or the color filter layer CFL
  • the present invention is not limited thereto.
  • the light control layer LCTL eg, the color conversion layer CCL and/or the color filter layer CFL
  • the present invention is not limited thereto.
  • the light control layer LCTL eg, the color conversion layer CCL and/or the color filter layer CFL
  • the display panel PNL (or the display layer DPL) is a display in which electrodes and light emitting devices LD of each pixel PXL, a bank BNK, and the like are formed. It further includes a fourth insulating layer INS4 formed on the area DA, wherein the light control layer LCTL and the encapsulation layer ENC are sequentially formed on one surface of the base layer BSL on which the fourth insulating layer INS4 is formed. can be formed with In this case, the display panel PNL may not include the upper substrate UPL.
  • the fourth insulating layer INS4 may be selectively formed on the display area DA in which the electrodes of each pixel PXL, the light emitting devices LD, and the bank BNK are formed.
  • the fourth insulating layer INS4 may include at least one inorganic insulating material and/or an organic insulating material.
  • the fourth insulating layer INS4 may include various types of organic/inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), or aluminum oxide (Al x O y ).
  • the fourth insulating layer INS4 may be formed of a single layer or multiple layers.
  • the fourth insulating layer INS4 may include only an inorganic layer, and may have a surface profile according to the electrodes, insulating layers, and/or the bank BNK thereunder.
  • the fourth insulating layer INS4 may include an organic layer, and one surface of the base layer BSL on which the banks BNK and the like are formed may be planarized.
  • the fourth insulating layer INS4 may be formed only inside the light emitting areas EMA by removing the upper portion of the bank BNK.
  • the light control layer LCTL may include at least one of a color conversion layer CCL and a color filter layer CFL.
  • the color conversion layer CCL includes a first color conversion layer CCL1 , a second color conversion layer CCL2 and/or a light scattering layer formed on each light emitting area EMA in which the fourth insulating layer INS4 is selectively provided. (SCTL) may be included.
  • SCTL light scattering layer formed on each light emitting area EMA in which the fourth insulating layer INS4 is selectively provided.
  • SCTL light scattering layer
  • the formation region of the first color conversion layer CCL1 , the second color conversion layer CCL2 , and/or the light scattering layer SCTL can be sufficiently partitioned by the bank BNK, FIG. 15 .
  • the second light blocking pattern LBP2 disclosed in the embodiment may be omitted or may be integrated with the bank BNK. In another embodiment, the second light blocking pattern LBP2 may be formed on the bank BNK.
  • the overcoat layer OC may be formed on the color conversion layer CCL, and the color filter layer CFL may be formed on the overcoat layer OC.
  • an overcoat layer OC may be first formed on one surface of the base layer BSL, and a color conversion layer CCL and a color filter layer CFL may be formed on the overcoat layer OC. there is.
  • An encapsulation layer ENC may be provided on one surface of the base layer BSL on which the pixels PXL and the light control layer LCTL are formed.
  • the encapsulation layer ENC may be a single-layer or multi-layer thin film encapsulation layer.
  • the encapsulation layer ENC may include an inorganic layer and/or an organic layer.
  • the encapsulation layer ENC may have a multi-layer structure in which an inorganic layer, an organic layer, and an inorganic layer are sequentially stacked.
  • the encapsulation layer ENC may protect the pixels PXL from external air and moisture.

Landscapes

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Abstract

표시 장치는, 표시 영역을 포함한 베이스 층; 상기 표시 영역의 화소 영역에 배치된 도전 패턴을 포함한 회로층; 상기 회로층 상에 배치되며, 상기 도전 패턴 상의 컨택부에서 개구된 제1 절연막; 상기 제1 절연막 상에 배치되며, 상기 컨택부에 대응하는 제1 개구부를 포함한 반사막; 상기 반사막 상에 배치되며, 상기 제1 개구부와 중첩되는 제2 개구부를 포함한 제2 절연막; 및 상기 제2 절연막 상에 배치되어 상기 컨택부를 통해 상기 도전 패턴에 연결되며, 상기 반사막과 중첩되는 제1 전극, 제2 전극 및 발광 소자를 포함한 표시층을 포함한다. 상기 컨택부에서, 상기 제1 개구부는 상기 제2 개구부보다 넓은 면적을 가지고, 상기 제2 절연막의 상기 제2 개구부 주변의 둘레 영역이, 상기 반사막의 상기 제1 개구부 주변의 둘레 영역을 커버한다.

Description

표시 장치 및 그의 제조 방법
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 소자를 포함한 화소의 전면 출광 효율을 확보하면서도 제조 효율을 개선할 수 있는 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역을 포함한 베이스 층; 상기 표시 영역의 화소 영역에 배치된 도전 패턴을 포함한 회로층; 상기 회로층 상에 배치되며, 상기 도전 패턴 상의 컨택부에서 개구된 제1 절연막; 상기 제1 절연막 상에 배치되며, 상기 컨택부에 대응하는 제1 개구부를 포함한 반사막; 상기 반사막 상에 배치되며, 상기 제1 개구부와 중첩되는 제2 개구부를 포함한 제2 절연막; 및 상기 제2 절연막 상에 배치되어 상기 컨택부를 통해 상기 도전 패턴에 연결되며, 상기 반사막과 중첩되는 제1 전극, 제2 전극 및 발광 소자를 포함한 표시층을 포함할 수 있다. 상기 컨택부에서, 상기 제1 개구부는 상기 제2 개구부보다 넓은 면적을 가질 수 있고, 상기 제2 절연막의 상기 제2 개구부 주변의 둘레 영역이 상기 반사막의 상기 제1 개구부 주변의 둘레 영역을 커버할 수 있다.
상기 컨택부에서, 상기 제2 절연막은 상기 반사막의 측면을 포함한 상기 반사막의 표면을 완전히 커버할 수 있다.
상기 도전 패턴은, 금속막과, 상기 금속막 상의 투명 도전막을 포함한 다중층의 패턴으로 형성될 수 있다.
상기 컨택부에서, 상기 제1 전극이 상기 투명 도전막의 상부면에 접촉되어 상기 도전 패턴에 연결될 수 있다.
상기 반사막은, 적어도 한 종류의 금속 또는 합금을 포함하는 금속막으로 형성될 수 있다.
상기 반사막은, 각각의 화소 영역들에 위치한 각각의 컨택부들에 대응하는 복수의 제1 개구부들을 포함할 수 있다. 상기 제2 절연막은, 상기 복수의 제1 개구부들이 위치한 모든 지점에서, 상기 복수의 제1 개구부들과 각각 중첩되는 복수의 제2 개구부들을 포함할 수 있다.
상기 제2 절연막은, 상기 컨택부에서 상기 제1 절연막 및 상기 반사막에 비해 완만한 경사를 가지도록 개구될 수 있다.
상기 반사막은, 상기 제1 전극 및 상기 제2 전극 각각의 적어도 일 영역과 상기 발광 소자가 위치한 발광 영역의 하부를 완전히 커버할 수 있다.
상기 제1 전극 및 상기 제2 전극 각각은 투명 도전 물질을 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극은 상기 제2 절연막 상에 서로 이격되어 있을 수 있다. 상기 발광 소자는 상기 제1 전극 및 상기 제2 전극의 사이에 정렬될 수 있다.
상기 표시층은, 상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극; 및 상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극을 더 포함할 수 있다.
상기 회로층은, 각각의 화소 영역들에 배치된 회로 소자들 및 배선들을 포함할 수 있다. 상기 도전 패턴은, 상기 회로 소자들 중 적어도 하나와 상기 제1 전극을 연결하는 브릿지 패턴; 및 상기 제2 전극에 연결되는 전원선 중 적어도 하나를 포함할 수 있다.
상기 컨택부는, 상기 브릿지 패턴 상에 배치되며, 상기 브릿지 패턴과 상기 제1 전극을 연결하는 제1 컨택부; 및 상기 전원선 상에 배치되며, 상기 전원선과 상기 제2 전극을 연결하는 제2 컨택부 중 적어도 하나를 포함할 수 있다.
상기 반사막은, 상기 화소 영역의 외곽 영역에서 끊겨 서로 분리된 복수의 분할 패턴들을 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 베이스 층 상에, 화소의 회로 소자 및 상기 회로 소자에 연결되는 도전 패턴을 포함한 회로층을 형성하는 단계; 상기 회로층 상에, 제1 절연막, 반사막 및 제2 절연막을 순차적으로 형성하는 단계; 상기 도전 패턴에 대응하는 컨택부에서, 상기 반사막이 노출되도록 상기 제2 절연막을 식각하는 단계; 상기 제2 절연막을 마스크로 이용하여, 상기 도전 패턴이 노출되도록 상기 컨택부에서 상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계; 상기 제2 절연막의 리플로우 공정을 진행하여, 상기 컨택부에서 상기 반사막의 둘레를 상기 제2 절연막으로 커버하는 단계; 및 상기 제2 절연막 상에, 상기 컨택부를 통해 상기 도전 패턴에 연결되는 표시층을 형성하는 단계를 포함할 수 있다.
상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계는, 상기 제2 절연막을 상기 마스크로 이용한 습식 식각을 통해 상기 반사막을 식각하는 단계; 및 상기 제2 절연막을 상기 마스크로 이용한 건식 식각을 통해 상기 제1 절연막을 식각하는 단계를 포함할 수 있다.
상기 반사막을 식각하는 단계에서, 상기 반사막이 상기 제2 절연막보다 큰 개구부를 가지도록 상기 반사막을 과식각할 수 있다.
상기 제2 절연막을 식각하는 단계는, 하프톤 마스크를 이용하여, 상기 컨택부에서 상기 반사막이 노출되도록 상기 제2 절연막을 전체 두께만큼 식각하고, 상기 화소의 외곽 영역에서 상기 제2 절연막을 일부 두께만큼 식각하는 단계를 포함할 수 있다.
상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계와 상기 제2 절연막의 리플로우 공정을 진행하는 단계의 사이에, 상기 제2 절연막의 애싱 공정을 진행하여, 상기 화소의 외곽 영역에서 상기 반사막을 노출시키는 단계; 및 상기 제2 절연막을 상기 마스크로 이용한 습식 식각을 통해, 상기 화소의 외곽 영역에서 상기 반사막이 끊어지도록 상기 반사막을 이차적으로 식각하는 단계를 더 포함할 수 있다.
상기 표시층을 형성하는 단계는, 상기 제2 절연막 상에, 각각의 컨택부들을 통해 각각의 도전 패턴들에 연결되는 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 전극 및 상기 제2 전극의 사이에 상기 발광 소자를 정렬하는 단계; 및 상기 발광 소자를 상기 제1 전극 및 상기 제2 전극의 사이에 연결하는 단계를 포함할 수 있다.
본 발명의 다양한 실시예들에 의한 표시 장치 및 그의 제조 방법에 따르면, 발광 소자를 포함한 화소의 전면 출광 효율을 확보하면서도, 마스크를 저감하여 제조 효율을 개선할 수 있다. 또한, 각 화소의 회로부와 발광부를 연결하는 컨택부의 전기적 안정성을 확보할 수 있다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 1b 내지 도 1d는 도 1a의 발광 소자의 구성에 대한 서로 다른 실시예들을 나타내는 단면도들이다.
도 2a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2b는 도 2a의 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 일 예로, 상기 화소의 회로층에 대한 레이아웃 실시예를 나타낸다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도로서, 일 예로, 상기 화소의 표시층에 대한 레이아웃 실시예, 및 상기 표시층의 하부에 배치되는 반사막을 나타낸다.
도 7은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 8a, 도 8b 및 도 9는 각각 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도들이다.
도 10은 본 발명의 일 실시예에 의한 컨택부를 나타내는 평면도로서, 일 예로 도 8a, 도 8b 및 도 9의 각 컨택부에서의 반사막과 제2 절연막의 상호 배치 구조를 나타낸다.
도 11a 내지 도 11k는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 13은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도이다.
도 14a 내지 도 14g는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 15 및 도 16은 각각 본 발명의 일 실시예에 의한 표시 패널을 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 그리고, 도 1b 내지 도 1d는 도 1a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타내는 단면도들이다. 도 1a 내지 도 1d에서는 원 기둥 형상(일 예로, 원통 형상)의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 내지 도 1d를 참조하면, 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)을 포함할 수 있다.
일부 실시예들에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 적어도 하나의 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double heterostructure)를 사용할 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 일부 실시예들에서, AlGaN, AlInGaN 또는 다른 다양한 물질이 활성층(12)을 형성하는 데에 이용될 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 긴 길이(또는 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 1c에 도시된 바와 같이 제2 반도체층(13)의 일단 측에 배치되는 전극층(14)을 더 포함할 수 있다. 이 경우, 전극층(14)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
일부 실시예들에서, 발광 소자(LD)는 도 1d에 도시된 바와 같이 제1 반도체층(11)의 일단 측에 배치되는 다른 전극층(15)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각의 전극층들(14, 15)이 배치될 수 있다.
전극층들(14, 15)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(14, 15)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
일부 실시예들에서, 전극층들(14, 15)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(14, 15)은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au) 및 니켈(Ni) 중 선택된 적어도 하나의 금속, 이들의 산화물 또는 합금, ITO 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(14, 15) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 광이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 광이 전극층들(14, 15)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(14, 15)은 불투명 금속을 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외부면(일 예로, 외주면)을 둘러싸도록 발광 소자(LD)의 표면(일 예로, 외주면)에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들(14, 15)을 포함할 경우, 절연성 피막(INF)은 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(11, 13) 및 전극층들(14, 15) 중 적어도 하나를 노출할 수 있다. 또는, 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 일 예로, 활성층(12)의 외부면(일 예로, 외주면)을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 적어도 하나의 전극(일 예로, 화소의 제1 또는 제2 전극) 등과 단락되는 것을 방지 또는 보호할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 각 실시예를 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 알루미늄 산화물(AlxOy), 및 TiO2 또는 이로 확정되지 않은 타이타늄 산화물(TixOy) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 다양한 절연 물질로 구성될 수 있다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 저감 또는 최소화하여 수명 및 효율을 향상시킬 수 있다. 일부 실시예들에서, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 발광 영역 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2a는 본 발명의 일 실시예에 의한 발광 소자(LD')를 나타내는 사시도이다. 그리고, 도 2b는 도 2a의 발광 소자(LD')를 나타내는 단면도이다.
실시예에 따라, 도 2a 및 도 2b에서는 도 1a 내지 도 1d에 도시된 발광 소자들(LD)의 구조와 상이한 구조의 발광 소자(LD'), 일 예로 코어-쉘 구조의 발광 소자를 도시하였다. 즉, 본 발명에서 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 도 2a 및 도 2b의 실시예에서, 도 1a 내지 도 1d의 실시예들과 유사 또는 동일한 구성 요소(일 예로, 서로 상응하는 구성 요소)에 대해서는 동일 또는 유사한 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다. 도 1a 내지 도 2b를 참조하여 개시 또는 설명하는 다양한 실시예들에 의한 임의의 발광 소자(LD, LD')는, 단독으로 또는 임의의 적절한 조합으로 본 발명의 실시예들에 따른 표시 장치의 발광 소자(LD)로서 적용될 수 있다.
도 2a 및 도 2b를 참조하면, 발광 소자(LD')는, 제1 반도체층(11') 및 제2 반도체층(13')과, 상기 제1 및 제2 반도체층들(11', 13') 사이에 개재된 활성층(12')을 포함한다. 실시예에 따라, 제1 반도체층(11')은 발광 소자(LD')의 중앙 영역(일 예로, 내측 영역)에 배치되고, 활성층(12')은 제1 반도체층(11')의 적어도 일 영역을 감싸도록 상기 제1 반도체층(11')의 표면에 배치될 수 있다. 그리고, 제2 반도체층(13')은, 활성층(12')의 적어도 일 영역을 감싸도록 상기 활성층(12')의 표면에 배치될 수 있다.
또한, 발광 소자(LD')는, 제2 반도체층(13')의 적어도 일 영역을 감싸는 전극층(14'), 및/또는 상기 발광 소자(LD')의 최외곽 표면에 배치되는 절연성 피막(INF')을 선택적으로 더 포함할 수 있다. 예를 들어, 발광 소자(LD')는, 제2 반도체층(13')의 적어도 일 영역을 감싸도록 상기 제2 반도체층(13')의 표면에 배치되는 전극층(14')과, 상기 전극층(14')의 적어도 일 영역을 감싸도록 상기 전극층(14')의 표면에 배치되는 절연성 피막(INF')을 더 포함할 수 있다.
실시예에 따라, 절연성 피막(INF')은 제1 반도체층(11')의 외부면(일 예로, 외주면) 일부와 전극층(14')의 외부면(일 예로, 외주면)을 덮도록 발광 소자(LD')의 표면에 제공될 수 있다. 일부 실시예들에서, 절연성 피막(INF')은, 먼저 발광 소자(LD')에 포함된 전극층(14')의 외부면(일 예로, 외주면) 전체를 덮도록 형성된 이후, 전극(일 예로, 화소의 제1 전극)과의 전기적인 연결을 위하여 전극층(14')의 일 영역을 노출하도록 부분적으로 제거될 수 있다. 이러한 절연성 피막(INF')은 투명한 절연 물질을 포함할 수 있다.
상술한 실시예에 의한 발광 소자(LD')는, 성장 방식 등을 통해 제조된 코어-쉘 구조의 발광 소자("코어-쉘 발광 다이오드"라고도 함)일 수 있다. 예를 들어, 발광 소자(LD')는, 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 반도체층(11'), 활성층(12'), 제2 반도체층(13'), 전극층(14') 및 절연성 피막(INF')을 포함하는 코어-쉘 구조를 가질 수 있다. 일부 실시예들에서는 발광 소자(LD')가 전극층(14') 및 절연성 피막(INF') 중 적어도 하나를 포함하지 않을 수도 있다.
일 실시예에서, 발광 소자(LD')는 어느 일 방향을 따라 연장된 다각 뿔 형상을 포함할 수 있다. 일 예로, 발광 소자(LD')의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD')의 형상은 실시예에 따라 다양하게 변경될 수 있다.
발광 소자(LD')의 연장 방향을 길이(L') 방향이라고 하면, 발광 소자(LD')는 상기 길이(L') 방향을 따라 제1 단부(EP1')와 제2 단부(EP2')를 가질 수 있다. 발광 소자(LD')의 제1 단부(EP1')에는 제1 및 제2 반도체층들(11', 13')(또는, 상기 제1 및 제2 반도체층들(11', 13') 중 어느 하나를 감싸는 전극층) 중 하나가 배치되고, 상기 발광 소자(LD')의 제2 단부(EP2')에는 상기 제1 및 제2 반도체층들(11', 13') 중 다른 하나(또는, 상기 제1 및 제2 반도체층들(11', 13') 중 다른 하나를 감싸는 전극층)가 배치될 수 있다.
일 실시예에서, 발광 소자(LD')는, 제1 단부(EP1')가 다각 뿔의 형상(일 예로, 육각 뿔의 형상)으로 돌출된 코어-쉘 구조를 가지며, 초소형의 크기를 가지는 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD')는, 육각 뿔과 육각 기둥이 결합된 형상을 가지며, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 폭(W') 및/또는 길이(L')를 가질 수 있다. 다만, 발광 소자(LD')를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라, 발광 소자(LD')의 크기 및 형상 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 반도체층(11')의 양측 단부는, 발광 소자(LD')의 길이(L') 방향을 따라 돌출된 형상을 가질 수 있다. 제1 반도체층(11')의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 반도체층(11')의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상(일 예로, 육각 뿔 형상)을 가질 수 있다. 일부 실시예들에서, 제1 반도체층(11')의 양측 단부 중 하측에 배치된 다른 단부는 일정한 폭의 다각 기둥 형상(일 예로, 육각 기둥 형상)을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 반도체층(11')이 하부로 향할수록 폭이 점진적으로 좁아지는 다각 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 제1 반도체층(11')의 양측 단부의 형상은 다양한 실시예들에 따라 다양하게 변경될 수 있다.
제1 반도체층(11')은 발광 소자(LD')의 코어(core), 즉, 중심(또는, 중앙 또는 내측 영역)에 위치할 수 있다. 일부 실시예들에서, 발광 소자(LD')는 제1 반도체층(11')의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11')이 상측의 일 단부에서 육각 뿔 형상을 갖는 경우, 발광 소자(LD')는 상측의 일 단부(일 예로, 제1 단부(EP1'))에서 육각 뿔 형상을 가질 수 있다.
활성층(12')은 제1 반도체층(11')의 외부면(일 예로, 외주면)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 예를 들어, 활성층(12')은 발광 소자(LD')의 길이(L') 방향에서 제1 반도체층(11')의 일측 단부(일 예로, 하측의 일 단부)를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13')은 활성층(12')의 외부면(일 예로, 외주면)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11')과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11')이 N형 반도체층을 포함할 경우, 제2 반도체층(13')은 P형 반도체층을 포함할 수 있다.
일 실시예에서, 발광 소자(LD')는 제2 반도체층(13')의 외부면(일 예로, 외주면)을 둘러싸는 전극층(14')을 더 포함할 수 있다. 전극층(14')은 제2 반도체층(13')에 전기적으로 연결되는 오믹 컨택 전극 또는 쇼트키 컨택 전극일 수 있으나, 이에 한정되지는 않는다.
상술한 바와 같이, 발광 소자(LD')는 양 단부가 돌출된 형상을 갖는 코어-쉘 구조로 형성될 수 있으며, 그 중심에 제공된 제1 반도체층(11'), 상기 제1 반도체층(11')을 둘러싸는 활성층(12'), 및 상기 활성층(12')을 둘러싸는 제2 반도체층(13')을 포함한다. 일부 실시예들에서, 상기 발광 소자(LD')는, 제2 반도체층(13')을 둘러싸는 전극층(14')을 선택적으로 더 포함할 수 있다. 상기 발광 소자(LD')의 제1 단부(EP1')에는 전극층(14')의 일단이 배치되고, 상기 발광 소자(LD')의 제2 단부(EP2')에는 제1 반도체층(11')의 일단이 배치될 수 있다.
상술한 발광 소자(LD 또는 LD')는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 발광 소자(LD 또는 LD')를 배치하여 광원으로 이용할 수 있다.
일 실시예에서, 각각의 화소는, 하나 이상의 막대형 발광 소자(LD) 또는 하나 이상의 코어-쉘 구조의 발광 소자(LD')를 포함하거나, 막대형 발광 소자(LD)와 코어-쉘 구조의 발광 소자(LD')를 복합적으로 포함할 수 있다. 다른 실시예에서, 각각의 화소는, 막대형 발광 소자(LD)나 코어-쉘 구조의 발광 소자(LD')와는 상이한 종류 및/또는 형상의 하나 이상의 다른 발광 소자를 포함할 수도 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 도 3에서는 도 1a 내지 도 2b의 실시예들에서 설명한 발광 소자(LD 또는 LD')를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 일 예로, 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD 또는 LD')를 포함할 수 있다.
편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 일부 실시예들에서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 화소들을 포함할 수 있다. 상기 화소들은, 제1색 화소들(PXL1), 제2색 화소들(PXL2) 및/또는 제3색 화소들(PXL3)을 포함할 수 있다. 이하에서, 제1색 화소들(PXL1), 제2색 화소들(PXL2) 및 제3색 화소들(PXL3) 중 하나 이상의 화소를 임의로 지칭하거나, 또는 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
예를 들어, 표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있다. 베이스 층(BSL)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
일 실시예에서, 베이스 층(BSL)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 적절한 투과도(일 예로, 소정의 투과도) 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 베이스 층(BSL)은 반투명 또는 불투명할 수 있다. 일부 실시예들에서, 베이스 층(BSL)은 반사성의 물질을 포함할 수도 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배열될 수 있다. 일 예로, 표시 영역(DA)에는 스트라이프 또는 펜타일(PENTILE®) 배열 구조 등에 따라 화소들(PXL)이 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
일부 실시예들에서, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1색의 광을 방출하는 제1색 화소들(PXL1), 제2색의 광을 방출하는 제2색 화소들(PXL2), 및 제3색의 광을 방출하는 제3색 화소들(PXL3)이 배열될 수 있다. 그리고, 서로 인접하도록 배치된 적어도 하나의 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 다양한 색상의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
일부 실시예들에서, 제1색 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2색 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3색 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있다. 일 실시예에서, 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 각각 제1색의 발광 소자, 제2색의 발광 소자 및 제3색의 발광 소자를 광원으로 구비함으로써, 각각 제1색, 제2색 및 제3색의 광을 방출할 수 있다. 다른 실시예에서, 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는, 서로 동일한 색의 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 광 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1색, 제2색 및 제3색의 광을 방출할 수도 있다.
다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 일 예로, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
각각의 화소(PXL)는 제어 신호(일 예로, 주사 신호 및 데이터 신호와 같은 소정의 제어 신호) 및/또는 전원(또는, 전원전압)(일 예로, 제1 전원 및 제2 전원과 같은 소정의 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일부 실시예들에서, 상기 광원은, 도 1a 내지 도 1d의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 막대형 발광 소자(LD), 및/또는 도 2a 및 도 2b의 실시예에 의한 적어도 하나의 발광 소자(LD'), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형 코어-쉘 구조의 발광 소자(LD')를 포함할 수 있다. 또한, 이외에도 다양한 종류의 발광 소자(LD 또는 LD')가 화소(PXL)의 광원으로 이용될 수 있다.
일부 실시예들에서, 각각의 화소(PXL)는 이하에서 설명할 다양한 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 도 4a 내지 도 10에 개시되는 실시예들 및 도 12 및 도 13에 개시되는 실시예 중 어느 하나의 실시예에 의한 구조를 가지거나, 상기 실시예들 중 적어도 두 개의 실시예들이 결합된 구조를 가질 수 있을 것이다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 4a 및 도 4b는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다.
실시예에 따라, 도 4a 및 도 4b에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3) 중 어느 하나일 수 있다. 또한, 상기 제1색 화소(PXL1), 제2색 화소(PXL2) 및 제3색 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4a 및 도 4b를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 발광부(EMU)를 포함한다. 일부 실시예들에서, 화소(PXL)는, 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 도 4a에 도시된 바와 같이 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함)과, 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차(일 예로, 제1 전원(VDD)의 전압과 제2 전원(VSS)의 전압 차)는, 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광부(EMU)를 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 발광부(EMU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부(일 예로, N형 단부)는 상기 발광부(EMU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 사이에는, 적어도 하나의 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 구동 전압(일 예로, 소정의 구동 전압)(예를 들어, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)는 실질적으로 비발광 상태를 유지할 수 있다. 일부 실시예들에서는, 적어도 하나의 화소(PXL)가, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되지 않은 적어도 하나의 비유효 광원을 더 포함할 수도 있다.
한편, 도 4a에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직-병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 적어도 두 쌍의 전극들의 사이에 직렬 구조 또는 직-병렬 구조로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 발광부(EMU)는, 도 4b의 실시예에서 도시된 바와 같이 두 개의 직렬 단에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
도 4b를 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 하나 이상의 발광 소자("제1 발광 소자"라고도 함)(LD1)를 포함한 제1 직렬 단과, 제3 전극(ELT3) 및 제4 전극(ELT4)과 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 연결된 하나 이상의 발광 소자("제2 발광 소자"라고도 함)(LD2)를 포함한 제2 직렬 단을 포함할 수 있다. 각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 다양한 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는, 세 개 이상의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 상기 발광부(EMU)의 제1 화소 전극(또는, 애노드 전극)일 수 있다. 그리고, 발광부(EMU)의 마지막 전극, 일 예로 제4 전극(ELT4)은 상기 발광부(EMU)의 제2 화소 전극(또는, 캐소드 전극)일 수 있다. 발광부(EMU)의 나머지 전극들은 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 전극(ELT2) 및 제3 전극(ELT3)은 서로 일체 또는 비일체로 연결되어 하나의 중간 전극(IET)을 구성할 수 있다.
이와 동일한 방식으로, 발광부(EMU)가 세 개 이상의 직렬 단들을 포함하는 경우, 발광부(EMU)의 첫 번째 전극과 마지막 전극은 각각 제1 화소 전극 및 제2 화소 전극을 구성할 수 있다. 그리고, 연속된 두 직렬 단의 사이에서 일체 또는 비일체로 연결되어 등전위 노드를 구성하는 두 개의 전극들이 하나의 중간 전극을 구성할 수 있다. 이 경우, 상기 두 개의 전극들을 동일 전극으로 간주할 수도 있다. 다만, 이하에서는 상기 두 개의 전극들을 구분하여 명명하기로 한다. 이하의 실시예들에서, 발광부(EMU)에 배치되는 전극들, 일 예로 제1 내지 제4 전극들(ELT1~ELT4) 중 적어도 하나의 전극을 임의로 지칭하거나, 상기 제1 내지 제4 전극들(ELT1~ELT4)을 포괄하여 지칭할 때, "화소 전극(들)"이라 하기로 한다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 발광부(EMU)를 구성한다고 할 때, 상기 발광 소자들(LD)을 직렬 또는 직-병렬 혼합 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 예를 들어, 발광 소자들(LD)을 직렬 또는 직-병렬로 연결한 발광부(EMU)에서는, 상기 발광 소자들(LD)을 병렬로만 연결한 발광부에 비해 동일 전류로 보다 높은 휘도를 표현할 수 있다. 일부 실시예들에서, 발광 소자들(LD)을 직렬 또는 직-병렬로 연결한 발광부(EMU)에서는, 상기 발광 소자들(LD)을 병렬로 연결한 발광부에 비해 보다 낮은 구동 전류로 동일한 휘도를 표현할 수 있다.
또한, 발광 소자들(LD)을 직렬 또는 직-병렬 혼합 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 4a 및 도 4b에서는 발광 소자들(LD)을 병렬 구조 또는 직-병렬 혼합 구조로 연결한 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 발광부(EMU)를 구성하는 발광 소자들(LD)을 서로 직렬로만 연결할 수도 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 연결될 수 있다. 이러한 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결될 수 있다. 일부 실시예들에서, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)(일 예로, 구동 트랜지스터)는 제1 전원(VDD)과 발광부(EMU)의 제1 전극(ELT1) 사이에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일부 실시예들에서, 제1 트랜지스터(M1)는 제1 전극(ELT1)에 연결되는 백 게이트 전극을 선택적으로 더 포함할 수 있다. 백 게이트 전극은 절연층을 사이에 두고 게이트 전극과 중첩되도록 배치될 수 있다.
제2 트랜지스터(M2)(일 예로, 스위칭 트랜지스터)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급될 수 있고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결될 수 있고, 다른 전극은 발광부(EMU)의 제1 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전(또는, 충전 유지)될 수 있다.
제3 트랜지스터(M3)는 발광부(EMU)의 제1 전극(ELT1)과 센싱선(SENL)의 사이에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간(일 예로, 소정의 센싱 기간) 동안 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 발광부(EMU)의 제1 전극(ELT1)에 인가된 전압 값(또는, 발광 소자(LD)의 애노드 전극에 인가된 전압 값)을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 컨트롤러)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 4a 및 도 4b에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또 다른 실시예에서는, 화소 회로(PXC)가 P형 및 N형의 트랜지스터들을 모두 포함할 수도 있다. 예를 들어, 화소 회로(PXC)에 포함되는 트랜지스터들 중 일부는 P형 트랜지스터이고, 나머지는 N형 트랜지스터일 수도 있다. 이 경우, 트랜지스터들의 타입에 따라 각각의 트랜지스터를 구동하기 위한 제어 신호(일 예로, 주사 신호, 데이터 신호 및/또는 센싱 신호)의 전압 레벨이 조절될 수 있다.
화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 4a 및 도 4b에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 일부 실시예들에서, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 트랜지스터, 제1 노드(N1) 또는 발광부(EMU)의 제1 전극(ELT1)의 전압을 초기화하기 위한 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또 다른 실시예에서, 각각의 화소(PXL)가 수동형 발광 표시 장치 등에 구성될 경우, 화소 회로(PXC)는 생략될 수 있다. 그리고, 발광부(EMU)의 첫 번째 및 마지막 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2), 또는 제1 및 제4 전극들(ELT1, ELT4)) 각각은, 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
도 5는 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로, 상기 화소(PXL)의 회로층(PCL)에 대한 레이아웃 실시예를 나타낸다. 회로층(PCL)은 각각의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 배선들을 포함할 수 있다.
예를 들어, 도 5는 도 4의 화소(PXL)가 형성되는 화소 영역을 중심으로, 상기 화소(PXL)의 제1, 제2 및 제3 트랜지스터들(M1, M2, M3), 스토리지 커패시터(Cst), 주사선(SL), 데이터선(DL), 센싱 신호선(SSL), 센싱선(SENL), 제1 전원선(PL1) 및 제2 전원선(PL2)이 배치된 회로층(PCL)의 레이아웃 실시예를 나타낸다.
도 3 내지 도 5를 참조하면, 화소(PXL)는, 베이스 층(BSL)의 일면 상에 순차적으로 배치된 제1 도전층(BML), 반도체층(SCL), 제2 도전층(GAT), 제3 도전층(SD1) 및 제4 도전층(SD2)을 포함할 수 있다. 상기 제1 도전층(BML), 반도체층(SCL), 제2 도전층(GAT), 제3 도전층(SD1) 및 제4 도전층(SD2)의 사이에는 각각 적어도 하나의 절연층이 개재될 수 있다.
제1 도전층(BML)은 베이스 층(BSL)의 일면 상에 배치될 수 있다. 제1 도전층(BML)은 각각의 화소 영역에 배치된 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1) 및 수평 센싱선(SENL_H)을 포함할 수 있다.
백 게이트 전극(BGE)은 적어도 제1 트랜지스터(M1)의 하부를 커버하도록 배치될 수 있다. 이를 위해, 백 게이트 전극(BGE)은 제1 트랜지스터(M1)가 형성될 영역에 배치될 수 있다.
제1 커패시터 전극(Cst_E1)은 백 게이트 전극(BGE)으로부터 제2 방향(DR2)으로 연장되며, 각 화소(PXL)에 할당된 화소 영역의 면적을 고려한 크기로 설계되어, 상기 화소 영역의 일 영역에 배치될 수 있다. 예를 들어, 제1 커패시터 전극(Cst_E1)은 평면상 각 화소 영역의 우측 영역에 면적(일 예로, 소정의 면적)을 가지도록 형성될 수 있다.
수평 센싱선(SENL_H)은 백 게이트 전극(BGE)으로부터 이격되며, 제1 방향(DR1)으로 연장될 수 있다. 예를 들어, 수평 센싱선(SENL_H)은 평면상 각 화소 영역의 하측에 배치되어, 동일한 화소 행에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장될 수 있다.
이러한 제1 도전층(BML)은 적어도 하나의 도전 물질을 포함할 수 있다. 예를 들어, 제1 도전층(BML)에 배치된 각각의 도전 패턴 및/또는 배선(일 예로, 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1) 및 수평 센싱선(SENL_H))은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1) 및 수평 센싱선(SENL_H)은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 도전층(BML)에 배치된 각각의 도전 패턴 및/또는 배선은, 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다.
제1 도전층(BML)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 백 게이트 전극(BGE), 제1 커패시터 전극(Cst_E1) 및 수평 센싱선(SENL_H) 각각은 단일층 또는 다중층의 도전 패턴으로 구성될 수 있다.
반도체층(SCL)은, 적어도 한 층의 절연층을 사이에 개재하고, 제1 도전층(BML) 상에 배치될 수 있다. 이러한 반도체층(SCL)은, 제1 반도체 패턴(SCP1), 제2 반도체 패턴(SCP2) 및 제3 반도체 패턴(SCP3)을 포함할 수 있다.
제1 반도체 패턴(SCP1), 제2 반도체 패턴(SCP2) 및 제3 반도체 패턴(SCP3)은 각각 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 채널을 형성하는 활성 패턴으로서, 각각 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)가 형성될 영역에 배치될 수 있다. 상기 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3) 각각은 각 트랜지스터의 게이트 전극과 중첩되는 채널 영역과 상기 채널 영역의 양측에 위치한 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘 및/또는 산화물 반도체를 포함할 수 있다. 일 실시예에서, 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3)은 실질적으로 동일 또는 유사한 반도체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3)은 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 반도체 물질을 포함할 수 있다. 다른 실시예에서, 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3) 중 일부와 나머지 일부는, 서로 다른 반도체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SCP1, SCP2, SCP3) 중 일부(일 예로, 제1 반도체 패턴(SCP1))는 산화물 반도체를 포함하고, 다른 일부(일 예로, 제2 및 제3 반도체 패턴들(SCP2, SCP3))는 폴리 실리콘 또는 아모포스 실리콘을 포함할 수 있다.
제2 도전층(GAT)은, 적어도 한 층의 절연층을 사이에 개재하고, 반도체층(SCL) 상에 배치될 수 있다. 이러한 제2 도전층(GAT)은 제2 커패시터 전극(Cst_E2), 주사선(SL), 센싱 신호선(SSL), 및 제1 전원선(PL1)(및/또는, 제2 전원선(PL2))을 포함할 수 있다.
제2 커패시터 전극(Cst_E2)은 제1 커패시터 전극(Cst_E1)과 중첩되며, 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있다. 예를 들어, 제2 커패시터 전극(Cst_E2)은 평면상 각 화소 영역의 우측 영역에서 제2 방향(DR2)으로 연장된 형태로 형성될 수 있다. 일부 실시예들에서, 제2 커패시터 전극(Cst_E2)은 제1 반도체 패턴(SCP1)과 중첩되는 영역으로 연장되어 제1 트랜지스터(M1)의 게이트 전극을 구성할 수 있다.
주사선(SL)은 제1 방향(DR1)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 주사선(SL)은 평면상 각 화소 영역의 상측에 배치되어, 동일한 화소 행에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장될 수 있다. 또한, 주사선(SL)은 제2 반도체 패턴(SCP2)과 중첩되는 영역으로 연장되어 제2 트랜지스터(M2)의 게이트 전극을 구성할 수 있다.
센싱 신호선(SSL)은 제1 방향(DR1)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 센싱 신호선(SSL)은 평면상 각 화소 영역의 하측에 배치되어, 동일한 화소 행에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장될 수 있다. 또한, 센싱 신호선(SSL)은 제3 반도체 패턴(SCP3)과 중첩되는 영역으로 연장되어 제3 트랜지스터(M3)의 게이트 전극을 구성할 수 있다.
제1 전원선(PL1)(및/또는, 제2 전원선(PL2))은 인접한 다른 화소 영역까지 연장되도록 표시 영역(DA)에서 제1 방향(DR1)으로 연장될 수 있다. 예를 들어, 제1 전원선(PL1)(및/또는, 제2 전원선(PL2))은 평면상 각 화소 영역의 하측에 배치되며, 센싱 신호선(SSL)으로부터 이격되도록 각 화소 영역의 가장 하측에 배치될 수 있다. 일 실시예에서, 제1 전원선(PL1)(또는, 제1 수평 전원선) 및 제2 전원선(PL2)(또는, 제2 수평 전원선)은 제2 방향(DR2)을 따라 표시 영역(DA)의 각 수평라인마다 서로 교번적으로 배치될 수 있다.
이러한 제2 도전층(GAT)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 예를 들어, 제2 도전층(GAT)에 배치된 각각의 도전 패턴 및/또는 배선은 앞서 제1 도전층(BML)을 구성할 수 있는 물질로 언급된 도전 물질들 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 제2 도전층(GAT)은 제1 도전층(BML)과 동일 또는 상이한 도전 물질을 포함할 수 있다.
제2 도전층(GAT)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 제2 커패시터 전극(Cst_E2), 주사선(SL), 센싱 신호선(SSL), 제1 전원선(PL1)(및/또는, 제2 전원선(PL2)) 각각은 단일층 또는 다중층의 도전 패턴으로 구성될 수 있다.
제3 도전층(SD1)은 적어도 한 층의 절연층을 사이에 개재하고, 제2 도전층(GAT) 상에 배치될 수 있다. 이러한 제3 도전층(SD1)은 제3 커패시터 전극(Cst_E3), 데이터선(DL), 수직 센싱선(SENL_V), 및 제1 내지 제5 브리지 패턴들(BRP1, BRP2, BRP3, BRP4, BRP5)을 포함할 수 있다.
제3 커패시터 전극(Cst_E3)은 제1 및 제2 커패시터 전극들(Cst_E1, Cst_E2))과 중첩될 수 있다. 예를 들어, 제3 커패시터 전극(Cst_E3)은 평면상 각 화소 영역의 우측 영역에서 제2 방향(DR2)으로 연장된 형태로 형성되어, 제1 커패시터 전극(Cst_E1)과 함께, 스토리지 커패시터(Cst)의 일 전극을 구성할 수 있다. 즉, 스토리지 커패시터(Cst)는 제1 커패시터 전극(Cst_E1) 및 제2 커패시터 전극(Cst_E2)에 의해 구성되는 제1 커패시터와, 제2 커패시터 전극(Cst_E2) 및 제3 커패시터 전극(Cst_E3)에 의해 구성되는 제2 커패시터를 포함하고, 제1 커패시터 및 제2 커패시터는 병렬로 연결될 수 있다. 제1 커패시터 전극(Cst_E1), 제2 커패시터 전극(Cst_E2), 및 제3 커패시터 전극(Cst_E3)의 중첩 구조를 통해, 한정된 면적의 화소 영역 내에서, 스토리지 커패시터(Cst)의 용량을 충분히 확보할 수 있다.
데이터선(DL)은 제2 방향(DR2)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 데이터선(DL)은 평면상 각 화소 영역의 좌측에 배치될 수 있다. 데이터선(DL)은 제2 반도체 패턴(SCP2)의 일 영역과 중첩되며, 컨택홀(CH)을 통해 제2 반도체 패턴(SCP2)의 일 영역에 연결될 수 있다. 데이터선(DL)의 일부는 제2 트랜지스터(M2)의 제1 트랜지스터 전극을 구성할 수 있다. 여기서, 각각의 트랜지스터는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함할 수 있으며, 상기 제1 및 제2 트랜지스터 전극들 중 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
수직 센싱선(SENL_V)은 제2 방향(DR2)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 수직 센싱선(SENL_V)은 평면상 각 화소 영역의 좌측에 배치될 수 있다. 이러한 수직 센싱선(SENL_V)은 수평 센싱선(SENL_H)과 중첩되며, 컨택홀(CH)을 통해 수평 센싱선(SENL_H)에 연결될 수 있다.
제1 브리지 패턴(BRP1)은 제2 반도체 패턴(SCP2)의 일 영역과 중첩되도록 각 화소 영역의 상측에 배치될 수 있다. 이러한 제1 브리지 패턴(BRP1)은 컨택홀(CH)을 통해 제2 반도체 패턴(SCP2)의 일 영역에 연결되어, 제2 트랜지스터(M2)의 제2 트랜지스터 전극을 구성할 수 있다. 또한, 제1 브리지 패턴(BRP1)은 제2 커패시터 전극(Cst_E2)과 중첩되며, 컨택홀(CH)을 통해 제2 커패시터 전극(Cst_E2)에 연결될 수 있다. 따라서, 제2 트랜지스터(M2)의 제2 트랜지스터 전극은 제2 커패시터 전극(Cst_E2)에 연결될 수 있다.
제2 브리지 패턴(BRP2)은 제3 커패시터 전극(Cst_E3)으로부터 하측으로 연장되며, 제1 반도체 패턴(SCP1)의 일 영역 및 제3 반도체 패턴(SCP3)의 일 영역과 중첩될 수 있다. 이러한 제2 브리지 패턴(BRP2)은 컨택홀(CH)을 통해 제1 반도체 패턴(SCP1)의 일 영역에 연결되며, 제1 트랜지스터(M1)의 제1 트랜지스터 전극을 구성할 수 있다. 또한, 제2 브리지 패턴(BRP2)은 컨택홀(CH)을 통해 제3 반도체 패턴(SCP3)의 일 영역에 연결되며, 제3 트랜지스터(M3)의 제1 트랜지스터 전극을 구성할 수 있다.
일부 실시예들에서, 제2 브리지 패턴(BRP2)은 컨택홀(CH)을 통해 제1 커패시터 전극(Cst_E1)에 연결될 수 있다. 이러한 제2 브리지 패턴(BRP2)은 제3 커패시터 전극(Cst_E3)과 일체로 형성되어, 스토리지 커패시터의 일 전극을 구성할 수 있다.
제3 브리지 패턴(BRP3)은 제1 반도체 패턴(SCP1)의 일 영역과 중첩되며, 컨택홀(CH)을 통해 제1 반도체 패턴(SCP1)의 일 영역에 연결될 수 있다. 이러한 제3 브리지 패턴(BRP3)은 제1 트랜지스터(M1)의 제2 트랜지스터 전극을 구성할 수 있다.
제4 브리지 패턴(BRP4)은 제3 반도체 패턴(SCP3)의 일 영역과 중첩되며, 컨택홀(CH)을 통해 제3 반도체 패턴(SCP3)의 일 영역에 연결될 수 있다. 이러한 제4 브리지 패턴(BRP4)은 제3 트랜지스터(M3)의 제2 트랜지스터 전극을 구성할 수 있다. 일부 실시예들에서, 제4 브리지 패턴(BRP4)은 수평 센싱선(SENL_H)과 중첩되며, 컨택홀(CH)을 통해 수평 센싱선(SENL_H)에 연결될 수 있다. 따라서, 제3 트랜지스터(M3)는 수평 센싱선(SENL_H)을 통해 수직 센싱선(SENL_V)에 연결될 수 있다.
제5 브리지 패턴(BRP5)은 제1 전원선(PL1)(및/또는, 제2 전원선(PL2))과 중첩되며, 컨택홀(CH)을 통해 제1 전원선(PL1)(및/또는, 제2 전원선(PL2))에 연결될 수 있다.
이러한 제3 도전층(SD1)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 예를 들어, 제3 도전층(SD1)에 배치된 각각의 도전 패턴 및/또는 배선은 앞서 제1 도전층(BML)을 구성할 수 있는 물질로 언급된 도전 물질들 중 적어도 하나를 포함할 수 있다. 또한, 제3 도전층(SD1)은 제1 도전층(BML) 및/또는 제2 도전층(GAT)과 동일 또는 상이한 도전 물질을 포함할 수 있다.
제3 도전층(SD1)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 제3 커패시터 전극(Cst_E3), 데이터선(DL), 수직 센싱선(SENL_V), 및 제1 내지 제5 브리지 패턴들(BRP1, BRP2, BRP3, BRP4, BRP5) 각각은 단일층 또는 다중층의 도전 패턴으로 구성될 수 있다.
제4 도전층(SD2)은 적어도 한 층의 절연층을 사이에 개재하고, 제3 도전층(SD1) 상에 배치될 수 있다. 이러한 제4 도전층(SD2)은 제1 수직 전원선(PL1_V), 제2 수직 전원선(PL2_V) 및 제6 브리지 패턴(BRP6)을 포함할 수 있다.
제1 수직 전원선(PL1_V)은 제2 방향(DR2)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 제1 수직 전원선(PL1_V)은 각 화소 영역의 우측에 배치되어, 동일한 화소 열에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제2 방향(DR2)으로 연장될 수 있다. 이러한 제1 수직 전원선(PL1_V)은 제3 브리지 패턴(BRP3)과 중첩되는 돌출부를 포함하고, 컨택홀(CH)을 통해 제3 브리지 패턴(BRP3)에 연결될 수 있다. 따라서, 제1 수직 전원선(PL1_V)은 제3 브리지 패턴(BRP3)을 통해 제1 트랜지스터(M1)에 연결될 수 있다.
또한, 제1 수직 전원선(PL1_V)은 제5 브리지 패턴(BRP5)과 중첩되며, 컨택홀(CH)을 통해 제5 브리지 패턴(BRP5)에 연결될 수 있다. 이에 따라, 제1 수직 전원선(PL1_V)이 제5 브리지 패턴(BRP5)을 통해 제1 전원선(PL1)에 연결된다. 따라서, 제1 수직 전원선(PL1_V) 및 제1 전원선(PL1)은 표시 영역(DA)에서 메쉬 구조를 가질 수 있다.
제2 수직 전원선(PL2_V)은 제2 방향(DR2)으로 연장되며, 인접한 다른 화소 영역까지 연장될 수 있다. 예를 들어, 제2 수직 전원선(PL2_V)은 각 화소 영역의 좌측에 배치되어, 동일한 화소 열에 배치된 복수의 화소들(PXL)에 공통으로 연결될 수 있도록 표시 영역(DA) 내에서 제2 방향(DR2)으로 연장될 수 있다. 이러한 제2 수직 전원선(PL2_V)은 제2 컨택부(CNT2)를 통해 발광부(EMU)의 제2 전극(ELT2)에 연결될 수 있다.
제6 브리지 패턴(BRP6)은 각 화소 영역의 우측 영역(일 예로, 우측 상단 영역)에 배치되며, 제3 커패시터 전극(Cst_E3)과 중첩할 수 있다. 이러한 제6 브리지 패턴(BRP6)은 컨택홀(CH)을 통해 제3 커패시터 전극(Cst_E3)에 연결될 수 있다. 일부 실시예들에서, 제6 브리지 패턴(BRP6)은 제1 컨택부(CNT1)를 통해 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다. 이에 따라, 제1 전극(ELT1)은 제6 브리지 패턴(BRP6) 및 제3 커패시터 전극(Cst_E3)(및 제2 브리지 패턴(BRP2))을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극에 연결될 수 있다.
이러한 제4 도전층(SD2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 예를 들어, 제4 도전층(SD2)에 배치된 각각의 도전 패턴 및/또는 배선은 앞서 제1 도전층(BML)을 구성할 수 있는 물질로 언급된 도전 물질들 중 적어도 하나를 포함할 수 있다. 또한, 제4 도전층(SD2)은 제1 도전층(BML), 제2 도전층(GAT) 및/또는 제3 도전층(SD1)과 동일 또는 상이한 도전 물질을 포함할 수 있다.
제4 도전층(SD2)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 제1 수직 전원선(PL1_V), 제2 수직 전원선(PL2_V) 및 제6 브리지 패턴(BRP6) 각각은 단일층 또는 다중층의 도전 패턴으로 구성될 수 있다.
본 발명에서 회로층(PCL)의 레이아웃 구조가 도 5에 도시된 실시예에 한정되지는 않는다. 예를 들어, 표시 영역(DA)에 배치되는 화소들(PXL)의 화소 회로(PXC) 및 이에 연결되는 배선들의 구성 및 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있을 것이다.
도 6a 및 도 6b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로, 상기 화소(PXL)의 표시층(DPL)에 대한 레이아웃 실시예, 및 상기 표시층(DPL)의 하부에 배치되는 반사막(RFL)을 나타낸다. 예를 들어, 도 6a는 도 4a의 실시예에 의한 발광부(EMU)를 포함한 화소(PXL)의 표시층(DPL)에 대한 레이아웃 실시예를 나타내고, 도 6b는 도 4b의 실시예에 의한 발광부(EMU)를 포함한 화소(PXL)의 표시층(DPL)에 대한 레이아웃 실시예를 나타낸다.
표시층(DPL)은, 각각의 발광부(EMU)를 구성하는 화소 전극들 및 발광 소자들(LD)을 포함할 수 있다. 화소 전극들은 발광부(EMU)의 각 직렬 단을 구성하는 적어도 한 쌍의 전극들(일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2), 및/또는 제3 전극(ELT3) 및 제4 전극(ELT4))을 포함하며, 이외에 적어도 하나의 컨택 전극(일 예로, 제1 컨택 전극(CNE1), 및 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)) 등을 추가적으로 더 포함할 수 있다.
예를 들어, 도 6a는 도 4a의 제1 및 제2 전극들(ELT1, ELT2) 및 발광 소자들(LD)과, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결하기 위한 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 포함한 표시층(DPL)의 레이아웃 실시예를 나타낸다. 도 6b는 도 4b의 제1 내지 제4 전극들(ELT1~ELT4) 및 발광 소자들(LD)(일 예로, 제1 및 제2 발광 소자들(LD1, LD2))과, 상기 발광 소자들(LD)을 제1 내지 제4 전극들(ELT1~ELT4)의 사이에 안정적으로 연결하기 위한 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 포함한 표시층(DPL)의 레이아웃 실시예를 나타낸다. 또한, 도 6a 및 도 6b는 표시층(DPL)과 더불어, 본 발명의 실시예에서 상기 표시층(DPL)의 하부에 배치되는 반사막(RFL)을 나타낸다.
도 7은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 7은 도 3의 화소 유닛(PXU)에 대응하는 제1 내지 제3 화소들(PXL1, PXL2, PXL3)이 배치되는 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)을 나타내며, 일 예로, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 발광부들(EMU)이 배치되는 표시층(DPL) 및 그 하부에 배치되는 반사막(RFL)을 나타낸다. 일부 실시예들에 따라, 도 7에서는 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각이 도 6a의 실시예에 의한 구조를 가지는 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 8a, 도 8b 및 도 9는 각각 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도들이다. 예를 들어, 도 8a 및 도 8b는 도 6a의 Ⅰ~Ⅰ' 선에 따른 단면의 서로 다른 실시예들을 나타내는 것으로서, 도 8b의 실시예는 도 8a의 실시예와 비교하여 제1 컨택 전극(CNE1) 상에 배치된 제4 절연막(INS4)을 더 포함한다. 도 9는 도 6b의 Ⅱ~Ⅱ' 선에 따른 단면의 실시예를 나타낸다. 도 9에서는 도 8a의 실시예에서와 같이 제4 절연막(INS4)을 포함하지 않는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 9의 실시예에서도, 도 8b의 실시예에서와 같은 방식으로 한 쌍의 컨택 전극들 중 어느 하나의 컨택 전극 상에 배치된 제4 절연막(INS4)을 더 포함할 수 있다.
도 8a, 도 8b 및 도 9에서는, 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서 임의의 트랜지스터(M)를 도시하기로 한다. 또한, 상기 회로층(PCL)에 배치될 수 있는 도전 패턴(CDP)의 일 예로서, 제1 컨택부(CNT1)를 통해 제1 전극(ELT1)에 연결되는 브릿지 패턴(BRP)과, 제2 컨택부(CNT2)를 통해 제2 전극(ELT2)에 연결되는 제2 전원선(PL2)을 도시하기로 한다.
일 실시예에서, 회로층(PCL)이 도 5의 실시예와 같이 구성될 경우, 도 8a, 도 8b 및 도 9의 브릿지 패턴(BRP)은 도 5의 제6 브릿지 패턴(BRP6)일 수 있고, 도 8a, 도 8b 및 도 9의 제2 전원선(PL2)은 도 5의 제2 수직 전원선(PL2_V)일 수 있다. 다만, 도 6a 내지 도 9의 실시예들에서, 표시층(DPL)의 하부에 배치되는 회로층(PCL)의 구조가, 도 5의 실시예에 한정되지는 않는다.
도 10은 본 발명의 일 실시예에 의한 컨택부(CNT)를 나타내는 평면도이다. 예를 들어, 도 10은 도 8a, 도 8b 및 도 9의 각 컨택부(CNT)에서의 반사막(RFL)과 제2 절연막(INS2)의 상호 배치 구조를 나타낸다. 컨택부(CNT)는 "제1 컨택부(CNT1)" 및 "제2 컨택부(CNT2)"를 포괄적으로 지칭하는 것으로서, "제1 컨택부(CNT1)" 및 "제2 컨택부(CNT2)" 중 적어도 하나를 의미할 수 있다.
도 3, 도 4a, 도 4b, 및 도 6a 내지 도 10을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 포함한 표시 장치는, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다.
회로층(PCL)의 각 화소 영역에는 해당 화소의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 배선들이 배치될 수 있다. 표시층(DPL)의 각 화소 영역에는 해당 화소의 발광부(EMU)를 구성하는 화소 전극들 및 발광 소자들(LD)이 배치될 수 있다.
일부 실시예들에서, 회로층(PCL)과 표시층(DPL)의 사이에는 제1 절연막(INS1) 및 제2 절연막(INS2)이 개재될 수 있다. 상기 제1 및 제2 절연막들(INS1, INS2)의 사이에는 반사막(RFL)이 개재될 수 있다. 이에 따라, 본 발명의 실시예에서는 발광 소자들(LD)을 포함한 화소(PXL)의 전면 출광 효율을 확보할 수 있다.
회로층(PCL)은 복수의 도전층들과, 상기 도전층들의 사이에 개재되는 복수의 절연막들을 포함할 수 있다. 예를 들어, 회로층(PCL)은, 베이스 층(BSL)의 일면 상에 순차적으로 배치되는 제1 도전층, 버퍼층(BFL), 반도체층, 게이트 절연막(GI), 제2 도전층, 제1 층간 절연막(ILD1), 제3 도전층, 제2 층간 절연막(ILD2) 및 제4 도전층을 포함할 수 있다.
제1 도전층은 베이스 층(BSL)의 일면 상에 배치될 수 있다. 이러한 제1 도전층은 트랜지스터(M)의 백 게이트 전극(BGE) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 제1 도전층(BML)에 대응될 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체 층이 배치될 수 있다. 반도체층은 트랜지스터(M)의 반도체 패턴(SCP) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 반도체층(SCL)에 대응될 수 있다.
반도체층 상에는 게이트 절연막(GI)이 배치될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체층과 제2 도전층의 사이에 개재될 수 있다.
게이트 절연막(GI) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 트랜지스터(M)의 게이트 전극(GE) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 제2 도전층(GAT)에 대응될 수 있다.
제2 도전층 상에는 제1 층간 절연막(ILD1)이 배치될 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 제2 도전층과 제3 도전층의 사이에 개재될 수 있다.
제1 층간 절연막(ILD1) 상에는 제3 도전층이 배치될 수 있다. 제3 도전층은 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 제3 도전층(SD1)에 대응될 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각 트랜지스터(M)의 소스 및 드레인 전극들(SE, DE)일 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)이 드레인 전극이면, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있다.
제3 도전층 상에는 제2 층간 절연막(ILD2)이 배치될 수 있다. 예를 들어, 제2 층간 절연막(ILD2)은 제3 도전층과 제4 도전층의 사이에 개재될 수 있다.
제2 층간 절연막(ILD2) 상에는 제4 도전층이 배치될 수 있다. 제4 도전층은 발광부(EMU)에 연결되는 도전 패턴(CDP) 등이 배치될 수 있는 도전층으로서, 일 예로, 도 5의 실시예에 의한 제4 도전층(SD2)에 대응될 수 있다.
예를 들어, 제4 도전층은, 각각의 화소 영역에 배치되며 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 중 적어도 하나의 회로 소자(일 예로, 적어도 하나의 트랜지스터(M))와 발광부(EMU)의 제1 전극(ELT1)을 연결하는 브릿지 패턴(BRP)을 포함할 수 있다. 일부 실시예들에서, 제4 도전층은 적어도 하나의 전원선 및/또는 신호선을 포함할 수 있다. 예를 들어, 제4 도전층은, 발광부(EMU)의 제2 전극(ELT2)(또는, 제4 전극(ELT4))에 연결되는 제2 전원선(PL2)을 포함할 수 있다.
일 실시예에서, 제4 도전층에 형성되는 적어도 하나의 도전 패턴(CDP)은, 금속막(MTL)과, 상기 금속막(MTL) 상의 투명 도전막(TCL)을 포함한 다중층으로 구성될 수 있다. 예를 들어, 투명 도전막(TCL)이 도전 패턴(CDP)의 최상부에 위치되어, 제1, 제2 또는 제4 전극(ELT1, ELT2, ELT4)에 접촉(일 예로, 직접 접촉)됨으로써 상기 제1, 제2 또는 제4 전극(ELT1, ELT2, ELT4)에 전기적으로 연결될 수 있다. 이와 같이 각각의 컨택부(CNT)에서 제1 또는 제2 컨택홀(CH1, CH2)에 의해 노출되는 도전 패턴(CDP)의 최상부에 투명 도전막(TCL)을 배치할 경우, 각각의 컨택부(CNT)를 형성하기 위하여 반사막(RFL) 및/또는 제1 절연막(INS1) 등을 식각할 때, 도전 패턴(CDP)이 손상되는 것을 효과적으로 방지 또는 저감할 수 있다. 예를 들어, 제1 컨택부(CNT1)에서 제1 컨택홀(CH1)에 의해 노출되는 브릿지 패턴(BRP)과, 제2 컨택부(CNT2)에서 제2 컨택홀(CH2)에 의해 노출되는 제2 전원선(PL2)은 각각의 투명 도전막(TCL)에 의해 보호될 수 있다.
회로층(PCL) 상에는 제1 절연막(INS1)이 배치될 수 있다. 예를 들어, 제1 절연막(INS1)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면을 커버하도록 형성되되, 표시층(DPL)에 연결되는 도전 패턴(CDP) 상의 각 컨택부(CNT)에서 개구될 수 있다. 일 예로, 제1 절연막(INS1)은, 브릿지 패턴(BRP) 상에 위치되어 상기 브릿지 패턴(BRP)과 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))을 연결하기 위한 제1 컨택부(CNT1)와, 제2 전원선(PL2) 상에 위치되어 상기 제2 전원선(PL2)과 마지막 화소 전극(일 예로, 제2 전극(ELT2) 또는 제4 전극(ELT4))을 연결하기 위한 제2 컨택부(CNT2)에서 개구될 수 있다.
제1 절연막(INS1) 상에는 반사막(RFL)이 배치될 수 있다. 예를 들어, 반사막(RFL)은 회로층(PCL) 및 제1 절연막(INS1)이 형성된 베이스 층(BSL)의 일면을 커버하도록 형성되되, 표시층(DPL)에 연결되는 도전 패턴(CDP) 상의 각 컨택부(CNT)에서 개구될 수 있다. 일 예로, 반사막(RFL)은, 제1 컨택부(CNT1)에 대응하는 개구부(OPN1a)와, 제2 컨택부(CNT2)에 대응하는 개구부(OPN1b)를 포함할 수 있다. 이하에서는, 반사막(RFL)에 형성되는 개구부들(OPN1a, OPN1b) 중 어느 하나를 임의적으로 지칭하거나, 상기 개구부들(OPN1a, OPN1b)을 포괄적으로 지칭할 때, "제1 개구부(OPN1)"라 하기로 한다.
이러한 반사막(RFL)은 적어도 한 종류의 금속 또는 합금을 포함하는 금속막으로 구성될 수 있다. 예를 들어, 반사막(RFL)은, 가시광선 파장 대역에서의 반사율이 큰 금속, 일 예로 알루미늄(Al), 금(Au) 및 은(Ag)을 비롯한 다양한 금속 물질 중 적어도 하나를 포함한 금속막으로 구성될 수 있다. 일부 실시예들에서, 반사막(RFL)은 소정의 반사율을 확보할 수 있을 정도의 두께를 가질 수 있다. 예를 들어, 반사막(RFL)을 40nm 이상의 두께로 형성함으로써, 충분한 반사율을 확보할 수 있을 것이다.
일부 실시예들에 따라, 반사막(RFL)은 발광 소자들(LD)이 배치된 발광 영역(EMA)의 하부를 완전히 커버할 수 있다. 이에 따라, 발광 소자들(LD)의 하부로 방출된 광을 화소(PXL)의 상부 방향으로 반사시킬 수 있다. 일부 실시예들에서, 반사막(RFL)을, 발광 소자들(LD)에 인접하게 위치하도록 표시층(DPL)의 하부에 배치함으로써, 화소(PXL)의 광 효율을 개선할 수 있다. 예를 들어, 반사막(RFL)에 의해 화소(PXL)의 전면 출광 효율을 개선할 수 있다.
일 실시예에서, 반사막(RFL)은 각각의 컨택부(CNT)를 제외하고, 표시 영역(DA)에 전면적으로 형성될 수 있다. 일 예로, 도 7에 도시된 바와 같이, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)을 포함한 표시 영역(DA)에, 전면적으로 일체형의 반사막(RFL)을 형성할 수 있다.
반사막(RFL) 상에는 제2 절연막(INS2)이 배치될 수 있다. 예를 들어, 제2 절연막(INS2)은 회로층(PCL), 제1 절연막(INS1) 및 반사막(RFL)이 형성된 베이스 층(BSL)의 일면을 커버하도록 형성되되, 회로층(PCL)과 표시층(DPL)을 연결하기 위한 각각의 컨택부(CNT)에서 개구될 수 있다. 일 예로, 제2 절연막(INS2)은, 제1 컨택부(CNT1)의 제1 개구부(OPN1a)와 중첩되는 개구부(OPN2a)와, 제2 컨택부(CNT2)의 제1 개구부(OPN1b)와 중첩되는 개구부(OPN2b)를 포함할 수 있다. 이하에서는, 제2 절연막(INS2)에 형성되는 개구부들(OPN2a, OPN2b) 중 어느 하나를 임의적으로 지칭하거나, 상기 개구부들(OPN2a, OPN2b)을 포괄적으로 지칭할 때, "제2 개구부(OPN2)"라 하기로 한다.
제2 절연막(INS2)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(INS2)은 적어도 유기 절연층을 포함하며 회로층(PCL), 제1 절연막(INS1) 및 반사막(RFL) 등이 형성된 베이스 층(BSL)의 표면을 실질적으로 평탄화할 수 있다. 상기 제2 절연막(INS2)의 상부에는 표시층(DPL)이 배치될 수 있다.
이와 같이, 반사막(RFL)과 표시층(DPL)의 사이, 일 예로, 반사막(RFL)과 화소 전극들의 사이에 제2 절연막(INS2)이 개재되면, 반사막(RFL)과 표시층(DPL)의 사이에서 전기적 안정성(일 예로, 절연성)을 확보할 수 있다.
본 발명의 일부 실시예들에서는, 각각의 컨택부(CNT)에서 반사막(RFL)을 적어도 제2 절연막(INS2)보다 넓게 개구하고, 각각의 제1 개구부(OPN1)에서 상기 반사막(RFL)의 제1 개구부(OPN1) 주변의 주변 영역(일 예로, 둘레 영역)을 제2 절연막(INS2)으로 커버한다. 이에 따라, 반사막(RFL)을, 주변의 회로 소자, 배선, 및/또는 각종 전극들로부터 안정적으로 분리하여, 각각의 컨택부(CNT)에서 반사막(RFL)으로 인한 쇼트 결함이 발생하는 것을 방지할 수 있다.
예를 들어, 도 10에 도시된 바와 같이, 각각의 컨택부(CNT)에서, 반사막(RFL)은 제1 폭(W1)을 가지도록 개구되고, 제2 절연막(INS2)은 제1 폭(W1)보다 좁은 제2 폭(W2)을 가지도록 개구될 수 있다. 그리고, 각각의 제2 개구부(OPN2)는, 각각의 제1 개구부(OPN1)의 내측에 위치될 수 있다. 일부 실시예들에서, 각각의 컨택부(CNT)에서, 제2 절연막(INS2)의 제2 개구부(OPN2) 주변의 주변 영역(일 예로, 둘레 영역)은, 반사막(RFL)의 제1 개구부(OPN1) 주변의 둘레 영역을 커버할 수 있다. 예를 들어, 도 8a, 도 8b 및 도 9에 도시된 바와 같이 각각의 컨택부(CNT)에서, 제2 절연막(INS2)은 반사막(RFL)의 측면을 포함한 표면을 완전히 커버할 수 있다.
일 실시예에서, 반사막(RFL)은 제2 절연막(INS2)을 마스크로 이용한 과식각(over-etching)을 통해 각각의 컨택부(CNT)에서 개구될 수 있다. 이 경우, 제2 절연막(INS2)은, 반사막(RFL)의 제1 개구부들(OPN1)이 위치한 모든 지점에서, 각각의 제1 개구부(OPN1)와 중첩되는 제2 개구부들(OPN2)을 포함할 수 있다.
일 실시예에서, 반사막(RFL)에 제1 개구부(OPN1)가 형성된 이후, 상기 반사막(RFL)의 제1 개구부(OPN1) 주변의 주변 영역(일 예로, 둘레 영역)은, 제2 절연막(INS2)의 리플로우 공정을 진행함에 의해, 상기 제2 절연막(INS2)으로 커버될 수 있다. 이 경우, 제2 절연막(INS2)은, 각각의 컨택부(CNT)에서 제1 절연막(INS1) 및 반사막(RFL)에 비해 완만한 경사를 가지도록 개구될 수 있다.
제2 절연막(INS2) 상에는 표시층(DPL)이 배치될 수 있다. 표시층(DPL)은 각각의 컨택부(CNT)를 통해 회로층(PCL)에 연결될 수 있다. 예를 들어, 도 6a, 도 7 내지 도 8b의 실시예에서, 표시층(DPL)의 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)에 연결되고, 표시층(DPL)의 제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결될 수 있다. 도 6b 및 도 9의 실시예에서, 표시층(DPL)의 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)에 연결되고, 표시층(DPL)의 제4 전극(ELT4)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결될 수 있다.
표시층(DPL)의 각 화소 영역에는, 적어도 한 쌍의 화소 전극들이 배치되고, 상기 화소 전극들의 사이에 적어도 하나의 발광 소자(LD)가 배치될 수 있다. 일부 실시예들에서, 표시층(DPL)의 각 화소 영역에는, 발광 소자(LD)를 화소 전극들의 사이에 원하는 방향으로 안정적으로 연결하기 위한 컨택 전극들이 더 배치될 수 있다.
예를 들어, 도 6a, 도 7 내지 도 8b의 실시예에서, 표시층(DPL)의 각 화소 영역에는, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치된 적어도 하나의 발광 소자(LD)(일 예로, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬 연결된 복수의 발광 소자들(LD))가 배치될 수 있다. 일부 실시예들에서, 상기 화소 영역에는, 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결하기 위한 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 더 배치될 수 있다.
도 6b 및 도 9의 실시예에서, 표시층(DPL)의 각 화소 영역에는, 제1 내지 제4 전극들(ELT1~ELT4)과, 상기 제1 내지 제4 전극들(ELT1~ELT4)의 사이에 직-병렬 연결된 제1 및 제2 발광 소자들(LD1, LD2)이 배치될 수 있다. 일부 실시예들에서, 상기 화소 영역에는, 제1 및 제2 발광 소자들(LD1, LD2)을 제1 내지 제4 전극들(ELT1~ELT4)의 사이에 안정적으로 연결하기 위한 제1 내지 제3 컨택 전극들(CNE1~CNE3)이 더 배치될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 제2 절연막(INS2) 상에 서로 이격되어 배치될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 도 6a 및 도 7에 도시된 바와 같이 각 화소(PXL)의 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 일정 간격(일 예로, 소정 간격)만큼 이격되며, 각각 제2 방향(DR2)으로 연장될 수 있다. 제1 방향(DR1)은 가로 방향(또는, 행 방향)이고, 제2 방향(DR2)은 세로 방향(또는, 열 방향)일 수 있으나, 이에 한정되지는 않는다.
유사하게, 제3 전극(ELT3) 및 제4 전극(ELT4)은 제2 절연막(INS2) 상에 서로 이격되어 배치될 수 있다. 예를 들어, 제3 전극(ELT3) 및 제4 전극(ELT4)은 도 6b에 도시된 바와 같이 각 화소(PXL)의 발광 영역(EMA)에 서로 이격되어 배치될 수 있다. 일 예로, 제3 및 제4 전극들(ELT3, ELT4)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 일정 간격(일 예로, 소정 간격)만큼 이격되며, 각각 제2 방향(DR2)으로 연장될 수 있다.
발광 영역(EMA)은 각 화소(PXL)의 발광부(EMU)를 구성하는 발광 소자들(LD)(특히, 한 쌍의 화소 전극들의 사이에 순방향으로 연결된 유효 광원들)이 배치되는 영역일 수 있다. 또한, 발광 영역(EMA)에는, 상기 발광 소자들(LD)에 연결되는 화소 전극들(일 예로, 제1, 제2, 제3 및/또는 제4 전극들(ELT1, ELT2, ELT3, ELT4), 및/또는 제1, 제2 및/또는 제3 컨택 전극들(CNE1, CNE2, CNE3)) 또는 상기 화소 전극들의 일 영역이 배치될 수 있다.
이러한 발광 영역(EMA)은, 각각의 화소 영역 및 그 내부의 발광 영역(EMA)을 규정하도록 화소들(PXL)의 사이에 형성되는 차광성 및/또는 반사성의 뱅크 구조물(일 예로, 화소 정의막 및/또는 블랙 매트릭스)에 의해 둘러싸일 수 있다. 예를 들어, 표시층(DPL)에는 적어도 발광 영역(EMA)을 포함한 영역을 둘러싸도록 각 화소 영역의 외곽 영역 및/또는 인접한 화소 영역들의 사이에 배치되는 뱅크 패턴이 더 배치될 수 있다.
일부 실시예들에 따라, 화소 전극들은 화소(PXL)별로 분리된 패턴을 가지거나, 복수의 화소들(PXL)에서 공통으로 연결되는 패턴을 가질 수 있다. 예를 들어, 제1, 제2, 제3 및/또는 제4 전극들(ELT1, ELT2, ELT3, ELT4)은 해당 화소 영역의 외곽 영역 또는 인접한 화소 영역들의 사이에서 양단이 끊긴 독립된 패턴을 가질 수 있다. 다른 실시예에서, 일부의 화소 전극(들)은 해당 화소 영역의 외곽 영역 또는 인접한 화소 영역들의 사이에서 끊어진 독립된 패턴을 가지고, 나머지 화소 전극(들)은 일 단부가 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되어, 상기 제1 방향(DR1) 또는 제2 방향(DR2) 상에서 이웃한 다른 화소(PXL)의 어느 일 화소 전극에 일체로 연결될 수 있다.
일부 실시예들에서, 화소(PXL)를 형성하는 공정, 일 예로, 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL)의 화소 전극들이 복수의 그룹으로 나뉘어 각 그룹 별로 서로 일체 또는 비일체로 연결될 수 있다. 예를 들어, 도 6a의 실시예와 같이 구성된 화소들(PXL)(일 예로, 제2 방향(DR2)에서 인접한 화소들(PXL))의 제1 전극들(ELT1)이 서로 연결되고, 상기 화소들(PXL)(일 예로, 제2 방향(DR2)에서 인접한 화소들(PXL))의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 또는, 도 6b의 실시예와 같이 구성된 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 상기 화소들(PXL)의 제2 및 제4 전극들(ELT2, ELT4)이 서로 연결되며, 상기 화소들(PXL)의 제3 전극들(ELT3)이 서로 연결되어 있을 수 있다. 이때, 상기 화소들(PXL)의 제3 전극들(ELT3)은 제1 전극들(ELT1)과 선택적으로 연결되어 있을 수 있다.
이러한 화소 전극들은 상기 발광 소자들(LD)의 정렬 단계에서 각 그룹 별로 정렬 신호(일 예로, 소정의 정렬 신호 또는 정렬 전압)를 공급받을 수 있다. 일 예로, 상기 화소 전극들은 각각의 직렬 단을 구성하기 위한 한 쌍의 인접한 화소 전극들의 사이에 발광 소자들(LD)이 정렬될 수 있도록, 정렬 신호(일 예로, 소정의 정렬 신호)를 공급받을 수 있다.
이때, 상기 한 쌍의 화소 전극들은 이들의 사이에 발광 소자들(LD)이 정렬할 수 있도록 서로 다른 정렬 신호를 공급받을 수 있다. 이에 따라, 상기 한 쌍의 화소 전극들의 사이에 전계가 형성되며, 상기 전계에 의해 각각의 화소 영역(일 예로, 각 화소(PXL)의 발광 영역(EMA))에 공급된 발광 소자들(LD)이 상기 한 쌍의 화소 전극들의 사이에 자가 정렬할 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후에는, 화소들(PXL)의 사이에서 적어도 일부의 화소 전극들 사이의 연결을 끊음으로써, 상기 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
화소 전극들은 다양한 형상을 가질 수 있다. 예를 들어, 도 6a의 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 소정의 발광 영역(EMA)에서 서로 근접하도록 상기 발광 영역(EMA)에서 최대 폭을 가지도록 형성될 수 있다. 일 예로, 발광 영역(EMA)에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자들(LD)의 정렬 공정에서 상기 발광 소자들(LD)의 정렬에 필요한 전계를 충분히 형성할 수 있을 정도로 가까운 거리에 서로 이격되어 형성될 수 있다.
유사하게, 도 6b의 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 영역(EMA)의 일 영역(일 예로, 제1 직렬 단에 대응하는 서브 발광 영역)에서 서로 근접하도록 형성되고, 제3 전극(ELT3) 및 제4 전극(ELT4)은 발광 영역(EMA)의 다른 일 영역(일 예로, 제2 직렬 단에 대응하는 서브 발광 영역)에서 서로 근접하도록 형성될 수 있다.
화소 전극들의 형상 및 크기 등은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 적어도 일부의 화소 전극들은 발광 영역(EMA)에 대응하는 중단 영역에서만 부분적으로 확대된 폭을 가지고, 나머지 영역(일 예로, 각 화소 영역의 상단 및 하단 영역들)에서는 좁은 폭을 가지는 형태로, 영역에 따라 가변되는 폭을 가질 수 있다. 다른 실시예에서, 각각의 화소 전극은 각각의 화소 영역 및/또는 표시 영역(DA)에서 균일한 폭을 가지면서, 제2 방향(DR2)을 따라 바 형상으로 연장될 수도 있다. 일부 실시예들에서, 각각의 화소 전극은, 굴곡부를 가지거나, 나선형 또는 원형 등의 다양한 형상을 가질 수 있다. 일부 실시예들에서, 각각의 발광 영역(EMA)에 배치되는 화소 전극들의 개수 및/또는 상호 배치 구조는 다양하게 변경될 수 있다.
각각의 화소 전극은 단일 전극으로 구성되거나, 복수의 전극들로 구성될 수 있다. 일 예로, 하나의 화소(PXL) 내에는 단일의 제1 전극(ELT1) 또는 복수의 제1 전극들(ELT1)이 배치될 수 있다. 복수의 제1 전극들(ELT1)이 배치될 경우, 상기 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결될 수 있다.
일부 실시예들에서, 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))은 회로층(PCL)과의 연결(일 예로, 상기 회로층(PCL)에 배치된 소정의 회로 소자와의 전기적 연결)을 위한 제1 컨택부(CNT1)에 대응하는 돌출부를 가질 수 있으나, 이에 한정되지는 않는다. 유사하게, 마지막 화소 전극(일 예로, 제2 전극(ELT2) 또는 제4 전극(ELT4))은 회로층(PCL)과의 연결(일 예로, 상기 회로층(PCL)에 배치된 제2 전원선(PL2)과의 전기적 연결)을 위한 제2 컨택부(CNT2)에 대응하는 돌출부를 가질 수 있으나, 이에 한정되지는 않는다.
즉, 본 발명에서, 각 화소(PXL)에 배치되는 화소 전극들의 형상, 개수, 배열 방향 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
각 화소(PXL)의 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))은 제1 컨택부(CNT1)에 형성된 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제1 전원선(PL1)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 첫 번째 화소 전극이 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 상기 첫 번째 화소 전극은 제1 컨택홀(CH1)을 통해 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 상기 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원선(PL1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 제1 배선은 제1 구동 신호(일 예로, 소정의 제1 구동 신호)(예를 들어, 주사 신호, 데이터 신호, 또는 제어 신호(일 예로, 소정의 제어 신호))가 공급되는 신호선일 수도 있다.
각 화소(PXL)의 마지막 화소 전극(일 예로, 제2 전극(ELT2) 또는 제4 전극(ELT4))은 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원선(일 예로, 제2 전원선(PL2)) 및/또는 신호선(일 예로, 주사선(SL), 데이터선(DL) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 마지막 화소 전극이 소정의 전원선 또는 신호선에 직접 연결될 수도 있다.
일 실시예에서, 상기 마지막 화소 전극은 제2 컨택부(CNT2)에 형성된 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 배선에 전기적으로 연결될 수 있다. 상기 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 제2 배선은 제2 구동 신호(일 예로, 소정의 제2 구동 신호)(예를 들어, 주사 신호, 데이터 신호, 또는 제어 신호(일 예로, 소정의 제어 신호))가 공급되는 신호선일 수도 있다.
각각의 화소 전극은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 화소 전극들은 각각 투명 도전 물질로 구성되며, 서로 동일 또는 상이한 도전 물질을 포함할 수 있다.
예를 들어, 제1, 제2, 제3 및/또는 제4 전극들(ELT1, ELT2, ELT3, ELT4) 각각은, ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO 및 FTO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 투광도(일 예로, 소정의 투광도)를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)에서 생성된 광이 각각의 화소 전극을 투과하여 반사막(RFL)으로 입사되고, 상기 반사막(RFL)에서 반사되어 화소(PXL)의 상부 방향으로 방출될 수 있다.
화소 전극들 상에는 제3 절연막(INS3)이 배치될 수 있다. 제3 절연막(INS3)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연막(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 알루미늄 산화물(AlxOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 또한, 제3 절연막(INS3)은 단일층 또는 다중층으로 구성될 수 있다.
제3 절연막(INS3) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 적어도 한 쌍의 화소 전극들의 사이에 정렬될 수 있다. 예를 들어, 발광 소자들(LD)은 상기 적어도 한 쌍의 화소 전극들의 사이에 정렬되어, 서로 직렬, 병렬, 또는 직-병렬 배열로 연결될 수 있다. 일 예로, 각각의 발광 소자(LD)는 어느 한 쌍의 화소 전극들의 사이에 제1 방향(DR1)으로 정렬되어, 상기 어느 한 쌍의 화소 전극들의 사이에 전기적으로 연결될 수 있다.
일부 실시예들에 따라, 도 6a 내지 도 7에서는 발광 소자들(LD)이 모두 제1 방향(DR1)으로 균일하게 정렬된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에서 제1 및 제2 방향들(DR1, DR2)에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
일부 실시예들에 따라, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 2b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 발광 소자일 수 있다. 다만, 발광 소자(LD)의 종류 및/또는 크기는 실시예에 따라 다양하게 변경될 수 있다.
도 6a의 실시예에서, 각각의 발광 소자(LD)는, 제1 전극(ELT1)을 향해 배치된 제1 단부(EP1)와, 제2 전극(ELT2)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 각각의 발광 소자(LD)는 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되거나, 또는 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않을 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1)과 중첩되거나, 중첩되지 않을 수 있다. 유사하게, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2)과 중첩되거나, 중첩되지 않을 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 제1 전극(ELT1)에 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전극(ELT2)에 연결될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 전극(ELT1)에 직접적으로 접촉됨으로써, 상기 제1 전극(ELT1)에 전기적으로 연결될 수도 있다. 유사하게, 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전극(ELT2)에 직접적으로 접촉됨으로써, 상기 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)을 선택적으로 형성할 수도 있다.
도 6b의 실시예에서, 각각의 제1 발광 소자(LD1)는, 제1 전극(ELT1)을 향해 배치된 제1 단부(EP1)와, 제2 전극(ELT2)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는, 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되거나, 또는 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않을 수 있다.
제1 발광 소자들(LD1)의 제1 단부들(EP1)은 제1 전극(ELT1)에 연결되고, 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2)은 제2 전극(ELT2)에 연결될 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)은 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 상기 제1 발광 소자들(LD1)의 제2 단부들(EP2)은 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 발광 소자들(LD1)의 제1 단부들(EP1)은 제1 전극(ELT1)에 직접적으로 접촉됨으로써, 상기 제1 전극(ELT1)에 전기적으로 연결될 수도 있다. 유사하게, 제1 발광 소자들(LD1)의 제2 단부들(EP2)은 제2 전극(ELT2)에 직접적으로 접촉됨으로써, 상기 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이 경우, 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)을 선택적으로 형성할 수도 있다.
각각의 제2 발광 소자(LD2)는, 제3 전극(ELT3)을 향해 배치된 제1 단부(EP1)와, 제4 전극(ELT4)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는, 제3 및/또는 제4 전극들(ELT3, ELT4)과 중첩되거나, 또는 제3 및/또는 제4 전극들(ELT3, ELT4)과 중첩되지 않을 수 있다.
제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제3 전극(ELT3)에 연결되고, 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 제4 전극(ELT4)에 연결될 수 있다. 예를 들어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제2 컨택 전극(CNE2)을 통해 제3 전극(ELT3)에 전기적으로 연결되고, 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 제3 컨택 전극(CNE3)을 통해 제4 전극(ELT4)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제2 컨택 전극(CNE2)을 통해 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 전극(ELT2)에 연결될 수 있다. 다른 실시예에서, 제2 발광 소자들(LD2)의 제1 단부들(EP1)은 제3 전극(ELT3)에 직접적으로 접촉됨으로써, 상기 제3 전극(ELT3)에 전기적으로 연결될 수도 있다. 유사하게, 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 제4 전극(ELT4)에 직접적으로 접촉됨으로써, 상기 제4 전극(ELT4)에 전기적으로 연결될 수 있다. 이 경우, 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)을 선택적으로 형성할 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산되도록 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 비롯한 다양한 방식을 통해 각각의 화소 영역(일 예로, 각 화소(PXL)의 발광 영역(EMA))에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 이때, 화소 전극들에 정렬 전압(일 예로, 소정의 정렬 전압)(또는, 정렬 신호)을 인가하게 되면, 상기 화소 전극들의 사이에 전계가 형성되면서 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 상기 화소 전극들의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
일부 실시예들에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각의 컨택 전극이 형성될 수 있다. 예를 들어, 도 6a의 실시예에서, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 형성될 수 있다. 이에 따라, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 안정적으로 연결할 수 있다. 도 6b의 실시예에서, 제1 발광 소자들(LD1)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 형성되고, 제2 발광 소자들(LD2)의 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)이 형성될 수 있다. 이에 따라, 제1 및 제2 발광 소자들(LD1, LD2)을 각각 제1 및 제2 전극들(ELT1, ELT2)의 사이 및 제3 및 제4 전극들(ELT3, ELT4)에 보다 안정적으로 연결할 수 있다.
이하에서, 제1 내지 제3 컨택 전극들(CNE1~CNE3) 중 적어도 하나의 컨택 전극을 임의로 지칭하거나, 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 포괄적으로 지칭할 때, "컨택 전극들(CNE)"이라 하기로 한다.
일 실시예에서, 각각의 발광 영역(EMA)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 화소 전극들에 인가되는 정렬 신호를 조정하거나 자계를 형성하는 등에 의해, 보다 많은 개수(또는 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 컨택 전극들(CNE)을 이용하여 보다 다수인 발광 소자들(LD)의 배열 방향에 맞춰 화소 전극들을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 개선하고, 화소(PXL)의 광 효율을 향상시킬 수 있게 된다.
제1 컨택 전극(CNE1)은, 제1 전극(ELT1) 및 이에 인접한 적어도 한 발광 소자(LD)(또는, 적어도 하나의 제1 발광 소자(LD1))의 제1 단부(EP1)와 중첩되도록 상기 제1 전극(ELT1) 및 상기 발광 소자(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은, 제1 전극(ELT1) 및 이에 인접한 복수의 발광 소자들(LD)의 제1 단부들(EP1)과 중첩되도록 상기 제1 전극(ELT1) 및 상기 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치될 수 있다.
이러한 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 발광 소자들(LD)의 제1 단부들(EP1)을 연결할 수 있다. 일부 실시예들에서, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다. 다른 실시예에서, 제1 컨택 전극(CNE1)이 형성되지 않을 경우, 발광 소자들(LD)의 제1 단부들(EP1)은 이에 인접한 제1 전극(ELT1)과 중첩되도록 배치되어 상기 제1 전극(ELT1)에 직접 연결될 수도 있다. 이 경우, 제3 절연막(INS3)은 적어도 부분적으로 제거될 수 있다.
제2 컨택 전극(CNE2)은, 제2 전극(ELT2) 및 이에 인접한 적어도 한 발광 소자(LD)(또는, 적어도 하나의 제1 발광 소자(LD1))의 제2 단부(EP2)와 중첩되도록 상기 제2 전극(ELT2) 및 상기 발광 소자(LD)의 제2 단부(EP2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은, 제2 전극(ELT2) 및 이에 인접한 복수의 발광 소자들(LD)의 제2 단부들(EP2)과 중첩되도록 상기 제2 전극(ELT2) 및 상기 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치될 수 있다.
이러한 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 발광 소자들(LD)의 제2 단부들(EP2)을 연결할 수 있다. 일부 실시예들에서, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)이 형성되지 않을 경우, 발광 소자들(LD)의 제2 단부들(EP2)은 이에 인접한 제2 전극(ELT2)과 중첩되도록 배치되어 상기 제2 전극(ELT2)에 직접 연결될 수도 있다. 이 경우, 제3 절연막(INS3)은 적어도 부분적으로 제거될 수 있다.
도 6b의 실시예에서, 제2 컨택 전극(CNE2)은, 제3 전극(ELT3) 및 이에 인접한 적어도 하나의 제2 발광 소자(LD2)의 제1 단부(EP1)와 중첩되도록 상기 제3 전극(ELT3) 및 상기 제2 발광 소자(LD2)의 제1 단부(EP1) 상에도 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은, 제3 전극(ELT3) 및 이에 인접한 복수의 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 중첩되도록 상기 제3 전극(ELT3) 및 상기 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있다.
이러한 제2 컨택 전극(CNE2)은, 제3 전극(ELT3)과 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 연결할 수 있다. 일부 실시예들에서, 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)이 형성되지 않을 경우, 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 이에 인접한 제3 전극(ELT3)과 중첩되도록 배치되어 상기 제3 전극(ELT3)에 직접 연결될 수도 있다. 이 경우, 제3 절연막(INS3)은 적어도 부분적으로 제거될 수 있다.
제3 컨택 전극(CNE3)은, 제4 전극(ELT4) 및 이에 인접한 적어도 하나의 제2 발광 소자(LD2)의 제2 단부(EP2)와 중첩되도록 상기 제4 전극(ELT4) 및 상기 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 배치될 수 있다. 일 예로, 제3 컨택 전극(CNE3)은, 제4 전극(ELT4) 및 이에 인접한 복수의 제2 발광 소자들(LD2)의 제2 단부들(EP2)과 중첩되도록 상기 제4 전극(ELT4) 및 상기 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치될 수 있다.
이러한 제3 컨택 전극(CNE3)은, 제4 전극(ELT4)과 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 연결할 수 있다. 일부 실시예들에서, 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다. 다른 실시예에서, 제3 컨택 전극(CNE3)이 형성되지 않을 경우, 제2 발광 소자들(LD2)의 제2 단부들(EP2)은 이에 인접한 제4 전극(ELT4)과 중첩되도록 배치되어 상기 제4 전극(ELT4)에 직접 연결될 수도 있다. 이 경우, 제3 절연막(INS3)은 적어도 부분적으로 제거될 수 있다.
컨택 전극들(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 컨택 전극들(CNE)은 ITO, IZO, ITZO, ZnO, AZO, GZO, ZTO, GTO 및 FTO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 투광도(일 예로, 소정의 투광도)를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광이, 컨택 전극들(CNE)을 투과하여 표시 패널(PNL)의 외부로 방출될 수 있게 된다.
일 실시예에서, 컨택 전극들(CNE)은 동일한 공정에서 동시에 형성될 수 있다. 이 경우, 컨택 전극들(CNE)은 도 8a 및 도 9에 도시된 바와 같이, 베이스 층(BSL) 상의 동일한 층에 배치될 수 있다.
다른 실시예에서, 한 쌍의 컨택 전극들(CNE)은 적어도 하나의 절연막을 사이에 개재하고 서로 분리되며, 순차적으로 형성될 수 있다. 예를 들어, 도 8b에 도시된 바와 같이 제1 컨택 전극(CNE1)의 상부에 제4 절연막(INS4)이 배치되고, 상기 제4 절연막(INS4)의 일 단부는 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 개재될 수 있다. 이 경우, 제1 컨택 전극(CNE1), 제4 절연막(INS4) 및 제2 컨택 전극(CNE2)을 순차적으로 형성할 수 있다.
표시층(DPL) 상에는 오버 코트층(OC) 등이 배치될 수 있다. 오버 코트층(OC)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함하며, 단일층 또는 다중층으로 구성될 수 있다.
상술한 실시예들에서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 해당 화소(PXL)의 유효 광원을 구성할 수 있다. 그리고, 이러한 유효 광원들이 모여 해당 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
본 발명에서 회로층(PCL) 및/또는 표시층(DPL)의 구성 및 레이아웃 구조가 도 6a 내지 도 10에 도시된 실시예들에 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 회로층(PCL) 및 표시층(DPL)은 서로 관련성을 가지고 설계되거나, 서로 독립적으로 설계되되 제1 및 제2 컨택부들(CNT1, CNT2)을 통한 연결이 가능하도록 설계될 수 있다.
상술한 실시예들에 따르면, 화소들(PXL)의 발광부들(EMU)의 하부에 반사막(RFL)을 배치함으로서, 화소들(PXL)의 전면 출광 효율을 확보할 수 있다. 예를 들어, 발광 소자들(LD)의 주변에 돌출형 반사 격벽을 형성하지 않고도 각 화소(PXL)의 전면 출광 효율을 확보할 수 있으므로, 돌출형 반사 격벽을 형성하는 실시예와 비교하여, 제조 공정을 단순화할 수 있다. 일부 실시예들에서, 돌출형 반사 격벽에 의한 단차가 발생하지 않아 발광부(EMU)의 형성 공정이 용이해질 수 있다.
도 11a 내지 도 11k는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 11a 내지 도 11k는 도 6a 내지 도 8의 실시예에 의한 반사막(RFL)을 포함한 표시 장치의 제조 단계를 순차적으로 나타낸다. 도 11a 내지 도 11k에서는 도 6a의 실시예에 대응하는 단면을 나타내기로 하며, 회로층(PCL) 상부의 제1 절연막(INS1), 반사막(RFL), 제2 절연막(INS2) 및 표시층(DPL)을 형성하는 방법을 중심으로, 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 설명하기로 한다.
도 6a 내지 도 11a를 참조하면, 베이스 층(BSL) 상에 회로층(PCL)을 형성한다. 예를 들어, 베이스 층(BSL) 상의 각 화소 영역에, 해당 화소(PXL)의 회로 소자들 및 상기 회로 소자들에 연결되는 도전 패턴들(CDP)을 형성할 수 있다. 이러한 회로층(PCL)은 통상의 백플레인 공정을 통해 형성될 수 있으며, 이에 따라 회로층(PCL)의 형성 방법에 대한 상세한 설명은 생략하기로 한다.
일부 실시예들에서, 후속 공정에서 표시층(DPL)에 연결될 도전 패턴들(CDP)은 금속막(MTL)과 투명 도전막(TCL)을 포함한 이중막으로 형성할 수 있다. 이에 따라, 상기 도전 패턴들(CDP) 상에 컨택부(CNT)를 형성하는 공정에서 상기 도전 패턴들(CDP)이 손상되는 것을 방지 또는 저감할 수 있다.
도 11b를 참조하면, 회로층(PCL) 상에, 제1 절연막(INS1), 반사막(RFL) 및 제2 절연막(INS2)을 순차적으로 형성한다. 일 예로, 회로층(PCL) 상에 무기 및/또는 유기 절연 물질을 포함한 적어도 한 층의 절연막을 증착함으로써 제1 절연막(INS1)을 형성하고, 상기 제1 절연막(INS1) 상에 적어도 한 층의 금속막을 증착함으로써 반사막(RFL)을 형성할 수 있다. 그리고, 상기 반사막(RFL) 상에 감광성 유기 절연 물질을 코팅함으로써, 제2 절연막(INS2)을 형성할 수 있다. 다만, 제1 절연막(INS1), 반사막(RFL) 및 제2 절연막(INS2) 각각의 형성 물질 및/또는 방법이 이에 한정되지는 않는다.
도 11c를 참조하면, 표시층(DPL)에 연결될 도전 패턴들(CDP)(일 예로, 소정의 도전 패턴들(CDP))에 대응하는 각각의 컨택부(CNT)에서, 반사막(RFL)이 노출되도록 제2 절연막(INS2)을 식각한다. 일 예로, 브릿지 패턴(BRP) 상의 제1 컨택부(CNT1)와 제2 전원선(PL2) 상의 제2 컨택부(CNT2)에서 반사막(RFL)이 노출되도록, 포토 공정을 통해 제2 절연막(INS2)을 식각할 수 있다. 이후, 소프트 베이킹(soft baking)을 통해 제2 절연막(INS2)을 경화할 수 있다.
도 11d 및 도 11e를 참조하면, 제2 절연막(INS2)을 마스크로 이용하여, 각각의 컨택부(CNT)에서 도전 패턴(CDP)이 노출되도록 반사막(RFL) 및 제1 절연막(INS1)을 순차적으로 식각한다. 예를 들어, 제2 절연막(INS2)을 마스크로 이용하여, 반사막(RFL) 및 제1 절연막(INS1)을 순차적으로 식각할 수 있다.
반사막(RFL)은 제2 절연막(INS2)을 마스크로 이용한 습식 식각을 통해 각각의 컨택부(CNT)에서 개구될 수 있다. 그리고, 제1 절연막(INS1)은 제2 절연막(INS2)을 마스크로 이용한 건식 식각을 통해 각각의 컨택부(CNT)에서 개구될 수 있다.
이때, 반사막(RFL)은 각각의 컨택부(CNT)에서 제1 절연막(INS1) 및 제2 절연막(INS2)보다 넓게 개구되도록 과식각될 수 있다. 이에 따라, 반사막(RFL)이 후속 공정에서 형성될 제1 전극(ELT1) 또는 제2 전극(ELT2) 등에 접촉되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
도 11f를 참조하면, 각각의 컨택부(CNT)에서 반사막(RFL)의 노출된 주변(일 예로, 둘레)가 제2 절연막(INS2)에 의해 커버되도록 제2 절연막(INS2)의 리플로우(reflow) 공정을 진행한다. 예를 들어, 반사막(RFL) 및 제1 절연막(INS1)의 식각 공정 이후에, 하드 베이킹(hard baking)을 통해 제2 절연막(INS2)을 경화할 수 있으며, 이 과정에서 제2 절연막(INS2)의 리플로우 현상을 이용하여 각각의 컨택부(CNT)에서 노출된 반사막(RFL)의 주변(일 예로, 둘레)를 제2 절연막(INS2)으로 완전히 커버할 수 있다.
도 11g 내지 도 11k를 참조하면, 제2 절연막(INS2) 상에, 각각의 컨택부(CNT)를 통해 각각의 도전 패턴(CDP)에 연결되는 표시층(DPL)을 형성한다.
예를 들어, 도 11g에 도시된 바와 같이, 제2 절연막(INS2) 상의 각 화소 영역에 화소 전극들, 일 예로 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성할 수 있다. 일 예로, 제2 절연막(INS2) 상에 투명 도전막을 형성한 이후, 상기 투명 도전막을 식각함으로써, 각 화소(PXL)의 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성할 수 있다. 이때, 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)에 연결되고, 제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결되도록, 제1 및 제2 전극들(ELT1, ELT2)을 형성할 수 있다. 투명 도전 물질을 이용하여 제1 및 제2 전극들(ELT1, ELT2)을 형성할 경우, 미세 패턴을 정교하게 형성할 수 있는 장점이 있다.
이후, 도 11h에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2)을 포함한 베이스 층(BSL)의 일면 상에, 적어도 한 층의 유기막 및/또는 무기막을 포함하는 제3 절연막(INS3)을 형성할 수 있다.
이후, 도 11i에 도시된 바와 같이, 제3 절연막(INS3) 상의 각 화소 영역에 발광 소자(LD)(일 예로, 다수의 발광 소자들(LD))를 공급하고, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계를 형성할 수 있다. 이에 따라, 상기 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬할 수 있다.
이후, 도 11j 및 도 11k에 도시된 바와 같이, 컨택 전극들(CNE), 일 예로 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성하여, 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결할 수 있다. 예를 들어, 도 11j에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 노출하도록 제3 절연막(INS3)을 식각함으로써, 상기 제1 및 제2 전극들(ELT1, ELT2)에 대응하는 컨택홀들(CH)을 형성할 수 있다. 이후, 도 11k에 도시된 바와 같이, 제3 절연막(INS3) 상에, 각각의 컨택홀(CH)을 통해 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 연결되는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성할 수 있다.
일부 실시예들에서, 도 8b의 실시예에 의한 화소(PXL)를 형성하고자 할 경우에는, 제1 컨택 전극(CNE1), 제4 절연막(INS4) 및 제2 컨택 전극(CNE2)을 순차적으로 형성함에 의해 발광 소자(LD)를 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결할 수 있다.
제1 및 제2 전극들(ELT1, ELT2), 발광 소자(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함한 표시층(DPL)을 형성한 이후에는, 상기 표시층(DPL) 상에 도 8a의 오버 코트층(OC) 등을 형성할 수 있다.
도 12는 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 12는 도 7과 비교하여, 반사막(RFL)에 대한 다른 실시예를 개시한다. 그리고, 도 13은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도이다. 예를 들어, 도 13은 도 12의 Ⅲ~Ⅲ' 선에 따른 단면의 실시예를 나타낸다. 도 12 및 도 13의 실시예에서, 도 6a 내지 도 10의 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 12 및 도 13을 참조하면, 반사막(RFL)은 표시 영역(DA) 내에서 복수의 분할 패턴들로 분리될 수 있다. 예를 들어, 반사막(RFL)은, 각 화소 영역의 외곽 영역에서 끊겨 서로 분리된 복수의 분할 패턴들을 포함할 수 있다. 일 예로, 제1색 화소(PXL1)가 형성되는 제1 화소 영역(PXA1), 제2색 화소(PXL2)가 형성되는 제2 화소 영역(PXA2), 및 제3색 화소(PXL3)가 형성되는 제3 화소 영역(PXA3)에는 각각 제1 반사막 패턴(RFL1), 제2 반사막 패턴(RFL2) 및 제3 반사막 패턴(RFL3)이 배치되며, 상기 제1 내지 제3 반사막 패턴들(RFL1, RFL2, RFL3)은 서로 분리될 수 있다. 이를 위해, 반사막(RFL)은 인접한 화소들(PXL)의 사이(일 예로, 제1색 화소(PXL1)와 제2색 화소(PXL2)의 사이)에 규정된 분리 영역(SPA)(일 예로, 소정의 분리 영역(SPA))에서 식각되어, 복수의 분할 패턴들로 분리될 수 있다.
분리 영역(SPA)의 크기 및 위치는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 각각의 분할 패턴은 각 화소(PXL)의 외곽 영역에 배치된 적어도 하나의 배선(일 예로, 제1 전원선(PL1) 및/또는 센싱선(SENL) 등)과 중첩되거나, 중첩되지 않도록 배치될 수 있다.
일 실시예에서, 각각의 컨택부(CNT)에 위치한 도전 패턴들(CDP)과 동일한 층에 배치되는 다른 도전 패턴의 경우, 상기 도전 패턴들(CDP)과 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 예를 들어, 제1 전원선(PL1)은, 브릿지 패턴(BRP)과 같이, 금속막(MTL)과 투명 도전막(TCL)을 포함할 수 있다. 다른 실시예에서, 각각의 컨택부(CNT)에 배치된 도전 패턴들(CDP)만 다중층으로 구성하고, 동일한 층에 배치되는 나머지 도전 패턴은 단일층으로 구성될 수도 있다.
상술한 실시예에서와 같이, 반사막(RFL)을 복수의 분할 패턴들로 분리하게 되면, 표시 패널(도 3의 PNL)의 변형을 방지 또는 저감할 수 있다. 예를 들어, 후속 공정에서 반사막(RFL)에 가해지는 열에 의해 상기 반사막(RFL)이 변형되더라도, 이로 인해 표시 패널(PNL)이 휘어지는 것은 방지할 수 있다.
도 14a 내지 도 14g는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 14a 내지 도 14g는 도 12 및 도 13의 실시예에 의한 표시 장치의 제조 단계를 순차적으로 나타낸다. 도 14a 내지 도 14g의 실시예에서, 도 11a 내지 도 11k의 실시예와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 12 내지 도 14a를 참조하면, 베이스 층(BSL) 상에, 회로층(PCL), 제1 절연막(INS1), 반사막(RFL) 및 제2 절연막(INS2)을 순차적으로 형성한다.
도 14b를 참조하면, 하프톤 마스크를 이용하여, 브릿지 패턴(BRP) 상의 제1 컨택부(CNT1)를 비롯한 각각의 컨택부(CNT)와, 각 화소(PXL)의 외곽 영역 및/또는 인접한 화소들(PXL) 사이의 영역에 대응하는 각각의 분리 영역(SPA)에서, 제2 절연막(INS2)을 식각한다. 예를 들어, 각각의 컨택부(CNT)에서 반사막(RFL)이 노출되도록 제2 절연막(INS2)을 전체 두께만큼 식각하고, 각각의 분리 영역(SPA)에서는 반사막(RFL)이 노출되지 않도록 제2 절연막(INS2)을 일부 두께만큼만 식각할 수 있다. 이후, 소프트 베이킹을 통해 제2 절연막(INS2)을 경화할 수 있다.
도 14c를 참조하면, 제2 절연막(INS2)을 마스크로 이용하여, 각각의 컨택부(CNT)에서 도전 패턴(CDP)이 노출되도록 반사막(RFL) 및 제1 절연막(INS1)을 순차적으로 식각한다. 이때, 반사막(RFL)은 각각의 컨택부(CNT)에서 제1 절연막(INS1) 및 제2 절연막(INS2)보다 넓게 개구되도록 과식각될 수 있다.
도 14d를 참조하면, 제2 절연막(INS2)의 애싱(ashing) 공정을 진행하여, 각각의 컨택부(CNT)에서 반사막(RFL)의 개구부(도 8의 제1 개구부(OPN1)) 주변의 주변 영역(일 예로, 둘레 영역)을 노출시킴과 동시에, 분리 영역(SPA)에서도 반사막(RFL)을 노출시킨다.
도 14e를 참조하면, 제2 절연막(INS2)을 마스크로 이용하여, 반사막(RFL)을 이차적으로 식각한다. 예를 들어, 제2 절연막(INS2)을 마스크로 이용한 습식 식각을 통해, 각각의 컨택부(CNT)에서 반사막(RFL)이 애싱된 제2 절연막(INS2)보다 넓게 개구되도록 함과 동시에, 각각의 분리 영역(SPA)에서 반사막(RFL)이 끊어지도록, 상기 반사막(RFL)을 이차적으로 식각한다.
도 14f를 참조하면, 각각의 컨택부(CNT) 및 분리 영역(SPA)에서 반사막(RFL)의 노출된 주변(일 예로, 둘레)가 제2 절연막(INS2)에 의해 커버되도록 제2 절연막(INS2)의 리플로우(reflow) 공정을 진행한다.
도 14g를 참조하면, 제2 절연막(INS2) 상의 각 화소 영역에 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함한 화소 전극들을 형성한다. 이후, 도 11h 내지 도 11k에 도시된 바와 같이, 제3 절연막(INS3)의 형성 공정, 발광 소자(LD)의 공급 및 정렬 공정, 컨택 전극들(CNE)의 형성 공정 등을 순차적으로 진행하여, 표시층(DPL)을 형성할 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 따르면, 화소들(PXL)의 발광부들(EMU)의 하부에 반사막(RFL)을 배치한다. 이에 따라, 화소들(PXL)의 전면 출광 효율을 확보할 수 있다. 예를 들어, 발광 소자들(LD)의 주변에 돌출형 반사 격벽을 형성하지 않고도 화소들(PXL)의 전면 출광 효율을 확보할 수 있다.
또한, 본 발명의 실시예들에 따르면, 각 화소(PXL)의 회로층(PCL)과 표시층(DPL) 사이의 연결을 위한 컨택부(CNT)를 형성함에 있어서, 반사막(RFL) 상에 배치되는 제2 절연막(INS2)을 마스크로 이용하여 반사막(RFL) 및 그 하부의 제1 절연막(INS1)을 순차적으로 식각한다. 이에 따라, 화소들(PXL)의 형성에 필요한 마스크의 수를 저감할 수 있다. 일부 실시예들에서, 상기 식각 공정 이후에, 제2 절연막(INS2)의 리플로우 공정을 진행하여 반사막(RFL)의 주변(일 예로, 둘레)를 커버함으로써, 상기 반사막(RFL)으로 인한 쇼트 결함을 방지할 수 있다.
본 발명의 일부 실시예들에 따르면, 컨택부(CNT)를 통해 발광부(EMU)에 연결되는 도전 패턴(CDP)을 금속막(MTL)과 그 상부의 투명 도전막(TCL)을 포함한 다중층으로 형성함으로써, 반사막(RFL) 등에 대한 식각 공정이 진행되는 동안, 컨택부(CNT)에 노출된 도전 패턴(CDP)이 손상되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따르면, 컨택부(CNT) 외에도 각 화소 영역의 외곽 영역에서 반사막(RFL)을 끊어줌으로써, 후속 공정에서 표시 패널(PNL)이 변형되는 것을 방지할 수 있다.
즉, 본 발명의 실시예들에 따르면, 발광 소자(LD)를 포함한 화소(PXL)의 전면 출광 효율을 확보하면서도, 마스크를 저감하여 제조 효율을 개선하고, 컨택부(CNT)의 전기적 안정성을 확보할 수 있다.
도 15 및 도 16은 각각 본 발명의 일 실시예에 의한 표시 패널(PNL)을 나타내는 단면도들이다. 예를 들어, 도 15 및 도 16은 도 12의 Ⅳ~Ⅳ' 선에 대응하는 표시 영역(DA)의 일 영역에 대응하는 표시 패널(PNL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 일부 실시예들에 따라, 도 15 및 도 16에서는 도 12의 실시예에 의한 표시 영역(DA)을 포함한 표시 패널(PNL)을 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 7의 실시예 등에 의한 표시 영역(DA)을 포함하는 표시 패널(PNL)도 도 15 및 도 16의 실시예들에 개시된 광 제어층(LCTL)을 포함할 수 있다. 도 15 및 도 16의 실시예들에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저 도 3 내지 도 15를 참조하면, 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL)의 일면 상에 제공된 회로층(PCL) 및/또는 표시층(DPL)을 포함할 수 있다. 표시층(DPL)은, 화소들(PXL) 각각의 발광 영역(EMA)에 제공된 발광부들(EMU)을 포함하며, 각각의 발광 영역(EMA)에 대응하는 개구부를 가지도록 비발광 영역(NEA)에 제공된 뱅크(BNK)를 더 포함할 수 있다.
뱅크(BNK)는 발광 영역들(EMA) 사이의 비발광 영역(NEA)에 배치될 수 있다. 예를 들어, 뱅크(BNK)는 각각의 발광 영역(EMA)을 둘러싸도록 비발광 영역(NEA)에 제공될 수 있다. 일 실시예에서, 뱅크(BNK)는 제3 절연막(INS3) 상에 배치될 수 있으나, 뱅크(BNK)의 위치는 실시예에 따라 달라질 수 있다.
뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 규정하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EMA)이 구획됨으로써, 상기 발광 영역(EMA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 반사막이 형성될 수도 있다.
화소들(PXL) 및 뱅크(BNK) 등이 제공된 베이스 층(BSL)의 일면 상에는 오버 코트층(OC) 등이 배치될 수 있다. 오버 코트층(OC)은 화소들(PXL) 및 뱅크(BNK) 등이 제공된 베이스 층(BSL)의 일면을 평탄화할 수 있다. 일 실시예에서, 오버 코트층(OC)은 화소들(PXL)에서 생성된 광의 출광 효율을 높이도록 저굴절률을 가지는 충진재층을 포함할 수 있으나, 이에 한정되지는 않는다.
또한, 표시 패널(PNL)은 표시층(DPL)의 상부에 배치된 광 제어층(LCTL) 및 상부 기판(UPL)을 더 포함할 수 있다.
광 제어층(LCTL)은 컬러 필터층(CFL) 및 컬러 변환층(CCL) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL)과 컬러 변환층(CCL)의 사이에는 저굴절률을 가진 투광성의 중간층(CTL)이 선택적으로 개재될 수 있고, 광 제어층(LCTL)의 표면(일 예로, 화소들(PXL)이 제공된 베이스 층(BSL)의 일면과 마주하는 면)에는 투광성의 보호층(PRL)(또는 캡핑층)이 선택적으로 배치될 수 있다.
컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터(CF)를 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1색 화소(PXL1)의 상부에 배치되어 상기 제1색 화소(PXL1)에서 생성된 빛을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2색 화소(PXL2)의 상부에 배치되어 상기 제2색 화소(PXL2)에서 생성된 빛을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3색 화소(PXL3)의 상부에 배치되어 상기 제3색 화소(PXL3)에서 생성된 빛을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는, 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 이에 한정되지는 않는다.
제1 컬러 필터(CF1)는, 제1색 화소(PXL1)와 상부 기판(UPL)의 사이에 배치되며, 상기 제1색 화소(PXL1)에서 생성된 제1색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1색 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는, 제2색 화소(PXL2)와 상부 기판(UPL)의 사이에 배치되며, 상기 제2색 화소(PXL2)에서 생성된 제2색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2색 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는, 제3색 화소(PXL3)와 상부 기판(UPL)의 사이에 배치되며, 상기 제3색 화소(PXL3)에서 생성된 제3색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3색 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
컬러 필터들(CF)의 사이에는 제1 차광 패턴(LBP1)이 배치될 수 있다. 예를 들어, 제1 차광 패턴(LBP1)은 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)에 제공될 수 있다. 이러한 제1 차광 패턴(LBP1)은, 각각의 발광 영역(EMA)에 대응하는 영역에서 개구될 수 있다.
제1 차광 패턴(LBP1)은, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일부 실시예들에서, 제1 차광 패턴(LBP1)은 뱅크(BNK)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 즉, 제1 차광 패턴(LBP1)과 뱅크(BNK)는 서로 동일 또는 상이한 물질을 포함할 수 있다.
표시층(DPL)과 컬러 필터층(CFL)의 사이에는 컬러 변환층(CCL)("광 변환층"이라고도 함)이 선택적으로 제공될 수 있다. 예를 들어, 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 빛을 방출하는 발광 소자들(LD)을 포함할 수 있다. 일 예로, 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3)은, 대략 400nm 내지 500nm 파장 대역에 속하는 청색의 빛을 방출하는 청색의 발광 소자들(LD)을 포함할 수 있다.
이 경우, 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3) 중 적어도 일부의 화소들(PXL) 상에는 적어도 한 종류의 컬러 변환 입자들을 포함한 컬러 변환층(CCL)이 배치될 수 있다. 일 실시예에서, 컬러 변환 입자들은 하나의 색(일 예로, 소정 색)에 대응하는 퀀텀 닷일 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3)이 각 화소(PXL)의 색에 대응하는 서로 다른 색의 발광 소자들(LD)을 포함할 경우, 표시 패널(DPL)은 컬러 변환층(CCL)을 포함하지 않을 수도 있다.
컬러 변환층(CCL)은, 제1색 화소(PXL1)의 발광 영역(EMA) 상에 제공된 제1 컬러 변환층(CCL1)("제1 광 변환층" 또는 "제1 파장 변환층"이라고도 함), 및 제2색 화소(PXL2)의 발광 영역(EMA) 상에 제공된 제2 컬러 변환층(CCL2)("제2 광 변환층" 또는 "제2 파장 변환층"이라고도 함)을 포함할 수 있다. 일부 실시예들에서, 컬러 변환층(CCL)은, 제3색 화소(PXL3)의 발광 영역(EMA) 상에 제공된 광 산란층(SCTL)("제3 광 변환층"이라고도 함)을 선택적으로 더 포함할 수 있다.
일 실시예에서, 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및 광 산란층(SCTL) 각각의 표면에는 보호막(PTL)이 제공될 수 있다. 보호막(PTL)은 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및 광 산란층(SCTL)을 보호하기 위한 캡핑층으로서 제공될 수 있다. 보호막(PTL)은 적어도 한 층의 무기 절연막으로 구성될 수 있으나, 이에 한정되지는 않는다.
제1 컬러 변환층(CCL1)은, 제1색 화소(PXL1)의 상부에 배치되어, 제1색 화소(PXL1)의 발광 소자들(LD)에서 방출되는 빛의 색을 다른 색으로 변환할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은, 제1색 화소(PXL1)의 발광 소자들(LD)과 제1 컬러 필터(CF1)의 사이에 배치되며, 제1 컬러 변환 입자들을 포함할 수 있다.
일 예로, 제1색 화소(PXL1)에 배치된 발광 소자들(LD)이 청색 발광 소자들이고 제1색 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은, 청색 발광 소자들에서 방출되는 청색의 빛을 적색의 빛으로 변환하는 적색 퀀텀 닷(QDr)을 포함할 수 있다. 이때, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있다.
예를 들어, 제1 컬러 변환층(CCL1)은 투명한 수지 등과 같은 매트릭스 물질(일 예로, 소정의 매트릭스 물질) 내에 분산된 다수의 적색 퀀텀 닷(QDr)을 포함할 수 있다. 적색 퀀텀 닷(QDr)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 620nm 내지 780nm 파장 대역의 적색 광을 방출할 수 있다. 일부 실시예들에서, 제1색 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 제1색 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
제2 컬러 변환층(CCL2)은, 제2색 화소(PXL2)의 상부에 배치되어, 제2색 화소(PXL2)의 발광 소자들(LD)에서 방출되는 빛의 색을 다른 색으로 변환할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은, 제2색 화소(PXL2)의 발광 소자들(LD)과 제2 컬러 필터(CF2)의 사이에 배치되며, 제2 컬러 변환 입자들을 포함할 수 있다.
일 예로, 제2색 화소(PXL2)에 배치된 발광 소자들(LD)이 청색 발광 소자들이고 제2색 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은, 청색 발광 소자들에서 방출되는 청색의 빛을 녹색의 빛으로 변환하는 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 이때, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있다.
예를 들어, 제2 컬러 변환층(CCL2)은 투명한 수지 등과 같은 매트릭스 물질(일 예로, 소정의 매트릭스 물질) 내에 분산된 다수의 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 녹색 퀀텀 닷(QDg)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 500nm 내지 570nm 파장 대역의 녹색 광을 방출할 수 있다. 일부 실시예들에서, 제2색 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 제2색 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
광 산란층(SCTL)은, 제3색 화소(PXL3)의 상부에 배치될 수 있다. 예를 들어, 광 산란층(SCTL)은, 제3색 화소(PXL3)의 발광 소자들(LD)과 제3 컬러 필터(CF3)의 사이에 배치될 수 있다. 일부 실시예들에서, 광 산란층(SCTL)은 생략될 수도 있다.
일부 실시예들에 따라, 제3색 화소(PXL3)에 배치된 발광 소자들(LD)이 청색 발광 소자들이고 제3색 화소(PXL3)가 청색 화소인 경우, 광 산란층(SCTL)은 상기 청색 발광 소자들로부터 방출되는 빛을 효율적으로 활용하기 위하여 선택적으로 제공될 수 있다. 이러한 광 산란층(SCTL)은 적어도 한 종류의 광 산란 입자들(SCT)을 포함할 수 있다. 이때, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다.
예를 들어, 광 산란층(SCTL)은 매트릭스 물질(일 예로, 소정의 매트릭스 물질) 내에 분산된 다수의 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 광 산란층(SCTL)은 이산화 타이타늄(TiO2)을 비롯한 타이타늄 산화물(TixOy) 또는 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 광 산란 입자들(SCT)이 제3색 화소(PXL3)의 상부에만 배치되어야 하는 것은 아니다. 일 예로, 제1 및/또는 제2 컬러 변환층들(CCL1, CCL2)도 광 산란 입자들(SCT)을 선택적으로 포함할 수 있다.
일부 실시예들에 따라, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 적색 퀀텀 닷(QDr) 및 녹색 퀀텀 닷(QDg)에 입사시킴으로써, 상기 적색 퀀텀 닷(QDr) 및 녹색 퀀텀 닷(QDg)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1색 화소(PXL1) 및 제2색 화소(PXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 일부 실시예들에서, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들)을 이용하여 제1색, 제2색 및 제3색 화소들(PXL1, PXL2, PXL3)의 발광부(EMU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및/또는 광 산란층(SCTL)의 사이에는 제2 차광 패턴(LBP2)이 배치될 수 있다. 예를 들어, 제2 차광 패턴(LBP2)은 제1 차광 패턴(LBP1) 및 뱅크(BNK)와 중첩되도록 비발광 영역(NEA)에 제공될 수 있다. 일 예로, 제2 차광 패턴(LBP2)은 제1 차광 패턴(LBP1)과 뱅크(BNK)의 사이에 배치될 수 있다. 이러한 제2 차광 패턴(LBP2)은, 각각의 발광 영역(EMA)에 대응하는 영역에서 개구될 수 있다.
제2 차광 패턴(LBP2)은, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일부 실시예들에서, 제2 차광 패턴(LBP2)은 제1 차광 패턴(LBP1) 및/또는 뱅크(BNK)와 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 즉, 제1 차광 패턴(LBP1), 제2 차광 패턴(LBP2) 및/또는 뱅크(BNK)는 서로 동일 또는 상이한 물질을 포함할 수 있다.
상부 기판(UPL)("봉지 기판" 또는 "컬러 필터 기판"이라고도 함)은, 화소들(PXL) 등이 제공된 베이스 층(BSL) 상에 배치될 수 있다. 일 실시예에서, 화소들(PXL)과 마주하는 상부 기판(UPL)의 일면에는 광 제어층(LCTL) 등이 제공될 수 있다.
상부 기판(UPL)은 경성 또는 가요성의 기판(또는 필름)일 수 있다. 일 실시예에서, 상부 기판(UPL)이 경성 기판인 경우, 상기 상부 기판(UPL)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다. 다른 실시예에서, 상부 기판(UPL)이 가요성 기판인 경우, 상기 상부 기판(UPL)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 일부 실시예들에서, 상부 기판(UPL)은 유리 섬유 강화 플라스틱(FRP: Fiber glass reinforced plastic)을 포함할 수도 있다.
일부 실시예들에 따라, 도 15에서는 화소들(PXL)이 배치된 베이스 층(BSL)의 상부에 상부 기판(UPL)이 배치되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 광 제어층(LCTL)의 적어도 일부(일 예로, 컬러 변환층(CCL) 및/또는 컬러 필터층(CFL))는 화소들(PXL)이 배치된 베이스 층(BSL)의 일면 상에 형성되고, 박막 봉지층 등을 이용하여 상기 베이스 층(BSL)의 일면을 봉지할 수도 있다.
도 3 내지 도 16을 참조하면, 표시 패널(PNL)(또는, 표시층(DPL))은, 각 화소(PXL)의 전극들 및 발광 소자들(LD), 및 뱅크(BNK) 등이 형성된 표시 영역(DA) 상에 형성된 제4 절연막(INS4)을 더 포함하며, 상기 제4 절연막(INS4)이 형성된 베이스 층(BSL)의 일면 상에 광 제어층(LCTL) 및 봉지층(ENC)이 순차적으로 형성될 수 있다. 이 경우, 표시 패널(PNL)은 상부 기판(UPL)을 포함하지 않을 수 있다.
제4 절연막(INS4)은, 각 화소(PXL)의 전극들 및 발광 소자들(LD), 및 뱅크(BNK) 등이 형성된 표시 영역(DA) 상에 선택적으로 형성될 수 있다. 제4 절연막(INS4)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연막(INS4)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 알루미늄 산화물(AlxOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 일부 실시예들에서, 제4 절연막(INS4)은 단일층 또는 다중층으로 구성될 수 있다.
일 실시예에서, 제4 절연막(INS4)은 무기막만을 포함할 수 있고, 그 하부의 전극들, 절연층들 및/또는 뱅크(BNK) 등에 따른 표면 프로파일을 가질 수 있다. 다른 실시예에서, 제4 절연막(INS4)은 유기막을 포함할 수 있고, 뱅크(BNK) 등이 형성된 베이스 층(BSL)의 일면을 평탄화할 수 있다. 또 다른 실시예에서, 제4 절연막(INS4)은 뱅크(BNK)의 상부에서 제거됨으로써, 발광 영역들(EMA)의 내부에만 형성될 수도 있다.
광 제어층(LCTL)은, 컬러 변환층(CCL) 및 컬러 필터층(CFL) 중 적어도 하나를 포함할 수 있다. 컬러 변환층(CCL)은 제4 절연막(INS4)이 선택적으로 제공된 각각의 발광 영역(EMA) 상에 형성된 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및/또는 광 산란층(SCTL)을 포함할 수 있다. 일 실시예에서, 뱅크(BNK)에 의해 제1 컬러 변환층(CCL1), 제2 컬러 변환층(CCL2) 및/또는 광 산란층(SCTL)의 형성 영역이 충분히 구획될 수 있을 경우, 도 15의 실시예에 개시된 제2 차광 패턴(LBP2)은 생략되거나 뱅크(BNK)와 통합될 수 있다. 다른 실시예에서는 뱅크(BNK)의 상부에 제2 차광 패턴(LBP2)이 형성될 수도 있다.
일 실시예에서, 오버 코트층(OC)은 컬러 변환층(CCL)의 상부에 형성되고, 상기 오버 코트층(OC) 상에 컬러 필터층(CFL)이 형성될 수 있다. 다른 실시예에서, 베이스 층(BSL)의 일면 상에 오버 코트층(OC)이 먼저 형성되고, 상기 오버 코트층(OC) 상에 컬러 변환층(CCL) 및 컬러 필터층(CFL)이 형성될 수 있다.
화소들(PXL) 및 광 제어층(LCTL)이 형성된 베이스 층(BSL)의 일면 상에는 봉지층(ENC)이 제공될 수 있다.
봉지층(ENC)은 단일층 또는 다중층의 박막 봉지층일 수 있다. 봉지층(ENC)이 다중 층의 박막 봉지층인 경우, 봉지층(ENC)은 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 봉지층(ENC)은 무기막, 유기막 및 무기막이 차례로 적층된 형태의 다중 층 구조를 가질 수 있다. 봉지층(ENC)은 외부의 공기 및 수분 등으로부터 화소들(PXL)을 보호할 수 있다.
본 발명의 기술 사상은 전술한 실시예들에 따라 구체적으로 기술되었으나, 상기 실시예들은 본 발명의 설명을 위한 것이며 본 발명의 범위를 제한하기 위한 것이 아님을 주의하여야 한다. 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형이 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 표시 영역을 포함한 베이스 층;
    상기 표시 영역의 화소 영역에 배치된 도전 패턴을 포함한 회로층;
    상기 회로층 상에 배치되며, 상기 도전 패턴 상의 컨택부에서 개구된 제1 절연막;
    상기 제1 절연막 상에 배치되며, 상기 컨택부에 대응하는 제1 개구부를 포함한 반사막;
    상기 반사막 상에 배치되며, 상기 제1 개구부와 중첩되는 제2 개구부를 포함한 제2 절연막; 및
    상기 제2 절연막 상에 배치되어 상기 컨택부를 통해 상기 도전 패턴에 연결되며, 상기 반사막과 중첩되는 제1 전극, 제2 전극 및 발광 소자를 포함한 표시층을 포함하며,
    상기 컨택부에서, 상기 제1 개구부는 상기 제2 개구부보다 넓은 면적을 가지고, 상기 제2 절연막의 상기 제2 개구부 주변의 둘레 영역이, 상기 반사막의 상기 제1 개구부 주변의 둘레 영역을 커버하는, 표시 장치.
  2. 제1항에 있어서,
    상기 컨택부에서, 상기 제2 절연막은 상기 반사막의 측면을 포함한 상기 반사막의 표면을 완전히 커버하는, 표시 장치.
  3. 제1항에 있어서,
    상기 도전 패턴은, 금속막과, 상기 금속막 상의 투명 도전막을 포함한 다중층의 패턴으로 형성되는, 표시 장치.
  4. 제3항에 있어서,
    상기 컨택부에서, 상기 제1 전극이 상기 투명 도전막의 상부면에 접촉되어 상기 도전 패턴에 연결되는, 표시 장치.
  5. 제1항에 있어서,
    상기 반사막은, 적어도 한 종류의 금속 또는 합금을 포함하는 금속막으로 형성된, 표시 장치.
  6. 제1항에 있어서,
    상기 반사막은, 각각의 화소 영역들에 위치한 각각의 컨택부들에 대응하는 복수의 제1 개구부들을 포함하고,
    상기 제2 절연막은, 상기 복수의 제1 개구부들이 위치한 모든 지점에서, 상기 복수의 제1 개구부들과 각각 중첩되는 복수의 제2 개구부들을 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 제2 절연막은, 상기 컨택부에서 상기 제1 절연막 및 상기 반사막에 비해 완만한 경사를 가지도록 개구된, 표시 장치.
  8. 제1항에 있어서,
    상기 반사막은, 상기 제1 전극 및 상기 제2 전극 각각의 적어도 일 영역과 상기 발광 소자가 위치한 발광 영역의 하부를 완전히 커버하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은 투명 도전 물질을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 상기 제2 절연막 상에 서로 이격되어 있고,
    상기 발광 소자는 상기 제1 전극 및 상기 제2 전극의 사이에 정렬된, 표시 장치.
  11. 제10항에 있어서,
    상기 표시층은,
    상기 발광 소자의 제1 단부를 상기 제1 전극에 연결하는 제1 컨택 전극; 및
    상기 발광 소자의 제2 단부를 상기 제2 전극에 연결하는 제2 컨택 전극을 더 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 회로층은, 각각의 화소 영역들에 배치된 회로 소자들 및 배선들을 포함하며,
    상기 도전 패턴은,
    상기 회로 소자들 중 적어도 하나와 상기 제1 전극을 연결하는 브릿지 패턴; 및
    상기 제2 전극에 연결되는 전원선 중 적어도 하나를 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 컨택부는,
    상기 브릿지 패턴 상에 배치되며, 상기 브릿지 패턴과 상기 제1 전극을 연결하는 제1 컨택부; 및
    상기 전원선 상에 배치되며, 상기 전원선과 상기 제2 전극을 연결하는 제2 컨택부 중 적어도 하나를 포함하는, 표시 장치.
  14. 제1항에 있어서,
    상기 반사막은, 상기 화소 영역의 외곽 영역에서 끊겨 서로 분리된 복수의 분할 패턴들을 포함하는, 표시 장치.
  15. 베이스 층 상에, 화소의 회로 소자 및 상기 회로 소자에 연결되는 도전 패턴을 포함한 회로층을 형성하는 단계;
    상기 회로층 상에, 제1 절연막, 반사막 및 제2 절연막을 순차적으로 형성하는 단계;
    상기 도전 패턴에 대응하는 컨택부에서, 상기 반사막이 노출되도록 상기 제2 절연막을 식각하는 단계;
    상기 제2 절연막을 마스크로 이용하여, 상기 도전 패턴이 노출되도록 상기 컨택부에서 상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계;
    상기 제2 절연막의 리플로우 공정을 진행하여, 상기 컨택부에서 상기 반사막의 둘레를 상기 제2 절연막으로 커버하는 단계; 및
    상기 제2 절연막 상에, 상기 컨택부를 통해 상기 도전 패턴에 연결되는 표시층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계는,
    상기 제2 절연막을 상기 마스크로 이용한 습식 식각을 통해 상기 반사막을 식각하는 단계; 및
    상기 제2 절연막을 상기 마스크로 이용한 건식 식각을 통해 상기 제1 절연막을 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 반사막을 식각하는 단계에서, 상기 반사막이 상기 제2 절연막보다 큰 개구부를 가지도록 상기 반사막을 과식각하는, 표시 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제2 절연막을 식각하는 단계는, 하프톤 마스크를 이용하여, 상기 컨택부에서 상기 반사막이 노출되도록 상기 제2 절연막을 전체 두께만큼 식각하고, 상기 화소의 외곽 영역에서 상기 제2 절연막을 일부 두께만큼 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 반사막 및 상기 제1 절연막을 순차적으로 식각하는 단계와, 상기 제2 절연막의 리플로우 공정을 진행하는 단계의 사이에,
    상기 제2 절연막의 애싱 공정을 진행하여, 상기 화소의 외곽 영역에서 상기 반사막을 노출시키는 단계; 및
    상기 제2 절연막을 상기 마스크로 이용한 습식 식각을 통해, 상기 화소의 외곽 영역에서 상기 반사막이 끊어지도록 상기 반사막을 이차적으로 식각하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 표시층을 형성하는 단계는,
    상기 제2 절연막 상에, 각각의 컨택부들을 통해 각각의 도전 패턴들에 연결되는 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극의 사이에 상기 발광 소자를 정렬하는 단계; 및
    상기 발광 소자를 상기 제1 전극 및 상기 제2 전극의 사이에 연결하는 단계를 포함하는, 표시 장치의 제조 방법.
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