WO2022050771A1 - 표시 장치 - Google Patents

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배성근
김정년
오주석
이정현
이종찬
정다솔
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삼성디스플레이 주식회사
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    • H01L33/60—Reflective elements

Definitions

  • An embodiment of the present invention relates to a display device.
  • a display device includes: a base layer including a display area; a first pixel, a second pixel, and a third pixel arranged in the display area and including each light emitting element disposed in each light emitting area; a first light conversion layer, a second light conversion layer, and a third light conversion layer disposed on the emission regions of the first pixel, the second pixel, and the third pixel, respectively; is disposed between the first light conversion layer, the second light conversion layer, and the third light conversion layer, and has a lower height than the first light conversion layer, the second light conversion layer, and the third light conversion layer a light blocking layer surrounding a portion of side surfaces of the first light conversion layer, the second light conversion layer, and the third light conversion layer; and a first reflective layer disposed on the light blocking layer and surrounding the first light conversion layer, the second light conversion layer, and the third light conversion layer.
  • the first reflective layer may have a height equal to or less than a height of the first light conversion layer, the second light conversion layer, and the third light conversion layer based on one surface of the base layer, and It may include openings corresponding to the first light conversion layer, the second light conversion layer, and the third light conversion layer.
  • the first pixel, the second pixel, and the third pixel may include light emitting devices emitting light of the same color.
  • At least one of the first light conversion layer, the second light conversion layer, and the third light conversion layer includes color conversion particles that convert light emitted from the light emitting devices into light of a different color. may include
  • At least one of the first light conversion layer, the second light conversion layer, and the third light conversion layer may include light scattering particles that scatter light emitted from the light emitting devices.
  • each of the first light conversion layer, the second light conversion layer, and the third light conversion layer may have a dome shape, and have a height higher than that of the first reflective layer based on one surface of the base layer. can protrude.
  • the first reflective layer may include at least one metal layer.
  • the first reflective layer may include: a first metal layer including a first metal material; and a second metal layer disposed on the first metal layer and including a second metal material.
  • each of the first light conversion layer, the second light conversion layer, and the third light conversion layer may have a flat upper surface, and based on one surface of the base layer, the first reflective layer, the The first light conversion layer, the second light conversion layer, and the third light conversion layer may have the same height.
  • the light blocking layer may include a black matrix material.
  • the display device may include: a passivation layer overlapping the first light conversion layer, the second light conversion layer, the third light conversion layer, and the first reflection layer; and a color filter layer disposed on the first light conversion layer, the second light conversion layer, the third light conversion layer, the first reflection layer, and the passivation layer. It may further include at least one of.
  • the passivation layer may include at least one organic layer, and may include the first light conversion layer, the second light conversion layer, the third light conversion layer, the light blocking layer, and the first reflection layer.
  • the surface of the light control layer may be planarized.
  • the color filter layer may include: a first color filter disposed on the first light conversion layer; a second color filter disposed on the second light conversion layer; a third color filter disposed on the third light conversion layer; and a second reflective layer disposed between the first color filter, the second color filter, and the third color filter and surrounding the first color filter, the second color filter, and the third color filter.
  • the second reflective layer may include at least one metal layer.
  • the display device may further include an encapsulation layer disposed on the color filter layer and disposed on one surface of the base layer to seal the display area.
  • the display device may further include an upper substrate disposed on the color filter layer.
  • the first pixel, the second pixel, the third pixel, the first light conversion layer, the second light conversion layer, the third light conversion layer, the light blocking layer, and the first reflective layer include: It may be disposed on one surface of the base layer, and the color filter layer may be disposed on one surface of the upper substrate facing the one surface of the base layer.
  • the first pixel, the second pixel, and the third pixel may be disposed on one surface of the base layer, and the first light conversion layer, the second light conversion layer, and the third light
  • the conversion layer, the first reflective layer, and the color filter layer may be disposed on one surface of the upper substrate to face the first pixel, the second pixel, and the third pixel.
  • the light blocking layer may be disposed on one surface of the base layer to face the first reflective layer.
  • the display device is disposed in non-emission regions of the first pixel, the second pixel, and the third pixel, and each of the first pixel, the second pixel, and the third pixel emits light It may further include a light-shielding bank surrounding the area.
  • a reflective layer is disposed around the light conversion layer disposed on the emission area of each pixel. Accordingly, it is possible to provide a mirror-type display device to satisfy diversified consumer needs.
  • recycling of light emitted from each pixel may be induced by the reflective layer. Accordingly, the optical efficiency of the pixels and the display device including the same may be improved.
  • FIG. 1 is a perspective view illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a cross-sectional view illustrating a display device according to an exemplary embodiment.
  • FIG. 3 is a cross-sectional view schematically illustrating a configuration of a display panel according to an exemplary embodiment of the present invention.
  • FIG. 4 is a perspective view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 5 is a cross-sectional view illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 6 is a plan view illustrating a display panel according to an exemplary embodiment.
  • FIG. 7 and 8 are circuit diagrams each showing a pixel according to an embodiment of the present invention.
  • FIG. 9 is a plan view illustrating a display area according to an exemplary embodiment of the present invention.
  • FIG. 10 is a plan view illustrating a display area according to an exemplary embodiment.
  • 11 and 12 are cross-sectional views illustrating a display area according to an exemplary embodiment.
  • 13 to 26 are cross-sectional views each illustrating a display area according to an exemplary embodiment.
  • the present invention is not limited to the embodiments disclosed below, and may be changed and implemented in various forms.
  • each of the embodiments disclosed below may be implemented alone or in combination with at least one other embodiment.
  • FIG. 1 is a perspective view illustrating a display device DD according to an exemplary embodiment.
  • 2 is a cross-sectional view illustrating a display device DD according to an exemplary embodiment.
  • 3 is a cross-sectional view schematically illustrating a configuration of a display panel DP according to an exemplary embodiment of the present invention.
  • the display device DD may include a display area DA and a non-display area NA (also referred to as a “bezel area”).
  • the display area DA may include pixels and display an image.
  • the non-display area NA is an area excluding the display area DA, and an image may not be displayed in the non-display area NA.
  • the display area DA may have various shapes and may include pixels.
  • the display area DA may have various shapes including a rectangle, a circle, or an oval, and pixels may be arranged in the display area DA.
  • the display area DA may be formed on at least one surface of the display device DD.
  • the display area DA may be formed on the front surface of the display device DD, and may also be additionally formed on the side surface and/or the rear surface of the display device DD.
  • the non-display area NA may be disposed around the display area DA to surround at least one area of the display area DA.
  • the non-display area NA may include wires, pads, and/or a driving circuit connected to pixels of the display area DA.
  • the display device DD may be provided in various shapes. As an example, the display device DD may be provided in a rectangular plate shape, but is not limited thereto. For example, the display device DD may have a shape such as a circular shape or an oval shape. Although FIG. 1 illustrates the display device DD including angled corners, embodiments are not limited thereto. For example, the display device DD may include curved edges.
  • the display device DD is illustrated as having a rectangular plate shape including a pair of short sides and a pair of long sides. is defined as a second direction DR2 , and a direction perpendicular to the extension directions of the long side and the short side (eg, a thickness or height direction of the display device DD) is defined as a third direction DR3 .
  • the directions may be changed according to the shape of the display device DD.
  • the display device DD may have flexibility such that at least one area may be deformed, or may not have flexibility such that at least one area may not be substantially deformed over the entire area.
  • the display device DD may be a flexible display device or a rigid display device. When at least one area of the display device DD has flexibility, the flexible portion may be folded, bent, or rolled.
  • the display device DD may include a display panel DP and a window WD disposed on the display panel DP.
  • the window WD may be integrated with the display panel DP.
  • the window WD may be directly formed on one surface of the display panel DP.
  • the window WD after the window WD is manufactured separately from the display panel DP, it may be coupled to the display panel DP through the optically transparent adhesive (or adhesive) member OCA.
  • the display panel DP includes pixels for displaying an image, and may be a display panel of various types and/or structures.
  • the display panel DP may be a light emitting display panel using an inorganic light emitting diode having a size as small as a nanometer scale to a micrometer scale, but is not limited thereto.
  • the window WD may be disposed on the display panel DP to protect the display panel DP from external impact, and may provide an input surface and/or a display surface to a user.
  • the window WD may be formed of various materials including glass or plastic, and may have flexibility in at least one area or may not have flexibility in all areas.
  • the display device DD may further include at least one type of sensor, such as a touch sensor.
  • the display device DD may include a touch sensor, a fingerprint sensor, a pressure sensor, and/or a temperature sensor.
  • Each sensor may be integrated with the display panel DP, or manufactured separately from the display panel DP and disposed around (eg, front, rear, and/or side surfaces) of the display panel DP.
  • the touch sensor is provided on the front surface (upper surface on which an image can be displayed) of the display panel DP so as to be positioned between the display panel DP and the window WD, or is disposed between the display panel DP and the display panel DP. It may be integrated, but the location of the touch sensor is not limited thereto.
  • the display panel DP includes a base layer BSL, a pixel circuit layer PCL, a display element layer DPL, and an encapsulation layer sequentially disposed on one surface of the base layer BSL. ENC) may be included.
  • the display panel DP may further include a light control layer LCTL for converting and/or controlling characteristics of light emitted from the display element layer DPL.
  • the pixel circuit layer PCL may be omitted.
  • the wirings for driving the pixels may be disposed under the display element layer DPL, directly connected to the display element layer DPL, and/or formed on the display element layer DPL.
  • an upper substrate may be disposed on one surface of the base layer BSL on which pixels are disposed and/or formed.
  • the upper substrate may be adhered to the base layer BSL by a sealing material.
  • the base layer BSL may be a rigid or flexible substrate (or film).
  • the base layer BSL when the base layer BSL is a rigid substrate, the base layer BSL may be at least one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the base layer BSL when the base layer BSL is a flexible substrate, the base layer BSL may be at least one of a film substrate and a plastic substrate including a polymer organic material.
  • the base layer (BSL) may include fiber glass reinforced plastic (FRP).
  • a pixel circuit layer PCL may be provided and/or disposed on one surface of the base layer BSL.
  • the pixel circuit layer PCL may include circuit elements constituting the pixel circuit of each pixel and various wirings connected to the circuit elements.
  • the pixel circuit layer PCL may include transistors and storage capacitors constituting the pixel circuit of each pixel, and gate lines, data lines, and power lines connected to each pixel circuit.
  • the gate lines may include at least scan lines, and other types of control lines may be selectively further included.
  • the pixel circuit layer PCL may further include at least one insulating layer including a protective layer covering the circuit elements and/or wirings.
  • a display device layer DPL may be disposed on the pixel circuit layer PCL.
  • the display element layer DPL may include a light emitting element constituting a light source of each pixel.
  • the light emitting device may be an inorganic light emitting diode (for example, a micro-miniature inorganic light emitting diode having a size of nanometers to micrometers), but is not limited thereto.
  • the light control layer LCTL may be provided and/or disposed on the image display surface side of the display panel DP.
  • the light control layer LCTL may be disposed on the display device layer DPL.
  • the light control layer LCTL may be provided and/or disposed between the display device layer DPL and the encapsulation layer ENC.
  • the light control layer LCTL includes a color filter layer including a color filter having a color matching the color of each pixel PXL, and/or color conversion particles (eg, quantum dots) corresponding to at least one color and/or Alternatively, light generated in each pixel area of the display device layer DPL may be converted by including a light conversion layer including light scattering particles. For example, the light control layer LCTL selectively transmits light of a specific wavelength band among the light generated by the display device layer DPL and/or blocks the wavelength band of the light generated by the display device layer DPL. can be converted
  • An encapsulation layer ENC may be disposed on the display device layer DPL and/or the light control layer LCTL.
  • the encapsulation layer ENC may be an upper substrate (also referred to as an “encapsulation substrate”) or a multi-layered thin-film encapsulation layer.
  • the encapsulation layer ENC may include an inorganic layer and/or an organic layer.
  • the encapsulation layer ENC may have a multi-layer structure in which an inorganic layer, an organic layer, and an inorganic layer are sequentially stacked.
  • the encapsulation layer ENC may prevent external air and moisture from penetrating into the display device layer DPL and the pixel circuit layer PCL, thereby protecting the pixels.
  • FIG. 4 is a perspective view illustrating a light emitting device LD according to an embodiment of the present invention
  • FIG. 5 is a cross-sectional view illustrating a light emitting device LD according to an embodiment of the present invention.
  • FIG. 4 shows an example of a light emitting device LD that can be used as a light source of a pixel according to an embodiment of the present invention
  • FIG. 5 is a light emitting device along line I to I' in FIG. 4 ( An example of the cross section of LD) is shown.
  • the light emitting device LD includes a first semiconductor layer SCL1 , an active layer ACT and a second semiconductor layer SCL2 sequentially arranged in one direction, and the first semiconductor and an insulating film INF surrounding the outer peripheral surface (eg, side surface) of the layer SCL1 , the active layer ACT, and the second semiconductor layer SCL2 .
  • the light emitting device LD may further selectively include an electrode layer ETL disposed on the second semiconductor layer SCL2 .
  • the insulating film INF may or may not at least partially cover the outer peripheral surface of the electrode layer ETL.
  • the light emitting device LD is provided in the shape of a rod (or rod) extending in one direction, and has a first end EP1 and a second end EP2 at both ends in the length direction (or thickness direction). ) can have The first end EP1 may be a first bottom (or upper surface) of the light emitting device LD, and the second end EP2 may be a second bottom (or lower surface) of the light emitting device LD.
  • the bar shape means a rod-like shape elongated in the longitudinal direction (eg, an aspect ratio greater than 1), such as a circular column or a polygonal column, or a bar shape. -like shape) can be included.
  • the shape of the cross-section of the light emitting element LD is not limited to a specific shape.
  • a length L of the light emitting device LD may be greater than a diameter D (or a width of a cross-section) thereof.
  • the first semiconductor layer SCL1, the active layer ACT, the second semiconductor layer SCL2, and the electrode layer ETL are formed in the direction from the second end EP2 of the light emitting device LD to the first end EP1, They may be arranged sequentially.
  • the first semiconductor layer SCL1 may be disposed on the second end EP2 of the light emitting device LD
  • the electrode layer ETL may be disposed on the first end EP1 of the light emitting device LD. .
  • the first semiconductor layer SCL1 may be a semiconductor layer of the first conductivity type.
  • the first semiconductor layer SCL1 may be an N-type semiconductor layer including an N-type dopant.
  • the first semiconductor layer SCL1 may include one or more semiconductor materials of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may be an N-type semiconductor layer doped with a dopant such as Si, Ge, or Sn.
  • the material constituting the first semiconductor layer SCL1 is not limited thereto, and in addition to this, the first semiconductor layer SCL1 may be formed of various materials.
  • the active layer ACT is disposed on the first semiconductor layer SCL1 and may have a single-quantum well or multi-quantum well structure.
  • the position of the active layer ACT may be variously changed according to the type of the light emitting device LD.
  • the active layer ACT may emit light having a wavelength of approximately 400 nm to 900 nm and may have a double hetero-structure.
  • a clad layer (not shown) doped with a conductive dopant may be selectively formed on the upper and/or lower portions of the active layer ACT.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used to form the active layer ACT, and in addition to this, various materials may constitute the active layer ACT.
  • the light emitting device LD When a voltage equal to or greater than the threshold voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer ACT.
  • the light emitting device LD can be used as a light source of various light emitting devices including pixels of a display device.
  • the second semiconductor layer SCL2 is disposed on the active layer ACT and may be a semiconductor layer of a second conductivity type different from the first conductivity type of the first semiconductor layer SCL1 .
  • the second semiconductor layer SCL2 may include a P-type semiconductor layer including a P-type dopant.
  • the second semiconductor layer SCL2 may include a semiconductor material of at least one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may be a P-type semiconductor layer doped with a dopant such as Mg.
  • the material constituting the second semiconductor layer SCL2 is not limited thereto, and various other materials may be used to form the second semiconductor layer SCL2 .
  • the first semiconductor layer SCL1 and the second semiconductor layer SCL2 may have different lengths (or thicknesses) in the longitudinal direction of the light emitting device LD.
  • the first semiconductor layer SCL1 may have a longer length (or a thicker thickness) than the second semiconductor layer SCL2 in the longitudinal direction of the light emitting device LD.
  • the active layer ACT of the light emitting device LD may be located closer to the first end EP1 than the second end EP2 .
  • the electrode layer ETL is disposed on the second semiconductor layer SCL2 .
  • the electrode layer ETL protects the second semiconductor layer SCL2 and may be a contact electrode for smoothly connecting the second semiconductor layer SCL2 to an electrode or wiring.
  • the electrode layer ETL may be an ohmic contact electrode or a Schottky contact electrode.
  • the electrode layer ETL may be substantially transparent or translucent. Accordingly, light generated from the light emitting device LD may pass through the electrode layer ETL and be emitted to the outside of the light emitting device LD. In another embodiment, the electrode layer ETL may be opaque. Accordingly, the light generated by the light emitting device LD does not pass through the electrode layer ETL and is directed to the outside of the light emitting device LD through a region except for one end of the light emitting device LD on which the electrode layer ETL is disposed. can be emitted.
  • the electrode layer ETL may include a metal or a metal oxide.
  • the electrode layer ETL may include chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), indium tin oxide (ITO), indium zinc oxide (IZO), and indium (ITZO). Tin Zinc Oxide), ZnO (Zinc Oxide), oxides or alloys thereof, etc. may be formed alone or by mixing.
  • the insulating layer INF may expose the electrode layer ETL and the first semiconductor layer SCL1 at the first and second ends EP1 and EP2 of the light emitting device LD, respectively.
  • the insulating film INF When the insulating film INF is provided to cover the surface of the light emitting element LD, in particular, the outer peripheral surfaces of the first semiconductor layer SCL1 , the active layer ACT, the second semiconductor layer SCL2 , and/or the electrode layer ETL , the insulating film INF may prevent a short defect from occurring in the light emitting device LD. Accordingly, electrical stability of the light emitting device LD may be secured.
  • the insulating film INF When the insulating film INF is provided on the surface of the light emitting device LD, lifespan and efficiency may be improved by minimizing or reducing surface defects of the light emitting device LD.
  • the insulating film INF When the insulating film INF is formed on each of the light emitting devices LD, the insulating film INF forms the insulating layer INF of the light emitting devices LD even when a plurality of light emitting devices LD are disposed adjacent to each other. It can prevent unwanted short circuits between them.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each light emitting region (eg, a light emitting region of each pixel), the light emitting devices LD are Each of the light emitting devices LD may be surface-treated so as to be uniformly dispersed without being non-uniformly agglomerated in the solution.
  • the insulating film INF itself may be formed as a hydrophobic film using a hydrophobic material, or a hydrophobic film made of a hydrophobic material may be additionally formed on the insulating film INF.
  • the insulating layer INF may include a transparent insulating material. Accordingly, light generated in the active layer ACT may pass through the insulating film INF to be emitted to the outside of the light emitting device LD.
  • the insulating film INF may include silicon oxide (SiOx) (eg, SiO 2 ), silicon nitride (SiNx) (eg, Si 3 N 4 ), aluminum oxide (Al x O y ) (eg, , Al 2 O 3 ), and titanium oxide (Ti x O y ) (eg, TiO 2 ) may include at least one insulating material, but is not limited thereto.
  • the light emitting device LD may have a size of about a nanometer scale to a micrometer scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L in a nanometer scale to a micrometer scale range.
  • the size of the light emitting device LD is not limited thereto.
  • the size of the light emitting device LD may be variously changed according to design conditions of various light emitting devices using the light emitting device LD as a light source.
  • the structure, shape, and/or type of the light emitting device LD may be changed according to embodiments.
  • the light emitting device LD may not include the electrode layer ETL.
  • the light emitting device LD may further include another electrode layer disposed at one end of the first semiconductor layer SCL1 .
  • the light emitting device LD may have a core-shell structure.
  • the light emitting device including the light emitting element LD may be used in various types of devices requiring a light source, including the display device DD.
  • the light emitting devices LD may be arranged in each pixel of the display panel DP, and the light emitting devices LD may be used as a light source of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example, and the light emitting device LD may be used in other types of devices such as lighting devices.
  • each pixel unit PXU also referred to as a “pixel group” of the display panel DP and each pixel constituting the same may include at least one light emitting device LD.
  • the structure of the display panel DP is briefly illustrated with the display area DA as the center. However, in some embodiments, at least one driving circuit unit, wires, and/or pads not shown may be further disposed on the display panel DP.
  • the display panel DP may include a base layer BSL and pixels provided and/or disposed on the base layer BSL.
  • the pixels may include first pixels PXL1 , second pixels PXL2 , and/or third pixels PXL3 .
  • first pixels PXL1 , second pixels PXL2 , and/or third pixels PXL3 are arbitrarily referred to, or when two or more types of pixels are generically referred to, “pixel PXL” )” or "pixels (PXL)".
  • the display panel DP and the base layer BSL for forming the same may include a display area DA for displaying an image and a non-display area NA excluding the display area DA.
  • the display area DA may be disposed in a central area of the display panel DP, and the non-display area NA may be disposed at an edge area of the display panel DP to surround the display area DA. However, the positions of the display area DA and the non-display area NA may be changed.
  • the display area DA may constitute a screen on which an image may be displayed, and the non-display area NA may be an area other than the display area DA.
  • Pixels PXL may be arranged in the display area DA on the base layer BSL.
  • the display area DA may include a plurality of pixel areas in which each pixel PXL may be provided.
  • a non-display area NA is disposed around the display area DA, and in the non-display area NA, various wires, pads, and/or built-in wires connected to the pixels PXL of the display area DA are provided.
  • a circuit portion may be disposed.
  • pixels PXL may be regularly arranged according to a stripe or PenTile arrangement structure.
  • the pixels PXL may be arranged in the display area DA in various structures and/or methods.
  • At least two types of pixels PXL emitting light of different colors may be disposed in the display area DA.
  • first pixels PXL1 for emitting light of a first color second pixels PXL2 for emitting light of a second color, and light of a third color
  • At least one first pixel PXL1 , at least one second pixel PXL2 , and at least one third pixel PXL3 adjacent to each other may constitute one pixel unit PXU.
  • the first pixel PXL1 may be a red pixel for emitting red light
  • the second pixel PXL2 may be a green pixel for emitting green light
  • the third pixel PXL3 may be a blue pixel for emitting blue light.
  • each of the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 includes the light emitting elements LD of the first color, the second color, and the third color as light sources. Accordingly, light of the first color, the second color, and the third color may be emitted, respectively.
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 include light emitting elements LD that emit light of the same color as each other, and are disposed on each light emitting area.
  • the light of the first color, the second color, and the third color may be emitted by including the light conversion layers of different colors disposed on (or in each light emitting region).
  • the color, type, and/or number of the pixels PXL constituting each pixel unit PXU is not limited to a specific color, type, and/or number.
  • the color of light emitted from each pixel PXL may be variously changed.
  • the pixel PXL may include at least one light source driven by a control signal (eg, a scan signal and a data signal) and/or a power supply (eg, a first power and a second power).
  • the light source is at least one light emitting device LD according to the embodiments of FIGS. 4 and 5 , for example, at least one rod-shaped light emitting device having a size of about a nanometer scale to a micrometer scale.
  • the device LD may be included.
  • various types of light emitting devices may be used as the light source of the pixel PXL.
  • a light source of each pixel PXL may be configured using a light emitting device having a core-shell structure.
  • the pixel PXL may have a structure according to at least one of the embodiments to be described below.
  • each pixel PXL may have a structure to which one of the embodiments described below is applied, or to which at least two embodiments are applied in combination.
  • the pixel PXL may be an active pixel, but is not limited thereto.
  • the pixel PXL may be configured as a pixel of a passive or active light emitting display device having various structures and/or driving methods.
  • FIGS. 7 and 8 are circuit diagrams each showing a pixel PXL according to an embodiment of the present invention.
  • FIGS. 7 and 8 illustrate exemplary embodiments of a pixel PXL that may be applied to an active light emitting display device, and illustrate different exemplary embodiments in relation to the structure of the light emitting unit EMU.
  • each of the pixels PXL illustrated in FIGS. 7 and 8 may include a first pixel PXL1 , a second pixel PXL2 , and a third pixel PXL3 provided in the display panel DP of FIG. 6 .
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 may have substantially the same or similar structure.
  • the pixel PXL may include a light emitting unit EMU for generating light having a luminance corresponding to a data signal.
  • the pixel PXL may further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the pixel circuit PXC may be connected between the first power source VDD and the light emitting unit EMU.
  • the pixel circuit PXC may be connected to the scan line SL and the data line DL of the corresponding pixel PXL, and emit light in response to the scan signal and the data signal supplied from the scan line SL and the data line DL. It is possible to control the operation of the unit (EMU).
  • the pixel circuit PXC may be further selectively connected to the sensing signal line SSL and the sensing line SENL.
  • the pixel circuit PXC may include at least one transistor and a capacitor.
  • the pixel circuit PXC may include a first transistor M1 , a second transistor M2 , a third transistor M3 , and a storage capacitor Cst.
  • the first transistor M1 may be connected between the first power source VDD and the first electrode ELT1 of the light emitting unit EMU.
  • the gate electrode of the first transistor M1 may be connected to the first node N1 .
  • the first transistor M1 may control the driving current supplied to the light emitting unit EMU in response to the voltage of the first node N1 .
  • the first transistor M1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the first transistor M1 may include a back gate electrode BGE (or a bottom metal layer (BML)).
  • the gate electrode and the back gate electrode BGE of the first transistor M1 may overlap each other with an insulating layer interposed therebetween.
  • the back gate electrode BGE may be connected to one electrode of the first transistor M1 , for example, a source or drain electrode.
  • the second transistor M2 may be connected between the data line DL and the first node N1 .
  • the gate electrode of the second transistor M2 may be connected to the scan line SL.
  • the second transistor M2 may be turned on when a scan signal of a gate-on voltage (eg, a high level voltage) is supplied from the scan line SL, and the data line DL and the first node ( N1) can be electrically connected.
  • a gate-on voltage eg, a high level voltage
  • a data signal of a corresponding frame may be supplied to the data line DL for each frame period, and the data signal is transmitted through the second transistor M2 that is turned on during a period in which a scan signal of a gate-on voltage is supplied. It may be transmitted to the first node N1.
  • the second transistor M2 may be a switching transistor for transferring each data signal to the inside of the pixel PXL.
  • One electrode of the storage capacitor Cst may be connected to the first node N1 , and the other electrode may be connected to the second electrode of the first transistor M1 .
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal supplied to the first node N1 during each frame period.
  • the third transistor M3 may be connected between the first electrode ELT1 of the light emitting unit EMU (or the second electrode of the first transistor M1 ) and the sensing line SENL.
  • a gate electrode of the third transistor M3 may be connected to the sensing signal line SSL.
  • the third transistor M3 may transmit a voltage value applied to the first electrode ELT1 of the light emitting unit EMU to the sensing line SENL according to a sensing signal supplied to the sensing signal line SSL during the sensing period. .
  • the voltage value transmitted through the sensing line SENL may be provided to an external circuit (eg, a timing controller), which may provide characteristic information (eg, the first The threshold voltage of the transistor M1) may be extracted.
  • the extracted characteristic information may be used to convert image data to compensate for characteristic deviation between the pixels PXL.
  • the transistors included in the pixel circuit PXC for example, the first, second, and third transistors M1, M2, and M3 are all illustrated as N-type transistors. not limited For example, at least one of the first, second, and third transistors M1 , M2 , and M3 may be changed to a P-type transistor.
  • the structure and driving method of the pixel PXL may be variously changed.
  • the pixel circuit PXC may include pixel circuits having various structures and/or driving methods in addition to the embodiments illustrated in FIGS. 7 and 8 .
  • the pixel circuit PXC may not include the third transistor M3 .
  • the pixel circuit PXC is configured to initialize a compensation transistor for compensating for a threshold voltage of the first transistor M1 , and a voltage of the first node N1 and/or the first electrode ELT1 of the light emitting unit EMU. It may further include other circuit elements such as an initialization transistor, an emission control transistor for controlling a period during which a driving current is supplied to the light emitting unit EMU, and/or a boosting capacitor for boosting the voltage of the first node N1 . there is.
  • the pixel circuit PXC may be omitted.
  • the light emitting unit EMU may be directly connected to the scan line SL, the data line DL, the first power line PL1 , the second power line PL2 , and/or other signal lines or power lines.
  • the light emitting unit EMU may include at least one light emitting device LD, for example, the light emitting devices LD connected between the first power source VDD and the second power source VSS.
  • the light emitting unit EMU includes a first electrode ELT1 connected to the first power source VDD via the pixel circuit PXC and the first power line PL1 .
  • the second electrode ELT2 connected to the second power source VSS through the second power line PL2 , and the light emitting elements LD connected between the first and second electrodes ELT1 and ELT2 .
  • the first and second electrodes ELT1 and ELT2 may constitute the pixel electrodes ELT of each pixel PXL.
  • the first power VDD and the second power VSS may have different potentials so that the light emitting devices LD emit light.
  • the first power source VDD may be set as a high potential power source
  • the second power source VSS may be set as a low potential power source lower than the first power source VDD by a threshold voltage of the light emitting devices LD or more. .
  • Each light emitting device LD includes a first end EP1 (eg, a P-type end) connected to the first power source VDD through the first electrode ELT1 and/or the pixel circuit PXC; A second end EP2 (eg, an N-type end) connected to the second power source VSS through the second electrode ELT2 may be included.
  • the light emitting elements LD may be connected in parallel in a forward direction between the first and second electrodes ELT1 and ELT2 .
  • Each light emitting device LD connected in a forward direction between the first power source VDD and the second power source VSS may constitute a respective effective light source.
  • These effective light sources may constitute the light emitting unit EMU of the pixel PXL.
  • the pixel PXL includes the light emitting unit EMU having a parallel structure, but the embodiments are not limited thereto.
  • the pixel PXL may include the light emitting unit EMU having a series structure or a series-parallel structure.
  • the light emitting unit EMU may include light emitting devices LD divided and connected to two series terminals as in the embodiment of FIG. 8 .
  • the light emitting unit EMU includes a first electrode ELT1 and a second electrode ELT2 and at least one first electrode connected in a forward direction between the first and second electrodes ELT1 and ELT2. At least one first series terminal including one light emitting element LD1 and at least one connected in a forward direction between the third electrode ELT3 and the fourth electrode ELT4 and the third and fourth electrodes ELT3 and ELT4 A second serial end including the second light emitting device LD2 may be included.
  • the first to fourth electrodes ELT1 to ELT4 may constitute the pixel electrodes ELT of each pixel PXL.
  • each light emitting unit EMU may include light emitting devices LD connected to three or more series terminals.
  • Each series end may include a pair of pixel electrodes ELT and at least one light emitting device LD connected between the pair of pixel electrodes ELT.
  • the number of light emitting elements LD constituting each series stage may be the same or different from each other, and the number of light emitting elements LD is not limited to a specific number.
  • FIG. 7 and 8 illustrate an embodiment in which the light emitting devices LD are connected in a parallel structure or a series-parallel structure, but the embodiments are not limited thereto.
  • the light emitting elements LD constituting the light emitting unit EMU of each pixel PXL may be connected only in series with each other.
  • the light emitting unit EMU is formed by using the light emitting elements LD of the same condition (eg, the same size and/or number) as an effective light source
  • the light emitting elements LD are arranged in a series or series-parallel structure.
  • power efficiency can be improved.
  • the pixel PXL in which the light emitting elements LD are connected in a series or series-parallel structure even if a short circuit failure occurs in some series stages, a certain level of luminance is achieved through the light emitting elements LD of the remaining series stages. Since , it is possible to reduce the possibility of defective dark spots in the pixel PXL.
  • Each of the light emitting elements LD may be configured to receive a first first through at least one pixel electrode ELT (eg, a first electrode ELT1 ), a pixel circuit PXC, and/or a first power line PL1 .
  • the first end EP1 (eg, a P-type end) connected to the power source VDD and at least one other pixel electrode ELT (eg, the second electrode ELT2 or the fourth electrode ELT4) and a second end EP2 (eg, an N-type end) connected to the second power source VSS via the second power line PL2 or the like.
  • the light emitting devices LD may be connected in a forward direction between the first power source VDD and the second power source VSS.
  • Each of the light emitting devices LD connected in the forward direction as described above may constitute an effective light source, and the effective light sources may constitute the light emitting unit EMU of the pixel PXL.
  • the light emitting devices LD When a driving current is supplied through the pixel circuit PXC, the light emitting devices LD may emit light with a luminance corresponding to the driving current. For example, during each frame period, the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in the corresponding frame to the light emitting unit EMU. Accordingly, while the light emitting devices LD emit light with a luminance corresponding to the driving current, the light emitting unit EMU may express the luminance corresponding to the driving current.
  • the light emitting unit EMU may further include at least one ineffective light source in addition to the light emitting elements LD constituting each effective light source.
  • at least one ineffective light emitting element arranged in a reverse direction or having at least one end floating may be further connected to the at least one serial end. Even when a forward driving voltage is applied between the pixel electrodes ELT, the inactive light emitting device maintains an inactive state, and thus may substantially maintain a non-light emitting state.
  • FIG. 9 is a plan view illustrating the display area DA according to an exemplary embodiment.
  • FIG. 9 shows first to third pixels PXL1 , PXL2 , and PXL3 positioned adjacent to each other in the display area DA to form one pixel unit PXU.
  • the structure of the display area DA is shown with reference to ( LCL1 , LCL2 , LCL3 ), the light blocking layer LBP and the first reflective layer RFL1 .
  • each of the first, second, and third pixels PXL1 , PXL2 , and PXL3 includes a light emitting unit EMU having a two-stage series-parallel structure as in the embodiment of FIG. 8 is disclosed.
  • EMU light emitting unit
  • FIG. 9 the first, second, and third pixels PXL1 , PXL2 , and PXL3 are shown in FIG. to show the structure.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 may have substantially the same or similar structure.
  • the first, second, and third pixels PXL1, PXL2, and PXL3 are respectively a first pixel area PXA1, a second pixel area PXA2, and a third pixel area ( and a light emitting area EA provided in PXA3).
  • first, second, and third pixels PXL1, PXL2, and PXL3 is arbitrarily referred to, or the first, second, and third pixels PXL1, PXL2, and PXL3 are generically referred to. In this case, it will be referred to as “pixel PXL” or “pixels PXL”.
  • first, second and third pixel areas PXA1, PXA2, and PXA3 in which the first, second, and third pixels PXL1, PXL2, and PXL3 are provided, respectively, or
  • first, second, and third pixel areas PXA1 , PXA2 , and PXA3 are generically referred to, they will be referred to as “pixel area PXA” or “pixel areas PXA”.
  • each pixel area PXA in which each pixel PXL is disposed has a rectangular plate shape, and the extending directions of the short side and the long side of each pixel area PXA are shown. They will be indicated in a first direction DR1 and a second direction DR2, respectively. However, this may be changed according to the size and/or shape of the pixel area PXA.
  • Each pixel PXL may include light emitting device array regions AR corresponding to each serial end of the light emitting unit EMU.
  • the pixel PXL may include a first light emitting device arrangement area AR1 corresponding to the first series end and a second light emitting element arrangement area AR2 corresponding to the second series end.
  • the pixel area PXA may include a light emitting area EA capable of emitting light by including the light emitting elements LD and a non-emission area NEA excluding the light emitting area EA. there is.
  • the light emitting area EA may include at least one light emitting device arrangement area AR corresponding to at least one series end.
  • Each light emitting device arrangement area AR may include at least one pair of pixel electrodes ELT and at least one light emitting device LD connected between the pixel electrodes ELT.
  • the first light emitting element arrangement area AR1 is an area corresponding to the first series end, and includes the first electrode ELT1 and the second electrode ELT2 and the first and second electrodes ELT1 and ELT2.
  • the second light emitting element arrangement area AR2 is an area corresponding to the second series end, and includes the third electrode ELT3 and the fourth electrode ELT4 and the third and fourth electrodes ELT3 and ELT4 . It may include at least one second light emitting device LD2 connected between the .
  • Each light emitting element arrangement area AR includes contact electrodes CNE for stably connecting each pixel electrode ELT to adjacent light emitting elements LD and/or connecting two consecutive terminals in series. may further include.
  • the first and second electrodes ELT1 and ELT2 and the third and fourth electrodes ELT3 and ELT4 are defined as pixel electrodes ELT, and contact electrodes CNE. will be described as a separate element from the pixel electrodes ELT.
  • the present invention is not limited thereto.
  • the first and second electrodes ELT1 and ELT2 , the third and fourth electrodes ELT3 and ELT4 , and the contact electrodes CNE may all be considered as the pixel electrodes ELT. may be
  • the first and second light emitting device arrangement regions AR1 and AR2 may have substantially the same or similar structure, but is not limited thereto.
  • the number of the light emitting devices LD disposed in the first and second light emitting device array regions AR1 and AR2 and the shape of the pixel electrodes ELT and/or the contact electrodes CNE are the same or may be different.
  • the pixel PXL includes the pixel electrodes ELT formed in the corresponding pixel area PXA, and the pixel electrodes ELT in each light emitting device arrangement area AR. ) and contact electrodes CNE for stably connecting the light emitting elements LD between the pixel electrodes ELT.
  • the pixel PXL may further include a bank pattern BNP disposed under the pixel electrodes ELT.
  • the bank pattern BNP may be configured as a separate or integrated pattern.
  • the pixel PXL may further selectively include a light blocking bank (not shown) surrounding each light emitting area EA.
  • the pixel PXL may further include a light blocking bank disposed in the non-emission area NEA to overlap the light blocking layer LBP and the first reflective layer RFL1 .
  • the bank pattern BNP, the pixel electrodes ELT, the light emitting elements LD, and the contact electrodes CNE are formed on one surface of the base layer BSL on which the pixels PXL are formed. They may be arranged sequentially. A detailed description of the cross-sectional structure of the pixel PXL will be described later.
  • the bank pattern BNP is formed of separate patterns that are individually provided and/or disposed under each pixel electrode ELT, or overlaps at least two adjacent pixel electrodes ELT in common. It can consist of patterns.
  • the bank pattern BNP may be formed as an integral pattern integrally connected throughout the display area DA.
  • a wall structure may be formed around the light emitting devices LD by the bank pattern BNP.
  • the bank pattern BNP may be disposed under one region of each of the pixel electrodes ELT, the pixel electrodes ELT may protrude upward in the region where the bank pattern BNP is formed.
  • the bank pattern BNP may constitute a reflective wall structure together with the pixel electrodes ELT.
  • the pixel electrodes ELT and/or the bank pattern BNP may be formed of a reflective material, or reflectivity may be formed on the protruding sidewalls of the pixel electrodes ELT and/or the bank pattern BNP.
  • the branch may form at least one reflective film.
  • the light emitted from the first and second ends EP1 and EP2 of the light emitting devices LD facing the pixel electrodes ELT may be guided more toward the front direction of the display panel DP.
  • the optical efficiency of the pixels PXL may be improved.
  • the pixel electrodes ELT may be spaced apart from each other in the first direction DR1 in each of the emission areas EA, and may extend along the second direction DR2, respectively.
  • the first direction DR1 may be a row direction (or a horizontal direction) of the display area DA
  • the second direction DR2 may be a column direction (or a vertical direction) of the display area DA. ), but is not limited thereto.
  • the pixel electrodes ELT may have a uniform width or a non-uniform width, and may or may not include a curved portion.
  • the shape and/or the mutual arrangement structure of each of the pixel electrodes ELT may be variously changed according to exemplary embodiments.
  • some of the pixel electrodes ELT are first formed as a single alignment line, and then in an area between the pixel PXL and the adjacent pixel PXL (eg, at the top of each pixel area PXA and/or lower region) and may be separated into respective pixel electrodes ELT. Accordingly, the number of alignment signals for aligning the light emitting elements LD in each light emitting area EA may be reduced, and the pixel electrodes ELT may be separated to be individually driven.
  • a pair of pixel electrodes ELT constituting each series stage may be disposed close to each other in each light emitting device arrangement area AR, and disposed relatively far apart from each other in the remaining areas.
  • the pair of pixel electrodes ELT may face each other at a relatively narrow distance in each of the light emitting device arrangement areas AR, and may face each other at a relatively wide distance in the non-emission area NEA. can face each other.
  • at least one pixel electrode ELT may be bent or formed to have a different width for each region.
  • the light emitting elements LD when supplying and aligning the light emitting elements LD in each pixel area PXA, the light emitting elements LD can be arranged in a desired area. For example, by applying an alignment signal to the pixel electrodes ELT (or alignment lines before being separated into the pixel electrodes ELT), the light emitting elements LD are formed in each pixel area PXA. In the case of alignment, a stronger electric field may be generated in the light emitting device array regions AR having a short distance between the pixel electrodes ELT, and the light emitting devices LD may be disposed inside the light emitting device array regions AR. can be arranged in
  • any one of the pixel electrodes ELT of each pixel PXL may be connected to the pixel circuit PXC and/or the first power line PL1 through the first contact unit CNT1 .
  • the other one of the pixel electrodes ELT of each pixel PXL for example, the fourth electrode ELT4 may be connected to the second power line PL2 through the second contact part CNT2 .
  • the pixel electrodes ELT may be connected to the light emitting devices LD through the contact electrodes CNE.
  • each pixel electrode ELT may be connected to a first end EP1 or a second end EP2 of at least one adjacent light emitting device LD through each contact electrode CNE.
  • the light emitting devices LD may be divided and arranged and/or disposed in each light emitting device arrangement area AR.
  • the light emitting devices LD may be arranged between a pair of pixel electrodes ELT disposed in each light emitting device arrangement area AR.
  • at least one region of the light emitting devices LD is disposed between the pair of pixel electrodes ELT. It may mean arranged in a region and/or an upper/lower region thereof.
  • the light emitting devices LD may include the first and second light emitting devices LD1 and LD2 that are divided and arranged in the first and second light emitting device arrangement regions AR1 and AR2 .
  • the first light emitting elements LD1 are arranged and connected between the first and second electrodes ELT1 and ELT2
  • the second light emitting elements LD2 are connected to the third and fourth electrodes ELT3 and ELT4 . It can be arranged and connected between.
  • the light emitting elements LD may be connected to each pixel electrode ELT by each contact electrode CNE.
  • the light emitting devices LD disposed at two consecutive series terminals may be connected in series to each other by at least one contact electrode CNE.
  • the pixel PXL is disposed on each pixel electrode ELT and includes the first or second ends EP1 and EP2 of at least one light emitting device LD adjacent to the pixel electrode ELT. It may include contact electrodes CNE connected to the corresponding pixel electrode ELT.
  • the pixel PXL may include first to third contact electrodes CNE1 to CNE3 .
  • the first contact electrode CNE1 may be disposed on the first ends EP1 and the first electrode ELT1 of the first light emitting devices LD1 .
  • the first contact electrode CNE1 may connect the first ends EP1 of the first light emitting devices LD1 to the first electrode ELT1 .
  • the second contact electrode CNE2 is disposed on the second ends EP2 and the second electrode ELT2 of the first light emitting devices LD1 to EP2) may be connected to the second electrode ELT2.
  • the second contact electrode CNE2 is also disposed on the first ends EP1 and the third electrode ELT3 of the second light emitting devices LD2, so that the first ends LD2 of the second light emitting devices LD2 are disposed.
  • EP1 may be connected to the third electrode ELT3.
  • the second contact electrode CNE2 may extend from the first light emitting element arrangement area AR1 to the second light emitting element arrangement area AR2 , and connect the second electrode ELT2 to the third electrode ELT3 .
  • the second contact electrode CNE2 is composed of separate electrodes disposed in the first and second light emitting device array regions AR1 and AR2, respectively, and the separate electrodes are connected to each other through a bridge pattern or the like. may be The first series end and the second series end may be connected to each other by the second contact electrode CNE2 .
  • the third contact electrode CNE3 is disposed on the second ends EP2 and the fourth electrode ELT4 of the second light emitting devices LD2 to be disposed on the second ends LD2 of the second light emitting devices LD2 .
  • EP2 may be connected to the fourth electrode ELT4.
  • the pixel electrodes ELT and the light emitting devices LD may be connected in a desired shape using the contact electrodes CNE.
  • the first light emitting devices LD1 and the second light emitting devices LD2 may be connected in series using the contact electrodes CNE.
  • Each light emitting device by adjusting an alignment signal for aligning the light emitting devices LD or forming a magnetic field in order to increase the utilization rate of the light emitting devices LD supplied to each of the light emitting device array regions AR
  • the light emitting devices LD may be arranged in a biased manner such that a greater number (or ratio) of the light emitting devices LD may be aligned in a specific direction. It is possible to connect the pixel electrodes ELT according to the arrangement direction of the plurality of light emitting elements LD by using the contact electrodes CNE. Accordingly, it is possible to improve the utilization ratio of the light emitting devices LD and improve the light efficiency of the pixel PXL.
  • first and second alignment wirings disposed in first and second side areas (eg, left and right areas) positioned at both sides in the first direction DR1 in each pixel area PXA
  • the first alignment signal may be applied to the electrodes (eg, alignment lines corresponding to the first and third electrodes ELT1 and ELT3 ) and disposed in a central region between the first and second side regions.
  • the second alignment signal may be applied to the third alignment line(s) (eg, alignment lines corresponding to the second and fourth electrodes ELT2 and ELT4).
  • the first ends EP1 of the first light emitting devices LD1 may face the first alignment line (eg, the alignment line separated by the first electrode ELT1 ), and the second light emitting devices LD2 . ), the light emitting elements LD may be arranged in a biased manner such that the first ends EP1 more toward the second alignment line (eg, the alignment line separated by the third electrode ELT3 ).
  • alignment lines may be cut between adjacent pixels PXL in the first and/or second directions DR1 and DR2 to separate the pixel electrodes ELT, and the contact electrodes CNE may be used to connect the pixel electrodes ELT and the light emitting devices LD in a desired direction.
  • the pixel electrodes ELT of the pixels PXL adjacent in the second direction DR2 may be separated from each other.
  • an electrode disposed in a first side area (eg, a left area) of each pixel area PXA may be formed as the first electrode ELT1 , and the second side of the pixel area PXA
  • An electrode disposed in the region (eg, the right region) may be formed as the third electrode ELT3 .
  • the electrode disposed in the first light emitting element arrangement area AR1 to face the first electrode ELT1 may be formed as the second electrode ELT2 , and the second light emitting element arrangement area to face the third electrode ELT3 .
  • the electrode disposed at AR2 may be formed as the fourth electrode ELT4 .
  • Each of the contact electrodes CNE is formed directly on the first or second ends EP1 and EP2 of the adjacent light emitting devices LD, such that the first or second ends LD of the light emitting devices LD are formed directly. EP1, EP2) can be connected.
  • Each contact electrode CNE is directly formed on each pixel electrode(s) ELT to be connected to the pixel electrode(s) ELT, or through at least one contact hole and/or a bridge pattern, respectively. may be connected to the pixel electrode(s) ELT of
  • a light conversion layer LCL, a light blocking layer LBP (also referred to as a "light blocking pattern”, a “black matrix pattern”, or a “black matrix wall”), and a first reflective layer RFL1 are disposed on the pixels PXL can
  • the light conversion layer LCL may include first, second, and third pixels PXL1 , PXL2 , and PXL3 corresponding to (eg, overlapping) the light emitting area EA of each of the first, second, and third pixels PXL1 , PXL2 , and PXL3 . It may include light conversion layers LCL1, LCL2, and LCL3.
  • the light blocking layer LBP and the first reflective layer RFL1 may be disposed to correspond to (eg, overlap) the non-emission area NEA of the pixels PXL.
  • the light conversion layer LCL will be described as a separate element from the pixels PXL.
  • the present invention is not limited thereto.
  • the pixels PXL include each light conversion layer LCL.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 include first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , respectively.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 may include light emitting devices LD that emit light of the same color.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 may include blue light emitting devices emitting blue light.
  • the first, second, and third pixels PXL1, PXL2, and PXL3 include light emitting devices LD emitting light of the same color, and the first, second and third pixels PXL1, When the PXL2 and PXL3 are set to pixels of different colors, at least one of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 is emitted from the light emitting devices LD. It may contain color converting particles that convert light into light of a different color. At least one pixel PXL of the first, second, and third pixels PXL1, PXL2, and PXL3 includes a light emitting element(s) LD emitting light having the same color as that of the corresponding pixel PXL. When included, the light conversion layer LCL on the at least one pixel PXL may include light scattering particles.
  • the light blocking layer LBP and the first reflective layer RFL1 may have an opening OPN corresponding to each of the light emitting areas EA, and may surround the light emitting areas EA in at least a plan view.
  • the arrangement structure and material of the light blocking layer LBP and the first reflective layer RFL1 will be described below with reference to the cross-sectional views of FIGS. 11 to 26 .
  • FIG. 10 is a plan view illustrating the display area DA according to an exemplary embodiment.
  • FIG. 10 shows a modified example of the embodiment of FIG. 9 in relation to the configuration of the light emitting unit EMU.
  • the light emitting unit EMU may be configured in a single-stage series structure (eg, a parallel structure) corresponding to the embodiment of FIG. 7 .
  • Each pixel area PXA may include a single light emitting device arrangement area AR or may include a plurality of light emitting device arrangement areas AR.
  • the first and third electrodes ELT1 and ELT3 are connected to electrically configure one electrode (eg, the first electrode ELT1 ), and/or the second electrode ELT1 .
  • one electrode eg, the second electrode ELT2
  • one electrode eg, the second electrode ELT2
  • only two pixel electrodes ELT may be formed in the emission area EA of each pixel PXL.
  • a first electrode ELT1 and a second electrode ELT2 facing each other may be disposed in each light emitting area EA.
  • the first and second electrodes ELT1 and ELT2 may be respectively connected to the pixel circuit layer PCL through the first and second contact portions CNT1 and CNT2 .
  • Each pixel area PXA may include a single light emitting device arrangement area AR.
  • the contact electrodes CNE may include a first contact electrode CNE1 and a second contact electrode CNE2 disposed on the first electrode ELT1 and the second electrode ELT2, respectively.
  • each pixel PXL may include a single light emitting device LD provided and/or disposed in a single light emitting device arrangement area AR. In another embodiment, each pixel PXL may include light emitting devices LD provided and/or disposed in a single light emitting device arrangement area AR.
  • each pixel PXL includes a plurality of light emitting devices LD in the following embodiments.
  • FIG. 11 and 12 are cross-sectional views illustrating the display area DA according to an exemplary embodiment.
  • FIG. 11 shows an example of a cross section taken along line II to II' of FIG. 10
  • FIG. 12 shows an example of a cross section taken along line III to III' of FIG.
  • an arbitrary transistor M (eg, the first contact portion CNT1 and the bridge pattern BRP) is used.
  • a first transistor M1) connected to the first electrode ELT1 and including a back gate electrode BGE will be illustrated.
  • the back gate electrode BGE may be connected to a source or drain electrode of the corresponding transistor M (eg, the first transistor M1 ).
  • the back gate electrode BGE of the first transistor M1 may be connected to the source electrode (or drain electrode) of the first transistor M1, and thus the source- The threshold voltage of the first transistor M1 may be shifted by applying a sink (or drain-sink) technique.
  • the second power line PL2 connected to the second electrode ELT2 through the second contact part CNT2 will be illustrated.
  • Various circuit elements constituting the pixel circuit PXC of the corresponding pixel PXL and/or wirings connected thereto may be disposed in each pixel area PXA and/or a peripheral area of the pixel circuit layer PCL. .
  • the pixel circuit layer PCL overlaps each other on one surface of the base layer BSL. and a display device layer DPL.
  • the display area DA may include a pixel circuit layer PCL disposed on one surface of the base layer BSL and a display device layer DPL disposed on the pixel circuit layer PCL.
  • the display panel DP may further include a light control layer LCTL disposed on the pixels PXL.
  • the light control layer LCTL may be provided and/or disposed in at least the display area DA.
  • Circuit elements constituting the pixel circuit PXC of the corresponding pixel PXL and wirings connected thereto may be disposed in each pixel area PXA of the pixel circuit layer PCL.
  • the pixel circuit layer PCL may include transistors M and a storage capacitor Cst that are disposed in each pixel area PXA and configure the pixel circuit PXC of the corresponding pixel PXL. there is.
  • the pixel circuit layer PCL may further include at least one power supply line and/or a signal line connected to each of the pixel circuits PXC and/or the light emitting unit EMU.
  • the pixel circuit layer PCL may include a first power line PL1 and a second power line PL2 , and signal lines including scan lines SL and data lines DL.
  • the pixel circuit layer PCL may include insulating layers in addition to circuit elements and wirings.
  • the pixel circuit layer PCL may include a buffer layer BFL, a gate insulating layer GI, a first interlayer insulating layer ILD1, and a second interlayer insulating layer sequentially stacked on one surface of the base layer BSL. (ILD2) and/or a passivation layer (PSV).
  • the passivation layer PSV may be formed entirely in the display area DA to cover circuit elements of each pixel PXL and wirings connected thereto, but is not limited thereto.
  • the pixel circuit layer PCL further includes a first conductive layer including at least one light blocking layer (or a back gate electrode BGE of the transistor M) disposed under at least a portion of the transistor M. You may.
  • the back gate electrode BGE may be connected to a source or drain electrode of the corresponding transistor M (eg, the first transistor M1 ).
  • a buffer layer BFL may be disposed on one surface of the base layer BSL selectively including the first conductive layer (eg, on which the first conductive layer is formed).
  • the buffer layer BFL may prevent impurities from diffusing into each circuit element.
  • a semiconductor layer may be provided on the buffer layer BFL.
  • the semiconductor layer may include a semiconductor pattern SCP of each transistor M.
  • the semiconductor pattern SCP may include a channel region overlapping the gate electrode GE, and first and second conductive regions (eg, source and drain regions) disposed on both sides of the channel region.
  • the semiconductor pattern SCP may be a semiconductor pattern made of polysilicon, amorphous silicon, an oxide semiconductor, or a combination thereof.
  • the channel region of the semiconductor pattern SCP is a semiconductor pattern undoped with impurities and may be an intrinsic semiconductor, and each of the first and second regions of the semiconductor pattern SCP may be a semiconductor pattern doped with a predetermined impurity.
  • the semiconductor patterns SCP of the transistors M constituting each pixel circuit PXC may be made of substantially the same or similar material.
  • the semiconductor pattern SCP of the transistors M may be made of the same one of polysilicon, amorphous silicon, and oxide semiconductor.
  • some of the transistors M and the remaining portions may include semiconductor patterns SCP made of different materials.
  • a semiconductor pattern SCP of some of the transistors M is made of polysilicon or amorphous silicon
  • a semiconductor pattern SCP of the remaining transistors of the transistors M is made of an oxide semiconductor.
  • a gate insulating layer GI may be disposed on the semiconductor layer.
  • a second conductive layer may be provided on the gate insulating layer GI.
  • the second conductive layer may include the gate electrode GE of each transistor M.
  • the gate electrode GE may have the gate insulating layer GI interposed therebetween and overlap each semiconductor pattern SCP.
  • the second conductive layer may further include an electrode and/or a wiring (eg, a scan line SL) of the storage capacitor Cst.
  • a first interlayer insulating layer ILD1 may be disposed on the second conductive layer.
  • a third conductive layer may be provided on the first interlayer insulating layer ILD1.
  • the third conductive layer may include first and second transistor electrodes TE1 and TE2 of each transistor M.
  • the first and second transistor electrodes TE1 and TE2 may be source and drain electrodes.
  • the third conductive layer may further include an electrode and/or a wiring (eg, a data line DL) of the storage capacitor Cst.
  • a second interlayer insulating layer ILD2 may be disposed on the third conductive layer.
  • a fourth conductive layer may be disposed on the second interlayer insulating layer ILD2 .
  • Each of the buffer layer (BFL), the gate insulating layer (GI), the first interlayer insulating layer (ILD1) and the second interlayer insulating layer (ILD2) may be composed of a single layer or multiple layers, at least one inorganic insulating material and/ or an organic insulating material.
  • each of the buffer layer (BFL), the gate insulating layer (GI), the first interlayer insulating layer (ILD1) and the second interlayer insulating layer (ILD2) is silicon nitride (SiN x ), silicon oxide (SiO x ), Alternatively, it may include various types of organic/inorganic insulating materials including silicon oxynitride (SiO x N y ), or a combination thereof.
  • the fourth conductive layer may include a bridge pattern BRP and/or wiring (eg, the first power line PL1 and/or the second power line PL2 ) connecting the pixel circuit layer PCL and the display element layer DPL. )) may be included.
  • the bridge pattern BRP may be connected to a first pixel electrode (eg, the first electrode ELT1 ) of the light emitting unit EMU through the first contact unit CNT1 .
  • the second power line PL2 may be connected to the last pixel electrode (eg, the second electrode ELT2 ) of the light emitting unit EMU through the second contact unit CNT2 .
  • Each of the conductive patterns, electrodes, and/or wirings constituting the first to fourth conductive layers may have conductivity by including at least one conductive material, and the material is not limited to a specific material.
  • each of the conductive patterns, electrodes and/or wirings constituting the first to fourth conductive layers may include molybdenum (Mo), aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), Among magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), tantalum (Ta), tungsten (W), and copper (Cu) It may include one or more selected metals, but is not limited thereto.
  • a passivation layer PSV may be disposed on the fourth conductive layer.
  • the passivation layer PSV may include at least one organic layer, but is not limited thereto.
  • the passivation layer PSV may be formed of a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • the passivation layer PSV may include at least one organic insulating layer and may substantially planarize the surface of the pixel circuit layer PCL.
  • the organic insulating film acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamide-based resin (polyamides resin), polyimide-based resin (polyimides rein), At least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin It may include one, but is not limited thereto.
  • a display device layer DPL may be disposed on the passivation layer PSV.
  • the display element layer DPL may include the light emitting unit EMU of each pixel PXL.
  • the light emitting unit EMU includes the pixel circuit PXC of the corresponding pixel PXL through at least one contact unit (eg, first and second contact units CNT1 and CNT2) passing through the passivation layer PSV; and /or it may be connected to a predetermined power line (eg, the second power line PL2 ).
  • Each contact unit may include at least one contact hole or a via hole, but is not limited thereto.
  • the display element layer DPL may include at least one pair of pixel electrodes ELT (eg, first and second electrodes (eg, first and second electrodes) disposed in the light emitting element arrangement area AR of each pixel PXL.
  • ELT1 and ELT2 and the light emitting elements LD connected in series, parallel or series-parallel between the pixel electrodes ELT, and a contact connecting the pixel electrodes ELT to the light emitting elements LD It may include electrodes CNE (eg, first and second contact electrodes CNE1 and CNE2).
  • electrodes CNE eg, first and second contact electrodes CNE1 and CNE2.
  • the display element layer DPL may further selectively include a bank pattern BNP for protruding one region of the pixel electrodes ELT in an upper direction.
  • the display device layer DPL may further include at least one conductive layer and/or an insulating layer.
  • the display element layer DPL may include a bank pattern BNP, the pixel electrodes ELT, the first insulating layer INS1 sequentially disposed and/or formed on the pixel circuit layer PCL, It may include light emitting devices LD, a second insulating layer INS2 , contact electrodes CNE, and a third insulating layer INS3 .
  • the bank pattern BNP may be disposed on one surface of the base layer BSL (eg, including the pixel circuit layer PCL) on which the pixel circuit layer PCL is selectively formed.
  • the bank pattern BNP may protrude in the height direction of the base layer BSL on one surface of the base layer BSL on which the pixel circuit layer PCL is formed. Accordingly, one region of the pixel electrodes ELT disposed on the bank pattern BNP may protrude upward.
  • the bank pattern BNP may include at least one inorganic insulating material and/or an organic insulating material.
  • the bank pattern BNP may include at least one inorganic layer including various inorganic insulating materials including silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiO x N y ), or a combination thereof. It may include a membrane.
  • the bank pattern BNP may include at least one organic layer including various types of organic insulating materials, or may be configured as a single or multi-layered insulator including organic/inorganic materials in combination. For example, the material and cross-sectional structure of the bank pattern BNP may be variously changed.
  • a reflective wall may be formed around the light emitting devices LD by the bank pattern BNP and the pixel electrodes ELT disposed thereon.
  • the pixel electrodes ELT include a reflective electrode layer, light emitted from both ends of the light emitting devices LD is reflected by the pixel electrodes ELT to move upward of each pixel PXL. can be emitted.
  • the bank pattern BNP may have various shapes.
  • the bank pattern BNP may have an inclined surface inclined at an angle of a predetermined range with respect to the base layer BSL as shown in FIGS. 11 and 12 .
  • the bank pattern BNP may have a trapezoidal cross section.
  • the bank pattern BNP may have sidewalls such as a curved surface or a stepped shape.
  • the bank pattern BNP may have a cross-section such as a semi-circle or semi-ellipse shape.
  • the pixel electrodes ELT of each pixel PXL may be disposed on the bank pattern BNP.
  • the pixel electrodes ELT may have shapes corresponding to the bank patterns BNP.
  • the pixel electrodes ELT may protrude in the height direction of the base layer BSL by the bank patterns BNP.
  • the pixel electrodes ELT may include at least one conductive material.
  • the pixel electrodes ELT may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), At least one of various metal materials including iridium (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), copper (Cu), or an alloy containing the same, ITO (Indium Tin Oxide), IZO ( Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), ZnO (Zinc Oxide), AZO (Aluminum doped Zinc Oxide), GZO (Gallium doped Zinc Oxide), ZTO (Zinc Tin Oxide), GTO (Gallium Tin Oxide), and GTO (Gallium Tin Oxide) It may include, but is not limited to, at least one conductive material selected from a conductive oxide such as (Fl
  • the pixel electrodes ELT may include other conductive materials such as carbon nanotubes or graphene.
  • the pixel electrodes ELT may have conductivity by including at least one of various conductive materials, and the material of the pixel electrodes ELT is not limited to a specific material.
  • the pixel electrodes ELT may include the same or different conductive materials.
  • the pixel electrodes ELT may be formed of a single layer or multiple layers.
  • the pixel electrodes ELT may include a reflective electrode layer including a reflective conductive material (eg, metal).
  • the pixel electrodes ELT may include at least one of a transparent electrode layer disposed above and/or below the reflective electrode layer and at least one conductive capping layer covering an upper portion of the reflective electrode layer and/or the transparent electrode layer. It may include one more.
  • a first insulating layer INS1 may be disposed on one region of the pixel electrodes ELT.
  • the first insulating layer INS1 may cover one area of each of the pixel electrodes ELT, and an opening (or a contact hole) exposing another area of each of the pixel electrodes ELT. ) may be included.
  • the pixel electrodes ELT may be electrically connected to each of the contact electrodes CNE.
  • the first insulating layer INS1 may be omitted.
  • the light emitting devices LD may be directly disposed on the passivation layer PSV and/or one end of the pixel electrodes ELT.
  • the first insulating layer INS1 may be formed to completely cover the pixel electrodes ELT. After the light emitting devices LD are supplied and aligned on the first insulating layer INS1 , the first insulating layer INS1 may be partially opened to expose one region of the pixel electrodes ELT. As the pixel electrodes ELT are covered by the first insulating layer INS1 after they are formed, it is possible to prevent the pixel electrodes ELT from being damaged in a subsequent process.
  • the light emitting elements LD may be supplied and aligned in the light emitting area EA including the first insulating layer INS1 .
  • the light emitting devices LD may be supplied to each pixel area PXA through an inkjet method or a slit coating method before the pixel electrodes ELT are separated into individual electrodes.
  • the light emitting elements LD may be aligned in each light emitting area EA.
  • each light emitting device LD may directly contact a pair of adjacent pixel electrodes ELT and be connected between the pair of pixel electrodes ELT.
  • each light emitting element LD may or may not be in direct contact with a pair of adjacent pixel electrodes ELT, and may be connected to the pair of pixel electrodes by the contact electrodes CNE. (ELT) can be connected.
  • a second insulating layer INS2 may be disposed on one region of the light emitting devices LD.
  • the second insulating layer INS2 may be disposed on one region of the light emitting devices LD to expose the first and second ends EP1 and EP2 of each of the light emitting devices LD.
  • the second insulating layer INS2 may be partially disposed on one region including the central region of each of the light emitting devices LD.
  • the second insulating layer INS2 may be formed in an independent pattern in the emission area EA of each pixel PXL, but is not limited thereto. If the second insulating layer INS2 is formed on the light emitting devices LD after alignment of the light emitting devices LD is completed, it is possible to prevent the light emitting devices LD from being separated from the aligned positions. there is.
  • Both ends of the light emitting devices LD that are not covered by the second insulating layer INS2 , for example, the first and second ends EP1 and EP2 are covered by the respective contact electrodes CNE.
  • the contact electrodes CNE may be disposed on the pixel electrodes ELT to cover an exposed area of each of the pixel electrodes ELT.
  • the contact electrodes CNE are disposed on the pixel electrodes ELT to directly/indirectly contact each of the pixel electrodes ELT over and/or around the bank patterns BNP.
  • a pair of contact electrodes CNE (eg, first and second contact electrodes CNE1 and CNE2) arranged in each light emitting element arrangement area AR are disposed on the same layer can be
  • the pair of contact electrodes CNE may be simultaneously formed in the same process or may be sequentially selected in different processes.
  • the contact electrodes CNE may be electrically connected to each of the pixel electrodes ELT.
  • the pixel electrodes ELT may be electrically connected to the adjacent light emitting devices LD through the contact electrodes CNE.
  • the first contact electrode CNE1 may be connected to the first electrode ELT1
  • the second contact electrode CNE2 may be connected to the second electrode ELT2
  • the first electrode ELT1 is connected to the first ends EP1 of the light emitting elements LD through the first contact electrode CNE1
  • the second electrode ELT2 is connected through the second contact electrode CNE2 It may be connected to the second ends EP2 of the light emitting devices LD.
  • the contact electrodes CNE may include a transparent conductive material.
  • the contact electrodes CNE may include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), zinc oxide (ZnO), aluminum doped zinc oxide (AZO), and gallium doped (GZO). It may include at least one of various transparent conductive materials including a conductive oxide such as zinc oxide), zinc tin oxide (ZTO), gallium tin oxide (GTO), and fluorine doped tin oxide (FTO). Accordingly, light emitted from the light emitting devices LD through each of the first and second ends EP1 and EP2 may pass through the contact electrodes CNE and be emitted to the outside of the pixel PXL.
  • a third insulating layer INS3 may be disposed on the contact electrodes CNE.
  • the third insulating layer INS3 may form each pixel area PXA including the bank pattern BNP, the pixel electrodes ELT, the light emitting elements LD, and the contact electrodes CNE. It may be formed and/or disposed entirely on the display area DA so as to cover it.
  • Each of the first to third insulating layers INS1 to INS3 may be configured as a single layer or multiple layers, and may include at least one inorganic insulating material and/or an organic insulating material.
  • each of the first to third insulating layers INS1 to INS3 may include at least one kind of inorganic material including silicon nitride (SiN x ), silicon oxide (SiO x ), or silicon oxynitride (SiO x N y ). It may include an inorganic insulating layer including an insulating material, but is not limited thereto.
  • the second insulating layer INS2 may include an organic insulating layer including at least one type of organic insulating material including a photoresist (PR) material.
  • the third insulating layer INS3 may also include at least one organic insulating layer.
  • a surface of the third insulating layer INS3 may be substantially flat.
  • the third insulating layer INS3 may be formed of at least one inorganic insulating layer.
  • the third insulating layer INS3 may have a surface profile corresponding to the shape of the electrodes and/or insulating layers thereunder.
  • a light control layer LCTL may be provided and/or disposed on the display device layer DPL.
  • a filler layer or a protective layer may be additionally provided between the display element layer DPL and the light control layer LCTL.
  • a filler layer having a low refractive index, an inorganic protective layer, and/or an overcoat layer may be additionally provided between the display element layer DPL and the light control layer LCTL.
  • the light control layer LCTL may convert light to surround each light conversion layer LCL disposed on each pixel area PXA, particularly each light emitting area EA, and each light conversion layer LCL.
  • the light blocking layer LBP and the first reflective layer RFL1 may be provided and/or disposed between the layers LCL.
  • the light control layer LCTL further includes a passivation layer PRL provided and/or disposed in the display area DA to cover the light conversion layers LCL, the light blocking layer LBP, and the first reflective layer RFL1 . can do.
  • the light conversion layers LCL are disposed in the emission area EA of the first pixel PXL1 (or on the emission area EA of the first pixel PXL1 ).
  • the second light conversion layer LCL2 disposed in the emission area EA of the second pixel PXL2 (or on the emission area EA of the second pixel PXL2)
  • the third pixel PXL3 The third light conversion layer LCL3 may be disposed in the light emitting area EA of the third pixel PXL3 (or on the light emitting area EA of the third pixel PXL3 ).
  • the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may be formed in a separate pattern corresponding to each pixel PXL, and may be formed on the light blocking layer LBP and the first reflective layer RFL1 . may be surrounded by
  • a passivation layer PTL may be provided and/or disposed on surfaces of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 .
  • the passivation layer PTL may serve as a capping layer to protect the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 .
  • the passivation layer PTL may be formed of at least one inorganic insulating layer, but is not limited thereto.
  • the first, second, and third pixels PXL1 , PXL2 , and PXL3 include light emitting devices LD that emit light of the same color as each other, and the first, second, and third lights At least one of the conversion layers LCL1 , LCL2 , and LCL3 may include color conversion particles.
  • each of the first, second, and third pixels PXL1, PXL2, and PXL3 may include at least one blue light emitting device LDb emitting blue light belonging to a wavelength band of approximately 400 nm to 500 nm. there is.
  • the first and second light conversion layers LCL1 and LCL2 may include color conversion particles corresponding to at least one color.
  • the display panel DP may display a full-color image even if the pixels PXL all include the light emitting elements LD of the same color.
  • the third light conversion layer LCL3 may or may not include color conversion particles.
  • the third light conversion layer LCL3 may include light scattering particles SCT without including color conversion particles.
  • the first light conversion layer LCL1 (also referred to as a “first color conversion layer”) is formed in the emission area EA of the first pixel PXL1 (or on the emission area EA of the first pixel PXL1 ). ) can be placed.
  • the first light conversion layer LCL1 may convert light emitted from the light emitting devices LD of the first pixel PXL1 into light of a different color.
  • the first light conversion layer LCL1 is disposed on the light emitting devices LD of the first pixel PXL1 and may include first color conversion particles.
  • the first light conversion The layer LCL1 may include a red quantum dot QDr that converts blue light emitted from the blue light emitting devices LDb into red light.
  • the first light conversion layer LCL1 may include red quantum dots QDr dispersed in a matrix material such as a transparent resin.
  • the red quantum dot QDr absorbs blue light and shifts the wavelength according to the energy transition to emit red light in a wavelength band of approximately 620 nm to 780 nm.
  • the first light conversion layer LCL1 may include color conversion particles of a different color corresponding to the color of the third pixel PXL3 .
  • the first light conversion layer LCL1 may include one type of color conversion particles, but is not limited thereto.
  • the first light conversion layer LCL1 may complexly include at least two types of color conversion particles having different emission spectra (eg, peak wavelength).
  • the first light conversion layer LCL1 selectively selects light scattering particles (eg, light scattering particles of the same or different type as the light scattering particles SCT included in the third light conversion layer LCL3 ). may include more.
  • the second light conversion layer LCL2 (also referred to as a “second color conversion layer”) is formed in the emission area EA of the second pixel PXL2 (or on the emission area EA of the second pixel PXL2 ). ) can be placed.
  • the second light conversion layer LCL2 may convert light emitted from the light emitting devices LD of the second pixel PXL2 into light of a different color.
  • the second light conversion layer LCL2 is disposed on the light emitting devices LD of the second pixel PXL2 and may include second color conversion particles.
  • the second light conversion The layer LCL2 may include a green quantum dot QDg that converts blue light emitted from the blue light emitting devices LDb into green light.
  • the second light conversion layer LCL2 may include green quantum dots QDg dispersed in a matrix material such as a transparent resin.
  • the green quantum dot QDg absorbs blue light and shifts the wavelength according to the energy transition to emit green light in a wavelength band of approximately 500 nm to 570 nm.
  • the second light conversion layer LCL2 may include color conversion particles of a different color corresponding to the color of the second pixel PXL2 .
  • the second light conversion layer LCL2 may include one type of color conversion particles, but is not limited thereto.
  • the second light conversion layer LCL2 may include at least two types of color conversion particles having different emission spectra (eg, peak wavelength) in combination.
  • the second light conversion layer LCL2 selectively selects light scattering particles (eg, light scattering particles of the same or different type as the light scattering particles SCT included in the third light conversion layer LCL3 ). may include more.
  • the third light conversion layer LCL3 (also referred to as a “light scattering layer”) is disposed in the emission area EA of the third pixel PXL3 (or on the emission area EA of the third pixel PXL3 ).
  • the third light conversion The layer LCL3 may be selectively provided in order to efficiently utilize the light emitted from the blue light emitting devices LDb.
  • the third light conversion layer LCL3 may include at least one type of light scattering particles SCT.
  • the third light conversion layer LCL3 may include light scattering particles SCT dispersed in a matrix material.
  • the third light conversion layer LCL3 may include light scattering particles SCT such as titanium oxide (Ti x O y ) or silica (Silica) including titanium dioxide (TiO 2 ), but is limited thereto. it doesn't happen
  • the light scattering particles SCT do not have to be provided only to the third light conversion layer LCL3 .
  • the first light conversion layer LCL1 and/or the second light conversion layer LCL2 may further include light scattering particles SCT.
  • the light blocking layer LBP is at least in the non-emission areas NEA of the pixels PXL (or on the non-emission areas NEA) to surround each light conversion layer LCL in a plan view. can be placed.
  • the light blocking layer LBP has openings OPN corresponding to each of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , and the first, second, and third light conversion layers LBP It may be provided and/or disposed between the light conversion layers LCL1 , LCL2 , and LCL3 .
  • the light blocking layer LBP surrounds a portion of side surfaces of the first, second, and third light conversion layers LCL1 , LCL2 and LCL3 , and the first, second and third light conversion layers LCL1 , LCL2, LCL3) may have a lower height.
  • the light blocking layer LBP may include first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 with respect to one surface of the base layer BSL to expose upper side areas of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 . It may have a height lower than that of the second and third light conversion layers LCL1 , LCL2 , and LCL3 .
  • the light blocking layer LBP may include at least one black matrix material.
  • the light blocking layer LBP may include at least one black matrix material (eg, at least one light blocking material) among various types of black matrix materials, and/or a color filter material of a specific color.
  • the light blocking layer LBP may be formed in a black opaque pattern capable of blocking light transmission.
  • a first reflective layer RFL1 may be provided and/or disposed on the light blocking layer LBP.
  • the first reflective layer RFL1 is disposed on the light blocking layer LBP between the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , and includes the first, second, and second light conversion layers LCL3 . It may have openings OPN corresponding to the three light conversion layers LCL1 , LCL2 , and LCL3 .
  • the first reflective layer RFL1 may be formed in the non-emission areas NEA of the pixels PXL (or the non-emission areas ( NEA)).
  • the first reflective layer RFL1 may have a height equal to or less than the height of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 based on one surface of the base layer BSL.
  • each of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 has a dome shape, and the first reflective layer is based on one surface (eg, an upper surface) of the base layer BSL. It can protrude to a higher height than (RFL1).
  • the first reflective layer RFL1 may include at least one kind of reflective material.
  • the first reflective layer RFL1 may include at least one metal layer.
  • the first reflective layer RFL1 may include at least one of various metal materials including a metal having a high reflectance in a visible light wavelength band, for example, aluminum (Al), gold (Au), and silver (Ag).
  • a metal having a high reflectance in a visible light wavelength band for example, aluminum (Al), gold (Au), and silver (Ag).
  • Al aluminum
  • Au gold
  • Ag silver
  • the first reflective layer RFL1 may have a thickness sufficient to secure reflectivity.
  • the first reflective layer RFL1 may have a thickness of about 40 nm or more, and thus sufficient reflectivity may be secured.
  • the first reflective layer RFL1 When the first reflective layer RFL1 is formed on the light blocking layer LBP as described above, light from each light conversion layer LCL to the non-emission area NEA around it, particularly the first reflective layer ( Recirculation of light may be induced by reflecting the light propagating in the direction of RFL1) to each light conversion layer LCL. Accordingly, light efficiency of the pixels PXL and the display panel DP including the pixels PXL may be improved, and color reproducibility and luminance may be improved.
  • the mirror-type display device DD can be implemented.
  • the pixels PXL do not emit light or emit light with a low luminance by the first reflective layer RFL1
  • a mirror surface may be formed on the image display surface (eg, the front surface) of the display panel DP. Accordingly, it is possible to satisfy diversified consumer needs.
  • the application area of the display device may be expanded for various purposes and/or for advertisements, vehicles, houses, furniture, and the like.
  • Sizes and/or positions may be determined in consideration of the aperture ratio of the pixels PXL.
  • areas of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , the light blocking layer LBP and/or the first reflective layer RFL1 in consideration of the aperture ratio of each pixel PXL and/or mutual height, and the like.
  • the shapes of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 and accordingly the shapes of the light blocking layer LBP and/or the first reflective layer RFL1 may be variously changed according to embodiments. there is.
  • the first, second and third light conversion layers are formed.
  • the shape of (LCL1, LCL2, LCL3) can be determined.
  • the sum of the thicknesses of the light blocking layer LBP and the first reflective layer RFL1 may be smaller than the thickness of each of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 . Accordingly, the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may protrude higher than the light blocking layer LBP and the first reflective layer RFL1 .
  • the upper opening OPN_U of the light blocking layer LBP and the first reflective layer RFL1 may have a smaller area than the lower opening OPN_L.
  • the area of the upper layer of each light conversion layer LCL may be smaller than the area of the lower layer.
  • the upper opening of the light blocking layer LBP may have a larger area than the upper opening of the first reflective layer RFL1 (eg, the upper opening OPN_U of the light blocking layer LBP and the first reflective layer RFL1). there is. Accordingly, light propagating from each light conversion layer LCL to the first reflective layer RFL1 may be reflected back to the light conversion layer LCL and re-entered to be reconverted.
  • the light conversion layers LCL are first formed on one surface of the base layer BSL (eg, including the pixels PXL) provided with the pixels PXL, and , and then the display panel DP having a structure in which the light blocking layer LBP and the first reflective layer RFL1 are sequentially formed between the light conversion layers LCL is illustrated, but the light conversion layers LCL and the light blocking layer RFL1 are sequentially formed.
  • LBP light blocking layer LBP and/or the formation order of the first reflective layer RFL1 may vary.
  • the light blocking layer LBP including the openings OPN corresponding to the emission area EA of each pixel PXL.
  • each light conversion layer LCL may be formed in each opening OPN.
  • the formation order of the light conversion layers LCL, the light blocking layer LBP, and/or the first reflective layer RFL1 may vary according to manufacturing equipment, process methods, and/or the design structure of the display panel DP. there is.
  • a passivation layer PRL may be disposed on a surface of the light control layer LCTL.
  • the passivation layer PRL may be completely formed in the display area DA to cover the light conversion layers LCL, the light blocking layer LBP, and the first reflective layer RFL1 .
  • the passivation layer PRL has been described as one element of the light control layer LCTL, but the embodiments are not limited thereto.
  • the passivation layer PRL may be considered as a separate element from the light control layer LCTL.
  • the passivation layer PRL may include at least one inorganic layer and/or an organic layer.
  • the passivation layer PRL may serve as a capping layer to protect the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 and/or the first reflective layer RFL1 .
  • the passivation layer PRL may be formed of a single layer or multiple layers including at least one of various types of inorganic insulating materials and organic insulating materials.
  • the passivation layer PRL includes an organic layer
  • an upper portion of one surface of the base layer BSL provided with the light conversion layers LCL, the light blocking layer LBP, and the first reflective layer RFL1 may be planarized.
  • the passivation layer PRL may planarize the surface of the light control layer LCTL including the light conversion layers LCL, the light blocking layer LBP, and the first reflective layer RFL1 .
  • the passivation layer PRL may include an encapsulation layer (ENC of FIG. 3 ).
  • the protective layer PRL may include a single layer or a multi-layer thin film encapsulation layer. Accordingly, the pixels PXL and the light control layer LCTL may be protected.
  • FIGS. 13 to 26 are cross-sectional views illustrating the display area DA according to an exemplary embodiment, respectively.
  • FIGS. 13 to 26 show different embodiments of a cross section taken along line II to II' of FIG. 10 .
  • components similar to or identical to those of at least one embodiment described above are given the same reference numerals, and a detailed description thereof will be omitted.
  • a pair of contact electrodes CNE arranged in each light emitting element arrangement area AR may be disposed on different layers separately from each other.
  • the display element layer DPL may further include a fourth insulating layer INS4 interposed between the pair of contact electrodes CNE.
  • the fourth insulating layer INS4 may be interposed between the first and second contact electrodes CNE1 and CNE2 .
  • the fourth insulating layer INS4 may cover any one of the pair of contact electrodes CNE.
  • the fourth insulating layer INS4 may cover the first contact electrode CNE1 , and one end of the fourth insulating layer INS4 may be disposed between the first and second contact electrodes CNE1 and CNE2 . may be interposed in
  • the fourth insulating layer INS4 When the fourth insulating layer INS4 is formed, electrical stability between the first and second ends EP1 and EP2 of the light emitting devices LD may be secured. Accordingly, it is possible to prevent a short defect from occurring between the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the display element layer DPL is provided and/or disposed in the non-emission areas NEA of the pixels PXL to surround the light emitting area EA of each of the pixels PXL.
  • BNK may be further included.
  • the bank BNK may be disposed in boundary areas of the pixels PXL to overlap the light blocking layer LBP.
  • the bank BNK may be disposed on the first insulating layer INS1 , but the location of the bank BNK may vary depending on the embodiment.
  • the bank BNK may or may not overlap the bank pattern BNP.
  • the bank BNK may be covered by the third insulating layer INS3 , but is not limited thereto.
  • the third insulating layer INS3 may include an organic layer, and may planarize one surface of the base layer BSL including the bank BNK.
  • the third insulating layer INS3 may include an inorganic layer, and may have a surface profile according to electrodes, insulating layers, and/or the bank BNK under the third insulating layer INS3 .
  • the third insulating layer INS3 may be formed in the light emitting areas EA by being removed from the top of the bank BNK.
  • the bank BNK may form a dam structure defining each light emitting area EA to which the light emitting devices LD are to be supplied when the light emitting devices LD are supplied to each pixel PXL. there is. For example, since each light emitting area EA is partitioned by the bank BNK, a desired type and/or amount of light emitting device ink can be supplied to the light emitting area EA. When the region to which the light emitting devices LD are to be supplied is sufficiently defined by the bank pattern BNP or the like, and/or when the same types of light emitting devices LD are supplied to the pixels PXL, the bank BNK is may be omitted. As another example, the bank BNK may be integrated with the bank pattern BNP.
  • the bank BNK may include at least one light blocking and/or reflective material to more effectively prevent light leakage between adjacent pixels PXL.
  • the bank BNK may include at least one black matrix material (eg, at least one light blocking material) among various types of black matrix materials, and/or a color filter material of a specific color.
  • the bank BNK may be formed in a black opaque pattern capable of blocking light transmission.
  • a reflective film (not shown) may be formed on the surface (eg, sidewall) of the bank BNK to increase the optical efficiency of each pixel PXL.
  • the first reflective layer RFL1 may be formed of multiple layers.
  • the first reflective layer RFL1 may include a first metal layer RFL1_1 including a first metal material, and a second metal layer disposed on the first metal layer RFL1_1 and including a second metal material. It can be composed of multiple layers including (RFL1_2).
  • the first metal layer RFL1_1 may include aluminum (Al) and the second metal layer RFL1_2 may include silver (Ag), but embodiments are not limited thereto.
  • materials of the first metal layer RFL1_1 and the second metal layer RFL1_2 and/or the stacking order thereof may be changed.
  • the constituent materials of each of the first metal layer RFL1_1 and the second metal layer RFL1_2 and/or the stacking order thereof may be variously changed in consideration of the reflectivity of the first reflective layer RFL1 .
  • the first reflective layer RFL1 may be formed of three or more layers.
  • the sum of the thicknesses of the light blocking layer LBP and the first reflective layer RFL1 is equal to the first, second, and third light conversion layers LCL1, LCL2, LCL3) may be smaller than each thickness. Accordingly, the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may protrude higher than the light blocking layer LBP and the first reflective layer RFL1 .
  • each of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may have a higher height than that of the light blocking layer LBP and the first reflective layer RFL1 .
  • the thickness of the first reflective layer RFL1 (eg, the sum of the thicknesses of the first and second metal layers RFL1_1 and RFL1_2 ) may be smaller than the thickness of the light blocking layer LBP, and the base layer Based on one surface of the BSL, the first reflective layer RFL1 may be disposed at a higher height than the light blocking layer LBP.
  • the first and second metal layers RFL1_1 and RFL1_2 may be sequentially disposed on the light blocking layer LBP.
  • the area of the opening of the first metal layer RFL1_1 and the area of the opening of the second metal layer RFL1_2 may be substantially the same or similar, but is not limited thereto.
  • the area of the opening of the first metal layer RFL1_1 may be larger than the area of the opening of the second metal layer RFL1_2 .
  • the protective layer PRL may include at least one inorganic layer and may not include an organic layer.
  • the protective layer PRL has a surface profile according to the heights of the elements disposed thereunder, for example, the first, second, and third light conversion layers LCL1 , LCL2 , LCL3 and the first reflective layer RFL1 .
  • the passivation layer PRL including an inorganic layer may have a thickness smaller than that of the passivation layer PRL including an organic layer, but is not limited thereto.
  • the passivation layer PRL may be a low refractive index layer.
  • the passivation layer PRL may have a lower refractive index than the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , and for example, may have a refractive index of about 1.5. Accordingly, it is possible to increase the light output efficiency.
  • the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may have a shape other than a dome shape.
  • each of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may have a flat top surface.
  • the first, second and third light conversion layers may be formed by controlling the material and/or process method of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 or through a subsequent process. (LCL1, LCL2, LCL3) may be flattened.
  • Each of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may be formed to have a larger surface area of the uppermost layer than when it has a dome shape.
  • the uppermost surface of each of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may have an area sufficient to secure an aperture ratio.
  • the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may have the same height as the first reflective layer RFL1 with respect to one surface of the base layer BSL.
  • the third insulating layer INS3 may be omitted.
  • the light control layer LCTL may be directly formed on one surface of the base layer BSL including the contact electrodes CNE.
  • the bank BNK may be formed as necessary.
  • the first, second, and third light conversion layers LCL1, LCL2, LCL3 by a printing process (eg, a PR printing process) on one surface of the base layer BSL including the bank BNK, etc. ), the light blocking layer LBP may be directly formed on the bank BNK.
  • the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may be formed. there is.
  • the bank BNK may be formed to directly contact (eg, contact) the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 .
  • the light blocking layer LBP′ in the form of integrating the bank BNK and the light blocking layer LBP according to the embodiment of FIG. 19 may be formed.
  • the first, second, and third light conversion layers LCL1, LCL2, and LCL3 by the inkjet method, the first, second and third light conversion layers LCL1, LCL2, On one surface of the base layer BSL (for example, on the first insulating layer INS1), the light blocking layer LBP′ and the first One reflective layer RFL1 may be sequentially formed.
  • the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may be formed, and then the first reflective layer RFL1 may be formed.
  • the light blocking layer LBP' may be formed of a single layer or multiple layers.
  • the light control layer LCTL includes first, second and third light conversion layers LCL1, LCL2, and LCL3, a light blocking layer LBP, a first reflective layer RFL1, and a protective layer ( A color filter layer (CFL) disposed on the PRL) may be further included.
  • An encapsulation layer ENC may be provided and/or disposed on the color filter layer CFL.
  • each element of the light control layer LCTL (eg, the first, second and third light conversion layers LCL1 , LCL2 , LCL3 ), the light blocking layer LBP, and the first reflective layer RFL1 ), the passivation layer PRL, and the color filter layer CFL) may be directly formed on one surface of the base layer BSL on which the pixels PXL are disposed.
  • the color filter layer CFL is provided on and/or disposed on the first, second, and third light conversion layers LCL1, LCL2, and LCL3. ) may be included.
  • the color filter layer CFL is provided between the first, second, and third color filters CF1, CF2, and CF3 to surround the first, second, and third color filters CF1, CF2, and CF3; /or the second reflective layer RFL2 disposed thereon may be included.
  • the first color filter CF1 is disposed on the first light conversion layer LCL1 and may include a color filter material that selectively transmits light of a color corresponding to the color of the first pixel PXL1 .
  • the first pixel PXL1 is a red pixel
  • the first light conversion layer LCL1 converts light emitted from the light emitting devices LD of the first pixel PXL1 into red light.
  • the first color filter CF1 may be a red color filter that selectively transmits red light emitted from the first light conversion layer LCL1.
  • the second color filter CF2 is disposed on the second light conversion layer LCL2 and may include a color filter material that selectively transmits light of a color corresponding to the color of the second pixel PXL2 .
  • the second pixel PXL2 is a green pixel
  • the second light conversion layer LCL2 converts light emitted from the light emitting devices LD of the second pixel PXL2 into green light.
  • the second color filter CF2 may be a green color filter that selectively transmits green light emitted from the second light conversion layer LCL2.
  • the third color filter CF3 is disposed on the third light conversion layer LCL3 and may include a color filter material that selectively transmits light of a color corresponding to the color of the third pixel PXL3 .
  • the third color filter ( CF3 may be a blue color filter that selectively transmits blue light emitted from the third light conversion layer LCL3.
  • the second reflective layer RFL2 may overlap the first reflective layer RFL1 .
  • the second reflective layer RFL2 includes openings corresponding to the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , and may be disposed on the first reflective layer RFL1 .
  • the first reflective layer RFL1 may be selectively formed.
  • the light blocking layer LBP may be provided between the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , and the first reflective layer RFL1 may not be provided. there is.
  • the second reflective layer RFL2 may be disposed on the light blocking layer LBP to overlap the light blocking layer LBP.
  • the light blocking layer LBP and the first reflective layer RFL1 are provided between the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , and the second reflective layer RFL2 includes It may be disposed on the first reflective layer RFL1 to overlap the first reflective layer RFL1 .
  • the second reflective layer RFL2 may include at least one kind of reflective material.
  • the second reflective layer RFL2 may include at least one metal layer. Accordingly, even if the color filter layer CFL is disposed on the light conversion layers LCL and the first reflective layer RFL1 , the mirror-type display device DD is realized, and the pixels PXL and the display panel including the same are realized. The light efficiency of (DP) can be improved.
  • the second reflective layer RFL2 including openings corresponding to the emission areas EA of the pixels PXL is first formed, and first, second, and third color filters are formed in the openings. (CF1, CF2, CF3) may be formed.
  • the first, second, and third color filters CF1 , CF2 , and CF3 may protrude above the second reflective layer RFL2 , but embodiments are not limited thereto.
  • the formation order of the first, second, and third color filters CF1 , CF2 , CF3 and the second reflective layer RFL2 and/or a manufacturing process therefor may be variously changed according to embodiments.
  • the second reflective layer RFL2 may be formed after the first, second, and third color filters CF1 , CF2 , and CF3 are first formed.
  • the encapsulation layer ENC may be disposed on the color filter layer CFL.
  • the encapsulation layer ENC may be formed on one surface of the base layer BSL to seal the display area DA in which the pixels PXL and the light control layer LCTL are formed.
  • the encapsulation layer ENC may be a single-layer or multi-layer thin-film encapsulation layer, but is not limited thereto.
  • the display panel DP has an upper substrate UPL provided and/or disposed on one surface of the base layer BSL on which the pixels PXL and the like are disposed to overlap at least the display area DA.
  • the upper substrate UPL may be disposed on the color filter layer CFL.
  • the color filter layer CFL may be formed on one surface of the upper substrate UPL.
  • the pixels PXL, the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , the light blocking layer LBP, and the first reflective layer RFL1 include the pixels PXL. It is formed on one surface of the base layer BSL (for example, the pixels PXL are formed), the first, second, and third color filters CF1 , CF2 , CF3 , and the second reflective layer RFL2 ) may be formed on one surface (eg, a lower surface or an inner surface) of the upper substrate UPL facing one surface of the base layer BSL.
  • a position of each element of the light control layer LCTL may be variously changed according to an embodiment.
  • a filler layer FIL may be selectively provided and/or disposed between the base layer BSL and the upper substrate UPL.
  • light emitting devices A filler having a relatively low refractive index may be filled so that the light emitted from the LD may be smoothly emitted in the upper direction of the pixels PXL.
  • a space between the lower plate and the upper plate of the display panel DP may be filled with an air layer.
  • the protective layer PRL may function as a filler, and the upper plate of the display panel DP including the upper substrate UPL and/or the color filter layer CFL may be in contact with the protective layer PRL. It may be disposed on the passivation layer PRL.
  • the second reflective layer RFL2 is first formed on one surface of the upper substrate UPL and the first, second, and third color filters CF1, CF2, and CF3 are formed.
  • the embodiments are not limited thereto.
  • the first, second, and third color filters CF1 , CF2 , and CF3 may be formed first, and the second reflective layer RFL2 may be formed.
  • the pixels PXL are formed on one surface of the base layer BSL, and the light control layer LCTL is formed on one surface of the upper substrate UPL to face the pixels PXL.
  • the color filter layer CFL, the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 , the light blocking layer LBP and/or the first reflective layer on one surface of the upper substrate UPL (RFL1) may be formed.
  • the light control layer LCTL includes the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 and a protective layer PRL covering one surface of the first reflective layer RFL1 . can do.
  • the light control layer LCTL is interposed between the first, second, and third light conversion layers LCL1 , LCL2 , LCL3 and the first reflective layer RFL1 and the color filter layer CFL.
  • a first passivation layer PRL1 may be included.
  • the light control layer LCTL is provided and/or disposed on the surfaces of the first, second, and third light conversion layers LCL1 , LCL2 , LCL3 (or the passivation layer PTL) and the light blocking layer LBP.
  • a second passivation layer PRL2 may be optionally further included.
  • the light control layer LCTL includes first and second passivation layers PRL1 and PRL2 as shown in FIG. 23 , or first, second and third passivation layers PRL1 and PRL2 as shown in FIG. 24 .
  • light conversion layers LCL1 , LCL2 , LCL3 , and a passivation layer PRL (corresponding to the first passivation layer PRL1 of FIG. 23 ) interposed between the first reflective layer RFL1 and the color filter layer CFL. and the second passivation layer PRL2 may not be included.
  • the second passivation layer PRL2 may be omitted. .
  • the display device layer DPL may selectively include a bank BNK.
  • the display device layer DPL includes the bank BNK disposed in the boundary region of the pixels PXL, thereby effectively preventing light leakage.
  • the third insulating layer INS3 includes at least one organic layer and may have a flat surface as shown in FIG. 23 .
  • the third insulating layer INS3 may include at least one inorganic layer and may have a surface profile protruding upward in a region including the bank BNK.
  • one region of the first, second, and third light conversion layers LCL1 , LCL2 , and LCL3 may be positioned inside a region surrounded by the bank BNK to be positioned closer to the light emitting devices LD. there is.
  • the light efficiency of the pixels PXL may be improved, and the pixels PXL and the light control layer LCTL may be brought into close contact with each other, thereby making the pixel It is possible to effectively prevent light leakage of the PXL.
  • the first and second reflective layers RFL1 and RFL2 illustrated in the embodiments of FIGS. 21 to 24 may be integrated into a multi-layered reflective layer RFL.
  • a multi-layered reflective layer RFL is formed on one surface of the upper substrate (UPL), and each color filter (CF) and a protective layer are formed in each area defined by the multi-layered reflective layer (RFL).
  • PRL the light conversion layer
  • at least one layer eg, at least one metal layer positioned relatively close to the base layer BSL constituting the multi-layered reflective layer RFL may include first, second, and third layers.
  • the reflective layer RFL may be formed as a single layer.
  • the light blocking layer LBP ′ may be formed on one surface of the base layer BSL to face the first reflective layer RFL1 .
  • the light blocking layer LBP' may be formed on the base layer BSL in a form in which the bank BNK and the light blocking layer LBP according to the embodiments of FIGS. 23 to 25 are integrated.
  • the third insulating layer INS3 may be formed entirely in the display area DA including the light blocking layer LBP' to cover the light blocking layer LBP', but is not limited thereto.
  • the third insulating layer INS3 may cover the emission areas EA of the pixels PXL and may be removed on the light blocking layer LBP'.
  • the third insulating layer INS3 may be omitted, and the light blocking layer LBP' may be in contact with the first reflective layer RFL1 .
  • the first reflective layer RFL1 and/or the second reflective layer RFL2 is disposed around the light conversion layer LCL disposed on the emission area EA of each pixel PXL. place the For example, on the light blocking layers LBP and LBP' disposed in the non-emission areas NEA of the pixels PXL (or on the non-emission areas NEA), the first reflective layer RFL1 ) and/or a second reflective layer RFL2 may be disposed. Accordingly, it is possible to provide the mirror-type display device DD and satisfy diversified consumer needs.
  • recycling of light emitted from each pixel PXL may be induced by at least the first reflective layer RFL1 . Accordingly, the optical efficiency of the pixels PXL and the display device DD including the pixels PXL may be increased.

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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 표시 영역을 포함한 베이스 층; 상기 표시 영역에 배열되며, 각각의 발광 영역에 배치된 각각의 발광 소자를 포함하는 제1 화소, 제2 화소 및 제3 화소; 각각 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소의 발광 영역 상에 배치된 제1 광 변환층, 제2 광 변환층 및 제3 광 변환층; 상기 제1, 제2 및 제3 광 변환층들의 사이에 배치되며, 상기 제1, 제2 및 제3 광 변환층들보다 낮은 높이를 가지고, 상기 제1, 제2 및 제3 광 변환층들의 측면 일부를 둘러싸는 차광층; 및 상기 차광층의 상부에 배치되며, 상기 제1, 제2 및 제3 광 변환층들을 둘러싸는 제1 반사층을 포함할 수 있다.

Description

표시 장치
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 광 효율을 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역을 포함한 베이스 층; 상기 표시 영역에 배열되며, 각각의 발광 영역에 배치된 각각의 발광 소자를 포함하는 제1 화소, 제2 화소 및 제3 화소; 각각 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소의 발광 영역 상에 배치된 제1 광 변환층, 제2 광 변환층 및 제3 광 변환층; 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층의 사이에 배치되며, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층보다 낮은 높이를 가지고, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층의 측면 일부를 둘러싸는 차광층; 및 상기 차광층의 상부에 배치되며, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층을 둘러싸는 제1 반사층을 포함할 수 있다.
일 실시예에서, 상기 제1 반사층은 상기 베이스 층의 일면을 기준으로 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층의 높이 이하의 높이를 가질 수 있고, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층에 대응하는 개구부들을 포함할 수 있다.
일 실시예에서, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소는 동일한 색의 빛을 방출하는 발광 소자들을 포함할 수 있다.
일 실시예에서, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층 중 적어도 하나는, 상기 발광 소자들로부터 방출되는 빛을 다른 색의 빛으로 변환하는 컬러 변환 입자들을 포함할 수 있다.
일 실시예에서, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층 중 적어도 하나는, 상기 발광 소자들로부터 방출되는 빛을 산란시키는 광 산란 입자들을 포함할 수 있다.
일 실시예에서, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층 각각은 돔 형상을 가질 수 있고, 상기 베이스 층의 일면을 기준으로 상기 제1 반사층보다 높은 높이로 돌출될 수 있다.
일 실시예에서, 상기 제1 반사층은 적어도 한 층의 금속막을 포함할 수 있다.
일 실시예에서, 상기 제1 반사층은, 제1 금속 물질을 포함하는 제1 금속막; 및 상기 제1 금속막 상에 배치되며 제2 금속 물질을 포함하는 제2 금속막을 포함할 수 있다.
일 실시예에서, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층 각각은 평탄한 상부면을 가질 수 있고, 상기 베이스 층의 일면을 기준으로, 상기 제1 반사층, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층은 서로 동일한 높이를 가질 수 있다.
일 실시예에서, 상기 차광층은 블랙 매트릭스 물질을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층 및 상기 제1 반사층과 중첩되는 보호층; 및 상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층, 상기 제1 반사층 및 상기 보호층 상에 배치된 컬러 필터층; 중 적어도 하나를 더 포함할 수 있다.
일 실시예에서, 상기 보호층은 적어도 한 층의 유기막을 포함할 수 있고, 상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층, 상기 차광층 및 상기 제1 반사층을 포함한 광 제어층의 표면을 평탄화할 수 있다.
일 실시예에서, 상기 컬러 필터층은, 상기 제1 광 변환층 상에 배치된 제1 컬러 필터; 상기 제2 광 변환층 상에 배치된 제2 컬러 필터; 상기 제3 광 변환층 상에 배치된 제3 컬러 필터; 및 상기 제1 컬러 필터, 상기 제2 컬러 필터 및 상기 제3 컬러 필터의 사이에 배치되며, 상기 제1 컬러 필터, 상기 제2 컬러 필터 및 상기 제3 컬러 필터를 둘러싸는 제2 반사층을 포함할 수 있다.
일 실시예에서, 상기 제2 반사층은 적어도 한 층의 금속막을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 컬러 필터층 상에 배치되며 상기 표시 영역을 밀봉하도록 상기 베이스 층의 일면 상에 배치된 봉지층을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 컬러 필터층 상에 배치된 상부 기판을 더 포함할 수 있다.
일 실시예에서, 상기 제1 화소, 상기 제2 화소, 상기 제3 화소, 상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층, 상기 차광층 및 상기 제1 반사층은 상기 베이스 층의 일면 상에 배치될 수 있고, 상기 컬러 필터층은 상기 베이스 층의 일면과 마주하는 상기 상부 기판의 일면 상에 배치될 수 있다.
일 실시예에서, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소는 상기 베이스 층의 일면 상에 배치될 수 있고, 상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층, 상기 제1 반사층 및 상기 컬러 필터층은 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소와 마주하도록 상기 상부 기판의 일면 상에 배치될 수 있다.
일 실시예에서, 상기 차광층은 상기 제1 반사층과 마주하도록 상기 베이스 층의 일면 상에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소의 비발광 영역들에 배치되며, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소 각각의 발광 영역을 둘러싸는 차광성의 뱅크를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 각 화소의 발광 영역 상에 배치되는 광 변환층의 주변에 반사층을 배치한다. 이에 따라, 미러형의 표시 장치를 제공하여, 다양화되는 소비자 욕구를 만족시킬 수 있다.
또한, 본 발명의 실시예들에 따르면, 상기 반사층에 의해 각각의 화소로부터 방출된 광의 재순환을 유도할 수 있다. 이에 따라, 화소들 및 이를 포함한 표시 장치의 광 효율을 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 패널의 구성을 개략적으로 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 5는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 의한 표시 패널을 나타내는 평면도이다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 9는 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 10은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 11 및 도 12는 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도이다.
도 13 내지 도 26은 각각 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 단면도이다. 도 3은 본 발명의 일 실시예에 의한 표시 패널(DP)의 구성을 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NA)("베젤 영역"이라고도 함)을 포함할 수 있다. 표시 영역(DA)은 화소들을 포함하며 영상을 표시하는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 제외한 영역으로서, 비표시 영역(NA)에서는 영상이 표시되지 않을 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있고, 화소들을 포함할 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있고, 표시 영역(DA)에는 화소들이 배열될 수 있다.
표시 영역(DA)은 표시 장치(DD)의 적어도 일면에 형성될 수 있다. 일 예로, 표시 영역(DA)은 표시 장치(DD)의 전면에 형성될 수 있고, 이외에도 표시 장치(DD)의 측면 및/또는 배면에도 추가적으로 형성될 수 있다.
비표시 영역(NA)은 표시 영역(DA)의 적어도 일 영역을 둘러싸도록 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NA)은 표시 영역(DA)의 화소들에 연결되는 배선들, 패드들 및/또는 구동 회로를 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있다. 일 예로, 표시 장치(DD)는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)는 원형 또는 타원형 등의 형상을 가질 수도 있다. 도 1에서는 각진 모서리를 포함하는 표시 장치(DD)를 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 표시 장치(DD)는 곡선형의 모서리를 포함할 수도 있다.
편의상 도 1에서는 표시 장치(DD)가 한 쌍의 단변과 한 쌍의 장변을 포함한 직사각형의 판 형상을 가지는 것으로 도시하기로 하며, 단변의 연장 방향을 제1 방향(DR1)으로, 장변의 연장 방향을 제2 방향(DR2)으로, 상기 장변과 단변의 연장 방향에 수직한 방향(일 예로, 표시 장치(DD)의 두께 또는 높이 방향)을 제3 방향(DR3)으로 규정하기로 한다. 다만, 상기 방향들은 표시 장치(DD)의 형상에 따라 변경될 수 있다.
표시 장치(DD)는 적어도 일 영역이 변형될 수 있도록 가요성(flexibility)을 가지거나, 전체 영역에서 실질적으로 변형되지 않도록 가요성을 가지지 않을 수 있다. 예를 들어, 표시 장치(DD)는 가요성의(flexible) 표시 장치이거나, 경성의(rigid) 표시 장치일 수 있다. 표시 장치(DD)의 적어도 일 영역이 가요성을 가질 경우, 상기 가요성을 가지는 부분은 접히거나 휘어지거나 말리는 형태로 변형될 수 있다.
도 2를 참조하면, 표시 장치(DD)는, 표시 패널(DP)과 상기 표시 패널(DP)의 상부에 배치되는 윈도우(WD)를 포함할 수 있다. 일 실시예에서, 윈도우(WD)는 표시 패널(DP)과 통합될 수 있다. 예를 들어, 윈도우(WD)는 표시 패널(DP)의 일면 상에 직접 형성될 수 있다. 다른 실시예에서, 윈도우(WD)는 표시 패널(DP)과 별개로 제조된 이후, 광학 투명 점착(또는 접착) 부재(OCA)를 통해 표시 패널(DP)과 결합될 수 있다.
표시 패널(DP)은 영상을 표시하기 위한 화소들을 포함하며, 다양한 종류 및/또는 구조의 표시 패널일 수 있다. 일 실시예에서, 표시 패널(DP)은 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형의 무기 발광 다이오드를 이용한 발광 표시 패널일 수 있으나, 이에 한정되지는 않는다.
윈도우(WD)는 표시 패널(DP) 상에 배치되어 외부 충격으로부터 표시 패널(DP)을 보호하며, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다. 윈도우(WD)는 유리 또는 플라스틱을 비롯하여 다양한 물질로 형성될 수 있고, 적어도 일 영역에서 가요성을 가지거나, 전체 영역에서 가요성을 가지지 않을 수 있다.
표시 장치(DD)는 터치 센서 등과 같은 적어도 한 종류의 센서를 더 포함할 수 있다. 일 예로, 표시 장치(DD)는 터치 센서, 지문 센서, 압력 센서 및/또는 온도 센서 등을 포함할 수 있다.
각각의 센서는 표시 패널(DP)과 통합될 수 있거나, 표시 패널(DP)과 별개로 제조되어 표시 패널(DP)의 주변(일 예로, 전면, 배면 및/또는 측면)에 배치될 수 있다. 예를 들어, 터치 센서는 표시 패널(DP)과 윈도우(WD)의 사이에 위치하도록 표시 패널(DP)의 전면(영상이 표시될 수 있는 상부면) 상에 제공되거나, 표시 패널(DP)과 통합될 수 있으나, 터치 센서의 위치가 이에 한정되지는 않는다.
도 3을 참조하면, 표시 패널(DP)은 베이스 층(BSL)과, 상기 베이스 층(BSL)의 일면 상에 순차적으로 배치된 화소 회로층(PCL), 표시 소자층(DPL) 및 봉지층(ENC)을 포함할 수 있다. 표시 패널(DP)은 표시 소자층(DPL)으로부터 방출되는 광의 특성을 변환 및/또는 조절하기 위한 광 제어층(LCTL)을 더 포함할 수 있다.
예를 들어, 표시 패널(DP)이 수동형 표시 패널일 경우, 화소 회로층(PCL)은 생략될 수도 있다. 이 경우, 화소들을 구동하기 위한 배선들은 표시 소자층(DPL)의 하부에 배치되거나, 표시 소자층(DPL)에 직접 연결되거나, 및/또는 표시 소자층(DPL) 상에 형성될 수 있다.
실시예에 따라서는 봉지층(ENC)을 형성하는 대신, 화소들이 배치 및/또는 형성된 베이스 층(BSL)의 일면 상에 상부 기판을 배치할 수도 있을 것이다. 상기 상부 기판은 실링재에 의해 베이스 층(BSL)에 접착될 수 있다.
베이스 층(BSL)은 경성 또는 가요성의 기판(또는 필름)일 수 있다. 일 실시예에서, 베이스 층(BSL)이 경성 기판인 경우, 베이스 층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나 이상일 수 있다. 다른 실시예에서, 베이스 층(BSL)이 가요성 기판인 경우, 베이스 층(BSL)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나 이상일 수 있다. 베이스 층(BSL)은 유리 섬유 강화 플라스틱(FRP: Fiber glass reinforced plastic)을 포함할 수도 있다.
베이스 층(BSL)의 일면 상에는 화소 회로층(PCL)이 제공 및/또는 배치될 수 있다. 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하는 회로 소자들 및 상기 회로 소자들에 연결되는 각종 배선들을 포함할 수 있다. 일 예로, 화소 회로층(PCL)은 각 화소의 화소 회로를 구성하는 트랜지스터들 및 스토리지 커패시터와, 각각의 화소 회로에 연결되는 게이트선들, 데이터선들 및 전원선들을 포함할 수 있다. 실시예에 따라, 게이트선들은 적어도 주사선들을 포함할 수 있으며, 이외에도 다른 종류의 제어선들을 선택적으로 더 포함할 수 있다. 화소 회로층(PCL)은 상기 회로 소자들 및/또는 배선들을 커버하는 보호층을 비롯하여 적어도 한 층의 절연층을 더 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 각 화소의 광원을 구성하는 발광 소자를 포함할 수 있다. 일 실시예에서, 발광 소자는 무기 발광 다이오드(일 예로, 나노미터 내지 마이크로미터 스케일의 크기를 가진 초소형의 무기 발광 다이오드)일 수 있으나, 이에 한정되지는 않는다.
광 제어층(LCTL)은 표시 패널(DP)의 영상 표시면 측에 제공 및/또는 배치될 수 있다. 예를 들어, 표시 패널(DP)이 표시 소자층(DPL)의 상부 방향(일 예로, 제3 방향(DR3))으로 빛을 방출하여 상기 표시 패널(DP)의 전면에서 영상을 표시하는 경우, 광 제어층(LCTL)은 표시 소자층(DPL)의 상부에 배치될 수 있다. 일 예로, 광 제어층(LCTL)은 표시 소자층(DPL)과 봉지층(ENC)의 사이에 제공 및/또는 배치될 수 있다.
광 제어층(LCTL)은, 각 화소(PXL)의 색에 부합되는 색의 컬러 필터를 포함한 컬러 필터층, 및/또는 적어도 하나의 색에 대응하는 컬러 변환 입자들(일 예로, 퀀텀 닷) 및/또는 광 산란 입자들을 포함하는 광 변환층을 포함함으로써, 표시 소자층(DPL)의 각 화소 영역에서 생성된 빛을 변환할 수 있다. 예를 들어, 광 제어층(LCTL)은 표시 소자층(DPL)에서 생성된 광 중 특정 파장대역의 광을 선택적으로 투과시키거나, 및/또는 표시 소자층(DPL)에서 생성된 광의 파장대역을 변환할 수 있다.
표시 소자층(DPL) 및/또는 광 제어층(LCTL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 상부 기판(또는 "봉지 기판"이라고도 함)이거나 다중 층의 박막 봉지층일 수 있다. 봉지층(ENC)이 다중 층의 박막 봉지층인 경우, 봉지층(ENC)은 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 봉지층(ENC)은 무기막, 유기막 및 무기막이 차례로 적층된 형태의 다중 층 구조를 가질 수 있다. 봉지층(ENC)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투하는 것을 방지함으로써, 화소들을 보호할 수 있다.
도 4는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이고, 도 5는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 4는 본 발명의 일 실시예에 의한 화소의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 5는 도 4의 Ⅰ~Ⅰ' 선에 따른 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 4 및 도 5를 참조하면, 발광 소자(LD)는, 일 방향을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함한다. 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 선택적으로 더 포함할 수 있다. 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 로드) 형상으로 제공되며, 길이 방향(또는 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는 상부면)일 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는 하부면)일 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이 방향으로 긴(일 예로, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄할 수 있다. 발광 소자(LD)의 단면의 형상이 특정 형상에 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나 이상의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 대략 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 가질 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하는 경우, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로서 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)의 제1 도전형과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치된다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 전극 또는 배선 등에 원활히 연결하기 위한 컨택 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
전극층(ETL)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 전극층(ETL)은 불투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과하지 않고 상기 전극층(ETL)이 배치된 발광 소자(LD)의 일 단부를 제외한 영역을 통해 발광 소자(LD)의 외부로 방출될 수 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL) 및 제1 반도체층(SCL1)을 노출할 수 있다.
발광 소자(LD)의 표면, 특히 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공될 경우, 상기 절연 피막(INF)은 상기 발광 소자(LD)에서 쇼트 결함이 발생하는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공될 경우, 발광 소자(LD)의 표면 결함을 최소화 또는 저감하여 수명 및 효율을 향상시킬 수 있다. 각각의 발광 소자(LD)에 절연 피막(INF)이 형성되면, 상기 절연 피막(INF)은, 다수의 발광 소자들(LD)이 서로 인접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 경우, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 일 실시예에서, 소수성 재료를 이용하여 절연 피막(INF) 자체를 소수성막으로 형성하거나, 절연 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, 실리콘 산화물(SiOx)(일 예로, SiO2), 실리콘 질화물(SiNx)(일 예로, Si3N4), 알루미늄 산화물(AlxOy)(일 예로, Al2O3), 및 타이타늄 산화물(TixOy)(일 예로, TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일 정도의 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 각종 발광 장치의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
발광 소자(LD)의 구조, 형상 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 전극층(ETL)을 포함하지 않을 수 있다. 발광 소자(LD)는 제1 반도체층(SCL1)의 일 단부에 배치된 다른 전극층을 더 포함할 수도 있다. 발광 소자(LD)는 코어-쉘 구조로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 표시 장치(DD)를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널(DP)의 각 화소 내에 발광 소자들(LD)을 배열하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않으며, 발광 소자(LD)는 조명 장치 등과 같은 다른 종류의 장치에도 이용될 수 있다.
도 6은 본 발명의 일 실시예에 의한 표시 패널(DP)을 나타내는 평면도이다. 실시예에 따라, 도 6의 표시 패널(DP)은 도 4 및 도 5의 실시예들에서 설명한 발광 소자(LD)를 각 화소의 광원으로서 이용할 수 있다. 예를 들어, 표시 패널(DP)의 각 화소 유닛(PXU)("화소 그룹"이라고도 함) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 6에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부, 배선들 및/또는 패드들이 표시 패널(DP)에 더 배치될 수 있다.
도 6을 참조하면, 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공 및/또는 배치된 화소들을 포함할 수 있다. 실시예에 따라, 화소들은 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 이하에서, 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3) 중 하나 이상의 화소를 임의로 지칭하거나, 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(DP)의 중앙 영역에 배치되고, 비표시 영역(NA)은 표시 영역(DA)을 둘러싸도록 표시 패널(DP)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NA)의 위치는 변경될 수 있다. 표시 영역(DA)은 영상이 표시될 수 있는 화면을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배열될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 제공될 수 있는 복수의 화소 영역들을 포함할 수 있다. 상기 표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치되며, 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 스트라이프(Stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 화소들(PXL)이 규칙적으로 배열될 수 있다. 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는, 제1 색의 빛을 방출하기 위한 제1 화소들(PXL1), 제2 색의 빛을 방출하기 위한 제2 화소들(PXL2), 및 제3 색의 빛을 방출하기 위한 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접한 적어도 하나의 제1 화소(PXL1), 적어도 하나의 제2 화소(PXL2) 및 적어도 하나의 제3 화소(PXL3)는, 하나의 화소 유닛(PXU)을 구성할 수 있다.
본 발명의 실시예를 설명함에 있어서, 서로 인접한 세 개의 화소들(PXL)이 하나의 화소 유닛(PXU)을 구성하는 것으로 가정하기로 하나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 개수, 종류 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하기 위한 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하기 위한 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하기 위한 청색 화소일 수 있다. 일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 각각 제1 색, 제2 색 및 제3 색의 발광 소자들(LD)을 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는, 서로 동일한 색의 빛을 방출하는 발광 소자들(LD)을 포함하되, 각각의 발광 영역 상에 (또는, 각각의 발광 영역에) 배치된 서로 다른 색상의 광 변환층을 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다.
다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특정 색상, 종류 및/또는 개수에 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)로부터 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 4 및 도 5의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도의 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성할 수도 있다.
또한, 화소(PXL)는 아래에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 아래에서 설명되는 실시예들 중 하나의 실시예가 적용되거나 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 7 및 도 8은 능동형 발광 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 7 및 도 8에 도시된 각각의 화소(PXL)는 도 6의 표시 패널(DP)에 구비된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 하나일 수 있다. 또한, 상기 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
도 7 및 도 8을 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 화소(PXL)는 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 연결될 수 있고, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 발광부(EMU)의 제1 전극(ELT1) 사이에 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 백 게이트 전극(BGE)(또는 하부 금속층(BML: Bottom Metal Layer))을 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 백 게이트 전극(BGE)은 절연층을 사이에 두고 서로 중첩될 수 있다. 백 게이트 전극(BGE)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 또는 드레인 전극에 연결될 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 이러한 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급되는 경우에 턴-온될 수 있고, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급될 수 있고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결될 수 있고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 발광부(EMU)의 제1 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 연결될 수 있다. 이러한 제3 트랜지스터(M3)는 센싱 기간 동안 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 발광부(EMU)의 제1 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 7 및 도 8에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1, 제2 및 제3 트랜지스터들(M1, M2, M3)이 모두 N형 트랜지스터들로 도시되었으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 7 및 도 8에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 발광부(EMU)의 제1 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
다른 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 발광부(EMU)는 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는, 도 7의 실시예에서와 같이 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2), 및 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 발광 소자들(LD)을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 각 화소(PXL)의 화소 전극들(ELT)을 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 제1 전원(VDD)보다 발광 소자들(LD)의 문턱 전압 이상 낮은 저전위 전원으로 설정될 수 있다.
각각의 발광 소자(LD)는, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 예를 들어, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
도 7에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직병렬 구조의 발광부(EMU)를 포함할 수도 있다. 일 예로, 발광부(EMU)는, 도 8의 실시예에서와 같이 두 개의 직렬 단들에 나뉘어 연결된 발광 소자들(LD)을 포함할 수 있다.
도 8을 참조하면, 발광부(EMU)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 제3 전극(ELT3) 및 제4 전극(ELT4)과 상기 제3 및 제4 전극들(ELT3, ELT4)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다. 제1 내지 제4 전극들(ELT1~ELT4)은 각 화소(PXL)의 화소 전극들(ELT)을 구성할 수 있다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제4 전극(ELT4)은 상기 발광부(EMU)의 캐소드 전극일 수 있다. 발광부(EMU)의 두 직렬 단들의 사이에서 직접 연결된 전극들, 일 예로, 제2 및 제3 전극들(ELT2, ELT3)은 서로 일체 또는 비일체로 연결되어 하나의 중간 전극(IET)을 구성할 수 있다. 상기 제2 및 제3 전극들(ELT2, ELT3)을 통합하여 하나의 중간 전극(IET)으로 간주할 수도 있다.
각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는 세 개 이상의 직렬 단들에 연결된 발광 소자들(LD)을 포함할 수도 있다.
각각의 직렬 단은, 한 쌍의 화소 전극들(ELT)과 상기 한 쌍의 화소 전극들(ELT)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특정 개수에 한정되지는 않는다.
도 7 및 도 8에서는 발광 소자들(LD)을 병렬 구조 또는 직병렬 구조로 연결한 실시예를 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 발광부(EMU)를 구성하는 발광 소자들(LD)을 서로 직렬로만 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 발광부(EMU)가 형성된다고 하면, 상기 발광 소자들(LD)을 직렬 또는 직병렬 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직병렬 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
각각의 발광 소자(LD)는, 적어도 하나의 화소 전극(ELT)(일 예로, 제1 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 적어도 하나의 다른 화소 전극(ELT)(일 예로, 제2 전극(ELT2) 또는 제4 전극(ELT4)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 예를 들어, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 이와 같이 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 유효 광원들이 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급되는 경우에 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 화소 전극들(ELT)의 사이에 순방향의 구동 전압이 인가되는 경우에도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 9는 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 일 예로, 도 9는 표시 영역(DA)에서 서로 인접하도록 위치되어 하나의 화소 유닛(PXU)을 구성하는 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 배치되는 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)과, 각각 상기 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)의 상부에 배치되는 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3), 차광층(LBP) 및 제1 반사층(RFL1)을 중심으로, 표시 영역(DA)의 구조를 나타낸다.
도 9에서는 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 각각이 도 8의 실시예에서와 같이 각각 2단 직병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하기로 하나, 실시예들이 이에 한정되지는 않는다. 또한, 도 9에서는 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)의 발광부들(EMU)을 중심으로 상기 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)의 구조를 나타내기로 한다. 실시예에 따라, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
도 6 내지 도 9를 참조하면, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은, 각각 제1 화소 영역(PXA1), 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 내에 제공된 발광 영역(EA)을 포함한다.
이하에서, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 중 적어도 하나를 임의로 지칭하거나, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)을 포괄적으로 지칭하는 경우에, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다. 유사하게, 각각 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 제공되는 제1, 제2 및 제3 화소 영역들(PXA1, PXA2, PXA3) 중 적어도 하나를 임의로 지칭하거나, 상기 제1, 제2 및 제3 화소 영역들(PXA1, PXA2, PXA3)을 포괄적으로 지칭하는 경우에, "화소 영역(PXA)" 또는 "화소 영역들(PXA)"이라 하기로 한다.
한편, 도 9에서는 각각의 화소(PXL)가 배치되는 각각의 화소 영역(PXA)이 직사각형의 판 형상을 가지는 실시예를 도시하기로 하며, 각 화소 영역(PXA)의 단변 및 장변의 연장 방향을 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 표시하기로 한다. 다만, 이는 화소 영역(PXA)의 크기 및/또는 형상 등에 따라 변경될 수 있다.
각각의 화소(PXL)는 발광부(EMU)의 각 직렬 단에 대응하는 발광 소자 배열 영역들(AR)을 포함할 수 있다. 예를 들어, 화소(PXL)는 제1 직렬 단에 대응하는 제1 발광 소자 배열 영역(AR1)과 제2 직렬 단에 대응하는 제2 발광 소자 배열 영역(AR2)을 포함할 수 있다.
각각의 화소 영역(PXA)에서, 적어도 하나의 발광 소자 배열 영역(AR)을 포함한 영역은 해당 화소(PXL)의 발광 영역(EA)을 구성할 수 있다. 각각의 화소 영역(PXA)에서, 발광 영역(EA)을 제외한 나머지 영역은 비발광 영역(NEA)일 수 있다. 실시예에 따라, 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸도록 상기 발광 영역(EA)의 주변에 배치될 수 있다.
예를 들어, 화소 영역(PXA)은, 발광 소자들(LD)을 포함함으로써 빛을 방출할 수 있는 발광 영역(EA)과, 발광 영역(EA)을 제외한 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EA)은 적어도 하나의 직렬 단에 대응하는 적어도 하나의 발광 소자 배열 영역(AR)을 포함할 수 있다.
각각의 발광 소자 배열 영역(AR)은 적어도 한 쌍의 화소 전극들(ELT)과, 상기 화소 전극들(ELT)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 제1 발광 소자 배열 영역(AR1)은 제1 직렬 단에 대응하는 영역으로서, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 유사하게, 제2 발광 소자 배열 영역(AR2)은 제2 직렬 단에 대응하는 영역으로서, 제3 전극(ELT3) 및 제4 전극(ELT4)과, 제3 및 제4 전극들(ELT3, ELT4)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다.
각각의 발광 소자 배열 영역(AR)은, 각각의 화소 전극(ELT)을 인접한 발광 소자들(LD)에 안정적으로 연결하거나, 및/또는 연속된 두 직렬 단들을 연결하기 위한 컨택 전극들(CNE)을 더 포함할 수 있다. 본 실시예를 설명함에 있어서, 제1 및 제2 전극들(ELT1, ELT2)과 제3 및 제4 전극들(ELT3, ELT4)을 화소 전극들(ELT)로 규정하고, 컨택 전극들(CNE)은 상기 화소 전극들(ELT)과 별개의 요소로 설명하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2), 제3 및 제4 전극들(ELT3, ELT4), 및 컨택 전극들(CNE)을 모두 포괄하여 화소 전극들(ELT)로 간주할 수도 있다.
실시예에 따라, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)은 실질적으로 동일 또는 유사한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치되는 발광 소자들(LD)의 개수나, 화소 전극들(ELT) 및/또는 컨택 전극들(CNE)의 형상 등은 서로 동일하거나 상이할 수 있다.
화소(PXL)의 구조를 보다 전체적인 관점에서 설명하면, 화소(PXL)는, 해당 화소 영역(PXA)에 형성된 화소 전극들(ELT), 각각의 발광 소자 배열 영역(AR)에서 화소 전극들(ELT)의 사이에 배열된 발광 소자들(LD), 및 상기 발광 소자들(LD)을 화소 전극들(ELT)의 사이에 안정적으로 연결하기 위한 컨택 전극들(CNE)을 포함할 수 있다.
화소(PXL)는 화소 전극들(ELT)의 하부에 배치되는 뱅크 패턴(BNP)을 더 포함할 수 있다. 뱅크 패턴(BNP)은 분리형 또는 일체형의 패턴으로 구성될 수 있다.
화소(PXL)는 각각의 발광 영역(EA)을 둘러싸는 차광성 뱅크(미도시)를 선택적으로 더 포함할 수 있다. 일 예로, 화소(PXL)는 차광층(LBP) 및 제1 반사층(RFL1)과 중첩되도록 비발광 영역(NEA)에 배치되는 차광성 뱅크를 더 포함할 수도 있다.
실시예에 따라, 화소들(PXL)이 형성되는 베이스 층(BSL)의 일면 상에, 뱅크 패턴(BNP), 화소 전극들(ELT), 발광 소자들(LD) 및 컨택 전극들(CNE)이 순차적으로 배치될 수 있다. 화소(PXL)의 단면 구조에 대한 상세한 설명은 후술하기로 한다.
뱅크 패턴(BNP)은 화소 전극들(ELT) 각각의 일 영역과 중첩되도록 화소 전극들(ELT)의 하부에 배치될 수 있다. 뱅크 패턴(BNP)은 분리형 또는 일체형의 패턴으로 구성될 수 있다.
예를 들어, 뱅크 패턴(BNP)은 각각의 화소 전극(ELT)의 하부에 개별적으로 제공 및/또는 배치된 분리형 패턴들로 구성되거나, 적어도 두 개의 인접한 화소 전극들(ELT)과 공통으로 중첩되는 패턴들로 구성될 수 있다. 다른 예로서, 뱅크 패턴(BNP)은 표시 영역(DA)의 전반에서 일체로 연결된 일체형의 패턴으로 형성될 수도 있다.
뱅크 패턴(BNP)에 의해 발광 소자들(LD)의 주변에 벽(wall) 구조물이 형성될 수 있다. 구체적으로, 뱅크 패턴(BNP)이 화소 전극들(ELT) 각각의 일 영역 하부에 배치됨에 따라, 상기 뱅크 패턴(BNP)이 형성된 영역에서 화소 전극들(ELT)이 상부 방향으로 돌출될 수 있다. 이에 따라, 뱅크 패턴(BNP)은 화소 전극들(ELT)과 함께 반사성의 벽 구조물을 구성할 수 있다. 예를 들어, 화소 전극들(ELT) 및/또는 뱅크 패턴(BNP)을 반사성을 가지는 물질로 형성하거나, 상기 화소 전극들(ELT) 및/또는 뱅크 패턴(BNP)의 돌출된 측벽 상에 반사성을 가지는 적어도 하나의 반사막을 형성할 수 있다. 이에 따라, 화소 전극들(ELT)과 마주하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 보다 표시 패널(DP)의 정면 방향을 향하도록 가이드될 수 있다. 이와 같이, 뱅크 패턴(BNP)을 이용하여 화소 전극들(ELT)의 일 영역을 상부 방향으로 돌출시킬 경우, 화소들(PXL)의 광 효율을 향상시킬 수 있다.
화소 전극들(ELT)은 각각의 발광 소자 배열 영역(AR)에 배치된 적어도 한 쌍의 전극들을 포함할 수 있다. 예를 들어, 화소 전극들(ELT)은, 제1 발광 소자 배열 영역(AR1)에서 서로 마주하는 제1 전극(ELT1) 및 제2 전극(ELT2)과, 제2 발광 소자 배열 영역(AR2)에서 서로 마주하는 제3 전극(ELT3) 및 제4 전극(ELT4)을 포함할 수 있다.
화소 전극들(ELT)은 각각의 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격될 수 있고, 각각 제2 방향(DR2)을 따라 연장될 수 있다. 일 실시예에서, 제1 방향(DR1)은 표시 영역(DA)의 행 방향(또는, 가로 방향)일 수 있고, 제2 방향(DR2)은 표시 영역(DA)의 열 방향(또는, 세로 방향)일 수 있으나, 이에 한정되지는 않는다.
각각의 화소 영역(PXA)에서, 화소 전극들(ELT)은 균일한 폭을 가지거나 불균일한 폭을 가질 수 있으며, 굴곡부를 포함하거나 포함하지 않을 수 있다. 예를 들어, 화소 전극들(ELT) 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
표시 영역(DA)의 전반에서, 화소 전극들(ELT) 중 일부는 먼저 하나의 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 영역(일 예로, 각 화소 영역(PXA)의 상단 및/또는 하단 영역)에서 단선되어 각각의 화소 전극(ELT)으로 분리될 수 있다. 이에 따라, 각각의 발광 영역(EA)에 발광 소자들(LD)을 정렬하기 위한 정렬 신호들의 수를 저감할 수 있고, 화소 전극들(ELT)은 개별적으로 구동되도록 분리될 수 있다.
각 직렬 단을 구성하는 한 쌍의 화소 전극들(ELT)은 각각의 발광 소자 배열 영역(AR)에서 서로 근접하게 배치되고, 나머지 영역에서는 상대적으로 먼 거리에 배치될 수 있다. 예를 들어, 한 쌍의 화소 전극들(ELT)은, 각각의 발광 소자 배열 영역(AR)에서 상대적으로 좁은 간격을 두고 서로 마주할 수 있고, 비발광 영역(NEA)에서는 상대적으로 넓은 간격을 두고 서로 마주할 수 있다. 이를 위해, 적어도 하나의 화소 전극(ELT)을 굴곡지거나, 영역 별로 상이한 폭을 가지도록 형성될 수 있다.
이에 따라, 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 공급 및 정렬함에 있어서, 발광 소자들(LD)을 원하는 영역에 배열할 수 있게 된다. 예를 들어, 화소 전극들(ELT)(또는, 상기 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들)에 정렬 신호를 인가하여 각각의 화소 영역(PXA)에 발광 소자들(LD)을 정렬할 경우, 상기 화소 전극들(ELT) 사이의 거리가 가까운 발광 소자 배열 영역들(AR)에서 보다 강한 전계가 발생할 수 있고, 발광 소자들(LD)이 발광 소자 배열 영역들(AR)의 내부에 배열될 수 있다.
각 화소(PXL)의 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은, 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 연결될 수 있다. 그리고, 각 화소(PXL)의 화소 전극들(ELT) 중 다른 하나, 일 예로 제4 전극(ELT4)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결될 수 있다.
일 실시예에서, 화소 전극들(ELT)은 컨택 전극들(CNE)을 통해 발광 소자들(LD)에 연결될 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 각각의 컨택 전극(CNE)을 통해 인접한 적어도 하나의 발광 소자(LD)의 제1 단부(EP1) 또는 제2 단부(EP2)에 연결될 수 있다.
발광 소자들(LD)은 각각의 발광 소자 배열 영역(AR)에 나뉘어 배열 및/또는 배치될 수 있다. 이러한 발광 소자들(LD)은 각각의 발광 소자 배열 영역(AR)에 배치된 한 쌍의 화소 전극들(ELT)의 사이에 배열될 수 있다. 여기서, 발광 소자들(LD)이 한 쌍의 화소 전극들(ELT)의 사이에 배열된다 함은, 상기 발광 소자들(LD)의 적어도 일 영역이 상기 한 쌍의 화소 전극들(ELT) 사이의 영역 및/또는 그의 상/하부 영역에 배열됨을 의미할 수 있다.
예를 들어, 발광 소자들(LD)은, 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 나뉘어 배열된 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배열 및 연결되고, 제2 발광 소자들(LD2)은 제3 및 제4 전극들(ELT3, ELT4)의 사이에 배열 및 연결될 수 있다.
일 실시예에서, 발광 소자들(LD)은 각각의 컨택 전극(CNE)에 의해 각각의 화소 전극(ELT)에 연결될 수 있다. 연속한 두 직렬 단들에 배치된 발광 소자들(LD)은 적어도 하나의 컨택 전극(CNE)에 의해 서로 직렬로 연결될 수 있다.
예를 들어, 화소(PXL)는, 각각의 화소 전극(ELT) 상에 배치되며 상기 화소 전극(ELT)에 인접한 적어도 하나의 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)를 해당 화소 전극(ELT)에 연결하는 컨택 전극들(CNE)을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 내지 제3 컨택 전극들(CNE1~CNE3)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제1 전극(ELT1) 상에 배치될 수 있다. 이러한 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1)을 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 전극(ELT2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제2 전극(ELT2)에 연결할 수 있다. 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제3 전극(ELT3) 상에도 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제3 전극(ELT3)에 연결할 수 있다.
이를 위해, 제2 컨택 전극(CNE2)은 제1 발광 소자 배열 영역(AR1)으로부터 제2 발광 소자 배열 영역(AR2)으로 연장되며, 제2 전극(ELT2)을 제3 전극(ELT3)에 연결할 수 있다. 다른 실시예에서, 제2 컨택 전극(CNE2)은 각각 제1 및 제2 발광 소자 배열 영역들(AR1, AR2)에 배치된 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 연결될 수도 있다. 제2 컨택 전극(CNE2)에 의해 제1 직렬 단과 제2 직렬 단이 연결될 수 있다.
제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제4 전극(ELT4) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제4 전극(ELT4)에 연결할 수 있다.
상술한 바와 같이, 컨택 전극들(CNE)을 이용하여 화소 전극들(ELT) 및 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 컨택 전극들(CNE)을 이용하여 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)을 직렬로 연결할 수 있다.
각각의 발광 소자 배열 영역(AR)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호를 조정하거나 자계를 형성하는 등에 의해, 각각의 발광 소자 배열 영역(AR)에서 보다 많은 개수(또는, 비율)의 발광 소자들(LD)이 특정 방향으로 정렬될 수 있도록 상기 발광 소자들(LD)을 편향 정렬할 수 있다. 컨택 전극들(CNE)을 이용하여 보다 다수인 발광 소자들(LD)의 배열 방향에 맞춰 화소 전극들(ELT)을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 개선하고, 화소(PXL)의 광 효율을 향상시킬 수 있게 된다.
일 예로, 각각의 화소 영역(PXA)에서 제1 방향(DR1) 상의 양측에 위치하는 제1 및 제2 사이드 영역들(일 예로, 좌측 및 우측 영역들)에 배치된 제1 및 제2 정렬 배선들(일 예로, 제1 및 제3 전극들(ELT1, ELT3)에 대응하는 정렬 배선들)에 제1 정렬 신호를 인가할 수 있고, 상기 제1 및 제2 사이드 영역들 사이의 중앙 영역에 배치된 제3 정렬 배선(들)(일 예로, 제2 및 제4 전극들(ELT2, ELT4)에 대응하는 정렬 배선들)에 제2 정렬 신호를 인가할 수 있다. 제1 발광 소자들(LD1)의 제1 단부들(EP1)이 보다 제1 정렬 배선(일 예로, 제1 전극(ELT1)으로 분리되는 정렬 배선)을 향할 수 있고, 제2 발광 소자들(LD2)의 제1 단부들(EP1)이 보다 제2 정렬 배선(일 예로, 제3 전극(ELT3)으로 분리되는 정렬 배선)을 향할 수 있도록, 발광 소자들(LD)을 편향 정렬할 수 있다.
이후, 제1 및/또는 제2 방향(DR1, DR2) 상에서 이웃한 화소들(PXL)의 사이에서 정렬 배선들을 끊어서 각각의 화소 전극들(ELT)로 분리할 수 있고, 컨택 전극들(CNE)을 이용하여 상기 화소 전극들(ELT) 및 발광 소자들(LD)을 원하는 방향으로 연결할 수 있다. 일 예로, 제2 방향(DR2)을 따라 이웃한 화소들(PXL)의 화소 전극들(ELT)은 서로 분리될 수 있다.
일 실시예에서, 각 화소 영역(PXA)의 제1 사이드 영역(일 예로, 좌측 영역)에 배치된 전극을 제1 전극(ELT1)으로 형성할 수 있고, 상기 화소 영역(PXA)의 제2 사이드 영역(일 예로, 우측 영역)에 배치된 전극을 제3 전극(ELT3)으로 형성할 수 있다. 제1 전극(ELT1)과 마주하도록 제1 발광 소자 배열 영역(AR1)에 배치된 전극을 제2 전극(ELT2)으로 형성할 수 있고, 제3 전극(ELT3)과 마주하도록 제2 발광 소자 배열 영역(AR2)에 배치된 전극을 제4 전극(ELT4)으로 형성할 수 있다.
각각의 컨택 전극(CNE)은, 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2) 상에 직접 형성됨으로써 상기 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 연결될 수 있다. 각각의 컨택 전극(CNE)은, 각각의 화소 전극(들)(ELT) 상에 직접 형성됨으로써 상기 화소 전극(들)(ELT)에 연결되거나, 적어도 하나의 컨택홀 및/또는 브릿지 패턴을 통해 각각의 화소 전극(들)(ELT)에 연결될 수 있다.
화소들(PXL)의 상부에는 광 변환층(LCL), 차광층(LBP)("차광 패턴", "블랙 매트릭스 패턴" 또는 "블랙 매트릭스 벽"이라고도 함) 및 제1 반사층(RFL1)이 배치될 수 있다. 광 변환층(LCL)은, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EA)에 대응하는(일 예로, 중첩하는) 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)을 포함할 수 있다. 차광층(LBP) 및 제1 반사층(RFL1)은 화소들(PXL)의 비발광 영역(NEA)에 대응하도록(일 예로, 중첩되도록) 배치될 수 있다.
본 발명의 실시예들을 설명함에 있어서, 광 변환층(LCL)을 화소들(PXL)과 별개의 요소로 설명하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)이 각각의 광 변환층(LCL)을 포함하는 것으로 간주할 수도 있다. 일 예로, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 각각 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)을 포함하는 것으로 간주할 수도 있다.
일 실시예에서, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 빛을 방출하는 발광 소자들(LD)을 포함할 수 있다. 일 예로, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 청색의 빛을 방출하는 청색 발광 소자들을 포함할 수 있다.
제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 서로 동일한 색의 빛을 방출하는 발광 소자들(LD)을 포함하고, 상기 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)이 서로 다른 색의 화소들로 설정될 경우, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 중 적어도 하나는, 상기 발광 소자들(LD)로부터 방출되는 빛을 다른 색의 빛으로 변환하는 컬러 변환 입자들을 포함할 수 있다. 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 중 적어도 하나의 화소(PXL)가 해당 화소(PXL)의 색과 동일한 색의 빛을 방출하는 발광 소자(들)(LD)을 포함할 경우, 상기 적어도 하나의 화소(PXL)의 상부에서 광 변환층(LCL)은 광 산란 입자들을 포함할 수 있다.
차광층(LBP) 및 제1 반사층(RFL1)은 각각의 발광 영역(EA)에 대응하는 개구부(OPN)를 가지며, 적어도 평면 상에서 보았을 때 발광 영역들(EA)을 둘러쌀 수 있다. 차광층(LBP) 및 제1 반사층(RFL1)의 배치 구조 및 물질 등에 대해서는 도 11 내지 도 26의 단면도들을 참조하여 아래에서 설명하기로 한다.
도 10은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 예를 들어, 도 10은 발광부(EMU)의 구성과 관련하여 도 9의 실시예에 대한 변경 실시예를 나타낸다.
도 10을 참조하면, 발광부(EMU)는 도 7의 실시예에 대응하는 1단의 직렬 구조(예를 들어, 병렬 구조)로 구성될 수 있다. 각각의 화소 영역(PXA)은 단일의 발광 소자 배열 영역(AR)을 포함하거나 복수의 발광 소자 배열 영역들(AR)을 포함할 수 있다.
예를 들어, 도 9의 실시예에서, 제1 및 제3 전극들(ELT1, ELT3)을 연결하여 전기적으로 하나의 전극(일 예로, 제1 전극(ELT1))을 구성하거나, 및/또는 제2 및 제4 전극들(ELT2, ELT4)을 연결하여 전기적으로 하나의 전극(일 예로, 제2 전극(ELT2))을 구성할 수 있다. 다른 예로서, 각 화소(PXL)의 발광 영역(EA)에 두 개의 화소 전극들(ELT)만을 형성할 수도 있다.
예를 들어, 도 10에 도시된 바와 같이, 각각의 발광 영역(EA)에 서로 마주하는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배치될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 각각 제1 및 제2 컨택부들(CNT1, CNT2)을 통해 화소 회로층(PCL)에 연결될 수 있다.
각각의 화소 영역(PXA)은 단일의 발광 소자 배열 영역(AR)을 포함할 수 있다. 컨택 전극들(CNE)은 각각 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 배치된 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로 구성될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 단일의 발광 소자 배열 영역(AR)에 제공 및/또는 배치된 단일의 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 각각의 화소(PXL)는 단일의 발광 소자 배열 영역(AR)에 제공 및/또는 배치된 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 각각의 화소(PXL)에 제공되는 발광 소자(들)(LD)의 개수가 특정 개수에 한정되지는 않는다. 다만, 설명의 편의를 위하여, 이하의 실시예들에서는 각각의 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하기로 한다.
도 11 및 도 12는 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도이다. 예를 들어, 도 11은 도 10의 Ⅱ~Ⅱ'선에 따른 단면의 일 예를 나타내고, 도 12는 도 10의 Ⅲ~Ⅲ'선에 따른 단면의 일 예를 나타낸다.
도 11 및 도 12에서는, 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 임의의 트랜지스터(M)(일 예로, 제1 컨택부(CNT1) 및 브릿지 패턴(BRP)을 통해 제1 전극(ELT1)에 연결되며 백 게이트 전극(BGE)을 포함하는 제1 트랜지스터(M1))를 도시하기로 한다. 일 실시예에서, 백 게이트 전극(BGE)은 해당 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 소스 또는 드레인 전극에 연결될 수 있다. 일 예로, 도 7 및 도 8에 도시된 바와 같이 제1 트랜지스터(M1)의 백 게이트 전극(BGE)은 제1 트랜지스터(M1)의 소스 전극(또는 드레인 전극)에 연결될 수 있고, 이에 따라 소스-싱크(또는 드레인-싱크) 기술을 적용하여 제1 트랜지스터(M1)의 문턱 전압을 이동시킬 수 있다. 화소 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제2 전극(ELT2)에 연결되는 제2 전원선(PL2)을 도시하기로 한다. 화소 회로층(PCL)의 각 화소 영역(PXA) 및/또는 그 주변 영역에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 다양한 회로 소자들 및/또는 이에 연결되는 배선들이 배치될 수 있다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 의한 화소들(PXL) 및 이를 구비한 표시 패널(DP)은, 베이스 층(BSL)의 일면 상에서 서로 중첩되는 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
일 실시예에 의한 표시 패널(DP)은, 화소들(PXL)의 상부에 배치된 광 제어층(LCTL)을 더 포함할 수 있다. 광 제어층(LCTL)은 적어도 표시 영역(DA)에 제공 및/또는 배치될 수 있다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 배선들이 배치될 수 있다. 예를 들어, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 배치되어 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 트랜지스터들(M) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 화소 회로층(PCL)은, 각각의 화소 회로(PXC) 및/또는 발광부(EMU)에 연결되는 적어도 하나의 전원 배선 및/또는 신호 배선을 더 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은, 제1 전원선(PL1) 및 제2 전원선(PL2)과, 주사선들(SL) 및 데이터선들(DL)을 비롯한 신호 배선들을 포함할 수 있다.
화소 회로층(PCL)은 회로 소자들 및 배선들 외에도 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및/또는 패시베이션층(PSV)을 포함할 수 있다. 실시예에 따라, 패시베이션층(PSV)은 각 화소(PXL)의 회로 소자들 및 이에 연결된 배선들을 커버하도록 표시 영역(DA)에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다.
화소 회로층(PCL)은 적어도 일부의 트랜지스터(M)의 하부에 배치되는 적어도 하나의 차광층(또는, 상기 트랜지스터(M)의 백 게이트 전극(BGE)) 등을 포함한 제1 도전층을 더 포함할 수도 있다. 백 게이트 전극(BGE)은 해당 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 소스 또는 드레인 전극에 연결될 수 있다.
제1 도전층을 선택적으로 포함한(일 예로, 제1 도전층이 형성된) 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 제공될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역(일 예로, 소스 및 드레인 영역)을 포함할 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체, 또는 이들의 조합 등으로 이루어진 반도체 패턴일 수 있다. 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(M)의 반도체 패턴들(SCP)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(M)의 반도체 패턴(SCP)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다.
다른 실시예에서, 상기 트랜지스터들(M) 중 일부와 나머지 일부는, 서로 다른 물질로 이루어진 반도체 패턴들(SCP)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(M) 중 일부 트랜지스터의 반도체 패턴(SCP)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(M) 중 나머지 트랜지스터의 반도체 패턴(SCP)은 산화물 반도체로 이루어질 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI) 상에는 제2 도전층이 제공될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 각각의 반도체 패턴(SCP)과 중첩될 수 있다. 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 배선(일 예로, 주사선(SL)) 등을 더 포함할 수 있다.
제2 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 제1 층간 절연층(ILD1) 상에는 제3 도전층이 제공될 수 있다.
제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 제3 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 배선(일 예로, 데이터선(DL)) 등을 더 포함할 수 있다.
제3 도전층 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 제2 층간 절연층(ILD2) 상에는 제4 도전층이 배치될 수 있다.
버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1) 및 제2 층간 절연층(ILD2) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘산 질화물(SiOxNy), 또는 이들의 조합 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제4 도전층은 화소 회로층(PCL)과 표시 소자층(DPL)을 연결하는 브릿지 패턴(BRP) 및/또는 배선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))을 포함할 수 있다. 브릿지 패턴(BRP)은, 제1 컨택부(CNT1)를 통해, 발광부(EMU)의 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))에 연결될 수 있다. 제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해, 발광부(EMU)의 마지막 화소 전극(일 예로, 제2 전극(ELT2))에 연결될 수 있다.
제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 물질이 특정 물질에 한정되지는 않는다. 일 예로, 제1 내지 제4 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으나, 이에 한정되지는 않는다.
제4 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 일 실시예에서, 패시베이션층(PSV)은 적어도 한 층의 유기막을 포함할 수 있으나, 이에 한정되지는 않는다.
패시베이션층(PSV)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션층(PSV)은 적어도 한 층의 유기 절연막을 포함하며 화소 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 상기 유기 절연막은, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
패시베이션층(PSV) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은, 각 화소(PXL)의 발광부(EMU)를 포함할 수 있다. 발광부(EMU)는 패시베이션층(PSV)을 관통하는 적어도 하나의 컨택부(일 예로, 제1 및 제2 컨택부들(CNT1, CNT2))를 통해 해당 화소(PXL)의 화소 회로(PXC) 및/또는 소정의 전원 배선(일 예로, 제2 전원선(PL2)) 등에 연결될 수 있다. 각각의 컨택부는 적어도 하나의 컨택홀 또는 비아홀로 구성될 수 있으나, 이에 한정되지는 않는다.
표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 화소 전극들(ELT), 발광 소자들(LD) 및 컨택 전극들(CNE)이 배치될 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 발광 소자 배열 영역(AR)에 배치된 적어도 한 쌍의 화소 전극들(ELT)(일 예로, 제1 및 제2 전극들(ELT1, ELT2)) 및 상기 화소 전극들(ELT)의 사이에 직렬, 병렬 또는 직병렬로 연결된 발광 소자들(LD), 및 상기 화소 전극들(ELT)을 발광 소자들(LD)에 연결하는 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2))을 포함할 수 있다.
표시 소자층(DPL)은, 화소 전극들(ELT)의 일 영역을 상부 방향으로 돌출시키기 위한 뱅크 패턴(BNP)을 선택적으로 더 포함할 수 있다. 표시 소자층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
예를 들어, 표시 소자층(DPL)은, 화소 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 뱅크 패턴(BNP), 화소 전극들(ELT), 제1 절연층(INS1), 발광 소자들(LD), 제2 절연층(INS2), 컨택 전극들(CNE) 및 제3 절연층(INS3)을 포함할 수 있다.
뱅크 패턴(BNP)은 화소 회로층(PCL)이 선택적으로 형성된 (일 예로, 화소 회로층(PCL)을 포함하는) 베이스 층(BSL)의 일면 상에 배치될 수 있다. 이러한 뱅크 패턴(BNP)은 화소 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에서 상기 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 이에 따라, 뱅크 패턴(BNP) 상에 배치된 화소 전극들(ELT)의 일 영역이 상부 방향으로 돌출될 수 있다.
뱅크 패턴(BNP)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연물질을 포함할 수 있다. 일 예로, 뱅크 패턴(BNP)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘산 질화물(SiOxNy), 또는 이들의 조합 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 다른 예로서, 뱅크 패턴(BNP)은 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일 층 또는 다중 층의 절연체로 구성될 수도 있다. 예를 들어, 뱅크 패턴(BNP)의 구성 물질 및 단면 구조는 다양하게 변경될 수 있다.
뱅크 패턴(BNP) 및 그 상부에 배치되는 화소 전극들(ELT)에 의해, 발광 소자들(LD)의 주변에 반사 벽이 형성될 수 있다. 일 예로, 화소 전극들(ELT)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 양 단부에서 방출되는 빛이 화소 전극들(ELT)에서 반사되어, 각 화소(PXL)의 상부 방향으로 출광될 수 있다.
뱅크 패턴(BNP)은 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴(BNP)은 도 11 및 도 12에 도시된 바와 같이 베이스 층(BSL)에 대하여 소정 범위의 각도로 기울어진 경사면을 가질 수 있다. 일 예로, 뱅크 패턴(BNP)은 사다리꼴의 단면을 가질 수 있다. 다른 실시예에서, 뱅크 패턴(BNP)은 곡면 또는 계단 형상 등의 측벽들을 가질 수도 있다. 일 예로, 뱅크 패턴(BNP)은 반원 또는 반타원 형상 등의 단면을 가질 수도 있다.
뱅크 패턴(BNP)의 상부에는 각 화소(PXL)의 화소 전극들(ELT)이 배치될 수 있다. 실시예에 따라, 화소 전극들(ELT)은 뱅크 패턴들(BNP)에 대응하는 형상을 가질 수 있다. 예를 들어, 화소 전극들(ELT)은 뱅크 패턴들(BNP)에 의해 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
화소 전극들(ELT)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 화소 전극들(ELT)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소 전극들(ELT)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 예를 들어, 화소 전극들(ELT)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 화소 전극들(ELT)의 물질이 특정 물질에 한정되지는 않는다. 화소 전극들(ELT)은 서로 동일 또는 상이한 도전 물질을 포함할 수 있다.
화소 전극들(ELT)은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 화소 전극들(ELT)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 화소 전극들(ELT)은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 더 포함할 수 있다.
화소 전극들(ELT)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 화소 전극들(ELT) 각각의 일 영역을 커버할 수 있고, 상기 화소 전극들(ELT) 각각의 다른 일 영역을 노출하는 개구부(또는, 컨택홀)를 포함할 수 있다.
제1 절연층(INS1)이 개구된 영역에서 화소 전극들(ELT)이 각각의 컨택 전극들(CNE)에 전기적으로 연결될 수 있다. 실시예에 따라서는 제1 절연층(INS1)이 생략될 수도 있다. 이 경우, 패시베이션층(PSV), 및/또는 화소 전극들(ELT)의 일단 상에 발광 소자들(LD)이 바로 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 화소 전극들(ELT)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연층(INS1)은 화소 전극들(ELT)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 화소 전극들(ELT)이 형성된 이후 제1 절연층(INS1) 등에 의해 커버됨에 따라, 후속 공정에서 화소 전극들(ELT)이 손상되는 것을 방지할 수 있다.
제1 절연층(INS1) 등을 포함한 발광 영역(EA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 실시예에서, 발광 소자들(LD)은 화소 전극들(ELT)이 개별 전극들로 분리되기 이전에, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각각의 화소 영역(PXA)에 공급될 수 있다. 그리고, 화소 전극들(ELT)로 분리되기 이전의 정렬 배선들에 정렬 신호들을 인가함으로써, 발광 소자들(LD)을 각각의 발광 영역(EA)에 정렬할 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 이웃한 한 쌍의 화소 전극들(ELT)에 직접적으로 접촉되어 상기 한 쌍의 화소 전극들(ELT)의 사이에 연결될 수 있다. 다른 실시예에서, 각각의 발광 소자(LD)는 이웃한 한 쌍의 화소 전극들(ELT)에 직접적으로 접촉되거나 접촉되지 않을 수 있으며, 컨택 전극들(CNE)에 의해 상기 한 쌍의 화소 전극들(ELT)에 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 일 영역 상에 배치될 수 있다. 일 예로, 제2 절연층(INS2)은, 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에 부분적으로 배치될 수 있다. 이러한 제2 절연층(INS2)은 각 화소(PXL)의 발광 영역(EA)에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 일 예로 제1 및 제2 단부들(EP1, EP2)은, 각각의 컨택 전극들(CNE)에 의해 커버될 수 있다. 컨택 전극들(CNE)은 각각의 화소 전극들(ELT)의 노출 영역을 커버하도록 상기 화소 전극들(ELT)의 상부에 배치될 수 있다. 예를 들어, 컨택 전극들(CNE)은, 뱅크 패턴들(BNP)의 상부 및/또는 주변에서 각각의 화소 전극들(ELT)과 직/간접적으로 접촉되도록 상기 화소 전극들(ELT) 상에 배치될 수 있다.
일 실시예에서, 각각의 발광 소자 배열 영역(AR)에 배열된 한 쌍의 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2))은 서로 동일한 층에 배치될 수 있다. 상기 한 쌍의 컨택 전극들(CNE)은 동일 공정에서 동시 형성되거나, 서로 다른 공정에서 순차적으로 선택될 수 있다.
이에 따라, 컨택 전극들(CNE)이 각각의 화소 전극들(ELT)에 전기적으로 연결될 수 있다. 컨택 전극들(CNE)을 통해, 화소 전극들(ELT)이 인접한 발광 소자들(LD)에 전기적으로 연결될 수 있다.
예를 들어, 제1 컨택 전극(CNE1)은 제1 전극(ELT1)에 연결되고, 제2 컨택 전극(CNE2)은 제2 전극(ELT2)에 연결될 수 있다. 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)이 발광 소자들(LD)의 제1 단부들(EP1)에 연결되고, 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)이 발광 소자들(LD)의 제2 단부들(EP2)에 연결될 수 있다.
컨택 전극들(CNE)은 투명 도전 물질을 포함할 수 있다. 일 예로, 컨택 전극들(CNE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함할 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 광이, 컨택 전극들(CNE)을 투과하여 화소(PXL)의 외부로 방출될 수 있게 된다.
컨택 전극들(CNE) 상에는 제3 절연층(INS3)이 배치될 수 있다. 예를 들어, 제3 절연층(INS3)은, 뱅크 패턴(BNP), 화소 전극들(ELT), 발광 소자들(LD), 컨택 전극들(CNE) 등을 포함한 각각의 화소 영역(PXA)을 커버하도록, 표시 영역(DA)에 전면적으로 형성 및/또는 배치될 수 있다.
제1 내지 제3 절연층들(INS1~INS3) 각각은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 내지 제3 절연층들(INS1~INS3) 각각은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘산 질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함하는 무기 절연막을 포함할 수 있으나, 이에 한정되지는 않는다.
일 예로, 제2 절연층(INS2)은 포토 레지스트(PR) 물질 등을 비롯한 적어도 한 종류의 유기 절연 물질을 포함한 유기 절연막을 포함할 수도 있다. 제3 절연층(INS3)도 적어도 한 층의 유기 절연막을 포함할 수 있다. 제3 절연층(INS3)의 표면은 실질적으로 평탄할 수 있다. 제3 절연층(INS3)은 적어도 한 층의 무기 절연막으로 구성될 수도 있다. 제3 절연층(INS3)은 그 하부의 전극들 및/또는 절연층들의 형상에 대응하는 표면 프로파일을 가질 수 있다.
표시 소자층(DPL)의 상부에는 광 제어층(LCTL)이 제공 및/또는 배치될 수 있다. 표시 소자층(DPL)과 광 제어층(LCTL)의 사이에는 충진재층이나 보호층 등이 추가적으로 제공될 수 있다. 일 예로, 표시 소자층(DPL)과 광 제어층(LCTL)의 사이에는 저굴절률을 가지는 충진재층, 무기 보호층 및/또는 오버 코팅층 등이 추가적으로 제공될 수 있다.
광 제어층(LCTL)은 각각의 화소 영역(PXA), 특히 각각의 발광 영역(EA) 상에 배치된 각각의 광 변환층(LCL)과, 각각의 광 변환층(LCL)을 둘러싸도록 광 변환층들(LCL)의 사이에 제공 및/또는 배치된 차광층(LBP) 및 제1 반사층(RFL1)을 포함할 수 있다. 광 제어층(LCTL)은 광 변환층들(LCL), 차광층(LBP) 및 제1 반사층(RFL1)을 커버하도록 표시 영역(DA)에 제공 및/또는 배치된 보호층(PRL)을 더 포함할 수 있다.
광 변환층들(LCL)은, 제1 화소(PXL1)의 발광 영역(EA)에 (또는, 제1 화소(PXL1)의 발광 영역(EA) 상에) 배치된 제1 광 변환층(LCL1), 제2 화소(PXL2)의 발광 영역(EA)에 (또는, 제2 화소(PXL2)의 발광 영역(EA) 상에) 배치된 제2 광 변환층(LCL2), 및 제3 화소(PXL3)의 발광 영역(EA)에 (또는, 제3 화소(PXL3)의 발광 영역(EA) 상에) 배치된 제3 광 변환층(LCL3)을 포함할 수 있다. 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)은 각각의 화소(PXL)에 대응하는 분리형 패턴으로 형성될 수 있으며, 차광층(LBP) 및 제1 반사층(RFL1)에 의해 둘러싸일 수 있다.
일 실시예에서, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 표면에는 보호막(PTL)이 제공 및/또는 배치될 수 있다. 보호막(PTL)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)을 보호하기 위한 캡핑층으로서 제공될 수 있다. 보호막(PTL)은 적어도 한 층의 무기 절연막으로 구성될 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 빛을 방출하는 발광 소자들(LD)을 포함하고, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 중 적어도 하나는 컬러 변환 입자들을 포함할 수 있다. 예를 들어, 제1, 제2 및 제3 화소들(PXL1, PXL2, PXL3) 각각은 대략 400nm 내지 500nm 파장대역에 속하는 청색의 빛을 방출하는 적어도 하나의 청색 발광 소자(LDb)를 포함할 수 있다. 제1 및 제2 광 변환층들(LCL1, LCL2)은 적어도 하나의 색에 대응하는 컬러 변환 입자들을 포함할 수 있다. 이에 따라, 화소들(PXL)이 모두 동일한 색의 발광 소자들(LD)을 포함하더라도 표시 패널(DP)은 풀-컬러의 영상을 표시할 수 있다. 제3 광 변환층(LCL3)은 컬러 변환 입자들을 포함하거나 포함하지 않을 수 있다. 일 예로, 제3 광 변환층(LCL3)은 컬러 변환 입자들은 포함하지 않고 광 산란 입자들(SCT)을 포함할 수 있다.
제1 광 변환층(LCL1)("제1 컬러 변환층"이라고도 함)은 제1 화소(PXL1)의 발광 영역(EA)에 (또는, 제1 화소(PXL1)의 발광 영역(EA) 상에) 배치될 수 있다. 제1 광 변환층(LCL1)은 제1 화소(PXL1)의 발광 소자들(LD)로부터 방출되는 빛을 다른 색의 빛으로 변환할 수 있다. 이를 위해, 제1 광 변환층(LCL1)은, 제1 화소(PXL1)의 발광 소자들(LD) 상에 배치되며, 제1 컬러 변환 입자들을 포함할 수 있다. 일 예로, 각각의 제1 화소(PXL1)에 제공된 발광 소자들(LD)이 청색의 빛을 방출하는 청색 발광 소자들(LDb)이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 광 변환층(LCL1)은, 상기 청색 발광 소자들(LDb)에서 방출되는 청색의 빛을 적색의 빛으로 변환하는 적색 퀀텀 닷(QDr)을 포함할 수 있다.
예를 들어, 제1 광 변환층(LCL1)은 투명한 수지 등과 같은 매트릭스 물질 내에 분산된 적색 퀀텀 닷(QDr)을 포함할 수 있다. 적색 퀀텀 닷(QDr)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 620nm 내지 780nm 파장대역의 적색 광을 방출할 수 있다. 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 광 변환층(LCL1)은 상기 제3 화소(PXL3)의 색에 대응하는 다른 색의 컬러 변환 입자들을 포함할 수 있다.
일 실시예에서, 제1 광 변환층(LCL1)은 한 종류의 컬러 변환 입자들을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 광 변환층(LCL1)은, 발광 스펙트럼(일 예로, 피크 파장)이 상이한 적어도 두 종류의 컬러 변환 입자들을 복합적으로 포함할 수도 있다. 제1 광 변환층(LCL1)은, 광 산란 입자들(일 예로, 제3 광 변환층(LCL3)에 포함된 광 산란 입자들(SCT)과 동일 또는 상이한 종류의 광 산란 입자들)을 선택적으로 더 포함할 수 있다.
제2 광 변환층(LCL2)("제2 컬러 변환층"이라고도 함)은 제2 화소(PXL2)의 발광 영역(EA)에 (또는, 제2 화소(PXL2)의 발광 영역(EA) 상에) 배치될 수 있다. 제2 광 변환층(LCL2)은 제2 화소(PXL2)의 발광 소자들(LD)로부터 방출되는 빛을 다른 색의 빛으로 변환할 수 있다. 이를 위해, 제2 광 변환층(LCL2)은, 제2 화소(PXL2)의 발광 소자들(LD) 상에 배치되며, 제2 컬러 변환 입자들을 포함할 수 있다. 일 예로, 각각의 제2 화소(PXL2)에 제공된 발광 소자들(LD)이 청색의 빛을 방출하는 청색 발광 소자들(LDb)이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 광 변환층(LCL2)은, 상기 청색 발광 소자들(LDb)에서 방출되는 청색의 빛을 녹색의 빛으로 변환하는 녹색 퀀텀 닷(QDg)을 포함할 수 있다.
예를 들어, 제2 광 변환층(LCL2)은 투명한 수지 등과 같은 매트릭스 물질 내에 분산된 녹색 퀀텀 닷(QDg)을 포함할 수 있다. 녹색 퀀텀 닷(QDg)은, 청색 광을 흡수하여 에너지 천이에 따라 파장을 쉬프트시켜 대략 500nm 내지 570nm 파장대역의 녹색 광을 방출할 수 있다. 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 광 변환층(LCL2)은 제2 화소(PXL2)의 색에 대응하는 다른 색의 컬러 변환 입자들을 포함할 수 있다.
일 실시예에서, 제2 광 변환층(LCL2)은 한 종류의 컬러 변환 입자들을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제2 광 변환층(LCL2)은, 발광 스펙트럼(일 예로, 피크 파장)이 상이한 적어도 두 종류의 컬러 변환 입자들을 복합적으로 포함할 수도 있다. 제2 광 변환층(LCL2)은, 광 산란 입자들(일 예로, 제3 광 변환층(LCL3)에 포함된 광 산란 입자들(SCT)과 동일 또는 상이한 종류의 광 산란 입자들)을 선택적으로 더 포함할 수 있다.
제3 광 변환층(LCL3)("광 산란층"이라고도 함)은 제3 화소(PXL3)의 발광 영역(EA)에 (또는, 제3 화소(PXL3)의 발광 영역(EA) 상에) 배치될 수 있다. 일 실시예에서, 제3 화소(PXL3)에 제공된 발광 소자들(LD)이 청색의 빛을 방출하는 청색 발광 소자들(LDb)이고 제3 화소(PXL3)가 청색 화소인 경우, 제3 광 변환층(LCL3)은 상기 청색 발광 소자들(LDb)로부터 방출되는 빛을 효율적으로 활용하기 위하여 선택적으로 구비될 수 있다. 이러한 제3 광 변환층(LCL3)은 적어도 한 종류의 광 산란 입자들(SCT)을 포함할 수 있다.
예를 들어, 제3 광 변환층(LCL3)은 매트릭스 물질 내에 분산된 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 제3 광 변환층(LCL3)은 이산화 타이타늄(TiO2)을 비롯한 타이타늄 산화물(TixOy) 또는 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있으나, 이에 한정되지는 않는다.
광 산란 입자들(SCT)이 제3 광 변환층(LCL3)에만 제공되어야만 하는 것은 아니다. 일 예로, 제1 광 변환층(LCL1) 및/또는 제2 광 변환층(LCL2)도 광 산란 입자들(SCT)을 선택적으로 더 포함할 수 있다.
차광층(LBP)은 적어도 평면 상에서 보았을 때 각각의 광 변환층(LCL)을 둘러싸도록 화소들(PXL)의 비발광 영역들(NEA)에 (또는, 상기 비발광 영역들(NEA) 상에) 배치될 수 있다. 예를 들어, 차광층(LBP)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 각각에 대응하는 개구부들(OPN)을 가지면서, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 사이에 제공 및/또는 배치될 수 있다.
실시예에 따라, 차광층(LBP)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 측면 일부를 둘러싸도록 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)보다 낮은 높이를 가질 수 있다. 예를 들어, 차광층(LBP)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 측면 상단 영역을 노출하도록, 베이스 층(BSL)의 일면을 기준으로 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)보다 낮은 높이를 가질 수 있다.
차광층(LBP)은 적어도 하나의 블랙 매트릭스 물질을 포함할 수 있다. 예를 들어, 차광층(LBP)은 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 차광층(LBP)은 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다.
차광층(LBP)의 상부에는 제1 반사층(RFL1)이 제공 및/또는 배치될 수 있다. 예를 들어, 제1 반사층(RFL1)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 사이에서 차광층(LBP) 상에 배치되며, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)에 대응하는 개구부들(OPN)을 가질 수 있다. 일 예로, 제1 반사층(RFL1)은 적어도 평면 상에서 보았을 때, 각각의 광 변환층(LCL)을 둘러싸도록 화소들(PXL)의 비발광 영역들(NEA)에 (또는, 상기 비발광 영역들(NEA) 상에) 배치될 수 있다.
일 실시예에서, 제1 반사층(RFL1)은 베이스 층(BSL)의 일면을 기준으로 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 높이 이하의 높이를 가질 수 있다. 예를 들어, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 각각은 돔 형상을 가지며, 베이스 층(BSL)의 일면(일 예로, 상부면)을 기준으로 제1 반사층(RFL1)보다 높은 높이로 돌출될 수 있다.
제1 반사층(RFL1)은 적어도 한 종류의 반사성 물질을 포함할 수 있다. 예를 들어, 제1 반사층(RFL1)은 적어도 한 층의 금속막을 포함할 수 있다.
일 실시예에서, 제1 반사층(RFL1)은 가시광선 파장대역에서의 반사율이 큰 금속, 일 예로 알루미늄(Al), 금(Au) 및 은(Ag)을 비롯한 다양한 금속 물질 중 적어도 하나를 포함할 수 있다. 제1 반사층(RFL1)은 반사율을 확보할 수 있을 정도의 두께를 가질 수 있다. 일 예로, 제1 반사층(RFL1)은 대략 40nm 이상의 두께를 가질 수 있고, 이에 따라 충분한 반사율을 확보할 수 있다.
상술한 바와 같이 차광층(LBP)의 상부에 제1 반사층(RFL1)을 형성할 경우, 각각의 광 변환층(LCL)으로부터 그 주변의 비발광 영역(NEA)으로 향하는 빛, 특히 제1 반사층(RFL1)의 방향으로 진행한 빛을 각각의 광 변환층(LCL)으로 반사시켜 광의 재순환을 유도할 수 있다. 이에 따라, 화소들(PXL) 및 이를 포함한 표시 패널(DP)의 광 효율을 향상시킬 수 있고, 색 재현성 및 휘도를 향상시킬 수 있다.
제1 반사층(RFL1)에 의해 외광을 반사시킴으로써, 미러형의 표시 장치(DD)를 구현할 수 있게 된다. 예를 들어, 표시 패널(DP)을 오프시키거나 특정 모드(일 예로, 미러 모드)로 구동하는 경우, 화소들(PXL)을 비발광시키거나 저휘도로 발광시키면서 제1 반사층(RFL1)에 의해 외광을 반사시킴으로써, 표시 패널(DP)의 영상 표시면(일 예로, 전면)에서 거울면을 형성할 수 있다. 이에 따라, 다양화되는 소비자 욕구를 만족시킬 수 있다. 또한, 광고, 차량, 주택, 가구 등을 비롯하여 다방면 및/또는 다목적으로 표시 장치의 활용 영역을 확장할 수 있다.
제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3), 차광층(LBP) 및/또는 제1 반사층(RFL1)의 크기 및/또는 위치(일 예로, 상대적 크기 및/또는 위치)는 화소들(PXL)의 개구율 등을 고려하여 결정될 수 있다. 일 예로, 각 화소(PXL)의 개구율을 고려하여, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3), 차광층(LBP) 및/또는 제1 반사층(RFL1)의 면적 및/또는 상호 높이 등을 결정할 수 있을 것이다.
제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 형상 및 이에 따른 차광층(LBP) 및/또는 제1 반사층(RFL1)의 형상은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 물질, 공정 방식 및/또는 출광 특성 등을 고려하여, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 형상이 결정될 수 있다.
차광층(LBP) 및 제1 반사층(RFL1)의 두께의 합은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 각각의 두께보다 작을 수 있다. 이에 따라, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)이 차광층(LBP) 및 제1 반사층(RFL1)에 비해 보다 상부로 돌출될 수 있다.
차광층(LBP) 및 제1 반사층(RFL1)의 상부 개구부(OPN_U)는, 하부 개구부(OPN_L)에 비해 작은 면적을 가질 수 있다. 이 경우, 각각의 광 변환층(LCL)의 상층의 면적은 하층의 면적보다 작을 수 있다. 추가적으로, 차광층(LBP)의 상부 개구부는 제1 반사층(RFL1)의 상부 개구부(일 예로, 차광층(LBP) 및 제1 반사층(RFL1)의 상부 개구부(OPN_U))에 비해 큰 면적을 가질 수 있다. 이에 따라, 각각의 광 변환층(LCL)으로부터 제1 반사층(RFL1)으로 진행한 광이 상기 광 변환층(LCL)으로 반사되어 재입사됨으로써, 재변환될 수 있다.
도 11 및 도 12의 실시예들에서는, 화소들(PXL)이 제공된 (일 예로, 화소들(PXL)을 포함한) 베이스 층(BSL)의 일면 상에 광 변환층들(LCL)이 먼저 형성되고, 이후 광 변환층들(LCL)의 사이에 차광층(LBP) 및 제1 반사층(RFL1)이 순차적으로 형성된 구조의 표시 패널(DP)을 도시하였지만, 광 변환층들(LCL), 차광층(LBP) 및/또는 제1 반사층(RFL1)의 형성 순서는 달라질 수 있다. 예를 들어, 다른 실시예에서는 화소들(PXL)이 제공된 베이스 층(BSL)의 일면 상에, 각 화소(PXL)의 발광 영역(EA)에 대응하는 개구부들(OPN)을 포함한 차광층(LBP) 및 제1 반사층(RFL1)을 순차적으로 형성한 이후, 각각의 개구부(OPN)에 각각의 광 변환층(LCL)을 형성할 수도 있다. 일 예로, 제조 설비, 공정 방식 및/또는 표시 패널(DP)의 설계 구조 등에 따라, 광 변환층들(LCL), 차광층(LBP) 및/또는 제1 반사층(RFL1)의 형성 순서는 달라질 수 있다.
광 제어층(LCTL)의 표면에는 보호층(PRL)이 배치될 수 있다. 예를 들어, 보호층(PRL)은 광 변환층들(LCL), 차광층(LBP) 및 제1 반사층(RFL1)을 커버하도록 표시 영역(DA)에 전면적으로 형성될 수 있다. 실시예들을 설명함에 있어서, 보호층(PRL)을 광 제어층(LCTL)의 일 요소로 설명하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 보호층(PRL)은 광 제어층(LCTL)과 별개의 요소로 간주될 수도 있다.
보호층(PRL)은 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다. 보호층(PRL)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 및/또는 제1 반사층(RFL1)을 보호하기 위한 캡핑층으로서 제공될 수 있다.
보호층(PRL)은 다양한 종류의 무기 절연 물질 및 유기 절연 물질 중 적어도 하나의 절연 물질을 포함한 단일 층 또는 다중 층으로 형성될 수 있다. 보호층(PRL)이 유기막을 포함할 경우, 광 변환층들(LCL), 차광층(LBP) 및 제1 반사층(RFL1) 등이 제공된 베이스 층(BSL)의 일면 상부를 평탄화할 수 있다. 예를 들어, 보호층(PRL)은 광 변환층들(LCL), 차광층(LBP) 및 제1 반사층(RFL1)을 포함한 광 제어층(LCTL)의 표면을 평탄화할 수 있다.
일 실시예에서, 보호층(PRL)은 봉지층(도 3의 ENC)을 포함할 수 있다. 일 예로, 보호층(PRL)은 단일 층 또는 다중 층의 박막 봉지층을 포함할 수 있다. 이에 따라, 화소들(PXL) 및 광 제어층(LCTL)을 보호할 수 있다.
도 13 내지 도 26은 각각 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도들이다. 예를 들어, 도 13 내지 도 26은 도 10의 Ⅱ~Ⅱ'선에 따른 단면에 대한 서로 다른 실시예들을 나타낸다. 도 13 내지 도 26의 실시예들을 설명함에 있어서, 앞서 설명한 적어도 하나의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 각각의 발광 소자 배열 영역(AR)에 배열된 한 쌍의 컨택 전극들(CNE)은 서로 다른 층에 분리되어 배치될 수 있다. 이 경우, 표시 소자층(DPL)은 상기 한 쌍의 컨택 전극들(CNE)의 사이에 개재된 제4 절연층(INS4)을 더 포함할 수 있다. 일 예로, 제4 절연층(INS4)은 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 개재될 수 있다.
제4 절연층(INS4)은 한 쌍의 컨택 전극들(CNE) 중 어느 하나를 커버할 수 있다. 일 예로, 제4 절연층(INS4)은 제1 컨택 전극(CNE1)을 커버할 수 있고, 제4 절연층(INS4)의 일 단부는 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에 개재될 수 있다.
제4 절연층(INS4)이 형성된 경우, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 사이의 전기적 안정성을 확보할 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
도 14를 참조하면, 표시 소자층(DPL)은 화소들(PXL) 각각의 발광 영역(EA)을 둘러싸도록 화소들(PXL)의 비발광 영역들(NEA)에 제공 및/또는 배치된 뱅크(BNK)를 더 포함할 수 있다. 일 예로, 뱅크(BNK)는 차광층(LBP)과 중첩되도록 화소들(PXL)의 경계 영역들에 배치될 수 있다.
일 실시예에서, 뱅크(BNK)는 제1 절연층(INS1) 상에 배치될 수 있으나, 뱅크(BNK)의 위치는 실시예에 따라 달라질 수 있다. 뱅크(BNK)는 뱅크 패턴(BNP)과 중첩되거나 중첩되지 않을 수 있다.
뱅크(BNK)는 제3 절연층(INS3)에 의해 커버될 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제3 절연층(INS3)은 유기막을 포함할 수 있고, 뱅크(BNK) 등을 포함한 베이스 층(BSL)의 일면을 평탄화할 수 있다. 다른 실시예에서, 제3 절연층(INS3)은 무기막을 포함할 수 있고, 그 하부의 전극들, 절연층들 및/또는 뱅크(BNK) 등에 따른 표면 프로파일을 가질 수 있다. 또 다른 실시예에서, 제3 절연층(INS3)은 뱅크(BNK)의 상부에서 제거됨으로써, 발광 영역들(EA)의 내부에 형성될 수도 있다.
뱅크(BNK)는 각각의 화소(PXL)에 발광 소자들(LD)을 공급함에 있어서, 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 상기 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다. 뱅크 패턴(BNP) 등에 의해 발광 소자들(LD)이 공급되어야 할 영역이 충분히 규정되거나, 및/또는 화소들(PXL)에 동일한 종류의 발광 소자들(LD)을 공급할 경우, 뱅크(BNK)는 생략될 수도 있다. 다른 예로서, 뱅크(BNK)는 뱅크 패턴(BNP)과 통합될 수도 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하여 인접한 화소들(PXL)의 사이에서 빛샘을 보다 효과적으로 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 도시되지 않은 반사막이 형성될 수도 있다.
도 15를 참조하면, 제1 반사층(RFL1)은 다중 층으로 구성될 수 있다. 예를 들어, 제1 반사층(RFL1)은, 제1 금속 물질을 포함하는 제1 금속막(RFL1_1)과, 제1 금속막(RFL1_1) 상에 배치되며 제2 금속 물질을 포함하는 제2 금속막(RFL1_2)을 포함한 다중 층으로 구성될 수 있다. 일 실시예에서, 제1 금속막(RFL1_1)은 알루미늄(Al)을 포함하고, 제2 금속막(RFL1_2)은 은(Ag)을 포함할 수 있으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1 금속막(RFL1_1) 및 제2 금속막(RFL1_2)의 물질 및/또는 이들의 적층 순서는 변경될 수 있다. 예를 들어, 제1 금속막(RFL1_1) 및 제2 금속막(RFL1_2) 각각의 구성 물질 및/또는 이들의 적층 순서는 제1 반사층(RFL1)의 반사율 등을 고려하여 다양하게 변경될 수 있다. 제1 반사층(RFL1)은 삼중 층 이상으로 형성될 수도 있다.
제1 반사층(RFL1)이 다중 층으로 구성되는 실시예에서도, 차광층(LBP) 및 제1 반사층(RFL1)의 두께의 합은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 각각의 두께보다 작을 수 있다. 이에 따라, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)이 차광층(LBP) 및 제1 반사층(RFL1)에 비해 보다 상부로 돌출될 수 있다. 예를 들어, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 각각은, 차광층(LBP) 및 제1 반사층(RFL1)에 비해 높은 높이를 가질 수 있다.
일 실시예에서, 제1 반사층(RFL1)의 두께(일 예로, 제1 및 제2 금속막들(RFL1_1, RFL1_2)의 두께 합)는 차광층(LBP)의 두께에 비해 작을 수 있으며, 베이스 층(BSL)의 일면을 기준으로 제1 반사층(RFL1)이 차광층(LBP)에 비해 높은 높이에 배치될 수 있다. 예를 들어, 제1 및 제2 금속막들(RFL1_1, RFL1_2)은 차광층(LBP)의 상부에 순차적으로 배치될 수 있다.
일 실시예에서, 제1 금속막(RFL1_1)의 개구부와 제2 금속막(RFL1_2)의 개구부의 면적은 실질적으로 동일 또는 유사할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 금속막(RFL1_1)의 개구부의 면적은, 제2 금속막(RFL1_2)의 개구부의 면적보다 클 수 있다.
도 16을 참조하면, 보호층(PRL)은 적어도 한 층의 무기막으로 구성되고, 유기막은 포함하지 않을 수 있다. 보호층(PRL)은 그 하부에 배치된 요소들, 일 예로 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 및 제1 반사층(RFL1)의 높이 등에 따른 표면 프로파일을 가질 수 있다. 일 실시예에서, 무기막을 포함한 보호층(PRL)은 유기막을 포함한 보호층(PRL)에 비해 보다 얇은 두께를 가질 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 보호층(PRL)은 저굴절층일 수 있다. 예를 들어, 보호층(PRL)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)에 비해 낮은 굴절률을 가질 수 있으며, 일 예로 대략 1.5의 굴절률을 가질 수 있다. 이에 따라, 출광 효율을 높일 수 있다.
도 17을 참조하면, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)은 돔 형상 이외에도 다른 형상을 가질 수 있다. 예를 들어, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 각각은 평탄한 상부면을 가질 수 있다. 일 예로, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 물질 및/또는 공정 방식 등을 제어하거나 후속 공정을 통해, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)은 평탄해질 수 있다.
제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 각각은 돔 형상을 가질 때에 비해 최상층의 표면 면적이 넓게 형성될 수 있다. 일 예로, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 각각의 최상층 표면은, 개구율 확보에 충분한 정도의 면적을 가질 수 있다. 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)은 베이스 층(BSL)의 일면을 기준으로 제1 반사층(RFL1)과 동일한 높이를 가질 수 있다.
도 18을 참조하면, 제3 절연층(INS3)은 생략될 수 있다. 일 예로, 컨택 전극들(CNE) 등을 포함한 베이스 층(BSL)의 일면 상에, 바로 광 제어층(LCTL)을 형성할 수 있다.
도 19를 참조하면, 제3 절연층(INS3)을 포함하지 않는 실시예에서도 필요에 따라 뱅크(BNK)를 형성할 수 있다. 예를 들어, 뱅크(BNK) 등을 포함한 베이스 층(BSL)의 일면 상에 프린팅 공정(일 예로, PR 프린팅 공정) 등에 의해 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)을 형성한 이후, 뱅크(BNK) 상에 직접 차광층(LBP)을 형성할 수 있다. 또는, 뱅크(BNK) 상에 차광층(LBP) 및/또는 제1 반사층(RFL1)을 형성한 이후, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)을 형성할 수도 있다. 일 실시예에서, 뱅크(BNK)는 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)과 직접 맞닿을 수 있도록(일 예로, 접촉되도록) 형성될 수 있다.
도 20을 참조하면, 도 19의 실시예에 의한 뱅크(BNK)와 차광층(LBP)을 통합한 형태의 차광층(LBP')을 형성할 수도 있다. 예를 들어, 잉크젯 방식으로 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)을 형성하기에 앞서, 상기 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 형성을 위한 잉크의 도포 영역을 규정하기에 충분한 정도의 높이로 베이스 층(BSL)의 일면 상에(일 예로, 제1 절연층(INS1) 상에) 차광층(LBP') 및 제1 반사층(RFL1)을 순차적으로 형성할 수 있다. 다른 예로서, 차광층(LBP')의 형성 이후 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)을 형성하고, 이후 제1 반사층(RFL1)을 형성할 수도 있을 것이다. 차광층(LBP')은 단일 층 또는 다중 층으로 구성될 수 있다.
도 21을 참조하면, 광 제어층(LCTL)은, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3), 차광층(LBP), 제1 반사층(RFL1) 및 보호층(PRL)의 상부에 배치된 컬러 필터층(CFL)을 더 포함할 수 있다. 컬러 필터층(CFL) 상에는 봉지층(ENC)이 제공 및/또는 배치될 수 있다. 일 실시예에서, 광 제어층(LCTL)의 각 요소들(일 예로, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3), 차광층(LBP), 제1 반사층(RFL1), 보호층(PRL) 및 컬러 필터층(CFL))은 화소들(PXL)이 배치된 베이스 층(BSL)의 일면 상에 직접 형성될 수 있다.
컬러 필터층(CFL)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 상에 제공 및/또는 배치된 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 컬러 필터층(CFL)은 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)을 둘러싸도록 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에 제공 및/또는 배치된 제2 반사층(RFL2)을 포함할 수 있다.
제1 컬러 필터(CF1)는 제1 광 변환층(LCL1) 상에 배치되며 제1 화소(PXL1)의 색에 대응하는 색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제1 화소(PXL1)가 적색 화소이고, 제1 광 변환층(LCL1)이 제1 화소(PXL1)의 발광 소자들(LD)로부터 방출되는 빛을 적색의 빛으로 변환하는 적색 퀀텀 닷(QDr)을 포함하는 경우, 제1 컬러 필터(CF1)는 제1 광 변환층(LCL1)으로부터 방출된 적색의 빛을 선택적으로 투과시키는 적색 컬러 필터일 수 있다.
제2 컬러 필터(CF2)는 제2 광 변환층(LCL2) 상에 배치되며 제2 화소(PXL2)의 색에 대응하는 색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제2 화소(PXL2)가 녹색 화소이고, 제2 광 변환층(LCL2)이 제2 화소(PXL2)의 발광 소자들(LD)로부터 방출되는 빛을 녹색의 빛으로 변환하는 녹색 퀀텀 닷(QDg)을 포함하는 경우, 제2 컬러 필터(CF2)는 제2 광 변환층(LCL2)으로부터 방출된 녹색의 빛을 선택적으로 투과시키는 녹색 컬러 필터일 수 있다.
제3 컬러 필터(CF3)는 제3 광 변환층(LCL3) 상에 배치되며 제3 화소(PXL3)의 색에 대응하는 색의 빛을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 예로, 제3 화소(PXL3)가 청색 화소이고, 제3 화소(PXL3)의 발광 소자들(LD) 및 제3 광 변환층(LCL3)으로부터 청색의 빛이 방출되는 경우, 제3 컬러 필터(CF3)는 제3 광 변환층(LCL3)으로부터 방출된 청색의 빛을 선택적으로 투과시키는 청색 컬러 필터일 수 있다.
제2 반사층(RFL2)은 제1 반사층(RFL1)과 중첩될 수 있다. 일 예로, 제2 반사층(RFL2)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)에 대응하는 개구부들을 포함하며, 제1 반사층(RFL1) 상에 배치될 수 있다.
제2 반사층(RFL2)을 포함하는 실시예에서, 제1 반사층(RFL1)은 선택적으로 형성될 수 있다. 예를 들어, 일 실시예에서는 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 사이에 차광층(LBP)이 제공되고, 제1 반사층(RFL1)은 제공되지 않을 수 있다. 이 경우, 제2 반사층(RFL2)은 차광층(LBP)과 중첩되도록 차광층(LBP)의 상부에 배치될 수 있다. 다른 실시예에서는, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 사이에 차광층(LBP) 및 제1 반사층(RFL1)이 제공되고, 제2 반사층(RFL2)은 제1 반사층(RFL1)과 중첩되도록 제1 반사층(RFL1)의 상부에 배치될 수 있다.
제2 반사층(RFL2)은 적어도 한 종류의 반사성 물질을 포함할 수 있다. 예를 들어, 제2 반사층(RFL2)은 적어도 한 층의 금속막을 포함할 수 있다. 이에 따라, 광 변환층들(LCL) 및 제1 반사층(RFL1)의 상부에 컬러 필터층(CFL)이 배치되더라도 미러형의 표시 장치(DD)를 구현하고, 화소들(PXL) 및 이를 포함한 표시 패널(DP)의 광 효율을 향상시킬 수 있다.
도 21의 실시예에서는 화소들(PXL)의 발광 영역들(EA)에 대응하는 개구부들을 포함한 제2 반사층(RFL2)이 먼저 형성되고, 상기 개구부들에 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)이 형성될 수 있다. 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 제2 반사층(RFL2)의 상부로 돌출될 수 있으나, 실시예들이 이에 한정되지는 않는다.
제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)과 제2 반사층(RFL2)의 형성 순서 및/또는 이를 위한 제조 공정은 실시예에 따라 다양하게 변경될 수도 있다. 예를 들어, 다른 실시예에서는 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)이 먼저 형성된 이후, 제2 반사층(RFL2)이 형성될 수도 있다.
봉지층(ENC)은 컬러 필터층(CFL) 상에 배치될 수 있다. 예를 들어, 봉지층(ENC)은 화소들(PXL) 및 광 제어층(LCTL)이 형성된 표시 영역(DA)을 밀봉하도록 베이스 층(BSL)의 일면 상에 형성될 수 있다. 일 실시예에서, 봉지층(ENC)은 단일 층 또는 다중 층의 박막 봉지층일 수 있으나, 이에 한정되지는 않는다.
도 22를 참조하면, 표시 패널(DP)은 적어도 표시 영역(DA)과 중첩되도록 화소들(PXL) 등이 배치된 베이스 층(BSL)의 일면 상에 제공 및/또는 배치된 상부 기판(UPL)을 포함할 수 있다. 일 예로, 상부 기판(UPL)은 컬러 필터층(CFL) 상에 배치될 수 있다.
일 실시예에서, 컬러 필터층(CFL)은 상부 기판(UPL)의 일면 상에 형성될 수 있다. 예를 들어, 화소들(PXL), 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3), 차광층(LBP) 및 제1 반사층(RFL1)은 화소들(PXL)을 포함한 (일 예로, 화소들(PXL)이 형성되어 있는) 베이스 층(BSL)의 일면 상에 형성되고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3) 및 제2 반사층(RFL2)은 상기 베이스 층(BSL)의 일면과 마주하는 상부 기판(UPL)의 일면(일 예로, 하부면 또는 내측면)에 형성될 수 있다. 광 제어층(LCTL)의 각 요소들의 위치는 실시예에 따라 다양하게 변경될 수 있다.
베이스 층(BSL)과 상부 기판(UPL)의 사이에는 충진재층(FIL)이 선택적으로 제공 및/또는 배치될 수 있다. 예를 들어, 베이스 층(BSL), 화소 회로층(PCL), 표시 소자층(DPL), 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3), 차광층(LBP) 및/또는 제1 반사층(RFL1)을 포함한 표시 패널(DP)의 하판과, 상부 기판(UPL) 및/또는 컬러 필터층(CFL)을 포함한 표시 패널(DP)의 상판 사이의 공간에는, 발광 소자들(LD)로부터 방출된 광이 화소들(PXL)의 상부 방향으로 원활히 방출될 수 있도록 비교적 낮은 굴절률을 가지는 충진재가 채워질 수도 있다. 다른 실시예에서, 상기 표시 패널(DP)의 하판과 상판 사이의 공간은, 공기층으로 채워질 수도 있다. 또 다른 실시예에서는, 보호층(PRL)이 충진재로 기능할 수 있고, 상부 기판(UPL) 및/또는 컬러 필터층(CFL)을 포함한 표시 패널(DP)의 상판이 보호층(PRL)과 접촉되도록 상기 보호층(PRL) 상에 배치될 수도 있다.
도 22의 실시예에서는 상부 기판(UPL)의 일면 상에 제2 반사층(RFL2)이 먼저 형성되고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)이 형성된 구조를 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)이 먼저 형성되고, 제2 반사층(RFL2)이 형성될 수도 있다.
도 23 및 도 24를 참조하면, 화소들(PXL)은 베이스 층(BSL)의 일면 상에 형성되고, 광 제어층(LCTL)은 상기 화소들(PXL)과 마주하도록 상부 기판(UPL)의 일면 상에 형성될 수 있다. 예를 들어, 상부 기판(UPL)의 일면 상에 컬러 필터층(CFL), 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3), 차광층(LBP) 및/또는 제1 반사층(RFL1)이 형성될 수 있다.
일 실시예에서, 광 제어층(LCTL)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 및 제1 반사층(RFL1)의 일면을 커버하는 보호층(PRL)을 포함할 수 있다. 예를 들어, 광 제어층(LCTL)은, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 및 제1 반사층(RFL1)과, 컬러 필터층(CFL)의 사이에 개재된 제1 보호층(PRL1)을 포함할 수 있다. 광 제어층(LCTL)은, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)(또는 보호막(PTL)) 및 차광층(LBP)의 표면 상에 제공 및/또는 배치된 제2 보호층(PRL2)을 선택적으로 더 포함할 수 있다. 예를 들어, 광 제어층(LCTL)은 도 23에 도시된 바와 같이 제1 및 제2 보호층들(PRL1, PRL2)을 포함하거나, 도 24에 도시된 바와 같이 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3) 및 제1 반사층(RFL1)과 컬러 필터층(CFL)의 사이에 개재된 보호층(PRL)(도 23의 제1 보호층(PRL1)에 대응함)을 포함하고, 제2 보호층(PRL2)은 포함하지 않을 수 있다. 일 예로, 보호막(PTL)에 의해 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)에 대한 안정성을 확보할 수 있을 경우, 제2 보호층(PRL2)은 생략될 수도 있다.
도 23 및 도 24의 실시예들에서도 표시 소자층(DPL)은 뱅크(BNK)를 선택적으로 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은 화소들(PXL)의 경계 영역에 배치된 뱅크(BNK)를 포함함으로써, 빛샘을 효과적으로 방지할 수 있다.
일 실시예에서, 제3 절연층(INS3)은 도 23에 도시된 바와 같이 적어도 한 층을 유기막을 포함하며 평탄한 표면을 가질 수 있다. 다른 실시예에서, 제3 절연층(INS3)은 도 24에 도시된 바와 같이 적어도 한 층의 무기막을 포함하며, 뱅크(BNK)를 포함한 영역에서 상부로 돌출되는 표면 프로파일을 가질 수 있다. 그리고, 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 일 영역은 발광 소자들(LD)에 보다 가깝게 위치하도록 뱅크(BNK)에 의해 둘러싸인 영역의 내부에 위치될 수 있다. 표시 패널(DP)의 상판과 하판 사이의 갭(gap)을 줄임으로써, 화소들(PXL)의 광 효율을 향상시킬 수 있고, 화소들(PXL)과 광 제어층(LCTL)을 밀착시킴으로써, 화소들(PXL)의 빛샘을 효과적으로 방지할 수 있다.
도 25를 참조하면, 도 21 내지 도 24의 실시예들에 개시된 제1 및 제2 반사층들(RFL1, RFL2)은 다중 층의 반사층(RFL)으로 통합될 수도 있다. 예를 들어, 상부 기판(UPL)의 일면 상에 다중 층의 반사층(RFL)을 형성하고, 상기 다중 층의 반사층(RFL)에 의해 규정된 각각의 영역에 각각의 컬러 필터(CF), 보호층(PRL) 및 광 변환층(LCL)을 순차적으로 형성할 수 있다. 실시예에 따라, 다중 층의 반사층(RFL)을 구성하는 적어도 한 층의 막(일 예로, 상대적으로 베이스 층(BSL)에 가깝게 위치한 적어도 한 층의 금속막)은 제1, 제2 및 제3 광 변환층들(LCL1, LCL2, LCL3)의 높이 이하의 높이에 제공될 수 있다. 단일 층(일 예로, 단일 층의 금속막)으로도 반사층(RFL)을 충분한 두께를 가지도록 형성할 수 있을 경우, 반사층(RFL)은 단일 층으로 형성될 수도 있다.
도 26을 참조하면, 차광층(LBP')은 제1 반사층(RFL1)과 마주하도록 베이스 층(BSL)의 일면 상에 형성될 수 있다. 예를 들어, 차광층(LBP')은 도 23 내지 도 25의 실시예들에 의한 뱅크(BNK)와 차광층(LBP)이 통합된 형태로, 베이스 층(BSL) 상에 형성될 수도 있다.
일 실시예에서, 제3 절연층(INS3)은 차광층(LBP')을 커버하도록 상기 차광층(LBP')을 포함한 표시 영역(DA)에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제3 절연층(INS3)이 화소들(PXL)의 발광 영역들(EA)은 커버하고, 차광층(LBP')의 상부에서는 제거될 수도 있다. 또 다른 실시예에서는, 제3 절연층(INS3)이 생략되고, 차광층(LBP')이 제1 반사층(RFL1)과 접할 수도 있다.
전술한 바와 같은 다양한 실시예들에 따르면, 각 화소(PXL)의 발광 영역(EA) 상에 배치되는 광 변환층(LCL)의 주변에 제1 반사층(RFL1) 및/또는 제2 반사층(RFL2)을 배치한다. 일 예로, 화소들(PXL)의 비발광 영역들(NEA)에 (또는, 상기 비발광 영역들(NEA) 상에) 배치되는 차광층(LBP, LBP')의 상부에, 제1 반사층(RFL1) 및/또는 제2 반사층(RFL2)을 배치할 수 있다. 이에 따라, 미러형의 표시 장치(DD)를 제공하고, 다양화되는 소비자 욕구를 만족시킬 수 있다.
또한, 다양한 실시예들에 따르면, 적어도 제1 반사층(RFL1)에 의해 각각의 화소(PXL)로부터 방출된 광의 재순환을 유도할 수 있다. 이에 따라, 화소들(PXL) 및 이를 포함한 표시 장치(DD)의 광 효율을 증가시킬 수 있다.
본 발명의 기술 사상은 전술한 실시예들에 따라 구체적으로 기술되었으나, 상기 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 표시 영역을 포함한 베이스 층;
    상기 표시 영역에 배열되며, 각각의 발광 영역에 배치된 각각의 발광 소자를 포함하는 제1 화소, 제2 화소 및 제3 화소;
    각각 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소의 발광 영역 상에 배치된 제1 광 변환층, 제2 광 변환층 및 제3 광 변환층;
    상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층의 사이에 배치되며, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층보다 낮은 높이를 가지고, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층의 측면 일부를 둘러싸는 차광층; 및
    상기 차광층의 상부에 배치되며, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층을 둘러싸는 제1 반사층을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반사층은,
    상기 베이스 층의 일면을 기준으로 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층의 높이 이하의 높이를 가지며,
    상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층에 대응하는 개구부들을 포함하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 화소, 상기 제2 화소 및 상기 제3 화소는 동일한 색의 빛을 방출하는 발광 소자들을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층 중 적어도 하나는, 상기 발광 소자들로부터 방출되는 빛을 다른 색의 빛으로 변환하는 컬러 변환 입자들을 포함하는, 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층 중 적어도 하나는, 상기 발광 소자들로부터 방출되는 빛을 산란시키는 광 산란 입자들을 포함하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층 각각은 돔 형상을 가지며, 상기 베이스 층의 일면을 기준으로 상기 제1 반사층보다 높은 높이로 돌출되는, 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 반사층은 적어도 한 층의 금속막을 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 반사층은,
    제1 금속 물질을 포함하는 제1 금속막; 및
    상기 제1 금속막 상에 배치되며 제2 금속 물질을 포함하는 제2 금속막을 포함하는, 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층 각각은 평탄한 상부면을 가지며,
    상기 베이스 층의 일면을 기준으로, 상기 제1 반사층, 상기 제1 광 변환층, 상기 제2 광 변환층 및 상기 제3 광 변환층은 서로 동일한 높이를 가지는, 표시 장치.
  10. 제1 항에 있어서,
    상기 차광층은 블랙 매트릭스 물질을 포함하는, 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층 및 상기 제1 반사층과 중첩되는 보호층; 및
    상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층, 상기 제1 반사층 및 상기 보호층 상에 배치된 컬러 필터층; 중 적어도 하나를 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 보호층은 적어도 한 층의 유기막을 포함하며, 상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층, 상기 차광층 및 상기 제1 반사층을 포함한 광 제어층의 표면을 평탄화하는, 표시 장치.
  13. 제11 항에 있어서,
    상기 컬러 필터층은,
    상기 제1 광 변환층 상에 배치된 제1 컬러 필터;
    상기 제2 광 변환층 상에 배치된 제2 컬러 필터;
    상기 제3 광 변환층 상에 배치된 제3 컬러 필터; 및
    상기 제1 컬러 필터, 상기 제2 컬러 필터 및 상기 제3 컬러 필터의 사이에 배치되며, 상기 제1 컬러 필터, 상기 제2 컬러 필터 및 상기 제3 컬러 필터를 둘러싸는 제2 반사층을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 반사층은 적어도 한 층의 금속막을 포함하는, 표시 장치.
  15. 제13 항에 있어서,
    상기 컬러 필터층 상에 배치되며 상기 표시 영역을 밀봉하도록 상기 베이스 층의 일면 상에 배치된 봉지층을 더 포함하는, 표시 장치.
  16. 제13 항에 있어서,
    상기 컬러 필터층 상에 배치된 상부 기판을 더 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 화소, 상기 제2 화소, 상기 제3 화소, 상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층, 상기 차광층 및 상기 제1 반사층은 상기 베이스 층의 일면 상에 배치되고,
    상기 컬러 필터층은 상기 베이스 층의 일면과 마주하는 상기 상부 기판의 일면 상에 배치되는, 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 화소, 상기 제2 화소 및 상기 제3 화소는 상기 베이스 층의 일면 상에 배치되고,
    상기 제1 광 변환층, 상기 제2 광 변환층, 상기 제3 광 변환층, 상기 제1 반사층 및 상기 컬러 필터층은 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소와 마주하도록 상기 상부 기판의 일면 상에 배치되는, 표시 장치.
  19. 제18 항에 있어서,
    상기 차광층은 상기 제1 반사층과 마주하도록 상기 베이스 층의 일면 상에 배치되는, 표시 장치.
  20. 제1 항에 있어서,
    상기 제1 화소, 상기 제2 화소 및 상기 제3 화소의 비발광 영역들에 배치되며, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소 각각의 발광 영역을 둘러싸는 차광성의 뱅크를 더 포함하는, 표시 장치.
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