WO2020013408A1 - 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치 - Google Patents

발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치 Download PDF

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김대현
바슈르베이더스
이희근
태창일
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Definitions

  • the present invention relates to a light emitting device, a manufacturing method thereof, and a display device having the same.
  • LEDs Light emitting diodes exhibit relatively good durability even in harsh environmental conditions and have excellent performance in terms of lifetime and luminance. Recently, researches for applying such light emitting diodes to various display devices have been actively conducted.
  • the bar-type light emitting diode may be manufactured to be small in size so as to constitute a pixel of the self-luminous display device.
  • An object of the present invention is to provide a light emitting device that minimizes a poor contact of a rod-type light emitting diode, a method of manufacturing the same, and a display device having the same.
  • a light emitting device includes a substrate; A first electrode provided on the substrate and a second electrode spaced apart from the same plane as the first electrode; At least one light emitting element provided on the substrate and having a first end and a second end in a longitudinal direction; A bridge pattern provided on the light emitting element and connected to the second end of the light emitting element; A first contact electrode provided on the substrate and connecting the first electrode and the first end of the light emitting device; And a second contact electrode provided on the substrate and connecting the bridge pattern and the second electrode.
  • the light emitting device may further include an insulating pattern provided on the bridge pattern.
  • the insulating pattern when viewed in plan view, may overlap the bridge pattern.
  • each of the bridge pattern and the insulating pattern may include one end portion adjacent to the first reflective electrode and the other end portion facing the one end portion.
  • one end of the insulating pattern when viewed in plan view, one end of the insulating pattern may be disposed closer to the first electrode than one end of the bridge pattern.
  • the other end portion of the insulating pattern may be adjacent to the first electrode than the other end portion of the bridge pattern and expose the other end portion of the bridge pattern to the outside.
  • the first contact electrode may be provided on the insulating pattern.
  • the light emitting device further comprises a cavity surrounded by a portion of the upper surface of the light emitting element, one end of the bridge pattern, one end of the insulating pattern, and a portion of the first contact electrode. It may include.
  • the first contact electrode may be electrically separated from the bridge pattern.
  • the light emitting device may further include an insulating layer provided on the first and second electrodes.
  • the insulating layer may include a first contact hole exposing a portion of the first electrode and a second contact hole exposing a portion of the second electrode.
  • the first contact electrode may be connected to the first electrode through the first contact hole
  • the second contact electrode may be connected to the second electrode through the second contact hole.
  • the second contact electrode may be connected to the other end of the bridge pattern exposed to the outside.
  • the light emitting device includes: a first conductive semiconductor layer doped with a first conductive dopant; A second conductive semiconductor layer doped with a second conductive dopant; And an active layer provided between the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the first conductive semiconductor layer may be disposed at a first end of the light emitting device, and the second conductive semiconductor layer may be disposed at a second end of the light emitting device.
  • the first conductive semiconductor layer may include an n-type semiconductor layer, and the second conductive semiconductor layer may include a p-type semiconductor layer.
  • the first and second contact electrodes may be provided on the same layer.
  • the light emitting device includes the steps of forming a first electrode on the substrate and a second electrode spaced apart on the same plane as the first electrode; Forming a first insulating material layer on the substrate including the first and second electrodes; Self-aligning the light emitting devices on the first insulating material layer; Sequentially forming a conductive layer and a second insulating material layer on the first insulating material layer including the light emitting devices; Patterning the conductive layer and the second insulating material layer through a first etching process, and etching the patterned conductive layer through a second etching process using the patterned second insulating material layer as a mask.
  • Forming a bridge pattern having an undercut shape Patterning the first insulating material layer to form a first insulating layer exposing a portion of the first electrode and a portion of the second electrode; Patterning the patterned second insulating material layer used as the mask to form an insulating pattern exposing one end of one of both ends of the bridge pattern; And forming a first contact electrode electrically connected to the first electrode and a second contact electrode electrically connected to the second electrode on the first insulating layer.
  • a display device including a light emitting device includes a substrate including a display area and a non-display area; A pixel circuit unit provided in the display area and including at least one transistor; And a display element layer provided on the pixel circuit unit and having a plurality of unit light emitting regions from which light is emitted.
  • each unit emission region of the display element layer may include a first electrode provided on the pixel circuit unit and a second electrode spaced apart from the same plane as the first electrode; At least one light emitting element provided on the pixel circuit portion and having a first end portion and a second end portion in a longitudinal direction; A bridge pattern provided on the light emitting element and connected to the second end of the light emitting element; An insulation pattern provided on the bridge pattern; A first contact electrode provided on the insulating pattern and connecting the first electrode and the first end of the light emitting device; And a second contact electrode provided on the pixel circuit unit and connecting the bridge pattern and the second electrode.
  • the display device layer may further include a cavity surrounded by a portion of an upper surface of the light emitting device, one end of the bridge pattern, one end of the insulating pattern, and a portion of the first contact electrode.
  • a light emitting device capable of preventing a poor contact of a rod-type light emitting diode, a manufacturing method thereof, and a display device having the same can be provided.
  • FIG. 1 is a perspective view showing a rod-shaped light emitting diode according to an embodiment of the present invention.
  • FIGS. 2A and 2B are circuit diagrams illustrating a unit light emitting region of a light emitting device according to an exemplary embodiment of the present invention.
  • FIG. 3 is a plan view illustrating a unit light emitting region of a light emitting device including the bar light emitting diode of FIG. 1.
  • FIG. 4 is a cross-sectional view taken along line II of FIG. 3.
  • FIG. 5 is an enlarged cross-sectional view of the region EA1 of FIG. 4.
  • 6A through 6F are schematic plan views sequentially illustrating a method of manufacturing the light emitting device of FIG. 3.
  • 7A to 7J are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device shown in FIG. 4.
  • FIG. 8 illustrates a display device according to an embodiment of the present invention.
  • FIG. 8 is a schematic plan view of a display device using the bar-shaped LED shown in FIG. 1 as a light emitting source.
  • FIG. 9 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 8.
  • FIG. 10 is a cross-sectional view taken along the line II to II ′ of FIG. 9.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • the terms “comprise” or “have” are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described on the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof. In addition, when a part such as a layer, film, region, plate, etc. is said to be “on” another part, this includes not only when the other part is “just above”, but also when there is another part in the middle.
  • the formed direction is not limited to the upper direction but includes a side or a lower part.
  • a part such as a layer, film, region, plate, etc. is “below” another part, this includes not only the other part “below” but also another part in the middle.
  • FIG. 1 is a perspective view showing a rod-shaped light emitting diode according to an embodiment of the present invention.
  • a rod-shaped light emitting diode LD having a circular columnar shape is illustrated, but the present invention is not limited thereto.
  • a rod-type light emitting diode LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive semiconductors.
  • the active layer 12 may be interposed between the layers 11 and 13.
  • the rod-type light emitting diode LD may be implemented as a laminate in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked.
  • the rod-type light emitting diode LD is referred to as a "bar LED" for convenience of description.
  • the bar LED (LD) may be provided in a bar shape extending along one direction.
  • the bar LED LD may have one end and the other end along the length direction.
  • one end of the first and second conductive semiconductor layers (11, 13), the other end of the first and second conductive semiconductor layers (11, 13) One can be arranged.
  • the bar LED (LD) may be provided in a circular columnar shape.
  • the term “bar” here refers to a rod-like shape or a bar-like shape that is long in the longitudinal direction (ie greater than 1 aspect ratio), such as a cylinder, polygonal column, or the like. It may include.
  • the length of the bar LED LD may be larger than its diameter.
  • the bar LED LD may be manufactured to be small enough to have a diameter and / or a length of, for example, a micro scale or a nano scale.
  • the size of the bar-shaped LED LD according to an embodiment of the present invention is not limited thereto, and the bar-shaped LED LD may meet the requirements of the display device to which the bar-type LED LD is applied. ) May change in size.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, or the like. It may include.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and / or under the active layer 12.
  • the cladding layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used as the active layer 12.
  • the bar LED LD When an electric field of a predetermined voltage or more is applied to both ends of the bar LED LD, the bar LED LD emits light while the electron-hole pair is coupled in the active layer 12.
  • the second conductive semiconductor layer 13 is provided on the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg. .
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto. In addition, various materials may form the second conductive semiconductor layer 13.
  • the bar-shaped LED LD may have an upper portion of each layer in addition to the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13. And / or further include another phosphor layer, an active layer, a semiconductor layer, and / or an electrode layer below.
  • the bar LED (LD) may further include an insulating film (14).
  • the insulating film 14 may be omitted, and only a part of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 may be omitted. It may be provided to cover.
  • the insulating film 14 may be provided at portions except both ends of the bar LED LD so that both ends of the bar LED LD may be exposed.
  • FIG. 1 illustrates a state in which a part of the insulating film 14 is deleted, and the actual bar-shaped LED LD may be surrounded by the insulating film 14 on both sides of the circular column. have.
  • the insulating film 14 may be provided to surround at least a portion of an outer circumferential surface of the first conductive semiconductor layer 11, the active layer 12, and / or the second conductive semiconductor layer 13.
  • the insulating film 14 may be provided to surround at least the outer circumferential surface of the active layer 12.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include one or more insulating materials selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3, and TiO 2, but is not limited thereto. Various materials having insulating properties may be used.
  • the active layer 12 may be prevented from being shorted with the first and / or second electrodes (not shown).
  • the insulating film 14 it is possible to minimize surface defects of the bar-shaped LED (LD) to improve the life and efficiency.
  • the insulating film 14 may prevent unwanted short circuits that may occur between the bar LEDs LD.
  • the bar LED LD described above may be used as a light emitting source of various display devices.
  • the bar-type LED LD may be used as a light source element of a lighting device or a self-luminous display device.
  • FIGS. 2A and 2B are circuit diagrams illustrating a unit light emitting region of a light emitting device according to an exemplary embodiment of the present invention.
  • FIGS. 2A and 2B illustrate examples of pixels constituting an active light emitting display panel.
  • the unit emission area may be a pixel area in which one sub-pixel is provided.
  • the sub-pixel SP may include one or more bar LEDs LD and a pixel driving circuit 144 connected thereto to drive the bar LEDs LD.
  • a first electrode (eg, an anode) of the bar LED LD is connected to a first driving power supply VDD via the pixel driving circuit 144, and a second electrode of the bar LED LD is connected. (Eg, a cathode electrode) is connected to the second driving power supply VSS.
  • the first driving power source VDD and the second driving power source VSS may have different potentials.
  • the second driving power source VSS may have a potential lower than or equal to the threshold voltage of the bar-type LED LD than the potential of the first power source VDD.
  • Each of the bar LEDs LD may emit light at a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • FIG. 2A discloses an embodiment in which only one bar-shaped LED LD is included in the sub-pixel SP, the present invention is not limited thereto.
  • the sub-pixel SP may include a plurality of the bar LEDs LD connected in parallel with each other.
  • the pixel driving circuit 144 may include first and second transistors M1 and M2 and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment shown in FIG. 2A.
  • the first electrode of the first transistor M1 (switching transistor) is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor M1 may be different electrodes.
  • the first electrode is a source electrode
  • the second electrode may be a drain electrode.
  • the gate electrode of the first transistor M1 is connected to the scan line Si.
  • the first transistor M1 is turned on when a scan signal of a voltage (for example, a low voltage) at which the first transistor M1 is turned on is supplied from the scan line Si.
  • the data line Dj is electrically connected to the first node N1.
  • a data signal of a corresponding frame is supplied to the data line Dj, and thus the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the first electrode of the second transistor M2 (drive transistor) is connected to the first driving power supply VDD, and the second electrode is electrically connected to the first electrode of each of the bar-shaped LEDs LD. .
  • the gate electrode of the second transistor M2 is connected to the first node N1.
  • the second transistor M2 controls the amount of driving current supplied to the bar LEDs LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power supply VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges the voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • the first transistor M1 for transmitting the data signal into the sub-pixel SP, the storage capacitor Cst for storing the data signal, and the data signal may correspond to the first signal M1.
  • the driving circuit 144 of a relatively simple structure including the second transistor M2 for supplying a driving current to the bar LED LD is illustrated.
  • the present invention is not limited thereto, and the structure of the driving circuit 144 may be variously modified.
  • the driving circuit 144 may include a transistor device for compensating the threshold voltage of the second transistor M2, a transistor device for initializing the first node N1, and / or the rod-shaped LED (LD).
  • the driving circuit 144 may further include at least one transistor element such as a transistor element for controlling the light emission time of the) or other circuit elements such as a boosting capacitor for boosting the voltage of the first node (N1).
  • the transistors included in the driving circuit 144 for example, the first and second transistors M1 and M2 are illustrated as P-type transistors, but the present invention is not limited thereto. . That is, at least one of the first and second transistors M1 and M2 included in the driving circuit 144 may be changed to an N type transistor.
  • the first and second transistors M1 and M2 may be implemented as an N type transistor.
  • the drive circuit 144 shown in FIG. 2B is similar in configuration or operation to the drive circuit 144 of FIG. 2A except for the change of the connection position of some components due to the transistor type change. Therefore, detailed description thereof will be omitted.
  • FIG. 3 is a plan view illustrating a unit light emitting region of the light emitting device including the bar light emitting diode of FIG. 1
  • FIG. 4 is a cross-sectional view taken along line II of FIG. 3, and FIG. to be.
  • the bar-shaped LEDs may be aligned diagonally between the first and second electrodes.
  • the unit emission area may be a pixel area of one sub-pixel included in the light emitting display panel.
  • a light emitting device may include a substrate SUB, a barrier layer BRL, first and second partition walls PW1 and PW2, and first and second electrodes.
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be made of a material having flexibility to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the barrier layer BRL may prevent impurities from diffusing into the bar LEDs LD.
  • the first and second partition walls PW1 and PW2 may be provided on the substrate SUB and may partition a unit light emitting region of the light emitting device.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart from each other on the substrate SUB.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart from the substrate SUB by a length greater than one bar LED LD.
  • the first and second barrier ribs PW1 and PW2 may be an insulating material including an inorganic material or an organic material, but the present invention is not limited thereto.
  • the first and second barrier ribs PW1 and PW2 may have a trapezoidal shape in which side surfaces thereof are inclined at a predetermined angle, but the present invention is not limited thereto and may have various shapes such as a semi-ellipse, a circle, and a rectangle. .
  • Each of the first electrode REL1 and the second electrode REL2 may be provided on a corresponding partition wall.
  • the first electrode REL1 may be provided on the first partition PW1
  • the second electrode REL2 may be provided on the second partition PW2.
  • the first and second electrodes REL1 and REL2 may be provided to correspond to the shapes of the first and second partitions PW1 and PW2. Accordingly, the first electrode REL1 may have a shape corresponding to the inclination of the first partition PW1, and the second electrode REL2 may have a shape corresponding to the inclination of the second partition PW2. Can have
  • the first and second electrodes REL1 and REL2 may be provided to be spaced apart from each other with the one bar-shaped LED LD therebetween on the substrate SUB.
  • the first electrode REL1 may be disposed adjacent to the first end EP1 of each of the bar-shaped LEDs LD and may be disposed through the first contact electrode CNE1. It may be electrically connected to each of the bar LEDs LD.
  • the second electrode REL2 is disposed adjacent to the second end EP2 of each of the bar-shaped LEDs LD and is connected to each of the bar-shaped LEDs LD through the second contact electrode CNE2. Can be electrically connected.
  • the first electrode REL1 and the second electrode REL2 may be disposed on the same plane and have the same height.
  • the one bar LED LD may be more stably connected to the first and second electrodes REL1 and REL2. .
  • the first and second electrodes REL1 and REL2 may be made of a conductive material.
  • the conductive material may be Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, indium tin oxide (ITO), indium zinc oxide (IZO), ZnO ( zinc oxide), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as PEDOT.
  • first and second electrodes REL1 and REL2 may be formed as a single layer, but are not limited thereto, and may include a plurality of stacked materials of at least two of metals, alloys, conductive oxides, and conductive polymers. It can be formed into a film.
  • the materials of the first and second electrodes REL1 and REL2 are not limited to the above materials.
  • the first and second electrodes REL1 and REL2 may emit light emitted from both ends EP1 and EP2 of the bar LED LD in a direction in which an image is displayed (for example, a front direction). It may be made of a conductive material having a constant reflectance to proceed.
  • both ends of each of the bar-shaped LEDs LD may be formed.
  • the light emitted from EP1 and EP2 may be reflected by the first and second electrodes REL1 and REL2 and further travel in the front direction. Therefore, the efficiency of light emitted from each of the bar LEDs LD may be improved.
  • the first and second barrier ribs PW1 and PW2 are formed in each of the bar-shaped LEDs LD with the first and second electrodes REL1 and REL2 provided thereon. It can function as a reflecting member for improving the efficiency of the emitted light.
  • One electrode of the first and second electrodes REL1 and REL2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • the first electrode REL1 may be an anode electrode
  • the second electrode REL2 may be an anode electrode.
  • first and second electrodes REL1 and REL2 are illustrated as being directly provided on the substrate SUB, but embodiments are not limited thereto.
  • a component may be further provided between the first and second electrodes REL1 and REL2 and the substrate SUB to drive the light emitting device in a passive matrix or an active matrix.
  • the first electrode REL1 may be connected to the first power line PL1 through a first connection line CNL1, and the second electrode REL2 may be connected to the second through a second connection line CNL2. It may be connected to the power line PL2.
  • the first connection wire CNL1 may be integrally provided with the first electrode REL1
  • the second connection wire CNL2 may be integrally provided with the second electrode REL2.
  • the first power line PL1 may be disposed on the same layer as the first electrode REL1, and the second power line PL2 may be disposed on the same layer as the second electrode REL2.
  • the present invention is not limited thereto.
  • each of the first and second power supply lines PL1 and PL2 may be provided in a different layer from the corresponding electrode.
  • each of the first and second power lines PL1 and PL2 may be electrically connected to the corresponding electrode through a contact hole.
  • a first driving power supply VDD may be applied to the first power supply wiring PL1, and a second driving power supply having a voltage level different from that of the first driving power supply VDD may be applied to the second power supply wiring PL2.
  • VSS may be applied.
  • the first driving power source VDD of the first power line PL1 may be transferred to the first electrode REL1 through the first connection line CNL1, and the first driving power line VDD of the second power line PL2 may be transferred to the first electrode REL1.
  • the second driving power source VSS may be transferred to the second electrode REL2 through the second connection line CNL2.
  • the first driving power source VDD applied to the first electrode REL1 may be supplied to the first end EP1 of each bar type LED LD through the first contact electrode CNE1.
  • the second driving power source VSS applied to the second electrode REL2 may be supplied to the second end EP2 of the bar LED LD through the second contact electrode CN2.
  • the first and second power wirings PL1 and PL2 are configured to align the bar-shaped LEDs LD on the substrate SUB. It can operate as an alignment wiring for supplying an alignment voltage to REL1, REL2).
  • a first capping layer CPL1 may be provided on the first electrode REL1, and a second capping layer CPL2 may be provided on the second electrode REL2.
  • Each of the first and second capping layers CPL1 and CPL2 prevents damage to the first and second electrodes REL1 and REL2 due to a defect occurring during the manufacturing process of the light emitting device.
  • the adhesion between the second electrodes REL1 and REL2 and the substrate SUB may be further enhanced.
  • the first and second capping layers CPL1 and CPL2 reduce the loss of light emitted from the bar-shaped LEDs LD and reflected in the front direction by the first and second electrodes REL1 and REL2. It may be made of a transparent conductive material.
  • the first capping layer CPL1 may be directly provided on the first electrode REL1 and electrically connected to the first electrode REL1.
  • the second capping layer CPL2 may be directly provided on the second electrode REL2 and electrically connected to the second electrode REL2.
  • a first insulating layer INS1 may be provided on the first and second capping layers CPL1 and CPL2.
  • the first insulating layer INS1 may be provided between the substrate SUB and each of the bar LEDs LD.
  • the first insulating layer INS1 fills the space between the substrate SUB and the one bar LED LD and stably supports the one bar LED LD, and the one bar LED ( The departure of LD) can be prevented.
  • the first insulating layer INS1 may expose a first contact hole CH1 exposing a portion of the first capping layer CPL1 to the outside and a second contact exposing a portion of the second capping layer CPL2 to the outside. It may include a hole (CH2).
  • the first insulating layer INS1 may be directly provided on the first and second electrodes REL1 and REL2. have.
  • the first contact hole CH1 of the first insulating layer INS1 exposes a part of the first electrode REL1 to the outside and the second contact hole CH2 of the first insulating layer INS1. May expose a portion of the second electrode REL2 to the outside.
  • the first and second contact electrodes CNE1 and CNE2 may be provided on the first insulating layer INS1.
  • the first contact electrode CNE1 may cover the first electrode REL1 and overlap the first electrode REL1 when viewed in plan view.
  • first contact electrode CNE1 may partially overlap one end of one of both ends EP1 and EP2 of each bar LED LD.
  • first contact electrode CNE1 may partially overlap the first end EP1 of each of the bar-shaped LEDs LD.
  • the first contact electrode CNE1 may be electrically connected to the first capping layer CPL1 through the first contact hole CH1 of the first insulating layer INS1. Since the first capping layer CPL1 is electrically connected to the first electrode REL1, the first contact electrode CNE1 may be connected to the first electrode REL1.
  • the first contact electrode CNE1 may be formed through the first contact hole CH1 of the first insulating layer INS1. Can be directly connected to REL1).
  • the second contact electrode CNE2 may cover the second electrode REL2 and overlap the second electrode REL2 when viewed in plan view.
  • the second contact electrode CNE2 may be electrically connected to the second capping layer CPL2 through the second contact hole CH2 of the first insulating layer INS1. Since the second capping layer CPL2 is electrically connected to the second electrode REL2, the second contact electrode CNE2 may be connected to the second electrode REL2.
  • the second contact electrode CNE2 is formed through the second contact hole CH2 of the first insulating layer INS1. Can be directly connected to REL2).
  • Each of the first and second contact electrodes CNE1 and CNE2 may be made of a transparent conductive material so that light emitted from each of the bar-shaped LEDs LD may travel in the front direction without loss.
  • the transparent conductive material may include ITO, IZO, ITZO, or the like. Materials of the first and second contact electrodes CNE1 and CNE2 are not limited to the above materials.
  • the first and second contact electrodes CNE1 and CNE2 may be provided on the same plane.
  • a second insulating layer INS2 may be provided on the first and second contact electrodes CNE1 and CNE2.
  • the second insulating layer INS2 may prevent the first and second contact electrodes CNE1 and CNE2 from being exposed to the outside to prevent corrosion of the first and second contact electrodes CNE1 and CNE2.
  • the second insulating layer INS2 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the second insulating layer INS2 may be formed as a single layer as shown in the figure, but is not limited thereto, and may be made of multiple layers.
  • An overcoat layer OC may be provided on the second insulating layer INS2.
  • the overcoat layer OC may include the first and second partition walls PW1 and PW2, the first and second electrodes REL1 and REL2, and the first and second contact electrodes CNE1, respectively.
  • CNE2 or the like may be a planarization layer to alleviate the step generated.
  • the overcoat layer OC may be an encapsulation layer that prevents oxygen, moisture, and the like from penetrating into the bar-shaped LEDs LD.
  • the overcoat layer OC may be omitted.
  • the second insulating layer INS2 may serve as an encapsulation layer that prevents oxygen and moisture from penetrating into the bar LEDs LD.
  • the bar LEDs LD may be provided between the first and second electrodes REL1 and REL2 on the substrate SUB.
  • the bar LEDs LD may be self-aligned by an electric field formed between the first and second electrodes REL1 and REL2.
  • the bar LEDs LD may be provided in a bar shape extending in the first direction DR1.
  • Each of the bar LEDs LD includes an active layer 12 interposed between a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive semiconductor layers 11 and 13. ) May be included.
  • each of the bar-shaped LEDs LD may further include an electrode layer 15 provided on the second conductive semiconductor layer 13.
  • the electrode layer 15 may include a metal or a metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO, and oxides thereof. Or an alloy or the like may be used alone or in combination, but is not limited thereto.
  • a metal or a metal oxide for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO, and oxides thereof.
  • an alloy or the like may be used alone or in combination, but is not limited thereto.
  • each bar-shaped LED LD forms the second contact electrode CNE2 at a connection portion between the second conductive semiconductor layer 13 and the second electrode REL2.
  • the first conductive semiconductor layer 11, the active layer 12, the second conductive semiconductor layer 13, and the electrode layer 15 may be sequentially stacked in the length direction of the bar LEDs LD. have.
  • Each of the bar LEDs LD may further include an insulating film 14.
  • the insulating film 14 may be provided to cover at least a portion of an outer circumferential surface of each of the active layer 12 and the first and second conductive semiconductor layers 11 and 13 of the corresponding bar-shaped LED LD.
  • the first conductive semiconductor layer 11 may include an n-type semiconductor layer
  • the second conductive semiconductor layer 13 may include a p-type semiconductor layer.
  • the second conductive semiconductor layer 13 including the p-type semiconductor layer may have a width shorter than that of the first conductive semiconductor layer 11.
  • the first conductive semiconductor layer 11 is disposed at a first end EP1 of each of the bar LEDs LD, and the second end EP2 of each of the bar LEDs LD is disposed at the second end EP2.
  • the conductive semiconductor layer 13 may be disposed.
  • Each of the bar LEDs LD may emit light of any one of color and / or white light.
  • the bar LEDs LD may emit light.
  • the light emitting device may further include a bridge pattern (BRP) and the insulating pattern (INSP).
  • BRP bridge pattern
  • INSP insulating pattern
  • the bridge pattern BRP may be provided on the bar LEDs LD and the first insulating layer INS1.
  • the bridge pattern BRP may cover a portion of the bar LEDs LD and may partially overlap the bar LEDs LD.
  • the bridge pattern BRP may include a part of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 11 of each of the bar-shaped LEDs LD. 13) and the electrode layer 15.
  • the bridge pattern BRP may be electrically and / or physically connected to the second conductive semiconductor layer 13 of each of the bar-shaped LEDs LD.
  • the bridge pattern BRP may be spaced apart from the first electrode REL1 by a predetermined distance in a plan view and partially overlap the second electrode REL2.
  • the bridge pattern BRP may be made of a transparent conductive material to minimize the loss of light emitted from each of the bar-shaped LEDs LD.
  • the bridge pattern BRP is an intermediate medium electrically connecting the second conductive semiconductor layer 13 and the second contact electrode CNE2 to each of the bar-shaped LEDs LD. Can be.
  • the second contact electrode CNE2 is electrically connected to the second electrode REL2
  • the second electrode REL2 is bar-shaped through the second contact electrode CNE2 and the bridge pattern BRP. It may be connected to the second conductive semiconductor layer 13 of each of the LEDs LD.
  • the second driving power source VSS applied to the second electrode REL2 may be transferred to the second conductive semiconductor layer 13 of each of the bar-shaped LEDs LD.
  • the insulating pattern INSP may be provided on the bridge pattern BRP.
  • the insulating pattern INSP may partially overlap the bridge pattern BRP.
  • the insulating pattern INSP may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the insulating pattern INSP and the bridge pattern BRP may have a bar shape extending along a second direction DR2 crossing the first direction DR1, but the present invention is limited thereto. It is not.
  • the width L2 of the insulating pattern INSP in the first direction DR1 and the width L1 of the bridge pattern BRP in the first direction DR1 may be different or the same.
  • the insulating pattern INSP may have a first side surface S1 spaced apart from the first electrode REL1 and a second side surface S2 facing the first side surface S1 and overlapping the second electrode REL2. It may include.
  • the bridge pattern BRP may include one side surface S1_BRP spaced apart from the first electrode REL1 and the other side surface S2_BRP facing the side surface S1_BRP and overlapping the second electrode REL2. Can be.
  • the first side surface S1 of the insulating pattern INSP may be disposed closer to the first electrode REL1 than the side surface S1_BRP of the bridge pattern BRP.
  • One side surface S1_BRP of the bridge pattern BRP may be provided in an undercut shape when viewed from the first side surface S1 of the insulating pattern INSP.
  • a cavity VO may be provided on the first conductive semiconductor layer 11 of each of the bar-shaped LEDs LD. have.
  • the cavity VO includes a portion of the first conductive semiconductor layer 11 of each of the bar-shaped LEDs LD, one side surface S1_BRP of the bridge pattern BRP, and a first surface of the insulating pattern INSP.
  • the side surface S1 may be provided surrounded by the first contact electrode CNE1.
  • the first contact electrode CNE1 may be electrically separated from the bridge pattern BRP due to the cavity VO.
  • the first contact electrode CNE1 may include a first conductive semiconductor layer of each of the bar-shaped LEDs LD due to the cavity VO and the insulating pattern INSP. Except for 11) it may be electrically isolated from other components.
  • the first contact electrode CNE1 may secure an area overlapping the insulation pattern INSP to a predetermined level or more within a range in which electrical separation with the second contact electrode CNE2 is performed. As a result, a contact area of the first conductive semiconductor layer 11 and the first contact electrode CNE1 of each of the bar-shaped LEDs LD may be sufficiently secured.
  • the second contact electrode CNE2 may be disposed on the first insulating layer INS1 spaced apart from the first contact electrode CNE1 in a plan view. Thus, the first contact electrode CNE1 and the second contact electrode CNE2 may be electrically separated from each other.
  • the second contact electrode CNE2 since the second contact electrode CNE2 does not overlap with each of the bar LEDs LD, the second contact electrode CNE2 is physically separated from each of the bar LEDs LD. Can be. As described above, since the second contact electrode CNE2 is electrically connected to the bridge pattern BRP, the second contact electrode CNE2 is connected to the bar LEDs LD through the bridge pattern BRP. Each of the second conductive semiconductor layers 13 may be electrically connected to each other.
  • the second conductive semiconductor layer 13 and each of the bar-shaped LEDs LD may be formed according to an area of the bridge pattern BRP (for example, a width extending in the first direction DR1, L1).
  • the contact area of the second contact electrode CNE2 may be determined.
  • the bridge pattern BRP may include the first conductive semiconductor layer 11 of each of the bar-shaped LEDs LD by the cavity VO and the insulation pattern INSP. And may be electrically separated from the first contact electrode CNE1.
  • the bridge pattern BRP may be provided on each bar-shaped LED LD while securing an area of a predetermined level or more within a range in which electrical separation with the first contact electrode CNE1 is made. As described above, when the bridge pattern BRP secures an area of a predetermined level or more, a contact between the second conductive semiconductor layer 13 and the second contact electrode CNE2 of each of the bar-shaped LEDs LD is performed. The area can be secured sufficiently.
  • the first and second partition walls PW1 and PW2 may be provided on the substrate SUB provided with the barrier layer BRL.
  • the first electrode REL1 may be provided on the first partition PW1, and the second electrode REL2 may be provided on the second partition PW2.
  • the first and second electrodes REL1 and REL2 may be provided on the same plane on the corresponding partition wall to have a shape corresponding to the shape of the corresponding partition wall.
  • the first capping layer CPL1 may be provided on the first electrode REL1, and the second capping layer CPL2 may be provided on the second electrode REL2.
  • the first insulating layer INS1 may be provided on the substrate SUB including the first and second capping layers CPL1 and CPL2.
  • the first insulating layer INS1 may include the first and second contact holes CH1 and CH2.
  • the bar-shaped LEDs LD may be aligned on the first insulating layer INS1 so as to correspond between the first and second electrodes REL1 and REL2.
  • the etching process is performed to form the insulating pattern (INSP) and the bridge pattern (BRP) Can be formed.
  • One side surface S1_BRP of the bridge pattern BRP may be spaced apart from the first side surface S1 of the insulating pattern INP toward the second electrode REL2 by the etching process.
  • one side S1_BRP of the bridge pattern BRP may have the undercut shape when viewed from the first side S1 of the insulating pattern INSP.
  • the second contact electrode overlapping the first contact electrode CNE1 and the second electrode REL2 overlapping the first electrode REL1 on the substrate SUB including the insulating pattern INSP. (CNE2) may be provided.
  • the first and second contact electrodes CNE1 and CNE2 may be provided in the same layer and may include the same material.
  • the second insulating layer INS2 may be provided on the first and second contact electrodes CNE1 and CNE2, and the overcoat layer OC may be provided on the second insulating layer INS2.
  • the light emitting device may simplify the manufacturing process by simultaneously forming the first and second contact electrodes CNE1 and CNE2.
  • the light emitting device may arrange the bridge pattern BRP and the insulation pattern INSP on each of the bar LEDs LD to form the first and second contact electrodes.
  • the effective area of each of CNE1 and CNE2) can be secured.
  • the effective area of each of the first and second contact electrodes CNE1 and CNE2 is secured, short defects of the first and second contact electrodes CNE1 and CNE2 may be reduced. Therefore, the light emitting device according to the embodiment of the present invention can minimize the contact failure of the bar LEDs LD due to the short failure of the first and second contact electrodes CNE1 and CNE2.
  • the first conductive semiconductor layer 11 and the first contact electrode of each of the bar-shaped LEDs LD may be formed.
  • the contact area of CNE1 and the contact area of the second conductive semiconductor layer 13 and the second contact electrode CNE2 of each of the bar-shaped LEDs LD may be sufficiently secured. Therefore, the light emitting device according to the exemplary embodiment may further reduce the contact failure between the first and second contact electrodes CNE1 and CNE2 and the bar LEDs LD.
  • FIGS. 7A to 7J are cross-sectional views sequentially illustrating the manufacturing method of the light emitting device of FIG. 4.
  • first and second partition walls PW1 and PW2 extending in the second direction DR2 on the substrate SUB of each unit emission region.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart from each other on the substrate SUB.
  • first and second electrodes REL1 and REL2 first and second connection wirings CNL1 and CNL2, and first on the substrate SUB provided with the first and second partition walls PW1 and PW2.
  • the first electrode REL1 may be branched along the second direction DR2 from the first connection line CNL1 extending in the first direction DR1 crossing the second direction DR2.
  • the first electrode REL1 may overlap the first partition PW1.
  • the first connection line CNL1 may be connected to the first power line PL1 extending in the second direction DR2.
  • the first connection line CNL1 may transfer the alignment voltage applied to the first power line PL1 to the first electrode REL2 when the bar LEDs LD are aligned.
  • the first connection line CNL1 receives the first driving power applied to the first power line PL1 (see VDD of FIG. 2A) when the bar-shaped LEDs LD are driven. Can be passed to (REL1).
  • the second electrode REL2 may be branched along the second direction DR2 from the second connection wire CNL2 extending in the first direction DR1.
  • the second electrode REL2 may overlap the second partition PW2.
  • the second connection line CNL2 may be connected to the second power line PL2 extending in the second direction DR2.
  • the second connection line CNL2 may transfer the alignment voltage applied to the second power line PL2 to the second electrode REL2 when the bar LEDs LD are aligned.
  • the second connection wire CNL2 receives a second driving power source (see VSS of FIG. 2A) applied to the second power wire PL2 when driving the bar-shaped LEDs LD. Can be passed to (REL2).
  • the first and second electrodes REL1 and REL2, the first and second connection wirings CNL1 and CNL2, and the first and second power supply wirings PL1 and PL2 are provided. It can be provided on the same plane.
  • first and second electrodes REL1 and REL2, the first and second connection wirings CNL1 and CNL2, and the first and second power supply wirings PL1 and PL2 may include the same material.
  • first and second electrodes REL1 and REL2, the first and second connection wirings CNL1 and CNL2, and the first and second power supply wirings PL1 and PL2 have a predetermined reflectivity. Material may be included.
  • first and second capping layers CPL1 are provided on the substrate SUB provided with the first and second electrodes REL1 and REL2. , CPL2).
  • the first and second capping layers CPL1 and CPL2 may include the same material.
  • the first and second capping layers CPL1 and CPL2 may include a transparent conductive material.
  • the first capping layer CPL1 overlaps the first electrode REL1 and the first connection line CNL1, and the second capping layer CPL2 overlaps the second electrode REL2. And a second connection line CNL2.
  • a first insulating material layer INS1 ′ is provided on the substrate SUB provided with the first and second capping layers CPL1 and CPL2. To form.
  • an alignment voltage is applied to each of the first and second electrodes REL1 and REL2 through the first and second power lines PL1 and PL2 to between the first and second electrodes REL1 and REL2. Form an electric field.
  • the bar type LEDs LD are injected onto the substrate SUB by using an inkjet printing method or the like.
  • the bar-shaped LEDs LD When the bar-shaped LEDs LD are injected onto the substrate SUB, the bar-shaped LEDs LD may be formed due to an electric field formed between the first electrode REL1 and the second electrode REL2. Self alignment can be induced. Accordingly, the bar LEDs LD may be aligned between the first and second electrodes REL1 and REL2.
  • Each of the bar LEDs LD may include a first conductive semiconductor layer 11, an active layer 12, a second conductive semiconductor layer 13, and an electrode layer 15 sequentially stacked in the longitudinal direction. .
  • a first conductive layer CL and a second insulating material layer INS2 ′ are formed on the substrate SUB on which the bar-shaped LEDs LD are aligned. ) Are formed sequentially.
  • the first conductive layer CL may be made of a transparent conductive material to minimize the loss of light emitted from each of the bar-shaped LEDs LD.
  • the second insulating material layer INS2 ′ is provided on the first conductive layer CL and may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first conductive layer CL and the second insulating material layer INS2 ′ are formed by continuously performing first and second etching processes. By simultaneously patterning the bridge pattern BRP and the second insulating material pattern INS2 ′′.
  • the first etching process may include a dry etching process
  • the second etching process may include a wet etching process
  • the first etching process may be performed such that a portion of the first insulating material layer INS1 ′ and a portion of each bar LED LD are exposed to the outside.
  • the first conductive layer CL is patterned to form a conductive pattern (not shown) with the second insulating material pattern INS2 ′′.
  • both sides of the second insulating material pattern INS2 ′′ patterned by the first etching process and both sides of the conductive pattern may coincide with each other.
  • the second etching process is performed using the second insulating material pattern INS2 ′′ as an etching mask.
  • An etchant used in the second etching process is disposed under the second insulating material pattern INS2 ′′.
  • a solvent capable of etching the prepared conductive pattern is used.
  • the conductive pattern may form an undercut shape under both sides of the second insulating material pattern INS2 ′′ in both directions from both sides of the second insulating material pattern INS2 ′′. It may be a bridge pattern (BRP) having both sides (S1_BRP, S2_BRP) spaced apart.
  • BRP bridge pattern
  • one side S1_BRP of the bridge pattern BRP may be spaced apart from the first electrode REL1 by a predetermined distance, and the other side S2_BRP may overlap the second electrode REL2.
  • the bridge pattern BRP may be overlapped with the remaining portions except for some of the bar LEDs LD.
  • the bridge pattern BRP may be electrically connected to the second conductive semiconductor layer 13 of each of the bar-shaped LEDs LD.
  • the first insulating material layer INS1 ′ exposed to the outside through a mask process is patterned to form the first and second capping layers CPL1 and CPL2.
  • a first insulating layer INS1 having a first contact hole CH1 and a second contact hole CH2 exposing a portion thereof is formed.
  • the second insulating material pattern INS2 ′′ is patterned through a mask process so that the other side S2_BRP of the bridge pattern BRP is outside. Insulation pattern (INSP) is formed.
  • the insulating pattern INSP may partially overlap the bridge pattern BRP. Both sides S1 and S2 of the insulation pattern INSP may not coincide with both sides S1_BRP and B2_BRP of the bridge pattern BRP.
  • the first side surface S1 of the insulating pattern INSP may be disposed closer to the first electrode REL1 than the one side surface S1_BRP of the bridge pattern BRP.
  • the second side surface S2 of the insulating pattern INSP may also be disposed closer to the first electrode REL1 than the other side surface S2_BRP of the bridge pattern BRP.
  • a mask process is performed after forming a second conductive layer (not shown) on the substrate SUB provided with the insulating pattern INSP.
  • the first and second contact electrodes CNE1 and CNE2 are formed.
  • the first and second contact electrodes CNE1 and CNE2 may be provided on the same plane and may be electrically separated from each other by a predetermined interval. In addition, the first and second contact electrodes CNE1 and CNE2 may be formed in the same process.
  • the first contact electrode CNE1 may be disposed on the first insulating layer INS1 and the insulating pattern INSP including the first contact hole CH1.
  • the first contact electrode CNE1 may be electrically connected to the first capping layer CPL1 through the first contact hole CH1.
  • the first contact electrode CNE1 may be electrically connected to a portion of each bar-shaped LED LD exposed to the outside.
  • a part of each bar-shaped LED LD exposed to the outside may be the first conductive semiconductor layer 11.
  • the second contact electrode CNE2 may be disposed on a portion of the first insulating layer INS1 and the insulating pattern INSP including the second contact hole CH2.
  • the second contact electrode CNE2 may be electrically connected to the second capping layer CPL2 through the second contact hole CH2.
  • the second contact electrode CNE2 may be electrically connected to the other side surface S2_BRP of the bridge pattern BRP exposed to the outside.
  • the second contact electrode CNE2 may be electrically connected to the second conductive semiconductor layer 13 of each bar LED LD through the bridge pattern BRP.
  • first and second contact electrodes CNE1 and CNE2 are formed in the same process, a manufacturing process is compared with a light emitting device in which the first and second contact electrodes CNE1 and CNE2 are formed in different processes. This simplification and the manufacturing cost of reducing the number of masks can be reduced.
  • a second insulating layer INS2 is formed on the first and second contact electrodes CNE1 and CNE2. Subsequently, an overcoat layer OC is formed on the second insulating layer INS2.
  • FIG. 8 illustrates a display device according to an embodiment of the present invention.
  • FIG. 8 is a schematic plan view of a display device using the bar-shaped LED shown in FIG. 1 as a light emitting source.
  • a display device is provided on a substrate SUB, pixels PXL provided on the substrate SUB, and the substrate SUB. And a wiring part (not shown) connecting the pixels PXL and the driving part.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area where the pixels PXL for displaying an image are provided.
  • the non-display area NDA may be an area in which a driving part for driving the pixels PXL and a portion of a wiring part (not shown) connecting the pixels PXL and the driving part are provided.
  • the display area DA may have various shapes.
  • the display area DA may include a closed polygon including a straight line, a circle including a curved line, an ellipse, a semicircle including a straight line and a curved line, and a semi-ellipse. It may be provided in a shape.
  • each area may also be provided in various shapes such as a closed polygon including straight sides, a semicircle including curved sides, and a semi-ellipse.
  • the areas of the plurality of regions may be the same or different from each other.
  • the display area DA is provided as one area having a rectangular shape including sides of a straight line.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the display area DA.
  • the pixels PXL may be provided in the display area DA on the substrate SUB. Each of the pixels PXL may be provided in plural as a minimum unit for displaying an image.
  • the pixels PXL may include at least one bar LED LD that emits white light and / or color light.
  • Each pixel PXL may emit one of red, green, and blue colors, but is not limited thereto.
  • each pixel PXL may emit one of cyan, magenta, yellow, and white colors.
  • the pixels PXL are provided in plural in a matrix form along a row extending in a first direction DR1 and a column extending in a second direction DR2 crossing the first direction DR1. Can be arranged. However, the arrangement form of the pixels PXL is not particularly limited and may be arranged in various forms.
  • the driver may provide a signal to each pixel PXL through the wiring unit, thereby controlling the driving of the pixel PXL. 8, the wiring portion is omitted for convenience of description.
  • the driving unit may include a scan driver SDV providing a scan signal to the pixels PXL through a scan line, a light emission driver EDV providing a light emission control signal to the pixels PXL through a light emission control line, and
  • the data driver DDV may provide a data signal to the pixels PXL through a data line, and a timing controller (not shown).
  • the timing controller may control the scan driver SDV, the light emission driver EDV, and the data driver DDV.
  • FIG. 9 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 8, and FIG. 10 is a cross-sectional view taken along line II to II ′ of FIG. 9.
  • a description will be given mainly on differences from the above-described embodiment in order to avoid redundant description. Parts not specifically described in this embodiment are according to the above-described embodiment, and the same numbers indicate the same components, and similar numbers indicate similar components.
  • a plurality of bar LEDs provided in each sub-pixel are illustrated to be aligned in a horizontal direction, but the arrangement of the bar LEDs is not limited thereto.
  • at least some of the bar-shaped LEDs may be aligned in a direction crossing the horizontal direction.
  • the transistors connected to the bar LEDs and the signal lines connected to the transistors are omitted for convenience.
  • the unit emission area may be a pixel area of one sub-pixel.
  • a display device may include a substrate SUB provided with a plurality of pixels PXL.
  • Each of the pixels PXL may include a first sub pixel SP1, a second sub pixel SP2, and a third sub pixel SP3 provided on the substrate SUB.
  • Each of the first to third sub-pixels SP1, SP2, and SP3 includes the substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and a display element layer provided on the pixel circuit portion PCL. (DPL).
  • the pixel circuit part PCL includes a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and a driving voltage line DVL. can do.
  • the pixel circuit part PCL may further include a protective layer PSV provided on the first and second transistors T1 and T2 and the driving voltage line DVL.
  • the display element layer DPL includes first and second partition walls PW1 and PW2, first and second electrodes REL1 and REL2, and first and second connection wirings CNL1 provided on the protective layer PSV. , CNL2), bar-shaped LEDs LD, and first and second contact electrodes CNE1 and CNE2.
  • the pixel circuit unit PCL will be described first, and then the display element layer DPL will be described.
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be made of a material having flexibility to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the buffer layer BFL may be provided on the substrate SUB to prevent diffusion of impurities into the first and second transistors T1 and T2.
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least two or more layers.
  • each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on materials and process conditions of the substrate SUB.
  • the first transistor T1 is a driving transistor electrically connected to some of the bar LEDs LD provided in the display element layer DPL to drive a corresponding bar LED LD.
  • the second transistor T2 may be a switching transistor for switching the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, and first and second transistor electrodes EL1 and EL2.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a first region in contact with the first transistor electrode EL1 and a second region in contact with the second transistor electrode EL2.
  • An area between the first area and the second area may be a channel area.
  • the first region may be one of a source region and a drain region, and the second region may be the other region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region may be an intrinsic semiconductor as a semiconductor pattern which is not doped with impurities.
  • the first region and the second region may be semiconductor patterns doped with the impurity.
  • the gate electrode GE may be provided on the semiconductor layer SCL with a gate insulating layer GI interposed therebetween.
  • Each of the first transistor electrode EL1 and the second transistor electrode EL2 has a first region of the semiconductor layer SCL through a contact hole penetrating through the interlayer insulating layer ILD and the gate insulating layer GI. And a second region.
  • the driving voltage line DVL may be provided on the interlayer insulating layer ILD, but is not limited thereto. In some embodiments, the driving voltage line DVL may be disposed on the insulating layer included in the pixel circuit unit PCL. Can be provided. The second driving power source VSS may be applied to the driving voltage line DVL.
  • the passivation layer PSV may include a through hole TH exposing the first transistor electrode EL1 of the first transistor T1 and a via hole VH exposing the driving voltage line DVL. have.
  • the first and second partition walls PW1 and PW2 may be spaced apart from each other on the protective layer PSV.
  • the first and second partitions PW1 and PW2 may be provided in a trapezoidal shape in which side surfaces thereof are inclined at a predetermined angle, but are not limited thereto.
  • the first electrode REL1 may be provided on the first partition PW1, and the second electrode REL2 may be provided on the second partition PW2.
  • the first electrode REL1 may have a shape corresponding to the shape of the first partition wall PW1
  • the second electrode REL2 may have a shape corresponding to the shape of the second partition wall PW2.
  • the first electrode REL1 may be branched from the first connection line CNL1 extending in the first direction DR1 in the second direction DR2 crossing the first direction DR1.
  • the second electrode REL2 may be branched from the second connection line CNL2 extending in the first direction DR1 in the second direction DR2.
  • the first connection line CNL1 provided in the first sub pixel SP1 is connected to the first connection line CNL1 provided in the second sub pixel SP2 disposed adjacent to the first sub pixel SP1. Can be electrically isolated.
  • the first connection line CNL1 provided in the second sub pixel SP2 is provided in the first connection line CNL1 provided in the third sub pixel SP3 disposed adjacent to the second sub pixel SP2. ) Can be electrically isolated.
  • the first connection line CNL1 provided in one sub-pixel may be electrically separated from the first connection line CNL1 provided in the sub-pixel disposed adjacent to the one sub-pixel.
  • each of the first to third sub-pixels SP1 to SP3 may be driven separately.
  • the second connection wire CNL2 provided in the first sub pixel SP1 may be commonly provided to the second and third sub pixels SP2 and SP3 adjacent to the first sub pixel SP1.
  • the first and second electrodes REL1 and REL2 may be spaced apart from each other with the bar LEDs LD therebetween.
  • the first electrode REL1 is disposed adjacent to one of both ends EP1 and EP2 of each bar-shaped LED LD, and the second electrode REL2 is the amount of each bar-shaped LED LD. It may be arranged adjacent to the other one of the ends EP1, EP2.
  • the first and second electrodes REL1 and REL2 may be provided on the same plane.
  • the first electrode REL1 may be electrically connected to the first transistor electrode EL1 of the first transistor T1 through the through hole TH of the protective layer PSV. Thus, the voltage applied to the first transistor T1 may be transferred to the first electrode REL1.
  • the second electrode REL2 may be electrically connected to the driving voltage line DVL through the via hole VH of the protective layer PSV.
  • a second driving power source (see VSS of FIG. 2A) applied to the driving voltage line DVL may be transferred to the second electrode REL2.
  • a first capping layer CPL1 may be provided on the first electrode REL1, and a second capping layer CPL2 may be provided on the second electrode REL2.
  • a first insulating layer INS1 may be provided on the first and second capping layers CPL1 and CPL2.
  • the first insulating layer INS1 may include an inorganic insulating layer or an organic insulating layer.
  • the first insulating layer INS1 may expose the first contact hole CH1 exposing a part of the first capping layer CPL1 and the second contact hole CH2 exposing a part of the second capping layer CPL2. It may include.
  • Each of the bar LEDs LD may be provided on the first insulating layer INS1 to be aligned between the first and second electrodes REL1 and REL2.
  • Each of the bar LEDs LD may include first and second ends EP1 and EP2 in the length direction.
  • Each of the bar LEDs LD may include a first conductive semiconductor layer 11, an active layer 12, a second conductive semiconductor layer 13, and an electrode layer 15 sequentially stacked in the length direction. have.
  • each of the bar-shaped LEDs LD may further include an insulating film 14 surrounding the outer circumferential surfaces of each of the first and second conductive semiconductor layers 11 and 13 and the active layer 12.
  • the first conductive semiconductor layer 11 may be disposed at a first end EP1 of each bar LED LD, and the second conductive part may be disposed at a second end EP2 of each bar LED LD.
  • the semiconductor layer 13 may be disposed.
  • the first conductive semiconductor layer 11 may include an n-type semiconductor layer
  • the second conductive semiconductor layer 13 may include a p-type semiconductor layer.
  • the first contact electrode for electrically and / or physically stably connecting the first electrode REL1 and the first conductive semiconductor layer 11 of each of the bar-shaped LEDs LD on the first electrode REL1. (CNE1) may be provided.
  • the first electrode REL1 may be electrically connected to the first conductive semiconductor layer 11 of each bar type LED LD through the first contact electrode CNE1. Therefore, the voltage applied to the first electrode REL1 may be transferred to the first conductive semiconductor layer 11 of each bar LED LD.
  • the second contact electrode CNE2 for electrically and stably connecting the second electrode REL2 and the second conductive semiconductor layer 13 of each bar LED LD is provided. Can be provided.
  • the first and second contact electrodes CNE1 and CNE2 are provided on the same plane, and may be formed through the same process.
  • a bridge pattern BRP may be provided on each bar LED LD, and an insulation pattern INSP may be provided on the bridge pattern BRP.
  • the bridge pattern BRP is spaced apart from the first electrode REL1 in plan view and partially overlapped with the second electrode REL2. Can be.
  • the bridge pattern BRP may be provided to overlap other configurations except for the first conductive semiconductor layer 11 of each bar LED LD.
  • the bridge pattern BRP may be electrically connected to the second conductive semiconductor layers 13 of the bar LEDs LD.
  • the bridge pattern BRPL may be electrically connected to the second contact electrode CNE2.
  • the second electrode REL2 may be electrically connected to the second conductive semiconductor layer 13 of each bar-type LED LD through the second contact electrode CNE2 and the bridge pattern BRP. have.
  • the second driving power source VSS applied to the second electrode REL2 may be transferred to the second conductive semiconductor layer 13 of each bar LED LD.
  • an electric field of a predetermined voltage or more may be applied to each of the first and second conductive semiconductor layers 11 and 13 of each of the bar-shaped LEDs LD to emit light.
  • the insulating pattern INSP may be provided on the bridge pattern BRP.
  • the insulating pattern INSP may cover the bridge pattern BRP to electrically separate the bridge pattern BRP and the first contact electrode CNE1 while preventing the bridge pattern BRP from being exposed to the outside. Can be.
  • the insulating pattern INSP may partially overlap the bridge pattern BRP.
  • both side surfaces S1 and S2 of the insulating pattern INSP may not coincide with both side surfaces S1_BRP and S2_BRP of the bridge pattern BRP.
  • One side surface S1_BRP disposed adjacent to the first electrode REL1 among the side surfaces S1_BRP and S2_BRP of the bridge pattern BRP is under viewed from the first side surface S1 of the insulating pattern INSP. It may be provided in a cut shape. As one side S1_BRP of the bridge pattern BRP is provided in an undercut shape, a cavity VO may be provided on the first conductive semiconductor layer 11 of each of the bar-shaped LEDs LD. have.
  • the cavity VO includes a part of the first conductive semiconductor layer 11 of each bar LED LD, one side surface S1_BRP of the bridge pattern BRP, and a first side surface of the insulating pattern INSP. (S1) may be provided surrounded by the first contact electrode (CNE1).
  • the first contact electrode CNE1 may be electrically separated from the bridge pattern BRP by the cavity VO and the insulation pattern INSP.
  • a second insulating layer INS2 may be provided on the first and second contact electrodes CNE1 and CNE2.
  • the second insulating layer INS2 may cover the first and second contact electrodes CNE1 and CNE2 disposed under the second insulating layer INS2 so as not to be exposed to the outside.
  • An overcoat layer OC may be provided on the second insulating layer INS2.
  • the display device may simplify the manufacturing process by forming the first and second contact electrodes CNE1 and CNE2 in one process.
  • the display device has an effective area of the first contact electrode CNE1 and the respective bar type LEDs connected to the first conductive semiconductor layer 11 of each bar type LED LD.
  • An effective area of the second contact electrode CNE2 connected to the second conductive semiconductor layer 13 of LD may be sufficiently secured.
  • the display device can minimize contact failures of the bar-type LEDs LD due to a short failure of the first and second contact electrodes CNE1 and CNE2.
  • the display device may be employed in various electronic devices.
  • the display device may be applied to various wearable devices such as a television, a laptop, a mobile phone, a smart phone, a smart pad (PD), a PMP, a PDA, a navigation device, a smart watch, and the like.
  • various wearable devices such as a television, a laptop, a mobile phone, a smart phone, a smart pad (PD), a PMP, a PDA, a navigation device, a smart watch, and the like.

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Abstract

발광 장치는, 기판; 상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격되게 배치된 제2 전극; 상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공되며, 상기 발광 소자의 상기 제2 단부에 연결된 브릿지 패턴; 상기 기판 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제1 컨택 전극; 및 상기 기판 상에 제공되며, 상기 브릿지 패턴과 상기 제2 전극을 연결하는 제2 컨택 전극을 포함할 수 있다.

Description

발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
본 발명은 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 발광 다이오드를 제작하는 기술이 개발되고 있다. 일 예로, 막대형 발광 다이오드는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명은 막대형 발광 다이오드의 컨택 불량을 최소화한 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 발광 장치는 기판; 상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격되게 배치된 제2 전극; 상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공되며, 상기 발광 소자의 상기 제2 단부에 연결된 브릿지 패턴; 상기 기판 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제1 컨택 전극; 및 상기 기판 상에 제공되며, 상기 브릿지 패턴과 상기 제2 전극을 연결하는 제2 컨택 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는 상기 브릿지 패턴 상에 제공된 절연 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 절연 패턴은 상기 브릿지 패턴에 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴과 상기 절연 패턴 각각은 상기 제1 반사 전극에 인접한 일측 단부 및 상기 일측 단부에 마주한 타측 단부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 절연 패턴의 일측 단부는 상기 브릿지 패턴의 일측 단부보다 상기 제1 전극에 인접하게 배치될 수 있다. 또한, 상기 절연 패턴의 타측 단부는 상기 브릿지 패턴의 타측 단부보다 상기 제1 전극에 인접하며 상기 브릿지 패턴의 타측 단부를 외부로 노출시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극은 상기 절연 패턴 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는 상기 발광 소자의 상면 일부, 상기 브릿지 패턴의 일측 단부, 상기 절연 패턴의 일측 단부, 및 상기 제1 컨택 전극의 일부에 둘러싸인 공동(空洞)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극은 상기 브릿지 패턴과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는 상기 제1 및 제2 전극 상에 제공된 절연층을 더 포함할 수 있다. 상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 연결되고, 상기 제2 컨택 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극에 연결될 수 있다. 또한, 상기 제2 컨택 전극은 상기 외부로 노출된 상기 브릿지 패턴의 타측 단부에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층; 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자의 제1 단부에는 상기 제1 도전성 반도체층이 배치되고, 상기 발광 소자의 제2 단부에는 상기 제2 도전성 반도체층이 배치될 수 있다. 여기서, 상기 제1 도전성 반도체층은 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 컨택 전극은 동일한 층 상에 제공될 수 있다.
상술한 실시예에 따른 발광 장치는 기판 상에 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극을 포함한 상기 기판 상에 제1 절연 물질층을 형성하는 단계; 상기 제1 절연 물질층 상에 상기 발광 소자들을 자가 정렬시키는 단계; 상기 발광 소자들을 포함한 상기 제1 절연 물질층 상에 도전층 및 제2 절연 물질층을 순차적으로 형성하는 단계; 제1 식각 공정을 통해 상기 도전층 및 상기 제2 절연 물질층을 패터닝하고, 상기 패터닝된 상기 제2 절연 물질층을 마스크로 사용한 제2 식각 공정을 통해 상기 패터닝된 도전층을 식각하여 양 측 단부가 언더 컷 형상으로 이루어진 브릿지 패턴을 형성하는 단계; 상기 제1 절연 물질층을 패터닝하여 상기 제1 전극의 일부 및 상기 제2 전극의 일부를 노출하는 제1 절연층을 형성하는 단계; 상기 마스크로 사용한 상기 패터닝된 제2 절연 물질층을 패터닝하여 상기 브릿지 패턴의 양 측 단부 중 하나의 단부를 노출하는 절연 패턴을 형성하는 단계; 및 상기 제1 절연층 상에, 상기 제1 전극에 전기적으로 연결되는 제1 컨택 전극과 상기 제2 전극에 전기적으로 연결되는 제2 컨택 전극을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 따른 발광 장치를 구비한 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터들을 포함하는 화소 회로부; 및 상기 화소 회로부 상에 제공되며, 광이 출사되는 복수의 단위 발광 영역을 구비하는 표시 소자층을 포함할 수 있다.
여기서, 상기 표시 소자층의 각 단위 발광 영역은, 상기 화소 회로부 상에 제공된 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격되게 배치된 제2 전극; 상기 화소 회로부 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공되며, 상기 발광 소자의 상기 제2 단부에 연결된 브릿지 패턴; 상기 브릿지 패턴 상에 제공된 절연 패턴; 상기 절연 패턴 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제1 컨택 전극; 및 상기 화소 회로부 상에 제공되며, 상기 브릿지 패턴과 상기 제2 전극을 연결하는 제2 컨택 전극을 포함할 수 있다.
또한, 상기 표시 소자층은 상기 발광 소자의 상면 일부, 상기 브릿지 패턴의 일측 단부, 상기 절연 패턴의 일측 단부, 및 상기 제1 컨택 전극의 일부에 둘러싸인 공동(空洞)을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 막대형 발광 다이오드의 컨택 불량을 방지할 수 있는 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 막대형 발광 다이오드를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 회로도이다.
도 3은 도 1의 막대형 발광 다이오드를 포함한 발광 장치의 단위 발광 영역을 나타내는 평면도이다.
도 4는 도 3의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 5는 도 4의 EA1 영역의 확대 단면도이다.
도 6a 내지 도 6f는 도 3의 발광 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 7a 내지 도 7j는 도 4에 도시된 발광 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1에 도시된 막대형 LED를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 9는 도 8에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 10은 도 9의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 막대형 발광 다이오드를 나타내는 사시도이다. 도 1에 있어서, 원 기둥 형상의 막대형 발광 다이오드(LD)를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 막대형 발광 다이오드(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 막대형 발광 다이오드(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다. 이하의 실시예에 있어서, 설명의 편의를 위해 상기 막대형 발광 다이오드(LD)를 “막대형 LED(LD)”로 지칭한다.
본 발명의 일 실시예에 따르면, 상기 막대형 LED(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 상기 막대형 LED(LD)의 연장 방향을 길이 방향이라고 하면, 상기 막대형 LED(LD)는 상기 길이 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 막대형 LED(LD)는 원 기둥 형상으로 제공될 수 있다. 그러나, 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 상기 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 막대형 LED(LD)의 길이는 그 직경보다 클 수 있다.
상기 막대형 LED(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다.
다만, 본 발명의 일 실시예에 의한 상기 막대형 LED(LD)의 크기가 이에 한정되는 것은 아니며, 상기 막대형 LED(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 상기 막대형 LED(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 막대형 LED(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 막대형 LED(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 막대형 LED(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
또한, 상기 막대형 LED(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
예를 들어, 상기 절연성 피막(14)은 상기 막대형 LED(LD)의 양 단부를 제외한 부분에 제공됨으로써 상기 막대형 LED(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1에서는 상기 절연성 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 막대형 LED(LD)는 원 기둥의 측면이 모두 상기 절연성 피막(14)으로 둘러싸일 수 있다.
상기 절연성 피막(14)은 상기 제1 도전성 반도체층(11), 상기 활성층(12) 및/또는 상기 제2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 일 예로, 상기 절연성 피막(14)은 적어도 상기 활성층(12)의 외주면을 감싸도록 제공될 수도 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 막대형 LED(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 상기 절연성 피막(14)을 형성함에 의해 상기 막대형 LED(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 막대형 LED들(LD)이 밀접하여 배치되는 경우, 상기 절연성 피막(14)은 막대형 LED들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 막대형 LED(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 일 예로, 상기 막대형 LED(LD)는, 조명 장치나 자발광 표시 장치의 광원 소자로 이용될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 회로도이다.
특히, 도 2a 및 도 2b는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다. 본 발명의 일 실시예에 있어서, 상기 단위 발광 영역은 하나의 서브 화소가 제공되는 화소 영역일 수 있다.
도 2a를 참조하면, 서브 화소(SP)는 하나 이상의 막대형 LED(LD)와, 이에 접속되어 상기 막대형 LED(LD)를 구동하는 화소 구동 회로(144)를 포함할 수 있다.
상기 막대형 LED(LD)의 제1 전극(예컨대, 애노드 전극)은 상기 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 상기 막대형 LED(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
상기 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전원(VSS)은 상기 제1 전원(VDD)의 전위보다 상기 막대형 LED(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다.
상기 막대형 LED들(LD) 각각은 상기 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 2a에서는 상기 서브 화소(SP)에 하나의 상기 막대형 LED(LD)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 상기 서브 화소(SP)는 서로 병렬 연결되는 복수의 상기 막대형 LED들(LD)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 화소 구동 회로(144)는 제1 및 제2 트랜지스터(M1, M2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 상기 화소 구동 회로(144)의 구조가 도 2a에 도시된 실시예에 한정되지는 않는다.
상기 제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 데이터선(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 상기 제1 트랜지스터(M1)의 상기 제1 전극과 상기 제2 전극은 서로 다른 전극으로, 예컨대 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 상기 제1 트랜지스터(M1)의 게이트 전극은 주사선(Si)에 접속된다.
이와 같은 상기 제1 트랜지스터(M1)는, 상기 주사선(Si)으로부터 상기 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 주사신호가 공급될 때 턴-온되어, 상기 데이터선(Dj)과 상기 제1 노드(N1)를 전기적으로 연결한다. 이때, 상기 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 상기 제1 노드(N1)로 상기 데이터 신호가 전달된다. 상기 제1 노드(N1)로 전달된 상기 데이터 신호는 상기 스토리지 커패시터(Cst)에 충전된다.
상기 제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 상기 제1 구동 전원(VDD)에 접속되고, 제2 전극은 상기 막대형 LED들(LD) 각각의 상기 제1 전극에 전기적으로 연결된다. 상기 제2 트랜지스터(M2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 제2 트랜지스터(M2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 막대형 LED들(LD)로 공급되는 구동 전류의 양을 제어한다.
상기 스토리지 커패시터(Cst)의 일 전극은 상기 제1 구동 전원(VDD)에 접속되고, 다른 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)로 공급되는 상기 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 2a에서는 상기 데이터 신호를 상기 서브 화소(SP) 내부로 전달하기 위한 상기 제1 트랜지스터(M1)와, 상기 데이터 신호의 저장을 위한 상기 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 상기 막대형 LED(LD)로 공급하기 위한 상기 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 상기 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 상기 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 상기 구동 회로(144)는 상기 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 상기 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 상기 막대형 LED(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 상기 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 2a에서는 상기 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 및 제2 트랜지스터들(M1, M2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 구동 회로(144)에 포함되는 상기 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 2b에 도시된 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 2a의 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 3은 도 1의 막대형 발광 다이오드를 포함한 발광 장치의 단위 발광 영역을 나타내는 평면도이고, 도 4는 도 3의 Ⅰ ~ Ⅰ'선에 따른 단면도이며, 도 5는 도 4의 EA1 영역의 확대 단면도이다.
도 3에 있어서, 편의를 위하여 복수의 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 막대형 LED들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 막대형 LED들은 제1 및 제2 전극 사이에 사선 방향으로 정렬되어 있을 수도 있다. 또한, 도 3에 있어서, 단위 발광 영역은 발광 표시 패널에 포함된 하나의 서브 화소의 화소 영역일 수 있다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 발광 장치는 기판(SUB), 배리어층(BRL), 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 전원 배선(PL1, PL2), 복수의 막대형 LED들(LD), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 배리어층(BRL)은 상기 막대형 LED들(LD)에 불순물이 확산되는 것을 방지할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에 제공되며 상기 발광 장치의 단위 발광 영역을 구획할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에서 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 및 제2 격벽(PW1, PW2)은 하나의 막대형 LED(LD)의 길이 이상으로 상기 기판(SUB) 상에서 이격될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 무기 재료 또는 유기 재료를 포함하는 절연 물질일 수 있으나, 이에 본 발명이 한정되는 것은 아니다.
상기 제1 및 제2 격벽(PW1, PW2)은 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2) 각각은 대응하는 격벽 상에 제공될 수 있다. 예를 들어, 상기 제1 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공되고, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되게 제공될 수 있다. 따라서, 상기 제1 전극(REL1)은 상기 제1 격벽(PW1)의 경사도에 대응되는 형상을 가질 수 있고, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2)의 경사도에 대응되는 형상을 가질 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 기판(SUB) 상에서 상기 하나의 막대형 LED(LD)를 사이에 두고 서로 이격되도록 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)은 상기 막대형 LED들(LD) 각각의 제1 단부(EP1)에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 막대형 LED들(LD) 각각에 전기적으로 연결될 수 있다. 상기 제2 전극(REL2)은 상기 막대형 LED들(LD) 각각의 제2 단부(EP2)에 인접하게 배치되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 막대형 LED들(LD) 각각에 전기적으로 연결될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 상기 제1 전극(REL1)과 상기 제2 전극(REL2)이 동일한 높이를 가지면, 상기 하나의 막대형 LED(LD)가 상기 제1 및 제2 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
또한, 상기 제1 및 제2 전극(REL1, REL2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
여기서, 상기 제1 및 제2 전극(REL1, REL2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 전극(REL1, REL2)은 상기 막대형 LED(LD)의 양 단부(EP1, EP2)에서 출사되는 광이 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다.
특히, 상기 제1 및 제2 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 갖기 때문에, 상기 막대형 LED들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 상기 제1 및 제2 전극(REL1, REL2)에 의해 반사되어 상기 정면 방향으로 더욱 진행될 수 있다. 따라서, 상기 막대형 LED들(LD) 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 격벽(PW1, PW2)은 그 상부에 제공된 상기 제1 및 제2 전극(REL1, REL2)과 함께 상기 막대형 LED들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)이 애노드 전극이고, 상기 제2 전극(REL2)이 애노드 전극일 수 있다.
설명의 편의를 위해, 상기 제1 및 제2 전극(REL1, REL2)이 상기 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 전극(REL1, REL2)과 상기 기판(SUB) 사이에는 상기 발광 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다.
상기 제1 전극(REL1)은 제1 연결 배선(CNL1)을 통해 상기 제1 전원 배선(PL1)에 연결될 수 있고, 상기 제2 전극(REL2)은 제2 연결 배선(CNL2)을 통해 상기 제2 전원 배선(PL2)에 연결될 수 있다.
상기 제1 연결 배선(CNL1)은 상기 제1 전극(REL1)과 일체로 제공될 수 있고, 상기 제2 연결 배선(CNL2)은 상기 제2 전극(REL2)과 일체로 제공될 수 있다.
상기 제1 전원 배선(PL1)은 상기 제1 전극(REL1)과 동일한 층에 배치될 수 있고, 상기 제2 전원 배선(PL2)은 상기 제2 전극(REL2)과 동일한 층에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 제1 및 제2 전원 배선(PL1, PL2) 각각은 대응하는 전극과 상이한 층에 제공될 수 있다. 이러한 경우, 상기 제1 및 제2 전원 배선(PL1, PL2) 각각은 컨택 홀 등을 통해 상기 대응하는 전극에 전기적으로 연결될 수도 있다.
상기 제1 전원 배선(PL1)에는 제1 구동 전원(VDD)이 인가될 수 있고, 상기 제2 전원 배선(PL2)에는 상기 제1 구동 전원(VDD)과 상이한 전압 레벨을 갖는 제2 구동 전원(VSS)이 인가될 수 있다.
상기 제1 전원 배선(PL1)의 제1 구동 전원(VDD)은 상기 제1 연결 배선(CNL1)을 통해 상기 제1 전극(REL1)으로 전달될 수 있고, 상기 제2 전원 배선(PL2)의 제2 구동 전원(VSS)은 상기 제2 연결 배선(CNL2)을 통해 상기 제2 전극(REL2)으로 전달될 수 있다.
상기 제1 전극(REL1)으로 인가된 상기 제1 구동 전원(VDD)은 상기 제1 컨택 전극(CNE1)을 통해 각 막대형 LED(LD)의 제1 단부(EP1)로 공급될 수 있다. 상기 제2 전극(REL2)으로 인가된 상기 제2 구동 전원(VSS)은 상기 제2 컨택 전극(CN2)을 통해 상기 각 막대형 LED(LD)의 제2 단부(EP2)로 공급될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 전원 배선(PL1, PL2)은 상기 기판(SUB) 상에 상기 막대형 LED들(LD)을 정렬시킬 때 상기 제1 및 제2 전극(REL1, REL2)으로 정렬 전압을 공급하기 위한 정렬 배선으로 동작할 수 있다.
상기 제1 전극(REL1) 상에는 제1 캡핑층(CPL1)이 제공될 수 있고, 상기 제2 전극(REL2) 상에는 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2) 각각은 상기 발광 장치의 제조 공정 시 발생하는 불량 등으로 인한 상기 제1 및 제2 전극(REL1, REL2)의 손상을 방지하며, 상기 제1 및 제2 전극(REL1, REL2)과 상기 기판(SUB)의 접착력을 더욱 강화시킬 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)은, 상기 막대형 LED들(LD)에서 출사되어 상기 제1 및 제2 전극(REL1, REL2)에 의해 상기 정면 방향으로 반사된 광의 손실을 줄이기 위해 투명한 도전성 재료로 이루어질 수 있다.
상기 제1 캡핑층(CPL1)은 상기 제1 전극(REL1) 상에 직접 제공되어, 상기 제1 전극(REL1)에 전기적으로 연결될 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제2 전극(REL2) 상에 직접 제공되어, 상기 제2 전극(REL2)에 전기적으로 연결될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 기판(SUB)과 상기 막대형 LED들(LD) 각각의 사이에 제공될 수 있다.
상기 제1 절연층(INS1)은 상기 기판(SUB)과 상기 하나의 막대형 LED(LD) 사이의 공간을 메우며 상기 하나의 막대형 LED(LD)를 안정적으로 지지하며 상기 하나의 막대형 LED(LD)의 이탈을 방지할 수 있다.
상기 제1 절연층(INS1)은 상기 제1 캡핑층(CPL1)의 일부를 외부로 노출하는 제1 컨택 홀(CH1)과 상기 제2 캡핑층(CPL2)의 일부를 외부로 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 캡핑층(CPL1, CPL2)이 생략되는 경우, 상기 제1 절연층(INS1)은 상기 제1 및 제2 전극(REL1, REL2) 상에 직접 제공될 수 있다. 이러한 경우, 상기 제1 절연층(INS1)의 제1 컨택 홀(CH1)은 상기 제1 전극(REL1)의 일부를 외부로 노출하고 상기 제1 절연층(INS1)의 제2 컨택 홀(CH2)은 상기 제2 전극(REL2)의 일부를 외부로 노출할 수 있다.
상기 제1 절연층(INS1) 상에는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은, 평면 상에서 볼 때, 상기 제1 전극(REL1)을 커버하며 상기 제1 전극(REL1)에 중첩될 수 있다.
또한, 상기 제1 컨택 전극(CNE1)은 각 막대형 LED(LD)의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다. 예를 들어, 상기 제1 컨택 전극(CNE1)은 상기 각 막대형 LED(LD)의 제1 단부(EP1)에 부분적으로 중첩될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1 절연층(INS1)의 제1 컨택 홀(CH1)을 통해 상기 제1 캡핑층(CPL1)에 전기적으로 연결될 수 있다. 상기 제1 캡핑층(CPL1)이 상기 제1 전극(REL1)에 전기적으로 연결되므로, 상기 제1 컨택 전극(CNE1)은 상기 제1 전극(REL1)에 연결될 수 있다.
실시예에 따라, 상기 제1 캡핑층(CPL1)이 생략되는 경우, 상기 제1 컨택 전극(CNE1)은 상기 제1 절연층(INS1)의 제1 컨택 홀(CH1)을 통해 상기 제1 전극(REL1)에 바로 연결될 수 있다.
상기 제2 컨택 전극(CNE2)은, 평면 상에서 볼 때, 상기 제2 전극(REL2)을 커버하며 상기 제2 전극(REL2)에 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 절연층(INS1)의 제2 컨택 홀(CH2)을 통해 상기 제2 캡핑층(CPL2)에 전기적으로 연결될 수 있다. 상기 제2 캡핑층(CPL2)이 상기 제2 전극(REL2)에 전기적으로 연결되므로, 상기 제2 컨택 전극(CNE2)은 상기 제2 전극(REL2)에 연결될 수 있다.
실시예에 따라, 상기 제2 캡핑층(CPL2)이 생략되는 경우, 상기 제2 컨택 전극(CNE2)은 상기 제1 절연층(INS1)의 제2 컨택 홀(CH2)을 통해 상기 제2 전극(REL2)에 바로 연결될 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각은 상기 막대형 LED들(LD) 각각으로부터 출사된 광이 손실 없이 상기 정면 방향으로 진행될 수 있도록 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 상기 투명한 도전성 재료로는 ITO, IZO, ITZO 등을 포함할 수 있다. 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일 평면 상에 제공될 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에는 제2 절연층(INS2)이 제공될 수 있다.
상기 제2 절연층(INS2)은 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 외부로 노출되지 않게 하여 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 부식을 방지할 수 있다.
상기 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제2 절연층(INS2)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
상기 제2 절연층(INS2) 상에는 오버 코트층(OC)이 제공될 수 있다.
상기 오버 코트층(OC)은 그 하부에 배치된 상기 제1 및 제2 격벽(PW1, PW2), 상기 제1 및 제2 전극(REL1, REL2), 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다.
또한, 상기 오버 코트층(OC)은 상기 막대형 LED들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
실시예에 따라, 상기 오버 코트층(OC)이 생략될 수 있다. 상기 오버 코트층(OC)이 생략된 경우, 상기 제2 절연층(INS2)이 상기 막대형 LED들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상기 막대형 LED들(LD)은 상기 기판(SUB) 상에서 상기 제1 및 제2 전극(REL1, REL2) 사이에 제공될 수 있다. 상기 막대형 LED들(LD)은 상기 제1 및 제2 전극(REL1, REL2) 사이에 형성된 전계에 의해 자가 정렬이 유도될 수 있다. 여기서, 상기 막대형 LED들(LD)은 제1 방향(DR1)으로 연장된 막대 형상으로 제공될 수 있다.
상기 막대형 LED들(LD) 각각은 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 및 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 상기 막대형 LED들(LD) 각각은 상기 제2 도전성 반도체층(13) 상부에 제공된 전극층(15)을 더 포함할 수 있다.
상기 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
상기 전극층(15)을 포함하는 경우, 각 막대형 LED(LD)는 상기 제2 도전성 반도체층(13)과 상기 제2 전극(REL2)의 연결 부위의 상기 제2 컨택 전극(CNE2)을 형성하는 공정에서 요구되는 온도보다 낮은 온도로 접합 시킬 수 있는 이점이 있다.
상기 제1 도전성 반도체층(11), 상기 활성층(12), 상기 제2 도전성 반도체층(13), 및 상기 전극층(15)은 상기 막대형 LED들(LD)의 길이 방향으로 순차적으로 적층될 수 있다.
상기 막대형 LED들(LD) 각각은 절연성 피막(14)을 더 포함할 수 있다. 상기 절연성 피막(14)은 대응하는 막대형 LED(LD)의 활성층(12), 제1 및 제2 도전성 반도체층(11, 13) 각각의 외주면 적어도 일부를 감싸도록 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층(11)은 n형 반도체층을 포함할 수 있고, 상기 제2 도전성 반도체층(13)은 p형 반도체층을 포함할 수 있다.
상기 막대형 LED들(LD) 각각의 특성으로 인해 상기 p형 반도체층을 포함하는 상기 제2 도전성 반도체층(13)이 상기 제1 도전성 반도체층(11)보다 짧은 폭을 가질 수 있다.
상기 막대형 LED들(LD) 각각의 제1 단부(EP1)에는 상기 제1 도전성 반도체층(11)이 배치되고, 상기 막대형 LED들(LD) 각각의 제2 단부(EP2)에는 상기 제2 도전성 반도체층(13)이 배치될 수 있다.
상기 막대형 LED들(LD) 각각은 컬러 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다.
상술한 바와 같이, 상기 막대형 LED들(LD) 각각의 양 단부(EP1, EP2)로 소정 전압이 인가되면, 상기 막대형 LED들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 막대형 LED들(LD)이 발광할 수 있다.
한편, 본 발명의 일 실시예에 따른 발광 장치는 브릿지 패턴(BRP) 및 절연 패턴(INSP)을 더 포함할 수 있다.
상기 브릿지 패턴(BRP)은 상기 막대형 LED들(LD) 및 상기 제1 절연층(INS1) 상에 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 막대형 LED들(LD)의 일부를 커버하며 상기 막대형 LED들(LD)과 부분적으로 중첩될 수 있다. 예를 들어, 상기 브릿지 패턴(BRP)은 도 4에 도시된 바와 같이 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11)의 일부, 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)과 중첩될 수 있다. 이때, 상기 브릿지 패턴(BRP)은 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)에 전기적 및/또는 물리적으로 연결될 수 있다.
또한, 상기 브릿지 패턴(BRP)은 평면 상에서 볼 때 상기 제1 전극(REL1)으로부터 일정 간격 이격되고, 상기 제2 전극(REL2)과 부분적으로 중첩될 수 있다.
상기 브릿지 패턴(BRP)은 상기 막대형 LED들(LD) 각각에서 출사된 광의 손실을 최소화하기 위해 투명한 도전성 재료로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴(BRP)은 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)과 상기 제2 컨택 전극(CNE2)을 전기적으로 연결하는 중간 매개체일 수 있다.
상기 제2 컨택 전극(CNE2)이 상기 제2 전극(REL2)과 전기적으로 연결되므로, 상기 제2 전극(REL2)은 상기 제2 컨택 전극(CNE2)과 상기 브리지 패턴(BRP)을 통해 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)에 연결될 수 있다. 결국, 상기 제2 전극(REL2)으로 인가된 상기 제2 구동 전원(VSS)이 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)으로 전달될 수 있다.
상기 절연 패턴(INSP)은 상기 브릿지 패턴(BRP) 상에 제공될 수 있다.
상기 절연 패턴(INSP)은 상기 브릿지 패턴(BRP)에 부분적으로 중첩될 수 있다. 상기 절연 패턴(INSP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
상기 절연 패턴(INSP)과 상기 브릿지 패턴(BRP)은 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장된 바(bar) 형상으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 절연 패턴(INSP)의 상기 제1 방향(DR1)으로의 폭(L2)과 상기 브릿지 패턴(BRP)의 상기 제1 방향(DR1)으로의 폭(L1)은 상이하거나 동일할 수 있다.
상기 절연 패턴(INSP)은 상기 제1 전극(REL1)에 이격된 제1 측면(S1)과 상기 제1 측면(S1)에 마주보며 상기 제2 전극(REL2)에 중첩하는 제2 측면(S2)을 포함할 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 전극(REL1)에 이격된 일 측면(S1_BRP)과 상기 일 측면(S1_BRP)에 마주보며 상기 제2 전극(REL2)에 중첩하는 타 측면(S2_BRP)을 포함할 수 있다.
평면 상에서 볼 때, 상기 절연 패턴(INSP)의 제1 측면(S1)은 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP)보다 상기 제1 전극(REL1)에 인접하게 배치될 수 있다.
상기 브릿지 패턴(BRP)의 일 측면(S1_BRP)은 상기 절연 패턴(INSP)의 제1 측면(S1)에서 볼 때 언더 컷 형상으로 제공될 수 있다. 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP)이 언더 컷 형상으로 제공됨에 따라, 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11) 상에는 공동(VO, 空洞)이 제공될 수 있다.
상기 공동(VO, 空洞)은 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11) 일부, 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP), 상기 절연 패턴(INSP)의 제1 측면(S1), 상기 제1 컨택 전극(CNE1)에 의해 둘러싸여 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 공동(VO, 空洞)으로 인해 상기 브릿지 패턴(BRP)과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 공동(VO, 空洞)과 상기 절연 패턴(INSP)으로 인해 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11)을 제외한 나머지 구성들에 전기적으로 분리될 수 있다.
따라서, 상기 제1 컨택 전극(CNE1)은 상기 제2 컨택 전극(CNE2)과의 전기적 분리가 이루어지는 범위 내에서 상기 절연 패턴(INSP)과 중첩되는 면적을 일정 수준 이상으로 확보할 수 있다. 이로 인해, 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11)과 상기 제1 컨택 전극(CNE1)의 컨택 면적이 충분히 확보될 수 있다.
상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제1 컨택 전극(CNE1)과 일정 간격 이격되어 상기 제1 절연층(INS1) 상에 배치될 수 있다. 이로 인해, 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)은 전기적으로 분리될 수 있다.
평면 상에서 볼 때, 상기 제2 컨택 전극(CNE2)은 상기 막대형 LED들(LD) 각각과 중첩되지 않으므로, 상기 제2 컨택 전극(CNE2)은 상기 막대형 LED들(LD) 각각에 물리적으로 분리될 수 있다. 상술한 바와 같이, 상기 제2 컨택 전극(CNE2)이 상기 브릿지 패턴(BRP)에 전기적으로 연결되므로, 상기 제2 컨택 전극(CNE2)은 상기 브릿지 패턴(BRP)을 통하여 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)에 전기적으로 연결될 수 있다.
결국, 상기 브릿지 패턴(BRP)의 면적(일 예로, 상기 제1 방향(DR1)으로 연장된 폭, L1)에 따라 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)과 상기 제2 컨택 전극(CNE2)의 컨택 면적이 결정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴(BRP)은 상기 공동(VO, 空洞) 및 상기 절연 패턴(INSP)에 의해 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11) 및 상기 제1 컨택 전극(CNE1)으로부터 전기적으로 분리될 수 있다.
따라서, 상기 브릿지 패턴(BRP)은 상기 제1 컨택 전극(CNE1)과의 전기적 분리가 이루어지는 범위 내에서 일정 수준 이상의 면적을 확보하면서 각 막대형 LED(LD) 상에 제공될 수 있다. 상술한 바와 같이, 상기 브릿지 패턴(BRP)이 일정 수준 이상의 면적을 확보할 경우, 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)과 상기 제2 컨택 전극(CNE2)의 컨택 면적이 충분히 확보될 수 있다.
하기에서는 도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 발광 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 배리어층(BRL)이 제공된 상기 기판(SUB) 상에 상기 제1 및 제2 격벽(PW1, PW2)이 제공될 수 있다.
상기 제1 격벽(PW1) 상에 상기 제1 전극(REL1)이 제공되고, 상기 제2 격벽(PW2) 상에 상기 제2 전극(REL2)이 제공될 수 있다. 상기 제1 및 제2 전극(REL1, REL2)은 대응하는 격벽 상의 동일 평면 상에 제공되어, 상기 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 전극(REL1) 상에 상기 제1 캡핑층 (CPL1)이 제공되고, 상기 제2 전극(REL2) 상에 상기 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)을 포함한 상기 기판(SUB) 상에 상기 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 제1 및 제2 컨택 홀(CH1, CH2)을 포함할 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 사이에 대응되도록 상기 제1 절연층(INS1) 상에 상기 막대형 LED들(LD)이 정렬될 수 있다.
상기 막대형 LED들(LD) 상에 도전층(미도시) 및 절연 물질층(미도시)을 순차적으로 도포한 후, 식각 공정을 진행하여 상기 절연 패턴(INSP)과 상기 브릿지 패턴(BRP)이 형성될 수 있다. 상기 식각 공정에 의해 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP)은 상기 절연 패턴(INSP)의 제1 측면(S1)으로부터 상기 제2 전극(REL2) 방향으로 일정 간격 이격될 수 있다. 이로 인해, 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP)은 상기 절연 패턴(INSP)의 제1 측면(S1)에서 볼 때 상기 언더 컷 형상을 가질 수 있다.
상기 절연 패턴(INSP)을 포함한 상기 기판(SUB) 상에, 상기 제1 전극(REL1)에 중첩되는 상기 제1 컨택 전극(CNE1) 및 상기 제2 전극(REL2)에 중첩되는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에는 상기 제2 절연층(INS2)이 제공되고, 상기 제2 절연층(INS2) 상에는 상기 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 발광 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 동시에 형성하여 제조 공정을 단순화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 발광 장치는 상기 브릿지 패턴(BRP)과 상기 절연 패턴(INSP)을 상기 막대형 LED들(LD) 각각의 상부에 배치하여 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 유효 면적을 확보할 수 있다. 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 유효 면적이 확보됨에 따라, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 쇼트 불량이 줄어들 수 있다. 따라서, 본 발명의 일 실시예에 따른 발광 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 쇼트 불량에 기인한 상기 막대형 LED들(LD)의 컨택 불량을 최소화할 수 있다.
이에 더하여, 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 유효 면적이 확보됨에 따라, 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11)과 상기 제1 컨택 전극(CNE1)의 컨택 면적 및 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)과 상기 제2 컨택 전극(CNE2)의 컨택 면적이 충분히 확보될 수 있다. 따라서, 본 발명의 일 실시예에 따른 발광 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)과 상기 막대형 LED들(LD)의 컨택 불량을 더욱 줄일 수 있다.
도 6a 내지 도 6f는 도 3의 발광 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이며, 도 7a 내지 도 7j는 도 4에 도시된 발광 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 3, 도 4, 도 6a, 도 7a, 및 도 7b를 참조하면, 각 단위 발광 영역의 기판(SUB) 상에 제2 방향(DR2)으로 연장된 제1 및 제2 격벽(PW1, PW2)을 형성한다. 상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에서 일정 간격 이격될 수 있다.
이어, 상기 제1 및 제2 격벽(PW1, PW2)이 제공된 상기 기판(SUB) 상에 제1 및 제2 전극(REL1, REL2), 제1 및 제2 연결 배선(CNL1, CNL2), 제1 및 제2 전원 배선(PL1, PL2)을 형성한다.
상기 제1 전극(REL1)은 상기 제2 방향(DR2)에 교차하는 제1 방향(DR1)으로 연장된 상기 제1 연결 배선(CNL1)으로부터 상기 제2 방향(DR2)을 따라 분기될 수 있다. 상기 제1 전극(REL1)은 상기 제1 격벽(PW1)과 중첩할 수 있다.
상기 제1 연결 배선(CNL1)은 상기 제2 방향(DR2)으로 연장된 상기 제1 전원 배선(PL1)에 연결될 수 있다.
상기 제1 연결 배선(CNL1)은 막대형 LED들(LD)을 정렬시킬 때 상기 제1 전원 배선(PL1)으로 인가된 정렬 전압을 상기 제1 전극(REL2)으로 전달할 수 있다. 또한, 상기 제1 연결 배선(CNL1)은 상기 막대형 LED들(LD)을 구동시킬 때 상기 제1 전원 배선(PL1)으로 인가된 제1 구동 전원(도 2a의 VDD 참고)을 상기 제1 전극(REL1)으로 전달할 수 있다.
상기 제2 전극(REL2)은 상기 제1 방향(DR1)으로 연장된 상기 제2 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)을 따라 분기될 수 있다. 상기 제2 전극(REL2)은 상기 제2 격벽(PW2)과 중첩할 수 있다.
상기 제2 연결 배선(CNL2)은 상기 제2 방향(DR2)으로 연장된 상기 제2 전원 배선(PL2)에 연결될 수 있다.
상기 제2 연결 배선(CNL2)은 상기 막대형 LED들(LD)을 정렬할 때 상기 제2 전원 배선(PL2)으로 인가된 정렬 전압을 상기 제2 전극(REL2)으로 전달할 수 있다. 또한, 상기 제2 연결 배선(CNL2)은 상기 막대형 LED들(LD)을 구동시킬 때 상기 제2 전원 배선(PL2)으로 인가된 제2 구동 전원(도 2a의 VSS 참고)을 상기 제2 전극(REL2)으로 전달할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 전극(REL1, REL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 전원 배선(PL1, PL2)은 동일 평면 상에 제공될 수 있다.
또한, 상기 제1 및 제2 전극(REL1, REL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 전원 배선(PL1, PL2)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 전극(REL1, REL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 전원 배선(PL1, PL2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다.
도 3, 도 4, 도 6b, 및 도 7a 내지 도 7c를 참조하면, 상기 제1 및 제2 전극(REL1, REL2) 등이 제공된 상기 기판(SUB) 상에 제1 및 제2 캡핑층(CPL1, CPL2)을 형성한다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 캡핑층(CPL1, CPL2)은 투명한 도전성 재료를 포함할 수 있다.
평면 상에서 볼 때, 상기 제1 캡핑층(CPL1)은 상기 제1 전극(REL1)과 상기 제1 연결 배선(CNL1)에 중첩되고, 상기 제2 캡핑층(CPL2)은 상기 제2 전극(REL2) 및 제2 연결 배선(CNL2)에 중첩될 수 있다.
도 3, 도 4, 도 6c, 및 도 7a 내지 도 7d를 참조하면, 상기 제1 및 제2 캡핑층(CPL1, CPL2)이 제공된 상기 기판(SUB) 상에 제1 절연 물질층(INS1')을 형성한다.
이어, 상기 제1 및 제2 전원 배선(PL1, PL2)을 통해 상기 제1 및 제2 전극(REL1, REL2) 각각에 정렬 전압을 인가하여 상기 제1 및 제2 전극(REL1, REL2) 사이에 전계를 형성한다.
상기 제1 및 제2 전극(REL1, REL2) 사이에 전계가 인가된 상태에서 잉크젯 프린팅 방식 등을 이용하여 상기 기판(SUB) 상에 막대형 LED들(LD)을 투입한다.
상기 막대형 LED들(LD)이 상기 기판(SUB) 상에 투입되는 경우, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 형성된 전계로 인해 상기 막대형 LED들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 상기 제1 및 제2 전극(REL1, REL2) 사이에 상기 막대형 LED들(LD)이 정렬될 수 있다.
상기 막대형 LED들(LD) 각각은 길이 방향으로 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함할 수 있다.
도 3, 도 4, 및 도 7a 내지 도 7e를 참조하면, 상기 막대형 LED들(LD)이 정렬된 상기 기판(SUB) 상에 제1 도전층(CL) 및 제2 절연 물질층(INS2')을 순차적으로 형성한다.
상기 제1 도전층(CL)은 상기 막대형 LED들(LD) 각각에서 출사된 광의 손실을 최소화하기 위해 투명한 도전성 재료로 이루어질 수 있다.
상기 제2 절연 물질층(INS2')은 상기 제1 도전층(CL) 상에 제공되고, 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
도 3, 도 4, 도 6d, 및 도 7a 내지 도 7f를 참조하면, 제1 및 제2 식각 공정을 연속으로 진행하여 상기 제1 도전층(CL)과 상기 제2 절연 물질층(INS2')을 동시에 패터닝함으로써 브릿지 패턴(BRP)과 제2 절연 물질 패턴(INS2")을 형성한다.
본 발명의 일 실시예에 있어서, 상기 제1 식각 공정은 건식 식각 공정을 포함할 수 있고, 상기 제2 식각 공정은 습식 식각 공정을 포함할 수 있다.
우선, 상기 제1 식각 공정을 진행하여, 상기 제1 절연 물질층(INS1')의 일부와 각 막대형 LED(LD)의 일부가 외부로 노출되도록 상기 제2 절연 물질층(INS2')과 상기 제1 도전층(CL)을 패터닝하여 상기 제2 절연 물질 패턴(INS2")과 도전 패턴(미도시)을 형성한다.
도면 상에 직접적으로 도시하지 않았으나, 상기 제1 식각 공정에 의해 패터닝된 상기 제2 절연 물질 패턴(INS2")의 양 측면과 상기 도전 패턴의 양 측면은 서로 일치할 수 있다.
이어, 상기 제2 절연 물질 패턴(INS2")을 식각 마스크로 하여 상기 제2 식각 공정을 진행한다. 상기 제2 식각 공정에서 사용되는 식각액은 상기 제2 절연 물질 패턴(INS2")의 하부에 배치된 상기 도전 패턴을 식각할 수 있는 용매를 사용한다.
상기 제2 식각 공정에 의해, 상기 도전 패턴은 상기 제2 절연 물질 패턴(INS2")의 양 측면 아래에서 언더 컷 형상을 형성하여 상기 제2 절연 물질 패턴(INS2")의 양 측면으로부터 내측 방향으로 이격되는 양 측면(S1_BRP, S2_BRP)을 갖는 브릿지 패턴(BRP)이 될 수 있다.
평면 상에서 볼 때, 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP)은 상기 제1 전극(REL1)으로부터 일정 간격 이격되고 그의 타 측면(S2_BRP)은 상기 제2 전극(REL2)에 중첩될 수 있다.
또한, 상기 브릿지 패턴(BRP)은 상기 각 막대형 LED(LD)의 일부를 제외한 나머지 부분에 중첩될 수 있다. 여기서, 상기 브릿지 패턴(BRP)은 상기 막대형 LED들(LD) 각각의 제2 도전성 반도체층(13)과 전기적으로 연결될 수 있다.
도 3, 도 4, 및 도 7a 내지 도 7g를 참조하면, 마스크 공정을 통해 상기 외부로 노출된 제1 절연 물질층(INS1')을 패터닝하여 상기 제1 및 제2 캡핑층(CPL1, CPL2) 각각의 일부를 노출하는 제1 컨택 홀(CH1)과 제2 컨택 홀(CH2)을 구비한 제1 절연층(INS1)을 형성한다.
도 3, 도 4, 도 6e, 및 도 7a 내지 도 7h를 참조하면, 마스크 공정을 통해 상기 제2 절연 물질 패턴(INS2")을 패터닝하여 상기 브릿지 패턴(BRP)의 타 측면(S2_BRP)을 외부로 노출하는 절연 패턴(INSP)을 형성한다.
상기 절연 패턴(INSP)은 상기 브릿지 패턴(BRP)과 부분적으로 중첩될 수 있다. 상기 절연 패턴(INSP)의 양 측면(S1, S2)은 상기 브릿지 패턴(BRP)의 양 측면(S1_BRP, B2_BRP)과 서로 일치하지 않을 수 있다.
상기 절연 패턴(INSP)의 제1 측면(S1)은 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP)보다 상기 제1 전극(REL1)에 인접하게 배치될 수 있다. 또한, 상기 절연 패턴(INSP)의 제2 측면(S2)도 상기 브릿지 패턴(BRP)의 타 측면(S2_BRP)보다 상기 제1 전극(REL1)에 인접하게 배치될 수 있다.
도 3, 도 4, 도 6f, 및 도 7a 내지 도 7i를 참조하면, 상기 절연 패턴(INSP)이 제공된 상기 기판(SUB) 상에 제2 도전층(미도시)을 형성한 후 마스크 공정을 진행하여 제1 및 제2 컨택 전극(CNE1, CNE2)을 형성한다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일 평면 상에 제공되며, 일정 간격 이격되어 전기적으로 서로 분리될 수 있다. 또한, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일한 공정으로 형성될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1 컨택 홀(CH1)을 포함하는 상기 제1 절연층(INS1) 및 상기 절연 패턴(INSP) 상에 배치될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1 컨택 홀(CH1)을 통해 상기 제1 캡핑층(CPL1)에 전기적으로 연결될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 외부로 노출된 각 막대형 LED(LD)의 일부와 전기적으로 연결될 수 있다. 여기서, 상기 외부로 노출된 각 막대형 LED(LD)의 일부는 상기 제1 도전성 반도체층(11)일 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 컨택 홀(CH2)을 포함하는 상기 제1 절연층(INS1) 및 상기 절연 패턴(INSP)의 일부 상에 배치될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 컨택 홀(CH2)을 통해 상기 제2 캡핑층(CPL2)에 전기적으로 연결될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 외부로 노출된 상기 브릿지 패턴(BRP)의 타 측면(S2_BRP)에 전기적으로 연결될 수 있다. 상기 제2 컨택 전극(CNE2)은 상기 브릿지 패턴(BRP)을 통해 상기 각 막대형 LED(LD)의 제2 도전성 반도체층(13)에 전기적으로 연결될 수 있다.
상술한 바와 같이, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 동일한 공정으로 형성하므로, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 상이한 공정으로 형성하는 발광 장치에 비해 제조 공정이 단순해지며 마스크 수 감소에 따른 제조 비용이 줄어들 수 있다.
도 3, 도 4, 및 도 7j를 참조하면, 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에 제2 절연층(INS2)을 형성한다. 이어, 상기 제2 절연층(INS2) 상에 오버 코트층(OC)을 형성한다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1에 도시된 막대형 LED를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 1 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 상기 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명의 일 실시예에서는, 상기 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 적어도 하나의 막대형 LED들(LD)을 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 8에는 설명의 편의를 위해 상기 배선부가 생략되었다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
도 9는 도 8에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이며, 도 10은 도 9의 Ⅱ ~ Ⅱ'선에 따른 단면도이다. 본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 9에 있어서, 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 막대형 LED들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 막대형 LED들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 9에 있어서, 편의를 위하여 상기 막대형 LED들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다. 도 9에 있어서, 단위 발광 영역은 하나의 서브 화소의 화소 영역일 수 있다.
도 8 내지 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소(PXL)들이 제공된 기판(SUB)을 포함할 수 있다.
상기 화소(PXL)들 각각은 상기 기판(SUB) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
상기 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각은 상기 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 상기 화소 회로부(PCL)는 상기 제1 및 제2 트랜지스터(T1, T2)와 상기 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
상기 표시 소자층(DPL)은 상기 보호층(PSV) 상에 제공된 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 연결 배선(CNL1, CNL2), 막대형 LED들(LD), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
편의를 위하여, 상기 화소 회로부(PCL)를 우선 설명한 후 상기 표시 소자층(DPL)을 설명한다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 버퍼층(BFL)은 상기 기판(SUB) 상에 제공되며, 상기 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다.
상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 제1 트랜지스터(T1)는 상기 표시 소자층(DPL)에 구비된 상기 막대형 LED들(LD) 중 일부에 전기적으로 연결되어 대응하는 막대형 LED(LD)를 구동하는 구동 트랜지스터이고, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극(EL1, EL2)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 제1 트랜지스터 전극(EL1)에 접촉되는 제1 영역과 상기 제2 트랜지스터 전극(EL2)에 접촉되는 제2 영역을 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 영역은 채널 영역일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 영역은 소스 영역 및 드레인 영역 중 하나의 영역일 수 있고, 상기 제2 영역은 나머지 하나의 영역일 수 있다.
상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 제1 트랜지스터 전극(EL1)과 상기 제2 트랜지스터 전극(EL2) 각각은 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
상기 구동 전압 배선(DVL)은 상기 층간 절연층(ILD) 상에 제공될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 상기 구동 전압 배선(DVL)에는 제2 구동 전원(VSS)이 인가될 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 제1 트랜지스터 전극(EL1)을 노출하는 관통 홀(TH) 및 상기 구동 전압 배선(DVL)을 노출하는 비아 홀(VH)을 포함할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상에서 일정 간격 이격될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 측면이 소정 각도로 경사진 사다리꼴 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 격벽(PW1) 상에는 상기 제1 전극(REL1)이 제공되고, 상기 제2 격벽(PW2) 상에는 상기 제2 전극(REL2)이 제공될 수 있다. 상기 제1 전극(REL1)은 상기 제1 격벽(PW1)의 형상에 대응되는 형상을 가지며, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2)의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 전극(REL1)은 제1 방향(DR1)으로 연장된 상기 제1 연결 배선(CNL1)으로부터 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 분기될 수 있다. 상기 제2 전극(REL2)은 상기 제1 방향(DR1)으로 연장된 상기 제2 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)으로 분기될 수 있다.
상기 제1 서브 화소(SP1) 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 제1 서브 화소(SP1)와 인접하게 배치된 상기 제2 서브 화소(SP2) 내에 제공된 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다. 또한, 상기 제2 서브 화소(SP2) 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 제2 서브 화소(SP2)와 인접하게 배치된 상기 제3 서브 화소(SP3) 내에 제공된 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다.
결국, 하나의 서브 화소 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 하나의 서브 화소에 인접하게 배치된 서브 화소 내에 제공된 상기 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다. 이로 인해, 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각은 개별적으로 구동될 수 있다.
상기 제1 서브 화소(SP1) 내에 제공된 상기 제2 연결 배선(CNL2)은 상기 제1 서브 화소(SP1)에 인접한 상기 제2 및 제3 서브 화소(SP2, SP3)에 공통으로 제공될 수 있다.
평면 상에서 볼 때, 상기 제1 및 제2 전극(REL1, REL2)은 상기 막대형 LED들(LD)을 사이에 두고 일정 간격 이격될 수 있다. 상기 제1 전극(REL1)은 각 막대형 LED(LD)의 양 단부(EP1, EP2) 중 어느 하나에 인접하게 배치되고, 상기 제2 전극(REL2)은 상기 각 막대형 LED(LD)의 양 단부(EP1, EP2) 중 나머지 하나에 인접하게 배치될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 동일 평면 상에 제공될 수 있다.
상기 제1 전극(REL1)은 상기 보호층(PSV)의 관통 홀(TH)을 통해 상기 제1 트랜지스터(T1)의 제1 트랜지스터 전극(EL1)에 전기적으로 연결될 수 있다. 이로 인해, 상기 제1 트랜지스터(T1)에 인가된 전압이 상기 제1 전극(REL1)으로 전달될 수 있다.
상기 제2 전극(REL2)은 상기 보호층(PSV)의 비아 홀(VH)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 이로 인해, 상기 구동 전압 배선(DVL)에 인가된 제2 구동 전원(도 2a의 VSS 참고)이 상기 제2 전극(REL2)으로 전달될 수 있다.
상기 제1 전극(REL1) 상에는 제1 캡핑층(CPL1)이 제공될 수 있고, 상기 제2 전극(REL2) 상에는 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 무기 절연막 또는 유기 절연막을 포함할 수 있다.
상기 제1 절연층(INS1)은 상기 제1 캡핑층(CPL1)의 일부를 노출하는 제1 컨택 홀(CH1) 및 상기 제2 캡핑층(CPL2)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
상기 막대형 LED들(LD) 각각은 상기 제1 및 제2 전극(REL1, REL2) 사이에 정렬되도록 상기 제1 절연층(INS1) 상에 제공될 수 있다.
상기 막대형 LED들(LD) 각각은 길이 방향으로 제1 및 제2 단부(EP1, EP2)를 포함할 수 있다.
상기 막대형 LED들(LD) 각각은 상기 길이 방향으로 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함할 수 있다. 또한, 상기 막대형 LED들(LD) 각각은 상기 제1 및 제2 도전성 반도체층(11, 13)과 상기 활성층(12) 각각의 외주면을 둘러싸는 절연성 피막(14)을 더 포함할 수 있다.
각 막대형 LED(LD)의 제1 단부(EP1)에는 상기 제1 도전성 반도체층(11)이 배치될 수 있고, 상기 각 막대형 LED(LD)의 제2 단부(EP2)에는 상기 제2 도전성 반도체층(13)이 배치될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 도전성 반도체층(11)은 n형 반도체층을 포함할 수 있고, 상기 제2 도전성 반도체층(13)은 p형 반도체층을 포함할 수 있다.
상기 제1 전극(REL1) 상에는 상기 제1 전극(REL1)과 상기 각 막대형 LED(LD)의 제1 도전성 반도체층(11)을 전기적 및/또는 물리적으로 안정되게 연결하기 위한 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 전극(REL1)은 상기 제1 컨택 전극(CNE1)을 통해 상기 각 막대형 LED(LD)의 제1 도전성 반도체층(11)에 전기적으로 연결될 수 있다. 따라서, 상기 제1 전극(REL1)으로 인가된 전압이 상기 각 막대형 LED(LD)의 제1 도전성 반도체층(11)으로 전달될 수 있다.
상기 제2 전극(REL2) 상에는 상기 제2 전극(REL2)과 상기 각 막대형 LED(LD)의 제2 도전성 반도체층(13)을 전기적으로 안정되게 연결하기 위한 상기 제2 컨택 전극(CNE2)이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일 평면 상에 제공되며, 동일한 공정을 통해 형성될 수 있다.
상기 각 막대형 LED(LD) 상에는 브릿지 패턴(BRP)이 제공될 수 있고, 상기 브릿지 패턴(BRP) 상에는 절연 패턴(INSP)이 제공될 수 있다.
상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각에서, 상기 브릿지 패턴(BRP)은 평면 상에서 볼 때 상기 제1 전극(REL1)에 이격되며 상기 제2 전극(REL2)에 부분적으로 중첩되게 제공될 수 있다. 또한, 평면 상에서 볼 때, 상기 브릿지 패턴(BRP)은 상기 각 막대형 LED(LD)의 제1 도전성 반도체층(11)을 제외한 나머지 구성들에 중첩되게 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 각 막대형 LED(LD)의 제2 도전성 반도체층(13)과 전기적으로 연결될 수 있다. 또한, 상기 브릿지 패턴(BRPL)은 상기 제2 컨택 전극(CNE2)과 전기적으로 연결될 수 있다. 이로 인해, 상기 제2 전극(REL2)은 상기 제2 컨택 전극(CNE2) 및 상기 브릿지 패턴(BRP)을 통해 상기 각 막대형 LED(LD)의 제2 도전성 반도체층(13)에 전기적으로 연결될 수 있다. 상기 제2 전극(REL2)으로 인가된 상기 제2 구동 전원(VSS)은 상기 각 막대형 LED(LD)의 제2 도전성 반도체층(13)으로 전달될 수 있다.
결국, 상기 각 막대형 LED(LD)의 제1 및 제2 도전성 반도체층(11, 13) 각각에 소정 전압 이상의 전계가 인가되어, 상기 각 막대형 LED(LD)가 발광할 수 있다.
상기 절연 패턴(INSP)은 상기 브릿지 패턴(BRP) 상에 제공될 수 있다.
상기 절연 패턴(INSP)은 상기 브릿지 패턴(BRP)을 커버하여 상기 브릿지 패턴(BRP)이 외부로 노출되는 것을 방지하면서 상기 브릿지 패턴(BRP)과 상기 제1 컨택 전극(CNE1)을 전기적으로 분리시킬 수 있다.
평면 상에서 볼 때, 상기 절연 패턴(INSP)은 상기 브릿지 패턴(BRP)에 부분적으로 중첩될 수 있다. 구체적으로, 상기 절연 패턴(INSP)의 양 측면(S1, S2)은 상기 브릿지 패턴(BRP)의 양 측면(S1_BRP, S2_BRP)과 서로 일치하지 않을 수 있다.
상기 브릿지 패턴(BRP)의 양 측면(S1_BRP, S2_BRP) 중 상기 제1 전극(REL1)에 인접하게 배치된 일 측면(S1_BRP)은 상기 절연 패턴(INSP)의 제1 측면(S1)에서 볼 때 언더 컷 형상으로 제공될 수 있다. 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP)이 언더 컷 형상으로 제공됨에 따라, 상기 막대형 LED들(LD) 각각의 제1 도전성 반도체층(11) 상에는 공동(VO, 空洞)이 제공될 수 있다.
상기 공동(VO, 空洞)은 상기 각 막대형 LED(LD)의 제1 도전성 반도체층(11) 일부, 상기 브릿지 패턴(BRP)의 일 측면(S1_BRP), 상기 절연 패턴(INSP)의 제1 측면(S1), 상기 제1 컨택 전극(CNE1)에 의해 둘러싸여 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 공동(VO, 空洞) 및 상기 절연 패턴(INSP)으로 상기 브릿지 패턴(BRP)과 전기적으로 분리될 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에는 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 그 하부에 배치되는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 외부로 노출되지 않게 커버할 수 있다.
상기 제2 절연층(INS2) 상에는 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 하나의 공정으로 형성하여 제조 공정을 단순화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 상기 각 막대형 LED(LD)의 제1 도전성 반도체층(11)에 연결되는 상기 제1 컨택 전극(CNE1)의 유효 면적과 상기 각 막대형 LED(LD)의 제2 도전성 반도체층(13)에 연결되는 상기 제2 컨택 전극(CNE2)의 유효 면적을 충분히 확보할 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 유효 면적이 확보됨에 따라, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 쇼트 불량이 줄어들 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 쇼트 불량에 기인한 상기 막대형 LED들(LD)의 컨택 불량을 최소화할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격되게 배치된 제2 전극;
    상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자;
    상기 발광 소자 상에 제공되며, 상기 발광 소자의 상기 제2 단부에 연결된 브릿지 패턴;
    상기 기판 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제1 컨택 전극; 및
    상기 기판 상에 제공되며, 상기 브릿지 패턴과 상기 제2 전극을 연결하는 제2 컨택 전극을 포함하는 발광 장치.
  2. 제1 항에 있어서,
    상기 브릿지 패턴 상에 제공된 절연 패턴을 더 포함하는 발광 장치.
  3. 제2 항에 있어서,
    평면 상에서 볼 때, 상기 절연 패턴은 상기 브릿지 패턴에 중첩하는 발광 장치.
  4. 제3 항에 있어서,
    상기 브릿지 패턴과 상기 절연 패턴 각각은, 상기 제1 전극에 인접한 일측 단부 및 상기 일측 단부에 마주한 타측 단부를 포함하는 발광 장치.
  5. 제4 항에 있어서,
    평면 상에서 볼 때, 상기 절연 패턴의 일측 단부는 상기 브릿지 패턴의 일측 단부보다 상기 제1 전극에 인접하게 배치되고,
    상기 절연 패턴의 타측 단부는 상기 브릿지 패턴의 타측 단부보다 상기 제1 전극에 인접하며 상기 브릿지 패턴의 타측 단부를 외부로 노출시키는 발광 장치.
  6. 제5 항에 있어서,
    상기 제1 컨택 전극은 상기 절연 패턴 상에 제공되는 발광 장치.
  7. 제6 항에 있어서,
    상기 발광 소자의 상면 일부, 상기 브릿지 패턴의 일측 단부, 상기 절연 패턴의 일측 단부, 및 상기 제1 컨택 전극의 일부에 둘러싸인 공동(空洞)을 더 포함하는 발광 장치.
  8. 제7 항에 있어서,
    상기 제1 컨택 전극은 상기 브릿지 패턴과 전기적으로 분리된 발광 장치.
  9. 제5 항에 있어서,
    상기 제1 및 제2 전극 상에 제공된 절연층을 더 포함하며,
    상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함하는 발광 장치.
  10. 제9 항에 있어서,
    상기 제1 컨택 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 연결되고,
    상기 제2 컨택 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극에 연결되며 상기 외부로 노출된 상기 브릿지 패턴의 타측 단부에 연결되는 발광 장치.
  11. 제1 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함하는 발광 장치.
  12. 제11 항에 있어서,
    상기 발광 소자의 제1 단부에는 상기 제1 도전성 반도체층이 배치되고, 상기 발광 소자의 제2 단부에는 상기 제2 도전성 반도체층이 배치되며,
    상기 제1 도전성 반도체층은 n형 반도체층을 포함하고, 상기 제2 도전성 반도체층은 p형 반도체층을 포함하는 발광 장치.
  13. 제12 항에 있어서,
    상기 제1 및 제2 컨택 전극은 동일한 층 상에 제공되는 발광 장치.
  14. 기판 상에 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극을 포함한 상기 기판 상에 제1 절연 물질층을 형성하는 단계;
    상기 제1 절연 물질층 상에 발광 소자들을 자가 정렬시키는 단계;
    상기 발광 소자들을 포함한 상기 제1 절연 물질층 상에 도전층 및 제2 절연 물질층을 순차적으로 형성하는 단계;
    제1 식각 공정을 통해 상기 도전층 및 상기 제2 절연 물질층을 패터닝하고, 상기 패터닝된 상기 제2 절연 물질층을 마스크로 사용한 제2 식각 공정을 통해 상기 패터닝된 도전층을 식각하여 양 측 단부가 언더 컷 형상으로 이루어진 브릿지 패턴을 형성하는 단계;
    상기 제1 절연 물질층을 패터닝하여 상기 제1 전극의 일부 및 상기 제2 전극의 일부를 노출하는 제1 절연층을 형성하는 단계;
    상기 마스크로 사용한 상기 패터닝된 제2 절연 물질층을 패터닝하여 상기 브릿지 패턴의 양 측 단부 중 하나의 단부를 노출하는 절연 패턴을 형성하는 단계; 및
    상기 제1 절연층 상에, 상기 제1 전극에 전기적으로 연결되는 제1 컨택 전극과 상기 제2 전극에 전기적으로 연결되는 제2 컨택 전극을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 식각 공정은 건식 식각 공정을 포함하고, 상기 제2 식각 공정을 습식 식각 공정을 포함하는 발광 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 제1 및 제2 컨택 전극 상에 상기 제1 및 제2 컨택 전극을 커버하는 오버 코트층을 형성하는 단계를 더 포함하는 발광 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 제1 컨택 전극은 상기 브릿지 패턴과 전기적으로 분리된 발광 장치의 제조 방법.
  18. 제14 항에 있어서,
    상기 제1 및 제2 컨택 전극을 형성하는 단계에서, 하나의 발광 소자인 상면의 일부, 상기 브릿지 패턴의 일측 단부, 상기 절연 패턴의 일측 단부, 및 상기 제1 컨택 전극의 일부에 둘러싸인 공동(空洞)이 형성되는 발광 장치의 제조 방법.
  19. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 표시 영역에 제공되며, 적어도 하나의 트랜지스터를 포함하는 화소 회로부; 및
    상기 화소 회로부 상에 제공되며, 광이 출사되는 복수의 단위 발광 영역을 구비하는 표시 소자층을 포함하고,
    상기 표시 소자층의 각 단위 발광 영역은,
    상기 화소 회로부 상에 제공된 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격되게 배치된 전극;
    상기 화소 회로부 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자;
    상기 발광 소자 상에 제공되며, 상기 발광 소자의 상기 제2 단부에 연결된 브릿지 패턴;
    상기 브릿지 패턴 상에 제공된 절연 패턴;
    상기 절연 패턴 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제1 컨택 전극; 및
    상기 화소 회로부 상에 제공되며, 상기 브릿지 패턴과 상기 제2 전극을 연결하는 제2 컨택 전극을 포함하고,
    상기 표시 소자층은 상기 발광 소자의 상면 일부, 상기 브릿지 패턴의 일측 단부, 상기 절연 패턴의 일측 단부, 및 상기 제1 컨택 전극의 일부에 둘러싸인 공동(空洞)을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    평면 상에서 볼 때, 상기 절연 패턴은 상기 브릿지 패턴에 중첩하는 표시 장치.
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