WO2020017718A1 - 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치 - Google Patents

발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치 Download PDF

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공태진
김명희
유제원
임현덕
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Definitions

  • the present invention relates to a light emitting device, a manufacturing method thereof, and a display device including the same.
  • LEDs Light emitting diodes exhibit relatively good durability even in harsh environmental conditions and have excellent performance in terms of lifetime and luminance. Recently, researches for applying such light emitting diodes to various display devices have been actively conducted.
  • the bar light emitting diode may be manufactured to a size small enough to constitute a pixel of the self-luminous display device.
  • An object of the present invention is to provide a light emitting device that minimizes a poor contact of a micro LED, a method of manufacturing the same, and a display device including the same.
  • a light emitting device a substrate including a plurality of unit light emitting region; A first electrode provided on the substrate and a second electrode spaced apart from the same plane as the first electrode; At least one light emitting element provided on the substrate and having a first end and a second end in a longitudinal direction; An insulating layer provided on the light emitting element to expose first and second ends of the light emitting element; A first contact electrode electrically connecting the first electrode and a first end of the light emitting device; A second contact electrode disposed to be spaced apart from the same plane as the first contact electrode and electrically connecting the second electrode and a second end of the light emitting device; And protection patterns provided on the first and second contact electrodes to protect the first and second contact electrodes, respectively.
  • the first contact electrode and the second contact electrode may be electrically separated from each other by a predetermined interval on the insulating layer.
  • the protective pattern may include an inorganic insulating film made of an inorganic material.
  • the distance between the first contact electrode and the second contact electrode may be smaller than the length of the light emitting device.
  • the protective pattern provided on the first contact electrode and the protective pattern provided on the second contact electrode are spaced at the same interval as the interval between the first contact electrode and the second contact electrode. Can be.
  • the insulating layer may include a first contact hole exposing a portion of the first electrode and a second contact hole exposing a portion of the second electrode.
  • the first contact electrode may be electrically connected to the first electrode through the first contact hole
  • the second contact electrode may be connected to the second electrode through the second contact hole. Can be electrically connected.
  • the light emitting device includes: a first partition wall provided between the substrate and the first electrode; And a second partition wall spaced apart from each other on the same plane as the first partition wall and provided between the substrate and the second electrode.
  • the light emitting device includes: a first conductive semiconductor layer doped with a first conductive dopant; A second conductive semiconductor layer doped with a second conductive dopant; And an active layer provided between the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the light emitting device may include a circular columnar or polygonal light emitting diode having a micro-scale or nano-scale.
  • the above-described light emitting device includes: forming a first electrode and a second electrode spaced apart on the same plane as the first electrode on a substrate including a plurality of unit light emitting regions; Forming a first insulating material layer on the substrate including the first and second electrodes; Forming an electric field between the first electrode and the second electrode to align at least one light emitting element on the first insulating material layer between the first electrode and the second electrode; Forming a second insulating material layer on the first insulating material layer including the light emitting device; A first insulating layer having a first contact hole exposing a portion of the first electrode and a second contact hole exposing a portion of the second electrode by removing a portion of each of the first and second insulating material layers; Forming an insulating material pattern provided on the first insulating layer; Removing a portion of the insulating material pattern to form a second insulating layer exposing both ends of the light emitting device; Sequentially forming a conductive layer and a third
  • a display device includes a substrate including a display area and a non-display area; And a plurality of pixels provided in the display area and including at least one sub pixel.
  • the sub-pixel may include a pixel circuit unit including at least one transistor and a display element layer including a unit emission region for emitting light.
  • the display device layer may include: a first electrode provided on the pixel circuit portion and a second electrode disposed to be spaced apart from the same plane as the first electrode; At least one light emitting element provided on the pixel circuit portion and having a first end portion and a second end portion in a longitudinal direction; An insulating layer provided on the light emitting element to expose first and second ends of the light emitting element; A first contact electrode electrically connecting the first electrode and a first end of the light emitting device; A second contact electrode disposed to be spaced apart on the same plane as the first contact electrode and electrically connecting the second electrode and a second end of the light emitting device; And protection patterns provided on the first and second contact electrodes to protect the first and second contact electrodes, respectively.
  • the first contact electrode and the second contact electrode may be spaced apart from each other on the insulating layer and electrically separated from each other.
  • a light emitting device may be provided in which an insulating pattern including an inorganic material is disposed on a contact electrode, thereby minimizing contact failure of an ultra-small light emitting device.
  • a method of manufacturing the light emitting device may be provided.
  • a display device including the light emitting device may be provided.
  • FIG. 1A and 1B are perspective views illustrating various types of light emitting devices according to an exemplary embodiment of the present invention.
  • FIG. 2A and 2B are plan views illustrating various types of unit light emitting regions of a light emitting device including the light emitting device of FIG. 1A.
  • FIG. 3 is a cross-sectional view taken along line II of FIG. 2A.
  • FIG. 4 illustrates a light emitting device according to another embodiment of the present invention, and is a cross-sectional view corresponding to lines I to I 'of FIG. 2A.
  • 5A through 5F are schematic plan views sequentially illustrating a method of manufacturing the light emitting device of FIG. 2A.
  • 6A through 6K are cross-sectional views sequentially illustrating a method of manufacturing the light emitting device of FIG. 3.
  • FIG. 7 illustrates a display device according to an exemplary embodiment.
  • FIG. 7A is a schematic plan view of a display device using the light emitting device illustrated in FIG.
  • FIG. 8A through 8D are circuit diagrams illustrating a first sub-pixel among the first to third sub-pixels of the display device of FIG. 7, according to various embodiments.
  • FIG. 9 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 7.
  • FIG. 10 is a cross-sectional view taken along line II to II 'of FIG. 9.
  • FIG. 11 illustrates a display device according to another exemplary embodiment of the present invention, and is a cross-sectional view corresponding to lines II to II ′ of FIG. 9.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • the terms “comprise” or “have” are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described on the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof. In addition, when a part of a layer, film, region, plate, etc. is said to be “on” another part, this includes not only the case where the other part is “right on” but also another part in the middle.
  • the formed direction is not limited to the upper direction but includes a side or a lower part.
  • a part such as a layer, film, region, plate, etc. is “below” another part, this includes not only the other part “below” but also another part in the middle.
  • FIG. 1A and 1B are perspective views illustrating various types of light emitting devices according to an exemplary embodiment of the present invention.
  • FIG. 1A and FIG. 1B although the circular columnar light emitting element was shown, this invention is not limited to this.
  • FIG. 1A and 1B are perspective views illustrating various types of light emitting devices according to an exemplary embodiment of the present invention.
  • FIG. 1A and FIG. 1B although the circular columnar light emitting element was shown, this invention is not limited to this.
  • a light emitting device LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive layers.
  • the active layer 12 may be interposed between the semiconductor layers 11 and 13.
  • the light emitting device LD may be implemented as a laminate in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a rod shape extending in one direction.
  • the extension direction of the light emitting device LD is a longitudinal direction
  • the light emitting device LD may have one end portion and the other end portion in the extension direction.
  • One of the first and second conductive semiconductor layers 11 and 13 may be disposed at one end thereof, and the other of the first and second conductive semiconductor layers 11 and 13 may be disposed at the other end thereof.
  • the light emitting device LD may be provided in a circular column shape, but is not limited thereto.
  • the light emitting element LD may include a rod-like shape or a bar-like shape that is long in the longitudinal direction (that is, the aspect ratio is greater than 1).
  • the length L of the light emitting element LD in the longitudinal direction may be larger than its diameter.
  • the light emitting device LD may include, for example, a light emitting diode manufactured in an ultra small size having a diameter and / or a length of about a micro scale or a nano scale.
  • the size of the light emitting device LD is not limited thereto, and the size of the light emitting device LD may be changed to meet the requirements of the lighting device or the self-luminescence display device to which the light emitting device LD is applied. It may be.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, or the like. It may include.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and / or under the active layer 12.
  • the cladding layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used as the active layer 12.
  • the light emitting device LD When an electric field of a predetermined voltage or more is applied to both ends of the light emitting device LD, the light emitting device LD emits light while the electron-hole pair is coupled in the active layer 12.
  • the second conductive semiconductor layer 13 is provided on the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg. .
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various other materials may form the second conductive semiconductor layer 13.
  • the light emitting device LD is illustrated in FIG. 1A in addition to the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13.
  • the semiconductor device may further include one electrode layer 15 disposed on the second conductive semiconductor layer 13.
  • the light emitting device LD further includes one other electrode layer 16 disposed at one end of the first conductive semiconductor layer 11 in addition to the electrode layer 15, as shown in FIG. 1B. can do.
  • the electrode layers 15 and 16 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers 15 and 16 may include a metal or a metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO, and the like. These oxides or alloys may be used alone or in combination, but is not limited thereto.
  • Materials included in each of the electrode layers 15 and 16 may be the same or different from each other.
  • the electrode layers 15 and 16 may be substantially transparent or translucent. Accordingly, light generated by the light emitting element LD may pass through the electrode layers 15 and 16 and may be emitted to the outside of the light emitting element LD.
  • the light emitting device LD may further include an insulating coating 14.
  • the insulating film 14 may be omitted, and only a part of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 may be omitted. It may be provided to cover.
  • the insulating film 14 may be provided at a portion except one end of both ends of the light emitting device LD.
  • the insulating film 14 exposes only the one electrode layer 15 disposed on one end side of the second conductive semiconductor layer 13 of the light emitting element LD, and the one electrode layer 15. Except for the rest of the configuration can surround the whole side.
  • the insulating film 14 exposes at least both ends of the light emitting device LD.
  • the insulating film 14 may include one electrode layer 15 disposed at one end of the second conductive semiconductor layer 13. One end of the first conductive semiconductor layer 11 may be exposed.
  • the insulating film 14 may be formed of the electrode layers 15,. 16) at least one area of each may be exposed. Alternatively, in another embodiment, the insulating film 14 may not be provided.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include one or more insulating materials selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3, and TiO 2, but is not limited thereto. Various materials having insulating properties may be used.
  • the active layer 12 may be prevented from being shorted to the first electrode and / or the second electrode, which is not shown.
  • the insulating film 14 may prevent unwanted short circuits that may occur between the light emitting devices LD.
  • the light emitting element LD may be used as a light emitting source of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • FIG. 2A and 2B are plan views illustrating unit light emitting regions of various forms of the light emitting device including the light emitting device of FIG. 1A
  • FIG. 3 is a cross-sectional view taken along line II ′ of FIG.
  • the light emitting device according to the embodiment is shown and is a cross-sectional view corresponding to the line II 'of FIG. 2A.
  • a plurality of light emitting devices are illustrated as being aligned in a horizontal direction, but the arrangement of the light emitting devices is not limited thereto.
  • the unit emission area may be a pixel area of one sub-pixel included in the light emitting display panel.
  • a light emitting device includes at least one sub pixel SP including a unit emission area 100. It may include a substrate SUB and a plurality of light emitting elements LD provided on the substrate SUB.
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be formed of a material having flexibility so as to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the substrate SUB may be polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide (polyetherimide), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate It may include at least one of cellulose (triacetate cellulose), cellulose acetate propionate (cellulose acetate propionate). However, materials constituting the substrate SUB may be variously changed.
  • the barrier layer BRL may be provided on the substrate SUB to prevent the diffusion of impurities into the light emitting devices LD.
  • each of the light emitting devices may be a light emitting diode of a small size, for example, nano or micro scale using a material of the inorganic crystal structure.
  • Each of the light emitting devices LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and an active layer 12 interposed between the first and second conductive semiconductor layers 11 and 13. It may include. In example embodiments, the light emitting devices LD may further include an electrode layer 15 provided on one side of the second conductive semiconductor layer 13.
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2.
  • the first end EP1 has one of the first and second conductive semiconductor layers 11 and 13, and the second end EP2 has another one of the first and second conductive semiconductor layers 11 and 13. Can be arranged.
  • each of the light emitting devices LD may emit light of any one of color and / or white light.
  • a second insulating layer INS2 may be provided to cover a portion of an upper surface of each light emitting device LD. As a result, both ends EP1 and EP2 of the respective light emitting devices LD may be exposed to the outside.
  • the unit emission region 100 of the sub pixel SP includes first and second partition walls PW1 and PW2, first and second connection wirings CNL1 and CNL2, and first and second electrodes REL1, REL2 and first and second contact electrodes CNE1 and CNE2 may be provided.
  • the first and second partition walls PW1 and PW2 may be provided on the substrate SUB and may partition the unit emission region 100 of the light emitting device.
  • the first and second partition walls PW1 and PW2 may be spaced apart from each other on the substrate SUB.
  • the first partition PW1 and the second partition PW2 may be spaced apart from each other on the substrate SUB by more than a length L of one light emitting device LD shown in FIG. 1A.
  • the first and second partition walls PW1 and PW2 may include a curved surface having a cross section of a semicircle, a semi-ellipse, and the like, the width of which is narrowed toward the top from one surface of the substrate SUB.
  • the present invention is not limited thereto.
  • the first and second barrier ribs PW1 and PW2 may have a trapezoidal cross section that becomes narrower from one surface of the substrate SUB to an upper portion as shown in FIG. 4.
  • the shapes of the first and second partition walls PW1 and PW2 are not limited to the above-described embodiments, but within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD. It can be changed in various ways.
  • the first and second partition walls PW1 and PW2 may be disposed on the same plane on the substrate SUB, and may have the same height.
  • the first connection line CNL1 may extend in the first direction DR1 from the sub pixel SP.
  • the first connection line CNL1 may be provided only in the sub-pixel SP to electrically separate the sub-pixel SP from adjacent sub-pixels. As a result, the sub-pixel SP may be driven independently of the adjacent sub-pixels.
  • the second connection line CNL2 may extend in parallel with an extension direction of the first connection line CNL1.
  • the second connection line CNL2 may extend to the adjacent sub pixels as well as the sub pixel SP. Accordingly, the sub-pixel SP and the adjacent sub-pixels may be commonly connected to the second connection line CNL2.
  • the first electrode REL1 is a first-first electrode REL1_1 and a first-second electrode branched from the first connection line CNL1 in a second direction DR2 crossing the first direction DR1. (REL1_2).
  • the first-first electrode REL1_1, the first-second electrode REL1_2, and the first connection line CNL1 may be integrally provided to be electrically and / or physically connected to each other.
  • the first-first electrode REL1_1 and the first-second electrode REL1_2 may have a bar shape extending along the second direction DR2 when viewed in plan view.
  • the second electrode REL2 may be branched from the second connection line CNL2 in the second direction DR2 and provided in the unit emission region 100 of the sub-pixel SP.
  • the second electrode REL2 and the second connection line CNL2 may be integrally provided to be electrically and / or physically connected to each other.
  • the second electrode REL2 may have a bar shape extending along the second direction DR2 when viewed in plan view.
  • the second electrode REL2 is provided between the first-first electrode REL1_1 and the first-second electrode REL1_2, and the first-first and first-second electrode REL1_1. , REL1_2) may be spaced apart from each other at regular intervals.
  • the first-first electrode REL1_1, the first-second electrode REL1_2, and the second electrode REL2 may be alternately disposed on the substrate SUB.
  • a first alignment voltage is applied to the first electrode REL1 through the first connection line CNL1, and the second electrode ( A second alignment voltage may be applied to REL2 through the second connection line CNL2.
  • the first alignment voltage and the second alignment voltage may have different voltage levels.
  • the light emitting devices LD may be aligned on the substrate SUB between the first electrode REL1 and the second electrode REL2 by the electric field.
  • Each of the first electrode REL1 and the second electrode REL2 may be provided on a corresponding partition wall.
  • the first electrode REL1 may be provided on the first partition PW1
  • the second electrode REL2 may be provided on the second partition PW2.
  • the first electrode REL1 may be inclined to correspond to one side slope of the first partition PW1.
  • the first electrode REL1 may have a curvature corresponding to a curved surface of the first partition PW1 when the first partition PW1 has a semi-circular or semi-elliptic cross section.
  • the second electrode REL2 may be inclined to correspond to one side slope of the second partition PW2.
  • the second electrode REL2 may have a curvature corresponding to the curved surface of the second partition PW2 when the second partition PW2 has a semicircular or semi-elliptic cross section.
  • the first and second electrodes REL1 and REL2 may be provided to be spaced apart from each other with the light emitting devices LD interposed therebetween on the substrate SUB.
  • the first electrode REL1 is disposed adjacent to one end of one of both ends EP1 and EP2 of each of the light emitting devices LD and the first contact electrode CNE1. ) May be electrically connected to each of the light emitting devices LD.
  • the second electrode REL2 is disposed adjacent to the other ends of both ends EP1 and EP2 of each of the light emitting devices LD, and the light emitting devices LD are disposed through the second contact electrode CNE2. It can be electrically connected to each.
  • the first electrode REL1 and the second electrode REL2 may be disposed on the same plane and have the same height. When the first electrode REL1 and the second electrode REL2 have the same height, each of the light emitting devices LD may be more stably connected to the first and second electrodes REL1 and REL2.
  • the first and second electrodes REL1 and REL2 may be made of a conductive material.
  • the conductive material may be Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, indium tin oxide (ITO), indium zinc oxide (IZO), ZnO ( zinc oxide), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as PEDOT.
  • each of the first and second electrodes REL1 and REL2 may be formed as a single layer, but the present invention is not limited thereto, and two or more of metals, alloys, conductive oxides, and conductive polymers may be used. This can be formed of laminated multilayers.
  • the materials of the first and second electrodes REL1 and REL2 are not limited to the above materials.
  • the first and second electrodes REL1 and REL2 may emit light emitted from both ends EP1 and EP2 of the light emitting elements LD in a direction in which an image is displayed (for example, a front direction). It may be made of a conductive material having a constant reflectance in order to proceed.
  • both ends EP1 of each of the light emitting devices LD may be formed.
  • the light emitted from EP2 may be reflected by the first and second electrodes REL1 and REL2 and further travel in the front direction. Therefore, the efficiency of light emitted from each of the light emitting elements LD may be improved.
  • the first and second partitions PW1 and PW2 are emitted from each of the light emitting elements LD together with the first and second electrodes REL1 and REL2 provided thereon. It can function as a reflecting member for improving the efficiency of the light.
  • first and second electrodes REL1 and REL2 are illustrated as being directly provided on the substrate SUB, but the present invention is not limited thereto.
  • a component for driving the light emitting device in a passive matrix or an active matrix may be further provided between the first and second electrodes REL1 and REL2 and the substrate SUB.
  • signal wires When the light emitting device is driven by the active matrix, signal wires, an insulating layer, a transistor, and / or the like may be provided between the first and second electrodes REL1 and REL2 and the substrate SUB.
  • the signal lines may include scan lines, data lines, power lines, and the like, and the transistor may be connected to the signal lines and include a gate electrode, a semiconductor layer, a source electrode, and a drain electrode.
  • first and second electrodes REL1 and REL2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • first electrode REL1 may be an anode electrode
  • second electrode REL2 may be an anode electrode.
  • one electrode of the source and drain electrodes of the transistor may be connected to one of the first and second electrodes REL1 and REL2, and the data signal of the data line may be connected to any one of the first and second electrodes REL1 and REL2. It can be applied to one electrode.
  • the signal lines, the insulating layer, and / or the transistor may be provided in various numbers and forms.
  • the first electrode REL1 may be electrically connected to the transistor through a contact hole (not shown).
  • the signal provided to the transistor may be applied to the first electrode REL1.
  • the second electrode REL2 may be electrically connected to the signal line through a contact hole (not shown) when the light emitting device is driven by an active matrix. Thus, the voltage of the signal line may be applied to the second electrode REL2.
  • the light emitting devices LD may include a plurality of first light emitting devices LD1 and the first light emitting devices LD1 arranged between the first-first electrode REL1_1 and the second electrode REL2.
  • the light emitting device may be divided into a plurality of second light emitting devices LD2 arranged between the second electrode REL2 and the first-second electrode REL1_2.
  • the first end EP1 of each of the first light emitting devices LD1 may be electrically connected to the first-first electrode REL1_1 through the first contact electrode CNE1. Accordingly, a signal of the transistor may be transferred to the first end EP1 of each of the first light emitting devices LD1.
  • the second end EP2 of each of the first light emitting devices LD1 may be electrically connected to the second electrode REL2 through the second contact electrode CNE2. Accordingly, the voltage of the signal line may be transferred to the second end EP2 of each of the first light emitting devices LD1.
  • the first end EP1 of each of the second light emitting devices LD2 may be electrically connected to the second electrode REL2 through the second contact electrode CNE2. Accordingly, the voltage of the signal line may be transferred to the first end EP1 of each of the second light emitting devices LD2.
  • the second end EP2 of each of the second light emitting devices LD2 may be electrically connected to the first-second electrode REL1_2 through the first contact electrode CNE1. Accordingly, a signal of the transistor may be transmitted to the second end EP2 of each of the second light emitting devices LD2.
  • the first and second light emitting elements LD1 and LD2 may constitute a light source of the sub pixel SP.
  • the light emitting devices LD connected to the first and second electrodes REL1 and REL2 of the sub-pixel SP are connected. While emitting light, light of luminance corresponding to the driving current may be emitted.
  • a first insulating layer INS1 may be provided on the first and second electrodes REL1 and REL2.
  • the first insulating layer INS1 may be provided between the substrate SUB and each of the light emitting devices LD.
  • the first insulating layer INS1 fills the space between the substrate SUB and each of the light emitting devices LD and stably supports each of the light emitting devices LD so as to stably support the respective light emitting devices from the substrate SUB.
  • the departure of LD) can be prevented.
  • the first insulating layer INS1 includes a first contact hole CH1 exposing a part of the first electrode REL1 and a second contact hole CH2 exposing a part of the second electrode REL2. can do.
  • the second insulating layer INS2 may be provided on the first insulating layer INS1.
  • the second insulating layer INS2 also has a first contact hole CH1 corresponding to the first contact hole CH1 of the first insulating layer INS1 and a second contact hole of the first insulating layer INS2. And a second contact hole CH2 corresponding to CH2).
  • the first contact hole CH1 of the first insulating layer INS1 and the first contact hole CH1 of the second insulating layer INS2 are formed as one first contact hole. Referred to collectively as (CH1).
  • the second contact hole CH2 of the first insulating layer INS1 and the second contact hole CH2 of the second insulating layer INS2 are collectively referred to as one second contact hole CH2. .
  • the second insulating layer INS2 may be provided on a portion of an upper surface of each of the light emitting devices LD to expose both ends EP1 and EP2 of the light emitting devices LD.
  • the second insulating layer INS2 provided on a portion of the upper surface of each light emitting device LD is referred to as an insulating pattern INSP.
  • the first electrode electrically and / or physically stably connects one of the first electrode REL1 and both ends EP1 and EP2 of each of the light emitting devices LD on the second insulating layer INS2.
  • the contact electrode CNE1 may be provided.
  • the first contact electrode CNE1 may be made of a transparent conductive material so that light emitted from each of the light emitting elements LD and reflected by the first electrode REL1 may travel in the front direction without loss.
  • the transparent conductive material may include, for example, ITO, IZO, ITZO, or the like.
  • the material of the first contact electrode CNE1 is not limited to the above materials.
  • the first contact electrode CNE1 may cover the first electrode REL1 and may overlap the first electrode REL1 when viewed in plan view. In addition, the first contact electrode CNE1 may partially overlap one end of one of both ends EP1 and EP2 of each of the light emitting devices LD.
  • the first contact electrode CNE1 may be electrically connected to the first electrode REL1 through the first contact hole CH1 of the first and second insulating layers INS1 and INS2.
  • the first contact electrode CNE1 is disposed on the first-first contact electrode CNE1_1 and the first-second electrode REL1_2 provided on the first-first electrode REL1_1. It may include a 1-2 contact electrode (CNE1_2) provided in.
  • the second contact electrode CNE2 may be provided on the second insulating layer INS2.
  • the second contact electrode CNE2 may cover the second electrode REL2 and may overlap the second electrode REL2 when viewed in plan view.
  • the second contact electrode CNE2 may overlap the second end EP2 of each of the first light emitting devices LD1 and the first end EP1 of each of the second light emitting devices L2, respectively. Can be.
  • the second contact electrode CNE2 may be electrically connected to the second electrode REL2 through the second contact hole CH2 of the first and second insulating layers INS1 and INS2.
  • the second contact electrode CNE2 may be made of the same material as the first contact electrode CNE1, but the present invention is not limited thereto.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be provided on the same plane, and may be electrically separated from each other by a predetermined interval d on the insulating pattern INSP.
  • the first contact electrode CNE1 overlaps one side of the insulating pattern INSP
  • the second contact electrode CNE2 is on the other side of the insulating pattern INSP. Can overlap.
  • a protective pattern PSP may be provided on the first contact electrode CNE1 and the second contact electrode CNE2, respectively.
  • the protection pattern PSP may not expose each of the first and second contact electrodes CNE1 and CNE2 to the outside and prevent corrosion of each of the first and second contact electrodes CNE1 and CNE2.
  • the protection pattern PSP may have unwanted short-circuits of the first and second contact electrodes CNE1 and CNE2 due to defects occurring during the manufacturing process of the first and second contact electrodes CNE1 and CNE2. Can be prevented.
  • the protective pattern PSP may include an inorganic insulating layer made of an inorganic material.
  • the inorganic material may include, for example, at least one of silicon nitride, silicon oxide, and silicon oxynitride.
  • the silicon nitride has a good bonding strength with the transparent conductive material. Therefore, when the protective pattern PSP made of silicon nitride is disposed on the first and second contact electrodes CNE1 and CNE2 made of the transparent conductive material, the first and second contact electrodes CNE1, While preventing peeling of CNE2, good interface characteristics can be obtained between each of the first and second contact electrodes CNE1 and CNE2 and the protective pattern PSP.
  • the etchant used in the manufacturing process of the first and second contact electrodes CNE1 and CNE2 does not penetrate between the interface between the protective pattern PSP and each of the first and second contact electrodes CNE1 and CNE2. You may not be able to. Thus, unwanted short circuit of the first and second contact electrodes CNE1 and CNE2 by the etchant may be prevented.
  • the protection pattern PSP may overlap the first and second contact electrodes CNE1 and CNE2 in plan view.
  • the protection pattern PSP provided below on the first contact electrode CNE1 may have a bar shape extending along an extension direction of the first contact electrode CNE1.
  • the present invention is not limited thereto.
  • the first protection pattern PSP may be changed into various shapes within a range that can completely cover the first contact electrode CNE1.
  • the protection pattern (PSP, hereinafter referred to as a 'second protection pattern') provided on the second contact electrode CNE2 may have a bar shape extending along an extension direction of the second contact electrode CNE2.
  • the present invention is not limited thereto.
  • the second protection pattern PSP may also be changed into various shapes within a range capable of completely covering the second contact electrode CNE2.
  • the first protective pattern PSP and the second protective pattern PSP may be spaced apart at regular intervals when viewed in plan view.
  • the first protection pattern PSP may overlap one side surface of the insulating pattern INSP to correspond to the first contact electrode CNE1.
  • the second protection pattern PSP may overlap the other side surface of the insulating pattern INSP to correspond to the second contact electrode CNE2. Accordingly, a portion of the top surface of the insulating pattern INSP may be exposed.
  • An interval between the first protective pattern PSP and the second protective pattern PSP is equal to or equal to an interval d between the first contact electrode CNE1 and the second contact electrode CNE2.
  • the distance between the first contact electrode CNE1 and the second contact electrode CNE2 may be greater than.
  • a third insulating layer INS3 may be provided on the protective pattern PSP and the exposed insulating pattern INSP.
  • the third insulating layer INS3 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the third insulating layer INS3 may be formed as a single layer, as shown in FIGS. 3 and 4, but is not limited thereto.
  • An overcoat layer OC may be provided on the third insulating layer INS3.
  • the overcoat layer OC includes the first and second partition walls PW1 and PW2 disposed below the first and second barrier ribs PW1 and PW2, the first and second electrodes REL1 and REL2, and the first and second contact electrodes 1.
  • CNE1, CNE2) and the like can be a planarization layer to alleviate the step.
  • the overcoat layer OC may be an encapsulation layer that prevents oxygen, moisture, and the like from penetrating into the light emitting devices LD.
  • the overcoat layer OC may be omitted.
  • the third insulating layer INS3 may serve as an encapsulation layer that prevents oxygen, moisture, and the like from penetrating into the light emitting devices LD.
  • a predetermined voltage may be applied to both ends EP1 and EP2 of each of the first light emitting devices LD1 through the first-first electrode REL1_1 and the second electrode REL2. have. Accordingly, electron-hole pairs may be coupled in the active layer 12 of each of the first light emitting devices LD1, and each of the first light emitting devices LD1 may emit light.
  • a predetermined voltage may be applied to both ends EP1 and EP2 of each of the second light emitting devices LD2 through the second electrode REL2 and the first-second electrode REL1_2. Accordingly, as the electron-hole pairs are combined in the active layer 12 of each of the second light emitting devices LD2, each of the second light emitting devices LD2 may emit light.
  • the unit emission region 100 of the sub-pixel SP may further include a bridge pattern BRP extending in the first direction DR1 as illustrated in FIG. 2B.
  • the bridge pattern BRP may be integrally provided with the first connection line CNL1 to be electrically and physically connected to the first connection line CNL1.
  • the first alignment voltage may be transferred to the first connection line CNL1 through the bridge pattern BRP.
  • the first alignment voltage transferred to the first connection line CNL1 is connected to the first-first alignment electrode ARE1_1 and the first-second alignment electrode ARE1_2 branched from the first connection line CNL1. Can be supplied.
  • the first and second partition walls PW1 and PW2 may be provided on the substrate SUB provided with the barrier layer BRL.
  • the first and second partition walls PW1 and PW2 may be disposed on the substrate SUB at a predetermined interval.
  • the first electrode REL1 may be provided on the first partition PW1, and the second electrode REL2 may be provided on the second partition PW2.
  • the first electrode REL1 and the second electrode REL2 may be provided on the same plane on the corresponding partition wall to have a shape corresponding to the shape of the corresponding partition wall.
  • the first insulating layer INS1 may be provided on the first electrode REL1 and the second electrode REL2.
  • the first insulating layer INS1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first insulating layer INS1 exposes the first contact hole CH1 exposing a part of the first electrode REL1 and the second contact hole CH2 exposing a part of the second electrode REL2. It may include.
  • a capping layer (not shown) is provided between each of the first electrode REL1 and the first insulating layer INS1 and between the second electrode REL2 and the first insulating layer INS1. Can be.
  • the capping layer may prevent damage to the first electrode REL1 and the second electrode REL2 due to a defect generated during the manufacturing process of the light emitting device.
  • the capping layer may further enhance the adhesion between the first and second electrodes REL1 and RLE2 and the substrate SUB.
  • the capping layer may be made of a transparent conductive material so that light emitted from each of the light emitting devices LD may travel in the front direction without loss.
  • the light emitting devices LD may be aligned on the first insulating layer INS1.
  • the light emitting devices LD may be aligned on the first insulating layer INS1 between the first electrode REL1 and the second electrode REL2.
  • the second insulating layer INS2 may be provided on the first insulating layer INS1 including the light emitting devices LD.
  • the second insulating layer INS2 may be provided on a portion of an upper surface of each of the light emitting devices LD.
  • the second insulating layer INS2 provided on a portion of the top surface of each of the light emitting devices LD may be the insulating pattern INSP.
  • the second insulating layer INS2 exposes the first contact hole CH1 exposing a part of the first electrode REL1 and the second contact hole CH2 exposing a part of the second electrode REL2. It may include.
  • the insulating pattern INSP may be disposed on a portion of an upper surface of each of the light emitting devices LD to expose both ends EP1 and EP2 of each of the light emitting devices LD.
  • the second insulating layer INS2 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be provided on the second insulating layer INS2 and the insulating pattern INSP.
  • the first contact electrode CNE1 provided on the second insulating layer INS2 may be electrically connected to the first electrode REL1 through the first contact hole CH1.
  • the second contact electrode CNE2 provided on the second insulating layer INS2 may be electrically connected to the second electrode REL2 through the second contact hole CH2.
  • the first contact electrode CNE1 may be provided on one side of the insulating pattern INSP and partially overlap the insulating pattern INSP.
  • the second contact electrode CNE2 may be provided on the other side of the insulating pattern INSP and partially overlap the insulating pattern INSP.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be electrically separated from each other by being spaced apart at a predetermined interval d on the insulating pattern INSP.
  • the distance d between the first contact electrode CNE1 and the second contact electrode CNE2 spaced apart from the insulating pattern INSP is the length L of one light emitting device LD shown in FIG. 1A. Can be less than In addition, the interval d between the first contact electrode CNE1 and the second contact electrode CNE2 is equal to the width of the insulating pattern INSP in the horizontal direction or is horizontal of the insulating pattern INSP. It may be smaller than the width in the direction.
  • the first protection pattern PSP may be provided on the first contact electrode CNE1, and the second protection pattern PSP may be provided on the second contact electrode CNE2.
  • the first protective pattern PSP and the second protective pattern PSP may be inorganic insulating layers made of an inorganic material.
  • the first protective pattern PSP and the second protective pattern PSP may include silicon nitride.
  • the first protection pattern PSP may be disposed on the first contact electrode CNE1 to cover the first contact electrode CNE1 and to prevent corrosion of the first contact electrode CNE1.
  • the second protection pattern PSP may be disposed on the second contact electrode CNE2 to cover the second contact electrode CNE2 and prevent corrosion of the second contact electrode CNE2.
  • the first protective pattern PSP and the second protective pattern PSP may be spaced apart from each other on the insulating pattern INSP.
  • the third insulating layer INS3 may be provided on the first protective pattern PSP and the second protective pattern PSP.
  • the overcoat layer OC may be provided on the third insulating layer INS3.
  • the light emitting device may simplify the manufacturing process by simultaneously forming the first contact electrode CNE1 and the second contact electrode CNE2.
  • the light emitting device minimizes contact failures of the light emitting devices LD due to unwanted short circuits of the first and second contact electrodes CNE1 and CNE2. (LD) Each light emission efficiency can be improved.
  • FIGS. 6A through 6K are cross-sectional views sequentially illustrating the manufacturing method of the light emitting device of FIG. 3.
  • the substrate SUB extends along the second direction DR2 on the substrate SUB of the unit emission region 100 of one sub-pixel SP.
  • the first partition PW1 and the second partition PW2 are formed.
  • the first partition wall PW1 and the second partition wall PW2 may be alternately disposed along the first direction DR1 crossing the second direction DR2.
  • the first partition wall PW1 and the second partition wall PW2 may be spaced apart from each other in the first direction DR1.
  • Each of the first and second barrier ribs PW1 and PW2 may include a curved surface having a cross section of a semicircle, a semi-ellipse, and the like, the width of which is narrowed from one surface of the substrate SUB to an upper portion thereof.
  • the invention is not limited thereto.
  • each of the first and second barrier ribs PW1 and PW2 may have various shapes within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • the shape, size, and / or arrangement structure of each of the first and second barrier ribs PW1 and PW2 may be variously changed according to embodiments.
  • a first conductive layer (not shown) is formed on the substrate SUB including the first and second partition walls PW1 and PW2. ) And pattern the first conductive layer using a mask to form first and second connection wirings CNL1 and CNL2 and first and second electrodes REL1 and REL2.
  • the first electrode REL1 extends from the first connection wire CNL1 along the second direction DR2, and the second electrode REL2 extends from the second connection wire CNL2 in the second direction. May extend along DR2.
  • the first connection line CNL1 and the first electrode REL1 may be integrally provided, and the second connection line CNL2 and the second electrode REL2 may be integrally provided.
  • the first electrode REL1 may be formed on the first partition PW1, and the second electrode REL2 may be formed on the second partition PW2.
  • the first electrode REL1 may include a first-first electrode REL1_1 and a first-second electrode REL1_2 branched from the first connection line CNL1 with the second electrode REL2 interposed therebetween. Can be.
  • the first-first electrode REL1_1, the first-second electrode REL1_2, and the second electrode REL2 may be spaced apart from each other on the same plane.
  • not only the one sub-pixel SP but also the sub-pixels (not shown) adjacent to the one sub-pixel SP along the first direction DR1 may be connected to the first connection.
  • the wiring CNL1 may be connected in common.
  • the one sub pixel SP and the adjacent sub pixels may be commonly connected to the second connection line CNL2.
  • a first insulating material layer INSM1 is formed on the first and second electrodes REL1 and REL2.
  • the first insulating material layer INSM1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • an alignment voltage corresponding to each of the first and second electrodes REL1 and REL2 is applied through the first and second connection wires CNL1 and CNL2 so that the first electrode REL1 and the second electrode are applied.
  • An electric field is formed between REL2.
  • an AC power source or a DC power source having a predetermined voltage and period is repeatedly applied to each of the first and second electrodes REL1 and REL2 through the first and second connection wires CNL1 and CNL2
  • An electric field may be formed between the first and second electrodes REL1 and REL2 according to a potential difference between the first and second electrodes REL1 and REL2.
  • the light emitting devices LD are injected onto the substrate SUB by using an inkjet printing method.
  • a nozzle is disposed on the substrate SUB, and a solvent including the light emitting elements LD is dropped through the nozzle to transfer the light emitting elements LD to the substrate of the unit emission region 100.
  • the solvent may be any one or more of acetone, water, alcohol, and toluene, but the present invention is not limited thereto.
  • the solvent may include a material that can be vaporized by room temperature or heat.
  • the solvent may be in the form of an ink or a paste.
  • the manner of injecting the light emitting elements LD onto the substrate SUB is not limited thereto, and the manner of injecting the light emitting elements LD may be changed.
  • the solvent can then be removed.
  • the light emitting devices LD When the light emitting devices LD are disposed on the substrate SUB, self-alignment of the light emitting devices LD is performed by an electric field formed between the first electrode REL1 and the second electrode REL2. This can be induced. Accordingly, the light emitting devices LD may be aligned between the first electrode REL1 and the second electrode REL2.
  • each of the light emitting devices LD may be aligned on the first insulating material layer INSM1 between the first electrode REL1 and the second electrode REL2. .
  • the first direction DR1 may be driven such that the one sub-pixel SP and the adjacent sub-pixels may be driven independently. Accordingly, the first connection line CNL1 is separated between adjacent sub pixels.
  • a second insulating material layer INSM2 is formed on the first insulating material layer INSM1 in which the light emitting devices LD are aligned.
  • the second insulating material layer may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the second insulating material layer (INSM2) may be made of a single layer, but may be made of multiple layers.
  • the second insulating material layer INSM2 may have a structure in which a plurality of inorganic insulating layers and a plurality of organic insulating layers are sequentially stacked.
  • a portion of the first electrode REL1 is exposed by patterning the first and second insulating material layers INSM1 and INSM2 using a mask.
  • the first insulating layer INS1 and the insulating material pattern INS2 'including the first contact hole CH1 and the second contact hole CH2 exposing a part of the second electrode REL2 are formed.
  • both ends EP1 and EP2 of each of the light emitting devices LD are patterned by patterning the insulating material pattern INS2 ′ using a mask.
  • the second insulating layer INS2 including the openings to be exposed is formed.
  • the second insulating layer INS2 may be formed on a portion of the upper surface of each of the light emitting devices LD.
  • the second insulating layer INS2 formed on a portion of the upper surface of each of the light emitting devices LD is referred to as an insulating pattern INSP.
  • the second conductive layer CL may include a transparent conductive material such as IZO.
  • the IZO may be deposited at room temperature without the need for a high temperature process before and after the deposition and may have a material property having low electrical resistance and high transmittance.
  • the third insulating material layer INSM3 may include an inorganic insulating layer made of an inorganic material, for example, silicon nitride.
  • the third insulating material layer (INSM3) including the silicon nitride is formed on the second conductive layer (CL) made of the IZO, the second conductive layer may be formed due to the material properties of the IZO and the silicon nitride.
  • the adhesion between CL) and the third insulating material layer INSM3 may increase. For this reason, good interface characteristics can be obtained between the second conductive layer CL and the third insulating material layer INSM3.
  • the photoresist layer is formed using a mask. Patterning to form a photoresist pattern (PRP) including an opening (OP) to expose a portion of the third insulating material layer (INSM3).
  • PRP photoresist pattern
  • the photoresist layer may comprise a positive or negative photosensitive organic material.
  • the opening OP of the photoresist pattern PRP may correspond to a portion of an upper surface of the insulating pattern INSP.
  • the third insulating material layer is selectively etched using the photoresist pattern PRP as a mask to form the photoresist pattern.
  • a region corresponding to the opening OP of the PRP may be removed to form a protective pattern PSP exposing the second conductive layer CL.
  • a portion of the second conductive layer CL exposed to the outside may correspond to a portion of the top surface of the insulating pattern INSP.
  • the second conductive layer CL exposed to the outside is selectively electrically etched by using the protective pattern PSP as a mask.
  • the first contact electrode CNE1 and the second contact electrode CNE2 separated from each other are formed.
  • the method of selectively etching the second conductive layer CL may include, for example, wet etching.
  • the wet etching refers to a process of applying an etchant to the surface of an object to oxidize and etch the surface.
  • the etchant may use a solvent capable of etching the second conductive layer (CL) disposed under the protective pattern (PSP).
  • the second conductive layer CL exposed to the outside by the etchant may be removed, and a portion of the upper surface of the insulating pattern INSP may be exposed. Accordingly, the first contact electrode CNE1 and the second contact electrode CNE2 may be formed on a portion of the upper surface of the insulating pattern INSP and electrically separated from each other by a predetermined interval d.
  • the first contact electrode CNE1 may be provided on one end of one of both ends EP1 and EP2 of each of the first electrode REL1 and the light emitting elements LD. Can be.
  • the first contact electrode CNE1 may be electrically connected to the first electrode REL1 through the first contact hole CH1 of the first and second insulating layers INS1 and INS2.
  • the first contact electrode CNE1 may be electrically connected to one end of each of the light emitting devices LD. Accordingly, each of the first electrode REL1 and the light emitting devices LD may be electrically connected to each other through the first contact electrode CNE1.
  • the second contact electrode CNE2 may be provided on the other end of both ends EP1 and EP2 of each of the second electrode REL2 and the light emitting devices LD.
  • the second contact electrode CNE2 may be electrically connected to the second electrode REL2 through the second contact hole CH2 of the first and second insulating layers INS1 and INS2.
  • the second contact electrode CNE2 may be electrically connected to the other end of each of the light emitting devices LD. Accordingly, each of the second electrode REL2 and the light emitting elements LD may be electrically connected to each other through the second contact electrode CNE2.
  • the photoresist pattern PRP is removed.
  • the etchant may not penetrate into the second conductive layer CL covered by the protective pattern PSP.
  • the adhesion between the protection pattern PSP and the second conductive layer CL is improved due to the material properties of each of the protection pattern PSP and the second conductive layer CL. This is because a gap does not occur at the interface between the layer 1) and the second conductive layer CL. Therefore, the etchant does not penetrate into the second conductive layer CL disposed under the protective pattern PSP, thereby preventing an unwanted short circuit of the second conductive layer CL. Accordingly, the first and second contact electrodes CNE1 and CNE2 having reduced defects may be manufactured.
  • a third insulating layer INS3 is formed on a portion of the upper surface of the protective pattern PSP and the insulating pattern INSP exposed to the outside. .
  • the third insulating layer INS3 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the third insulating layer INS3 may be formed as a single layer as shown in the figure, but is not limited thereto, and may be made of multiple layers.
  • an overcoat layer OC is formed on the third insulating layer INS3.
  • FIG. 7 illustrates a display device according to an exemplary embodiment.
  • FIG. 7A is a schematic plan view of a display device using the light emitting device illustrated in FIG.
  • FIG. 7 the structure of the display device is briefly illustrated based on a display area where an image is displayed for convenience.
  • at least one driving circuit unit eg, a scan driver and a data driver
  • a plurality of signal wires which are not shown, may be further disposed on the display device.
  • a display device includes a substrate SUB, a plurality of pixels provided on the substrate SUB and including at least one light emitting element LD.
  • PXL a driving part (not shown) provided on the substrate SUB and driving the pixels PXL, and a wiring part (not shown) connecting the pixels PXL and the driving part.
  • the display device may be classified into a passive matrix display device and an active matrix display device according to a method of driving the light emitting element LD.
  • each of the pixels PXL includes a driving transistor controlling a current amount supplied to the light emitting element LD and a switching transistor transferring a data signal to the driving transistor. And the like.
  • the display device may also use components (eg, first and second electrodes) for driving the light emitting element LD.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be disposed in a central area of the display device, and the non-display area NDA may be disposed in an edge area of the display device so as to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may be an area where the pixels PXL for displaying an image are provided.
  • the non-display area NDA may be an area in which a driving part for driving the pixels PXL and a portion of a wiring part connecting the pixels PXL and the driving part are provided.
  • the display area DA may have various shapes.
  • the display area DA may include a closed polygon including a straight line, a circle including a curved line, an ellipse, and the like, a semicircle including a straight line and a curved line, and a semi-ellipse. It may be provided in a shape.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the display area DA.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • Each of the pixels PXL may be provided in plural as a minimum unit for displaying the image.
  • Each of the pixels PXL may include the light emitting element LD driven by a corresponding scan signal and a data signal.
  • the light emitting device LD may have a size as small as a micro scale or a nano scale and may be connected in parallel with adjacent light emitting devices.
  • the light emitting element LD may configure a light source of each pixel PXL.
  • the pixels PXL are provided in plurality in a matrix form along a row extending in a first direction DR1 and a column extending in a second direction DR2 crossing the first direction DR1. Can be arranged. However, the arrangement form of the pixels PXL is not particularly limited and may be arranged in various forms.
  • the driver may provide a signal to each pixel PXL through the wiring unit, and thus control the driving of each pixel PXL.
  • the wiring unit is omitted for convenience of description.
  • the driver may include a scan driver that provides a scan signal to the pixels PXL through a scan line, an emission driver that provides a light emission control signal to the pixels PXL through a light emission control line, and the pixel through a data line.
  • the data driver may provide a data signal to the PXLs, and a timing controller. The timing controller may control the scan driver, the light emission driver, and the data driver.
  • FIG. 8A through 8D are circuit diagrams illustrating a first sub-pixel among the first to third sub-pixels of the display device of FIG. 7, according to various embodiments.
  • each of the first to third sub-pixels may be configured as an active pixel.
  • the type, structure, and / or driving method of each of the first to third sub pixels is not particularly limited.
  • each of the first to third sub-pixels may be composed of pixels of a passive or active display device having various structures currently known.
  • the first to third sub pixels may have substantially the same or similar structure.
  • the first sub-pixel among the first to third sub-pixels will be described for convenience.
  • the first sub-pixel SP1 includes a plurality of light emitting elements LD connected in parallel between the first driving power source VDD and the second driving power source VSS. ) And a pixel driving circuit 144 connected to the driving device to drive the light emitting devices LD.
  • a first electrode (eg, an anode electrode) of each of the light emitting devices LD is connected to a first driving power supply VDD via the pixel driving circuit 144, and a first electrode of each of the light emitting devices LD is connected.
  • the second electrode eg, cathode electrode
  • VSS second driving power supply
  • the first driving power source VDD and the second driving power source VSS may have different potentials.
  • the second driving power source VSS may have a potential lower than or equal to a threshold voltage of each of the light emitting devices LD than the potential of the first power source VDD.
  • Each of the light emitting elements LD may emit light at a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • the light emitting devices LD are connected in parallel to each other in the same direction (eg, forward direction) between the first and second driving power sources VDD and VSS.
  • the present invention is not limited thereto.
  • some of the light emitting elements LD may be connected in a forward direction between the first and second driving power sources VDD and VSS, and another part may be connected in a reverse direction.
  • One of the second driving power sources VDD and VSS may be supplied in the form of an AC voltage.
  • the light emitting devices LD may alternately emit light in groups of the same connection direction.
  • the first sub-pixel SP1 may include only a single light emitting element LD.
  • the pixel driving circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment shown in FIG. 8A.
  • the first electrode of the first transistor T1 (switching transistor) is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor T1 may be different electrodes, for example, when the first electrode is a source electrode, the second electrode may be a drain electrode.
  • the gate electrode of the first transistor T1 is connected to the scan line Si.
  • the first transistor T1 is turned on when a scan signal of a voltage at which the first transistor T1 is turned on (eg, a low voltage) is supplied from the scan line Si.
  • the data line Dj and the first node N1 are electrically connected to each other. In this case, a data signal of a corresponding frame is supplied to the data line Dj, and thus the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the first electrode of the second transistor T2 (drive transistor) is connected to the first driving power supply VDD, and the second electrode is electrically connected to the first electrode of each of the light emitting elements LD.
  • the gate electrode of the second transistor T2 is connected to the first node N1.
  • the second transistor T2 controls the amount of driving current supplied to the light emitting elements LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power supply VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges the voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • the first transistor T1 for transferring the data signal into the first sub-pixel SP1 the storage capacitor Cst for storing the data signal, and the data signal
  • the pixel driving circuit 144 having a relatively simple structure including the second transistor T2 for supplying a corresponding driving current to the light emitting elements LD is illustrated.
  • the present invention is not limited thereto, and the structure of the pixel driving circuit 144 may be variously modified.
  • the pixel driving circuit 144 may include a transistor device for compensating the threshold voltage of the second transistor T2, a transistor device for initializing the first node N1, and / or the light emitting device LD.
  • At least one transistor device, such as a transistor device for controlling the light emission time of the) may be further included, or other circuit devices such as a boosting capacitor for boosting the voltage of the first node (N1).
  • transistors included in the pixel driving circuit 144 for example, the first and second transistors T1 and T2 are illustrated as P-type transistors, but the present invention is not limited thereto. Do not. That is, at least one of the first and second transistors T1 and T2 included in the pixel driving circuit 144 may be changed to an N type transistor.
  • the first and second transistors T1 and T2 may be implemented as N-type transistors.
  • the pixel driving circuit 144 shown in FIG. 8B is similar in structure or operation to the pixel driving circuit 144 of FIG. 8A except for the change of the connection position of some components due to the transistor type change. Therefore, detailed description thereof will be omitted.
  • the pixel driving circuit 144 may further include a third transistor T3 in addition to the first and second transistors T1 and T2 as shown in FIG. 8C.
  • the gate electrode of the third transistor T3 is connected to the control line CLi, and the second electrode is connected to the first electrode of each of the light emitting elements LD.
  • the first electrode of the third transistor T3 is connected to the data line Dj.
  • the third transistor T3 is turned on when a control signal is supplied to the control line CLi, and is turned off in other cases.
  • all of the transistors included in the pixel driving circuit 144 are illustrated as P-type transistors, but the present invention is not limited thereto. Do not.
  • at least one of the first to third transistors T1 to T3 included in the pixel driving circuit 144 may be changed to an N type transistor.
  • all of the first to third transistors T1 to T3 included in the pixel driving circuit 144 may be changed to N-type transistors.
  • the configuration of the pixel driving circuit 144 is not limited to the embodiment shown in FIGS. 8A to 8C.
  • the pixel driving circuit 144 may be configured as shown in FIG. 8D.
  • the pixel driving circuit 144 may be connected to the scan line Si and the data line Dj of the first sub-pixel SP1.
  • the pixel driving circuit 144 of the first sub-pixel SP1 is the display area DA.
  • the pixel driving circuit 144 may be further connected to at least one other scan line.
  • the first sub-pixel SP1 disposed in the i-th row of the display area DA may have an i-1 th scan line Si-1 and / or an i + 1 th scan line Si + 1. ) May be further connected.
  • the pixel driving circuit 144 may be further connected to a third power source in addition to the first and second driving power sources VDD and VSS.
  • the pixel driving circuit 144 may also be connected to the initialization power supply Vint.
  • the pixel driving circuit 144 may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • One electrode for example, a source electrode of the first transistor T1 is connected to the first driving power supply VDD via the fifth transistor T5 and the other electrode, for example, a drain An electrode may be connected to one end portion of the light emitting elements LD via the sixth transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 is disposed between the first driving power source VDD and the second driving power source VSS via the light emitting elements LD in response to the voltage of the first node N1. Controls the drive current flowing through.
  • the second transistor T2 (switching transistor) is connected between the j-th data line Dj connected to the first sub pixel SP1 and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the i-th scan line Si connected to the first sub pixel SP1.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low voltage) is supplied from the i-th scan line Si to turn the j-th data line Dj into the second transistor T2. It is electrically connected to the source electrode of the first transistor T1. Therefore, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj is transferred to the first transistor T1.
  • a gate-on voltage eg, a low voltage
  • the third transistor T3 is connected between the drain electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the i-th scan line Si.
  • the third transistor T3 is turned on when a scan signal of a gate-on voltage is supplied from the i-th scan line Si, so that the drain electrode of the first transistor T1 and the first node N1 are turned on. ) Is electrically connected. Therefore, when the third transistor T3 is turned on, the first transistor T1 is connected in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power supply Vint.
  • the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when a scan signal of a gate-on voltage is supplied to the i ⁇ 1 th scan line Si ⁇ 1 to convert the voltage of the initialization power supply Vint to the first node.
  • the initialization power supply Vint may have a voltage less than or equal to the lowest voltage of the data signal.
  • the fifth transistor T5 is connected between the first driving power supply VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when the emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the sixth transistor T6 is connected between the first transistor T1 and one end of the light emitting elements LD.
  • the gate electrode of the sixth transistor T6 is connected to the i-th light emission control line Ei.
  • the sixth transistor T6 is turned off when the light emission control signal having the gate-off voltage is supplied to the i-th light emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one end of the light emitting elements LD and the initialization power source Vint.
  • the gate electrode of the seventh transistor T7 is connected to any one of the next scan lines, for example, an i + 1 th scan line Si + 1.
  • the seventh transistor T7 is turned on when a scan signal of a gate-on voltage is supplied to the i + 1 th scan line Si + 1 to convert the voltage of the initialization power supply Vint to the light emitting device ( Feed to one end of the LDs).
  • the storage capacitor Cst is connected between the first driving power source VDD and the first node N1.
  • the storage capacitor Cst stores a voltage corresponding to the data signal supplied to the first node N1 and the threshold voltage of the first transistor T1 in each frame period.
  • first to seventh transistors T1 to T7 are illustrated as P-type transistors in FIG. 8D, the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 included in the pixel driving circuit 144 is changed to an N type transistor or the first to seventh transistors T1 to T7. All may be changed to an N type transistor.
  • FIG. 9 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 7,
  • FIG. 10 is a cross-sectional view taken along line II to II ′ of FIG. 9, and
  • FIG. 11 is a cross-sectional view of a display device according to another exemplary embodiment of the present invention, corresponding to lines II to II ′ of FIG. 9.
  • each sub pixel for convenience, a plurality of light emitting devices provided in each sub pixel are illustrated to be aligned in a horizontal direction, but the arrangement of the light emitting devices is not limited thereto. For example, at least some of the light emitting devices may be aligned in a direction crossing the horizontal direction.
  • each electrode is illustrated as a single electrode layer, but the present invention is not limited thereto.
  • a display device may include a substrate SUB provided with a plurality of pixels PXL.
  • Each of the pixels PXL may include a first sub pixel SP1, a second sub pixel SP2, and a third sub pixel SP3 provided on the substrate SUB.
  • the unit emission region 100 of each of the first to third sub-pixels SP1, SP2, and SP3 includes the substrate SUB, the pixel circuit portion PCL provided on the substrate SUB, and the pixel circuit portion (
  • the display device layer DPL may be provided on the PCL.
  • the unit emission area 100 may include a pixel area of a corresponding sub pixel.
  • the unit emission region 100 of the first sub-pixel SP1 includes the pixel region of the first sub-pixel SP1
  • the unit emission region 100 of the second sub-pixel SP2 is The pixel region of the second sub-pixel SP2
  • the unit emission region 100 of the third sub-pixel SP3 may include the pixel region of the third sub-pixel SP3.
  • the pixel circuit unit PCL of each sub pixel includes a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and a driving voltage.
  • the wiring DVL may be included.
  • the pixel circuit unit PCL of each sub pixel may further include a protection layer PSV provided on the first and second transistors T1 and T2 and the driving voltage line DVL.
  • the display element layer DPL of each sub pixel includes first and second partition walls PW1 and PW2, first and second electrodes REL1 and REL2, and first and second provided on the passivation layer PSV.
  • Second connection lines CNL1 and CNL2, a plurality of light emitting devices LD, and first and second contact electrodes CNE1 and CNE2 may be included.
  • the pixel circuit unit PCL of each sub pixel will be described first, followed by the display element layer DPL of each sub pixel.
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be formed of a material having flexibility so as to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the buffer layer BFL is provided on the substrate SUB to prevent diffusion of impurities into the first and second transistors T1 and T2.
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least two or more layers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on materials and process conditions of the substrate SUB.
  • the first transistor T1 is a driving transistor electrically connected to some of the light emitting elements LD provided in the display element layer DPL to drive corresponding light emitting elements LD.
  • the transistor T2 may be a switching transistor for switching the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, a source and a drain electrode SE and DE.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a first region in contact with the drain electrode DE and a second region in contact with the source electrode SE.
  • An area between the first area and the second area may be a channel area.
  • the first region may be one of a source region and a drain region, and the second region may be the other region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region may be an intrinsic semiconductor as a semiconductor pattern not doped with impurities.
  • the first region and the second region may be semiconductor patterns doped with the impurities.
  • the gate electrode GE may be provided on the semiconductor layer SCL with a gate insulating layer GI interposed therebetween.
  • Each of the drain electrode DE and the source electrode SE may have a first region and a second region of the semiconductor layer SCL through contact holes penetrating through the interlayer insulating layer ILD and the gate insulating layer GI. Can be contacted.
  • the driving voltage line DVL may be provided on the interlayer insulating layer ILD, but is not limited thereto. In some embodiments, the driving voltage line DVL may be disposed on the insulating layer included in the pixel circuit unit PCL. Can be provided. The second driving power source VSS may be applied to the driving voltage line DVL.
  • the passivation layer PSV includes a first via hole VH1 exposing the drain electrode DE of the first transistor T1 and a second via hole VH2 exposing the driving voltage line DVL. can do.
  • the first and second partition walls PW1 and PW2 may be spaced apart from each other on the protective layer PSV.
  • the first and second partition walls PW1 and PW2 may include a curved surface having a cross section of a semicircle, a semi-ellipse, and the like, the width of which is narrowed toward the top from one surface of the protective layer PSV.
  • the present invention is not limited thereto.
  • the first and second partitions PW1 and PW2 may have a trapezoidal cross section that becomes narrower from one surface of the protective layer PSV to an upper portion as shown in FIG. 11. .
  • the shapes of the first and second partition walls PW1 and PW2 are not limited to the above-described embodiments, but may improve the light emission efficiency of the light emitted from each of the light emitting elements LD. It can be changed in various ways.
  • the first and second partition walls PW1 and PW2 may be disposed on the same plane on the protective layer PSV, and may have the same height.
  • the first electrode REL1 and the second electrode REL2 may emit light emitted from both ends EP1 and EP2 of each of the light emitting elements LD in a direction in which an image of the display device is displayed. Front direction).
  • the first electrode REL1 may be provided on the first partition PW1, and the second electrode REL2 may be provided on the second partition PW2.
  • the first electrode REL1 and the second electrode REL2 may have a shape corresponding to the shape of the corresponding partition wall.
  • the first electrode REL1 and the second electrode REL2 are aligned electrodes to align the light emitting elements LD in the unit emission regions 100 of the first to third sub-pixels SP1 to SP3. Can play the role of.
  • a first alignment voltage may be applied to the first electrode REL1 through the first connection line CNL1
  • a second alignment voltage may be applied to the second electrode REL2 through the second connection line CNL2. Two alignment voltages can be applied.
  • the supply of the first and second alignment voltages may be stopped.
  • the first electrode REL1 may be electrically connected to the drain electrode DE of the first transistor T1 through the first via hole VH1 of the protective layer PSV. Can be. Thus, the signal provided to the first transistor T1 may be transferred to the drain electrode DE.
  • the second electrode REL2 may be electrically connected to the driving voltage line DVL through the second via hole VH2 of the protective layer PSV.
  • the second driving power source VSS of the driving voltage line DVL may be transferred to the second electrode REL2.
  • the first electrode REL1 may include a first-first electrode REL1_1 and a first-second electrode REL1_2 having the second electrode REL2 interposed therebetween.
  • the first-first electrode REL1_1 and the first-second electrode REL1_2 intersect the first direction DR1 from the first connection line CNL1 extending in the first direction DR1. It may branch in the direction DR2.
  • the first-first electrode REL1_1, the first-second electrode REL1_2, and the first connection line CNL1 may be integrally provided on the protective layer PSV of the pixel circuit unit PCL to be electrically and electrically connected. / Or may be physically connected to each other, but the present invention is not limited thereto.
  • the first-first and first-second electrodes REL1_1 and REL1_2 and the first connection line CNL1 may be provided on different layers to separate contact means (for example, contact holes and / or contacts). Electrical connection), or the like.
  • the second electrode REL2 may branch from the second connection line CNL2 and extend in the second direction DR2.
  • the second electrode REL2 and the second connection line CNL2 may be integrally provided on the passivation layer PSV of the pixel circuit unit PCL to be electrically and / or physically connected to each other. It is not limited.
  • the second electrode REL2 and the second connection line CNL2 may be provided on different layers and electrically connected to each other through separate contact means.
  • the first connection line CNL1 provided in the first sub pixel SP1 is connected to the first connection line CNL1 provided in the second sub pixel SP2 disposed adjacent to the first sub pixel SP1. Can be electrically isolated.
  • the first connection line CNL1 provided in the second sub pixel SP2 is connected to the first connection line CNL1 provided in the third sub pixel SP3 disposed adjacent to the second sub pixel SP2. ) Can be electrically separated.
  • the first connection line CNL1 provided in one sub pixel may be electrically separated from the first connection line CNL1 provided in a sub pixel adjacent to the one sub pixel.
  • each of the first to third sub-pixels SP1 to SP3 may be driven separately.
  • the second connection wire CNL2 provided in the first sub pixel SP1 may be commonly provided to the second and third sub pixels SP2 and SP3 adjacent to the first sub pixel SP1. That is, the first to third sub pixels SP1, SP2, and SP3 may be commonly connected to the second connection line CNL2.
  • a first insulating layer INS1 may be provided on the first and second electrodes REL1 and REL2.
  • the first insulating layer INS1 includes a first contact hole CH1 exposing a part of the first electrode REL1 and a second contact hole CH2 exposing a part of the second electrode REL2. can do.
  • the light emitting devices LD may be aligned on the first insulating layer INS1 between the first electrode REL1 and the second electrode REL2.
  • Each of the light emitting devices LD may include first and second ends EP1 and EP2 in a length direction.
  • Each of the light emitting devices LD may include a first conductive semiconductor layer 11, an active layer 12, a second conductive semiconductor layer 13, and an electrode layer 15 sequentially stacked in the length direction.
  • each of the light emitting devices LD may further include an insulating coating 14 surrounding the outer circumferential surface of each of the first and second conductive semiconductor layers 11 and 13 and the active layer 12.
  • Second insulating layers INS2 may be provided on the first and second electrodes REL1 and REL2, respectively.
  • the second insulating layer INS2 includes a first contact hole CH1 exposing a portion of the first electrode REL1 and a second contact hole CH2 exposing a portion of the second electrode REL2. can do.
  • the second insulating layer INS2 may be provided on a portion of an upper surface of each of the light emitting devices LD. As a result, both ends EP1 and EP2 of the light emitting devices LD may be exposed to the outside.
  • the second insulating layer INS2 provided on a portion of the upper surface of each of the light emitting devices LD is referred to as an insulating pattern INSP.
  • the first electrode REL1 may be configured to electrically and / or physically stably connect one end of one of both ends EP1 and EP2 of each of the light emitting devices LD to the first electrode REL1.
  • One contact electrode CNE1 may be provided.
  • the first contact electrode CNE1 may be electrically connected to the first electrode REL1 through the first contact hole CH1 of the first and second insulating layers INS1 and INS2.
  • the first electrode REL1 may be electrically connected to one end of each of the light emitting devices LD through the first contact electrode CNE1. Therefore, the signal of the transistor transferred to the first electrode REL1 may be transmitted to the one end of each of the light emitting elements LD.
  • the second electrode for electrically and / or physically stably connecting the other end of the both ends EP1 and EP2 of each of the light emitting devices LD to the second electrode REL2.
  • the contact electrode CNE2 may be provided.
  • the second contact electrode CNE2 may be electrically connected to the second electrode REL2 through the second contact hole CH2 of the first and second insulating layers INS1 and INS2.
  • the second electrode REL2 may be electrically connected to the other end of each of the light emitting devices LD through the second contact electrode CNE2. Therefore, the second driving voltage VSS transferred to the second electrode REL2 may be transmitted to the remaining ends of each of the light emitting devices LD.
  • the first contact electrode CNE1 and the second contact electrode CNE2 may be provided on the same plane, and may be electrically separated from each other by a predetermined interval d on the insulating pattern INSP.
  • the first contact electrode CNE1 overlaps one side of the insulating pattern INSP
  • the second contact electrode CNE2 is on the other side of the insulating pattern INSP. Can overlap. Accordingly, a portion of the upper surface of the insulating pattern INSP may be exposed to the outside.
  • a protective pattern PSP including an inorganic insulating layer made of an inorganic material may be provided on the first contact electrode CNE1 and the second contact electrode CNE2, respectively.
  • the protection pattern PSP may prevent the first and second contact electrodes CNE1 and CNE2 from being exposed to the outside and prevent corrosion of each of the first and second contact electrodes CNE1 and CNE2.
  • the protection pattern PSP may have unwanted short-circuits of the first and second contact electrodes CNE1 and CNE2 due to defects occurring during the manufacturing process of the first and second contact electrodes CNE1 and CNE2. Can be prevented.
  • the protection pattern PSP may overlap the first and second contact electrodes CNE1 and CNE2 in plan view.
  • a protective pattern (PSP, hereinafter referred to as 'first protective pattern') overlapping with the first contact electrode CNE1 and a protective pattern (PSP, hereinafter referred to as 'second protective pattern') overlapping with the second contact electrode CNE2 May be spaced at regular intervals.
  • An interval between the first protection pattern PSP and the second protection pattern PSP is equal to or equal to an interval d between the first contact electrode CNE1 and the second contact electrode CNE2.
  • the distance between the first contact electrode CNE1 and the second contact electrode CNE2 may be greater than.
  • a third insulating layer INS3 is provided on a portion of the upper surface of the insulating pattern INSP, the first protective pattern PSP, and the second protective pattern PSP exposed to the outside, and the third insulating layer ( Overcoat layer OC may be provided on INS3).
  • the display device may display an image corresponding to the light.
  • the display device may simplify the manufacturing process by forming the first and second contact electrodes CNE1 and CNE2 in one process.
  • the display device provides a corresponding protective pattern PSP on the first and second contact electrodes CNE1 and CNE2, respectively, so that the first and second contact electrodes CNE1, Defects occurring during the manufacturing process of CNE2) can be minimized.
  • the display device may be employed in various electronic devices.
  • the display device may be applied to various wearable devices such as a television, a laptop, a mobile phone, a smartphone, a smart pad (PD), a PMP, a PDA, a navigation device, a smart watch, and the like.
  • various wearable devices such as a television, a laptop, a mobile phone, a smartphone, a smart pad (PD), a PMP, a PDA, a navigation device, a smart watch, and the like.

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Abstract

발광 장치는, 복수의 단위 발광 영역을 포함한 기판; 상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일한 평면 상에 이격되도록 배치된 제2 전극; 상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 노출하는 절연층; 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극; 상기 제1 컨택 전극과 동일한 평면 상에서 이격되도록 배치되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극; 및 상기 제1 및 제2 컨택 전극 상에 각각 제공되어 상기 제1 및 제2 컨택 전극을 보호하는 보호 패턴을 포함할 수 있다. 여기서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 절연층 상에서 일정 간격 이격되며 전기적으로 서로 분리될 수 있다.

Description

발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
본 발명은 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 발광 다이오드를 제작하는 기술이 개발되고 있다. 일 예로, 막대형 발광 다이오드는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명은 초소형 발광 다이오드의 컨택 불량을 최소화한 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 발광 장치는, 복수의 단위 발광 영역을 포함한 기판; 상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일한 평면 상에 이격되도록 배치된 제2 전극; 상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 노출하는 절연층; 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극; 상기 제1 컨택 전극과 동일한 평면 상에서 이격되도록 배치되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극; 및 상기 제1 및 제2 컨택 전극 상에 각각 제공되어 상기 제1 및 제2 컨택 전극을 보호하는 보호 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 절연층 상에서 일정 간격 이격되며 전기적으로 서로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보호 패턴은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이의 간격은 상기 발광 소자의 길이보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극 상에 제공된 보호 패턴과 상기 제2 컨택 전극 상에 제공된 보호 패턴은 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이의 간격과 동일한 간격으로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 전기적으로 연결되고, 상기 제2 컨택 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는 상기 기판과 상기 제1 전극 사이에 제공된 제1 격벽; 및 상기 제1 격벽과 동일 평면 상에서 일정 간격 이격되고, 상기 기판과 상기 제2 전극 사이에 제공된 제2 격벽을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층; 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함할 수 있다.
상술한 발광 장치는, 복수의 단위 발광 영역을 포함한 기판 상에 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 형성하는 단계; 상기 제1 및 제2 전극을 포함한 상기 기판 상에 제1 절연 물질층을 형성하는 단계; 상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하여, 적어도 하나의 발광 소자를 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 절연 물질층 상에 정렬하는 단계; 상기 발광 소자를 포함한 상기 제1 절연 물질층 상에 제2 절연 물질층을 형성하는 단계; 상기 제1 및 제2 절연 물질층 각각의 일부를 제거하여, 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 갖는 제1 절연층과 상기 제1 절연층 상에 제공된 절연 물질 패턴을 형성하는 단계; 상기 절연 물질 패턴의 일부를 제거하여 상기 발광 소자의 양 단부를 노출하는 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 도전층과 제3 절연 물질층을 순차적으로 형성하는 단계; 상기 제3 절연 물질층의 일부를 제거하여, 상기 도전층의 일부를 노출하는 보호 패턴을 형성하는 단계; 및 상기 보호 패턴을 마스크로 사용하여 상기 도전층의 일부를 제거하여, 상기 제1 전극에 전기적으로 연결된 제1 컨택 전극과 상기 제2 전극에 전기적으로 연결된 제2 컨택 전극을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 적어도 하나의 서브 화소들을 포함하는 복수의 화소들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 서브 화소는, 적어도 하나의 트랜지스터를 포함하는 화소 회로부 및 광을 출사하는 단위 발광 영역을 구비한 표시 소자층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 화소 회로부 상에 제공된 제1 전극 및 상기 제1 전극과 동일한 평면 상에 이격되도록 배치된 제2 전극; 상기 화소 회로부 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자; 상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 노출하는 절연층; 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극; 상기 제1 컨택 전극과 동일한 평면 상에 이격되도록 배치되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극; 및 상기 제1 및 제2 컨택 전극 상에 각각 제공되어 상기 제1 및 제2 컨택 전극을 보호하는 보호 패턴을 포함할 수 있다. 여기서, 상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 절연층 상에서 일정 간격 이격되며 전기적으로 서로 분리될 수 있다.
본 발명의 일 실시예에 따르면, 컨택 전극 상에 무기 재료를 포함한 절연 패턴을 배치하여 초소형의 발광 소자의 컨택 불량을 최소화한 발광 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 발광 장치를 제조하는 방법이 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 발광 장치를 포함한 표시 장치가 제공될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다.
도 2a 및 도 2b는 도 1a의 발광 소자를 포함한 발광 장치의 다양한 형태의 단위 발광 영역을 나타내는 평면도들이다.
도 3은 도 2a의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 발광 장치를 도시한 것으로, 도 2a의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 5a 내지 도 5f는 도 2a의 발광 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 6a 내지 도 6k는 도 3의 발광 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 8a 내지 도 8d는 도 7의 표시 장치의 제1 내지 제3 서브 화소 중 제1 서브 화소를 다양한 실시예에 따라 나타내는 회로도들이다.
도 9는 도 7에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 10은 도 9의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 도 9의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 발광 소자(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층제로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 상기 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
상기 발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 상기 발광 소자(LD)는 상기 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 길이 방향으로의 상기 발광 소자(LD)의 길이(L)는 그 직경보다 클 수 있다.
이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다.
다만, 상기 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 상기 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 도 1a에 도시된 바와 같이 상기 제2 도전성 반도체층(13) 상부에 배치되는 하나의 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 상기 발광 소자(LD)는 상기 전극층(15) 외에도 도 1b에 도시된 바와 같이 상기 제1 도전성 반도체층(11)의 일단에 배치되는 하나의 다른 전극층(16)을 더 포함할 수 있다.
상기 전극층들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 상기 전극층들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
상기 전극층들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
상기 전극층들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 상기 발광 소자(LD)에서 생성된 광은 상기 전극층들(15, 16)을 투과하여 상기 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
상기 절연성 피막(14)은 도 1a에 도시된 바와 같이 상기 발광 소자(LD)의 양 단부 중 하나의 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 상기 절연성 피막(14)은 상기 발광 소자(LD)의 상기 제2 도전성 반도체층(13)의 일단 측에 배치된 상기 하나의 전극층(15)만을 노출하고, 상기 하나의 전극층(15)을 제외한 나머지 구성들의 측면을 전체적으로 둘러쌀 수 있다. 다만, 상기 절연성 피막(14)은 적어도 상기 발광 소자(LD)의 양 단부를 노출하며, 일 예로 상기 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)과 더불어, 상기 제1 도전성 반도체층(11)의 일 단부를 노출할 수 있다.
또한, 실시예에 따라, 도 1b에 도시된 바와 같이 상기 발광 소자(LD)의 양 단부에 상기 전극층들(15, 16)들이 배치될 경우, 상기 절연성 피막(14)은 상기 전극층들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 상기 절연성 피막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 발광 소자(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 상기 절연성 피막(14)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 상기 절연성 피막(14)은 상기 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 상기 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다.
도 2a 및 도 2b는 도 1a의 발광 소자를 포함한 발광 장치의 다양한 형태의 단위 발광 영역을 나타내는 평면도들이고, 도 3은 도 2a의 Ⅰ ~ Ⅰ'선에 따른 단면도이며, 도 4는 본 발명의 다른 실시예에 따른 발광 장치를 도시한 것으로, 도 2a의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 2a 및 도 2b에 있어서, 편의를 위하여 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다.
도 2a 및 도 2b에 있어서, 단위 발광 영역은 발광 표시 패널에 포함된 하나의 서브 화소의 화소 영역일 수 있다.
도 1a, 도 2a, 도 2b, 도 3a, 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 발광 장치는 단위 발광 영역(100)을 포함하는 적어도 하나의 서브 화소(SP)를 포함하는 기판(SUB)과, 상기 기판(SUB) 상에 제공된 복수의 발광 소자들(LD)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 기판(SUB) 상에는 상기 발광 소자들(LD)에 불술물이 확산되는 것을 방지하는 배리어층(BRL)이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
상기 발광 소자들(LD) 각각은 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 및 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 상기 발광 소자들(LD)은 상기 제2 도전성 반도체층(13)의 일측에 제공된 전극층(15)을 더 포함할 수 있다.
상기 발광 소자들(LD) 각각은 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 상기 제1 단부(EP1)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 제2 단부(EP2)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다. 본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 컬러 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다.
각 발광 소자(LD) 상에는 상기 각 발광 소자(LD)의 상면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 이로 인해, 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)는 외부로 노출될 수 있다.
상기 서브 화소(SP)의 단위 발광 영역(100)에는 제1 및 제2 격벽(PW1, PW2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 컨택 전극(CNE1, CNE2)이 제공될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에 제공되며 상기 발광 장치의 단위 발광 영역(100)을 구획할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에서 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은 도 1a에 도시된 하나의 발광 소자(LD)의 길이(L) 이상으로 상기 기판(SUB) 상에서 이격될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은, 도 3에 도시된 바와 같이 상기 기판(SUB)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 및 제2 격벽(PW1, PW2)은, 도 4에 도시된 바와 같이 상기 기판(SUB)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다.
단면 상에서 볼 때, 상기 제1 및 제2 격벽(PW1, PW2)의 형상은 상술한 실시예들에 한정되는 것은 아니며 상기 각 발광 소자(LD)에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
상기 제1 연결 배선(CNL1)은 상기 서브 화소(SP)에서 제1 방향(DR1)으로 연장될 수 있다. 상기 제1 연결 배선(CNL1)은 상기 서브 화소(SP)를 인접한 서브 화소들로부터 전기적으로 분리시키기 위해 상기 서브 화소(SP) 내에만 제공될 수 있다. 이로 인해, 상기 서브 화소(SP)는 상기 인접한 서브 화소들과 별개로 독립적으로 구동될 수 있다.
상기 제2 연결 배선(CNL2)은 상기 제1 연결 배선(CNL1)의 연장 방향과 평행하게 연장될 수 있다. 상기 제2 연결 배선(CNL2)은 상기 서브 화소(SP)뿐만 아니라 상기 인접한 서브 화소들로 연장될 수 있다. 이에 따라, 상기 서브 화소(SP) 및 상기 인접한 서브 화소들은 상기 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다.
상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)으로부터 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 분기된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 전극(REL1_1)과, 상기 제1-2 전극(REL1_2)과, 상기 제1 연결 배선(CNL1)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 상기 제1-1 전극(REL1_1)과 상기 제1-2 전극(REL1_2)은, 평면 상에서 볼 때, 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있다.
상기 제2 전극(REL2)은 상기 제2 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)으로 분기되어 상기 서브 화소(SP)의 단위 발광 영역(100) 내에 제공될 수 있다. 상기 제2 전극(REL2)과 상기 제2 연결 배선(CNL2)은 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 상기 제2 전극(REL2)은, 평면 상에서 볼 때, 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있다.
평면 상에서 볼 때, 상기 제2 전극(REL2)은 상기 제1-1 전극(REL1_1)과 상기 제1-2 전극(REL1_2) 사이에 제공되고, 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2) 각각과 일정 간격 이격될 수 있다. 상기 제1-1 전극(REL1_1)과, 상기 제1-2 전극(REL1_2)과, 상기 제2 전극(REL2)은 상기 기판(SUB) 상에서 서로 교번하여 배치될 수 있다.
상기 서브 화소(SP)에 상기 발광 소자들(LD)이 정렬되기 전, 상기 제1 전극(REL1)에는 상기 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가되고, 상기 제2 전극(REL2)에는 상기 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 상기 제1 정렬 전압과 상기 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라 상기 제1 전극(REL1)과 상기 제2 전극(REL1) 사이에 전계가 형성될 수 있다. 상기 전계에 의해 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이의 상기 기판(SUB) 상에 상기 발광 소자들(LD)이 정렬될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2) 각각은 대응하는 격벽 상에 제공될 수 있다. 예를 들어, 상기 제1 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공되고, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공될 수 있다.
이에 따라, 상기 제1 전극(REL1)은 상기 제1 격벽(PW1)이 사다리꼴 형상의 단면을 갖는 경우 상기 제1 격벽(PW1)의 일 측면 경사도에 대응되게 경사질 수 있다. 또한, 상기 제1 전극(REL1)은 상기 제1 격벽(PW1)이 반원 또는 반타원 형상의 단면을 갖는 경우 상기 제1 격벽(PW1)의 곡면에 대응되는 곡률을 가질 수 있다.
마찬가지로, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2)이 사다리꼴 형상의 단면을 갖는 경우 상기 제2 격벽(PW2)의 일 측면 경사도에 대응되게 경사질 수 있다. 또한, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2)이 반원 또는 반타원 형상의 단면을 갖는 경우 상기 제2 격벽(PW2)의 곡면에 대응되는 곡률을 가질 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 기판(SUB) 상에서 상기 발광 소자들(LD) 각각을 사이에 두고 서로 이격되도록 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다. 상기 제2 전극(REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자들(LD) 각각에 전기적으로 연결될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 상기 제1 전극(REL1)과 상기 제2 전극(REL2)이 동일한 높이를 가지면, 상기 발광 소자들(LD) 각각이 상기 제1 및 제2 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
또한, 상기 제1 및 제2 전극(REL1, REL2) 각각은 단일층으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
여기서, 상기 제1 및 제2 전극(REL1, REL2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 전극(REL1, REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다.
특히, 상기 제1 및 제2 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 갖기 때문에, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 상기 제1 및 제2 전극(REL1, REL2)에 의해 반사되어 상기 정면 방향으로 더욱 진행될 수 있다. 따라서, 상기 발광 소자들(LD) 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 격벽(PW1, PW2)은 그 상부에 제공된 상기 제1 및 제2 전극(REL1, REL2)과 함께 상기 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
설명의 편의를 위하여, 상기 제1 및 제2 전극(REL1, REL2)이 상기 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 전극(REL1, REL2)과 상기 기판(SUB) 사이에는 상기 발광 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다.
상기 발광 장치가 상기 액티브 매트릭스로 구동되는 경우, 상기 제1 및 제2 전극(REL1, REL2)과 상기 기판(SUB) 사이에는 신호 배선들, 절연층 및/또는 트랜지스터 등이 제공될 수 있다.
상기 신호 배선들은 스캔 배선, 데이터 배선, 전원 배선 등을 포함할 수 있으며 상기 트랜지스터는 상기 신호 배선들에 연결되며 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)이 애노드 전극이고, 상기 제2 전극(REL2)이 애노드 전극일 수 있다.
이러한 경우, 상기 트랜지스터의 소스 및 드레인 전극 중 하나의 전극은 상기 제1 및 제2 전극(REL1, REL2) 중 어느 하나의 전극에 연결될 수 있으며, 상기 트랜지스터를 통해 상기 데이터 배선의 데이터 신호가 상기 어느 하나의 전극에 인가될 수 있다. 여기서, 신호 배선들, 상기 절연층 및/또는 상기 트랜지스터 등은 다양한 개수와 형태로 제공될 수 있음은 물론이다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)은 컨택 홀(미도시)을 통해 상기 트랜지스터에 전기적으로 연결될 수 있다. 이로 인해, 상기 트랜지스터에 제공된 신호가 상기 제1 전극(REL1)으로 인가될 수 있다.
또한, 상기 제2 전극(REL2)은 상기 발광 장치가 액티브 매트릭스로 구동될 경우, 컨택 홀(미도시)을 통해 상기 신호 배선에 전기적으로 연결될 수 있다. 이로 인해, 상기 신호 배선의 전압이 상기 제2 전극(REL2)으로 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD)은 상기 제1-1 전극(REL1_1)과 상기 제2 전극(REL2) 사이에 정렬된 복수의 제1 발광 소자들(LD1) 및 상기 제2 전극(REL2)과 상기 제1-2 전극(REL1_2) 사이에 정렬된 복수의 제2 발광 소자들(LD2)로 구분될 수 있다.
상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)는 상기 제1 컨택 전극(CNE1)을 통해 상기 제1-1 전극(REL1_1)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)로 상기 트랜지스터의 신호가 전달될 수 있다. 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)는 상기 제2 컨택 전극(CNE2)을 통해 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)로 상기 신호 배선의 전압이 전달될 수 있다.
상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)는 상기 제2 컨택 전극(CNE2)을 통해 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)로 상기 신호 배선의 전압이 전달될 수 있다. 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)는 상기 제1 컨택 전극(CNE1)을 통해 상기 제1-2 전극(REL1_2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)로 상기 트랜지스터의 신호가 전달될 수 있다.
상기 제1 및 제2 발광 소자들(LD1, LD2)은 상기 서브 화소(SP)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 상기 서브 화소(SP)에 구동 전류가 흐르게 되면, 상기 서브 화소(SP)의 상기 제1 및 제2 전극(REL1, REL2)에 연결된 상기 발광 소자들(LD)이 발광하면서 상기 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 기판(SUB)과 상기 각 발광 소자(LD) 사이에 제공될 수 있다.
상기 제1 절연층(INS1)은 상기 기판(SUB)과 상기 각 발광 소자(LD) 사이의 공간을 메우며 상기 각 발광 소자(LD)를 안정적으로 지지하여 상기 기판(SUB)으로부터 상기 각 발광 소자(LD)의 이탈을 방지할 수 있다.
상기 제1 절연층(INS1)은 상기 제1 전극(REL1)의 일부를 노출하는 제1 컨택 홀(CH1) 및 상기 제2 전극(REL2)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
상기 제1 절연층(INS1) 상에는 상기 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)도 상기 제1 절연층(INS1)의 제1 컨택 홀(CH1)에 대응하는 제1 컨택 홀(CH1)과 상기 제1 절연층(INS2)의 제2 컨택 홀(CH2)에 대응하는 제2 컨택 홀(CH2)을 포함할 수 있다.
이하의 실시예에서는, 편의를 위하여, 상기 제1 절연층(INS1)의 제1 컨택 홀(CH1)과 상기 제2 절연층(INS2)의 제1 컨택 홀(CH1)을 하나의 제1 컨택 홀(CH1)로 통합하여 지칭한다. 또한, 상기 제1 절연층(INS1)의 제2 컨택 홀(CH2)과 상기 제2 절연층(INS2)의 제2 컨택 홀(CH2)을 하나의 제2 컨택 홀(CH2)로 통합하여 지칭한다.
또한, 상기 제2 절연층(INS2)은 상기 각 발광 소자(LD)의 상면 일부 상에 제공되어 상기 각 발광 소자(LD)의 양 단부(EP1, EP2)를 노출할 수 있다. 이하의 실시예에서는, 편의를 위하여, 상기 각 발광 소자(LD)의 상면 일부 상에 제공된 상기 제2 절연층(INS2)을 절연 패턴(INSP)으로 지칭한다.
상기 제2 절연층(INS2) 상에는 상기 제1 전극(REL1)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 어느 하나를 전기적 및/또는 물리적으로 안정되게 연결하는 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각으로부터 출사되어 상기 제1 전극(REL1)에 의해 반사된 광이 손실 없이 상기 정면 방향으로 진행될 수 있도록 투명한 도전성 재료로 구성될 수 있다. 상기 투명 도전성 재료는, 예를 들어, ITO, IZO, ITZO 등을 포함할 수 있다. 상기 제1 컨택 전극(CNE1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
상기 제1 컨택 전극(CNE1)은 평면 상에서 볼 때 상기 제1 전극(REL1)을 커버하며 상기 제1 전극(REL1)과 중첩될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다.
*상기 제1 컨택 전극(CNE1)은 상기 제1 및 제2 절연층(INS1, INS2)의 제1 컨택 홀(CH1)을 통해 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 제1-1 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 상기 제1-2 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
상기 제2 절연층(INS2) 상에는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제2 전극(REL2)을 커버하며 상기 제2 전극(REL2)과 중첩될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 및 상기 제2 발광 소자들(L2) 각각의 제1 단부(EP1)에 각각 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 및 제2 절연층(INS1, INS2)의 제2 컨택 홀(CH2)을 통해 상기 제2 전극(REL2)에 전기적으로 연결될 수 있다. 상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)은 동일한 평면 상에 제공되며, 상기 절연 패턴(INSP) 상에서 일정 간격(d)으로 이격되어 전기적으로 분리될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 절연 패턴(INSP)의 일 측면에 중첩되고, 상기 제2 컨택 전극(CNE2)은 상기 절연 패턴(INSP)의 타 측면에 중첩될 수 있다.
상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2) 상에는 각각 보호 패턴(PSP)이 제공될 수 있다.
상기 보호 패턴(PSP)는 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각을 외부로 노출되지 않게 하고 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 부식을 방지할 수 있다. 또한, 상기 보호 패턴(PSP)은 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 제조 공정 시에 발생하는 불량 등으로 인해 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 원치 않는 단락을 방지할 수 있다.
상기 보호 패턴(PSP)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 상기 무기 재료는, 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상기 무기 재료 중, 특히, 상기 실리콘 질화물은 투명한 도전성 재료와의 합착력이 좋은 특성을 갖는다. 따라서, 상기 투명한 도전성 재료로 구성된 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에 상기 실리콘 질화물로 구성된 상기 보호 패턴(PSP)이 배치될 경우, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 박리를 방지하면서 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각과 상기 보호 패턴(PSP) 사이에 양호한 계면(界面) 특성을 얻을 수 있다.
이러한 경우, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 제조 공정 시 사용되는 식각액은 상기 보호 패턴(PSP)과 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 계면 사이로 침투하지 못할 수 있다. 따라서, 상기 식각액에 의한 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 원치 않는 단락이 방지될 수 있다.
상기 보호 패턴(PSP)은, 평면 상에서 볼 때 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각과 중첩될 수 있다.
상기 제1 컨택 전극(CNE1) 상에 제공된 상기 보호 패턴(PSP, 이하 '제1 보호 패턴'이라 함)은 상기 제1 컨택 전극(CNE1)의 연장 방향을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 보호 패턴(PSP)은 상기 제1 컨택 전극(CNE1)을 완전히 커버할 수 있는 범위 내에서 다양한 형상으로 변경될 수 있다.
상기 제2 컨택 전극(CNE2) 상에 제공된 상기 보호 패턴(PSP, 이하 '제2 보호 패턴'이라 함)은 상기 제2 컨택 전극(CNE2)의 연장 방향을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제2 보호 패턴(PSP)도 상기 제2 컨택 전극(CNE2)을 완전히 커버할 수 있는 범위 내에서 다양한 형상으로 변경될 수 있다.
상기 제1 보호 패턴(PSP)과 상기 제2 보호 패턴(PSP)은, 평면 상에서 볼 때, 일정 간격으로 이격될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 보호 패턴(PSP)은 상기 제1 컨택 전극(CNE1)과 대응되게 상기 절연 패턴(INSP)의 일 측면과 중첩될 수 있다. 상기 제2 보호 패턴(PSP)은 상기 제2 컨택 전극(CNE2)과 대응되게 상기 절연 패턴(INSP)의 타 측면과 중첩될 수 있다. 이에 따라, 상기 절연 패턴(INSP)의 상면 일부는 노출될 수 있다.
상기 제1 보호 패턴(PSP)과 상기 제2 보호 패턴(PSP) 사이의 간격은, 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2) 사이의 간격(d)과 동일하거나, 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2) 사이의 간격(d)보다 클 수 있다.
상기 보호 패턴(PSP)과 상기 노출된 절연 패턴(INSP) 상에는 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제3 절연층(INS3)은 도 3 및 도 4에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
상기 제3 절연층(INS3) 상에는 오버 코트층(OC)이 제공될 수 있다.
상기 오버 코트층(OC)은 그 하부에 배치된 상기 제1 및 제2 격벽(PW1, PW2)과, 상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 상기 오버 코트층(OC)은 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
실시예에 따라, 상기 오버 코트층(OC)이 생략될 수 있다. 상기 오버 코트층(OC)이 생략된 경우, 상기 제3 절연층(INS3)이 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상술한 바와 같이, 상기 제1 발광 소자들(LD1) 각각의 양 단부(EP1, EP2)에는 상기 제1-1 전극(REL1_1)과 상기 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제1 발광 소자들(LD1) 각각은 광을 방출할 수 있다.
또한, 상기 제2 발광 소자들(LD2) 각각의 양 단부(EP1, EP2)에는 상기 제2 전극(REL2)과 상기 제1-2 전극(REL1_2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제2 발광 소자들(LD2) 각각은 광을 방출할 수 있다.
실시예에 따라, 상기 서브 화소(SP)의 단위 발광 영역(100)은 도 2b에 도시된 바와 같이 상기 제1 방향(DR1)으로 연장된 브릿지 패턴(BRP)을 더 포함할 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 연결 배선(CNL1)과 일체로 제공되어 상기 제1 연결 배선(CNL1)에 전기적 및 물리적으로 연결될 수 있다. 이러한 경우, 상기 제1 정렬 전압은 상기 브릿지 패턴(BRP)을 통해 상기 제1 연결 배선(CNL1)으로 전달될 수 있다. 상기 제1 연결 배선(CNL1)으로 전달된 상기 제1 정렬 전압은 상기 제1 연결 배선(CNL1)으로부터 분기된 상기 제1-1 정렬 전극(ARE1_1)과 상기 제1-2 정렬 전극(ARE1_2)에 공급될 수 있다.
하기에서는, 도 2a 및 도 3을 참조하여 본 발명의 일 실시예에 따른 발광 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 배리어층(BRL)이 제공된 상기 기판(SUB) 상에 상기 제1 및 제2 격벽(PW1, PW2)이 제공될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에서 일정 간격 이격되어 배치될 수 있다.
상기 제1 격벽(PW1) 상에 상기 제1 전극(REL1)이 제공되고, 상기 제2 격벽(PW2) 상에 상기 제2 전극(REL2)이 제공될 수 있다. 상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 대응하는 격벽 상의 동일 평면 상에 제공되어, 상기 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2) 상에는 상기 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
상기 제1 절연층(INS1)은 상기 제1 전극(REL1)의 일부를 노출하는 상기 제1 컨택 홀(CH1)과 상기 제2 전극(REL2)의 일부를 노출하는 상기 제2 컨택 홀(CH2)을 포함할 수 있다.
실시예에 따라, 상기 제1 전극(REL1)과 상기 제1 절연층(INS1) 사이 및 상기 제2 전극(REL2)과 상기 제1 절연층(INS1) 사이 각각에는 캡핑층(미도시)이 제공될 수 있다. 상기 캡핑층은 상기 발광 장치의 제조 공정 시 발생하는 불량 등으로 인해 상기 제1 전극(REL1)과 상기 제2 전극(REL2)의 손상을 방지할 수 있다. 또한, 상기 캡핑층은 상기 제1 및 제2 전극(REL1, RLE2) 각각과 상기 기판(SUB)의 접착력을 더욱 강화시킬 수 있다. 상기 캡핑층은 상기 발광 소자들(LD) 각각에서 출사된 광이 손실 없이 상기 정면 방향으로 진행될 수 있도록 투명한 도전성 재료로 이루어질 수 있다.
상기 제1 절연층(INS1) 상에는 상기 발광 소자들(LD)이 정렬될 수 있다. 상기 발광 소자들(LD)은 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이의 상기 제1 절연층(INS1) 상에 정렬될 수 있다.
상기 발광 소자들(LD)을 포함한 상기 제1 절연층(INS1) 상에 상기 제2 절연층(INS2)이 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 절연층(INS2)은 상기 발광 소자들(LD) 각각의 상면 일부 상에 제공될 수 있다. 상기 발광 소자들(LD) 각각의 상면 일부 상에 제공된 상기 제2 절연층(INS2)은 상기 절연 패턴(INSP)일 수 있다.
상기 제2 절연층(INS2)은 상기 제1 전극(REL1)의 일부를 노출하는 상기 제1 컨택 홀(CH1)과 상기 제2 전극(REL2)의 일부를 노출하는 상기 제2 컨택 홀(CH2)을 포함할 수 있다. 상기 절연 패턴(INSP)은 상기 발광 소자들(LD) 각각의 상면 일부 상에 배치되어 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 노출할 수 있다.
상기 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
상기 제2 절연층(INS2)과 상기 절연 패턴(INSP) 상에는 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)이 제공될 수 있다.
상기 제2 절연층(INS2) 상에 제공된 상기 제1 컨택 전극(CNE1)은 상기 제1 컨택 홀(CH1)을 통해 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다. 상기 제2 절연층(INS2) 상에 제공된 상기 제2 컨택 전극(CNE2)은 상기 제2 컨택 홀(CH2)을 통해 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 절연 패턴(INSP)의 일 측면 상에 제공되며 상기 절연 패턴(INSP)과 부분적으로 중첩될 수 있다. 상기 제2 컨택 전극(CNE2)은 상기 절연 패턴(INSP)의 타 측면 상에 제공되며 상기 절연 패턴(INSP)과 부분적으로 중첩될 수 있다. 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)은 상기 절연 패턴(INSP) 상에서 일정 간격(d)으로 이격되어 전기적으로 서로 분리될 수 있다.
상기 절연 패턴(INSP) 상에서 이격된 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2) 사이의 간격(d)은 도 1a에 도시된 하나의 발광 소자(LD)의 길이(L)보다 작을 수 있다. 또한, 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2) 사이의 간격(d)은 상기 절연 패턴(INSP)의 가로 방향으로의 폭과 동일하거나, 상기 절연 패턴(INSP)의 가로 방향으로의 폭보다 작을 수 있다.
상기 제1 컨택 전극(CNE1) 상에는 상기 제1 보호 패턴(PSP)이 제공되고, 상기 제2 컨택 전극(CNE2) 상에는 상기 제2 보호 패턴(PSP)이 제공될 수 있다.
상기 제1 보호 패턴(PSP)과 상기 제2 보호 패턴(PSP)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 상기 제1 보호 패턴(PSP)과 상기 제2 보호 패턴(PSP)은 실리콘 질화물을 포함할 수 있다.
상기 제1 보호 패턴(PSP)은 상기 제1 컨택 전극(CNE1) 상에 배치되어 상기 제1 컨택 전극(CNE1)을 커버하고 상기 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다. 또한, 상기 제2 보호 패턴(PSP)은 상기 제2 컨택 전극(CNE2) 상에 배치되어 상기 제2 컨택 전극(CNE2)을 커버하고 상기 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다.
상기 제1 보호 패턴(PSP)과 상기 제2 보호 패턴(PSP)은 상기 절연 패턴(INSP) 상에서 일정 간격 이격될 수 있다.
상기 제1 보호 패턴(PSP)과 상기 제2 보호 패턴(PSP) 상에는 상기 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3) 상에는 상기 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 발광 장치는 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)을 동시에 형성하여 제조 공정을 단순화시킬 수 있다.
또한, 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에 각각 대응하는 보호 패턴(PSP)이 제공됨에 따라, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 제조 공정 시 사용되는 식각액은 상기 제1 및 제2 컨택 전극(CNE1, CNE2)으로 침투되지 못할 수 있다. 이에 따라, 상기 식각액에 의한 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 원치 않는 단락이 방지될 수 있다. 따라서, 본 발명의 일 실시예에 따른 발광 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 원치 않는 단락에 기인한 상기 발광 소자들(LD)의 컨택 불량을 최소화하여 상기 발광 소자들(LD) 각각의 출광 효율을 향상시킬 수 있다.
도 5a 내지 도 5f는 도 2a의 발광 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이고, 도 6a 내지 도 6k는 도 3의 발광 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 1a, 도 2a, 도 3, 도 5a, 및 도 6a를 참조하면, 하나의 서브 화소(SP)의 단위 발광 영역(100)의 기판(SUB) 상에 제2 방향(DR2)을 따라 연장된 제1 격벽(PW1)과 제2 격벽(PW2)을 형성한다.
상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은 상기 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 교번하여 배치될 수 있다. 상기 제1 격벽(PW1)과 상기 제2 격벽(PW2)은 상기 제1 방향(DR1)으로 일정 간격 이격될 수 있다.
상기 제1 격벽(PW1)과 상기 제2 격벽(PW2) 각각은 상기 기판(SUB)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 격벽(PW1)과 상기 제2 격벽(PW2) 각각은 상기 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양한 형상을 가질 수 있다. 상기 제1 격벽(PW1)과 상기 제2 격벽(PW2) 각각의 형상, 크기 및/또는 배열 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
도 1a, 도 2b, 도 3, 도 5b, 도 6a, 및 도 6b를 참조하면, 상기 제1 및 제2 격벽(PW1, PW2)을 포함한 상기 기판(SUB) 상에 제1 도전층(미도시)을 형성한 후, 마스크를 이용하여 상기 제1 도전층을 패터닝하여 제1 및 제2 연결 배선(CNL1, CNL2)과 제1 및 제2 전극(REL1, REL2)을 형성한다.
상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)으로부터 상기 제2 방향(DR2)을 따라 연장되고, 상기 제2 전극(REL2)은 상기 제2 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 제1 연결 배선(CNL1)과 상기 제1 전극(REL1)은 일체로 제공되고, 상기 제2 연결 배선(CNL2)과 상기 제2 전극(REL2)은 일체로 제공될 수 있다.
상기 제1 전극(REL1)은 상기 제1 격벽(PW1) 상에 형성되고, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2) 상에 형성될 수 있다.
상기 제1 전극(REL1)은 상기 제2 전극(REL2)을 사이에 두고 상기 제1 연결 배선(CNL1)으로부터 분기된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 전극(REL1_1), 상기 제1-2 전극(REL1_2), 및 상기 제2 전극(REL2)은 동일 평면 상에서 일정 간격 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하나의 서브 화소(SP)뿐만 아니라 상기 제1 방향(DR1)을 따라 상기 하나의 서브 화소(SP)에 인접한 서브 화소들(미도시)은 상기 제1 연결 배선(CNL1)에 공통으로 연결될 수 있다. 마찬가지로, 상기 하나의 서브 화소(SP) 및 상기 인접한 서브 화소들은 상기 제2 연결 배선(CNL2)에도 공통으로 연결될 수 있다.
도 1a, 도 2a, 도 3, 도 5c, 도 5d, 도 6a 내지 도 6c를 참조하면, 상기 제1 및 제2 전극(REL1, REL2) 상에 제1 절연 물질층(INSM1)을 형성한다. 상기 제1 절연 물질층(INSM1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
이어, 상기 제1 및 제2 연결 배선(CNL1, CNL2)을 통해 상기 제1 및 제2 전극(REL1, REL2) 각각에 대응하는 정렬 전압을 인가하여 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 전계를 형성한다. 상기 제1 및 제2 연결 배선(CNL1, CNL2)을 통해 상기 제1 및 제2 전극(REL1, REL2) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 상기 제1 및 제2 전극(REL1, REL2) 사이에는 상기 제1 및 제2 전극(REL1, REL2)의 전위차에 따른 전계가 형성될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 상기 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 상기 기판(SUB) 상에 발광 소자들(LD)을 투입한다. 일 예로, 상기 기판(SUB) 상에 노즐을 배치하고, 상기 노즐을 통해 상기 발광 소자들(LD)을 포함하는 용매를 투하하여 상기 발광 소자들(LD)을 상기 단위 발광 영역(100)의 기판(SUB) 상에 투입할 수 있다. 상기 용매는 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 예를 들어, 상기 용매는 상온 또는 열에 의해 기화될 수 있는 물질을 포함할 수 있다. 또한, 상기 용매는 잉크 또는 페이스트의 형태일 수 있다.
상기 기판(SUB) 상에 상기 발광 소자들(LD)을 투입하는 방식이 이에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 투입하는 방식은 변경될 수 있다. 이후, 상기 용매는 제거될 수 있다.
상기 발광 소자들(LD)이 상기 기판(SUB) 상에 투입되는 경우, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 형성된 전계에 의해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 상기 발광 소자들(LD)이 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이의 상기 제1 절연 물질층(INSM1) 상에 정렬될 수 있다.
상기 발광 소자들(LD)의 정렬이 완료된 이후에는, 도 5d에 도시된 바와 같이, 상기 하나의 서브 화소(SP)와 상기 인접한 서브 화소들이 독립적으로 구동될 수 있도록 상기 제1 방향(DR1)을 따라 인접한 서브 화소들 사이에서 상기 제1 연결 배선(CNL1)을 분리한다.
도 1a, 도 2a, 도 3, 도 6a 내지 도 6d를 참조하면, 상기 발광 소자(LD)들이 정렬된 상기 제1 절연 물질층(INSM1) 상에 제2 절연 물질층(INSM2)을 형성한다.
상기 제2 절연 물질층(INSM2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 상기 제2 절연 물질층(INSM2)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 상기 제2 절연 물질층(INSM2)이 다중층으로 이루어진 경우, 상기 제2 절연 물질층(INSM2)은 복수의 무기 절연막과 복수의 유기 절연막이 순차적으로 적층된 구조로 이루어질 수도 있다.
도 1a, 도 2a, 도 3, 도 6a 내지 도 6e를 참조하면, 마스크를 이용하여 상기 제1 및 제2 절연 물질층(INSM1, INSM2)을 패터닝하여 상기 제1 전극(REL1)의 일부를 노출하는 제1 컨택 홀(CH1)과 상기 제2 전극(REL2)의 일부를 노출하는 제2 컨택 홀(CH2)을 구비한 제1 절연층(INS1) 및 절연 물질 패턴(INS2')을 형성한다.
도 1a, 도 2a, 도 3, 도 6a 내지 도 6f를 참조하면, 마스크를 이용하여 상기 절연 물질 패턴(INS2')을 패터닝하여 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)를 노출하는 개구부를 포함한 제2 절연층(INS2)을 형성한다.
상기 제2 절연층(INS2)은 상기 발광 소자들(LD) 각각의 상면 일부 상에도 형성될 수 있다. 이하에서는, 편의를 위하여, 상기 발광 소자들(LD) 각각의 상면 일부 상에 형성된 상기 제2 절연층(INS2)을 절연 패턴(INSP)으로 지칭한다.
도 1a, 도 2a, 도 3, 도 6a 내지 도 6g를 참조하면, 상기 제2 절연층(INS2)과 상기 절연 패턴(INSP) 상에 제2 도전층(CL)과 제3 절연 물질층(INSM3)을 순차적으로 형성한다.
상기 제2 도전층(CL)은 IZO와 같은 투명한 도전성 재료를 포함할 수 있다. 상기 IZO는 중착 전후에 고온 공정이 필요 없이 상온에서 증착이 가능하고, 낮은 전기적 저항과 높은 투과도를 갖는 재료적 특성을 가질 수 있다. 상기 제3 절연 물질층(INSM3)은 무기 재료, 예를 들어, 실리콘 질화물로 이루어진 무기 절연막을 포함할 수 있다.
상기 IZO로 이루어진 상기 제2 도전층(CL) 상에 상기 실리콘 질화물을 포함한 상기 제3 절연 물질층(INSM3)을 형성하면, 상기 IZO와 상기 실리콘 질화물의 재료적 특성으로 인해 상기 제2 도전층(CL)과 상기 제3 절연 물질층(INSM3) 사이의 합착력이 증가할 수 있다. 이로 인하여, 상기 제2 도전층(CL)과 상기 제3 절연 물질층(INSM3) 사이는 양호한 계면(界面) 특성을 얻을 수 있다.
도 1a, 도 2a, 도 3, 도 6a 내지 도 6h를 참조하면, 상기 제3 절연 물질층(INSM3) 상에 포토레지스트 층(미도시)을 형성한 후, 마스크를 이용하여 상기 포토레지스트 층을 패터닝하여 상기 제3 절연 물질층(INSM3)의 일부를 노출하는 개구부(OP)를 포함한 포토레지스트 패턴(PRP)을 형성한다. 상기 포토레지스트 층은 포지티브 또는 네가티브 감광성 유기 물질을 포함할 수 있다.
상기 포토레지스트 패턴(PRP)의 개구부(OP)는 상기 절연 패턴(INSP)의 상면 일부에 대응될 수 있다.
도 1a, 도 2a, 도 3, 도 5e, 도 6a 내지 도 6i를 참조하면, 상기 포토레지스트 패턴(PRP)을 마스크로 하여 상기 제3 절연 물질층(INSM3)을 선택적으로 식각하여 상기 포토레지스트 패턴(PRP)의 개구부(OP)에 대응되는 영역이 제거되어 상기 제2 도전층(CL)을 노출하는 보호 패턴(PSP)이 형성될 수 있다.
상기 외부로 노출된 제2 도전층(CL)의 일부 영역은 상기 절연 패턴(INSP)의 상면 일부에 대응될 수 있다.
도 1a, 도 2a, 도 3, 도 5f, 도 6a 내지 도 6j를 참조하면, 상기 보호 패턴(PSP)을 마스크로 하여 상기 외부로 노출된 제2 도전층(CL)을 선택적으로 식각하여 전기적으로 서로 분리된 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)을 형성한다.
상기 제2 도전층(CL)을 선택적으로 식각하는 방법은, 예를 들어, 습식 식각을 포함할 수 있다. 상기 습식 식각은 식각액을 대상물의 표면에 도포하여 상기 표면을 산화시켜 식각하는 공정을 말한다.
본 발명의 일 실시예에 있어서, 상기 식각액은 상기 보호 패턴(PSP)의 하부에 배치된 상기 제2 도전층(CL)을 식각할 수 있는 용매를 사용할 수 있다.
상기 습식 식각을 진행하면, 상기 식각액에 의해 상기 외부로 노출된 상기 제2 도전층(CL)은 제거되고, 상기 절연 패턴(INSP)의 상면 일부가 노출될 수 있다. 이에 따라, 상기 절연 패턴(INSP)의 상면 일부 상에서 일정 간격(d)으로 이격되어 전기적으로 서로 분리된 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 제1 전극(REL1)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1 및 제2 절연층(INS1, INS2)의 제1 컨택 홀(CH1)을 통해 상기 제1 전극(REL1)에 전기적으로 연결될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각의 하나의 단부에 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 전극(REL1)과 상기 발광 소자들(LD) 각각은 상기 제1 컨택 전극(CNE1)을 통해 전기적으로 연결될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 전극(REL2)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부 상에 제공될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 및 제2 절연층(INS1, INS2)의 제2 컨택 홀(CH2)을 통해 상기 제2 전극(REL2)에 전기적으로 연결될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 발광 소자들(LD) 각각의 나머지 단부에 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 전극(REL2)과 상기 발광 소자들(LD) 각각은 상기 제2 컨택 전극(CNE2)을 통해 전기적으로 연결될 수 있다.
상기 기판(SUB) 상에 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 형성한 후, 상기 포토레지스트 패턴(PRP)을 제거한다.
한편, 상기 습식 식각 진행시, 상기 식각액은 상기 보호 패턴(PSP)에 의해 커버되는 상기 제2 도전층(CL)으로 침투되지 않을 수 있다. 이는, 상기 보호 패턴(PSP)과 상기 제2 도전층(CL) 각각의 재료적 특성으로 인해 상기 보호 패턴(PSP)과 상기 제2 도전층(CL)의 합착력이 향상되어 상기 보호 패턴(PSP)과 상기 제2 도전층(CL) 사이의 계면(界面)에 틈이 생기지 않기 때문이다. 따라서, 상기 식각액이 상기 보호 패턴(PSP)의 하부에 배치된 상기 제2 도전층(CL)으로 침투되지 않아 상기 제2 도전층(CL)의 원치 않는 단락 등을 방지할 수 있다. 이에, 불량이 감소된 상기 제1 및 제2 컨택 전극(CNE1, CNE2)이 제조될 수 있다.
도 1a, 도 2a, 도 3, 도 6a 내지 도 6k를 참조하면, 상기 보호 패턴(PSP)과 외부로 노출된 상기 절연 패턴(INSP)의 상면 일부 상에 제3 절연층(INS3)을 형성한다.
상기 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
이어, 상기 제3 절연층(INS3) 상에 오버 코트층(OC)을 형성한다.
도 7은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 7에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 상기 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부(미도시), 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 표시 장치는 상기 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 상기 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 상기 화소들(PXL) 각각은 상기 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 상기 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 상기 표시 영역(DA)은 상기 표시 장치의 중앙 영역에 배치되고, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 상기 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 상기 표시 영역(DA) 및 상기 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소들(PXL) 각각은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 상기 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소들(PXL) 각각은 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 상기 발광 소자(LD)를 포함할 수 있다. 상기 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 상기 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 각 화소(PXL)의 구동을 제어할 수 있다. 도 7에는 설명의 편의를 위해 상기 배선부가 생략되었다
상기 구동부는 스캔 라인을 통해 상기 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 상기 화소(PXL)들에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 상기 화소(PXL)들에 상기 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부, 상기 발광 구동부, 및 상기 데이터 구동부를 제어할 수 있다.
도 8a 내지 도 8d는 도 7의 표시 장치의 제1 내지 제3 서브 화소 중 제1 서브 화소를 다양한 실시예에 따라 나타내는 회로도들이다.
도 8a 내지 도 8d에 있어서, 상기 제1 내지 제3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 상기 제1 내지 제3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 상기 제1 내지 제3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 8a 내지 도 8d에 있어서, 상기 제1 내지 제3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 상기 제1 내지 제3 서브 화소 중 상기 제1 서브 화소를 대표하여 설명하기로 한다.
우선, 도 1a, 도 7, 및 도 8a를 참조하면, 제1 서브 화소(SP1)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 병렬로 연결된 복수의 발광 소자들(LD)과, 이에 접속되어 상기 발광 소자들(LD)을 구동하는 화소 구동 회로(144)를 포함할 수 있다.
상기 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 상기 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 상기 발광 소자들(LD) 각각의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
상기 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전원(VSS)은 상기 제1 전원(VDD)의 전위보다 상기 발광 소자들(LD) 각각의 문턱전압 이상 낮은 전위를 가질 수 있다.
상기 발광 소자들(LD) 각각은 상기 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 8a 내지 도 8d에 있어서, 상기 발광 소자들(LD)이 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 상기 제1 및 제2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있고, 상기 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 상기 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시예에서는, 상기 제1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 상기 화소 구동 회로(144)의 구조가 도 8a에 도시된 실시예에 한정되지는 않는다.
상기 제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 전극은 데이터 라인(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 상기 제1 트랜지스터(T1)의 상기 제1 전극과 상기 제2 전극은 서로 다른 전극으로, 예컨대 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 상기 제1 트랜지스터(T1)는, 상기 스캔 라인(Si)으로부터 상기 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔신호가 공급될 때 턴-온되어, 상기 데이터 라인(Dj)과 상기 제1 노드(N1)를 전기적으로 연결한다. 이때, 상기 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 상기 제1 노드(N1)로 상기 데이터 신호가 전달된다. 상기 제1 노드(N1)로 전달된 상기 데이터 신호는 상기 스토리지 커패시터(Cst)에 충전된다.
상기 제2 트랜지스터(T2; 구동 트랜지스터)의 제1 전극은 상기 제1 구동 전원(VDD)에 접속되고, 제2 전극은 상기 발광 소자(LD)들 각각의 상기 제1 전극에 전기적으로 연결된다. 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
상기 스토리지 커패시터(Cst)의 일 전극은 상기 제1 구동 전원(VDD)에 접속되고, 다른 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)로 공급되는 상기 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 8a에서는 상기 데이터 신호를 상기 제1 서브 화소(SP1) 내부로 전달하기 위한 상기 제1 트랜지스터(T1)와, 상기 데이터 신호의 저장을 위한 상기 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 상기 발광 소자(LD)들로 공급하기 위한 상기 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 상기 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 상기 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 상기 화소 구동 회로(144)는 상기 제2 트랜지스터(T2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 상기 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 상기 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 상기 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 8a에서는 상기 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 화소 구동 회로(144)에 포함되는 상기 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 7, 및 도 8b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 8b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 8a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
실시예에 따라, 상기 화소 구동 회로(144)는 도 8c에 도시된 바와 같이 상기 제1 및 제2 트랜지스터(T1, T2) 이외에 제3 트랜지스터(T3)를 더 포함할 수 있다.
상기 제3 트랜지스터(T3)의 게이트 전극은 제어선(CLi)에 연결되고, 제2 전극은 상기 발광 소자들(LD) 각각의 상기 제1 전극에 연결된다. 그리고, 상기 제3 트랜지스터(T3)의 제1 전극은 상기 데이터 라인(Dj)에 연결된다. 이와 같은 상기 제3 트랜지스터(T3)는 상기 제어선(CLi)으로 제어신호가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프된다.
또한, 도 8c에서는 상기 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 내지 제3 트랜지스터들(T1 ~ T3)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상기 화소 구동 회로(144)에 포함되는 상기 제1 내지 제3 트랜지스터(T1 ~ T3) 중 적어도 하나가 N타입의 트랜지스터로 변경될 수 있다. 또한, 상기 화소 구동 회로(144)에 포함되는 상기 제1 내지 제3 트랜지스터(T1 ~ T3) 모두가 N타입의 트랜지스터로 변경될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 구동 회로(144)의 구성은 도 8a 내지 도 8c에 도시된 실시예에 한정되지 않는다. 일 예로, 상기 화소 구동 회로(144)는 도 8d에 도시된 실시예와 같이 구성될 수 있다.
도 1a, 도 7, 및 도 8d를 참조하면, 상기 화소 구동 회로(144)는 상기 제1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 상기 제1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 상기 제1 서브 화소(SP1)의 화소 구동 회로(144)는 상기 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 상기 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 상기 표시 영역(DA)의 i번째 행에 배치된 상기 제1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 상기 화소 구동 회로(144)는 상기 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 상기 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
상기 화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 구동 전원(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자(LD)들의 일측 단부에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 상기 제1 노드(N1)의 전압에 대응하여, 상기 발광 소자(LD)들을 경유하여 상기 제1 구동 전원(VDD)과 상기 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 상기 제1 서브 화소(SP1)에 연결된 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제1 서브 화소(SP1)에 연결된 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)을 상기 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 상기 제2 트랜지스터(T2)가 턴-온되면, 상기 j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 상기 제1 트랜지스터(T1)로 전달된다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 연결한다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 제1 노드(N1)로 전달한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 구동 전원(VDD)과 상기 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 발광 소자(LD)들의 일 단부 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 발광 소자(LD)들의 일 단부와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자(LD)들의 일 단부로 공급한다.
상기 스토리지 커패시터(Cst)는 상기 제1 구동 전원(VDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 상기 제1 노드(N1)로 공급되는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 8d에서는 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상기 화소 구동 회로(144)에 포함되는 상기 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
도 9는 도 7에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 10은 도 9의 Ⅱ ~ Ⅱ'선에 따른 단면도이며, 도 11은 본 발명의 다른 실시예에 따른 표시 장치를 도시한 것으로, 도 9의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 9에 있어서, 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 9에 있어서, 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 9 내지 도 11에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소(PXL)들이 제공된 기판(SUB)을 포함할 수 있다. 상기 화소(PXL)들 각각은 상기 기판(SUB) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
상기 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각의 단위 발광 영역(100)은 상기 기판(SUB)과, 상기 기판(SUB) 상에 제공된 화소 회로부(PCL)와, 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 단위 발광 영역(100)은 대응하는 서브 화소의 화소 영역을 포함할 수 있다. 일 예로, 상기 제1 서브 화소(SP1)의 단위 발광 영역(100)은 상기 제1 서브 화소(SP1)의 화소 영역을 포함하고, 상기 제2 서브 화소(SP2)의 단위 발광 영역(100)은 상기 제2 서브 화소(SP2)의 화소 영역을 포함하며, 상기 제3 서브 화소(SP3)의 단위 발광 영역(100)은 상기 제3 서브 화소(SP3)의 화소 영역을 포함할 수 있다.
각 서브 화소의 상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL)과, 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 상기 각 서브 화소의 화소 회로부(PCL)는 상기 제1 및 제2 트랜지스터(T1, T2)와 상기 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
상기 각 서브 화소의 표시 소자층(DPL)은 상기 보호층(PSV) 상에 제공된 제1 및 제2 격벽(PW1, PW2)과, 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
편의를 위하여, 상기 각 서브 화소의 화소 회로부(PCL)를 우선 설명한 후 상기 각 서브 화소의 표시 소자층(DPL)을 설명한다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 버퍼층(BFL)은 상기 기판(SUB) 상에 제공되며, 상기 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 제1 트랜지스터(T1)는 상기 표시 소자층(DPL)에 구비된 상기 발광 소자들(LD) 중 일부에 전기적으로 연결되어 대응하는 발광 소자들(LD)을 구동하는 구동 트랜지스터이고, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 및 드레인 전극(SE, DE)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 드레인 전극(DE)에 접촉되는 제1 영역과 상기 소스 전극(SE)에 접촉되는 제2 영역을 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 영역은 채널 영역일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 영역은 소스 영역 및 드레인 영역 중 하나의 영역일 수 있고, 상기 제2 영역은 나머지 하나의 영역일 수 있다.
상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 드레인 전극(DE)과 상기 소스 전극(SE) 각각은 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
상기 구동 전압 배선(DVL)은 상기 층간 절연층(ILD) 상에 제공될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 상기 구동 전압 배선(DVL)에는 제2 구동 전원(VSS)이 인가될 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출하는 제1 비아 홀(VH1) 및 상기 구동 전압 배선(DVL)을 노출하는 제2 비아 홀(VH2)을 포함할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상에서 일정 간격 이격될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 도 10에 도시된 바와 같이 상기 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 및 제2 격벽(PW1, PW2)은, 도 11에 도시된 바와 같이 상기 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다.
단면 상에서 볼 때, 상기 제1 및 제2 격벽(PW1, PW2)의 형상은 상술한 실시예들에 한정되는 것은 아니며 상기 발광 소자들(LD) 각각에서 출사된 광의 출광 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광을 상기 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 반사시킬 수 있다.
상기 제1 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공되고, 상기 제2 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공될 수 있다. 상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 상기 발광 소자들(LD)을 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 단위 발광 영역(100) 내에 정렬하는 정렬 전극의 역할을 수행할 수 있다. 이를 위하여, 상기 제1 전극(REL1)에는 상기 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가될 수 있고, 상기 제2 전극(REL2)에는 상기 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다.
상기 발광 소자들(LD)의 정렬이 완료되면, 상기 제1 및 제2 정렬 전압의 공급이 중단될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)은 상기 보호층(PSV)의 제1 비아 홀(VH1)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 이로 인해, 상기 제1 트랜지스터(T1)로 제공된 신호가 상기 드레인 전극(DE)으로 전달될 수 있다.
상기 제2 전극(REL2)은 상기 보호층(PSV)의 제2 비아 홀(VH2)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 이로 인해, 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 상기 제2 전극(REL2)으로 전달될 수 있다.
상기 제1 전극(REL1)은 상기 제2 전극(REL2)을 사이에 둔 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 전극(REL1_1)과 상기 제1-2 전극(REL1_2)은 제1 방향(DR1)으로 연장된 상기 제1 연결 배선(CNL1)으로부터 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 분기될 수 있다.
상기 제1-1 전극(REL1_1), 상기 제1-2 전극(REL1_2), 및 상기 제1 연결 배선(CNL1)은 상기 화소 회로부(PCL)의 보호층(PSV) 상에 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)과 상기 제1 연결 배선(CNL1)이 서로 상이한 층에 제공되어 별도의 컨택 수단(일 예로, 컨택 홀 및/또는 컨택 전극 등)을 통해 전기적으로 연결될 수도 있다.
상기 제2 전극(REL2)은 상기 제2 연결 배선(CNL2)으로부터 분기되어 상기 제2 방향(DR2)으로 연장될 수 있다. 상기 제2 전극(REL2)과 상기 제2 연결 배선(CNL2)은 상기 화소 회로부(PCL)의 보호층(PSV) 상에 일체로 제공되어 전기적 및/또는 물리적으로 서로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 전극(REL2)과 상기 제2 연결 배선(CNL2)은 서로 상이한 층에 제공되어 별도의 컨택 수단을 통해 전기적으로 연결될 수도 있다.
상기 제1 서브 화소(SP1) 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 제1 서브 화소(SP1)와 인접하게 배치된 상기 제2 서브 화소(SP2) 내에 제공된 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다. 또한, 상기 제2 서브 화소(SP2) 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 제2 서브 화소(SP2)와 인접하게 배치된 상기 제3 서브 화소(SP3) 내에 제공된 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다.
결국, 하나의 서브 화소 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 하나의 서브 화소에 인접한 서브 화소 내에 제공된 상기 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다. 이로 인해, 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각은 개별적으로 구동될 수 있다.
상기 제1 서브 화소(SP1) 내에 제공된 상기 제2 연결 배선(CNL2)은 상기 제1 서브 화소(SP1)에 인접한 상기 제2 및 제3 서브 화소(SP2, SP3)에 공통으로 제공될 수 있다. 즉, 상기 제1 내지 제3 서브 화소(SP1, SP2, SP3)는 상기 제2 연결 배선(CNL2)에 공통으로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 제1 전극(REL1)의 일부를 노출하는 제1 컨택 홀(CH1) 및 상기 제2 전극(REL2)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
상기 발광 소자들(LD)은 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이의 상기 제1 절연층(INS1) 상에 정렬될 수 있다. 상기 발광 소자들(LD) 각각은 길이 방향으로 제1 및 제2 단부(EP1, EP2)를 포함할 수 있다.
상기 발광 소자들(LD) 각각은 상기 길이 방향으로 순차적으로 적층된 제1 도전성 반도체층(11), 활성층(12), 제2 도전성 반도체층(13), 및 전극층(15)을 포함할 수 있다. 또한, 상기 발광 소자들(LD) 각각은 상기 제1 및 제2 도전성 반도체층(11, 13)과 상기 활성층(12) 각각의 외주면을 둘러싸는 절연성 피막(14)을 더 포함할 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 상에는 각각 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 상기 제1 전극(REL1)의 일부를 노출하는 제1 컨택 홀(CH1)과 상기 제2 전극(REL2)의 일부는 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
또한, 상기 제2 절연층(INS2)은 상기 발광 소자들(LD) 각각의 상면 일부 상에도 제공될 수 있다. 이로 인해, 상기 발광 소자들(LD)의 양 단부(EP1, EP2)는 외부로 노출될 수 있다. 편의를 위하여, 상기 발광 소자들(LD) 각각의 상면 일부 상에 제공된 상기 제2 절연층(INS2)을 절연 패턴(INSP)으로 지칭한다.
상기 제1 전극(REL1) 상에는 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부와 상기 제1 전극(REL1)을 전기적 및/또는 물리적으로 안정되게 연결하기 위한 상기 제1 컨택 전극(CNE1)이 제공될 수 있다. 상기 제1 컨택 전극(CNE1)은 상기 제1 및 제2 절연층(INS1, INS2)의 제1 컨택 홀(CH1)을 통해 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다.
상기 제1 전극(REL1)은 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자들(LD) 각각의 상기 하나의 단부와 전기적으로 연결될 수 있다. 따라서, 상기 제1 전극(REL1)으로 전달된 상기 트랜지스터의 신호는 상기 발광 소자들(LD) 각각의 상기 하나의 단부로 전달될 수 있다.
상기 제2 전극(REL2) 상에는 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부와 상기 제2 전극(REL2)을 전기적 및/또는 물리적으로 안정되게 연결하기 위한 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 상기 제1 및 제2 절연층(INS1, INS2)의 제2 컨택 홀(CH2)을 통해 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다.
상기 제2 전극(REL2)은 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자들(LD) 각각의 상기 나머지 단부와 전기적으로 연결될 수 있다. 따라서, 상기 제2 전극(REL2)으로 전달된 상기 제2 구동 전압(VSS)이 상기 발광 소자들(LD) 각각의 상기 나머지 단부로 전달될 수 있다.
상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)은 동일한 평면 상에 제공되며, 상기 절연 패턴(INSP) 상에서 일정 간격(d)으로 이격되어 전기적으로 분리될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 절연 패턴(INSP)의 일 측면에 중첩되고, 상기 제2 컨택 전극(CNE2)은 상기 절연 패턴(INSP)의 타 측면에 중첩될 수 있다. 이에 따라, 상기 절연 패턴(INSP)의 상면 일부가 외부로 노출될 수 있다.
상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2) 상에는 각각 무기 재료로 이루어진 무기 절연막을 포함한 보호 패턴(PSP)이 제공될 수 있다.
상기 보호 패턴(PSP)는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 외부로 노출되지 않게 하고 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 부식을 방지할 수 있다. 또한, 상기 보호 패턴(PSP)은 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 제조 공정 시에 발생하는 불량 등으로 인해 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 원치 않는 단락을 방지할 수 있다.
상기 보호 패턴(PSP)은, 평면 상에서 볼 때 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각과 중첩될 수 있다. 상기 제1 컨택 전극(CNE1)과 중첩되는 보호 패턴(PSP, 이하 '제1 보호 패턴'이라 함)과 상기 제2 컨택 전극(CNE2)과 중첩되는 보호 패턴(PSP, 이하 '제2 보호 패턴'이라 함)은 일정 간격으로 이격될 수 있다. 상기 제1 보호 패턴(PSP)과 상기 제2 보호 패턴(PSP) 사이의 간격은 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2) 사이의 간격(d)과 동일하거나, 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2) 사이의 간격(d)보다 클 수 있다.
외부로 노출된 상기 절연 패턴(INSP)의 상면 일부, 상기 제1 보호 패턴(PSP), 및 상기 제2 보호 패턴(PSP) 상에는 제3 절연층(INS3)이 제공되고, 상기 제3 절연층(INS3) 상에는 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에 소정의 전압이 인가되면, 상기 발광 소자들(LD) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 광이 방출될 수 있다. 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출된 광은 상기 제1 전극(REL1)과 상기 제2 전극(REL2)으로 이동하여 상기 정면 방향으로 반사될 수 있다. 이로 인해, 상기 표시 장치는 상기 광에 대응하는 영상을 표시할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 하나의 공정으로 형성하여 제조 공정을 단순화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에 각각 대응하는 보호 패턴(PSP)을 제공하여 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 제조 공정 시 발생하는 불량을 최소화할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 복수의 단위 발광 영역을 포함한 기판;
    상기 기판 상에 제공된 제1 전극 및 상기 제1 전극과 동일한 평면 상에 이격되도록 배치된 제2 전극;
    상기 기판 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자;
    상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 노출하는 절연층;
    상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극;
    상기 제1 컨택 전극과 동일한 평면 상에서 이격되도록 배치되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극; 및
    상기 제1 및 제2 컨택 전극 상에 각각 제공되어 상기 제1 및 제2 컨택 전극을 보호하는 보호 패턴을 포함하고,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 절연층 상에서 일정 간격 이격되며 전기적으로 분리된 발광 장치.
  2. 제1 항에 있어서,
    상기 보호 패턴은 무기 재료로 이루어진 무기 절연막을 포함하는 발광 장치.
  3. 제2 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극 사이의 간격은 상기 발광 소자의 길이보다 작은 발광 장치.
  4. 제3 항에 있어서,
    상기 제1 컨택 전극 상에 제공된 보호 패턴과 상기 제2 컨택 전극 상에 제공된 보호 패턴은 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이의 간격과 동일한 간격으로 이격되는 발광 장치.
  5. 제3 항에 있어서,
    상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함하는 발광 장치.
  6. 제5 항에 있어서,
    상기 제1 컨택 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 전기적으로 연결되고, 상기 제2 컨택 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극과 전기적으로 연결되는 발광 장치.
  7. 제6 항에 있어서,
    상기 기판과 상기 제1 전극 사이에 제공된 제1 격벽; 및
    상기 제1 격벽과 동일 평면 상에서 일정 간격 이격되고, 상기 기판과 상기 제2 전극 사이에 제공된 제2 격벽을 더 포함하는 발광 장치.
  8. 제1 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 도전성 반도체층;
    제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및
    상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함하는 발광 장치.
  9. 제8 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 발광 장치.
  10. 복수의 단위 발광 영역을 포함한 기판 상에 제1 전극 및 상기 제1 전극과 동일 평면 상에 이격된 제2 전극을 형성하는 단계;
    상기 제1 및 제2 전극을 포함한 상기 기판 상에 제1 절연 물질층을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하여, 적어도 하나의 발광 소자를 상기 제1 전극과 상기 제2 전극 사이의 상기 제1 절연 물질층 상에 정렬하는 단계;
    상기 발광 소자를 포함한 상기 제1 절연 물질층 상에 제2 절연 물질층을 형성하는 단계;
    상기 제1 및 제2 절연 물질층 각각의 일부를 제거하여, 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 갖는 제1 절연층과 상기 제1 절연층 상에 제공된 절연 물질 패턴을 형성하는 단계;
    상기 절연 물질 패턴의 일부를 제거하여 상기 발광 소자의 양 단부를 노출하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 도전층과 제3 절연 물질층을 순차적으로 형성하는 단계;
    상기 제3 절연 물질층의 일부를 제거하여, 상기 도전층의 일부를 노출하는 보호 패턴을 형성하는 단계; 및
    상기 보호 패턴을 마스크로 사용하여 상기 도전층의 일부를 제거하여, 상기 제1 전극에 전기적으로 연결된 제1 컨택 전극과 상기 제2 전극에 전기적으로 연결된 제2 컨택 전극을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 보호 패턴은 무기 재료로 이루어진 무기 절연막을 포함하는 발광 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 보호 패턴을 형성하는 단계는,
    상기 제3 절연 물질층 상에 포토레지스트 층을 형성한 후, 마스크를 이용하여 상기 제2 절연층의 일부 영역에 대응되는 개구부를 포함한 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 개구부에 대응하는 상기 제3 절연 물질층의 일부를 제거하는 단계를 포함하는 발광 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 동일 평면 상에서 일정 간격 이격되며, 전기적으로 서로 분리된 발광 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극 사이의 간격은 상기 발광 소자의 길이보다 작은 발광 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 기판과 상기 제1 전극 사이에 제1 격벽을 형성하고, 상기 기판과 상기 제2 전극 사이에 제2 격벽을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  16. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 표시 영역에 제공되며, 적어도 하나의 서브 화소들을 포함하는 복수의 화소들을 포함하고,
    상기 서브 화소는, 적어도 하나의 트랜지스터를 포함하는 화소 회로부 및 광을 출사하는 단위 발광 영역을 구비한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 화소 회로부 상에 제공된 제1 전극 및 상기 제1 전극과 동일한 평면 상에 이격되도록 배치된 제2 전극;
    상기 화소 회로부 상에 제공되며, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나의 발광 소자;
    상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 노출하는 절연층;
    상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극;
    상기 제1 컨택 전극과 동일한 평면 상에 이격되도록 배치되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극; 및
    상기 제1 및 제2 컨택 전극 상에 각각 제공되어 상기 제1 및 제2 컨택 전극을 보호하는 보호 패턴을 포함하고,
    상기 제1 컨택 전극과 상기 제2 컨택 전극은 상기 절연층 상에서 일정 간격 이격되며 전기적으로 서로 분리된 표시 장치.
  17. 제16 항에 있어서,
    상기 보호 패턴은 무기 재료로 이루어진 무기 절연막을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 컨택 전극과 상기 제2 컨택 전극 사이의 간격은 상기 발광 소자의 길이보다 작은 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 컨택 전극 상에 제공된 보호 패턴과 상기 제2 컨택 전극 상에 제공된 보호 패턴은 상기 제1 컨택 전극과 상기 제2 컨택 전극 사이의 간격과 동일한 간격으로 이격되는 표시 장치.
  20. 제19 항에 있어서,
    상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함하고,
    상기 제1 컨택 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 전기적으로 연결되고, 상기 제2 컨택 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극과 전기적으로 연결되는 표시 장치.
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